(57)【要約】【課題】ＣＣＤイメージセンサアレイで、低解像度読み込みのときの読み込み時間を短くする。【解決手段】複数のＣＣＤイメージセンサチップを駆動するΦ１クロックパルス、Φ２クロックパルス、Φ１Ｌクロックパルス、ΦＲクロックパルスを、各ＣＣＤイメージセンサチップに対し、１クロック分ずつずらして印加する。【選択図】図９
2008306423.tif 000002
【特許請求の範囲】
【請求項１】
第１出力端を備え、前記第１出力端を介して第１信号電圧を出力する第１ＣＣＤイメージセンサチップと、
第２出力端を備え、前記第２出力端を介して第２信号電圧を出力する第２ＣＣＤイメージセンサチップと、
前記第１信号電圧または前記第２信号電圧の一方を、信号電圧出力端を介して出力するスイッチ回路と、
前記第１信号電圧と前記第２信号電圧とを生成する生成タイミングを制御するタイミング発生回路と、
を具備し、
前記タイミング発生回路は、
第１期間に前記第１信号電圧を生成するための第１制御信号を前記第１ＣＣＤイメージセンサに供給し、第２期間に前記第２信号電圧を生成するための第２制御信号を前記第２ＣＣＤイメージセンサに供給することによって前記生成タイミングを制御し、
前記スイッチ回路は、
前記第１期間に前記信号電圧出力端と前記第１出力端とを接続し、
前記第２期間に前記信号電圧出力端と前記第２出力端とを接続する
ＣＣＤイメージセンサ。
【請求項２】
請求項１に記載のＣＣＤイメージセンサにおいて、
前記タイミング発生回路は、
基本クロックに同期して前記第１制御信号を前記第１ＣＣＤイメージセンサチップに供給し、
前記第１制御信号を前記基本クロックの１クロック分遅延させた信号を前記第２制御信号として前記第２ＣＣＤイメージセンサチップに供給する
ＣＣＤイメージセンサ。
【請求項３】
請求項２に記載のＣＣＤイメージセンサにおいて、
前記タイミング発生回路は、
第１スイッチ信号と第２スイッチ信号とを生成し、
前記スイッチ回路は、
前記第１スイッチ信号に応答して前記信号電圧出力端と前記第１出力端とを接続し、前記第２スイッチ信号に応答して前記信号電圧出力端と前記第２出力端とを接続する
ＣＣＤイメージセンサ。
【請求項４】
請求項１に記載のＣＣＤイメージセンサにおいて、
前記タイミング発生回路は、
前記ＣＣＤイメージセンサの最大解像度の２分の１の解像度で出力信号を生成する場合に、前記生成タイミングとして、前記第１ＣＣＤイメージセンサチップと前記第２ＣＣＤイメージセンサチップに印加するクロックパルスを、前記基本クロックの１クロック分ずつずらして生成し、
前記スイッチングタイミングのパルスを１クロック分ずつずらして生成する
ＣＣＤイメージセンサ。
【請求項５】
請求項１に記載のＣＣＤイメージセンサにおいて、さらに、
第３出力端を備え、前記第３出力端を介して第３信号電圧を出力する第３ＣＣＤイメージセンサチップと、
第４出力端を備え、前記第４出力端を介して第４信号電圧を出力する第４ＣＣＤイメージセンサチップと
を具備し、
前記タイミング発生回路は、さらに、
第３期間に前記第３信号電圧を生成するための第３制御信号を前記第３ＣＣＤイメージセンサに供給し、第４期間に前記第４信号電圧を生成するための第４制御信号を前記第４ＣＣＤイメージセンサに供給することによって、前記第３信号電圧と前記第４信号電圧とを生成する生成タイミングを制御し、
前記スイッチ回路は、
前記第３期間に前記信号電圧出力端と前記第３出力端とを接続し、
前記第４期間に前記信号電圧出力端と前記第４出力端とを接続する
ＣＣＤイメージセンサ。
【請求項６】
請求項５に記載のＣＣＤイメージセンサにおいて、
前記タイミング発生回路は、さらに、
前記第２制御信号を前記基本クロックの１クロック分遅延させた信号を前記第３制御信号として前記第３ＣＣＤイメージセンサチップに供給し、
前記第３制御信号を前記基本クロックの１クロック分遅延させた信号を前記第４制御信号として前記第４ＣＣＤイメージセンサチップに供給する
ＣＣＤイメージセンサ。
【請求項７】
請求項６に記載のＣＣＤイメージセンサにおいて、
前記タイミング発生回路は、
第３スイッチ信号と第４スイッチ信号とを生成し、
前記スイッチ回路は、
前記第３スイッチ信号に応答して前記信号電圧出力端と前記第３出力端とを接続し、前記第４スイッチ信号に応答して前記信号電圧出力端と前記第４出力端とを接続する
ＣＣＤイメージセンサ。
【請求項８】
請求項５に記載のＣＣＤイメージセンサにおいて、
前記タイミング発生回路は、
前記ＣＣＤイメージセンサの最大解像度の４分の１の解像度で出力信号を生成する場合に、前記生成タイミングとして、前記第１ＣＣＤイメージセンサチップから前記第４ＣＣＤイメージセンサチップに印加するクロックパルスを、前記基本クロックの１クロック分ずつずらして生成し、
前記スイッチ回路のスイッチングタイミングのパルスを１クロック分ずつずらして生成する
ＣＣＤイメージセンサ。
【請求項９】
ＣＣＤイメージセンサチップを複数個並べて形成したイメージセンサアレイにおいて、
読み出し速度を稼ぐため、第一のＣＣＤイメージセンサチップの信号無効期間に第二のＣＣＤイメージセンサチップの有効信号期間を割り当て、ＣＣＤイメージセンサチップの読み出し期間において無効となる信号期間を無くすようなスイッチングタイミングと、
ＣＣＤイメージセンサチップの出力を可能とするタイミングとを発生することと、
それらを生成できるスイッチ回路とタイミング発生回路を有すること
を特徴とする
イメージセンサアレイ。
【請求項１０】
請求項９に記載のイメージセンサアレイにおいて、
前記タイミングとして、２分の１の解像度（２画素加算モード）の場合、前記第一のＣＣＤイメージセンサチップと前記第二のＣＣＤイメージセンサチップに印加するクロックパルス（Φ１、Φ２、ΦＲ、Φ１Ｌ）を、１クロック分ずつずらして供給することと、
前記スイッチングタイミングのパルスを１クロック分ずつずらして発生することを特徴とする
イメージセンサアレイ。
【請求項１１】
ＣＣＤイメージセンサチップを複数個並べて形成したイメージセンサアレイにおいて、
読み出し速度を稼ぐため、第一のＣＣＤイメージセンサチップの信号無効期間に第二のＣＣＤイメージセンサチップならび第３のＣＣＤイメージセンサチップならび第４のＣＣＤイメージセンサチップの有効信号期間をわりあて、ＣＣＤイメージセンサチップの読み出し期間において無効となる信号期間をなくすようなスイッチングタイミングと、
ＣＣＤイメージセンサチップの出力を可能とするタイミングとを発生することと、
それらを生成できるスイッチ回路とタイミング発生回路を有することを特徴とする
イメージセンサアレイ。
【請求項１２】
請求項１１に記載のイメージセンサアレイにおいて、
前記タイミングとして、４分の１解像度（４画素加算モード）の時は、４個のＣＣＤイメージセンサを接続し、第一のＣＣＤイメージセンサチップと、第二のＣＣＤイメージセンサチップと、第３のＣＣＤイメージセンサチップと、第４のＣＣＤイメージセンサチップとに供給するクロックパルスを、１クロック分ずつずらして供給することと、
切り替えスイッチのパルスを１クロック分ずつずらして前記スイッチングタイミングを発生することを特徴とする
イメージセンサアレイ。
【請求項１３】
請求項９から１２の何れか一項に記載のイメージセンサアレイにおいて、
イメージセンサアレイのＣＣＤイメージセンサチップの接続として、解像度の低下歩合（画素加算個数）に基づいて、接続するＣＣＤイメージセンサチップの個数を可変にする
イメージセンサアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤイメージセンサに関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、イメージスキャナやファクシミリ（ＦＡＸ）、あるいはマルチファンクションプリンタ（Multi-Function  Printer：ＭＦＰ）といわれるスキャナとプリンタの複合機などが広く普及してきている。これらの装置では、光学レンズを使用した光学的縮小系タイプのＣＣＤイメージセンサと、コストを抑えた、密着型ロッドレンズ（通常セルフォックレンズといわれる）とＬＥＤ発光装置を内蔵したカラーセルガイドで構成された密着型イメージセンサ（Contact Image Sensor：ＣＩＳ）の２種類のセンサが実用化されている。
【０００３】
密着型イメージセンサには、複数のタイプが存在している。例えば、ＣＭＯＳ型のイメージセンサチップを複数並べたＣＭＯＳイメージセンサアレイや、ＣＣＤイメージセンサチップを複数並べたＣＣＤイメージセンサアレイが知られている（例えば特許文献１参照。）。
【０００４】
図１は、従来のＣＣＤイメージセンサの構成を例示するブロック図である。図１には、例として、ＣＣＤイメージセンサチップを２個備えたＣＣＤイメージセンサを示している。図１を参照すると、従来のＣＣＤイメージセンサは、第１ＣＣＤイメージセンサ１０１と、第２ＣＣＤイメージセンサ１０２と、タイミングジェネレータ１０３と、スイッチ回路１１１とを含んで構成されている。第１ＣＣＤイメージセンサ１０１と第２ＣＣＤイメージセンサ１０２は、それぞれフォトダイオード（図示されず）を有するものとする。
【０００５】
第１ＣＣＤイメージセンサ１０１（または第２ＣＣＤイメージセンサ１０２）は、光を光電変換する複数のフォトダイオードと、フォトダイオードから供給される電荷を一時的に保持するメモリと、そのメモリから供給される電荷を出力端に転送する電荷転送部とを備えている。フォトダイオードとメモリとの間には第１のトランスファゲートが備えられ、そのメモリと電荷転送部との間には第２のトランスファゲートが備えられている。
【０００６】
タイミングジェネレータ１０３は、これらのＣＣＤイメージセンサチップを駆動するのに必要な制御信号（以下、クロックパルスと称する場合もある）を供給する機能を備えている。タイミングジェネレータ１０３は、第１ＣＣＤイメージセンサ１０１と第２ＣＣＤイメージセンサ１０２に接続され、それらに第１トランスファゲート信号ΦＴＧ１００を供給している。タイミングジェネレータ１０３は、第１ＣＣＤイメージセンサ１０１に供給する制御信号（以下、第１ＣＣＤ制御信号１１６と呼ぶ）として第１ＣＣＤ側第２トランスファゲート信号ΦＴＧ１０１と、第１ＣＣＤ非反転クロックΦ１０１と、第１ＣＣＤ反転クロックΦ１０１Ｂと、第１ＣＣＤラストゲートパルスΦ１０１Ｌと、第１ＣＣＤリセットゲートパルスΦ１０１Ｒとを出力している。また、タイミングジェネレータ１０３は、第２ＣＣＤイメージセンサ１０２に供給する制御信号（以下、第２ＣＣＤ制御信号１１７と呼ぶ）として、第２ＣＣＤ第２トランスファゲート信号ΦＴＧ１０２と、第２ＣＣＤ非反転クロックΦ１０２と、第２ＣＣＤ反転クロックΦ１０２Ｂと、第２ＣＣＤラストゲートパルスΦ１０２Ｌと、第２ＣＣＤリセットゲートパルスΦ１０２Ｒとを出力している。
【０００７】
第１トランスファゲート信号ΦＴＧ１００は、第１ＣＣＤイメージセンサ１０１と第２ＣＣＤイメージセンサ１０２に備えられている第１のトランスファゲートに印加され、所定のタイミングでそれらを活性化させている。第１ＣＣＤ側第２トランスファゲート信号ΦＴＧ１０１は、第１ＣＣＤイメージセンサ１０１の第２のトランスファゲートに印加される。第１ＣＣＤ非反転クロックΦ１０１と第１ＣＣＤ反転クロックΦ１０１Ｂは、第１ＣＣＤイメージセンサ１０１の電荷転送部に印加される。第１ＣＣＤラストゲートパルスΦ１０１Ｌは、第１ＣＣＤイメージセンサ１０１の電荷転送部の最終段に印加される。第１ＣＣＤリセットゲートパルスΦ１０１Ｒは、第１ＣＣＤイメージセンサ１０１の電荷転送部のリセットゲートに印加される。第２ＣＣＤ第２トランスファゲート信号ΦＴＧ１０２は、第２ＣＣＤイメージセンサ１０２の第２のトランスファゲートに印加される。第２ＣＣＤ非反転クロックΦ１０２と第２ＣＣＤ反転クロックΦ１０２Ｂは、第２ＣＣＤイメージセンサ１０２の電荷転送部に印加される。第２ＣＣＤラストゲートパルスΦ１０２Ｌは、第２ＣＣＤイメージセンサ１０２の電荷転送部の最終段に印加される。第２ＣＣＤリセットゲートパルスΦ１０２Ｒは、第２ＣＣＤイメージセンサ１０２の電荷転送部のリセットゲートに印加される。
【０００８】
タイミングジェネレータ１０３から出力される各制御信号（第１ＣＣＤ制御信号１１６、第２ＣＣＤ制御信号１１７）は、出力信号（第１ＣＣＤ出力電圧ＶＯＵＴ１０１、第２ＣＣＤ出力電圧ＶＯＵＴ１０２）が重ならないように時間調整されて、それぞれのＣＣＤイメージセンサチップ（第１ＣＣＤイメージセンサ１０１と第２ＣＣＤイメージセンサ１０２）に供給されている。
【０００９】
スイッチ回路１１１は、第１ＣＣＤイメージセンサ１０１または第２ＣＣＤイメージセンサ１０２から供給される信号を選択して一方を出力する機能を備えている。スイッチ回路１１１は、第１ＣＣＤイメージセンサ１０１と第２ＣＣＤイメージセンサ１０２に接続されている。スイッチ回路１１１は、タイミングジェネレータ１０３から供給されるスイッチタイミング制御信号（第１スイッチタイミング制御信号ＳＷ１０１、第２スイッチタイミング制御信号ＳＷ１０２）に応答して、第１ＣＣＤイメージセンサ１０１または第２ＣＣＤイメージセンサ１０２の出力信号を選択して最終出力電圧１１２として出力する機能を有している。
【００１０】
図２は、第１ＣＣＤイメージセンサ１０１（または第２ＣＣＤイメージセンサ１０２）の動作タイミングを例示するタイミングチャートである。第１ＣＣＤイメージセンサ１０１と第２ＣＣＤイメージセンサ１０２は、同様の構成を備えている。したがって第１ＣＣＤイメージセンサ１０１の動作と第２ＣＣＤイメージセンサ１０２の動作は同様であるので、以下では、第１ＣＣＤイメージセンサ１０１に対応して説明を行う。
【００１１】
図２の（ａ）は、第１トランスファゲート信号ΦＴＧ１００の動作を示している。図２の（ｂ）は、第１ＣＣＤ側第２トランスファゲート信号ΦＴＧ１０１の動作を示している。図２の（ｃ）は、第１ＣＣＤ非反転クロックΦ１０１の動作を示している。図２の（ｄ）は、第１ＣＣＤ反転クロックΦ１０１Ｂの動作を示している。図２の（ｅ）は、第１ＣＣＤラストゲートパルスΦ１０１Ｌの動作を示している。図２の（ｆ）は、第１ＣＣＤリセットゲートパルスΦ１０１Ｒの動作を示している。図２の（ｇ）は、第１ＣＣＤ出力電圧ＶＯＵＴ１０１を示している。
【００１２】
第１ＣＣＤイメージセンサ１０１にあたった光は、第１ＣＣＤイメージセンサ１０１のフォトダイオードにおいてＰＮ接合の原理により光電変換され、電荷信号として蓄積される。図２を参照すると、時刻ｔ０１（１ライン分の信号蓄積が終了した時点）において、第１トランスファゲート信号ΦＴＧ１００がＨｉｇｈレベルになり上述の第１のトランスファゲートがオンする。このとき、第１ＣＣＤイメージセンサ１０１のフォトダイオードから、メモリに電荷が転送される。そして、時刻ｔ０２において、第１トランスファゲート信号ΦＴＧ１００がＬｏｗレベルとなり上述の第１のトランスファゲートがオフとなる。
【００１３】
次に、時刻ｔ０３において第１ＣＣＤ側第２トランスファゲート信号ΦＴＧ１０１がＬｏｗレベルからＨｉｇｈレベルになり、第１ＣＣＤイメージセンサ１０１の複数のメモリに蓄積された電荷は、各ＣＣＤイメージセンサの読み出しするタイミングにおいて、それぞれの対応するＣＣＤシフトレジスタに転送される。
【００１４】
時刻ｔ０４において、第１ＣＣＤ側第２トランスファゲート信号ΦＴＧ１０１がＨｉｇｈレベルからＬｏｗレベルになる。このとき、複数のメモリからＣＣＤシフトレジスタへの転送は終了する。ＣＣＤシフトレジスタには、それぞれに第１ＣＣＤ非反転クロックΦ１０１、第１ＣＣＤ反転クロックΦ１０１Ｂ印加用の電極がついている。第１ＣＣＤ非反転クロックΦ１０１、第１ＣＣＤ反転クロックΦ１０１ＢにＨｉｇｈレベル、Ｌｏｗレベル印加されることにより、各ＣＣＤレジスタに転送された電荷が、順次各ＣＣＤシフトレジスタをとおりラストゲートに転送される。
【００１５】
ラストゲートには、第１ＣＣＤラストゲートパルスΦ１０１Ｌが印加されている。時刻ｔ０５において、第１ＣＣＤラストゲートパルスΦ１０１ＬがＨｉｇｈレベルからＬｏｗレベルに変化する。このとき、ラストゲートの後段のＣＦＪ（Capacitor Floating Junction）に電荷が注入される。ＣＦＪは、容量性の素子で電荷信号を電圧信号に変換させる機能を有する。ＣＦＪにて第１ＣＣＤ出力電圧ＶＯＵＴ１０１に変えられた電荷は、その後段に接続されている増幅器により信号増幅される。また、ＣＦＪに溜まった電荷を初期化するため、ＣＦＪにはリセットゲートトランジスタが接続されている。リセットゲートトランジスタのゲート端子には、第１ＣＣＤリセットゲートパルスΦ１０１Ｒが印加されている。第１ＣＣＤリセットゲートパルスΦ１０１ＲがＬｏｗレベルからＨｉｇｈレベルになると、所定のＶＲＤ電圧（たとえば１０Ｖ）がそのゲート端子に印加される。このとき、ＣＦＪ（Capacitor Floating Junction）２７内の電荷がクリアされる。
【００１６】
以下に、上述のような第１ＣＣＤイメージセンサ１０１と、その第１ＣＣＤイメージセンサ１０１と同様に構成された第２ＣＣＤイメージセンサ１０２とを備えるＣＣＤイメージセンサの動作に関して、図面を参照して説明を行う。図３は、第１ＣＣＤイメージセンサ１０１と第２ＣＣＤイメージセンサ１０２とを備えるＣＣＤイメージセンサの動作を示すタイミングチャートである。図３の（ａ）〜図３の（ｈ）は、第１ＣＣＤイメージセンサ１０１の動作を示している。また、図３の（ａ）、図３の（ｉ）〜図３の（ｏ）は第２ＣＣＤイメージセンサ１０２の動作を示している。
【００１７】
第１ＣＣＤイメージセンサ１０１（または第２ＣＣＤイメージセンサ１０２）の基本動作は、先に説明したとおりである。第１ＣＣＤイメージセンサ１０１と第２ＣＣＤイメージセンサ１０２が一定時間受光することにより、それらのフォトダイオードには、所定の電荷負が蓄積される。時刻ｔ１１において、第１ＣＣＤイメージセンサ１０１と第２ＣＣＤイメージセンサ１０２に共通に接続された第１トランスファゲート信号ΦＴＧ１００をＨｉｇｈレベルにすることにより、第１ＣＣＤイメージセンサ１０１の第１のトランスファゲートと、第２ＣＣＤイメージセンサ１０２の第１のトランスファゲートとが同時にオンする。時刻ｔ１１から時刻ｔ１２の期間で、各ＣＣＤイメージセンサチップ上のメモリに電荷を転送する。
【００１８】
次に、第１ＣＣＤイメージセンサ１０１のメモリの電荷を先に出力するため、時刻ｔ１３において、第１ＣＣＤ側第２トランスファゲート信号ΦＴＧ１０１をＨｉｇｈレベルにする。このとき、第１ＣＣＤイメージセンサ１０１では、メモリに蓄積された電荷がＣＣＤシフトレジスタに転送される。時刻ｔ１４において、第１ＣＣＤイメージセンサ１０１の画素信号を先に出力するため、第１スイッチタイミング制御信号ＳＷ１０１をＨｉｇｈレベルにし、第１ＣＣＤイメージセンサ１０１の出力が出るようスイッチを選択する。以降、第１ＣＣＤイメージセンサ１０１を駆動させるため、第１ＣＣＤイメージセンサ１０１用のパルス（第１ＣＣＤ制御信号１１６）を印加し、順次第１ＣＣＤイメージセンサ１０１から画素信号を最終出力電圧１１２に供給する。
【００１９】
次に第２ＣＣＤイメージセンサ１０２のメモリの電荷をＣＣＤシフトレジスタに転送するため、時刻ｔ１５において、第２ＣＣＤ第２トランスファゲート信号ΦＴＧ１０２をＨｉｇｈレベルにする。このとき、第２ＣＣＤイメージセンサ１０２のメモリに蓄積された電荷が、第２ＣＣＤイメージセンサ１０２のＣＣＤシフトレジスタに転送される。時刻ｔ１６において、第２ＣＣＤイメージセンサ１０２の画素信号を読み出すため第２スイッチタイミング制御信号ＳＷ１０２をＨｉｇｈレベルにする。またこのとき、第１スイッチタイミング制御信号ＳＷ１０１をＬｏｗレベルにする。これによって、第２ＣＣＤイメージセンサ１０２の信号が最終出力電圧１１２から出力されるよう選択する。以降、第２ＣＣＤイメージセンサ１０２を駆動させるため、第２ＣＣＤイメージセンサ１０２用のパルス（第２ＣＣＤ制御信号１１７）を印加し、順次第２ＣＣＤイメージセンサ１０２から画素信号を最終出力電圧１１２に供給する。
【００２０】
従来のＣＣＤイメージセンサでは、このように動作することで、ＣＣＤイメージセンサチップに搭載されたフォトダイオードから画素信号を出力している。従来のＣＣＤイメージセンサは、低解像度モードで動作することがある。以下に、従来のＣＣＤイメージセンサにおける、低解像度モードの動作について説明を行う。以下の説明では、２画素を加算した、２分の１の解像度時の場合の読み出し方法を示す。
【００２１】
図４は、低解像度モードにおける第１ＣＣＤイメージセンサ１０１（または第２ＣＣＤイメージセンサ１０２）の動作タイミングを示すタイミングチャートである。上述したように、第１ＣＣＤイメージセンサ１０１と第２ＣＣＤイメージセンサ１０２は、同様の構成を備えているので、第１ＣＣＤイメージセンサ１０１の動作と第２ＣＣＤイメージセンサ１０２の動作も同様である。したがって、以下では、第１ＣＣＤイメージセンサ１０１に対応して低解像度モードの動作の説明を行う。
【００２２】
図４の（ａ）は、第１トランスファゲート信号ΦＴＧ１００の動作を示している。図４の（ｂ）は、第１ＣＣＤ側第２トランスファゲート信号ΦＴＧ１０１の動作を示している。図４の（ｃ）は、第１ＣＣＤ非反転クロックΦ１０１の動作を示している。図４の（ｄ）は、第１ＣＣＤ反転クロックΦ１０１Ｂの動作を示している。図４の（ｅ）は、第１ＣＣＤラストゲートパルスΦ１０１Ｌの動作を示している。図４の（ｆ）は、第１ＣＣＤリセットゲートパルスΦ１０１Ｒの動作を示している。図４の（ｇ）は、ＣＦＪに注入される電荷を示している。
【００２３】
２画素加算する場合、時刻ｔ２１から時刻ｔ２４までは、図２で示した動作と同様に動作する。図４に示されているように、第１ＣＣＤラストゲートパルスΦ１０１Ｌと第１ＣＣＤリセットゲートパルスΦ１０１Ｒの周期が、第１ＣＣＤ非反転クロックΦ１０１、第１ＣＣＤ反転クロックΦ１０１Ｂの半分となっている。隣り合う４つのフォトダイオードを第１画素〜第４画素とした場合、隣り合う二つの画素（例えば、第１画素と第２画素、または、第３画素と第４画素）の電荷がラストゲートで加算される。
【００２４】
時刻ｔ２４において、第１ＣＣＤ側第２トランスファゲート信号ΦＴＧ１０１がＨｉｇｈレベルからＬｏｗレベルに変化している。時刻ｔ２５において、第１ＣＣＤ非反転クロックΦ１０１がＨｉｇｈレベルからＬｏｗレベルに変化し、このとき第１画素で発生した電荷が、ＣＣＤシフトレジスタからラストゲートに転送される。時刻ｔ２５では、第１ＣＣＤラストゲートパルスΦ１０１ＬはＨなので（図４の（ｅ））、ＣＦＪには電荷は転送されないまま、第１画素の電荷は、ラストゲートに蓄積される。次に、第１ＣＣＤ非反転クロックΦ１０１がＬｏｗレベルからＨｉｇｈレベルに遷移し、さらに時刻ｔ２６においてＨｉｇｈレベルからＬｏｗレベルとなる。同様に、第１ＣＣＤ反転クロックΦ１０１Ｂは、ＨｉｇｈレベルからＬｏｗレベルに遷移し、時刻ｔ２６においてＬｏｗレベルからＨｉｇｈレベルとなる。
【００２５】
時刻ｔ２６において、第２画素で発生した電荷が、ＣＣＤシフトレジスタから転送された、ラストゲート２５に流れ込む。このとき、ラストゲートで第１画素の電荷と第２画素の電荷とが加算される。また、時刻ｔ２６において、第１ＣＣＤラストゲートパルスΦ１０１ＬがＨｉｇｈレベルからＬｏｗレベルに変化している。したがって、ラストゲートに蓄積された第１画素と第２画素の電荷は、ＣＦＪに転送される。第１画素の電荷と第２画素の電荷を加算した電荷は、ＣＦＪで電圧に変換され、その信号電圧がＣＦＪから出力される。
【００２６】
このあと、時刻ｔ２７において、第１ＣＣＤリセットゲートパルスΦ１０１ＲがＨｉｇｈレベルとなり、ＣＦＪが初期化される。また、時刻ｔ２７において第１ＣＣＤラストゲートパルスΦ１０１ＬがＨｉｇｈレベルになる。
【００２７】
以降、第１ＣＣＤラストゲートパルスΦ１０１ＬがＨの状態を維持し、その期間に第１ＣＣＤ非反転クロックΦ１０１は、Ｌｏｗレベル→Ｈｉｇｈレベル→Ｌｏｗレベルの順に遷移する。同様に、第１ＣＣＤ反転クロックΦ１０１Ｂは、Ｈｉｇｈレベル→Ｌｏｗレベル→Ｈｉｇｈレベルの順に遷移する。時刻ｔ２８において、第３画素で発生した電荷は、ＣＣＤシフトレジスタを介してラストゲートに転送される。さらに、時間経過に対応して、第１ＣＣＤ非反転クロックΦ１０１がＬｏｗレベル→Ｈｉｇｈレベル→Ｌｏｗレベルのように遷移し、第１ＣＣＤ反転クロックΦ１０１ＢがＨｉｇｈレベル→Ｌｏｗレベル→Ｈｉｇｈレベルのように遷移する。時刻ｔ２９で、第４画素で生成された電荷が、ラストゲートに転送される。
【００２８】
時刻ｔ２９において、第１ＣＣＤ非反転クロックΦ１０１がＨｉｇｈレベルからＬｏｗレベルとなるのと同時に、第１ＣＣＤラストゲートパルスΦ１０１ＬはＨｉｇｈレベルからＬｏｗレベルに変化する。そのため、ラストゲートに蓄積されていた第３画素の電荷と第４画素の電荷とが加算された電荷がＣＦＪに転送される。従来のＣＣＤイメージチップにおいて、低解像度モードでは、このようにしてフォトダイオードからの電荷を出力している。
【００２９】
以下に、上述のような第１ＣＣＤイメージセンサ１０１と、その第１ＣＣＤイメージセンサ１０１と同様に構成された第２ＣＣＤイメージセンサ１０２とを備えるＣＣＤイメージセンサの２画素加算モード（２分の１の解像度）の動作について説明を行う。
【００３０】
図５は、ＣＣＤイメージセンサの２画素加算モードの動作を示すタイミングチャートである。図５の（ａ）〜図５の（ｈ）は、第１ＣＣＤイメージセンサ１０１の動作を示している。また、図５の（ａ）、図５の（ｉ）〜図５の（ｏ）は第２ＣＣＤイメージセンサ１０２の動作を示している。
【００３１】
第１ＣＣＤイメージセンサ１０１の信号を先に出力するため、第１スイッチ制御信号ＳＷ−１をＨｉｇｈレベルにし第１ＣＣＤイメージセンサ１０１の出力が出るようスイッチを選択しておく。第１ＣＣＤイメージセンサ１０１（または第２ＣＣＤイメージセンサ１０２）の基本動作は、図４を用いて説明した動作と同様である。時刻ｔ３２までの動作では、各ＣＣＤイメージセンサチップ上のフォトダイオードにて生成された電荷は、メモリに転送される。次に、時刻ｔ３１において、第１ＣＣＤイメージセンサ１０１のメモリ列２２に転送された電荷を先に出力するため、第１スイッチタイミング制御信号ＳＷ１０１をＨｉｇｈレベルにする。
【００３２】
第１ＣＣＤイメージセンサ１０１のメモリ列２２に蓄積された電荷は、第１ＣＣＤ側第２トランスファゲート信号ΦＴＧ１０１に応答して、第１ＣＣＤイメージセンサ１０１のＣＣＤシフトレジスタに転送される。第１ＣＣＤイメージセンサ１０１を駆動させるため、第１ＣＣＤイメージセンサ１０１用のパルス（第１ＣＣＤ制御信号１１６）を２画素加算モード（２分の１の低解像度）の動作で印加し、順次第１ＣＣＤイメージセンサ１０１から信号電圧を、画素２つ加算しながら出力する。
【００３３】
次に第２ＣＣＤイメージセンサ１０２の画素信号を読み出すため第２スイッチタイミング制御信号ＳＷ１０２をＨｉｇｈレベルにして第２ＣＣＤイメージセンサ１０２の画素信号が出力されるよう選択する。このとき、第１スイッチタイミング制御信号ＳＷ１０１をＬｏｗレベルにする。次に第２ＣＣＤイメージセンサ１０２のメモリの電荷を出力するため、第２ＣＣＤ第２トランスファゲート信号ΦＴＧ１０２をＨｉｇｈレベルにする。第２ＣＣＤイメージセンサ１０２のメモリに蓄積された電荷は、第２ＣＣＤイメージセンサ１０２のＣＣＤシフトレジスタに転送される。
【００３４】
以降、第２ＣＣＤイメージセンサ１０２を駆動させるため、第２ＣＣＤイメージセンサ１０２用のパルス（第２ＣＣＤ制御信号１１７）を２画素加算モードの動作で印加し、順次第２ＣＣＤイメージセンサ１０２から信号電圧を、画素２個分加算しながら出力する。従来のＣＣＤイメージセンサアレイを低解像度モードで動作させる場合、このようにＣＣＤイメージセンサチップに搭載されたフォトダイオード分だけ、すべて２画素ずつ加算しながら画素信号を出力している。
【特許文献１】特開平１１−３０８４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００３５】
上述したように、従来のＣＣＤイメージセンサアレイでは、通常解像度（高解像度）の読み込みでも、画素加算モード（低解像度）の読み込みでも、画像を読み込む時間は同じである。ＣＣＤイメージセンサチップの読み出し（転送）スピードは、ＣＣＤシフトレジスタ内の電荷伝送速度で決まってしまう。したがって、従来のＣＣＤイメージセンサアレイでは、低画素加算モード（低解像度）だからといって、ＣＣＤシフトレジスタの最大転送速度以上に転送することは困難である。そのため、ユーザが画素加算モード（低解像度）での読み込みスピードを遅く感じてしまう場合がある。これは、スキャナを使う顧客や、密着型イメージセンサ装置を利用してスキャナを設計する会社にとっても、回避が望まれる問題点である。
【００３６】
なお、イメージスキャナなどのプレビューモードなどでは、ＣＣＤ読み出し時間が短く感じるが、これは、実際にＣＣＤイメージセンサアレイから転送される画素データを間引いており、そのため画像データ変換時間、画像データ転送時間が短くなり、さらに副走査方向の画素読み出しも、本来必要なライン数分読み出していないで、数ラインごと飛ばしながら読み出していることによる。
【００３７】
上記の問題を解消するために、ＣＣＤシフトレジスタの転送スピードを上げるのは、技術的に大変困難である。ＣＣＤシフトレジスタの最大転送速度は、ＣＣＤシフトレジスタに供給する非反転クロックまたは反転クロックの電圧波形やＣＣＤシフトレジスタに注入するイオンのドーズ量によって決まってしまう。一般的に、ＣＣＤシフトレジスタに印加する非反転クロックまたは反転クロックの電圧は、一意に５Ｖや３．３Ｖに固定されている場合が多い。したがって、ＣＣＤシフトレジスタに印加できるクロック電圧が決まってしまい、それにより、ＣＣＤシフトレジスタが動作する、最大速度と、転送できる電荷量が決まってしまう。
【００３８】
ＣＣＤシフトレジスタを早く動作させるには、ＣＣＤシフトレジスタに注入するイオンのドーズ量をへらし、ＣＣＤシフトレジスタのポテンシャルを浅くすると、高速転送できる。しかし、ＣＣＤシフトレジスタには、ある程度１〜２Ｖ以上信号量をためる必要がある。そのため、むやみにＣＣＤシフトレジスタに注入するイオンドーズ量を減らすことは好ましくない。また、ＣＣＤシフトレジスタのポテンシャルを浅くしつつＣＣＤシフトレジスタにためる電荷量を増やすため、ＣＣＤシフトレジスタの幅を増やす方法もある。しかしながらこの場合、ＣＣＤイメージセンサチップの幅が広くなり、ＣＣＤイメージセンサチップのコスト増大になってしまう。
【課題を解決するための手段】
【００３９】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００４０】
上記課題を解決するために、第１出力端（１３）を備え、前記第１出力端（１３）を介して第１信号電圧（ＶＯＵＴ１）を出力する第１ＣＣＤイメージセンサチップ（ＣＣＤ−１）と、第２出力端（１４）を備え、前記第２出力端（１４）を介して第２信号電圧（ＶＯＵＴ２）を出力する第２ＣＣＤイメージセンサチップと、前記第１信号電圧（ＶＯＵＴ１）または前記第２信号電圧（ＶＯＵＴ２）の一方を、信号電圧出力端（１５）を介して出力するスイッチ回路（１１）と、前記第１信号電圧（ＶＯＵＴ１）と前記第２信号電圧（ＶＯＵＴ２）とを生成する生成タイミングを制御するタイミング発生回路（３）とを具備するＣＣＤイメージセンサ（１０）を構成する。
【００４１】
ここで、前記タイミング発生回路は（３）、第１期間（時刻ｔ５７〜時刻ｔ５９）に前記第１信号電圧（ＶＯＵＴ１）を生成するための第１制御信号（ＣＴＬ１）を前記第１ＣＣＤイメージセンサチップ（ＣＣＤ−１）に供給し、第２期間（時刻ｔ５９〜時刻ｔ６１）に前記第２信号電圧（ＶＯＵＴ２）を生成するための第２制御信号（ＣＴＬ２）を前記第２ＣＣＤイメージセンサチップ（ＣＣＤ−２）に供給することによって前記生成タイミングを制御する。そして、前記スイッチ回路（１１）は、前記第１期間（時刻ｔ５７〜時刻ｔ５９）に前記信号電圧出力端（１５）と前記第１出力端（１３）とを接続し、前記第２期間（時刻ｔ５９〜時刻ｔ６１）に前記信号電圧出力端（１５）と前記第２出力端（１４）とを接続する。
【００４２】
端的に言うと、低解像度時のＣＣＤイメージセンサチップの信号出力期間において、第１ＣＣＤの無効信号期間に第２ＣＣＤの有効信号期間が出るように、ＣＣＤに印加するクロックを供給することで、第１ＣＣＤの無効信号期間に第２ＣＣＤの有効信号期間をわりあてる。この切り替えをスイッチ回路で行なう。出力信号に無効なＣＣＤ信号期間がないようなタイミング制御を、タイミングジェネレータを用いて行う。
【発明の効果】
【００４３】
本発明によると、複数のＣＣＤイメージセンサを用いたＣＣＤイメージセンサアレイにおいて、その低解像度時（画素加算モード時）の読み出し時間を短縮することができる。
【００４４】
本発明によると、複数のＣＣＤセンサチップを並べて構成された、ＣＣＤイメージセンサアレイの読み出し方法において、低解像度時（画素加算モード時）の読み出し時間を、ＣＣＤイメージセンサチップの駆動速度を上げずに、半分以下に短縮することが可能となる。
【００４５】
換言すると、２個のＣＣＤイメージセンサをスイッチに接続し、ＣＣＤイメージセンサチップの読み出しタイミングを、１クロックずつずらすことで、解像度を２分の１にする読み出し（２画素加算モード）にしたとき、イメージセンサアレイの読み出し時間を従来の２分の１にすることを実現したイメージセンサアレイを提供することができる。また、４個のＣＣＤイメージセンサをスイッチに接続し、ＣＣＤイメージセンサチップの読み出しタイミングを、１クロックずつずらすことで、解像度を４分の１にする読み出し（４画素加算モード）にしたとき、イメージセンサアレイの読み出し時間を従来の４分の１にすることを実現したイメージセンサアレイを提供することができる。
【発明を実施するための最良の形態】
【００４６】
［第１実施形態］
以下に、図面を参照して本願発明を実施するための形態について説明を行う。以下の実施形態においては、本願発明の理解を容易にするために、ＣＣＤイメージセンサアレイを密着型イメージセンサ装置１に適用した場合に対応して説明を行う。なお、これは本願発明がＣＣＤイメージセンサアレイのみに適用されることを意味するものではない。
【００４７】
図６は、本願発明を適用可能な密着型イメージセンサ装置１の構成を例示するブロック図である。図６を参照すると、密着型イメージセンサ装置１は、イメージセンサユニット１０と、ＬＥＤ付カラーセルガイド４と、セルフォックレンズ５とを含んで構成されている。また、密着型イメージセンサ装置１の上に原稿７を乗せるためのガラス６があり、密着型イメージセンサ装置１は、原稿７のデータを読むため、原稿７の上下方向に移動できるようになっている。イメージセンサユニット１０は、ＣＣＤ（Charge Couple Deice）イメージセンサアレイ２とタイミングジェネレータ回路３とを含み、ＣＣＤ（Charge Couple Deice）イメージセンサアレイ２は、複数のＣＣＤイメージセンサチップを備えている。タイミングジェネレータ回路３は、そのＣＣＤイメージセンサチップを適切に動作させるために、所定の動作タイミングに対応した制御信号を供給している。
【００４８】
ＬＥＤ付カラーセルガイド４には、赤、青、緑の色の光を発光するＬＥＤが付属している。ＬＥＤ付カラーセルガイド４に付属しているＬＥＤが点灯し、その光がカラーセルガイド内を通り、ＬＥＤ光源で発生した照射光８を一様に原稿面７ａに当てる。原稿面７ａは、あたった必要な色情報を有する反射光９として反射させる。照射された照射光８は、原稿面７ａで反射し反射光９となってガラス６を透過する。このとき戻ってきた反射光９は、それぞれ対応するセルフォックレンズ５にはいり、そのレンズの下のＣＣＤ（Charge Couple Deice）イメージセンサアレイ２に入射される。
【００４９】
ＣＣＤ（Charge Couple Deice）イメージセンサアレイ２に入射した光は、フォトダイオードにより光電変換され電気信号（色信号）として検出される。密着型イメージセンサ装置１で作成された色信号は、ここでは図示していないがフラットケーブルをとおり、イメージスキャナなどの本体に搭載されたＡ／Ｄ（アナログ／デジタル）コンバーター等を、経由し、パーソナルコンピュータで表示できるデジタル信号に変換される。
【００５０】
上述のイメージセンサユニット１０において、ＣＣＤ（Charge Couple Deice）イメージセンサアレイ２は、タイミングジェネレータ回路３から供給される各種のクロック信号により駆動されている。ＣＭＯＳイメージセンサチップは、自身を駆動させるクロック信号を独自で生成することが出来る。したがって、ＣＭＯＳイメージセンサアレイを用いてイメージセンサユニット１０を構成する場合、タイミングジェネレータ回路３を備えることなくそのイメージセンサユニット１０を構成することが可能である。
【００５１】
以下に、本実施形態におけるイメージセンサユニット１０の構成について説明を行う。なお以下では、本願発明の理解を容易にするために、ＣＣＤ（Charge Couple Deice）イメージセンサアレイ２がＣＣＤイメージセンサチップを２個備えている場合に対応して本実施形態の説明を行う。図７は、本実施形態のイメージセンサユニット１０の構成を例示するブロック図である。イメージセンサユニット１０は、ＣＣＤ（Charge Couple Deice）イメージセンサアレイ２と、タイミングジェネレータ回路３と、スイッチ回路１１とを含んで構成されている。ＣＣＤ（Charge Couple Deice）イメージセンサアレイ２は、第１ＣＣＤイメージセンサチップＣＣＤ−１と第２ＣＣＤイメージセンサチップＣＣＤ−２とを含み、それぞれＣＣＤイメージセンサチップには、これを駆動させるためのタイミングを生成するためのタイミングジェネレータ回路３が接続されている。
【００５２】
第１ＣＣＤイメージセンサチップＣＣＤ−１は第１出力端子１３を介してスイッチ回路１１に接続されている。同様に第２ＣＣＤイメージセンサチップＣＣＤ−２は第２出力端子１４を介してスイッチ回路１１に接続されている。スイッチ回路１１は、第１ＣＣＤイメージセンサチップＣＣＤ−１と第２ＣＣＤイメージセンサチップＣＣＤ−２のそれぞれから出力される信号を選択し、最終信号電圧出力端子１５を介して出力する。スイッチ回路１１は、タイミングジェネレータ回路３から供給される第１スイッチ制御信号ＳＷ−１、第２スイッチ制御信号ＳＷ−２で、ＣＣＤイメージセンサチップの出力信号を選択する機能を有している。
【００５３】
第１ＣＣＤイメージセンサチップＣＣＤ−１と第２ＣＣＤイメージセンサチップＣＣＤ−２の各々には、共通で第１トランスファゲートパルスΦＴＧ１が供給されている。また、第１ＣＣＤイメージセンサチップＣＣＤ−１には、その第１ＣＣＤイメージセンサチップＣＣＤ−１を駆動させるための第１制御信号ＣＴＬ１が供給されている。同様に、また、第２ＣＣＤイメージセンサチップＣＣＤ−２にはその第２ＣＣＤイメージセンサチップＣＣＤ−２を駆動させるための第２制御信号ＣＴＬ２が供給されている。
【００５４】
本実施形態では、第１制御信号ＣＴＬ１として、第１ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−１、第１ＣＣＤ非反転クロックΦ１、第１ＣＣＤ反転クロックΦ１Ｂ、第１ラストゲートパルスΦ１Ｌ、第１リセットパルスΦ１Ｒが供給され、第２制御信号ＣＴＬ２として、第２ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−２、第２ＣＣＤ非反転クロックΦ２、第２ＣＣＤ反転クロックΦ２Ｂ、第２ラストゲートパルスΦ２Ｌ、第２リセットパルスΦ２Ｒが供給される。
【００５５】
以下に、本実施形態に適用可能なＣＣＤイメージセンサチップの構成について説明を行う。なお、本実施形態において、第１ＣＣＤイメージセンサチップＣＣＤ−１と第２ＣＣＤイメージセンサチップＣＣＤ−２とは、同様の構成である。したがって、以下では、第１ＣＣＤイメージセンサチップＣＣＤ−１に対応して説明を行う。第１ＣＣＤイメージセンサチップＣＣＤ−１の構成に関する説明は、第２ＣＣＤイメージセンサチップＣＣＤ−２に置き換えることが可能である。また、本実施形態では、本願発明の理解を容易にするために、第１ＣＣＤイメージセンサチップＣＣＤ−１（または第２ＣＣＤイメージセンサチップＣＣＤ−２）が４個のフォトダイオードを有するＣＣＤイメージセンサチップであるものとする。
【００５６】
図８は、第１ＣＣＤイメージセンサチップＣＣＤ−１の構成を例示するブロック図である。第１ＣＣＤイメージセンサチップＣＣＤ−１は、フォトダイオード列２０と、第１トランスファゲート群２１と、メモリ列２２と、第２トランスファゲート群２３と、ＣＣＤシフトレジスタ２４と、ラストゲート２５と、リセットゲートトランジスタ２６と、ＣＦＪ（Capacitor Floating Junction）２７と、アンプ２８と、リセットパルス供給回路２９とを含んで構成されている。
【００５７】
フォトダイオード列２０には、光電変換するための複数のフォトダイオード（第１画素用フォトダイオード２０Ａ〜第４画素用フォトダイオード２０Ｄ）が列となり横方向に並んでいる。メモリ列２２は、個々のフォトダイオードに蓄積した電荷を一時的に保存する。フォトダイオード列２０とメモリ列２２との間には、フォトダイオード列２０のそれぞれのフォトダイオードに対応した複数のメモリ（第１画素用メモリ２２Ａ〜第４画素用メモリ２２Ｄ）に送るための第１トランスファゲート群２１（Transfer Gate）が備えられている。
【００５８】
メモリ列２２とＣＣＤシフトレジスタ２４との間には、メモリ列２２のそれぞれのメモリ（第１画素用メモリ２２Ａ〜第４画素用メモリ２２Ｄ）に蓄積した電荷を対応したＣＣＤシフトレジスタ２４に送るための第２トランスファゲート群２３が構成されている。ＣＣＤシフトレジスタ２４の最終段には、ＣＣＤシフトレジスタ２４からＣＦＪ（Capacitor Floating Junction）２７に電荷を送るためのラストゲート２５が設けられている。また、ＣＦＪ（Capacitor Floating Junction）２７には、リセットパルス供給回路２９からの信号に応答してＣＦＪ（Capacitor Floating Junction）２７の電位を基準電位にするリセットゲートトランジスタ２６が接続されている。また、ＣＦＪ（Capacitor Floating Junction）２７には、ＣＦＪ（Capacitor Floating Junction）２７で電荷から電圧に変換された電気信号を増幅するためのアンプ２８が接続されている。
【００５９】
フォトダイオード列２０にあたった光はＰＮ接合の原理により光電変換され、電荷信号としてフォトダイオードに蓄積される。１ライン分の信号蓄積が終了した時点で第１トランスファゲート群２１がオンし、４つのフォトダイオード（２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ）に接続された、各メモリ（２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ）に電荷が転送される。電荷が転送されると第１トランスファゲート群２１がオフとなる。
【００６０】
各メモリ（２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ）に蓄積された電荷は、各ＣＣＤイメージセンサの読み出しするタイミングにおいて、それぞれの対応するＣＣＤシフトレジスタ（２４Ａ、２４Ｂ、２４Ｃ、２４Ｄ）に転送される。ＣＣＤシフトレジスタ２４のそれぞれには、第１ＣＣＤ非反転クロックΦ１と第１ＣＣＤ反転クロックΦ２を印加するための電極がついている。第１ＣＣＤ非反転クロックΦ１、第１ＣＣＤ反転クロックΦ２にＨｉｇｈレベル、Ｌｏｗレベル印加されることにより、ＣＣＤシフトレジスタ２４に転送された電荷が順次（第４画素用ＣＣＤシフトレジスタ２４Ｄから、第３画素用ＣＣＤシフトレジスタ２４Ｃに、第３画素用ＣＣＤシフトレジスタ２４Ｃから第２画素用ＣＣＤシフトレジスタ２４Ｂへ、第２画素用ＣＣＤシフトレジスタ２４Ｂから第１画素用ＣＣＤシフトレジスタ２４Ａに、第１画素用ＣＣＤシフトレジスタ２４Ａからラストゲート２５）各ＣＣＤシフトレジスタをとおりラストゲート２５に転送される。
【００６１】
ラストゲート２５には、第１ラストゲートパルスΦ１Ｌが印加されている。第１ラストゲートパルスΦ１ＬがＨｉｇｈレベルからＬｏｗレベルに変化したときＣＦＪ（Capacitor Floating Junction）２７に電荷が注入される。ＣＦＪ（Capacitor Floating Junction）２７は、容量性の素子で電荷信号を電圧信号に変換させる機能を有する。ＣＦＪ（Capacitor Floating Junction）２７にて電圧信号に変えられた信号は、アンプ２８により、信号増幅される。また、リセットゲートトランジスタ２６のゲート端子に印加されるリセットパルスΦＲがＬｏｗレベルからＨｉｇｈレベルになると、所定のＶＲＤ電圧（たとえば１０Ｖ）が印加され、ＣＦＪ（Capacitor Floating Junction）２７内の電荷がクリアされる。
【００６２】
次に、本実施形態の動作を図９を用いて説明する。まず、第１ＣＣＤイメージセンサチップＣＣＤ−１ならびに第２ＣＣＤイメージセンサチップＣＣＤ−２に搭載されたフォトダイオードが、一定期間、光を受光する。その光はフォトダイオードのＰＮ接合により光電変換され、電荷として蓄積される。
【００６３】
所定の時間（現行の１ライン分）の蓄積が終了した後、時刻ｔ５１において、第１ＣＣＤイメージセンサチップＣＣＤ−１と第２ＣＣＤイメージセンサチップＣＣＤ−２とに供給される第１トランスファゲートパルスΦＴＧ１をＨｉｇｈレベルに変更して第１トランスファゲート群２１をオンにする。時刻ｔ５１から時刻ｔ５２の期間で、フォトダイオードに蓄積された電荷は、それぞれのフォトダイオードに接続されたメモリ列２２に転送される。時刻ｔ５２において、タイミングジェネレータ回路３は第１トランスファゲートパルスΦＴＧ１をＬｏｗレベルにすることで第１トランスファゲート群２１をオフにしてその転送を終了する。
【００６４】
次に、時刻ｔ５３において、第１ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−１をＨｉｇｈレベルにし、第１ＣＣＤイメージセンサチップＣＣＤ−１のメモリにたまった電荷を第１ＣＣＤイメージセンサチップＣＣＤ−１のＣＣＤシフトレジスタ２４に転送する。第１ＣＣＤイメージセンサチップＣＣＤ−１の第２トランスファゲート群２３は、Ｈｉｇｈレベルの第１ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−１に応答して活性化される。第１ＣＣＤイメージセンサチップＣＣＤ−１のメモリ列２２に蓄積された電荷は、第２トランスファゲート群２３を介してＣＣＤシフトレジスタ２４に転送される。
【００６５】
このとき、図９の（ｃ）および図９の（ｄ）に示されているように、タイミングジェネレータ回路３は、第１ＣＣＤイメージセンサチップＣＣＤ−１のＣＣＤシフトレジスタ２４が転送される電荷を受けられるように、事前に第１ＣＣＤ非反転クロックΦ１をＨｉｇｈレベルに、第１ＣＣＤ反転クロックΦ１ＢをＬｏｗレベルにしておく。その後、時刻ｔ５５において、タイミングジェネレータ回路３は第１ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−１をＬｏｗレベルにして第１ＣＣＤイメージセンサチップＣＣＤ−１の第２トランスファゲート群２３をオフにする。
【００６６】
時刻ｔ５４において、第２ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−２をＨｉｇｈレベルにし、第２ＣＣＤイメージセンサチップＣＣＤ−２の第２トランスファゲート群２３を活性化する。その第２トランスファゲート群２３は、Ｈｇｈｔレベルの第２ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−２に応答して、第２ＣＣＤイメージセンサチップＣＣＤ−２のメモリ列２２にたまった電荷を第２ＣＣＤイメージセンサチップＣＣＤ−２のＣＣＤシフトレジスタ２４に転送する。このとき、第２ＣＣＤイメージセンサチップＣＣＤ−２のＣＣＤシフトレジスタ２４で電荷を受けられるように、事前に第２ＣＣＤ非反転クロックΦ２をＨｉｇｈレベルに、第２ＣＣＤ反転クロックΦ２ＢをＬｏｗレベルにしておく。その後、時刻ｔ５６において、タイミングジェネレータ回路３は第２ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−２をＬｏｗレベルにして第２ＣＣＤイメージセンサチップＣＣＤ−２の第２トランスファゲート群２３をオフする。
【００６７】
図９に示されているように、本実施形態においては、第１ＣＣＤイメージセンサチップＣＣＤ−１に第１ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−１を印加した後、第１ＣＣＤ非反転クロックΦ１の１周期分ずらして第２ＣＣＤイメージセンサチップＣＣＤ−２に第２ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−２を印加している。なお、第１ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−１、第２ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−２を印加するタイミングは、場合によっては、同一タイミングでもかまわない。またここにおいて、第１ＣＣＤイメージセンサチップＣＣＤ−１のＣＣＤシフトレジスタ２４に転送された２画素の電荷信号をラストゲート２５で画素加算させるため、先に第１ラストゲートパルスΦ１ＬをＨｉｇｈレベルにしておく（図９の（ｅ））。そして、第１ＣＣＤ非反転クロックΦ１を順次ＨｉｇｈレベルからＬｏｗレベル→Ｈｉｇｈレベル→Ｌｏｗレベルに、第１ＣＣＤ反転クロックΦ１ＢをＬｏｗレベルからＨｉｇｈレベル→Ｌｏｗレベル→Ｈｉｇｈレベルと変化させる。
【００６８】
時刻ｔ５６において、第１ＣＣＤ非反転クロックΦ１がＨｉｇｈレベルからＬｏｗレベルに変化する。この時点で第１ＣＣＤイメージセンサチップＣＣＤ−１のラストゲート２５には、第１画素（第１ＣＣＤイメージセンサチップＣＣＤ−１の第１画素用フォトダイオード２０Ａ）の電荷が入力される。
【００６９】
時刻ｔ５７において、第１ＣＣＤ非反転クロックΦ１がＬｏｗレベルからＨｉｇｈレベルになる。このとき第１ＣＣＤイメージセンサチップＣＣＤ−１のフィードスルーレベル（基準レベル）と画素信号を出力させるため、第１スイッチ制御信号ＳＷ−１をＨｉｇｈレベルにし、スイッチ回路１１にて第１ＣＣＤイメージセンサチップＣＣＤ−１の信号（第１ＣＣＤイメージセンサ出力信号ＶＯＵＴ１）が選択されるようにする。
【００７０】
時刻ｔ５８において、第１ＣＣＤ非反転クロックΦ１が２回目にＨｉｇｈレベルからＬｏｗレベルに変化するとき、第２画素（第１ＣＣＤイメージセンサチップＣＣＤ−１の第２画素用フォトダイオード２０Ｂ）の電荷がラストゲート２５に加算される。
【００７１】
そして、第１ＣＣＤ非反転クロックΦ１が２回目にＬｏｗレベルとなるとき（時刻ｔ５８）に、同時に第１ラストゲートパルスΦ１ＬをＨｉｇｈレベルからＬｏｗレベルに変化させ、第１ＣＣＤイメージセンサチップＣＣＤ−１のラストゲート２５にたまった２画素分の電荷をまとめてＣＦＪ（Capacitor Floating Junction）２７に転送する。ＣＦＪ（Capacitor Floating Junction）２７は、その電荷を電圧に変換してアンプ２８に供給する。アンプ２８は供給された信号電圧を増幅して出力をする。タイミングジェネレータ回路３は、第１ＣＣＤイメージセンサチップＣＣＤ−１の信号検出期間が終了したら、時刻ｔ５９において、第１リセットパルスΦ１Ｒ供給してＣＦＪ（Capacitor Floating Junction）２７を初期化し、次の信号の蓄積に備える。
【００７２】
その後、第２ＣＣＤイメージセンサチップＣＣＤ−２のＣＣＤシフトレジスタ２４に転送された２画素を画素加算し、かつ、第１ＣＣＤイメージセンサチップＣＣＤ−１から出力される第１ＣＣＤイメージセンサ出力信号ＶＯＵＴ１と重ならないようするため、第１ＣＣＤ非反転クロックΦ１の１クロック分ずつずらして、第２ＣＣＤ非反転クロックΦ２、第２ＣＣＤ反転クロックΦ２Ｂ、第２ラストゲートパルスΦ２Ｌ、第２リセットパルスΦ２Ｒを第２ＣＣＤイメージセンサチップＣＣＤ−２に印加する。ここにおいて、第２ＣＣＤイメージセンサチップＣＣＤ−２のＣＣＤシフトレジスタ２４に転送された２画素を画素加算させるため、先に第２ラストゲートパルスΦ２ＬをＨｉｇｈレベルにしておき、第２ＣＣＤ非反転クロックΦ２を順次ＨｉｇｈレベルからＬｏｗレベル→Ｈｉｇｈレベル→Ｌｏｗレベルに、第２ＣＣＤ反転クロックΦ２ＢをＬｏｗレベルからＨｉｇｈレベル→Ｌｏｗレベル→Ｈｉｇｈレベルと変化させる。
【００７３】
図９に示されているように、時刻ｔ５８において、第２ＣＣＤ非反転クロックΦ２がＨｉｇｈレベルからＬｏｗレベルに変化した時点で、第２ＣＣＤイメージセンサチップＣＣＤ−２のラストゲート２５には第１画素（第２ＣＣＤイメージセンサチップＣＣＤ−２の第１画素用フォトダイオード２０Ａ）の電荷が入力される。その後、時刻ｔ６０において、第２ＣＣＤ非反転クロックΦ２が２回目にＨｉｇｈレベルからＬｏｗレベルに変化するとき、第２画素（第２ＣＣＤイメージセンサチップＣＣＤ−２の第１画素用フォトダイオード２０Ａ）の電荷が第２ＣＣＤイメージセンサチップＣＣＤ−２のラストゲート２５に加算される。
【００７４】
またこのとき、時刻ｔ５９において、第２ＣＣＤ非反転クロックΦ２が最初にＬｏｗレベルからＨｉｇｈレベルになる。そのときタイミングジェネレータ回路３は、第２ＣＣＤイメージセンサチップＣＣＤ−２のフィードスルーレベル（基準レベル）信号と画素信号を出力させるため、第２スイッチ制御信号ＳＷ−２をＨｉｇｈレベルにし、スイッチ回路１１にて第２ＣＣＤイメージセンサチップＣＣＤ−２の信号が選択されるようにする。また、時刻ｔ６０において、第２ＣＣＤ非反転クロックΦ２パルスが２回目にＬｏｗレベルとなるとき、同時に第２ラストゲートパルスΦ２ＬをＬｏｗレベルに変化させ、第２ＣＣＤイメージセンサチップＣＣＤ−２のラストゲート２５にたまった２画素分の電荷をまとめてＣＦＪ（Capacitor Floating Junction）２７に転送する。ＣＦＪ（Capacitor Floating Junction）２７は転送された電荷を電圧に変換してアンプ２８に供給する。アンプ２８は供給された電圧を増幅して信号出力をする。
【００７５】
第２ＣＣＤイメージセンサチップＣＣＤ−２の信号検出期間が終了したら、第２リセットパルスΦ２ＲをＨｉｇｈレベルにし、ＣＦＪ（Capacitor Floating Junction）２７を初期化した後、第２リセットパルスΦ２ＲをＬｏｗレベルにして次の信号の蓄積に備える。
【００７６】
次に第１ＣＣＤイメージセンサチップＣＣＤ−１のＣＣＤシフトレジスタ２４に転送された第３番目画素の電荷と、第４番目画素の電荷を、ラストゲート２５で画素加算させるため、先に第１ラストゲートパルスΦ１ＬをＨｉｇｈレベルにしておき、第１ＣＣＤ非反転クロックΦ１を順次ＬｏｗレベルからＨＬｏｗレベル→Ｈｉｇｈレベル→Ｌｏｗレベルに、第１ＣＣＤ反転クロックΦ１ＢをＨｉｇｈレベルからＬＨｉｇｈレベル→Ｌｏｗレベル→Ｈｉｇｈレベルと変化させる。第１ＣＣＤイメージセンサチップＣＣＤ−１のラストゲート２５には、第１ＣＣＤ非反転クロックΦ１がＨｉｇｈレベルからＬｏｗレベルに変化した時点（時刻ｔ６０）で第３画素（第１ＣＣＤイメージセンサチップＣＣＤ−１の第３画素用フォトダイオード２０Ｃ）の電荷が入力される。その後、２回目にＨｉｇｈレベルからＬｏｗレベルに変化するとき（時刻ｔ６２）、第４画素（第１ＣＣＤイメージセンサチップＣＣＤ−１の第４画素用フォトダイオード２０Ｄ）の電荷が第１ＣＣＤイメージセンサチップＣＣＤ−１のラストゲート２５に加算される。
【００７７】
またこのとき、第１ＣＣＤ非反転クロックΦ１が次にＬｏｗレベルからＨｉｇｈレベルになったとき（時刻ｔ６１）に、第１ＣＣＤイメージセンサチップＣＣＤ−１の信号（フィードスルーレベル信号と画素信号）を出力させるため、第１スイッチ制御信号ＳＷ−１をＨｉｇｈレベルにし、スイッチ回路１１にて第１ＣＣＤイメージセンサチップＣＣＤ−１の信号が選択されるようにする。
【００７８】
そして、第１ＣＣＤ非反転クロックΦ１パルスが２回目にＬｏｗレベルとなるとき（時刻ｔ６２）に、第１ラストゲートパルスΦ１ＬをＬｏｗレベルに変化させ、第１ＣＣＤイメージセンサチップＣＣＤ−１のラストゲート２５にたまった２画素分の電荷をまとめてＣＦＪ（Capacitor Floating Junction）２７に転送し、ＣＦＪ（Capacitor Floating Junction）２７の電荷を電圧に変換させ、アンプ２８で信号出力をする。
【００７９】
第１ＣＣＤイメージセンサチップＣＣＤ−１の信号検出期間が終了したら、第１リセットパルスΦ１ＲをＨｉｇｈレベルにしてＣＦＪ（Capacitor Floating Junction）２７を初期化した後、第１リセットパルスΦ１ＲをＬｏｗレベルにして、次の信号の蓄積に備える。
【００８０】
次に第２ＣＣＤイメージセンサチップＣＣＤ−２のＣＣＤシフトレジスタ２４に転送された３番目、４番目の２画素を画素加算し、かつ、第１ＣＣＤイメージセンサチップＣＣＤ−１の信号と重ならないようするため、ＣＣＤ−１に印加する第１ＣＣＤ非反転クロックΦ１パルスより、１クロック分ずらして、第２ＣＣＤ非反転クロックΦ２、第２ＣＣＤ反転クロックΦ２Ｂ、第２ラストゲートパルスΦ２Ｌ、第２リセットパルスΦ２Ｒを印加する。
【００８１】
以降、第２ＣＣＤイメージセンサチップＣＣＤ−２に対しても同様の動作を実行し、そのＣＣＤシフトレジスタ２４に転送された第３番目画素の電荷、第４番目画素の電荷をラストゲート２５において画素加算させる。第２ＣＣＤイメージセンサチップＣＣＤ−２は、そのラストゲート２５にたまった２画素分（第３画素と第４画素）の電荷をまとめてＣＦＪ（Capacitor Floating Junction）２７に転送する。第２ＣＣＤイメージセンサチップＣＣＤ−２は、ＣＦＪ（Capacitor Floating Junction）２７の電荷を電圧に変換させ、アンプ２８で信号出力をする。第２ＣＣＤイメージセンサチップＣＣＤ−２の信号検出期間が終了したら、ＣＦＪ（Capacitor Floating Junction）２７を初期化し、次の信号の蓄積に備える。
【００８２】
以上の動作を行なうことにより、最初に第１ＣＣＤイメージセンサチップＣＣＤ−１の第１、２画素の加算データか出力され、次に第２ＣＣＤイメージセンサチップＣＣＤ−２の第１、２画素の加算データが出力され、第１ＣＣＤイメージセンサチップＣＣＤ−１の第３、４画素の加算データか出力され、次に第２ＣＣＤイメージセンサチップＣＣＤ−２の第３、４画素の加算データが出力される。これに要する時間は、従来の約半分となる。したがって、本実施形態のイメージセンサユニット１０を構成し、上述のように動作させることで、イメージセンサアレイからの画素信号読み取り時間を半減させることが可能となる。
【００８３】
［第２実施形態］
以下に、本願発明の第２実施形態について説明を行う。第２実施形態では、ＣＣＤイメージセンサチップを４個並列に接続してイメージセンサアレイを構成し、画素加算を４個にしたとき（解像度を４分の１にしたとき）の実施形態である。図１０は、第２実施形態のイメージセンサユニット１０の構成を例示するブロック図である。イメージセンサユニット１０は、ＣＣＤ（Charge Couple Deice）イメージセンサアレイ２とタイミングジェネレータ回路３とスイッチ回路１１とを含んで構成されている。第２実施形態において、イメージセンサユニット１０のＣＣＤ（Charge Couple Deice）イメージセンサアレイ２は、第１ＣＣＤイメージセンサチップＣＣＤ−１、第２ＣＣＤイメージセンサチップＣＣＤ−２、第３ＣＣＤイメージセンサチップＣＣＤ−３および第４ＣＣＤイメージセンサチップＣＣＤ−４を含んで構成されている。第１ＣＣＤイメージセンサチップＣＣＤ−１、第２ＣＣＤイメージセンサチップＣＣＤ−２、第３ＣＣＤイメージセンサチップＣＣＤ−３、第４ＣＣＤイメージセンサチップＣＣＤ−４は、図６に示したＣＣＤイメージセンサチップと同様の構成であるが、フォトダイオード、メモリ、シフトレジスタの個数が４でなく８個を有するＣＣＤイメージセンサチップであるものとする。
【００８４】
それぞれＣＣＤイメージセンサチップ（第１ＣＣＤイメージセンサチップＣＣＤ−１〜第４ＣＣＤイメージセンサチップＣＣＤ−４）は、これを駆動させるためのタイミングを生成するためのタイミングジェネレータ回路３に接続されている。また、それぞれＣＣＤイメージセンサチップ（第１ＣＣＤイメージセンサチップＣＣＤ−１〜第４ＣＣＤイメージセンサチップＣＣＤ−４）は、スイッチ回路１１に接続されている。スイッチ回路１１は、タイミングジェネレータ回路３から供給される第１スイッチ制御信号ＳＷ−１、第２スイッチ制御信号ＳＷ−２、第３スイッチ制御信号ＳＷ−３、第４スイッチ制御信号ＳＷ−４で、ＣＣＤの出力信号を選択する機能を有している。さらに、それぞれのＣＣＤイメージセンサチップには、タイミングジェネレータ回路３から共通で第１トランスファゲートパルスΦＴＧ１が供給されている。
【００８５】
第１ＣＣＤイメージセンサチップＣＣＤ−１には、第１ＣＣＤイメージセンサチップＣＣＤ−１を駆動させるための制御信号として第１制御信号ＣＴＬ１が供給されている。第２ＣＣＤイメージセンサチップＣＣＤ−２には、第２ＣＣＤイメージセンサチップＣＣＤ−２を駆動させるための制御信号として第２制御信号ＣＴＬ２が供給されている。第３ＣＣＤイメージセンサチップＣＣＤ−３には、第３ＣＣＤイメージセンサチップＣＣＤ−３を駆動させるための制御信号として第３制御信号ＣＴＬ３が供給されている。第４ＣＣＤイメージセンサチップＣＣＤ−４には、第４ＣＣＤイメージセンサチップＣＣＤ−４を駆動させるための制御信号として第４制御信号ＣＴＬ４が供給されている。
【００８６】
第２実施形態では、第１制御信号ＣＴＬ１として、第１ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−１、第１ＣＣＤ非反転クロックΦ１、第１ＣＣＤ反転クロックΦ１Ｂ、第１ラストゲートパルスΦ１Ｌおよび第１リセットパルスΦ１Ｒが供給される。また、第２制御信号ＣＴＬ２として、第２ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−２、第２ＣＣＤ非反転クロックΦ２、第２ＣＣＤ反転クロックΦ２Ｂ、第２ラストゲートパルスΦ２Ｌおよび第２リセットパルスΦ２Ｒが供給される。また、第３制御信号ＣＴＬ３として、第３ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−３、第３ＣＣＤ非反転クロックΦ３、第３ＣＣＤ反転クロックΦ３Ｂ、第３ラストゲートパルスΦ３Ｌおよび第３リセットパルスΦ３Ｒが供給される。また、第４制御信号ＣＴＬ４として、第４ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−４、第４ＣＣＤ非反転クロックΦ４、第４ＣＣＤ反転クロックΦ４Ｂ、第４ラストゲートパルスΦ４Ｌおよび第４リセットパルスΦ４Ｒが供給される。
【００８７】
ＣＣＤの駆動方法は第１実施形態とほぼ同じである。図１１は第２実施形態の動作を例示するタイミングチャートである。第２実施形態では、４つの画素を加算するため、各ＣＣＤイメージセンサに印加する第１ラストゲートパルスΦ１Ｌ、第２ラストゲートパルスΦ２Ｌ、第３ラストゲートパルスΦ３Ｌ、第４ラストゲートパルスΦ４Ｌ、第１リセットパルスΦ１Ｒ、第２リセットパルスΦ２Ｒ、第３リセットパルスΦ３Ｒおよび第４リセットパルスΦ４Ｒの周期を４分の１にして、各ＣＣＤイメージセンサで４画素をまとめて加算し、その結果を順次出力するように、スイッチ用パルスを第１スイッチ制御信号ＳＷ−１、第２スイッチ制御信号ＳＷ−２、第３スイッチ制御信号ＳＷ−３、第４スイッチ制御信号ＳＷ−４を順次オンにしていき動作させていくものである。
【００８８】
動作方法としては、一定期間各ＣＣＤイメージセンサに光を照射してから、第１トランスファゲートパルスΦＴＧ１をＨレベルにする。各イメージセンサに搭載された第１トランスファゲート群２１は、Ｈｉｇｈレベルの第１トランスファゲートパルスΦＴＧ１に応答して活性化する。このとき、フォトダイオードに蓄積された電荷は、第１トランスファゲート群２１を介して各ＣＣＤイメージセンサに搭載されたメモリに転送される。転送終了後、第１トランスファゲートパルスΦＴＧ１をＬｏｗレベルにし、第１トランスファゲート群２１をオフにする。
【００８９】
先に第１ＣＣＤイメージセンサチップＣＣＤ−１のメモリにたまった電荷を、第１ＣＣＤイメージセンサチップＣＣＤ−１のＣＣＤシフトレジスタ２４に転送するため、第１ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−１をＨｉｇｈレベルとし第２トランスファゲート群２３をオンし、メモリからＣＣＤシフトレジスタに転送する。ＣＣＤシフトレジスタへの転送が終了したら第１ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−１をＬｏｗレベルとし、第２トランスファゲート群２３をオフとする。
【００９０】
第１ラストゲートパルスΦ１ＬをＨｉｇｈレベルにしたまま、第１ＣＣＤイメージセンサチップＣＣＤ−１の画素３個をラストゲート２５にためるため、第１ＣＣＤ非反転クロックΦ１、第１ＣＣＤ反転クロックΦ１Ｂを順次３回ＨｉｇｈレベルからＬｏｗレベルへの遷移を繰り返す。４回目のＨｉｇｈレベルからＬｏｗレベルへの遷移で第４画素の電荷を第１ＣＣＤイメージセンサチップＣＣＤ−１のＣＣＤシフトレジスタ２４からラストゲート２５に転送し、かつ同時に、第１ラストゲートパルスΦ１ＬをＨｉｇｈレベルからＬｏｗレベルにし、第４画素をラストゲート２５に転送すると同時に、第１ＣＣＤラストゲート２５に蓄積された４画素分の電荷をＣＦＪ（Capacitor Floating Junction）２７に転送し第１ＣＣＤイメージセンサチップＣＣＤ−１の先頭４画素のデータの加算電荷信号を読み出す。この第１ＣＣＤイメージセンサチップＣＣＤ−１の先頭４画素の加算データが出力信号として出る前に、第１スイッチ制御信号ＳＷ−１をオンしておき、第１ＣＣＤイメージセンサチップＣＣＤ−１の出力（第１ＣＣＤイメージセンサ出力信号ＶＯＵＴ１）が出力されるようにする。
【００９１】
次に第２ＣＣＤイメージセンサチップＣＣＤ−２のメモリにたまった電荷を、第２ＣＣＤイメージセンサチップＣＣＤ−２のＣＣＤシフトレジスタ２４に転送するため、第２ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−２をＨｉｇｈレベルとし第２トランスファゲート群２３をオンし、メモリからＣＣＤシフトレジスタに転送する。ＣＣＤシフトレジスタへの転送が終了したら第２ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−２をＬｏｗレベルとし第２トランスファゲート群２３をオフとする。
【００９２】
第２ラストゲートパルスΦ２ＬをＨｉｇｈレベルにしたまま、第２ＣＣＤイメージセンサチップＣＣＤ−２の画素３個をラストゲート２５にためるため、第２ＣＣＤ非反転クロックΦ２、第２ＣＣＤ反転クロックΦ２Ｂを順次３回ＨｉｇｈレベルからＬｏｗレベルへの遷移を繰り返す。４回目のＨｉｇｈレベルからＬｏｗレベルへの遷移で第４画素の電荷を第２ＣＣＤイメージセンサチップＣＣＤ−２のＣＣＤシフトレジスタ２４からラストゲート２５に転送し、かつ同時に、第２ラストゲートパルスΦ２ＬをＨｉｇｈレベルからＬｏｗレベルにし、第４画素をラストゲート２５に転送するとともに、第２ＣＣＤラストゲート２５に蓄積された４画素分の電荷をＣＦＪ（Capacitor Floating Junction）２７に転送し、第２ＣＣＤイメージセンサチップＣＣＤ−２の先頭４画素のデータの加算電荷信号を読み出す。この第２ＣＣＤイメージセンサチップＣＣＤ−２の先頭４画素の加算データが出力信号として出る前に、第２スイッチ制御信号ＳＷ−２をオンしておき、第２ＣＣＤイメージセンサチップＣＣＤ−２の出力信号（第２ＣＣＤイメージセンサ出力信号ＶＯＵＴ２）が出るようにする。
【００９３】
次に第３ＣＣＤイメージセンサチップＣＣＤ−３のメモリにたまった電荷を、第３ＣＣＤイメージセンサチップＣＣＤ−３のＣＣＤシフトレジスタ２４に転送するため、第３ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−３をＨｉｇｈレベルとし第２トランスファゲート群２３をオンし、メモリからＣＣＤシフトレジスタに転送する。ＣＣＤシフトレジスタ電荷の転送が終了したら第３ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−３をＬｏｗレベルとし第２トランスファゲート群２３をオフとする。
【００９４】
第３ラストゲートパルスΦ３ＬをＨｉｇｈレベルにしたまま、第３ＣＣＤイメージセンサチップＣＣＤ−３の画素３個をラストゲート２５にためるため、第３ＣＣＤ非反転クロックΦ３、第３ＣＣＤ反転クロックΦ３Ｂを順次３回ＨｉｇｈレベルからＬｏｗレベルへの遷移を繰り返す。４回目のＨｉｇｈレベルからＬｏｗレベルへの遷移で第４画素の電荷をＣＣＤシフトレジスタ２４からラストゲート２５に転送し、かつ同時に、第３ラストゲートパルスΦ３ＬをＨｉｇｈレベルからＬｏｗレベルにし、第４画素をラストゲート２５に転送しながら、同時に第３ＣＣＤラストゲート２５に蓄積された４画素分の電荷をＣＦＪ（Capacitor Floating Junction）２７に転送し第３ＣＣＤイメージセンサチップＣＣＤ−３の先頭４画素のデータの加算電荷信号を読み出す。この第３ＣＣＤイメージセンサチップＣＣＤ−３の先頭４画素の加算データが出力信号として出る前に、第３スイッチ制御信号ＳＷ−３をオンしておき、第３ＣＣＤイメージセンサチップＣＣＤ−３の出力信号（第３ＣＣＤイメージセンサ出力信号ＶＯＵＴ３）が出るようにする。
【００９５】
次に第４ＣＣＤイメージセンサチップＣＣＤ−４のメモリにたまった電荷を、第４ＣＣＤイメージセンサチップＣＣＤ−４のＣＣＤシフトレジスタに転送するため、第４ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−４をＨｉｇｈレベルとし第２トランスファゲート群２３をオンし、メモリからＣＣＤシフトレジスタに転送する。ＣＣＤシフトレジスタへの転送が終了したら第４ＣＣＤ第２トランスファゲート動作パルスΦＴＧ２−４をＬｏｗレベルとし第２トランスファゲート群２３をオフとする。
【００９６】
第４ラストゲートパルスΦ４ＬをＨｉｇｈレベルにしたまま、第４ＣＣＤイメージセンサチップＣＣＤ−４の画素３個をラストゲート２５にためるため、第４ＣＣＤ非反転クロックΦ４、第４ＣＣＤ反転クロックΦ４Ｂを順次３回ＨｉｇｈレベルからＬｏｗレベルへの遷移を繰り返す。４回目のＨｉｇｈレベルからＬｏｗレベルへの遷移で第４画素の電荷をＣＣＤシフトレジスタ２４からラストゲート２５に転送する。このとき、同時に、第４ラストゲートパルスΦ４ＬをＨｉｇｈレベルからＬｏｗレベルにし、第４画素をラストゲート２５に転送してから、第４ＣＣＤラストゲート２５に蓄積された４画素分の電荷をＣＦＪ（Capacitor Floating Junction）２７に転送し、第４ＣＣＤイメージセンサチップＣＣＤ−４の先頭４画素のデータの加算電荷信号を読み出す。この第４ＣＣＤイメージセンサチップＣＣＤ−４の先頭４画素の加算データが出力信号として出る前に、第４スイッチ制御信号ＳＷ−４をオンしておき、第４ＣＣＤイメージセンサチップＣＣＤ−４の出力信号（第４ＣＣＤイメージセンサ出力信号ＶＯＵＴ４）が出るようにする。
【００９７】
上述したように、第２実施形態では、フォトダイオードを８個搭載している。したがって、４画素分の電荷信号をラストゲート２５で加算し、ＣＣＤシフトレジスタからラストゲート２５への転送という作業を２回繰り返し、各ＣＣＤイメージセンサチップの信号出力選択を、第１スイッチ制御信号ＳＷ−１、第２スイッチ制御信号ＳＷ−２、第３スイッチ制御信号ＳＷ−３および第４スイッチ制御信号ＳＷ−４で２回行っている。
【００９８】
第２実施形態では、ＣＣＤイメージセンサチップを４接続しているので、分解能を４分の１にするとき最も効果が高く読み取り、速度が４分の１になる。このほかに、分解能を２分の１にした場合、第１ＣＣＤイメージセンサチップＣＣＤ−１、第２ＣＣＤイメージセンサチップＣＣＤ−２を先に読み出し、次に第３ＣＣＤイメージセンサチップＣＣＤ−３、第４ＣＣＤイメージセンサチップＣＣＤ−４を読み出すことにより、やはり従来の半分の時間で読み出すことが可能となる。これは、第１実施形態と同じ動作を２回、第１ＣＣＤイメージセンサチップＣＣＤ−１と第２ＣＣＤイメージセンサチップＣＣＤ−２の組と、第３ＣＣＤイメージセンサチップＣＣＤ−３と第４ＣＣＤイメージセンサチップＣＣＤ−４の組に対して行うことである。
【００９９】
なお本実施形態のＣＣＤイメージセンサチップの接続個数は、上記に示した２個接続、４個接続に限定したものでなく、３個、６個、８個などＣＣＤの使用個数や分解能の減らす量により決定することが可能である。つまり、ＣＣＤイメージセンサチップがさらに実際のとおり６個とか１２個とか増えた場合、上記の第１ＣＣＤイメージセンサチップＣＣＤ−１、第２ＣＣＤイメージセンサチップＣＣＤ−２をその分増加させることで対応が可能である。また、フォトダイオードの画素数が増えた場合、その分だけ印加するクロックパルス数を増加させることが好ましい。
【０１００】
また、上述の実施形態においては、フォトダイオード列２０に４つのフォトダイオードが含まれ場合を例示した。密着型イメージセンサ装置１に使用されるＣＣＤイメージセンサアレイにおいて、現在市場に流通しているＣＣＤイメージセンサチップのフォトダイオードの個数は、解像度が１２００ＤＰＩ（ドットパーインチ）の場合、Ａ４原稿用紙（短辺約２１ｃｍ）を読むため１０３００個程度である場合が多い。例えば、６インチなどの半導体ウエハで、２１センチもの長さのＣＣＤは作れないので１２個から６個程でできるよう、各ＣＣＤイメージセンサチップに８００個から１６００個程度搭載されている。本願発明は、このフォトダイオードの個数に制限されることは無い。
【図面の簡単な説明】
【０１０１】
【図１】図１は、従来のＣＣＤイメージセンサアレイの構成を示すブロック図である。
【図２】図２は、従来のＣＣＤイメージセンサアレイを構成するＣＣＤイメージセンサチップの基本動作を示すタイミングチャートである。
【図３】図３は、二つのＣＣＤイメージセンサチップで構成される従来のＣＣＤイメージセンサアレイの動作を示すタイミングチャートである。
【図４】図４は、従来のＣＣＤイメージセンサチップの解像度を、２分の１（２画素加算モード）にした場合のタイミングチャートである。
【図５】図５は、２分の１解像度（２画素加算モード）のときのイメージセンサアレイの動作を示すタイミングチャートである。
【図６】図６は、第１実施形態の密着型イメージセンサの構成を例示するブロック図である。
【図７】図７は、第１実施形態のＣＣＤイメージセンサアレイの構成を例示するブロック図である。
【図８】図８は、第１実施形態に適用可能なＣＣＤイメージセンサチップの構成を例示するブロック図である。
【図９】図９は、第１実施形態のＣＣＤイメージセンサアレイの動作を示すタイミングチャートである。
【図１０】図１０は、第２実施形態のＣＣＤイメージセンサアレイの構成を例示するブロック図である。
【図１１】図１１は、第２実施形態のＣＣＤイメージセンサアレイの動作を例示するタイミングチャートである。
【符号の説明】
【０１０２】
１…密着型イメージセンサ装置
２…ＣＣＤ（Charge Couple Deice）イメージセンサアレイ
３…タイミングジェネレータ回路
４…ＬＥＤ付カラーセルガイド
５…セルフォックレンズ
６…ガラス
７…原稿
７ａ…原稿面
８…照射光
９…反射光
１０…イメージセンサユニット
ＣＣＤ−１…第１ＣＣＤイメージセンサチップ
ＣＣＤ−２…第２ＣＣＤイメージセンサチップ
ＣＣＤ−３…第３ＣＣＤイメージセンサチップ
ＣＣＤ−４…第４ＣＣＤイメージセンサチップ
１１…スイッチ回路
１２…ＣＣＤイメージセンサ出力電圧（ＶＯＵＴ）
１３…第１出力端子
１４…第２出力端子
１５…最終信号電圧出力端子
ＶＯＵＴ１…第１ＣＣＤイメージセンサ出力信号
ＶＯＵＴ２…第２ＣＣＤイメージセンサ出力信号
ＶＯＵＴ３…第３ＣＣＤイメージセンサ出力信号
ＶＯＵＴ４…第４ＣＣＤイメージセンサ出力信号
ＶＯＵＴ…ＣＣＤイメージセンサ出力電圧
ＳＷ−１…第１スイッチ制御信号
ＳＷ−２…第２スイッチ制御信号
ＳＷ−３…第３スイッチ制御信号
ＳＷ−４…第４スイッチ制御信号
ＣＴＬ１…第１制御信号
ＣＴＬ２…第２制御信号
ＣＴＬ３…第３制御信号
ＣＴＬ４…第４制御信号
２０…フォトダイオード列
２０Ａ…第１画素用フォトダイオード
２０Ｂ…第２画素用フォトダイオード
２０Ｃ…第３画素用フォトダイオード
２０Ｄ…第４画素用フォトダイオード
２１…第１トランスファゲート群
２１Ａ…第１画素用第１トランスファゲート
２１Ｂ…第２画素用第１トランスファゲート
２１Ｃ…第３画素用第１トランスファゲート
２１Ｄ…第４画素用第１トランスファゲート
２２…メモリ列
２２Ａ…第１画素用メモリ
２２Ｂ…第２画素用メモリ
２２Ｃ…第３画素用メモリ
２２Ｄ…第４画素用メモリ
２３…第２トランスファゲート群
２３Ａ…第１画素用第２トランスファゲート
２３Ｂ…第２画素用第２トランスファゲート
２３Ｃ…第３画素用第２トランスファゲート
２３Ｄ…第４画素用第２トランスファゲート
２４…ＣＣＤシフトレジスタ
２４Ａ…第１画素用ＣＣＤシフトレジスタ
２４Ｂ…第２画素用ＣＣＤシフトレジスタ
２４Ｃ…第３画素用ＣＣＤシフトレジスタ
２４Ｄ…第４画素用ＣＣＤシフトレジスタ
２５…ラストゲート
２６…リセットゲートトランジスタ
２７…ＣＦＪ（Capacitor Floating Junction）
２８…アンプ
２９…リセットパルス供給回路
Φ１…第１ＣＣＤ非反転クロック
Φ１Ｂ…第１ＣＣＤ反転クロック
Φ２…第２ＣＣＤ非反転クロック
Φ２Ｂ…第２ＣＣＤ反転クロック
Φ３…第３ＣＣＤ非反転クロック
Φ３Ｂ…第３ＣＣＤ反転クロック
Φ４…第４ＣＣＤ非反転クロック
Φ４Ｂ…第４ＣＣＤ反転クロック
ΦＴＧ１…第１トランスファゲートパルス
ΦＴＧ２−１…第１ＣＣＤ第２トランスファゲート動作パルス
ΦＴＧ２−２…第２ＣＣＤ第２トランスファゲート動作パルス
ΦＴＧ２−３…第３ＣＣＤ第２トランスファゲート動作パルス
ΦＴＧ２−４…第４ＣＣＤ第２トランスファゲート動作パルス
Φ１Ｌ…第１ラストゲートパルス
Φ２Ｌ…第２ラストゲートパルス
Φ３Ｌ…第３ラストゲートパルス
Φ４Ｌ…第４ラストゲートパルス
Φ１Ｒ…第１リセットパルス
Φ２Ｒ…第２リセットパルス
Φ３Ｒ…第３リセットパルス
Φ４Ｒ…第４リセットパルス
１０１…第１ＣＣＤイメージセンサ
１０２…第２ＣＣＤイメージセンサ
１０３…タイミングジェネレータ
１１１…スイッチ回路
１１２…最終出力電圧
１１６…第１ＣＣＤ制御信号
１１７…第２ＣＣＤ制御信号
ＶＯＵＴ１０１…第１ＣＣＤ出力電圧
ＶＯＵＴ１０２…第２ＣＣＤ出力電圧
ＳＷ１０１…第１スイッチタイミング制御信号
ＳＷ１０２…第２スイッチタイミング制御信号
ΦＴＧ１００…第１トランスファゲート信号
ΦＴＧ１０１…第１ＣＣＤ側第２トランスファゲート信号
Φ１０１…第１ＣＣＤ非反転クロック
Φ１０１Ｂ…第１ＣＣＤ反転クロック
Φ１０１Ｌ…第１ＣＣＤラストゲートパルス
Φ１０１Ｒ…第１ＣＣＤリセットゲートパルス
ΦＴＧ１０２…第２ＣＣＤ第２トランスファゲート信号
Φ１０２…第２ＣＣＤ非反転クロック
Φ１０２Ｂ…第２ＣＣＤ反転クロック
Φ１０２Ｌ…第２ＣＣＤラストゲートパルス
Φ１０２Ｒ…第２ＣＣＤリセットゲートパルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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