(57)【要約】【課題】基板に生じる空乏層の影響を受けにくい薄膜圧電共振器及び半導体装置を提供する。【解決手段】基板と、前記基板の上に設けられ、グランドに接続される導電膜と、前記導電膜の上に設けられ、下部中空部を有する絶縁膜と、前記絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、前記下部電極の上に設けられた圧電体膜と、前記圧電体膜の上に設けられた上部電極と、前記上部電極の上に設けられ、上部中空部を有する支持膜と、前記支持膜の上に設けられ、前記上部中空部を封止する封止体と、を備えたことを特徴とする薄膜圧電共振器が提供される【選択図】図１
2008160322.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に設けられ、グランドに接続される導電膜と、
前記導電膜の上に設けられ、下部中空部を有する絶縁膜と、
前記絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、
前記下部電極の上に設けられた圧電体膜と、
前記圧電体膜の上に設けられた上部電極と、
前記上部電極の上に設けられ、上部中空部を有する支持膜と、
前記支持膜の上に設けられ、前記上部中空部を封止する封止体と、
を備えたことを特徴とする薄膜圧電共振器。
【請求項２】
前記導電膜は、前記下部中空部の底面にも設けられたことを特徴とする請求項１記載の薄膜圧電共振器。
【請求項３】
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体基板の上に設けられ、前記半導体素子と接続された配線層と、
前記配線層を覆う層間絶縁膜と、
前記層間絶縁膜上に設けられ、グランドに接続される導電膜と、
前記導電膜の上に設けられ、下部中空部を有する絶縁膜と、
前記絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、
前記下部電極の上に設けられた圧電体膜と、
前記圧電体膜の上に設けられた上部電極と、
前記上部電極の上に設けら、上部中空部を有する支持膜と、
前記支持膜の上に設けられ、前記上部中空部を封止する封止体と、
を備えたことを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体基板の上に設けられ、前記半導体素子と接続された配線層と、
前記配線層を覆う層間絶縁膜と、
前記層間絶縁膜上に設けられ、グランドに接続される第１の導電膜と、
前記第１の導電膜の上に設けられ、下部中空部を有する第１の絶縁膜と、
前記第１の絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、
前記下部電極の上に設けられた圧電体膜と、
前記圧電体膜の上に設けられた上部電極と、
前記上部電極の上に設けられ、上部中空部を有する支持膜と、
前記支持膜の上に設けられ、前記上部中空部を封止する第２の絶縁膜と、
前記第２の絶縁膜上に設けられ、グランドに接続される第２の導電膜と、
を備えたことを特徴とする半導体装置。
【請求項５】
前記第２の導電膜の上にも、層間絶縁膜を介して配線層が設けられたことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜圧電共振器及び半導体装置に関する。
【背景技術】
【０００２】
例えば、携帯電話などの移動体通信機器における高周波フィルタとしては、近年、より高周波化への対応が求められ、そこで、圧電体膜を上部電極と下部電極とで挟み込んだ共振器構造を有し、圧電体膜の厚み方向の縦振動を利用する薄膜圧電共振器が提案されている（例えば、特許文献１参照）。
【０００３】
薄膜圧電共振器において、共振器部分を支持する基板は、例えば安価なシリコン基板が使われることが多く、その場合、一般に半導体製造工程にて広く用いられている薄膜形成技術で圧電共振器を製造できる。しかし、近年になって、基板内に励起される空乏層の影響によって、薄膜圧電共振器を通過する信号の歪みが問題になってきている。高抵抗基板を用いれば、基板内における空乏層の形成を抑えることは可能であるが、コストや製造容易性を考慮してシリコン基板を使う限りは、空乏層の形成を完全に防ぐことは困難である。
【０００４】
現状、薄膜圧電共振器の後段に、ＩＣ（Integrated Circuit）部品を設けて、薄膜圧電共振器の信号劣化を補正することが行われているが、これは、部品点数の増加をまねき、またＩＣ設計が負担となっている。
【特許文献１】特開２００２−３１４３６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、基板に生じる空乏層の影響を受けにくい薄膜圧電共振器及び半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板と、前記基板の上に設けられ、グランドに接続される導電膜と、前記導電膜の上に設けられ、下部中空部を有する絶縁膜と、前記絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、前記下部電極の上に設けられた圧電体膜と、前記圧電体膜の上に設けられた上部電極と、前記上部電極の上に設けられ、上部中空部を有する支持膜と、前記支持膜の上に設けられ、前記上部中空部を封止する封止体と、を備えたことを特徴とする薄膜圧電共振器が提供される。
【０００７】
また、本発明の他の一態様によれば、半導体基板と、前記半導体基板に形成された半導体素子と、前記半導体基板の上に設けられ、前記半導体素子と接続された配線層と、前記配線層を覆う層間絶縁膜と、前記層間絶縁膜上に設けられ、グランドに接続される導電膜と、前記導電膜の上に設けられ、下部中空部を有する絶縁膜と、前記絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、前記下部電極の上に設けられた圧電体膜と、前記圧電体膜の上に設けられた上部電極と、前記上部電極の上に設けら、上部中空部を有する支持膜と、前記支持膜の上に設けられ、前記上部中空部を封止する封止体と、を備えたことを特徴とする半導体装置が提供される。
【０００８】
また、本発明のさらに他の一態様によれば、半導体基板と、前記半導体基板に形成された半導体素子と、前記半導体基板の上に設けられ、前記半導体素子と接続された配線層と、前記配線層を覆う層間絶縁膜と、前記層間絶縁膜上に設けられ、グランドに接続される第１の導電膜と、前記第１の導電膜の上に設けられ、下部中空部を有する第１の絶縁膜と、前記第１の絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、前記下部電極の上に設けられた圧電体膜と、前記圧電体膜の上に設けられた上部電極と、前記上部電極の上に設けられ、上部中空部を有する支持膜と、前記支持膜の上に設けられ、前記上部中空部を封止する第２の絶縁膜と、前記第２の絶縁膜上に設けられ、グランドに接続される第２の導電膜と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、基板に生じる空乏層の影響を受けにくい薄膜圧電共振器及び半導体装置が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照し、本発明の実施形態について説明する。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図である。  
図２は、同半導体装置における薄膜圧電共振器の平面レイアウトを表す模式図である。
【００１２】
本実施形態に係る半導体装置は、半導体素子２が形成された半導体基板１上に薄膜圧電共振器が設けられた構造を有する。すなわち、半導体素子２と薄膜圧電共振器とが、同じ半導体基板１上にモノリシック化されている。
【００１３】
半導体素子２は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であり、半導体基板１の表層部に選択的に形成されたソース／ドレイン領域３、ソース／ドレイン領域３間の半導体基板１主面上にゲート絶縁膜５を介して設けられたゲート電極４などを有する。
【００１４】
薄膜圧電共振器は、下部電極２１と上部電極２３との間に圧電体膜２２が挟まれてなる共振部を有する。下部電極２１、上部電極２３に高周波信号が印加されると、圧電体膜２２が励振され、圧電体膜２２は下部電極２１及び上部電極２３と共に厚み方向に共振振動し、特定周波数の信号が取り出される。
【００１５】
共振部の上下には、上部中空部３１と下部中空部３０とが設けられ、これにより、共振部の厚み方向の機械的振動が許容される。また、共振部は、上下を空気層で挟まれることで、振動エネルギーが閉じこめられ、高い品質係数Ｑ値を実現することができる。
【００１６】
半導体基板１の主面上には、半導体素子２を覆う層間絶縁膜１１が設けられ、その層間絶縁膜１１上には配線層１２が設けられている。配線層１２は、層間絶縁膜１１を貫通する図示しないビアを介して半導体素子２と電気的に接続されている。
【００１７】
層間絶縁膜１１上には、配線層１２を覆うように層間絶縁膜１３が設けられている。なお、図１では、１層の配線層１２しか図示していないが、層間絶縁膜１３の上にさらに他の配線層とその配線層を覆う層間絶縁膜とを複数積層させてもよい。
【００１８】
層間絶縁膜１３上には、導電膜１４が設けられている。導電膜１４は、グランドに接続されグランド電位とされる。例えば、導電膜１４は、層間絶縁膜１３表面上の大部分に広がるベタパターン状に設けられている。
【００１９】
導電膜１４上には、絶縁性の壁部１７及び絶縁膜１５が設けられている。壁部１７は、下部中空部３０の周囲を囲むように設けられ、絶縁膜１５は壁部１７の外側に設けられている。壁部１７及び絶縁膜１５の上には、絶縁膜１８が設けられている。下部中空部３０の上は、絶縁膜１８によって覆われている。
【００２０】
絶縁膜１８の上には、下部電極２１が設けられている。下部電極２１は、図２に表すように、略四角形状の平面形状を有し、その大部分は下部中空部３０の上に位置している。下部電極２１の一側端部は、下部中空部３０の外側の絶縁膜１８上にまで延在し、絶縁膜１８を介して絶縁膜１５上に支持されている。
【００２１】
下部電極２１の上には、圧電体膜２２が設けられている。圧電体膜２２の上面には、上部電極２３が設けられている。上部電極２３は、圧電体膜２２を挟んで、下部中空部３０上に位置する下部電極２１に対向している。
【００２２】
上部電極２３は、図２に表すように、略四角形状の平面形状を有し、その一対の対辺部には引き出し部３６が設けられ、各引き出し部３６はそれぞれ上部電極用の引き出し電極３７に接続されている。
【００２３】
下部電極２１上の圧電体膜２２の一部は厚み方向に除去されてビア２４ａが設けられ、そのビア２４ａに導電材２６が埋め込まれて、導電材２６と下部電極２１とが電気的に接続されている。
【００２４】
ビア２４ａに埋め込まれた導電材２６は、圧電体膜２２の上面に設けられた下部電極用の引き出し電極２７に接続されている。引き出し電極２７は、図２に表すように、共振部から外れた領域に形成されている。同様に、上部電極引き出し用の引き出し電極３７も、共振部から外れた領域に形成されている。
【００２５】
圧電体膜２２および絶縁膜１８において、下部電極２１が設けられていない部分には、選択的に貫通孔２４ｂが形成されている。この貫通孔２４ｂは、下部中空部３０に通じ、後述するように、貫通孔２４ｂを通じて犠牲層がエッチング除去されて下部中空部３０が得られる。
【００２６】
上部電極２３、圧電体膜２２および引き出し電極２７は、絶縁性の保護膜２５によって覆われている。また、保護膜２５は、貫通孔２４ｂ内壁面にも形成され、犠牲層除去時のエッチングストッパーとして機能する。
【００２７】
保護膜２５上には、壁部３３ａ及び封止体３５を支持するための支持膜３２が設けられている。壁部３３ａは、上部電極２３の上方に設けられた上部中空部３１の周囲を囲むように設けられ、支持膜３２は壁部３３ａの外側に設けられている。壁部３３ａ及び支持膜３２の上には、封止体３５が設けられている。上部中空部３１の上は、封止体３５によって覆われている。
【００２８】
本実施形態によれば、グランドに接続されグランド電位とされる導電膜１４を、半導体基板１と薄膜圧電共振器との間の層間絶縁膜１３上に設けたので、薄膜圧電共振器と半導体素子２とを、同じ半導体基板１上にモノリシック化しても、半導体基板１内に励起される空乏層、半導体素子２、配線層１２の影響による薄膜圧電共振器の信号歪みを抑制できる。
【００２９】
薄膜圧電共振器と半導体素子２とをモノリシック化すること、また薄膜圧電共振器の後段に信号劣化を補正するＩＣ部品等を設けなくて済むことにより、例えば携帯電話機などの小型電子機器の実装部品として、本実施形態に係る半導体装置は好適となる。
【００３０】
薄膜圧電共振器に必要とされる所望の寸法の下部中空部３０を確保する観点から、絶縁膜１５の厚みは２（μｍ）以上が必要であるため、グランドに接続される導電膜１４と、高周波信号が印加される下部電極２１やその引き出し電極２７との間の容量は実質無視できる程度に抑えることができる。
【００３１】
導電膜１４と配線層１２との間には層間絶縁膜１３が介在され、さらに導電膜１４の上は絶縁膜１５で覆われるため、他の配線や電極との短絡を心配することなく導電膜１４を自由度高くパターニングでき、また、半導体素子２の配線層１２のパターンレイアウトを制限することもない。
【００３２】
導電膜１４の面積は広い方が、薄膜圧電共振器に対する、半導体基板１、半導体素子２、配線層１２からの影響の遮断効果は高い。この点からは、導電膜１４を層間絶縁膜１３表面全面にベタパターン状に形成するが望ましいが、導電膜１４に用いる材料によっては、犠牲層１９のエッチング時に一緒にエッチングされ、下部中空部３０の底面に導電膜１４が残らない場合もある。
【００３３】
その場合でも、例えば図１０において網掛け（もしくは細かいドットパターン）で表すように、高周波信号が入出力される引き出し電極（または配線）２７、３７に対向する部分に、グランドに接続される導電膜１４を設けることで、薄膜圧電共振器における信号歪みの抑制効果は得られる。
【００３４】
次に、図３〜図８は、第１の実施形態に係る半導体装置の製造工程の要部を例示する模式図である。
【００３５】
図３（ａ）に表すように、例えばシリコンからなる半導体基板１に、前述した半導体素子２を形成した後、半導体素子２を覆うように半導体基板１上に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば酸化シリコンからなる。次に、層間絶縁膜１１に、図示しないビアを形成し、そのビアに導電材を埋め込んだ後、その導電材に接続する配線層１２を層間絶縁膜１１上に形成する。配線層１２は、前記ビアに埋め込まれた導電材を介して、半導体素子２と電気的に接続される。
【００３６】
次に、配線層１２を覆うように、層間絶縁膜１１上に層間絶縁膜１３を形成する。層間絶縁膜１３は、例えば酸化シリコンからなる。
【００３７】
次に、層間絶縁膜１３の上に、グランドに接続される導電膜１４を形成した後、その導電膜１４の上に絶縁膜１５を形成し、絶縁膜１５の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などで平坦化する。
【００３８】
導電膜１４は、例えば層間絶縁膜１３表面の全面に形成される。絶縁膜１５の一部は、後述するように下部中空部３０を形成するための犠牲層として機能し、その犠牲層に対してエッチング選択比が高い材料から導電膜１４を形成することが望ましい。この観点から、絶縁膜１５として例えばシリコン酸化膜を用いた場合には、導電膜１４として例えばモリブデン、タンタルなどを用いることができる。
【００３９】
次に、平坦化された絶縁膜１５上に図示しないレジストマスクを形成した後、例えばＲＩＥ（Reactive Ion Etching）法により、絶縁膜１５を選択的にエッチングする。これにより、図３（ｂ）に表すように、絶縁膜１５にトレンチ１６が形成される。トレンチ１６の底部は、導電膜１４まで達する。トレンチ１６は、絶縁膜１５において後述する犠牲層となるべき部分を枠状に囲む。
【００４０】
次に、トレンチ１６の内部を埋め込むように絶縁膜を絶縁膜１５上に堆積した後、絶縁膜１５上の絶縁膜を例えばＣＭＰ法にて除去して平坦化する。これにより、図４（ａ）に表すように、トレンチ１６内に埋め込まれた絶縁性の壁部１７が設けられる。その後、壁部１７及び絶縁膜１５上に絶縁膜１８を形成する。これにより、導電膜１４、壁部１７および絶縁膜１８によって囲まれた犠牲層１９が得られる。
【００４１】
壁部１７および絶縁膜１８の材料としては、犠牲層１９に対してエッチング選択比が高い材料が望ましい。この観点から、犠牲層１９として例えばシリコン酸化膜を用いた場合には、壁部１７および絶縁膜１８の材料として、例えば炭化シリコン、アルミナなどを用いることができる。
【００４２】
次に、例えば直流マグネトロンスパッタ法などによって、膜厚１５０〜６００（ｎｍ）、好ましくは２５０〜３５０（ｎｍ）の金属膜を絶縁膜１８上に形成した後、フォトリソグラフィ及びＲＩＥ法によるパターニングを行い、図４（ｂ）に表す下部電極２１を形成する。下部電極２１の材料としては、例えば、モリブデン、タングステン、チタン、アルミニウム、ルテニウム、ロジウム、パラジウム、イリジウム、白金などを用いることができる。下部電極２１の大部分は、絶縁膜１８を介して犠牲層１９の上に設けられ、下部電極２１の一側端部は、壁部１７の外側の領域における絶縁膜１８上にまで延在している。
【００４３】
次に、例えば高周波マグネトロンスパッタリング法などにより、厚さ０．５〜３（μｍ）のウルツ鉱型構造の圧電体膜２２を、下部電極２１を覆うように絶縁膜１８上に形成する。圧電体膜２２の材料としては、例えば窒化アルミニウム、酸化亜鉛、ジルコン酸チタン酸塩、チタン酸バリウムなどを用いることができる。圧電体膜２２の厚さは、圧電体膜２２を構成する材料や、設定される共振周波数により異なり、圧電体膜２２が例えば窒化アルミニウムからなり、共振周波数を２．０（ＧＨｚ）程度に設定するのであれば、圧電体膜２２の厚さとしては２（μｍ）程度にすればよい。
【００４４】
次に、膜厚１５０〜６００（ｎｍ）、好ましくは２５０〜３５０（ｎｍ）の金属膜を圧電体膜２２上に形成した後、フォトリソグラフィ及びＲＩＥ法によるパターニングを行い、上部電極２３を形成する。上部電極２３の材料としては、例えば、モリブデン、タングステン、チタン、アルミニウム、ルテニウム、ロジウム、パラジウム、イリジウム、白金などを用いることができる。例えば、窒化アルミニウムからなる圧電体膜２２上に、アルミニウムからなる金属膜を形成する場合には、非酸化性の酸（例えば塩酸）によるウェットエッチングにより、金属膜のみを選択的にパターニングして上部電極２３を形成できる。
【００４５】
次に、圧電体膜２２が例えば窒化アルミニウムからなる場合には、例えば塩化物系ガスを用いたＲＩＥ法により、圧電体膜２２を選択的にエッチングして、図５に表すように、圧電体膜２２に、下部電極２１へと通じるビア２４ａ及び犠牲層１９上の絶縁膜１８に通じるビア２４ｂを形成する。
【００４６】
次に、図６に表すように、ビア２４ａ内に、下部電極２１に接続する導電材２６を埋め込むと共に、その導電材２６に接続する引き出し電極２７を、共振部より外側の領域における圧電体膜２２表面上に形成する。
【００４７】
次に、引き出し電極２７と上部電極２３とを覆い、且つビア２４ｂ内を埋め込むように圧電体膜２２上に保護膜２５を形成する。ビア２４ｂ内を充填する保護膜２５の一部は除去され、保護膜２５はビア２４ｂの内壁面（底面も含む）に残される。保護膜２５としては、例えば炭化シリコン膜を用いることができ、この場合、例えば酸素プラズマを用いて、ビア２４ｂの内壁面に保護膜２５を残すように、保護膜２５に開口部をあけることが可能である。
【００４８】
次に、図７に表すように、保護膜２５上にレジスト膜２８を塗布形成した後、フォトリソグラフィ法によって、ビア２４ｂ上のレジスト膜２８を選択的に除去し、レジスト膜２８にビア２９をあける。さらに、ビア２４ｂ底部の保護膜２５及び絶縁膜１８を開口させて、ビア２４ｂの底部に犠牲層１９を露出させる。その状態で、ウェットエッチングまたはドライエッチングによって、ビア２４ｂ、２９を通じて犠牲層１９を除去する。犠牲層１９を除去するためのビア２４ｂ、２９は、複数箇所（図２では例えば４箇所）に設けられる。
【００４９】
犠牲層１９が、例えば酸化シリコンからなる場合、例えばＨＦ系のウェットエッチング液やＨＦ蒸気を用いたエッチングによって、犠牲層１９は除去可能である。このとき、ビア２４ｂの内壁面には、犠牲層１９のエッチングに対してエッチング選択比の高い材料からなる保護膜２５が形成されているため、圧電体膜２２は、犠牲層１９のエッチング液またはエッチングガスにさらされず、圧電体膜２２の不所望の除去を防げる。これにより、圧電体膜２２の質量変動による共振周波数の変動を防げる。
【００５０】
犠牲層１９が除去されることで、図８に表すように、下部電極２１の下方に下部中空部３０が得られる。下部中空部３０は、その周囲を壁部１７によって囲まれ、上を絶縁膜１８によって覆われている。
【００５１】
犠牲層１９のエッチング除去時に、壁部１７は、下部電極２１を支持する役割を担う絶縁膜１５のエッチングを阻止するエッチングストッパーとして機能する。絶縁膜１８は、下部電極２１のエッチングを阻止するエッチングストッパーとして機能する。なお、犠牲層１９の除去に使うエッチング液やエッチングガスによってエッチングされない材料から下部電極２１を構成すれば、絶縁膜１８は設けなくてもよく、すなわち、下部電極２１が下部中空部３０に臨んでいてもよい。また、壁部１７及び絶縁膜１８は、互いに同じ材料である必要はなく、例えば一方を炭化シリコン、他方をアルミナから構成してもよい。
【００５２】
犠牲層１９の除去に用いたエッチングマスクとしてのレジスト膜２８は剥離液で除去される。その後、保護膜２５の上に図１に表す封止体３５の支持膜３２を形成し、その支持膜３２の表面を例えばＣＭＰ法、エッチバック法などで平坦化する。
【００５３】
次に、平坦化された支持膜３２表面上に図示しないレジストマスクを形成した後、例えばＲＩＥ法により支持膜３２を選択的にエッチングし、支持膜３２にトレンチ３３が形成される。トレンチ３３の底部は、保護膜２５まで達する。トレンチ３３は、支持膜３２における上部電極２３の上方部分を枠状に囲む。
【００５４】
次に、トレンチ３３の内部を埋め込むように、図示しないエッチングストッパー膜を、支持膜３２上に堆積した後、支持膜３２上のエッチングストッパー膜を例えばＣＭＰ法にて除去して平坦化する。これにより、トレンチ３３内に埋め込まれた壁部３３ａが設けられる。次に、支持膜３２における壁部３３によって囲まれた部分をエッチングにより除去し、これにより、上部電極２３の上方に上部中空部３１が形成される。支持膜３２及び壁部３３の上に封止体３５が設けられることで、上部中空部３１の上が覆われる。
【００５５】
図９は、本実施形態に係る半導体装置の製造工程の他の具体例を表す模式図である。
【００５６】
前述した図３（ａ）に表す工程の後、平坦化された絶縁膜１５上に図示しないレジストマスクを形成した後、例えばＲＩＥ法により、絶縁膜１５を選択的にエッチングする。これにより、図９（ａ）に表すように、絶縁膜１５に凹部５１が形成される。凹部５１は、後工程で形成される下部電極２１の下に対応する位置に形成される。なお、図示の状態では、凹部５１の底面に導電膜１４が露出しているが、凹部５１を、導電膜１４に達しないように形成してもよい。
【００５７】
次に、凹部５１の内部を埋め込むように、例えば多結晶シリコンを絶縁膜１５上に堆積した後、絶縁膜１５上の多結晶シリコンを例えばＣＭＰ法にて除去して平坦化する。これにより、図９（ｂ）に表すように、例えば酸化シリコンからなる絶縁膜１５内に、多結晶シリコンからなる犠牲層５２が埋め込まれた構造が得られる。以降、絶縁膜１５及び犠牲層５２の上面に絶縁膜１８が形成され、前述した具体例と同様の工程が行われていく。犠牲層５２は、これを囲む絶縁膜１５、１８に対して選択的に除去できるものであればよく、導電性を有していてもよい。
【００５８】
犠牲層５２は、前述した図７に表す工程と同様に、ビア２４ｂ、２９を通じたエッチングにより除去される。例えば、酸化シリコンからなる絶縁膜１５中に多結晶シリコンからなる犠牲層５２を埋め込んだ場合には、ＸｅＦ２ガス等を用いたドライエッチングにより、多結晶シリコンからなる犠牲層５２のみを選択的に除去でき、下部中空部を形成することができる。
【００５９】
［第２の実施形態］
図１１は、本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【００６０】
本実施形態に係る半導体装置も、前述した第１の実施形態に係る半導体装置と同様、半導体素子２が形成された半導体基板１上に薄膜圧電共振器が設けられた構造を有する。すなわち、半導体素子２と薄膜圧電共振器とが、同じ半導体基板１上にモノリシック化されている。
【００６１】
半導体基板１の主面上には、半導体素子２を覆う層間絶縁膜１１が設けられ、その層間絶縁膜１１上には配線層１２が設けられている。配線層１２は、層間絶縁膜１１を貫通する図示しないビアを介して半導体素子２と電気的に接続されている。
【００６２】
層間絶縁膜１１上には、配線層１２を覆うように層間絶縁膜１３が設けられている。なお、図１１では、１層の配線層１２しか図示していないが、層間絶縁膜１３の上にさらに他の配線層とその配線層を覆う層間絶縁膜とを複数積層させてもよい。
【００６３】
層間絶縁膜１３上には、導電膜１４が設けられている。導電膜１４は、グランドに接続されグランド電位とされる。例えば、導電膜１４は、層間絶縁膜１３表面上の大部分に広がるベタパターン状に設けられている。
【００６４】
導電膜１４上には、絶縁性の壁部１７及び絶縁膜１５が設けられている。壁部１７は、下部中空部３０の周囲を囲むように設けられ、絶縁膜１５は壁部１７の外側に設けられている。壁部１７及び絶縁膜１５の上には、絶縁膜１８が設けられている。下部中空部３０の上は、絶縁膜１８によって覆われている。
【００６５】
絶縁膜１８の上には、下部電極２１が設けられている。下部電極２１は、略四角形状の平面形状を有し、その大部分は下部中空部３０の上に位置している。下部電極２１の一側端部は、下部中空部３０の外側の絶縁膜１８上にまで延在し、絶縁膜１８を介して絶縁膜１５上に支持されている。
【００６６】
下部電極２１の上には、圧電体膜２２が設けられている。圧電体膜２２の上面には、上部電極２３が設けられている。上部電極２３は、圧電体膜２２を挟んで、下部中空部３０上に位置する下部電極２１に対向している。
【００６７】
下部電極２１上の圧電体膜２２の一部は厚み方向に除去されてビア２４ａが設けられ、そのビア２４ａに導電材２６が埋め込まれて、導電材２６と下部電極２１とが電気的に接続されている。ビア２４ａに埋め込まれた導電材２６は、圧電体膜２２の上面に設けられた下部電極用の引き出し電極２７に接続されている。
【００６８】
圧電体膜２２および絶縁膜１８において、下部電極２１が設けられていない部分には、選択的に貫通孔２４ｂが形成されている。この貫通孔２４ｂは、下部中空部３０に通じ、後述するように、貫通孔２４ｂを通じて犠牲層がエッチング除去されて下部中空部３０が得られる。
【００６９】
上部電極２３、圧電体膜２２および引き出し電極２７は、絶縁性の保護膜２５によって覆われている。また、保護膜２５は、貫通孔２４ｂ内壁面にも形成され、犠牲層除去時のエッチングストッパーとして機能する。
【００７０】
保護膜２５上には、壁部６１及び絶縁膜３２が設けられている。壁部６１は、上部電極２３の上方に設けられた上部中空部３１の周囲を囲むように設けられ、絶縁膜３２は壁部６１の外側に設けられている。壁部６１及び絶縁膜３２の上には、絶縁膜６２が設けられ、絶縁膜６２は上部中空部３１の上を覆っている。
【００７１】
絶縁膜６２上には、導電膜６４が設けられている。導電膜６４は、グランドに接続されグランド電位とされる。
【００７２】
絶縁膜６２上には、導電膜６４を覆うように層間絶縁膜６５が設けられている。層間絶縁膜６５上には配線層６６が設けられている。配線層６６は、図示しないビアを介して薄膜共振器や半導体素子２の配線と接続される。層間絶縁膜６５上には、配線層６６を覆うように層間絶縁膜６７が設けられている。なお、図１１では、１層の配線層６６しか図示していないが、層間絶縁膜６７の上にさらに他の配線層とその配線層を覆う層間絶縁膜とを複数積層させてもよい。
【００７３】
絶縁膜６２および層間絶縁膜６５、６７において、導電膜６４が設けられていない部分には、上部中空部３１に通じる貫通孔６８が形成されている。下部中空部３０は貫通孔２４ｂを介して上部中空部３１に通じ、したがって、後述するように、貫通孔２４ｂ、６８を介して、下部中空部３０及び上部中空部３１内の犠牲層をエッチング除去することができる。
【００７４】
層間絶縁膜６７上には保護膜７１が形成されている。また、保護膜７１は、貫通孔６８内壁面にも形成され、犠牲層除去時のエッチングストッパーとして機能する。貫通孔６８の開口部は、保護膜７１上に設けられた封止体７５によって塞がれている。
【００７５】
本実施形態によれば、グランドに接続されグランド電位とされる導電膜１４を、半導体基板１と薄膜圧電共振器との間の層間絶縁膜１３上に設けたので、薄膜圧電共振器と半導体素子２とを、同じ半導体基板１上にモノリシック化しても、半導体基板１内に励起される空乏層、半導体素子２、配線層１２の影響による薄膜圧電共振器の信号歪みを抑制できる。さらに、薄膜圧電共振器と、その上方の配線層６６との間にも、グランドに接続される導電膜６４を設けたので、配線層６６の影響による薄膜圧電共振器の信号歪みを抑制できる。
【００７６】
本実施形態によれば、多層配線構造を採用しつつ薄膜圧電共振器と半導体素子２とをモノリシック化しても、薄膜圧電共振器の後段に信号歪みを補正するＩＣ部品等を設けずに、薄膜圧電共振器における信号歪みを抑制することができる。
【００７７】
薄膜圧電共振器に必要とされる所望の寸法の下部中空部３０及び上部中空部３１を確保する観点から、絶縁膜１５、３２の厚みは２（μｍ）以上が必要であるため、グランドに接続される導電膜１４、６４と、高周波信号が印加される下部電極２１やその引き出し電極２７、上部電極２３との間の容量は実質無視できる程度に抑えることができる。
【００７８】
次に、図１２〜図１８は、第２の実施形態に係る半導体装置の製造工程の要部を例示する模式図である。
【００７９】
前述した第１の実施形態における図６に表す工程の後、保護膜２５の上に、絶縁膜３２を堆積し、平坦化する。絶縁膜３２の膜厚は、少なくとも５００（ｎｍ）以上あればよく、例えば２（μｍ）とする。
【００８０】
次に、絶縁膜６２上に図示しないレジストマスクを形成した後、例えばＲＩＥ法により、絶縁膜３２を選択的にエッチングし、絶縁膜３２に、保護膜２５まで達するトレンチを形成する。そのトレンチは、上部犠牲層となるべき部分を枠状に囲む。
【００８１】
次に、上記トレンチの内部を埋め込むように絶縁膜を絶縁膜３２上に堆積した後、絶縁膜３２上の絶縁膜を例えばＣＭＰ法にて除去して平坦化する。これにより、図１３に表すように、トレンチ内に埋め込まれた絶縁性の壁部６１が設けられる。その後、壁部６１及び絶縁膜３２上に絶縁膜６２を形成する。これにより、保護膜２５、壁部６１および絶縁膜６２によって囲まれた上部犠牲層３２が得られる。
【００８２】
壁部６１および絶縁膜６２の材料としては、犠牲層３２に対してエッチング選択比が高い材料が望ましい。この観点から、犠牲層３２として例えばシリコン酸化膜を用いた場合には、壁部６１および絶縁膜６２の材料として、例えば炭化シリコン、アルミナなどを用いることができる。
【００８３】
次に、図１４に表すように、絶縁膜６２の上に、グランドに接続される導電膜６４を形成する。導電膜６４は、薄膜圧電共振器における上下の電極２１、２３およびこれらの引き出し電極の上に位置する部分に設けられる。
【００８４】
次に、図１５に表すように、導電膜６４を覆うように絶縁膜６２上に層間絶縁膜６５を形成する。層間絶縁膜６５は、例えば酸化シリコンからなる。次に、層間絶縁膜６５上に、配線層６６を形成する。次に、配線層６６を覆うように、層間絶縁膜６５上に層間絶縁膜６７を形成する。層間絶縁膜６７は、例えば酸化シリコンからなる。
【００８５】
次に、導電膜６４が設けられていない部分における層間絶縁膜６７、６５および絶縁膜６２を選択的にエッチングして、図１６に表すように、犠牲層３２へと通じるビア６８を形成する。
【００８６】
次に、図１７に表すように、ビア６８内壁面及び層間絶縁膜６７表面上に、犠牲層除去時のエッチングストッパーとして機能する保護膜７１を形成する。次に、図１８に表すように、保護膜７１上にレジストマスク７３を形成した後、それをマスクとして、前記貫通孔６８から下部犠牲層１９に通じる貫通孔７２を形成する。
【００８７】
犠牲層１９、３２が例えば酸化シリコンからなる場合、例えばＨＦ系のウェットエッチング液やＨＦ蒸気を用いたエッチングによって、犠牲層１９、３２を、貫通孔７２を通じてエッチング除去できる。
【００８８】
犠牲層１９、３２が除去されることで、図１１に表すように、下部電極２１の下方に下部中空部３０が、上部電極２３の上方に上部中空部３１が得られる。これにより、圧電体膜２２を上部電極２３及び下部電極２１で挟んでなる共振部の上下方向の共振振動が許容される。
【００８９】
本発明は、半導体素子を有しない薄膜圧電共振器単体にも適用可能である。
【００９０】
［第３の実施形態］
図１９は、本発明の第３の実施形態に係る薄膜圧電共振器の要部断面構造を例示する模式図である。
【００９１】
本実施形態に係る薄膜圧電共振器は、下部電極２１と上部電極２３との間に圧電体膜２２が挟まれてなる共振部を有する。この共振部は、例えば高抵抗シリコンからなる基板８１上に支持されている。
【００９２】
基板８１上には、導電膜８２が設けられている。導電膜８２は、グランドに接続されグランド電位とされる。例えば、導電膜８２は、基板８１表面上の大部分に広がるベタパターン状に設けられている。
【００９３】
導電膜８１上には、絶縁性の壁部１７及び絶縁膜１５が設けられている。壁部１７は、下部中空部３０の周囲を囲むように設けられ、絶縁膜１５は壁部１７の外側に設けられている。壁部１７及び絶縁膜１５の上には、絶縁膜１８が設けられている。下部中空部３０の上は、絶縁膜１８によって覆われている。
【００９４】
絶縁膜１８の上には、下部電極２１が設けられている。下部電極２１は、略四角形状の平面形状を有し、その大部分は下部中空部３０の上に位置している。下部電極２１の一側端部は、下部中空部３０の外側の絶縁膜１８上にまで延在し、絶縁膜１８を介して絶縁膜１５上に支持されている。
【００９５】
下部電極２１の上には、圧電体膜２２が設けられている。圧電体膜２２の上面には、上部電極２３が設けられている。上部電極２３は、圧電体膜２２を挟んで、下部中空部３０上に位置する下部電極２１に対向している。
【００９６】
下部電極２１上の圧電体膜２２の一部は厚み方向に除去されてビア２４ａが設けられ、そのビア２４ａに導電材２６が埋め込まれて、導電材２６と下部電極２１とが電気的に接続されている。ビア２４ａに埋め込まれた導電材２６は、圧電体膜２２の上面に設けられた下部電極用の引き出し電極２７に接続されている。
【００９７】
圧電体膜２２および絶縁膜１８において、下部電極２１が設けられていない部分には、選択的に貫通孔２４ｂが形成されている。この貫通孔２４ｂは、下部中空部３０に通じている。下部中空部３０となるべき部分に設けられた犠牲層が貫通孔２４ｂを通じてエッチング除去されることで下部中空部３０が得られる。
【００９８】
上部電極２３、圧電体膜２２および引き出し電極２７は、絶縁性の保護膜２５によって覆われている。また、保護膜２５は、貫通孔２４ｂ内壁面にも形成され、犠牲層除去時のエッチングストッパーとして機能する。
【００９９】
保護膜２５上には、壁部３３ａ及び封止体３５を支持するための支持膜３２が設けられている。壁部３３ａは、上部電極２３の上方に設けられた上部中空部３１の周囲を囲むように設けられ、支持膜３２は壁部３３ａの外側に設けられている。壁部３３ａ及び支持膜３２の上には、封止体３５が設けられている。上部中空部３１の上は、封止体３５によって覆われている。
【０１００】
本実施形態によれば、グランドに接続されグランド電位とされる導電膜８２を、基板８１と薄膜圧電共振器との間に設けたので、基板８１内に励起される空乏層の影響による薄膜圧電共振器の信号歪みを抑制できる。
【０１０１】
薄膜圧電共振器に必要とされる所望の寸法の下部中空部３０を確保する観点から、絶縁膜１５の厚みは２（μｍ）以上が必要であるため、グランドに接続される導電膜８２と、高周波信号が印加される下部電極２１やその引き出し電極２７との間の容量は実質無視できる程度に抑えることができる。
【０１０２】
［第４の実施形態］
次に、本発明の第４の実施形態として、上記各実施形態で説明した薄膜圧電共振器を用いたフィルタについて説明する。
【０１０３】
図２０は、本実施形態に係るフィルタにおける上部電極２３と下部電極２１との平面レイアウトを表す模式平面図である。なお、図２０においてクロスハッチングで示す部分は、下部電極２１、圧電体膜２２および上部電極２３が重なって積層された共振器構造部を表す。  
図２１は、図２０におけるＡ−Ａ線断面図である。  
図２２は、同フィルタの回路図である。
【０１０４】
前述した各実施形態で説明した薄膜圧電共振器を、図２０〜２２において符号Ｓ１〜Ｓ４、Ｐ１〜Ｐ３で表している。
【０１０５】
本実施形態に係るフィルタは、図２２に表すように、直列腕に例えば４つの薄膜圧電共振器Ｓ１〜Ｓ４が、並列腕に例えば３つの薄膜圧電共振器Ｐ１〜Ｐ３が接続されたラダー型フィルタである。
【０１０６】
各薄膜圧電共振器Ｓ１〜Ｓ４、Ｐ１〜Ｐ３は、共通の支持体（絶縁層もしくは半導体基板）上に支持されている。下部電極２１、圧電体膜２２および上部電極２３が重なって積層された共振器構造部の下方には、絶縁層１５中に形成された下部中空部３０が位置している。圧電体膜２２は各共振器Ｓ１〜Ｓ４、Ｐ１〜Ｐ３に共通に設けられている。下部電極２１と上部電極２３とを、それぞれ、隣接する共振器間で共通に用いているものがある。例えば、直列腕共振器Ｓ１とＳ２とは、下部電極２１を共通にしている。
【０１０７】
本実施形態においても、前述した実施形態と同様、支持体上に、グランドに接続される導電膜を設けているため、基板内に励起される空乏層、半導体素子、配線層等の影響による薄膜圧電共振器の信号歪みを抑制できる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図２】同半導体装置における薄膜圧電共振器の平面レイアウトを表す模式図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の要部を例示する模式図である。
【図４】図３に続く工程を表す模式図である。
【図５】図４に続く工程を表す模式図である。
【図６】図５に続く工程を表す模式図である。
【図７】図６に続く工程を表す模式図である。
【図８】図７に続く工程を表す模式図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法の他の具体例を表す模式図である。
【図１０】本発明の実施形態に係る半導体装置における導電膜の平面レイアウトの一具体例を表す模式図である。
【図１１】本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造工程の要部を例示する模式図である。
【図１３】図１２に続く工程を表す模式図である。
【図１４】図１３に続く工程を表す模式図である。
【図１５】図１４に続く工程を表す模式図である。
【図１６】図１５に続く工程を表す模式図である。
【図１７】図１６に続く工程を表す模式図である。
【図１８】図１７に続く工程を表す模式図である。
【図１９】本発明の第３の実施形態に係る薄膜圧電共振器の要部断面構造を例示する模式図である。
【図２０】本発明の実施形態に係るフィルタにおける上部電極と下部電極との平面レイアウトを表す模式平面図である。
【図２１】図２０におけるＡ−Ａ線断面図である。
【図２２】同フィルタの回路図である。
【符号の説明】
【０１０９】
１…半導体基板、２…半導体素子、１１…層間絶縁膜、１２…配線層、１３…層間絶縁膜、１４…導電膜、１５…絶縁膜、１８…絶縁膜、２１…下部電極、２２…圧電体膜、２３…上部電極、３０…下部中空部、３１…上部中空部、３５…封止体
【図１】
2008160322.tif 000003
【図２】
2008160322.tif 000004
【図３】
2008160322.tif 000005
【図４】
2008160322.tif 000006
【図５】
2008160322.tif 000007
【図６】
2008160322.tif 000008
【図７】
2008160322.tif 000009
【図８】
2008160322.tif 000010
【図９】
2008160322.tif 000011
【図１０】
2008160322.tif 000012
【図１１】
2008160322.tif 000013
【図１２】
2008160322.tif 000014
【図１３】
2008160322.tif 000015
【図１４】
2008160322.tif 000016
【図１５】
2008160322.tif 000017
【図１６】
2008160322.tif 000018
【図１７】
2008160322.tif 000019
【図１８】
2008160322.tif 000020
【図１９】
2008160322.tif 000021
【図２０】
2008160322.tif 000022
【図２１】
2008160322.tif 000023
【図２２】
2008160322.tif 000024