(57)【要約】      （修正有）【課題】広帯域電圧制御発振器を用いたクロック・データ復元回路において、位相検出器のみで速く収束させるための補助回路である制御電圧リカバリ回路を実現する。【解決手段】制御電圧リカバリ回路は、制御電圧Vctrlを入力電圧とするシュミットトリガ回路ＳＴhighと、前記制御電圧Vctrlを入力電圧とするシュミットトリガ回路ＳＴlowとを有し、前記シュミットトリガ回路ＳＴhighの高いほうの論理閾値Ｖt1,h、低いほうの論理閾値Ｖt1,lと、シュミットトリガ回路ＳＴlowの高いほうの論理閾値Ｖt2,h、低いほうの論理閾値Ｖt2,lとの関係が、Ｖt2,l＜Ｖt1,l＜Ｖt2,h＜Ｖt1,hであり、制御電圧がＶt2,hを下から上に超えた時点で制御を遮断し、制御電圧がＶt1,lを上から下に超えた時点で制御を遮断する。【選択図】図２
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【特許請求の範囲】
【請求項１】
位相検出器と、電圧制御発振器とを備える位相同期回路において、
前記電圧制御発振器の制御電圧を制御する制御電圧リカバリ回路を備え、
前記電圧制御発振器は、制御電圧と周波数との関係が、制御電圧が高いほど周波数が低くなる関係を有するものであり、
前記制御電圧リカバリ回路は、
制御電圧を入力電圧とする第一のシュミットトリガ回路と、前記制御電圧を入力電圧とする第二のシュミットトリガ回路とを有し、
前記第一のシュミットトリガ回路の高いほうの論理閾値Ｖt1,h、低いほうの論理閾値Ｖt1,lと、第二のシュミットトリガ回路の高いほうの論理閾値Ｖt2,h、低いほうの論理閾値Ｖt2,lとの関係が、
Ｖt2,l＜Ｖt1,l＜Ｖt2,h＜Ｖt1,h
であり、
周波数がロックする範囲は、Ｖt2,lとＶt1,lとの間に設定されており、
前記制御電圧リカバリ回路は、制御電圧がＶt2,hを下から上に超えた時点で制御を遮断し、制御電圧がＶt1,lを上から下に超えた時点で制御を遮断するものであることを特徴とする位相同期回路。
【請求項２】
位相検出器と、電圧制御発振器とを備える位相同期回路において、
前記電圧制御発振器の制御電圧を制御する制御電圧リカバリ回路を備え、
前記電圧制御発振器は、制御電圧と周波数との関係が、制御電圧が高いほど周波数が高くなる関係を有するものであり、
前記制御電圧リカバリ回路は、
制御電圧を入力電圧とする第一のシュミットトリガ回路と、前記制御電圧を入力電圧とする第二のシュミットトリガ回路とを有し、
前記第一のシュミットトリガ回路の高いほうの論理閾値Ｖt1,h、低いほうの論理閾値Ｖt1,lと、第二のシュミットトリガ回路の高いほうの論理閾値Ｖt2,h、低いほうの論理閾値Ｖt2,lとの関係が、
Ｖt2,l＜Ｖt1,l＜Ｖt2,h＜Ｖt1,h
であり、
周波数がロックする範囲は、Ｖt2,hとＶt1,hとの間に設定されており、
前記制御電圧リカバリ回路は、制御電圧がＶt2,hを下から上に超えた時点で制御を遮断し、制御電圧がＶt1,lを上から下に超えた時点で制御を遮断するものであることを特徴とする位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ（Phase Locked Loop）やクロック・データ復元回路（Clock and Data Recovery Circuit; CDR）の収束を早めるための位相同期回路に関するものである。
【背景技術】
【０００２】
近年、ディジタル情報への需要が増大するに伴い、高速かつ大容量データ伝送技術の必要性が急速に高まってきた。このような要求に対して、通信方式が従来のパラレルデータ伝送方式からシリアルデータ伝送方式へ移行している。高速シリアルデータ伝送方式では、受信したデータに同期したクロックを復元するクロック・データ復元回路は、重要な回路要素のひとつである。
【０００３】
下記の非特許文献１は、近年のクロック・データ復元回路の設計技術を提案している。この文献に論じられているクロック・データ復元回路は、電圧制御発振器(Voltage Controlled Oscillator; VCO)の負担を軽減するために、Half-Rate 位相検出器(Phase Detector; PD)を用い、電圧制御発振器のコースチューニング(Coarse tuning)を、クロック・データ復元回路の外部から行っている。そして、ファインチューニングをクロック・データ復元回路内部で行うことで、データに同期したクロックを抽出している。
【０００４】
また、下記の非特許文献２では、位相検出器と周波数検出器(Frequency Detector; FD)によりクロック・データ復元回路を構成している。周波数検出器を用いるために、電圧制御発振器を４相クロックが発生可能な構造にしている。この周波数検出器により、コースチューニングを実現している。
【非特許文献１】J. Savoj， B. Razavi “A 10-Gb/s CMOS clock and data recovery circuit with a half-rate linear phase detector” IEEE J. Solid-State Circuits, vol.36， no.5， pp.761--767, May. 2001.
【非特許文献２】J. Savoj, B. Razavi “A 10-Gb/s CMOS clock and data recovery circuit with a half-rate  binary phase / frequency detector“ IEEE J. Solid-State Circuits, vol.38, no.1, pp.13--21, Jan. 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
コースチューニングを必要とするのは、ランダムデータをサンプリングする位相検出器の構成に基づいている。位相検出器は、入力データと復元したクロックの位相差を検知する回路である。データレートとクロックが同じ周波数の場合は、当然のことながらクロック・データ復元回路は収束するが、それ以外の場合収束しないおそれがある。例えば下記の場合（１）（２）が考えられる。
（１）データレートに対して、クロックが早い場合
データレートに対してクロックが早い場合、データに対する位相の誤差成分が増加しそれを補正するように、クロックの周波数を下げ、収束に向かうおうとする。しかし、クロックがデータレートに対して正の整数倍の場合は、ランダムなデータが入力された場合、クロック・データ復元回路のループはこの整数倍の周波数に収束する可能性がある。これを擬似ロックという。
（２）データレートに対して、クロックが遅い場合
前記（１）と同様にデータに対する位相の誤差成分の増加を補正するように、クロックの周波数を上げ、収束に向かおうとする。クロック・データ復元回路のループフィルタのカットオフ周波数は、ランダムデータに対応して設定する必要があり、ランダムデータ長やジッタ等を考慮して設定される。つまり、クロックに対して、データレートが遅い場合の収束に関しては、クロック・データ復元回路のループの設定が重要になる。
【０００６】
また、クロック・データ復元回路の収束は電圧制御発振器の周波数特性にも大きく依存する。
本発明の目的は、電圧制御発振器を用いたクロック・データ復元回路などにおいて、電圧制御発振器の制御電圧の初期電圧変動や電源変動などがおき、ロックが外れるおそれのある場合でも、電圧制御発振器の周波数特性に依存しないで、速く収束させるためのコースチューニングを行うことができる位相同期回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の位相同期回路は、電圧制御発振器の制御電圧を制御（コースチューニング）する制御電圧リカバリ回路を備えている。
前記制御電圧リカバリ回路は、制御電圧を入力電圧とする第一のシュミットトリガ回路と、前記制御電圧を入力電圧とする第二のシュミットトリガ回路とを有し、前記第一のシュミットトリガ回路の高いほうの論理閾値Ｖt1,h、低いほうの論理閾値Ｖt1,lと、第二のシュミットトリガ回路の高いほうの論理閾値Ｖt2,h、低いほうの論理閾値Ｖt2,lとの関係が、
Ｖt2,l＜Ｖt1,l＜Ｖt2,h＜Ｖt1,h
であるものとする。
【０００８】
前記制御電圧リカバリ回路は、制御電圧がＶt2,hを下から上に超えた時点で制御を遮断し、制御電圧がＶt1,lを上から下に超えた時点で制御を遮断するものである。
前記電圧制御発振器は、制御電圧と周波数との関係が、制御電圧が高いほど周波数が低くなる関係を有するものである場合、周波数がロックする範囲は、Ｖt2,lとＶt1,lとの間に設定されており（請求項１）、前記電圧制御発振器は、制御電圧と周波数との関係が、制御電圧が高いほど周波数が高くなる関係を有するものである場合、周波数がロックする範囲は、Ｖt2,hとＶt1,hとの間に設定されている（請求項２）。
【０００９】
請求項１の構成の場合、図６に収束までのイメージを示す。制御電圧Vctrlの初期値が、ロックする範囲すなわちファインチューニングのみ行われる範囲よりも大きく下がっている場合(Vctrl ＜ Vt2,l）、制御電圧リカバリ回路がループフィルタに電流を供給し、制御電圧Vctrlをロック可能な範囲を超えるＶt2,h に達するまで引き上げる(I)。制御電圧VctrlがVt2,hに達したとき、制御電圧リカバリ回路は制御を遮断する。これにより、クロック・データ復元回路CDRから切り離された状態になる。この後、入力データと復元されたクロックとの位相差を最小にするためにクロックの周波数をあげるように帰還がかかるため、Vctrlの電圧は下がる。通常のファインチューニングによるデータのロック可能な範囲に入る(II)。
【００１０】
制御電圧Vctrlの初期値が、ロックする範囲よりも大きく上っている場合(Vctrl ＞ Vt1,h）、制御電圧リカバリ回路がループフィルタから電流を引き抜き、制御電圧Vctrlをロック可能な範囲にあるＶt1,l に達するまで引き下げる(III)。制御電圧VctrlがVt1,lに達したとき、制御電圧リカバリ回路は制御を遮断する。この後、入力データと復元されたクロックとの位相差を最小にするためにクロックの周波数をあげるように帰還がかかるため、Vctrlの電圧は下がり、通常のファインチューニングによるデータのロック可能範囲に入る(IV)。
【００１１】
請求項２の構成の場合、図１１に、収束までのイメージを示す。制御電圧Vctrlの初期値が、ロックする範囲すなわちファインチューニングのみ行われる範囲よりも大きく下がっている場合(Vctrl ＜ Vt2,l）、制御電圧リカバリ回路がループフィルタに電流を供給し、制御電圧Vctrlをロック可能な範囲を超えるＶt2,h に達するまで引き上げる(V)。制御電圧VctrlがVt2,hに達したとき、制御電圧リカバリ回路は制御を遮断する。これにより、クロック・データ復元回路CDRから切り離された状態になる。この後、入力データと復元されたクロックとの位相差を最小にするためにクロックの周波数をあげるように帰還がかかるため、Vctrlの電圧は上がり、通常のファインチューニングによるデータのロック可能な範囲に入る(VI)。
【００１２】
制御電圧Vctrlの初期値が、ロックする範囲よりも大きく上っている場合(Vctrl ＞ Vt1,h）は、制御電圧リカバリ回路がループフィルタから電流を引き抜き、制御電圧Vctrlをロック可能な範囲にあるＶt1,l に達するまで引き下げる(VII)。制御電圧VctrlがVt1,lに達したとき、制御電圧リカバリ回路は制御を遮断する。この後、入力データと復元されたクロックとの位相差を最小にするためにクロックの周波数をあげるように帰還がかかるため、Vctrlの電圧は上がり、通常のファインチューニングによるデータのロック可能範囲に入る(IV)。
【発明の効果】
【００１３】
本発明によれば、クロック・データ復元回路をすばやく所望の周波数に収束させ、所望のクロックを復元することが可能となる。電圧制御発振器の制御端子を少なくすることが可能で、かつ簡易な回路構成で収束範囲を決定する周波数検出器FDの働きをする。
また、データレートが変わる場合においても、想定する最低のデータレートの２倍の周波数を発振する電圧制御発振器の制御電圧以下に論理閾値を設定すれば、データレートが可変になっても収束する。
【００１４】
本発明は、電子回路や通信回路の分野で、高速通信用の受信回路として利用することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。
図１は、本発明の実施形態に係るクロック・データ復元回路 (Clock and Data Recovery circuit; CDR)の全体構成を示すブロック図である。
クロック・データ復元回路は、ハーフレート位相検出器２(Half-Rate Phase Detector)、チャージポンプ３(Charge Pump; CP)、電圧制御発振器４(Voltage Controlled Oscillator; VCO)、ループフィルタ６(Loop Filter; LF)及びマルチプレクサ５(Multiplexer; MUX)を備えるとともに、本発明に特徴的な制御電圧リカバリ回路７を備えている。
【００１６】
ハーフレート位相検出器２の出力側はチャージポンプ３に接続され、チャージポンプ３の出力端とループフィルタ６と電圧制御発振器４の入力端と制御電圧リカバリ回路７とが配線８によりつながっている。このつながった配線８の電圧を制御電圧Vctrlという。ロック電圧はクロック・データ復元回路が入力データに対してロックしたときの制御電圧(Vctrl)である。電圧制御発振器４の出力クロック信号は、クロック・データ復元回路から取り出されるとともに、マルチプレクサ５に入力される。
【００１７】
ハーフレート位相検出器２には、LFSR(Linear Feedback Shift Register)等を用いた擬似ランダムデータストリームの１，０からなる入力信号Ｄinが入力される。その入力信号速度は限定されないが例えば１〜４０Gbpsである。ハーフレート位相検出器２からチャージポンプ３には、位相誤差信号が出力される。このチャージポンプ３は、ファインチューニングを行うための回路であり、位相誤差に応じてコンデンサと抵抗からなるループフィルタ６に電荷を供給する。この電荷によって、前記制御電圧Vctrlが発生する。電圧制御発振器４は、この制御電圧Vctrlに応じた周波数のクロック信号を発生する回路で、電圧−周波数パターンに応じて二種類のタイプがある。これは図３を参照しながら後述する。マルチプレクサ５は、前記電圧制御発振器４から得られるクロック信号に基づいて入力信号をサンプリングする回路である。
【００１８】
制御電圧リカバリ回路７は、前記配線８に直結しており、ループフィルタ６に電荷を供給したり引き抜いたりすることにより制御電圧Vctrlを制御する。この制御電圧リカバリ回路７の機能を「コースチューニング(coarse tuning)」という。これに対して、チャージポンプ３の制御電圧制御機能を「ファインチューニング(fine tuning)」という。コースチューニングとファインチューニングとの違いは、コースチューニングのほうがファインチューニングよりも、供給される電流が大きく、チューニングスピードが速いことである。
【００１９】
なお、コースチューニングを行う理由は、［発明が解決しようとする課題］の欄で述べたように、データレートに対して２倍以上のクロックで擬似ロックすることを防ぐためである。
図２は、制御電圧リカバリ回路７の回路図を示す。
制御電圧リカバリ回路７は、論理閾値の異なる２種のシュミットトリガ(Schmitt Trigger)回路ＳＴhigh，ＳＴlowを有し、合計４つの論理閾値を持つ。
【００２０】
ここで、シュミットトリガ回路とは、一般に、不感帯を有し、入出力にヒステリシス特性を持つ回路である。２つの論理閾値の間に入力電圧があるときは、前のそれぞれの論理閾値を越えていた場合の論理を出力する。
制御電圧リカバリ回路７の回路構成は、前記配線８の制御電圧Vctrlを入力とするシュミットトリガ回路ＳＴhigh及びシュミットトリガ回路ＳＴlow、ＮＡＮＤ，ＡＮＤ各回路からなる論理回路、第１のスイッチＳＷ１、これにつながれた第１の電流源１１、第２のスイッチＳＷ２、これにつながれた第２の電流源１２からなる。すなわち、２つのシュミットトリガ回路の出力に基づいて、前記論理回路を介して、第１のスイッチＳＷ１、第２のスイッチＳＷ２にトリガトリガ信号を供給している。これらの第１のスイッチＳＷ１、第２のスイッチＳＷ２のトリガ電圧を“Ｕ1，Ｕ2”で示している。第１のスイッチＳＷ１、第２のスイッチＳＷ２の共通接続部は、前記配線８につながる。
【００２１】
第１のスイッチＳＷ１の動作は、トリガ電圧Ｕ1がhigh（例えば５Ｖ）の場合オフ、low（例えば０Ｖ）の場合オンであり、第２のスイッチＳＷ２の動作は、トリガ電圧Ｕ1がhighの場合オン、lowの場合オフである。この関係を表１に示している。
【００２２】
【表１】
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【００２３】
第１のスイッチＳＷ１がオンの場合、第１の電流源１１から配線８に電荷が供給される。第２のスイッチＳＷ２がオンの場合、配線８から第２の電流源１２に電荷が引き抜かれる。これによりコースチューニングが実施される。第１のスイッチＳＷ１、第２のスイッチＳＷ２ともにオフとなる場合は、電荷の出し入れはなくなる。この場合、チャージポンプ３から電荷が出し入れされることにより、ファインチューニングが実施される。なお、コースチューニング中もファインチューニングが実施されるが、制御電圧リカバリ回路７のチャージポンプ３の電流値は、第１の電流源１１、第２の電流源１２の電流値よりも少ないので、コースチューニング中のファインチューニングの効果は無視できる。
【００２４】
シュミットトリガ回路ＳＴhigh、シュミットトリガ回路ＳＴlowの各出力電圧と、第１のスイッチＳＷ１、第２のスイッチＳＷ２の動作状態との関係は、後に図７〜図１０を参照して説明する。
図３は、電圧制御発振器４の周波数特性を示す。電圧制御発振器４は、周波数対制御電圧の傾きが正、負の２つのパターンがある。
【００２５】
図３(a)は、電圧制御発振器４の制御電圧Vctrlと周波数との関係が、制御電圧が高いほど周波数が低くなる関係を示す。図３(b)は、電圧制御発振器４の制御電圧Vctrlと周波数との関係が、制御電圧が高いほど周波数が高くなる関係を示す。
本発明では、シュミットトリガ回路を２つ組み合わせることとした。すなわち、シュミットトリガ回路ＳＴhighの高い論理閾値をＶt1,h、低い論理閾値をＶt1,lと書き、シュミットトリガ回路ＳＴlowの高い論理閾値をＶt2,h、低い論理閾値をＶt2,lと書く。これらを次の式の関係を満たすように設定する。
【００２６】
Ｖt2,l＜Ｖt1,l＜Ｖt2,h＜Ｖt1,h
４つの論理閾値の関係を図示すると、図４、図５のようになる。
ロック範囲は、図３(a)の制御電圧が高いほど周波数が低くなる電圧制御発振器４を用いた場合、図４のように
Ｖt2,l＜Vctrl＜Ｖt1,l
となるようにする。
【００２７】
なお、図３(b)の制御電圧が高いほど周波数が高くなる電圧制御発振器４を用いた場合、ロック範囲は、図５には示すように、
Ｖt2,h＜Vctrl＜Ｖt1,h
となるようにする。
図４(a)、図５(a)は、電圧がロック電圧よりも低い状態にあり、コースチューニングにより電圧が上昇していく過程を示す。図４(b)、図５(b)は電圧がロック電圧よりも高い状態にあり、電圧がコースチューニングにより下降していく過程を示す。 
【００２８】
図４(a)の場合、電圧が上昇していく過程で制御電圧VctrlがVt2,hに達するとシュミットトリガ回路の出力がlowになる。このときリカバリ回路をOFFすると、制御電圧Vctrlは、入力データと復元されたクロックとの位相差を最小にするためにクロックの周波数をあげるように帰還がかかるため、下降し、ロック範囲であるＶt2,lとＶt1,lとの間に入っていく。
【００２９】
ところが、大きなノイズなどが入って電圧がロック電圧よりも高い状態になると、図４(b)に示すように、電圧が下降してく過程で制御電圧VctrlがVt1,lに達し（このときVt2,hは見えない）、シュミットトリガ回路の出力がhighになる。このときリカバリ回路がOFFされる。制御電圧Vctrlは、Ｖt2,lとＶt1,lとの間に入ることができる。したがって、ロック状態に入ることができる。
【００３０】
図５(a)の場合、電圧が上昇していく過程で制御電圧VctrlがVt2,hに達するとシュミットトリガ回路の出力がlowになる。このときリカバリ回路をOFFすると、制御電圧Vctrlは、Ｖt2,hとＶt1,hとの間に入る。したがって、ロック状態に入ることができる。
ところが、大きなノイズなどが入って電圧がロック電圧よりも高くなると、図５(b)に示すように、電圧が下降してく過程で制御電圧VctrlがVt1,lに達し（このときＶt2,hは見えない）、シュミットトリガ回路の出力がhighになる。このときリカバリ回路がOFFされる。この後、制御電圧Vctrlは、入力データと復元されたクロックとの位相差を最小にするためにクロックの周波数をあげるように帰還がかかるため、Vt1,l付近から上昇し、ロック範囲であるＶt2,hとＶt1,hとの間に入っていく。
（Ａ）制御電圧Vctrlの挙動(No.1)
以下、図３(a)の電圧制御発振器４の電圧と周波数との関係が、電圧が高いほど周波数が低くなる関係を持った電圧制御発振器４を用い、収束する電圧をVt1,lとVt2,lの間に設定している場合を想定して、制御電圧の挙動を説明する。
【００３１】
図６は制御電圧Vctrlの挙動(No.1) を示すグラフである。
(A-1)Initial Vctrl < locked Vctrlの場合（図６(a)）
擬似ロックする可能性のある範囲は、Vt2,lの下の範囲であるとする。まず制御電圧Vctrlの初期電圧Initial VctrlがVt2,lよりも十分低い場合、制御電圧Vctrlを持ち上げるために、制御電圧リカバリ回路７からループフィルタ６に電荷を供給し、電圧を上昇させる。これにより擬似ロックを防ぐ。
【００３２】
図７は、この電荷を供給している状態を示す制御電圧リカバリ回路７の動作説明図である。シュミットトリガ回路を入力側から見た場合、図７(b)に示すように、その論理閾値はVt2,h とVt1,hとしか見えない。したがって、制御電圧Vctrlはいずれの論理閾値よりも低くなっており、図７(a)に示すように、２つのシュミットトリガ回路の出力はともにhigh状態（実線）になる。よって、第１のスイッチＳＷ１に供給されるトリガ電圧、第２のスイッチＳＷ２に供給されるトリガ電圧はともにlowになり、第１のスイッチＳＷ１はオン、第２のスイッチＳＷ２はオフとなる。したがって、ループフィルタ６に電荷が供給され、電圧は上昇する。
【００３３】
図８は、制御電圧VctrlがVt2,hを越えた場合を示す。このときシュミットトリガ回路ＳＴhighの出力はhigh状態（実線）であるが、シュミットトリガ回路ＳＴlowの出力はlow状態（破線）になる。よって、図８(a)に示すように、第１のスイッチＳＷ１に供給されるトリガ電圧はhigh、第２のスイッチＳＷ２に供給されるトリガ電圧はlowになり、第１のスイッチＳＷ１はオフ、第２のスイッチＳＷ２もオフとなる（つまりリカバリ回路が遮断される。）。リカバリ回路からループフィルタ６への電荷は停止される。その結果、制御電圧Vctrlは、入力データと復元されたクロックとの位相差を最小にするためにクロックの周波数をあげるように帰還がかかるため、下降して、ロック範囲である
Ｖt2,l＜Vctrl＜Ｖt1,l
の中に入り、チャージポンプ３によるファインチューニングのみ行われる。
【００３４】
(A-2)Initial Vctrl > locked Vctrlの場合（図６(b)）
制御電圧VctrlがVt1,hよりも高い電圧にある場合、リカバリ回路によって、制御電圧Vctrlを下げるためにループフィルタ６の電荷を引き抜く。
図９は、この電荷を引き抜いている状態を示す動作説明図である。シュミットトリガ回路を入力側から見た場合、図９(b)に示すようにその論理閾値はVt2,l とVt1,lとしか見えない。したがって、制御電圧Vctrlはいずれの論理閾値よりも高く、２つのシュミットトリガ回路の出力はlow状態（破線）になる。よって、第１のスイッチＳＷ１に供給されるトリガ電圧、第２のスイッチＳＷ２に供給されるトリガ電圧はともにhighになり、第１のスイッチＳＷ１はオフ、第２のスイッチＳＷ２はオンとなる（図９(a)）。よってループフィルタ６から電荷が引き抜かれ、電圧は下降する。
【００３５】
図１０は、制御電圧VctrlがVt1,lを下回った場合を示す。このときシュミットトリガ回路ＳＴhighの出力はhigh状態（実線）であるが、シュミットトリガ回路ＳＴlowの出力はlow状態（破線）になる。よって、第１のスイッチＳＷ１に供給されるトリガ電圧はhigh、第２のスイッチＳＷ２に供給されるトリガ電圧はlowになり、第１のスイッチＳＷ１はオフ、第２のスイッチＳＷ２はオフとなる（図１０(a)）。リカバリ回路からループフィルタ６への電荷は停止される。その結果、制御電圧Vctrlは、図６(b)のＩＶに示すように、ロック範囲である
Ｖt2,l＜Vctrl＜Ｖt1,l
の中に入り、ロック状態となりチャージポンプ３によるファインチューニングのみ行われる。
（Ｂ）制御電圧Vctrlの挙動(No.2)
以下、図３(b)に示した電圧制御発振器４の電圧と周波数との関係が、電圧が高いほど周波数が高くなる関係を持った電圧制御発振器４を用い、収束する範囲をVt1,hとVt2,hの間に設定している場合を想定して説明する。
【００３６】
図１１はこの場合の制御電圧Vctrlの挙動(No.2) を示すグラフである。
(B-1)Initial Vctrl < locked Vctrlの場合（図１１(a)）
まず制御電圧Vctrlの初期電圧Initial VctrlがVt2,h よりも低い場合、制御電圧Vctrlを持ち上げるために、制御電圧リカバリ回路７からループフィルタ６に電荷を供給し、電圧を上昇させる。
【００３７】
２つのシュミットトリガ回路の論理閾値はVt1,hとVt2,hしか見えない。したがって、Vt2,hでリカバリ回路がOFFするように、論理回路を設定する。
具体的には、制御電圧Vctrlがいずれの論理閾値よりも低い場合、制御電圧リカバリ回路７の２つのシュミットトリガ回路の出力がhigh状態になるようにする（図１２）。よって、第１のスイッチＳＷ１に供給されるトリガ電圧、第２のスイッチＳＷ２に供給されるトリガ電圧はともにlowになり、第１のスイッチＳＷ１はオン、第２のスイッチＳＷ２はオフとなる。ループフィルタ６に電荷が供給され、電圧は上昇する。
【００３８】
制御電圧VctrlがVt2,hを上回った場合、図１３に示すように、シュミットトリガ回路ＳＴhighの出力はhigh状態であるが、シュミットトリガ回路ＳＴlowの出力はlow状態になる。よって、第１のスイッチＳＷ１に供給されるトリガ電圧はhigh、第２のスイッチＳＷ２に供給されるトリガ電圧はlowになり、第１のスイッチＳＷ１、第２のスイッチＳＷ２ともにオフとなる。リカバリ回路からループフィルタ６への電荷は停止される。その結果、制御電圧Vctrlは、図１１(b)のＶＩに示すように、
Ｖt2,h＜Vctrl＜Ｖt1,h
の中に入り、ロックされ、チャージポンプ３によるファインチューニングのみ行われる。
【００３９】
(B-2)Initial Vctrl > locked Vctrlの場合（図１１(b)）
制御電圧VctrlがVt1,lよりも高い電圧にある場合、リカバリ回路によって、制御電圧Vctrlを下げるためにループフィルタ６の電荷を引き抜く。
図１４(b)はこの場合の制御電圧Vctrlの挙動(No.2) を示すグラフである。
制御電圧VctrlがVt1,hよりも高い電圧にある場合、リカバリ回路で電圧を下げるわけであるが、シュミットトリガ回路の論理閾値は、Vt1,lとVt2,lしか見えない。
【００４０】
したがって、制御電圧Vctrlはいずれの論理閾値よりも高く、２つのシュミットトリガ回路の出力はlow状態になる。よって、第１のスイッチＳＷ１に供給されるトリガ電圧、第２のスイッチＳＷ２に供給されるトリガ電圧はともにhighになり、第１のスイッチＳＷ１はオフ、第２のスイッチＳＷ２はオンとなる。よってリカバリ回路は、図１４(a)に示すように、制御電圧Vctrlを下げるためにループフィルタ６の電荷を引き抜き、制御電圧Vctrlは下降する。
【００４１】
制御電圧VctrlがVt1,lを下回ったとき（図１５(a)）、シュミットトリガ回路ＳＴhighの出力はhigh状態になるが、シュミットトリガ回路ＳＴlowの出力はlow状態（破線）のままである。よって、第１のスイッチＳＷ１に供給されるトリガ電圧はhigh、第２のスイッチＳＷ２に供給されるトリガ電圧はlowになり、第１のスイッチＳＷ１はオフ、第２のスイッチＳＷ２はオフとなる（図１５(a)）。リカバリ回路からループフィルタ６への電荷は停止される。その結果、制御電圧Vctrlは、入力データと復元されたクロックとの位相差を最小にするためにクロックの周波数をあげるように帰還がかかるため、上昇し、図１１(b)のＶIIIに示すように、ロック範囲である
Ｖt2,l＜Vctrl＜Ｖt1,l
の中に入り、ロック状態となりチャージポンプ３によるファインチューニングのみ行われる。
【００４２】
以上のように、Ｖt2,l＜Ｖt1,l＜Ｖt2,h＜Ｖt1,hの関係にある４つの閾値と、ロックする範囲（Ｖt2,lとＶt1,lとの間またはＶt2,hとＶt1,hとの間）との関係を利用して、制御電圧リカバリ回路の制御を遮断することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係るクロック・データ復元回路(Clock and Data Recovery circuit)の全体構成を示すブロック図である。
【図２】制御電圧リカバリ回路７の回路図である。
【図３】電圧制御発振器４の周波数特性の２つのパターンを示す図である。
【図４】電圧制御発振器４の周波数特性の１パターンに対応する２つのシュミットトリガ回路の４つの論理閾値の関係を示す図である。
【図５】電圧制御発振器４の周波数特性の他のパターンに対応する２つのシュミットトリガ回路の４つの論理閾値の関係を示す図である。
【図６】電圧制御発振器４の周波数特性の１パターンに対応する制御電圧Vctrlの挙動(No.1) を示すグラフである。
【図７】電圧制御発振器４の周波数特性の１パターンに対応する制御電圧リカバリ回路７の動作説明図である。
【図８】電圧制御発振器４の周波数特性の１パターンに対応する制御電圧リカバリ回路７の動作説明図である。
【図９】電圧制御発振器４の周波数特性の１パターンに対応する制御電圧リカバリ回路７の動作説明図である。
【図１０】電圧制御発振器４の周波数特性の１パターンに対応する制御電圧リカバリ回路７の動作説明図である。
【図１１】電圧制御発振器４の周波数特性の他のパターンに対応する制御電圧Vctrlの挙動(No.2) を示すグラフである。
【図１２】電圧制御発振器４の周波数特性の他のパターンに対応する制御電圧リカバリ回路７の動作説明図である。
【図１３】電圧制御発振器４の周波数特性の他のパターンに対応する制御電圧リカバリ回路７の動作説明図である。
【図１４】電圧制御発振器４の周波数特性の他のパターンに対応する制御電圧リカバリ回路７の動作説明図である。
【図１５】電圧制御発振器４の周波数特性の他のパターンに対応する制御電圧リカバリ回路７の動作説明図である。
【符号の説明】
【００４４】
２  ハーフレート位相検出器(Half-Rate Phase Detector)
３  チャージポンプ(Charge Pump; CP)
４  電圧制御発振器(Voltage Controlled Oscillator; VCO)
５  マルチプレクサ(Multiplexer; MUX)
６  ループフィルタ(Loop Filter)
７  制御電圧リカバリ回路
１１  第１の電流源
１２  第２の電流源
ＳＷ１  第１のスイッチ
ＳＷ２  第２のスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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