(57)【要約】【課題】ＰＬＬ回路の構成に依存することなく汎用的に適用することができ、製造ばらつきによる出力クロック信号のデューティ比のずれを補償可能なクロックデューティ変更回路を提供する。【解決手段】調整回路２は、デューティ比の目標値を指示する制御信号Ｓ［２：０］及び制御信号ｃｎｔｄ［２：０］に基づいて決定される遅延時間だけ入力クロック信号ＰＬＬＣＫを遅延させた遅延信号ｌｎｇ及びｓｈｔを生成する遅延選択回路２０及び２１と、ｌｎｇ及びｓｈｔとＰＬＬＣＫとを用いた論理演算により出力クロック信号ＰＬＬＤを生成する演算回路２３及び２４とを有する。また、比較回路４は、ＰＬＬＤのデューティ比が目標値と一致するか否かを判定する。さらに、補正回路３は、比較回路４による判定結果に応じて、ＰＬＬＤのデューティ比と目標値とのずれを減少させるようｌｎｇ及びｓｈｔに与えられる遅延時間の補正量を示すｃｎｔｄ［２：０］を生成する。【選択図】図１
2008160610.tif 000002
【特許請求の範囲】
【請求項１】
デューティ比が略５０％である入力クロック信号のデューティ比を外部から指示される目標値に変更して出力クロック信号として出力するクロックデューティ変更回路であって、
前記目標値を指示するために当該クロックデューティ変更回路の外部から入力される第１の制御信号及び当該クロックデューティ変更回路の内部において生成される第２の制御信号に基づいて決定される遅延時間だけ前記入力クロック信号を遅延させた遅延信号を生成する遅延選択回路、並びに、前記遅延信号と前記入力クロック信号とを用いた論理演算により前記出力クロック信号を生成する演算回路を有するデューティ調整回路と、
前記出力クロック信号のデューティ比が前記目標値と一致するか否かを判定するデューティ比較回路と、
前記デューティ比較回路による判定結果に応じて、前記出力クロック信号のデューティ比と前記目標値とのずれを減少させるよう前記遅延信号に与えられる遅延時間の補正量を示す前記第２の制御信号を生成するデューティ補正回路と、
を備えるクロックデューティ変更回路。
【請求項２】
前記入力クロック信号は、当該クロックデューティ変更回路の外部に設けられたＰＬＬ回路により生成される信号である、請求項１に記載のクロックデューティ変更回路。
【請求項３】
前記第１の制御信号に応じて、デューティ比を増大させるか縮小させるかを示す第３の制御信号、及びデューティ比の増大又は縮小の度合いを示す第４の制御信号を生成するエンコーダをさらに備え、
前記遅延選択回路は、前記第２及び第４の制御信号に応じて決定された遅延時間だけ、前記入力クロック信号を遅延させて出力するものであり、
前記演算回路は、
前記遅延選択回路から出力される前記遅延信号と前記入力クロック信号との論理和を演算するＯＲ回路と、
前記遅延選択回路から出力される前記遅延信号又はこれを反転させた信号と前記入力クロック信号との論理積を演算するＡＮＤ回路と、
前記ＯＲ回路及び前記ＡＮＤ回路の出力信号が入力されるとともに、前記第３の制御信号がデューティ比の増大を示す場合に前記ＯＲ回路の出力信号を前記出力クロック信号に選択し、前記第３の制御信号がデューティ比の減少を示す場合に前記ＯＲ回路の出力信号を前記出力クロック信号に選択するセレクタ回路とを有する、請求項１に記載のクロックデューティ変更回路。
【請求項４】
前記遅延選択回路は、
複数のバッファ回路が直列接続されたディレイラインと、
前記第２及び第４の制御信号に応じて、前記ディレイラインから出力される遅延時間が各々異なる複数の信号の中から１の信号を前記遅延信号に選択するセレクタ回路と、
を備える、請求項３に記載のクロックデューティ調整回路。
【請求項５】
前記第１の制御信号は、デューティ比を増大させるか縮小させるかを示す少なくとも１ビットの第１のビット群、及びデューティ比の増大又は縮小の度合いを示す少なくとも１ビットの第２のビット群を含み、
前記エンコーダは、前記第１のビット群に基づいて前記第３の制御信号を生成し、前記第２のビット群に基づいて前記第４の制御信号を生成する、請求項３に記載のクロックデューティ調整回路。
【請求項６】
前記遅延選択回路は、前記第２及び第４の制御信号に応じて決定された遅延時間だけ、前記入力クロック信号を遅延させて出力する第１及び第２の遅延選択回路を有し、
前記ＯＲ回路は、前記第１の遅延選択回路から出力される遅延信号と前記入力クロック信号との論理和を演算し、
前記ＡＮＤ回路は、前記第２の遅延選択回路から出力される遅延信号又はこれを反転させた信号と前記入力クロック信号との論理積を演算する請求項３に記載のクロックデューティ調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路等から出力されるデューティ比が略５０％に調整された入力クロック信号を遅延回路によって遅延させた遅延信号を制御信号として用いることにより、入力クロック信号のデューティ比を所望の値に調整するクロックデューティ変更回路に関する。
【背景技術】
【０００２】
特許文献１に開示されたＰＬＬ（Phase Locked Loop）回路は、その内部に奇数段のインバータにより構成された電圧制御型発振器（ＶＣＯ：Voltage Controlled Oscillator）を有しており、さらに、このＶＣＯを構成しているインバータの間に接続された遅延回路と、外部からの指示により上記遅延回路の遅延時間を制御する遅延制御回路とを有している。このような構成において、外部からの指示に応じて遅延回路の遅延時間を変更することによって、ＶＣＯにより生成されるクロック信号のデューティ比を変更することができる。
【０００３】
一方、特許文献２には、ＰＬＬ回路と、ＰＬＬ回路の出力に接続される遅延回路とを有し、ＰＬＬ回路が出力するクロック信号を遅延させた遅延信号を制御信号として用いることによって、ＰＬＬが出力するクロック信号のデューティ比を変更することが可能なクロック生成回路が開示されている。さらに、特許文献２のクロック生成回路が有する遅延回路の遅延量を、多値の遅延制御信号によって多段階に制御することによって、所望のデューティ比に調整することが開示されている。
【０００４】
なお、特許文献３には、デューティ比が５０％からずれているクロック信号のデューティ比を５０％に近づけるためのデューティ調整回路が開示されている。より具体的に述べると、特許文献３に開示されたデューティ調整回路は、入力クロック信号をディレイラインによって遅延させた遅延信号を制御信号として用いることにより入力クロック信号のデューティ比を変更する。さらに、特許文献３に開示されたデューティ調整回路は、デューティ比調整後の出力クロック信号のデューティ比が所望のデューティ比、つまり５０％であるか否かを検出し、この検出結果に応じてディレイラインの遅延量を変更することで、出力クロック信号のデューティ比を調整する。しかしながら、特許文献３に開示されたデューティ調整回路は、入力クロック信号のデューティ比を５０％からずれた値に変更するためのものではなく、また、外部からの制御信号に応じてディレイラインの遅延量を変更する構成ではない。
【特許文献１】特開２０００−５９２１４号公報
【特許文献２】特開２００４−３４８５７３号公報
【特許文献３】特開２００３−２４３９７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した特許文献１に開示された技術、つまり、ＰＬＬ回路の内部に含まれるＶＣＯに遅延回路を接続し、外部からの指示に応じてクロック信号のデューティ比を変更する技術は、ＶＣＯが奇数段のインバータによって構成される場合にのみ有効である。また、デューティ比を変化させるための遅延回路がＰＬＬ回路の内部に設けられるために、ＩＰコアとして製品化されたＰＬＬ（ＰＬＬコア）に適用するためにはコアの修正が必要である。また、ＰＬＬコアの構成がブラックボックスである場合は、特許文献１に開示された技術を適用してＰＬＬが生成するクロック信号のデューティ比を変更することは困難である。
【０００６】
また、上述したように、特許文献２に開示されたクロック生成回路は、遅延回路を含む回路をＰＬＬ回路の出力に接続することによって、外部からの制御信号に応じて、ＰＬＬ回路により生成されるクロック信号のデューティ比を調整する。しかしながら、外部からの制御信号により所望のデューティ比のクロック信号が得られるよう調整を行っても、遅延回路等の製造プロセスのばらつきによって、所望のデューティ比が達成できない場合がある。特許文献２は、製造ばらつき等を考慮し、これらによるデューティ比の変動を補償して所望のデューティ比を達成するための技術を開示していない。
【課題を解決するための手段】
【０００７】
本発明にかかるクロックデューティ変更回路は、デューティ比が略５０％である入力クロック信号のデューティ比を外部から指示される目標値に変更して出力クロック信号として出力するものであり、デューティ調整回路と、デューティ比較回路と、デューティ補正回路とを有する。前記デューティ調整回路は、前記目標値を指示するために当該クロックデューティ変更回路の外部から入力される第１の制御信号及び当該クロックデューティ変更回路の内部において生成される第２の制御信号に基づいて決定される遅延時間だけ前記入力クロック信号を遅延させた遅延信号を生成する遅延選択回路、並びに、前記遅延信号と前記入力クロック信号とを用いた論理演算により前記出力クロック信号を生成する演算回路を有する。また、前記デューティ比較回路は、前記出力クロック信号のデューティ比が前記目標値と一致するか否かを判定する。さらに、前記デューティ補正回路は、前記デューティ比較回路による判定結果に応じて、前記出力クロック信号のデューティ比と前記目標値とのずれを減少させるよう前記遅延信号に与えられる遅延時間の補正量を示す前記第２の制御信号を生成する。
【０００８】
このように、本発明にかかるクロックデューティ変更回路は、ＰＬＬ回路等のクロック生成回路と独立した回路として構成され、ＰＬＬ回路等の出力段に接続されることにより、ＰＬＬ回路等が出力するクロック信号のデューティ比を所望の値に調整することができる。によって、ＰＬＬ回路から出力されるクロック信号のデューティ比を変更できる。このため、本発明にかかるクロックデューティ変更回路は、ＰＬＬ回路がどのような構成であるかに拠らず、汎用的に適用することができる。
【０００９】
さらに、本発明にかかるクロックデューティ変更回路は、デューティ比較回路において出力クロック信号のデューティ比を参照し、所望のデューティ比になるようにデューティ調整回路が有する遅延選択回路により生成される遅延信号の遅延時間を変更できる。このため、製造ばらつきによる出力クロック信号のデューティ比のずれを補償することができ、出力クロック信号のデューティ比と第１の制御信号により外部から指示されるデューティ比の目標値との間に生じる誤差を抑制することができる。
【発明の効果】
【００１０】
本発明により、ＰＬＬ回路等のクロック生成回路がどのような構成であるかに拠らずに汎用的に適用することができ、製造ばらつきによる出力クロック信号のデューティ比のずれを補償することができるクロックデューティ変更回路を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００１２】
発明の実施の形態１．
本実施の形態にかかるクロックデューティ変更回路１００の構成を図１に示す。クロックデューティ変更回路１００は、外部のＰＬＬ回路５００から入力されるデューティ比が略５０％に調整されたクロック信号ＰＬＬＣＫのデューティ比を、外部から入力される制御信号Ｓ［２：０］により指示される値に変更し、デューティ比変更後のクロック信号ＰＬＬＤを出力する回路である。
【００１３】
図１において、デューティ設定エンコーダ１は、外部から入力される３ビットの制御信号Ｓ［２：０］をエンコードし、１ビットの制御信号ｈｌ＿ｃｔ、及び２ビットの制御信号Ｙ［１：０］を生成する。ここで、制御信号Ｓ［２：０］は、外部からクロックデューティ変更回路１００に対して、出力クロック信号ＰＬＬＤのデューティ比の目標値を指示するための信号である。
【００１４】
制御信号Ｓ［２：０］の値と、出力クロック信号ＰＬＬＤのデューティ比の目標値との対応付けは任意であるが、その一例を図２に示す。本実施の形態では、制御信号Ｓ［２：０］を３ビット信号としているため、最大で８段階のデューティ比の目標値を設定可能である。図２の例では、制御信号Ｓ［２：０］が"０ｂ０００"である場合をデューティ比４５％に対応させ、制御信号Ｓ［２：０］の値が１増えるにつれて５％ずつデューティ比が大きくなることとし、制御信号Ｓ［２：０］が"０ｂ１１１"である場合をデューティ比７０％に対応させている。なお、本明細書ではプレフィックス"０ｂ"は、２進数を意味するものとする。より詳しく述べると、制御信号Ｓ［２：０］の値が、０ｂ０００、０ｂ００１、０ｂ０１０、及び０ｂ０１１であるときは、出力クロック信号ＰＬＬＤのＨｉｇｈレベルの期間がそれぞれ４５％、４０％、３５％、及び３０％に縮小されることを示す。一方、制御信号Ｓ［２：０］の値が、０ｂ１００、０ｂ１０１、０ｂ１１０、及び０ｂ１１１であるときは、出力クロック信号ＰＬＬＤのＨｉｇｈレベルの期間がそれぞれ５５％、６０％、６５％、及び７０％に増大されることを示す。
【００１５】
また、デューティ設定エンコーダ１により生成される２つの制御信号ｈｌ＿ｃｔ及び制御信号Ｙ［１：０］と、制御信号Ｓ［２：０］との対応関係の一例をそれぞれ図３及び４に示す。図３及び４の例では、制御信号Ｓ［２：０］の最上位ビットを制御信号ｈｌ＿ｃｔとし、制御信号Ｓ［２：０］の下位２ビットを制御信号Ｙ［１：０］としている。つまり、制御信号ｈｌ＿ｃｔの値が１であることは、デューティ比の増大（５０％より大）を意味し、制御信号ｈｌ＿ｃｔの値が０であることは、デューティ比の縮小（５０％より小）を意味する。また、制御信号Ｙ［１：０］の値は、その大きさによって、デューティ比５０％に対するデューティ比の増大度合い（＋５％〜＋２０％）又は縮小度合い（−５％〜−２０％）を示している。
【００１６】
なお、本実施の形態では、制御信号Ｓ［２：０］を３ビット信号とし、図２に示す８種類のデューティ比を指示するものとしたが、クロックデューティ変更回路１００によって調整されるデューティ比の値及びその数は任意である。また、制御信号Ｓ［２：０］のビット幅はデューティ比の調整数に応じて決定すればよい。
【００１７】
図１に示すデューティ調整回路２は、制御信号Ｓ［２：０］によって指定されるデューティ比に基づいて入力クロック信号ＰＬＬＣＫのデューティ比を調整し、デューティ比調整後の信号を出力クロック信号ＰＬＬＤとして出力する。より具体的に述べると、デューティ調整回路２は、外部から入力されるイネーブル信号ｄｅｌａｙｅｎ、及び入力クロック信号ＰＬＬＣＫを入力する。ここで、イネーブル信号ｄｅｌａｙｅｎは、デューティ比調整の開始又は停止を示す信号であり、たとえば、１ビットの論理信号であればよい。また、デューティ調整回路２は、デューティ設定エンコーダ１から制御信号ｈｌ＿ｃｔ及びＹ［１：０］を入力し、デューティ補正回路３から制御信号ｃｎｔｄ［２：０］を入力する。ここで、デューティ補正回路３により生成される制御信号ｃｎｔｄ［２：０］は、制御信号Ｓ［２：０］によって指定されるデューティ比の目標値と、出力クロック信号ＰＬＬＤのデューティ比とのずれの度合いを示す信号であり、言い換えると、デューティ調整回路２が有する遅延回路の遅延量を制御するための信号である。デューティ調整回路２は、制御信号ｈｌ＿ｃｔ及びＹ［１：０］に応じて入力クロック信号ＰＬＬＣＫのデューティ比を変更してクロック信号ＰＬＬＤを出力するとともに、制御信号ｃｎｔｄ［２：０］に応じて出力クロック信号ＰＬＬＤのデューティ比の微調整を行う。
【００１８】
デューティ補正回路３は、デューティ比較回路４が出力する制御信号Ｃに応じて、出力クロック信号ＰＬＬＤのデューティ比と制御信号Ｓ［２：０］によって指示されるデューティ比の目標値とのずれが小さくなるように制御信号ｃｎｔｄ［２：０］の値を決定する。
【００１９】
デューティ比較回路４は、出力クロック信号ＰＬＬＤのデューティ比がＳ［２：０］によって指示される目標値に合致するか否かを判定し、判定結果を制御信号Ｃとして出力する。
【００２０】
続いて、以下では、デューティ調整回路２、デューティ補正回路３、デューティ比較回路４について、具体的な構成例を示しながら詳細に説明する。デューティ調整回路２の構成例を図５に示す。図５において、遅延選択回路２０及び２１は、入力クロック信号ＰＬＬＣＫを遅延させて出力する回路である。遅延選択回路２０及び２１により入力クロック信号ＰＬＬＣＫに与えられる遅延量は、制御信号Ｙ［１：０］及びｃｎｔｄ［２：０］に応じて決定される。
【００２１】
ＯＲ回路２３は、遅延選択回路２１によって遅延されたクロック信号ｌｎｇと、元の入力クロック信号ＰＬＬＣＫを入力し、これらの論理和演算の結果を出力する。ＯＲ回路２３が出力するクロック信号ＣＫＬは、入力クロック信号ＰＬＬＣＫと同一周波数であり、かつ、入力クロック信号ＰＬＬＣＫのＨｉｇｈレベルの期間が拡大した、つまり、デューティ比が増大した信号となる。
【００２２】
ＡＮＤ回路２４は、遅延選択回路２０によって遅延されたクロック信号ｓｈｔをインバータ２２によって反転させた信号と、元の入力クロック信号ＰＬＬＣＫを入力し、これらの論理積演算の結果を出力する。ＡＮＤ回路２４が出力するクロック信号ＣＫＳは、入力クロック信号ＰＬＬＣＫと同一周波数であり、かつ、入力クロック信号ＰＬＬＣＫのＨｉｇｈレベルの期間が縮小した、つまり、デューティ比が縮小した信号となる。
【００２３】
セレクタ２５は、制御信号ｈｌ＿ｃｔに応じて、ＯＲ回路２３から入力されるクロック信号ＣＫＬ及びＡＮＤ回路２４から入力されるクロック信号ＣＫＳのいずれか一方を選択して出力する。セレクタ２５の選択ロジックは、図６に示す通りである。つまり、制御信号ｈｌ＿ｃｔの値が１であるときにクロック信号ＣＫＬを選択し、制御信号ｈｌ＿ｃｔの値が０であるときにクロック信号ＣＫＳを選択する。
【００２４】
セレクタ２６は、イネーブル信号ｄｅｌａｙｅｎに応じて、セレクタ２５の出力信号及び入力クロック信号ＰＬＬＣＫのいずれか一方を選択し、出力クロック信号ＰＬＬＤとして出力する。セレクタ２６の選択ロジックは、図７に示す通りである。つまり、イネーブル信号ｄｅｌａｙｅｎの値が１であるときにセレクタ２５の出力信号（デューティ比が変更されたクロック信号ＣＫＬ又はＣＫＳ）を選択する。一方、イネーブル信号ｄｅｌａｙｅｎの値が０であるときは、デューティ比変更を行わないものとして、入力クロック信号ＰＬＬＣＫを選択して出力する。
【００２５】
次に、図５に示した遅延選択回路２０の構成例を図８に示す。図５に示す遅延選択回路２０は、４つの遅延回路２００乃至２０３を有し、これら遅延回路２００乃至２０３は直列に接続されている。遅延回路２００乃至２０３の遅延量は、制御信号ｃｎｔｄ［２：０］に応じて変更可能である。例えば、遅延回路２００は、入力クロック信号ＰＬＬＣＫを入力し、制御信号ｃｎｔｄ［２：０］によって指示される遅延量だけ、信号ＰＬＬＣＫを遅延させた信号ｐｌｌｄｓ０を出力する。遅延回路２０１乃至２０３も遅延回路２００と同様に、入力信号を遅延させた信号ｐｌｌｄｓ１乃至ｐｌｌｄｓ３を出力する。
【００２６】
セレクタ２０４は、制御信号Ｙ［１：０］に応じて、遅延回路２００乃至２０３によって異なる遅延量を与えられた４通りのクロック信号ｐｌｌｄｓ０乃至ｐｌｌｄｓ３の中からいずれか１つを選択し、遅延クロック信号ｓｈｔとして出力する。セレクタ２０４の選択ロジックは図９に示す通りである。具体的には、制御信号Ｙ［１：０］の値が０ｂ００であるときに、４つの入力信号の中で遅延量が最も大きい信号ｐｌｌｄｓ３を選択する。一方、制御信号Ｙ［１：０］の値が０ｂ１１であるときに、４つの入力信号の中で遅延量が最も小さい信号ｐｌｌｄｓ０を選択する。
【００２７】
図８に示した遅延選択回路２０が有する遅延回路２００の構成例を図１０に示す。遅延回路２００は、入力クロック信号ＰＬＬＣＫのデューティ比を５０％より小さくするために、入力クロック信号ＰＬＬＣＫを遅延させた遅延信号ｐｌｌｄｓ０を生成するものである。図１０の遅延回路２００は、複数のバッファ２００１が直列に接続されたディレイライン２００２を有する。セレクタ２００３は、制御信号ｃｎｔｄ［２：０］に応じて、ディレイライン２００２の異なる５箇所から分配される遅延信号ｄｓ００乃至ｄｓ０４のうちのいずれか１つを選択し、選択された遅延信号を遅延信号ｐｌｌｄｓ０として出力する。
【００２８】
ここで、制御信号Ｓ［２：０］によって指示されるデューティ比をｄｕｓ％とし、クロック信号ＰＬＬＣＫの周期をＰｐｅｒとし、図５に示したインバータ２２の通過時間をｔｈ０、図９に示したセレクタ２０４の通過時間をｔｈ５とすると、遅延信号ｐｌｌｄｓ０の入力クロック信号ＰＬＬＣＫに対する遅延時間Δｐｌｌｄｓ０は、以下の（１）式に示す値である必要がある。
Δpllds0 = Pper * dus/100 - th0 - th5       （１）
しかし、製造プロセスのばらつきによって、製造されたクロックデューティ変更回路１００のΔｐｌｌｄｓ０にずれが生じる場合がある。Δｐｌｌｄｓ０の値が（１）式に示した所望の値からずれると、出力クロック信号ＰＬＬＤのデューティ比が制御信号Ｓ［２：０］によって指示されるデューティ比の目標値からずれてしまう。このような、製造ならつきに起因する出力クロック信号ＰＬＬＤのデューティ比の誤差を抑制するために、遅延回路２００により遅延信号ｐｌｌｄｓ０に与えられる遅延時間は、複数通りに、具体的には５通りに変更可能である。
【００２９】
例えば、制御信号Ｓ［２：０］の値が０ｂ０１１であるとき、図２よりデューティ比の目標値は３０％である。このとき、図４、８、及び９より、遅延選択回路２０の出力として遅延信号ｐｌｌｄｓ０が必要とされる。そこで、遅延信号ｐｌｌｄｓ０の製造ばらつきに起因するずれを抑制するために、図１０に示す遅延回路２００は、以下の（２）〜（６）式に示す遅延時間が異なる５通りの遅延信号ｐｌｌｄｓ０を出力可能とする。
Δpllds0_0 = Pper * 30/100 - th0 - th5 - α0 = Δds00 + th6  （２）
Δpllds0_1 = Pper * 30/100 - th0 - th5 - α1 = Δds01 + th6  （３）
Δpllds0_2 = Pper * 30/100 - th0 - th5 = Δds02 + th6        （４）
Δpllds0_3 = Pper * 30/100 - th0 - th5 + α2 = Δds03 + th6  （５）
Δpllds0_4 = Pper * 30/100 - th0 - th5 + α3 = Δds04 + th6  （６）
（２）〜（６）式において、ｔｈ６はセレクタ２００３の通過時間、Δｄｓ００乃至Δｄｓ０４はそれぞれ、入力ロック信号ＰＬＬＣＫに対する遅延信号ｄｓ００乃至ｄｓ０４の遅延時間である。また、α０乃至α３は任意の値である。なお、図１０に示す遅延回路２００の構成は一例であって、例えば、遅延時間Δｐｌｌｄｓ０の調整可能数は５段階に限られない。また、デューティ補正回路３により生成される制御信号ｃｎｔｄ［２：０］のビット幅は、遅延回路２００乃至２０３における遅延時間の調整可能数に応じて決定されればよい。
【００３０】
図８に示した遅延選択回路２０が有する遅延回路２０１乃至２０３の構成は、図１０に示した遅延回路２００の構成と同様とすればよい。遅延回路２００乃至２０３の構成を一般化して図１２に示す。図１２に示す遅延回路は、複数のバッファ２００４が直列に接続されたディレイライン２００５を有する。セレクタ２００６は、制御信号ｃｎｔｄ［２：０］に応じて、ディレイライン２００５の異なる５箇所から分配される遅延信号ｄｓＸ０乃至ｄｓＸ４のうちのいずれか１つを選択し、選択された遅延信号を遅延信号ｐｌｌｄｓＸとして出力する。これにより、図１２に示す遅延回路は、以下の（７）〜（１１）式に示す５通りの遅延時間の遅延信号ｐｌｌｄｓＸを出力可能である。
ΔplldsX_0 = Pper * dus/100 - th0 - th5 - α0 = ΔdsX0 + th7  （７）
ΔplldsX_1 = Pper * dus/100 - th0 - th5 - α1 = ΔdsX1 + th7  （８）
ΔplldsX_2 = Pper * dus/100 - th0 - th5 = ΔdsX2 + th7        （９）
ΔplldsX_3 = Pper * dus/100 - th0 - th5 + α2 = ΔdsX3 + th7  （１０）
ΔplldsX_4 = Pper * dus/100 - th0 - th5 + α3 = ΔdsX4 + th7  （１１）
なお、ｄｕｓ（％）は、制御信号Ｓ［２：０］により指示される５０％より小さいデューティ比である。ｔｈ７は、セレクタ２００６の通過時間である。また、ΔｄｓＸ０乃至ΔｄｓＸ４はそれぞれ、入力信号ｉｎｓに対する遅延信号ｄｓＸ０乃至ｄｓＸ４の遅延時間である。また、セレクタ２００６の制御信号ｃｎｔｄ［２：０］に基づく選択ロジックは、図１３に示す通りである。
【００３１】
次に、図５に示したデューティ調整回路２が有する遅延選択回路２１の構成例を図１４に示す。なお、図１４の構成は、図８に示した遅延選択回路２０の構成と同様であるため、図８と重複する部分についての詳細な説明を省略する。セレクタ２１４は、制御信号Ｙ［１：０］に応じて、遅延回路２１０乃至２１３によって異なる遅延量を与えられた４通りのクロック信号ｐｌｌｄｌ０乃至ｐｌｌｄｌ３の中から１つを選択し、遅延クロック信号ｌｎｇとして出力する。セレクタ２１４の選択ロジックは図１５に示す通りである。
【００３２】
図１６は、図１４に示した遅延選択回路２１が有する遅延回路２１０乃至２１３の構成を、図１２と同様に一般化して示したものである。図１６の遅延回路は、バッファ２１０１が直列接続されたディレイライン２１０２によって入力信号ｉｎｌを遅延させることにより、５通りの遅延信号ｄｌＸ０乃至ｄｌＸ４を生成する。セレクタ２１０３は、制御信号ｃｎｔｄ［２：０］に応じて、ディレイライン２１０２の異なる５箇所から分配される遅延信号ｄｌＸ０乃至ｄｌＸ４の中から１つを選択し、選択された遅延信号を遅延信号ｐｌｌｄｌＸとして出力する。これにより、図１６に示す遅延回路は、以下の（１２）〜（１６）式に示す５通りの遅延時間の遅延信号ｐｌｌｄｌＸを出力可能である。
ΔplldlX_0 = Pper * (dul-50)/100 - th8 - β0 = ΔdlX0 + th9  （１２）
ΔplldlX_1 = Pper * (dul-50)/100 - th8 - β1 = ΔdlX1 + th9  （１３）
ΔplldlX_2 = Pper * (dul-50)/100 - th8 = ΔdlX2 + th9        （１４）
ΔplldlX_3 = Pper * (dul-50)/100 - th8 + β2 = ΔdlX3 + th9  （１５）
ΔplldlX_4 = Pper * (dul-50)/100 - th8 + β3 = ΔdlX4 + th9  （１６）
なお、ｄｕｌ（％）は、制御信号Ｓ［２：０］により指示される５０％より大きいデューティ比である。β０乃至β３は任意の値である。ｔｈ８は、図１４のセレクタ２１４の通過時間である。ｔｈ９は、図１６のセレクタ２１０３の通過時間である。ΔｄｌＸ０乃至ΔｄｌＸ４はそれぞれ、入力信号ｉｎｌに対する遅延信号ｄｌＸ０乃至ｄｌＸ４の遅延時間である。また、セレクタ２１０３の制御信号ｃｎｔｄ［２：０］に基づく選択ロジックは、図１７に示す通りである。
【００３３】
次に、デューティ補正回路３の構成例を図１８に示す。図１８において、制御回路３０は、デューティ比較回路４から入力される制御信号Ｃと、出力信号ｃｎｔｄ［２：０］をもとに、入力クロック信号ＰＬＬＣＫの１周期Ｐｐｅｒごとに信号ｃｎｔ[２：０]を生成する。フリップフロップ３１は、制御回路３０から出力される信号ｃｎｔ[２:０]を入力クロック信号ＰＬＬＣＫの立ち上がりでラッチして、これを出力する。一方、フリップフロップ３２は、制御回路３０から出力される信号ｃｎｔ[２：０］を入力クロック信号ＰＬＬＣＫの立ち下がりでラッチして、これを出力する。セレクタ３３は、フリップフロップ３１の出力信号ｃｎｔｄｓ［２：０］及びフリップフロップ３２の出力信号ｃｎｔｄｌ［２：０］を入力し、制御信号ｈｌ＿ｃｔに応じて、ｃｎｔｄｓ［２：０］及びｃｎｔｄｌ［２：０］のいずれか一方を選択して制御信号ｃｎｔｄ［２：０］として出力する。セレクタ３３の選択ロジックは図１９に示すとおりである。つまり、制御信号Ｓ［２：０］によって指示されるデューティ比が５０％より小さい場合、制御信号ｈｌ＿ｃｔの値は０であるため、セレクタ３３によってｃｎｔｄｓ[２：０]が選択される。一方、制御信号Ｓ［２：０］によって指示されるデューティ比が５０％より大きい場合、制御信号ｈｌ＿ｃｔの値は１であるため、セレクタ３３によってｃｎｔｄｌ[２：０]が選択される。
【００３４】
次に、デューティ比較回路４の構成例を図２０に示す。Ｄフリップフロップ（ＤＦＦ）４０は、その反転Ｑ出力（ＱＢ）がＤ入力（Ｄ）に帰還接続されており、クロック端子（ＣＫ）には入力クロック信号ＰＬＬＣＫが入力される。このように構成されたＤＦＦ４０は、入力クロック信号ＰＬＬＣＫの立ち上がりエッジでＤＦＦ４０のＱ出力が反転するＴフリップフロップとして動作する。このため、ＤＦＦ４０は分周器として動作し、ＤＦＦ４０のＱ出力より出力される信号ｃｋｄｉｖは、入力クロック信号ＰＬＬＣＫを２分周した信号となる。
【００３５】
期待値生成部４１は、制御信号Ｓ［２：０］、及びＤＦＦ４０から出力される信号ｃｋｄｉｖを遅延させて信号ｃｋｄｉｖｄを生成する。ＤＦＦ４２のデータ入力端子（Ｄ）には、期待値生成部４１から信号ｃｋｄｉｖｄが入力される。また、ＤＦＦ４２のクロック端子（ＣＫ）には、クロックデューティ変更回路１００の出力クロック信号ＰＬＬＤが入力される。ＤＦＦ４２は、出力クロック信号ＰＬＬＤの立ち下がりエッジで信号ｃｋｄｉｖｄをラッチしてＱ出力（Ｑ）に出力する。
【００３６】
ＥＸＯＲ回路４３は、ＤＦＦ４２のＱ出力端子から出力される信号と、期待値生成部４１より出力される信号ｃｋｄｉｖｄを入力して、これらの間の排他的論理和を演算する。すなわち、ＥＸＯＲ回路４３は、ＤＦＦ４２のＱ出力端子から出力される信号と、期待値生成部４１より出力される信号ｃｋｄｉｖｄとの論理値が一致する場合に論理レベルが"１"の信号を出力し、これらが不一致である場合に論理レベルが"０"の信号を出力する。これにより、出力クロック信号ＰＬＬＤが、制御信号Ｓ［２：０］により指定される所望のデューティ比に調整されているか否かを判定することができる。具体的には、ＥＸＯＲ回路４３の出力が１であることによって、出力クロック信号ＰＬＬＤが所望のデューティ比に調整されていると判定できる。一方、ＥＸＯＲ回路４３の出力が０であることによって、出力クロック信号ＰＬＬＤが所望のデューティ比に調整されていないと判定できる。
【００３７】
期待値生成部４１の構成例を図２１に示す。制御信号Ｓ［２：０］によって５０％より小さいデューティ比ｄｕｓ％が指定される場合、期待値生成部４１は、入力信号ｃｋｄｉｖを以下の（１７）式に示す遅延時間Δｃｋｄｉｖだけ遅延させなければならない。また、制御信号Ｓ［２：０］によって５０％より大きいデューティ比ｄｕｌ％が指定される場合は、期待値生成部４１は、入力信号ｃｋｄｉｖを以下の（１８）式に示す遅延時間Δｃｋｄｉｖだけ遅延させなければならない。したがって、期待値生成部４１は、制御信号Ｓ［２：０］の値に応じて、遅延時間Δｃｋｄｉｖの大きさを変更する必要がある。なお、ｓｅｔｕｐ４２は、ＤＦＦ４２のセットアップ時間である。また、ｔｈ１は図５のＡＮＤ回路２４の通過時間、ｔｈ２は図５のＯＲ回路２３の通過時間、ｔｈ３は図５のセレクタ２５の通過時間、ｔｈ４は図５のセレクタ２６の通過時間、ｔｈ１０は図２０のＤＦＦ４０の通過時間である。
Δckdiv = Pper * dus/100 - setup42 + th1 + th3 + th4 - th10  （１７）
Δckdiv = Pper * dul/100 - setup42 + th2 + th3 + th4 - th10  （１８）
【００３８】
図２１に示す構成例では、期待値生成部４１は、遅延回路４１０、インバータ４１１及び４１２、ＡＮＤ回路４１３及び４１４、並びにＯＲ回路４１５を有する。遅延回路４１０は、入力信号ｃｋｄｉｖを遅延させて遅延信号ｃｋｄｉｖｏを出力する。遅延回路４１０により入力信号ｃｋｄｉｖに与えられる遅延時間Δｃｋｄｉｖｏは、制御信号Ｓ［２：０］によって５０％より小さいデューティ比ｄｕｓ％が指定される場合は以下の（１９）式で表される、また、制御信号Ｓ［２：０］によって５０％より大きいデューティ比ｄｕｌ％が指定される場合の遅延時間Δｃｋｄｉｖｏは、以下の（２０）式で表される。ここで、Δ４１４は、ＡＮＤ回路４１４の通過時間である。Δ４１５は、ＯＲ回路４１５の通過時間である。
Δckdivo = Pper * dus/100 - $setup + th1 + th3 + th4 - th10 -Δ414 -Δ415（１９）
Δckdivo = Pper * dul/100 - $setup + th2 + th3 + th4 - th10 -Δ414 -Δ415（２０）
【００３９】
期待値生成部４１が有する遅延回路４１０の構成例を図２２に示す。デューティ比較回路４において、出力クロック信号ＰＬＬＤが制御信号Ｓ［２：０］により指示される所望のデューティ比ｄｕｓ％又はｄｕｌ％に調整されているか否か判定するためには、期待値となる信号ｃｋｄｉｖｄを必要とする。信号ｃｋｄｉｖｄは、上述したように、期待値生成部４１への入力信号ｃｋｄｉｖを（１７）式又は（１８）式に示した遅延時間だけ遅延させた信号である。したがって、遅延回路４１０は、制御信号Ｓ［２：０］により指示されるデューティ比に応じた遅延時間を選択的に生成できる必要がある。そこで、図２２の遅延回路４１０は、インバータ４１６が直列接続されたディレイライン４１７によって入力信号ｃｋｄｉｖを遅延させることにより、制御信号Ｓ［２：０］により指示される８通りのデューティ比に対応した、８通りの遅延信号ｄ０乃至ｄ７を生成する構成としている。入力信号ｃｋｄｉｖに対する遅延信号ｄ０乃至ｄ７の遅延時間Δｄ０乃至Δｄ７は、以下の（２１）〜（２８）式により表される。ここで、ｔｈ１２は、セレクタ４１８の通過時間である。
Δd0 = Pper * 30/100 - setup42 + th1 + th3 + th4 - th10 -Δ414 -Δ415 - th12（２１）
Δd1 = Pper * 35/100 - setup42 + th1 + th3 + th4 - th10 -Δ414 -Δ415 - th12（２２）
Δd2 = Pper * 40/100 - setup42 + th1 + th3 + th4 - th10 -Δ414 -Δ415 - th12（２３）
Δd3 = Pper * 45/100 - setup42 + th1 + th3 + th4 - th10 -Δ414 -Δ415 - th12（２４）
Δd4 = Pper * 55/100 - setup42 + th2 + th3 + th4 - th10 -Δ414 -Δ415 - th12（２５）
Δd5 = Pper * 60/100 - setup42 + th2 + th3 + th4 - th10 -Δ414 -Δ415 - th12（２６）
Δd6 = Pper * 65/100 - setup42 + th2 + th3 + th4 - th10 -Δ414 -Δ415 - th12（２７）
Δd7 = Pper * 70/100 - setup42 + th2 + th3 + th4 - th10 -Δ414 -Δ415 - th12（２８）
【００４０】
図２２に示すセレクタ４１８は、ディレイライン４１７により生成される８通りの遅延信号ｄ０乃至ｄ７の中から、制御信号Ｓ［２：０］により指示されるデューティ比に対応する遅延信号を選択し、選択された信号を遅延信号ｃｋｄｉｖｏとして出力する。セレクタ４１８の選択ロジックは図２３に示す通りである。
【００４１】
続いて以下では、本実施の形態にかかるクロックデューティ変更回路１００の動作について詳細に説明する。図２４は、クロックデューティ変更回路１００により、入力クロック信号ＰＬＬＣＫのデューティ比を縮小させる場合、言い換えると、入力クロック信号ＰＬＬＣＫのＨｉｇｈレベルの期間を縮小させる場合を示したタイミングチャートである。
【００４２】
図２４の例では、制御信号Ｓ［２：０］の値が０ｂ００１に設定されており、出力クロック信号ＰＬＬＤのデューティ比の設定値は４０％である。期間Ｔ１の始めにイネーブル信号ｄｅｌｙａｅｎの値が０ｂ１に設定されて、入力クロック信号ＰＬＬＣＫに対するデューティ比の調整が開始される。このとき、デューティ調整回路２に入力される制御信号ｃｎｔｄ［２：０］の初期値は０ｂ０００であり、デューティ調整回路２は、Ｓ［２：０］及びｃｎｔｄ［２：０］の設定値に応じてデューティ比調整を行って出力クロック信号ＰＬＬＤを出力する。期間Ｔ１においては、デューティ比較回路４により、出力クロック信号ＰＬＬＤが所望の値（４０％）に調整されていないと判定され、制御信号Ｃの値は０ｂ０にセットされる。デューティ補正回路３は、デューティ比較回路４から入力される制御信号Ｃに応じて、期間Ｔ１の終わりまでに、ｃｎｔｄ［２：０］の値を０ｂ００１に更新する。
【００４３】
次に、期間Ｔ２における入力クロック信号ＰＬＬＣＫの立ち上がりにより、更新された制御信号ｃｎｔｄ［２：０］の値がデューティ調整回路２に取り込まれ、デューティ調整回路２は、ｃｎｔｄ［２：０］の更新された値に応じてデューティ比調整を行って出力クロック信号ＰＬＬＤを出力する。このような調整が入力クロック信号ＰＬＬＣＫのクロックサイクル毎に繰り返し行われ、図２４の例では、期間Ｔ３において出力クロック信号ＰＬＬＤのデューティ比が所望の値（４０％）に収束し、デューティ比較回路４より出力される制御信号Ｃの値が０ｂ１にセットされる。また、デューティ補正回路３より出力される制御信号ｃｎｔｄ［２：０］の値が、出力クロック信号ＰＬＬＤのデューティ比の収束が得られた現在の値のまま維持される。
【００４４】
一方、図２５は、クロックデューティ変更回路１００により、入力クロック信号ＰＬＬＣＫのデューティ比を増大させる場合、言い換えると、入力クロック信号ＰＬＬＣＫのＨｉｇｈレベルの期間を増大させる場合を示したタイミングチャートである。図２５の例では、制御信号Ｓ［２：０］の値が０ｂ１１０に設定されており、出力クロック信号ＰＬＬＤのデューティ比の設定値は６０％である。
【００４５】
期間Ｔｎ１の始めにイネーブル信号ｄｅｌｙａｅｎの値が０ｂ１に設定されて、入力クロック信号ＰＬＬＣＫに対するデューティ比の調整が開始される。このとき、デューティ調整回路２に入力される制御信号ｃｎｔｄ［２：０］の初期値は０ｂ０００であり、デューティ調整回路２は、Ｓ［２：０］及びｃｎｔｄ［２：０］の設定値に応じてデューティ比調整を行って出力クロック信号ＰＬＬＤを出力する。期間Ｔｎ１においては、デューティ比較回路４によって、出力クロック信号ＰＬＬＤが所望の値（６０％）に調整されていないと判定され、制御信号Ｃの値は０ｂ０にセットされる。デューティ補正回路３は、デューティ比較回路４から入力される制御信号Ｃに応じて、期間Ｔｎ１の終わりまでに、ｃｎｔｄ［２：０］の値を０ｂ００１に更新する。
【００４６】
次に、期間Ｔｎ２における入力クロック信号ＰＬＬＣＫの立ち下がり時に、更新された制御信号ｃｎｔｄ［２：０］の値がデューティ調整回路２に取り込まれ、デューティ調整回路２は、ｃｎｔｄ［２：０］の更新された値に応じてデューティ比調整を行って出力クロック信号ＰＬＬＤを出力する。このような調整が入力クロック信号ＰＬＬＣＫのクロックサイクル毎に繰り返し行われ、図２５の例では、期間Ｔｎ３において出力クロック信号ＰＬＬＤのデューティ比が所望の値（６０％）に収束し、デューティ比較回路４より出力される制御信号Ｃの値が０ｂ１にセットされる。また、デューティ補正回路３より出力される制御信号ｃｎｔｄ［２：０］の値が、出力クロック信号ＰＬＬＤのデューティ比の収束が得られた現在の値のまま維持される。
【００４７】
次に、図５に示したデューティ調整回路２の動作を図２６及び２７のタイミングチャートを用いて説明する。図２６は、入力クロック信号ＰＬＬＣＫのデューティ比を増大させる場合を示したタイミングチャートである。入力クロック信号ＰＬＬＣＫのＨｉｇｈレベル期間を増大させる場合は、制御信号ｈｌ＿ｃｔの値が０ｂ１にセットされ、図５に示すセレクタ２５によって信号ｌｎｇ及びＣＫＬの側が出力信号に選択される。なお、制御信号Ｓ［２：０］により５０％より大きいデューティ比ｄｕｌ％が指示される時の遅延選択回路２１より出力される信号ｌｎｇの遅延時間Δｌｎｇｄｕｌは、以下の（２９）式により表される。
Δlngdul = Pper * (dul-50)/100              （２９）
【００４８】
（２９）式から分かるように、Ｓ［２：０］により指示されるデューティ比が変更されると、Δｌｎｇｄｕｌも変更しなければならない。具体的には、デューティ比５５％の場合の信号ｌｎｇの遅延時間Δｌｎｇ５５は、Ｐｐｅｒ×（５５−５０）／１００となる。また、デューティ比６０％の場合の信号ｌｎｇの遅延時間Δｌｎｇ６０は、Ｐｐｅｒ×（６０−５０）／１００となる。また、デューティ比６５％の場合の信号ｌｎｇの遅延時間Δｌｎｇ６５は、Ｐｐｅｒ×（６５−５０）／１００となる。また、デューティ比７０％の場合の信号ｌｎｇの遅延時間Δｌｎｇ７０は、Ｐｐｅｒ×（７０−５０）／１００となる。図５に示す遅延選択回路２１は、制御信号Ｙ［１：０］を参照することにより、制御信号Ｓ［２：０］により指示されるデューティ比に対応するΔｌｎｇｄｕｌを選択している。
【００４９】
さらに、製造プロセスのばらつきや、製造後の劣化により、遅延時間Δｌｎｇ５５、Δｌｎｇ６０、Δｌｎｇ６５、Δｌｎｇ７０にずれが生じる場合がある。このような延時間Δｌｎｇ５５、Δｌｎｇ６０、Δｌｎｇ６５、Δｌｎｇ７０のずれによって出力クロック信号ＰＬＬＤのデューティ比が制御信号Ｓ［２：０］により指示される値からずれることを抑制するために、図５に示した遅延選択回路２１は、（１２）〜（１６）式に示したように、デューティ比ごとに５通りの遅延時間をもつ信号ｌｎｇを出力可能としている。遅延時間Δｌｎｇｄｕｌの具体的な値を列挙すると以下のようになる。まず、デューティ比の設定値が５５％であるときは、Δｌｎｇ５５−β０、Δｌｎｇ５５−β１、Δｌｎｇ５５、Δｌｎｇ５５＋β２、及びΔｌｎｇ５５＋β３の５通りである。また、デューティ比の設定値が６０％であるときは、Δｌｎｇ６０−β０、Δｌｎｇ６０−β１、Δｌｎｇ６０、Δｌｎｇ６０＋β２、及びΔｌｎｇ６０＋β３の５通りである。また、デューティ比の設定値が６５％であるときは、Δｌｎｇ６５−β０、Δｌｎｇ６５−β１、Δｌｎｇ６５、Δｌｎｇ６５＋β２、及びΔｌｎｇ６５＋β３の５通りである。また、デューティ比の設定値が７０％であるときは、Δｌｎｇ７０−β０、Δｌｎｇ７０−β１、Δｌｎｇ７０、Δｌｎｇ７０＋β２、及びΔｌｎｇ７０＋β３の５通りである。
【００５０】
デューティ調整回路２が有する遅延選択回路２１は、制御信号Ｙ［１：０］と制御信号ｃｎｔｄ［２：０］に応じて、出力信号ｌｎｇの遅延時間Δｌｎｇｄｕｌを選択する。図２６の例では、制御信号Ｓ［２：０］の値が０ｂ１０１であってデューティ比６０％が指示されている。図２６の期間Ｔｎ２において、デューティ調整回路２に入力される制御信号ｃｎｔｄ［２：０］の値は０ｂ０１０であり、信号ｌｎｇの遅延時間ΔｌｎｇｄｕｌはΔｌｎｇ６０である。次に、期間Ｔｎ３では、デューティ調整回路２に入力される制御信号ｃｎｔｄ［２：０］の値は０ｂ０１１であり、信号ｌｎｇの遅延時間ΔｌｎｇｄｕｌはΔｌｎｇ６０＋β２に増加する。このようにして生成される信号ｌｎｇをもとに、信号ＣＫＬが生成され、さらに出力クロック信号ＰＬＬＤが生成される。
【００５１】
一方、図２７は、入力クロック信号ＰＬＬＣＫのデューティ比を縮小させる場合を示したタイミングチャートである。入力クロック信号ＰＬＬＣＫのＨｉｇｈレベル期間を縮小させる場合は、制御信号ｈｌ＿ｃｔの値が０ｂ０にセットされ、図５に示すセレクタ２５によって信号ｓｈｔ及びＣＫＳの側が出力信号に選択される。制御信号Ｓ［２：０］により５０％より小さいデューティ比ｄｕｓ％が指示される時の遅延選択回路２０より出力される信号ｓｈｔの遅延時間Δｓｈｔｄｕｓは、以下の（３０）式により表される。
Δshtdus = Pper * dus/100 - th0              （３０）
【００５２】
図５に示す遅延選択回路２０は、遅延選択回路２１と同様に、デューティ比ごとに５通りの遅延時間をもつ信号ｓｈｔを出力可能としている。信号ｓｈｔの遅延時間Δｓｈｔｄｕｓの具体的な値を列挙すると以下のようになる。まず、デューティ比の設定値が４５％であるときは、Δｓｈｔ４５−α０、Δｓｈｔ４５−α１、Δｓｈｔ４５、Δｓｈｔ４５＋α２、及びΔｓｈｔ４５＋α３の５通りである。また、デューティ比の設定値が４０％であるときは、Δｓｈｔ４０−α０、Δｓｈｔ４０−α１、Δｓｈｔ４０、Δｓｈｔ４０＋α２、及びΔｓｈｔ４０＋α３の５通りである。また、デューティ比の設定値が３５％であるときは、Δｓｈｔ３５−α０、Δｓｈｔ３５−α１、Δｓｈｔ３５、Δｓｈｔ３５＋α２、及びΔｓｈｔ３５＋α３の５通りである。また、デューティ比の設定値が３０％であるときは、Δｓｈｔ３０−α０、Δｓｈｔ３０−α１、Δｓｈｔ３０、Δｓｈｔ３０＋α２、及びΔｓｈｔ３０＋α３の５通りである。
【００５３】
デューティ調整回路２が有する遅延選択回路２０は、制御信号Ｙ［１：０］と制御信号ｃｎｔｄ［２：０］に応じて、出力信号ｓｈｔの遅延時間Δｓｈｔｄｕｓを選択する。図２７の例では、制御信号Ｓ［２：０］の値が０ｂ０１０であってデューティ比３５％が指示されている。図２７の期間Ｔ２において、デューティ調整回路２に入力される制御信号ｃｎｔｄ［２：０］の値は０ｂ００１であり、信号ｓｈｔの遅延時間ΔｓｈｔｄｕｓはΔｓｈｔ３５−α１である。次に、期間Ｔ３では、デューティ調整回路２に入力される制御信号ｃｎｔｄ［２：０］の値は０ｂ０１０であり、信号ｓｈｔの遅延時間ΔｓｈｔｄｕｓはΔｌｎｇ３５に増加する。このようにして生成される信号ｓｈｔをもとに、信号ＣＫＳが生成され、さらに出力クロック信号ＰＬＬＤが生成される。
【００５４】
次に、図８に示した遅延選択回路２０の動作の詳細を、図２８のタイミングチャートを用いて説明する。図２８は、入力クロック信号ＰＬＬＣＫのデューティ比を縮小させる場合を示したタイミングチャートである。遅延選択回路２０は、上述した（３０）式に示す遅延時間Δｓｈｔｄｕｓだけ入力クロック信号ＰＬＬＣＫを遅延させた信号ｓｈｔを出力する必要がある。また、制御信号Ｓ［２：０］の値に応じて信号ｓｈｔの遅延時間を変更する必要がある。このため、図８の遅延選択回路２０は、Δｓｈｔｄｕｓの算出式にしたがって入力クロック信号ＰＬＬＣＫを遅延させた複数の遅延信号を生成し、制御信号Ｓ［２：０］から得られる信号Ｙ［１：０］に応じて、複数の遅延信号から１の信号を選択して信号ｓｈｔとして出力する構成を採用している。
【００５５】
制御信号Ｓ［２：０］によって指示される５０％より小さいデューティ比の値は任意であるが、本実施の形態では、３０％、３５％、４０％、４５％の４通りのデューティ比を指示可能としている。そこで、図８の遅延選択回路２０は、信号ｓｈｔの遅延時間を以下の（３１）〜（３４）式に示す４通りから選択できる必要がある。
Δsht30 = Pper * 30/100 - th0        （３１）
Δsht35 = Pper * 35/100 - th0        （３２）
Δsht40 = Pper * 40/100 - th0        （３３）
Δsht45 = Pper * 45/100 - th0        （３４）
【００５６】
図８の遅延選択回路２０は、４つの遅延回路２００乃至２０３を順に通過させることによって、遅延時間の異なる４つの遅延信号ｐｌｌｄｓ０乃至ｐｌｌｄｓ３を生成する。当然に、遅延回路の通過段数が大きいほど遅延時間が大きくなるため、遅延信号ｐｌｌｄｓ０乃至ｐｌｌｄｓ３のそれぞれの遅延時間Δｐｌｌｄｓ０乃至Δｐｌｌｄｓ３の大小関係は、Δｐｌｌｄｓ０＜Δｐｌｌｄｓ１＜Δｐｌｌｄｓ２＜Δｐｌｌｄｓ３＜Ｐｐｅｒ／２でなければならない。ここで、Ｐｐｅｒは、入力クロック信号ＰＬＬＣＫの周期である。Δｐｌｌｄｓ０乃至Δｐｌｌｄｓ３を具体的に示すと、以下の（３５）〜（３８）式となる。
Δpllds0 = Pper * 30/100 - th0 - th5        （３５）
Δpllds1 = Pper * 35/100 - th0 - th5        （３６）
Δpllds2 = Pper * 40/100 - th0 - th5        （３７）
Δpllds3 = Pper * 45/100 - th0 - th5        （３８）
【００５７】
また、出力クロック信号ＰＬＬＤにおいてＨｉｇｈレベル期間を縮小させるほど、信号ｓｈｔの遅延時間を小さくする必要がある。したがって、図９に示したように、遅延選択回路２０が有するセレクタ２０４は、制御信号Ｙ［１：０］の値が０ｂ１１であり、デューティ比の設定値が３０％である場合に、遅延回路２００から出力される遅延信号ｐｌｌｄｓ０を選択する。また、製造ばらつき等による出力クロック信号ＰＬＬＤのデューティ比のずれを補償するために、図１０及び１２に示したように、遅延回路２００乃至２０３はそれぞれ５通りの遅延時間を選択的に生成できるよう構成されている。具体的には、遅延回路２００は、（３９）〜（４３）式に示す５通りの遅延時間を選択可能である。
Δpllds0_0 = Pper * 30/100 - th0 - th5 - α0 = Δsht30 - th5 - α0   （３９）
Δpllds0_1 = Pper * 30/100 - th0 - th5 - α1 = Δsht30 - th5 - α1   （４０）
Δpllds0_2 = Pper * 30/100 - th0 - th5 = Δsht30 - th5               （４１）
Δpllds0_3 = Pper * 30/100 - th0 - th5 + α2 = Δsht30 - th5 + α2   （４２）
Δpllds0_4 = Pper * 30/100 - th0 - th5 + α3 = Δsht30 - th5 + α3   （４３）
【００５８】
遅延回路２０１は、（４４）〜（４８）式に示す５通りの遅延時間を選択可能である。
Δpllds1_0 = Pper * 35/100 - th0 - th5 - α0 = Δsht35 - th5 - α0   （４４）
Δpllds1_1 = Pper * 35/100 - th0 - th5 - α1 = Δsht35 - th5 - α1   （４５）
Δpllds1_2 = Pper * 35/100 - th0 - th5 = Δsht35 - th5               （４６）
Δpllds1_3 = Pper * 35/100 - th0 - th5 + α2 = Δsht35 - th5 + α2   （４７）
Δpllds1_4 = Pper * 35/100 - th0 - th5 + α3 = Δsht35 - th5 + α3   （４８）
【００５９】
遅延回路２０２は、（４９）〜（５３）式に示す５通りの遅延時間を選択可能である。
Δpllds2_0 = Pper * 40/100 - th0 - th5 - α0 = Δsht40 - th5 - α0   （４９）
Δpllds2_1 = Pper * 40/100 - th0 - th5 - α1 = Δsht40 - th5 - α1   （５０）
Δpllds2_2 = Pper * 40/100 - th0 - th5 = Δsht40 - th5               （５１）
Δpllds2_3 = Pper * 40/100 - th0 - th5 + α2 = Δsht40 - th5 + α2   （５２）
Δpllds2_4 = Pper * 40/100 - th0 - th5 + α3 = Δsht40 - th5 + α3   （５３）
【００６０】
遅延回路２０３は、（５４）〜（５８）式に示す５通りの遅延時間を選択可能である。
Δpllds3_0 = Pper * 45/100 - th0 - th5 - α0 = Δsht45 - th5 - α0   （５４）
Δpllds3_1 = Pper * 45/100 - th0 - th5 - α1 = Δsht45 - th5 - α1   （５５）
Δpllds3_2 = Pper * 45/100 - th0 - th5 = Δsht45 - th5               （５６）
Δpllds3_3 = Pper * 45/100 - th0 - th5 + α2 = Δsht45 - th5 + α2   （５７）
Δpllds3_4 = Pper * 45/100 - th0 - th5 + α3 = Δsht45 - th5 + α3   （５８）
【００６１】
遅延回路２００乃至２０３は、入力ロック信号ＰＬＬＣＫの立ち上がりで変化する制御信号ｃｎｔｄ［２：０］の値をもとに、出力クロック信号ＰＬＬＤのデューティ比と制御信号Ｓ［２：０］により指示される設定値とのずれを小さくできる遅延時間を決定し、遅延信号ｐｌｌｄｓ０乃至ｐｌｌｄｓ３をセレクタ２０４に出力する。セレクタ２０４は、図９に示すロジックにしたがって、出力信号ｓｈｔを決定する。図２８の例では、制御信号Ｓ［２：０］の値は０ｂ０１０であり、デューティ比３５％が指示されている。このため、信号ｓｈｔとして遅延信号ｐｌｌｄｓ１が選択される。なお、制御信号ｃｎｔｄ［２：０］は、入力クロック信号ＰＬＬＣＫの立ち上がりで変化し、このｃｎｔｄ［２：０］の値によって、ｐｌｌｄｓ０乃至ｐｌｌｄｓ３の遅延時間が変更される。例えば、期間Ｔ１１のとき、ｃｎｔｄ［２：０］の値は０ｂ０１０であるから、信号ｐｌｌｄｓ１の遅延時間は、Δｓｈｔ３５−ｔｈ５である。また、期間Ｔ１２のとき、ｃｎｔｄ［２：０］の値は０ｂ０１１であるから、信号ｐｌｌｄｓ１の遅延時間は、Δｓｈｔ３５−ｔｈ５＋α２である。
【００６２】
次に、図１４に示した遅延選択回路２１の動作の詳細を、図２９のタイミングチャートを用いて説明する。図２９は、入力クロック信号ＰＬＬＣＫのデューティ比を増大させる場合を示したタイミングチャートである。遅延選択回路２１は、上述した（２９）式に示す遅延時間Δｌｎｇｄｕｌだけ入力クロック信号ＰＬＬＣＫを遅延させた信号ｌｎｇを出力する必要がある。また、制御信号Ｓ［２：０］の値に応じて信号ｌｎｇの遅延時間を変更する必要がある。このため、図１４の遅延選択回路２１は、Δｌｎｇｄｕｌの算出式にしたがって入力クロック信号ＰＬＬＣＫを遅延させた複数の遅延信号を生成し、制御信号Ｓ［２：０］から得られる信号Ｙ［１：０］に応じて、複数の遅延信号から１の信号を選択して信号ｌｎｇとして出力する構成を採用している。
【００６３】
制御信号Ｓ［２：０］によって指示される５０％より大きいデューティ比の値は任意であるが、本実施の形態では、５５％、６０％、６５％、７０％の４通りのデューティ比を指示可能としている。そこで、図１４の遅延選択回路２１は、信号ｌｎｇの遅延時間を以下の（５９）〜（６２）式に示す４通りから選択できる必要がある。
Δlng55 = Pper * (55-50)/100        （５９）
Δlng60 = Pper * (60-50)/100        （６０）
Δlng65 = Pper * (65-50)/100        （６１）
Δlng70 = Pper * (70-50)/100        （６２）
【００６４】
図１４の遅延選択回路２１は、４つの遅延回路２１０乃至２１３を順に通過させることによって、遅延時間の異なる４つの遅延信号ｐｌｌｄｌ０乃至ｐｌｌｄｌ３を生成する。当然に、遅延回路の通過段数が大きいほど遅延時間が大きくなるため、遅延信号ｐｌｌｄｌ０乃至ｐｌｌｄｌ３のそれぞれの遅延時間Δｐｌｌｄｌ０乃至Δｐｌｌｄｌ３の大小関係は、Δｐｌｌｄｌ０＜Δｐｌｌｄｌ１＜Δｐｌｌｄｌ２＜Δｐｌｌｄｌ３＜Ｐｐｅｒ／２でなければならない。ここで、Ｐｐｅｒは、入力クロック信号ＰＬＬＣＫの周期である。Δｐｌｌｄｌ０乃至Δｐｌｌｄｌ３を具体的に示すと、以下の（６３）〜（６６）式となる。
Δpllds0 = Pper * (55-50)/100 - th8        （６３）
Δpllds1 = Pper * (60-50)/100 - th8        （６４）
Δpllds2 = Pper * (65-50)/100 - th8        （６５）
Δpllds3 = Pper * (70-50)/100 - th8        （６６）
【００６５】
また、出力クロック信号ＰＬＬＤにおいてＨｉｇｈレベル期間を増大させるほど、信号ｌｎｇの遅延時間を大きくする必要がある。したがって、図１５に示したように、遅延選択回路２１が有するセレクタ２１４は、制御信号Ｙ［１：０］の値が０ｂ１１であり、デューティ比の設定値が７０％である場合に、遅延回路２１３から出力される遅延信号ｐｌｌｄｌ３を選択している。また、製造ばらつき等による出力クロック信号ＰＬＬＤのデューティ比のずれを補償するために、図１６に示したように、遅延回路２１０乃至２１３はそれぞれ５通りの遅延時間を選択できるよう構成されている。具体的には、遅延回路２１０は、（６７）〜（７１）式に示す５通りの遅延時間を選択可能である。
Δplldl0_0 = Pper * (55-50)/100 - th8 - β0 = Δlng55 - th8 - β0   （６７）
Δplldl0_1 = Pper * (55-50)/100 - th8 - β1 = Δlng55 - th8 - β1   （６８）
Δplldl0_2 = Pper * (55-50)/100 - th8 = Δlng55 - th8                (６９）
Δplldl0_3 = Pper * (55-50)/100 - th8 + β2 = Δlng55 - th8 + β2    （７０）
Δplldl0_4 = Pper * (55-50)/100 - th8 + β3 = Δlng55 - th8 + β3    （７１）
【００６６】
遅延回路２１１は、（７２）〜（７６）式に示す５通りの遅延時間を選択可能である。
Δplldl1_0 = Pper * (60-50)/100 - th8 - β0 = Δlng60 - th8 - β0   （７２）
Δplldl1_1 = Pper * (60-50)/100 - th8 - β1 = Δlng60 - th8 - β1   （７３）
Δplldl1_2 = Pper * (60-50)/100 - th8 = Δlng60 - th8                (７４）
Δplldl1_3 = Pper * (60-50)/100 - th8 + β2 = Δlng60 - th8 + β2    （７５）
Δplldl1_4 = Pper * (60-50)/100 - th8 + β3 = Δlng60 - th8 + β3    （７６）
【００６７】
遅延回路２１２は、（７７）〜（８１）式に示す５通りの遅延時間を選択可能である。
Δplldl0_0 = Pper * (65-50)/100 - th8 - β0 = Δlng65 - th8 - β0   （７７）
Δplldl0_1 = Pper * (65-50)/100 - th8 - β1 = Δlng65 - th8 - β1   （７８）
Δplldl0_2 = Pper * (65-50)/100 - th8 = Δlng65 - th8                (７９）
Δplldl0_3 = Pper * (65-50)/100 - th8 + β2 = Δlng65 - th8 + β2    （８０）
Δplldl0_4 = Pper * (65-50)/100 - th8 + β3 = Δlng65 - th8 + β3    （８１）
【００６８】
遅延回路２１３は、（８２）〜（８６）式に示す５通りの遅延時間を選択可能である。
Δplldl1_0 = Pper * (70-50)/100 - th8 - β0 = Δlng70 - th8 - β0   （８２）
Δplldl1_1 = Pper * (70-50)/100 - th8 - β1 = Δlng70 - th8 - β1   （８３）
Δplldl1_2 = Pper * (70-50)/100 - th8 = Δlng70 - th8                (８４）
Δplldl1_3 = Pper * (70-50)/100 - th8 + β2 = Δlng70 - th8 + β2    （８５）
Δplldl1_4 = Pper * (70-50)/100 - th8 + β3 = Δlng70 - th8 + β3    （８６）
【００６９】
遅延回路２１０乃至２１３は、入力ロック信号ＰＬＬＣＫの立ち下がりで変化する制御信号ｃｎｔｄ［２：０］の値をもとに、出力クロック信号ＰＬＬＤのデューティ比と制御信号Ｓ［２：０］により指示される設定値とのずれを小さくできる遅延時間を決定して遅延信号ｐｌｌｄｌ０乃至ｐｌｌｄｌ３をセレクタ２１４に出力する。セレクタ２１４は、図１５に示すロジックにしたがって、出力信号ｌｎｇを決定する。図２９の例では、制御信号Ｓ［２：０］の値は０ｂ１１０であり、デューティ比６５％が指示されている。このため、信号ｌｎｇとして遅延信号ｐｌｌｄｌ２が選択される。なお、制御信号ｃｎｔｄ［２：０］は、入力クロック信号ＰＬＬＣＫの立ち下がりで変化し、このｃｎｔｄ［２：０］の値によって、ｐｌｌｄｌ０乃至ｐｌｌｄｌ３の遅延時間が変更される。例えば、期間Ｔｎ１２のとき、ｃｎｔｄ［２：０］の値は０ｂ０１０であるから、信号ｐｌｌｄｌ２の遅延時間は、Δｌｎｇ６５−ｔｈ８である。また、期間Ｔｎ１３のとき、ｃｎｔｄ［２：０］の値は０ｂ０１１であるから、信号ｐｌｌｄｌ２の遅延時間は、Δｌｎｇ６５−ｔｈ８＋β２である。
【００７０】
次に、図１０に示した遅延回路２００の動作の詳細を、図３０のタイミングチャートを用いて説明する。遅延回路２００は、ディレイライン２００２によって遅延時間の異なる５つの遅延信号ｄｓ００乃至ｄｓ０４を生成する。遅延信号ｄｓ００乃至ｄｓ０４それぞれの入力クロック信号ＰＬＬＣＫに対する遅延時間は、通過するバッファ２００１の数を変えることにより任意に決定することができる。ただし、これらの大小関係は、Δｄｓ００＜Δｄｓ０１＜Δｄｓ０２＜Δｄｓ０３＜Δｄｓ０４＜Ｐｐｅｒ／２である必要がある。
【００７１】
図３０のタイミングチャートでは、期間Ｔ２のとき制御信号ｃｎｔｄ［２：０］の値が０ｂ００１であるから、セレクタ２００３は、図１１のロジックに従って遅延信号ｄｓ０１を出力信号ｐｌｌｄｓ０に選択する。また、期間Ｔ３のとき制御信号ｃｎｔｄ［２：０］の値が０ｂ０１０であるから、セレクタ２００３は、図１１のロジックに従って遅延信号ｄｓ０２を出力信号ｐｌｌｄｓ０に選択する。
【００７２】
遅延回路２０１乃至２０３の動作は、上述した遅延回路２００の動作と同様である。これらを一般化した図１２の遅延回路の構成に対応するタイミングチャートを図３１に示す。図３１のタイミングチャートでは、期間Ｔｘ２のとき制御信号ｃｎｔｄ［２：０］の値が０ｂ００１であるから、セレクタ２００６は、図１３のロジックに従って遅延信号ｄｓＸ１を出力信号ｐｌｌｄｓＸに選択する。また、期間Ｔｘ３のとき制御信号ｃｎｔｄ［２：０］の値が０ｂ０１０であるから、セレクタ２００６は、図１３のロジックに従って遅延信号ｄｓＸ２を出力信号ｐｌｌｄｓＸに選択する。
【００７３】
次に、図１６に示した遅延回路２１０乃至２１３の動作の詳細を、図３２のタイミングチャートを用いて説明する。図１６の遅延回路２１０乃至２１３は、ディレイライン２１０２によって遅延時間の異なる５つの遅延信号ｄｌ0Ｘ０乃至ｄｌＸ４を生成する。遅延信号ｄｌＸ０乃至ｄｌＸ４それぞれの入力クロック信号ＰＬＬＣＫに対する遅延時間は、通過するバッファ２１０１の数を変えることにより任意に決定することができる。ただし、これらの大小関係は、ΔｄｌＸ０＜ΔｄｌＸ１＜ΔｄｌＸ２＜ΔｄｌＸ３＜ΔｄｌＸ４＜Ｐｐｅｒ／２である必要がある。
【００７４】
制御信号Ｓ［２：０］によって５０％より大きいデューティ比ｄｕｌ％が指示される場合、制御信号ｃｎｔｄ［２：０］は、入力クロック信号ＰＬＬＣＫの立ち下がりで変化する。図３２のチャートでは、期間Ｔｎｘ２のとき制御信号ｃｎｔｄ［２：０］の値が０ｂ００１であるから、セレクタ２１０３は、図１７のロジックに従って遅延信号ｄｌＸ１を出力信号ｐｌｌｄｌＸに選択する。また、期間Ｔｎｘ３のとき制御信号ｃｎｔｄ［２：０］の値が０ｂ０１０であるから、セレクタ２１０３は、図１７のロジックに従って遅延信号ｄｌＸ２を出力信号ｐｌｌｄｌＸに選択する。
【００７５】
次に、図１８に示したデューティ補正回路３の動作の詳細を、図３３及び３４のタイミングチャートを用いて説明する。図３３は、入力ロック信号ＰＬＬＣＫのデューティ比を縮小させる場合について示している。入力ロック信号ＰＬＬＣＫのデューティ比を減少させる場合は、制御信号ｈｌ＿ｃｔの値は０ｂ０となる。したがって、図１９に示したセレクタ３３は、図１９のロジックに従って、ｃｎｔｄｓ［２：０］を制御信号ｃｎｔｄ［２：０］として選択する。図３３の期間Ｔ２では、制御回路３０が、フィードバックされた期間Ｔ１におけるｃｎｔｄ［２：０］の値と、制御信号Ｃの値を用いて、新たな信号ｃｎｔ［２：０］の値を決定する。そして、次の期間Ｔ３における入力クロック信号ＰＬＬＣＫの立ち上がりで、フリップフロップ３１が期間Ｔ２で決定されたｃｎｔ［２：０］の値をラッチし、これをセレクタ３３に信号ｃｎｔｄｓ［２：０］として出力する。セレクタ３３は、信号ｃｎｔｄｓ［２：０］を選択しているから、自身の通過時間ｔｈ１１だけ遅れて更新されたｃｎｔｄｓ［２：０］の値を出力する。
【００７６】
一方、図３４は、入力ロック信号ＰＬＬＣＫのデューティ比を増大させる場合について示している。入力ロック信号ＰＬＬＣＫのデューティ比を増大させる場合は、制御信号ｈｌ＿ｃｔの値は０ｂ１となる。したがって、図１９に示したセレクタ３３は、図１９のロジックに従って、ｃｎｔｄｌ［２：０］を制御信号ｃｎｔｄ［２：０］として選択する。図３４の期間Ｔｎ１１では、制御回路３０が、フィードバックされた期間Ｔｎ１０におけるｃｎｔｄ［２：０］の値と、制御信号Ｃの値を用いて、新たな信号ｃｎｔ［２：０］の値を決定する。そして、次の期間Ｔｎ１２における入力クロック信号ＰＬＬＣＫの立ち下がりで、フリップフロップ３２が期間Ｔ２で決定されたｃｎｔ［２：０］の値をラッチし、これをセレクタ３３に信号ｃｎｔｄｌ［２：０］として出力する。セレクタ３３は、信号ｃｎｔｄｌ［２：０］を選択しているから、自身の通過時間ｔｈ１１だけ遅れて更新されたｃｎｔｄｌ［２：０］の値を出力する。
【００７７】
次に、図２０に示したデューティ比較回路４の動作の詳細を、図３５及び３６のタイミングチャートを用いて説明する。図３５は、入力ロック信号ＰＬＬＣＫのデューティ比を縮小させる場合について示している。この場合における入力クロック信号ＰＬＬＣＫの立ち上がりから信号ｃｋｄｉｖｄの立ち上がりまでの時間、及び、入力クロック信号ＰＬＬＣＫの立ち上がりから信号ｃｋｄｉｖｄの立ち下がりまでの時間に相当するΔｃｋｄｉｖｄは、以下の（８７）式により表される。なお、上述したように、ｄｕｓ（％）は、５０％より小さいデューティ比を表す。また、ｓｅｔｕｐ４２は、ＤＦＦ４２のセットアップ時間である。また、ｔｈ１は図５のＡＮＤ回路２４の通過時間、ｔｈ３は図５のセレクタ２５の通過時間、ｔｈ４は図５のセレクタ２６の通過時間である。
Δckdivd = Pper * dus/100 - setup42 + th1 + th3 + th4   （８７）
【００７８】
図３５の例では、制御信号Ｓ［２：０］の値が０ｂ００１であるから、デューティ比の設定値は４０％である。図３５の期間Ｔ１乃至Ｔ３においては、出力クロック信号ＰＬＬＤのＨｉｇｈレベルの期間ΔＰｔ１乃至ΔＰｔ３が、入力クロック信号ＰＬＬＣＫの周期Ｐｐｅｒの４０％を下回っており、目標のデューティ比が達成されていない。なお、図２０のＤＦＦ４２は、出力クロック信号ＰＬＬＤの立ち下がりエッジをトリガとして期待値生成部４１の出力信号ｃｋｄｉｖｄの値をラッチする。このため、期間Ｔ１では、ＤＦＦ４２は、期待値生成部４１の出力信号ｃｋｄｉｖｄが更新される前の値をラッチすることになる。また、期間Ｔ２では、信号ｃｋｄｉｖｄのホールド時間が十分でないために、ＤＦＦ４２のホールドエラーが生じる。また、期間Ｔ３では、信号ｃｋｄｉｖｄのセットアップ時間が十分でないために、ＤＦＦ４２のセットアップエラーが生じる。この結果、期間Ｔ１乃至Ｔ３における制御信号Ｃの値は０ｂ０となる。
【００７９】
図３５の期間Ｔ４乃至Ｔ６では、出力クロック信号ＰＬＬＤのＨｉｇｈレベルの期間ΔＰｔ４乃至ΔＰｔ６が、入力クロック信号ＰＬＬＣＫ周期Ｐｐｅｒの４０％に調整されており、目標のデューティ比が達成されている。この場合は、ＤＦＦ４２によって、期待値生成部４１により更新された出力信号ｃｋｄｉｖｄの値がラッチされる。このため、期間Ｔ４乃至Ｔ６における制御信号Ｃの値は０ｂ１に収束する。つまり、制御信号Ｃの論理値によって、出力クロック信号ＰＬＬＤのデューティ比が制御信号Ｓ［２：０］により指示される目標値に収束したか否かを判断することができる。
【００８０】
一方、図３６は、入力ロック信号ＰＬＬＣＫのデューティ比を増大させる場合について示している。この場合における入力クロック信号ＰＬＬＣＫの立ち上がりから信号ｃｋｄｉｖｄの立ち上がりまでの時間、及び、入力クロック信号ＰＬＬＣＫの立ち上がりから信号ｃｋｄｉｖｄの立ち下がりまでの時間に相当するΔｃｋｄｉｖｄは、以下の（８８）式により表される。なお、上述したように、ｄｕｌ（％）は、５０％より大きいデューティ比を表す。また、ｓｅｔｕｐ４２は、ＤＦＦ４２のセットアップ時間である。また、ｔｈ２は図５のＯＲ回路２３の通過時間、ｔｈ３は図５のセレクタ２５の通過時間、ｔｈ４は図５のセレクタ２６の通過時間である。
Δckdivd = Pper * dul/100 - setup42 + th2 + th3 + th4   （８８）
【００８１】
図３６の例では、制御信号Ｓ［２：０］の値が０ｂ１１０であるから、デューティ比の設定値は６５％である。図３６の期間Ｔｎ１乃至Ｔｎ３においては、出力クロック信号ＰＬＬＤのＨｉｇｈレベルの期間ΔＰｔｎ１乃至ΔＰｔｎ３が、入力クロック信号ＰＬＬＣＫの周期Ｐｐｅｒの６５％を下回っており、目標のデューティ比が達成されていない。この場合、期間Ｔｎ１では、ＤＦＦ４２は、期待値生成部４１の出力信号ｃｋｄｉｖｄが更新される前の値をラッチすることになる。また、期間Ｔｎ２では、信号ｃｋｄｉｖｄのホールド時間が十分でないために、ＤＦＦ４２のホールドエラーが生じる。また、期間Ｔ３では、信号ｃｋｄｉｖｄのセットアップ時間が十分でないために、ＤＦＦ４２のセットアップエラーが生じる。この結果、期間Ｔｎ１乃至Ｔｎ３における制御信号Ｃの値は０ｂ０となる。
【００８２】
図３６の期間Ｔｎ４乃至Ｔｎ６では、出力クロック信号ＰＬＬＤのＨｉｇｈレベルの期間ΔＰｔｎ４乃至ΔＰｔｎ６が、入力クロック信号ＰＬＬＣＫ周期Ｐｐｅｒの６５％に調整されており、目標のデューティ比が達成されている。この場合は、ＤＦＦ４２によって、期待値生成部４１により更新された出力信号ｃｋｄｉｖｄの値がラッチされる。このため、期間Ｔｎ４乃至Ｔｎ６における制御信号Ｃの値は０ｂ１に収束する。つまり、制御信号Ｃの論理値によって、出力クロック信号ＰＬＬＤのデューティ比が制御信号Ｓ［２：０］により指示される目標値に収束したか否かを判断することができる。
【００８３】
次に、図２１に示した期待値生成部４１の動作を、図３７のタイミングチャートを用いて説明する。上述したように、期待値生成部４１は、入力される信号ｃｋｄｉｖを遅延させ、遅延信号ｃｋｄｉｖｄを出力する。入力信号ｃｋｄｉｖに対する遅延信号ｃｋｄｉｖｄの遅延時間Δｃｋｄｉｖは、（１７）及び（１８）式に示した通りである。図３７の例では、期間Ｔ１乃至Ｔ３における制御信号Ｓ［２：０］の値が０ｂ００１であるから、デューティ比の設定値は４０％である。このため、Δｃｋｄｉｖは、（１７）式においてｄｕｓ（％）を４０（％）とした値に調整される。一方、期間Ｔ４において制御信号Ｓ［２：０］の値が０ｂ１１０に変化し、デューティ比の設定値は６５％となる。このため、期間Ｔ５及びＴ６では、Δｃｋｄｉｖは、（１８）式においてｄｕｌ（％）を６５（％）とした値に調整される。
【００８４】
次に、図２２に示した遅延回路４１０の動作を、図３８のタイミングチャートを用いて説明する。上述したように、遅延回路４１０は、入力される信号ｃｋｄｉｖを遅延させ、遅延信号ｃｋｄｉｖｏを出力する。入力信号ｃｋｄｉｖに対する遅延信号ｃｋｄｉｖｄｏの遅延時間Δｃｋｄｉｖｏは、（１９）及び（２０）式に示した通りである。図３８の例では、期間Ｔ１乃至Ｔ３における制御信号Ｓ［２：０］の値が０ｂ００１であるから、デューティ比の設定値は４０％である。このため、Δｃｋｄｉｖｏは、（１９）式においてｄｕｓ（％）を４０（％）とした値に調整される。具体的には、セレクタ４１８により、図２３に示すロジックにしたがって、遅延信号ｄ２が出力信号ｃｋｄｉｖｏに選択される。
【００８５】
一方、図３８の期間Ｔ４において制御信号Ｓ［２：０］の値が０ｂ１１０に変化し、デューティ比の設定値は６５％となる。このため、期間Ｔ５及びＴ６では、Δｃｋｄｉｖｏは、（２０）式においてｄｕｌ（％）を６５（％）とした値に調整される。具体的には、セレクタ４１８により、図２３に示すロジックにしたがって、遅延信号ｄ６が出力信号ｃｋｄｉｖｏに選択される。
【００８６】
上述したように、本実施の形態にかかるクロックデューティ変更回路１００は、ＰＬＬ回路等のクロック生成回路と独立した回路として構成され、ＰＬＬ回路等の出力段に接続されることにより、ＰＬＬ回路等が出力するクロック信号のデューティ比を所望の値に調整することができる。このため、クロックデューティ変更回路１００は、ＰＬＬ回路がどのような構成であるかに拠らず、汎用的に適用することができる。
【００８７】
また、本実施の形態にかかるクロックデューティ変更回路１００は、外部から入力される制御信号Ｓ［２：０］のビット幅により調整可能なデューティ比の数を表している。このため、制御信号Ｓ［２：０］のビット幅によって調整可能なデューティ比の数を任意の数に決めることができ、制御信号Ｓ［２：０］のビット幅を変更することによって、調整可能なデューティ比の数を容易に変更することができる。
【００８８】
また、本実施の形態において具体的な構成例として示したものは、バッファ回路を直列に接続したディレイラインを主に使用して構成されている（図１２、１６及び２２を参照）。このような簡易な構成を有する回路を中心としてクロックデューティ変更回路１００を構成することより、クロックデューティ変更回路１００により調整されるデューティ比の数や値を変更する場合に、回路の変更が容易となる。
【００８９】
また、実施の形態にかかるクロックデューティ変更回路１００は、デューティ比の変更を行う際に、デューティ比較回路４によって逐次、期待値との比較を行っている。これにより、製造ばらつきによる出力クロック信号ＰＬＬＤのデューティ比のずれを補償することができ、出力クロック信号ＰＬＬＤのデューティ比と制御信号Ｓ［２：０］により指示されるデューティ比の目標値との間に生じる誤差を抑制できる。
【００９０】
なお、上述した構成例では、デューティ調整回路２が２つの遅延選択回路２０及び２１を有する構成を示した。しかしながら、これら２つの遅延選択回路２０及び２１を１つの遅延選択回路に共通化し、共通化された遅延選択回路の出力線を分岐させてインバータ２２及びＯＲ回路２３に入力するよう構成してもよい。このような構成により回路規模を縮小できる。
【００９１】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態にかかるクロックデューティ変更回路の構成図である。
【図２】制御信号Ｓ［２：０］とデューティ比の目標値との対応を示す図である。
【図３】制御信号Ｓ［２：０］と制御信号ｈｌ＿ｃｔの対応を示す図表である。
【図４】制御信号Ｓ［２：０］と制御信号Ｙ［１：０］の対応を示す図表である。
【図５】本発明の実施の形態にかかるクロックデューティ変更回路が有するデューティ調整回路の構成図である。
【図６】セレクタ２５の選択ロジックを示す図表である。
【図７】セレクタ２６の選択ロジックを示す図表である。
【図８】本発明の実施の形態にかかるクロックデューティ変更回路が有する遅延選択回路の構成図である。
【図９】セレクタ２０４の選択ロジックを示す図表である。
【図１０】遅延選択回路が有する遅延回路の構成図である。
【図１１】セレクタ２００３の選択ロジックを示す図表である。
【図１２】遅延選択回路が有する遅延回路の構成図である。
【図１３】セレクタ２００６の選択ロジックを示す図表である。
【図１４】本発明の実施の形態にかかるクロックデューティ変更回路が有する遅延選択回路の構成図である。
【図１５】セレクタ２１４の選択ロジックを示す図表である。
【図１６】遅延選択回路が有する遅延回路の構成図である。
【図１７】セレクタ２１０３の選択ロジックを示す図表である。
【図１８】本発明の実施の形態にかかるクロックデューティ変更回路が有するデューティ補正回路の構成図である。
【図１９】セレクタ３３の選択ロジックを示す図表である。
【図２０】本発明の実施の形態にかかるクロックデューティ変更回路が有するデューティ比較回路の構成図である。
【図２１】デューティ比較回路が有する期待値生成部の構成図である。
【図２２】期待値生成部が有する遅延回路の構成図である。
【図２３】セレクタ４１８の選択ロジックを示す図表である。
【図２４】本発明の実施の形態にかかるクロックデューティ変更回路の動作を示すタイミングチャートである。
【図２５】本発明の実施の形態にかかるクロックデューティ変更回路の動作を示すタイミングチャートである。
【図２６】本発明の実施の形態にかかるクロックデューティ変更回路が有するデューティ調整回路の動作を示すタイミングチャートである。
【図２７】デューティ調整回路の動作を示すタイミングチャートである。
【図２８】デューティ調整回路が有する遅延選択回路の動作を示すタイミングチャートである。
【図２９】デューティ調整回路が有する遅延選択回路の動作を示すタイミングチャートである。
【図３０】遅延選択回路が有する遅延回路の動作を示すタイミングチャートである。
【図３１】遅延選択回路が有する遅延回路の動作を示すタイミングチャートである。
【図３２】遅延選択回路が有する遅延回路の動作を示すタイミングチャートである。
【図３３】本発明の実施の形態にかかるクロックデューティ変更回路が有するデューティ補正回路の動作を示すタイミングチャートである。
【図３４】本発明の実施の形態にかかるクロックデューティ変更回路が有するデューティ補正回路の動作を示すタイミングチャートである。
【図３５】本発明の実施の形態にかかるクロックデューティ変更回路が有するデューティ比較回路の動作を示すタイミングチャートである。
【図３６】本発明の実施の形態にかかるクロックデューティ変更回路が有するデューティ比較回路の動作を示すタイミングチャートである。
【図３７】デューティ比較回路が有する期待値生成部の動作を示すタイミングチャートである。
【図３８】期待値生成部が有する遅延回路の動作を示すタイミングチャートである。
【符号の説明】
【００９３】
１００  クロックデューティ変更回路
１  デューティ設定エンコーダ
２  デューティ調整回路
３  デューティ補正回路
４  デューティ比較回路
２０、２１  遅延選択回路
２２  インバータ
２３  ＯＲ回路
２４  ＡＮＤ回路
２５、２６  セレクタ
２００〜２０３  遅延回路
２０４  セレクタ
２１０〜２１３  遅延回路
２１４  セレクタ
２００１  バッファ
２００２  ディレイライン
２００３  セレクタ
２００４  バッファ
２００５  ディレイライン
２００６  セレクタ
２１０１  バッファ
２１０２  ディレイライン
２１０３  セレクタ
３０  制御回路
３１、３２  フリップフロップ
３３  セレクタ
４０、４２  Ｄフリップフロップ
４１  期待値生成部
４３  ＥＸＯＲ回路
４１０  遅延回路
４１１、４１２  インバータ
４１３、４１４  ＡＮＤ回路
４１５  ＯＲ回路
４１６インバータ
４１７  ディレイライン
４１８  セレクタ
【図１】
2008160610.tif 000003
【図２】
2008160610.tif 000004
【図３】
2008160610.tif 000005
【図４】
2008160610.tif 000006
【図５】
2008160610.tif 000007
【図６】
2008160610.tif 000008
【図７】
2008160610.tif 000009
【図８】
2008160610.tif 000010
【図９】
2008160610.tif 000011
【図１０】
2008160610.tif 000012
【図１１】
2008160610.tif 000013
【図１２】
2008160610.tif 000014
【図１３】
2008160610.tif 000015
【図１４】
2008160610.tif 000016
【図１５】
2008160610.tif 000017
【図１６】
2008160610.tif 000018
【図１７】
2008160610.tif 000019
【図１８】
2008160610.tif 000020
【図１９】
2008160610.tif 000021
【図２０】
2008160610.tif 000022
【図２１】
2008160610.tif 000023
【図２２】
2008160610.tif 000024
【図２３】
2008160610.tif 000025
【図２４】
2008160610.tif 000026
【図２５】
2008160610.tif 000027
【図２６】
2008160610.tif 000028
【図２７】
2008160610.tif 000029
【図２８】
2008160610.tif 000030
【図２９】
2008160610.tif 000031
【図３０】
2008160610.tif 000032
【図３１】
2008160610.tif 000033
【図３２】
2008160610.tif 000034
【図３３】
2008160610.tif 000035
【図３４】
2008160610.tif 000036
【図３５】
2008160610.tif 000037
【図３６】
2008160610.tif 000038
【図３７】
2008160610.tif 000039
【図３８】
2008160610.tif 000040