(57)【要約】【課題】歪みチャネルＭＯＳＦＥＴを有するＣＭＯＳＦＥの製造工程内で、特性の劣化をきたすことなくＰＮＰバイポーラトランジスタを形成する。【解決手段】素子分離層１１によって分離されたベース領域１２Ｃの周辺に、歪みチャネルＭＯＳＦＥＴの歪み付与半導体領域２７の形成を阻止する阻止層を、ＣＭＯＳのゲート電極部の形成と同一工程で形成し、これによって歪み付与半導体領域２７のエピタキシャル成長と同時に形成されるエミッタ領域１２Ｅが素子分離層１１から離間してエピタキシャル成長されるようにする。このようにしてエミッタ領域１２Ｅが素子分離層１１に接して形成される場合の欠陥発生を回避して、トランジスタ特性の向上を、工程数を増加させることなく構成することができるようにする。【選択図】図１
2008021671.tif 000002
【特許請求の範囲】
【請求項１】
歪みチャネルＭＯＳＦＥＴ（絶縁ゲート形電界効果トランジスタ）を有するＣＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）と縦型または横型バイポーラトランジスタとが共通の半導体基板に素子分離層によって分離形成され、
上記歪みチャネルＭＯＳＦＥＴは、ゲートを挟んで配置されるソースないしはドレイン領域に上記チャネルに歪みを与える歪み付与半導体領域を有し、
上記バイポーラトランジスタのベース領域が、上記半導体基板表面側で上記素子分離層によって分離された分離ベース領域を有し、
該分離ベース領域に、上記バイポーラトランジスタのエミッタ領域、もしくはエミッタ領域とコレクタ領域とが形成され、
上記分離ベース領域を分離する上記素子分離層と、該素子分離層に隣接する上記エミッタ領域もしくはコレクタ領域との間の上記分離ベース領域上に、上記歪み付与半導体領域と同一半導体を選択的に形成する選択的形成のマスク層が形成され、
該マスク層が上記ＣＭＯＳＦＥＴのゲート電極部と同一構成のマスク層とされた
ことを特徴とする半導体集積回路装置。
【請求項２】
上記歪み付与半導体領域は上記半導体基板と異なる格子定数を有する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記歪み付与半導体領域と上記半導体基板との格子定数差が、０．４％以上とされた
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
上記半導体基板がシリコン（Ｓｉ）単結晶基板であり、上記歪み付与半導体領域および上記エミッタ領域が、不純物ドープがされたＳｉＧｅエピタキシャル成長層より成る
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
上記ＣＭＯＳＦＥＴのＰチャネルＭＯＳＦＥＴが歪みチャネルＭＯＳＦＥＴであり、バイポーラトランジスタがＰＮＰトランジスタである
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
上記バイポーラトランジスタのエミッタ領域と、該エミッタ領域の上記半導体の選択的形成のマスク層とが電気的に接続されて成る
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項７】
歪みチャネルＭＯＳＦＥＴ（絶縁ゲート形電界効果トランジスタ）を有するＣＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）と縦型または横型バイポーラトランジスタとが共通の半導体基板に素子分離層によって分離された半導体集積回路装置の製造方法であって、
第１導電型の半導体基板に上記バイポーラトランジスタのベース領域を上記半導体基板表面側で分離するベース領域の分離領域を形成する素子分離層を含む上記素子分離層を形成する工程と、
上記ＣＭＯＳＦＥＴの第１導電型チャネルのＭＯＳＦＥＴの第２導電型の第１のウェル領域と、バイポーラトランジスタのベース領域とを同時に形成する工程と、
上記ＣＭＯＳＦＥＴの第２導電型チャネルのＭＯＳＦＥＴの第１導電型の第２のウェル領域を形成する工程と、
上記第１および第２の導電型チャネルのＭＯＳＦＥＴのゲート電極部と、上記ベース領域の分離領域の周辺部上に該分離領域に半導体の選択的形成のマスク層とを同時形成する工程と、
該マスク層と上記ゲート電極部をマスクとして、上記歪み付与半導体層と、上記エミッタ領域もしくはエミッタ領域とコレクタ領域とを同時に形成するエピタキシャル成長工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
上記歪み付与半導体領域は上記半導体基板と異なる格子定数を有する
ことを特徴とする請求項７に記載の半導体集積回路の製造方法。
【請求項９】
上記歪み付与半導体領域と上記半導体基板との格子定数差が、０．４％以上とされた
ことを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
【請求項１０】
上記半導体基板がシリコン（Ｓｉ）単結晶基板であり、上記歪み付与半導体領域および上記エミッタ領域が、不純物ドープがされたＳｉＧｅエピタキシャル成長層より成る
ことを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
【請求項１１】
上記ＣＭＯＳＦＥＴのＰチャネルＭＯＳＦＥＴが歪みチャネルＭＯＳＦＥＴであり、バイポーラトランジスタがＰＮＰトランジスタである
ことを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
【請求項１２】
上記バイポーラトランジスタのエミッタ領域と、該エミッタ領域の上記半導体の選択的形成のマスク層とを電気的に接続する
ことを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）とバイポーラトランジスタとを有する半導体集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
通常、半導体基板上に、ＭＯＳＦＥＴが構成された集積回路では、いわゆるスケーリング則にのっとって、デバイス寸法の縮小や動作電圧の低減化などを行うことにより、消費電力の低減化と、高速化を両立させてきた。
しかしながら、デバイス寸法の縮小に伴い発生する短チャンネル効果の問題や、動作電圧を低減化した場合に顕著になるドレイン電圧としきい値電圧の近接による動作マージンの低下など、多くの問題が生じてきている。そこで、スケーリングなしでＭＯＳＦＥＴの性能を向上させる方法が重要になっている。
【０００３】
これに対し、歪みシリコン（Ｓｉ）が、電子および正孔の両方について移動度が高められることが知られており、この技術のＭＯＳＦＥＴへの適用に大きな関心が向けられている。
特に、ＣＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）において、正孔移動度が低いことから高速化に問題のあるＰＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）への適用が望まれている。
【０００４】
このＰＭＯＳＦＥＴへの歪みチャネルＭＯＳＦＥＴの適用例としては、ソースおよびドレイン領域に選択的にＳｉＧｅエピタキシャル層を形成することで、チャネル領域に圧縮応力を発生させて、チャネル領域を歪ませることで正孔移動度を向上させる技術（Recessed SiGe Source-Drain PMOS）が提案されている（例えば特許文献１、非特許文献２および３参照）。
【０００５】
ところで、ＣＭＯＳＦＥＴの集積回路にあって、回路素子として、さほど高性能を必要としないバイポーラトランジスタが組み込まれる場合、コストの低減化を図って、バイポーラトランジスタを、ＣＭＯＳＦＥＴ（以下ＣＭＯＳという）の製造プロセス内で、ＣＭＯＳＦＥＴと共通のプロセスによって工程数を増加させることなく同時に製造する方法が採られる。
例えばＭＯＳＦＥＴ（以下ＭＯＳという）のウェル領域と同一工程、すなわち同一構成によってバイポーラトランジスタのベース領域、コレクタ領域を形成する（例えば特許文献２参照）。
【０００６】
ＣＭＯＳと同時に形成するバイポーラトランジスタとしては、エミッタ領域、ベース領域、コレクタ領域が半導体基板の厚さ方向に配置された縦型構造、あるいは半導体基板の面方向に配置された横型構造とすることができる。
【０００７】
図８は、共通のｐ型の半導体基板１００（紙面の都合上、ＣＭＯＳＦＥＴの形成部と、バイポーラトランジスタの形成部とに分離して示している。以下同様）に、ＮチャネルＭＯＳ（ＮＭＯＳ）とＰチャネルＭＯＳ（ＰＭＯＳ）によるＣＭＯＳと、縦型のＰＮＰトランジスタ（ＰＮＰ−Ｔｒ）とが配置された半導体集積回路装置の一例の概略断面図である。
この半導体集積回路装置の製造手順は、図９に示すように、単結晶Ｓｉ基板による半導体基板１００の一方の主面側に、素子分離層（ＳＴＩ：Shallow Trench Isolation）１０１を形成する。この素子分離層は、半導体基板１００に溝（トレンチ）を形成し、これにＳｉＯ２、Ｓｉ３Ｎ４等の絶縁層を埋め込むことによって形成する。
これら素子分離層１０１は、図８で示されるＣＭＯＳ部と他部との分離、ＣＭＯＳ部の各ＭＯＳの分離、更に、ＰＮＰトランジスタ（ＰＮＰ−Ｔｒ）における各エミッタ領域１０２Ｅと、ベースおよびコレクタ電極取り出し領域１０３Ｂおよび１０３Ｃの分離部等に選択的に形成される。
【０００８】
そして、図９に示すように、それぞれＣＭＯＳの形成部に深いＮ型のウェル領域ＮＢＬがイオン注入法によって形成され、ＮＭＯＳ形成部とバイポーラトランジスタＰＮＰ−Ｔｒの形成部とに、ＮＭＯＳチャネル形成部とバイポーラトランジスタのコレクタ領域となるｐ型のウェル領域（ＰＷＬ）が形成され、ＰＭＯＳ形成部とバイポーラトランジスタの形成部とにＰＭＯＳチャネル形成部とバイポーラトランジスタのベース領域となるＮ型のウェル領域（ＮＷＬ）がイオン注入によって形成される。
【０００９】
続いて、図８に示すように、ＣＭＯＳ部において、ＰＭＯＳ、ＮＭＯＳのゲート形成部にそれぞれゲート絶縁層１０４を介してｎ型およびｐ型のポリＳｉよるゲート電極１０５ＧＮおよび１０５ＧＰが形成され、これをマスクとして低不純物濃度のソースないしドレイン領域（ＬＤＤ）１０６Ｎおよび１０６Ｐが選択的に形成される。
【００１０】
その後、ゲート電極１０５ＧＮおよび１０５ＧＰの外周面に例えばＳｉＯ２、Ｓｉ３Ｎ４等の絶縁層によるサイドウォール１０５Ｓを形成してゲート電極１０５ＧＮおよび１０５ＧＰが幅広とされたゲート電極部１０５Ｎおよび１０５Ｐを形成する。
そして、ＰＮＰ型バイポーラトランジスタの高濃度ｎ型（ｎ＋型）のベース取り出し領域１０３Ｂを選択的に形成すると同時に、上述したゲート電極部１０５Ｎをマスクとして、ＮＭＯＳのｎ＋型ソースないしドレイン領域１０７Ｎ形成する。
続いてＰＮＰ型バイポーラトランジスタの高濃度ｐ型（ｐ＋型）のエミッタ領域１０２Ｅとコレクタ取り出し領域１０３Ｂを選択的に形成すると同時に、ゲート電極部１０５ＰをマスクとしてＰＭＯＳのｐ＋型のソースないしドレイン領域および１０７Ｐを形成する。
このようにして、ＣＭＯＳの形成と同時にＰＮＰ型バイポーラトランジスタＰＮＰ−Ｔｒが形成される。
【００１１】
図１０は、ＣＭＯＳのＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）を歪みチャネルＭＯＳＦＥＴ構成とし、これにおいて上述した特許文献１、非特許文献１および２に公開されているようなリセス型ＳｉＧｅソース・ドレインＰＭＯＳ（Recessed SiGe Source-Drain PMOS）構成とした概略断面図である。図１０において、図８と対応する部分に同一符号を付して重複説明を省略する。
【００１２】
この構成においても基本的には、図８および図９で説明したと同様のプロセスによって形成するものであるが、この場合、ＰＭＯＳのｐ＋型ソースないしドレイン領域１０７Ｐに歪み付与半導体領域２０７Ｐを形成するものである。
この歪み付与半導体領域２０７Ｐは、リセス２０８を形成し、これらリセス２０８内に高濃度にｐ型不純物のボロン（Ｂ）がドープされたｐ＋ＳｉＧｅを選択的にエピタキシャル成長して形成する。
【００１３】
そして、この場合においても、この歪み付与半導体領域２０７Ｐの形成と同時に、バイポーラトランジスタのｐ＋型のエミッタ領域とコレクタ取り出し領域の各形成部に、リセス２０８をそれぞれ形成し、選択的エピタキシャル成長によって、上述した高濃度にｐ型不純物のボロン（Ｂ）をドープしたｐ＋ＳｉＧｅ半導体を形成することによってエミッタ領域１０２Ｅとコレクタ取り出し領域１０３Ｃを形成する。
【００１４】
この選択的エピタキシャル成長は、リセス２０８の形成によって、このリセス２０８内のみにおいて半導体基板１００の単結晶Ｓｉを外部に臨ませ、他部を半導体の選択的形成のマスク層によって覆うことによって行う。このため、例えば、リセス２０８の形成に先立って、半導体基板１００上に全面的にフォトレジスト層を塗布し、このフォトレジスト層のリセス２０８の形成部に開口を形成する。この開口の形成は、フォトリソグラフィによるパターン露光および現像によって形成することができるが、このパターン露光のマスク合わせは、先に形成した素子分離層１０１や、図示しないが、半導体基板１００表面に形成した素子分離ないしは表面不活性化のＬＯＣＯＳ〈局部的熱酸化〉層を基準として形成される。
このようにして、フォトレジスト層をマスクとしてそのリセス２０８を形成した開口を通じて半導体基板１００の単結晶が露出したリセス２０８内に選択的に上述したｐ＋ＳｉＧｅ半導体をエピタキシャル成長する。この場合、このリセスの形成部、すなわちマスク層の開口の外側面は、素子分離層１０１の側面で規制されるようになされる。つまり、この半導体エピタキシャル成長は、半導体基板が露呈した単結晶Ｓｉではなく、例えばＳｉＯ２、Ｓｉ３Ｎ４等の絶縁層による素子分離層１０１の面に接する。したがって、このエミッタ領域１０２Ｅは、Ｓｉ単結晶ではない素子分離層１０１からは単結晶として成長せず素子分離層１０１の近傍においては、図１０に破線で囲んで模式的に示すように、結晶欠陥が発生しやすい欠陥発生領域１０８が生じる。このことは特許文献３に報告がなされている。
【００１５】
そして、このような欠陥がＰＮＰトランジスタのエミッタ・ベース間接合近傍に発生すると、エミッタ・ベース間の漏洩電流が増大し、エミッタ・ベース間ダイオード特性の低下を来たしてトランジスタ特性の劣化を来たす。
【特許文献１】特開２００６−１９７２７号公報
【特許文献２】特開２００５−２３６０８４号公報
【特許文献３】特開平６−２３２０６１号公報
【非特許文献１】Tetsuji Ueno at al. , 2005 Symposium on VLSI Technology Digest of Technical Papers , P24
【非特許文献２】Qiqing (Christine) Ouyang at al. , 2005 Symposium on VLSI Technology Digest of Technical Papers , P28
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、共通の半導体基板に、歪みチャネルＭＯＳＦＥＴを有するＣＭＯＳＦＥＴとＰＮＰバイポーラトランジスタとが形成される半導体集積回路装置を工程数の増加を来たすことなく、バイポーラトランジスタの特性劣化を回避することができるようにした半導体集積回路装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【００１７】
本発明による半導体集積回路装置は、歪みチャネルＭＯＳＦＥＴ（絶縁ゲート形電界効果トランジスタ）を有するＣＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）と縦型または横型バイポーラトランジスタとが共通の半導体基板に素子分離層によって分離形成され、上記歪みチャネルＭＯＳＦＥＴは、ゲートを挟んで配置されるソースないしはドレイン領域に上記チャネルに歪みを与える歪み付与半導体領域を有し、上記バイポーラトランジスタのベース領域が、上記半導体基板表面側で上記素子分離層によって分離された分離ベース領域を有し、該分離ベース領域に、上記バイポーラトランジスタのエミッタ領域、もしくはエミッタ領域とコレクタ領域とが形成され、上記分離ベース領域を分離する上記素子分離層と、該素子分離層に隣接する上記エミッタ領域もしくはコレクタ領域との間の上記分離ベース領域上に、上記歪み付与半導体領域と同一半導体を選択的に形成する選択的形成のマスク層が形成され、該マスク層が上記ＣＭＯＳＦＥＴのゲート電極部と同一構成のマスク層とされたことを特徴とする。
【００１８】
本発明による半導体集積回路装置の製造方法は、歪みチャネルＭＯＳＦＥＴ（絶縁ゲート形電界効果トランジスタ）を有するＣＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）と縦型または横型バイポーラトランジスタとが共通の半導体基板に素子分離層によって分離された半導体集積回路装置の製造方法であって、第１導電型の半導体基板に上記バイポーラトランジスタのベース領域を上記半導体基板表面側で分離するベース領域の分離領域を形成する素子分離層を含む上記素子分離層を形成する工程と、上記ＣＭＯＳＦＥＴの第１導電型チャネルのＭＯＳＦＥＴの第２導電型の第１のウェル領域と、バイポーラトランジスタのベース領域とを同時に形成する工程と、上記ＣＭＯＳＦＥＴの第２導電型チャネルのＭＯＳＦＥＴの第１導電型の第２のウェル領域を形成する工程と、上記第１および第２の導電型チャネルのＭＯＳＦＥＴのゲート電極部と、上記ベース領域の分離領域の周辺部上に該分離領域に半導体の選択的形成のマスク層とを同時形成する工程と、該マスク層と上記ゲート電極部をマスクとして、上記歪み付与半導体層と、上記エミッタ領域もしくはエミッタ領域とコレクタ領域とを同時に形成するエピタキシャル成長工程とを有することを特徴とする。
【００１９】
また、本発明による半導体装置の製造方法およびその製造方法にあって、上記歪み付与半導体領域は上記半導体基板と異なる格子定数を有することを特徴とする。
上記歪み付与半導体領域と上記半導体基板との格子定数差が、０．４％以上とされたことを特徴とする。
上記半導体基板がシリコン（Ｓｉ）単結晶基板であり、上記歪み付与半導体領域および上記エミッタ領域が、不純物ドープがされたＳｉＧｅエピタキシャル成長層より成ることを特徴とする。
上記ＣＭＯＳＦＥＴのＰチャネルＭＯＳＦＥＴが歪みチャネルＭＯＳＦＥＴであり、バイポーラトランジスタがＰＮＰトランジスタであることを特徴とする。
上記バイポーラトランジスタのエミッタ領域と、該エミッタ領域の上記半導体の選択的形成のマスク層とが電気的に接続されて成ることを特徴とする。
【発明の効果】
【００２０】
本発明による半導体集積回路装置は、バイポーラトランジスタのエミッタ領域もしくはコレクタ領域と、ＣＭＯＳＦＥＴの歪みチャネルＭＯＳＦＥＴの歪み付与半導体領域とを同一半導体、したがって、同一工程で形成することができる構成とするものであるが、これらエミッタ領域もしくはコレクタ領域が形成される素子分離層によって分離された分離ベース領域に形成される構成にあって、その分離ベース領域の素子分離層とこれに隣接するエミッタ領域もしくはコレクタ領域との間に、これらベース領域もしくはコレクタ領域を構成する半導体の選択的形成のマスク層を配したことによって、これらベース領域もしくはコレクタ領域が直接的に素子分離層に接して形成することが回避される。
このようにして、本発明集積回路装置によれば、上述した従来構成のようなエミッタ領域もしくはコレクタ領域における周辺に欠陥が発生しやすい領域の形成が回避される。したがって、この欠陥発生が生じやすい領域が形成される場合における、エミッタ・ベース接合近傍もしくはコレクタ接合に欠陥が延在されてトランジスタ特性に劣化を生じることが回避できるものである。
【００２１】
そして、本発明による半導体集積回路装置の製造方法によれば、上述した半導体形成の選択的マスク層の形成は、このマスク層は、特段に形成するものではなく、ＣＭＯＳＦＥＴ形成におけるゲート電極部の形成と同時に形成することから、なんら工程数を増加することかがない。
【発明を実施するための最良の形態】
【００２２】
本発明による半導体集積回路装置とその製造方法の実施の形態例を図面に基いて説明する。しかしながら、本発明は、この例に限定されるものではない。
この実施の形態例においては、歪みチャネルＰＭＯＳＦＥＴを有するＣＭＯＳＦＥＴと、縦型または横型バイポーラトランジスタとが共通の半導体基板に形成された構成を有する。
図１および図２は、それぞれ本発明による集積回路装置の一例の、共通の半導体基板１００上に形成されるＣＭＯＳ形成部と、ＰＮＰバイポーラトランジスタ形成部とを分離して開示した要部の図である。図１は、ＣＭＯＳ形成部の断面図であり、図２（ａ）および（ｂ）は、ＰＮＰバイポーラトランジスタＰＮＰ−Ｔｒの形成部の平面図および概略断面図である。
【００２３】
ＣＭＯＳを構成するｎチャネルＭＯＳ（ＮＭＯＳ）と、歪みチャネル型のｐチャネルＭＯＳ（ＰＭＯＳ）とＰＮＰバイポーラトランジスタ（ＰＮＰ−Ｔｒ）とは共通の第１導電型のｐ型の単結晶半導体基板１例えばＳｉ単結晶半導体基板１に、その一主面１ａに臨んで形成されたＳＴＩ（Shallow Trench Isolation）構造による素子分離層１１によってそれぞれ分離されて形成される。
【００２４】
半導体基板１のＣＭＯＳ形成部においては、第２導電型のｎ型の埋込み（深い）領域ＮＢＬが形成される。
そして、ＮＭＯＳ形成部においては、ｐ型のウェル領域ＰＷＬが形成され、ＰＭＯＳ形成部にはｎ型のウェル領域ＮＷＬが形成される。
【００２５】
バイポーラトランジスタＰＮＰ−Ｔｒの形成部においては、ベース領域１２Ｂが形成されるｎ型のウェル領域ＮＷＬが形成され、その周辺にコレクタ領域１２Ｃを構成するｐ型のウェル領域ＰＷＬが形成される。
【００２６】
ＣＭＯＳの歪みチャネルＰＭＯＳは、チャネル形成部上にゲート絶縁層１４を介して例えばｐ型不純物がドープされた多結晶Ｓｉより成るゲート電極１５ＧＰが形成され、その外周にサイドウォール１５Ｓが形成されたゲート電極部１５Ｐが形成されて成る。
そして、サイドウォール１５Ｓ下にこのサイドウォール１５Ｓの形成前に低不純物濃度のソースないしドレイン領域１６Ｐが形成され、その外側に、サイドウォール１５Ｓを有する電極部１５Ｐとこれに対向する素子分離層１１とによって規定されて形成された高不純物濃度のソースないしドレイン領域となり、同時にゲート電極１５ＧＰ下のチャネル形成部に応力を発生させて歪みが生じるようにする歪み付与半導体領域２７が形成される。
この歪み付与半導体領域２７はチャネルに有効に圧縮歪みを発生するように、半導体基板１の主面１ａから掘り込まれたリセス２８内に、基板１の単結晶と格子定数を異にする例えばボロン（Ｂ）が打ち込まれたｐ型のＳｉＧｅによる半導体層のエピタキシャル成長層によって構成される。
このように、歪み付与半導体領域２７は、半導体基板１との格子定数の差が０．４％以上とされることによってチャネルに歪みを与えることができる応力がチャネル形成部に生じさせることができる。
【００２７】
一方、ＮＭＯＳ形成部においては、チャネル形成部上にゲート絶縁層１４を介して第２導電型の例えばｎ型不純物がドープされた多結晶Ｓｉより成るゲート電極１５ＧＮが形成され、その外周にサイドウォール１５Ｓが形成されたゲート電極部１５Ｎが形成されて成る。
このＮＭＯＳにおいても、サイドウォール１５Ｓ下のソースないしドレイン形成部に低不純物濃度のソースないしドレイン領域１６Ｎがサイドウォール１５Ｓの形成前に形成され、サイドウォール１５Ｓの形成後に、その外側に高不純物濃度のソースないしドレイン領域１７Ｎが形成される。
【００２８】
ＰＮＰ−Ｔｒの形成部においては、図２（ｂ）に示すように、ベース領域１２Ｂが半導体基板１の主面１ａに臨んで、素子分離層１１によって分離規定された分離ベース領域１２ＢＳが形成される。
この分離ベース領域１２ＢＳの外周部上に、ＰＭＯＳのゲート電極部１５Ｐと同一構成を有する、すなわち同一工程で、半導体の選択的形成のマスク層３０Ｇが形成される。
【００２９】
そして、分離ベース領域１２ＢＳの、マスク層３０Ｇで規定された中央部に、歪み付与半導体領域２７と同一構成を有するエミッタ領域１２Ｅが形成される。すなわち、この歪み付与半導体領域２７のリセス２８の形成と同時に形成したリセス２８と、リセス２８内にｐ型のＳｉＧｅによる半導体層による歪み付与半導体領域２７のエピタキシャル成長と同時に同様の半導体層のエピタキシャル成長を行なってエミッタ領域１２Ｅが形成される。
このエミッタ領域１２Ｅは、その周囲の素子分離層１１と離間してリセス２８内の半導体基板１の単結晶Ｓｉが露出した面にエピタキシャル成長された半導体層によって形成される。すなわち結晶性にすぐれた半導体層として形成される。
【００３０】
また、ベース領域１２ＢＳの素子分離層１１を挟んで外側のベース領域１２Ｂ上には、ｎ型の高不純物濃度の電極取り出し領域１３Ｂが形成される。
このベース電極取り出し領域１３Ｂは、ＮＭＯＳのソースないしドレイン領域１７Ｎと同一構成、すなわち同一工程で形成される。
【００３１】
更にこのベース電極取り出し領域１３Ｂより外側の素子分離層１１によって分離されたコレクタ領域１２Ｃ上においてもコレクタ電極取り出し領域１３Ｃが形成される。
このコレクタ電極取り出し領域１３Ｃも、上述した歪み付与半導体領域およびエミッタ領域１２Ｅと同一構成すなわち同一工程で同時に形成することができる。
このコレクタ電極取り出し領域１３Ｃは、素子分離層１１よって挟み込まれた領域に、上述したＰＭＯＳの歪み付与半導体領域２７や、エミッタ領域１２Ｅの形成と同様に、リセス２８の形成およびリセス２８内にｐ型のＳｉＧｅによる半導体層のエピタキシャル成長によって形成することができる。
【００３２】
次に本発明によるＣＭＯＳとＰＮＰバイポーラトランジスタを有する半導体集積回路装置の実施例を、本発明による製造方法と共に説明する。
（実施例１）
この実施例の基本構成は、図１および図２で説明したと同様であって、ＣＭＯＳのＰＭＯＳが歪みチャネルＭＯＳであり、ＰＮＰバイポーラトランジスタＰＮＰ−Ｔｒが縦型構成とした場合である。
この実施例においては、図３に概略断面図を示すように、図１および図２におけるｐ型の単結晶Ｓｉ基板１が用意され、その一主面１ａ側に素子分離層１１を形成する。この素子分離層１１は通常のＳＴＩ（Shallow Trench Isolation）におけると同様の手法によって、例えば半導体基板１の主面１ａにから、素子分離層１１の形成部にトレンチを形成し、このトレンチを埋め込むように、全面的に、ＳｉＯ２、Ｓｉ２Ｎ３等の絶縁層を形成し、エッチバックすることによって、絶縁層が埋め込まれたＳＴＩが形成されるものである。
【００３３】
その後、主面１ａ側から基板領域ＰＳＵＢを残して、ＣＭＯＳ形成部にｎ型不純物をイオン注入してｎ型の深い領域ＮＢＬを形成する。
そして、ＣＭＯＳ部のＰＭＯＳ形成部と、ＰＮＰ−Ｔｒ形成部のベース領域１２Ｂの形成部に、それぞれｎ型不純物のイオン注入によってｎ型のウェル領域ＮＷＬを同一工程で同時に形成する。
次に、またはその前に、ＣＭＯＳのＮＭＯＳ形成部とＰＮＰ−Ｔｒの形成部のコレクタ領域１２Ｃの形成部とにｐ型の不純物をイオン注入してｐ型のウェルＰＷＬを同一工程で同時に形成する。
【００３４】
その後、例えば主面１ａに図示しないが、一旦全面的にゲート絶縁層を形成するＳｉＯ２、Ｓｉ３Ｎ４等の絶縁層と、多結晶Ｓｉとを形成しＮＭＯＳとＰＭＯＳのゲート電極１５ＧＮおよびＮＭＯＳのゲート電極１５ＧＮの形成部にそれぞれｎ型不純物と、ｐ型の不純物をドープする。
その後、熱処理を行って不純物の活性化処理を行う。
【００３５】
そして、図４に示すように、ゲート電極１５ＧＮおよび１５ＧＰ上に例えばＳｉ３Ｎ４によるハードマスク層１５Ｍによるエッチングストップ層を形成する。
そして、ＮＭＯＳおよびＰＭＯＳのゲート電極１５ＧＮおよび１５ＧＰを、ハードマスク層１５Ｍおよびゲート絶縁層１４を含んで例えばフォトレジストを用いたフォトリソグラフィによってパターン化すると同時に同一工程で、ＰＮＰ−Ｔｒ形成部のエミッタ領域形成の半導体エピタキシャル成長のマスクとなる選択的形成用マスク層３０Ｇについてもパターン化する。
【００３６】
そして、例えば先ずＰＭＯＳ形成部以外を例えばフォトレジスト層によって覆いゲート電極１４ＧＰをマスクとしてｐ型不純物のイオン注入を行って、ＰＭＯＳ形成部に低不純物濃度のソースないしドレイン領域１６Ｐを形成する。
次に、ＮＭＯＳ形成部以外を例えばフォトレジスト層によって覆って、ゲート電極１５ＧＮをマスクに、ＮＭＯＳの低不純物濃度のソースないしドレイン領域１６Ｎを形成する。
【００３７】
その後、図示しないが、全面的にＳｉＯ２等の絶縁層を所要の厚さに形成し、その表面からエッチバックを行う。
このようにして各ゲート電極１５ＧＰ、および１５ＧＮとマスク層３０Ｇの側面に図１および図２（ｂ）に模式的に示すように、サイドウォール１５Ｓを形成する。このようにして、それぞれゲート電極１５ＧＮ、１５ＧＰにサイドウォール１５Ｓが形成されたゲート電極部１５Ｎおよび１５Ｐが形成される。
【００３８】
そして、ＮＭＯＳ形成部とＰＮＰ−Ｔｒのベース電極取り出し領域１３Ｂの形成部を外部に露呈して他部を例えばフォトレジスト層（図示せず）によって覆い、ｎ型の不純物をイオン注入する。これによって、ＮＭＯＳ形成部にゲート電極部１５Ｎをマスクとして図１に示すように、高不純物濃度のソースないしドレイン領域１７Ｎを形成すると共にベース領域１２Ｂ上にベース電極取り出し領域１３Ｂを形成する。
【００３９】
次に、図１および図２（ａ）に示すように、ＰＭＯＳのゲート電極部１５Ｐの外側の高濃度ソースないしドレイン領域、すなわち歪み付与半導体領域２７を形成する部分と、ＰＮＰ−Ｔｒ形成部のエミッタ領域１２Ｅを形成する部分と、コレクタ電極１３ｃを形成する部分とに、半導体基板の主面１ａからのエッチングによってそれぞれリセス２８を形成し、ｐ型の不純物例えばボロン（Ｂ）がドープされたＳｉＧｅをエピタキシャル成長する。
【００４０】
この場合、ソースないしドレイン領域の形成部に対するリセス２８の開口縁部は、ゲート電極部１５Ｐとこれに対向する素子分離層１１とによって自己整合的に規定されて形成される。
また、エミッタ領域１２Ｅを形成するリセスの開口縁部は、マスク層３０Ｇと、これに対向する素子分離層１１とによって自己整合的に規定される。
更に、コレクタ電極１３Ｃを形成するリセス２８の開口縁部は、両側の素子分離層１１によって自己整合的に規定される。
そして、この場合、これらリセスの形成部以外で、半導体基板１の単結晶表面が露呈する部分は、例えばフォトレジスト層によってあらかじめ覆う。
【００４１】
このようにするとリセス２８内の単結晶Ｓｉ基板のＳｉ面が露出した部分のみに選択的に上述したｐ＋ＳｉＧｅがエピタキシャル成長され、ＰＭＯＳにおいては、ソースないしドレイン領域となりかつゲート電極１５ＧＰ下のチャネル形成部に応力を与え圧縮歪みを発生させる歪み付与半導体領域２７が形成される。
そして、ゲート電極部と同構成を有する選択的形成マスク３０Ｇによって囲まれたベース領域１２Ｅ上に、同様のｐ＋ＳｉＧｅが自己整合的にエピタキシャル成長されてエミッタ領域１２Ｅが形成される。
また、同時に、コレクタ領域を構成するウェル領域ＰＷＬ表面に同様のｐ＋ＳｉＧｅが自己整合的にエピタキシャル成長されてコレクタ電極１３Ｃが形成される。
【００４２】
その後、熱処理を行って不純物の活性化を行う。
その後、ハードマスク１５Ｍをエッチング除去する。
そして、サリサイドプロセスによって、それぞれ配線取り出しを行う部分に、周知のサリサイドプロセスによってシリサイド層４２を形成する。
その後、全面的に、ＳｉＯ２等の層間絶縁層４０を形成する。
【００４３】
そして、この層間絶縁層４０に、ＣＭＯＳおよびＰＮＰ−Ｔｒの配線接続部に透孔を穿設し、これらを通じて、配線４１を形成する。
このとき、バイポーラトランジスタＰＮＰ−Ｔｒにおいて、エミッタおよびマスク層３０Ｇは配線４１によって相互に接続する。この接続によって、ゲート電極と同一構成によるすなわち導電性を有するマスク層３０Ｇが、電気的にフロートすることを回避することによって安定化を図ることができる。
【００４４】
上述した実施例においては、バイポーラトランジスタが縦型構成とした場合であるが、横型トランジスタとして構成することもできる。
次に、ＰＮＰバイポーラトランジスタＰＮＰ−Ｔｒが横型バイポーラトランジスタとした場合の実施例について説明する。
（実施例２）
図６（ａ）はこの実施例による半導体集積回路のバイポーラトランジスタＰＮＰ−Ｔｒ部分のみを示した概略平面図であり、図６（ｂ）は、その概略断面図である。
この図６において、図２および図３と対応する部分には同一符号を付して重複説明を省略する。
この例においては、ベース領域１２Ｂの素子分離層１１によって分離された分離ベース領域１２ＢＳに、ＰＭＯＳの歪み付与半導体領域２７とそれぞれ同一構成のエミッタ領域１２Ｅと、これを中心に、これと所要の間隔を隔ててその外周にコレクタ領域１２Ｃを形成した場合である。
【００４５】
そして、この場合、エミッタ領域１２Ｅの形成部とコレクタ領域１２Ｃの形成部との間、更に、コレクタ領域１２Ｃの形成部とその外周部の素子分離層１１間の各部上に、ＣＭＯＳのゲート電極部と同一構成を有し、同一工程で形成した、半導体の選択的形成のマスク層３０Ｇを形成する。すなわち、この場合、外周のコレクタ領域１２Ｃと、その外側の素子分離層１１との間には、マスク層３０Ｇが配置される間隔が形成される。
そして、相互に対向するマスク層３０間と、最外周に位置するマスク層３０Ｇとこれに対向する素子分離層１１、すなわち分離ベース層１２ＢＳを劃成した素子分離層１１との間に、これらマスク層３０Ｇおよび素子分離層１１によって自己整合的に、実施例１で説明したと同様のリセス２８の形成と、例えばボロンドープＳｉＧｅの選択的エピタキシャル成長を行って、結晶性にすぐれたｐ＋ＳｉＧｅによるエミッタ領域１２Ｅとコレクタ領域１２Ｃとを形成する。
【００４６】
上述したように、本発明によれば、図７（ａ）で示すように、ＣＭＯＳのゲート電極部と同一構成による選択形成のマスク層３０Ｇによって規定されて、自己整合的にリセス２８の形成がなされ、更に図７（ｂ）に示すように半導体の例えばＳｉＧｅが自己整合的にエピタキシャル成長されて、エミッタ領域１２Ｅもしくはコレクタ領域１２Ｃが形成され、これらエミッタ領域１２Ｅもしくはコレクタ領域１２Ｃが素子分離層１１から離間して形成される。
したがって、この半導体のエピタキシャル成長は全域においてリセスによって露出された半導体基板１による単結晶Ｓｉ面からのエピタキシャル成長によることから結晶性にすぐれた半導体によって構成することができる。
【００４７】
上述したように、本発明によれば、欠陥の発生が効果的に回避されたエミッタ領域１２Ｅ、コレクタ領域１２Ｃによるトランジスタ特性にすぐれたバイポーラトランジスタをＣＭＯＳと共に工程数の増加を来すことなく製造することができるものである。
尚、本発明は上述した例に限られず、本発明の範囲において例えば各領域の配置構成等種々の変形変更を行うことができるものである。
【図面の簡単な説明】
【００４８】
【図１】本発明による半導体集積回路装置の一例のＣＭＯＳＦＥＴ形成部の概略断面図である。
【図２】（ａ）および（ｂ）は、本発明による半導体集積回路装置の一例のバイポーラトランジスタ形成部の概略平面図および概略断面図である。
【図３】本発明による半導体集積回路装置の製造方法の一例の一製造工程の概略断面図である。
【図４】本発明による半導体装置の製造方法の一例の一製造工程の概略断面図である。
【図５】本発明による半導体装置の製造方法の一例によって製造した半導体集積回路の概略断面図である。
【図６】（ａ）および（ｂ）は、本発明による半導体集積回路装置の他の一例のバイポーラトランジスタ形成部の概略平面図および概略断面図である。
【図７】（ａ）および（ｂ）は、本発明による半導体集積回路装置の説明に供するエミッタ領域の形成過程の概略断面図である、
【図８】従来の半導体集積回路装置の概略断面図である。
【図９】従来の半導体集積回路装置の概略断面図である。
【図１０】従来の半導体集積回路装置の概略断面図である。
【符号の説明】
【００４９】
ＰＷＬ……Ｐ型ウェル領域、ＮＷＬ……Ｎ型ウェル領域、１，１００……半導体基板、１１，１０１……素子分離層、１２Ｅ，１０２Ｅ……エミッタ領域、１３Ｃ，１０３Ｃ……コレクタ電極取り出し領域、１３Ｂ，１０３Ｂ……ベース電極取り出し領域、１４，１０４……ゲート絶縁層、１５ＧＮ，１５ＧＰ，１０５ＧＮ，１０５ＧＰ……ゲート電極、１５Ｎ，１５Ｐ，１０５Ｎ，１０５Ｐ……ゲート電極部、１６Ｎ，１６Ｐ，１０６Ｎ，１０６Ｐ……低不純物濃度のソースないしドレイン領域、１７Ｎ，１７Ｐ，１０７Ｎ，１０７Ｐ……高不純物濃度のソースないしドレイン領域、１０８……欠陥発生領域、２７，２０７……歪み付与半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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