(57)【要約】【課題】ダミーパターンの一部を削除することにより、ダミーパターン挿入量を最小化しつつ、かつチップ内の凹凸を抑制することができる半導体装置の平坦化方法および半導体装置の平坦化システムを提供する。【解決手段】半導体装置の製造において、シミュレーションサーバを用いて、配線として形成される溝以外に電気的に機能しないダミーパターンを導入する半導体装置の平坦化方法であって、ダミーパターンを設計データ上にて、配線またはその他の電気的に機能するパターンが存在する場所以外の全ての領域に規定の間隔で導入した後、ＣＭＰプロセス後の膜厚が厚くなると予測される場所から設計データ上のダミーパターンを削除し、ダミーパターンが削除された後の設計データを用いてシャドウマスクを製造する。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板表面に形成した溝上にメッキ膜を形成し、前記溝を前記メッキ膜で埋め込み、ＣＭＰプロセスを実施することにより前記溝以外の部分に堆積した前記メッキ膜を除去して、配線を形成する半導体装置の製造において、前記配線として形成される溝以外に電気的に機能しないダミーパターンを導入する半導体装置の平坦化方法であって、
シミュレーションサーバを用いて、前記ダミーパターンを設計データ上にて、前記配線またはその他の電気的に機能するパターンが存在する場所以外の全ての領域に規定の間隔で導入した後、前記ＣＭＰプロセス後の膜厚が厚くなると予測される場所から前記設計データ上のダミーパターンを削除し、ダミーパターンが削除された後の設計データを用いてシャドウマスクを製造することを特徴とする半導体装置の平坦化方法。
【請求項２】
請求項１記載の半導体装置の平坦化方法において、
前記膜厚が厚くなる部分の予測にシミュレーションを利用し、前記シミュレーションの結果に基づいて、膜厚が厚い部分から前記ダミーパターンを除去した前記設計データを生成することを特徴とする半導体装置の平坦化方法。
【請求項３】
請求項２記載の半導体装置の平坦化方法において、
前記膜厚の厚くなる部分を、最も低い膜厚をＡ［ｎｍ］、最も高い膜厚をＢ［ｎｍ］としたとき、Ｂ−Ａ・Ｎ（ただしＮは０以上１以下の実数）［ｎｍ］〜Ｂ［ｎｍ］にある領域とすることを特徴とする半導体装置の平坦化方法。
【請求項４】
請求項３記載の半導体装置の平坦化方法において、
前記Ｎの値が０．０２〜０．３０であることを特徴とする半導体装置の平坦化方法。
【請求項５】
請求項３記載の半導体装置の平坦化方法において、
前記Ｎの値が０．１０であることを特徴とする半導体装置の平坦化方法。
【請求項６】
請求項１記載の半導体装置の平坦化方法において、
前記ダミーパターンの形状が短辺１μｍ以下の矩形または正方形であり、それぞれのダミーパターン間の距離が０．０５μｍ〜１μｍであることを特徴とする半導体装置の平坦化方法。
【請求項７】
請求項１記載の半導体装置の平坦化方法において、
前記基板がＳｉ、ＳｉＯ2 、炭素を含むＳｉＯ2 、フッ素を含むＳｉＯ2 、またはこれらの組み合わせであり、
前記メッキ膜がＣｕ、Ｎｉ、Ｃｏ、Ｒｕ、またはこれらの合金または積層膜であることを特徴とする半導体装置の平坦化方法。
【請求項８】
基板表面に形成した溝上にメッキ膜を形成し、前記溝を前記メッキ膜で埋め込み、ＣＭＰプロセスを実施することにより前記溝以外の部分に堆積した前記メッキ膜を除去して、配線を形成する半導体装置の製造において、前記配線として形成される溝以外に電気的に機能しないダミーパターンを導入する半導体装置の平坦化方法であって、
シミュレーションサーバは、
設計データサーバに蓄積された前記半導体装置の設計データの特徴を抽出する工程と、
前記抽出したデータに基づいて、前記設計データ上にて前記配線またはその他の電気的に機能するパターンが存在する場所以外の全ての領域に規定の間隔でダミーパターンを配置する工程と、
前記ダミーパターンが配置された前記設計データにおける前記メッキ膜の厚さのシミュレーションを実行する工程と、
前記メッキ膜の厚さのシミュレーション結果および前記ＣＭＰプロセス条件に基づいて、前記ＣＭＰプロセスによる研磨後の膜厚のシミュレーションを実行する工程と、
前記研磨後の膜厚のシミュレーション結果に基づいて、前記ダミーパターンを削除する領域を指定する工程と、
前記設計データ上に配置されたダミーパターンから前記指定された領域のダミーパターンを削除する工程と、
前記ダミーパターンを削除された設計データをマスクデータ作成用の設計データとして、前記設計データサーバに蓄積させる工程とを実行することを特徴とする半導体装置の平坦化方法。
【請求項９】
基板表面に形成した溝上にメッキ膜を形成し、前記溝を前記メッキ膜で埋め込み、ＣＭＰプロセスを実施することにより前記溝以外の部分に堆積した前記メッキ膜を除去して、配線を形成する半導体装置の製造において、前記配線として形成される溝以外に電気的に機能しないダミーパターンを導入する半導体装置の平坦化システムであって、
前記半導体装置の設計データを蓄積した設計データサーバと、
前記設計データサーバに蓄積された前記設計データに基づいたシミュレーションを実行するシミュレーションサーバとを備え、
前記シミュレーションサーバは、
前記設計データサーバに蓄積された前記半導体装置の前記設計データの特徴を抽出する手段と、
前記抽出したデータに基づいて、前記設計データ上にて前記配線またはその他の電気的に機能するパターンが存在する場所以外の全ての領域に規定の間隔でダミーパターンを配置する手段と、
前記ダミーパターンが配置された前記設計データにおけるメッキ膜の厚さのシミュレーションを実行する手段と、
前記メッキ膜の厚さのシミュレーション結果および前記ＣＭＰプロセス条件に基づいて、前記ＣＭＰプロセスによる研磨後の膜厚のシミュレーションを実行する手段と、
前記研磨後の膜厚のシミュレーション結果に基づいて、前記ダミーパターンを削除する領域を指定する手段と、
前記設計データ上に配置された前記ダミーパターンから前記指定された領域のダミーパターンを削除する手段と、
前記ダミーパターンを削除された設計データをマスクデータ作成用の設計データとして、前記設計データサーバに蓄積させる手段とを有することを特徴とする半導体装置の平坦化システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の平坦化方法および半導体装置の平坦化システムに関し、特に、ダミーパターンを用いた平坦化方法に適用して有効な技術に関する。
【背景技術】
【０００２】
従来、半導体装置の平坦化方法として、以下の技術があった。
（１）特開２００３−３２４１９号公報（特許文献１）においてはダミーパターンを製品チップの配線間隙に全面配置し、その後除去する方法について記載されている。
（２）特開２００２−３４２３９９号公報（特許文献２）においては、ＣＭＰ後の段差が許容範囲内にあるかどうかシミュレーションにより確認する方法について記載されている。
【特許文献１】特開２００３−３２４１９号公報
【特許文献２】特開２００２−３４２３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１に記載の方法は、大ダミーと小ダミーをオーバーラップさせたダミーパターンを用意し、禁止領域と重なったダミーパターンと、大ダミーを重なった小ダミーのダミーパターンを消去して、ダミーパターンを製品チップの配線間隙に全面配置しており、シミュレーションを用いてダミーパターンを削除する方法ではない。このため適切な箇所のみダミーパターンを削除できるとは限らず、平坦性を悪化させる懸念がある。
【０００４】
また、特許文献２に記載の方法は、シミュレーションを用いて、研磨面の表面段差を評価し、その評価結果により、パターン密度を決定し、そのパターン密度となるようにダミーパターン許容領域内にダミーパターンを配置しており、シミュレーションを用いてはいるものの表面段差が規定値にあるかどうかを確認するためだけのものであり、平坦性の改善にはつながらない。
【０００５】
そこで、本発明の目的は、ダミーパターンの一部をシミュレーションを用いて削除することにより、ダミーパターン挿入量を最小化しつつ、かつチップ内の凹凸を抑制することができる半導体装置の平坦化方法および半導体装置の平坦化システムを提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本発明による半導体装置の平坦化方法は、基板表面に形成した溝上にメッキ膜を形成し、溝をメッキ膜で埋め込み、ＣＭＰプロセスを実施することにより溝以外の部分に堆積したメッキ膜を除去して、配線を形成する半導体装置の製造において、配線として形成される溝以外に電気的に機能しないダミーパターンを導入する半導体装置の平坦化方法であって、シミュレーションサーバを用いて、ダミーパターンを設計データ上にて、配線またはその他の電気的に機能するパターンが存在する場所以外の全ての領域に規定の間隔で導入した後、ＣＭＰプロセス後の膜厚が厚くなると予測される場所から設計データ上のダミーパターンを削除し、ダミーパターンが削除された後の設計データを用いてシャドウマスクを製造するものである。
【０００９】
また、本発明による半導体装置の平坦化方法は、基板表面に形成した溝上にメッキ膜を形成し、溝をメッキ膜で埋め込み、ＣＭＰプロセスを実施することにより溝以外の部分に堆積したメッキ膜を除去して、配線を形成する半導体装置の製造において、配線として形成される溝以外に電気的に機能しないダミーパターンを導入する半導体装置の平坦化方法であって、シミュレーションサーバは、設計データサーバに蓄積された半導体装置の設計データの特徴を抽出する工程と、抽出したデータに基づいて、設計データ上にて配線またはその他の電気的に機能するパターンが存在する場所以外の全ての領域に規定の間隔でダミーパターンを配置する工程と、ダミーパターンが配置された設計データにおけるメッキ膜の厚さのシミュレーションを実行する工程と、メッキ膜の厚さのシミュレーション結果およびＣＭＰプロセス条件に基づいて、ＣＭＰプロセスによる研磨後の膜厚のシミュレーションを実行する工程と、研磨後の膜厚のシミュレーション結果に基づいて、ダミーパターンを削除する領域を指定する工程と、設計データ上に配置されたダミーパターンから指定された領域のダミーパターンを削除する工程と、ダミーパターンを削除された設計データをマスクデータ作成用の設計データとして、設計データサーバに蓄積させる工程とを備えたものである。
【００１０】
また、本発明による半導体装置の平坦化システムは、基板表面に形成した溝上にメッキ膜を形成し、溝をメッキ膜で埋め込み、ＣＭＰプロセスを実施することにより溝以外の部分に堆積したメッキ膜を除去して、配線を形成する半導体装置の製造において、配線として形成される溝以外に電気的に機能しないダミーパターンを導入する半導体装置の平坦化システムであって、半導体装置の設計データを蓄積した設計データサーバと、設計データサーバに蓄積された設計データに基づいたシミュレーションを実行するシミュレーションサーバとを備え、シミュレーションサーバは、設計データサーバに蓄積された半導体装置の設計データの特徴を抽出する手段と、抽出したデータに基づいて、設計データ上にて配線またはその他の電気的に機能するパターンが存在する場所以外の全ての領域に規定の間隔でダミーパターンを配置する手段と、ダミーパターンが配置された設計データにおけるメッキ膜の厚さのシミュレーションを実行する手段と、メッキ膜の厚さのシミュレーション結果およびＣＭＰプロセス条件に基づいて、ＣＭＰプロセスによる研磨後の膜厚のシミュレーションを実行する手段と、研磨後の膜厚のシミュレーション結果に基づいて、ダミーパターンを削除する領域を指定する手段と、設計データ上に配置されたダミーパターンから指定された領域のダミーパターンを削除する手段と、ダミーパターンを削除された設計データをマスクデータ作成用の設計データとして、設計データサーバに蓄積させる手段とを有するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
本発明によれば、ダミーパターン挿入量を最小化しつつ、かつチップ内の凹凸を抑制することが可能となり、配線遅延の削減と不良低減の両立が可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
図１〜図６により、本発明の実施の形態１に係る半導体装置の平坦化方法について説明する。本発明の実施の形態１に係る半導体装置の平坦化方法は、例えば、後述する半導体装置の平坦化システム（図８）により実現される。
【００１５】
図１は本発明の実施の形態１に係る半導体装置の平坦化方法を説明するためのデバイスパターンを示す断面図、図２は本発明の実施の形態１に係る半導体装置の平坦化方法を説明するためのダミーパターン設置例を示す図、図３は本発明の実施の形態１に係る半導体装置の平坦化方法を説明するためのメッキが終了した段階の溝パターン上のＣｕ凸形状を示す図、図４は本発明の実施の形態１に係る半導体装置の平坦化方法を説明するための溝パターンの幅と溝パターン上に形成される凸形状の高さの相関を示す図、図５は本発明の実施の形態１に係る半導体装置の平坦化方法の手順を示すフローチャート、図６は本発明の実施の形態１に係る半導体装置の平坦化方法のダミーパターンの除去を説明するための模式図である。
【００１６】
まず、ＣＭＰ法を利用した配線形成法であるダマシン法について概略を説明する。まずＳｉ基板上にエッチングにより溝を形成した後、Ｃｕをメッキ法によって付着させ、基板上を覆うまでメッキを続ける。この段階でメッキ層は理想的にはデバイス上に存在する全ての溝を全て埋め尽くすことが要求される。
【００１７】
このため、チップ内のほぼ全ての部分で、図１（ａ）に示すように溝状だけではなく溝の無い部分にもＣｕメッキ層が形成される。この状態では溝間のＣｕはお互いに導通した状態であり、配線として使用することができないので、ＣＭＰプロセスによってＣｕメッキ層を研磨し、図１（ｂ）に示すように各溝が電気的に絶縁された状態とする。以上がダマシン法の概要である。
【００１８】
ＬＳＩ設計が終了した段階で、配線のみがパターニングされたチップでダマシン法を実施すると、チップ内での凹凸ばらつきが激しくなり、ディッシング（Ｃｕ膜が皿上に削れる）不良やエロージョン（下地が過剰に研磨される）不良が発生することがある。そこで、ＬＳＩ設計時に、意図的に電気的に機能しない“ダミーパターン”を導入することによって平坦性を向上させる手段が用いられる。
【００１９】
図２にダミーパターン設置例を示す。ダミーパターンは一般的な例では１μｍ程度もしくはそれより小さい正方形状のパターンであり、ダミーパターン間のスペース０．５μｍ〜１μｍ程度で配線の無い、空いているスペースに設置される。我々独自の検討によればダミーパターンの平坦性向上効果は下記に述べるようなものである。
【００２０】
図３（ａ）（ｂ）に示すように、メッキが終了した段階で、細密な溝、広い溝などの溝パターンの細密度により、溝パターン上のＣｕ凸形状の高さが異なる。我々独自の検討によれば、図４に示すように溝パターンの幅と溝パターン上に形成される凸形状の高さには相関があることが明らかになっている。
【００２１】
従って、より細密なダミーパターンを配置すればその上部の凸形状は高くなることになる。ＬＳＩチップの配線パターンは１μｍ以上の幅を持ち、溝上部のＣｕが凹形状となるパターンを含むことが多い。従って、これらの太い配線の周囲にダミーパターンを配置すればダミーパターンの凸形状と配線部の凹形状がＣＭＰ時に相殺されて平坦になることが期待できる。
【００２２】
しかし、一方で複雑にパターンが入り組んだ実際のチップでは単純に１μｍ以上の幅の配線周りだけダミーパターンで埋めればよいかどうか判断が付きかねることが多い。そこで、従来事例の多くでは、上述した特許文献１、２のようにチップの配線が存在しない部分に全面的にダミーパターンを挿入することが多かった。
【００２３】
このように多くのダミーパターンを挿入すると、ダミーパターンが浮遊電極として働くため、配線間の静電容量が増大し、いわゆるＲＣ遅延によりチップ動作が遅くなる原因となりえる。
【００２４】
以上のことから本実施の形態では、図５のフローチャートで示す手順を用いてダミーパターンの導入量を削減しつつ、平坦性を維持する。以下、図５のフローチャートに示す手順について説明する。なお、各手順は、後述する半導体装置の平坦化システム（図８）により実現される。
【００２５】
（Ｓ１）チップの配線設計データが完成次第、これを入手する。入手する手段は自動化による省力化手段が導入されていることが望ましい。
【００２６】
（Ｓ２）次に、Ｓ１で入手したチップの配線設計データの空き領域全てにダミーパターンを挿入する。ダミーパターンの形状はここでは０．５μｍ角の正方形とし、その間隔も０．５μｍとする。特に配線を導入することが配線設計上禁止されている領域には入れる必要はない。
【００２７】
（Ｓ３）次に、メッキ後のチップ内Ｃｕ表面高さを計算する。計算する手法は次の通りである。チップをメッシュ分割し（できれば１０μｍ程度が望ましい）、各メッシュにおける総配線長さから溝幅の平均値を算出し、図４に示したデータと比較することによって算出する
（Ｓ４）次に、Ｓ３で計算されたデータとプロセスデータを用いてＣＭＰシミュレーションを実行する。シミュレーション手法はこれまでに多くの機関で研究されており、例えばＴ．Ｔｕｇｂａｗａ、Ｔ．Ｐａｒｋ、Ｄ．Ｂｏｎｉｎｇ、Ｔ．Ｐａｎ、Ｐ．Ｌｉ、Ｓ．Ｈｙｍｅｓ、Ｔ．Ｂｒｏｗｎ、ａｎｄ  Ｌ．Ｃａｍｉｌｌｅｔｔｉ、“Ａ  Ｍａｔｈｅｍａｔｉｃａｌ  Ｍｏｄｅｌ  ｏｆ  Ｐａｔｔｅｒｎ  Ｄｅｐｅｎｄｅｎｃｉｅｓ  ｉｎ  Ｃｕ  ＣＭＰ  Ｐｒｏｃｅｓｓｅｓ”、ＣＭＰ  Ｓｙｍｐｏｓｉｕｍ、Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ  Ｍｅｅｔｉｎｇ、Ｖｏｌ．ＰＶ９９−３７、ｐｐ．６０５−６１５、Ｈｏｎｏｌｕｌｕ、ＨＡ、Ｏｃｔ．１９９９．などが公表されている。
【００２８】
ＣＭＰシミュレーション手法では、研磨時間および研磨量に対してチップ内の膜厚分布を計算することができる。多くの場合、研磨時間もしくは研磨量でプロセス条件を決めているのでこの値をシミュレータに入力する。これにより、研磨後の高さ分布を出力として得ることができる。シミュレーションパラメータとして他に必要なものとして、ＣＭＰ研磨時のパッド圧力、研磨パッドのヤング率、研磨圧力に対する研磨速度の依存性があげられる。
【００２９】
（Ｓ５）次に、Ｓ４で求めた高さ分布から、特に高さが高い部分の位置（以下、“高い領域”と呼ぶ）を抽出する。抽出の方法は幾つか考えられるが、本実施の形態では最も低い高さをＡ［ｎｍ］、最も高い高さをＢ［ｎｍ］としたとき、高さがＢ［ｎｍ］以下でＡ−Ｎ・Ｂ［ｎｍ］以上となる領域を抽出する。この時、本実施の形態ではＮ＝０．１０としたが、試行錯誤を繰り返すことにより最も最適な値を見つけることが望ましい。
【００３０】
我々の経験上、多くの場合最適な値はＮ＝０．０２〜０．３０の間にあることが分かっている。
【００３１】
これにより、平坦化に必要な最小限のダミーパターンだけを残して他のダミーパターンを削除することができ、配線遅延の削減と平坦性の確保の両立が可能となる。
【００３２】
（Ｓ６）図６にＳ５で抽出した高い領域の模式図を示す。この高い領域中に存在するダミーパターンの設計データを除去し、新たな設計データを生成する。設計データは多くの場合ＧＤＳＩＩ形式と呼ばれるフォーマットで作成されており、本実施の形態でもＧＤＳＩＩフォーマットを使用するものとする。
【００３３】
（Ｓ７）Ｓ６で作成したＧＤＳＩＩフォーマットの設計データからシャドウマスクを作成する。これにより、ダミーパターン量を削減しつつ平坦性を保った製品を製造することが可能となる。
【００３４】
以上の手順を、１０ｍｍ角の０．１３μｍプロセスルールのチップに適用したところ、ダミーパターンの数を全面に敷き詰めた場合に比較して２０％以上削減でき、また平坦性も１０％程度改善できることが明らかになった。
【００３５】
以上のように本実施の形態では、平坦性の維持もしくは改善を実現しつつ、ダミーパターンの量を削減できる。また、ダミーパターンを削減することで静電容量に起因するＲＣ遅延も削減できる見通しが得られた。
【００３６】
これにより、簡便かつ高速に平坦性の高い研磨後形状を形成でき、また配線周囲に存在するダミーパターンの存在密度を抑制できるため配線−ダミーパターン間の静電容量に起因する電気信号遅延を抑制することが可能となる。
【００３７】
また、シミュレーションを使用するため、より定量性が高くかつ製造以前、設計段階でのパターン作り込みが可能となる。
【００３８】
（実施の形態２）
実施の形態１においてダミーパターン除去の手順を図５を用いて説明したが、図７のような手順を用いても良い。図７は本発明の実施の形態２に係る半導体装置の平坦化方法の手順を示すフローチャートである。図７の手順では図５の手順に加え、Ｓ８、Ｓ９の手順を加える。以下、図７のフローチャートに示す手順について説明する。
【００３９】
図７において、Ｓ１〜Ｓ７の手順については、図５に示す実施の形態１の手順と同様であり、ここでは、本実施の形態で追加になったＳ８、Ｓ９の手順について説明する。
【００４０】
（Ｓ８）Ｓ６作成したダミーパターンを除去したデータでどの程度凹凸分布（高さ最大値−最低値）が改善されたか計算する。
【００４１】
（Ｓ９）次に、Ｓ８で計算されたデータにより、（高さ最大値−最低値）が極値（すなわち最低値）に到達しているかどうか判定する。
【００４２】
このような判定が必要な理由は、１回のダミーパターン除去では最適なダミーパターン量にまで削減されていない可能性が高いためである。従って、極値に到達していない場合には、更にダミーパターンを除去する工程（Ｓ６）に戻る。
【００４３】
これを繰り返して（高さ最大値−最低値）が極値になるまで繰り返す。極値を過ぎてダミーパターン除去を実施すると却って凹凸ばらつきが増大するため、極値に到達した段階で必ず停止するようにしておく。このような手順により、除去できるダミーパターンは３０％以上となり、平坦性も１５％程度改善できることが分かった。
【００４４】
以上のように本実施の形態によれば、より平坦性を高くすることができ、かつダミーパターン導入量を削減できる。また、ダミーパターン量を削減することで静電容量に起因するＲＣ遅延も更に削減できると考えられる。
【００４５】
なお、実施の形態１、２では、ダミーパターンの形状を０．５μｍ角とし、ダミーパターンの間隔を０．５μｍとしたが、短辺１μｍ以下の矩形もしくは正方形であっても良い。
【００４６】
このことは図４に示す凸形状の盛上がりを示す図からも明らかであるように、ダミーパターンの大きさが幅１μｍ以下の場合にダミーパターン上が盛上がることにより、凹形状となる配線の影響を相殺することができるからである。また、それぞれのダミーパターン間の距離が０．０５μｍ〜１μｍであっても良い。このようにダミーパターンの形状を変化させた場合には最適化時のＮの値も最適値が変化してくる可能性があるのでこれに最適値を探索する必要がある。
【００４７】
特にＣｕメッキ法においては狭いパターンが密集した領域においてメッキ後にその領域の上部が特に膜厚が厚くなる現象が知られている。従って、膜厚が比較的低い領域にダミーパターンのような細密なパターンを導入することによってその領域の膜厚を嵩上げすることができる。一方で膜厚が高くなる領域は、上述した方法により、ダミーパターンを除去するため膜厚の肥厚を防止することができる。このような効果が得られることを目指して、細密（例えば、短辺０．０５μｍ〜１μｍ、間隔０．０５〜１μｍ）なダミーパターンの採用により全体的に平坦な膜厚分布を得ることが可能となる。
【００４８】
また、実施の形態１、２では、基板がＳｉ、メッキ膜がＣｕであったが、基板がＳｉ、ＳｉＯ2 、炭素を含むＳｉＯ2 、フッ素を含むＳｉＯ2 またはこれらの組み合わせであり、メッキ膜がＣｕ、Ｎｉ、Ｃｏ、Ｒｕ、またはこれらの合金または積層膜であっても良い。これにより、様々なメッキ膜、下地に対応して平坦性を維持・向上し配線遅延を削減することが可能となる。
【００４９】
（実施の形態３）
次に、図８により、本発明の実施の形態３に係る半導体装置の平坦化システムの構成および動作について説明する。図８は本発明の実施の形態３に係る半導体装置の平坦化システムの構成を示す構成図である。
【００５０】
図８において、半導体装置の平坦化システムは、システムは信号線１０１〜１０５、設計データサーバ１３０、端末装置１３１、プロセス・シミュレーションデータサーバ１３２、シミュレーション用コンピュータクラスター１３４から構成されている。プロセス・シミュレーションデータサーバ１３２およびシミュレーション用コンピュータクラスター１３４でシミュレーションサーバを構成している。
【００５１】
設計データサーバ１３０には最新のものから旧型の製品までの設計データが蓄積されており、信号線１０２を通じて設計データがプロセス・シミュレーションデータサーバ１３２に供給される。
【００５２】
プロセス・シミュレーションデータサーバ１３２には最新のものから旧型の製品までのプロセス情報（特にＣＭＰに関連する、パッド関連パラメータ、研磨速度データなど）が蓄積されており、またシミュレーションに必要なパラメータも蓄積されている。
【００５３】
更に、必要に応じて外部ネットワークに通じる信号線１０４から最新のパラメータを取り寄せることも可能である。
【００５４】
ダミーパターン最適化の命令は端末装置１３１から発せられ、信号線１０１を通じてプロセス・シミュレーションデータサーバ１３２に命令が解釈される。プロセス・シミュレーションデータサーバ１３２は半導体装置の設計データの特徴を抽出し、抽出したデータとＣＭＰプロセス条件の情報などシミュレーションに必要な情報を纏めて信号線１０３を通じてシミュレーション用コンピュータクラスター１３４に送付し、例えば、実施の形態２に述べた手順を実行する。
【００５５】
この実行が終了次第、ダミーパターンが削減された設計データは信号線１０３、１０２を通じて設計データサーバ１３０に送信される。ダミーパターンが削減された設計データは更に必要に応じて信号線１０５を通じてマスク製造部門に供給される。
【００５６】
以上のような半導体装置の平坦化システムにより、システマティックかつ自動的に最適なダミーパターンの挿入が可能となり、ダミーパターン挿入・削除に関するあらゆる作業をほぼ自動化することができ、短時間のうちにダミーパターンを挿入・削除した設計データをマスク化することができ、ダミー設計ＴＡＴの削減が可能となる。また、より膜厚分布の平坦性を維持しつつ配線遅延の削減が可能となる。
【００５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５８】
本発明は、半導体装置の平坦化方法および半導体装置の平坦化システムに関し、平坦化にダミーパターンを用いる機器、システムに広く適用可能である。
【図面の簡単な説明】
【００５９】
【図１】（ａ）、（ｂ）は本発明の実施の形態１に係る半導体装置の平坦化方法を説明するためのデバイスパターンを示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の平坦化方法を説明するためのダミーパターン設置例を示す図である。
【図３】（ａ）、（ｂ）は本発明の実施の形態１に係る半導体装置の平坦化方法を説明するためのメッキが終了した段階の溝パターン上のＣｕ凸形状を示す図である。
【図４】本発明の実施の形態１に係る半導体装置の平坦化方法を説明するための溝パターンの幅と溝パターン上に形成される凸形状の高さの相関を示す図である。
【図５】本発明の実施の形態１に係る半導体装置の平坦化方法の手順を示すフローチャートである。
【図６】本発明の実施の形態１に係る半導体装置の平坦化方法のダミーパターンの除去を説明するための模式図である。
【図７】本発明の実施の形態２に係る半導体装置の平坦化方法の手順を示すフローチャートである。
【図８】本発明の実施の形態３に係る半導体装置の平坦化システムの構成を示す構成図である。
【符号の説明】
【００６０】
１０１〜１０５…信号線、１３０…設計データサーバ、１３１…端末装置、１３２…プロセス・シミュレーションデータサーバ、１３４…シミュレーション用コンピュータクラスター。
【図１】
2008235623.tif 000003
【図２】
2008235623.tif 000004
【図３】
2008235623.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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