(57)【要約】【課題】ノイズに強く、出力部が複数であってもそれぞれの出力部において正確なパルス状出力信号を得られ、入力端子数を少数に抑えることが可能なパルス幅変調式負荷駆動装置を提供することを目的とする。【解決手段】第１駆動タイミング信号（ｃ）に応じて第１出力信号（ｅ）を負荷（５）の一端に印加する第１出力手段（３）と、第２駆動タイミング信号（ｄ）に応じて第２出力信号（ｆ）を負荷（５）の他端に印加する第２出力手段（４）と、所定の区間毎に前記負荷（５）の両端に電位差を発生させる時間情報（以下、差電圧時間情報と呼ぶ）を任意のビット数で表したシリアル信号の駆動入力信号（ａ）をパラレル信号（ｂ）に変換する信号変換手段（１）と、前記パラレル信号（ｂ）に応じて前記第１，第２駆動タイミング信号（ｃ，ｄ）を生成する駆動タイミング生成手段（２）とを設け、前記第１，第２出力信号（ｅ，ｆ）のパルス幅を増減し負荷（５）を駆動する。【選択図】図１
2008097387.tif 000002
【特許請求の範囲】
【請求項１】
第１駆動タイミング信号に応じて第１出力信号を負荷の一端に印加する第１出力手段と、
第２駆動タイミング信号に応じて第２出力信号を負荷の他端に印加する第２出力手段と、
所定の区間毎に前記負荷の両端に電位差を発生させる時間情報（以下、差電圧時間情報と呼ぶ）を任意のビット数で表したシリアル信号の駆動入力信号をパラレル信号に変換する信号変換手段と、
前記パラレル信号に応じて前記第１，第２駆動タイミング信号を生成する駆動タイミング生成手段と
を設け、前記第１，第２出力信号のパルス幅を増減し負荷を駆動する
パルス幅変調式負荷駆動装置。
【請求項２】
前記駆動入力信号と前記パラレル信号の一方と前回の前記第１，第２駆動タイミング信号、または前記駆動入力信号と前記パラレル信号の一方と前回の前記第１，第２出力信号により、前記第１，第２出力手段のうちの何れに前記差電圧時間情報に応じたパルス幅を持つ前記駆動タイミング信号を引渡すかを判定した結果である駆動判定信号を生成する駆動判定手段を、前記駆動タイミング生成手段に設け、
今回の前記駆動入力信号または今回の前記パラレル信号に対する前記第１，第２駆動タイミング信号を、前記駆動判定信号に応じて生成するよう構成した
請求項１に記載のパルス幅変調式負荷駆動装置。
【請求項３】
差電圧時間情報と出力部情報を有するシリアル信号をパラレル信号に変換する信号変換手段と、
出力部情報を有するパラレル信号を入力としパラレル信号取込指令と出力開始タイミング指令を生成する出力部判定手段と、
複数の負荷に対応して設けられた複数の出力部とを有し、
複数の各出力部には、
差電圧時間情報を有するパラレル信号をパラレル信号取込指令に応じて取り込むレジスタと、
前記レジスタに蓄えられたパラレル信号を前記出力開始タイミング指令に応じて駆動タイミング信号の生成を開始する駆動タイミング信生成手段と、
前記駆動タイミング信号に応じて出力信号を生成する出力手段と、
を設け、複数の前記負荷を前記シリアル信号により駆動するよう構成した
パルス幅変調式負荷駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータやアクチュエータなどの比較的大きい負荷電流（数百ｍＡ以上）が必要な負荷を駆動する負荷駆動回路および駆動装置に関し、詳しくは差電圧時間情報を持つシリアル入力に応じて出力の相間に電位差がある時間幅（差電圧時間幅）を制御するパルス幅変調式負荷駆動装置に関するものである。
【背景技術】
【０００２】
図８は従来のパルス幅変調式負荷駆動装置を示し、図９はその駆動タイミングを示す。
負荷１０４を、図９（ａ）に示すアナログの駆動入力信号Ａに基づいて駆動する駆動部１００は、駆動タイミング生成手段１０１と第１の出力手段１０２および第２の出力手段１０３で構成されている。
【０００３】
駆動タイミング生成手段１０１は、駆動入力信号Ａのレベルに基づいて図９（ｂ）に示す駆動タイミング信号Ｂと、駆動入力信号Ａに基づいて図９（ｃ）に示す駆動タイミング信号Ｃを出力する。この駆動入力信号Ａをパルス幅変調した駆動タイミング信号Ｂ，Ｃは、それぞれ第１，第２の出力手段１０２，１０３によってレベル変換されて、出力信号Ｄ，Ｅとなって、負荷１０４の一端と他端に印加されている。したがって、負荷１０４には、図９（ｄ）に示すように差電圧区間ｔ１・・・・に電流が流れる。
【０００４】
詳しくは、図９に示すように駆動入力信号Ａの電圧値は、任意のタイミングで駆動タイミング生成手段１０１に取り込まれ、駆動タイミング生成手段１０１は、駆動入力信号Ａの電圧値が基準電圧よりも大きい場合、負荷１０４に第１の出力手段１０２の出力から第２の出力手段１０３の出力へ向かう方向に電流が流れるように駆動入力信号Ａの電圧と基準電圧との差電圧量の絶対値の増加に伴って第１出力信号Ｄを第２出力信号Ｅよりも高くなる区間の幅を増加するように駆動タイミング信号Ｂ，Ｃを生成することにより、第１，第２の出力手段１０２，１０３より出力される出力信号Ｄ，Ｅ（２相のパルス状出力信号）の差成分を制御し、負荷１０４を駆動する。
【０００５】
また、駆動入力信号Ａの電圧値が基準電圧よりも小さい場合、負荷１０４に第２の出力手段１０３の出力から第１の出力手段１０２の出力へ向かう方向に電流が流れるように駆動タイミング生成手段１０１は駆動入力信号Ａの電圧と基準電圧との差電圧量の絶対値の増加に伴って第２出力信号Ｅを第１出力信号Ｄよりも高くなる区間の幅を増加するように、駆動タイミング信号Ｂ，Ｃを生成することにより、第１，第２の出力手段１０２，１０３より出力される出力信号Ｄ，Ｅ（２相のパルス状出力信号）の差成分を制御し、負荷１０４を駆動する。
【０００６】
また、駆動入力信号Ａの電圧値が基準電圧と等しい場合、第１出力信号Ｄと第２出力信号Ｅが等しくなるように、駆動タイミング信号Ｂ，Ｃを生成することにより、第１，第２の出力手段１０２，１０３より出力される出力信号Ｄ，Ｅ（２相のパルス状出力信号）の差成分を制御し、負荷１０４を駆動する。
【特許文献１】特公平７−１１７８４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら従来の構成では、モータやアクチュエータ負荷を駆動する場合には、一つの出力部を駆動するために少なくとも数百ｍＡ以上の負荷駆動電流を必要とし、駆動装置を同一基板上に形成した場合、出力部の数が多ければ多いほど基板配線の特に電源配線やＧＮＤ配線の共通インピーダンスによってアナログ入力電圧である駆動入力信号に駆動ノイズが重畳されやすく、期待された正確なパルス幅の出力信号が得られないという課題を有している。
【０００８】
さらに、複数のパルス幅変調式負荷駆動装置を同一の半導体チップ上に形成した場合には、出力部の数が多ければ多いほど入力端子数も多くなり、半導体チップを内包するパッケージに必要なピン数が増えることでパッケージ自体の面積も大きくなり基板実装面積が大きくなるという課題を有している。
【０００９】
本発明は、上記従来の課題を解決するもので、ノイズに強く、出力部が複数であってもそれぞれの出力部において正確なパルス状出力信号を得られ、入力端子数を少数に抑えることが可能なパルス幅変調式負荷駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の請求項１記載のパルス幅変調式負荷駆動装置は、第１駆動タイミング信号に応じて第１出力信号を負荷の一端に印加する第１出力手段と、第２駆動タイミング信号に応じて第２出力信号を負荷の他端に印加する第２出力手段と、所定の区間毎に前記負荷の両端に電位差を発生させる時間情報（以下、差電圧時間情報と呼ぶ）を任意のビット数で表したシリアル信号の駆動入力信号をパラレル信号に変換する信号変換手段と、前記パラレル信号に応じて前記第１，第２駆動タイミング信号を生成する駆動タイミング生成手段とを設け、前記第１，第２出力信号のパルス幅を増減し負荷を駆動することを特徴とする。
【００１１】
本発明の請求項２記載のパルス幅変調式負荷駆動装置は、請求項１において、前記駆動入力信号と前記パラレル信号の一方と前回の前記第１，第２駆動タイミング信号、または前記駆動入力信号と前記パラレル信号の一方と前回の前記第１，第２出力信号により、前記第１，第２出力手段のうちの何れに前記差電圧時間情報に応じたパルス幅を持つ前記駆動タイミング信号を引渡すかを判定した結果である駆動判定信号を生成する駆動判定手段を、前記駆動タイミング生成手段に設け、今回の前記駆動入力信号または今回の前記パラレル信号に対する前記第１，第２駆動タイミング信号を、前記駆動判定信号に応じて生成するよう構成したことを特徴とする。
【００１２】
本発明の請求項３記載のパルス幅変調式負荷駆動装置は、差電圧時間情報と出力部情報を有するシリアル信号をパラレル信号に変換する信号変換手段と、出力部情報を有するパラレル信号を入力としパラレル信号取込指令と出力開始タイミング指令を生成する出力部判定手段と、複数の負荷に対応して設けられた複数の出力部とを有し、複数の各出力部には、差電圧時間情報を有するパラレル信号をパラレル信号取込指令に応じて取り込むレジスタと、前記レジスタに蓄えられたパラレル信号を前記出力開始タイミング指令に応じて駆動タイミング信号の生成を開始する駆動タイミング信生成手段と、前記駆動タイミング信号に応じて出力信号を生成する出力手段と、を設け、複数の前記負荷を前記シリアル信号により駆動するよう構成したことを特徴とする。
【発明の効果】
【００１３】
本発明の請求項１，請求項２のパルス幅変調式負荷駆動装置によれば、アナログ的な入力信号で、かつ、少なくとも出力部の数と同数の入力信号数を必要とする構成に比べて、本構成は他配線によるクロストークや基板の共通インピーダンスに大電流が流れることによって入力信号であるシリアル信号にノイズが重畳しようとも、デジタル信号化により入力情報は干渉されることなく正確に差成分を持ったパルス状出力信号を生成できるという効果がある。
【００１４】
また、本発明の請求項３のパルス幅変調式負荷駆動装置によれば、上記に加えて、シリアル入力化により入力信号線数の削減によって配線面積削減でき、また連続的に複数の出力部に差電圧時間情報を引渡すことで全ての出力部分の入力が完了しなければ出力を開始しない構成である場合に比べてパイプライン的に出力を開始でき、また一つの信号変換手段で複数の出力部を駆動するため半導体上に回路を構成した場合に小面積で実現できる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
図１は本発明の第１の実施形態のパルス幅変調式負荷駆動装置を示し、図２はその駆動タイミングを示す。
【００１６】
負荷５を、図２（ａ）に示す駆動入力信号としてのシリアル信号ａに基づいて駆動する駆動部１００Ａは、信号変換手段１と、駆動タイミング生成手段２と第１の出力手段３および第２の出力手段４で構成されている。
【００１７】
信号変換手段１は、シリアル信号ａを入力としパラレル信号ｂを出力する。
駆動タイミング生成手段２は、パラレル信号ｂを入力信号とし図２（ｂ）（ｃ）に示す駆動タイミング信号ｃ，ｄを生成する。
【００１８】
第１の出力手段３は、駆動タイミング信号ｃを入力信号としこれをレベル変化して第１出力信号ｅを負荷５の一端に印加している。
第２の出力手段４は、駆動タイミング信号ｄを入力信号としこれをレベル変化して第２出力信号ｆを負荷５の他端に印加している。
【００１９】
したがって、負荷５には、図２（ｄ）に示すように差電圧区間ｔ１，ｔ２，ｔ３，ｔ４，・・・・に電流が流れる。
シリアル信号ａに含まれる情報は、第１出力信号ｅと第２出力信号ｆとが差成分を持つ区間を示す差電圧時間情報であり、前記差電圧時間情報は任意のビット数ｎの２進数で表され最大２のｎ乗階調の差電圧時間幅を制御できることを意味する。このときｎビットのシリアル信号ａを入力とし、信号変換手段１はシリアル信号からパラレル信号への変換によりｎビットのパラレル信号ｂを生成している。
【００２０】
駆動タイミング生成手段２はパラレル信号ｂの差電圧時間情報よりダウンカウンタまたはビット変換回路を用いて２のｎ乗階調で変化する駆動タイミング信号ｃ，ｄを生成している。
【００２１】
図２を用いて具体的に動作を説明する。
ここで説明のために第１の出力手段３の出力から負荷５を介して第２の出力手段４の出力に向かって電流が流れる方向を正方向、またその逆の方向を負方向とする。区間Ｔ１は正方向に電流を流すように第１，第２の出力手段３，４を制御している区間であり、区間Ｔ２は負方向に電流を流すように第１，第２の出力手段３，４を制御している区間である。例えば区間Ｔ１では第１出力信号ｅは常にＨｉｇｈの電圧を維持し出力信号２がＬｏｗである区間のみ負荷５に正方向の電流を流すように動作する。区間Ｔ２では逆に第２出力信号ｆは常にＨｉｇｈの電圧を維持し第１出力信号ｅがＬｏｗである区間のみ負荷５に負方向の電流を流すように動作する。
【００２２】
このとき駆動タイミング生成手段２は、パラレル信号ｂに含まれる正負を示す１ビット（ここでは先頭ビット）の情報より出力手段が負荷５に対して正または負方向に電流を流す駆動をするのかを判定し、正方向を示す情報であるとき（ここでは先頭ビットが０であるとき）、第１出力信号ｅがＨｉｇｈに、また第２出力信号ｆがシリアル信号ａに含まれる差電圧時間情報の示す時間のみＬｏｗであるように、逆に負方向を示す情報であるとき（ここでは先頭ビットが１であるとき）、第２出力信号ｆがＨｉｇｈに、また第１出力信号ｅがシリアル信号ａに含まれる差電圧時間情報の示す時間のみＬｏｗであるように駆動タイミング信号ｃ，ｄを生成し、第１，第２の出力手段３，４は駆動タイミング信号ｃ，ｄに応じて負荷５の一端と他端に第１，第２出力信号ｅ，ｆを出力するという動作をする。
【００２３】
この構成によると、駆動入力信号としてのデジタル化されたシリアル信号ａを信号変換手段１の入力信号とすることで、負荷電流やクロストークにより駆動入力信号としてのシリアル信号ａにノイズが重畳したとしても所望のパルス幅で負荷５を駆動できる。
【００２４】
（第２の実施形態）
図３は本発明の第２の実施形態のパルス幅変調式負荷駆動装置を示し、図４はこのタイミングチャートを示す。
【００２５】
図３が図１と異なる点は、駆動判定手段６が前記駆動タイミング生成手段２の中に設けられている点である。駆動判定手段６は、今回の駆動入力信号ａと前回の第１，第２駆動タイミング信号ｃ，ｄにより、負荷５に流れる電流方向と次の差電圧発生開始時の第１，第２出力信号ｅ，ｆの初期電圧を判定した結果である駆動判定信号ｇを生成する。駆動タイミング生成手段２は、駆動判定信号ｇが持つ情報に応じて前記シリアル信号ａの入力受付後の第１，第２出力信号ｅ，ｆの差電圧発生開始時の初期電圧を、駆動タイミング信号ｃ，ｄを介して決定する。その他は実施の形態１と同じである。なお、今回の駆動入力信号ａと図３に波線で示したように前回の第１，第２出力信号ｅ，ｆにより、駆動判定信号ｇを生成することもできる。また、前回の第１，第２駆動タイミング信号ｃ，ｄまたは第１，第２出力信号ｅ，ｆを使用する場合であっても、今回の駆動入力信号ａに代わって今回のパラレル信号ｂを使用して、駆動タイミング生成手段２が駆動判定信号ｇを作成することもできる。
【００２６】
図４を用いて駆動判定手段６とこれを有する駆動タイミング生成手段２の動作について具体的に説明する。
図４において、区間Ｔ３は正方向に、区間Ｔ４は負方向に電流を流すように第１，第２の出力手段３，４を制御している区間である。駆動判定手段６は、図４（ａ）に示すシリアル信号ａの先頭ビットが０で、かつ、シリアル信号ａの受付完了タイミング（区間Ｔ３１や、Ｔ３２の開始タイミング）の直前の第１出力信号ｅがＬｏｗであれば、図４（ｂ）に示すように駆動判定信号ｇがＬｏｗに、Ｈｉｇｈであれば駆動判定信号ｇがＨｉｇｈになるように出力する。
【００２７】
また、シリアル信号ａの先頭ビットが１で、かつ、シリアル信号ａの受付完了タイミングの直前の第１出力信号ｅがＬｏｗであれば駆動判定信号ｇがＨｉｇｈに、Ｈｉｇｈであれば駆動判定信号ｇがＬｏｗになるように出力する。
【００２８】
駆動タイミング生成手段２は、駆動判定信号ｇがＨｉｇｈであれば第２出力信号ｆを次のシリアル信号ａの受付が完了するまで一定電圧に保つように駆動タイミング信号ｄを出力し、第１出力信号ｅのパルス幅をシリアル信号ａに含まれる差電圧時間情報に応じて変化させるように駆動タイミング信号ｃを出力する。
【００２９】
また駆動タイミング生成手段２は、駆動判定信号ｇがＬｏｗであれば第１出力信号ｅを次のシリアル信号ａの受付が完了するまで一定電圧に保つように駆動タイミング信号ｃを出力し、第２出力信号ｆのパルス幅をシリアル信号ａに含まれる差電圧時間情報に応じて変化させるさせるように駆動タイミング信号ｄを出力する。
【００３０】
また駆動タイミング生成手段２は、シリアル信号ａの先頭ビットが０で、かつ、すべてのビットが０でない場合には、シリアル信号ａの受付直後の第１出力信号ｅの初期値がＨｉｇｈ、第２出力信号ｆの初期値がＬｏｗとなるように駆動タイミング信号ｃ，ｄを出力する。
【００３１】
また駆動タイミング生成手段２は、シリアル信号ａの先頭ビットが１であった場合には、シリアル信号ａの受付直後の第１出力信号ｅの初期値がＬｏｗ、第２出力信号ｆの初期値がＨｉｇｈとなるように駆動タイミング信号ｃ，ｄを出力する。
【００３２】
また駆動タイミング生成手段２は、シリアル信号ａのすべてのビットが０であった場合には、シリアル信号ａの受付直後の第１，第２出力信号ｅ，ｆの初期値が同電位となるように、駆動タイミング信号ｃ，ｄを出力する。
【００３３】
例えば、区間Ｔ３はシリアル信号ａの先頭ビットが０で、かつ、すべてのビットが０でない場合であり、区間Ｔ３１において出力信号１および２の区間Ｔ３１の直前の出力信号状態は両出力ともＬｏｗで、かつ、駆動判定信号ｇはＬｏｗであるので、第１出力信号ｅをＨｉｇｈに固定するように駆動タイミング信号ｃを出力し、区間Ｔ３１の直前に入力されたシリアル信号ａに含まれる差電圧時間情報に応じて第２出力信号ｆのパルス幅（Ｌｏｗである区間幅）を制御するように、また区間Ｔ３２においては区間Ｔ３２直前の出力状態は両出力ともにＨｉｇｈで、かつ、駆動判定信号ｇはＨｉｇｈであるので、区間Ｔ３２の直前に入力されたシリアル信号ａに含まれる差電圧時間情報に応じて第１出力信号ｅのパルス幅（Ｈｉｇｈである区間幅）を制御するように駆動タイミング信号ｃを出力し、第２出力信号ｆをＬｏｗに固定する駆動タイミング信号ｄを出力する。
【００３４】
このとき駆動判定手段６は、駆動入力信号ａと前記パラレル信号ｂの一方と前回の第１，第２駆動タイミング信号ｃ，ｄ、または駆動入力信号ａと前記パラレル信号ｂの一方と前回の第１，第２出力信号ｅ，ｆにより、前記第１，第２出力手段３，４のうちの何れに差電圧時間情報に応じたパルス幅を持つ駆動判定信号ｇ、つまり、今回の駆動タイミング信号ｃ，ｄのどちらをＨｉｇｈまたはＬｏｗに固定し、もう一方の出力信号をパルス状に駆動させるといった駆動タイミング信号生成手段２の内部指令信号である駆動判定信号ｇを生成し、駆動タイミング生成手段２はシリアル信号ａに含まれた差電圧時間情報に応じて第１，第２出力信号ｅ，ｆの間に差電圧を発生させる時間をカウントし差電圧時間分のパルス状のタイミング信号を生成し、駆動判定信号ｇに従って駆動タイミング信号出力のどちらに引渡すかを判定し駆動タイミング信号ｃ，ｄを出力するという動作をする。
【００３５】
なお、駆動判定手段６が駆動判定信号ｇを生成する際に、今回は第１，第２出力信号ｅ，ｆとシリアル信号ａを使用すると説明したが、パラレル信号ｂや、駆動タイミング信号ｃ，ｄを用いた場合や、駆動タイミング信号生成手段２がパラレル信号ｂを用いて先頭ビットの判定を行った場合であっても同様の効果が得られることは言うまでもない。
【００３６】
この構成によると、配線によるクロストークや基板の共通インピーダンスに大電流が流れることによって入力信号であるシリアル信号にノイズが重畳しようとも、デジタル信号化により入力情報は干渉されることなく正確に差成分を持ったパルス状出力信号を生成できる。
【００３７】
また、第１の実施形態に比べ出力手段が複数で、どちらもパルス状に出力する複雑な駆動方式であっても、駆動判定手段６はシリアル入力受付前の出力手段の出力状態に応じてシリアル入力受付後にどの出力手段の出力を一定電圧にし、どの出力手段の出力をシリアル入力信号で指定された差電圧時間だけ差電圧を発生させるようにパルス制御するかを判定する機能を持ち、その判定結果である駆動判定信号ｇにより駆動タイミング生成手段２は駆動タイミング信号を生成し出力手段を介して負荷を駆動することができる。
【００３８】
（第３の実施形態）
図５は本発明の第３の実施形態のパルス幅変調式付加駆動装置を示し、図６はこのタイミングチャート、図７は駆動入力信号としてのシリアル信号の入力信号例を示す。
【００３９】
図５における駆動部１００Ｂの信号変換手段１１，駆動タイミング生成手段１２，出力手段１３，１４は、第１，第２の実施形態におけるそれぞれ信号変換手段１，駆動タイミング生成手段２，第１，第２の出力手段３，４に相当する。
【００４０】
第１，第２の実施形態と異なる点は、第３の実施形態では負荷１５Ａを駆動する出力部Ａと、負荷１５Ｂを駆動する出力部Ｂが設けられている点と、２つの出力部Ａ，Ｂに対して信号変換手段１１と出力判定手段１６が１組しか設けられていない点である。
【００４１】
図５において、信号変換手段１１は、出力部情報と出力差成分情報を含む駆動入力信号としてのシリアル信号ｈを入力とし、パラレル差電圧時間情報信号ｉとパラレル出力部情報信号ｊを出力する。
【００４２】
出力部判定手段１６は、パラレル出力部情報信号ｊによって指定された出力部にパラレル信号取込指令信号ｋ，ｍと出力開始タイミング指令信号ｌ，ｎを出力する。
出力部Ａ，Ｂは、駆動タイミング生成手段１２と出力手段１３と出力手段１４とレジスタ１７で構成されている。
【００４３】
レジスタ１７は、パラレル信号取込指令信号ｋ，ｍにより指定されたタイミングでパラレル差電圧時間情報信号ｉを取り込むよう構成されている。
駆動タイミング生成手段１２は、レジスタ１７に取り込まれたパラレル差電圧時間情報信号ｉを出力開始タイミング指令信号ｌ，ｎにより指定されたタイミングから駆動タイミング信号ｐ，ｑの生成開始する。
【００４４】
出力手段１３は、駆動タイミング生成手段１２の出力の駆動タイミング信号ｐをレベル変換して第１出力信号ｓを出力する。
出力手段１４は、駆動タイミング生成手段１２の出力の駆動タイミング信号ｑをレベル変換して第２出力信号ｔを出力する。
【００４５】
シリアル信号ｈに含まれる情報は、図７の入力信号であるシリアル信号例にあるとおり複数ある出力部のいずれかを示す出力部情報と、第１出力信号ｓと第２出力信号ｔとが差成分を持つ区間を示す差電圧時間情報とを持ち、差電圧時間情報とは第１の実施形態で説明したとおりである。
【００４６】
このときｎビットのシリアル信号ｈを入力とした信号変換手段１１は、シリアル信号からパラレル信号への変換によりパラレル差電圧時間情報信号ｉとパラレル出力部情報信号ｊを生成する。また、出力部判定手段１６は、パラレル出力部情報信号ｊが指定する出力部に対して、各出力部に含まれるレジスタ１７がパラレル差電圧時間情報信号ｉを取り込むタイミングを示すパラレル信号取込指令信号ｋ，ｍと、レジスタ１７に取り込まれたパラレル差電圧時間情報信号ｉを入力とする駆動タイミング生成手段１２が駆動タイミング信号ｐ，ｑを出力する際の開始タイミングを示す出力開始タイミング指令信号ｌ，ｎを生成する。
【００４７】
このとき駆動タイミング生成手段１２はレジスタ１７に取り込まれたパラレル差電圧時間情報信号ｉを入力とし、第１の実施形態で説明したような過程を経て負荷１５Ａまたは１５Ｂを駆動する。
【００４８】
図６，図７の動作タイミングチャート、シリアル入力信号例を用いて各ブロック動作について説明する。
ここで説明のためにシリアル信号ｈはＥＮＡＢＬＥ信号（信号ｘ）、ＤＡＴＡ０信号（信号ｙ）、基準ＣＬＫ信号（信号ｚ）を有する３線シリアル方式で、かつ、ＤＡＴＡ０（信号ｙ）は図７に示す通り出力部情報１ビットと差電圧時間情報４ビットの５ビットの情報を持っているとする。
【００４９】
ＥＮＡＢＬＥ信号（信号ｘ）は、ＤＡＴＡ０（信号ｙ）が情報を持っている区間ではＨｉｇｈとなり、情報を持たない区間ではＬｏｗとなる信号である。このとき信号変換手段１１は、ＥＮＡＢＬＥ信号（信号ｘ）がＨｉｇｈの区間のみシリアルデータであるＤＡＴＡ０（信号ｙ）を取り込み、基準ＣＬＫ信号（信号ｚ）の立ち上がりエッジに応じてパラレル信号であるＤＡＴＡ０〜ＤＡＴＡ４のように１ビットずつビットシフトさせ、ＥＮＡＢＬＥ信号（信号ｘ）の立ち上がりエッジから基準ＣＬＫ信号（信号ｚ）のＣＬＫ数を数えて５発目の立ち上がりと同時にシリアル信号からパラレル信号への変換を完了させ、ＥＮＡＢＬＥ信号（信号ｘ）がＬｏｗなったと同時にビットシフトを終了するといった動作をする。
【００５０】
このとき出力部判定手段１６によって出力されたパラレル信号取込指令信号ｋ，ｍの立ち上がりエッジで出力部情報（１ビット）にて指定された出力部の各レジスタ１７は、パラレル信号ＤＡＴＡ０〜ＤＡＴＡ４の情報（パラレル差電圧時間情報信号ｉ）を取り込み、取り込まれた情報であるパラレル信号ｒを駆動タイミング生成手段１２に引渡す。
【００５１】
駆動タイミング生成手段１２は、パラレル信号ｒまたは第１，第２出力信号ｓ，ｔまたは内部カウンタにより、それぞれの出力部Ａ，Ｂの第１，第２出力信号ｓ，ｔの出力開始タイミング指令信号ｌ，ｎの、立ち上がりエッジ直後の第１，第２出力信号ｓ，ｔの初期電圧を判定し、第１，第２出力信号ｓ，ｔが所望の初期電圧となるように駆動タイミング信号ｐ，ｑの初期電圧を決定し、かつ、出力開始タイミング指令信号ｌ，ｎの立ち上がりエッジのタイミングからパラレル差電圧時間情報信号ｉに含まれる差電圧時間情報（４ビット）に従ってビット変換回路やダウンカウンタにより第１出力信号ｓと出力信号ｔとの間に、差電圧時間情報信号ｉに応じた差電圧時間幅を持たせるように駆動タイミング信号ｐ，ｑのパルス幅を決定し、駆動タイミング信号ｐ，ｑを生成する。
【００５２】
第１の出力手段１３および第２の出力手段１４は、駆動タイミング信号ｐ，ｑをレベルシフトして第１，第２出力信号ｓ，ｔを出力する。
この構成によれば、シリアル入力によって入力に共通インピーダンスや他線のクロストークによるノイズが重畳された場合でも入力が指定した正確なパルス幅の出力信号を得ることができることや、入力端子数よりも多くの出力部を駆動することができることや、シリアル入力が連続的な信号であるという特徴を活かし、時分割的に一つの信号変換手段を使用して複数出力部のためのパラレル信号を生成できることや、複数の差電圧時間出力の出力タイミングをずらすことで電源リップルの抑制が可能になるといった効果がある。
【００５３】
また、前記シリアル信号は３線シリアル信号方式の場合について説明したが、シリアル信号を単線式または２線式とした場合や外部基準クロックではなく内部発振クロックを用いた場合や、データのビット数が何ビットの場合であっても同様の効果が得られることは言うまでもない。
【産業上の利用可能性】
【００５４】
本発明は、入力信号をシリアル信号化したことでノイズが重畳したとしても正確なパルス幅出力を可能にすることができ、モータや各種のアクチュエータの駆動装置の端子数や外付け部品を削減に寄与することができ、基板実装面積の削減に寄与できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態のパルス幅変調式負荷駆動装置のブロック図
【図２】同実施形態のタイミングチャート
【図３】本発明の第２の実施形態のパルス幅変調式負荷駆動装置のブロック図
【図４】同実施形態のタイミングチャート
【図５】本発明の第３の実施形態のパルス幅変調式負荷駆動装置の基本構成を示すブロック図
【図６】同実施形態のタイミングチャート
【図７】同実施形態におけるシリアル入力信号例のフォーマット図
【図８】従来例を示すブロック図
【図９】同従来例のタイミングチャート
【符号の説明】
【００５６】
１    信号変換手段
２    駆動タイミング生成手段
３    第１の出力手段
４    第２の出力手段
５    負荷
６    駆動判定手段
１１    信号変換手段
１２    駆動タイミング生成手段
１３，１４    出力手段
１５Ａ，１５Ｂ    負荷
１６    出力部判定手段
１７    レジスタ
ａ    シリアル信号
ｂ    パラレル信号
ｃ    駆動タイミング信号
ｄ    駆動タイミング信号
ｅ，ｆ    第１，第２出力信号
ｇ    駆動判定信号
ｈ    シリアル信号
ｉ    パラレル差電圧時間情報信号
ｊ    パラレル出力部情報信号
ｋ    パラレル信号取込指令信号
ｌ    出力開始タイミング指令信号
ｍ    パラレル信号取込指令信号
ｎ    出力開始タイミング指令信号
ｐ    駆動タイミング信号
ｑ    駆動タイミング信号
ｒ    パラレル信号
ｓ，ｔ    第１，第２出力信号
【図１】
2008097387.tif 000003
【図２】
2008097387.tif 000004
【図３】
2008097387.tif 000005
【図４】
2008097387.tif 000006
【図５】
2008097387.tif 000007
【図６】
2008097387.tif 000008
【図７】
2008097387.tif 000009
【図８】
2008097387.tif 000010
【図９】
2008097387.tif 000011