(57)【要約】  【課題】  半導体スイッチ回路に要求される挿入損失特性、ハンドリングパワー特性、歪み特性を損なわず、高いアイソレーション特性を実現することができる半導体スイッチ回路を提供する。  【解決手段】  ２つの入出力端子間に、直列接続した複数の電界効果トランジスタで構成される第１のスイッチ素子と、一方の入出力端子と接地との間に、直列接続した複数の電界効果トランジスタで構成される第２のスイッチ素子とを備え、第１のスイッチ素子及び第２のスイッチ素子の接続点と第２の入出力端子との間に、１つの電界効果トランジスタで構成される第３のスイッチ素子を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の入出力端子と第２の入出力端子との間に、直列接続した複数の電界効果トランジスタで構成される第１のスイッチ素子と、前記第２の入出力端子と接地との間に、直列接続した複数の電界効果トランジスタで構成される第２のスイッチ素子とを具備する半導体スイッチ回路において、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点と前記第２の入出力端子との間に、１つの電界効果トランジスタで構成される第３のスイッチ素子を具備することを特徴とする半導体スイッチ回路。
【請求項２】
少なくとも１つの共通入出力端子と２以上の個別入出力端子との間に、それぞれ直列接続した複数の電界効果トランジスタで構成される第１のスイッチ素子と、前記個別入出力端子と接地との間に、直列接続した複数の電界効果トランジスタで構成される第２のスイッチ素子とを具備する半導体スイッチ回路において、
前記第１のスイッチ素子と前記第２のスイッチ素子の接続点と前記個別入出力端子との間に、１つの電界効果トランジスタで構成される第３のスイッチ素子を具備することを特徴とする半導体スイッチ回路。
【請求項３】
請求項１又は２いずれか記載の半導体スイッチ回路において、
前記第３のスイッチ素子を構成する前記電界効果トランジスタのゲート幅は、前記第１のスイッチ素子を構成する前記電界効果トランジスタのゲート幅と等しいことを特徴とする半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は携帯電話機等の移動体通信機器や高周波機器の高周波信号の切り替えを行う半導体スイッチ回路に関し、特に挿入損失特性、ハンドリングパワー特性、歪特性を損なうことなく、アイソレーション特性の向上を図った半導体スイッチ回路に関する。
【背景技術】
【０００２】
高周波信号を扱う携帯電話機や移動体無線通信用装置などでは、高周波信号の切り替えを行うために、ＧａＡｓ等の化合物半導体で形成したＭＥＳＦＥＴやＨＥＭＴ等の電界効果トランジスタを用いた半導体スイッチ回路が使用されている。半導体スイッチ回路に要求される電気的特性としては、挿入損失特性、アイソレーション特性、ハンドリングパワー特性、歪特性などがあげられる。このような半導体スイッチ回路としては、例えば、特許文献１等に開示されたものがある。
【０００３】
この種の半導体スイッチ回路の従来例を図５に示す。図５に示す半導体スイッチ回路は、第１の入出力端子１０１と第２の入出力端子１０２との間に、直列接続された第１の電界効果トランジスタ１０３及び第２の電界効果トランジスタ１０４からなる第１のスイッチ素子１１と、第２の入出力端子１０２と接地との間に、直列接続された第３の電界効果トランジスタ１０５及び第４の電界効果トランジスタ１０６からなる第２のスイッチ素子１２から構成されている。
【０００４】
例えば、第１の制御端子１０７に第１及び第２の電界効果トランジスタ１０３、１０４のピンチオフ電圧よりも高い制御電圧を、それぞれ抵抗Ｒ１及びＲ２を介して印加し、第１及び第２の電界効果トランジスタ１０３、１０４のドレイン・ソース間を低インピーダンスとする一方、第２の制御端子１０８に、第３及び第４の電界効果トランジスタ１０５、１０６のピンチオフ電圧よりも低い制御電圧を、それぞれ抵抗Ｒ３及びＲ４を介して印加し、第３及び第４の電界効果トランジスタ１０５、１０６のドレイン・ソース間を高インピーダンスとする。その結果、第１の入出力端子１０１と第２の入出力端子１０２間を導通状態（以下、「半導体スイッチ回路がオン状態」という）とすることができる。
【０００５】
また、第１の制御端子１０７に第１及び第２の電界効果トランジスタ１０３、１０４のピンチオフ電圧よりも低い制御電圧を印加し、第１及び第２の電界効果トランジスタ１０３、１０４のドレイン・ソース間を高インピーダンスとする一方、第２の制御端子１０８に、第３及び第４の電界効果トランジスタ１０５、１０６のピンチオフ電圧よりも高い制御電圧を印加し、第３及び第４の電界効果トランジスタ１０５、１０６のドレイン・ソース間を低インピーダンスとする。その結果、第１の入出力端子１０１と第２の入出力端子１０２間を非導通状態（以下、「半導体スイッチ回路がオフ状態」という）とすることができる。
【０００６】
このような構成の半導体スイッチ回路では、半導体スイッチ回路がオフ状態のとき、第１の入出力端子１０１から高周波信号が入力すると、第３及び第４の電界効果トランジスタ１０５、１０６がオン状態であるため、第１及び第２の電界効果トランジスタ１０３、１０４で遮断しきれず漏洩した電力が接地電位に流れる構成となっている。その結果、第１の入出力端子１０１と第２の入出力端子１０２との間で、高いアイソレーションが確保されている。
【０００７】
ところで、このような半導体スイッチ回路において扱うことのできる最大電力は、一般に式１により表すことができる。
Ｐｍａｘ＝２｛ｎ（Ｖｐ−Ｖｇｓ(off)）｝2／Ｚｏ   （式１）
ここで、ｎはスイッチ素子を構成する直列に接続される電界効果トランジスタの数（段数）、Ｖｐは電界効果トランジスタのピンチオフ電圧、Ｖｇｓ(off)はオフ状態の電界効果トランジスタのゲートに印加されるバイアス電圧、Ｚｏは系の特性インピーダンスである。
【０００８】
上記式１によれば、半導体スイッチ回路において扱うことのできる最大電力（ハンドリングパワー）を大きくするためには、（１）直列に接続される電界効果トランジスタの数（段数）を増やす、（２）ピンチオフ電圧Ｖｐの浅い電界効果トランジスタを用いる、（３）バイアス電圧を大きくする、とすれば良いことが理解できる。
【０００９】
しかしながら現実的には、電界効果トランジスタのピンチオフ電圧Ｖｐは製造工程で使用するプロセスにより決まり、大きく変化させることは難しい。またバイアス電圧についても、携帯電話機での使用を想定すると、通常３Ｖ程度の電池駆動となり、バイアス電圧を大きくすることは難しい。そのため、直列に接続する電界効果トランジスタの段数ｎを増やして半導体スイッチ回路のハンドリングパワー特性の向上を図るのが一般的である。
【００１０】
一方、携帯電話機や移動体無線装置の多バンド化、多モード化が進んでいる。例えばＧＳＭ（Global System for Mobile Communications）とＵＭＴＳ（Universal Mobile Telecommunications system）のマルチモード端末機では、ＧＳＭの送信周波数とＵＭＴＳの周波数帯域の一部が共有化され、半導体スイッチ回路を用いて使用バンドや使用モードを切り換えて使用されている。
【特許文献１】特開２００２−１６４７７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
多バンド化、多モード化が進んだ携帯電話機等、例えばＧＳＭとＵＭＴＳのマルチモード端末機に使用される半導体スイッチ回路では、そのアイソレーション特性が悪いと、ＧＳＭ送信時にＵＭＴＳ用端子にＧＳＭの漏洩電力が入力し、ＵＭＴＳ端子に接続される外部回路が破壊される可能性があるという問題点があった。また、周波数帯域が異なる場合においても、同様に半導体スイッチ回路に接続される外部回路が破壊される可能性がある。本発明は、半導体スイッチ回路に要求される挿入損失特性、ハンドリングパワー特性、歪み特性を損なわず、高いアイソレーション特性を実現することができる半導体スイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に係る発明は、第１の入出力端子と第２の入出力端子との間に、直列接続した複数の電界効果トランジスタで構成される第１のスイッチ素子と、前記第２の入出力端子と接地との間に、直列接続した複数の電界効果トランジスタで構成される第２のスイッチ素子とを具備する半導体スイッチ回路において、前記第１のスイッチ素子と前記第２のスイッチ素子の接続点と前記第２の入出力端子との間に、１つの電界効果トランジスタで構成される第３のスイッチ素子を具備することを特徴とする。
【００１３】
請求項２に係る発明は、少なくとも１つの共通入出力端子と２以上の個別入出力端子との間に、それぞれ直列接続した複数の電界効果トランジスタで構成される第１のスイッチ素子と、前記個別入出力端子と接地との間に、直列接続した複数の電界効果トランジスタで構成される第２のスイッチ素子とを具備する半導体スイッチ回路において、前記第１のスイッチ素子と前記第２のスイッチ素子の接続点と前記個別入出力端子との間に、１つの電界効果トランジスタで構成される第３のスイッチ素子を具備することを特徴とする。
【００１４】
請求項３に係る発明は、請求項１又は２いずれか記載の半導体スイッチ回路において、前記第３のスイッチ素子を構成する前記電界効果トランジスタのゲート幅は、前記第１のスイッチ素子を構成する前記電界効果トランジスタのゲート幅と等しいことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、半導体スイッチ回路に要求される挿入損失特性、ハンドリングパワー特性、歪特性を劣化させることなく、アイソレーション特性を向上できる利点がある。また、アイソレーション特性を向上させるため、１つの電界効果トランジスタを追加するのみで良いので、チップサイズを大幅に増加させることなく実現できるという利点もある。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体スイッチ素子は、２つの入出力端子間に接続した第１のスイッチ素子と、一方の入出力端子と接地との間に接続した第２のスイッチ素子と、第１のスイッチ素子と第２のスイッチ素子の接続点と入出力端子との間に第３のスイッチ素子を接続した構成としている。そして第３のスイッチ素子を１つの電界効果トランジスタで構成している。
【００１７】
本発明の構成によれば、第３のスイッチ素子を追加したことによりアイソレーション特性を向上させることができる。一方挿入損失特性は、１つの電界効果トランジスタの挿入損失が付加されるのみで、大きく増加することはない。また付加した第３のスイッチ素子は、ハンドリングパワー特性、歪み特性の変動に寄与しないので、これらの特性を損なうこともない。以下、本発明の半導体スイッチ回路について、詳細に説明する。
【実施例１】
【００１８】
図１は本発明の第１の実施例の説明図である。図１に示す本発明の半導体スイッチ回路は、第１の入出力端子１０１と第２の入出力端子１０２との間に、直列接続された第１の電界効果トランジスタ１０３及び第２の電界効果トランジスタ１０４からなる第１のスイッチ素子１１と、第５の電界効果トランジスタ１０９からなる第３のスイッチ素子１３と、第１のスイッチ素子１１と第３のスイッチ素子１３の接続点と、接地との間に、直列接続された第３の電界効果トランジスタ１０５及び第４の電界効果トランジスタ１０６からなる第２のスイッチ素子１２から構成されている。
【００１９】
ここで第５の電界効果トランジスタ１０９は、以下の条件を考慮し、そのゲート幅が設定される。まず、第５の電界効果トランジスタ１０９のゲート幅を、第１の電界効果トランジスタ１０３及び第２の電界効果トランジスタ１０４の１つ当たりのゲート幅より狭くすると、挿入損失特性と歪み特性が劣化する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の下限を設定する。一方、第５の電界効果トランジスタ１０９のゲート幅を、第１の電界効果トランジスタ１０３及び第２の電界効果トランジスタ１０４の１つ当たりのゲート幅より広くすると、アイソレーション特性改善の効果が低下する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の上限を設定する。
【００２０】
通常の半導体スイッチ回路では、挿入損失の劣化量は０．０５ｄＢ以下とするのが好ましい。またアイソレーション特性は３５ｄＢ程度確保する必要があるので、第５の電界効果トランジスタ１０９のゲート幅は、第１の電界効果トランジスタ１０３及び第２の電界効果トランジスタ１０４のゲート幅と等しくするのが好適である。
【００２１】
次に、本発明の半導体スイッチ回路の動作について説明する。第１の制御端子１０７に第１及び第２の電界効果トランジスタ１０３、１０４のピンチオフ電圧よりも高い制御電圧を、それぞれ抵抗Ｒ１１、Ｒ１２を介して印加し、第１及び第２の電界効果トランジスタ１０３、１０４のドレイン・ソース間を低インピーダンスとする一方、第２の制御端子１０８に、第３及び第４の電界効果トランジスタ１０５、１０６のピンチオフ電圧よりも低い制御電圧を、それぞれ抵抗Ｒ１３及びＲ１４を介して印加し、第３及び第４の電界効果トランジスタ１０５、１０６のドレイン・ソース間を高インピーダンスとする。同時に第３の制御端子１１０に、第５の電界効果トランジスタ１０９のピンチオフ電圧よりも高い制御電圧を抵抗Ｒ１５を介して印加する。その結果、半導体スイッチ回路をオン状態とすることができる。
【００２２】
また、第１の制御端子１０７に第１及び第２の電界効果トランジスタ１０３、１０４のピンチオフ電圧よりも低い制御電圧を、それぞれ抵抗Ｒ１１、Ｒ１２を介して印加し、第１及び第２の電界効果トランジスタ１０３、１０４のドレイン・ソース間を高インピーダンスとする一方、第２の制御端子１０８には、第３及び第４の電界効果トランジスタ１０５、１０６のピンチオフ電圧よりも高い制御電圧を、それぞれ抵抗Ｒ１３及びＲ１４を介して印加し、第３及び第４の電界効果トランジスタ１０５、１０６のドレイン・ソース間を低インピーダンスとする。同時に第３の制御端子１１０に、第５の電界効果トランジスタ１０９のピンチオフ電圧よりも低い制御電圧を抵抗Ｒ１５を介して印加する。その結果、半導体スイッチ回路をオフ状態とすることができる。
【００２３】
このような構成の半導体スイッチ回路では、従来例同様、半導体スイッチ回路がオン状態の場合には、第１の入出力端子１０１と第２の入出力端子１０２が信号通過経路として動作する。このとき、第３のスイッチ素子１３が追加された分だけ、挿入損失特性が劣化することになる。しかしながら、スイッチ素子を構成する電界効果トランジスタの段数を１段とする、即ち１個の電界効果トランジスタ１０９で構成することによって、従来回路と比較して、大きく挿入損失特性が劣化することはない。
【００２４】
一方、半導体スイッチ回路がオフ状態のとき、第１の入出力端子１０１から高周波信号が入力すると、第３及び第４の電界効果トランジスタ１０５、１０６がオン状態であるため、第１及び第２の電界効果トランジスタ１０３、１０４で遮断しきれず漏洩した電力が接地電位に流れ、第１の入出力端子１０１と第２の入出力端子１０２との間で、高いアイソレーションが確保されている。さらに漏洩した高周波信号は、第３のスイッチ素子１３によって遮断され、第１の入出力端子１０１と第２の入出力端子１０２間のアイソレーション特性が向上する。
【００２５】
次に、ハンドリングパワー特性を従来例と比較してみる。この種の半導体スイッチ回路において、ハンドリングパワー特性を改善するためには、信号通過経路に直接接続する電界効果トランジスタの数（段数）を増やせば良いことが知られている。さらに具体的には、信号通過経路に対して直接接続され、かつオフ状態の電界効果トランジスタの数を増やすことによって、ハンドリングパワー特性を向上させることができる。従って本実施例の場合、信号通過経路に直接接続され、オフしている電界効果トランジスタ（第２のスイッチ素子１２を構成する電界効果トランジスタに相当）の数は変更していないので、ハンドリングパワー特性の劣化はないことが理解できる。
【００２６】
また歪み特性は、通過電力の非線形領域に発生する成分であり、ハンドリングパワーが劣化しないということは、即ち歪み特性も劣化しない。
【実施例２】
【００２７】
次に第２の実施例について説明する。図２は本発明の第２の実施例の説明図である。図２に示す本発明の半導体スイッチ回路は、共通入出力端子２０１と、第１の個別入出力端子２１２、第２の個別入出力端子２２２を備え、共通入出力端子２０１と第１の個別入出力端子２１２との間に、直列に接続された第６の電界効果トランジスタ２１３及び第７の電界効果トランジスタからなる第１のスイッチ素子１１Ａと、第１０の電界効果トランジスタ２１９からなる第３のスイッチ素子１３Ａと、第１のスイッチ素子１１Ａと第３のスイッチ素子１３Ａの接続点と、接地との間に、直列に接続された第８の電界効果トランジスタ２１５及び第９の電界効果トランジスタ２１６からなる第２のスイッチ素子１２Ａを備える構成となっている。
【００２８】
また、共通入出力端子２０１と、第２の個別入出力端子２２２との間に、直列に接続された第１１の電界効果トランジスタ２２３及び第１２の電界効果トランジスタ２２４からなる第１のスイッチ素子１１Ｂと、第１５の電界効果トランジスタ２２９からなる第３のスイッチ素子１３Ｂと、第１のスイッチ素子１１Ｂと第３のスイッチ素子１３Ｂの接続点と、接地との間に、直列に接続された第１３の電界効果トランジスタ２２５及び第１４の電界効果トランジスタ２２６からなる第２のスイッチ素子１２Ｂを備える構成となっている。
【００２９】
前述の実施例１同様、第１０の電界効果トランジスタ２１９のゲート幅は、第６の電界効果トランジスタ２１３及び第７の電界効果トランジスタ２１４の１つ当たりのゲート幅より狭くすると、挿入損失特性と歪み特性が劣化する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の下限を設定する。一方、第１０の電界効果トランジスタ２１９のゲート幅を、第６の電界効果トランジスタ２１３及び第７の電界効果トランジスタ２１４の１つ当たりのゲート幅より広くすると、アイソレーション特性改善の効果が低下する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の上限を設定する。
【００３０】
同様に、第１５の電界効果トランジスタ２２９のゲート幅は、第１１の電界効果トランジスタ２２３及び第１２の電界効果トランジスタ２２４の１つ当たりのゲート幅より狭くすると、挿入損失特性と歪み特性が劣化する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の下限を設定する。一方、第１５の電界効果トランジスタ２２９のゲート幅を、第１１の電界効果トランジスタ２２３及び第１２の電界効果トランジスタ２２４の１つ当たりのゲート幅より広くすると、アイソレーション特性改善の効果が低下する。従って、半導体スイッチ回路の使用条件に応じて、許容できる範囲で、ゲート幅の上限を設定する。
【００３１】
本実施例においても、通常の半導体スイッチ回路では、挿入損失の劣化量は０．０５ｄＢ以下とするのが好ましい。またアイソレーション特性は３５ｄＢ程度確保する必要があるので、第１０の電界効果トランジスタ２１９及び第１５の電界効果トランジスタ２２９のゲート幅は、第１のスイッチ素子１１Ａ、１１Ｂを構成する電界効果トランジスタ２１３、２１４、２２３、２２４の１つ当たりのゲート幅と等しくするのが好適である。
【００３２】
次に、本発明の半導体スイッチ回路の動作について、共通入出力端子２０１と第１の個別入出力端子２１２間を信号通過経路とした場合を例に取り、説明する。基本的な動作は実施例１で説明した通りである。第４の制御端子２１７に第６及び第７の電界効果トランジスタ２１３、２１４のピンチオフ電圧よりも高い制御電圧を、抵抗Ｒ２１、Ｒ２２を介して印加し、第６及び第７の電界効果トランジスタ２１３、２１４のドレイン・ソース間を低インピーダンスとする一方、第５の制御端子２１８に、第８及び第９の電界効果トランジスタ２１５、２１６のピンチオフ電圧より低い制御電圧を、それぞれ抵抗Ｒ２３、Ｒ２４を介して印加し、第８及び第９の電界効果トランジスタ２１５、２１６のドレイン・ソース間を高インピーダンスとする。同時に、第６の制御電極２２０に、第１０の電界効果トランジスタ２１９のピンチオフ電圧より高い制御電圧を、抵抗Ｒ２５を介して印加する。その結果、共通入出力端子２１０と第１の個別入出力端子２１２間をオン状態とすることができる。
【００３３】
一方、第７の制御端子２２７に第１１及び第１２の電界効果トランジスタ２２３、２２４のピンチオフ電圧より低い制御電圧を、抵抗Ｒ３１、Ｒ３２を介して印加し、第１１及び第１２の電界効果トランジスタ２２３、２２４のドレイン・ソース間を高インピーダンスとする一方、第８の制御端子２２８に、第１３及び第１４の電界効果トランジスタ２２５、２２６のピンチオフ電圧より高い制御電圧を、それぞれＲ３３、Ｒ３４を介して印加し、第１３及び第１４の電界効果トランジスタ２２５、２２６のドレイン・ソース間を低インピーダンスとする。同時に、第９の制御端子２３０に、第１５の電界効果トランジスタ２２９のピンチオフ電圧より低い制御電圧を、抵抗Ｒ３５を介して印加する。その結果、共通入出力端子２１０と第２の個別入出力端子２２２件をオフ状態とすることができる。
【００３４】
このような構成の半導体スイッチ回路では、オン状態の共通入出力端子２０１と第１の個別入出力端子２１２が信号通過経路として動作する。このとき、第３のスイッチ素子１３Ａが追加された分だけ、挿入損失特性が劣化することになる。しかしながら、スイッチ素子を構成する電界効果トランジスタを１段とする、即ち１個の電界効果トランジスタで構成することによって、従来回路と比較して、ほぼ同等の挿入損失特性とすることが可能となる。
【００３５】
一方、オフ状態の共通入出力端子２０１と第２の個別入出力端子２２２間では、第１１及び第１２の電界効果トランジスタ２２３、２２４で遮断しきれずに漏洩した電力が接地電位に流れ、共通入出力端子２０１と第２の個別入出力端子２２２間で、高いアイソレーションが確保されている。さらに漏洩した高周波信号は、第３のスイッチ素子１３Ｂによって遮断され、共通入出力端子２０１と第２の個別入出力端子２２２間のアイソレーション特性が向上する。
【００３６】
図３に、共通入出力端子２０１と第１の個別入出力端子２１２がオン状態、共通入出力端子２０１と第２の個別入出力端子２２２がオフ状態の場合に、共通入出力端子２０１と第２の個別入出力端子２１２間の周波数に対する挿入損失特性、及び共通入出力端子２０１と第２の個別入出力端子２２２間の周波数に対するアイソレーション特性を示す。
【００３７】
図３において、横軸は周波数（ＧＨｚ）を、左縦軸は挿入損失（ｄＢ）を、右縦軸はアイソレーション（ｄＢ）をそれぞれ示している。本発明の半導体スイッチ回路の特性を実線により表し、従来回路の特性を点でプロットしている。図３に示すように、本発明の半導体スイッチ回路の挿入損失は、従来回路と同等であり、アイソレーション特性が確実に改善されたものであることがわかる。具体的には、アイソレーションの改善量は１ＧＨｚにおいて１５ｄＢ以上、２ＧＨｚにおいて１０ｄＢ以上となった。
【００３８】
本実施例では、信号通過経路に対して直接接続され、かつオフしているスイッチ素子（第２のスイッチ素子１２、１２Ａ）を構成する電界効果トランジスタの数（段数）は変更していないので、ハンドリングパワー特性の劣化はない。
【００３９】
図４は、共通入出力端子２０１と第１の個別入出力端子２１２がオン状態、共通入出力端子２０１と第２の個別入出力端子２２２がオフ状態の場合に、共通入出力端子２０１と第１の個別入出力端子２１２間の入力電力に対する挿入損失特性、及び共通入出力端子２０１に発生する入力電力と２次高調波及び３次高調波の歪み特性を示す。
【００４０】
図４において、横軸は入力電力（ｄＢｍ）を、左縦軸は挿入損失（ｄＢ）を、右縦軸は入力電力と高調波の差分（ｄＢｃ）をそれぞれ示している。本発明の半導体スイッチ回路の特性を実線により表し、従来回路の特性を点でプロットしている。図４に示すように、本発明の半導体スイッチ回路の挿入損失は、従来回路と同等であり、入力電力と高調波の差分の変化（歪み特性）も、従来回路と同等であることがわかる。
【００４１】
以上説明したように、本発明の半導体スイッチ回路は、挿入損失特性、ハンドリングパワー特性、歪特性を劣化させることなく、アイソレーション特性を向上できることが確認された。
【００４２】
また、アイソレーション特性を向上させるために追加させる電界効果トランジスタは、１つだけで良いので、チップサイズを大幅に増加させることなく実現できるという利点もある。さらに、本発明により追加された第３のスイッチ素子は、第１のスイッチ素子と同相制御が可能であり、制御端子を共通化すれば、制御信号や、制御端子パッドを増やす必要がないため、それによってチップサイズが大きくなることもない。
【００４３】
なお、半導体スイッチ回路は１つの共通入出力端子と２つの個別入出力端子間のオン状態／オフ状態を切り替えるＳＰＤＴスイッチに限定されるものではないことはもちろんである。また、負電圧で切り替えるスイッチでは直流電圧阻止用のキャパシタは不要であり、その有無によって本発明の効果が損なわれるものではない。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施例の説明図である。
【図２】本発明の第２の実施例の説明図である。
【図３】本発明の第２の実施例における挿入損失特性及びアイソレーション特性を示した特性線図である。
【図４】本発明の第２の実施例における挿入損失特性及び歪み特性を示した特性線図である。
【図５】従来の半導体スイッチ素子の説明図である。
【符号の説明】
【００４５】
１１：第１のスイッチ素子、１２：第２のスイッチ素子、１３：第３のスイッチ素子、１０１：第１の高周波入出力端子、１０２：第２の高周波入出力端子、１０３：第１の電界効果トランジスタ、１０４：第２の電界効果トランジスタ、１０５：第３の電界効果トランジスタ、１０６：第４の電界効果トランジスタ、１０７：第１の制御端子、１０８：第２の制御端子、１０９：第５の電界効果トランジスタ、１１０：第３の制御端子、２０１：共通入出力端子、２１２：第１の個別入出力端子、２１３：第６の電界効果トランジスタ、２１４：第７の電界効果トランジスタ、２１５：第８の電界効果トランジスタ、２１６：第９の電界効果トランジスタ、２１７：第４の制御端子、２１８：第５の制御端子、２１９：第１０の電界効果トランジスタ、２２０：第６の制御端子、２２２：第２の個別入出力端子、２２３：第１１の電界効果トランジスタ、２２４：第１２の電界効果トランジスタ、２２５：第１３の電界効果トランジスタ、２２６：第１４の電界効果トランジスタ、２２７：第７の制御端子、２２８：第８の制御端子、２２９：第１５の電界効果トランジスタ、２３０：第９の制御端子
【図１】
2008306332.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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