(57)【要約】【課題】半導体基板の表面にトレンチによって分離された複数の素子を有する半導体装置の製造方法において、トレンチに埋込部材を埋設した後の埋込部材の表面と素子の表面との段差を小さくすることを可能とする。【解決手段】半導体装置１０のトレンチ２２が形成されている側の表面に埋込シリコン２５を配置した後、トレンチ２２の上方にレジスト２８を配置し、埋込シリコン２５の上方から埋込シリコン２５にイオンを注入する。その後、レジスト２８を除去し、ドライエッチングにより埋込シリコン２５を除去する。【選択図】  図３
2008160064.tif 000002
【特許請求の範囲】
【請求項１】
トレンチによって分離された複数の素子を有する半導体装置の製造方法であって、
トレンチが形成された半導体基板の表面全体に埋込部材を配置してトレンチに埋込部材を充填する工程と、
素子上に配置された埋込部材を改質する工程と、
改質工程後、トレンチ上に配置された埋込部材と、素子上に配置された埋込部材とを同時にエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記埋込部材はポリシリコンであり、
前記改質工程では、ポリシリコンに不純物を注入することを特徴とする請求項１の半導体装置の製造方法。
【請求項３】
前記改質工程は、トレンチ上に配置された埋込部材の表面にレジストを配置した状態で行われることを特徴とする請求項２の半導体装置の製造方法。
【請求項４】
トレンチによって分離された複数の素子を有する半導体装置の製造方法であって、
トレンチが形成された半導体基板の表面全体に埋込部材を配置してトレンチに埋込部材を充填する工程と、
素子上の領域とトレンチ上の領域のうちの一方の領域の埋込部材に前処理を施す前処理工程と、
前処理工程後に、トレンチ上に配置された埋込部材と、素子上に配置された埋込部材とを同時にエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記前処理工程が、
トレンチ上に配置された埋込部材の表面を被覆して素子上に配置された埋込部材の表面を露出させるマスクを形成する工程と、
マスクで覆われていない埋込部材の表面から中間深さに至るまで埋込部材の一部をエッチングする工程と、
を備えていることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記前処理工程が、
トレンチ上に配置された埋込部材の表面を被覆して素子上に配置された埋込部材の表面を露出させるマスクを形成する工程と、
マスクで覆われていない埋込部材の表面を酸化させて素子上に配置された埋込部材の表面に酸化膜を形成する工程と、
その酸化膜をエッチングする工程と、
を備えていることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチによって分離された複数の素子を有する半導体装置の製造方法に関する。特に、トレンチに埋込部材を埋め込む際に生じる表面の段差を小さくする技術に関する。
【背景技術】
【０００２】
隣り合う素子を分離するトレンチにポリシリコンや絶縁膜等の埋込部材を埋め込むことで、隣り合う素子を互いに絶縁する半導体装置が知られている。トレンチに埋込部材を埋込む方法として、通常、以下の方法が採られている。
まず、トレンチが形成された半導体基板のトレンチに埋込部材を充填する。この際、トレンチのみに埋込部材を充填することは難しいため、トレンチ外（すなわち、素子上）にも埋込部材が配置される。このため、トレンチに埋込部材を充填し終わった状態では、半導体基板の表面全体に埋込部材が配置され、埋込部材の表面は素子の表面より高くなっている。
次に、半導体基板の表面に配置された埋込部材（すなわち、トレンチ上の埋込部材及び素子上の埋込部材の両者）をエッチングし、素子の表面が露出するようにする。このとき、素子の表面を検出した時点でエッチングを終了すると、素子の表面に埋込部材が残ってしまう可能性がある。このため、通常は、素子の表面を検出してからさらに、数秒間オーバーエッチングが行われる。これにより、素子の表面から埋込部材が完全に除去される。
【０００３】
しかしながら、オーバーエッチングを行うと、トレンチの埋込部材までエッチングによって除去されてしまうため、素子の表面と埋込部材の表面との間に段差ができてしまう。埋込部材の表面と素子の表面には、絶縁膜を挟んで電気配線が配設される。この電気配線は、埋込部材の表面と素子の表面にまたがって配設される。そのため、埋込部材の表面と素子の表面との間の段差が大きいと、電気配線の断線等の問題が生じる。
【０００４】
なお、特許文献１には、トレンチに充填された埋込部材の表面を平坦化する半導体装置の製造方法が開示されている（例えば、特許文献１）。しかしながら、特許文献１の技術は、トレンチに充填された埋込部材の中心部にできる窪みを小さくする技術であり、埋込部材の表面と素子の表面との段差を小さくする技術ではない。
【０００５】
【特許文献１】特開平１１−１２１６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上述した事情を鑑みてなされたものであり、その目的は、トレンチ内に充填された埋込部材の表面と素子の表面との段差を抑制することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体装置の製造方法は、トレンチによって分離された複数の素子を有する半導体装置を製造する方法であり、トレンチが形成された半導体基板の表面全体に埋込部材を配置してトレンチ内に埋込部材を充填する工程と、素子上に配置された埋込部材を改質する工程と、改質工程後、トレンチ上に配置された埋込部材と、素子上に配置された埋込部材とを同時にエッチングする工程を含むことを特徴とする。
この製造方法では、素子上に配置された埋込部材が改質されるため、素子上に配置された埋込部材のエッチングレートが、トレンチ上に配置された埋込部材のエッチングレートよりも高くなる。これにより、トレンチ上に配置された埋込部材と素子上の改質された埋込部材とを同時にエッチングすると、素子上に配置された埋込部材は、トレンチ上に配置された埋込部材（即ち、改質されていない埋込部材）よりも早くエッチングされ除去される。そのため、素子の表面が検出された時点では、トレンチ上に配置されている埋込部材は、素子の表面よりも上側に位置することとなる。これにより、素子の表面が検出された時点からさらにエッチング（即ち、オーバーエッチング）しても、トレンチ上に充填された埋込部材の表面と素子の表面との間の段差を小さくすることができる。
なお、半導体基板の表面とは、素子が形成される側の面をいい、素子とは、トレンチによって分離されているそれぞれの領域（素子を構成する領域）をいう。
【０００８】
この製造方法では、埋込部材をポリシリコンとすることができる。かかる場合、改質工程では、ポリシリコンに不純物（例えば、リン、砒素、アルゴン等）を注入することが好ましい。ポリシリコンに不純物を注入することで、ポリシリコンがアモルファス化され、そのエッチングレートを高めることができる。
【０００９】
また、ポリシリコンに不純物を注入する場合、改質しない埋込部材（トレンチ上に配置された埋込部材）の表面にレジストを配置しておくことが好ましい。この構成によれば、改質したいポリシリコンだけに不純物を注入することができる。
【００１０】
また、本発明の半導体装置の製造方法は、トレンチによって分離された複数の素子を有する半導体装置の製造方法であって、トレンチが形成された半導体基板の表面全体に埋込部材を配置してトレンチに埋込部材を充填する工程と、素子上の領域とトレンチ上の領域のうちの一方の領域の埋込部材に前処理を施す前処理工程と、前処理工程後に、トレンチ上に配置された埋込部材と素子上に配置された埋込部材とを同時にエッチングする工程と、を含むことを特徴とする。
この半導体装置の製造方法では、トレンチ上に配置された埋込部材と素子上に配置された埋込部材とを同時にエッチングする前に、素子上の領域とトレンチ上の領域のうちの一方の領域の埋込部材に前処理を施す。これにより、オーバーエッチングしても、トレンチ上に充填された埋込部材の表面と素子の表面との間の段差が小さくなるように前処理しておくことができる。
【００１１】
この半導体装置の製造方法では、前処理工程が、トレンチ上に配置された埋込部材の表面を被覆して素子上に配置された埋込部材の表面を露出させるマスクを形成する工程と、マスクで覆われていない埋込部材の表面から中間深さに至るまで埋込部材の一部をエッチングする工程とを備えていてもよい。
この構成よれば、トレンチ上に配置された埋込部材と素子上に配置された埋込部材を同時にエッチングする工程前に、トレンチ上に配置された埋込部材の表面が素子上に配置された埋込部材の表面より上方に位置する。これにより、オーバーエッチングしても、トレンチ上に充填された埋込部材の表面と素子の表面との間の段差を小さくすることができる。
【００１２】
また、この半導体装置の製造方法では、前処理工程が、トレンチ上に配置された埋込部材の表面を被覆して素子上に配置された埋込部材の表面を露出させるマスクを形成する工程と、マスクで覆われていない埋込部材の表面を酸化させて素子上に配置された埋込部材の表面に酸化膜を形成する工程と、その酸化膜をエッチングする工程を備えていてもよい。
この構成によれば、素子上に配置された埋込部材の表面から中間深さに至るまでの埋込部材の表面を容易にエッチングすることができる。
【発明の効果】
【００１３】
本発明によると、トレンチ上に充填された埋込部材の表面と素子の表面との間の段差を小さくすることができる。埋込部材の表面と素子の表面にまたがって電気配線を配設しても、電気配線に不要に応力がかからない。そのため、電気配線の断線を防止することができる。
【発明を実施するための最良の形態】
【００１４】
下記の実施例に記載の技術の主要な特徴について列記する。
（形態１）  トレンチに埋込部材を充填する工程では、最初にリンドープシリコンを配置し、次に、リンドープシリコン上にノンドープシリコンを配置する。
（形態２）  埋込部材をエッチングする工程は、ケミカルドライエッチング法を用いる。
【実施例１】
【００１５】
本発明を具現化した一実施例に係る半導体装置の製造方法を図面を参照して説明する。図１〜６は半導体装置１０の一部を示す縦断面図であり、半導体装置１０のトレンチに埋込部材を埋め込む際の各工程を模式的に示している。なお、本実施例では、半導体装置１０が製造途中の場合にも半導体装置１０と記述する。
図１には、半導体装置１０のシリコン基板１２の上面（図１に示す上側の面）に溝状のトレンチ２２が形成された状態が示されている。シリコン基板１２の上面は、酸化膜１４で覆われている。酸化膜１４の上面（図１の上側の面）には、シリコンを材料とする素子１６が複数個配設されている。素子１６は、活性層１８と、活性層１８の表面を覆うシリコン酸化膜２０と、酸化膜２０の最上面のシリコン窒化膜３０で構成されている。隣り合う素子１６の間にはトレンチ２２が形成されている。これによって、隣り合う素子１６の各側面１６ａは、トレンチ２２を挟んで対向している。なお、本明細書中、素子１６の表面とは、シリコン窒化膜３０の上面のことをいう。
【００１６】
（埋込部材を配置する工程）
まず、図１に示す半導体装置１０（半導体基板）に、半導体装置１０の表面（図１の上側）から、リンドープ多結晶シリコンからなる第１ポリシリコン膜２４を被膜する。第１ポリシリコン膜２４は、化学気相成長法（以下、ＣＶＤ法ともいう）によって、所定の膜厚に形成される。図２に示すように、第１ポリシリコン膜２４は、素子１６の表面に被膜され、トレンチ２２の側面（素子１６の側面１６ａ）にも被膜される。
次に、第１ポリシリコン膜２４の表面に、ノンドープ多結晶シリコンからなる第２ポリシリコン膜２６を被膜する。第２ポリシリコン膜２６は、第１ポリシリコン膜２４と同様、ＣＶＤ法によって形成される。第２ポリシリコン膜２６は、トレンチ２２の側面に被膜している第１ポリシリコン膜２４上に被膜することで、トレンチ２２内で対向する第１ポリシリコン膜２４の間の隙間に充填されている。これによって、トレンチ２２内には、第１ポリシリコン膜２４及び第２ポリシリコン膜２６が埋め込まれる。なお、本実施例では、第１ポリシリコン膜２４と第２ポリシリコン膜２６を合わせて、埋込シリコン２５と称することがある。
【００１７】
（埋込部材を改質する工程）
図２に示す半導体装置１０の第２ポリシリコン膜２６の表面（図２の上側）にフォトレジストを塗布し、トレンチ２２の経路に沿ったレジストパターンが残るように現像処理を行う。図３には、トレンチ２２の上方にレジスト２８が配置された半導体装置１０を示している。レジスト２８の幅（図３の左右方向の幅）はトレンチ２２の幅と略同一であり、レジスト２８はトレンチ２２の経路に沿って配置されている。
次に、図３の半導体装置１０の表面側（図３の上方）より埋込シリコン２５にリンイオンを注入する。なお、注入するイオンとしては、リンイオン以外にも、砒素イオン又はアルゴンイオン等を用いることができる。リンイオンの注入は、リンイオンを電気的に加速し、埋込シリコン２５の表面側（図３の上方）から埋込シリコン２５に向かって打ち込むことによって行われる。この際、レジスト２８が配置された領域（トレンチ２２の上方）には、レジスト２８によってイオン注入されることが防止される。これにより、上方にレジスト２８が配置されていない領域（すなわち、素子１６上の埋込シリコン２５）にのみイオンが注入され、素子１６上の埋込シリコン２５が改質されてアモルファス化する。一方で、上方にレジスト２８が配置されている領域（すなわち、トレンチ２２の上方の埋込シリコン２５）にはイオンが注入されず、トレンチ２２の上方の埋込シリコン２５は改質されない。イオンの注入が終わると、酸素プラズマを用いてレジスト２８を灰化処理して除去する。なお、素子１６上の埋込シリコン２５にのみリンイオンが注入されるため、トレンチ２２内に埋め込まれた埋込シリコン２５が隣り合う素子１６同士を絶縁するのに必要な特性には影響はない。
【００１８】
（エッチングする工程）
次に、レジスト２８を除去した半導体装置１０から不要な埋込シリコン２５を除去する。埋込シリコン２５の除去は、埋込シリコン２５の表面側（図３の上方）からケミカルドライエッチングによって除去する。エッチング処理を開始すると、まず、素子１６上の第２ポリシリコン膜２６が除去され、第１ポリシリコン膜２４が表面に露出する。続いて、第１ポリシリコン膜２４と第２ポリシリコン膜２６のエッチングが同時に進行し、素子１６上の第１ポリシリコン膜２４が除去される。素子１６上の第１ポリシリコン膜２４が除去されると、素子１６上に配置されている窒化膜３０が表面に露出する。表面に露出した窒化膜３０は検出装置（図示省略）により検出され、その検出された時点から所定の時間（例えば、数秒間）だけ経過したときにエッチング処理が終了する。
【００１９】
図４は、検出装置により窒化膜３０が検出された時点の半導体装置１０の状態を示している。イオン注入された埋込シリコン２５は、イオン注入がされていない埋込シリコン２５よりも、エッチングレートが高くなっている。すなわち、トレンチ２２の上方に位置する埋込シリコン２５は、素子１６上に配置された埋込シリコン２５よりもエッチング速度が遅い。そのため、図４に示すように、トレンチ２２の上方の埋込シリコン２５の表面２５ａは、窒化膜３０の上面よりも高くなっている。また、第１ポリシリコン膜２４は、第２ポリシリコン膜２６よりエッチングレートが高いため、埋込シリコン２５のトレンチ中央部の窪みが減少している。窪みが減少する理由等は、特許文献１の段落［００２９］〜［００３１］に詳しく記載されているため、ここでは、その説明を省略する。
なお、窒化膜３０が検出された時点では、窒化膜３０上に第１ポリシリコン膜２４の一部が残存している可能性がある。したがって、窒化膜３０が検出されてから所定の時間だけオーバーエッチングを行うことで、窒化膜３０上に残存している第１ポリシリコン膜２４を除去される。
【００２０】
図５には、オーバーエッチング後の半導体装置１０が示されている。上述したように、トレンチ２２上の埋込シリコン２５はイオン注入がされていないため、窒化膜３０が検出された時点では、埋め込みシリコン２５の表面２５ａが窒化膜３０の表面よりも高くなっている（図４参照）。このため、図５に示すように、エッチング終了後の半導体装置１０は、オーバーエッチング後であっても、埋込シリコン２５の表面２５ａは、窒化膜３０の上面と略一致するか、窒化膜３０の上面よりも若干下側に位置する程度となる。これにより、埋込シリコン２５の表面２５ａと窒化膜３０の上面との段差が小さくなり、両者にまたがる電気配線が断線することを防止することができる。
一方、従来のように埋込シリコン２５を改質しない場合は、トレンチ２２の上方の埋込シリコン２５は、その他に位置する埋込シリコン２５と同じエッチングレートでエッチングされていく。したがって、窒化膜３０が検出された時点では、トレンチ２２の上方の埋込シリコン２５の表面２５ａは、窒化膜３０の上面と略同一の高さとなる。したがって、オーバーエッチングすると、トレンチ２２内に埋め込まれている埋込シリコン２５までエッチングが進行してしまう。そのため、オーバーエッチング終了後のトレンチ２２内の埋込シリコン２５の表面２５ａは、窒化膜３０の上面よりも下側に位置する。これにより、埋込シリコン２５の表面２５ａと窒化膜３０の上面との段差が大きくなってしまう。
【００２１】
エッチング工程が終了すると、埋込シリコン２５の表面２５ａを酸化する。その後、窒化膜３０の除去工程、絶縁膜形成工程、配線工程等を経て、図６に示す半導体装置１０が作製される。図６に示す状態では、埋込シリコン２５の表面２５ａには、酸化膜３２が形成されている。酸化膜３２の表面と素子１６の表面には、絶縁膜３４が配置されており、絶縁膜３４には、電気配線３６が埋設されている。電気配線３６は、素子１６の上面と酸化膜３２の表面にまたがって配線されている。酸化膜３２の表面と素子１６の上面には、段差がほとんどないため、電気配線３６は、段差によって湾曲し不要な応力がかかって断線する心配がない。
【００２２】
上述した実施例では、素子１６上の埋込シリコン２５のみにイオン注入がされているため、オーバーエッチング後の埋込シリコン２５の表面と素子１６の表面との段差を小さくすることができる。また、埋込シリコン２５を２種類のポリシリコン膜２４、２６で構成するため、オーバーエッチング後の埋込シリコン２５の中央の窪みを小さくすることができる。これらによって、オーバーエッチング後の埋込シリコン２５の表面が平坦化され、その後に配される電気配線３６の断線等を好適に防止することができる。
【００２３】
なお、本実施例では、埋込シリコン２５として、リンドープ多結晶シリコンの第１ポリシリコン膜２４と、ノンドープ多結晶シリコンの第２ポリシリコン膜２６を用いている。しかしながら、埋込シリコン２５には、単一の多結晶シリコンを用いてもよい。
また、埋込シリコン２５をエッチングする工程では、ケミカルドライエッチング法を用いたが、ウェットエッチング法を用いることもできる。ウェットエッチング法を用いても、イオン注入された埋込シリコン２５のエッチングレートは高くなり、ドライエッチング法を用いる場合と同様の効果が得られる。
また、埋込シリコン２５には、リンを膜中に含んでいるシリコンの酸化膜（いわゆるＰＳＧ膜）等を用いてもよい。ＰＳＧ膜を用いても、リン、砒素等のイオンを注入することで、イオンが注入されていないＰＳＧ膜よりもエッチングレートを高くすることができる。ＰＳＧ膜を用いる場合、ドライエッチング法を用いてエッチングすることが好ましい。
【００２４】
（その他の実施例）
その他の実施例の半導体装置の製造方法を図面を参照して説明する。図７〜１２は、半導体装置１０の一部を示す縦断面図であり、半導体装置１０のトレンチに埋込部材を埋め込む際の各工程を模式的に示している。なお、半導体装置１０が製造途中の場合にも半導体装置１０と記述する。本実施例の製造方法は、図１に示す半導体装置１０を用いて実施する。
まず、図１に示す半導体装置１０（半導体基板）に、半導体装置１０の表面（図１の上側）から、ポリシリコン製の埋込シリコン５０を被膜する。埋込シリコン５０の素子１６上の厚みは、例えば１．８μｍである。図７に示すように、埋込シリコン５０は、素子１６の表面に被膜される。また、埋込シリコン５０は、トレンチ２２内に埋め込まれる。埋込シリコン５０は、図２に示すように、リンドープ多結晶シリコンからなる第１ポリシリコン膜とノンドープ多結晶シリコンからなる第２ポリシリコン膜の２層構造であってもよい。
【００２５】
図７に示す半導体装置１０の埋込シリコン５０の表面（図７の上側）にシリコン窒化膜５２を形成し、トレンチ２２の上方にのみ窒化膜５２が残るようにパターニングを実施する。図８には、トレンチ２２の上方のみに窒化膜５２が配置された半導体装置１０を示している。窒化膜５２の幅（図８の左右方向の幅）はトレンチ２２の幅と略同一である。窒化膜５２はトレンチ２２の経路に沿って配置されている。
次に、図８の半導体装置１０の表面側（図８の上方）から埋込シリコン５０を酸化させる。素子１６上の埋込シリコン５０は、埋込シリコン５０の上面から約０．３μｍの厚みまで酸化される。このとき、トレンチ２２の上方の窒化膜５２がレジストとなって、トレンチ２２の上方の埋込シリコン５０が酸化されるのを防止する。図９に示すように、素子１６の上方の埋込シリコン５０の表面が酸化され、酸化膜５４が形成される。酸化膜５４の膜厚は、酸化された埋込シリコン５０の膜厚（約０．３μｍ）のおよそ１．５倍から２倍程度となる。
【００２６】
次に、半導体装置１０から不要な埋込シリコン５０を除去する。まず、酸化膜５４をウェットエッチングにより除去する。続いて、トレンチ２２上の窒化膜５２をドライエッチングによって除去する。図１０には、酸化膜５４と窒化膜５２が除去された半導体装置１０を示す。このとき、トレンチ２２上の埋込シリコン５０の厚みは、素子１６上の埋込シリコン５０の厚みよりも厚くなる。
図１０に示す半導体装置１０から不要な埋込シリコン５０を除去する。埋込シリコン５０の除去は、埋込シリコン５０の表面側（図１０の上方）からトレンチ２２上の埋込シリコン５０と素子１６上の埋込シリコン５０を同時にドライエッチングによって除去する。素子１６上の埋込シリコン５０が除去されると、素子１６上に配置されている窒化膜３０が表面に露出する。表面に露出した窒化膜３０は検出装置（図示省略）により検出され、その検出された時点から所定の時間（例えば、数秒間）だけ経過したときにエッチング処理が終了する。
【００２７】
図１１は、検出装置により窒化膜３０が検出された時点の半導体装置１０の状態を示している。窒化膜３０が検出された時点では、トレンチ２２上の埋込シリコン５０の表面が窒化膜３０の表面よりも高くなっている。窒化膜３０が検出された時点では、窒化膜３０上に埋込シリコン５０の一部が残存している可能性がある。したがって、窒化膜３０が検出されてから所定の時間だけオーバーエッチングを行うことで、窒化膜３０上に残存している埋込シリコン５０を除去する。
【００２８】
図１２には、オーバーエッチング後の半導体装置１０が示されている。半導体装置１０は、オーバーエッチング後であっても、埋込シリコン５０の表面５０ａは、窒化膜３０の上面と略一致するか、窒化膜３０の上面よりも若干下側に位置する程度となる。これにより、埋込シリコン５０の表面５０ａと素子１６の上面との段差が小さくなり、両者にまたがる電気配線が断線することを防止することができる。
エッチング工程が終了すると、埋込シリコン５０の表面５０ａを酸化する。その後、窒化膜３０の除去工程、絶縁膜形成工程、電気配線の配線工程等を経て、半導体装置１０が作製される。電気配線は、素子１６の上面と埋込シリコン５０の表面５０ａに形成された酸化膜にまたがって配設される。素子１６の上面と埋込シリコン５０の酸化膜の表面には段差がほとんどない。そのため、電気配線は、段差によって湾曲し不要な応力がかかって断線する心配がない。
【００２９】
その他の実施例の半導体装置１０の製造方法の変形例を図面を参照して説明する。図１３〜１４は、半導体装置１０の一部を示す縦断面図であり、半導体装置１０のトレンチに埋込部材を埋め込む際の各工程を模式的に示している。なお、半導体装置１０が製造途中の場合にも半導体装置１０と記述する。
図７に示す半導体装置１０の埋込シリコン５０の表面にフォトレジストを塗布し、トレンチ２２の経路に沿ったレジストパターンが残るように現像処理を行う。図１３には、トレンチ２２の上方にレジスト６２が配置された半導体装置１０が示されている。レジスト６２の幅（図３の左右方向の幅）はトレンチ２２の幅と略同一である。レジスト６２はトレンチ２２の経路に沿って配置されている。
【００３０】
次に、図１３の半導体装置１０から不要な埋込シリコン５０を除去する。まず、トレンチ２２の上方にレジスト６２が配置された状態でドライエッチングを行う。トレンチ２２の上方の埋込シリコン５０は、レジスト６２によってエッチングが防止される。一方、素子１６上の埋込シリコン５０は、エッチングにより除去される。図１４に示すように、レジスト６２を配置した状態でのエッチングは、素子１６上の埋込シリコン５０の膜厚が約１．５μｍとなるまで実施される。
レジスト６２を配置した状態でのエッチングが終了すると、レジスト６２を除去する。例えば、酸素プラズマを用いてレジスト６２を灰化処理して除去する。レジスト６２を除去した半導体装置１０は、図１０に示す状態となる。以下、上記したその他の実施例と同様の処理を行い、図６に示す半導体装置１０を作製する。
この製造方法によっても、埋込シリコン５０の表面５０ａと素子１６の上面との段差が小さくなり、両者にまたがる電気配線が断線することを防止することができる。
【００３１】
半導体装置の製造方法では、トレンチに埋込シリコンを埋め込み、不要な埋込シリコンを除去した後、トレンチに埋め込まれた埋込シリコンの表面を酸化させる。図１５は、半導体装置１０において、トレンチ２２に埋め込まれた埋込シリコン７０の表面を酸化させた後の埋込シリコン７０の表面近傍を拡大した断面図である。図１５では、埋込シリコン７０の表面が素子１６の上面よりも下側に位置し、埋込シリコン７０の表面と素子１６の上面との段差が大きい場合の半導体装置１０を示す。埋込シリコン７０の表面を酸化する工程では、素子１６の側面１６ａに沿った埋込シリコン７０の表面は、トレンチ２２の中央の埋込シリコン７０の表面よりも酸化の進行が遅い。その結果、埋込シリコン７０の表面に形成された酸化膜７２の膜厚は、その中央部７２ａで厚くなり、その端部７２ｂで薄くなる。その結果、端部７２ｂの表面は、中央部７２ａの表面よりも下側に位置する。また、端部７２ｂの表面は、素子１６の表面よりも下方に位置する。即ち、酸化膜７２は、中央部７２ａと素子１６との間で端部７２ｂが窪んだ状態となる。この状態で、素子１６の上面と埋込シリコン７０の酸化膜７２にまたがって電気配線が配線されると、端部７２ｂに形成された窪みによって、電気配線が湾曲し不要な応力がかかって断線する虞がある。
一方、上記した半導体装置の製造方法では、トレンチ２２に埋め込まれた埋込シリコン２５，５０の表面と素子１６の上面との段差が小さい。そのため、埋込シリコン２５，５０の表面に形成された酸化膜の端部の表面と素子１６の上面との段差が小さい。したがって、酸化膜の端部に窪みが形成されることがなく、素子１６の上面と埋込シリコン２５，５０の酸化膜にまたがって配設される電気配線に不要な応力がかかることを抑制することができる。
【００３２】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、素子上に配置された埋込部材の表面にマスクを形成して、トレンチ上に配置された埋込部材に前処理を施してもよい。この場合、トレンチ上に配置された埋込部材を、エッチング耐性が高くなるように改質する。あるいは、トレンチ上に配置された埋込部材の表面にエッチング耐性の高い材料を配置してもよい。この構成によっても、オーバーエッチング後に、トレンチ内の埋込部材の表面が、素子の上面と略一致するか、素子の上面よりも若干下側に位置する程度となる。これにより、埋込部材の表面と素子の上面との段差が小さくなり、両者にまたがる電気配線が断線することを防止することができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３３】
【図１】本実施例の半導体装置の製造方法を説明するための図であり、埋込部材を配置する工程前の半導体装置の一部縦断面図。
【図２】同、埋込部材を配置する工程後の半導体装置の一部縦断面図。
【図３】同、埋込部材を改質する工程を行っているときの半導体装置の一部縦断面図。
【図４】同、埋込部材をエッチングする工程途中の半導体装置の一部縦断面図。
【図５】同、埋込部材をエッチングする工程後の半導体装置の一部縦断面図。
【図６】同、全工程終了後の半導体装置の一部縦断面図。
【図７】その他の実施例の半導体装置の製造方法を説明するための図であり、埋込部材を配置する工程後の半導体装置の一部縦断面図。
【図８】同、埋込部材の表面に窒化膜を配置した半導体装置の一部縦断面図。
【図９】同、埋込部材を酸化する工程後の半導体装置の一部縦断面図。
【図１０】同、埋込部材の酸化膜と窒化膜を除去した後の半導体装置の一部縦断面図。
【図１１】同、埋込部材をエッチングする工程途中の半導体装置の一部縦断面図。
【図１２】同、埋込部材をエッチングする工程後の半導体装置の一部縦断面図。
【図１３】その他の実施例の変形例を説明するための図であり、埋込部材の表面にレジストを配置した半導体装置の一部縦断面図。
【図１４】同、埋込部材をエッチングする工程途中の半導体装置の一部縦断面図。
【図１５】トレンチに埋め込まれた埋込部材の表面近傍を拡大した半導体装置の一部縦断面図。
【符号の説明】
【００３４】
１０：半導体装置
１２：シリコン基板
１４：酸化膜
１６：素子
１８：活性層
２０：酸化膜
２２：トレンチ
２４：第１ポリシリコン膜
２５：埋込シリコン
２６：第２ポリシリコン膜
２８：レジスト
３０：窒化膜
３２：酸化膜
３４：絶縁膜
３６：電気配線
【図１】
2008160064.tif 000003
【図２】
2008160064.tif 000004
【図３】
2008160064.tif 000005
【図４】
2008160064.tif 000006
【図５】
2008160064.tif 000007
【図６】
2008160064.tif 000008
【図７】
2008160064.tif 000009
【図８】
2008160064.tif 000010
【図９】
2008160064.tif 000011
【図１０】
2008160064.tif 000012
【図１１】
2008160064.tif 000013
【図１２】
2008160064.tif 000014
【図１３】
2008160064.tif 000015
【図１４】
2008160064.tif 000016
【図１５】
2008160064.tif 000017