(57)【要約】【課題】  パワーオン時にリセット信号を正常に出力する。【解決手段】  パワーオン検出回路において第１分圧電圧が生成される第１接続ノードは、パワーダウン検出信号の活性化中に第２電源線に接続される。パワーダウン検出信号の非活性化タイミングは、パワーオン検出信号の活性化タイミングより早く設定される。このため、パワーオン期間の前半に、ゲートが第１接続ノードに接続される第１トランジスタを確実にオフでき、パワーオン検出信号がパワーオン期間に活性化されることを防止できる。また、第１トランジスタに流れるリーク電流を削減できる。パワーオン期間の後半には、第１分圧回路により生成される第１分圧電圧を用いてパワーオン検出信号を確実に生成できる。この結果、パワーオン時の電源電圧の挙動に関わりなく、リセット回路を誤操作することなく動作させ、リセット信号を正常に出力できる。【選択図】    図１
2008160786.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が第１電圧を超えたときにパワーオン検出信号を活性化するパワーオン検出回路と、電源電圧が前記第１電圧に比べて低い第２電圧より下がったときにパワーダウン検出信号を活性化するパワーダウン検出回路と、パワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出信号の活性化に応答して前記リセット信号を非活性化する電源検出制御回路とを有するリセット回路であって、
前記パワーオン検出回路は、
第１電源線と第２電源線との間に直列に配置された少なくとも２つの第１抵抗素子を有し、第１抵抗素子を互いに接続する第１接続ノードに第１分圧電圧を生成する第１分圧回路と、
前記第１分圧電圧をゲートで受け、ソースが第２電源線に接続された第１トランジスタと、
前記第１トランジスタのゲートと前記第２電源線との間に配置され、前記パワーダウン検出信号の活性化中にオンするクランプスイッチと、
前記第１トランジスタのドレインに接続された第１出力ノードを充電するために、前記第１電源線と第１出力ノードとの間に配置された抵抗素子を有する第１負荷回路と、
前記第１出力ノードの電圧波形を成形し、前記パワーオン検出信号として出力する第１バッファ回路とを備え、
前記パワーダウン検出回路は、
第１電源線と第２電源線との間に直列に配置された少なくとも２つの第２抵抗素子と、前記パワーオン検出信号の非活性化中に前記第２抵抗素子と前記第２電源線とを非接続する接続スイッチとを有し、第２抵抗素子を互いに接続する第２接続ノードに第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧をゲートで受け、ソースが第２電源線に接続された第２トランジスタと、
前記第２トランジスタのドレインに接続された第２出力ノードを充電するために、前記第１電源線と第２出力ノードとの間に配置された抵抗素子を有する第２負荷回路と、
前記第２出力ノードの電圧波形を成形し、前記パワーダウン検出信号として出力する第２バッファ回路とを備えていることを特徴とするリセット回路。
【請求項２】
請求項１記載のリセット回路において、
前記第１接続ノードと前記第１トランジスタのゲートとの間に配置され、前記パワーダウン検出信号の活性化中にオフするリーク防止スイッチを備えていることを特徴とするリセット回路。
【請求項３】
請求項１記載のリセット回路において、
前記第１分圧回路は、前記第１電源線と前記第１抵抗素子の間に配置され、前記パワーダウン検出信号の活性化中にオフするリーク防止スイッチを備えていることを特徴とするリセット回路。
【請求項４】
請求項１記載のリセット回路において、
前記第１抵抗素子のうち前記第１接続ノードより前記第１電源線側に配置される第１抵抗素子は、トランジスタで構成され、前記パワーダウン検出信号の活性化中にオフするために、このトランジスタのゲートは前記パワーダウン検出信号から生成される制御信号を受けることを特徴とするリセット回路。
【請求項５】
請求項１記載のリセット回路において、
前記第１分圧回路は、
前記第１電源線と前記第１抵抗素子の間に配置され、ソースが前記第１電源線に接続され、ドレインが前記第１抵抗素子に接続される第３トランジスタと、
前記パワーダウン検出信号の非活性化中に、前記第３トランジスタのゲートとドレインとを互いに接続し、前記パワーダウン検出信号の活性化中に、前記第３トランジスタのゲートとドレインとを非接続する接続スイッチと、
前記パワーダウン検出信号の活性化中に、前記第３トランジスタをオフするための電圧を前記第３トランジスタのゲートに供給する電圧制御スイッチとを備えていることを特徴とするリセット回路。
【請求項６】
電源電圧が第１電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される電源検出回路と、
電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、前記抵抗素子と前記遮断スイッチとを接続する第１接続ノードから前記初期化信号を出力するスタータ回路とを備え、
前記遮断スイッチは、前記パワーオン信号の活性化中にオフすることを特徴とするリセット回路。
【請求項７】
請求項６記載のリセット回路において、
前記電源検出回路は、
電源電圧が前記第１電圧を超えたときにパワーオン検出信号を活性化するパワーオン検出回路と、
電源電圧が前記第１電圧に比べて低い第２電圧より下がったときにパワーダウン検出信号を活性化するパワーダウン検出回路と、
パワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出信号の活性化に応答して前記リセット信号を非活性化する電源検出制御回路とを備え、
前記パワーオン信号は、前記パワーオン検出信号および前記リセット信号のいずれかであることを特徴とするリセット回路。
【請求項８】
電源電圧が第１電圧を超えたときにパワーオン検出信号を活性化するパワーオン検出回路と、電源電圧が前記第１電圧に比べて低い第２電圧より下がったときにパワーダウン検出信号を活性化するパワーダウン検出回路と、パワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出信号の活性化信号に応答して前記リセット信号を非活性化する電源検出制御回路とを有するリセット回路を備えたシステムであって、
前記リセット回路は、システムを構成する半導体装置のいずれかに搭載され、
前記パワーオン検出回路は、
第１電源線と第２電源線との間に直列に配置された少なくとも２つの第１抵抗素子を有し、第１抵抗素子を互いに接続する第１接続ノードに第１分圧電圧を生成する第１分圧回路と、
前記第１分圧電圧をゲートで受け、ソースが第２電源線に接続された第１トランジスタと、
前記第１トランジスタのゲートと前記第２電源線との間に配置され、前記パワーダウン検出信号の活性化中にオンするクランプスイッチと、
前記第１トランジスタのドレインに接続された第１出力ノードを充電するために、前記第１電源線と第１出力ノードとの間に配置された抵抗素子を有する第１負荷回路と、
前記第１出力ノードの電圧波形を成形し、前記パワーオン検出信号として出力する第１バッファ回路とを備え、
前記パワーダウン検出回路は、
第１電源線と第２電源線との間に直列に配置された少なくとも２つの第２抵抗素子と、前記パワーオン検出信号の非活性化中に前記第２抵抗素子と前記第２電源線とを非接続する接続スイッチとを有し、第２抵抗素子を互いに接続する第２接続ノードに第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧をゲートで受け、ソースが第２電源線に接続された第２トランジスタと、
前記第２トランジスタのドレインに接続された第２出力ノードを充電するために、前記第１電源線と第２出力ノードとの間に配置された抵抗素子を有する第２負荷回路と、
前記第２出力ノードの電圧波形を成形し、前記パワーダウン検出信号として出力する第２バッファ回路とを備えていることを特徴とするリセット回路を備えたシステム。
【請求項９】
請求項８記載のリセット回路を備えたシステムにおいて、
システムは、メインシステム装置と、メインシステム装置に着脱自在に接続され、メインシステム装置から電源が供給されるサブシステム装置とを備え、
前記リセット回路は、前記サブシステム装置を構成する半導体装置のいずれかに搭載されることを特徴とするリセット回路を備えたシステム。
【請求項１０】
強誘電体キャパシタで構成される強誘電体メモリセルを有する半導体メモリと、
前記半導体メモリの内部回路をパワーオン時に初期化するためのパワーオン信号を出力するリセット回路とを備え、
前記リセット回路は、
電源電圧が第１電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される電源検出回路と、
電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよび強誘電体キャパシタを有し、前記抵抗素子と前記遮断スイッチとを接続する第１接続ノードから前記初期化信号を出力するスタータ回路を備え、
前記遮断スイッチは、前記パワーオン信号の活性化中にオフすることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置のパワーオンまたはパワーダウンを検出し、リセット信号を出力するリセット回路に関する。
【背景技術】
【０００２】
メモリやロジック等の半導体装置では、パワーオン時にラッチ等の回路を初期化するためにパワーオンに応答して生成されるリセット信号が必要である。近時、この種の半導体装置は、パワーオン状態のメインシステム装置への着脱が可能な、いわゆる活線挿抜（ホットスワップ）の機能を有するサブシステム装置に搭載される場合がある。この場合、サブシステム装置がメインシステム装置からの取り外されたときに、半導体装置の内部状態を保護するために、あるいは内部回路をリセットするために、リセット信号は、パワーオンだけでなくパワーダウンに応答して生成される必要である。
【０００３】
一般に、パワーオンおよびパワーダウンに応答してリセット信号を出力するリセット回路は、電源電圧の変化を検出する検出回路と、検出回路の検出結果に応じてリセット信号を出力する出力回路とを有している。例えば、検出回路は、電源電圧を分圧する分圧回路、分圧された電圧をゲートで受けるトランジスタ（インバータ）、トランジスタのドレインノードを充電する負荷回路およびトランジスタのドレイン電圧に応じてパワーオン検出信号を出力するバッファ回路を有している。出力回路は、パワーオン検出信号のレベルに応じてリセット信号のレベルをリセット状態またはリセット解除状態にするラッチを有している（例えば、特許文献１の図２、図３参照）。
【特許文献１】特開２００６−５４５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した検出回路では、パワーオン時に、トランジスタのドレインノードは、負荷回路を介して充電される。この充電により、パワーオン検出信号は、パワーオン直後にリセット状態に保持される。そして、分圧された電圧がトランジスタの閾値電圧を超えたとき、トランジスタがオンし、ドレインノードのレベルが反転し、パワーオン検出信号のレベルは、リセット状態からリセット解除状態に変化する。
【０００５】
しかしながら、電源電圧がゆっくり上昇する場合や、パワーオン時に電源電圧が揺らぐ場合、分圧回路が正常な電圧を出力できない場合がある。この場合、ドレインノードは、十分に充電される前に、トランジスタのオンにより接地電圧に変化する。このとき、パワーオン検出信号のレベルは、わずかな時間だけリセット状態に設定された後、リセット解除状態に変化する。あるいは、パワーオン検出信号のレベルは、リセット状態に設定されることなくリセット解除状態に設定されてしまう。この結果、パワーオン時にラッチ等の回路をリセットできないという問題が発生する。この不具合は、半導体プロセスの変動により、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの閾値電圧のバランスが崩れた場合に発生しやすい。さらに、負荷回路は、一般に、駆動能力の小さいｐＭＯＳトランジスタ等で構成され、高抵抗として機能する場合が多い。このため、上述のインバータとして機能するトランジスタがわずかでもオンすると、ドレインノードは、接地電圧に変化してしまう。
【０００６】
また、パワーオン時またはパワーダウン時にリセット回路の検出回路を初期化するスタータ回路がリセット回路内に形成される場合がある。スタータ回路は、電源電圧が印加されるキャパシタを有している。キャパシタは、システム装置の動作中に常に電源電圧を受けている。一般に、キャパシタは、ＴＤＤＢ（Time-Dependent Dielectric-Breakdown）と呼ばれる劣化により信頼度不良を起こす場合がある。ＴＤＤＢによる劣化は、キャパシタに印加される電圧値が大きいほど起こりやすくなり、かつ印加時間が長いほど起こりやすくなる。スタータ回路のキャパシタがＴＤＤＢにより劣化し、リーク電流が発生すると、リセット回路は、電源電圧を検出できなくなる。この結果、パワーオン時またはパワーオフ時にリセットが必要な回路をリセットできず、半導体装置やシステム装置が誤動作する。換言すれば、リセット回路に使用されるキャパシタの信頼度不良により、半導体装置やシステム装置の寿命が短くなるおそれがあった。
【０００７】
本発明の目的は、パワーオンまたはパワーダウンを検出するリセット回路を誤動作することなく動作させ、リセット信号を正常に出力することである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、リセット回路は、パワーオン検出回路、パワーダウン検出回路および電源検出制御回路を有する。パワーオン検出回路は、第１分圧回路、第１トランジスタ、クランプスイッチ、第１負荷回路および第１バッファ回路を有する。電源検出制御回路は、パワーオン検出回路からのパワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出回路からのパワーダウン検出信号の活性化に応答してリセット信号を非活性化する。
【０００９】
第１分圧回路は、第１電源線と第２電源線との間に直列に配置された少なくとも２つの第１抵抗素子を有し、第１抵抗素子を互いに接続する第１接続ノードに第１分圧電圧を生成する。第１トランジスタは、第１分圧電圧をゲートで受け、ソースが第２電源線に接続される。クランプスイッチは、パワーダウン検出信号の活性化中にオンし、第１トランジスタのゲートを第２電源線に接続する。第１負荷回路は、第１電源線と第１出力ノードとの間に配置された抵抗素子を用いて、第１トランジスタのドレインに接続された第１出力ノードを充電する。第１バッファ回路は、第１出力ノードの電圧波形を成形し、パワーオン検出信号として出力する。パワーオン検出回路は、電源電圧が第１電圧を超えたときに第１トランジスタがオンすることによりパワーオン検出信号を活性化する。
【００１０】
パワーダウン検出回路は、第２分圧回路、第２トランジスタ、第２負荷回路および第２バッファ回路を有する。第２分圧回路は、第１電源線と第２電源線との間に直列に配置された少なくとも２つの第２抵抗素子と、パワーオン検出信号の非活性化中に第２抵抗素子と第２電源線とを非接続する接続スイッチとを有する。第２分圧回路は、パワーオン検出信号が活性化されるパワー保持期間に第２抵抗素子を互いに接続する第２接続ノードに第２分圧電圧を生成する。また、第２分圧回路は、パワーオン検出信号が非活性化されるパワーオン期間に、負荷回路として動作し、第２接続ノードに電源電圧に追従する電圧を生成する。第２トランジスタは、第２分圧電圧をゲートで受け、ソースが第２電源線に接続される。第２負荷回路は、第１電源線と第２出力ノードとの間に配置された抵抗素子を用いて、第２トランジスタのドレインに接続された第２出力ノードを充電する。第２バッファ回路は、第２出力ノードの電圧波形を成形し、パワーダウン検出信号として出力する。
【００１１】
パワーダウン検出回路は、電源電圧が第１電圧に比べて低い第２電圧より下がったときにパワーダウン検出信号を活性化する。また、電源電圧が上昇するパワーオン期間において、第２分圧回路は、第２接続ノードを充電する負荷回路として動作する。このため、第２接続ノードの電圧は、パワーオン検出回路の第１接続ノードの電圧より早く上昇する。第２トランジスタは、第１トランジスタより早くオンし、パワーダウン検出信号の非活性化タイミングは、パワーオン検出信号の活性化タイミングより早くなる。これにより、パワーオン期間の前半に、非活性化状態のパワーダウン検出信号を用いて第１接続ノードを確実に第２電源線の電圧にクランプできる。パワーオン期間に、第１接続ノードの電圧が浮くことを防止できるため、パワーオン検出信号がパワーオン期間に活性化されることを防止できる。具体的には、リセット信号をパワーオン期間にリセットレベルに確実に保持できるため、システムの内部回路が初期化できないという不具合を防止できる。パワーオン期間の前半に、第１トランジスタを確実にオフできるため、第１トランジスタのソース、ドレイン間を流れるリーク電流を削減できる。また、第１トランジスタは、電源電圧の供給が停止されるときに、パワーダウン検出信号の活性化に応答してオフされる。このため、パワーオン検出回路の第１接続ノードをパワーダウン時に確実にリセットできる。
【００１２】
例えば、パワーダウン検出信号の活性化中にオフするリーク防止スイッチを、第１分圧回路の第１接続ノードと第１トランジスタの間に配置することにより、クランプスイッチのオン中に、第１分圧回路およびクランプスイッチを介して第１電源線と第２電源線との間にリーク電流が流れることを防止できる。リーク防止スイッチは、第１分圧回路の第１電源線側に設けてもよい。この場合、第１抵抗素子をトランジスタで構成し、リーク防止スイッチとして利用してもよい。リセット回路は、例えば、システムを構成する半導体装置のいずれかに搭載される。あるいは、システムは、メインシステム装置と、メインシステム装置に着脱自在に接続され、メインシステム装置から電源が供給されるサブシステム装置とで構成され、リセット回路は、サブシステム装置を構成する半導体装置のいずれかに搭載される。
【００１３】
本発明の別の形態では、電源検出回路は、電源電圧が第１電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される。スタータ回路は、電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、抵抗素子と遮断スイッチとを接続する第１接続ノードから初期化信号を出力する。遮断スイッチは、パワーオン信号の活性化中にオフする。このため、パワーオン状態中に、抵抗素子を介してキャパシタが充電されることを防止できる。パワーオン状態の期間は、半導体装置やシステム装置の動作中の支配的な期間である。この結果、キャパシタのＴＤＤＢの劣化を確実に防止でき、リセット回路を搭載する半導体装置およびシステムの誤動作を防止できる。すなわち、半導体装置およびシステム装置の信頼性を向上できる。
【００１４】
例えば、スタータ回路は、遮断スイッチとキャパシタとを接続する第２接続ノードと、接地線との間に配置され、パワーオン信号の活性化中にオンする第１クランプスイッチを有している。このため、パワーオン状態中に、キャパシタに電圧が印加されることを防止できる。この結果、キャパシタのＴＤＤＢの劣化を確実に防止できる。
【発明の効果】
【００１５】
本発明では、パワーオン期間に第１接続ノードの電圧が浮くことを防止できるため、パワーオン検出信号がパワーオン期間に活性化されることを防止できる。この結果、パワーオン時の電源電圧の挙動に関わりなく、リセット回路を誤動作することなく動作でき、リセット信号を正常に出力できる。
また、本発明では、パワーオン状態中に、抵抗素子を介してキャパシタが充電されることを防止でき、キャパシタのＴＤＤＢの劣化を確実に防止できる。この結果、リセット回路を誤動作することなく動作でき、リセット信号を正常に出力できる。すなわち、リセット回路を搭載する半導体装置およびシステムの誤動作を防止でき、半導体装置およびシステム装置の信頼性を向上できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面を用いて説明する。図中、信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”z”の付いている信号は、正論理を示している。末尾に”x”が付いている信号は、負論理を示している。
図１は、本発明の第１の実施形態のリセット回路ＲＳＴを示している。リセット回路ＲＳＴは、例えば、強誘電体メモリ等の半導体装置に搭載される。リセット回路ＲＳＴは、半導体装置に供給される電源電圧の上昇および下降を検出し、リセット信号porzを出力する。すなわち、リセット回路ＲＳＴは、パワーオンの検出機能とパワーダウンの検出機能を有している。以下の説明では、半導体装置に電源電圧の供給が開始され、電源電圧が所定の電圧（第１電圧Ｖ１）を超えるまでの期間をパワーオン期間ＰＯＰと称する。半導体装置への電源電圧の供給が停止し、電源電圧が所定の電圧（第２電圧Ｖ２）より低い期間をパワーダウン期間ＰＤＰと称する。電源電圧が第１電圧Ｖ１を超えた後、第２電圧Ｖ２より低くなるまでの期間をパワー保持期間ＰＨＰと称する。パワー保持期間ＰＨＰは、半導体装置がシステム上で動作する期間である。
【００１７】
リセット回路ＲＳＴは、パワーオン検出回路ＰＯＤＥＴ、パワーダウン検出回路ＰＤＤＥＴ、ラッチ回路ＬＡＴ、電源検出制御回路ＰＷＲＣＮＴおよびスタータ回路ＳＴＴを有している。パワーオン検出回路ＰＯＤＥＴは、半導体装置に供給される電源電圧が第１電圧Ｖ１を超えたときに、パワーオン検出信号pondetzを高レベルに活性化する。パワーダウン検出回路ＰＤＤＥＴは、電源電圧が第１電圧Ｖ１に比べて低い第２電圧Ｖ２より低くなったときに、パワーダウン検出信号lowlevelxを一時的に低レベルに活性化する。また、パワーダウン検出回路ＰＤＤＥＴは、パワーオンから所定の期間、パワーダウン検出信号lowlevelxを低レベルに保持し、その後、パワーオン検出信号pondetzが活性化される前にパワーダウン検出信号lowlevelxを高レベルに非活性化する。パワーダウン検出回路ＰＤＤＥＴは、パワーダウン検出信号lowlevelxのレベルを反転したパワーダウン検出信号lowlevelzをパワーオン検出回路ＰＯＤＥＴに出力する。
【００１８】
ラッチ回路ＬＡＴは、パワーダウン検出信号lowlevelxの活性化中（低レベル中）にリセットされ、ラッチ信号porlatchxを高レベルにリセットする。ラッチ回路ＬＡＴは、パワーダウン検出信号lowlevelxの非活性化中に、パワーオン検出信号pondetzの活性化（立ち上がりエッッジ）に応答してラッチ信号porlatchxを低レベルにセットする。ラッチ信号porlatchxの高レベルは、電源電圧がパワーオン過程またはパワーダウン過程にあることを示す。ラッチ信号porlatchxの低レベルは、電源電圧が半導体装置を動作可能な正常な値であることを示す。
【００１９】
電源検出制御回路ＰＷＲＣＮＴは、パワーオン時にパワーオン検出信号pondetzの活性化に応答してリセット信号porzを高レベルに活性化し、パワーダウン時にパワーダウン検出信号lowlevelxの活性化に応答してリセット信号porzを低レベルに非活性化する。リセット信号porzは、半導体装置に形成されるラッチ等の内部回路をリセットするための信号である。内部回路は、リセット信号porzの非活性化中にリセットされる。また、電源検出制御回路ＰＷＲＣＮＴは、パワーダウン時にパワーダウン検出信号lowlevelxの活性化に同期してパワーダウンリセット信号pdresetzを一時的に高レベルに活性化する。
【００２０】
スタータ回路ＳＴＴは、パワーオンの最初に初期化信号nrsetxを低レベルに活性化し、その後、初期化信号nrsetxのレベルを電源電圧に追従するレベルに設定する。また、スタータ回路ＳＴＴは、パワーダウン時にパワーダウンリセット信号pdresetzの活性化に同期して初期化信号nrsetxを低レベルに活性化する。
図２は、図１に示したパワーオン検出回路ＰＯＤＥＴの詳細を示している。パワーオン検出回路ＰＯＤＥＴは、第１分圧回路ＰＯＶＤ１、第１負荷回路ＰＯＬＤ１、ｎＭＯＳトランジスタｍｎ５２（第１トランジスタ）で構成されるインバータＰＯＩＮＶ１、クランプスイッチＳＷ１および第１バッファ回路ＰＯＢＵＦ１を有している。
【００２１】
分圧回路ＰＯＶＤ１は、電源線ＶＤＤ（第１電源線）と接地線ＶＳＳ（第２電源線）との間に直列に接続されたｐＭＯＳトランジスタｍｐ３３、ｎＭＯＳトランジスタｍｎ３０、ｍｎ３１、ｍｎ３２、ｍｎ５３を有している。トランジスタｍｐ３３、ｍｎ５３は、それぞれダイオード接続される。トランジスタｍｎ３０、ｍｎ３１のゲートは、電源線ＶＤＤに接続され、トランジスタｍｎ３０、ｍｎ３１は、抵抗（第１抵抗素子）として動作する。トランジスタｍｎ３０、ｍｎ３１を互いに接続する接続ノードpdx（第１接続ノード）は、トランジスタｍｎ５２のゲートに接続される。トランジスタｍｎ３２のゲートは、パワーオン検出信号pondetzの論理レベルを反転させた信号pdxctlを受ける。
【００２２】
分圧回路ＰＯＶＤ１のトランジスタｍｎ３２は、パワーオン検出信号pondetzが非活性化されるパワーオン期間ＰＯＰおよびパワーダウン期間ＰＤＰにオンし、抵抗（第１抵抗素子）として動作する。この期間に、電源電圧ＶＤＤを抵抗分割した第１分圧電圧がノードpdxに生成される。また、分圧回路ＰＯＶＤ１のトランジスタｍｎ３２は、パワーオン検出信号pondetzが活性化されるパワー保持期間ＰＨＰにオフする。この期間にノードpdxは、トランジスタｍｐ３３、ｍｎ３０を介して充電され、高レベルに保持される。すなわち、分圧回路ＰＯＶＤ１は、パワー保持期間ＰＨＰに分圧機能を停止し、ノードpdxを充電する負荷回路として動作する。パワー保持期間ＰＨＰでは、分圧回路ＰＯＶＤ１内において、電源線ＶＤＤから接地線ＶＳＳへの電流パスが遮断されるため、消費電流が削減される。
【００２３】
負荷回路ＰＯＬＤ１は、電源線ＶＤＤと第１出力ノードpd4の間に直列に接続されたｐＭＯＳトランジスタｍｐ６２、ｍｐ６１と、電源線ＶＤＤと第１出力ノードpd4の間に配置されたｐＭＯＳトランジスタｍｐ３２とを有している。トランジスタｍｐ６２は、低レベルのパワーオン検出信号pondetzをゲートで受けたときにオンする。トランジスタｍｐ６１は、ゲートで接地電圧ＶＳＳを受け、常にオンする。トランジスタｍｐ３２は、低レベルの初期化信号nrsetxをゲートで受けたときにオンする。負荷回路ＰＯＬＤ１のトランジスタｍｐ６１、ｍｐ６２は、パワーオン検出信号pondetzが低レベルのときにノードpd4を充電するための抵抗素子として動作する。
【００２４】
インバータＰＯＩＮＶ１のトランジスタｍｎ５２は、ゲートで受けるノードpdxに生成される第１分圧電圧がトランジスタｍｎ５２の閾値電圧を超えたときに、ノードpd4を接地線ＶＳＳに接続する。クランプスイッチＳＷ１は、ＣＭＯＳ伝達ゲートで構成されており、パワーダウン検出信号lowlevelzの活性化中にオンして、ノードpdxを接地線ＶＳＳに接続する。
【００２５】
バッファ回路ＰＯＢＵＦ１は、直列に接続された３つのＣＭＯＳインバータと、最終のインバータの入力ノードpd6に接続されたｐＭＯＳトランジスタｐｍ３７とを有している。トランジスタｐｍ３７は、低レベルの初期化信号nrsetxを受けたときにオンし、ノードpd6を電源線ＶＤＤに接続する。バッファ回路ＰＯＢＵＦ１は、初期化信号nrsetxの非活性化中に、入力で受けるノードpd4の電圧波形を成形し、反転してパワーオン検出信号pondetzとして出力する。バッファ回路ＰＯＢＵＦ１のトランジスタｍｐ３７は、初期化信号nrsetxの活性化中に、パワーオン検出信号pondetzを低レベルに固定するクランプ回路として動作する。
【００２６】
図３は、図１に示したパワーダウン検出回路ＰＤＤＥＴの詳細を示している。パワーダウン検出回路ＰＤＤＥＴは、図２に示したパワーオン検出回路ＰＯＤＥＴからスイッチＳＷ１を削除して構成される。第２分圧回路ＰＤＶＤ１、第２負荷回路ＰＤＬＤ１およびインバータＰＤＩＮＶ１は、図２に示した第１分圧回路ＰＯＶＤ１、第１負荷回路ＰＯＬＤ１およびインバータＰＯＩＮＶ１と同じ回路構成を有する。第２バッファ回路ＰＤＢＵＦ１は、図２に示した第１バッファ回路ＰＯＢＵＦ１に、パワーダウン検出信号lowlevelxのレベルを反転し、パワーダウン検出信号lowlevelzとして出力するＣＭＯＳインバータを付加して構成されている。なお、第２バッファ回路ＰＤＢＵＦ１のトランジスタｍｐ３７は、初期化信号nrsetxの活性化中に、パワーダウン検出信号lowlevelxを低レベルに固定するクランプ回路として動作する。
【００２７】
分圧回路ＰＤＶＤ１のトランジスタｍｎ３０、ｍｎ３１は、抵抗（第２抵抗素子）として動作する。分圧回路ＰＤＶＤ１は、トランジスタｍｎ３０、ｍｎ３１を互いに接続する接続ノードpdxd（第２接続ノード）は、インバータＰＤＩＮＶ１のトランジスタｍｎ５２のゲートに接続される。分圧回路ＰＤＶＤ１のトランジスタｍｎ３２は、パワーオン検出信号pondetzを直接受けている。トランジスタｍｎ３２は、パワーオン検出信号pondetzの活性化中にトランジスタｍｎ３１と接地線ＶＳＳとを電気的に接続し、パワーオン検出信号pondetzの非活性化中にトランジスタｍｎ３１と接地線ＶＳＳとを非接続する接続スイッチとして動作する。
【００２８】
分圧回路ＰＤＶＤ１のトランジスタｍｎ３２は、パワーオン検出信号pondetzが活性化されるパワー保持期間ＰＤＰにオンする。この期間に、電源電圧ＶＤＤを抵抗分割した第２分圧電圧がノードpdxdに生成される。電源電圧ＶＤＤは、パワー保持期間ＰＨＰに十分に上昇している。このため、トランジスタｍｎ５２は、高レベルのノード電圧pdxdを受けてオンする。
【００２９】
また、分圧回路ＰＤＶＤ１のトランジスタｍｎ３２は、パワーオン検出信号pondetzが非活性化されるパワーオン期間ＰＯＰおよびパワーダウン期間ＰＤＰにオフする。この期間にノードpdxdは、トランジスタｍｐ３３、ｍｎ３０を介して充電され、高レベルに保持される。すなわち、分圧回路ＰＤＶＤ１は、パワーオン期間ＰＯＰおよびパワーダウン期間ＰＤＰに分圧機能を停止し、ノードpdxdを充電する負荷回路として動作する。分圧回路ＰＤＶＤ１内において、パワーオン期間ＰＯＰまたはパワーダウン期間ＰＤＰ中、ノードpdxdから接地線ＶＳＳへの放電パスは形成されない。このため、この期間にノードpdxdの電圧は、図２に示したパワーオン検出回路ＰＯＤＥＴのノードpdxの電圧より高くなる。このため、パワーダウン検出回路ＰＤＤＥＴは、パワーオン期間ＰＯＰに電源電圧ＶＤＤが上昇したときに、パワーダウン検出信号lowlevelxをパワーオン検出信号pondetzの活性化タイミングより早く非活性化する。なお、パワーオン期間ＰＯＰおよびパワーダウン期間ＰＤＰでは、分圧回路ＰＯＶＤ１内において、電源線ＶＤＤから接地線ＶＳＳへの電流パスが遮断されるため、消費電流が削減される。
【００３０】
負荷回路ＰＤＬＤ１のトランジスタｍｐ６２は、インバータを介してパワーオン検出信号pondetzを受けている。その他の構成は、パワーオン検出回路ＰＯＤＥＴを同じである。トランジスタｍｐ６２は、高レベルのパワーオン検出信号pondetzをゲートで受けたときにオンする。負荷回路ＰＤＬＤ１のトランジスタｍｐ６１、ｍｐ６２は、パワーオン検出信号pondetzが高レベルのときに第２出力ノードpd4dを充電するための抵抗素子として動作する。負荷回路ＰＤＬＤ１は、パワーオン検出信号pondetzが高レベルのとき、または初期化信号nrsetxが低レベルのときにノードpd4dを高レベルに設定する。
【００３１】
インバータＰＤＩＮＶ１のトランジスタｍｎ５２（第２トランジスタ）は、ゲートで受けるノードpdxdに生成される第２分圧電圧がトランジスタｍｎ５２の閾値電圧を超えたときに、ノードpd4dを接地線ＶＳＳに接続する。
バッファ回路ＰＤＢＵＦ１は、初期化信号nrsetxの非活性化中に、入力で受けるノードpd4dの電圧波形を成形し、反転してパワーダウン検出信号lowlevelxとして出力する。バッファ回路ＰＤＢＵＦ１のトランジスタｍｐ３７は、初期化信号nrsetxの活性化中に、パワーダウン検出信号lowlevelxを低レベルに固定するクランプ回路として動作する。
【００３２】
図４は、図１に示したスタータ回路ＳＴＴの詳細を示している。スタータ回路ＳＴＴは、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続されたｐＭＯＳトランジスタｍｐ４８および容量ＣＣ０と、トランジスタｍｐ４８のドレインと接地線ＶＳＳとの間に接続されたｎＭＯＳトランジスタｍｎ１１６とを有している。トランジスタｍｐ４８のゲートは、パワーオン検出回路ＰＯＤＥＴのノードpdxに接続される。トランジスタｍｎ１１６のゲートは、パワーダウンリセット信号pdresetzを受けている。スタータ回路ＳＴＴは、電源電圧ＶＤＤの供給の開始とともに初期化信号nrsetxを一時的に低レベルに設定し、その後、パワーダウンリセット信号pdresetzの非活性化中に、電源電圧ＶＤＤに追従する電圧を有する初期化信号nrsetxを生成し、パワーダウンリセット信号pdresetzの活性化中に初期化信号nrsetxを低レベルに固定する。
【００３３】
図５は、図１に示した電源検出制御回路ＰＷＲＣＮＴの詳細を示している。電源検出制御回路ＰＷＲＣＮＴは、リセット信号porzを生成するパワーオン制御部ＰＯＣＮＴと、パワーダウンリセット信号pdresetzを生成するパワーダウン制御部ＰＤＣＮＴとを有している。
パワーオン制御部ＰＯＣＮＴは、ｎＭＯＳトランジスタｍｎ９３、ｍｎ１１４、ｐＭＯＳトランジスタｍｐ８６およびインバータ列ＩＮＶＲを有している。トランジスタｍｎ９３は、ラッチ信号porlatchxの低レベル中にオンし、パワーダウン検出信号lowlevelxのレベルをノードpo1に伝える。トランジスタｍｎ１１４は、ラッチ信号porlatchxの高レベル期間にノードpo1を接地線ＶＳＳに接続する。インバータ列ＩＮＶＲは、２つのＣＭＯＳインバータにより構成され、ノードpo1のレベルを受け、リセット信号porzを出力する。トランジスタｍｐ８６は、リセット信号porzを低レベルに設定するために、初期化信号nrsetxの低レベル中にオンする。
【００３４】
パワーダウン制御部ＰＤＣＮＴは、ｎＭＯＳトランジスタｍｎ１１８、ｐＭＯＳトランジスタｍｐ１１９およびバッファとして動作するＣＭＯＳインバータＩＮＶを有している。トランジスタｍｎ１１８は、ラッチ信号porlatchxの低レベル中にオンし、パワーダウン検出信号lowlevelxのレベルをノードpd1に伝える。トランジスタｍｐ１１９は、パワーダウンリセット信号pdresetzを低レベルに設定するために、初期化信号nrsetxの低レベル中にオンする。
【００３５】
図６は、図１に示したラッチ回路ＬＡＴの詳細を示している。ラッチ回路ＬＡＴは、保持部ＨＬＤ、アンド回路ＡＮＤ、バッファ回路ＢＵＦ１および保持部ＨＬＤの動作を制御するｎＭＯＳトランジスタｍｎ２、ｍｎ３、ｍｎ８８、ｍｎ８９を有している。保持部ＨＬＤは、ｐＭＯＳトランジスタｍｐ７２およびｎＭＯＳトランジスタｍｎ９０で構成されるＣＭＯＳインバータの入力および出力と、ｐＭＯＳトランジスタｍｐ７３およびｎＭＯＳトランジスタｍｎ９１で構成されるＣＭＯＳインバータの出力および入力とを互いに接続して構成される。トランジスタｍｎ２、ｍｎ３のゲートに供給されるリセット信号resetzは、パワーダウン検出信号lowlevelxをインバータで反転された信号である。保持部ＨＬＤは、パワーオン期間ＰＯＰおよびパワーダウン期間ＰＤＰにノードＮＤＬに低レベルを保持し、パワー保持期間ＰＨＰにノードＮＤＬに高レベルを保持する。
【００３６】
保持部ＨＬＤは、パワーダウン検出信号lowlevelxの低レベル期間に初期化され、ノードＮＤＬ、ＮＤＨをそれぞれ低レベル、高レベルに設定する。この記憶状態で、ラッチ回路ＬＡＴは、高レベルのラッチ信号porlatchxを出力する。また、保持部ＨＬＤは、パワーダウン検出信号lowlevelxの高レベル期間中に、高レベルのパワーオン検出信号pondetzを受けたときにセットされ、ノードＮＤＬ、ＮＤＨをそれぞれ高レベル、低レベルに設定する。この記憶状態で、ラッチ回路ＬＡＴは、低レベルのラッチ信号porlatchxを出力する。ラッチ回路ＬＡＴのリセット状態（porlatchx信号が高レベル）は、パワーオン期間ＰＯＰまたはパワーダウン期間ＰＤＰを示す。ラッチ回路のセット状態（porlatchx信号が低レベル）は、パワー保持期間ＰＨＰを示す。
【００３７】
図７は、第１の実施形態のリセット回路ＲＳＴの動作を示している。半導体装置への電源電圧ＶＤＤの供給が開始された後（パワーオン後）、スタータ回路ＳＴＴは、トランジスタｍｐ４８（抵抗素子）を介してキャパシタＣＣ０の充電が開始されるまで低レベルの初期化信号nrsetxを出力する（図７（ａ））。換言すれば、初期化信号nrsetxの電圧値は、パワーオン後に、キャパシタＣＣ０の容量値とトランジスタｍｐ４８の抵抗値で決まるＲＣ時定数に応じて徐々に上昇する。その後、ノードpdxの低レベルによりトランジスタｍｐ４８がオンするため、初期化信号nrsetxの電圧は、電源電圧ＶＤＤに追従して上昇する。低レベルの初期化信号nrsetxにより、パワーオン検出回路ＰＯＤＥＴのトランジスタｍｐ３７およびパワーダウン検出回路ＰＤＤＥＴのトランジスタｍｐ３７がオンし、パワーダウン検出信号lowlevelxおよびパワーオン検出信号pondetzは、低レベルに設定される（図７（ｂ、ｃ））。
【００３８】
同様に、低レベルの初期化信号nrsetxにより、電源検出制御回路ＰＷＲＣＮＴから出力されるリセット信号porzおよびパワーダウンリセット信号pdresetzは、低レベルに設定される（図７（ｄ、ｅ））。リセット信号porzは、パワーオン時に低レベルに固定される初期化信号nrsetxを用いて低レベルに設定されるため、電圧の浮きが防止される。ラッチ回路ＬＡＴは、パワーダウン検出信号lowlevelxの低レベル期間（リセット信号resetzの高レベル期間）に初期化され、高レベルのラッチ信号porlatchxを出力する（図７（ｆ））。すなわち、ラッチ回路ＬＡＴは、パワーオン時に強制的に初期化される。
【００３９】
パワーダウン検出信号lowlevelzの高レベル期間中に、パワーオン検出回路ＰＯＤＥＴのスイッチＳＷ１はオンし、インバータＰＯＩＮＶ１を構成するトランジスタｍｎ５２のゲートノードpdxは、接地電圧ＶＳＳにクランプされる（図７（ｇ））。このため、トランジスタｍｎ５２は、パワーオン期間ＰＯＰに確実にオフする。トランジスタｍｎ５２のドレインノードpd4は、負荷回路ＰＯＬＤ１からの充電パスにより充電される。放電パス（リークパス）は存在しない。したがって、パワーオン期間ＰＯＰに、ノードpd4の電圧を電源電圧ＶＤＤに追従して確実に上昇できる（図７（ｈ））。
【００４０】
なお、パワーダウン検出信号lowlevelzの波形は、リセット信号resetzの波形と同じである。このため、スイッチＳＷ１の動作は、リセット信号resetzを用いて制御されてもよい。あるいは、スイッチＳＷ１の動作は、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。このとき、スイッチＳＷ１を構成するトランジスタの極性は逆にする必要がある。但し、スイッチＳＷ１の負荷が、リセット信号resetzやパワーダウン検出信号lowlevelxの波形やタイミングに影響を与えるおそれがある場合、専用のバッファ（インバータ）により生成されるパワーダウン検出信号lowlevelzを用いてスイッチＳＷ１を制御するためのことが望ましい。
【００４１】
パワーオン検出回路ＰＯＤＥＴにスイッチＳＷ１を形成しない場合、ノードpdxの電圧は、図中に破線で示すように、パワーオン期間ＰＯＰに分圧回路ＰＯＶＤ１の動作により電源電圧ＶＤＤに追従してわずかに上昇する（図７（ｉ））。これにより、トランジスタｍｎ５２のゲート、ソース間にリークパスが生じると、図中に破線で示すように、パワーオン時のノードpd4の充電が不十分になり、パワーオン検出信号pondetzが低レベルにリセットされないおそれがある。あるいは、パワーオン検出信号pondetzの立ち上がりエッジのタイミングが早くなり、パワーオン期間ＰＯＰ（強誘電体メモリのパワーオンリセット期間）が短くなるおそれがある。本発明では、スイッチＳＷ１を追加することにより、これ等不具合の発生を防止できる。
【００４２】
パワーオン検出信号pondetzが低レベルの間、パワーダウン検出回路ＰＤＤＥＴの分圧回路ＰＤＶＤ１は、ノードpdxdを充電する負荷回路として動作する。ノードpdxdの電圧は、パワーオン検出回路ＰＯＤＥＴのノードpdxの電圧より早く上昇するため、パワーダウン検出回路ＰＤＤＥＴのトランジスタｍｎ５２は、パワーオン検出回路ＰＯＤＥＴのトランジスタｍｎ５２より早くオンする。このため、パワーダウン検出信号lowlevelxの立ち上がりエッジは、パワーオン検出信号pondetzの立ち上がりエッジより早く現れる（図７（ｊ））。パワーダウン検出信号lowlevelxの高レベルへの変化により、ラッチ回路ＬＡＴのリセット信号resetzは、低レベルに変化し（図７（ｋ））、ラッチ回路ＬＡＴのセット可能な状態になる。但し、ラッチ回路ＬＡＴは、パワーオン検出信号pondetzが活性化されるまでリセット状態（porlatchx信号＝高レベル）を保持する。
【００４３】
なお、パワーオン検出信号pondetzが低レベルの間、パワーダウン検出回路ＰＤＤＥＴは、トランジスタｍｎ３２およびｍｐ６２をオフし、パワーダウンの検出動作を停止する。このため、パワーオン期間ＰＯＰに、パワーダウン検出回路ＰＤＤＥＴの電源線ＶＤＤから接地線ＶＳＳにリーク電流が流れることを防止でき、消費電流を削減できる。
また、パワーダウン検出信号lowlevelxが高レベルに変化した後、パワーオン検出信号pondetzが低レベルの間、パワーオン検出回路ＰＯＤＥＴの分圧回路ＰＯＶＤ１は、ノードpdxに分圧した電圧を出力する。このため、ノードpdxの電圧は、電源電圧ＶＤＤに依存して徐々に上昇する。ノードpdxの電圧がトランジスタｍｎ５２の閾値電圧を超えたときに、トランジスタｍｎ５２のドレインノードpd4は、低レベルに変化し、パワーオン検出信号pondetzは高レベルに変化する（図７（ｌ））。パワーオン検出信号pondetzおよびパワーダウン検出信号lowlevelxの高レベルにより、ラッチ回路ＬＡＴがセットされ、ラッチ信号porlatchxが低レベルにセットされる（図７（ｍ））。
【００４４】
電源検出制御回路ＰＷＲＣＮＴのパワーオン制御部ＰＯＣＮＴは、パワーダウン検出信号lowlevelxの高レベル期間に低レベルのラッチ信号porlatchxを受け、リセット信号porzを高レベルに活性化する（図７（ｎ））。これにより、半導体装置の状態は、パワーオン期間ＰＯＰからパワー保持期間ＰＨＰに移行する。すなわち、電源電圧ＶＤＤが第１電圧Ｖ１を超えたときに、パワーオン検出信号pondetzおよびリセット信号porzが活性化され、パワーオン期間ＰＯＰが終了する。パワー保持期間ＰＨＰは、半導体装置がシステムの制御により動作する期間である。半導体装置が強誘電体メモリの場合、パワー保持期間ＰＨＰは、強誘電体メモリが読み出しアクセスまたは書き込みアクセスされる期間である。
【００４５】
半導体装置内の初期化が必要な回路は、リセット信号porzの低レベル期間中に初期化される。パワーダウン検出回路ＰＤＤＥＴは、高レベルのパワーオン検出信号pondetzを受けて、パワーダウンの検出動作を開始する。具体的には、パワーダウン検出回路ＰＤＤＥＴの分圧回路ＰＤＶＤ１は、分圧電圧の生成を開始し、負荷回路ＰＤＬＤ１は、ノードpd4dの充電を開始する。一方、パワーオン検出回路ＰＯＤＥＴは、パワーオン検出信号pondetzの高レベル期間中、トランジスタｍｎ３２およびｍｐ６２をオフし、パワーオンの検出動作を停止する。このため、パワーオン期間ＰＯＰに、パワーオン検出回路ＰＯＤＥＴの電源線ＶＤＤから接地線ＶＳＳにリーク電流が流れることを防止でき、消費電流を削減できる。特に、半導体装置の非アクセス状態の電流であるスタンバイ電流を削減できる。
【００４６】
次に、半導体装置への電源電圧ＶＤＤの供給が停止すると、電源線ＶＤＤおよび図示しない電源容量に充電されていた電荷が徐々に抜け、電源電圧ＶＤＤは徐々に低下する（図７（ｏ））。電源電圧ＶＤＤの低下に伴い、パワーダウン検出回路ＰＤＤＥＴのノードpdxdの電圧は徐々に低下し、トランジスタｍｎ５２のソース、ドレイン間電流は徐々に少なくなる。そして、トランジスタｍｎ５２のドレインノードpd4dの電圧が所定の値より高くなると、パワーダウン検出信号lowlevelxは低レベルに変化する（図７（ｐ））。この変化により、ラッチ回路ＬＡＴのリセット信号resetzは高レベルに変化する（図７（ｑ））。ラッチ回路ＬＡＴは、高レベルのリセット信号resetzによりリセットされ、ラッチ信号porlatchxを高レベルに変化する（図７（ｒ））。
【００４７】
電源検出制御回路ＰＷＲＣＮＴのパワーダウン制御部ＰＤＣＮＴは、ラッチ信号porlatchxの低レベル中に低レベルに変化するパワーダウン検出信号lowlevelxに応答して、リセット信号pdresetzを高レベルに活性化する（図７（ｓ））。高レベルのリセット信号pdresetzにより、スタータ回路ＳＴＴが初期化され、初期化信号nrsetxは低レベルに変化する（図７（ｔ））。低レベルの初期化信号nrsetxにより、パワーオン検出回路ＰＯＤＥＴのノードpd4、pd6は高レベルに変化し、パワーオン検出信号pondetzは低レベルに変化する（図７（ｕ））。また、電源検出制御回路ＰＷＲＣＮＴは、リセット信号porz、pdresetzを低レベルに変化する（図７（ｖ、ｗ））。リセット信号porzの低レベルへの変化により、半導体装置の状態は、パワー保持期間ＰＨＰからパワーダウン期間ＰＤＰに移行する。すなわち、電源電圧ＶＤＤが第２電圧Ｖ２より低くなったときに、パワーオン検出信号pondetzおよびリセット信号porzが非活性化され、パワー保持期間ＰＨＰが終了する。このように、本発明では、パワーダウン検出信号lowlevelxの低レベルをトリガとして、リセット回路ＲＳＴ内の各回路ブロックを初期化できる。このため、活線挿抜動作により、電源電圧ＶＤＤの供給が停止する場合にも、リセット回路ＲＳＴを迅速にパワーダウン状態に設定できる。
【００４８】
低レベルのパワーオン検出信号pondetzにより、パワーダウン検出回路ＰＤＤＥＴのトランジスタｍｎ３２、ｍｐ６２はオフする。トランジスタｍｎ３２のオフにより、分圧回路ＰＤＶＤ１は、負荷回路として動作し、ノードpdxd（図示せず）の充電を開始する。このため、ノードpdxdの電圧は上昇し、トランジスタｍｎ５２がオンし、ノードpd4dは低レベルに変化する（図示せず）。ノードpd4dへの充電パスは、負荷回路ＰＤＬＤ１のトランジスタｍｐ６２のオフにより存在しないため、ノードpd4dは低レベルに変化しやすい。この変化により、パワーダウン検出信号lowlevelxは、高レベルに変化する（図７（ｘ））。また、パワーダウン検出信号lowlevelzの高レベルへの変化に応答して、パワーオン検出回路ＰＯＤＥＴのスイッチＳＷ１がオンし、ノードpdxは一時的に低レベルに変化する。この変化により、スタータ回路ＳＴＴのトランジスタｍｎ４８はオンし、初期化信号nrsetxは高レベルに変化する（図７（ｙ））。また、高レベルのパワーダウン検出信号lowlevelxにより、リセット信号resetzは、低レベルに変化する（図７（ｚ））。
【００４９】
なお、パワーダウン期間ＰＤＰでは、パワーオン検出信号pondetzの低レベルのため、パワーダウン検出回路ＰＤＤＥＴは、パワーオン期間ＰＯＰと同様にパワーダウンの検出動作を停止する。このため、パワーダウン期間ＰＤＰに電源電圧ＶＤＤが供給されている間に、パワーダウン検出回路ＰＤＤＥＴの電源線ＶＤＤから接地線ＶＳＳにリーク電流が流れることを防止でき、消費電流を削減できる。また、パワーオン検出信号pondetzの低レベル期間中、パワーオン検出回路ＰＯＤＥＴは、パワーオン期間ＰＯＰと同様に、パワーオンの検出動作を開始する。ラッチ回路ＬＡＴは、低レベルのパワーダウン検出信号lowlevelxに同期してリセットされているため、電源電圧ＶＤＤの供給の停止が瞬間的で電源電圧ＶＤＤが再び上昇したときにも、ラッチ回路ＬＡＴを正常に動作でき、パワーオンを確実に検出できる。
【００５０】
図８は、リセット回路ＲＳＴが搭載される半導体装置を含むシステムの例を示している。例えば、システムは、メインシステム装置ＭＳＹＳとサブシステム装置ＳＳＹＳにより構成される。サブシステム装置ＳＳＹＳは、メインシステム装置ＭＳＹＳに着脱自在に装着される。すなわち、サブシステム装置ＳＳＹＳは、メインシステム装置ＭＳＹＳに対して活線挿抜動作が可能である。メインシステム装置ＭＳＹＳとサブシステム装置ＳＳＹＳの間には、電源線ＶＤＤ、接地線ＶＳＳおよび信号線ＳＩＧが接続される。サブシステム装置ＳＳＹＳは、例えば、ＩＣカードや携帯端末等である。図中の縦長の小さい四角形は、外部端子を示している。サブシステム装置ＳＳＹＳは、プリント基板やフレキシブル基板等に搭載されたＣＰＵ、強誘電体メモリＦＭおよびロジックＬＳＩ（ＬＯＧ）を有している。リセット回路ＲＳＴは、強誘電体メモリＦＭ内に形成される。リセット信号porzは、強誘電体メモリＦＭ内の内部回路を初期化するために使用される。
【００５１】
図９は、リセット回路ＲＳＴが搭載される半導体装置を含むシステムの別の例を示している。この例では、サブシステム装置ＳＳＹＳは、プリント基板やフレキシブル基板等に搭載されたＳｏＣ（System on Chip）により構成される。その他の構成は、図８と同じであり、サブシステム装置ＳＳＹＳは、メインシステム装置ＭＳＹＳに対して活線挿抜動作が可能である。
【００５２】
ＳｏＣは、半導体基板上に形成されたＣＰＵコア、強誘電体メモリコアＦＭ、ロジックコアＬＯＧおよびリセット回路ＲＳＴを有している。リセット信号porzは、ＣＰＵコア、強誘電体メモリコアＦＭおよびロジックコアＬＯＧに供給され、これ等コアに形成される内部回路を初期化する。なお、リセット回路ＲＳＴは、ＣＰＵコア、強誘電体メモリコアＦＭおよびロジックコアＬＯＧのいずれかに形成されてもよい。この場合、リセット信号porzは、リセット回路ＲＳＴが形成されるコアおよび外部のコアに供給される。
【００５３】
以上、第１の実施形態では、パワーオン検出回路ＰＯＤＥＴは、ノードpdxを接地線ＶＳＳに接続するスイッチＳＷ１を有し、スイッチＳＷ１は、パワーオン期間ＰＯＰの前半に活性化されるパワーダウン検出信号lowlevelz（lowlevelx）に同期してオンする。これにより、トランジスタｍｎ５２をパワーオン期間ＰＯＰの前半に確実にオフすることができる。パワーオン検出信号pondetzを用いて生成されるリセット信号porzをパワーオン期間ＰＤＰの前半に低レベル（リセットレベル）に確実に設定でき、サブシステム装置ＳＳＹＳの内部回路を確実に初期化できる。
【００５４】
スイッチＳＷ１の動作は、パワーオン検出信号pondetzの活性化タイミングより早く非活性されるパワーダウン検出信号lowlevelzを用いて制御される。このため、分圧回路ＰＯＶＤ１は、パワーオン期間ＰＯＰにおけるパワーオン検出信号pondetzの残りの非活性化期間を利用してノードpdxに正常な分圧電圧を生成できる。すなわち、パワーダウン検出回路ＰＤＤＥＴは、パワーオン期間ＰＯＰの前半にパワーオン検出信号pondetzおよびリセット信号porzの浮きを防止し、パワーオン期間ＰＯＰの後半にパワーオン検出信号pondetzおよびリセット信号porzを確実に活性化できる。さらに、パワーオン期間ＰＯＰの前半に、スイッチＳＷ１を確実にオフできるため、スイッチＳＷ１を介して流れるリーク電流を削減できる。
【００５５】
図１０は、第２の実施形態のリセット回路ＲＳＴにおけるパワーオン検出回路ＰＯＤＥＴを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路ＰＯＤＥＴを除く回路は、第１の実施形態と同じである。また、リセット回路ＲＳＴは、図８または図９に示したサブシステム装置ＳＳＹＳ内に形成される。
【００５６】
パワーオン検出回路ＰＯＤＥＴは、第１の実施形態のパワーオン検出回路ＰＯＤＥＴにリーク防止スイッチＳＷ２を追加して構成されている。パワーオン検出回路ＰＯＤＥＴのその他の構成は、第１の実施形態と同じである。リーク防止スイッチＳＷ２は、分圧回路ＰＯＶＤ１のトランジスタｍｎ３０のソース（第１接続ノードpdx）とインバータＰＯＩＮＶ１のトランジスタｍｎ５２のゲート（ノードpdx1）との間に配置される。スイッチＳＷ２は、ＣＭＯＳ伝達ゲートで構成されており、パワーダウン検出信号lowlevelz（lowlevelx）の活性化中にオフして、ノードpdx、pdx1の接続を遮断する。スイッチＳＷ２は、パワーダウン検出信号lowlevelzの非活性化中にオンして、ノードpdxをノードpdx1に接続する。換言すれば、スイッチＳＷ２は、パワーオン期間ＰＯＰにパワーダウン検出信号lowlevelxが低レベルに設定されるときに（パワーオン直後の所定の期間）、分圧回路ＰＯＶＤ１とノードpdx1との電流パスを遮断する。
【００５７】
図７で説明したように、パワーオン検出回路ＰＯＤＥＴの分圧回路ＰＯＶＤ１は、電源電圧ＶＤＤの供給が開始されてからパワーオン検出信号pondetzが活性化されるまでのパワーオン期間ＰＯＰに、ノードpdxに分圧電圧を生成する。スイッチＳＷ２は、パワーオン期間ＰＯＰの前半にオンするスイッチＳＷ１を介して、ノードpdxからノードpdx1を介して接地線ＶＳＳにリーク電流が流れることを防止する。なお、スイッチＳＷ２は、ｐＭＯＳトランジスタのみで形成されてもよい。また、ノードpdxの電荷をノードpdx1に確実に伝えられるゲート・ソース間電圧が確保できる場合、スイッチＳＷ２は、ｎＭＯＳトランジスタのみで形成されてもよい。また、第１の実施形態と同様に、スイッチＳＷ１、ＳＷ２の動作は、リセット信号resetzを用いて制御されてもよい。あるいは、スイッチＳＷ１、ＳＷ２の動作は、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。
【００５８】
図１１は、第２の実施形態のリセット回路ＲＳＴの動作を示している。この実施形態では、パワーオン期間ＰＯＰにパワーオン検出回路ＰＯＤＥＴの分圧回路ＰＯＶＤ１がパワーオンの検出動作を実施し、ノードpdxに分圧電圧を出力する場合にも、ノードpdxとノードpdx1との接続をスイッチＳＷ２により遮断できる。したがって、トランジスタｍｎ５２のゲート（ノードpdx1）を確実に接地電圧ＶＳＳにクランプでき、ノードpdxから接地線ＶＳＳにリーク電流が流れることを防止できる。なお、ノードpdx、pdx1の波形を除く波形は、図７と同じである。
【００５９】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、パワーオン期間ＰＯＰに、消費電流を削減しながら、リセット信号porzを確実に生成できる。
図１２は、第３の実施形態のリセット回路ＲＳＴにおけるパワーオン検出回路ＰＯＤＥＴを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路ＰＯＤＥＴを除く回路は、第１の実施形態と同じである。また、リセット回路ＲＳＴは、図８または図９に示したサブシステム装置ＳＳＹＳ内に形成される。パワーオン検出回路ＰＯＤＥＴは、第１の実施形態の分圧回路ＰＯＶＤ１の代わりに分圧回路ＰＯＶＤ２を有している。パワーオン検出回路ＰＯＤＥＴのその他の構成は、第１の実施形態と同じである。
【００６０】
分圧回路ＰＯＶＤ２は、トランジスタｍｐ３３、ｍｎ３０の間にリーク防止スイッチＳＷ３を配置して構成される。スイッチＳＷ３は、ＣＭＯＳ伝達ゲートで構成されており、パワーダウン検出信号lowlevelz（lowlevelx）の活性化中にトランジスタｍｐ３３のドレインとトランジスタｍｎ３０のドレインとの接続を遮断する。スイッチＳＷ３は、パワーダウン検出信号lowlevelzの非活性化中にトランジスタｍｐ３３のドレインをトランジスタｍｎ３０のドレインに接続する。換言すれば、スイッチＳＷ３は、パワーオン期間ＰＯＰにパワーダウン検出信号lowlevelxが低レベルに設定されるときに（パワーオン直後の所定の期間）、分圧回路ＰＯＶＤ１によるパワーオンの検出動作を一時的に停止する。これにより、パワーダウン検出信号lowlevelzが高レベルの間、分圧回路ＰＯＶＤ２からノードpdxへの充電パスは存在しない。したがって、分圧回路ＰＯＶＤ１の消費電流を削減でき、かつ、トランジスタｍｎ５２のゲート（ノードpdx）を確実に接地電圧ＶＳＳにクランプできる。パワーオン検出回路ＰＯＤＥＴによるパワーオンの検出動作は、パワーダウン検出信号lowlevelxの立ち上がりエッジに同期して開始される。
【００６１】
なお、スイッチＳＷ３は、ｐＭＯＳトランジスタのみで形成されてもよい。また、トランジスタｍｐ３３を介して供給される電荷をトランジスタｍｎ３０に確実に伝えられるゲート・ソース間電圧が確保できる場合、スイッチＳＷ３は、ｎＭＯＳトランジスタのみで形成されてもよい。また、第１の実施形態と同様に、スイッチＳＷ１、ＳＷ３の動作は、リセット信号resetzを用いて制御されてもよい。あるいは、スイッチＳＷ１、ＳＷ３の動作は、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００６２】
図１３は、第４の実施形態のリセット回路ＲＳＴにおけるパワーオン検出回路ＰＯＤＥＴを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路ＰＯＤＥＴを除く回路は、第１の実施形態と同じである。また、リセット回路ＲＳＴは、図８および図９に示したサブシステム装置ＳＳＹＳ内に形成される。パワーオン検出回路ＰＯＤＥＴは、第１の実施形態の分圧回路ＰＯＶＤ１の代わりに分圧回路ＰＯＶＤ３を有している。パワーオン検出回路ＰＯＤＥＴのその他の構成は、第１の実施形態と同じである。
【００６３】
分圧回路ＰＯＶＤ３は、第１抵抗素子として動作するトランジスタｍｎ３０のゲートでパワーダウン検出信号lowlevelzのレベルをインバータで反転した信号を受けている。すなわち、この実施形態では、トランジスタｍｎ３０は、第３の実施形態のスイッチＳＷ３を兼ねている。トランジスタｍｎ３０は、パワーダウン検出信号lowlevelz（lowlevelx）の活性化中にオフし、トランジスタｍｐ３３のドレインとトランジスタｍｎ３１のドレインとの接続を遮断する。トランジスタｍｎ３０は、パワーダウン検出信号lowlevelzの非活性化中にオンし、トランジスタｍｐ３３のドレインをトランジスタｍｎ３１のドレインに接続する。分圧回路ＰＯＶＤ１によるパワーオンの検出動作は、パワーオン期間ＰＯＰにパワーダウン検出信号lowlevelxが低レベルに設定されるときに一時的に停止する。パワーオン検出回路ＰＯＤＥＴの動作は、第３の実施形態と同じである。なお、第１の実施形態と同様に、スイッチＳＷ１およびトランジスタｍｎ３０の動作は、リセット信号resetzを用いて制御されてもよく、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。
【００６４】
以上、第４の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、トランジスタｍｎ３０をスイッチとして動作させることにより、リセット信号porzを確実に生成させる場合に、分圧回路ＰＯＶＤ３の回路規模が増加することを防止できる。また、第１の実施形態の分圧回路ＰＯＶＤ１が既に設計されている場合に、その回路データおよび回路特性をそのまま利用できる。この結果、設計期間を短縮できる。
【００６５】
図１４は、第５の実施形態のリセット回路ＲＳＴにおけるパワーオン検出回路ＰＯＤＥＴを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路ＰＯＤＥＴを除く回路は、第１の実施形態と同じである。また、リセット回路ＲＳＴは、図８または図９に示したサブシステム装置ＳＳＹＳ内に形成される。パワーオン検出回路ＰＯＤＥＴは、第１の実施形態の分圧回路ＰＯＶＤ１の代わりに分圧回路ＰＯＶＤ４を有している。パワーオン検出回路ＰＯＤＥＴのその他の構成は、第１の実施形態と同じである。
【００６６】
分圧回路ＰＯＶＤ４は、第１の実施形態の分圧回路ＰＯＶＤ１に、ｐＭＯＳトランジスタｍｐｐ（電圧制御スイッチ）および接続スイッチＳＷ４を追加して構成されている。ｐＭＯＳトランジスタｍｐｐは、パワーダウン検出信号lowlevelz（lowlevelx）の活性化中にオンし、トランジスタｍｐ３３（第３トランジスタ）のゲートを電源線ＶＤＤに接続する。すなわち、トランジスタｍｐ３３は、パワーオン期間ＰＯＰにパワーダウン検出信号lowlevelzが高レベルに活性化されるときに（パワーオン直後の所定の期間）、分圧回路ＰＯＶＤ４によるパワーオンの検出動作を一時的に停止するためにオフされる。この実施形態では、トランジスタｍｐ３３は、第３の実施形態のリーク防止スイッチＳＷ３を兼ねている。これにより、パワーダウン検出信号lowlevelzが高レベルの間（lowlevelxが低レベルの間）、分圧回路ＰＯＶＤ４からノードpdxへの充電パスは存在しない。したがって、分圧回路ＰＯＶＤ１の消費電流を削減でき、かつ、パワーオン直後の所定の期間（lowlevelxが低レベルの間）にトランジスタｍｎ５２のゲート（ノードpdx）を確実に接地電圧ＶＳＳにクランプできる。
【００６７】
接続スイッチＳＷ４は、パワーダウン検出信号lowlevelzの活性化中にオフし、パワーダウン検出信号lowlevelzの非活性化中にオンする。このため、パワーオン期間ＰＯＰの後半にパワーダウン検出信号lowlevelzが低レベルに非活性化された後、トランジスタｐｍ３３のゲートはドレインに接続され、分圧回路ＰＯＶＤ４は、第１の実施形態の分圧回路ＰＯＶＤ１と等価になる。換言すれば、分圧回路ＰＯＶＤ４によるパワーオンの検出動作は、パワーダウン検出信号lowlevelxの立ち上がりエッジ（非活性化）に同期して開始される。
【００６８】
なお、スイッチＳＷ４は、ｐＭＯＳトランジスタのみ、またはｎＭＯＳトランジスタのみで形成されてもよい。また、第１の実施形態と同様に、スイッチＳＷ１、ＳＷ４およびトランジスタｍｐｐ、ｍｐ３３の動作は、リセット信号resetzを用いて制御されてもよく、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。以上、第５の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００６９】
図１５は、第６の実施形態のリセット回路ＲＳＴにおけるパワーオン検出回路ＰＯＤＥＴを示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路ＰＯＤＥＴを除く回路は、第１の実施形態と同じである。また、リセット回路ＲＳＴは、図８または図９に示したサブシステム装置ＳＳＹＳ内に形成される。パワーオン検出回路ＰＯＤＥＴでは、分圧回路ＰＯＶＤ２のスイッチＳＷ３を制御する論理が、第３の実施形態と相違している。パワーオン検出回路ＰＯＤＥＴのその他の構成は、第３の実施形態と同じである。
【００７０】
この実施形態では、スイッチＳＷ３は、パワーダウン検出信号lowlevelzの活性化中またはテスト信号testzの活性化中にオフし、トランジスタｍｐ３３のドレインとトランジスタｍｎ３０のドレインとの接続を遮断する。また、スイッチＳＷ３は、パワーダウン検出信号lowlevelzおよびテスト信号testzの非活性化中にオンし、トランジスタｍｐ３３のドレインをトランジスタｍｎ３０のドレインに接続する。
【００７１】
テスト信号testzは、例えば、図１６に示す強誘電体メモリＦＭ等の半導体装置のスタンバイ電流を測定するときに高レベルに活性化される。テスト信号testzは、強誘電体メモリＦＭがテストサブシステム装置ＳＳＹＳに搭載されている状態で、低レベルに固定される。このため、テスト信号testzは、強誘電体メモリＦＭをテストするテストモード中のみ活性化される。この実施形態では、テストモード中に、分圧回路ＰＯＶＤ２において電源線ＶＤＤから接地線ＶＳＳへのリークパスを遮断することにより、分圧回路ＰＯＶＤ２のリーク電流を含まない強誘電体メモリＦＭのスタンバイ電流を測定できる。例えば、メモリセルアレイのサブスレッショルド電流等を測定できる。
【００７２】
図１６は、第６の実施形態のリセット回路ＲＳＴが搭載される半導体装置を含むシステムの例を示している。強誘電体メモリＦＭは、テスト信号testzを受ける外部テスト端子を有する。外部テスト端子は、強誘電体メモリＦＭのテスト時に、他の信号線ＳＩＧや電源線ＶＤＤ、ＶＳＳと同様に、ＬＳＩテスタ等のテスト装置に接続される。サブシステム装置ＳＳＹＳは、テスト信号testzの信号線を接地線ＶＳＳに接続する配線パターンを追加して構成される。システムのその他の構成は、上述した図８と同じである。
【００７３】
図１７は、第６の実施形態のリセット回路ＲＳＴが搭載される半導体装置を含むシステムの別の例を示している。サブシステム装置ＳＳＹＳは、ＳＯＣのリセット回路ＲＳＴに供給されるテスト信号testzの信号線を接地線に接続する配線パターンを追加して構成される。システムのその他の構成は、上述した図９と同じである。ＳＯＣにおいてテスト信号testzを受ける外部テスト端子は、ＳＯＣのテスト時に、他の信号線ＳＩＧや電源線ＶＤＤ、ＶＳＳと同様に、ＬＳＩテスタ等のテスト装置に接続される。
【００７４】
以上、第６の実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、強誘電体メモリＦＭ等の半導体装置のテスト時に、スタンバイ電流を正確に測定できる。特に、メモリセルアレイやアナログ的に動作する回路に流れるサブスレッショルド電流等を測定できる。
図１８は、第７の実施形態のリセット回路ＲＳＴにおけるパワーオン検出回路ＰＯＤＥＴを示している。第１および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路ＰＯＤＥＴを除く回路は、第１の実施形態と同じである。また、リセット回路ＲＳＴは、図１６または図１７に示したサブシステム装置ＳＳＹＳ内に形成される。パワーオン検出回路ＰＯＤＥＴでは、分圧回路ＰＯＶＤ３のトランジスタｍｎ３０を制御する論理が、第４の実施形態と相違している。パワーオン検出回路ＰＯＤＥＴのその他の構成は、第４の実施形態と同じである。
【００７５】
この実施形態では、トランジスタｍｎ３０は、パワーダウン検出信号lowlevelzの活性化中またはテスト信号testzの活性化中にオフし、電源線ＶＤＤとノードpdxとの接続を遮断する。また、トランジスタｍｎ３０は、パワーダウン検出信号lowlevelzおよびテスト信号testzの非活性化中にオンし、電源線ＶＤＤをトランジスタｍｐ３３を介してノードpdxに接続する。
【００７６】
第６の実施形態と同様に、テスト信号testzは、例えば、強誘電体メモリＦＭ等の半導体装置のスタンバイ電流を測定するときに高レベルに活性化される。テスト信号testzは、強誘電体メモリＦＭがテストサブシステム装置ＳＳＹＳに搭載されている状態で、低レベルに固定される。このため、テスト信号testzは、強誘電体メモリＦＭをテストするテストモード中のみ活性化される。以上、第７の実施形態においても、上述した第１、第３および第６の実施形態と同様の効果を得ることができる。
【００７７】
図１９は、第８の実施形態のリセット回路ＲＳＴにおけるパワーダウン検出回路ＰＤＤＥＴを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーダウン検出回路ＰＤＤＥＴを除く回路は、第１の実施形態と同じである。また、リセット回路ＲＳＴは、図１６または図１７に示したサブシステム装置ＳＳＹＳ内に形成される。パワーダウン検出回路ＰＤＤＥＴでは、分圧回路ＰＤＶＤ１のトランジスタｍｎ３２を制御する論理と、負荷回路ＰＤＬＤ１のトランジスタｍｐ６２を制御する論理が、第１の実施形態と相違している。パワーオン検出回路ＰＤＤＥＴのその他の構成は、第１の実施形態と同じである。
【００７８】
この実施形態では、分圧回路ＰＤＶＤ１のトランジスタｍｎ３２は、パワーオン検出信号pondetzの非活性化中またはテスト信号testzの活性化中にオフする。また、トランジスタｍｎ３２は、テスト信号testzの非活性化中にパワーオン検出信号pondetzが活性化したときにオンする。分圧回路ＰＤＶＤ１の消費電流は、トランジスタｍｎ３２のオフ中に削減される。分圧回路ＰＤＶＤ１は、トランジスタｍｎ３２のオン中にノードpdxdに分圧電圧を生成する。
【００７９】
第６の実施形態と同様に、テスト信号testzは、例えば、強誘電体メモリＦＭ等の半導体装置のスタンバイ電流を測定するときに高レベルに活性化される。テスト信号testzは、強誘電体メモリＦＭがテストサブシステム装置ＳＳＹＳに搭載されている状態で、低レベルに固定される。このため、テスト信号testzは、強誘電体メモリＦＭをテストするテストモード中のみ活性化される。以上、第８の実施形態においても、上述した第１、第３および第６の実施形態と同様の効果を得ることができる。
【００８０】
図２０および図２１は、第９の実施形態のリセット回路ＲＳＴにおけるパワーオン検出回路ＰＯＤＥＴおよびパワーダウン検出回路ＰＤＤＥＴを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路ＰＤＤＥＴを除く回路は、第１の実施形態と同じである。また、リセット回路ＲＳＴは、図１６または図１７に示したサブシステム装置ＳＳＹＳ内に形成される。
【００８１】
図２０に示したパワーオン検出回路ＰＤＤＥＴでは、分圧回路ＰＯＶＤ１のトランジスタｍｎ３２のゲートは、電源線ＶＤＤに接続され、トランジスタｍｎ３２は常に抵抗素子として動作する。負荷回路ＰＯＬＤ１のトランジスタｍｐ６２のゲートは、接地線ＶＳＳに接続され、トランジスタｍｐ６２は常に抵抗素子として動作する。パワーオン検出回路ＰＤＤＥＴのその他の構成は、第１の実施形態と同じである。図２１に示したパワーダウン検出回路ＰＤＤＥＴでは、負荷回路ＰＤＬＤ１のトランジスタｍｐ６２のゲートは、接地線ＶＳＳに接続され、トランジスタｍｐ６２は常に抵抗素子として動作する。パワーダウン検出回路ＰＤＤＥＴのその他の構成は、第１の実施形態と同じである。
【００８２】
この実施形態では、パワーオン検出回路ＰＯＤＥＴの分圧回路ＰＯＶＤ１および負荷回路ＰＯＬＤ１と、パワーダウン検出回路ＰＤＤＥＴの負荷回路ＰＤＬＤ１は、パワーオン検出信号pondetzに関わりなく常に動作する。この場合、スタンバイ電流は、第１の実施形態に比べて増加する。しかし、第１の実施形態と同様に、パワーオン検出回路ＰＯＤＥＴのノードpdxは、スイッチＳＷ１によりパワーオン期間ＰＯＰの最初に接地電圧ＶＳＳにクランプされる。このため、トランジスタｍｎ５２をパワーオン期間ＰＯＰに確実にオフすることができ、パワーオン検出信号pondetzを確実に生成できる。以上、第９の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００８３】
図２２は、第１０の実施形態のリセット回路ＲＳＴを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、パワーオン検出回路ＰＯＤＥＴおよびスタータ回路ＳＴＴが、第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。
パワーオン検出回路ＰＯＤＥＴ、パワーダウン検出回路ＰＤＤＥＴ、ラッチ回路ＬＡＴおよび電源検出制御回路ＰＷＲＣＮＴは、電源電圧ＶＤＤが第１電圧Ｖ１を超えたときにパワーオン状態を示すパワーオン信号pondetz、porzを活性化するとともに、初期化信号nrsetxの活性化中に初期化される電源検出回路として動作する。以降の実施形態でも同様である。
【００８４】
図２３は、図２２に示したパワーオン検出回路ＰＯＤＥＴの詳細を示している。パワーオン検出回路ＰＯＤＥＴは、図２のパワーオン検出回路ＰＯＤＥＴからノードpdxを接地線ＶＳＳにクランプするクランプスイッチＳＷ１を削除して構成されている。
図２４は、図２２に示したスタータ回路ＳＴＴの詳細を示している。スタータ回路ＳＴＴは、図４に示したスタータ回路ＳＴＴに遮断スイッチＳＷ５およびクランプスイッチＳＷ６を追加して構成されている。すなわち、スタータ回路ＳＴＴは、電源電圧線ＶＤＤと接地線ＶＳＳの間に直列に配置されたｐＭＯＳトランジスタｍｐ４８、遮断スイッチＳＷ５およびキャパシタＣＣ０を有している。ｐＭＯＳトランジスタｍｐ４８は、電源電圧ＶＤＤと接地電圧ＶＳＳの中間電圧である電圧pdxをゲートで受けて抵抗素子として動作する。キャパシタＣＣ０は、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）を主な組成とする強誘電体材料を用いて形成された強誘電体キャパシタである。強誘電体キャパシタは、酸化膜で形成されるキャパシタに比べて比誘電率が高いため、素子サイズを小さくできる。
【００８５】
遮断スイッチＳＷ５は、例えば、ＣＭＯＳ伝達ゲートにより構成され、電源検出制御回路ＰＷＲＣＮＴからのリセット信号porzが低論理レベルに非活性化されているときにオンし、リセット信号porzが高論理レベルに活性化されているときにオフする。スイッチＳＷ５がオフしているとき、キャパシタＣＣ０の電源ＶＤＤ側のノードferroは、電源線ＶＤＤと電気的に遮断され、キャパシタＣＣ０の充電は停止する。
【００８６】
クランプスイッチＳＷ６は、トランジスタｍｎ１１７で構成され、パワーダウンリセット信号pdresetzの活性化（高論理レベル）に応答してオンし、初期化信号nrsetxの出力ノード（第１接続ノード）を接地電圧ＶＳＳに設定する。ｎＭＯＳトランジスタｍｎ１１６は、パワーダウンリセット信号pdresetzの活性化に応答してオンし、遮断スイッチＳＷ５とキャパシタＣＣ０を接続するノードferro（第２接続ノード）を接地線ＶＳＳに接続するクランプスイッチとして動作する。パワーダウンリセット信号pdresetzは、図５で説明したように、パワーダウン時にパワーダウン検出信号lowlevelxの活性化に同期して活性化される。すなわち、トランジスタｍｎ１１６、ｍｎ１１７は、パワーダウン検出信号lowlevelxの活性化中にオンする。
【００８７】
図２５は、第１０の実施形態のリセット回路ＲＳＴの動作を示している。ノードpdx、pd4、ferroの波形を除く波形は、図７と同じである。この実施形態では、パワーオン検出回路ＰＯＤＥＴに図２に示したクランプスイッチＳＷ１が形成されない。このため、パワーオン期間ＰＯＰの最初に、ノードpdx、pd4の電圧は、図７に比べて浮いている（図２５（ａ、ｂ）。パワー保持期間ＰＨＰでは、リセット信号porzは高レベルに変化し、図２４に示した遮断スイッチＳＷ５はオフするため、電荷がトランジスタｍｐ４８を介してノードferroに供給されることが禁止される。このため、ノードferroの電圧は、リセット信号porzの立ち上がりエッジに対応する値に維持される（図２５（ｃ））。これにより、パワー保持期間ＰＨＰにキャパシタＣＣ０に印加される電圧は、電源電圧ＶＤＤに追従して上昇する初期化信号nrsetxの電圧に比べて小さくできる。
【００８８】
パワーダウン時に、パワーダウンリセット信号pdresetzが活性化されたときに（図２５（ｄ））、初期化信号nrsetxの出力ノードは、クランプスイッチＳＷ６により接地電圧ＶＳＳにリセットされる（図２５（ｅ））。これにより、遮断スイッチＳＷ５を形成する場合にも、初期化信号nrsetxをパワーダウン時に確実にリセットできる。
一般に、強誘電体膜や酸化膜等で構成される用いるキャパシタは、ＴＤＤＢの劣化により信頼度不良を起こす場合がある。特に、ＰＺＴを用いた強誘電体キャパシタは、ＳＢＴ（タンタル酸ビスマス・ストロンチウム）等を用いた強誘電体キャパシタに比べて抗電圧Ｖｃ（coercive voltage）が高いため、電源電圧ＶＤＤは相対的に高くする必要がある。これにより、飽和電圧Ｖ９０（saturation voltage）は大きくなり、ＴＤＤＢによる劣化は起こりやすくなる。
【００８９】
さらに、近時、トランジスタ構造の微細化に伴い電源電圧が低くなる傾向にある。これに伴い、キャパシタの性能（容量値）を維持するためには、膜厚を薄くする必要がある。キャパシタの膜厚が薄くなると上述のＴＤＤＢの劣化が起こりやすくなる傾向にある。特に抗電圧Ｖｃや飽和電圧Ｖ９０が大きいＰＺＴを用いた強誘電体キャパシタでは、ＴＤＤＢによる故障モードが支配的になり、製品寿命を縮める要因となるおそれがある。
【００９０】
本実施形態では、パワー保持期間ＰＨＰにキャパシタＣＣ０に印加される電圧を電源電圧ＶＤＤに比べて低くできる。パワー保持期間ＰＨＰは、パワーオン期間ＰＯＰおよびパワーダウン期間ＰＤＰを除く期間であり、半導体装置やシステム装置の動作中の支配的な期間である。したがって、本実施形態により、ＴＤＤＢによるキャパシタＣＣ０の劣化を防止でき、リセット回路ＲＳＴの誤動作を防止できる。この結果、リセット回路ＲＳＴを搭載する半導体装置およびシステム装置の誤動作を防止できる。
【００９１】
さらに、パワー保持期間ＰＨＰにキャパシタＣＣ０に印加される電圧を低くすることにより、パワーダウンの検出時に（pdresetz信号の高レベル時）、キャパシタＣＣ０に蓄積されている電荷を短い時間で放電できる。これにより、パワーダウンが瞬間的であり、電源電圧ＶＤＤが再び上昇したときにも、リセット回路ＲＳＴは安定して動作し、パワーオンを確実に検出できる。
【００９２】
なお、本実施形態のリセット回路ＲＳＴは、図８または図９に示したサブシステム装置ＳＳＹＳ内に形成される。サブシステム装置ＳＳＹＳ内の強誘電体メモリＦＭ（半導体メモリ）は、例えば、ＰＺＴを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。半導体チップ内に強誘電体メモリＦＭが搭載される場合、キャパシタＣＣ０等の半導体チップ内のキャパシタは、製造プロセスが複雑になることを防止するために強誘電体キャパシタで構成される場合が多い。上述したように、ＰＺＴを用いた強誘電体キャパシタは、抗電圧が高いため、サブシステム装置ＳＳＹＳで使用する電源電圧ＶＤＤは、高く設定される。本実施形態では、電源電圧ＶＤＤが高い場合にも、キャパシタＣＣ０に印加される電圧を抑えることができる。
【００９３】
以上、第１０の実施形態では、スタータ回路ＳＴＴを構成するキャパシタＣＣ０の一端を、パワー保持期間ＰＨＰに電源線ＶＤＤから遮断することにより、キャパシタＣＣ０のＴＤＤＢの劣化を防止できる。この結果、リセット回路ＲＳＴを含む半導体装置およびシステム装置を長期間動作させる場合にも、リセット回路ＲＳＴを誤動作することなく動作させることができ、リセット信号porzを正常に出力できる。すなわち、半導体装置およびシステム装置の信頼性を向上できる。
【００９４】
パワーダウン検出信号lowlevelxの活性化中にオンし、出力ノードnrsetxを接地線ＶＳＳに接続するスイッチＳＷ６をスタータ回路ＳＴＴに形成することで、キャパシタＣＣ０と出力ノードnrsetxを遮断するスイッチＳＷ５が形成される場合にも、パワーダウン時に初期化信号nrsetxを確実に低レベルに活性化できる。すなわち、キャパシタＣＣ０のＴＤＤＢの劣化を防止する場合に、リセット回路ＲＳＴの誤動作を防止できる。
【００９５】
キャパシタＣＣ０がＰＺＴを用いた強誘電体キャパシタで構成され、電源電圧ＶＤＤが高い場合にも、ＴＤＤＢの劣化を確実に防止できる。特に、システム装置内に強誘電体メモリが搭載される場合、キャパシタＣＣ０を、強誘電体メモリ内のメモリセルを構成する強誘電体キャパシタと同じ素子で構成することで、製造プロセスを複雑にすることなく、ＴＤＤＢの劣化を確実に防止できる。
【００９６】
図２６は、第１１の実施形態のリセット回路ＲＳＴを示している。第１および第１０の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、スタータ回路ＳＴＴに供給される信号が第１０の実施形態のリセット信号porzからパワーオン検出信号pondetzに変更されている。その他の構成は、第１０の実施形態と同じである。リセット回路ＲＳＴは、図８または図９に示したサブシステム装置ＳＳＹＳ内に形成される。強誘電体メモリＦＭは、ＰＺＴを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【００９７】
図２７は、図２６に示したスタータ回路ＳＴＴの詳細を示している。この実施形態では、遮断スイッチＳＷ５の動作を制御する信号が、リセット信号porzからパワーオン検出信号pondetzに変更されている。その他の構成は、第１０の実施形態（図２４）と同じである。パワーオン検出信号pondetzは、リセット信号porzを生成するための元の信号であり、図２５に示したように、リセット信号porzとほぼ同じ波形を有する。このため、本実施形態のリセット回路ＲＳＴの動作は、図２５と同じである。以上、第１１の実施形態においても、上述した第１０の実施形態と同様の効果を得ることができる。
【００９８】
図２８は、第１２の実施形態のリセット回路ＲＳＴにおけるスタータ回路ＳＴＴを示している。第１０の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。スタータ回路ＳＴＴを除く回路は、第１０の実施形態と同じである。リセット回路ＲＳＴは、図８または図９に示したサブシステム装置ＳＳＹＳ内に形成される。強誘電体メモリＦＭは、ＰＺＴを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【００９９】
この実施形態では、スタータ回路ＳＴＴのトランジスタｍｎ１１６（クランプスイッチ）は、パワーダウンリセット信号pdresetzとリセット信号porzのＯＲ論理の信号を受けて動作する。すなわち、トランジスタｍｎ１１６は、パワーダウンリセット信号pdresetzまたはリセット信号porzが高論理レベルのときにオンして、ノードferroを接地線ＶＳＳに接続する。
【０１００】
図２９は、第１２の実施形態のリセット回路ＲＳＴの動作を示している。ノードferroの波形を除く波形は、図２５と同じである。この実施形態では、パワー保持期間ＰＨＰに、キャパシタＣＣ０の電荷は放電され、ノードferroの電圧は接地電圧ＶＳＳにクランプされる（図２９（ａ））。これにより、パワー保持期間ＰＨＰにキャパシタＣＣ０に印加される電圧は０Ｖになり、キャパシタＣＣ０に印加される電圧を０Ｖにできる。したがって、キャパシタＣＣ０のＴＤＤＢによる劣化を確実に防止できる。
【０１０１】
また、パワー保持期間ＰＨＰにキャパシタＣＣ０に印加される電圧が０Ｖであるため、パワーダウンが瞬間的であり、電源電圧ＶＤＤが再び上昇したときにも、キャパシタＣＣ０の放電動作を短い期間に実施する必要はない。これにより、瞬間的なパワーダウンに対するリセット回路ＲＳＴの動作マージンを向上できる。
以上、第１２の実施形態においても、上述した第１０の実施形態と同様の効果を得ることができる。さらに、この実施形態では、クランプスイッチｍｎ１１６を、パワーダウンリセット信号pdresetzの活性化中だけでなく、リセット信号porzの活性化中にもオンさせた。リセット信号porzの活性化期間は、半導体装置やシステム装置の動作中の支配的な期間であるパワー保持期間ＰＨＰに対応する期間である。この結果、キャパシタＣＣ０のＴＤＤＢの劣化を確実に防止でき、リセット回路ＲＳＴを搭載する半導体装置およびシステムの誤動作を防止できる。
【０１０２】
図３０は、第１３の実施形態のリセット回路ＲＳＴにおけるスタータ回路ＳＴＴを示している。第１０、第１１および第１２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。スタータ回路ＳＴＴを除く回路は、第１１の実施形態と同じである。リセット回路ＲＳＴは、図８または図９に示したサブシステム装置ＳＳＹＳ内に形成される。強誘電体メモリＦＭは、ＰＺＴを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【０１０３】
この実施形態では、遮断スイッチＳＷ５およびトランジスタｍｎ１６の動作を制御する信号が、リセット信号porzからパワーオン検出信号pondetzに変更されている。その他の構成は、第１２の実施形態（図２８）と同じである。パワーオン検出信号pondetzは、リセット信号porzを生成するための元の信号であり、図２９に示したように、リセット信号porzとほぼ同じ波形を有する。このため、本実施形態のリセット回路ＲＳＴの動作は、図２９と同じである。以上、第１３の実施形態においても、上述した第１２の実施形態と同様の効果を得ることができる。
【０１０４】
図３１は、第１４の実施形態のリセット回路ＲＳＴを示している。第１および第１０の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、第１の実施形態のリセット回路ＲＳＴに、第１０の実施形態のスタータ回路ＳＴＴを適用している。その他の構成は、第１の実施形態と同じである。リセット回路ＲＳＴは、図８または図９に示したサブシステム装置ＳＳＹＳ内に形成される。強誘電体メモリＦＭは、ＰＺＴを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【０１０５】
図３２は、第１４の実施形態のリセット回路ＲＳＴの動作を示している。ノードferroの波形を除く波形は、図７と同じである。ノードferroの波形は、図２５と同じである。なお、第１の実施形態のリセット回路ＲＳＴに、第１１、第１２および第１３の実施形態のスタータ回路ＳＴＴを適用してもよい。以上、第１４の実施形態においても、上述した第１および第１０の実施形態と同様の効果を得ることができる。
【０１０６】
なお、上述した実施形態では、メインシステム装置ＭＳＹＳとサブシステム装置ＳＳＹＳとを外部端子を介して直接接続する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メインシステム装置ＭＳＹＳがリーダ／ライタで、サブシステム装置ＳＳＹＳがリーダ／ライタによりアクセスされる無線タグ（RFID(Radio Frequency IDentification）応答器）の場合、サブシステム装置ＳＳＹＳは、非接触インタフェースによりメインシステム装置ＭＳＹＳに接続される。この場合、サブシステム装置ＳＳＹＳは、リーダ／ライタから放出される磁界エネルギーを電気エネルギーに変換することにより電源電圧ＶＤＤを得る。
【０１０７】
上述した第６および第８の実施形態を組み合わせることにより、半導体装置に形成されるメモリセルアレイやアナログ的に動作する回路に流れるサブスレッショルド電流等を、テストモード中に正確に測定できる。あるいは、第７および第８の実施形態を組み合わせることにより、サブスレッショルド電流等をテストモード中に正確に測定できる。
また、上述した第９の実施形態の特徴を、第２−第８の実施形態に適用してもよい。スタータ回路ＳＴＴのトランジスタｍｎ１１６、ｍｎ１１７は、ＣＭＯＳ伝達ゲートでもよい。この場合、ＣＭＯＳ伝達ゲートのｐＭＯＳトランジスタのゲートは、ＣＭＯＳ伝達ゲートのｎＭＯＳトランジスタのゲートに供給される信号の反転信号を受ける。
【０１０８】
上述した第１０−１４の実施形態では、スタータ回路ＳＴＴのキャパシタＣＣ０をＰＺＴを用いた強誘電体キャパシタで構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、キャパシタＣＣ０は、ＳＢＴを用いた強誘電体キャパシタや、他の誘電体材料あるいは二酸化シリコンを用いて構成してもよい。
上述した第１０−１４の実施形態では、本発明を、パワーオン検出回路ＰＯＤＥＴおよびパワーダウン検出回路ＰＤＤＥＴを有するリセット回路ＲＳＴのスタータ回路ＳＴＴに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、パワーオンを検出するパワーオン検出回路のみを有するリセット回路のスタータ回路に適用してもよい。
【０１０９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
電源電圧が第１電圧を超えたときにパワーオン検出信号を活性化するパワーオン検出回路と、電源電圧が前記第１電圧に比べて低い第２電圧より下がったときにパワーダウン検出信号を活性化するパワーダウン検出回路と、パワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出信号の活性化に応答して前記リセット信号を非活性化する電源検出制御回路とを有するリセット回路であって、
前記パワーオン検出回路は、
第１電源線と第２電源線との間に直列に配置された少なくとも２つの第１抵抗素子を有し、第１抵抗素子を互いに接続する第１接続ノードに第１分圧電圧を生成する第１分圧回路と、
前記第１分圧電圧をゲートで受け、ソースが第２電源線に接続された第１トランジスタと、
前記第１トランジスタのゲートと前記第２電源線との間に配置され、前記パワーダウン検出信号の活性化中にオンするクランプスイッチと、
前記第１トランジスタのドレインに接続された第１出力ノードを充電するために、前記第１電源線と第１出力ノードとの間に配置された抵抗素子を有する第１負荷回路と、
前記第１出力ノードの電圧波形を成形し、前記パワーオン検出信号として出力する第１バッファ回路とを備え、
前記パワーダウン検出回路は、
第１電源線と第２電源線との間に直列に配置された少なくとも２つの第２抵抗素子と、前記パワーオン検出信号の非活性化中に前記第２抵抗素子と前記第２電源線とを非接続する接続スイッチとを有し、第２抵抗素子を互いに接続する第２接続ノードに第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧をゲートで受け、ソースが第２電源線に接続された第２トランジスタと、
前記第２トランジスタのドレインに接続された第２出力ノードを充電するために、前記第１電源線と第２出力ノードとの間に配置された抵抗素子を有する第２負荷回路と、
前記第２出力ノードの電圧波形を成形し、前記パワーダウン検出信号として出力する第２バッファ回路とを備えていることを特徴とするリセット回路。
（付記２）
付記１記載のリセット回路において、
前記第１接続ノードと前記第１トランジスタのゲートとの間に配置され、前記パワーダウン検出信号の活性化中にオフするリーク防止スイッチを備えていることを特徴とするリセット回路。
（付記３）
付記１記載のリセット回路において、
前記第１分圧回路は、前記第１電源線と前記第１抵抗素子の間に配置され、前記パワーダウン検出信号の活性化中にオフするリーク防止スイッチを備えていることを特徴とするリセット回路。
（付記４）
付記３記載のリセット回路において、
前記リーク防止スイッチは、前記パワーダウン検出信号の活性化中、またはテストモード時に活性化されるテスト信号の活性化中にオフすることを特徴とするリセット回路。
（付記５）
付記１記載のリセット回路において、
前記第１抵抗素子のうち前記第１接続ノードより前記第１電源線側に配置される第１抵抗素子は、トランジスタで構成され、前記パワーダウン検出信号の活性化中にオフするために、このトランジスタのゲートは前記パワーダウン検出信号から生成される制御信号を受けることを特徴とするリセット回路。
（付記６）
付記５記載のリセット回路において、
前記第１抵抗素子を構成するトランジスタは、前記パワーダウン検出信号の活性化中、またはテストモード時に活性化されるテスト信号の活性化中にオフすることを特徴とするリセット回路。
（付記７）
付記１記載のリセット回路において、
前記第１分圧回路は、
前記第１電源線と前記第１抵抗素子の間に配置され、ソースが前記第１電源線に接続され、ドレインが前記第１抵抗素子に接続される第３トランジスタと、
前記パワーダウン検出信号の非活性化中に、前記第３トランジスタのゲートとドレインとを互いに接続し、前記パワーダウン検出信号の活性化中に、前記第３トランジスタのゲートとドレインとを非接続する接続スイッチと、
前記パワーダウン検出信号の活性化中に、前記第３トランジスタをオフするための電圧を前記第３トランジスタのゲートに供給する電圧制御スイッチとを備えていることを特徴とするリセット回路。
（付記８）
付記１記載のリセット回路において、
前記第１分圧回路は、前記パワーオン検出信号の活性化中に、前記分圧ノードと前記第２電源線とを非接続する接続スイッチを備え、
前記第１負荷回路は、前記パワーオン検出信号の活性化中に、前記第１電源線と前記第１ノードとの接続を解除する接続スイッチを備え、
前記第２負荷回路は、前記パワーオン検出信号の非活性化中に、前記第２電源線と前記第２ノードとを非接続する接続スイッチを備えていることを特徴とするリセット回路。
（付記９）
付記８記載のリセット回路において、
前記第２分圧回路および前記第２負荷回路の前記接続スイッチは、前記パワーオン検出信号の非活性化中、またはテストモード時に活性化されるテスト信号の活性化中にオフすることを特徴とするリセット回路。
（付記１０）
付記１記載のリセット回路において、
初期化信号を、電源電圧の供給の開始とともに活性化し、前記パワーダウン検出信号が活性化される前に非活性化するスタータ回路を備え、
前記パワーダウン検出回路は、前記初期化信号の活性化中に前記パワーダウン検出信号を活性化するためのクランプ回路を備えていることを特徴とするリセット回路。
（付記１１）
付記１記載のリセット回路において、
電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、前記抵抗素子と前記遮断スイッチとを接続する第１接続ノードから、前記パワーオン検出回路、前記パワーダウン検出回路および前記電源検出制御回路を初期化するための初期化信号を出力するスタータ回路を備え、
前記遮断スイッチは、前記パワーオン検出信号および前記リセット信号のいずれかの活性化中にオフすることを特徴とするリセット回路。
（付記１２）
電源電圧が第１電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される電源検出回路と、
電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、前記抵抗素子と前記遮断スイッチとを接続する第１接続ノードから前記初期化信号を出力するスタータ回路とを備え、
前記遮断スイッチは、前記パワーオン信号の活性化中にオフすることを特徴とするリセット回路。
（付記１３）
付記１２記載のリセット回路において、
前記電源検出回路は、
電源電圧が前記第１電圧を超えたときにパワーオン検出信号を活性化するパワーオン検出回路と、
電源電圧が前記第１電圧に比べて低い第２電圧より下がったときにパワーダウン検出信号を活性化するパワーダウン検出回路と、
パワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出信号の活性化に応答して前記リセット信号を非活性化する電源検出制御回路とを備え、
前記パワーオン信号は、前記パワーオン検出信号および前記リセット信号のいずれかであることを特徴とするリセット回路。
（付記１４）
付記１３記載のリセット回路において、
前記スタータ回路は、前記第１接続ノードと前記接地線との間に配置され、パワーダウン検出信号の活性化中にオンする第２クランプスイッチを備えていることを特徴とするリセット回路。
（付記１５）
付記１２記載のリセット回路において、
前記スタータ回路は、前記遮断スイッチと前記キャパシタとを接続する第２接続ノードと、前記接地線との間に配置され、前記パワーオン信号の活性化中にオンする第１クランプスイッチを備えていることを特徴とするリセット回路。
（付記１６）
付記１５記載のリセット回路において、
前記電源検出回路は、
電源電圧が前記第１電圧を超えたときにパワーオン検出信号を活性化するパワーオン検出回路と、
電源電圧が前記第１電圧に比べて低い第２電圧より下がったときにパワーダウン検出信号を活性化するパワーダウン検出回路と、
パワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出信号の活性化に応答して前記リセット信号を非活性化する電源検出制御回路とを備え、
前記パワーオン信号は、前記パワーオン検出信号および前記リセット信号のいずれかであり、
前記第１クランプスイッチは、さらに、前記パワーダウン検出信号の活性化中にオンすることを特徴とするリセット回路。
（付記１７）
付記１２記載のリセット回路において、
前記キャパシタは、強誘電体キャパシタであることを特徴とするリセット回路。
（付記１８）
電源電圧が第１電圧を超えたときにパワーオン検出信号を活性化するパワーオン検出回路と、電源電圧が前記第１電圧に比べて低い第２電圧より下がったときにパワーダウン検出信号を活性化するパワーダウン検出回路と、パワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出信号の活性化信号に応答して前記リセット信号を非活性化する電源検出制御回路とを有するリセット回路を備えたシステムであって、
前記リセット回路は、システムを構成する半導体装置のいずれかに搭載され、
前記パワーオン検出回路は、
第１電源線と第２電源線との間に直列に配置された少なくとも２つの第１抵抗素子を有し、第１抵抗素子を互いに接続する第１接続ノードに第１分圧電圧を生成する第１分圧回路と、
前記第１分圧電圧をゲートで受け、ソースが第２電源線に接続された第１トランジスタと、
前記第１トランジスタのゲートと前記第２電源線との間に配置され、前記パワーダウン検出信号の活性化中にオンするクランプスイッチと、
前記第１トランジスタのドレインに接続された第１出力ノードを充電するために、前記第１電源線と第１出力ノードとの間に配置された抵抗素子を有する第１負荷回路と、
前記第１出力ノードの電圧波形を成形し、前記パワーオン検出信号として出力する第１バッファ回路とを備え、
前記パワーダウン検出回路は、
第１電源線と第２電源線との間に直列に配置された少なくとも２つの第２抵抗素子と、前記パワーオン検出信号の非活性化中に前記第２抵抗素子と前記第２電源線とを非接続する接続スイッチとを有し、第２抵抗素子を互いに接続する第２接続ノードに第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧をゲートで受け、ソースが第２電源線に接続された第２トランジスタと、
前記第２トランジスタのドレインに接続された第２出力ノードを充電するために、前記第１電源線と第２出力ノードとの間に配置された抵抗素子を有する第２負荷回路と、
前記第２出力ノードの電圧波形を成形し、前記パワーダウン検出信号として出力する第２バッファ回路とを備えていることを特徴とするリセット回路を備えたシステム。
（付記１９）
付記１８記載のリセット回路を備えたシステムにおいて、
システムは、メインシステム装置と、メインシステム装置に着脱自在に接続され、メインシステム装置から電源が供給されるサブシステム装置とを備え、
前記リセット回路は、前記サブシステム装置を構成する半導体装置のいずれかに搭載されることを特徴とするリセット回路を備えたシステム。
（付記２０）
強誘電体キャパシタで構成される強誘電体メモリセルを有する半導体メモリと、
前記半導体メモリの内部回路をパワーオン時に初期化するためのパワーオン信号を出力するリセット回路とを備え、
前記リセット回路は、
電源電圧が第１電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される電源検出回路と、
電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよび強誘電体キャパシタを有し、前記抵抗素子と前記遮断スイッチとを接続する第１接続ノードから前記初期化信号を出力するスタータ回路を備え、
前記遮断スイッチは、前記パワーオン信号の活性化中にオフすることを特徴とするシステム。
【産業上の利用可能性】
【０１１０】
本発明は、装置のパワーオンまたはパワーダウンを検出し、リセット信号を出力するリセット回路に適用可能である。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施形態のリセット回路を示すブロック図である。
【図２】図１に示したパワーオン検出回路の詳細を示す回路図である。
【図３】図１に示したパワーダウン検出回路の詳細を示す回路図である。
【図４】図１に示したスタータ回路の詳細を示す回路図である。
【図５】図１に示した電源検出制御回路の詳細を示す回路図である。
【図６】図１に示したラッチ回路の詳細を示す回路図である。
【図７】第１の実施形態のリセット回路の動作を示す波形図である。
【図８】リセット回路が搭載される半導体装置を含むシステムの例を示すブロック図である。
【図９】リセット回路が搭載される半導体装置を含むシステムの別の例を示すブロック図である。
【図１０】第２の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図１１】第２の実施形態のリセット回路の動作を示す波形図である。
【図１２】第３の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図１３】第４の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図１４】第５の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図１５】第６の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図１６】第６の実施形態において、リセット回路が搭載される半導体装置を含むシステムの例を示すブロック図である。
【図１７】第６の実施形態において、リセット回路が搭載される半導体装置を含むシステムの別の例を示すブロック図である。
【図１８】第７の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図１９】第８の実施形態のリセット回路におけるパワーダウン検出回路を示す回路図である。
【図２０】第９の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図２１】第９の実施形態のリセット回路におけるパワーダウン検出回路を示す回路図である。
【図２２】本発明の第１０の実施形態のリセット回路を示すブロック図である。
【図２３】第１０の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図２４】第１０の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図２５】第１０の実施形態のリセット回路の動作を示す波形図である。
【図２６】本発明の第１１の実施形態のリセット回路を示すブロック図である。
【図２７】第１１の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図２８】第１２の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図２９】第１２の実施形態のリセット回路の動作を示す波形図である。
【図３０】第１３の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図３１】本発明の第１４の実施形態のリセット回路を示すブロック図である。
【図３２】第１４の実施形態のリセット回路の動作を示す波形図である。
【符号の説明】
【０１１２】
ＬＡＴ‥ラッチ回路；lowlevelx、lowlevelz‥パワーダウン検出信号；nrsetx‥初期化信号；ＰＤＢＵＦ１‥第２バッファ回路；ＰＤＤＥＴ‥パワーダウン検出回路；ＰＤＩＮＶ１‥インバータ；ＰＤＬＤ１‥第２負荷回路；pdresetz‥パワーダウンリセット信号；ＰＤＶＤ１‥第２分圧回路；ＰＯＢＵＦ１‥第１バッファ回路；ＰＯＤＥＴ‥パワーオン検出回路；ＰＯＩＮＶ１‥インバータ；ＰＯＬＤ１‥第１負荷回路；pondetz‥パワーオン検出信号；porlatchx‥ラッチ信号；porz‥リセット信号；ＰＯＶＤ１、ＰＯＶＤ２、ＰＯＶＤ３、ＰＯＶＤ４‥第１分圧回路；ＰＷＲＣＮＴ‥電源検出制御回路；ＲＳＴ‥リセット回路；ＳＴＴ‥スタータ回路；ＳＷ１‥クランプスイッチ；ＳＷ２、ＳＷ３‥リーク防止スイッチ；ＳＷ４‥接続スイッチ；testz‥テスト信号
【図１】
2008160786.tif 000003
【図２】
2008160786.tif 000004
【図３】
2008160786.tif 000005
【図４】
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【図５】
2008160786.tif 000007
【図６】
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【図７】
2008160786.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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