(57)【要約】【課題】金属膜を必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ付近での金属膜とベース絶縁膜との過度な合金化を防止できるようにした半導体装置の製造方法及び半導体装置を提供する。【解決手段】エミッタ領域の基板１上からＬＯＣＯＳ層１５Ｂ上にかけてシリコンゲルマニウム層５１を連続して形成する。次に、エミッタ５９領域のシリコンゲルマニウム層５１上にエミッタ５９を形成する。そして、エミッタ５９が形成された基板１上にシリコン酸化膜を形成し、次に当該シリコン酸化膜をエッチバックすることによって、エミッタ５９の側面にサイドウォール６１Ａを形成する。その後、基板１上にＴｉを形成し熱処理を施して、チタンシリサイド膜６７を形成する。サイドウォール６１Ａを形成する工程では、ＬＯＣＯＳエッジ９０上にサイドウォール６１Ｂを付随的に形成する。【選択図】図２
2008021747.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタを基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、
前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、
前記エミッタの側面に絶縁膜からなるサイドウォールを形成する工程と、
前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に合金化阻止膜を形成する工程と、
前記合金化阻止膜及び前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、
前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
バイポーラトランジスタを基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、
前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、
前記エミッタが形成された前記基板上に絶縁膜を形成し、次に当該絶縁膜をエッチバックすることによって、前記エミッタの側面にサイドウォールを形成する工程と、
前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、
前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程と、を含み、
前記サイドウォールを形成する工程では、
前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜を残存させる、ことを特徴とする半導体装置の製造方法。
【請求項３】
バイポーラトランジスタとＭＯＳトランジスタとを同一の基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、
前記ＭＯＳトランジスタのゲート電極を前記基板上に形成する工程と、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、
前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、
前記ゲート電極と前記エミッタとが形成された前記基板上に絶縁膜を形成し、次に当該絶縁膜をエッチバックすることによって、前記ゲート電極の側面と前記エミッタの側面とにそれぞれサイドウォールを形成する工程と、
前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、
前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程と、を含み、
前記サイドウォールを形成する工程では、
前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜を残存させる、ことを特徴とする半導体装置の製造方法。
【請求項４】
前記ベース材料膜を形成する前に、前記ＬＯＣＯＳ層上に下地膜を形成して前記境界部分の段差を大きくする工程、をさらに含むことを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ベース材料膜を形成する前に、前記ＬＯＣＯＳ層と前記ゲート電極とが形成された前記基板上の全面に下地膜を形成する工程と、
前記エミッタ領域の前記基板上から前記下地膜を除去して前記境界部分の段差を大きくする工程と、をさらに含み、
前記下地膜を形成する工程では、
前記サイドウォールを形成する際にセルフアラインで前記絶縁膜が前記境界部分に残存するように当該下地膜の膜厚を予め調整しておく、ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記下地膜は、下層が保護膜で上層が出ガス防止膜で構成される積層構造の膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ベース材料膜は、シリコンゲルマニウム（ＳｉＧｅ）であることを特徴とする請求項１から請求項６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
バイポーラトランジスタを基板に有する半導体装置であって、
前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板に形成されたＬＯＣＯＳ層と、
前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成されたベース材料膜と、
前記エミッタ領域の前記ベース材料膜上に形成されたエミッタと、
前記エミッタの側面に形成された絶縁膜からなるサイドウォールと、
前記ベース材料膜に形成された合金膜と、を備え、
前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜が残存している、ことを特徴とする半導体装置。
【請求項９】
前記ベース材料膜と前記ＬＯＣＯＳ層との間に形成された下地膜、をさらに備え、
前記下地膜が存在することによって、前記境界部分に沿って段差が大きく確保されていることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法及び半導体装置に関し、特に、金属膜を必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ付近での金属膜とベース絶縁膜との過度な合金化を防止できるようにした技術に関する。
【背景技術】
【０００２】
一般に、同一の半導体基板上に形成されたバイポーラトランジスタとＭＯＳトランジスタとによって構成される回路はＢｉＣＭＯＳと呼ばれ、バイポーラトランジスタの「高パワー、高速性能」特性と、ＣＭＯＳの「低消費電力、高集積特性」特性の両方を備えるため、その用途は広がりつつある。また、エミッタとベースに異なった半導体材料を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ：ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）が知られている。例えば非特許文献１には、エミッタにシリコン（Ｓｉ）を、ベースにシリコンゲルマニウム（ＳｉＧｅ）をそれぞれ使用したＨＢＴ（以下、「ＳｉＧｅ−ＨＢＴ」ともいう。）が開示されている。
【０００３】
図３６は、従来例に係るＳｉＧｅ−ＨＢＴの構成例を示す断面図である。図３６において、ＳｉＧｅ−ＨＢＴのエミッタ（Ｅｍｉｔｔｅｒ）３０３はＮ型の不純物を含むポリシリコンで構成されている。また、ＳｉＧｅ−ＨＢＴのベース（Ｂａｓｅ）はＰ型の不純物を含む単結晶のシリコンゲルマニウム層で構成されており、図示しない配線部とのコンタクトをとるためにＬＯＣＯＳ層３０７上まで引き出されている。さらに、ＳｉＧｅ−ＨＢＴのコレクタ（Ｃｏｌｌｅｃｔｏｒ）は、基板３０１に設けられた複数のＮ型不純物層で構成されている。そして、図３６に示すように、エミッタ３０３上と、ＬＯＣＯＳ層３０７上に引き出されたベース（即ち、ベース引き出し電極）上と、コレクタ上にはそれぞれチタンシリサイド（ＴｉＳｉｘ）３０９が形成されている。
なお、図３５に示すように、エピタキシャル成長法によって形成されるシリコンゲルマニウム層は、通常、３層構造となっている。これら３層のうち、実際にＧｅがドープされているのは中央の層だけで、上方に形成されているＣａｐ  Ｓｉ層と、下方に形成されているＢｏｔｔｏｍ  Ｓｉ層はノンドープの層である。Ｃａｐ  Ｓｉ層はｃｅｎｔｅｒ  ＳｉＧｅ層の安定化や、ベースに含まれるボロンとエミッタ（Ｅｍｉｔｔｅｒ）に含まれるリンの拡散領域となっており、Ｅｍｉｔｔｅｒ／Ｂａｓｅ接合の場を提供する、などの役割を持つ。このような３層構造の層をベース及びベース引き出し電極の材料膜に使用する場合、ＳｉＧｅ層自体はチタンシリサイド化しにくいが、Ｃａｐ  Ｓｉ層をチタンシリサイド化することでベース引き出し電極の抵抗を下げることができる。
【非特許文献１】Ａ．Ｃｈａｎｔｒｅ  ｅｔ  ａｌ．“Ａ  ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ｌｏｗ  ｃｏｍｐｌｅｘｉｔｙ  ＳｉＧｅ  ＨＢＴ  ｆｏｒ  ＢｉＣＭＯＳ  ｉｎｔｅｇｒａｔｉｏｎ”，ＩＥＥＥ  ＢＩＰＯＬＡＲ／ＢｉＣＭＯＳ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｍｅｅｔｉｎｇ（ＢＣＴＭ）５．２，ｐｐ．９３−９６，（１９９８）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、本発明者は、図３６に示したような従来のＳｉＧｅ−ＨＢＴでは、エミッタ領域とＬＯＣＯＳ層との境界部分（以下、「ＬＯＣＯＳエッジ」と言う。）３１０のシリコンゲルマニウム層３０５が過度にチタンシリサイド化され、チタンシリサイド３０９によってシリコンゲルマニウム層３０５が貫かれてしまう場合がある、ということを断面解析で明らかにした。
【０００５】
チタンシリサイド３０９によるシリコンゲルマニウム層３０５の貫通は、以下のようなメカニズムによるものであると本発明者は考えている。即ち、段差の起点となるＬＯＣＯＳエッジ３１０付近は平坦部に比べてチタン（Ｔｉ）が厚めにスパッタリング成膜されるので、他の領域よりもＳｉ層  のチタンシリサイド化反応が進み易い。そのため、ＬＯＣＯＳエッジ付近では、チタンシリサイド化によってＣａｐ  Ｓｉ層が多く消費され、他の領域よりもＧｅの表面が露出しやすい。また、ＴｉとＳｉＧｅ層との固層反応では、Ｇｅの影響によってＴｉが凝集してしまう傾向がある。そのため、Ｃａｐ  Ｓｉ層の消費によってＳｉＧｅ層が表面に現れてしまうと、ＳｉＧｅ層とＴｉとが接触して上述した凝集が起こり、ＳｉＧｅ層のチタンシリサイド化反応が過度に進む。そして、この過度に形成されたチタンシリサイドによって、シリコンゲルマニウム層３０５が貫かれてしまう。
【０００６】
図３６に示すように、ＳｉＧｅ−ＨＢＴでは、ＬＯＣＯＳエッジ３１０よりもアクティブ側の基板１にはＰ＋層３１３が形成されているが、ＬＯＣＯＳエッジ３１０にはＰ型不純物がさほど含まれていない。そのような部分にシリコンゲルマニウム層３０５を貫通したチタンシリサイドが接触すると、ベースとコレクタ（Ｄｅｅｐ  ＮＷｅｌｌ）とが電気的にショートしてしまうおそれがあった（問題点１）。
【０００７】
このような問題点１を解決する方法として、本発明者は、Ｔｉの膜厚を薄くしてチタンシリサイド化反応を抑制し、これによりシリコンゲルマニウム層３０５の貫通を防止する、という方法を見出した。そして、実際に、Ｔｉを薄膜化した試作デバイスを作成し、電気的試験を行ってＴｉの薄膜化がＢａｓｅ−Ｃｏｌｌｅｃｔｏｒリークの減少に効果があることを確認した。しかしながら、この方法では、たしかにＢａｓｅ−Ｃｏｌｌｅｃｔｏｒリーク減少に効果はあるものの、当然ながらチタンシリサイド３０９のシート抵抗値が増大してしまった。ＢｉＣＭＯＳの製造プロセスでは、バイポーラ領域だけでなくＣＭＯＳ領域にもチタンシリサイド３０９を形成するため、チタンシリサイド３０９の抵抗値の増大はＣＭＯＳ特性に意図しない変化をもたらしてしまうおそれがあった（問題点２）。
【０００８】
そこで、この発明はこのような問題点１、２に鑑みてなされたものであって、金属膜を必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ付近での金属膜とベース絶縁膜との過度な合金化を防止できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００９】
〔発明１〕  上記目的を達成するために、発明１の半導体装置の製造方法は、バイポーラトランジスタを基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、前記エミッタの側面に絶縁膜からなるサイドウォールを形成する工程と、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に合金化阻止膜を形成する工程と、前記合金化阻止膜及び前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程と、を含むことを特徴とするものである。
【００１０】
ここで、「ベース材料膜」は、例えばシリコンゲルマニウム層（即ち、図に示したような、Ｃａｐ  Ｓｉ層／ｃｅｎｔｅｒ  ＳｉＧｅ層／Ｂｏｔｔｏｍ  Ｓｉ層とからなる３層構造）である。また、「金属膜」とは例えばチタン（Ｔｉ）のことであり、「合金膜」とは例えばチタンシリサイド（ＴｉＳｉｘ）のことである。また、「ＬＯＣＯＳ層」とは、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法によって基板に部分的に形成される絶縁層のことである。
【００１１】
発明１の半導体装置の製造方法によれば、エミッタ領域の基板上からＬＯＣＯＳ層上にかけて連続して形成されたベース材料膜のうちの、エミッタ領域とＬＯＣＯＳ層との境界部分（以下、「ＬＯＣＯＳエッジ」ともいう。）上に存在する部位の合金化を抑制することができる。
例えば、ベース材料が（Ｃａｐ  Ｓｉ層／Ｃｅｎｔｅｒ  ＳｉＧｅ層／Ｂｏｔｔｏｍ  Ｓｉ層からなる３層構造の）シリコンゲルマニウム層であり、金属膜がＴｉ（チタン）である場合には、ＬＯＣＯＳエッジでのＣａｐ  Ｓｉ層の消費を抑えることができ、Ｃｅｎｔｅｒ  ＳｉＧｅ層とＴｉとの接触を防止することができる。これにより、ＬＯＣＯＳエッジでのＣｅｎｔｅｒ  ＳｉＧｅ層のチタンシリサイド化を抑制することができるので、チタンシリサイドによるシリコンゲルマニウム層の貫通を防止することができる。
【００１２】
また、例えば、Ｔｉを必要以上に薄く形成しなくても、ＬＯＣＯＳエッジでのシリコンゲルマニウム層の貫通を防止することができる。これにより、バイポーラトランジスタとＣＭＯＳ等を同一基板に混載した半導体装置（即ち、ＢｉＣＭＯＳ）を製造する際に、所望のＣＭＯＳ特性が得られるようにＴｉの膜厚を任意の値に設定することができるので、ＢｉＣＭＯＳの設計自由度を高めることができる。
【００１３】
〔発明２〕  発明２の半導体装置の製造方法は、バイポーラトランジスタを基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、前記エミッタが形成された前記基板上に絶縁膜を形成し、次に当該絶縁膜をエッチバックすることによって、前記エミッタの側面にサイドウォールを形成する工程と、前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程と、を含み、前記サイドウォールを形成する工程では、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜を残存させる、ことを特徴とするものである。
【００１４】
ここで、「ベース材料膜」は例えばシリコンゲルマニウム層であり、「金属膜」は例えばチタン（Ｔｉ）であり、「合金膜」とは例えばチタンシリサイド（ＴｉＳｉｘ）である。シリコンゲルマニウム層のうちの絶縁膜で覆われている部位はチタンと接触していないので、チタンシリサイド化が抑制される。
発明２の半導体装置の製造方法によれば、エミッタ領域の基板上からＬＯＣＯＳ層上にかけて連続して形成されたベース材料膜のうち、ＬＯＣＯＳエッジ上に存在する部位の合金化を抑制することができる。
【００１５】
例えば、ベース材料が（Ｃａｐ  Ｓｉ層／Ｃｅｎｔｅｒ  ＳｉＧｅ層／Ｂｏｔｔｏｍ  Ｓｉ層からなる３層構造の）シリコンゲルマニウム層であり、金属膜がＴｉ（チタン）である場合には、ＬＯＣＯＳエッジでのＣａｐ  Ｓｉ層の消費を抑えることができ、Ｃｅｎｔｅｒ  ＳｉＧｅ層とＴｉとの接触を防止することができる。これにより、ＬＯＣＯＳエッジでのＣｅｎｔｅｒ  ＳｉＧｅ層のチタンシリサイド化を抑制することができるので、チタンシリサイドによるシリコンゲルマニウム層の貫通を防止することができる。
【００１６】
また、例えば、Ｔｉを必要以上に薄く形成しなくても、ＬＯＣＯＳエッジでのシリコンゲルマニウム層の貫通を防止することができる。これにより、バイポーラトランジスタとＣＭＯＳ等を同一基板に混載した半導体装置（即ち、ＢｉＣＭＯＳ）を製造する際に、所望のＣＭＯＳ特性が得られるようにＴｉの膜厚を任意の値に設定することができるので、ＢｉＣＭＯＳの設計自由度を高めることができる。
【００１７】
〔発明３〕  発明３の半導体装置の製造方法は、バイポーラトランジスタとＭＯＳトランジスタとを同一の基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板にＬＯＣＯＳ層を形成する工程と、前記ＭＯＳトランジスタのゲート電極を前記基板上に形成する工程と、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけてベース材料膜を連続して形成する工程と、前記エミッタ領域の前記ベース材料膜上にエミッタを形成する工程と、前記ゲート電極と前記エミッタとが形成された前記基板上に絶縁膜を形成し、次に当該絶縁膜をエッチバックすることによって、前記ゲート電極の側面と前記エミッタの側面とにそれぞれサイドウォールを形成する工程と、前記サイドウォールが形成された前記基板上に金属膜を形成する工程と、前記金属膜が形成された前記基板に熱処理を施すことによって前記ベース材料膜と前記金属膜とを反応させ合金膜を形成する工程と、を含み、前記サイドウォールを形成する工程では、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜を残存させる、ことを特徴とするものである。
【００１８】
発明３の半導体装置の製造方法によれば、エミッタ領域の基板上からＬＯＣＯＳ層上にかけて連続して形成されたベース材料膜のうち、ＬＯＣＯＳエッジ上に存在する部位の合金化を抑制することができる。
例えば、ベース材料が（Ｃａｐ  Ｓｉ層／ｃｅｎｔｅｒ  ＳｉＧｅ層／Ｂｏｔｔｏｍ  Ｓｉ層からなる）３層構造のシリコンゲルマニウム層であり、金属膜がＴｉ（チタン）である場合には、ＬＯＣＯＳエッジでのＣａｐ  Ｓｉ層の消費を抑えることができ、ｃｅｎｔｅｒ  ＳｉＧｅ層とＴｉとの接触を防止することができる。これにより、ＬＯＣＯＳエッジ付近でのｃｅｎｔｅｒ  ＳｉＧｅ層のチタンシリサイド化を抑制することができるので、チタンシリサイドによるシリコンゲルマニウム層の貫通を防止することができる。
【００１９】
また、例えば、Ｔｉを必要以上に薄く形成しなくても、ＬＯＣＯＳエッジでのシリコンゲルマニウム層の貫通を防止することができるので、所望のＣＭＯＳ特性が得られるようにＴｉを任意の厚さに決定することができる。これにより、例えばＢｉＣＭＯＳの設計自由度を高めることができる。
【００２０】
〔発明４〕  発明４の半導体装置の製造方法は、発明２又は発明３の半導体装置の製造方法において、前記ベース材料膜を形成する前に、前記ＬＯＣＯＳ層上に下地膜を形成して前記境界部分の段差を大きくする工程、をさらに含むことを特徴とするものである。
このような構成であれば、エミッタの側面にサイドウォールを形成する際に、ＬＯＣＯＳエッジに沿って絶縁膜をサイドウォールのように（即ち、セルフアラインで）残すことができるので、ＬＯＣＯＳエッジでのベース材料膜の合金化を抑制することができる。フォトマスクと基板とを高精度に位置合わせしなくても、ＬＯＣＯＳエッジに絶縁膜を残すことができるので、製造コストの抑制に寄与することができる。
【００２１】
〔発明５〕  発明５の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記ベース材料膜を形成する前に、前記ＬＯＣＯＳ層と前記ゲート電極とが形成された前記基板上の全面に下地膜を形成する工程と、前記エミッタ領域の前記基板上から前記下地膜を除去して前記境界部分の段差を大きくする工程と、をさらに含み、前記下地膜を形成する工程では、前記サイドウォールを形成する際にセルフアラインで前記絶縁膜が前記境界部分に残存するように当該下地膜の膜厚を予め調整しておく、ことを特徴とするものである。ここで、セルフアライン（ｓｅｌｆ  ａｌｉｇｎ）とは、「自己整合的に」という意味である。即ち、「上記境界部分とフォトマスクとの位置合わせを行わずに、自動的に」という意味である。
【００２２】
発明５の半導体装置の製造方法によれば、ＬＯＣＯＳエッジに沿って絶縁膜をサイドウォールのように残すことができるので、ＬＯＣＯＳエッジでのベース材料膜の合金化を抑制することができる。これにより、フォトリソグラフィー技術及びドライエッチング技術を用いて絶縁膜をパターニングする必要がなく、また、フォトマスクをＬＯＣＯＳエッジに位置合わせする必要もないので、製造コストの抑制に寄与することができる。また、バイポーラトランジスタを形成するための製造処理を基板に施す際に、ＭＯＳトランジスタが形成される領域（以下、「ＭＯＳ領域」という。）を下地膜で保護することができる。例えば、ＭＯＳトランジスタのゲート電極やサイドウォールが削れるなどのダメージを防ぐことができ、ＭＯＳ領域への不要なイオン注入も抑制することができる。
【００２３】
〔発明６〕  発明６の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記下地膜は、下層が保護膜で上層が出ガス防止膜で構成される積層構造の膜であることを特徴とするものである。
ここで、本発明者は、ＭＯＳ領域をシリコン酸化膜で保護した状態で、基板にバイポーラトランジスタを形成するための熱処理を施すと、最表面のシリコン酸化膜から意図しないガスが出てきて炉内に拡散し、当該ガスがベース材料膜に触れてその膜質が損なわれてしまう、という知見を得た。本発明者の経験によれば、このようなベース材料膜における膜質低下の傾向は、シリコン酸化膜をＴＥＯＳ（ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）を用いて形成し、ベース材料膜をシリコンゲルマニウム（ＳｉＧｅ）としたときに特に顕著となる。
【００２４】
発明６の半導体装置の製造方法によれば、例えば、ＭＯＳ領域へのダメージを防ぎつつ、バイポーラ領域の基板にバイポーラトランジスタを形成するための製造処理を施すことができる。また、例えば熱処理の工程で、保護膜から意図しないガスが発生した場合でも、当該ガスの炉内への拡散を出ガス防止膜で防ぐことができ、当該ガスによるベース材料膜の膜質低下を防ぐことができる。例えば、保護膜がＴＥＯＳで形成されたシリコン酸化膜（即ち、ＴＥＯＳ膜）である場合には、出ガス防止膜として例えばポリシリコン膜を使用することで、ＴＥＯＳ膜からのガスの放出を抑制することができる。
【００２５】
〔発明７〕  発明７の半導体装置の製造方法は、発明１から発明６の何れか一の半導体装置の製造方法において、前記ベース材料膜は、シリコンゲルマニウム（ＳｉＧｅ）であることを特徴とするものである。このような構成であれば、シリコンゲルマニウムはシリコン等と同様にエッチングしたり、シリサイド化したりすることが可能であるため、バイポーラトランジスタとＣＭＯＳとを混載した半導体装置の製造が比較的容易である。
【００２６】
〔発明８〕  発明８の半導体装置は、バイポーラトランジスタを基板に有する半導体装置であって、前記バイポーラトランジスタのエミッタ領域に隣接する領域の前記基板に形成されたＬＯＣＯＳ層と、前記エミッタ領域の前記基板上から前記ＬＯＣＯＳ層上にかけて連続して形成されたベース材料膜と、前記エミッタ領域の前記ベース材料膜上に形成されたエミッタと、前記エミッタの側面に形成された絶縁膜からなるサイドウォールと、前記ベース材料膜に形成された合金膜と、を備え、前記エミッタ領域と前記ＬＯＣＯＳ層との境界部分の前記ベース材料膜上に前記絶縁膜が残存している、ことを特徴とするものである。
このような構成であれば、ＬＯＣＯＳエッジでの合金膜の形成を抑制することができ、合金膜によるベース材料膜の貫通を防止することができる。従って、半導体装置の歩留まりを高めることができると共に、その信頼性を高く維持することができる。
【００２７】
〔発明９〕  発明９の半導体装置は、発明８の半導体装置において、前記ベース材料膜と前記ＬＯＣＯＳ層との間に形成された下地膜、をさらに備え、前記下地膜が存在することによって、前記境界部分に沿って段差が大きく確保されていることを特徴とするものである。ここで、下地膜としては、例えば、単層のポリシリコン膜、又はポリシリコン膜を含んで構成される積層構造の膜が挙げられる。
【００２８】
このような構成であれば、エミッタの側面にサイドウォールを形成する際に、ＬＯＣＯＳエッジに沿って絶縁膜をサイドウォールのように（即ち、セルフアラインで）残すことができる。フォトマスクと基板とを高精度に位置合わせしなくても、ＬＯＣＯＳエッジに絶縁膜を残すことができるので、製造コストの抑制に寄与することができる。
【発明を実施するための最良の形態】
【００２９】
図１は、本発明の実施の形態に係る半導体装置の構成例を示す断面図である。
図１に示すように、この半導体装置は、ベース５１がシリコンゲルマニウム（ＳｉＧｅ）層からなるヘテロ接合バイポーラトランジスタ（以下、「ＳｉＧｅ−ＨＢＴ」という。）５０と、ＰＭＯＳトランジスタ６０と、上部電極及び下部電極が例えばポリシリコンからなるキャパシタ７０と、ＮＭＯＳトランジスタ８０と、を含んだ構成となっている。
ＳｉＧｅ−ＨＢＴ５０は、バイポーラトランジスタが形成される領域（以下、「バイポーラ領域」という。）の基板１上に形成されており、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０は、ＣＭＯＳトランジスタ等が形成される領域（以下、「ＣＭＯＳ領域という。）の基板１上に形成されている。
【００３０】
また、図１に示すように、バイポーラ領域とＣＭＯＳ領域との間の基板１には、ＤＴＩ（ｄｅｅｐ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）層１３が形成されており、さらにＤＴＩ層１３上にＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）層１５Ａが形成されている。パイポーラ領域とＣＭＯＳ領域は、このＤＴＩ層１３及びＬＯＣＯＳ層１５Ａからなる素子分離層によって電気的に分離されている。
【００３１】
図１において、ＳｉＧｅ−ＨＢＴ５０のエミッタ５９はＮ型の不純物を含むポリシリコンで構成されており、ベース５１はＰ型の不純物を含む単結晶のシリコンゲルマニウム層で構成されている。また、ＳｉＧｅ−ＨＢＴ５０のコレクタは、Ｎ型の不純物拡散層（ＳＩＣ−２層５７、ＳＩＣ−１層４３、Ｄｅｅｐ  Ｎｗｅｌｌ層６、Ｂｕｒｉｅｄ  Ｎ＋層４、Ｎ−Ｓｉｎｋ（Ｎ−）層７及びＮ＋層４５）で構成されている。Ｎ−Ｓｉｎｋ層７はＮ＋層４５よりもＮ型不純物の濃度が低く、Ｎ＋層４５からＢｕｒｉｅｄ Ｎ＋層４に至る電流経路の抵抗を低減させる役割を持つ。
【００３２】
図２（ａ）及び（ｂ）は、ＳｉＧｅ−ＨＢＴ５０の要部構成例を示す断面図である。図２（ａ）に示すように、ベース５１はコンタクトをとるＬＯＣＯＳ層１５Ｂ上まで引き出されており、この引き出し部全体がベース抵抗（ＲＢ）に寄与する。さらに、ベース５１は、比較的抵抗の低いＥｘｔｒｉｎｓｉｃベース部と、Ｐ型の不純物としてＳｉＧｅ成長中にｉｎ−ｓｉｔｕドープされるベースのボロンだけしか存在しないＩｎｔｒｉｎｓｉｃベース部とに分類される。Ｉｎｔｒｉｎｓｉｃベース部は、ベース５１のうちのエミッタ５９で覆われている部分である。この半導体装置の製造方法では、Ｉｎｔｒｉｎｓｉｃベース部がＲＢに対して支配的になるように、Ｅｘｔｒｉｎｓｉｃベース部にｐ型不純物をイオン注入したり、その最表層をチタンシリサイド化したりして、その抵抗を下げている。
【００３３】
また、図２（ａ）に示すように、このＳｉＧｅ−ＨＢＴ５０では、ＬＯＣＯＳ層１５Ｂのバーズビーク以外の部分（以下、「フラット面」ともいう。）上にＴＥＯＳ膜４１とポリシリコン膜４７とが設けられている。ＬＯＣＯＳ層１５Ｂのバーズビーク上には、ＴＥＯＳ膜４１とポリシリコン膜４７の両方とも形成されていない。このようなＴＥＯＳ膜４１とポリシリコン膜４７の部分的な形成によって、図２（ｂ）に示すように、ＬＯＣＯＳエッジ９０に沿って段差９１が大きく確保されている。
【００３４】
ここで、ＬＯＣＯＳエッジ９０とは、エミッタ領域とＬＯＣＯＳ層１５Ｂとの境界部分のことである。また、ＴＥＯＳ膜とは、例えばＴＥＯＳ（ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）を用いたＡＰ−ＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ−ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＬＰ−ＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）またはＰ−ＣＶＤ（ｐｌａｓｍａ−ＣＶＤ）で形成されたシリコン酸化膜のことである。
【００３５】
また、図２（ｂ）に示すように、ＬＯＣＯＳエッジ９０に沿って段差９１が大きく確保されていることによって、エミッタ５９の側面にサイドウォール６１Ａを形成する際に、ＬＯＣＯＳエッジ９０に沿ってサイドウォール６１Ｂが付随的に形成される。ＳｉＧｅ−ＨＢＴ５０では、このサイドウォール６１Ｂによって、ＬＯＣＯＳエッジ９０付近のシリコンゲルマニウム層５１（即ち、ベース電極５１Ａ及びベース引き出し電極５１Ｂ）が覆われており、そのチタンシリサイド化が阻止されている。
【００３６】
このように、ベース電極５１Ａ及びベース引き出し電極５１Ｂの一部を非チタンシリサイドとすることは、ＲＢの点からは不利に見える。ところが、ＲＢに関しては上記したようにＩｎｔｒｉｎｓｉｃベース部の抵抗が支配的であり、Ｉｎｔｒｉｎｓｉｃベース部は従来の技術と同様、エミッタ５９で覆われている。このため、従来の技術と本発明との間でＩｎｔｒｉｎｓｉｃベース部の抵抗に違いはなく、それゆえ、ＲＢもそれほど大きくはならない。
【００３７】
なお、図２（ａ）に示すように、このＳｉＧｅ−ＨＢＴ５０では、コレクタの外側にＤＴＩ  １３が形成されており、ＣＣＳの低減が図られている。ここで、ＣＣＳとは、コレクタ・基板間の寄生容量のことで、バイポーラトランジスタの高速動作のためには出来るだけ小さいことが望ましい。
次に、上述した半導体装置の製造方法について説明する。
【００３８】
図３〜図３２は、本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。図３に示すように、まず始めに例えばＰ型のシリコン（Ｓｉ）基板１Ａを用意する。このシリコン基板１Ａは単結晶のシリコンウエーハであり、その抵抗率は例えば９〜１２Ω・ｃｍである。次に、シリコン基板１Ａ上にシリコン酸化（ＳｉＯ２）膜２を形成する。このシリコン酸化膜２の膜厚は例えば４５００Å程度である。そして、シリコン酸化膜上にバイポーラ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ１を形成する。次に、このレジストパターンＲ１をマスクにシリコン酸化膜２をエッチングして除去する。バイポーラ領域からシリコン酸化膜２を除去した後は、図４に示すように、例えばアッシング処理によってレジストパターンＲ１を除去する。
【００３９】
次に、図５に示すように、シリコン基板１Ａに熱酸化処理を施して、バイポーラ領域のシリコン基板１Ａ上にパッド酸化膜３を形成する。パッド酸化膜３はＳｉＯ２であり、その膜厚は例えば１８０Å程度である。次に、シリコン基板１Ａ上に形成されたシリコン酸化膜２をマスクに、シリコン基板１ＡにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばヒ素（Ａｓ）であり、その注入量は例えば１．０×１０１５ｃｍ−２、注入エネルギーは例えば１００ｋｅＶである。
【００４０】
次に、図５において、パッド酸化膜３を、例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去した後、シリコン基板１Ａに熱酸化処理を施してシリコン酸化膜（図示せず）を形成し、さらにシリコン基板１Ａに熱処理（アニール）を施してヒ素を拡散させて、Ｂｕｒｉｅｄ  Ｎ＋層４を形成する。そして、シリコン酸化膜を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。
【００４１】
次に、図６に示すように、Ｐ型の不純物を含む単結晶のシリコン層１Ｂをエピタキシャル成長法によってシリコン基板１Ａ上に形成する。このエピタキシャル成長法によって形成されるシリコン層１Ｂの厚さは例えば１．２μｍ程度であり、その抵抗率は例えば９〜１２Ω・ｃｍである。図６に示すように、このエピタキシャル成長の過程で、シリコン基板１Ａに形成されたＢｕｒｉｅｄ  Ｎ＋層４はシリコン層１Ｂ側に拡散する。ここでは説明の便宜上から、シリコン基板１Ａとシリコン層１Ｂとを合わせて基板１と呼ぶ。
【００４２】
次に、図７に示すように、シリコン層１Ｂ上にパッド酸化膜５を形成する。このパッド酸化膜５はＳｉＯ２であり、例えばシリコン層の熱酸化処理によって１８０Å程度の厚さに形成する。次に、バイポーラ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ２をパッド酸化膜上に形成する。そして、このレジストパターンＲ２をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。図７の工程でイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば３２０ｋｅＶである。これにより、シリコン層１ＢにＤｅｅｐ  Ｎｗｅｌｌ層６を形成する。Ｄｅｅｐ  Ｎｗｅｌｌ層６を形成した後は、例えばアッシング処理によって、パッド酸化膜５上からレジストパターンＲ２を除去する。
【００４３】
次に、図８に示すように、バイポーラ領域のうちのコレクタ領域（即ち、コレクタが基板上に引き出される領域）の上方を開口し、それ以外の領域を覆うレジストパターンＲ３をパッド酸化膜５上に形成する。そして、このレジストパターンＲ３をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば３２０ｋｅＶである。これにより、コレクタ領域のシリコン層１ＢにＮ型のＮ−Ｓｉｎｋ層７を形成する。
【００４４】
次に、例えばアッシング処理によって、パッド酸化膜５上からレジストパターンＲ３を除去する。そして、基板１に熱処理（アニール）を施してＤｅｅｐ  Ｎｗｅｌｌ層６およびＮ−Ｓｉｎｋ層７に含まれるリンを拡散させ、図８に示すように、Ｄｅｅｐ  Ｎｗｅｌｌ層６をＢｕｒｉｅｄ  Ｎ＋層４に接合させると共に、Ｎ−Ｓｉｎｋ層７をＢｕｒｉｅｄ  Ｎ＋層４に接合させる。次に、パッド酸化膜５を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。
【００４５】
次に、図９に示すように、シリコン層１Ｂ上にシリコン酸化膜８を形成する。このシリコン酸化膜８は、例えば熱酸化法によって４０００Å程度の厚さに形成する。次に、バイポーラ領域の周りを囲む領域（即ち、素子分離領域）の上方を開口し、それ以外の領域を覆うレジストパターンＲ４をシリコン酸化膜８上に形成する。そして、このレジストパターンＲ４をマスクにして、シリコン酸化膜８をエッチングし、更に例えばアッシング処理によってシリコン酸化膜８上からレジストパターンＲ４を除去する。次に、パターニングされたシリコン酸化膜８をマスクにして、シリコン層１Ｂ及びシリコン基板１Ａをエッチングする。これにより、シリコン基板１Ａの内部に底面が到達する深い溝（即ち、ｄｅｅｐ  ｔｒｅｎｃｈ）９を形成する。
【００４６】
次に、シリコン酸化膜８の表面を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングしてシリコン酸化膜８を除去する。そして、図１０に示すようにｄｅｅｐ  ｔｒｅｎｃｈの内壁及び底面にシリコン酸化膜１１を薄く形成する。このシリコン酸化膜１１は、例えば熱酸化処理によって４００Å程度の厚さに形成する。
【００４７】
次に、シリコン酸化膜１１が薄く形成されたｄｅｅｐ  ｔｒｅｎｃｈの内部に例えばポリシリコン膜を埋め込んで、ＤＴＩ層１３を完成させる。即ち、ポリシリコン膜を例えばＬＰ−ＣＶＤ法によって基板１上に形成し、次に、このポリシリコン膜をエッチバックあるいはＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）法で研磨することによって、ｄｅｅｐ  ｔｒｅｎｃｈ内にポリシリコン膜を残し、それ以外の領域上からポリシリコン膜を取り除く。
【００４８】
次に、図１１に示すように、シリコン層１ＢにＬＯＣＯＳ層１５Ａを形成して、ＤＴＩ層１３とＬＯＣＯＳ層１５Ａとからなる素子分離層１４を完成させる。また、エミッタ領域とコレクタ領域との間には、ＤＴＩ層１３を形成しないでＬＯＣＯＳ層１５Ｂを形成する。さらに、ＣＭＯＳ領域内のＰＭＯＳトランジスタ６０が形成される領域とのＮＭＯＳトランジスタ８０が形成される領域との間には、ＤＴＩ層１３を形成しないでＬＯＣＯＳ層１５Ｃを形成する。この例では、ＬＯＣＯＳ層１５Ａ〜１５Ｃを、ＬＯＣＯＳ法（即ち、シリコン窒化膜をシリコン層表面に部分的に形成した状態で、基板に熱酸化処理を施して、シリコン窒化膜で覆われていないシリコン層表面だけを酸化する方法）で同時に形成する。
【００４９】
また、このようなＬＯＣＯＳ層１５Ａ〜１５Ｃの形成と前後して、ＣＭＯＳ領域のシリコン層１ＢにＰウェル層１６及びＮウェル層１７を形成する。ＬＯＣＯＳ層１５Ａ〜１５Ｃと、Ｐウェル層１６及びＮウェル層１７を形成した後は、ＣＭＯＳ領域の基板１に、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０をそれぞれ形成する。
【００５０】
即ち、図１１では、まず始めに、基板１に熱酸化処理を施すことにより、ＣＭＯＳ領域のシリコン層１Ｂ上にゲート酸化膜１８を形成する。次に、ＣＶＤなどの方法により、基板１の上方全面に例えばポリシリコン膜を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いてポリシリコン膜をパターニングすることによって、ゲート酸化膜１８上にゲート電極１９を形成すると共に、ＬＯＣＯＳ層１５Ｃ上にキャパシタ７０の下部電極２１を形成する。このとき、図１１に示すように、バイポーラ領域の基板１上にはポリシリコン膜２２を残存させる。
【００５１】
つまり、このポリシリコン膜のパターニング工程では、ＣＭＯＳ領域の基板１に、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０をそれぞれ形成している間、バイポーラ領域のシリコン層１Ｂがエッチングされるのを防ぐために、当該領域をゲート電極１９の材料膜でカバー（即ち、保護）しておく。この例では、図３３に示すようにバイポーラ領域上からその周辺領域上までを全て覆い、且つ、図１１に示すようにバイポーラ領域上を覆うポリシリコン膜２２の側面がＤＴＩ層の真上に位置するように、ポリシリコン膜をパターニングする。
【００５２】
このようにバイポーラ領域にポリシリコン膜２２を残存させることによって、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０を形成している間、バイポーラ領域のシリコン層１Ｂはエッチング雰囲気に晒されずに済み、その被エッチングを防止することができる。これにより、ＳｉＧｅ−ＨＢＴ６０のベース真下に位置するシリコン層（即ち、コレクタ）における縦方向の濃度プロファイルの変動を防止することができる。また、バイポーラ領域のシリコン層１Ｂにエッチングによるダメージを与えずに済むので、後工程で形成されるベース材料膜（即ち、シリコンゲルマニウム）に結晶欠陥を生じさせないようにすることができる。
【００５３】
次に、基板１の上方全面にキャパシタ７０の誘電体となる絶縁膜を形成し、さらに、キャパシタ７０の上部電極となるポリシリコン膜を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いて、これらポリシリコン膜及び絶縁膜をパターニングして、キャパシタ７０の誘電体２５と上部電極２７とを完成させる。誘電体２５は例えばシリコン酸化膜又はシリコン窒化膜であり、上部電極２７は例えばポリシリコン膜である。また、このような誘電体２５及び上部電極２７の形成と前後して、フォトリソグラフィー技術及びイオン注入技術を用いてＡｓ、Ｐ、Ｂなどの不純物をシリコン層１Ｂ内にイオン注入することによって、ゲート電極１９両側のシリコン層にＮ型またはＰ型のＬＤＤ層をそれぞれ形成する。
【００５４】
このように、誘電体２５及び上部電極２７、ＬＤＤ層などを形成した後で、ＣＶＤなどの方法によって基板１の上方全面に例えばシリコン窒化膜を形成する。そして、ＲＩＥなどの異方性エッチングを用いてシリコン窒化膜をエッチバックすることによって、ゲート電極１９の側面にサイドウォール２９を形成すると共に、上部電極２７と下部電極２１の側面にそれぞれサイドウォール３１を形成する。また、このサイドウォールの形成工程では、バイポーラ領域に残されているポリシリコン膜２２の側面にもサイドウォール３２が形成される。
【００５５】
サイドウォール２９、３１、３２を形成した後は、図１２に示すように、バイポーラ領域上を全て開口し、且つポリシリコン膜の端部２２Ａについてはこれを全て覆う形状のレジストパターンＲ５を基板１上に形成する。そして、このレジストパターンＲ５をマスクに用いて、ポリシリコン膜をエッチングする。このようにして、ＬＯＣＯＳ層１５Ｂを含むバイポーラ領域からポリシリコン膜を除去する。図１２に示すように、この例では、サイドウォール３２はレジストパターンＲ５で覆われているので、その外側でのサブトレンチの形成を防止することができる。その後、図１３に示すように、例えばアッシング処理によってレジストパターンを基板１上から除去する。
【００５６】
次に、フォトリソグラフィー技術及びイオン注入技術を用いてＢ、Ａｓ、Ｐなどの不純物をＣＭＯＳ領域のシリコン層１Ｂ内にイオン注入することにより、図１３に示すように、サイドウォール２９両側のシリコン層１Ｂに高濃度不純物導入層からなるソース又はドレイン層（以下、「Ｓ／Ｄ」という。）３４、３５を形成する。また、Ｎ型の高濃度不純物導入層であるＮＭＯＳのＳ／Ｄ３５を形成する際には、同時にバイポーラ領域のＮ＋層４５にもイオン注入する。なお、Ｓ／Ｄ３４を形成するＰ型不純物のイオン注入工程では、例えば、バイポーラ領域を図示しないレジストパターンで覆っておく。これにより、バイポーラ領域への不要な高濃度不純物の導入が防がれる。
【００５７】
次に、ＣＭＯＳ領域の基板１上にシリコン酸化膜を形成する。これは、ＳｉＧｅ−ＨＢＴ５０を作り込む間、ＣＭＯＳ領域のシリコン層１Ｂがエッチングされるのを防ぐためである。例えば、図１４に示すように、基板１の上方全面に例えばシリコン酸化膜４１を形成する。このシリコン酸化膜４１は、例えばＴＥＯＳを用いたＡＰ−ＣＶＤ、ＬＰ−ＣＶＤまたはＰ−ＣＶＤで形成する。ここでは説明の便宜上から、ＴＥＯＳ法で形成されたシリコン酸化膜をＴＥＯＳ膜と呼ぶ。図１４に示すＴＥＯＳ膜４１の厚さは、例えば５００Å程度である。
【００５８】
次に、図１５に示すように、エミッタ領域の中心部の上方を開口し、それ以外の領域を覆うレジストパターンＲ６をＴＥＯＳ４１膜上に形成する。そして、このレジストパターンＲ６をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば２７０ｋｅＶである。これにより、図１６に示すように、ＥＢ接合領域のシリコン層１ＢにＮ型のＳＩＣ−１層４３を形成する。その後、例えばアッシング処理によってレジストパターンＲ６を除去する。
【００５９】
続いて、図１６に示すように、コレクタ領域とその周辺の上方を開口し、それ以外の領域を覆うレジストパターンＲ７をＴＥＯＳ膜４１上に形成する。そして、このレジストパターンＲ７をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば１．０×１０１５ｃｍ−２、注入エネルギーは例えば２７０ｋｅＶである。これによりＮ−Ｓｉｎｋ層７は更に不純物濃度が高められ、コレクタ抵抗を低減させる効果をもつ。その後、例えばアッシング処理によってレジストパターンＲ７を除去する。
【００６０】
次に、図１７に示すように、基板１の上方全面にポリシリコン膜４７を形成する。このポリシリコン膜４７は、ＴＥＯＳ膜４１から放出されるガスを封じこめる機能を有する膜である。上述したように、本発明者は、ＴＥＯＳ膜４１を形成した基板１に熱処理を施すと、ＴＥＯＳ膜４１から意図しないガスが出てきて炉内に拡散し、当該ガスがベース材料膜（例えば、ＳｉＧｅ）に触れてその膜質が損なわれてしまう、ということに気がついた。そこで、この例では、ベース材料膜を形成する前に、ＴＥＯＳ膜４１上にポリシリコン膜４７を形成する。
【００６１】
また、このポリシリコン膜４７は、ＬＯＣＯＳエッジ９０の段差を大きく確保する（即ち、強調する）機能も併せ持っている。そのため、後述するサイドウォール６１Ａの形成工程でＬＯＣＯＳエッジ９０にセルフアラインで絶縁膜が残存するように（即ち、サイドウォール６１Ｂが形成されるように）、ポリシリコン膜４７の膜厚を予め調整しておく。この例では、ポリシリコン膜４７を例えばＬＰ−ＣＶＤで１０００Å程度の厚さに形成する。
【００６２】
次に、図１８に示すように、エミッタ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ８をポリシリコン膜４７上に形成する。ここでは、図３４に示すように、レジストパターンＲ８の開口部の周縁がＬＯＣＯＳエッジ９０と平面視で重なるように、基板とフォトマスクとの位置合わせを行う。次に、図１８に戻って、このレジストパターンＲ８をマスクにして、ポリシリコン膜４７をドライエッチングして取り除き、エミッタ領域のＴＥＯＳ膜４１を露出させる。その後、例えばアッシング処理によってレジストパターンＲ８を除去する。
【００６３】
次に、図１９において、ポリシリコン膜４７下から露出したエミッタ領域のＴＥＯＳ膜４１を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。フッ酸系の溶液ではポリシリコン膜４７はほとんどエッチングされないので、ＴＥＯＳ膜４１を選択性高く除去することができる。図２０に示すように、このウェットエッチングによって、エミッタ領域のＤｅｅｐ  Ｎｗｅｌｌ層６が露出することとなる。
【００６４】
次に、図２１に示すように、基板１の上方全面に、ベース材料膜として例えばシリコンゲルマニウム（ＳｉＧｅ）層５１を形成する。このシリコンゲルマニウム層５１は、例えばエピタキシャル成長法によって１３００Å程度の厚さに形成する。シリコンゲルマニウム層５１のうちの、単結晶のシリコン層上に直接形成される部位（即ち、エミッタ領域に形成される部位）は単結晶構造に形成され、ポリシリコン膜４７上に形成される部位は多結晶構造に形成される。
【００６５】
次に、図２１に示すように、シリコンゲルマニウム層５１上にＴＥＯＳ膜５３を形成する。ＴＥＯＳ膜５３の厚さは例えば３５０Å程度である。そして、ＴＥＯＳ膜５３上にポリシリコン膜５５を形成する。このポリシリコン膜５５は、例えばＬＰ−ＣＶＤによって５００Å程度の厚さに形成する。
【００６６】
次に、図２２に示すように、エミッタ（Ｅ）とベース（Ｂ）とが接合される領域（以下、「ＥＢ接合領域」ともいう。）の上方を開口し、それ以外の領域を覆うレジストパターンＲ９をポリシリコン膜５５上に形成する。そして、このレジストパターンＲ９をマスクに、ポリシリコン膜５５をドライエッチングして除去する。さらに、図２２に示すように、このレジストパターンＲ９をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。このイオン注入工程は上述したＳＩＣ−２層５７を形成するための工程である。この工程でイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば５．０×１０１１ｃｍ−２、注入エネルギーは例えば１００ｋｅＶである。
【００６７】
次に、例えばアッシング処理によってレジストパターンＲ９を除去し、その後、ポリシリコン膜５５下から露出しているＥＢ接合領域のＴＥＯＳ膜５３を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。
次に、図２３に示すように、ポリシリコン膜５９を基板１上の全面に形成する。このポリシリコン膜５９は例えばリン（Ｐ）を多量に含んだ膜であり、例えばＰ−ＣＶＤ法によって２５００Å程度の厚さに形成する。また、このポリシリコン膜５９へのリンの添加はｉｎ−ｓｉｔｕ（即ち、成膜中にドーピングすること）で行う。図２３において、リンを含むポリシリコン膜５９と、ベース電極５１Ａとが直接接触している部分がＥＢ接合領域である。なお、上記ＥＢ接合領域における固層エピ化対策のため、ポリシリコン膜５９を形成する前に基板にＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）処理を施しておくことが好ましい。ここで、固層エピ化とは、ポリシリコン膜５９が、下層のシリコンゲルマニウム層５１Ａの結晶状態を反映してエピタキシャル成長することである。こうしてできたポリシリコン膜５９は単結晶であるため、後工程の熱処理（アニール）によって膜中に含有するリンがシリコンゲルマニウム層５１Ａ中に拡散しにくくなる。そのために所望のＥＢ接合を得ることができなくなるので、固層エピ化は避けるほうが望ましい。
【００６８】
次に、図２４に示すように、ＥＢ接合領域とその周辺だけを覆い、それ以外の領域を覆わない（即ち、露出させる）レジストパターンＲ１０をポリシリコン膜５９上に形成する。そして、このレジストパターンＲ１０をマスクにして、ポリシリコン膜５９、５５をドライエッチングして取り除く。これにより、図２４に示すようにエミッタ５９を形成する。
【００６９】
次に、図２５に示すように、レジストパターンＲ１０をマスクに、シリコンゲルマニウム層５１に向けてＰ型不純物をイオン注入する。このイオン注入は、シリコンゲルマニウム層からなるベース引き出し電極の抵抗を下げるためと、ＬＯＣＯＳ１５Ｂの端部付近におけるシリコンゲルマニウム層５１Ａの欠陥に起因するベース・コレクタ間リークを防止するための２つの目的をもつ。当該工程では例えばボロン（Ｂ）などのＰ型不純物を２段階にてイオン注入する。例えば、浅く注入する条件としてＢＦ２＋をイオン注入する場合は、注入量が例えば２．０×１０１５ｃｍ−２、注入エネルギーが例えば４０ｋｅＶである。また、深く注入する条件としてＢ＋をイオン注入する場合は、注入量が例えば５．０×１０１３ｃｍ−２、注入エネルギーが例えば３０ｋｅＶである。この深いイオン注入により、エミッタ５９の両脇にＰ＋層６３が形成される。このようなイオン注入を行った後は、図２６に示すように、例えばアッシング処理によってレジストパターンＲ１０を除去する。
【００７０】
次に、図２７に示すように、エミッタ領域と、ベース引き出し電極を形成する領域とを覆い、それ以外の領域を覆わない（即ち、露出させる）レジストパターンＲ１１をＴＥＯＳ膜５３上に形成する。そして、このレジストパターンＲ１１をマスクに、ＴＥＯＳ膜５３をエッチングして取り除く。続いて、図２７に示すように、レジストパターンＲ１１をマスクにシリコンゲルマニウム層５１及びポリシリコン膜４７をエッチングして除去する。このエッチング工程では、下地のＴＥＯＳ膜４１がエッチングストッパーとして機能する。その後、例えばアッシング処理によってレジストパターンＲ１１を除去する。
【００７１】
次に、図２８に示すように、ポリシリコン膜４７下から露出しているＴＥＯＳ膜４１を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。そして、図２９に示すように、再度、基板１上にＴＥＯＳ膜６１を形成する。このＴＥＯＳ膜６１は、上述したサイドウォール６１Ａ及び６１Ｂを形成するための膜である。この例では、ＴＥＯＳ膜６１を１４００Å程度に形成する。次に、基板１に熱処理（アニール）を施して、ポリシリコン膜５９に含まれるリン（Ｐ）をシリコンゲルマニウム層５１側に拡散させてＥＢ接合を形成する。
【００７２】
次に、図３０に示すように、ＴＥＯＳ膜６１をエッチバックして、エミッタ５９の側面にサイドウォール６１Ａを形成する。なお、この例では、図２（ａ）及び（ｂ）でも示したように、ＬＯＣＯＳ層１５Ｂ上にＴＥＯＳ膜４１とポリシリコン膜４７とが残され、その上にベース引き出し電極５１Ｂが形成されているので、ＬＯＣＯＳエッジ９０付近の段差９１が大きく確保されている。そのため、図３０に示すように、ＴＥＯＳ膜６１をエッチバックしてサイドウォール６１Ａを形成する際に、ＬＯＣＯＳエッジ９０に沿ってサイドウォール６１Ｂが付随的に形成される。
【００７３】
次に、基板１上の全面に金属膜として例えばチタン（Ｔｉ）を形成する。そして、このＴｉが形成された基板１に熱処理を施して、Ｔｉと直に接触しているシリコン層またはシリコンゲルマニウム層上にチタンシリサイド膜（ＴｉＳｉｘ）を形成する。即ち、図３１に示すように、サリサイドプロセスによって、サイドウォール６１から露出しているエミッタ５９上、ベース引き出し電極５１上及びコレクタＮ＋層４５上にチタンシリサイド６７を自己整合的に形成する。また、このサリサイドプロセスでは、ＣＭＯＳ領域のＳ／Ｄ３４、３５およびＣＭＯＳのゲート電極１９、キャパシタの上部電極２７の上にもシリサイド６７が形成される。
【００７４】
ここで、ＬＯＣＯＳエッジ９０付近のシリコンゲルマニウム層５１は、サイドウォール６１Ｂによって覆われているので、そのチタンシリサイド化が抑制される。つまり、サイドウォール６１Ｂがサリサイド化阻止膜（サリサイドブロック）として機能する。従って、図２（ａ）及び（ｂ）に示したように、シリコンゲルマニウム層６１のうちの、サイドウォール６１Ａまたは６１Ｂ下から露出している部位だけにチタンシリサイド６７が形成される。
【００７５】
次に、図３１において、基板１上の全面に層間絶縁膜としてＴＥＯＳ膜を形成し、さらにＳＯＧ膜を形成する。ここで、ＳＯＧ膜とは、ＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）法によって形成されるシリコン酸化膜のことである。そして、図３２に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、シリサイド６７上の層間絶縁膜６９をエッチングして除去し、コンタクトホール７１を形成する。その後、基板１の上方全面に例えばアルミニウム合金膜をスパッタリングで形成し、このアルミニウム合金膜をフォトリソグラフィー技術及びエッチング技術を用いてエッチングすることによって、図１に示したような配線部７３を形成する。その後、基板１にシンター処理を施して半導体装置を完成させる。
【００７６】
以上説明したように、本発明の実施の形態では、エミッタ領域の基板１上からＬＯＣＯＳ層１５Ｂ上にかけて連続して形成されたシリコンゲルマニウム層５１のうちの、ＬＯＣＯＳエッジ９０上に存在する部位の合金化を抑制することができる。即ち、ＬＯＣＯＳエッジ９０付近でのＣａｐ  Ｓｉ層の消費を抑えることができ、Ｃｅｎｔｅｒ  ＳｉＧｅ層とＴｉとの接触を防止することができる。
【００７７】
これにより、ＬＯＣＯＳエッジ９０付近でのＣｅｎｔｅｒ  ＳｉＧｅ層のチタンシリサイド化を抑制することができるので、チタンシリサイドによるシリコンゲルマニウム層５１の貫通を防止することができる。また、例えば、シリサイド形成用のＴｉを必要以上に薄く形成しなくても、ＬＯＣＯＳエッジ９０でのシリコンゲルマニウム層５１の貫通を防止することができる。これにより、バイポーラトランジスタとＣＭＯＳ等を同一基板１に混載した半導体装置（即ち、ＢｉＣＭＯＳ）を製造する際に、所望のＣＭＯＳ特性が得られるようにＴｉの膜厚を任意の値に設定することができるので、ＢｉＣＭＯＳの設計自由度を高めることができる。
【００７８】
この実施の形態では、ＳｉＧｅ−ＨＢＴ５０が本発明の「バイポーラトランジスタ」に対応し、ＰＭＯＳトランジスタ６０及びＮＭＯＳトランジスタ８０が本発明の「ＭＯＳトランジスタ」に対応している。また、ＬＯＣＯＳ層１５Ｂが本発明の「ＬＯＣＯＳ層」に対応し、シリコンゲルマニウム層５１が本発明の「ベース材料膜」に対応している。さらに、Ｔｉが本発明の「金属膜」に対応し、チタンシリサイド６７が本発明の「合金膜」に対応している。また、ＴＥＯＳ膜４１が本発明の「保護膜」に対応し、ポリシリコン膜４７が本発明の「出ガス防止膜」に対応している。
【図面の簡単な説明】
【００７９】
【図１】実施の形態に係る半導体装置の構成例を示す断面図。
【図２】ＳｉＧｅ−ＨＢＴ５０の要部構成例を示す断面図。
【図３】実施の形態に係る半導体装置の製造方法を示す断面図（その１）。
【図４】実施の形態に係る半導体装置の製造方法を示す断面図（その２）。
【図５】実施の形態に係る半導体装置の製造方法を示す断面図（その３）。
【図６】実施の形態に係る半導体装置の製造方法を示す断面図（その４）。
【図７】実施の形態に係る半導体装置の製造方法を示す断面図（その５）。
【図８】実施の形態に係る半導体装置の製造方法を示す断面図（その６）。
【図９】実施の形態に係る半導体装置の製造方法を示す断面図（その７）。
【図１０】実施の形態に係る半導体装置の製造方法を示す断面図（その８）。
【図１１】実施の形態に係る半導体装置の製造方法を示す断面図（その９）。
【図１２】実施の形態に係る半導体装置の製造方法を示す断面図（その１０）。
【図１３】実施の形態に係る半導体装置の製造方法を示す断面図（その１１）。
【図１４】実施の形態に係る半導体装置の製造方法を示す断面図（その１２）。
【図１５】実施の形態に係る半導体装置の製造方法を示す断面図（その１３）。
【図１６】実施の形態に係る半導体装置の製造方法を示す断面図（その１４）。
【図１７】実施の形態に係る半導体装置の製造方法を示す断面図（その１５）。
【図１８】実施の形態に係る半導体装置の製造方法を示す断面図（その１６）。
【図１９】実施の形態に係る半導体装置の製造方法を示す断面図（その１７）。
【図２０】実施の形態に係る半導体装置の製造方法を示す断面図（その１８）。
【図２１】実施の形態に係る半導体装置の製造方法を示す断面図（その１９）。
【図２２】実施の形態に係る半導体装置の製造方法を示す断面図（その２０）。
【図２３】実施の形態に係る半導体装置の製造方法を示す断面図（その２１）。
【図２４】実施の形態に係る半導体装置の製造方法を示す断面図（その２２）。
【図２５】実施の形態に係る半導体装置の製造方法を示す断面図（その２３）。
【図２６】実施の形態に係る半導体装置の製造方法を示す断面図（その２４）。
【図２７】実施の形態に係る半導体装置の製造方法を示す断面図（その２５）。
【図２８】実施の形態に係る半導体装置の製造方法を示す断面図（その２６）。
【図２９】実施の形態に係る半導体装置の製造方法を示す断面図（その２７）。
【図３０】実施の形態に係る半導体装置の製造方法を示す断面図（その２８）。
【図３１】実施の形態に係る半導体装置の製造方法を示す断面図（その２９）。
【図３２】実施の形態に係る半導体装置の製造方法を示す断面図（その３０）。
【図３３】バイポーラ領域とポリシリコン膜２２との平面視での位置関係を示す図。
【図３４】レジストパターンＲ８とＬＯＣＯＳエッジ９０との平面視での位置関係を示す図。
【図３５】シリコンゲルマニウム層における３層構造を示す断面図。
【図３６】従来例を示す断面図。
【符号の説明】
【００８０】
１  基板
１Ａ  シリコン基板
１Ｂ  シリコン層
２、８、１１、４１  シリコン酸化膜
３、５    パッド酸化膜
４  Ｂｕｒｉｅｄ  Ｎ＋層
６  Ｄｅｅｐ  Ｎｗｅｌｌ層
７  Ｎ−Ｓｉｎｋ（Ｎ−）層
１３  ＤＴＩ層
１４  素子分離層
１５Ａ〜１５Ｃ  ＬＯＣＯＳ層
１６  Ｐウェル層
１７  Ｎウェル層
１８  ゲート酸化膜
１９  ゲート電極
２１  下部電極
２２  ポリシリコン膜
２２Ａ  端部
２５  誘電体
２７  上部電極
２９、３１、３２  サイドウォール
４１、５３  シリコン酸化膜（ＴＥＯＳ膜）
４３  ＳＩＣ−１層
４５  コレクタＮ＋層
４７、５５  ポリシリコン膜
５０  ＳｉＧｅ−ＨＢＴ
５１  シリコンゲルマニウム層（ベース）
５１Ａ  ベース電極
５１Ｂ  ベース引き出し電極
５７  ＳＩＣ−２層
５９  ポリシリコン膜（エミッタ）
６０  ＰＭＯＳトランジスタ
６１Ａ、６１Ｂ  サイドウォール（ＴＥＯＳ膜）
６３  Ｐ＋層
６７  シリサイド
６９  層間絶縁膜
７０  キャパシタ
７１  コンタクトホール
７３  配線部
８０  ＮＭＯＳトランジスタ
９０  ＬＯＣＯＳエッジ
９１  段差
Ｒ１〜Ｒ１１  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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