(57)【要約】【課題】切り替え対象のクロック信号の周波数に拘らずに、ハザードを生じさせずに切り替えを行うことができるクロック切替回路を提供する。【解決手段】選択信号ＳＥＬで低速クロックＬＣＫが選択され、許可信号Ｓ６が停止されたときに制御信号Ｓ１を出力し、選択信号ＳＥＬで高速クロックＨＣＫが選択され、許可信号Ｓ２が停止されたときに制御信号Ｓ５を出力する選択部と、制御信号Ｓ１を低速クロックＬＣＫに同期して保持するＦＦを複数段縦続接続して許可信号Ｓ２を出力する安定化部２と、制御信号Ｓ５を高速クロックＨＣＫに同期して保持するＦＦを複数段縦続接続して許可信号Ｓ６を出力する安定化部６と、許可信号Ｓ２が与えられているときに低速クロックＬＣＫをラッチして出力するゲート化セル部４と、許可信号Ｓ６が与えられているときに高速クロックＨＣＫをラッチして出力するゲート化セル部８を設ける。【選択図】図１
2008059193.tif 000002
【特許請求の範囲】
【請求項１】
選択信号によって第１のクロック信号が選択され、かつ第２の許可信号が出力されていないときに第１の制御信号を出力し、該選択信号によって第２のクロック信号が選択され、かつ第１の許可信号が出力されていないときに第２の制御信号を出力する選択部と、
前記第１の制御信号を前記第１のクロック信号に同期して保持するフリップ・フロップを複数段縦続接続して前記第１の許可信号を出力する第１の安定化部と、
前記第２の制御信号を前記第２のクロック信号に同期して保持するフリップ・フロップを複数段縦続接続して前記第２の許可信号を出力する第２の安定化部と、
前記第１の許可信号が与えられているときに前記第１のクロック信号をラッチして出力する第１のゲート化セル部と、
前記第２の許可信号が与えられているときに前記第２のクロック信号をラッチして出力する第２のゲート化セル部と、
前記第１及び第２のゲート化セル部から出力される前記第１または第２のクロック信号を出力クロック信号として出力する出力部とを、
備えたことを特徴とするクロック切替回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２種類のクロック信号を切り替えるクロック切替回路に関するものである。
【背景技術】
【０００２】
図２は、下記特許文献１に記載された従来のクロック制御装置の構成図である。
このクロック制御装置は、クロック入力端子１１，１２に与えられる２つのクロック０，１を、クロック選択端子１３に与えられる非同期のクロック切替信号でハザードを発生させずに短時間で切り替えることを目的としたものである。
【０００３】
このクロック制御装置は、入力した２つのクロック０，１を切り替えるセレクタ（ＳＥＬ）１４、このセレクタ１４を制御するセレクタ制御回路１５、クロック切替信号を遅延させてセレクタ制御回路１５に送る遅延回路１６、セレクタ１４で選択されたクロックをクロック切替信号に従って保持する信号保持回路１７、信号保持回路１７とセレクタ１４から出力された信号を切り替えるセレクタ１８、セレクタ１８を制御するセレクタ制御回路１９、クロック切替信号を遅延させてセレクタ制御回路１９に送る遅延回路２０、セレクタ１４から出力されたクロックと同期した信号を生成してセレクタ制御回路１９に送るカウンタ２１、セレクタ１８の出力信号に乗るノイズを除去して出力端子２３に出力するノイズ除去回路２２を備えている。
【０００４】
このクロック制御装置では、例えばクロック０が“１”から“０”に切り替わる直前にクロック切替信号が“１”から“０”に切り替わると、セレクタ１８の切り替えの瞬間、セレクタ１４の出力が“０”に変化し、遅延回路１６による遅延幅程度のハザードが出るおそれがある。しかし、このときのハザードは極めて短時間であるので、ノイズ除去回路２２で除去することができる。その後、セレクタ切替信号は遅延回路１６を通してセレクタ制御回路１５に入力され、セレクタ１４の出力はクロック０からクロック１に切り替わる。このとき、セレクタ１８は信号保持回路１７の出力を選択しているので、“１”のままである。
【０００５】
セレクタ１４の出力がクロック０からクロック１に切り替わると、カウンタ２１は数クロック後、クロック１に同期した信号を作る。カウンタ１１が出力した同期信号を受け、セレクタ制御信号１９は、セレクタ１８の入力を信号保持回路１７の出力からセレクタ１４の出力であるクロック１に切り替える。このとき、セレクタ１８に入力されるセレクタ切替信号はクロック１に同期しているので、切り替え時にハザードが発生しない。
【０００６】
【特許文献１】特開平１１−２４２５２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記クロック制御装置は、遅延回路１６，２０によってセレクタ切替信号を遅延させ、これに基づいて２つのクロック０，１を切り替えるようにしているので、クロック０とクロック１の各周波数との関係を考慮しながら、遅延量を設定する必要がある。このため、遅延量の決定のために煩雑な作業が必要となるだけでなく、クロック０，１の周波数が変わる場合には遅延量を変更しなければならないという課題があった。
【０００８】
本発明は、切り替え対象のクロック信号の周波数に拘らずに、ハザードを生じさせずに切り替えを行うことができるクロック切替回路を提供すること目的としている。
【課題を解決するための手段】
【０００９】
本発明のクロック切替回路は、選択信号によって第１のクロック信号が選択され、かつ第２の許可信号が出力されていないときに第１の制御信号を出力し、該選択信号によって第２のクロック信号が選択され、かつ第１の許可信号が出力されていないときに第２の制御信号を出力する選択部と、前記第１の制御信号を前記第１のクロック信号に同期して保持するフリップ・フロップ(以下、「ＦＦ」という)を複数段縦続接続して前記第１の許可信号を出力する第１の安定化部と、前記第２の制御信号を前記第２のクロック信号に同期して保持するＦＦを複数段縦続接続して前記第２の許可信号を出力する第２の安定化部と、前記第１の許可信号が与えられているときに前記第１のクロック信号をラッチして出力する第１のゲート化セル部と、前記第２の許可信号が与えられているときに前記第２のクロック信号をラッチして出力する第２のゲート化セル部と、前記第１及び第２のゲート化セル部から出力される前記第１または第２のクロック信号を出力クロック信号として出力する出力部とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明では、選択信号で第１のクロック信号が選択され、かつ第２の許可信号が出力されていないときに第１の制御信号を出力し、第２のクロック信号が選択され、かつ第１の許可信号が出力されていないときに第２の制御信号を出力する選択部と、第１の制御信号を第１のクロック信号に同期して保持するＦＦを複数段縦続接続して第１の許可信号を出力する第１の安定化部と、第２の制御信号を第２のクロック信号に同期して保持するＦＦを複数段縦続接続して第２の許可信号を出力する第２の安定化部を有している。これにより、選択信号によって第１から第２、または第２から第１のクロック信号に切り替えるときに、いずれのクロック信号も出力が許可されていない期間が発生する。更に、許可信号が出力されたとき、許可されたクロック信号はゲート化セル部によってラッチして出力されるので、切り替え対象のクロック信号の周波数に拘らずに、ハザードを生じさせずに切り替えを行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１１】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１２】
図１は、本発明の実施例を示すクロック切替回路の構成図である。
このクロック切替回路は、低速クロックＬＣＫと高速クロックＨＣＫのいずれか一方を選択信号ＳＥＬに従って切り替え、クロック信号ＣＬＫとして出力するもので、この選択信号ＳＥＬと後述する信号Ｓ７が与えられる否定的論理和ゲート(以下、「ＮＯＲ」という)１と、この選択信号ＳＥＬと後述する信号Ｓ３が与えられる論理積ゲート(以下、「ＡＮＤ」という)５による選択部を有している。
【００１３】
ＮＯＲ１から出力される信号Ｓ１は、安定化部２に与えられるようになっている。安定化部２は、２個以上のＦＦを縦続接続し、入力端子Ｄに与えられる信号を共通の低速クロックＬＣＫのタイミングで保持して出力するものである。本例の安定化部２は、２つのＦＦ２ａ，２ｂで構成し、低速クロックＬＣＫの立ち上がりのタイミングを使用する場合を示している。
【００１４】
安定化部２から出力される信号Ｓ２は、データラッチ（ＬＡＴ）３の入力端子Ｄとゲート化セル部４に与えられるようになっている。データラッチ３は、入力端子Ｄに与えられる信号を、インバータ３ａで反転された低速クロックＬＣＫのタイミング（即ち、低速クロックＬＣＫの立ち下がりのタイミング）で保持して出力するものである。データラッチ３の反転出力端子／Ｑから、前述した信号Ｓ３が出力されるようになっている。
【００１５】
また、ゲート化セル部４は、安定化部２から出力される信号Ｓ２に従って、低速クロックＬＣＫをラッチした後に出力するもので、例えば、データラッチ４ａとＡＮＤ４ｂで構成されている。データラッチ４ａのイネーブル端子Ｅに信号Ｓ２が、データ端子Ｄに低速クロックＬＣＫが与えられ、このデータラッチ４ａの出力端子ＱがＡＮＤ４ｂの一方の入力側に接続され、このＡＮＤ４ｂの他方の入力側に低速クロックＬＣＫが与えられている。そして、ＡＮＤ４ｂの出力側から信号Ｓ４が出力されるようになっている。
【００１６】
一方、選択部のＡＮＤ５から出力される信号Ｓ５は、安定化部２と同様の安定化部６に与えられるようになっている。安定化部６は、２個以上のＦＦ（本例では、ＦＦ６ａ，６ｂ）を縦続接続し、入力端子Ｄに与えられる信号を共通の高速クロックＨＣＫのタイミングで保持して出力するものである。
【００１７】
安定化部６から出力される信号Ｓ６は、データラッチ７の入力端子Ｄとゲート化セル部８に与えられるようになっている。データラッチ７は、入力端子Ｄに与えられる信号を、インバータ７ａで反転された高速クロックＨＣＫのタイミングで保持して出力するもので、その非反転出力端子Ｑから、前述した信号Ｓ７が出力されるようになっている。
【００１８】
また、ゲート化セル部８は、安定化部６から出力される信号Ｓ６に従って、高速クロックＨＣＫをラッチした後に信号Ｓ８として出力するもので、その構成はゲート化セル部４と同様である。
【００１９】
ゲート化セル部４，８からそれぞれ出力される信号Ｓ４，Ｓ８は、論理和ゲート(以下、「ＯＲ」という)９で論理和がとられ、クロック信号ＣＬＫとして出力されるようになっている。
【００２０】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００２１】
図３の時刻Ｔ０において、選択信号ＳＥＬがレベル“Ｌ”となった後一定時間が経過して動作が安定しているとすると、ＡＮＤ５から出力される信号Ｓ５は“Ｌ”であり、安定化部６から出力される信号Ｓ６、データラッチ７から出力される信号Ｓ７、及びゲート化セル部８から出力される信号Ｓ８は、すべて“Ｌ”となっている。
【００２２】
一方、ＮＯＲ１から出力される信号Ｓ１と安定化部２から出力される信号Ｓ２は、レベル“Ｈ”であり、データラッチ３から出力される信号Ｓ３は“Ｌ”となっている。信号Ｓ２が“Ｈ”であるので、ゲート化セル部４から信号Ｓ４として低速クロックＬＣＫが出力されている。これにより、ＯＲ９からクロック信号ＣＬＫとして、低速クロックＬＣＫが出力されている。
【００２３】
時刻Ｔ１において、選択信号ＳＥＬが“Ｌ”から“Ｈ”に変化すると、信号Ｓ１は直ちに“Ｌ”に変化する。一方、この時点では信号Ｓ２はまだ変化していないので、ゲート化セル部４から低速クロックＬＣＫの出力が継続される。また、信号Ｓ３は“Ｌ”であるので、信号Ｓ５は“Ｌ”でありゲート化セル部８からの高速クロックＨＣＫは停止されたままである。
【００２４】
時刻Ｔ１で選択信号ＳＥＬが“Ｈ”に変化した後、２回目の低速クロックＬＣＫの立ち上がりのタイミングである時刻Ｔ２において、信号Ｓ２が“Ｌ”に変化する。これにより、ゲート化セル部４からの低速クロックＬＣＫの出力が停止し、ＯＲ９から出力されるクロック信号ＣＬＫは“Ｌ”に固定される。
【００２５】
時刻Ｔ３において、低速クロックＬＣＫが立ち下がると信号Ｓ３が“Ｈ”となり、これに従って信号Ｓ５も“Ｈ”となる。
【００２６】
時刻Ｔ３で信号Ｓ５が“Ｈ”に変化した後、２回目の高速クロックＨＣＫの立ち上がりのタイミングである時刻Ｔ４において、信号Ｓ６が“Ｈ”に変化する。これにより、ゲート化セル部８から信号Ｓ８として高速クロックＨＣＫが出力され、ＯＲ９からクロック信号ＣＬＫとして、この高速クロックＨＣＫの出力が開始される。
【００２７】
時刻Ｔ５において、高速クロックＨＣＫが立ち下がると信号Ｓ７は“Ｈ”となる。この時点では、選択信号ＳＥＬは“Ｈ”であるので、信号Ｓ１は“Ｌ”のままである。従って、ＯＲ９からクロック信号ＣＬＫとして、高速クロックＨＣＫが継続して出力される。
【００２８】
時刻Ｔ６において、選択信号ＳＥＬが“Ｈ”から“Ｌ”に変化すると、信号Ｓ５は直ちに“Ｌ”に変化する。一方、この時点では信号Ｓ６はまだ変化していないので、ゲート化セル部８から高速クロックＨＣＫの出力が継続される。また、信号Ｓ７は“Ｈ”であるので、信号Ｓ１は“Ｌ”でありゲート化セル部４からの低速クロックＬＣＫは停止されたままである。
【００２９】
時刻Ｔ６で選択信号ＳＥＬが“Ｌ”に変化した後、２回目の高速クロックＨＣＫの立ち上がりのタイミングである時刻Ｔ７において、信号Ｓ６が“Ｌ”に変化する。これにより、ゲート化セル部８からの高速クロックＨＣＫの出力が停止し、ＯＲ９から出力されるクロック信号ＣＬＫは“Ｌ”に固定される。
【００３０】
時刻Ｔ８において、高速クロックＨＣＫが立ち下がると信号Ｓ７が“Ｌ”となり、これに従って信号Ｓ１も“Ｈ”となる。
【００３１】
時刻Ｔ８で信号Ｓ１が“Ｈ”に変化した後、２回目の低速クロックＬＣＫの立ち上がりのタイミングである時刻Ｔ９において、信号Ｓ２が“Ｈ”に変化する。これにより、ゲート化セル部４から信号Ｓ４として低速クロックＬＣＫが出力され、ＯＲ９からクロック信号ＣＬＫとして、この低速クロックＬＣＫの出力が開始される。
【００３２】
時刻Ｔ１０において、低速クロックＬＣＫが立ち下がると信号Ｓ３が“Ｌ”となる。この時点では、選択信号ＳＥＬは“Ｌ”であるので、信号Ｓ５は“Ｌ”のままである。従って、ＯＲ９から低速クロックＬＣＫが、クロック信号ＣＬＫとして継続して出力される。
【００３３】
以上のように、本実施例のクロック切替回路は、選択信号ＳＥＬが“Ｌ”に設定されて第１のクロック信号である低速クロックＬＣＫが選択され、かつ第２の許可信号である信号Ｓ６が停止されて“Ｌ”のときに第１の制御信号である信号Ｓ１に“Ｈ”を出力し、この選択信号ＳＥＬが“Ｈ”に設定されて第２のクロック信号である高速クロックＨＣＫが選択され、かつ第１の許可信号である信号Ｓ２が停止されて“Ｌ”のときに第２の制御信号である信号Ｓ５に“Ｈ”を出力する選択部を有している。
【００３４】
更に、このクロック切替回路は、信号Ｓ１を低速クロックＬＣＫに同期して保持するＦＦを複数段縦続接続して信号Ｓ２を出力する第１の安定化部２と、信号Ｓ５を高速クロックＨＣＫに同期して保持するＦＦを複数段縦続接続して信号Ｓ６を出力する第２の安定化部６と、信号Ｓ２が与えられているときに低速クロックＬＣＫをラッチして出力する第１のゲート化セル部４と、信号Ｓ６が与えられているときに高速クロックＨＣＫをラッチして出力する第２のゲート化セル部８を有している。これにより、このクロック切替回路では、切り替え対象のクロック信号の周波数に拘らずに、ハザードを生じさせずに切り替えを行うことができるという利点がある。
【００３５】
図４は、図１のクロック切替回路の適用例を示す構成図である。
この図４は、クロック切替回路を使用したランダム・アクセス・メモリ(以下、「ＲＡＭ」という）の組み込み型自己テスト(以下、「ＢＩＳＴ」という)回路の構成図である。
【００３６】
このＲＡＭＢＩＳＴ回路は、ＲＡＭをテストするテスト回路であり、ＲＡＭ動作周波数で動作する。ＲＡＭＢＩＳＴ回路は、テスト終了信号、故障診断信号、リペア信号等のテスト結果信号ＲＥＳを出力するが、通常Ｉ／Ｏバッファの応答速度は制限される。例えば、ＲＡＭの動作周波数が２００ＭＨｚで、Ｉ／Ｏバッファは１００ＭＨｚ程度であり、ＲＡＭと同じ高速動作でこれらのテスト結果信号ＲＥＳを出力することはできない。このため、ＲＡＭＢＩＳＴ回路は、テスト結果信号ＲＥＳを出力するときは、予めクロック切り替え用の選択信号ＳＥＬで、ＲＡＭＢＩＳＴ回路に入力されるクロック信号ＣＬＫを低速側ＬＣＫに切り替えてから、これらのテスト結果信号ＲＥＳを出力する。テスト結果信号ＲＥＳの出力が終了し、高速動作が必要な場合は、選択信号ＳＥＬを切り替え、ＲＡＭＢＩＳＴ回路に入力されるクロックＣＬＫを高速側ＨＣＫに切り替えることができる。
【００３７】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  選択部のゲート回路の構成は一例であり、同様の機能を有する他の論理回路で置き換えることができる。例えば、ＮＯＲ１に代えてＡＮＤを設け、その第１の入力側に選択信号ＳＥＬをインバータで反転して与え、第２の入力側にはデータラッチ７の反転出力端子の信号を与えるようにしても良い。
（ｂ）  ゲート化セル部４，８の構成も、同様の機能を有する論理回路で置き換えることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例を示すクロック切替回路の構成図である。
【図２】従来のクロック制御装置の構成図である。
【図３】図１の動作を示す信号波形図である。
【図４】図１のクロック切替回路の適用例を示す構成図である。
【符号の説明】
【００３９】
１    ＮＯＲ
２，６    安定化部
２ａ，２ｂ，６ａ，６ｂ    ＦＦ
３，４ａ，７，８ａ    データラッチ
４ｂ，５，８ｂ    ＡＮＤ
４，８    ゲート化セル部
９    ＯＲ
【図１】
2008059193.tif 000003
【図２】
2008059193.tif 000004
【図３】
2008059193.tif 000005
【図４】
2008059193.tif 000006