(57)【要約】  【課題】従来使用されてきた電圧駆動型素子の保護回路では、保護回路の利得が大の場合は素子のコレクタ・エミッタ間電圧のピーク値が大となり、逆に、利得を小にすると短絡電流の抑制に遅れを生じ、過渡的に生じた過電流を迅速に抑制することができなかった。本発明は、広範囲の利得に対して、短絡電流の抑制効果が高い電圧駆動型素子の駆動回路の提供にある。  【解決手段】電圧駆動型素子のゲートとエミッタとの間に保護回路を設け、該保護回路は電圧駆動型素子のコレクタに短絡電流が検出された際に、少なくとも第１の放電手段の立ち上がりよりも急峻な立ち上がりで且つ所定の電流値で放電を開始する第２の放電手段と、これに続いて電圧駆動型素子のコレクタ電流に応じて予め定められた電流値で放電を行なう第１の放電手段とを有する２重保護構成をしている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電圧駆動型素子の制御電極を充放電することによって、該電圧駆動型素子をオン／オフ駆動する電圧駆動型素子の駆動回路であって、
前記電圧駆動型素子の負荷電極端子と接地電極端子との間に流れる電流に応じて設定される電流値で、前記制御電極の端子から放電する第１の放電手段と、
前記電圧駆動型素子の前記負荷電極と接地電極端子との間の短絡発生を検出する短絡発生検出手段と、
前記短絡発生検出手段によって前記電圧駆動型素子における前記短絡の発生が検出された場合に、予め定められた一定の電流値で前記制御電極の端子から放電する第２の放電手段とを備えること
を特徴とする電圧駆動型素子の駆動回路。
【請求項２】
請求項１に記載の電圧駆動型素子の駆動回路において、
前記電圧駆動型素子は前記接地電極端子に流れる電流に対し、所定の比率の電流が流れるセンス端子を備え、
前記センス端子には電流値を電圧値に変換するシャント抵抗が接続され、
前記第１の放電手段は、前記負荷電極端子が前記電圧駆動型素子の前記制御電極の端子に接続され、前記接地電極端子が少なくとも前記電圧駆動型素子の制御電極の端子の電位よりも低い電位である基準電位に接続され、その制御電極の端子に前記シャント抵抗に発生する電圧が印加される第１のトランジスタである
ことを特徴とする電圧駆動型素子の駆動回路。
【請求項３】
請求項１に記載の電圧駆動型素子の駆動回路において、
前記電圧駆動型素子はその負荷電極端子と接地電極端子間に流れる電流に対し、所定の比率の電流が流れるセンス端子を備え、
前記センス端子には電流値を電圧値に変換するシャント抵抗が接続され、
前記短絡発生検出手段は前記シャント抵抗と、前記シャント抵抗に発生する電圧値と、予め定められた所定の基準電圧とを比較して、前記シャント抵抗に発生する電圧値が予め定められた所定の基準電圧以上である場合に所定の電圧値を出力する電圧比較器とで構成されており、
前記第２の放電手段は、負荷電極端子が前記電圧駆動型素子の制御電極の端子に接続され、且つ、その接地電極端子が少なくとも前記電圧駆動型素子の制御電極の電位より低い電位である基準電位に接続され、その制御電極の端子が前記電圧比較器の出力に接続されて、前記電圧比較器からの出力電圧によってオン／オフ制御する前記第１のトランジスタと同じ極性の第２のトランジスタを有する
ことを特徴とする電圧駆動型素子の駆動回路。
【請求項４】
請求項１乃至請求項３の何れか１項に記載の電圧駆動型素子の駆動回路において、
前記第１のトランジスタにおける制御電極の端子および前記電圧比較器の一方の入力端子には、前記シャント抵抗に発生する短絡検出電圧がローパスフィルタを介して入力され、他方の入力端子には前記電圧駆動型素子の負荷電極回路に短絡故障が発生したことを検出する閾値電圧が印加されている
ことを特徴とする電圧型駆動素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌｅｒ  Ｔｒａｎｓｉｓｔｅｒ）あるいはパワーＭＯＳＦＥＴ等一般にパワーデバイスと呼ばれている電圧駆動型素子の保護回路に係る。
【背景技術】
【０００２】
一般にパワーデバイスと呼ばれているＩＧＢＴあるいはパワーＭＯＳＦＥＴ等の電圧駆動型素子においては、コレクタとエミッタとの間に短絡故障が生じた場合、コレクタ・エミッタ（またはソース・ドレイン）端子間に過大電流が流れ、素子の寿命に影響を及ぼす恐れがある。そのため、このようなパワーデバイスを用いて負荷を駆動する電力変換器等の制御回路においては、上記の過大電流からパワーデバイスを保護するための保護回路が設けられている。
【０００３】
この保護回路としては、例えば下記「特許文献１」において、電圧駆動型素子のコレクタ・エミッタ端子間に流れる導通電流の大きさに比例した電流が流れるセンス端子の電流値に比例した放電電流値で当該電圧駆動型素子のゲート端子からの放電を行う保護回路を備え、電圧駆動型素子のコレクタ回路に発生した短絡故障による過電流の防止を行う回路構成が開示されている。
【０００４】
上記のような構成においては、保護回路におけるセンス端子の電流値に対するゲート端子からの放電電流値の比を保護回路のゲインと定義して、このゲインを大にすると短絡故障時のコレクタ電流（以下、短絡電流）は振動的になり、コレクタ・エミッタ間電圧の最大値は大きくなり、サージ電圧によって電圧駆動型素子の寿命への影響が懸念される。一方、ゲインを小にすると短絡電流の抑制に遅れを生じ、短絡電流を迅速に抑制することができなくなり、これにおいても電圧駆動型素子の寿命低下の恐れがあると言う問題があった。
【特許文献１】特開２００２−３５３７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上述べたように、従来の保護回路では、ゲート放電量を電圧駆動型素子のセンス端子電流値に応じて制御する構成となっていたため、ゲインを大にすると短絡電流は振動的になり、コレクタ・エミッタ間電圧の最大値は大となり、このサージ電圧によって電圧駆動型素子の寿命を短縮する恐れがあった。また、このゲインを小にすると短絡電流の抑制に遅れが生じ、この電流抑制が実行されない遅延時間の間に一時的に大短絡電流が流れる事態が生じ、これにおいても素子寿命の短縮が懸念される状態であった。  
このため、本発明においては、ゲインが大の場合でも短絡電流が振動的になるのを抑制し、逆にゲインが小の場合でも迅速に短絡電流の抑制が行うことができる保護回路を有する電圧駆動型素子のゲート駆動回路を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明においては、電圧駆動型素子は制御電極すなわちゲート電極を充放電することにより、オン／オフ動作を行うもので、制御電極から放電する第１および第２の放電手段を有しており、電圧駆動型素子の負荷電極端子と接地電極端子間に短絡故障が発生したことが短絡発生検出手段により検出された時に、第２の放電手段が、一定の電流値で電圧駆動型素子の制御電極の放電を行うと共に、第１の放電手段が電圧駆動型素子の負荷電極端子と接地電極端子との間に流れる電流に応じた電流値で制御電極端子からの放電を行うものである。これにより短絡電流を抑制すると同時に、電圧駆動型素子の保護をより確実なものとしている。
【発明の効果】
【０００７】
以上述べたように本発明においては、電圧駆動型素子の負荷電極端子と接地電極端子間に短絡故障が発生し、負荷電極端子・接地電極端子間に短絡電流が流れた場合、短絡発生検出手段により短絡電流発生を検知し、第２の放電手段により一定の電流値で制御電極の放電を行なうと共に、第１の放電手段により負荷電極端子・接地電極端子間電流に応じた電流値で放電を構成としている。このように、２重の放電処理を行う構成としたことにより短絡電流の低減を迅速に行うことができ、さらに短絡事故発生時に過渡的に生じるサージ電圧の抑制を行うことが可能となり、短絡発生時の保護能力を高めることができ、電圧駆動型素子の出力側における大電流による寿命への影響を低減することができるようにした。
【発明を実施するための最良の形態】
【０００８】
以下図面を参照して本発明の実施の形態例を詳細に説明するが、その前に従来の保護回路で問題となったゲイン（センス端子電流量とゲート放電量の比）の大きさによる短絡電流（電圧駆動型素子のコレクタ電流）波形およびコレクタ・エミッタ間電圧の時間軸上での変化について図４により説明する。図４（ａ）は短絡電流波形のゲイン依存性を示しており、図４（ｂ）はコレクタ・エミッタ間電圧変化のゲイン依存性を示している。なお、図４（ａ）と図４（ｂ）との時間軸の位相は揃えて示している。以下、図２、図３においても同様の関係で示している。図４（ａ）から保護回路のゲインを大にすると短絡電流はより顕著に振動的となり、短絡電流変化の振動振幅が大きくなる。同時に図４（ｂ）に示すように、短絡電流が減少する際に発生するコレクタ・エミッタ間電圧のピーク値が大きくなる事がわかる。また、保護回路のゲインを小にすると短絡電流の振動振幅は小さくなるが短絡電流の抑制に遅延を生じ、結果的には短絡発生直後において一時的に短絡電流のピーク値は増大してしまう。
【０００９】
以上のように、従来の保護回路においては短絡電流抑制のゲインを大にすると短絡電流が振動的に変化し、この振動電流に起因した大きなサージ電圧が発生し、また、ゲインを小にすると、短絡電流抑制に遅延が発生し、この遅延に基づく短絡電流値の増加を生じ、いずれの場合についても電圧駆動型素子の寿命を縮めてしまう懸念があった。
【００１０】
本発明は、このような問題を解決するためになされたもので、以下、図により説明する。  
図１は電圧駆動型素子Ｑ１の一つであるＩＧＢＴを用いたゲート駆動回路（以下、駆動回路と略記）の一例で、以下このＩＧＢＴ（Ｑ１）を用いた場合について実施の形態を説明する。ＩＧＢＴ（Ｑ１）のゲート端子Ｇ（制御電極）は、抵抗Ｒ１とｎｐｎトランジスタＱ２を介して電源電圧Ｖｃｃへ接続され、抵抗Ｒ１とｎｐｎトランジスタＱ２の接続点からｐｎｐトランジスタＱ３を介して基準電位Ｖｅｅに接続する。ｎｐｎトランジスタＱ２およびｐｎｐトランジスタＱ３のベース端子は、ゲート信号入力端子（ＶＧ）に接続し、ｎｐｎトランジスタＱ２およびｐｎｐトランジスタＱ３をオン／オフすることで、ＩＧＢＴ（Ｑ１）のゲート充放電動作ができるように構成する。基準電位Ｖｅｅは、ＩＧＢＴ（Ｑ１）のエミッタ端子Ｅと同電位であり、これは駆動回路１０１の基準電位でもある。
【００１１】
駆動回路１０１には、ＩＧＢＴ（Ｑ１）に短絡電流が導通した際に、ゲート放電を行う事で短絡電流を抑制しＩＧＢＴ（Ｑ１）の破壊を防ぐため、第１および第２二つの放電回路１０３および１０４とで構成された短絡保護回路１０２が、ＩＧＢＴ（Ｑ１）のゲート端子Ｇとエミッタ端子Ｅ（接地電極端子）との間に設けられている。
【００１２】
短絡保護回路１０２において、短絡電流すなわち電圧駆動型素子の負荷電極端子の電流であるコレクタ電流ｉｃの増加を検出するために、センス端子電流ｉｓｅｎｓが抵抗Ｒ２に流れる際に生じる電圧（以下、短絡検出電圧Ｖｓとする）を用いる。短絡検出電圧Ｖｓは、抵抗Ｒ３およびコンデンサＣ１から構成されるローパスフィルタを介して雑音成分を除去し、第１の放電回路１０３へ入力される。第１の放電回路１０３は、短絡検出電圧Ｖｓに比例した電流値を、ゲート端子Ｇからの放電電流ｉｆｂとして生成できるよう、ｎｐｎトランジスタＱ４のベース端子へ抵抗Ｒ３の一端を接続し、ｎｐｎトランジスタＱ４のエミッタ端子は抵抗Ｒ４を介して基準電位Ｖｅｅへ接続される。すなわち、第１の放電手段は、ｎｐｎトランジスタＱ４で構成されており、そのコレクタ端子はダイオードＤ１を介してＩＧＢＴ（Ｑ１）のゲート端子に接続されており、エミッタ端子は少なくともＩＧＢＴ（Ｑ１）のゲート端子の電位よりも低い電位である基準電位に接続されており、ベース端子にはシャント抵抗Ｒ２に発生する電圧がＲ３，Ｃ１で形成されるローパスフィルタを介して入力される回路構成となっている。
【００１３】
次に、第２の放電回路１０４について以下説明する。抵抗Ｒ２に発生する短絡検出電圧Ｖｓを抵抗Ｒ３およびコンデンサＣ１で構成されたローパスフィルタを介し、電圧比較器であるヒステリシスコンパレータＨＣ１のプラス端子へ入力する。ヒステリシスコンパレータＨＣ１のマイナス端子には、所定の短絡電流と等価である基準電圧Ｖｔｈを印加する。すなわち、Ｒ２を含むセンス端子電流の検出系と基準電圧Ｖｔｈとを有するヒステリシスコンパレータＨＣ１とで短絡発生検出手段を形成している。短絡検出電圧Ｖｓに依存せず、所定値でゲート放電できるように、ヒステリシスコンパレータＨＣ１の出力端子は、電流制限用抵抗Ｒ６を介して、ｎｐｎトランジスタＱ５のベース端子へ接続する。ｎｐｎトランジスタＱ５のエミッタ端子は抵抗Ｒ５を介して基準電位Ｖｅｅへ接続し、したがって、コレクタ電流ｉｃに依存せず一定の放電電流であるｉｆｆを生成する。この第２の放電回路１０４は、ｎｐｎトランジスタＱ５で構成されており、そのコレクタ端子はＩＧＢＴ（Ｑ１）のゲート端子に接続されており、エミッタ端子は少なくともＩＧＢＴ（Ｑ１）のゲート端子の電位よりも低い電位である基準電位に接続されており、ベース端子は電圧比較器であるヒステリシスコンパレータＨＣ１の出力端子に接続された回路構成となっている。
【００１４】
また、ヒステリシスコンパレータＨＣ１の出力端子は、上位コントローラにエラー信号として出力するためのエラー出力端子に接続されている。なお、短絡保護回路１０２は、ＩＧＢＴ（Ｑ１）のゲート端子から整流ダイオードＤ１を介して基準電位Ｖｅｅ、すなわち、接地電位の方向に接続される。ここで、上記の基準電位ＶｅｅはＩＧＢＴ（Ｑ１）のゲート端子ＧからｎｐｎトランジスタＱ４およびＱ５を介して放電可能な電位であれば良く、したがって、微小な電位を持っていても良いが、一般的には基準電位Ｖｅｅすなわち接地電位である。
【００１５】
以下、図１の回路における短絡保護動作を示す図２により説明する。図２（ａ）の縦軸はＩＧＢＴ（Ｑ１）に導通する短絡電流、すなわちコレクタ電流ｉｃを、図２（ｂ）の縦軸はＩＧＢＴ（Ｑ１）のコレクタ・エミッタ間電圧を、図２（ｃ）の縦軸は図１における保護回路電流（Ｉｇ＿ｏｆｆ）を、横軸を時間軸としてそれぞれの時間変化について示している。  
ＩＧＢＴ（Ｑ１）のコレクタ回路において短絡が発生し、短絡電流が上昇を開始する時刻ｔ１において、短絡電流の上昇に伴い、短絡電流として所定の割合のセンス端子電流ｉｓｅｎｓが抵抗Ｒ２へ流れ込む。この際、抵抗Ｒ２に発生する短絡検出電圧（Ｖｓ）は、抵抗Ｒ３とコンデンサＣ１とで構成されたローパスフィルタを介して、第１の放電回路１０３におけるトランジスタＱ４のベース端子に入力電圧として印加される。
【００１６】
トランジスタＱ４には、エミッタ端子に接続した抵抗Ｒ４により帰還動作を行い、短絡検出電圧Ｖｓを入力電圧として動作をすることにより放電電流ｉｆｂが流れる。短絡電流すなわちコレクタ電流ｉｃと、トランジスタＱ４で生成される電流ｉｆｂとの関係は下記の（数１）式で表すことができる。（数１）式において、定数αはコレクタ電流ｉｃとセンス端子電流ｉｓｅｎｓの比を表し、α＞１である。すなわち、（数１）式は、第１の放電回路１０３からの電流値（ｉｆｂ）は短絡電流（コレクタ電流）ｉｃに比例し、その電流利得は抵抗Ｒ２と抵抗Ｒ４の比で決定されることを示している。
【００１７】
【数１】
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一方、抵抗Ｒ２に発生する短絡検出電圧Ｖｓは、前記のローパスフィルタＣ１，Ｒ３を介してヒステリシスコンパレータＨＣ１のプラス側入力端子に入力される。また、ヒステリシスコンパレータＨＣ１のマイナス端子には閾値電圧Ｖｔｈが接続されている。このヒステリシスコンパレータＨＣ１のプラス側入力端子電圧が所定の閾値電圧Ｖｔｈの低電圧側から高電圧側に変化する時刻ｔ２において、ヒステリシスコンパレータＨＣ１の出力はＬｏレベルからＨｉレベルへ遷移し、この遷移したコンパレータＨＣ１の出力は電流制限抵抗Ｒ６を介して第２の放電回路１０４におけるｎｐｎトランジスタＱ５のベース端子に入力される。ｎｐｎトランジスタＱ５は、エミッタ端子に接続した抵抗Ｒ５により帰還動作を行い、ヒステリシスコンパレータＨＣ１の出力電圧Ｖｏを入力電圧として定電流動作を行う。ｎｐｎトランジスタＱ５で生成される定電流ｉｆｆは、以下の（数２）式で表すことができる。
【数２】
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【００１８】
（数２）式より、第２の放電回路１０４からの定電流（ｉｆｆ）は、短絡電流、すなわちコレクタ電流ｉｃに依存せず、ヒステリシスコンパレータＨＣ１の出力電圧Ｖｏと抵抗Ｒ５によって決定される事が知れる。
よって、短絡発生後におけるＩＧＢＴ（Ｑ１）のゲートへの充電電流（ｉｇ’）は、下記の（数３）式で表すことができる。（数３）式からその放電電流（ｉｇ＿ｏｆｆ）によってゲート充電電流が抑制される事が知れる。
【００１９】
【数３】
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ここで、ＶＧはＩＧＢＴ（Ｑ１）のゲート信号入力電圧、ＶｂｅはトランジスタＱ２のベース・エミッタ間電圧、ＶｇｅはＩＧＢＴ（Ｑ１）のゲート・エミッタ間電圧を表す。
【００２０】
図２（ａ）〜（ｃ）において、時刻ｔ２でＩＧＢＴ（Ｑ１）のコレクタ回路における短絡故障を検出後、短絡電流（コレクタ電流）ｉｃの増加に伴い、放電電流ｉｆｂが増加する。一方、短絡電流ｉｃ量に依存しない、一定の放電電流ｉｆｆも発生する。よって短絡保護回路１０２による放電電流（ｉｇ＿ｏｆｆ）は、短絡発生直後、第２の放電回路１０４による放電電流ｉｆｆによって少なくとも第１の放電手段の立ち上がりよりも急峻に立ち上がることで、短絡電流のピーク値を抑制する事ができる。短絡電流ｉｃのピーク発生以後、第１の放電回路１０３による放電電流ｉｆｂによって、短絡電流ｉｃは緩やかに下降することで、コレクタ・エミッタ間に発生するサージ電圧レベルを抑制する事ができる。さらに、時刻ｔ２以後、時間経過し、短絡電流ｉｃが減少した後も、第２の放電回路１０４により一定の放電電流が発生している事で短絡電流を抑制することができる。
【００２１】
比較のため、図２において、従来と等価である第１の放電回路１０３のみで短絡を行った際の挙動を点線で重ねる。図より、本発明による実施の形態では、短絡電流のピーク値を抑制する事と、短絡発生時のコレクタ・エミッタ間に発生するサージ電圧を抑制することを、それぞれ独立に制御できている事が知れる。
【００２２】
以下、第１の放電回路１０３と、第２の放電回路１０４とをそれぞれ単独に動作させた場合の短絡保護動作について図３（ａ）〜（ｃ）により説明する。図中、記号ＦＢ（大）およびＦＢ（小）は第１の放電回路１０３のみを動作させた場合を示しており、保護回路の動作量すなわち放電電流量ｉｆｂが大小異なる場合を示す。記号ＦＦ（大）およびＦＦ（小）は第２の放電回路１０４のみを動作させた場合を示しており、放電電流量ｉｆｆが大小異なる場合を示している。また、記号ＦＢ＋ＦＦは第１の放電回路１０３および第２の放電回路１０４を同時に動作させた場合について示している。
【００２３】
ここで、第１の放電回路１０３のみを動作させ、且つ、放電電流ｉｆｂを大きくすることにより、図３（ａ）のＦＢ（大）に示すように短絡電流ｉｃのピーク値をＦＢ（小）よりも抑制されていることを実現している。しかし、図３（ｂ）のＦＢ（大）が示すようにコレクタ・エミッタ間電圧は、大きく跳ね上がっている。また、放電電流ｉｆｂを小さくした場合、図３（ｂ）のＦＢ（小）が示すようにコレクタ・エミッタ間電圧を抑える事が実現できているが、図３（ａ）のＦＢ（小）が示すように、短絡電流ｉｃのピーク値は増大している。
【００２４】
また、第２の放電回路１０４のみを動作させ、且つ、放電電流ｉｆｆを大きくすることにより、図３（ａ）のＦＦ（大）に示すように短絡電流ｉｃのピーク値は抑制されているが、コレクタ・エミッタ電圧は図３（ｂ）においてＦＦ（大）の曲線が示すように抑制し切れていない。また、放電電流ｉｆｆを小さくした場合、図３（ｂ）においてＦＦ（小）の曲線が示すようにコレクタ・エミッタ電圧は小さくされているが、図３（ａ）においてＦＦ（小）の曲線が示すように短絡電流ｉｃの抑制量は大きくない。
【００２５】
以上説明したように、第１の放電回路１０３または第２の放電回路１０４の何れか一方の放電回路のみでは短絡電流ｉｃとコレクタ・エミッタ間のサージ電圧との両者を同時に抑制することは難しい。これ等を両立させるためには、図３（ａ）〜（ｃ）において太実線（ＦＢ＋ＦＦ）で示す曲線のように、ｉｇ＿ｏｆｆに対応する放電電流の立ち上がりを少なくとも第１の放電手段の立ち上がりよりも急峻にし、且つその後は短絡電流に比例して放電電流を増減することが、より効果的であるといえる。なお、本実施の形態においては電圧駆動型素子としてＩＧＢＴを、放電手段としてバイポーラトランジスタを用いた場合について説明したが、この組み合わせに限定されるものではなく、ＦＥＴ等その他の能動素子をスイッチング素子として用いても実現し得るものであることは言うまでもない。
【図面の簡単な説明】
【００２６】
【図１】本発明による電圧駆動型素子保護回路図。
【図２】電圧駆動型素子の短絡保護動作を説明するための波形図。
【図３】第１及び第２の放電回路を単独で用いた場合に対し、これ等を併用した場合の短絡電流抑制効果を説明する波形図。
【図４】従来の電圧駆動型素子保護回路の動作を説明する波形図。
【符号の説明】
【００２７】
１０１…駆動回路                    １０２…短絡保護回路
１０３、１０４…放電回路
ＨＣ１…ヒステリシスコンパレータ      Ｑ１…電圧駆動型素子
Ｑ２，Ｑ３，Ｑ４，Ｑ５…バイポーラトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６…抵抗
【図１】
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【図２】
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【図３】
2008306807.tif 000008
【図４】
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