(57)【要約】【課題】半導体集積装置の面積を増大させる要因にならないようにしてリピータ回路を配置して、信号の波形なまりを抑止した半導体集積装置を提供する。【解決手段】周辺部に入出力端子１２２，１２３が配置され、内部に機能ブロック１１３とＬＳＩ内部回路１１１とが配置される半導体集積装置１００は、周辺部において入出力端子１２２，１２３が配置されていない空き領域１２１のうち機能ブロック１１３と隣接する空き領域１２１に配置され、入力信号を駆動して出力するリピータ回路１４１を有するフィラーセル１２５と、機能ブロック１１３を迂回して入出力端子１２３とリピータ回路１４１とＬＳＩ内部回路１１１とを直列に接続する信号配線１３１〜１３３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
周辺部に入出力端子が配置され、内部に機能ブロックとＬＳＩ内部回路とが配置される半導体集積装置であって、
前記周辺部において前記入出力端子が配置されていない空き領域のうち前記機能ブロックと隣接する空き領域に配置され、入力信号を駆動して出力するリピータ回路を有するフィラーセルと、
前記機能ブロックを迂回して前記入出力端子と前記リピータ回路と前記ＬＳＩ内部回路とを直列に接続する信号配線群と
を備えることを特徴とする半導体集積装置。
【請求項２】
前記フィラーセルは、前記ＬＳＩ内部回路に配置されることを前提にして設計されたスタンダードセル群のうち、バッファ回路、インバータ回路、及び遅延回路のいずれかを前記リピータ回路として内部に配置できる領域を有する
ことを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
前記スタンダードセル群のうち、入力信号を駆動して出力するバッファ回路が、前記リピータ回路として前記フィラーセルの内部に配置されている
ことを特徴とする請求項２に記載の半導体集積装置。
【請求項４】
前記信号配線の容量および抵抗に応じて、前記バッファ回路が複数配置されている
ことを特徴とする請求項３に記載の半導体集積装置。
【請求項５】
前記スタンダードセル群のうち、外部の電子部品との関係で設定された遅延条件を満たす遅延回路が、前記バッファ回路を有する前記フィラーセルの内部に配置されている
ことを特徴とする請求項３に記載の半導体集積装置。
【請求項６】
前記スタンダードセル群のうち、前記信号配線に設定された遅延条件を満たす駆動能力を有するバッファ回路が、前記リピータ回路として前記フィラーセルの内部に配置されている
ことを特徴とする請求項２に記載の半導体集積装置。
【請求項７】
前記スタンダードセル群のうち、入力信号を駆動して出力するインバータ回路が、前記リピータ回路として前記フィラーセルの内部に配置され、
前記入出力端子と前記ＬＳＩ内部回路との間に、前記インバータ回路が偶数個配置されている
ことを特徴とする請求項２に記載の半導体集積装置。
【請求項８】
前記スタンダードセル群のうち、外部の電子部品との関係で設定された遅延条件を満たす遅延回路が、前記インバータ回路を有する前記フィラーセルの内部に配置されている
ことを特徴とする請求項７に記載の半導体集積装置。
【請求項９】
周辺部に入出力端子が配置され、内部に機能ブロックとＬＳＩ内部回路とが配置される半導体集積装置の設計方法であって、
前記周辺部において前記入出力端子が配置されていない空き領域のうち前記機能ブロックと隣接する空き領域に、入力信号を駆動して出力するリピータ回路を有するフィラーセルを配置し、
前記機能ブロックを迂回して前記入出力端子と前記リピータ回路と前記ＬＳＩ内部回路とを信号配線群で直列に接続する
を備えることを特徴とする半導体集積装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能ブロックを迂回することによって長くなった信号配線に流れる信号の波形なまりを抑制することができる半導体集積装置に関する。
【背景技術】
【０００２】
近年、システムＬＳＩなどのような半導体集積装置が大規模化してきている。これは、内蔵する機能の増大に伴い、半導体集積装置内部に占める機能ブロックの割合が増大してきているためである。
【０００３】
また、半導体集積装置が大規模化すれば、信号配線も長くなり易くなる。その中でも、機能ブロックを迂回する信号配線については、機能ブロックを迂回する分、さらに配線が長くなる。また、余分に長くなる分、配線の容量が増大する。結果、このような信号配線を流れる信号に波形なまりが生じ易くなる。
【０００４】
そして、波形なまりが原因で、信号の到達時間に遅延が生じる。さらに、温度や電圧などの変化によって、遅延にバラツキが生じる。このため、外部の電子部品と結ぶ高速インターフェースを実現することが困難になる。
【０００５】
これに対して、例えば、ＬＳＩ内部回路と入出力端子とを中継するリピータ回路を配置して、信号の波形なまりを抑止する技術が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−１１８９３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の技術では、リピータ回路を配置するにあたって、信号配線の配線容量を抑えるために、ＬＳＩ内部に別途領域を確保する必要がある。結果、半導体集積装置の面積を増大させる要因になるという課題がある。
【０００７】
そこで、本発明は、上記課題に鑑みてなされたものであり、システムＬＳＩなどのような半導体集積装置の面積を増大させる要因にならないようにしてリピータ回路を配置して、信号の波形なまりを抑止した半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係わる半導体集積装置は、（ａ）周辺部に入出力端子が配置され、内部に機能ブロックとＬＳＩ内部回路とが配置される半導体集積装置であって、（ａ１）前記周辺部において前記入出力端子が配置されていない空き領域のうち前記機能ブロックと隣接する空き領域に配置され、入力信号を駆動して出力するリピータ回路を有するフィラーセルと、（ａ２）前記機能ブロックを迂回して前記入出力端子と前記リピータ回路と前記ＬＳＩ内部回路とを直列に接続する信号配線群とを備える。
【０００９】
これによって、空き領域を有効活用するので、リピータ回路を配置するにあたって、ＬＳＩ内部に別途領域を確保する必要がない。結果、ＬＳＩサイズを増大させずに、信号の波形なまりを抑止することができる。
【００１０】
さらに、（ｂ）前記フィラーセルは、前記ＬＳＩ内部回路に配置されることを前提にして設計されたスタンダードセル群のうち、バッファ回路、インバータ回路、及び遅延回路のいずれかを前記リピータ回路として内部に配置できる領域を有するとしてもよい。
【００１１】
これによって、フィラーセルに備わるリピータ回路用に別途設計する労力を削減することができる。また、開発コストを軽減することができる。
【００１２】
さらに、（ｃ）前記スタンダードセル群のうち、入力信号を駆動して出力するバッファ回路が、前記リピータ回路として前記フィラーセルの内部に配置されているとしてもよい。
【００１３】
これによって、スタンダードセル群のバッファ回路をリピータ回路としてフィラーセル内部に配置することができる。
【００１４】
さらに、（ｄ）前記信号配線の容量および抵抗に応じて、前記バッファ回路が複数配置されているとしてもよい。
【００１５】
これによって、１つのバッファ回路では、信号の波形なまりが生じ易い場合は、複数のバッファ回路で中継しながら出力することで、信号の波形なまりを抑制することができる。
【００１６】
または、（ｅ）前記スタンダードセル群のうち、外部の電子部品との関係で設定された遅延条件を満たす遅延回路が、前記バッファ回路を有する前記フィラーセルの内部に配置されているとしてもよい。
【００１７】
これによって、中継に伴い生じる遅延に対処することができる。
または、（ｆ）前記スタンダードセル群のうち、前記信号配線に設定された遅延条件を満たす駆動能力を有するバッファ回路が、前記リピータ回路として前記フィラーセルの内部に配置されているとしてもよい。
【００１８】
これによって、中継に伴い生じる遅延に対処することができる。
または、（ｇ）前記スタンダードセル群のうち、入力信号を駆動して出力するインバータ回路が、前記リピータ回路として前記フィラーセルの内部に配置され、前記入出力端子と前記ＬＳＩ内部回路との間に、前記インバータ回路が偶数個配置されているとしてもよい。
【００１９】
これによって、フィラーセルに備わるリピータ回路用に別途設計する労力を削減することができる。また、開発コストを軽減することができる。さらに、スタンダードセル群のインバータ回路をリピータ回路としてフィラーセル内部に配置することができる。そして、偶数個配置されたインバータ回路を経由することで、信号の立ち上がりと立ち下がりとの遷移時間において、ＤＵＴＹを入力信号と同等に戻すことができる。信号の立ち上がりと信号の立ち下がりとの両側エッジを保証することができる。
【００２０】
さらに、前記スタンダードセル群のうち、外部の電子部品との関係で設定された遅延条件を満たす遅延回路が、前記インバータ回路を有する前記フィラーセルの内部に配置されているとしてもよい。
【００２１】
これによって、フィラーセルに備わるリピータ回路用に別途設計する労力を削減することができる。また、開発コストを軽減することができる。さらに、スタンダードセル群のインバータ回路をリピータ回路としてフィラーセル内部に配置することができる。そして、中継に伴い生じる遅延に対処することができる。
【００２２】
なお、本発明は、半導体集積装置として実現される以外に、半導体集積装置の設計方法などとして実現されるとしてもよい。また、例えば、ネットリストを生成するプログラム、シミュレータ、自動配置配線プログラムなどのように、半導体集積装置の開発に利用される開発プログラム、開発プログラムを記録した記録媒体などとして実現されるとしてもよい。
【発明の効果】
【００２３】
本発明によれば、機能ブロックを迂回してＬＳＩ内部回路と入出力端子とが接続される。このとき、信号の波形なまりを抑止することを目的としたリピータ回路を備えたフィラーセルがＬＳＩの周辺部に配置される。このリピータ回路を経由して、ＬＳＩ内部回路と入出力端子とが接続される。そして、このリピータ回路を経由することで、信号の波形なまりを抑止する。また、リピータ回路を配置するための専用の領域をＬＳＩ内部回路に確保する必要がない。結果、ＬＳＩ内部の面積が増大することを抑制することができる。また、周辺部において入出力端子が配置されていない空き領域を有効に活用することができるので、面積が増大することを抑制することができる。このように、システムＬＳＩのサイズを増大させることなく、入出力端子に出力される信号の波形なまりを抑止することができる。
【発明を実施するための最良の形態】
【００２４】
（実施の形態）
以下、本発明に係わる実施の形態について、図面を参照しながら説明する。
【００２５】
本実施の形態における半導体集積装置は、入出力端子が半導体集積装置の周辺部に配置されている。周辺部において入出力端子が配置されていない領域にフィラーセルが配置される。ここで、フィラーセルは、入力信号を駆動して出力するリピータ回路を備える。これによって、ＬＳＩサイズを増大させずに、信号の波形なまりを抑止することができる。
【００２６】
これは、システムＬＳＩなどのような半導体集積装置では、機能ブロックに応じて半導体集積装置のサイズが増減する。例えば、機能ブロックの数が増大すれば、半導体集積装置の面積も増大する。さらに、機能ブロックに対して必要とする入出力端子の数も増大する。そして、入出力端子が増大すれば、周辺部に配置される入出力端子の配置に偏りが生じ易くなる。これは、周辺部において機能ブロックと隣接する部分に、入出力端子が局所的に集中して配置されるためである。このため、機能ブロックの配置によっては、入出力端子の配置に偏りが生じる。入出力端子が偏った状態で、システムＬＳＩのサイズが大きくなる傾向がある。そして、周辺部において入出力端子が疎に配置されている部分には空き領域が多く存在する。
【００２７】
そこで、この偏りによって生じた空き領域を有効活用することで、ＬＳＩサイズを増大させずとも、入出力端子と内部回路とを中継するリピータ回路を配置することができる。
【００２８】
図１は、本実施の形態におけるシステムＬＳＩの迂回配線の概略を示す図である。図１に示されるように、システムＬＳＩ１００は、ＬＳＩ内部回路配置領域１１０内にＬＳＩ内部回路１１１が配置される。入出力端子配置領域１２０内に入出力端子１２２，１２３が配置される。
【００２９】
さらに、フィラーセル配置領域１５０内の空き領域１２１のうち、信号配線１３０と隣接する空き領域１２１に、フィラーセル１２５が配置される。ここで、フィラーセル配置領域１５０とは、機能ブロック１１３と入出力端子配置領域１２０とが隣り合う領域である。空き領域１２１とは、入出力端子配置領域１２０内において入出力端子１２２，１２３が配置されていない領域である。
【００３０】
なお、入出力端子１２２，１２３が入出力端子配置領域１２０内に偏って配置されている。これに伴い、空き領域１２１が入出力端子配置領域１２０内に偏って生じている。
【００３１】
フィラーセル１２５は、リピータ回路配置領域１４０を内部に有する。リピータ回路配置領域１４０内にリピータ回路１４１が配置される。リピータ回路１４１は、ＬＳＩ内部回路配置領域１１０で使用されているスタンダードセル群のバッファ回路、インバータ回路、遅延回路などで構成される。
【００３２】
ここで、機能ブロック１１３を迂回するようにしてＬＳＩ内部回路１１１と入出力端子１２３とを結ぶ信号配線１３０を対象とする場合について説明する。この場合において、フィラーセル１２５は、次の手順に従って配置される。まず、フィラーセル配置領域１５０内の空き領域１２１のうち、フィラーセル１２５を配置する空き領域１２１を選択する。選択した空き領域１２１にフィラーセル１２５を仮配置したとする。さらに、仮配置したフィラーセル１２５を経由してＬＳＩ内部回路１１１と入出力端子１２３とを仮接続したとする。このとき、フィラーセル１２５を経由してＬＳＩ内部回路１１１と入出力端子１２３とを結ぶ複数の信号配線については、信号配線１３０の配線容量から可能な限り掛け離れないことを条件にして決定する。例えば、信号配線１３１〜１３３は、そのようにして決定した信号配線である。
【００３３】
この場合において、ＬＳＩ内部回路１１１の信号駆動能力、入出力端子１２３の端子負荷容量、および信号配線１３０の配線容量などを算出する。仮接続したＬＳＩ内部回路１１１と入出力端子１２３とにおける抵抗を測定する。測定した抵抗が、信号配線１３０を流れる信号の周波数に対して、閾値を超えていれば、選択した空き領域１２１にフィラーセル１２５を配置する。閾値を越えていなければ、他の空き領域１２１を選択する。選択した他の空き領域１２１に対して、同様の手順を実行する。
【００３４】
なお、閾値については、任意に設定することができる。この閾値を調整することで、フィラーセル１２５の数、リピータ回路配置領域１４０に配置するスタンダードセルの信号駆動能力を調整することができる。
【００３５】
なお、フィラーセル１２５の配置については、例えば、ネットリストを生成するプログラム、シミュレータ、自動配置配線プログラムなどのように、半導体集積装置の開発に利用される開発プログラムを利用して決定されるとしてもよい。この場合は、開発プログラムは、少なくとも、上の手順をコンピュータシステムに実行させる。
【００３６】
このようにして配置したフィラーセル１２５を経由してＬＳＩ内部回路１１１と入出力端子１２３とが接続される。ここでは、信号配線１３１を介して、ＬＳＩ内部回路１１１と１段目のフィラーセル１２５とが接続されている。信号配線１３２を介して、１段目のフィラーセル１２５と２段目のフィラーセル１２５とが接続されている。信号配線１３３を介して、２段目のフィラーセル１２５と入出力端子１２３とが接続されている。
【００３７】
図２（ａ）は、本実施の形態におけるフィラーセルの概略を示す図であり、図２（ｂ）は、そのフィラーセルに対する入出力信号の波形を示す図である。
【００３８】
ここでは、図２（ａ）に示されるように、リピータ回路１４１がバッファ回路で構成されているとする。この場合において、１段目のフィラーセル１２５に対する入力信号がリピータ回路１４１（バッファ回路）で整形（駆動）されて出力される。同様に、２段目のフィラーセル１２５に対する入力信号がリピータ回路１４１（バッファ回路）で整形（駆動）されて出力される。これから、フィラーセル１２５に対する入力信号の波形なまりを抑制することができる。
【００３９】
ただし、図２（ｂ）に示されるように、フィラーセル１２５に対する入力信号と出力信号との間では、信号の立ち上りと立ち下りの遷移時間に遅延差が生じる。結果、ＤＵＴＹ比が異なる。このため、高速インターフェースを必要とする外部の電子部品に対して、立ち上り側および立ち下り側のいずれか片側のエッジのみを使用して信号を出力することになる。
【００４０】
以上、本実施の形態におけるシステムＬＳＩ１００によれば、このように、機能ブロック１１３を迂回して配線長が増加しても、システムＬＳＩの面積に影響を与えることなく、信号配線を流れる信号の波形なまりを抑制することができる。
【００４１】
（その他）
なお、バッファ回路の代わりにインバータ回路でリピータ回路を構成するとしてもよい。例えば、図３（ａ）に示されるように、リピータ回路２４１がインバータ回路で構成されているとする。この場合において、１段目のフィラーセル２２５に対する入力信号がリピータ回路２４１（インバータ回路）で整形されて出力される。このとき、入力信号の波形を反転させた信号が出力される。同様に、２段目のフィラーセル２２５に対する入力信号がリピータ回路２４１（インバータ回路）で整形されて出力される。このとき、入力信号の波形を反転させた信号が出力される。そして、２個のリピータ回路２４１（インバータ回路）を直列に利用することによって、バッファ回路のように利用する。
【００４２】
ただし、図３（ｂ）に示されるように、インバータ回路を経由することで、波形を反転した状態で遷移時間に遅延差が生じる。このため、１段目のフィラーセル２２５に対する入力信号と２段目のフィラーセル２２５に対する入力信号とでＤＵＴＹ比が同等になる。
【００４３】
これによって、高速インターフェースを必要とする外部の電子部品に対して、立ち上り側および立ち下り側の両側のエッジを使用して信号を出力することができる。
【００４４】
なお、バッファ回路の代わりに遅延回路でリピータ回路を構成するとしてもよい。例えば、図４（ａ）に示されるように、リピータ回路３４１が遅延回路で構成されているとする。また、リピータ回路３４２、３４３がバッファ回路またはインバータ回路で構成されているとする。ただし、インバータ回路で構成する場合は、偶数個をセットにして構成されている。
【００４５】
この場合において、信号配線１３１を経由して１段目のフィラーセル３２５に対する入力信号がリピータ回路３４２、リピータ回路３４１、リピータ回路３４３を経由する。
【００４６】
このとき、図４（ｂ）に示されるように、リピータ回路３４２を経由することで、入力信号の波形なまりを抑制する。リピータ回路３４３を経由することで、出力信号の波形なまりを抑制する。リピータ回路３４１（遅延回路）を経由することで、遅延させて信号を出力する。例えば、外部の電子部品との関係で設定された遅延条件を満たす遅延回路をリピータ回路として利用する。この場合において、外部の電子部品に対して、所定の遅延条件を満たす遅延量を持った信号を出力することができ、信号の波形なまりを抑制した信号を出力することができる。
【００４７】
なお、本発明に係わる半導体集積装置は、フルカスタムＬＳＩ（Large Scale Integration）、ＡＳＩＣ（Application Specific Integrated Circuit）などのようなセミカスタムＬＳＩ、ＦＰＧＡ（Field Programmable Gate Array）やＣＰＬＤ（Complex Programmable Logic Device）などのようなプログラマブル・ロジック・デバイス、動的に回路構成が書き換え可能なダイナミック・リコンフィギュラブル・デバイスに形成されるとしてもよい。
【００４８】
さらに、半導体集積装置の各機能をＬＳＩに形成する設計データは、ハードウェア記述言語によって記述されたプログラム（以下、ＨＤＬプログラムと呼称する。）としてもよい。さらに、ＨＤＬプログラムを論理合成して得られるゲート・レベルのネットリストとしてもよい。また、ゲート・レベルのネットリストに、配置情報、プロセス条件等を付加したマクロセル情報としてもよい。また、寸法、タイミング等が規定されたマスクデータとしてもよい。ここで、ハードウェア記述言語として、ＶＨＤＬ（Very high speed integrated circuit Hardware Description Language）、Ｖｅｒｉｌｏｇ−ＨＤＬ、ＳｙｓｔｅｍＣなどがある。
【００４９】
さらに、設計データは、コンピュータシステム、組み込みシステムなどのようなハードウェアシステムに読み取り可能な記録媒体に記録されているとしてもよい。さらに、記録媒体を介して他のハードウェアシステムに読み出されて実行されるとしてもよい。そして、これらの記録媒体を介して他のハードウェアシステムに読み取られた設計データが、ダウンロードケーブルを介して、プログラマブル・ロジック・デバイスにダウンロードされるとしてもよい。ここで、コンピュータシステム読み取り可能な記録媒体として、光学記録媒体（例えば、ＣＤ−ＲＯＭなど。）、磁気記録媒体（例えば、ハードディスクなど。）、光磁気記録媒体（例えば、ＭＯなど。）、半導体メモリ（例えば、メモリカードなど。）などがある。
【００５０】
または、設計データは、インターネット、ローカルエリアネットワークなどのようなネットワークに接続されているハードウェアシステムに保持されているとしてもよい。さらに、ネットワークを介して他のハードウェアシステムにダウンロードされて実行されるとしてもよい。そして、これらのネットワークを介して他のハードウェアシステムに取得された設計データが、ダウンロードケーブルを介して、プログラマブル・ロジック・デバイスにダウンロードされるとしてよい。ここで、ネットワークとして、地上放送網、衛星放送網、ＰＬＣ（Power Line Communication）、移動電話網、有線通信網（例えば、ＩＥＥＥ８０２．３など。）、無線通信網（例えば、ＩＥＥＥ８０２．１１など。）などがある。
【００５１】
または、設計データは、通電時にＦＰＧＡに転送され得るように、シリアルＲＯＭに記録しておくとしてもよい。そして、シリアルＲＯＭに記録された設計データは、通電時に、直接、ＦＰＧＡにダウンロードされるとしてもよい。
【００５２】
または、設計データは、通電時に、マイクロプロセッサによって生成されて、ＦＰＧＡにダウンロードされるとしてもよい。
【００５３】
なお、本発明に係わる半導体集積装置の開発プログラムが実行されるコンピュータシステムは、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＨＤＤ（Hard Disk Drive）、ネットワークインターフェースなどを備えるとしてもよい。さらに、ＨＤＤなどに、開発プログラムがインストールされており、開発プログラムが実行されることによって、半導体集積装置を開発するにあたっての各機能が実現されるとしてもよい。
【００５４】
なお、開発プログラムは、コンピュータシステム、組み込みシステムなどのようなハードウェアシステムに読み取り可能な記録媒体に記録されているとしてもよい。さらに、記録媒体を介して他のハードウェアシステムに読み出されて実行されるとしてもよい。これによって、本発明に係わる半導体集積装置を他のハードウェアシステムで開発することができる。ここで、コンピュータシステム読み取り可能な記録媒体として、光学記録媒体（例えば、ＣＤ−ＲＯＭなど。）、磁気記録媒体（例えば、ハードディスクなど。）、光磁気記録媒体（例えば、ＭＯなど。）、半導体メモリ（例えば、メモリカードなど。）などがある。
【００５５】
また、開発プログラムは、インターネット、ローカルエリアネットワークなどのようなネットワークに接続されているハードウェアシステムに保持されているとしてもよい。さらに、ネットワークを介して他のハードウェアシステムにダウンロードされて実行されるとしてもよい。これによって、本発明に係わる半導体集積装置を他のハードウェアシステムで開発することができる。ここで、ネットワークとして、地上放送網、衛星放送網、ＰＬＣ、移動電話網、有線通信網（例えば、ＩＥＥＥ８０２．３など。）、無線通信網（例えば、ＩＥＥＥ８０２．１１など。）などがある。
【産業上の利用可能性】
【００５６】
本発明は、機能ブロックを多数搭載したシステムＬＳＩなどとして、特に、機能ブロックを迂回することによって長くなった信号配線に流れる信号の波形なまりを抑制することができるシステムＬＳＩなどとして、利用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明に係わる実施の形態におけるシステムＬＳＩの迂回配線の概略を示す図である。
【図２】（ａ）は、本発明に係わる実施の形態におけるフィラーセルの概略を示す図であり、（ｂ）は、そのフィラーセルに対する入出力信号の波形を示す図である。
【図３】（ａ）は、本発明に係わる実施の形態の変形例におけるフィラーセルの概略を示す図であり、（ｂ）は、そのフィラーセルに対する入出力信号の波形を示す図である。
【図４】（ａ）は、本発明に係わる実施の形態の変形例におけるフィラーセルの概略を示す図であり、（ｂ）は、そのフィラーセルに対する入出力信号の波形を示す図である。
【符号の説明】
【００５８】
１００  システムＬＳＩ
１１０  ＬＳＩ内部回路配置領域
１１１  ＬＳＩ内部回路
１１３  機能ブロック
１２０  入出力端子配置領域
１２１  空き領域
１２２  入出力端子
１２３  入出力端子
１２５  フィラーセル
１３０  信号配線
１３１  信号配線
１３２  信号配線
１３３  信号配線
１４０  リピータ回路配置領域
１４１  リピータ回路
１５０  フィラーセル配置領域
【図１】
2008021947.tif 000003
【図２】
2008021947.tif 000004
【図３】
2008021947.tif 000005
【図４】
2008021947.tif 000006