(57)【要約】【課題】アンバランスな特性を有するセンスアンプを検出する。【解決手段】アンバランスな特性を有するセンスアンプを検出する半導体記憶装置の試験方法において，試験対象のセンスアンプに接続される第１のビット線の第１のメモリセルに通常動作時のＨ，Ｌレベルとは異なる中間電位をリストアして，第１のメモリセルに実効的にキャパシタ容量が小さい場合の電荷量を蓄積させ，その後，第１のメモリセルのデータを読み出して，読み出しデータの誤りの有無からセンスアンプの誤動作の有無をチェックする。ビット線に中間電位を生成するために第１のメモリセルを選択してセンスアンプを活性化した後，ビット線対をセンスアンプから切り離した状態で，異なるワード線を多重選択しその反転データによりビット線電位を中間電位にする。【選択図】図６
2008059687.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と，複数のビット線対と，前記ワード線とビット線との交差位置に配置された複数のメモリセルと，前記ビット線対に接続され当該ビット線対の電位差を増幅する複数のセンスアンプとを有するメモリセルアレイと，
前記ビット線対を対応するセンスアンプに接続するビット線トランスファゲートを制御するビット線トランスファ制御回路と，
前記ワード線を選択するワード線選択回路とを有し，
試験モードにおいて，
前記ワード線選択回路が，試験対象のセンスアンプに接続される第１のビット線の第１のメモリセルに対応する第１のワード線を選択し，前記センスアンプが活性化されて前記第１のビット線が第１又は第２の電位に増幅され，
その後，前記ビット線トランスファ制御回路が，前記第１のビット線を前記センスアンプから切り離した状態で，前記ワード線選択回路が，前記第１のビット線上の第２のメモリセルであって第１のメモリセルとは反対のデータが記憶されている第２のメモリセルの第２のワード線を多重選択して前記第１のビット線の電位を中間電位にし，第１のワード線を非選択状態に戻して前記中間電位を第１のメモリセルに書き込み，
その後，プリチャージしてから，前記第１のメモリセルのデータを読み出すことを特徴とする半導体記憶装置。  
【請求項２】
請求項１において，
前記試験対象のセンスアンプに接続される第１のビット線の対にその電位レベルを反転するクロストークを与える特定のデータパターンを，前記第１のビット線対に隣接する第２のビット線対と前記第１のワード線に属する第２のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込んだ後に，前記第１のメモリセルに前記中間電位をリストアし，その後，前記第１のメモリセルのデータを読み出して読み出しデータの誤りの有無がチェックされることを特徴とする半導体記憶装置。
【請求項３】
請求項１において，
前記試験対象のセンスアンプに接続される第１のビット線の対にその電位レベルを反転するクロストークを与える特定のデータパターンを，前記第１のビット線対に隣接する第２及び第３のビット線対と前記第１のワード線に属する第２及び第３のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込んだ後に，前記第１のメモリセルに前記中間電位をリストアし，その後，前記第１のメモリセルのデータを読み出して読み出しデータの誤りの有無をチェックすることを特徴とする半導体記憶装置。
【請求項４】
請求項１において，
前記読み出したデータに誤りが検出された時は，前記第１のビット線の対が，冗長ビット線対に置き換えられることを特徴とする半導体記憶装置。
【請求項５】
請求項１において，
前記読み出したデータに誤りが検出された時は，前記第１のビット線の対に加えて，当該第１のビット線の対に接続されるセンスアンプの反対側のビット線の対も，冗長ビット線対に置き換えられることを特徴とする半導体記憶装置。
【請求項６】
請求項１において，
前記メモリセルアレイは，冗長ワード線と冗長ビット線対とを有し，単ビット不良時に冗長ワード線への置き換えが行われ，複数ビット不良の時に冗長ビット線への置き換えが行われ，
前記試験モードにおいて，前記第１のメモリセルの読み出しデータの誤りの有無をチェックしたあと，前記第１のワード線と異なるワード線を選択するコマンドを試験装置から受信し，そのコマンドに係わらず前記第１のワード線の選択状態を維持して，第１のメモリセルのデータを読み出す動作を繰り返すことを特徴とする半導体記憶装置。
【請求項７】
請求項１において，
前記メモリセルアレイは，２つのビット線対でセンスアンプを共有する構成を有し，さらに，冗長ビット線対を有し，
前記試験モードにおいて，前記試験対象のセンスアンプに接続される一方のビット線対で不良が検出されたら，当該センスアンプの反対側のビット線対でも不良が存在するという試験結果が試験装置に与えられ，前記試験対象のセンスアンプに接続される両側のビット線対が前記冗長ビット線対に置き換えられることを特徴とする半導体記憶装置。
【請求項８】
複数のワード線と，複数のビット線対と，前記ワード線とビット線との交差位置に配置された複数のメモリセルと，前記ビット線対に接続され当該ビット線対の電位差を増幅する複数のセンスアンプとを有するメモリセルアレイを有し，
試験モードにおいて，
前記試験対象のセンスアンプに接続される第１のビット線の対にその電位レベルを反転するクロストークを与える特定のデータパターンを，前記第１のビット線対に隣接する第２及び第３のビット線対と前記第１のワード線に属する第２及び第３のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込み，
その後に，前記第１のメモリセルに前記センスアンプにより増幅される第１又は第２の電位の中間電位をリストアし，
その後，前記第１のメモリセルのデータを読み出して読み出しデータの誤りの有無をチェックすることを特徴とする半導体記憶装置。
【請求項９】
複数のワード線と，複数のビット線対と，前記ワード線とビット線との交差位置に配置された複数のメモリセルと，前記ビット線対に接続され当該ビット線対の電位差を増幅する複数のセンスアンプとを有するメモリセルアレイと，
前記ビット線対を対応するセンスアンプに接続するビット線トランスファゲートを制御するビット線トランスファ制御回路と，
前記ワード線を選択するワード線選択回路とを有する半導体記憶装置の試験方法において，
前記ワード線選択回路に，試験対象のセンスアンプに接続される第１のビット線の第１のメモリセルに対応する第１のワード線を選択させ，前記センスアンプを活性化して前記第１のビット線を第１又は第２の電位に増幅する工程と，
その後，前記ビット線トランスファ制御回路により前記第１のビット線を前記センスアンプから切り離した状態で，前記ワード線選択回路に，前記第１のビット線上の第２のメモリセルであって第１のメモリセルとは反対のデータが記憶されている第２のメモリセルの第２のワード線を多重選択させて前記第１のビット線の電位を中間電位にし，第１のワード線を非選択状態に戻して前記中間電位を第１のメモリセルに書き込む工程と，
その後，プリチャージしてから，前記第１のメモリセルのデータを読み出す工程とを有する半導体記憶装置の試験方法。
【請求項１０】
複数のワード線と，複数のビット線対と，前記ワード線とビット線との交差位置に配置された複数のメモリセルと，前記ビット線対に接続され当該ビット線対の電位差を増幅する複数のセンスアンプとを有するメモリセルアレイを有する半導体記憶装置の試験方法において，
前記試験対象のセンスアンプに接続される第１のビット線の対にその電位レベルを反転するクロストークを与える特定のデータパターンを，前記第１のビット線対に隣接する第２及び第３のビット線対と前記第１のワード線に属する第２及び第３のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込む工程と，
その後に，前記第１のメモリセルに前記センスアンプにより増幅される第１又は第２の電位の中間電位をリストアする工程と，
その後，前記第１のメモリセルのデータを読み出して読み出しデータの誤りの有無をチェックする工程とを有することを特徴とする半導体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体記憶装置の試験方法及びその半導体記憶装置に関し，特に，特性がアンバランスなセンスアンプを検出可能にする試験方法及びその半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置のうち，ダイナミックＲＡＭ（ＤＲＡＭ）や内部で自動リフレッシュ動作する疑似ＳＲＡＭは，大容量化と微細化に伴って，プロセス不良に起因しないメモリセルやセンスアンプの不良が発生するという問題点に直面してきている。
【０００３】
大容量化及び微細化に伴い，メモリセルの容量が小さくなる傾向にあり，隣接するビット線間の容量が大きくなる傾向にある。そして，メモリセル間のばらつきが大きくなり，センスアンプのアンバランスな特性が顕著になる。センスアンプの特性のアンバランスとは，入出力を交差接続した１対のＣＭＯＳインバータからなるセンスアンプにおいて，Ｐチャネルトランジスタ対の間の特性が不均一，Ｎチャネルトランジスタ対の間の特性が不均一になることを意味する。素子の微細化は，特定のトランジスタ素子に欠陥が偏在する確率を高めるため，製造プロセスに起因せずにトランジスタ素子間の特性がばらつくことを招いてしまう。
【０００４】
ＤＲＡＭの場合，メモリセルのキャパシタに電荷を蓄積するか蓄積しないかで，データの１と０を記憶する。そして，キャパシタに蓄積した電荷はリーク電流によって時間の経過と共に消失する。したがって，ＤＲＡＭでは，所定の周期毎にメモリセルを読み出して再度同じデータを再書き込みするリフレッシュ動作が行われる。大容量化及び微細化に伴ってメモリセルの容量が小さくなると，リーク電流による蓄積した電荷の消失が短時間で生じるため，リフレッシュ動作の周期を短くする必要性がでてくる。但し，リフレッシュ動作の周期を短くすることは消費電力の増大を招くので好ましくない。
【０００５】
そこで，セルのキャパシタ容量が小さくリーク電流が大きいメモリセルは，蓄積電荷が短時間で消失するので，リフレッシュ動作試験により不良ビットとしてリジェクト（除外）することが行われる。
【０００６】
以下の特許文献１には，リフレッシュ動作試験において，セルのキャパシタ容量を擬似的に小さくして動作試験を行うことが記載されている。この特許文献には，一つのワード線を選択してセンスアンプを活性化してビット線対を増幅した後，センスアンプを非活性化した状態で他のワード線を選択して，ビット線に中間電位を発生させている。
【０００７】
また，テストモード時にワード線の駆動レベルを通常動作時よりも低くしてメモリセルに中間電圧を書き込み，センスアンプのマージンのチェックを行うことが特許文献２に記載されている。
【特許文献１】国際公開，ＷＯ  ２００４／０７９７４５  Ａ１
【特許文献２】特開平０４−００１９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述のとおり，ＤＲＡＭの大容量化と微細化に伴ってセンスアンプのアンバランス特性の問題がでてきた。センスアンプは１対のＣＭＯＳインバータからなるラッチ回路であり，Ｐチャネルトランジスタ対，Ｎチャネルトランジスタ対にアンバランスな特性が存在すると，メモリセルのキャパシタの電荷により変化したビット線対の電位差が十分に大きくない場合は，その電位差を正しく検出することができなくなる。
【０００９】
上記の特許文献２で示されているようなセンスアンプの動作マージンが不十分になるような深刻な不良がなくても，センスアンプにわずかなアンバランスの特性があると，メモリセルのキャパシタ容量が小さく隣接ビット線や隣接センスアンプから悪影響をうけるデータパターンが存在する場合は，センスアンプの動作不良が生じることが判明してきた。
【００１０】
つまり，ＤＲＡＭのメモリセルアレイにおいて，ビット線は隣接するビット線と容量結合されていて，センスアンプも隣接するセンスアンプと容量結合されている。したがって，読み出し動作において，センスアンプの動作は隣接ビット線や隣接センスアンプの電位の変化の影響を受け，隣接コラムのデータが最悪の組合せの時に最大の影響をうけて誤動作の確率が高くなる。また，メモリセルのキャパシタ容量が小さい場合には，上記のセンスアンプの誤動作の確率が高くなる。さらに，センスアンプがわずかではあるがアンバランスな特性を有している場合であって，隣接ビット線や隣接センスアンプからの容量結合によるクロストークノイズが発生し，メモリセルのキャパシタ容量が小さい場合には，センスアンプの誤動作を招く。
【００１１】
前述のとおり，リフレッシュ動作試験では，キャパシタ容量が小さく且つリーク電流が大きいメモリセルについては，動作不良として検出することができるが，キャパシタ容量が小さくてもリーク電流が小さい場合は検出できない場合がある。そのようなメモリセルがアンバランスな特性を有するセンスアンプと組み合わさると，最悪のデータの組合せの時に動作不良を生じる。よって，何らかの方法によりアンバランスな特性を有するセンスアンプをリジェクトすることが必要になる。
【００１２】
そこで，本発明の目的は，読み出し動作不良を招く可能性のあるアンバランスな特性のセンスアンプを検出することができる半導体記憶装置の試験方法及びその半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために，本発明の第１の側面によれば，アンバランスな特性を有するセンスアンプを検出する半導体記憶装置の試験方法において，試験対象のセンスアンプに接続される第１のビット線の第１のメモリセルに通常動作時のＨ，Ｌレベルとは異なる中間電位をリストアして，第１のメモリセルに実効的にキャパシタ容量が小さい場合の電荷量を蓄積させ，その後，第１のメモリセルのデータを読み出して，読み出しデータの誤りの有無からセンスアンプの誤動作の有無をチェックする。
【００１４】
第１のメモリセルに中間電位をリストアするために，第１のメモリセルの第１のワード線を選択しセンスアンプを活性化し，その後，当該第１のメモリセルの第１のビット線とセンスアンプとを切り離した状態で，前記第１のビット線上の第２のメモリセルであって第１のメモリセルとは反対のデータが記憶されている第２のメモリセルの第２のワード線を多重選択して第１のビット線の電位を中間電位にし，第１のワード線を非選択状態に戻して前記中間電位を第１のメモリセルに書き込む。これにより，第１のメモリセルは実効的にキャパシタ容量が小さい場合の電荷量を蓄積することになる。その後，第１のワード線を選択してセンスアンプを活性化して第１のメモリセルのデータを読み出して，読み出しデータの誤りの有無をチェックすれば，アンバランスな特性を有するセンスアンプを検出することができる。
【００１５】
上記の第１の側面によれば，ワード線を多重選択する機能とビット線をセンスアンプから切り離す機能があれば，通常とは異なるワード線電位を生成したりする必要はなく，確実且つ正確な中間電位を生成することができ，特性がアンバランスなセンスアンプを検出することができる。
【００１６】
上記の第１の側面において，好ましい態様によれば，試験対象のセンスアンプの第１のビット線の対に電位レベルを反転するクロストーク（カップリングノイズ）を与える特定のデータパターンを，第１のビット線対に隣接する第２のビット線対と前記第１のワード線に属する第２のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込んだ後に，第１のメモリセルに前記中間電位をリストアし，その後，第１のメモリセルのデータを読み出して読み出しデータの誤りの有無をチェックする。
【００１７】
第１のビット線対に隣接する第２のビット線対に加えて反対側に隣接する第３のビット線対に属する第３のメモリセルにも前記特定のデータパターンを書き込んでもよい。
【００１８】
上記のような第１のメモリセルに隣接する第２〜第４のメモリセルに特定のデータパターンを記憶することで，第１のビット線対にその電位レベルを反転するクロストークを与えることができ，最悪条件で誤動作するセンスアンプの検出が可能になる。
【００１９】
上記の第１の側面において，好ましい態様によれば，冗長ワード線と冗長ビット線対とを有し，単ビット不良時に冗長ワード線への置き換えが行われ，複数ビット不良の時に冗長ビット線への置き換えが行われるメモリ構成において，第１のメモリセルの読み出しデータの誤りの有無をチェックしたあと，前記第１のワード線と異なるワード線を選択するコマンドを試験装置から受信し，そのコマンドに係わらず前記第１のワード線の選択状態を維持して，第１のメモリセルのデータを読み出す動作を繰り返す。
【００２０】
この好ましい態様の方法によれば，試験に対応するコマンドを発行して読み出しデータから誤動作を検出する試験装置に，第１のビット線に複数の不良セルが存在することを知らせることができ，第１のビット線の対を冗長ビット線対に置き換えさせることができ，第１のビット線に接続されるセンスアンプを置き換えることができる。第１のビット線に単一の不良セルしか存在しない場合は，第１のワード線を冗長ワード線に置き換えることが行われる可能性があり，その場合は不良センスアンプのリジェクトはできなくなるので，その可能性をなくすことが必要である。
【００２１】
上記の第１の側面において，好ましい態様によれば，冗長ワード線と冗長ビット線対とを有し，単ビット不良時に冗長ワード線への置き換えが行われ，複数ビット不良の時に冗長ビット線への置き換えが行われるメモリ構成において，第１のメモリセルの読み出しデータを記憶する読み出しデータレジスタを有し，前記第１のワード線と異なるワード線を選択するコマンドを試験装置から受信して，前記読み出しデータレジスタから記憶している第１のメモリセルの読み出しデータを出力する。
【００２２】
この好ましい態様によっても，動作不良が検出されたセンスアンプに接続されるビット線対に複数の不良を発生させることができ，試験装置にコラム冗長を行わせることができる。
【００２３】
上記の第１の側面において，好ましい態様によれば，２つのビット線対が共通のセンスアンプに接続されるシェアードセンスアンプタイプのメモリにおいて，第１のメモリセルの読み出しデータの誤りを検出したあと，試験対象のセンスアンプに接続される第１のビット線の対とは反対側の第５のビット線対のメモリセルへの読み出し動作試験では，第１のメモリセルに対する誤り検出結果をその試験結果とする。つまり，上記した好ましい態様の，異なるワード線選択コマンドにかかわらず第１のワード線の選択を継続する方法，または，異なるワード線選択コマンドにかかわらず読み出しデータレジスタから第１のメモリセルのデータを出力する方法により，反対側の第５のビット線対のメモリセルへの読み出し動作試験では，第１のメモリセルの誤り検出結果を試験装置に与えることができる。
【００２４】
この好ましい態様の方法によれば，２つのビット線対でセンスアンプが共有される場合には，試験対象のセンスアンプに接続される一方のビット線対で不良が検出されたら，反対側のビット線対でも不良が存在するという試験結果を試験装置に与えて，試験対象のセンスアンプの両側のビット線対が冗長ビット線対に置き換えられるようにする。その結果，動作不良をおこしたセンスアンプが使用されないようにすることができる。
【００２５】
上記の目的を達成するために，本発明の第２の側面によれば，複数のワード線と，複数のビット線対と，前記ワード線とビット線との交差位置に配置された複数のメモリセルと，前記ビット線対に接続され当該ビット線対の電位差を増幅する複数のセンスアンプとを有するメモリセルアレイと，
前記ビット線対を対応するセンスアンプに接続するビット線トランスファゲートを制御するビット線トランスファ制御回路と，
前記ワード線を選択するワード線選択回路とを有し，
試験モードにおいて，
前記ワード線選択回路が，試験対象のセンスアンプに接続される第１のビット線の第１のメモリセルに対応する第１のワード線を選択し，前記センスアンプが活性化されて前記第１のビット線が第１又は第２の電位に増幅され，
その後，前記ビット線トランスファ制御回路が，前記第１のビット線を前記センスアンプから切り離した状態で，前記ワード線選択回路が，前記第１のビット線上の第２のメモリセルであって第１のメモリセルとは反対のデータが記憶されている第２のメモリセルの第２のワード線を多重選択して前記第１のビット線の電位を中間電位にし，第１のワード線を非選択状態に戻して前記中間電位を第１のメモリセルに書き込み，
その後，プリチャージしてから，前記第１のメモリセルのデータを読み出すことを特徴とする半導体記憶装置である。  
【００２６】
上記の目的を達成するために，本発明の第３の側面によれば，複数のワード線と，複数のビット線対と，前記ワード線とビット線との交差位置に配置された複数のメモリセルと，前記ビット線対に接続され当該ビット線対の電位差を増幅する複数のセンスアンプとを有するメモリセルアレイを有し，
試験モードにおいて，
前記試験対象のセンスアンプに接続される第１のビット線の対にその電位レベルを反転するクロストークを与える特定のデータパターンを，前記第１のビット線対に隣接する第２及び第３のビット線対と前記第１のワード線に属する第２及び第３のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込み，
その後に，前記第１のメモリセルに前記センスアンプにより増幅される第１又は第２の電位の中間電位をリストアし，
その後，前記第１のメモリセルのデータを読み出して読み出しデータの誤りの有無をチェックすることを特徴とする半導体記憶装置である。  
【発明の効果】
【００２７】
本発明によれば，アンバランスな特性を有するセンスアンプの存在を検出することができ，検出されたセンスアンプに接続されるビット線対を冗長ビット線対に置き換えることで歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００２８】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２９】
図１は，本実施の形態におけるダイナミック型半導体記憶装置の構成図である。通常メモリ領域１０は，複数のワード線ＷＬと複数のビット線対ＢＬ，／ＢＬと，それらの交差部に配置される複数のメモリセルＭＣを有するセルアレイＣＡ０〜ＣＡ３と，ビット線対に接続されるセンスアンプ列ＳＡ０〜ＳＡ４とを有する。センスアンプ列ＳＡ０〜ＳＡ４は，各セルアレイＣＡ０〜ＣＡ３の両側に配置され，両側のセルアレイのビット線対で共有される。
【００３０】
通常メモリ領域１０に加えて，不良ビット線対を置き換えるための冗長ビット線対を有する冗長コラム領域１２と，不良ワード線を置き換えるための冗長ワード線を有する冗長ワード領域１４とが設けられ，不良ビットを救済可能になっている。
【００３１】
ワード線選択回路１６が，複数のワード線ＷＬから１本のワード線を選択し，ビット線トランスファ信号ＢＴにより，選択されたワード線に対応するビット線対とセンスアンプとの接続と切り離しとを制御する。このビット線トランスファ信号ＢＴの電位がビット線トランスファゲート制御回路２２により生成され，読み出し動作，書き込み動作，及び試験モードにおいて，それぞれに対応する電位に制御される。
【００３２】
コラム選択回路１８が，複数のビット線対から１組のビット線対を選択し，選択されたビット線対に接続されたセンスアンプ出力が，入出力回路２０を経由して出力される。また，入力データが入出力回路２０を経由して選択されたビット線対に供給される。
【００３３】
図１の半導体記憶装置の動作によれば，プリチャージ状態から，第１のコマンドＣＭＤ１に応答して，セルアレイ制御回路２４がワード線選択回路１６に新たなワード線の選択をさせる。ワード線ＷＬが選択電位に駆動されると，メモリセルＭＣに蓄積された電荷により，ビット線対のメモリセル側のビット線の電位がわずかに変動する。この状態でビット線トランスファゲートが導通しビット線対とセンスアンプとが接続されている。そして，センスアンプが活性化されて，ビット線対の電位差が増幅され，ビット線対がＨレベルとＬレベルに駆動される。この第１のコマンドＣＭＤ１は，ＳＤＲＡＭにおけるアクティブコマンドに対応する。
【００３４】
次に，第２のコマンドＣＭＤ２に応答して，コラム選択回路１８がビット線対を選択し，対応するセンスアンプの出力が入出力回路２０に出力される。そして，入出力回路２０が所定のタイミングで出力されたデータ信号を入出力端子ＤＱから出力する。または，入出力端子ＤＱに入力されたデータ信号が，選択されたビット線対のセンスアンプに導かれる。この第２のコマンドＣＭＤ２は，ＳＤＲＡＭにおけるリード，ライトコマンドに対応する。
【００３５】
最後に，第３のコマンドＣＭＤ３に応答して，ワード線が非選択状態にされ，ビット線対とセンスアンプがプリチャージされる。第３のコマンドＣＭＤ３はプリチャージコマンドに対応する。
【００３６】
また，擬似ＳＲＡＭの場合は，１回の外部入力コマンドに対して，内部で自動的に３つのコマンドＣＭＤ１，２，３を時系列に発生させている。
【００３７】
図２は，本実施の形態における半導体記憶装置の詳細回路図である。図２には，３つのビット線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３と，それに対応する３つのセンスアンプＳＡ１〜ＳＡ３が示されている。ビット線対とセンスアンプとは，ビット線トランスファゲートＢＴ１〜ＢＴ３を介して接続される。そして，ビット線対とワード線ＷＬとの２つの交差位置のうち一方の位置に，トランジスタとキャパシタからなるメモリセルＭＣ１〜ＭＣ３が配置される。
【００３８】
センスアンプＳＡ１は，ＰチャネルトランジスタＰ１とＮチャネルトランジスタＱ１とからなる第１のＣＭＯＳインバータと，トランジスタＰ２，Ｑ２とからなる第２のＣＭＯＳインバータとを入出力端子で交差接続したラッチ回路である。他のセンスアンプも同様の構成である。そして，ＰチャネルトランジスタＰ１，Ｐ２の共通ノードがセンスアンプ活性化トランジスタＰＡを介してセル電源Ｖｉｉに接続され，ＮチャネルトランジスタＱ１，Ｑ２の共通ノードがセンスアンプ活性化トランジスタＱＡを介してグランド電源に接続され，これらのセンスアンプ活性化トランジスタのゲートにセンスアンプ活性化信号ＰＳＡ（Ｌレベル），ＮＳＡ（Ｈレベル）が印加されると，センスアンプが活性化される。
【００３９】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３がプリチャージレベルＶｉｉ／２にプリチャージされている状態で，ワード線ＷＬが選択されてＨレベルに駆動されると，Ｌレベルを記憶しているメモリセルＭＣ１，２，３により，ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３が共にわずかに低下する。このビット線の電位が，導通状態のビット線トランスファゲートＢＴ１，２，３を介してセンスアンプＳＡ１，２，３に伝えられる。その状態で，センスアンプ活性化信号ＰＳＡ，ＮＳＡが駆動されると，各センスアンプがビット線対の電位差を増幅して両ビット線を電源Ｖｉｉレベルとグランドレベルとに駆動する。
【００４０】
図２の回路図から明らかなとおり，隣接するビット線対ＢＬ１，／ＢＬ１とＢＬ２，／Ｂ２のうち，ビット線／ＢＬ１，ＢＬ２とが隣接して配置され，両者は寄生容量によるカップリングノイズを互いに与える。たとえば，センスアンプＳＡ２の駆動によりビット線ＢＬ２がＨ側に駆動されると，それによるノイズがビット線／ＢＬ１に伝わり，ビット線／ＢＬ１の電位が上昇する。したがって，センスアンプＳＡ１の駆動動作がアンバランス特性により遅れると，ビット線対ＢＬ１，／ＢＬ１間の電位差が小さくなり，センスアンプＳＡ１の誤動作の原因になる。
【００４１】
また，隣接するセンスアンプＳＡ１，ＳＡ２の間も寄生容量によるカップリングノイズを互いに与えることになる。したがって，上記と同様の理由により，センスアンプの誤動作の原因になる。
【００４２】
図３，図４は，本実施の形態におけるテストパターンを説明する図である。図３，図４には，４つのビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４と，ワード線ＷＬ１と，それらの交差位置のメモリセルＭＣ１〜ＭＣ４と，奇数ビット線対に接続されるセンスアンプＳＡ１，ＳＡ３と，偶数ビット線対に接続されるセンスアンプＳＡ２，ＳＡ４とが示されている。そして，センスアンプＳＡ２，ＳＡ４には，それらに対応するビット線対の電圧波形が示されている。いずれも，センスアンプＳＡ２が試験対象のセンスアンプであり，メモリセルＭＣ２を読み出したときの読み出しデータについて誤りがチェックされる。
【００４３】
図３では，センスアンプＳＡ２の誤動作を誘発する特定のテストパターンとしてメモリセルＭＣ１〜ＭＣ４に，Ｌ，Ｌ，Ｈ，Ｌのデータが記憶されている。まず，ワード線ＷＬ１が選択電位に駆動されると，各メモリセルのデータに対応してビット線対に微少な電位差が生成される。メモリセルに接続されるビット線の電位が変化し，接続されないビット線の変化しない電位はレファレンス電位として機能する。
【００４４】
そして，両側のセンスアンプアンプＳＡ１〜ＳＡ４が活性化されると，（１）センスアンプＳＡ１によりビット線／ＢＬ１がＬレベルに駆動され，寄生容量Ｃｐ１を介して，レファレンス電位を有する隣接ビット線ＢＬ２にノイズが与えられ，そのレファレンスレベルが低下する（センスアンプＳＡ２内の波形／ＢＬ２参照）。また，（２）センスアンプアンプＳＡ３によりビット線／ＢＬ３がＨレベルに駆動されると，寄生容量Ｃｐ２を介して，レファレンス電位を有する隣接ビット線ＢＬ４にノイズが与えられてレファレンスレベルが上昇する。そして，（３）センスアンプＳＡ４から隣接するセンスアンプＳＡ２のビット線／ＢＬ２側のノードに寄生容量Ｃｐ３を介してノイズが与えられて，Ｌレベルのはずのビット線／ＢＬ２の電位が上昇する。
【００４５】
上記のように隣接ビット線と隣接センスアンプからのカップリングノイズが最悪のパターンになると，ターゲットのメモリセルＭＣ２のビット線対のうち，ビット線ＢＬ２はＬレベル側に引き下げられ，ビット線／ＢＬ２はＨレベル側に引き上げられる。そして，センスアンプＳＡ２がアンバランスな特性を有していると，ビット線対ＢＬ２，／ＢＬ２を逆方向に駆動し，逆データを読み出す誤動作をする。この場合に，メモリセルＭＣ２のセルキャパシタの容量が小さいと，上記誤動作の確率が高くなる。
【００４６】
図４では，センスアンプＳＡ２の誤動作を誘発する特定のテストパターンとしてメモリセルＭＣ１〜ＭＣ４に，Ｈ，Ｈ，Ｌ，Ｈのデータが記憶される。このテストパターンの時も，図３と同様に，隣接ビット線間の寄生容量と隣接センスアンプ間の寄生容量によるカップリングノイズでセンスアンプＳＡ２の誤動作を生じる。
【００４７】
すなわち，ワード線ＷＬ１を選択電位に駆動したあと，センスアンプＳＡ１〜ＳＡ４を活性化すると，（１）センスアンプＳＡ１によりビット線／ＢＬ１がＨレベル側に駆動され，それが寄生容量Ｃｐ１を介してビット線ＢＬ２にノイズを与えて，ビット線ＢＬ２の電位が上昇する。また，（２）センスアンプアンプＳＡ３によりビット線／ＢＬ３がＬレベル側に駆動されると，寄生容量Ｃｐ２を介してビット線ＢＬ４にノイズを与えて，その電位が低下する。そして（３）センスアンプアンプＳＡ４の速い動作によりビット線ＢＬ４がＬレベル側に駆動され，寄生容量Ｃｐ３を介して隣接センスアンプＳＡ２のビット線／ＢＬ２のノードにノイズを与える。その結果，センスアンプアンプＳＡ２によるビット線対／ＢＬ２，ＢＬ２のレベルが反転し，逆データが読み出される。この場合も，メモリセルＭＣ２のセルキャパシタの容量が小さいと，誤動作の確率が高くなる。
【００４８】
本実施の形態における試験方法では，アンバランスな特性を有するセンスアンプを検出するために，上記の隣接ビット線とセンスアンプから受ける干渉が大きい特定のテストパターンを書き込んだ状態で，ターゲットのメモリセルＭＣ２のデータを読み出し，誤ったデータが読み出されないかをチェックする。
【００４９】
さらに，メモリセルＭＣ２のセルキャパシタの容量が小さい場合に，センスアンプのアンバランスな特性と相まって，誤動作が生じる。
【００５０】
そこで，上記の特定のテストパターンを書き込むことに加えて，ターゲットのメモリセルＭＣ２には通常のセンスアンプの駆動レベル（Ｖｉｉとグランド）よりも，プリチャージレベル（Ｖｉｉ／２）に近い中間電位を書き込む。中間電位を書き込むことにより，実効的にセルキャパシタの容量が小さい場合を再現することができる。つまり，中間電位を書き込むことで，ターゲットのメモリセルを読み出すとき，ワード線ＷＬ１選択時におけるビット線の電位の変化量を小さくすることができる。この現象は，容量が小さいセルキャパシタに通常のレベル（Ｖｉｉとグランド）を書き込んだ場合と同等である。
【００５１】
図５は，本実施の形態におけるメモリセルへの中間電位をリストアする方法を説明する波形図である。図６，図７は，本実施の形態におけるメモリセルへの中間電位をリストアする場合の各メモリセルのデータとメモリ回路とを示す図である。図６，図７の特定のテストパターンは，前述の図３，４に対応する。また，図５中のビット線／ＢＬ２の中間電位が図３，図６に対応し，ビット線ＢＬ２の中間電位が図４，図７に対応する。
【００５２】
図６において，ターゲットのワード線ＷＬ１には，４つのメモリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１が接続され，メモリセルＭＣ２１がターゲットのメモリセルであり，センスアンプアンプＳＡ２が試験対象のセンスアンプである。これらの４つのメモリセルには，図３と同様に，Ｌ，Ｌ，Ｈ，Ｌのデータが書き込まれている。一方，ターゲットのメモリセルＭＣ２１と同じビット線／ＢＬ２に接続されるメモリセルＭＣ２２，ＭＣ２５，ＭＣ２６には，ターゲットのメモリセルＭＣ２１と逆のデータ（Ｈレベル）が書き込まれている。他方，ターゲット以外のメモリセルＭＣ１１，ＭＣ３１，ＭＣ４１と同じビット線に接続されるメモリセルＭＣ１２，ＭＣ１５，ＭＣ１６，ＭＣ３２，ＭＣ３５，ＭＣ３６，ＭＣ４２，ＭＣ４５，ＭＣ４６には，メモリセルＭＣ１１，ＭＣ３１，ＭＣ４１と同じデータが記憶されている。
【００５３】
以下では，ターゲットのメモリセルＭＣ２１のワード線ＷＬ１をターゲットワード線ＴＷＬと称する。また，ターゲットのメモリセルＭＣ２１と同じビット線／ＢＬ２に接続されるメモリセルＭＣ２２，ＭＣ２５，ＭＣ２６のワード線ＷＬ２，ＷＬ５，ＷＬ６を，ディスターブワード線ＤＷＬと称する。
【００５４】
次に，図５を参照して，ターゲットメモリセルＭＣ２１に中間電位をリストアする（書き込む）方法を説明する。図中，５つの電源は，外部電源ＶＤＤ，グランド電源ＶＳＳ，昇圧電源ＶＰＰ，セル電源Ｖｉｉ，ワード線の非選択電位電源ＶＮＮ（負電圧）である。図５では，第１の試験モード期間Ｔ１でメモリセルＭＣ２１に中間電位がリストアされ，その後の読み出し期間Ｔ２でメモリセルＭＣ２１が読み出される。
【００５５】
図６の特定テストパターンが書き込まれた場合について説明する。特定パターンが書き込まれた後，第１の試験モード期間Ｔ１では，プリチャージ状態で，ターゲットワード線ＴＷＬが選択電位の昇圧電源ＶＰＰまで駆動される。それにより，ビット線／ＢＬ２がプリチャージレベルＶｉｉ／２からわずかに低下する。このとき，ビット線トランスファ信号ＢＴが電源ＶＤＤレベルにあり，ビット線対がセンスアンプに接続されているので，このビット線／ＢＬ２のレベル低下はセンスアンプに伝えられる。そして，一旦ビット線トランスファ信号ＢＴを低下させてセンスアンプをビット線から分離させた状態で，センスアンプが活性化される（ＰＳＡ，ＮＳＡ）。これにより，センスアンプが２つのノードを増幅し，ノードＢＬ２をＨレベルにノード／ＢＬ２をＬレベルに駆動する。この状態でビット線トランジスタ信号ＢＴが昇圧電源ＶＰＰレベルまで上昇して，センスアンプとビット線対が完全に接続され，ビット線対ＢＬ２，／ＢＬ２のレベルも完全にＨレベルとＬレベルに駆動される。以上が期間Ｔ１１の動作である。
【００５６】
次に，中間電位生成期間Ｔ１２では，ターゲットワード線ＴＷＬを選択電位に維持した状態で，ビット線トランスファ信号ＢＴがグランドＶＳＳに駆動され，ビット線対がセンスアンプから切り離される。つまり，ビット線対がフローティング状態にされる。この状態で，ディスターブワード線ＤＷＬ（ＷＬ２，ＷＬ５，ＷＬ６）を順次または一斉に選択電位のＶＰＰに駆動する（ただし，図５には４つのＤＷＬが駆動しているが，ＤＷＬの数は適宜選択される。）。つまり，ターゲットワード線ＴＷＬに加えて，ディスターブワード線ＤＷＬが多重選択される。
【００５７】
ワード線ＷＬ２が駆動されると，ターゲットメモリセルと逆データのＨレベルを記憶したメモリセルＭＣ２２から電荷が流出し，ビット線／ＢＬ２との容量分割に基づくレベルまで，ビット線／ＢＬ２の電位が上昇する。ワード線ＷＬ５，ＷＬ６が駆動されても同様の動作により，ビット線／ＢＬ２の電位が少しずつ上昇する。ビット線対がセンスアンプから切り離されているので，上記の中間電位への上昇が可能になる。ビット線対がセンスアンプに接続されていると，センスアンプの駆動により，ビット線／ＢＬ２はグランドレベルＶＳＳの状態に維持される。また，特許文献１のように，センスアンプが非活性状態であっても，ビット線対に接続されていると，ビット線／ＢＬ２の電位変化に応答して非活性状態のセンスアンプが一時的に駆動動作する。よって，中間電位を生成するためには，ビット線をセンスアンプから切り離してフローティング状態にしておくことが必要である。
【００５８】
このとき，ターゲットメモリセルのビット線対以外のビット線対のメモリセルには，ターゲットワード線ＷＬ１に接続されるターゲットメモリセル以外のメモリセルと同じデータが書き込まれているので，ディスターブワード線ＤＷＬが駆動されても，ターゲットのビット線対／ＢＬ２，ＢＬ２以外のビット線対の電位は変化しない。
【００５９】
そして，リセット期間Ｔ１３で，全てのワード線ＴＷＬ，ＤＷＬが非選択電位に下げられると，ターゲットのメモリセルＭＣ２１にはプリチャージレベルＶｉｉ／２とグランドとの間の中間電位がリストアされる。つまり，図５中の電圧ｄＶがターゲットのメモリセルＭＣ２１にリストアされることになる。このリセット期間でビット線対やセンスアンプはプリチャージされる。
【００６０】
第１の試験モードＴ１の後で，ターゲットワード線ＴＷＬ（ＷＬ１）を選択電位に駆動して，ターゲットメモリセルＭＣ２１のデータが読み出される。この読み出し動作は，特定のテストパターンが書き込まれて隣接ビット線とセンスアンプから最も干渉を受ける状態であり，且つ，ターゲットメモリセルＭＣ２１のセルキャパシタが小さい場合の動作と同じである。よって，読み出しデータが正しいか否かをチェックすることで，センスアンプＳＡ２が特性にアンバランスがある不良センスアンプであるか否かを検出することができる。
【００６１】
図７の特定テストパターンが書き込まれた場合も，上記と同様の動作になる。ただし，ターゲットメモリセルＭＣ２１にＨレベルが記憶されていて，ディスターブワード線ＤＷＬを多重選択すると，図７に示されるとおり，メモリセルＭＣ２２，ＭＣ２５，ＭＣ２６のＬレベルにより，ビット線／ＢＬ２のＨレベルは順次低下し，プリチャージ電位Ｖｉｉ／２とＨレベル（Ｖｉｉ）の間の中間電位になる。この中間電位がターゲットメモリセルＭＣ２１にリストアされる。
【００６２】
図８は，本実施の形態におけるビット線トランスファ制御回路と動作論理値表を示す図である。ビット線トランス制御回路２２は，ＰチャネルトランジスタＰ１０，Ｐ１１とＮチャネルトランジスタＱ１２とで構成される。そして動作論理値表に示されるとおり，制御信号Ａ，Ｂの組合せにより，ビット線トランスファ信号ＢＴは，トランジスタＱ１２が導通してグランドレベルＶＳＳに，トランジスタＰ１１が導通して電源レベルＶＤＤに，トランジスタＰ１０が導通して昇圧レベルＶＰＰにそれぞれ制御される。通常の読み出し，書き込み動作では，制御信号Ａ，Ｂの組合せにより，上記のようにビット線トランスファ信号ＢＴの電位が制御される。
【００６３】
そして，本実施の形態では，テスト信号BT Off TestがＮＡＮＤゲートＧ１，Ｇ２，Ｇ３の入力に与えられ，このテスト信号は通常動作ではＨレベルに維持されるが，中間電位生成期間Ｔ１２（図５参照）ではＬレベルにされる。それにより，ＮＡＮＤゲートＧ１〜Ｇ３の出力は制御信号Ａ，Ｂに係わらず全てＨレベルになり，トランジスタＱ１２のみが導通して，ビット線トランスファ信号ＢＴはグランドレベルＶＳＳになる。これにより，ワード線選択回路１６により選択されていた１対のビット線トランスファ信号ＢＴはグランドレベルになり，ビット線対がセンスアンプアンプから切り離されてフローティング状態になる。上記のテスト信号BT Off Testが後述する第１の試験モードコマンドに対応する。
【００６４】
図９は，本実施の形態における中間電位のレベルを示す図である。前述の説明では，１個のターゲットメモリセルＭＣ２１に対して，それと反転データが書き込まれた３個または４個のディスターブ側のメモリセルを利用した。しかし，これらの個数に限定されず，ターゲットメモリセルの個数とディスターブ側のメモリセルの個数を適宜選択することで，それぞれの個数に対応した中間電位を生成することができる。図９はそれを示している。
【００６５】
縦軸は，ビット線に生成される電位レベルを示し，内部のセル電源Ｖｉｉが１．６Ｖ，プリチャージレベルＶｉｉ／２が０．８Ｖの例である。横軸は，ディスターブ側のメモリセルの数である。そして，ターゲットのメモリセルの数，またはターゲットのメモリセルと同じデータを記憶するメモリセルの数が１個，４個，８個の場合に分けて，生成される中間電位がプロットされている。このように，ディスターブ側のメモリセルの個数を，ターゲットのメモリセルと同じデータを記憶するメモリセルの個数も含めて，適宜選択することで，目標とする中間電位（プリチャージレベルＶｉｉ／２とＶｉｉまたはグランととの中間電位）を生成することができる。
【００６６】
図１０，図１１は，本実施の形態における第１の試験シーケンスのフローチャート図である。図１０，図１１は，１つのセンスアンプを試験する時のシーケンスを示す。したがって，全てのセンスアンプを試験するためには，コラムアドレスをインクリメント又はデクリメントして４組のビット線対をずらしながら，それぞれのセンスアンプにおいて図１０，図１１の試験シーケンスが実行される。
【００６７】
まず，被試験メモリ装置が試験装置に接続され，試験装置からの制御コマンドによりメモリ装置が試験の動作を行い，読み出されたデータから試験装置が誤動作をチェックする。
【００６８】
最初に，特定のテストパターンの書き込みが行われる。ターゲットのワード線を選択して，ターゲットセルＭＣ２１と隣接する３つのセルＭＣ１１，ＭＣ３１，ＭＣ４１に，テストパターンのデータを書き込む（Ｓ１０）。テストパターンは，前述のとおりＬＬＨＬまたはＨＨＬＨである。続いて，ディスターブ側のワード線を選択して，ターゲットメモリセルと同じビット線のメモリセルには上記テストパターンとは反転データを，隣接するビット線のメモリセルには上記テストパターンと同じデータをそれぞれ書き込む（Ｓ１２）。
【００６９】
次に，図５に示したように，ターゲットのワード線ＴＷＬを選択してセンスアンプアンプを活性化してビット線対をＨ，Ｌレベルに駆動した後，第１の試験モードにエントリする。つまり，テスト信号BT Off TestをＬレベルにして，ビット線をセンスアンプから切り離してフローティング状態にする。その状態で，ディスターブ側のワード線を多重選択（ターゲットワード線と多重選択）して，ターゲットのビット線電位を中間電位にする。そして，全てのワード線を非選択レベルにして，生成した中間電位をターゲットセルＭＣ２１に書き込む（Ｓ１４，Ｓ１６）。これで，ターゲットのメモリセルが実効的にキャパシタ容量が小さいセルにされる。
【００７０】
以上の工程により，ターゲットのメモリセルの隣接ビット線やターゲットのセンスアンプに隣接するセンスアンプのビット線に特定のテストパターンが書き込まれ，ターゲットメモリセルが実効的にキャパシタ容量が小さい状態になる。そして，ターゲットのワード線を選択し，センスアンプを活性化し，ターゲットメモリセルのデータを読み出す。試験装置は，読み出しデータが正しいか否かで，そのワード線とビット線に対して不良が存在するか否かを判定する（Ｓ１８）。試験装置は，動作試験のパスかフェイルの判定結果を，コラムアドレスに対応して記録する（Ｓ１９）。
【００７１】
この試験は，センスアンプの不良を検出するためのものであるので，１個のターゲットメモリセルを実効的に小さい容量の状態にしてリード動作を行えば，リードデータからセンスアンプの良，不良をチェックできる。したがって，センスアンプに接続される１つのメモリセルの読み出し動作によってセンスアンプの不良をチェックできる。
【００７２】
しかしながら，第１に不良ビットに対し冗長ビット線対に置き換えるコラム冗長と，冗長ワード線に置き換えるワード冗長とが可能である。一般的に，単一不良に対してはワード冗長が行われ，複数不良に対してはコラム冗長が行われる。本実施の形態では，センスアンプの不良を検出して冗長側に置き換える必要があるので，コラム冗長にされることが必要になる。そこで，本実施の形態では，一旦不良が検出されたら同じビット線に複数の不良が検出されるようにメモリ装置を擬似的に動作させる。
【００７３】
第２に，共通のセンスアンプを両側のビット線対が共有するシェアードセンスアンプタイプの場合は，一方のビット線対に不良が検出されたら，他方のビット線対にも不良を発生させて，両ビット線対が共有するセンスアンプが冗長側に置き換えるようにする。そこで，本実施の形態では，一旦不良が検出されたら，センスアンプアンプと反対側のビット線対でも不良が検出されるようにメモリ装置を擬似的に動作させる。この点を図１２で説明する。
【００７４】
図１２は，図１１の試験シーケンスを説明するための図である。図１でも示したとおり，セルアレイの両側にセンスアンプ列が配置され，図中破線で囲った２つのビット線対ＢＬｘ，／ＢＬｘとＢＬｚ，／ＢＬｚとが共通のセンスアンプを共有している。したがって，ビット線対ＢＬｘ，／ＢＬｘで読み出しデータに不良が検出されたら，センスアンプの反対側のビット線対ＢＬｚ，／ＢＬｚにも不良が検出されるようにする。
【００７５】
図１１の試験シーケンスＳ２２〜Ｓ２８は上記第１の動作シーケンスに対応し，Ｓ３０〜Ｓ３４は上記第２の動作シーケンスに対応する。まず，試験装置が第２の試験モードコマンドＣＭＤ４を発行してメモリ装置を第２の試験モードにエントリする（Ｓ２２）。そして，試験装置が，ワード線をリセットするコマンドＣＭＤ３を投入し，さらにターゲットワード線と異なるワード線を選択するコマンドＣＭＤ１を投入する（Ｓ２４）。そして，ターゲットメモリセルのビット線対のデータを読み出すコマンドＣＭＤ２を投入して，ターゲットメモリセルのデータを読み出し，誤り判定を行う（Ｓ２６）。上記の工程Ｓ２４，Ｓ２６を所定回数繰り返す（Ｓ２８）。
【００７６】
図１３は，上記のコマンドＣＭＤ１，２，３，４を有するメモリ装置の構成図である。ダイナミックメモリの動作は，ＳＤＲＡＭの場合は，ビット線対をプリチャージレベルにワード線を非選択レベルにリセットするプリチャージコマンドと，ロウアドレスと共に与えられワード線を選択してセンスアンプを活性化するアクティブコマンドと，コラムアドレスと共に与えられビット線対を選択してデータを入出力するリードコマンドまたはライトコマンドに応答して，それぞれ動作する。図１３に示したワード線選択コマンドＣＭＤ１がアクティブコマンドに，リード／ライトコマンドＣＭＤ２がリードコマンドまたはライトコマンドに，ワード線リセットコマンドＣＭＤ３がプリチャージコマンドにそれぞれ対応する。
【００７７】
そして，前述の第２の試験モードコマンドＣＭＤ４が投入されると，ＡＮＤゲートＧ１０，Ｇ１１により，その後に投入されるワード線選択コマンドＣＭＤ１とワード線リセットコマンドＣＭＤ３とがセルアレイ制御回路２４に与えられなくなる。つまり，試験装置がワード線リセットコマンドＣＭＤ３を与えてワード線をリセットしようとしても，新たなロウアドレスを指定してワード線選択コマンドＣＭＤ１を与えて異なるワード線を選択しようとしても，メモリ装置内ではそれらのコマンドが無効化され，ターゲットのワード線ＴＷＬの選択状態が維持される。
【００７８】
したがって，試験装置が，図１１のシーケンス工程Ｓ２４，Ｓ２６を複数回繰り返しても，メモリ装置は，ターゲットメモリセルのデータを出力し続けることになる。よって，試験装置は，異なるワード線を駆動しても，ターゲットメモリセルの読み出しデータを受信し，図１０の工程Ｓ２０と同じ判定結果を得ることになる。よって，試験装置が，ターゲットメモリセルを読み出したときに不良を検出すると，その同じビット線対に対して複数回不良を検出することになる。その結果，試験装置は，同じビット線対に対して複数の不良ビットを検出し，コラム冗長を実行することになる。
【００７９】
さらに，図１１に戻り，試験装置は，ターゲットメモリセルのビット線対とセンスアンプを共有する反対側のビット線対における異なるワード線を選択するコマンドＣＭＤ１を投入する（Ｓ３０）。但し，このときも第２の試験モードにエントリしているので，このコマンドＣＭＤ１は無効になり，ターゲットワード線の選択が継続される。よって，試験装置が反対側のビット線対をリードするコマンドＣＭＤ２を投入すると，ターゲットメモリセルのデータが同じセンスアンプから読み出される（Ｓ３２）。これにより，試験装置は，反対側のビット線対に不良ビットを検出する。この工程Ｓ３０，Ｓ３２を所定回数繰り返すことで，試験装置は，反対側のビット線対に複数の不良ビットを検出し，コラム冗長により冗長ビット線対に置き換える。
【００８０】
ターゲットとするセンスアンプの両側のビット線対を冗長ビット線対に置き換えるコラム冗長をすることで，不良が検出されたセンスアンプが完全に冗長側に置き換えられる。
【００８１】
図１４は，本実施の形態における第２の試験シーケンスのフローチャート図である。第２の試験シーケンスは，図１０の工程Ｓ１０〜Ｓ２０に続いて，図１４の工程Ｓ４２〜Ｓ５４が行われる。第１の試験シーケンスでは，図１１にて第２の試験モードにエントリしたが，第２の試験シーケンスでは，図１４にて第３の試験モードにエントリする（Ｓ４２）。
【００８２】
図１５は，第３の試験モードコマンドＣＭＤ５を有するメモリ装置の構成図である。ワード線選択コマンドＣＭＤ１と，リード／ライトコマンドＣＭＤ２と，ワード線リセットコマンドＣＭＤ３とは，図１３と同じである。図１５のメモリ装置には，読み出しデータを記憶するレジスタ２２と，第３の試験モードコマンドＣＭＤ５に応答して切り替えられる選択回路２４とが設けられている。通常動作では，コラム選択回路１８と入出力回路２０とが選択回路２４により接続され，コラム選択回路１８で選択されたコラムの読み出しデータが入出力回路２０に導出される。一方，第３の試験モードコマンドＣＭＤ５が投入されると，それに応答して，選択回路２４はレジスタ２２に記憶した以前の読み出しデータを選択して入出力回路２０に導出する。したがって，第３の試験モードにエントリされると，コマンドＣＭＤ１，２，３によりワード線が変更されたりしても，レジスタ２２から以前に記憶された読み出しデータが出力される。
【００８３】
上記の第３の試験モードを利用して，ターゲットメモリセルの読み出しデータを，同じビット線対の異なるワード線のアドレスに対しても出力して，ターゲットメモリセルのビット線対に複数の不良ビットを発生させることができる。同様に，ターゲットのセンスアンプとは反対側のビット線対に対しても，複数の不良ビットを発生させることができる。
【００８４】
図１４に戻り，試験装置は，第３の試験モードコマンドＣＭＤ５を投入して，メモリ装置を第３の試験モードにエントリする（Ｓ４２）。試験装置は，ワード線リセットコマンドＣＭＤ３を投入し，更にターゲットワード線と異なるワード線を選択するコマンドＣＭＤ１を投入する（Ｓ４４）。これによりセルアレイＣＡでは，異なるワード線が駆動されセンスアンプが活性化される。そして，試験装置は，ターゲットセルと同じビット線対のデータを読み出すリードコマンドＣＭＤ２を投入し，出力された読み出しデータに基づいて誤り判定を行う（Ｓ４６）。ただし，第３の試験モードにエントリされているので，メモリ装置内では，ターゲットのメモリセルの読み出しデータがレジスタ２２に記憶されており，その読み出しデータが選択回路２４により選択され，出力される。したがって，試験装置がターゲットメモリセルの読み出しデータから不良を検出すると，同じビット線対の異なるワード線に対しても不良を検出する。上記工程Ｓ４４，Ｓ４６が所定回数繰り返されて（Ｓ４８），その結果，試験装置は，複数不良ビットを検出してコラム冗長を実行する。
【００８５】
次に，試験装置は，ターゲットメモリセルのビット線とセンスアンプを共有する反対側のビット線対におけるワード線を選択するアドレスと共にワード線選択コマンドＣＭＤ１を投入する（Ｓ５０）。そして，同じコラムアドレスを指定してリードコマンドＣＭＤ２を投入する（Ｓ５２）。工程Ｓ４６と同様に，第３の試験モードでは，レジスタ２２内のターゲットメモリセルの読み出しデータが出力されるので，試験装置は，同じ不良結果を得る。その結果，試験装置は，反対側のビット線対に対してもコラム冗長を実行する。
【００８６】
以上説明したとおり，本実施の形態によれば，ダイナミックタイプのメモリ装置において，アンバランスな特性を有するセンスアンプを検出することができ，メモリ装置の歩留まりを向上させることができる。
【００８７】
以上の実施の形態をまとめると，次の付記のとおりである。
【００８８】
（付記１）
複数のワード線と，複数のビット線対と，前記ワード線とビット線との交差位置に配置された複数のメモリセルと，前記ビット線対に接続され当該ビット線対の電位差を増幅する複数のセンスアンプとを有するメモリセルアレイと，
前記ビット線対を対応するセンスアンプに接続するビット線トランスファゲートを制御するビット線トランスファ制御回路と，
前記ワード線を選択するワード線選択回路とを有し，
試験モードにおいて，
前記ワード線選択回路が，試験対象のセンスアンプに接続される第１のビット線の第１のメモリセルに対応する第１のワード線を選択し，前記センスアンプが活性化されて前記第１のビット線が第１又は第２の電位に増幅され，
その後，前記ビット線トランスファ制御回路が，前記第１のビット線を前記センスアンプから切り離した状態で，前記ワード線選択回路が，前記第１のビット線上の第２のメモリセルであって第１のメモリセルとは反対のデータが記憶されている第２のメモリセルの第２のワード線を多重選択して前記第１のビット線の電位を中間電位にし，第１のワード線を非選択状態に戻して前記中間電位を第１のメモリセルに書き込み，
その後，プリチャージしてから，前記第１のメモリセルのデータを読み出すことを特徴とする半導体記憶装置。
【００８９】
（付記２）付記１において，
前記試験対象のセンスアンプに接続される第１のビット線の対にその電位レベルを反転するクロストークを与える特定のデータパターンを，前記第１のビット線対に隣接する第２のビット線対と前記第１のワード線に属する第２のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込んだ後に，前記第１のメモリセルに前記中間電位をリストアし，その後，前記第１のメモリセルのデータを読み出して読み出しデータの誤りの有無がチェックされることを特徴とする半導体記憶装置。
【００９０】
（付記３）付記１において，
前記試験対象のセンスアンプに接続される第１のビット線の対にその電位レベルを反転するクロストークを与える特定のデータパターンを，前記第１のビット線対に隣接する第２及び第３のビット線対と前記第１のワード線に属する第２及び第３のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込んだ後に，前記第１のメモリセルに前記中間電位をリストアし，その後，前記第１のメモリセルのデータを読み出して読み出しデータの誤りの有無をチェックすることを特徴とする半導体記憶装置。
【００９１】
（付記４）付記３において，
前記第２，第１，第３，第４のビット線の対が順番に配列され，前記第１，第４のビット線の対に接続されるセンスアンプがビット線両端の一方側に配置され，前記第２，第３のビット線の対に接続されるセンスアンプがビット線両端の他方側に配置され，
前記第２，第１，第３，第４のメモリセルに書き込まれる前記特定のデータパターンは，Ｌ，Ｌ，Ｈ，Ｌのデータパターン，またはＨ，Ｈ，Ｌ，Ｈのデータパターンであることを特徴とする半導体記憶装置。
【００９２】
（付記５）付記４において，
前記第２，第３，第４のビット線の対と前記第２のワード線との交差位置のメモリセルには，前記第２，第３，第４のメモリセルと同じデータが書き込まれていることを特徴とする半導体記憶装置。
【００９３】
（付記６）付記４において，
前記試験モードでは，
前記第２，第１，第３，第４のメモリセル及びビット線の対の組合せを，シフトしながら，前記第１のメモリセルに前記中間電位を書き込んで，プリチャージ後にそのデータを読み出す動作を繰り返すことを特徴とする半導体記憶装置。
【００９４】
（付記７）付記１において，
前記読み出したデータに誤りが検出された時は，前記第１のビット線の対が，冗長ビット線対に置き換えられることを特徴とする半導体記憶装置。
【００９５】
（付記８）付記１において，
前記読み出したデータに誤りが検出された時は，前記第１のビット線の対に加えて，当該第１のビット線の対に接続されるセンスアンプの反対側のビット線の対も，冗長ビット線対に置き換えられることを特徴とする半導体記憶装置。
【００９６】
（付記９）付記１において，
前記メモリセルアレイは，冗長ワード線と冗長ビット線対とを有し，単ビット不良時に冗長ワード線への置き換えが行われ，複数ビット不良の時に冗長ビット線への置き換えが行われ，
前記試験モードにおいて，前記第１のメモリセルの読み出しデータの誤りの有無をチェックしたあと，前記第１のワード線と異なるワード線を選択するコマンドを試験装置から受信し，そのコマンドに係わらず前記第１のワード線の選択状態を維持して，第１のメモリセルのデータを読み出す動作を繰り返すことを特徴とする半導体記憶装置。
【００９７】
（付記１０）付記１において，
前記メモリセルアレイは，２つのビット線対でセンスアンプを共有する構成を有し，さらに，冗長ビット線対を有し，
前記試験モードにおいて，前記試験対象のセンスアンプに接続される一方のビット線対で不良が検出されたら，当該センスアンプの反対側のビット線対でも不良が存在するという試験結果が試験装置に与えられ，前記試験対象のセンスアンプに接続される両側のビット線対が前記冗長ビット線対に置き換えられることを特徴とする半導体記憶装置。
【００９８】
（付記１１）
複数のワード線と，複数のビット線対と，前記ワード線とビット線との交差位置に配置された複数のメモリセルと，前記ビット線対に接続され当該ビット線対の電位差を増幅する複数のセンスアンプとを有するメモリセルアレイを有し，
試験モードにおいて，
前記試験対象のセンスアンプに接続される第１のビット線の対にその電位レベルを反転するクロストークを与える特定のデータパターンを，前記第１のビット線対に隣接する第２及び第３のビット線対と前記第１のワード線に属する第２及び第３のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込み，
その後に，前記第１のメモリセルに前記センスアンプにより増幅される第１又は第２の電位の中間電位をリストアし，
その後，前記第１のメモリセルのデータを読み出して読み出しデータの誤りの有無をチェックすることを特徴とする半導体記憶装置。
【００９９】
（付記１２）
複数のワード線と，複数のビット線対と，前記ワード線とビット線との交差位置に配置された複数のメモリセルと，前記ビット線対に接続され当該ビット線対の電位差を増幅する複数のセンスアンプとを有するメモリセルアレイと，
前記ビット線対を対応するセンスアンプに接続するビット線トランスファゲートを制御するビット線トランスファ制御回路と，
前記ワード線を選択するワード線選択回路とを有する半導体記憶装置の試験方法において，
前記ワード線選択回路に，試験対象のセンスアンプに接続される第１のビット線の第１のメモリセルに対応する第１のワード線を選択させ，前記センスアンプを活性化して前記第１のビット線を第１又は第２の電位に増幅する工程と，
その後，前記ビット線トランスファ制御回路により前記第１のビット線を前記センスアンプから切り離した状態で，前記ワード線選択回路に，前記第１のビット線上の第２のメモリセルであって第１のメモリセルとは反対のデータが記憶されている第２のメモリセルの第２のワード線を多重選択させて前記第１のビット線の電位を中間電位にし，第１のワード線を非選択状態に戻して前記中間電位を第１のメモリセルに書き込む工程と，
その後，プリチャージしてから，前記第１のメモリセルのデータを読み出す工程とを有する半導体記憶装置の試験方法。
【０１００】
（付記１３）付記１２において，
更に，前記試験対象のセンスアンプに接続される第１のビット線の対にその電位レベルを反転するクロストークを与える特定のデータパターンを，前記第１のビット線対に隣接する第２のビット線対と前記第１のワード線に属する第２のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込む工程を有し，
その後，前記中間電位を第１のメモリセルに書き込む工程を行うことを特徴とする半導体記憶装置の試験方法。
【０１０１】
（付記１４）付記１２において，
更に，前記試験対象のセンスアンプに接続される第１のビット線の対にその電位レベルを反転するクロストークを与える特定のデータパターンを，前記第１のビット線対に隣接する第２及び第３のビット線対と前記第１のワード線に属する第２及び第３のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込む工程を有し，
その後，前記中間電位を第１のメモリセルに書き込む工程を行うことを特徴とする半導体記憶装置の試験方法。
【０１０２】
（付記１５）付記１４において，
前記第２，第１，第３，第４のビット線の対が順番に配列され，前記第１，第４のビット線の対に接続されるセンスアンプがビット線両端の一方側に配置され，前記第２，第３のビット線の対に接続されるセンスアンプがビット線両端の他方側に配置され，
前記第２，第１，第３，第４のメモリセルに書き込まれる前記特定のデータパターンは，Ｌ，Ｌ，Ｈ，Ｌのデータパターン，またはＨ，Ｈ，Ｌ，Ｈのデータパターンであることを特徴とする半導体記憶装置の試験方法。
【０１０３】
（付記１６）付記１２において，
前記読み出したデータに誤りが検出された時は，前記第１のビット線の対を，冗長ビット線対に置き換える工程を有することを特徴とする半導体記憶装置の試験方法。
【０１０４】
（付記１７）付記１２において，
前記読み出したデータに誤りが検出された時は，前記第１のビット線の対に加えて，当該第１のビット線の対に接続されるセンスアンプの反対側のビット線の対も，冗長ビット線対に置き換える工程を有することを特徴とする半導体記憶装置。
【０１０５】
（付記１８）
複数のワード線と，複数のビット線対と，前記ワード線とビット線との交差位置に配置された複数のメモリセルと，前記ビット線対に接続され当該ビット線対の電位差を増幅する複数のセンスアンプとを有するメモリセルアレイを有する半導体記憶装置の試験方法において，
前記試験対象のセンスアンプに接続される第１のビット線の対にその電位レベルを反転するクロストークを与える特定のデータパターンを，前記第１のビット線対に隣接する第２及び第３のビット線対と前記第１のワード線に属する第２及び第３のメモリセルと，試験対象のセンスアンプと隣接するセンスアンプに接続される第４のビット線対と前記第１のワード線に属する第４のメモリセルとに書き込む工程と，
その後に，前記第１のメモリセルに前記センスアンプにより増幅される第１又は第２の電位の中間電位をリストアする工程と，
その後，前記第１のメモリセルのデータを読み出して読み出しデータの誤りの有無をチェックする工程とを有することを特徴とする半導体記憶装置の試験方法。
【図面の簡単な説明】
【０１０６】
【図１】本実施の形態におけるダイナミック型半導体記憶装置の構成図である。
【図２】本実施の形態における半導体記憶装置の詳細回路図である。
【図３】本実施の形態におけるテストパターンを説明する図である。
【図４】本実施の形態におけるテストパターンを説明する図である。
【図５】本実施の形態におけるメモリセルへの中間電位をリストアする方法を説明する波形図である。
【図６】本実施の形態におけるメモリセルへの中間電位をリストアする場合の各メモリセルのデータとメモリ回路とを示す図である。
【図７】本実施の形態におけるメモリセルへの中間電位をリストアする場合の各メモリセルのデータとメモリ回路とを示す図である。
【図８】本実施の形態におけるビット線トランスファ制御回路と動作論理値表を示す図である。
【図９】本実施の形態における中間電位のレベルを示す図である。
【図１０】本実施の形態における第１の試験シーケンスのフローチャート図である。
【図１１】本実施の形態における第１の試験シーケンスのフローチャート図である。
【図１２】図１１の試験シーケンスを説明するための図である。
【図１３】コマンドＣＭＤ１，２，３，４を有するメモリ装置の構成図である。
【図１４】本実施の形態における第２の試験シーケンスのフローチャート図である。
【図１５】第３の試験モードコマンドＣＭＤ５を有するメモリ装置の構成図である。
【符号の説明】
【０１０７】
ＭＣ：メモリセル                ＷＬ：ワード線
ＢＬ：ビット線                  ＳＡ：センスアンプ
ＴＷＬ：ターゲットワード線      ＤＴＷ：ディスターブワード線
ＭＣ２１：第１のメモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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