(57)【要約】【課題】  半導体装置の表面側構造の特性の不揃いを、裏面側の加工時に補償する半導体装置の製造方法を提供する。【解決方法】  ウェーハ２６に単位ＦＥＴ構造の複数個を形成した後、単位ＦＥＴ構造ごとにゲート閾値電圧の測定を行う。ウェーハ２６の裏面を加熱して不純物活性化を行う際に、ゲート閾値電圧が低い単位ＦＥＴ構造４０では加熱温度を下げたレーザ照射４４を実行し、ゲート閾値電圧が高い単位ＦＥＴ構造５０では加熱温度を上げたレーザ照射５４を実行する。ゲート閾値電圧の測定結果に基づいて不純物活性化の加熱条件を設定することで、単位ＦＥＴ構造の特性の不揃いを補償し、半導体装置の特性を揃えることができる。【選択図】  図５
2008306047.tif 000002
【特許請求の範囲】
【請求項１】
１枚の第１導電型半導体ウェーハから、表面側にＦＥＴ構造を備えているとともに裏面側に第２導電型半導体層を備えている半導体装置の複数個を製造する方法であって、
前記半導体ウェーハの表面側に、１個の半導体装置を構成する単位ＦＥＴ構造の複数個を製造する表面側製造工程と、
前記半導体ウェーハの裏面側に、第２導電型不純物を注入する注入工程と、
単位ＦＥＴ構造ごとに、オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種を測定する測定工程と、
前記半導体ウェーハの裏面に熱を加えることによって前記注入工程で注入した第２導電型不純物を活性化する加熱工程を備えており、
前記加熱工程では、前記測定工程での測定結果が高い単位ＦＥＴ構造に対応する範囲では加熱温度を上昇させ、前記測定工程での測定結果が低い単位ＦＥＴ構造に対応する範囲では加熱温度を下降させ、
前記表面側製造工程と前記測定工程と前記加熱工程はその順に実施し、
前記注入工程を前記加熱工程に先立って実施することを特徴とする複数個の半導体装置を製造する方法。
【請求項２】
第１導電型半導体ウェーハから、表面側にＦＥＴ構造を備えているとともに裏面側に第２導電型半導体層を備えている半導体装置を製造する方法であって、
前記半導体ウェーハの表面側に、半導体装置を構成するＦＥＴ構造を複数個の分割ＦＥＴ構造に分割して製造する表面側製造工程と、
前記半導体ウェーハの裏面側に、第２導電型不純物を注入する注入工程と、
分割ＦＥＴ構造ごとに、オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種を測定する測定工程と、
前記半導体ウェーハの裏面に熱を加えることによって前記注入工程で注入した第２導電型不純物を活性化する加熱工程を備えており、
前記加熱工程では、前記測定工程での測定結果が高い分割ＦＥＴ構造に対応する範囲では加熱温度を上昇させ、前記測定工程での測定結果が低い分割ＦＥＴ構造に対応する範囲では加熱温度を下降させ、
前記表面側製造工程と前記測定工程と前記加熱工程はその順に実施し、
前記注入工程を前記加熱工程に先立って実施することを特徴とする半導体装置の製造方法。
【請求項３】
表面側電極と裏面側電極の少なくとも一方を、分割ＦＥＴ構造に対応して分割されている複数個の分割電極とし、
前記の測定工程では、前記の分割電極を利用して分割ＦＥＴ構造ごとにオン電圧またはオン抵抗を測定することを特徴とする請求項２の製造方法。
【請求項４】
前記表面側製造工程では、分割ＦＥＴ構造に対応して複数個に分割されている分割ゲートパッドを形成し、
前記の測定工程では、前記の分割ゲートパッドを利用して分割ＦＥＴ構造ごとにゲート閾値電圧を測定することを特徴とする請求項２の製造方法。
【請求項５】
請求項４の製造方法で製造した半導体装置であり、
前記複数個の分割ゲートパッドが一本のワイヤに同時に接続できるように密集して配置されていることを特徴とする半導体装置。
【請求項６】
表面側にＦＥＴ構造を備えているとともに裏面側に第２導電型半導体層を備えている半導体装置であり、
前記ＦＥＴ構造が複数個の分割ＦＥＴ構造に分割されており、
オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種が高い分割ＦＥＴ構造に対応する範囲では第２導電型半導体層の不純物活性率が高く、オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種が低い分割ＦＥＴ構造に対応する範囲では第２導電型半導体層の不純物活性率が低いことを特徴する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＩＧＢＴのように、表面側にＦＥＴ構造を備えているとともに裏面側に第２導電型半導体層を備えている半導体装置と、その製造方法に関する。特に、第１導電型半導体ウェーハの裏面側に第２導電型不純物を注入し、その半導体ウェーハの裏面に熱を加えることによって裏面側に注入した第２導電型不純物を活性化する加熱工程を備えている半導体装置の製造方法と、その製造方法で製造される半導体装置に関する。さらに詳しくは、半導体ウェーハの裏面に加える温度を局所的に制御できる加熱方法を用い、第２導電型不純物の活性化率を局所的に調整することによって、特性の安定した半導体装置を製造する方法に関する。
【背景技術】
【０００２】
通常は、１枚のウェーハから前記形式の半導体装置を複数個製造する。すなわち、１枚のウェーハ内に複数個の半導体装置を製造し、隣接する半導体装置同士の境界線に沿ってダイシングすることによって複数個の半導体装置を製造する。本明細書では、１個の半導体装置に対応するＦＥＴ構造を単位ＦＥＴ構造とする。１枚のウェーハ内に複数個の単位ＦＥＴ構造を製造し、隣接する単位ＦＥＴ構造同士の境界線に沿ってダイシングすることによって１枚のウェーハから複数個の半導体装置を製造することができる。
また、１個の半導体装置の中に複数個のセルブロックを形成する場合も多い。すなわち１個の半導体装置を構成する単位ＦＥＴ構造を複数個に分割して製造する場合も多い。本明細書では、単位ＦＥＴ構造を複数個に分割したＦＥＴ構造の各々を分割ＦＥＴ構造という。１個の単位ＦＥＴ構造は、複数個の分割ＦＥＴ構造で構成されている。
１個の単位ＦＥＴ構造が複数個の分割ＦＥＴ構造で構成されている半導体装置の複数個を１枚のウェーハから製造する場合には、１枚のウェーハの中に、複数個の分割ＦＥＴ構造で構成される単位ＦＥＴ構造の複数個を製造し、隣接する単位ＦＥＴ構造同士の境界線に沿ってダイシングする。
【０００３】
特許文献１と２に、単位ＦＥＴ構造を複数個の分割ＦＥＴ構造で構成する技術が提案されている。
特許文献１の技術では、分割ＦＥＴ構造ごとにゲートパッドを用意する。そして、分割ＦＥＴ構造ごとに特性を測定する。正常特性が判定された分割ＦＥＴ構造のゲートパッドはゲート電圧源に接続する。異常特性が判定された分割ＦＥＴ構造のゲートパッドはグランド電圧に接続する。これによって、特性が正常な分割ＦＥＴ構造のみを使用する半導体装置を製造することができる。
特許文献２の技術では、ゲート電圧源と各々の分割ＦＥＴ構造を接続する配線を他の分割ＦＥＴ構造から独立させ、各々の配線に過大電流が流れると溶断するヒューズ機能を組み込んでおく。ゲート絶縁膜が異常であって絶縁が破れている分割ＦＥＴ構造には過大なゲート電流が流れるためにヒューズが溶断する。この結果、正常な分割ＦＥＴ構造のみがゲート電圧源に接続されている半導体装置を製造することができる。
【０００４】
図９に例示するように、複数個の半導体装置７２，７４，７６を並列に接続して使用する場合がある。この場合、複数個の半導体装置７２，７４，７６のオン電圧ないしはゲート閾値電圧が不揃いであると、特定の半導体装置に電流が集中して流れ、特定の半導体装置が過熱するという問題が生じる。例えば、複数個の半導体装置７２，７４，７６のうち、半導体装置７６のオン電圧またはゲート閾値電圧が他の半導体装置７２，７４のそれよりも低いとすると、半導体装置７６に過大な電流６６が流れ、半導体装置７６が過大に発熱する現象が起こる。半導体装置のゲート閾値電圧は負の温度依存性を持っており、半導体装置７６の温度が上昇すると半導体装置７６のゲート閾値電圧が一層に低下する。この結果、電流はさらに半導体装置７６に集中し、最終的には半導体装置７６が過熱して破壊される。こうした現象の発生を避けるためにも、半導体装置７２，７４，７６には、オン電圧やゲート閾値電圧といった特性が揃っていることが必要とされる。特性が揃っている複数個の半導体装置を量産する技術が必要とされている。
【０００５】
現状の量産技術では、製造工程の管理を厳しくし、１枚のウェーハ内で特性が変化することを防止し、かつ、ウェーハごとに特性が変化することを防止する。そして、製造後に特性を測定し、特性の揃っている半導体装置のみをスクリニーングする。現在の量産技術では、特性の不揃いな半導体装置が一定の確率で製造されてしまい、その分だけ歩留まりが悪いという問題が残っている。
【０００６】
同種の問題が、単位ＦＥＴ構造を複数個の分割ＦＥＴ構造で構成する場合にも生じる。この場合には、１個の半導体装置の中に、図９に例示した並列回路が構成される。すなわち、１個の半導体装置の中で、３個の分割ＦＥＴ構造７２，７４，７６が並列に接続されている。この場合も、複数個の分割ＦＥＴ構造７２，７４，７６のオン電圧ないしはゲート閾値電圧が不揃いであると、特定の分割ＦＥＴ構造に電流が集中して流れ、特定の分割ＦＥＴ構造が過熱するという問題が生じる。例えば、複数個の分割ＦＥＴ構造７２，７４，７６のうち、分割ＦＥＴ構造７６のオン電圧が他の分割ＦＥＴ構造７２，７４のオン電圧よりも低いとすると、分割ＦＥＴ構造７６に過大な電流６６が流れて分割ＦＥＴ構造７６が過大に発熱する現象が起こる。ゲート閾値電圧は負の温度依存性を持ち、分割ＦＥＴ構造７６の温度が上昇すると分割ＦＥＴ構造７６のゲート閾値電圧が一層に低下する。この結果、電流はさらに分割ＦＥＴ構造７６に集中し、最終的には分割ＦＥＴ構造７６が過熱して破壊される。分割ＦＥＴ構造７２，７４，７６には、オン電圧やゲート閾値電圧といった特性が揃っていることが必要とされる。特性が揃っている複数個の分割ＦＥＴ構造を量産する技術が必要とされている。
【０００７】
前記した特許文献１，２の技術によると、特性の揃った分割ＦＥＴ構造のみを用いた半導体装置を実現することができる。しかしながら、この技術によっても、特性の不揃いな分割ＦＥＴ構造が一定の比率で製造されることが避けられず、その分の分割ＦＥＴ構造が無駄になってしまうという問題を残している。
【０００８】
【特許文献１】特願平１１−２８８２５０号公報
【特許文献２】特願平１１−２３０５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述の問題点を解決するために創作された。本発明の一つの目的は、１枚の半導体ウェーハから特性が揃った複数個の半導体装置を歩留まりよく量産するための製造方法を提供することである。他の一つの目的は、複数個の分割ＦＥＴ構造を備えている半導体装置を製造する際に、分割ＦＥＴ構造の特性が揃っている半導体装置を歩留まりよく量産するための製造方法を提供することである。本発明は、前記の両目的を同時に実現することもできる。
【課題を解決するための手段】
【００１０】
本出願の１つの発明は、１枚の第１導電型半導体ウェーハから、表面側にＦＥＴ構造（Field Effect Transistor（電界効果型トランジスタ）を構成する半導体構造をいう）を備えているとともに裏面側に第２導電型半導体層を備えている半導体装置の複数個を製造する方法に関する。
本発明の製造方法は、下記の工程を備えている。
（１）半導体ウェーハの表面側に、１個の半導体装置を構成する単位ＦＥＴ構造の複数個を製造する表面側製造工程、
（２）半導体ウェーハの裏面側に、第２導電型不純物を注入する注入工程、
（３）単位ＦＥＴ構造ごとに、オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種を測定する測定工程、
（４）半導体ウェーハの裏面に熱を加えることによって、注入工程で注入した第２導電型不純物を活性化する加熱工程。
本発明では、（４）の加熱工程において、（３）の測定工程で得られた測定結果が高い単位ＦＥＴ構造に対応する範囲では加熱温度を上昇させ、（３）の測定工程で得られた測定結果が低い単位ＦＥＴ構造に対応する範囲では加熱温度を下降させる。
また、上記の工程のうち、（１）の表面側製造工程と（３）の測定工程と（４）の加熱工程については記載順に実行する必要があるのに対し、（２）注入工程は（４）の加熱工程以前に実施されていればよい。すなわち、（３）の測定工程前に不純物を注入してもよいし、（３）の測定工程後に不純物を注入してもよい。不純物注入工程前に測定する場合には、表面側に形成されているＦＥＴ構造で構成されるユニポーラトランジスタの特性を測定することになり、オン抵抗またはゲート閾値電圧を測定することができる。不純物を注入することによってバイポーラトランジスタが構成されてから測定する場合には、オン電圧またはゲート閾値電圧を測定することができる。
また、不純物の注入工程では、結果として半導体ウェーハの裏面側に不純物が注入されればよく、その注入方向は限定されない。注入深さを制御することによって半導体ウェーハの表面から半導体ウェーハの裏面近傍に不純物を注入することができる。
【００１１】
上記方法では、不純物を活性化するための加熱工程を実施する前に、オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種を、単位ＦＥＴ構造ごとに測定する。そのため加熱工程で加える加熱温度を測定結果に基づいて決定することができ、単位ＦＥＴ構造の特性の不揃いを補償することができる。例えば、ゲート閾値電圧の測定結果が高い単位ＦＥＴ構造では、電流が流れにくい。そこで、その単位ＦＥＴ構造に対応する範囲では、加熱温度を上昇させることによって不純物の活性化率を高める。ＦＥＴ構造のゲート閾値電圧が高くて電流が流れにくいという特性を、不純物の活性化率を高めることによって電流を流れやすくする現象で補償することができる。逆に、ゲート閾値電圧の測定結果が低い単位ＦＥＴ構造では、その単位ＦＥＴ構造に対応する範囲の加熱温度を下降させることによって不純物の活性化率を下げる。ＦＥＴ構造のゲート閾値電圧が低くて電流が流れやすいという特性を不純物の活性化率を低めることによって電流が流れにくくする現象で補償することができる。
本発明の方法によると、１枚の半導体ウェーハから特性が揃った複数個の半導体装置を歩留まりよく量産することが可能となる。
【００１２】
１個の半導体装置を構成する単位ＦＥＴ構造が、複数個の分割ＦＥＴ構造に分割されている半導体装置を製造する場合にも、本発明が有用である。
本出願の他の発明は、第１導電型半導体ウェーハから、表面側にＦＥＴ構造（正確にいうと複数個の分割ＦＥＴ構造に分割されているＦＥＴ構造）を備えているとともに裏面側に第２導電型半導体層を備えている半導体装置を製造する方法に関する。
本発明の製造方法は、下記の工程を備えている。
（１）半導体ウェーハの表面側に、半導体装置を構成するＦＥＴ構造を複数個の分割ＦＥＴ構造に分割して製造する表面側製造工程、
（２）半導体ウェーハの裏面側に、第２導電型不純物を注入する注入工程、
（３）分割ＦＥＴ構造ごとに、オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種を測定する測定工程、
（４）半導体ウェーハの裏面に熱を加えることによって注入工程で注入した第２導電型不純物を活性化する加熱工程。
本発明では、（４）の加熱工程において、（３）の測定工程で得られた測定結果が高い分割ＦＥＴ構造に対応する範囲では加熱温度を上昇させ、（３）の測定工程で得られた測定結果が低い分割ＦＥＴ構造に対応する範囲では加熱温度を下降させる。
本発明でも、（１）の表面側製造工程と（３）の測定工程と（４）の加熱工程については記載順に実行する必要があるのに対し、（２）注入工程は（４）の加熱工程以前に実施されていればよい。すなわち、（３）の測定工程前に不純物を注入してもよいし、（３）の測定工程後に不純物を注入してもよい。不純物注入工程前に測定する場合には、表面側に形成されているＦＥＴ構造で構成されるユニポーラトランジスタの特性を測定することになり、オン抵抗またはゲート閾値電圧を測定することができる。不純物を注入することによってバイポーラトランジスタが構成されてから測定する場合には、オン電圧またはゲート閾値電圧を測定することができる。第１発明と同様に、不純物の注入工程では、半導体ウェーハの表面から注入してもよいし、半導体ウェーハの裏面から注入してもよい。
【００１３】
上記方法では、不純物を活性化するための加熱工程を実施する前に、オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種を、分割ＦＥＴ構造ごとに測定する。そのため加熱工程で加える加熱温度を測定結果に基づいて決定することができ、分割ＦＥＴ構造の特性の不揃いを補償することができる。例えば、ゲート閾値電圧の測定結果が高い分割ＦＥＴ構造では、電流が流れにくい。そこで、その分割ＦＥＴ構造に対応する範囲では、加熱温度を上昇させることによって不純物の活性化率を高める。ＦＥＴ構造のゲート閾値電圧が高くて電流が流れにくいという特性を、不純物の活性化率を高めることによって電流を流れやすくする現象で補償することができる。逆に、ゲート閾値電圧の測定結果が低い分割ＦＥＴ構造では、その分割ＦＥＴ構造に対応する範囲の加熱温度を下降させることによって不純物の活性化率を下げる。ＦＥＴ構造のゲート閾値電圧が低くて電流が流れやすいという特性を不純物の活性化率を低めることによって電流が流れにくくする現象で補償することができる。
本発明の方法によると、分割ＦＥＴ構造の特性が揃った半導体装置を歩留まりよく量産することが可能となる。
１個の単位ＦＥＴ構造が複数個の分割ＦＥＴ構造で構成されている半導体装置の複数個を１枚のウェーハから製造する場合がある。この場合、１枚の半導体ウェーハの単位で、測定結果が高い分割ＦＥＴ構造に対応する範囲では加熱温度を上昇させ、測定結果が低い分割ＦＥＴ構造に対応する範囲では加熱温度を下降させることによって、分割ＦＥＴ構造の特性が揃っており、しかも半導体装置ごとの特性が揃っている複数個の半導体装置を歩留まりよく製造することができる。しかしながら１枚の半導体ウェーハの単位で加熱温度を調整することが不可欠ではなく、１個の半導体装置の単位で、測定結果が高い分割ＦＥＴ構造に対応する範囲では加熱温度を上昇させ、測定結果が低い分割ＦＥＴ構造に対応する範囲では加熱温度を下降させることによって、分割ＦＥＴ構造の特性が揃っている半導体装置を歩留まりよく製造することができる。
【００１４】
分割ＦＥＴ構造ごとに、オン電圧またはオン抵抗を測定できるようにするために、表面側電極と裏面側電極の少なくとも一方を、分割ＦＥＴ構造に対応して分割しておくことが好ましい。すると、その分割電極を利用することによって、分割ＦＥＴ構造ごとにオン電圧またはオン抵抗を測定することが可能となる。
【００１５】
分割ＦＥＴ構造ごとに、ゲート閾値電圧を測定できるようにするために、分割ＦＥＴ構造に対応して複数個に分割されている分割ゲートパッドを形成しておくことが好ましい。すると、その分割ゲートパッドを利用することによって、分割ＦＥＴ構造ごとにゲート閾値電圧を測定することが可能となる。
【００１６】
複数個の分割ゲートパッドに分割する場合、半導体装置を実際に使用する場合には、複数個の分割ゲートパッドに同一のゲート電圧が印加することが多い。そこで、一本のワイヤに同時に複数個の分割ゲートパッドを接続できるように、複数個の分割ゲートパッドを密集して配置しておくことが好ましい。半導体装置の実装作業が容易化される。
【００１７】
本発明で製造された半導体装置は、半導体装置自体も新規な特徴を持っている。発明で実現された半導体装置は、表面側にＦＥＴ構造を備えているとともに裏面側に第２導電型半導体層を備えている半導体装置であり、そのＦＥＴ構造が複数個の分割ＦＥＴ構造に分割されている。
発明で実現された半導体装置は、オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種が高い分割ＦＥＴ構造に対応する範囲では第２導電型半導体層の不純物活性率が高く、オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種が低い分割ＦＥＴ構造に対応する範囲では第２導電型半導体層の不純物活性率が低いことを特徴する。
【００１８】
本発明の半導体装置は、分割ＦＥＴ構造の特性が揃っており、例えば図９の利用の仕方をした場合に、特定の分割ＦＥＴ構造に電流が集中する程度を低減することができる。
【発明の効果】
【００１９】
本発明の方法によれば、単位ＦＥＴ構造又は分割ＦＥＴ構造ごとの特性の不揃いを、製造工程内で補償することができる。これにより単位ＦＥＴ構造又は分割ＦＥＴ構造の特性の揃った半導体装置を歩留まりよく製造することができる。
【発明を実施するための最良の形態】
【００２０】
以下に説明する実施例の主要な特徴を最初に整理する。
（特徴１）本発明の半導体装置は、表面にエミッタ電極が形成されており、裏面にコレクタ電極が形成されている縦型のＩＧＢＴである。
（特徴２）加熱工程では、半導体ウェーハの裏面をレーザビームで走査する。レーザビームの照射位置に連動してレーザビームの強度と走査速度の少なくとも一方を調整する。
【実施例】
【００２１】
（第１実施例）
第１実施例では、１枚の半導体ウェーハから特性の揃った複数個の半導体装置を製造する。
図４において、参照番号２６はｎ型不純物を含む半導体ウェーハを示しており、１枚のウェーハ２６から３４個の半導体装置８０を製造する。本実施例では、特性が揃っている３４個の半導体装置８０を製造することができる。
図１は、１つの半導体装置８０の縦断面構造を模式的に示している。第１実施例で製造する半導体装置８０はＩＧＢＴ(Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ)である。図１に示すように、半導体装置８０は、ｎ型不純物を含む半導体ウェーハ２６から製造されており、表面側にＦＥＴ構造２０を備えており、裏面側にｐ型不純物が注入されたコレクタ層１４を備えている。
【００２２】
半導体ウェーハ２６の表面側には、ｐ型不純物を含むボディ層８が形成されている。ボディ層８の表面に臨む位置に、ｎ型不純物を高濃度に含んでいるエミッタ領域６（図１の場合は６個に分割されている）が形成されている。各々のエミッタ領域６は、ボディ層８によって、ドリフト層１２（半導体ウェーハ２６が加工されないで残っている領域がドリフト層として機能する）から隔てられている。各々のエミッタ領域６の表面から、エミッタ領域６とボディ層８を貫通し、ドリフト層１２に達するトレンチ１０ａが形成されている。各々のトレンチ１０ａの壁面はゲート絶縁膜１０で被覆されており、各々のトレンチ１０ａの内側にゲート電極４が充填されている。ゲート電極４の上面はゲート絶縁膜１０で被覆されている。なおゲート絶縁膜１０は、実際よりも厚く図示されている。エミッタ領域６とボディ層８とドリフト層１２とゲート絶縁膜１０とゲート電極４によってＦＥＴ（Field Effect Transistor：電界効果トランジスタ）を実現する構造２０が形成されている。すなわちゲート電極４に印加する電圧によって、エミッタ領域６とドリフト層１２の間が導通する状態と導通しない状態との間で変化するＦＥＴ構造２０が形成されている。
ドリフト層１２の裏面側には、ｐ型不純物を注入して活性化したコレクタ層１４が形成されている。コレクタ層１４の下面に裏面側電極１６が積層されている。裏面側電極１６はコレクタ層１４に電気的に導通しており、コレクタ電極として作動する。
【００２３】
図１に示すように、ＦＥＴ構造２０は、３個の分割ＦＥＴ構造２０ａ，２０ｂ，２０ｃに分割されている。図１と図２に示すように、分割ＦＥＴ構造２０ａのゲート電極４はゲート配線１８aによってゲートパッド２２に接続されている。分割ＦＥＴ構造２０ｂのゲート電極４はゲート配線１８ｂによってゲートパッド２２に接続されている。分割ＦＥＴ構造２０ｃのゲート電極４はゲート配線１８ｃによってゲートパッド２２に接続されている。本実施例は、３個の分割ＦＥＴ構造２０ａ，２０ｂ，２０ｃの特性を揃えることを目的としておらず、図４に示す３４個の半導体装置８０の特性を揃えることを目的としている。ゲートパッド２２に、３個の分割ＦＥＴ構造２０ａ，２０ｂ，２０ｃが共通に接続されている。
【００２４】
本実施例では、半導体ウェーハ２６の表面側に、３４個のＦＥＴ構造２０を形成する。各々のゲート電極４には、図示しない断面において、表面側電極２に覆われないで表面に露出している部分を形成しておく。ついで、表面側電極２とゲートパッド２０を形成する。そして、ゲート配線１８ａ，１８ｂ，１８ｃを形成する。ゲート配線１８ａ，１８ｂ，１８ｃは、表面に露出している部分においてゲート配線４に接触し、ゲートパッド２２に接触する。次に、半導体ウェーハ２６の裏面からｐ型不純物を注入する。
【００２５】
本実施例では、ｐ型不純物を注入した後であり、それを活性化するために熱を加えるのに先立って、製造途中の半導体装置８０のゲート閾値電圧を、３４個の半導体装置８０のそれぞれについて測定する。
測定工程では、各々の半導体装置８０の表面側電極２の表面とコレクタ層１４の裏面（まだ裏面側電極１６は形成されていない）に測定プローブを接触させて、図３の回路を完成させる。すなわち、表面側電極２の表面に接触させる測定プローブは接地しておく。コレクタ層１４の表面に接触させる測定プローブは電流計３２を介して直流電源３４の正電極に接続しておく。
この状態で、電圧を変えることができる電源３０に接続されている測定プローブを、ゲート閾値電圧を測定したい半導体装置８０のゲートパッド２２に接触させる。最初は、可変電源３０の電圧を下げておく。その後、コレクタ層１４と表面側電極２の間を流れる電流を電流計３２で測定しながら、可変電圧３０の電圧を徐々に上昇させる。電流計３２で検出される電流が一定値Ioに達した時の可変電圧３０の電圧値を測定する。その電圧値が、その半導体装置８０のゲート閾値電圧となる。
ゲートパッド２２に接触させる測定プローブを、３４個の半導体装置８０を一巡するように移動させ、そのたびごとに上記の測定を実施することによって、３４個の半導体装置８０のそれぞれについてゲート閾値電圧を測定することができる。
なお測定工程では、３４個の半導体装置８０の表面側電極２が連続していてもよいし、３４個の半導体装置８０のコレクタ層１４が連続していてもよい。測定工程で導通するのは、ゲートパッド２２に電圧を印加した半導体装置８０だけであることから、表面側電極２ないしコレクタ層１４が連続していても、個々の半導体装置８０のート閾値電圧を測定することができる。
【００２６】
前記の測定工程では、コレクタ層１４に注入したｐ型不純物が活性化しておらず、製造途中の半導体装置８０はＭＯＳとして作動する。測定工程では、ＭＯＳとして作動する半導体装置８０のゲート閾値電圧を測定する。
【００２７】
本実施例では、半導体装置８０ごとに測定されたゲート閾値電圧から、コレクタ層１４に注入した不純物を活性化するために裏面に加える温度を、半導体装置８０ごとに決定する。
ゲート閾値電圧が高い半導体装置８０は、コレクタ・エミッタ電流が流れにくい特性を備えている。この場合、コレクタ層１４に注入した不純物の活性化率を高めると、伝導度変調現象が活発化し、コレクタ・エミッタ電流が流れやすくなる。その一方において、ゲート閾値電圧が低い半導体装置８０は、コレクタ・エミッタ電流が流れやすい特性を備えている。この場合、コレクタ層１４に注入した不純物の活性化率を低める、伝導度変調現象が不活発化し、コレクタ・エミッタ電流が流れにくくなる。表面側のＦＥＴ構造の通電性が設計値よりも小さいものであれば、裏面側で生じる伝導度変調現象が活発化することによって、半導体装置８０全体の通電特性を設計値に近づけることができる。表面側のＦＥＴ構造の通電性が設計値よりも大きいものであれば、裏面側で生じる伝導度変調現象を不活発化することによって、半導体装置８０全体の通電特性を設計値に近づけることができる。以上の結果、１枚の半導体ウェーハ２６に製造する３４個の半導体装置８０の特性を揃えることができる。
【００２８】
本実施例では、裏面にレーザビームを照射することによって、コレクタ層１４に注入した不純物を加熱して活性化する。図５は、半導体ウェーハ２６の裏面にレーザビームを照射するプロセスを示しており、４９がレーザビームの大きさを示している。レーザビーム４９の大きさは半導体ウェーハ２６よりも小さく、１個１個の半導体装置８０とほぼ同じサイズである。レーザビームを走査線２４に沿って走査することによって、半導体ウェーハ２６の裏面の全体を加熱処理することができる。この際に、レーザビームを照射している位置に応じてレーザビームの強度および／または走査速度を変えることができる。レーザビーム強度を上げればそのレーザビームで照射されている範囲の加熱温度が昇温する。走査速度を低速化すればそのレーザビームで照射されている範囲の加熱温度が昇温する。
表面側のＦＥＴ構造の通電性が設計値どおりの半導体装置８０の裏面を照射する際には、標準的設計値レーザビーム強度と標準的走査速度を採用する。設計値よりも低いゲート閾値電圧が測定された半導体装置８０の裏面を照射する際には、標準的設計値よりも低強度のレーザビームかまたは標準的走査速度よりも高速の走査速度を採用する。図９では、図示４０の位置で製造されている半導体装置８０のゲート閾値電圧が低いために、低強度または高速度のレーザスキャン４４を採用することを示している。設計値よりも高いゲート閾値電圧が測定された半導体装置８０の裏面を照射する際には、標準的設計値よりも高強度のレーザビームかまたは標準的走査速度よりも低速の走査速度を採用する。図９では、図示５０の位置で製造されている半導体装置８０のゲート閾値電圧が高いために、高強度または低速度のレーザスキャン５４を採用することを示している。
本実施例では、半導体ウェーハ２６の裏面にレーザビームを照射してコレクタ層１４に注入した不純物を活性化した後に、裏面側電極１６を形成する。その後に、３個の分割ＦＥＴ構造２０ａ，２０ｂ，２０ｃで構成される単位ＦＥＴ構造２０の間を通過しているラインに沿ってダイシングする。これによって１枚の半導体ウェーハ２６から３４個の半導体装置８０を製造することができる。
【００２９】
(第２実施例)
第２実施例では、表面側の分割ＦＥＴ構造とその裏面側のコレクタ層で構成されるＩＧＢＴの特性が、複数個に分割された分割ＦＥＴ構造について揃っている半導体装置を製造する。すなわち、一個の半導体装置中の場所によって特性が変化することのない半導体装置９０を製造する。
本実施例でも、図４に示したように、１枚の半導体ウェーハ２６から３４個の半導体装置を製造する。また図１に示すように、１個の半導体装置が、３個に分割された分割ＦＥＴ構造２０ａ,２０ｂ,２０ｃを備えている。第１実施例と共通する事象については重複説明を省略する。
本実施例の半導体装置９０は、図６に示すように、３個に分割された分割ゲートパッド２０ａ，２０ｂ，２０ｃを備えている。分割ゲートパッド２２ａは、ゲート配線１８ａによって、分割ＦＥＴ構造２０ａに接続されている。分割ゲートパッド２２ｂは、ゲート配線１８ｂによって、分割ＦＥＴ構造２０ｂに接続されている。分割ゲートパッド２２ｃは、ゲート配線１８ｃによって、分割ＦＥＴ構造２０ｃに接続されている。
【００３０】
１個の半導体装置９０を構成するＦＥＴ構造２０が、複数個のＦＥＴ構造に分割されており、それに対応してゲートパッド２２が複数個の分割ゲートパッドに分割されている場合、第１実施例と同様にして、分割ＦＥＴ構造ごとにゲート閾値電圧を測定することができる。
ゲートパッドに接触させる測定プローブを分割ゲートパッド２２ａに接触させることによって図３の回路を実現して閾値電圧を測定すれば、分割ＦＥＴ構造２０ａの閾値電圧を測定することができる。同様に、測定プローブを分割ゲートパッド２２ｂに接触させることによって分割ＦＥＴ構造２０ｂの閾値電圧を測定することができる。測定プローブを分割ゲートパッド２２ｃに接触させることによって分割ＦＥＴ構造２０ｃの閾値電圧を測定することができる。
【００３１】
本実施例でも、分割ＦＥＴ構造ごとの閾値電圧を測定した後に、半導体ウェーハ２６の裏面にレーザを照射してコレクタ層１４に注入した不純物を活性化する。
図７は、半導体ウェーハ２６の裏面にレーザを照射する際の照射条件の変更を例示している。図７の場合、図示４０の位置で製造されている半導体装置９０の分割ＦＥＴ構造４０ａのゲート閾値電圧が低いために、分割ＦＥＴ構造４０ａに対向する位置の裏面には、低強度または高速度のレーザスキャンを採用することを示している。また図示５０の位置で製造されている半導体装置９０の分割ＦＥＴ構造５０ｂのゲート閾値電圧が高いために、分割ＦＥＴ構造５０ｂに対向する位置の裏面には、高強度または低速度のレーザスキャンを採用することを示している。
本実施例によると、１個の半導体装置９０内で分割されている分割領域のそれぞれにおいて、表面側の特性のばらつきを裏面側で補償することができ、半導体装置９０内の位置によって特性が変化することのない半導体装置９０を製造することができる。
また、同時に、１枚の半導体ウェーハ２６から特性の揃った３４個の半導体装置９０を製造することができる。
本実施例では、１枚の半導体ウェーハから複数個の半導体装置を製造することが、１個の半導体装置のみを製造する場合にも有用である。１個の半導体装置のみを製造する場合でも、分割領域ごとの特性のばらつきが少なく、半導体装置内の位置によって特性が変化することのない半導体装置を製造することが必要とされる場合には、本実施例の技術が有効である。
【００３２】
図６に例示した半導体装置９０は、ゲートパッド２２ａ，２２ｂ，２２ｃに印加するゲート電圧を独立に制御する使用方法も可能であるが、ゲートパッド２２ａ，２２ｂ，２２ｃに印加するゲート電圧を共通に制御する使用方法も可能である。この場合には、一本のワイヤ９０を一箇所で溶接またははんだ付けすると、その溶接箇所またははんだ付け箇所９２が全部のゲートパッド２２ａ，２２ｂ，２２ｃに亘って伸び、一箇所で溶接またははんだ付けによって全部のゲートパッド２２ａ，２２ｂ，２２ｃが一度にワイヤ９４に接続されることが好ましい。ゲートパッド２２ａ，２２ｂ，２２ｃを密集して配置しておくと、一箇所で溶接またははんだ付けすることによって全部のゲートパッド２２ａ，２２ｂ，２２ｃが一度にワイヤ９４に接続される。
第２実施例では、その製造方法に起因して半導体装置自体に新規な特徴を持つ半導体装置９０が得られる。第２実施例で製造される半導体装置は、表面側にＦＥＴ構造を備えているとともに裏面側に第２導電型半導体層を備えており、そのＦＥＴ構造が複数個の分割ＦＥＴ構造に分割されている構造をしている。そして、オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種が高い分割ＦＥＴ構造に対応する範囲では第２導電型半導体層の不純物活性率が高くなるように製造され、またオン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種が低い分割ＦＥＴ構造に対応する範囲では第２導電型半導体層の不純物活性率が低くなるように製造される。その結果、製造された半導体装置は、オン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種が高い分割ＦＥＴ構造に対応する範囲では第２導電型半導体層の不純物活性率が高く、またオン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種が低い分割ＦＥＴ構造に対応する範囲では第２導電型半導体層の不純物活性率が低い特徴を持つ。通常、半導体装置の中にオン電圧とオン抵抗とゲート閾値電圧のうちの少なくとも１種が低い、又は高い分割ＦＥＴ構造を持つ半導体装置は存在するが、その分割ＦＥＴ構造の特性に合わせて対応する第２導電型半導体層の不純物活性率が異なる半導体装置は存在せず、第２実施例で製造される半導体装置９０はこの新規な特徴を持つ。
【００３３】
（第３実施例）
第１実施例と第２実施例では、表面側に形成されているＦＥＴ構造の場所によるばらつきをゲート閾値電圧で測定した。それに対して、オン抵抗またはオン電圧のばらつきを測定することによって表面側に形成されているＦＥＴ構造の場所によるばらつきを認識することができる。
図８の（Ａ）は、エミッタ電極として機能する表面側電極を、半導体装置内の位置によって複数個に区分した場合を示す。この実施例では、表面側ＦＥＴ構造２０は共通のゲートパッド２２に接続されており、分割ＦＥＴ構造２０ａ，２０ｂ，２０ｃごとに独立に動作することはなく、一斉に動作する。
表面側電極２に接触させる測定プローブを分割表面側電極２ａに接触させて図３の回路を完成すると、分割ＦＥＴ構造２０ａのオン抵抗またはオン電圧を測定することができる。ゲートパッド２２に電圧を印加して計測することから分割ＦＥＴ構造２０ｂ，２０ｃでも導通しているが、分割表面側電極２ａで計測される特性は分割ＦＥＴ構造２０ａの特性である。表面側電極を複数個に分割すれば、分割ＦＥＴ構造ごとの特性を計測することができる。
【００３４】
（第４実施例）
図８の（Ｂ）に示すように、裏面側電極を複数個に分割してもよい。この場合も、分割ＦＥＴ構造ごとの特性を計測することができる。この実施例の場合、裏面側電極を複数個に分割して形成した後に、各分割ＦＥＴ構造の特性を計測することになる。裏面側電極越しにレーザビームを照射しても、コレクタ層１４に注入した不純物を活性化することができる。
【００３５】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。例えば図１及び２に示す半導体装置の模式図はその構成を制限するものではない。コレクタ層の形成に局所加熱による不純物活性化を行う工程を経て形成される半導体装置であれば良く、プレーナ型ＩＧＢＴ等についても適用が可能である。
【図面の簡単な説明】
【００３６】
【図１】第１実施例の半導体装置の縦断面構造を模式的に示す図である。
【図２】第１実施例の半導体装置の表面構造を模式的に示した図である。
【図３】半導体装置のゲート閾値電圧を測定する回路図である。
【図４】ウェーハ２６から複数個の半導体装置を製造する際のレイアウトを示す。
【図５】ウェーハ２６の裏面にレーザを照射して不純物を活性化する処理において、加熱処理条件をウェーハ内の位置によって調整する様子を示した図である。
【図６】第２実施例の半導体装置の表面構造を模式的に示した図である。
【図７】第２実施例のウェーハ２６の裏面にレーザを照射して不純物を活性化する処理において、加熱処理条件をウェーハ内の位置によって調整する様子を示した図である。
【図８】（Ａ）は、第３実施例の半導体装置の縦断面構造を模式的に示す図であり、（Ｂ）は、第４実施例の半導体装置の縦断面構造を模式的に示す図である。
【図９】ゲート閾値電圧が不揃いな半導体装置７２，７４，７６を使用するときの問題点を示す。
【符号の説明】
【００３７】
２・・・・・表面側電極
２ａ、２ｂ、２ｃ・・・分割表面側電極
４・・・・・ゲート電極
６・・・・・エミッタ領域
８・・・・・ボディ層
１０・・・・ゲート絶縁体
１０ａ・・・トレンチ
１２・・・・ドリフト層
１４・・・・コレクタ層
１６・・・・裏面側電極
１６ａ、１６ｂ、１６ｃ・・・分割裏面側電極
１８ａ、１８ｂ、１８ｃ・・・ゲート配線
２０・・・・単位ＦＥＴ構造
２０ａ、２０ｂ、２０ｃ・・・分割ＦＥＴ構造
２２・・・・ゲートパッド
２２ａ、２２ｂ、２２ｃ・・・分割ゲートパッド
２４・・・・走査線
２６・・・・ウェーハ
３０・・・・電源
３２・・・・電流計
３４・・・・直流電源
４０・・・・単位ＦＥＴ構造
４０ａ・・・分割ＦＥＴ構造
４４・・・・レーザスキャン
４９・・・・レーザビーム
５０・・・・単位ＦＥＴ構造
５０ｂ・・・分割ＦＥＴ構造
５４・・・・レーザスキャン
６２・・・・電流
６４・・・・電流
６６・・・・電流
７２・・・・半導体装置
７４・・・・半導体装置
７６・・・・半導体装置
８０・・・・半導体装置
９０・・・・半導体装置
９２・・・・溶接箇所またははんだ付け箇所
９４・・・・ワイヤ
【図１】
2008306047.tif 000003
【図２】
2008306047.tif 000004
【図３】
2008306047.tif 000005
【図４】
2008306047.tif 000006
【図５】
2008306047.tif 000007
【図６】
2008306047.tif 000008
【図７】
2008306047.tif 000009
【図８】
2008306047.tif 000010
【図９】
2008306047.tif 000011