(57)【要約】【課題】リーク電流を低減することが可能な半導体装置とその製造方法を提供すること。【解決手段】複数のセル活性領域１０２をセル領域Cに備えたシリコン基板１と、複数のセル活性領域１０２の間のシリコン基板１に形成された素子分離溝１ａと、素子分離溝１ａに形成されたキャパシタ誘電体膜２１と、キャパシタ誘電体膜２１上に形成され、シリコン基板１及びキャパシタ誘電体膜２１と共にキャパシタQを構成するキャパシタ上部電極２３ｂとを有し、セル領域Cの横のシリコン基板１にダミー活性領域１０３を設けたことを特徴とする半導体装置による。【選択図】図３１
2008235324.tif 000002
【特許請求の範囲】
【請求項１】
複数のセル活性領域をセル領域に備えた半導体基板と、
前記複数のセル活性領域の間の前記半導体基板に形成された素子分離溝と、
前記素子分離溝に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成され、前記半導体基板及び前記キャパシタ誘電体膜と共にキャパシタを構成するキャパシタ上部電極とを有し、
前記セル領域の横の前記半導体基板にダミー活性領域を設けたことを特徴とする半導体装置。
【請求項２】
前記セル活性領域の上にゲート絶縁膜を介して形成された、MOSトランジスタのゲート電極を更に有し、
前記キャパシタと前記MOSトランジスタとにより１トランジスタ−１容量型のメモリセルが構成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記セル領域の端部における前記セル活性領域と、前記ダミー活性領域との間隔が、前記メモリセルの幅よりも狭いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
複数の活性領域をセル領域に備えた半導体基板と、
前記セル領域における前記半導体基板に形成されたウェルと、
前記複数の活性領域の間の前記半導体基板に形成された素子分離溝と、
前記素子分離溝の下の前記半導体基板に形成され、前記ウェルと同じ導電型の不純物拡散領域と、
前記素子分離溝に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成され、前記半導体基板及び前記キャパシタ誘電体膜と共にキャパシタを構成するキャパシタ上部電極とを有し、
前記素子分離溝の底面での前記キャパシタ誘電体膜の膜厚が、前記セル領域の端部において、該セル領域の前記端部以外の部分におけるよりも厚いことを特徴とする半導体装置。
【請求項５】
複数の活性領域をセル領域に備えた半導体基板と、
前記セル領域における前記半導体基板に形成されたウェルと、
前記複数の活性領域の間の前記半導体基板に形成された素子分離溝と、
前記素子分離溝の下の前記半導体基板に形成され、前記ウェルと同じ導電型のチャネルストップ領域と、
前記素子分離溝に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成され、前記半導体基板及び前記キャパシタ誘電体膜と共にキャパシタを構成するキャパシタ上部電極とを有し、
前記チャネルストップ領域の不純物濃度が、前記セル領域の端部において、該セル領域の前記端部以外の部分よりも高いことを特徴とする半導体装置。
【請求項６】
半導体基板の上方にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記半導体基板をエッチングすることにより該半導体基板に素子分離溝を形成して、該素子分離溝により前記半導体基板のセル領域に複数のセル活性領域を画定すると共に、前記セル領域の横の前記半導体基板にダミー活性領域を画定する工程と、
前記レジストパターンを除去する工程と、
前記素子分離溝に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜をエッチングし、該素子分離絶縁膜の上面を前記半導体基板の上面よりも低くする工程と、
前記素子分離絶縁膜をエッチングした後、前記素子分離溝の側面に熱酸化膜を形成し、該熱酸化膜と前記素子分離絶縁膜とをキャパシタ誘電体膜とする工程と、
前記キャパシタ誘電体膜の上に、該キャパシタ誘電体膜及び前記半導体基板と共にキャパシタを構成する上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板に素子分離溝を形成し、該半導体基板のセル領域に複数の活性領域を画定する工程と、
前記素子分離溝に素子分離絶縁膜を形成する工程と、
前記セル領域の端部以外の部分の前記素子分離絶縁膜をエッチングし、該素子分離絶縁膜を前記素子分離溝の底面に第１の厚さで残す工程と、
前記セル領域の端部の前記素子分離絶縁膜をエッチングし、前記第１の厚さよりも厚い第２の厚さで該素子分離絶縁膜を前記素子分離溝の底面に残す工程と、
前記セル領域における前記半導体基板にウェルを形成する工程と、
前記第１及び第２の厚さで前記素子分離絶縁膜を残した後、前記素子分離溝の側面に熱酸化膜を形成し、該熱酸化膜と前記素子分離絶縁膜とをキャパシタ誘電体膜とする工程と、
前記第１及び第２の厚さで前記素子分離絶縁膜を残した後、前記素子分離溝の下の前記半導体基板に、前記ウェルと同じ導電型の不純物をイオン注入して不純物拡散領域を形成する工程と、
前記キャパシタ誘電体膜の上に、該キャパシタ誘電体膜及び前記半導体基板と共にキャパシタを構成する上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体基板の周辺回路領域にMOSトランジスタを形成する工程を更に有し、
前記不純物拡散領域を形成する工程において、前記周辺回路領域における前記半導体基板に、前記MOSトランジスタの閾値電圧調整用不純物拡散領域を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板に素子分離溝を形成し、該半導体基板のセル領域に複数の活性領域を画定する工程と、
前記素子分離溝に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜をエッチングし、該素子分離絶縁膜の上面を前記半導体基板の上面よりも低くする工程と、
前記セル領域における前記半導体基板にウェルを形成する工程と、
前記素子分離絶縁膜をエッチングした後、前記素子分離溝の側面に熱酸化膜を形成し、該熱酸化膜と前記素子分離絶縁膜とをキャパシタ誘電体膜とする工程と、
前記素子分離絶縁膜をエッチングした後、前記素子分離溝の下の前記半導体基板に、前記ウェルと同じ導電型の不純物をイオン注入してチャネルストップ領域を形成する工程と、
前記セル領域の端部の前記素子分離溝の下の前記半導体基板に、前記チャネルストップ領域と同じ導電型の不純物を選択的にイオン注入し、前記端部における前記チャネルストップ領域の不純物濃度を高める工程と、
前記キャパシタ誘電体膜の上に、該キャパシタ誘電体膜及び前記半導体基板と共にキャパシタを構成する上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記チャネルストップ領域の前記不純物濃度を高める工程において、前記イオン注入の加速エネルギとして、前記セル領域の前記端部における前記チャネルストップ領域の不純物濃度のピークが、前記端部における前記素子分離溝の底面に一致するようなエネルギを採用することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置には、DRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory)等のように、様々なタイプのものが存在するが、なかでも素子分離絶縁膜に情報記憶用のトレンチキャパシタを形成するものは、高集積化、大容量化が容易なDRAMと、高速、低消費電力化が可能なSRAMの両方の長所を有している。
【０００３】
従って、この種の半導体記憶装置には、低消費電力という特徴を最大限に活かすため、トレンチキャパシタにおけるリーク電流が低減されるような構造が求められる。
【０００４】
なお、本発明に関連する技術が、下記の特許文献１に開示されている。その特許文献１では、セル領域の外周にダミー活性領域を設け、エッチング時に真の活性領域の幅が収縮するのを防止している。
【特許文献１】国際公開第９２／０２０４４号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、リーク電流を低減することが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の観点によれば、複数のセル活性領域をセル領域に備えた半導体基板と、前記複数のセル活性領域の間の前記半導体基板に形成された素子分離溝と、前記素子分離溝に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成され、前記半導体基板及び前記キャパシタ誘電体膜と共にキャパシタを構成するキャパシタ上部電極とを有し、前記セル領域の横の前記半導体基板にダミー活性領域を設けた半導体装置が提供される。
【０００７】
本発明の第２の観点によれば、複数の活性領域をセル領域に備えた半導体基板と、前記セル領域における前記半導体基板に形成されたウェルと、前記複数の活性領域の間の前記半導体基板に形成された素子分離溝と、前記素子分離溝の下の前記半導体基板に形成され、前記ウェルと同じ導電型の不純物拡散領域と、前記素子分離溝に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成され、前記半導体基板及び前記キャパシタ誘電体膜と共にキャパシタを構成するキャパシタ上部電極とを有し、前記素子分離溝の底面での前記キャパシタ誘電体膜の膜厚が、前記セル領域の端部において、該セル領域の前記端部以外の部分におけるよりも厚い半導体装置が提供される。
【０００８】
本発明の第３の観点によれば、複数の活性領域をセル領域に備えた半導体基板と、前記セル領域における前記半導体基板に形成されたウェルと、前記複数の活性領域の間の前記半導体基板に形成された素子分離溝と、前記素子分離溝の下の前記半導体基板に形成され、前記ウェルと同じ導電型のチャネルストップ領域と、前記素子分離溝に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成され、前記半導体基板及び前記キャパシタ誘電体膜と共にキャパシタを構成するキャパシタ上部電極とを有し、前記チャネルストップ領域の不純物濃度が、前記セル領域の端部において、該セル領域の前記端部以外の部分よりも高い半導体装置。
【０００９】
本発明では、セル領域の端部におけるチャンネルストップ領域の不純物濃度を、セル領域の端部以外の部分におけるよりも高くするので、該端部の素子分離溝の下においてウェルとは反対の導電性のチャネルが不必要に形成されるのが防止される。そのため、光近接効果等によって素子分離溝の幅が狭くなり易いセル領域の端部において、素子分離溝の下でリーク電流が発生するのを防止でき、キャパシタに蓄積された電荷が消失するのを防ぐことが可能となる。
【００１０】
本発明の第４の観点によれば、半導体基板の上方にレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記半導体基板をエッチングすることにより該半導体基板に素子分離溝を形成して、該素子分離溝により前記半導体基板のセル領域に複数のセル活性領域を画定すると共に、前記セル領域の横の前記半導体基板にダミー活性領域を画定する工程と、前記レジストパターンを除去する工程と、前記素子分離溝に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜をエッチングし、該素子分離絶縁膜の上面を前記半導体基板の上面よりも低くする工程と、前記素子分離絶縁膜をエッチングした後、前記素子分離溝の側面に熱酸化膜を形成し、該熱酸化膜と前記素子分離絶縁膜とをキャパシタ誘電体膜とする工程と、前記キャパシタ誘電体膜の上に、該キャパシタ誘電体膜及び前記半導体基板と共にキャパシタを構成する上部電極を形成する工程と、を有する半導体装置の製造方法が提供される。
【００１１】
本発明では、セル領域の横にダミー活性領域を設けるので、セル領域の端部における活性領域が、端部以外の部分と略同等の粗密によって擬似的に配置されることになる。これにより、上記のレジストパターンを形成する際、セル領域の端部とそれ以外の部分とにおいて光近接効果の度合いを同程度とすることができる。
【００１２】
そのため、レジストパターンをエッチングマスクにして形成される素子分離溝の幅がセル領域の全域にわたって略同じとなり、セル領域の端部で狭くなりがちな素子分離溝を他の部分と同じ程度に広くすることができ、該端部における素子分離を確実に行うことができる。
【００１３】
本発明の第５の観点によれば、半導体基板に素子分離溝を形成し、該半導体基板のセル領域に複数の活性領域を画定する工程と、前記素子分離溝に素子分離絶縁膜を形成する工程と、前記セル領域の端部以外の部分の前記素子分離絶縁膜をエッチングし、該素子分離絶縁膜を前記素子分離溝の底面に第１の厚さで残す工程と、前記セル領域の端部の前記素子分離絶縁膜をエッチングし、前記第１の厚さよりも厚い第２の厚さで該素子分離絶縁膜を前記素子分離溝の底面に残す工程と、前記セル領域における前記半導体基板にウェルを形成する工程と、前記第１及び第２の厚さで前記素子分離絶縁膜を残した後、前記素子分離溝の側面に熱酸化膜を形成し、該熱酸化膜と前記素子分離絶縁膜とをキャパシタ誘電体膜とする工程と、前記第１及び第２の厚さで前記素子分離絶縁膜を残した後、前記素子分離溝の下の前記半導体基板に、前記ウェルと同じ導電型の不純物をイオン注入して不純物拡散領域を形成する工程と、前記キャパシタ誘電体膜の上に、該キャパシタ誘電体膜及び前記半導体基板と共にキャパシタを構成する上部電極を形成する工程と、を有する半導体装置の製造方法が提供される。
【００１４】
本発明では、セル領域の端部の素子分離溝に残される素子分離絶縁膜の膜厚を、それ以外の部分の素子分離溝に残される素子分離絶縁膜よりも厚くする。
【００１５】
そのため、セル領域の端部における素子分離絶縁膜のイオンに対する阻止能が高まり、イオン注入により素子分離溝の下の半導体基板に不純物拡散領域を形成する際、その不純物濃度のピークが素子分離溝の底面に近づくようになる。これにより、セル領域の端部において、不純物拡散領域が素子分離溝の底面近くでチャネルストップ領域として機能するようになり、セル領域の端部において確実に素子分離を行うことができる。
【００１６】
本発明の第６の観点によれば、半導体基板に素子分離溝を形成し、該半導体基板のセル領域に複数の活性領域を画定する工程と、前記素子分離溝に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜をエッチングし、該素子分離絶縁膜の上面を前記半導体基板の上面よりも低くする工程と、前記セル領域における前記半導体基板にウェルを形成する工程と、前記素子分離絶縁膜をエッチングした後、前記素子分離溝の側面に熱酸化膜を形成し、該熱酸化膜と前記素子分離絶縁膜とをキャパシタ誘電体膜とする工程と、前記素子分離絶縁膜をエッチングした後、前記素子分離溝の下の前記半導体基板に、前記ウェルと同じ導電型の不純物をイオン注入してチャネルストップ領域を形成する工程と、前記セル領域の端部の前記素子分離溝の下の前記半導体基板に、前記チャネルストップ領域と同じ導電型の不純物を選択的にイオン注入し、前記端部における前記チャネルストップ領域の不純物濃度を高める工程と、前記キャパシタ誘電体膜の上に、該キャパシタ誘電体膜及び前記半導体基板と共にキャパシタを構成する上部電極を形成する工程と、を有する半導体装置の製造方法が提供される。
【００１７】
本発明では、セル領域の端部に対して追加のイオン注入を選択的に行うので、該端部におけるチャネルストップ領域の不純物濃度が高められる。これにより、セル領域の端部において、素子分離溝の底面付近の導電性が反転するのを効果的に防止することができ、該底面におけるリークの発生を抑制することができ、素子分離を確実に行うことができるようになる。
【発明の効果】
【００１８】
本発明によれば、セル領域の横にダミー活性領域を設けるので、セル領域の端部において確実に素子分離を行うことができる。
【００１９】
また、セル領域の端部における素子分離溝に残される素子分離絶縁膜の厚さを、他の素子分離溝におけるよりも厚くすることでも、端部での素子分離が確実となる。
【００２０】
更に、セル領域の端部に対して追加のイオン注入を行い、チャネルストップ領域の不純物濃度を該端部において高めても、端部における素子分離を確実に行うことができる。
【発明を実施するための最良の形態】
【００２１】
（１）予備的事項についての説明
本発明の実施の形態の説明に先立ち、本発明の予備的事項について説明する。
【００２２】
図１は、予備的事項に係る半導体装置の拡大平面図である。そして、図２は、図１のX1−X1線に沿う断面図である。
【００２３】
この半導体装置は、素子分離溝に形成されたキャパシタをセルキャパシタとして利用するものであり、図１ではセル領域Cの端部C1、すなわち図の左側にはセルが存在しない部分の近くを拡大して示している。
【００２４】
図２に示されるように、この半導体装置は、p型シリコン基板（半導体基板）１に形成されたnウェル１６を有する。そして、シリコン基板１の上面には素子分離溝１ａが形成されており、その素子分離溝１ａ内に酸化シリコン膜よりなるキャパシタ誘電体膜２１が形成されている。
【００２５】
更に、キャパシタ誘電体膜２１の上にはポリシリコンよりなる上部電極（プレート電極）２３ｂが形成され、該上部電極２３ｂ、キャパシタ誘電体膜２１、及びシリコン基板１によってキャパシタQが構成される。
【００２６】
また、キャパシタQの隣には、キャパシタ誘電体膜２１をゲート絶縁膜とするMOS型の選択トランジスタTRSELが形成される。その選択トランジスタTRSELは、ポリシリコンよりなるゲート電極（ワード線）２３ｃを有すると共に、ソース／ドレインエクステンション３６とソース／ドレイン領域４７を有する。
【００２７】
このうち、ソース／ドレインエクステンション３６は、キャパシタQと選択トランジスタTRSELとを電気的に接続するように機能する。一方、ソース／ドレイン領域４７はビット線（BL）の一部を構成する。
【００２８】
そして、シリサイドブロック４０ｂで覆われていない領域の各電極２３ｂ、２３ｃの上面には金属シリサイド層４９が形成され、更にシリコン基板１の上側全面に層間絶縁膜５１３が形成される。その層間絶縁膜５１は、ソース／ドレイン領域４７の上方にホール５１ｂを有し、該ホール５１ｂにはビット線コンタクトプラグ５５が形成される。
【００２９】
なお、そのビット線コンタクトプラグ５５の形成工程では、図１に示されるように、ゲート電極２３ｃの上のワード線コンタクトプラグ８０も同時に形成される。
【００３０】
図１に示される複数のセル活性領域１０２は、シリコン基板１において素子分離溝１ａ（図２参照）が形成されていない領域であって、ソース／ドレインエクステンション３６、ソース／ドレイン領域４７、及びゲート電極２３ｃ下のチャネル領域を含む領域である。
【００３１】
図３は、この半導体装置の等価回路図である。
【００３２】
図３に示されるように、この半導体装置では、キャパシタQと選択トランジスタTRSELによって１トランジスタ−１容量型の一つのメモリセルが構成される。そのメモリセルでは、nウェル１６と上部電極（プレート電極）２３ｂへの印加電圧が固定されており、nウェル１６には接地電位、上部電極２３ｂには−１．５５Ｖの電圧が動作中に常に印加されている。
【００３３】
「１」の書き込みに際しては、例えば、ビット線（ソース／ドレイン領域）４７にハイレベルの電圧（０Ｖ）を印加し、ワード線（ゲート電極）２３ｃにローレベル（−１．５５Ｖ）の電圧を印加する。これにより、選択トランジスタTRSELがオン状態となり、ビット線４７の電圧がキャパシタQに印加される。その結果、キャパシタQの両極板の電位差が１．５５ＶとなってキャパシタQに電荷が蓄積され、キャパシタQに情報「１」が書き込まれる。
【００３４】
一方、「０」の書き込みに際しては、書き込みと同様にして選択トランジスタTRSELがオン状態となっているときに、ビット線４７にローレベルの電圧（−１．２Ｖ）を印加する。これにより、キャパシタQの両極板の電位差が０．３５Ｖ（＝｜−１．５５Ｖ−（−１．２Ｖ）｜）と小さくなるので、キャパシタQに電荷が殆ど蓄積されなくなり、キャパシタに蓄積される情報が「０」となる。
【００３５】
なお、このセルを非選択とするには、ワード線２３ｃに０．３５Ｖの電圧を印加し、選択トランジスタTRSELをオフ状態とすればよい。
【００３６】
図４は、上記の図１のY1−Y1線とY2−Y2線に沿う断面図である。
【００３７】
図４に示されるように、設計上は各断面において素子分離溝１ａが同じ形状になるようにしたにも関わらず、断面によって素子分離溝１ａの断面形状が異なっている。これは、セル領域Cの端部C1では、図１の左側にセル活性領域１０２が存在しないため、セル活性領域１０２の配置の粗密が端部C1以外の部分C2よりも疎となっており、エッチングにより素子分離溝１ａを形成する際に光近接効果によって素子分離溝１ａの幅が狭くなるためである。
【００３８】
また、このように疎に分布していると、エッチングによって素子分離溝１ａを形成する際に、該素子分離絶縁膜１ａの側面の傾斜角θが大きくなる傾向があり、これによっても上記のような断面形状の差が生じる。
【００３９】
このうち、光近接効果に伴う素子分離溝１ａの幅の低減は、隣接するセル活性領域１０２の間で図の経路Ｐに沿ったリーク電流の増大を招いてしまう。これは、既述のように、上部電極２３ｂには動作時に常に固定電圧（−１．５５Ｖ）が印加されているため、ビット線電圧を変化させた場合のように、隣接するセル活性領域１０２の間に電位差が発生した場合に、素子分離溝１ａの底面の導電性がnウェル１６のn型からp型に反転して意図せざるチャネル１ｂが形成され、そのチャネル１ｂに沿ってリーク電流が流れ易くなるためである。
【００４０】
隣接するセルの記憶情報が「０」や「１」のように異なる場合にこのようなリーク電流が発生すると、一方のセルから他方のセルに電荷が流れてしまい、各セルの記憶情報が破壊されるという不都合を招いてしまう。
【００４１】
そのリーク電流は、既述のようにセル領域Cの端部C1において発生し易いが、本願発明者は、実際の製品においてリーク電流が発生し易い場所を特定するための調査を行った。
【００４２】
図５は、実際の製品の平面レイアウトである。
【００４３】
同図において、セル領域Cは、２４wl×３２Bankのバンク構造を有しており、図示のように４行×４列に配置されている。そして、各セル領域Cの間には、アンプ回路amp、ワード線デコーダWdec、直流回路DC、冗長回路ECC、入出力回路IO等のような周辺回路領域が配置されている。
【００４４】
本願発明者の調査結果によると、このようなレイアウトでは、同図の(i)〜(iii)に示されるような周辺回路領域とセル領域Cとの境界において上記したリーク電流が顕著に発生することが明らかとなった。
【００４５】
本願発明者は、これらの点に鑑み、以下に説明するような本発明の実施形態に想到した。
【００４６】
（１）第１実施形態
図６〜図３０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図であり、図３１及び図３２はその平面図である。
【００４７】
なお、図６〜図３０の断面図では、周辺回路領域Aとセル領域Cの他に、セル領域Cの端部の横の空き領域Bの断面も併記してある。これらの図において、上段に示される断面図は、上記の平面図（図３１、図３２）のX1−X1線に沿う断面図に相当する。また、セル領域Cについては、上記の平面図（図３１、図３２）に示したY1−Y1線、及びY2−Y2線に沿う断面を示している。このうち、Y1−Y1線に沿う断面図はセル領域Cの端部C1における断面図であり、Y2−Y2線に沿う断面図はそれ以外の部分C2の断面図である。
【００４８】
更に、これらの図において、予備的事項で説明したのと同じ要素には図１〜図５におけるのと同じ符号を付してある。
【００４９】
この半導体装置を製造するには、まず、図６に示すように、p型シリコン基板１の上面を熱酸化して第１熱酸化膜２を厚さ約１０nmに形成する。次いで、第１熱酸化膜２の上にプラズマCVD法により窒化シリコン膜を厚さ約１１２nmに形成し、この窒化シリコン膜を研磨ストッパ膜３とする。
【００５０】
窒化シリコンよりなる研磨ストッパ膜３は応力が強いが、このように第１熱酸化膜２の上に形成することで、研磨ストッパ膜３の応力によってシリコン基板１に欠陥が入るのを防止できる。
【００５１】
次いで、図７に示すように、研磨ストッパ膜３の上にフォトレジストを塗布し、それを露光、現像して第１レジストパターン５とする。そして、その第１レジストパターン５の窓５ａを通じて研磨ストッパ膜３、第１熱酸化膜２、及びシリコン基板１をドライエッチングする。
【００５２】
そのドライエッチングは、例えば、誘導結合（ICP: Inductively Coupled Plasma）型プラズマエッチング装置において、エッチングガスとしてCl2を使用することで行われる。
【００５３】
これにより、セル領域Cでは、複数のセル活性領域１０２を画定する素子分離溝１ａがシリコン基板１に形成される。
【００５４】
また、セル領域Cの横の空き領域Bでは、その素子分離溝１ａによってダミー活性領域１０３が画定される。
【００５５】
更に、周辺回路領域Ａでは、周辺MOSトランジスタのソース／ドレイン領域やチャネル領域等の周辺活性領域１０１を画定する素子分離溝１ａがシリコン基板１に形成される。
【００５６】
そのドライエッチングでは、窓５ａの側面がエッチング中に後退するようなエッチング条件が採用されるので、各素子分離溝１ａの側面は、図示のようにシリコン基板１の法線方向から傾くようになる。
【００５７】
この後に、上記した第１レジストパターン５を除去する。
【００５８】
図３１は、この工程を終了後の平面図である。
【００５９】
同図に示されるように、ダミー活性領域１０３はセル活性領域１０２から独立して形成される。
【００６０】
また、セル活性領域１０２とダミー活性領域１０３の平面サイズは特に限定されないが、本実施形態では、ダミー活性領域１０３の幅W3を０．２４μmとする。また、セル活性領域１０２とダミー活性領域１０３との間隔W4を０．４９μmとすると共に、隣接するセル活性領域同士を幅W5（＝０．１９μm）だけ離す。
【００６１】
上記のように、本実施形態では、空き領域Bにダミー活性領域１０３を設けたので、セル領域Cの端部C1におけるセル活性領域１０２が擬似的に密に配置される。そのため、端部C1とそれ以外の部分C2のそれぞれのセル活性領域１０２が略同じ粗密で配置されるようになるので、上記のフォトレジストを露光する際の光近接効果を各部分C1、C2で実質的に同じにすることができる。これにより、各部分C1、C2における第１レジストパターン５の幅D1、D2（図７参照）を実質的に同一にすることが可能となるので、図７の断面図に示したように、Y1−Y1断面とY2−Y2断面のそれぞれにおいて、素子分離溝１ａの幅W1、W2が実質的に同一となる。
【００６２】
更に、このように、ダミー活性領域１０３を設けてセル領域Cの端部C1におけるセル活性領域１０２の配置の粗密差を低減したことで、素子分離溝１ａを形成する際のドライエッチングが端部C1とそれ以外の部分C2とにおいて略同じ具合に進行するため、これらの部分における素子分離溝１ａの側面の傾きθ1、θ2も略同じにすることが可能となる。
【００６３】
続いて、図８に示すように、ドライエッチングによって素子分離溝１ａの内面が受けたダメージを回復させるために、素子分離溝１ａの内面を熱酸化して第２熱酸化膜７を形成する。その第２熱酸化膜７の厚さは特に限定されないが、本実施形態では約１０nmとする。
【００６４】
次に、図９に示す断面構造を得るまでの工程について説明する。
【００６５】
まず、第２熱酸化膜７と研磨ストッパ膜３のそれぞれの上に、HDPCVD(High Density Plasma CVD)法により素子分離絶縁膜９として酸化シリコン膜を形成し、その素子分離絶縁膜９で素子分離溝１ａを完全に埋め込む。
【００６６】
その後、研磨ストッパ膜３の上に形成された余分な素子分離絶縁膜９をCMP法により研磨して除去し、その素子分離絶縁膜９を素子分離溝１ａ内にのみ残す。なお、その研磨は研磨ストッパ膜３において自動的に停止する。
【００６７】
また、上記のように素子分離溝１ａ内に第２熱酸化膜７を予め形成したことで、シリコン基板１と素子分離絶縁膜９との密着性が高められ、素子分離絶縁膜９の膜剥がれを防止することもできる。
【００６８】
次いで、図１０に示すように、研磨ストッパ膜３と素子分離絶縁膜９のそれぞれの上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン１１を形成する。図示のように、その第２レジストパターン１１は、後でキャパシタが形成される領域に窓１１ａを有する。
【００６９】
そして、図１１に示すように、窓１１ａを通じて素子分離絶縁膜９をドライエッチングすることにより、キャパシタが形成される領域における素子分離絶縁膜９の厚さを薄くすし、該素子分離絶縁膜９の上面をシリコン基板１の上面よりも低くする。
【００７０】
そのドライエッチングは、例えば、マグネトロンRIE (Reactive Ion Etching)プラズマエッチング装置において、エッチングガスとしてC4F8を使用することで行われる。そのエッチングガスに対し、酸化シリコンのエッチレートは窒化シリコンのそれよりも高くなるので、酸化シリコンよりなる素子分離絶縁膜９のみを選択的にエッチングすることができる。
【００７１】
この素子分離絶縁膜９のエッチング時間は特に限定されないが、本実施形態では２５秒とする。
【００７２】
続いて、図１２に示すように、上記の第２レジストパターン１１をアッシングして除去した後、シリコン基板１の上側全面をフッ酸溶液に曝す。このようなウエット処理により、図１１のエッチング工程で発生したエッチング生成物が除去され、シリコン基板１の表面が清浄化される。
【００７３】
次に、図１３に示すように、エッチング液として燐酸を用い、窒化シリコンよりなる研磨ストッパ膜３をウエットエッチングで除去する。
【００７４】
次いで、図１４に示すように、シリコン基板１の表面を清浄化するために、該表面を再び熱酸化して、素子分離溝１ａの内面に第３熱酸化膜１４を厚さ約１０nmに形成する。
【００７５】
続いて、図１５に示すように、各領域A〜Cにおけるシリコン基板１に、加速エネルギが６００KeVでドーズ量が１×１０13cm-2の条件でn型不純物としてリンをイオン注入し、これらの領域に素子分離溝１ａよりも深いnウェル１６を形成する。
【００７６】
ここで、素子分離絶縁膜９の下の部分でn型不純物の濃度が低いと、該部分がp型に反転し、リークの原因となるチャネルが素子分離絶縁膜９の下に形成されることがある。
【００７７】
そこで、次の工程では、図１６に示すように、素子分離溝１ａの底面において不純物濃度がピークとなるようなn型のチャネルストップ領域１７をイオン注入により形成し、素子分離溝１ａの下にチャネルが形成されるのを防止する。
【００７８】
但し、後でキャパシタが形成される部分では、図１１の工程において素子分離絶縁膜９がエッチングされてその厚さが薄くされているので、他の部分よりもイオンがシリコン基板１の奥深くに注入され、図示のように素子分離溝１ａの底面よりも深い位置に不純物濃度のピークが位置する。
【００７９】
なお、このイオン注入の条件は特に限定されないが、本実施形態では、加速エネルギを
２４０KeV、ドーズ量を１×１０12cm-2とし、n型不純物としてリンをイオン注入する。
【００８０】
続いて、図１７に示すように、周辺回路領域Aとセル領域Cに後で形成されるpMOSトランジスタの閾値電圧を調整するため、周辺回路領域Aにおけるシリコン基板１にn型不純物として砒素をイオン注入し、上記のチャンネルストップ領域１７よりも浅い部分に不純物濃度のピークが位置するように閾値電圧調整用不純物拡散領域１８を形成する。
【００８１】
その閾値電圧調整用不純物拡散領域１８は、空き領域Bとセル領域Cにも形成される。但し、セル領域Cにおいてキャパシタが形成される部分では、素子分離溝１ａ内の素子分離絶縁膜９をエッチングにより薄くしてあるため、素子分離溝１ａの底面よりも深い位置に閾値電圧調整用不純物拡散領域１８の不純物濃度のピークが位置することになる。
【００８２】
その後に、図１８に示すように、上記の各イオン注入の際にスルー膜として使用した第３熱酸化膜１４をフッ酸溶液によりウエットエッチングして除去し、シリコン基板１の清浄面を露出させる。
【００８３】
次に、図１９に示すように、シリコン基板１の上面と素子分離溝１ａの側面を熱酸化することにより、厚さ約３．０nmの第４熱酸化膜２０を形成する。
【００８４】
その第４熱酸化膜４０は、セル領域Cの素子分離溝１ａにおいて、素子分離絶縁膜９と協働してキャパシタ誘電体膜２１を構成する。既述のように、素子分離溝１ａ内の素子分離絶縁膜９をエッチングにより薄くしたことで、キャパシタ誘電体膜２１の上面には素子分離溝１ａを反映した凹部が形成される。
【００８５】
一方、シリコン基板１の上面に形成された第４熱酸化膜２０は、周辺回路領域Aやセル領域Cに後で形成されるMOSトランジスタのゲート絶縁膜として機能する。
【００８６】
続いて、図２０に示すように、素子分離絶縁膜９と第４熱酸化膜２０のそれぞれの上に導電膜２３としてCVD法によりポリシリコン膜を厚さ約１８０nmに形成する。
【００８７】
次いで、図２１に示すように、導電膜２３の上にフォトレジストを塗布し、それを露光、現像して第３レジストパターン２５を形成する。
【００８８】
続いて、図２２に示すように、第３レジストパターン２５をマスクにして導電膜２３をドライエッチングする。そのドライエッチングは、例えば、誘導結合(ICP)型プラズマエッチング装置において、エッチングガスとしてHBrを使用することで行われる。
【００８９】
これにより、周辺回路領域Aには、周辺MOSトランジスタ用のゲート電極２３ａが形成される。
【００９０】
一方、セル領域Cでは、上部電極２３ｂと、ワード線の一部を構成するゲート電極２３ｃとが形成される。このうち、上部電極２３ｂは、キャパシタ誘電体膜２１及びシリコン基板１と共にキャパシタQを構成する。既述のように、キャパシタ誘電体膜２１の上面に素子分離溝１ａを反映した凹部を形成したことで、キャパシタの下部電極を兼ねるシリコン基板１と上部電極２３ｂとの対向面積が増大し、キャパシタQの容量を大きくすることが可能となる。
【００９１】
この後に、第３レジストパターン２５は除去される。
【００９２】
次に、ゲート電極２３ａをマスクにしながら、p型不純物としてボロンをシリコン基板１にイオン注入することにより、ゲート電極２３ａの横に周辺回路用のソース／ドレインエクステンション２９を形成する。
【００９３】
更に、図２３に示すように、セル領域Cを覆う第４レジストパターン２７をシリコン基板１上に形成する。そして、第４レジストパターン２７で覆われていない周辺回路領域Aにおけるシリコン基板１にn型不純物として砒素をイオン注入することにより、パンチスルーを防止するためのポケット領域２８をゲート電極２３ａとセルフアライン的に形成する。
【００９４】
この後に、第４レジストパターン２７は除去される。
【００９５】
次に、図２４に示す断面構造を得るまでの工程について説明する。
【００９６】
まず、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、周辺回路領域Aを覆う第５レジストパターン３１を形成する。なお、セル領域Cと空き領域Bは、その第５レジストパターン３１で覆われずに露出する。
【００９７】
続いて、ゲート電極２３ｃの横のシリコン基板１にp型不純物としてボロンをイオン注入することにより、セル領域C用のソース／ドレインエクステンション３６を形成する。
【００９８】
更に、セル領域Cに後で形成されるMOSトランジスタのパンチスルーを防止する目的で、ゲート電極２３ｃをマスクにしながら該ゲート電極２３ｃの横のシリコン基板にn型不純物としてリンをイオン注入し、セル領域C用のポケット領域３５を形成する。
【００９９】
なお、これらポケット領域３５とソース／ドレインエクステンション３６は、空き領域Bにおけるダミー活性領域１０３にも形成される。
【０１００】
このイオン注入を終了後、第５レジストパターン３１は除去される。
【０１０１】
続いて、図２５に示すように、シリコン基板１の上側全面にCVD法により酸化シリコン膜を形成し、その酸化シリコン膜をサイドウォール用絶縁膜４０とする。その後、このサイドウォール用絶縁膜４０の上に図示のように第６レジストパターン４３を形成する。
【０１０２】
次いで、図２６に示すように、第６レジストパターン４３をマスクにしてサイドウォール用絶縁膜４０をエッチバックすることにより、各電極２３ａ〜２３ｃの横に絶縁性サイドウォール４０ａを形成すると共に、上部電極２３ｂとゲート電極２３ｃとの間の領域にシリサイドブロック４０ｂを形成する。
【０１０３】
その後、第６レジストパターン４３は除去される。
【０１０４】
次いで、図２７に示すように、各領域A〜Cにp型不純物としてボロンをイオン注入する。これにより、セル領域Aとセル領域Cのそれぞれのゲート電極２３ａ、２３ｃの横のシリコン基板１にソース／ドレイン領域４５、４７が形成される。
【０１０５】
但し、シリサイドブロック４０ｂが形成された部分では、シリサイドブロック４０ｂによってイオンの進入が阻止されるためn型不純物は注入されない。
【０１０６】
また、このイオン注入では、空き領域Bにおけるダミー活性領域１０３にも上記のn型不純物が形成され、ダミー不純物拡散領域４６が形成される。
【０１０７】
ここまでの工程により、周辺回路領域Aには、ゲート電極２３ａやソース／ドレイン領域４５等により構成されるMOS型の周辺トランジスタTRPERIが形成される。一方、セル領域Ｃには、ゲート電極２３ｃ、ソース／ドレイン領域４７、及びソース／ドレインエクステンション３６等により構成されるMOS型の選択トランジスタTRSELが形成される。
【０１０８】
図７を参照して説明したように、本実施形態では素子分離溝１ａの側面をシリコン基板１の法線方向から傾けて形成したので、素子分離絶縁膜９から発生する応力が素子分離溝１ａの側面によって緩和され、該応力が各トランジスタTRPERI、TRSELのチャネル領域に強く作用するのを防止することができる。
【０１０９】
次に、図２８に示す断面構造を得るまでの工程について説明する。
【０１１０】
まず、シリコン基板１の上側全面に、高融点金属膜としてスパッタ法によりコバルト膜を形成する。次いで、そのコバルト膜をアニールしてシリコンと反応させることにより、シリコン基板１と各ゲート電極２３ａ〜２３ｃの上面にコバルトシリサイドよりなる金属シリサイド層４９を形成する。その後に、素子分離絶縁膜９等の上で未反応となっている高融点金属膜をウエットエッチングにより除去する。
【０１１１】
なお、シリサイドブロック４０ｂを形成した部分では、シリコンと高融点金属膜との反応がシリサイドブロック４０ｂにより阻止されるので、金属シリサイド層４９は形成されない。
【０１１２】
続いて、図２９に示すように、シリコン基板１の上側全面にCVD法により層間絶縁膜５１として酸化シリコン膜を形成した後、その層間絶縁膜５１の上面をCMP法により研磨して平坦化する。
【０１１３】
次に、図３０に示す断面構造を得るまでの工程について説明する
まず、フォトリソグラフィとエッチングにより層間絶縁膜５１をパターニングすることにより、周辺回路領域Aとセル領域Bのそれぞれのソース／ドレイン領域４５、４７の上の層間絶縁膜５１に第１、第２ホール５１ａ、５１ｂを形成する。
【０１１４】
そして、その第１、第２ホール５１ａ、５１ｂの内面と層間絶縁膜５１の上面に、グルー膜としてチタン膜と窒化チタン膜とをこの順にCVD法で形成する。更に、そのグルー膜の上に、CVD法でタングステン膜を形成し、このタングステン膜で各ホール５１ａ、５１ｂを完全に埋め込む。その後に、層間絶縁膜５１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を各ホール５１ａ、５１ｂ内にそれぞれ周辺コンタクトプラグ５３及びビット線コンタクトプラグ５５として残す。
【０１１５】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【０１１６】
この半導体装置の拡大平面図は図３２のようになり、セル領域Cの選択トランジスタTRSELとキャパシタQによって１トランジスタ−１容量型の一つのメモリセルMCが構成される。
【０１１７】
なお、半導体装置の等価回路とその動作については、図３で説明したのと同様なので、ここでは省略する。
【０１１８】
また、図３３は、ダミー活性領域１０３を含む広範な領域を示す平面図である。
【０１１９】
図３３に示されるように、ダミー活性領域１０３の左側には活性領域が存在しない領域が広がっている。隣接する活性領域との距離が相当距離、例えば５μm以上離れている部分のセル領域Cはマクロ端と呼ばれ、図示の例ではマクロ端にダミー活性領域１０３が設けられている。
【０１２０】
そして、マクロ端に配されたダミー活性領域１０３は、セル活性領域１０２の繰り返し方向（図３３の縦方向）に沿って帯状に延在し、セル領域Cの最小単位（７６８bit）の一辺の長さに相当する３６．６８μmの長さを有する。
【０１２１】
なお、そのダミー活性領域１０３の電位は特に限定されず、浮遊電位であっても固定電位であってもよい。
【０１２２】
上記した本実施形態では、図７及び図３１を参照して説明したように、セル領域Cの横の空き領域Bにダミー活性領域１０３を設け、セル領域Cの端部C1のセル活性領域１０２の配置の粗密を、その他の部分C2におけるセル活性領域１０２の粗密に近づけた。
【０１２３】
これにより、フォトレジストを露光して第１レジストパターン５を形成する際に、端部C1とその他の部分C2のそれぞれにおける光近接効果の影響を同程度とすることができ、光近接効果に起因した第１レジストパターン５の寸法の変動を各部分C1、C2において略同じにすることができる。
【０１２４】
その結果、第１レジストパターン５をマスクにしたエッチングで形成される端部C1における素子分離溝１ａの幅を、その他の部分C2における素子分離溝１ａの幅と同程度に広くすることができる。このため、端部C1において隣接するセル活性領域１０２を素子分離溝１ａによって電気的に良好に分離することができ、隣接するセル間のリーク電流を低減することが可能となる。
【０１２５】
図３４は、このようにダミー活性領域１０３を設けたことで、半導体装置の不良率がどの程度減少するかを調査して得られたグラフである。なお、この調査では、１トランジスタ−１容量のセルの機能試験を行い、そのセルが動作するかどうかで不良か否かを判断した。この機能試験における不良はマーチ不良（MC）とも呼ばれる。
【０１２６】
図３４に示されるように、ダミー活性領域１０３を設けない場合(a)と比較して、ダミー活性領域１０３を設ける場合(b)ではマーチ不良が大幅に低減することが明らかとなった。
【０１２７】
但し、マーチ不良には、配線不良等のように、リーク電流以外の原因によって発生する不良も含まれており、図３４の結果からただちに基板でのリーク電流が低減したと結論することはできない。
【０１２８】
そこで、リーク電流が実際に低減しているのか否かを調査すべく、本願発明者は、シリコン基板１を加熱しながら図３４と同様の試験を行った。
【０１２９】
その結果を図３５に示す。
【０１３０】
リーク電流が原因で発生する不良は、調査時の基板温度が高いほど、発生する頻度が高くなる。
【０１３１】
ところが、図３５の結果では、ダミー活性領域１０３（図３２参照）を設けた場合にシリコン基板を８５℃に加熱して試験を行っても、基板温度が２５℃の場合と同程度の不良率となっている。
【０１３２】
このことから、図３４においてダミー活性領域１０３を設けた場合に発生した不良には、リーク電流に起因した不良が殆ど含まれておらず、ダミー活性領域１０３を設けることで基板側でのリーク電流が実際に低減することが裏付けられた。
【０１３３】
ところで、端部C1におけるセル活性領域１０２（図３２参照）の粗密を擬似的に他の部分C2の粗密に近づけるだけなら、例えば、セル領域Cと同じ配置の仕方で、空き領域Bにセル活性領域１０２を配置することも考えられる。しかし、これでは、セル活性領域１０２を配置するだけの十分なスペースを空き領域Bに確保すべく、メモリセルMC（図３２参照）の幅よりも広く空き領域Bを形成する必要があり、チップサイズが大きくなってしまう。
【０１３４】
そのため、図３２に示すように、素子分離溝１ａを形成する工程（図７）において、セル領域Cの端部C1におけるセル活性領域１０２とダミー活性領域１０３との間隔W6を、メモリセルMCの幅W7よりも狭くするのが好ましい。本実施形態では、例えば、間隔W6を０．７３μmにし、幅W7を０．９６μmとする。
【０１３５】
このようにすると、上記のようにダミー活性領域として空き領域Bにセル活性領域１０２を形成する場合のように空き領域Bに広いスペースを確保する必要がなくなり、チップサイズの増大を招くことなく、リーク電流の低減を図ることが可能となる。
【０１３６】
（２）ダミー活性領域の配置例
次に、上記第１実施形態のダミー活性領域１０３の様々な配置例について説明する。
【０１３７】
第１例
図３６は、第１例に係る配置例を示す平面図である。
【０１３８】
本例では、周辺回路領域Aとセル領域Cの間の空き領域Bに、帯状にダミー活性領域１０３を配置する。
【０１３９】
なお、センスアンプ部Dは、セル領域Cと近接して形成されているので、センスアンプ部Dに近い部分のセル領域Cではリーク電流は発生し難く、この部分にはダミー活性領域１０３は配置しない。
【０１４０】
図３７は、図３６に示したダミー活性領域１０３とその周囲の拡大平面図である。
【０１４１】
ダミー活性領域１０３は、その幅が細すぎると、第１レジストパターン５（図７参照）においてダミー活性領域１０３を覆う部分の幅も狭くなり、この部分の第１レジストパターン５が剥離し易くなってしまう。
【０１４２】
また、ダミー活性領域１０３とセル活性領域１０２との間隔が広くなると、リーク電流が発生し易くなる。
【０１４３】
これらの制約を同時に満たす値として、本例では、ダミー活性領域１０３の幅を０．２４μmにする。また、ダミー活性領域１０３と周辺活性領域１０１との間隔を０．４８μmにすることで、ダミー活性領域１０３をセル活性領域１０２になるべく近づけるようにし、端部C1でのセル活性領域１０２の粗密をそれ以外の部分C2での粗密に近づけ、各部C1、C2における光近接効果の差を小さくする。
【０１４４】
第２例
図３８は、第２例に係る配置例を示す平面図である。
【０１４５】
本例でも、周辺回路領域Aとセル領域Cの間の空き領域Bに、帯状にダミー活性領域１０３を配置する。
【０１４６】
図３９は、そのダミー活性領域１０３とその周囲の拡大平面図であり、本例では同図に示されるような間隔や幅でダミー活性領域１０３を設ける。
【０１４７】
（３）第２実施形態
本実施形態は、第１実施形態のようなダミー活性領域１０３を配置せずに、セル領域Cの端部C1の素子分離溝１ａ下におけるリーク電流を低減することが可能な半導体装置について説明する。
【０１４８】
図４０〜図５０は、本実施形態に係る半導体装置の製造途中の断面図である。
【０１４９】
なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。また、これらの断面図では、第１実施形態と同様に、図３１及び図３２の各領域C1、C2のY1−Y1線、及びY2−Y2線に沿う断面も併記する。
【０１５０】
この半導体装置を製造するには、まず、第１実施形態で説明した図６〜図９の工程を行うことにより、図４０に示す断面構造を得る。
【０１５１】
本実施形態では、第１実施形態のダミー活性領域１０３を形成してもしなくてもよい。以下では、ダミー活性領域１０３を形成しないものとして説明する。従って、図４０〜図５０の断面図では、ダミー活性領域１０３が形成される空き領域Bを省略する。
【０１５２】
このようにダミー活性領域１０３を形成しないと、第１実施形態で説明したように、光近接効果の度合いがセル領域Cの端部C1とそれ以外の部分C2とで異なるため、端部C1における素子分離溝１ａの幅W1は、それ以外の部分C2における幅W2よりも狭くなる。
【０１５３】
次に、図４１に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第７レジストパターン６０を形成する。
【０１５４】
図示のように、その第７レジストパターン６０は、セル領域Cの端部C1を覆うと共に、それ以外の部分C2においてキャパシタが形成される領域の上に窓６０ａを有する。
【０１５５】
続いて、図４２に示すように、上記の窓６０ａを通じて部分C2の素子分離絶縁膜９をドライエッチングし、該素子分離絶縁膜９を素子分離溝１ａの底面に第１の厚さT1で残す。
【０１５６】
このドライエッチングは、例えば、マグネトロンRIE型プラズマエッチング装置において、エッチングガスとしてC4F8を使用することで行われる。
【０１５７】
この後に、第７レジストパターン６０は除去される。
【０１５８】
次に、図４３に示すように、セル領域Cの端部C1においてキャパシタが形成される領域の上に窓６１ａを備えた第８レジストパターン６１をシリコン基板１の上に形成する。なお、セル領域Cのうち、端部C1以外の部分C2はその第８レジストパターン６１により覆われる。
【０１５９】
次いで、図４４に示すように、第８レジストパターン６１の窓６１ａを通じて端部C1の素子分離絶縁膜９をドライエッチングし、上記した第１の厚さT1よりも厚い第２の厚さT2で該素子分離絶縁膜９を素子分離溝１ａの底面に残す。
【０１６０】
このエッチングは、先の図４２のエッチング工程と同じエッチング装置とエッチングガスを用い、図４２のエッチング工程よりもエッチング時間を短くすることで行われ得る。
【０１６１】
このドライエッチングを終了後、第８レジストパターン６１は除去される。
【０１６２】
その後に、図４５に示すように、エッチング液として燐酸を用い、窒化シリコンよりなる研磨ストッパ膜３をウエットエッチングで除去する。
【０１６３】
次に、図４６に示すように、シリコン基板１の表面を熱酸化することにより、厚さが約１０nmの第３熱酸化膜１４を素子分離溝１ａの内面に形成し、シリコン基板１の表面を清浄化する。
【０１６４】
次に、図４７に示すように、各領域A、Cにおけるシリコン基板１にn型不純物として
リンをイオン注入することにより、これらの領域に素子分離溝１ａよりも深いnウェル１６を形成する。なお、そのイオン注入の条件は第１実施形態と同じなのでここでは省略する。
【０１６５】
続いて、図４８に示すように、素子分離絶縁膜９の下における導電性がp型に反転するのを防止し、該部分にリークの原因となるチャネルが形成されるのを防ぐため、各領域A、Cにおけるシリコン基板１にn型不純物としてリンをイオン注入することにより、これらの領域にチャネルストップ領域１７を形成する。
【０１６６】
なお、そのイオン注入の条件としては、第１実施形態で説明した条件と同じ条件を採用し得る。
【０１６７】
ここで、第１実施形態で説明したように、セル領域Cの素子分離絶縁膜９はエッチングによりその厚さが薄くされているので、素子分離絶縁膜９の下では他の部分よりもイオンがシリコン基板１の奥深くに注入され、素子分離溝１ａの底面よりも深い位置に不純物濃度のピークが位置する。
【０１６８】
しかしながら、これではセル領域Cの素子分離溝１ａの底面でチャネルストップ領域１７の不純物濃度が不足し、素子分離溝１ａの底面付近に意図せざるチャネルが形成される危険性がある。特に、セル領域Cの端部C1では、他の部分C2よりも素子分離溝１ａの幅が狭いので、このようなチャネルによってリーク電流が増大し、端部C1でのメモリセルが不良になる可能性が高くなる。
【０１６９】
従って、端部C1では、それ以外の部分C2よりも素子分離溝１ａの下でチャネルが形成されないような構造が必要となる。
【０１７０】
そのような構造は次の図４９の工程で形成され得る。
【０１７１】
図４９の工程では、各領域A、Cにn型不純物をイオン注入することにより、周辺回路領域Aとセル領域CのpMOSトランジスタの閾値電圧を調整するための閾値電圧調整用不純物拡散領域１８を形成する。そのイオン注入の条件としては、例えば、第１実施形態で説明したのと同じ条件を採用し得る。
【０１７２】
ここで、図４４のエッチング工程において、端部C1の素子分離溝１ａに残存する素子分離絶縁膜９の厚さT2を、それ以外の部分C2に残存する素子分離絶縁膜９の厚さT1よりも厚くした。
【０１７３】
そのため、このイオン注入では、端部C1に厚く残存する素子分離絶縁膜９のイオンに対する阻止能が高まり、端部C1の素子分離溝１ａの底面に不純物濃度のピークが近づくようになるので、閾値電圧調整用不純物拡散領域１８が端部C1の素子分離溝１ａ下でチャネルストップ領域としての役割も担うことになり、既述のようなチャネルが素子分離溝１ａの底面付近に形成されるのを防止することができる。
【０１７４】
ここで、このイオン注入における加速エネルギとして、端部C1における閾値電圧調整用不純物拡散領域１８の不純物濃度のピークが素子分離溝１ａの底面に位置するようなエネルギを採用することで、閾値電圧調整用不純物拡散領域１８によるチャネルストップの効果を最大にすることができる。
【０１７５】
なお、それ以外の部分C2では、端部C1よりも素子分離絶縁膜９の厚さT1が薄いが、この部分では素子分離溝１ａの幅が十分広く確保されているため、端部C1と比較して素子分離溝１ａの底面付近にチャネルが形成される可能性は低い。
【０１７６】
この後は、第１実施形態で説明した図１８〜図３０の工程を行うことにより、図５０に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【０１７７】
以上説明した本実施形態によれば、セル領域Cの端部C1に素子分離絶縁膜９を厚く残すことにより、周辺回路の閾値電圧調整用不純物拡散領域１８を端部C1においてチャネルストップ領域として機能させることができる。これにより、第１実施形態で説明したようなダミー活性領域１０３を設けずに、端部C1の素子分離溝１ａ下でのリーク電流を防止でき、端部C1におけるメモリセルが不良になり難くなる。
【０１７８】
次に、本実施形態で得られる効果について本願発明者が行った調査について説明する。
【０１７９】
図５１は、素子分離絶縁膜９のエッチング時間を２７秒として該素子分離絶縁膜９の残し膜厚を第1実施形態よりも薄くした状態で、(a)ダミー活性領域１０３を設けない場合、(b)ダミー活性領域１０３を設けた場合、及び(c)ダミー活性領域１０３を設け且つ素子分離絶縁膜９を(a)、(b)よりも厚く残した場合の三つの場合の半導体装置の不良率を調査して得られたグラフである。
【０１８０】
なお、その調査は、基板温度を８５℃に加熱して行われた。
【０１８１】
図５１に示されるように、(a)及び(b)は(c)よりも不良率が高い。これは、(a)及び(b)では、素子分離絶縁膜９の残し膜厚を減らしたためである。
【０１８２】
そして、本実施形態のように素子分離絶縁膜９を厚く残した場合(c)では、三つのグラフの中で最も不良率が小さくなっている。
【０１８３】
この結果から、素子分離溝１ａ内に素子分離絶縁膜９を厚く残すことで、リーク電流に起因した不良が少なくなることが明らかとなった。
【０１８４】
（４）第３実施形態
次に、本発明の第３実施形態に係る半導体装置について説明する。以下に説明するように、本実施形態でも、第２実施形態と同様に、ダミー活性領域１０３を設けないで端部C1のリーク電流が低減される構造が作製される。
【０１８５】
図５２〜図５５は、本実施形態に係る半導体装置の製造途中の断面図である。
【０１８６】
なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。また、これらの断面図では、第１実施形態と同様に、図３１及び図３２の各領域C1、C2のY1−Y1線、及びY2−Y2線に沿う断面も併記する。
【０１８７】
この半導体装置を製造するには、まず、第１実施形態で説明した図６〜図１４で説明した工程を行うことにより、図５２に示す断面構造を得る。
【０１８８】
なお、第２実施形態と同様に、本実施形態でも第１実施形態で説明したダミー活性領域１０３を形成してもしなくてもよく、以下ではそれを形成しないものとして説明する。よって、図５２〜図５５では、ダミー活性領域１０３が形成される空き領域Bを省略する。
【０１８９】
また、このようにダミー活性領域１０３を形成しないため、光近接効果の度合いがセル領域Cの端部C1とそれ以外の部分C2とで異なるようになり、端部C1における素子分離溝１ａの幅W1がそれ以外の部分C2における幅W2よりも狭くなる。
【０１９０】
更に、第２実施形態では、端部C1とそれ以外の部分C2とで素子分離溝１ａの底における素子分離絶縁膜９の残し膜厚を変えたが、本実施形態では第１実施形態で説明したプロセスに従うため、素子分離溝１ａの底での素子分離絶縁膜９の残し膜厚は各部C1、C2で同等となる。
【０１９１】
続いて、第１実施形態で説明した図１５〜図１７の工程を行うことにより、図５３に示すように、nウェル１６、チャンネルストップ領域１７、及び閾値電圧調整用不純物拡散領域１８をシリコン基板１に形成する。
【０１９２】
次に、図５４に示すように、第３熱酸化膜１４と素子分離絶縁膜９のそれぞれの上にフォトレジストを塗布し、それを露光、現像して第９レジストパターン７０を形成する。図示のように、その第９レジストパターン７０は、セル領域Cの端部C1が露出する窓７０ａを有しており、セル領域Cのその他の部分C2と周辺回路領域Aは第９レジストパターン７０により覆われる。
【０１９３】
そして、その第９レジストパターン７０をマスクにしながら、n型不純物としてリンを端部C1のシリコン基板１に選択的にイオン注入することにより、端部C1の素子分離溝１ａの下のチャネルストップ領域１７の不純物濃度を選択的に高める。
【０１９４】
なお、このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを
５０KeV、ドーズ量を１×１０12cm-2とする。
【０１９５】
その後に、第９レジストパターン７０は除去される。
【０１９６】
この後は、第１実施形態で説明した図１８〜図３０の工程を行うことにより、図５５に示す本実施形態に係る半導体装置の基本構造を完成させる。
【０１９７】
以上説明した本実施形態によれば、図５４で説明したように、セル領域Cの端部C1に対して追加のイオン注入を行い、端部C1の素子分離溝１ａの下のチャネルストップ領域１７のn型不純物濃度を高めた。
【０１９８】
これにより、膜厚が薄くされてイオンに対する阻止能が低下した素子分離絶縁膜９によってチャネルストップ領域１７のn型不純物濃度のピークが素子分離溝１ａの底面よりも下方に位置していても、上記した追加のイオン注入によって素子分離溝１ａの底面付近のn型不純物濃度が高くなるので、該底面におけるシリコン基板１がp型に反転し難くなり、リークの原因となるチャネルが素子分離溝１ａの底面に形成されるのを防止できる。
【０１９９】
特に、素子分離溝１ａの幅が狭く該溝１ａの底面でリークが発生し易い端部C1に対してこのような追加のイオン注入を行うことにより、端部C1のメモリセルが不良となるのを防止でき、半導体装置の歩留まりを向上させることが可能となる。
【０２００】
また、そのイオン注入の加速エネルギとして、端部C1におけるチャネルストップ領域の不純物濃度のピークが、該端部C1における素子分離溝１ａの底面に一致するようなエネルギを採用することで、該底面に不要なチャネルが形成されるのを最大限に防ぐことが可能となる。
【０２０１】
次に、本実施形態で得られる効果について本願発明者が行った調査について説明する。
【０２０２】
図５６は、(a)ダミー活性領域１０３を設けない場合、(b)ダミー活性領域１０３を設け且つ且つ追加のイオン注入（図５４）を行わない場合、及び(c)ダミー活性領域１０３を設け且つ追加のイオン注入（図５４）を行った場合の三つの場合の半導体装置の不良率を調査して得られたグラフである。
【０２０３】
なお、この調査では、素子分離絶縁膜９のエッチング時間を第１実施形態と同じ２５秒とし、素子分離絶縁膜９の残し膜厚を比較的厚くした。また、基板温度を８５℃に加熱して試験を行った。
【０２０４】
図５６に示されるように、素子分離絶縁膜９が厚い場合は、追加のイオン注入を行う場合(c)と行わない場合(b)とに大差はなく、ダミー活性化領域１０３を設けるだけで不良率が改善している。これは、素子分離絶縁膜９が厚いと、素子分離絶縁膜９のイオンに対する阻止能が高まるため、チャネルストップ領域１７の不純物濃度が素子分離溝１ａの底面の近くにピークを有し、該底面にチャネルが形成されるのがチャネルストップ領域１７によって防止されているためと考えられる。
【０２０５】
また、図５７は、ダミー活性領域１０３を設け且つ追加のイオン注入を行った場合に、試験時の基板温度が２５℃と８５℃のときとで不良率にどのような差が出るかを調査して得られたグラフである。
【０２０６】
図５７に示されるように、不良率は基板温度によらず略同じである。このことから、図５６の調査で発生した不良がリーク電流に起因していないものであることが分かる。
【０２０７】
図５８は、図１２における素子分離絶縁膜９のエッチング時間を２７秒と長めにすることで素子分離溝１ａ内に残存する素子分離絶縁膜９を薄くした場合に、図５６と同じ調査を行って得られたグラフである。
【０２０８】
図５８に示されるように、このように素子分離絶縁膜９を薄くすると、追加のイオン注入を行う場合(c)の不良率が、そのイオン注入を行わない場合(b)よりも小さくなる。
【０２０９】
これは、素子分離絶縁膜９が薄いと、チャネルストップ領域１７の不純物濃度のピークが素子分離溝１ａの底面よりも下方に位置するようになるため、該底面におけるチャネルの形成をチャネルストップ領域１７によって防止することができず、追加のイオン注入を行わない場合(b)の不良率が上昇したためと考えられる。
【０２１０】
図５８の結果から、追加のイオン注入（図５４）を行うことが、素子分離溝１ａ内の素子分離絶縁膜９が薄い場合に特に有効であることが明らかとなった。
【０２１１】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記各実施形態に限定されない。例えば、第１〜第３実施形態を単独で行うよりも、これらの実施形態を任意に組み合わせることで、端部C1でのリーク電流を更に効果的に低減することができる。
【０２１２】
以下に、本発明の特徴を付記する。
【０２１３】
（付記１）  複数のセル活性領域をセル領域に備えた半導体基板と、
前記複数のセル活性領域の間の前記半導体基板に形成された素子分離溝と、
前記素子分離溝に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成され、前記半導体基板及び前記キャパシタ誘電体膜と共にキャパシタを構成するキャパシタ上部電極とを有し、
前記セル領域の横の前記半導体基板にダミー活性領域を設けたことを特徴とする半導体装置。
【０２１４】
（付記２）  前記セル活性領域の上にゲート絶縁膜を介して形成された、MOSトランジスタのゲート電極を更に有し、
前記キャパシタと前記MOSトランジスタとにより１トランジスタ−１容量型のメモリセルが構成されたことを特徴とする付記１に記載の半導体装置。
【０２１５】
（付記３）  前記セル領域の端部における前記セル活性領域と、前記ダミー活性領域との間隔が、前記メモリセルの幅よりも狭いことを特徴とする付記２に記載の半導体装置。
【０２１６】
（付記４）  前記ダミー活性領域は、前記メモリセルの繰り返し方向に沿って延びる帯状であることを特徴とする付記２に記載の半導体装置。
【０２１７】
（付記５）  前記ダミー活性領域は、前記セル活性領域から独立して形成されたことを特徴とする付記１に記載の半導体装置。
【０２１８】
（付記６）  複数の活性領域をセル領域に備えた半導体基板と、
前記セル領域における前記半導体基板に形成されたウェルと、
前記複数の活性領域の間の前記半導体基板に形成された素子分離溝と、
前記素子分離溝の下の前記半導体基板に形成され、前記ウェルと同じ導電型の不純物拡散領域と、
前記素子分離溝に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成され、前記半導体基板及び前記キャパシタ誘電体膜と共にキャパシタを構成するキャパシタ上部電極とを有し、
前記素子分離溝の底面での前記キャパシタ誘電体膜の膜厚が、前記セル領域の端部において、該セル領域の前記端部以外の部分におけるよりも厚いことを特徴とする半導体装置。
【０２１９】
（付記７）  前記素子分離溝における前記キャパシタ誘電体膜の上面に凹部が形成され、
前記セル領域の前記端部において、前記不純物拡散領域の不純物濃度のピークが、前記凹部の下の前記素子分離溝の底面に位置することを特徴とする付記６に記載の半導体装置。
【０２２０】
（付記８）  前記半導体基板の周辺回路領域に周辺MOSトランジスタが形成され、前記不純物拡散領域が、前記周辺回路領域における前記半導体基板にも閾値電圧調整用不純物拡散領域として形成されたことを特徴とする付記６に記載の半導体装置。
【０２２１】
（付記９）  複数の活性領域をセル領域に備えた半導体基板と、
前記セル領域における前記半導体基板に形成されたウェルと、
前記複数の活性領域の間の前記半導体基板に形成された素子分離溝と、
前記素子分離溝の下の前記半導体基板に形成され、前記ウェルと同じ導電型のチャネルストップ領域と、
前記素子分離溝に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成され、前記半導体基板及び前記キャパシタ誘電体膜と共にキャパシタを構成するキャパシタ上部電極とを有し、
前記チャネルストップ領域の不純物濃度が、前記セル領域の端部において、該セル領域の前記端部以外の部分よりも高いことを特徴とする半導体装置。
【０２２２】
（付記１０）  前記素子分離溝における前記キャパシタ誘電体膜の上面に凹部が形成され、
前記セル領域の前記端部において、前記チャンネルストップ領域の不純物濃度のピークが、前記凹部の下の前記素子分離溝の底面に位置することを特徴とする付記９に記載の半導体装置。
【０２２３】
（付記１１）  半導体基板の上方にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記半導体基板をエッチングすることにより該半導体基板に素子分離溝を形成して、該素子分離溝により前記半導体基板のセル領域に複数のセル活性領域を画定すると共に、前記セル領域の横の前記半導体基板にダミー活性領域を画定する工程と、
前記レジストパターンを除去する工程と、
前記素子分離溝に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜をエッチングし、該素子分離絶縁膜の上面を前記半導体基板の上面よりも低くする工程と、
前記素子分離絶縁膜をエッチングした後、前記素子分離溝の側面に熱酸化膜を形成し、該熱酸化膜と前記素子分離絶縁膜とをキャパシタ誘電体膜とする工程と、
前記キャパシタ誘電体膜の上に、該キャパシタ誘電体膜及び前記半導体基板と共にキャパシタを構成する上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０２２４】
（付記１２）  前記セル活性領域の上にゲート絶縁膜を介してMOSトランジスタのゲート電極を形成する工程を更に有し、
前記キャパシタと前記MOSトランジスタとを１トランジスタ−１容量型のメモリセルとして機能させることを特徴とする付記１１に記載の半導体装置。
【０２２５】
（付記１３）  前記素子分離溝を形成する工程において、前記セル領域の端部における前記セル活性領域と、前記ダミー活性領域との間隔を、前記メモリセルの幅よりも狭くすることを特徴とする付記１２に記載の半導体装置。
【０２２６】
（付記１４）  前記素子分離溝を形成する工程において、前記ダミー活性領域を、前記メモリセルの繰り返し方向に沿って延びる帯状に形成することを特徴とする付記１２に記載の半導体装置。
【０２２７】
（付記１５）  前記素子分離溝を形成する工程において、前記ダミー活性領域を、前記セル活性領域から独立して形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０２２８】
（付記１６）  半導体基板に素子分離溝を形成し、該半導体基板のセル領域に複数の活性領域を画定する工程と、
前記素子分離溝に素子分離絶縁膜を形成する工程と、
前記セル領域の端部以外の部分の前記素子分離絶縁膜をエッチングし、該素子分離絶縁膜を前記素子分離溝の底面に第１の厚さで残す工程と、
前記セル領域の端部の前記素子分離絶縁膜をエッチングし、前記第１の厚さよりも厚い第２の厚さで該素子分離絶縁膜を前記素子分離溝の底面に残す工程と、
前記セル領域における前記半導体基板にウェルを形成する工程と、
前記第１及び第２の厚さで前記素子分離絶縁膜を残した後、前記素子分離溝の側面に熱酸化膜を形成し、該熱酸化膜と前記素子分離絶縁膜とをキャパシタ誘電体膜とする工程と、
前記第１及び第２の厚さで前記素子分離絶縁膜を残した後、前記素子分離溝の下の前記半導体基板に、前記ウェルと同じ導電型の不純物をイオン注入して不純物拡散領域を形成する工程と、
前記キャパシタ誘電体膜の上に、該キャパシタ誘電体膜及び前記半導体基板と共にキャパシタを構成する上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０２２９】
（付記１７）  前記不純物拡散領域を形成する工程において、前記イオン注入の加速エネルギとして、前記不純物拡散領域の不純物濃度のピークが、前記セル領域の端部における前記素子分離溝の底面に位置するようなエネルギを採用することを特徴とする付記１６に記載の半導体装置の製造方法。
【０２３０】
（付記１８）  前記半導体基板の周辺回路領域にMOSトランジスタを形成する工程を更に有し、
前記不純物拡散領域を形成する工程において、前記周辺回路領域における前記半導体基板に、前記MOSトランジスタの閾値電圧調整用不純物拡散領域を形成することを特徴とする付記１６に記載の半導体装置の製造方法。
【０２３１】
（付記１９）  半導体基板に素子分離溝を形成し、該半導体基板のセル領域に複数の活性領域を画定する工程と、
前記素子分離溝に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜をエッチングし、該素子分離絶縁膜の上面を前記半導体基板の上面よりも低くする工程と、
前記セル領域における前記半導体基板にウェルを形成する工程と、
前記素子分離絶縁膜をエッチングした後、前記素子分離溝の側面に熱酸化膜を形成し、該熱酸化膜と前記素子分離絶縁膜とをキャパシタ誘電体膜とする工程と、
前記素子分離絶縁膜をエッチングした後、前記素子分離溝の下の前記半導体基板に、前記ウェルと同じ導電型の不純物をイオン注入してチャネルストップ領域を形成する工程と、
前記セル領域の端部の前記素子分離溝の下の前記半導体基板に、前記チャネルストップ領域と同じ導電型の不純物を選択的にイオン注入し、前記端部における前記チャネルストップ領域の不純物濃度を高める工程と、
前記キャパシタ誘電体膜の上に、該キャパシタ誘電体膜及び前記半導体基板と共にキャパシタを構成する上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０２３２】
（付記２０）  前記チャネルストップ領域の前記不純物濃度を高める工程において、前記イオン注入の加速エネルギとして、前記セル領域の前記端部における前記チャネルストップ領域の不純物濃度のピークが、前記端部における前記素子分離溝の底面に一致するようなエネルギを採用することを特徴とする付記１９に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０２３３】
【図１】図１は、本発明の予備的事項に係る半導体装置の拡大平面図である。
【図２】図２は、図１のＸ１−Ｘ１線に沿う断面図である。
【図３】図１は、本発明の予備的事項に係る半導体装置の等価回路図である。
【図４】図４は、図１のＹ１−Ｙ１線とＹ２−Ｙ２線に沿う断面図である。
【図５】図５は、実際の製品の平面レイアウトである。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１３】図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１４】図１４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１５】図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１６】図１６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１７】図１７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１８】図１８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図１９】図１９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図２０】図２０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図２１】図２１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１６）である。
【図２２】図２２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１７）である。
【図２３】図２３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１８）である。
【図２４】図２４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１９）である。
【図２５】図２５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２０）である。
【図２６】図２６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２１）である。
【図２７】図２７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２２）である。
【図２８】図２８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２３）である。
【図２９】図２９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２４）である。
【図３０】図３０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２５）である。
【図３１】図３１は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図３２】図３２は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図３３】図３３は、本発明の第１実施形態において、ダミー活性領域を含む広範な領域を示す平面図である。
【図３４】図３４は、本発明の第１実施形態において、ダミー活性領域を設けたことで、半導体装置の不良率がどの程度減少するかを調査して得られたグラフである。
【図３５】図３５は、本発明の第１実施形態において、ダミー活性領域を設けたことでリーク電流が実際に低減しているのか否かを調査して得られたグラフである。
【図３６】図３６は、本発明の第１実施形態において、ダミー活性領域の第１例に係る配置例を示す平面図である。
【図３７】図３７は、図３６に示したダミー活性領域とその周囲の拡大平面図である。
【図３８】図３８は、本発明の第１実施形態において、ダミー活性領域の第２例に係る配置例を示す平面図である。
【図３９】図３９は、図３８に示したダミー活性領域とその周囲の拡大平面図である。
【図４０】図４０は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図４１】図４１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図４２】図４２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４３】図４３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図４４】図４４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図４５】図４５は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図４６】図４６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図４７】図４７は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図４８】図４８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図４９】図４９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図５０】図５０は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図５１】図５１は、本発明の第２実施形態において、半導体装置の不良率を調査して得られたグラフである。
【図５２】図５２は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図５３】図５３は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図５４】図５４は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図５５】図５５は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５６】図５６は、本発明の第３実施形態において、半導体装置の不良率を調査して得られたグラフである。
【図５７】図５７は、図５６の不良がリーク電流に起因したものであるかどうかを調査して得られたグラフである。
【図５８】図５８は、図５６の調査よりも素子分離絶縁膜の残し膜厚を減らして、半導体装置の不良率を調査して得られたグラフである。
【符号の説明】
【０２３４】
１…シリコン基板、１ａ…素子分離溝、２…第１熱酸化膜、３…研磨ストッパ膜、５…第１レジストパターン、７…第２熱酸化膜、９…素子分離絶縁膜、１１…第２レジストパターン、１１ａ…窓、１４…第３熱酸化膜、１６…nウェル、１７…チャネルストップ領域、１８…閾値電圧調整用不純物拡散領域、２０…第４熱酸化膜、２１…キャパシタ誘電体膜、２３…導電膜、２３ａ…周辺MOSトランジスタ用のゲート電極、２３ｂ…上部電極、２３ｃ…ゲート電極、２５…第３レジストパターン、２７…第４レジストパターン、２８…ポケット領域、２９…周辺回路用のソース／ドレインエクステンション、３１…第５レジストパターン、３５…セル領域用のポケット領域、３６…セル領域用のソース／ドレインエクステンション、４０…サイドウォール用絶縁膜、４０ａ…絶縁性サイドウォール、４０ｂ…シリサイドブロック、４３…第６レジストパターン、４５、４７…ソース／ドレイン領域、４６…ダミー不純物拡散領域、４９…金属シリサイド層、５１…層間絶縁膜、５１ａ、５１ｂ…第１、第２ホール、５３…周辺コンタクトプラグ、５５…ビット線コンタクトプラグ、６０…第７レジストパターン、６０ａ…窓、６１…第８レジストパターン、６１ａ…窓、７０…第９レジストパターン、７０ａ…窓、８０…ワード線コンタクトプラグ、１０１…周辺活性領域、１０２…セル活性領域、１０３…ダミー活性領域、Q…キャパシタ、TRSEL…選択トランジスタ、TRPERI…周辺トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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