(57)【要約】【課題】トランジスタのゲート領域にＷＳｉ2が積層されたノンドープのポリシリコンを用い、ＷＳｉ2をゲート電極とし、ノンドープのポリシリコンを高抵抗体として扱い、実効的なゲート絶縁部の膜厚を制御しローパスフィルターを形成する技術がある。この技術をサリサイド工程に展開する場合に、例えばＬＤＤ形成に伴い寄生的に当該ポリシリコンの一部に不純物が添加されると、サリサイド化に伴う高速の拡散により広がり、当該ポリシリコンの比抵抗が低下しフィルター特性が劣化するという課題がある。【解決手段】トランジスタのゲート領域形成前にＬＤＤ部を形成する。ＬＤＤ部を先に形成することで、ゲート領域とＬＤＤ部とのオーバーラップがある状態で、かつゲート領域への不純物導入を防止することが可能となる。ＬＤＤ部の形成に伴う不純物がゲート領域に侵入しないため、高速の拡散が生じてもゲート領域内への不純物拡散が防止できる。【選択図】図３
2008177193.tif 000002
【特許請求の範囲】
【請求項１】
第１面に半導体領域を有する基板の前記第１面側に、第１導電型を有するウェルを形成する工程と、
前記ウェルの内部の位置に第２導電型を有し、かつ前記ウェルよりも高い不純物濃度を有するＬＤＤ部を形成する工程と、
平面視にて前記ＬＤＤ部で囲まれる領域にゲート絶縁部を形成する工程と、
前記ゲート絶縁部の少なくとも一部及び、前記ＬＤＤ部の少なくとも一部を覆う領域を含む場所にノンドープシリコンを含むゲート半導体部を形成する工程と、
平面視にて前記ＬＤＤ部の一部と重なり、前記ゲート絶縁部及び前記ＬＤＤ部を合わせた領域を挟む場所を含めて配置される、第２導電型を有し、かつ前記ＬＤＤ部よりも高い不純物濃度を有するソース／ドレイン部を形成する工程と、
前記半導体領域及び前記ゲート半導体部と合金化し得る金属層を、前記基板の前記第１面側に位置する、前記基板を含む全部材の露出部の少なくとも一部に形成する工程と、
熱処理により前記金属層を、前記半導体領域及び前記ゲート半導体部が有する、半導体を含む部分と合金化させる工程と、
合金化された領域を残し前記金属層を除去し、自己整合的に形成された合金を含むゲート電極部及びソース／ドレイン電極部を形成する工程と、
を含み、上記した工程を当該順に実行することを特徴とする半導体素子の製造方法。
【請求項２】
前記ＬＤＤ部はＬＯＣＯＳ又はＳＴＩと、前記基板との間に形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法を用いて形成される半導体素子であって、前記ゲート絶縁部と、
前記ゲート絶縁部を平面視にて取り囲む位置に配置される前記ＬＤＤ部と、
平面視にて前記ＬＤＤ部の一部と重なり、前記ゲート絶縁部及び前記ＬＤＤ部を合わせた領域を挟む場所を含めて配置される前記ソース／ドレイン部と、
前記ゲート絶縁部の少なくとも一部と、前記ＬＤＤ部の少なくとも一部とを覆うノンドープシリコンを含む前記ゲート半導体部と、
前記ゲート半導体部の少なくとも一部を覆う、金属シリサイドを含む前記ゲート電極部と、
前記ソース／ドレイン部の少なくとも一部を覆う、金属シリサイドを含む前記ソース／ドレイン電極部と、
を含むことを特徴とする半導体素子。
【請求項４】
請求項３に記載の半導体素子を用いて形成される遅延装置であって、
前記ゲート半導体部のノンドープシリコンが有する電気抵抗と、
前記半導体素子のゲート電極部が有するゲート容量と、
を直列に配置し、前記半導体素子の前記ゲート電極部に入力信号を印加し、前記半導体素子のソース／ドレイン部から出力信号を抽出する構成を有することを特徴とする遅延装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法、半導体素子、及び遅延装置に関する。
【背景技術】
【０００２】
ＬＳＩ内では、集積化が容易なＭＩＳ型トランジスタが主として用いられている。ＬＳＩの内部では集積度を高めるため、トランジスタのゲート電極として用いられる、不純物をドーピングし低抵抗化したポリシリコンが配線用にも用いられている。また、トランジスタのソース／ドレインも同様に配線用にも用いられている。ＬＳＩの集積度が更に大きくなると、ポリシリコンの比抵抗が金属などと比べて高いため、配線遅延が生じるという問題が発生する。そこで、ポリシリコンにＷＳｉ2などに代表される金属シリサイドをポリシリコンを覆うように重ねて形成し、配線遅延を抑制する方法が知られている。
【０００３】
ここで、一部のトランジスタに対して、当該トランジスタのゲート領域に用いられるポリシリコンに対して、不純物のドーピングを止めて高抵抗のポリシリコンを形成し、このポリシリコンを電極以外の用途に転用する技術が、例えば、特許文献１に示されている。これは、誘電体として扱い得るノンドープのポリシリコンをゲート部分に用い、ＷＳｉ2を用いて当該ポリシリコンを覆うように積層されたトランジスタを形成し、実効的なゲート絶縁部の膜厚を制御するものである。また、近年の更なる微細化に伴い、トランジスタのゲート電極と共にソース／ドレインを用いた配線部についても電気抵抗を下げるため、自己整合的に金属シリサイドで覆う技術であるサリサイド工技術が用いられるようになってきている。
【０００４】
【特許文献１】特開２０００−９１４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に示されている技術では、特許文献１の６頁目に記載されるように、「通常のＭＯＳトランジスタの製造プロセスに従いＬＤＤ層（図示しない）及びソース／ドレインの拡散層（図示しない）をマスクによりＮＭＯＳとＰＭＯＳとで打ち分けて形成する（ステップＳ７）。」と記載されている。
【０００６】
ＭＯＳトランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）部（特許文献１ではＬＤＤ層と記載）は典型的には、ポリシリコンを含むゲート電極をマスクとして不純物をイオン注入することで形成される。また、ソース／ドレイン部（特許文献１ではソース／ドレインの拡散層と記載）の拡散層は典型的には、ゲート電極形成後、サイドウォールを形成し、当該サイドウォールとゲート電極とをマスクとして不純物をイオン注入することで自己整合的に形成される。サイドウォールは、まずＳｉＯ2をＣＶＤ法を用いて等方的に成層し、次に異方性のドライエッチングによりサイドウォールを形成する方法が用いられる。
【０００７】
以上の工程を行うことで、ポリシリコンを含むゲート電極にはＬＤＤ部及びソース／ドレインの拡散層形成に伴い、不純物イオンの注入が為される。ポリシリコン層を含むゲート電極を用いる場合、ポリシリコン中での拡散係数が大きく、特許文献１の６頁目に記載されるように、「Ｎ2雰囲気中で８５０℃、３０分の処理条件で行う（ステップＳ９）。」の不純物活性化アニールを行うことで不純物イオンはポリシリコンの深さ方向に侵入すし、ポリシリコン全体に拡散する。
【０００８】
そのため、ＬＤＤ部を形成し、かつノンドープポリシリコン領域を得るためには、イオン注入工程でノンドープポリシリコン領域へのイオン注入を防ぐなどの工夫を行う必要があり、ここに技術的な飛躍がある。しかし、そのための技術について、具体的な説明は為されていない。
【０００９】
更に、ポリシリコンを含むゲート電極を覆うように例えばチタンなどの金属薄膜を形成し、熱処理により金属シリサイドを形成する（サリサイド）工程では、不純物の拡散係数が極めて大きくなり、数μｍオーダーの距離まで不純物はポリシリコン中に拡散する。そのため、例えばＬＤＤ形成工程でノンドープポリシリコン領域の一部に不純物がドーピングされた場合でも、サリサイド工程を用いる場合にはノンドープポリシリコン領域中に拡散してしまう。しかし、上記した現象を防止するための具体的な手段についても、特許文献１では具体的な説明が為されていない。
【００１０】
本発明は、従来のこのような問題点を解決し、容易に追試可能なノンドープのポリシリコンを有する半導体素子の製造方法、半導体素子、及び遅延装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本明細書中では、「上」とは基板の第１面を介して、当該基板を構成する物体から離れて行く方向と定義する。
【００１２】
上記課題を解決するために、本発明に係る半導体素子の製造方法は、第１面に半導体領域を有する基板の前記第１面側に、第１導電型を有するウェルを形成する工程と、前記ウェルを覆う位置に第２導電型を有し、かつ前記ウェルよりも高い不純物濃度を有するＬＤＤ部を形成する工程と、平面視にて前記ＬＤＤ部に囲まれる領域を含む場所にゲート絶縁部を形成する工程と、前記ゲート絶縁部の少なくとも一部及び、前記ＬＤＤ部の少なくとも一部を覆う領域を含む場所にノンドープ（ポリ／アモルファス）シリコンを含むゲート半導体部を形成する工程と、平面視にて前記ＬＤＤ部の一部と重なり、前記ゲート絶縁部及び前記ＬＤＤ部を合わせた領域を挟む場所を含めて配置される、第２導電型を有し、かつ前記ＬＤＤ部よりも高い不純物濃度を有するソース／ドレイン部を形成する工程と、前記半導体領域及び前記ゲート半導体部と合金化し得る金属層を、前記基板の前記第１面側に位置する、前記基板を含む全部材の露出部の少なくとも一部に形成する工程と、熱処理により前記金属層を、前記半導体領域及び前記ゲート半導体部が有する、半導体を含む部分と合金化させる工程と、合金化された領域を残し前記金属層を除去し、自己整合的に形成された合金を含むゲート電極部及びソース／ドレイン電極部を形成する工程と、を含み、上記した工程を当該順に実行することを特徴とする。
【００１３】
この製造方法によれば、ＬＤＤ部が形成された後でノンドープポリシリコンを含むゲート半導体部が形成される。そのため、ＬＤＤ部形成に起因するノンドープポリシリコンへの不純物の侵入を阻止することができる。また、ＬＤＤ部よりも高い不純物濃度を有するソース／ドレイン部の形成前にノンドープポリシリコンを覆う保護層を形成する工程を有している。従って、ＬＤＤ部よりも高い不純物濃度を有するソース／ドレイン部の形成工程でノンドープポリシリコンへのソース／ドレイン部形成に起因する不純物の侵入を阻止することができる。また、バルク半導体又は半導体層、及びノンドープポリシリコンと合金を形成する金属層を形成して、合金化する処理で拡散係数が増化する現象が発生する。この現象に対しても、ゲート半導体部には不純物そのものが導入されていないためゲート半導体部をノンドープ状態に保ち、かつゲート半導体部上に電極となる合金層を形成することができる。同時に、半導体領域にも合金層が形成される。合金層は、半導体に不純物を添加して得られるソース／ドレイン部の電気抵抗と比べ小さい抵抗値を有している。そしてソース／ドレイン部は配線材としても用いられており、ソース／ドレイン部上に合金層を形成することで配線遅延の抑制が可能となる。
【００１４】
また、本発明に係る半導体素子の製造方法として、前記ＬＤＤ部はＬＯＣＯＳ又はＳＴＩと、前記基板との間に形成されることを特徴とする。
【００１５】
この製造方法によれば、ＬＯＣＯＳ又はＳＴＩ上に位置する範囲でノンドープポリシリコンの配置が製造工程のばらつきにより変動しても、トランジスタのゲート絶縁部上に位置するノンドープポリシリコンの面積は変動しない。従って、ノンドープポリシリコンの配置変動に起因する特性変動を抑制し得る半導体素子を得る製造方法を提供することができる。
【００１６】
また、本発明に係る半導体素子は、前記ゲート絶縁部と、前記ゲート絶縁部を平面視にて取り囲む位置に配置される前記ＬＤＤ部と、平面視にて前記ＬＤＤ部の一部と重なり、前記ゲート絶縁部及び前記ＬＤＤ部を合わせた領域を挟む場所を含めて配置される前記ソース／ドレイン部と、前記ゲート絶縁部の少なくとも一部と、前記ＬＤＤ部の少なくとも一部とを覆うノンドープポリシリコンを含む前記ゲート半導体部と、前記ゲート半導体部の少なくとも一部を覆う、金属シリサイドを含む前記ゲート電極部と、前記ソース／ドレイン部の少なくとも一部を覆う、金属シリサイドを含む前記ソース／ドレイン電極部と、を含むことを特徴とする。
【００１７】
これによれば、トランジスタを構成するゲート半導体部の内部を、不純物起因の特性ばらつきが抑えられたノンドープポリシリコンで構成することができる。ゲート半導体部の内部での特性ばらつきが抑えられることで、ゲート絶縁部にかかる電界強度のばらつきが抑えられ、局所的な破壊による信頼性低下の発生が抑えられる半導体素子を提供することができる。
【００１８】
また、本発明に係る遅延装置は、前記ゲート半導体部のノンドープポリシリコンが有する電気抵抗と、前記半導体素子のゲート電極部が有するゲート容量と、を直列に配置し、前記半導体素子の前記ゲート電極部に入力信号を印加し、前記半導体素子のソース／ドレイン部から出力信号を抽出する構成を有することを特徴とする。
【００１９】
この構成によれば、ノンドープポリシリコンの抵抗値は面積に反比例して低下する。一方、ゲート容量は面積に比例して上昇する。従って、ノンドープポリシリコンの抵抗値とゲート容量との積により規定される時定数はトランジスタ形状には依存しない。そのため、トランジスタ形状の影響を受けない安定した時定数を有する遅延装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
以下、第１の実施形態について図面を用いて説明する。図１〜図３は本実施形態に係る半導体素子としてのＬＯＣＯＳオフセット型ＮＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略記する）を形成する工程断面図である。なお、特記無き場合には、製造工程は第１面側に為されるものとする。
【００２１】
まず、図１に示す工程１として、シリコンを主として含む基板１０中にＰウェル２０を形成する。Ｐウェル２０は、例えばＢ（ほう素）を１×１０13ｃｍ-2程度の量で、６０ｋｅＶ程度に加速してイオン注入を行った後、１１５０℃、４時間程度、窒素中に、基板表面の荒れを抑制するよう若干の酸素を添加した雰囲気で熱処理を行う。この工程で４μｍ程度の深さ（基板の不純物濃度≒1×１０15ｃｍ-3と同程度の濃度となる位置で定義）を持つＰウェル２０が形成される。ここで、Ｐウェル２０が形成される場所は、Ｐウェル予定領域が開口されたレジストマスクを形成した後、Ｂのイオン注入工程を行うことで制御することができる。
なお、説明の都合上、工程２以降は図面の縮尺を変え、点線で示した範囲内について図示を行う。
【００２２】
次に、工程２として、ＬＤＤ部３０を形成する。まず、バッファ酸化膜３１を熱酸化法により２０ｎｍ程度形成し、ＣＶＤ法などを用いて窒化膜（図示せず）を形成する。そしてフォトリソグラフ工程とエッチング工程を用いてパターニングし、窒化膜マスク３３を形成する。ここで、バッファ酸化膜３１は、Ｐウェル２０と窒化膜マスク３３との間にかかる応力を緩和するために挿入されている。そして、この窒化膜マスク３３をマスクとしてＬＤＤ部３０を形成するためのイオン注入工程を行う。イオン注入工程は、例えばＰ（燐）を１×１０13ｃｍ-2程度の量で、８０ｋｅＶ程度に加速して行う。窒化膜マスク３３の厚さは１６０ｎｍ程度あるため、燐は窒化膜マスク３３中に阻止される。そして、１０００℃〜１１００℃程度の温度範囲で湿式酸化を行う。窒化膜マスク３３は酸化種を通さないため、窒化膜マスク３３下での酸化は抑制され、酸化種を透過する領域にＬＯＣＯＳ３４が形成される。そして、ＬＯＣＯＳ３４の基板側には、ＬＤＤ部３０が形成される。ＬＯＣＯＳ３４形成後、窒化膜マスク３３を例えば、加熱された燐酸を含む溶液を用いてエッチング除去し、次にフッ酸を含むエッチング液を用いてバッファ酸化膜３１をエッチング除去する。
【００２３】
次に、工程３として、ゲート絶縁部４０を形成する。ゲート絶縁部４０は熱酸化法により形成される。ここで、ゲート絶縁部４０の形成の前に必要に応じ犠牲酸化などの工程を挿入しても良い。
【００２４】
次に、工程４として、ノンドープのポリシリコンを含むゲート半導体部５０を形成する。まず、ノンドープのポリシリコン、又はノンドープのアモルファスシリコンを主として含む膜（図示せず）をＣＶＤ法などを用いて形成する。そしてフォトリソグラフ工程とエッチング工程を用いてパターニングし、ゲート半導体部５０を形成する。ここで、ゲート半導体部５０を汚染から守るために熱酸化法などを用いてゲート半導体部５０の露出部に酸化膜を形成する工程を行っても良い。この構造を用いる場合、ゲート半導体部５０の両端はＬＯＣＯＳ３４に乗り上げる形状を有している。そのため、ゲート半導体部５０を形成する場合に用いられるフォトリソグラフ工程でマスクの合わせずれが生じても、ゲート絶縁部４０はゲート半導体部５０で覆われるため、合わせずれによる特性変動を抑えることができる。
【００２５】
次に、図２に示す工程５−１として、ＬＤＤイオン注入を行う。フォトリソグラフ工程を用いてレジストマスク６１を形成した後、ＬＤＤイオン注入を行うことで不純物の侵入を防止することができる。なお、ここではソース／ドレイン部６０（後述する）にもＬＤＤ用のイオン注入を行っているが、この領域はマスクしてイオン注入を行っても良い。イオン注入後、レジストマスク６１は除去する。
【００２６】
次に、工程５−２として、サイドウォール６２を形成した後、再度フォトリソグラフ工程を用いてレジストマスク６３を形成する。そして、ソース／ドレイン部６０にイオン注入を行う。イオン注入工程は、例えばＡｓ（砒素）を４×１０15ｃｍ-2程度の量で、４０ｋｅＶ程度に加速して行う。イオン注入後、レジストマスク６３は除去する。
【００２７】
次に、工程６として、チタン膜７０を例えばスパッタ法を用いて形成する。ここで、チタン膜７０の厚さは５０ｎｍ程度が好ましい。また、チタン膜７０を形成する前に、例えばフッ酸を含むエッチング速度の遅い溶液やＲＣＡ洗浄液などを用いて、Ｐウェル２０をライトエッチング、あるいは洗浄する工程を挿入しても良い。ここで、ゲート半導体部５０とソース／ドレイン部６０の露出面は、半導体領域が露出する状態にしてからチタン膜７０を形成する処理を行う。この工程は、例えばフッ酸を含むエッチング液で表面の酸化膜を除去することで構成することができる。
【００２８】
次に、工程７として７００℃程度のランプアニール法により、ソース／ドレイン部６０とチタン膜７０が接している領域、及びシリコンを含むゲート半導体部５０の、半導体の領域と、チタン膜７０とが接している領域でチタンと半導体とを合金化する。この合金化で、ソース／ドレイン電極８１と、ゲート電極８２が形成される。ここで、例えば酸化膜とチタン膜７０が接している領域では、合金化が生じないため、チタン膜７０はそのままの状態を保つ。
【００２９】
工程７を実行する場合に、Ｂ、Ｐ、Ａｓなどの不純物がゲート半導体部５０中で極めて大きくなる現象が観察されている。本実施形態では、ゲート半導体部５０中への不純物の侵入が抑えられているため、拡散係数の変動があっても不純物そのものがゲート半導体部５０内に含まれていない。そのため、ゲート半導体部５０中には不純物が侵入することはない。合金化処理を終えた後、チタン膜７０のみを２０分程度ＲＣＡ洗浄液を用いて選択的にエッチングし、除去する。
【００３０】
以上の工程を用いることで、図３に示す、ゲート半導体部５０表面にゲート電極８２が形成された半導体素子としてのＮＭＯＳトランジスタ９０が形成される。
【００３１】
（第２の実施形態）
第１の実施形態では、ＬＯＣＯＳオフセット法を用いた例について説明したが、これは別の構造を有する場合にも適用可能である。この実施形態では、マスクオフセット構造を有するＮＭＯＳトランジスタについてその製造工程を説明する。第１の実施形態との相違点は、第１の実施形態での工程２に示したＬＯＣＯＳオフセットを形成する工程に代えて、マスクオフセットを形成する点である。図４〜図６は、構造を有するＮＭＯＳトランジスタの製造工程に対応した工程断面図である。
【００３２】
まず、図４の工程１に示すように、第１の実施形態の工程１と同様に基板１０中にＰウェル２０を形成する（図１の工程１参照）。
【００３３】
次に、工程２−１としてＬＯＣＯＳ１１０を形成する。ＬＯＣＯＳ１１０は、まず、バッファ酸化膜１１１を熱酸化法により２０ｎｍ程度形成し、ＣＶＤ法などを用いて窒化膜（図示せず）を形成する。そしてフォトリソグラフ工程とエッチング工程とを用いてパターニングし、窒化膜マスク１１２を形成する。ここで、バッファ酸化膜１１１は、Ｐウェル２０と窒化膜マスク１１２との間にかかる応力を緩和するために挿入されている。そして、１０００℃〜１１００℃程度の温度範囲で湿式酸化を行う。窒化膜マスク１１２は酸化種を通さないため、窒化膜マスク１１２下での酸化は抑制され、酸化種を透過する領域にＬＯＣＯＳ１１０が形成される。本実施形態に用いる工程断面図では、窒化膜マスク１１２で全面覆われた部分について図示されている。ここで、基板１０中でＬＯＣＯＳ１１０に覆われる領域には、寄生ＭＯＳ（ＬＯＣＯＳがゲート絶縁部として機能する）動作を抑制するための不純物の導入を行っても良い。ＬＯＣＯＳ１１０の形成後、窒化膜マスク１１２を例えば加熱された、燐酸を含む溶液を用いてエッチング除去し、次にフッ酸を含むエッチング液を用いてバッファ酸化膜１１１をエッチング除去する。
なお、説明の都合上、工程２−２以降は図面の縮尺を変え、点線で示した範囲内について図示を行う。
【００３４】
次に、図５に示す工程２−２として、ＬＤＤ部１２０を形成する。まず、２０ｎｍ程度の犠牲酸化膜１２２を熱酸化法を用いて形成した後、フォトリソグラフ工程を用いてレジストマスク１２１を形成する。レジストマスク１２１の幅は、トランジスタ１５０（図６参照）のチャネル領域の長さにフォトリソグラフ工程での合わせずれ分を加えた値を用いることで、トランジスタ１５０のゲート半導体部１４４（図６参照）とＬＤＤ部１２０とが重なる領域が確保できる。このレジストマスク１２１を用いて例えばＰ（燐）をイオン注入し、ＬＤＤ部１２０を形成する。イオン注入後、レジストマスク１２１を除去し、犠牲酸化膜１２２はフッ酸を含むエッチング液を用いてエッチング除去する。
【００３５】
次に、工程３として、ゲート絶縁部１４０を形成する。ゲート絶縁部１４０は熱酸化法により形成する。
【００３６】
そして、第１の実施形態と同様に工程４〜工程７を行い、図６に示すトランジスタ１５０を形成する。この製造方法を用いることで、ＬＯＣＯＳ１１０（図４工程２−１参照）を形成することで半導体層が途切れる、例えばＳＯＩなど、半導体領域の厚さが小さい場合にも対応することが可能となる。ここで、例えばＳＯＩ構造に本実施形態を適用する場合、ウェルとしてイオン注入、熱拡散などの工程を新たに用いることなく、比抵抗の高い状態をそのまま用いてウェルに代えても良い。この場合にはウェルの形成工程は他の工程に付随する形で行われる。また、比抵抗の高いウェルを用いた場合には、ウェルの導電型という概念は余り意味をなさなくなるため、ウェルと反対型を有する導電型のＬＤＤに代えて、同一型のＬＤＤを用いても良い。
【００３７】
（第３の実施形態）
以下、第３の実施形態として、第１の実施形態を用いて形成されたＮＭＯＳトランジスタ９０について説明する。便宜上、再度図３を用いて説明を行う。
【００３８】
基板１０中に位置するＰウェル２０の表面には、ＬＯＣＯＳ３４が配置されている。そして、ＬＯＣＯＳ３４を囲うようにＬＤＤ部３０が配置されている。ＬＯＣＯＳ３４に挟まれる位置には、ゲート絶縁部４０が配置されている。ゲート半導体部５０はゲート絶縁部４０と、ＬＯＣＯＳ３４の一部を覆う位置に配置されており、ゲート半導体部５０を覆う領域にはゲート電極８２が配置されている。ＬＯＣＯＳ３４を挟み、ゲート電極８２と対向する位置には、ソース／ドレイン部６０が位置する。ソース／ドレイン部６０を覆う領域にはソース／ドレイン電極８１が配置されている。
【００３９】
ゲート半導体部５０はノンドープのポリシリコンを主として用いている。ゲート半導体部５０の厚さを３００ｎｍとした場合に、シート抵抗は例えば２０ＧΩ／□という極めて高い値をとる。そのため、ゲート電極８２に電圧を印加した場合、ゲート絶縁部４０の容量と組み合わせて、静電気などに起因するスパイク電圧の緩和を可能としている。また、ゲート半導体部５０中にはほとんど不純物が含まれず、均一性の高い状態を有しているため、ゲート電極８２に印加された電圧はゲート半導体部５０中に均一にかかる。そのため、局部的な絶縁破壊が置き難いデバイス構造を得ることができる。
【００４０】
（第４の実施形態）
以下、第４の実施形態として、ＮＭＯＳトランジスタ９０（図３参照）を用いた遅延装置について図７を用いて説明する。図７は、ＮＭＯＳトランジスタ９０（図３参照）を用いた場合の遅延装置２００の等価回路である。ここで、Ｒは０．３μｍの厚みを有するゲート半導体部５０のシート抵抗を表しており、約２０ＧΩ／□の値を有している。Ｃはゲート電極８２とＰウェル２０（Ｐウェル２０とゲート絶縁部４０との界面に形成される反転層を含む）を電極とし、ゲート電極８２と基板１０とに挟まれるゲート絶縁部４０を誘電体とする容量を表しており、ゲート絶縁部４０に厚さ１０ｎｍの酸化膜を用い、ゲート電極８２が一辺１μｍの矩形の平面形状を有する場合、０．３４５ｐＦの値をとる。
図８は、遅延装置２００を用いて得られる信号波形をシミュレーションにより導き出したものである。図８の縦軸の左目盛はＶｉｎ（入力電圧）、Ｖｇｓ（ゲート絶縁部４０直上の電位）を表し、右目盛はＩｄ（ドレイン電流）を表している。Ｖｔｈ（閾値）は０．５Ｖ、Ｗ（チャネル幅）は２５μｍで計算している。図８に示されるように、Ｖｉｎとして矩形波を入力した場合に、典型的な時定数型の遅延波形が得られている。この遅延装置２００は、遅延装置２００を構成する領域の面積の変動に対して時定数を変える事無く動作させることができる。例えば面積が倍になった場合には、直列抵抗成分Ｒは０．５倍になる。それに対してゲート絶縁部４０の容量は２倍になる。そのため両者の積で示される時定数は面積により変動することがなく、設計マージンの大きい遅延装置２００を構成することができる。また、遅延装置２００はバッファアンプとしての機能も兼ね備えているため、遅延装置２００に接続される負荷の値が変動しても時定数は変化しない。そのため、負荷変動に対しても遅延特性が安定な遅延装置を形成することができる。
【００４１】
（変形例）
第１の実施形態及び第２の実施形態ではＮＭＯＳのトランジスタの製造工程について説明したが、これに代えてＰＭＯＳのトランジスタを形成することができる。具体的にはＰ型不純物とＮ型不純物とを切り替えることで実施できる。また、フォトリソグラフ工程とイオン注入工程とを加えることで、ＣＭＯＳのトランジスタを形成することができる。また、フォトリソグラフ工程とイオン注入工程とを加えることで、ゲート半導体部に不純物を導入することができ、ドーピングが為されたポリシリコンゲートを有するＣＭＯＳトランジスタを形成することができる。また、チタン膜７０（図２の工程６参照）に代えて、コバルト膜やニッケル膜を用いても良い。
【００４２】
また、第１の実施形態では図１の工程２で、窒化膜マスク３３をマスクとしてイオン注入を行い、ＬＯＣＯＳ３４の形成工程を通してＬＤＤ部３０を形成する工程に代えて、ＬＯＣＯＳ３４を形成した後、ＬＯＣＯＳ３４を貫通する高いエネルギーを有するイオン注入を行うことでＬＤＤ部３０を形成しても良い。また、ＬＯＣＯＳ３４に代えてＳＴＩ（浅トレンチ絶縁）構造を用いてＬＤＤ部３０を形成しても良い。
【００４３】
また、ゲート半導体部５０（図１の工程４参照）、ゲート半導体部１５５（図６参照）の主な材質として用いられるポリシリコンに代えてアモルファスシリコンを主な材質として用いても良い。
【図面の簡単な説明】
【００４４】
【図１】第１の実施形態に係るＬＯＣＯＳオフセット型ＮＭＯＳトランジスタを形成する工程断面図。
【図２】第１の実施形態に係るＬＯＣＯＳオフセット型ＮＭＯＳトランジスタを形成する工程断面図。
【図３】第１の実施形態に係るＬＯＣＯＳオフセット型ＮＭＯＳトランジスタを形成する工程断面図。
【図４】第２の実施形態に係るＮＭＯＳトランジスタを形成する工程断面図。
【図５】第２の実施形態に係るＮＭＯＳトランジスタを形成する工程断面図。
【図６】第２の実施形態に係るＮＭＯＳトランジスタを形成する工程断面図。
【図７】ＮＭＯＳトランジスタを用いた場合の遅延装置の等価回路。
【図８】遅延装置を用いて得られる信号波形のシミュレーション結果。
【符号の説明】
【００４５】
１０…基板、２０…Ｐウェル、３０…ＬＤＤ部、３１…バッファ酸化膜、３３…窒化膜マスク、３４…ＬＯＣＯＳ、４０…ゲート絶縁部、５０…ゲート半導体部、６０…ソース／ドレイン部、６１…レジストマスク、６２…サイドウォール、６３…レジストマスク、７０…チタン膜、８１…ソース／ドレイン電極、８２…ゲート電極、９０…ＮＭＯＳトランジスタ、１１０…ＬＯＣＯＳ、１１１…バッファ酸化膜、１１２…窒化膜マスク、１２０…ＬＤＤ部、１２１…レジストマスク、１２２…犠牲酸化膜、１４０…ゲート絶縁部、１４４…ゲート半導体部、１５０…トランジスタ、２００…遅延装置。
【図１】
2008177193.tif 000003
【図２】
2008177193.tif 000004
【図３】
2008177193.tif 000005
【図４】
2008177193.tif 000006
【図５】
2008177193.tif 000007
【図６】
2008177193.tif 000008
【図７】
2008177193.tif 000009
【図８】
2008177193.tif 000010