(57)【要約】【課題】半導体スイッチング素子を開閉する半導体リレー装置において、高温状態でも安定に開閉動作できるようにする。【解決手段】半導体リレー装置１は、入力信号により発振する発振回路２と、互いに電磁結合する第１及び第２のインダクタＬ１、Ｌ２を有して発振回路２からの発振信号を電磁信号に変換するインダクタ部３と、第２のインダクタＬ２からのインダクタ出力信号を整流する整流回路４と、整流回路４からの整流出力信号を充放電して出力用ＭＯＳＦＥＴ２０をスイッチング駆動する充放電回路５とを備える。この構成により、発光素子の光信号に基く受光素子の起電力を用いず、発振回路２からの発振信号を整流した整流出力信号を基に、充放電回路５でスイッチング駆動用の充放電出力信号を得ることができるので、高温状態でも安定に出力用ＭＯＳＦＥＴ２０を開閉動作することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号に応答して半導体スイッチング素子を開閉する半導体リレー装置において、
前記入力信号を発振させる発振回路と、
前記発振回路の出力を電磁信号に変換する第１のインダクタと、
前記第１のインダクタからの電磁信号を受けて電気信号を発生する第２のインダクタと、
前記第２のインダクタからの出力を整流する整流回路と、
前記整流回路の出力を充放電する充放電回路と、
を備え、
前記充放電回路の出力に発生する電位差により前記半導体スイッチング素子をオン、オフすることを特徴とする半導体リレー装置。
【請求項２】
前記充放電回路は、抵抗により構成されていることを特徴とする請求項１に記載の半導体リレー装置。
【請求項３】
前記充放電回路は、前記第１のインダクタと電磁的に結合される磁気抵抗素子により構成されていることを特徴とする請求項１に記載の半導体リレー装置。
【請求項４】
前記充放電回路は、抵抗とＰ型ＭＯＳＦＥＴにより構成され、
前記抵抗は前記Ｐ型ＭＯＳＦＥＴのゲート端子とソース端子間に接続され、
前記Ｐ型ＭＯＳＦＥＴのゲート端子とドレイン端子を充放電回路の入力とし、該ソース端子とドレイン端子を充放電回路の出力としたことを特徴とする請求項１に記載の半導体リレー装置。
【請求項５】
前記充放電回路は、抵抗とＮ型ＭＯＳＦＥＴとにより構成され、
前記抵抗は前記Ｎ型ＭＯＳＦＥＴのゲート端子とソース端子間に接続され、
前記Ｎ型ＭＯＳＦＥＴのドレイン端子とゲート端子を充放電回路の入力とし、該ドレイン端子とソース端子を充放電回路の出力としたことを特徴とする請求項１に記載の半導体リレー装置。
【請求項６】
前記充放電回路は、
前記第１のインダクタからの電磁信号を受けて電気信号を発生する第３のインダクタと、
前記第３のインダクタのからの電気信号を整流する第２の整流回路と、
前記第２の整流回路の出力端に接続された抵抗と、
前記抵抗がゲート端子とソース端子間に接続され、ドレイン端子とソース端子とを充放電入出力とするＮ型ＭＯＳＦＥＴと、
を備えたことを特徴とする請求項１に記載の半導体リレー駆動装置。
【請求項７】
前記半導体スイッチング素子の出力に直列に挿入された抵抗を備え、この抵抗の両端に発生する電位差により前記充放電回路をフィードバック制御するようにしたことを特徴とする請求項１乃至請求項６のいずれか一項に記載の半導体リレー駆動装置。
【請求項８】
前記発振回路、第１のインダクタ、第２のインダクタ、整流回路及び充放電回路を同一の半導体基板上に形成したことを特徴とする請求項１乃至請求項７のいずれか一項に記載の半導体リレー装置。
【請求項９】
前記発振回路、第１のインダクタ、第２のインダクタ、整流回路及び充放電回路を含む回路群を複数個、同一の半導体基板上に形成したことを特徴とする請求項８に記載の半導体リレー装置。
【請求項１０】
前記半導体スイッチング素子を出力用ＭＯＳＦＥＴとしたことを特徴とする請求項１乃至請求項９のいずれか一項に記載の半導体リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に応答して出力される制御信号に基づいて、出力用ＭＯＳＦＥＴをスイッチング動作させる半導体リレー装置に関するものである。
【背景技術】
【０００２】
従来、この種の半導体リレー装置としては、例えば、特許文献１に示されるように、入力信号により電気信号を光信号に変換する発光素子と、この発光素子からの光信号を受光して所定の起電力を発生する受光素子とを備え、この起電力を基に出力用ＭＯＳＦＥＴをオン、オフするものがある。図１１に、このリレー装置の構成を示す。このリレー装置においては、発光素子として発光ダイオード（ＬＥＤ）１０１と、フォトダイオードアレイ１０７を有する。入力端子１０４、１０６から抵抗１０５を介して入力される入力信号によりＬＥＤ１０１で光信号を発光し、この光信号をフォトダイオードアレイ１０７で受光して所定の起電力を発生させる。この起電力により得られた所定電圧は、放電用の抵抗１１１を介してＭＯＳＦＥＴ１１５のゲート１１８とソース１１７間にスイッチング電圧として印加され、ＭＯＳＦＥＴ１１５をスイッチングする。
【０００３】
即ち、この半導体リレー装置は、入力信号によるＬＥＤ１０１のオン、オフによりフォトダイオードアレイ１０７で発生する起電力をオン、オフし、出力用ＭＯＳＦＥＴ１１５をスイッチング駆動して、出力端子１２１、１２２を開閉している。
【０００４】
ところで、上記半導体リレー装置においては、出力用ＭＯＳＦＥＴ１１５を駆動するには、ある所定電圧以上の制御電圧が必要である。この所定電圧は、受光素子のフォトダイオードアレイ１０７で発生する起電力の大きさで決まり、さらにこの起電力の大きさは、ＬＥＤ１０１で発生する光信号の大きさで決まってくる。従って、ＬＥＤ１０１は常にある一定以上の光信号を発生することが求められる。
【０００５】
しかしながら、ＬＥＤ１０１は、１００℃以上の高温状態において、一般に発光効率が劣化するため、発光する光信号の大きさが減少し、これに伴いフォトダイオードアレイ１０７における誘起電力も低下し、出力用ＭＯＳＦＥＴ１１５を駆動するための所定電圧が得られず、高温時にスイッチング動作が不安定となることがある。このため、出力用ＭＯＳＦＥＴ１１５自体は１００℃以上の温度範囲で動作可能であるにも拘わらず、半導体リレーとしての動作温度範囲が１００℃未満に制約される。
【０００６】
さらに、フォトダイオードアレイ１０７は、フォトダイオード単体の光起電力が温度により変化し、一般に常温では０．７ボルト程度である起電力が高温では小さくなり、低温では大きくなる傾向にある。このため、特にダイオードを複数個直列に接続するフォトダイオードアレイ１０７における全起電力は、接続されるフォトダイオードの個数が多いほど高温における低下量が大きくなり、高温において出力用ＭＯＳＦＥＴ１１５のスイッチングが不安定になる。従って、この高温における起電力低下を補うため、より多くのフォトダイオードを有するフォトダイオードアレイ１０７を必要としていた。また、半導体リレー装置を、ＬＳＩ化する場合、ＬＥＤ１０１やフォトダイオードアレイ１０７などの異なるデバイスを含むため半導体プロセスが複雑になると共に、ＬＥＤ１０１とフォトダイオードアレイ１０７間で照射のための間隔を必要とするので、半導体基板上でコンパクトに１チップ化することが難しい。
【特許文献１】米国特許第４２６８８４３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の問題を解決するためになされたものであり、発光ダイオード及びフォトダイオードアレイを使用せず、高温状態でも、半導体スイッチ素子を確実に開閉動作することができ、安定したリレー動作が得られる半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために請求項１の発明は、入力信号に応答して半導体スイッチング素子を開閉する半導体リレー装置において、前記入力信号を発振させる発振回路と、前記発振回路の出力を電磁信号に変換する第１のインダクタと、前記第１のインダクタからの電磁信号を受けて電気信号を発生する第２のインダクタと、前記第２のインダクタからの出力を整流する整流回路と、前記整流回路の出力を充放電する充放電回路と、を備え、前記充放電回路の出力に発生する電位差により前記半導体スイッチング素子をオン、オフするものである。
【０００９】
請求項２の発明は、請求項１に記載の半導体リレー装置において、前記充放電回路は、抵抗により構成されているものである。
【００１０】
請求項３の発明は、請求項１に記載の半導体リレー装置において、前記充放電回路は、前記第１のインダクタと電磁的に結合される磁気抵抗素子により構成されているものである。
【００１１】
請求項４の発明は、請求項１に記載の半導体リレー装置において、前記充放電回路は、抵抗とＰ型ＭＯＳＦＥＴにより構成され、前記抵抗は前記Ｐ型ＭＯＳＦＥＴのゲート端子とソース端子間に接続され、前記Ｐ型ＭＯＳＦＥＴのゲート端子とドレイン端子を充放電回路の入力とし、該ソース端子とドレイン端子を充放電回路の出力としたものである。
【００１２】
請求項５の発明は、請求項１に記載の半導体リレー装置において、前記充放電回路は、抵抗とＮ型ＭＯＳＦＥＴとにより構成され、前記抵抗は前記Ｎ型ＭＯＳＦＥＴのゲート端子とソース端子間に接続され、前記Ｎ型ＭＯＳＦＥＴのドレイン端子とゲート端子を充放電回路の入力とし、該ドレイン端子とソース端子を充放電回路の出力としたものである。
【００１３】
請求項６の発明は、請求項１に記載の半導体リレー装置において、前記充放電回路は、前記第１のインダクタからの電磁信号を受けて電気信号を発生する第３のインダクタと、前記第３のインダクタのからの電気信号を整流する第２の整流回路と、前記第２の整流回路の出力端に接続された抵抗と、前記抵抗がゲート端子とソース端子間に接続され、ドレイン端子とソース端子とを充放電入出力とするＮ型ＭＯＳＦＥＴと、を備えたものである。
【００１４】
請求項７の発明は請求項１乃至請求項６のいずれか一項に記載の半導体リレー装置において、前記半導体スイッチング素子の出力に直列に挿入された抵抗を備え、この抵抗の両端に発生する電位差により前記充放電回路をフィードバック制御するようにしたものである。
【００１５】
請求項８の発明は、請求項１乃至請求項７のいずれか一項に記載の半導体リレー装置において、前記発振回路、第１のインダクタ、第２のインダクタ、整流回路及び充放電回路を同一の半導体基板上に形成したものである。
【００１６】
請求項９の発明は、請求項８に記載の半導体リレー装置において、前記発振回路、第１のインダクタ、第２のインダクタ、整流回路及び充放電回路を含む回路群を複数個、同一の半導体基板上に形成したものである。
【００１７】
請求項１０の発明は、請求項１乃至請求項９のいずれか一項に記載の半導体リレー装置において、前記半導体スイッチング素子を出力用ＭＯＳＦＥＴとしたものである。
【発明の効果】
【００１８】
請求項１の発明によれば、発光素子や受光素子を用いることなく、入力信号に応答する発振信号を基にして得た電気信号を制御信号として半導体スイッチング素子をオン、オフすることができるので、高温状態でも、半導体スイッチング素子を確実に開閉でき、安定したリレー動作を得ることができる。
【００１９】
請求項２の発明によれば、充放電回路を抵抗のみで構成できるので、充放電回路が簡単となり小型化、かつ低コストにできる。
【００２０】
請求項３の発明によれば、磁気抵抗素子として結合される磁気信号レベルが高いときに高抵抗となり、低いときに高抵抗となる素子を用いれば、磁気抵抗素子の抵抗値を入力信号が高レベル及び低レベルのときに対応して、高抵抗及び低抵抗とすることができる。これにより、入力信号に同期して自動的に充電時に高抵抗に、放電時に低抵抗にできるので、受動素子だけを用いて低コストで容易に充放電の応答を速くすることができる。
【００２１】
請求項４の発明によれば、充放電回路における充電時及び放電時の各インピーダンスをＰ型ＭＯＳＦＥＴである半導体素子をオン、オフさせて得ることができるので、充電時のインピーダンスをより大きく、放電時のインピーダンスをより小さくでき、充放電の応答をより速く確実に行うことができる。
【００２２】
請求項５の発明によれば、Ｎ型ＭＯＳＦＥＴを用いて充放電回路をスイッチングさせるので、充放電の応答をより速くすることができる。
【００２３】
請求項６の発明によれば、充放電回路におけるＮ型ＭＯＳＦＥＴへの駆動電圧を第３のインダクタと第２の整流回路から別途に得ることができるので、Ｎ型ＭＯＳＦＥＴの駆動回路設計の自由度が増し、Ｎ型ＭＯＳＦＥＴに必要以上に駆動電圧を掛けないように最適に設計できる。従って、必要最小の電流容量を持つ入力容量の小さいＮ型ＭＯＳＦＥＴを選んで設計することができるので、Ｎ型ＭＯＳＦＥＴのスイッチング応答を速くして、装置全体のリレー応答をより高速にできる。
【００２４】
請求項７の発明によれば、半導体スイッチング素子に流れる電流の大きさにより充放電回路の出力を制御できるので、充放電回路により過電流時に半導体スイッチング素子の電流を制限して半導体スイッチング素子を保護することができる。
【００２５】
請求項８の発明によれば、入出力の各回路を１チップ化することができるので、装置全体を小型化することができる。
【００２６】
請求項９の発明によれば、１チップで半導体リレーの複数接点化が可能となるので、小型化と共に高機能化することができる。
【００２７】
請求項１０の発明によれば、半導体スイッチング素子を出力用ＭＯＳＦＥＴとしたことにより、高耐圧で信頼性の高い半導体リレーを形成することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の第１の実施形態に係る半導体リレー装置について図面を参照して説明する。図１は、本実施形態における半導体リレー装置１と、本半導体リレー装置１により開閉される出力用ＭＯＳＦＥＴ２０（半導体スイッチング素子）とを示す。本半導体リレー装置１は、発振回路２と、インダクタ部３と、整流回路４と、充放電回路５とを有する。図２は、本半導体リレー装置１の動作を説明するための各種信号波形を示す。ここで、Ａ１は入力信号、Ａ２は発振回路２の発振信号、Ｂ１はインダクタ部３のインダクタ出力信号、Ｂ２は整流回路４の整流出力信号を示し、Ｂ３は充放電回路５の充放電出力信号、Ｂ４は出力用ＭＯＳＦＥＴ２０のオン、オフ時の出力端子２０ａ、２０ｂ間の出力電圧波形を示す。
【００２９】
半導体リレー装置１において、発振回路２は、入力端子２ａ、２ｂからの入力信号Ａ１のオン、オフに応答して発振する電子回路により構成され、入力信号Ａ１がＬＯＷからＨＩＧＨになると、インダクタ部３が電磁結合し易く、整流回路４が整流し易い所定の周波数のパルス状の発振信号Ａ２を発生する。このような入力信号Ａ１により発振する発振回路２は、デジタルＬＳＩ回路等を用いて形成できるので、温度的に極めて安定した発振信号を容易に得ることができる。この発振回路２で発生された発振信号Ａ２は、インダクタ部３に入力され、電磁信号に変換される。
【００３０】
インダクタ部３は、インダクタ部３の入力側となる第１のインダクタＬ１と、この第１のインダクタＬ１からの電磁信号を受けて電気信号を発生する出力側の第２のインダクタＬ２とを有し、インダクタＬ１、Ｌ２間の巻き線数比に応じて入出力間でインピーダンスを変換するコイルトランスを形成している。このインダクタ部３の第１のインダクタＬ１に入力された発振信号Ａ２は、電磁信号に変換され、第２のインダクタＬ２から交流状の矩形波を成すインダクタ出力信号Ｂ１として出力され、整流回路４に入力される。
【００３１】
整流回路４は、両波整流回路（図示なし）を有し、この両波整流回路により、第２のインダクタＬ２からのインダクタ出力信号Ｂ１を両波整流し、両波整流された整流出力信号Ｂ２を出力し、この整流出力信号Ｂ２は、充放電回路５に入力される。
【００３２】
充放電回路５は、種々の構成を採用することができ、例えば、図３に示すように、抵抗５１により構成され、整流回路４に並列に接続されると共に、出力用ＭＯＳＦＥＴ２０のゲート端子２１とソース端子２２端子間に接続されている。整流出力信号Ｂ２は、出力用ＭＯＳＦＥＴ２０の入力容量によりそのピーク電圧が積分されて、充放電回路５の充放電出力信号Ｂ３となり、充放電回路５の両端に電位差を発生させる。
【００３３】
出力用ＭＯＳＦＥＴ２０は、半導体リレー装置１により開閉される半導体スイッチング素子である。この出力用ＭＯＳＦＥＴ２０は、充放電回路５の両端の電位差が出力用ＭＯＳＦＥＴ２０のゲート端子２１とソース端子２２間に印加されることによりスイッチングされ、出力用ＭＯＳＦＥＴ２０の出力端子２０ａ、２０ｂ間がオン、オフされて開閉される。なお、出力用ＭＯＳＦＥＴ２０は、高耐圧で電流容量が大きいため、ゲート端子２１とソース端子２２間に比較的大きい入力容量（例えば、数１０００ｐＦ）を持つ。
【００３４】
上記のように構成された半導体リレー装置１におけるリレー動作について説明する。発振回路２において、その入力端子２ａ、２ｂに印加される入力信号Ａ１がＬＯＷからＨＩＧＨになると、所定の周波数のパルス状の発振信号Ａ２を発生する。この発振信号Ａ２は、発振回路２の負荷となっているインダクタ部３のインダクタＬ１に流れ、電磁信号に変換される。このインダクタＬ１からの電磁信号は、インダクタＬ１と電磁的に結合する第２のインダクタＬ２に誘起されてインダクタ出力信号Ｂ１を発生する。そして、このインダクタＬ２からのインダクタ出力信号Ｂ１は、整流回路４で両波整流されて整流出力信号Ｂ２となる。この整流出力信号Ｂ２は、充放電回路５で充放電され、この充放電回路５から充放電出力信号Ｂ３が出力される。この充放電回路５の出力の両端の電位差が出力用ＭＯＳＦＥＴ２０のゲート端子２１とソース端子２２に印加される。この電位差は、出力用ＭＯＳＦＥＴ２０の制御信号となり、この制御信号により出力用ＭＯＳＦＥＴ２０はスイッチングされ、その出力端子２０ａ、２０ｂ間の出力波形Ｂ４に示すように、入力信号Ａ１と同期してオン、オフされてリレー動作が行われる。
【００３５】
このように、第１の実施形態の半導体リレー装置１によれば、発振回路２が温度的に極めて安定であり、この出力である発振信号Ａ２を基にして生成される整流出力信号Ｂ２も安定なものとなるので、この整流出力信号Ｂ２に基づく充放電回路５の出力の電位差も安定なものにできる。これにより、従来のように高温で不安定な発光素子や受光素子を用いることなく、入力信号に応答する発振信号を基にして得た制御信号により、高温でも確実にＭＯＳＦＥＴ２０をオン、オフでき、安定したスイッチング動作の半導体リレー装置１を得ることができる。なお、発振回路２の発振信号Ａ２は、整流されて直流の整流出力信号Ｂ２に変換されるので、その電圧が出力用ＭＯＳＦＥＴ２０を駆動できる所定電圧以上であれば、出力用ＭＯＳＦＥＴ２０をスイッチングすることができることから、その発振周波数は多少変動しても問題はない。
【００３６】
図４は、本発明の第２の実施形態を示す。以下の実施形態では、充放電回路５の構成が相違するものを示す。本実施形態は、第１の実施形態と同様の構成において、充放電回路５が、抵抗５１に代えて、第１のインダクタＬ１と電磁的に結合される磁気抵抗素子５２により構成される。
【００３７】
この磁気抵抗素子５２は、印加磁界の大きさによって抵抗値が変化する可変抵抗素子である。ここでは、磁気抵抗素子５２として、結合される磁気信号レベルが高いときに高抵抗となり、低いときに低抵抗となる可変抵抗素子を用いる。このような磁気抵抗素子５２としては、例えば、ＭＲ（Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）効果素子や高透磁率を有する鉄ニッケル合金（通称パーマロイ）等がある。
【００３８】
上記構成において、入力信号がＨＩＧＨのとき、発振回路２の発振信号により第１のインダクタＬ１で磁界が発生すると、この磁界が磁気抵抗素子５２に電磁結合され、磁気抵抗素子５２の抵抗が大きくなる。これにより、充放電回路５の充電時のインピーダンスを高くできる。また、入力信号がＬＯＷとなると、発振信号が無くなるので、磁気抵抗素子５２に結合する磁界が無くなり、磁気抵抗素子５２の抵抗が小さくなり、充放電回路５の放電時のインピーダンスを低くできる。
【００３９】
このように第２の実施形態によれば、磁気抵抗素子５２の抵抗値を入力信号のＨＩＧＨとＬＯＷで可変することにより、、充放電回路５を入力信号に同期して出力用ＭＯＳＦＥＴ２０の充放電の応答を速くすることができる。また、この充放電回路５は、受動素子だけを用いて構成できるので、低コストにできると共に、半導体能動素子のオン、オフ時に発生するスイッチングノイズがないので、他の回路にノイズ妨害を与えることが少ない。
【００４０】
図５は、本発明の第３の実施形態を示す。本実施形態は、第１の実施形態と同様の構成において、充放電回路５が、抵抗５３とＰ型ＭＯＳＦＥＴ５４とにより構成される。ここでは、充放電回路５の構成のみ図示している。
【００４１】
充放電回路５において、抵抗５３は、Ｐ型ＭＯＳＦＥＴ５４のゲート端子５４ａとソース端子５４ｂ間に接続される。また、ゲート端子５４ａとドレイン端子５４ｃは、充放電回路５の入力側として、整流回路４の出力側に接続され、ドレイン端子５４ｃとソース端子５４ｂは、充放電回路５の出力側として、出力用ＭＯＳＦＥＴ２０の入力側に接続される。また、Ｐ型ＭＯＳＦＥＴ５４は、ゲート電圧がゼロのときは、ソース・ドレイン間に電流が流れるデプレッション形のＰ型ＭＯＳＦＥＴ５４を用いている。
【００４２】
上記構成において、Ｐ型ＭＯＳＦＥＴ５４のゲート端子５４ａへの入力電圧がＬＯＷのときは、デプレッション形により、Ｐ型ＭＯＳＦＥＴ５４は導通状態にあるので、そのソース・ドレイン間は、短絡状態となりインピーダンスが低くなっている。また、ゲート端子５４ａへの入力電圧がＨＩＧＨのときは、抵抗５３における電圧降下により、ゲート端子５４ａの電位の方がソース端子５４ｂの電位より高くなる。このため、Ｐ型ＭＯＳＦＥＴ５４は、非導通となり、ソース・ドレイン間は開放となるので、そのインピーダンスが高くなる。これにより、充放電回路５のインピーダンスを、入力信号Ａ１がＬＯＷにおける放電時に低く、ＨＩＧＨにおける充電時に高くできる。
【００４３】
このように第３の実施形態によれば、ゲート電圧がゼロにおいて導通状態となるデプレッション形のＰ型ＭＯＳＦＥＴ５４を用いて充放電回路５をスイッチングさせるので、充放電回路５の充電時のインピーダンスをより大きく、放電時のインピーダンスをより小さくでき、出力用ＭＯＳＦＥＴ２０に対する充放電の応答を速くすることができる。
【００４４】
図６は、本発明の第４の実施形態を示す。本実施形態は、第１の実施形態と同様の構成において、充放電回路５が、抵抗５５とＮ型ＭＯＳＦＥＴ５６とにより構成される。ここでは、充放電回路５の構成のみ図示している。
【００４５】
充放電回路５において、抵抗５５はＮ型ＭＯＳＦＥＴ５６のゲート端子５６ａとソース端子５６ｂ間に接続される。また、ドレイン端子５６ｃとゲート端子５６ａとは、充放電回路５の入力側となり、整流回路４の出力側に接続される。また、ドレイン端子５６ｃとソース端子５６ｂは、充放電回路５の出力側となり、出力用ＭＯＳＦＥＴ２０（図１参照）の入力側に接続される。また、Ｎ型ＭＯＳＦＥＴ５６は、前記Ｐ型ＭＯＳＦＥＴ５４と同様に、ゲート電圧がゼロでもソース・ドレイン間に電流が流れるデプレッション形としている。
【００４６】
上記構成において、Ｎ型ＭＯＳＦＥＴ５６のゲート端子５６ａへの入力電圧がＬＯＷのときは、デプレッション形により、Ｎ型ＭＯＳＦＥＴ５６は導通状態にあるので、そのソース・ドレイン間は、略短絡状態となりインピーダンスが低くなっている。また、ゲート端子５６ａへの入力電圧がＨＩＧＨのときは、抵抗５５における電圧降下により、ゲート端子５６ａの電位がソース端子５６ｂの電位より低くなる。このため、Ｎ型ＭＯＳＦＥＴ５６は、非導通となり、ソース・ドレイン間は開放となり、そのインピーダンスが高くなる。これにより、充放電回路５のインピーダンスを、入力信号Ａ１がＨＩＧＨにおける充電時に高く、ＬＯＷにおける放電時に低くできる。
【００４７】
このように、第４の実施形態によれば、前記Ｐ型ＭＯＳＦＥＴ５４より動作速度の速いＮ型ＭＯＳＦＥＴ５６を用いて、充放電回路５のインピーダンスを切替えることができるので、出力用ＭＯＳＦＥＴ２０に対する充放電の応答をより速く行うことができる。
【００４８】
図７は、本発明の第５の実施形態を示す。本実施形態は、第１の実施形態と同様の構成において、充放電回路５が、インダクタ部３の第３のインダクタＬ３、第２の整流回路５７、抵抗５８、及びＮ型ＭＯＳＦＥＴ５９を備える。
【００４９】
第３のインダクタＬ３は、第２のインダクタＬ２とは別に、第１のインダクタＬ１と電磁的に結合されたコイルにより形成される。これにより、第３のインダクタＬ３は、第１のインダクタＬ１から独立に電磁信号を受けて電気信号を発生し、この電気信号は第２の整流回路５７で整流される。第２の整流回路５７の出力側は抵抗５８に接続され、この抵抗５８の両端はＮ型ＭＯＳＦＥＴ５９のゲート端子５９ａとソース端子５９ｂに接続される。Ｎ型ＭＯＳＦＥＴ５９のドレイン端子５９ｃとソース端子５９ｂが、出力用ＭＯＳＦＥＴ２０のゲート端子２１とソース端子２２に接続されている。
【００５０】
上記構成により、第２の整流回路５７は、入力信号Ａ１のＨＩＧＨ、ＬＯＷに対応する整流出力信号を生成し、この整流出力信号は充放電作用を行う抵抗５８に加えられる。この抵抗５８からの充放電出力信号によりＮ型ＭＯＳＦＥＴ５９をオン、オフし、出力用ＭＯＳＦＥＴ２０を開閉する。これにより、充放電回路５の充電時のインピーダンスを高く、放電時のインピーダンスを低くすることができ、出力用ＭＯＳＦＥＴ２０に対する充放電の応答を高速に行うことができる。
【００５１】
このように第５の実施形態によれば、充放電の応答を高速に行うことができると共に、Ｎ型ＭＯＳＦＥＴ５９への駆動電圧を第３のインダクタと第２の整流回路から独立に得ることができる。このため、Ｎ型ＭＯＳＦＥＴ５９の駆動回路設計の自由度が増し、Ｎ型ＭＯＳＦＥＴ５９に必要以上に駆動電圧を掛けない最適設計が可能となる。従って、必要最小の電流容量を持つ入力容量の小さいＮ型ＭＯＳＦＥＴ５９を選んで設計することができ、Ｎ型ＭＯＳＦＥＴ５９のスイッチング応答を速くして、リレー応答をより高速にできる。
【００５２】
図８は、本発明の第６の実施形態を示す。本実施形態は、第１の実施形態と同様の構成において、出力用ＭＯＳＦＥＴ２０（半導体スイッチング素子）の出力に直列に挿入された電流検出用の抵抗２３を備え、この抵抗２３の両端にに発生する電位差Ｖｓにより充放電回路５をフィードバック制御する。
【００５３】
充放電回路５は、充放電電流を流す抵抗５１（単体でも充放電回路となる）とその両端に接続されるバイポーラトランジスタ６１からなる電流制限回路６とを有し、バイポーラトランジスタ６１のコレクタ端子６１ｃは出力用ＭＯＳＦＥＴ２０のゲート端子２１に接続され、エミッタ端子６１ｂは接地されている。出力用ＭＯＳＦＥＴ２０は、ソース端子２２と接地間に、出力用ＭＯＳＦＥＴ２０に流れる電流を検出する抵抗２３が接続され、この抵抗２３のソース端子２２側はバイポーラトランジスタ６１のベース端子６１ａに接続されている。
【００５４】
上記構成において、抵抗２３の両端に発生する検出電圧Ｖｓは、バイポーラトランジスタ６１のベース端子６１ａにフィードバックされる。これにより、出力用ＭＯＳＦＥＴ２０に流れる電流が大きくなると、バイポーラトランジスタ６１が導通され、充放電回路５の出力インピーダンスを低下し、出力用ＭＯＳＦＥＴ２０の電流を遮断又は低減することができる。
【００５５】
このように、第６の実施形態によれば、出力用ＭＯＳＦＥＴ２０に流れる電流の大きさにより充放電回路５の出力を制御できるので、過電流時に充放電回路５により出力用ＭＯＳＦＥＴ２０の電流を制限して出力用ＭＯＳＦＥＴ２０を保護することができる。なお、本実施形態では、電流制限回路６を充放電回路５と一体化したが、充放電回路５と分離して充放電回路５の前後に構成してもよい。
【００５６】
図９（ａ）、（ｂ）は、本発明の第７の実施形態に係る半導体リレー装置１の構成を示す。本実施形態は、第１の実施形態と同様の構成において、上述した各回路から成る入力側の回路群３２及び出力側の回路群３３を同一の半導体基板３０上に形成したしたものである。
【００５７】
半導体リレー装置１は、発振回路２（図１参照）を有する部分を入力側回路群３２とし、インダクタ部３、整流回路４（図１参照）、及び充放電回路５を有する部分を出力側回路群３３として、回路群３２、３３を同一半導体基板３０上に絶縁膜である誘電体膜３１（３１ａ）で直流的に分離してチップ状に形成したものである。
【００５８】
出力側回路群３３は、出力側回路チップ３４と出力側回路チップ３４のチップ上に形成されたインダクタチップ３５から成り、インダクタチップ３５は、平面コイルで構成された第１のインダクタＬ１及び第２のインダクタＬ２を電磁結合させながら誘電体膜３１（３１ｂ）で直流的に絶縁分離して構成されている。第１のインダクタＬ１の両端は、接続パッド３３ａ、３３ｂに接続され、さらに、この接続パッド３３ａ、３３ｂからボンディングワイヤ３６ａ、３６ｂを介して、入力側回路群３２の発振回路２の出力パッド３２ａ、３２ｂと接続されている。また、第２のインダクタＬ２の両端は、誘電体膜３１内に形成された導通孔３７ａ、３７ｂに接続され、この導通孔３７ａ、３７ｂを介して、出力側回路チップ３４の整流回路４の入力側と接続されている。なお、絶縁膜として、誘電体膜３１以外の絶縁部材を用いてもよい。
【００５９】
このように第７の実施形態の半導体リレー装置１によれば、入出力側の各回路群を半導体基板３０上に１チップ化で構成することができるので、装置全体を小型化することができる。なお、インダクタ部３は、出力側回路群３３でなく、入力側回路群３２に構成することもできる。また、誘電体膜３１を多層化することにより、ボンディングワイヤ３６ａ、３６ｂを半導体基板３０内で配線処理することも可能である。
【００６０】
図１０は、本発明の第８の実施形態に係る半導体リレー装置１の構成を示す。本実施形態は、第１の実施形態と同様の構成において、複数組の入力側回路群及び出力側回路群の各回路群を同一の半導体基板３０上に形成したものである。
【００６１】
本実施形態の半導体リレー装置１において、半導体基板３０は、第１の入力側回路群３２と第１の出力側回路群３３の入出力対に加え、第２の入力側回路群３８と第２の出力側回路群３９、第３の入力側回路群４０と第３の出力側回路群４１の各入出力対を有している。これらの各回路群は、誘電体膜３１により半導体基板３０において直流的に分離されている。
【００６２】
このように第８の実施態の半導体リレー装置１によれば、複数組の第１乃至第３の各入力側回路群３２、３８、４０及び第１乃至第３の各出力側回路群３３、３９、４１の各回路群を同一の半導体基板上に入出力対として形成したことにより、複数の出力用ＭＯＳＦＥＴ２０を同時にスイッチングできるので、複数の半導体リレーを小型に形成することができる。
【００６３】
上述した各種実施形態に係る半導体リレー装置１によれば、従来の発光素子と受光素子を用いる光信号による光結合は、光の指向性が狭いため、厳密な位置合わせが必要であるが、インダクタ間の電磁結合は電磁波の指向性が広いため、それらの配設位置に自由度があり、配置設計が簡単となり、製造も容易になる。また、トランス結合により、光結合と同様に入力側と出力側を電気的に絶縁することができる。
【００６４】
なお、本発明は、上記実施形態に限られるものではなく、様々な変形が可能である。本実施形態では、半導体スイッチング素子として出力用ＭＯＳＦＥＴを用いたが、炭化珪素静電誘導型トランジスタ（ＳｉＣ−ＳＩＴ）などの他の半導体スイッチング素子にも適用することができる。また、出力用ＭＯＳＦＥＴの過電流防止用の電流制限回路として、バイポーラトランシスタを用いたが他のＭＯＳＦＥＴ等の半導体素子を用いても同様に行うことができる。また、上記では半導体リレー装置として、半導体スイッチング素子を別部材とした例を示したが、同素子をも含んだものが半導体リレー装置として構成されてもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態に係る半導体リレー装置の回路図。
【図２】同上装置の動作を説明するための波形図。
【図３】同上装置の充放電回路の回路図。
【図４】本発明の第２の実施形態に係る半導体リレー装置の回路図。
【図５】本発明の第３の実施形態に係る半導体リレー装置の充放電回路の回路図。
【図６】本発明の第４の実施形態に係る半導体リレー装置の充放電回路の回路図。
【図７】本発明の第５の実施形態に係る半導体リレー装置の回路図。
【図８】本発明の第６の実施形態に係る半導体リレー装置の回路図。
【図９】（ａ）は本発明の第７の実施形態に係る半導体リレー装置の平面図、（ｂ）は（ａ）におけるＸ−Ｘ線断面図。
【図１０】本発明の第８の実施形態に係る半導体リレー装置の平面図。
【図１１】従来の半導体リレー装置の回路図。
【符号の説明】
【００６６】
１  半導体リレー装置
２  発振回路
３  インダクタ部（第１のインダクタ、第２のインダクタ、第３のインダクタ）
４  整流回路
５  充放電回路
２０  出力用ＭＯＳＦＥＴ（半導体スイチング素子）
３０  半導体基板
３２  入力側回路群
３３  出力側回路群
５１、５３、５５、５８  抵抗
５２  磁気抵抗素子
５４  Ｐ型ＭＯＳＦＥＴ
５６、５９  Ｎ型ＭＯＳＦＥＴ
５４ａ、５６ａ  ゲート端子
５４ｂ、５６ｂ  ソース端子
５４ｃ、５６ｃ  ドレイン端子
Ａ１  入力信号
Ｌ１  第１のインダクタ
Ｌ２  第２のインダクタ
Ｌ３  第３のインダクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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