(57)【要約】【課題】簡単な回路で、出力端子の電圧に依存しない高精度な定電流を出力することができ、更に定電流出力精度を低下させずに出力端子の電圧を小さくして消費電力を大幅に低減させる定電流回路及び発光ダイオード駆動装置を得る。【解決手段】ゲートに入力された制御信号に応じた電流を供給する電流源をなすＮＭＯＳトランジスタＭ１と、ゲートに入力された前記制御信号に応じた電流を外部負荷１０に供給するＮＭＯＳトランジスタＭ２と、ＮＭＯＳトランジスタＭ２のドレイン電圧になるようにＮＭＯＳトランジスタＭ１のドレイン電圧を制御する電圧調整回路３と、ＮＭＯＳトランジスタＭ１に流れる電流値を検出する電流検出回路４と、電流検出回路４の検出結果に応じて、ＮＭＯＳトランジスタＭ１に流れる電流が所定値になるようにＮＭＯＳトランジスタＭ１及びＭ２の各ゲート電圧を制御する制御回路５とを備えるようにした。【選択図】図１
2008177330.tif 000002
【特許請求の範囲】
【請求項１】
所定の定電流を生成して負荷に供給する定電流回路において、
ゲートに入力された制御信号に応じた電流を供給する電流源をなすＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
前記第１トランジスタに流れる電流値の検出を行い、該検出結果を出力する電流検出回路部と、
該電流検出回路部の検出結果に応じて、前記第１トランジスタに流れる電流が所定値になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御する制御回路部と、
を備えることを特徴とする定電流回路。
【請求項２】
前記電圧調整回路部は、
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧になるように前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えること特徴とする請求項１記載の定電流回路。
【請求項３】
前記比較回路は、前記第１トランジスタ及び第２トランジスタの各ドレイン電圧が対応する入力端に入力された第１誤差増幅回路からなり、前記電圧調整回路は、該第１誤差増幅回路の出力信号がゲートに入力され、前記第１トランジスタのドレインに直列に接続されたＭＯＳトランジスタからなる第３トランジスタからなることを特徴とする請求項２記載の定電流回路。
【請求項４】
前記第３トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記第１トランジスタのドレイン電圧を前記第１誤差増幅回路から出力された信号に応じて調整することを特徴とする請求項３記載の定電流回路。
【請求項５】
前記電流検出回路部は、第１トランジスタに流れた電流に比例した電流を生成して出力するカレントミラー回路で構成され、前記制御回路部は、該カレントミラー回路から入力される電流が所定値になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御することを特徴とする請求項１、２、３又は４記載の定電流回路。
【請求項６】
前記制御回路部は、
前記カレントミラー回路から入力された電流を電圧に変換する抵抗と、
該抵抗によって変換された電圧が所定の電圧になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御する第２誤差増幅回路と、
を備えることを特徴とする請求項５記載の定電流回路。
【請求項７】
前記カレントミラー回路は、カスコード型カレントミラー回路であること特徴とする請求項５又は６記載の定電流回路。
【請求項８】
前記制御回路部からの出力電圧を所定時間遅延させて前記第１トランジスタ及び第２トランジスタの各ゲートに出力する遅延回路部を備えることを特徴とする請求項１、２、３、４、５、６又は７記載の定電流回路。
【請求項９】
前記遅延回路部は、一端が前記第１トランジスタ及び第２トランジスタの各ゲートの接続部に接続され、前記制御回路部からの出力電圧で充電される容量素子からなることを特徴とする請求項８記載の定電流回路。
【請求項１０】
前記第１トランジスタ、第２トランジスタ、電圧調整回路部、電流検出回路部及び制御回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６又は７記載の定電流回路。
【請求項１１】
前記第１トランジスタ、第２トランジスタ、電圧調整回路部、電流検出回路部、制御回路部及び遅延回路部は、１つのＩＣに集積されることを特徴とする請求項８又は９記載の定電流回路。
【請求項１２】
所定の定電流を生成して発光ダイオードに供給する定電流回路を備えた発光ダイオード駆動装置において、
前記定電流回路は、
ゲートに入力された制御信号に応じた電流を供給する電流源をなすＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
前記第１トランジスタに流れる電流値の検出を行い、該検出結果を出力する電流検出回路部と、
該電流検出回路部の検出結果に応じて、前記第１トランジスタに流れる電流が所定値になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御する制御回路部と、
を備えることを特徴とする発光ダイオード駆動装置。
【請求項１３】
前記電圧調整回路部は、
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧になるように前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えること特徴とする請求項１２記載の発光ダイオード駆動装置。
【請求項１４】
前記比較回路は、前記第１トランジスタ及び第２トランジスタの各ドレイン電圧が対応する入力端に入力された第１誤差増幅回路からなり、前記電圧調整回路は、該第１誤差増幅回路の出力信号がゲートに入力され、前記第１トランジスタのドレインに直列に接続されたＭＯＳトランジスタからなる第３トランジスタからなることを特徴とする請求項１３記載の発光ダイオード駆動装置。
【請求項１５】
前記第３トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記第１トランジスタのドレイン電圧を前記第１誤差増幅回路から出力された信号に応じて調整することを特徴とする請求項１４記載の発光ダイオード駆動装置。
【請求項１６】
前記電流検出回路部は、第１トランジスタに流れた電流に比例した電流を生成して出力するカレントミラー回路で構成され、前記制御回路部は、該カレントミラー回路から入力される電流が所定値になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御することを特徴とする請求項１２、１３、１４又は１５記載の発光ダイオード駆動装置。
【請求項１７】
前記制御回路部は、
前記カレントミラー回路から入力された電流を電圧に変換する抵抗と、
該抵抗によって変換された電圧が所定の電圧になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御する第２誤差増幅回路と、
を備えることを特徴とする請求項１６記載の発光ダイオード駆動装置。
【請求項１８】
前記カレントミラー回路は、カスコード型カレントミラー回路であること特徴とする請求項１６又は１７記載の発光ダイオード駆動装置。
【請求項１９】
前記定電流回路は、前記制御回路部からの出力電圧を所定時間遅延させて前記第１トランジスタ及び第２トランジスタの各ゲートに出力する遅延回路部を備えることを特徴とする請求項１２、１３、１４、１５、１６、１７又は１８記載の発光ダイオード駆動装置。
【請求項２０】
前記遅延回路部は、一端が前記第１トランジスタ及び第２トランジスタの各ゲートの接続部に接続され、前記制御回路部からの出力電圧で充電される容量素子からなることを特徴とする請求項１９記載の発光ダイオード駆動装置。
【請求項２１】
前記定電流回路は、１つのＩＣに集積されることを特徴とする請求項１２、１３、１４、１５、１６、１７、１８、１９又は２０記載の発光ダイオード駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電流回路に関し、特に発光ダイオード（ＬＥＤ）等を駆動するための定電流回路及び定電流回路を使用した発光ダイオード駆動装置に関する。
【背景技術】
【０００２】
表示装置用の発光ダイオードは、一般的に輝度のばらつきを低減させるために定電流で駆動される。発光ダイオードを用途に応じて輝度調整する場合は、定電流回路の電流設定を変えることで調整するが、発光ダイオードの電圧降下は駆動電流に応じて大きく変化する。このため、定電流回路の出力端子をなす出力トランジスタの端子の電圧が大きく変化する。
通常、定電流回路は、ＭＯＳトランジスタのドレイン電極を出力端子とすることから、該出力端子の電圧が大きく変化するとＭＯＳトランジスタのチャネル長変調効果により、出力電流が変動して発光ダイオードの輝度がばらつくという問題があった。
【０００３】
このような問題を解決するために、図７のような定電流回路があった。
図７において、ＮＭＯＳトランジスタＭ１１１、Ｍ１１２、Ｍ１４１及びＭ１４２は、低電圧カスコード型カレントミラー回路を形成しており、電流ｉｒｅｆ１をＮＭＯＳトランジスタＭ１１１とＮＭＯＳトランジスタＭ１１２のトランジスタサイズ比で決まる比率で逓倍した出力電流ｉｏｕｔを出力端子ＯＵＴに接続された外部負荷１１０に供給する。誤差増幅回路ＯＰ１０２は、抵抗Ｒ１１１とＮＭＯＳトランジスタＭ１１６との接続部が基準電圧ＶｒｅｆになるようにＮＭＯＳトランジスタＭ１１６を制御し、抵抗Ｒ１１１の抵抗値をｒ１１１とすると、抵抗Ｒ１１１に流れる電流ｉｒｅｆ２は、ｉｒｅｆ２＝Ｖｒｅｆ／ｒ１１１になる。電流ｉｒｅｆ２は、カレントミラー回路を構成するＰＭＯＳトランジスタＭ１１５及びＭ１１４で折り返されて電流ｉｒｅｆ１となる。
【０００４】
外部負荷１１０に電流を供給する出力回路をなすＮＭＯＳトランジスタＭ１１１，Ｍ１１２，Ｍ１４１，Ｍ１４２は、カスコード型カレントミラー回路を形成しているため、ＮＭＯＳトランジスタＭ１１２のドレイン電圧は、出力端子ＯＵＴの電圧に関係なく常にＮＭＯＳトランジスタＭ１１１のドレイン電圧に等しくなり、出力端子ＯＵＴの電圧変動が出力電流ｉｏｕｔの電流値に及ぼす影響は小さい。
しかし、出力端子ＯＵＴに電流を供給する出力トランジスタが、ＮＭＯＳトランジスタＭ１１２とＭ１４２を直列に接続して構成されると、出力回路を低電圧カスコード型カレントミラー回路で構成しても、出力トランジスタが定電流精度を維持できる飽和領域で動作するために必要な出力端子ＯＵＴの電圧が大きくなってしまう。
【０００５】
例えば、ＮＭＯＳトランジスタＭ１１１，Ｍ１１２，Ｍ１４１，Ｍ１４２をトランジスタサイズが等しい同一導電型のトランジスタとし、そのしきい値電圧をＶｔｈｎ、ゲート‐ソース間電圧をＶｇｓ２、オーバードライブ電圧をＶｏｖとすると、ＮＭＯＳトランジスタＭ１１２のドレイン‐ソース間電圧Ｖｄｓ１は、下記（ａ）式のようになる。
Ｖｄｓ１＝Ｖｂｉａｓ−Ｖｇｓ２………………（ａ）
ＮＭＯＳトランジスタＭ１１２が線形領域と飽和領域の境界で動作するようにバイアス電圧ＶｂｉａｓをＶｂｉａｓ＝Ｖｇｓ２＋Ｖｏｖになるように設定すると、前記（ａ）式は下記（ｂ）式のようになる。
Ｖｄｓ１＝Ｖｏｖ………………（ｂ）
【０００６】
ＮＭＯＳトランジスタＭ１４２もＮＭＯＳトランジスタＭ１１２と同様に線形領域と飽和領域の境界で動作すると、ＮＭＯＳトランジスタＭ１４２のドレイン‐ソース間電圧Ｖｄｓ２は、下記（ｃ）式のようになる。
Ｖｄｓ２＝Ｖｏｖ………………（ｃ）
したがって、出力端子ＯＵＴの最小電圧Ｖｏｍｉｎは、下記（ｄ）式のようになる。
Ｖｏｍｉｎ＝Ｖｄｓ１＋Ｖｄｓ２＝２×Ｖｏｖ………………（ｄ）
【０００７】
一般的なＣＭＯＳプロセスでは、最小電圧Ｖｏｍｉｎは０.６Ｖ〜１.０Ｖになる。出力端子ＯＵＴの電圧が大きいと、定電流回路の出力トランジスタで消費される消費電力が大きくなる。また、発光ダイオードを駆動するために大電流を出力するには、非常に大きなサイズの出力トランジスタを使用することから、出力トランジスタが２つのＭＯＳトランジスタを直列に接続して構成されると、チップ面積が大幅に増加するという問題があった。
更に、ＮＭＯＳトランジスタＭ１４２のドレイン‐ソース間電圧は、出力端子ＯＵＴの電圧によって大きく変動するが、ＮＭＯＳトランジスタＭ１４１のドレイン‐ソース間電圧は、（Ｖｔｈｎ＋Ｖｏｖ）−Ｖｏｖ＝Ｖｔｈｎとなり、ＮＭＯＳトランジスタＭ１４１とＭ１４２は、ドレイン‐ソース間電圧が異なるためゲート‐ソース間電圧も異なる。すなわち、ＮＭＯＳトランジスタＭ１１１とＭ１１２のドレイン‐ソース間電圧が異なることになり、出力電流ｉｏｕｔにシステマティックな誤差が発生する。
【０００８】
このような問題を解決するために、図８で示すような、定電流回路の出力端子に接続される外部負荷が変化しても、出力電流が変動せず、出力端子電圧が小さい場合でも飽和領域で動作する安定した定電流回路があった（例えば、特許文献１参照。）。
この場合、可変抵抗器Ｒが適切に調整された場合、カスコード型カレントミラー回路を適用しなくてもＮＭＯＳトランジスタＮＴ１とＮＴ２のドレイン‐ソース間電圧が等しくなるため、システマティックな誤差が発生することなく精度良く定電流を出力することができる。
【特許文献１】特開平９−３１９３２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、ＮＭＯＳトランジスタＮＴ２のドレイン電圧は、ＮＭＯＳトランジスタＮＴ２が飽和領域で動作する電圧からＮＭＯＳトランジスタＮＴ２のゲート‐ソース間電圧の範囲でしか調整することができなかった。すなわち、システマティックな誤差を発生させることなく定電流を出力できる出力端子ＯＵＴの電圧Ｖｏの範囲は、ＮＭＯＳトランジスタＮＴ２のしきい値電圧をＶｔｈｎ、オーバードライブ電圧をＶｏｖ２とすると、Ｖｏｖ２≦Ｖｏ≦Ｖｔｈｎ＋Ｖｏｖ２となり、出力端子ＯＵＴの電圧Ｖｏの変動可能な範囲は大幅に制限されるという問題があった。
【００１０】
本発明は、このような問題を解決するためになされたものであり、簡単な回路で、出力端子の電圧に依存しない高精度な定電流を出力することができ、更に定電流出力精度を低下させることなく出力端子の電圧を小さくして消費電力を大幅に低減させることができる定電流回路及び定電流回路を使用した発光ダイオード駆動装置を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る定電流回路は、所定の定電流を生成して負荷に供給する定電流回路において、
ゲートに入力された制御信号に応じた電流を供給する電流源をなすＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
前記第１トランジスタに流れる電流値の検出を行い、該検出結果を出力する電流検出回路部と、
該電流検出回路部の検出結果に応じて、前記第１トランジスタに流れる電流が所定値になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御する制御回路部と、
を備えるものである。
【００１２】
具体的には、前記電圧調整回路部は、
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧になるように前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えるようにした。
【００１３】
この場合、前記比較回路は、前記第１トランジスタ及び第２トランジスタの各ドレイン電圧が対応する入力端に入力された第１誤差増幅回路からなり、前記電圧調整回路は、該第１誤差増幅回路の出力信号がゲートに入力され、前記第１トランジスタのドレインに直列に接続されたＭＯＳトランジスタからなる第３トランジスタからなるようにした。
【００１４】
また、前記第３トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記第１トランジスタのドレイン電圧を前記第１誤差増幅回路から出力された信号に応じて調整するようにした。
【００１５】
また、前記電流検出回路部は、第１トランジスタに流れた電流に比例した電流を生成して出力するカレントミラー回路で構成され、前記制御回路部は、該カレントミラー回路から入力される電流が所定値になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御するようにした。
【００１６】
この場合、前記制御回路部は、
前記カレントミラー回路から入力された電流を電圧に変換する抵抗と、
該抵抗によって変換された電圧が所定の電圧になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御する第２誤差増幅回路と、
を備えるようにした。
【００１７】
また、前記カレントミラー回路は、カスコード型カレントミラー回路であるようにした。
【００１８】
また、前記制御回路部からの出力電圧を所定時間遅延させて前記第１トランジスタ及び第２トランジスタの各ゲートに出力する遅延回路部を備えるようにした。
【００１９】
具体的には、前記遅延回路部は、一端が前記第１トランジスタ及び第２トランジスタの各ゲートの接続部に接続され、前記制御回路部からの出力電圧で充電される容量素子からなるようにした。
【００２０】
また、前記第１トランジスタ、第２トランジスタ、電圧調整回路部、電流検出回路部及び制御回路部は、１つのＩＣに集積されるようにした。
【００２１】
また、前記第１トランジスタ、第２トランジスタ、電圧調整回路部、電流検出回路部、制御回路部及び遅延回路部は、１つのＩＣに集積されるようにした。
【００２２】
また、この発明に係る発光ダイオード駆動装置は、所定の定電流を生成して発光ダイオードに供給する定電流回路を備えた発光ダイオード駆動装置において、
前記定電流回路は、
ゲートに入力された制御信号に応じた電流を供給する電流源をなすＭＯＳトランジスタからなる第１トランジスタと、
ゲート及びソースが前記第１トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第１トランジスタと同一導電型のＭＯＳトランジスタからなる第２トランジスタと、
前記第２トランジスタのドレイン電圧に応じて前記第１トランジスタのドレイン電圧を制御する電圧調整回路部と、
前記第１トランジスタに流れる電流値の検出を行い、該検出結果を出力する電流検出回路部と、
該電流検出回路部の検出結果に応じて、前記第１トランジスタに流れる電流が所定値になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御する制御回路部と、
を備えるものである。
【００２３】
具体的には、前記電圧調整回路部は、
前記第１トランジスタ及び第２トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第２トランジスタのドレイン電圧になるように前記第１トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えるようにした。
【００２４】
この場合、前記比較回路は、前記第１トランジスタ及び第２トランジスタの各ドレイン電圧が対応する入力端に入力された第１誤差増幅回路からなり、前記電圧調整回路は、該第１誤差増幅回路の出力信号がゲートに入力され、前記第１トランジスタのドレインに直列に接続されたＭＯＳトランジスタからなる第３トランジスタからなるようにした。
【００２５】
また、前記第３トランジスタは、前記第１トランジスタと同一導電型のトランジスタであり、前記第１トランジスタのドレイン電圧を前記第１誤差増幅回路から出力された信号に応じて調整するようにした。
【００２６】
また、前記電流検出回路部は、第１トランジスタに流れた電流に比例した電流を生成して出力するカレントミラー回路で構成され、前記制御回路部は、該カレントミラー回路から入力される電流が所定値になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御するようにした。
【００２７】
この場合、前記制御回路部は、
前記カレントミラー回路から入力された電流を電圧に変換する抵抗と、
該抵抗によって変換された電圧が所定の電圧になるように前記第１トランジスタ及び第２トランジスタの各ゲート電圧を制御する第２誤差増幅回路と、
を備えるようにした。
【００２８】
また、前記カレントミラー回路は、カスコード型カレントミラー回路であるようにした。
【００２９】
また、前記定電流回路は、前記制御回路部からの出力電圧を所定時間遅延させて前記第１トランジスタ及び第２トランジスタの各ゲートに出力する遅延回路部を備えるようにした。
【００３０】
具体的には、前記遅延回路部は、一端が前記第１トランジスタ及び第２トランジスタの各ゲートの接続部に接続され、前記制御回路部からの出力電圧で充電される容量素子からなるようにした。
【００３１】
また、前記定電流回路は、１つのＩＣに集積されるようにした。
【発明の効果】
【００３２】
本発明の定電流回路及び発光ダイオード駆動装置によれば、チップ面積を大幅に削減することができると共に、負荷との接続部の電圧である端子電圧に依存しない高精度な定電流を出力することができ、更に定電流出力精度を低下させることなく前記端子電圧を小さくして消費電力を大幅に低減させることができる。
【発明を実施するための最良の形態】
【００３３】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電流回路の構成例を示したブロック図である。
図１における定電流回路１は、所定の定電流を生成して出力端子ＯＵＴから発光ダイオード等の外部負荷１０に供給するものであり、ＮＭＯＳトランジスタＭ１，Ｍ２、電圧比較回路２、電圧調整回路３、電流検出回路４及び制御回路５で構成されている。図１において、外部負荷１０が発光ダイオードであり、定電流回路１が発光ダイオード駆動装置を構成する場合は、発光ダイオードのアノードは電源電圧Ｖｄｄ２に接続され、発光ダイオードのカソードは出力端子ＯＵＴに接続される。
【００３４】
電源電圧Ｖｄｄ２と出力端子ＯＵＴとの間には外部負荷１０が接続され、ＮＭＯＳトランジスタＭ２のドレインは出力端子ＯＵＴに接続されており、ＮＭＯＳトランジスタＭ１及びＭ２の各ソースはそれぞれ接地電圧に接続されている。ＮＭＯＳトランジスタＭ１とＭ２の各ゲートは接続され、該接続部の電圧は制御回路５によって制御されている。ＮＭＯＳトランジスタＭ１のドレインには、電源電圧Ｖｄｄ１から電流検出回路４及び電圧調整回路３を介して電流が流れ、ＮＭＯＳトランジスタＭ１は電流源をなしている。電圧比較回路２は、ＮＭＯＳトランジスタＭ１及びＭ２の各ドレイン電圧の電圧比較を行い、該比較結果に応じて電圧調整回路３を制御してＮＭＯＳトランジスタＭ１のドレイン電圧がＮＭＯＳトランジスタＭ２のドレイン電圧に等しくなるようにする。また、電流検出回路４は、ＮＭＯＳトランジスタＭ１のドレインに流れる電流を検出し、該検出した電流に比例した電流を生成して制御回路５に出力する。制御回路５は、電流検出回路４から入力された電流に応じてＮＭＯＳトランジスタＭ１及びＭ２の各ゲート電圧を制御する。
【００３５】
図２は、図１の定電流回路１の回路例を示した図である。
図２において、電圧比較回路２は、誤差増幅回路ＯＰ１で構成され、電圧調整回路３は、ＮＭＯＳトランジスタＭ３で構成されている。また、電流検出回路４は、ＰＭＯＳトランジスタＭ４及びＭ５からなるカレントミラー回路で構成され、制御回路５は、誤差増幅回路ＯＰ２、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路７及び抵抗Ｒ１で構成されている。
ＮＭＯＳトランジスタＭ１のドレインは、誤差増幅回路ＯＰ１の反転入力端に接続され、ＮＭＯＳトランジスタＭ２のドレインは誤差増幅回路ＯＰ１の非反転入力端に接続されている。
【００３６】
電源電圧Ｖｄｄ１とＮＭＯＳトランジスタＭ１のドレインとの間には、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ３が直列に接続され、ＮＭＯＳトランジスタＭ３のゲートは誤差増幅回路ＯＰ１の出力端に接続されている。ＰＭＯＳトランジスタＭ４とＭ５の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ４のドレインに接続されている。また、電源電圧Ｖｄｄ１と接地電圧との間には、ＰＭＯＳトランジスタＭ５と抵抗Ｒ１が直列に接続され、ＰＭＯＳトランジスタＭ５と抵抗Ｒ１との接続部は、誤差増幅回路ＯＰ２の反転入力端に接続されている。誤差増幅回路ＯＰ２の非反転入力端には基準電圧Ｖｒｅｆが入力され、誤差増幅回路ＯＰ２の出力端は、ＮＭＯＳトランジスタＭ１とＭ２の各ゲートの接続部に接続されている。
【００３７】
なお、ＮＭＯＳトランジスタＭ１は第１トランジスタを、ＮＭＯＳトランジスタＭ２は第２トランジスタをそれぞれなし、比較回路２及び電圧調整回路３は電圧調整回路部を、電流検出回路４は電流検出回路部を、制御回路５は制御回路部をそれぞれなす。また、ＮＭＯＳトランジスタＭ３は第３トランジスタを、誤差増幅回路ＯＰ１は第１誤差増幅回路を、誤差増幅回路ＯＰ２は第２誤差増幅回路をそれぞれなす。
【００３８】
このような構成において、電流源をなすＮＭＯＳトランジスタＭ１のドレインには、ＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ３を介して電流ｉｒｅｆ１が流れ、電流ｉｒｅｆ１に比例した電流ｉｒｅｆ２がＰＭＯＳトランジスタＭ５のドレインから出力される。出力端子ＯＵＴから外部負荷１０に供給される出力電流ｉｏｕｔは、電流ｉｒｅｆ１をＮＭＯＳトランジスタＭ１とＭ２のトランジスタサイズ比で決まる比率で逓倍した電流になる。また、電流ｉｒｅｆ２は、電流ｉｒｅｆ１をＰＭＯＳトランジスタＭ４とＭ５のトランジスタサイズ比で決まる比率で逓倍した電流になる。
【００３９】
誤差増幅回路ＯＰ１は、ＮＭＯＳトランジスタＭ１のドレイン電圧がＮＭＯＳトランジスタＭ２のドレイン電圧になるようにＮＭＯＳトランジスタＭ３のゲート電圧を制御する。すなわち、ＮＭＯＳトランジスタＭ３は、誤差増幅回路ＯＰ１から出力された信号に応じてＮＭＯＳトランジスタＭ１のドレイン電圧を調整する。ＰＭＯＳトランジスタＭ５から出力された電流ｉｒｅｆ２は、抵抗Ｒ１によって接地電圧を基準にした電圧Ｖｂに変換され、該電圧Ｖｂは誤差増幅回路ＯＰ２の反転入力端に入力される。誤差増幅回路ＯＰ２は、電圧Ｖｂが基準電圧ＶｒｅｆになるようにＮＭＯＳトランジスタＭ１及びＭ２の各ゲート電圧を制御する。
【００４０】
ここで、ＮＭＯＳトランジスタＭ１とＭ２のトランジスタサイズ比を１：Ｋ１とし、ＰＭＯＳトランジスタＭ４とＭ５のトランジスタサイズ比を１：Ｋ２とすると、出力電流ｉｏｕｔは下記（１）式のようになり、出力電流ｉｏｕｔ、電流ｉｒｅｆ１及びｉｒｅｆ２は下記（２）式のようになる。
ｉｏｕｔ＝Ｋ１×ｉｒｅｆ１………………（１）
ｉｒｅｆ２＝Ｋ２×ｉｒｅｆ１＝Ｋ２／Ｋ１×ｉｏｕｔ………………（２）
【００４１】
抵抗Ｒ１の抵抗値をｒ１とすると、ｉｒｅｆ２＝Ｖｒｅｆ／ｒ１であることから、前記（２）式より下記（３）式のようになり、下記（３）式から下記（４）式を得ることができる。
Ｖｒｅｆ／ｒ１＝Ｋ２／Ｋ１×ｉｏｕｔ………………（３）
ｉｏｕｔ＝Ｖｒｅｆ／ｒ１×Ｋ１／Ｋ２………………（４）
前記（４）式から、外部負荷１０に供給される出力電流ｉｏｕｔは、基準電圧Ｖｒｅｆ、抵抗値ｒ１及びトランジスタサイズ比Ｋ１，Ｋ２で決まることが分かる。
このように、誤差増幅回路ＯＰ１とＮＭＯＳトランジスタＭ３により、ＮＭＯＳトランジスタＭ１とＭ２の各ドレイン電圧は等しくなるように制御され、出力端子ＯＵＴの電圧Ｖｏが変動してもシステマティックな誤差を発生させることなく、高精度に所定の出力電流ｉｏｕｔを出力することができる。
【００４２】
次に、ＮＭＯＳトランジスタＭ２が飽和領域で動作するための最低ドレイン電圧について考える。
誤差増幅回路ＯＰ１の入力電圧範囲、及び誤差増幅回路ＯＰ２の出力電圧範囲が十分にあると仮定すると、ＮＭＯＳトランジスタＭ２が飽和領域で動作するための条件は、ＮＭＯＳトランジスタＭ２における、ゲート‐ソース間電圧をＶｇｓ２とし、ドレイン‐ソース間電圧をＶｄｓ２とし、しきい値電圧をＶｔｈｎとし、オーバードライブ電圧をＶｏｖ２とすると、下記（５）式のようになる。
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈｎ＝Ｖｏｖ２………………（５）
このことから、出力端子電圧Ｖｏの最低電圧はオーバードライブ電圧Ｖｏｖ２となり、従来の１／２に低下させることができる。
【００４３】
なお、図２において、ＰＭＯＳトランジスタＭ４及びＭ５のカレントミラー回路を、図３及び図４で示すようなカスコード型カレントミラー回路に置き換えるようにしてもよい。
図３における図２との相違点は、ＰＭＯＳトランジスタＭ１１及びＭ１２を追加したことにあり、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ３との間にＰＭＯＳトランジスタＭ１１を接続し、ＰＭＯＳトランジスタＭ５と抵抗Ｒ１との間にＰＭＯＳトランジスタＭ１２を接続したことにある。ＰＭＯＳトランジスタＭ１１とＭ１２の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ１１のドレインに接続されている。
【００４４】
このように、ＰＭＯＳトランジスタＭ４、Ｍ５、Ｍ１１及びＭ１２はカスコード型カレントミラー回路を形成している。ＰＭＯＳトランジスタＭ１１とＭ１２のトランジスタサイズ比をＰＭＯＳトランジスタＭ４とＭ５のトランジスタサイズ比に等しくなるようにすると、ＰＭＯＳトランジスタＭ４及びＭ５のドレイン電圧は等しくなるように制御され、ＰＭＯＳトランジスタＭ４及びＭ５はチャネル長変調効果による誤差がなく、電流ｉｒｅｆ１とｉｒｅｆ２の電流比は前記トランジスタサイズ比で決まる比率になり、図２よりも精度良く出力電流ｉｏｕｔを設定することができる。
【００４５】
また、図４における図２との相違点は、誤差増幅回路ＯＰ３とＰＭＯＳトランジスタＭ１５を追加したことにあり、ＰＭＯＳトランジスタＭ５と抵抗Ｒ１との間にＰＭＯＳトランジスタＭ１５を接続し、誤差増幅回路ＯＰ３において、出力端をＰＭＯＳトランジスタＭ１５のゲートに、非反転入力端をＰＭＯＳトランジスタＭ４のドレインに、反転入力端をＰＭＯＳトランジスタＭ５のドレインにそれぞれ接続したことにある。
【００４６】
このように、ＰＭＯＳトランジスタＭ４、Ｍ５、Ｍ１５及び誤差増幅回路ＯＰ３はカスコード型カレントミラー回路を形成している。誤差増幅回路ＯＰ３は反転入力端と非反転入力端の電圧が等しくなるようにＰＭＯＳトランジスタＭ１５を制御することから、図３と同様の効果を得ることができる。更に、図４では、誤差増幅回路ＯＰ３の電圧増幅率が非常に大きいことから、図３よりも更に高精度に出力電流ｉｏｕｔを設定することができる。
【００４７】
また、図２〜図４において、ＮＭＯＳトランジスタＭ１とＭ２の各ゲートの接続部と接地電圧との間に容量素子Ｃ１１を追加するようにしてもよく、例えば図２の場合は図５のようになる。なお、容量素子Ｃ１１は遅延回路部をなす。
定電流回路１が起動する前は、ＮＭＯＳトランジスタＭ１及びＭ２の各ゲートは誤差増幅回路ＯＰ２によって接地電圧に固定されている。定電流回路１が動作を開始すると、回路の立ち上がりと同時にＮＭＯＳトランジスタＭ１及びＭ２の各ゲート電圧は所定の電圧まで上昇する。このとき、誤差増幅回路ＯＰ２の出力抵抗と容量素子Ｃ１１で決まる遅延時間によって、ＮＭＯＳトランジスタＭ１及びＭ２の各ゲート電圧の上昇速度が制限され、起動時における出力端子ＯＵＴに発生するオーバーシュートを抑制することができる。このため、定電流回路１の起動時に過大な出力電流ｉｏｕｔが流れて外部負荷１０に不具合を発生させることを防止できる。
【００４８】
なお、前記説明では、出力トランジスタにＮＭＯＳトランジスタを使用した場合を例にして示したが、本発明はこれに限定するものではなく、出力トランジスタにＰＭＯＳトランジスタを使用した場合にも適用することができる。この場合、図１は図６のようになる。図６において、外部負荷１０が発光ダイオードであり、定電流回路１が発光ダイオード駆動装置を構成する場合は、発光ダイオードのカソードは接地電圧に接続され、発光ダイオードのアノードは出力端子ＯＵＴに接続される。
【００４９】
また、図２〜図４において、ＮＭＯＳトランジスタＭ３がエンハンスメント型のＮＭＯＳトランジスタを使用した場合を例にして説明したが、ＮＭＯＳトランジスタＭ３にデプレッション型のＮＭＯＳトランジスタを使用してもよく、このようにすることにより、ＮＭＯＳトランジスタＭ１のドレイン電圧を更に大きくすることができるため、ＮＭＯＳトランジスタＭ２のドレイン電圧を大きくすることができ、汎用性を高めることができる。
【００５０】
このように、本第１の実施の形態における定電流回路は、従来におけるカスコード素子に相当する図７のＮＭＯＳトランジスタＭ１４１及びＭ１４２が不要になるため、チップ面積を大幅に削減することができ、更に出力端子ＯＵＴの電圧変動によるシステマティックな誤差を発生させることなく高精度な出力電流を出力することができる。また、出力端子ＯＵＴの最低電圧を１／２に低下させて出力トランジスタで消費する電力を１／２に低減させることができる。
【００５１】
なお、前記第１の実施の形態において、電源電圧Ｖｄｄ１及びＶｄｄ２は同じ電圧であってもよいし、異なる電圧であってもよい。また、前記定電流回路１は、電源電圧Ｖｄｄ１を生成する電源回路及び／又は電源電圧Ｖｄｄ２を生成する電源回路と共に１つのＩＣに集積するようにしてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態における定電流回路の構成例を示したブロック図である。
【図２】図１における定電流回路１の回路例を示した図である。
【図３】図１における定電流回路１の他の回路例を示した図である。
【図４】図１における定電流回路１の他の回路例を示した図である。
【図５】図１における定電流回路１の他の回路例を示した図である。
【図６】本発明の第１の実施の形態における定電流回路の他の構成例を示したブロック図である。
【図７】従来の定電流回路の例を示した回路図である。
【図８】従来の定電流回路の他の例を示した回路図である。
【符号の説明】
【００５３】
１  定電流回路
２  比較回路
３  電圧調整回路
４  電流検出回路
５  制御回路
７  基準電圧発生回路
１０  外部負荷
Ｍ１〜Ｍ３  ＮＭＯＳトランジスタ
Ｍ４，Ｍ５，Ｍ１１，Ｍ１２，Ｍ１５  ＰＭＯＳトランジスタ
ＯＰ１〜ＯＰ３  誤差増幅回路
Ｒ１  抵抗
Ｃ１１  容量素子
【図１】
2008177330.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008177330.tif 000008
【図７】
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【図８】
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