(57)【要約】【課題】待機動作における消費電力を削減すると共に、待機機能の実装に伴う面積オーバヘッドを最小化した半導体記憶装置を提供する。【解決手段】セルデータを記憶するメモリセルアレイ１と、セルデータの誤り訂正のための冗長データを記憶する冗長メモリセルアレイ２とにより、ビット線ＢＬが共有される。セルデータ及び冗長データは、センスアンプ５により検知・増幅されて巡回冗長符号化器／復号化器７に出力される。巡回冗長符号化器／復号化器７は、セルデータを逐次処理して符号化して冗長データを生成し又はセルデータ及び冗長データを逐次処理して復号化しセルデータの誤り訂正を実行する。ロウデコーダ３，４及びカラムデコーダ９がビット線ＢＬ、ワード線ＷＬ及び冗長ワード線ＲＷＬを選択的に活性化することにより、巡回冗長符号化器／復号化器７が出力したセルデータ及び冗長データがメモリセルアレイ１又は冗長メモリセルアレイ２に書き込まれる。【選択図】図１
2008021390.tif 000002
【特許請求の範囲】
【請求項１】
待機中において省電力化のための待機動作を行うように構成された半導体記憶装置において、
セルデータを記憶するための複数のメモリセルをビット線とワード線の交点に配置して構成されるメモリセルアレイと、
前記メモリセルアレイと前記ビット線を共有し前記メモリセルアレイに記憶されたセルデータの誤り訂正のための冗長データを記憶するための複数の冗長メモリセルを前記ビット線と冗長ワード線の交点に配置して構成される冗長メモリセルアレイと、
前記ビット線の電圧を検知し増幅して前記メモリセルアレイ又は前記冗長メモリセルアレイから前記セルデータ又は前記冗長データを読み出すセンスアンプと、
前記セルデータを逐次処理して符号化して前記冗長データを生成し又は前記セルデータ及び冗長データを逐次処理して復号化し前記セルデータの誤り訂正を実行する巡回冗長符号化器／復号化器と、
ロウアドレス信号に従って、前記ワード線又は前記冗長ワード線を選択的に活性化させるロウデコーダと、
カラムアドレス信号に従って前記ビット線を選択的に活性化させるカラムデコーダと
を備えたことを特徴とする半導体記憶装置。
【請求項２】
待機動作の開始を指示する待機状態制御信号の入力に応じて動作を開始し前記巡回冗長符号化器／復号化器を制御する制御回路を更に備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記待機動作の間において前記逐次処理のためのアドレスを前記ロウデコーダ及び前記カラムデコーダに出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイに書き込むため外部から入力されるデータ、又は前記巡回冗長符号化器／復号化器から出力される前記セルデータ及び前記冗長データのいずれかを選択的に入力可能に構成されるデータマルチプレクサを更に備えた請求項１記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイでの通常の読み出し又は書き込みのために外部から入力されるアドレス又は再書き込みアドレスのいずれかを選択的に入力可能に構成されるアドレスマルチプレクサを更に備えた請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくは待機動作時において省電力化のための待機機能が実行されるように構成された半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置、特に携帯端末に用いられる半導体記憶装置においては、待機中の消費電力の削減の要請が強い。その要請に応えるため、待機中において電源電圧を下げる等の待機動作機能（スタンバイ機能）を備えた半導体記憶装置が提案されている。
【０００３】
一例として、データの再書き込み動作（リフレッシュ）が必要なＤＲＡＭ（Dynamic Random Access Memory）についても、待機中の消費電力の削減の要請が強まっている。ＤＲＡＭは、データの再書き込み動作が必要なため、待機時の消費電力が大きいように思えるが、実際は、待機動作時において電源電圧を下げたりデータの書き込み動作の間隔を長くしたりなどの工夫により省電力化が可能であり（例えば、特許文献１参照）、データの再書き込み動作が不要なＳＲＡＭ（Static Random Access Memory）よりも省電力化には有利であることが判ってきている。
【０００４】
しかし、電源電圧を下げたり、再書き込み動作の間隔を長くしたりなどの省電力化により、ＤＲＡＭセルに記憶されたデータに誤りが生じることがある。ＤＲＡＭセルのデータ保持特性は、ＤＲＡＭセル毎に大きなバラツキがある。一部のデータ保持特性が悪いＤＲＡＭセルに合わせる様に電源電圧の下限や再書き込み動作の間隔の上限が決めることとなると、省電力化にも限界が生じる。
【０００５】
そこで、これらデータ保持特性の悪いＤＲＡＭセルに対しては、冗長セル置き換え方式や、誤り訂正方式により対処して、その他のデータ保持特性の良いＤＲＡＭセルを基準として電源電圧を低下させ又は再書き込み動作の間隔を決めることも考えられる。
【０００６】
しかし、冗長セル置き換え手段は、主に製造段階で生じる不良を救済することを目的に利用される救済手段である。そのため、記憶容量に対する救済可能なセル数の割合（以下、救済率という）は製造不良率により設計され、通常、数Ｍビットの記憶容量に対して数個の不良セルが救済できる程度のスペアセルと不揮発性メモリ（不良アドレス記憶用）が用意される。冗長セル置き換え手段を、上記のような待機中の省電力化に起因するデータ保持特性を改善する目的に利用するためには、救済率を数倍から数十倍に向上させなければならない。その場合、冗長セルはロウ方向、カラム方向に並べられて用意されるため、冗長セルの面積割合はメモリセル全体の数十％に達することが予想され、面積オーバヘッドは許容できないほどの大きさになることが予測される。
【０００７】
また、誤り訂正方式は、主に放射線の影響により生じるソフトエラーを訂正することを目的に用いられる救済手段である。この誤り訂正方式では、本来のデータのデータビット幅に対して１０％程度の冗長ビットが付加されることが多い。これを上述のような待機機能動作時の省電力化に伴うデータ保持特性の劣化を補う目的のために利用することは容易である。しかし、この目的にこの方式を用いると、冗長ビットの割合が１０％を超えてしまい、これは省電力化を要求される携帯機器においては許容されない面積増加となってしまう。データビット幅を増加させることにより冗長ビットの割合を相対的に低下させることは可能であるが、この場合にはエラー訂正に必要な符号化回路及び復号化回路の規模が大きくなってしまう。結局のところ、誤り訂正手段の搭載に伴う面積増加率を１０％以下に留めることは困難であった。
【０００８】
このような待機中における待機動作に伴うデータ誤りの問題は、上述のような再書き込み動作が必要なＤＲＡＭだけでなく、再書き込み動作は不要であるが待機機能を有する他の半導体記憶装置、例えばＳＲＡＭやフラッシュＥＥＰＲＯＭ等においても同様に生じ得る。
【特許文献１】特表２００４−５３０２５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、待機動作における消費電力を削減すると共に、待機機能の実装に伴う面積オーバヘッドを最小化した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の一態様に係る半導体記憶装置は、待機中において省電力化のための待機動作を行うように構成された半導体記憶装置において、セルデータを記憶するための複数のメモリセルをビット線とワード線の交点に配置して構成されるメモリセルアレイと、前記メモリセルアレイと前記ビット線を共有し前記メモリセルアレイに記憶されたセルデータの誤り訂正のための冗長データを記憶するための複数の冗長メモリセルを前記ビット線と冗長ワード線の交点に配置して構成される冗長メモリセルアレイと、前記ビット線の電圧を検知し増幅して前記メモリセルアレイ又は前記冗長メモリセルアレイから前記セルデータ又は前記冗長データを読み出すセンスアンプと、前記セルデータを逐次処理して符号化して前記冗長データを生成し又は前記セルデータ及び冗長データを逐次処理して復号化し前記セルデータの誤り訂正を実行する巡回冗長符号化器／復号化器と、ロウアドレス信号に従って、前記ワード線又は前記冗長ワード線を選択的に活性化させるロウデコーダと、カラムアドレス信号に従って前記ビット線を選択的に活性化させるカラムデコーダとを備えたことを特徴とする。
【発明の効果】
【００１１】
この発明によれば、待機動作における消費電力を削減すると共に、待機機能の実装に伴う面積オーバヘッドを最小化した半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。図１は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、ＤＲＡＭセルをワード線ＷＬとビット線ＢＬの交点に複数個配置してなるメモリセルアレイ１と、これに隣接して（図１では右隣）配置された冗長メモリセルアレイ２とを備えている。
【００１３】
冗長メモリセルアレイ２は、メモリセルアレイ１とビット線ＢＬを共有しており、また、冗長ワード線ＲＷＬとビット線ＢＬとの交点に複数個の冗長ＤＲＡＭセルを備えている。冗長メモリセルアレイ２は、メモリセルアレイ１に記憶されたセルデータにデータ誤り訂正のために付加される冗長データを記憶するように構成されている。
【００１４】
メモリセルアレイ１は、ワード線ＷＬにおいてロウデコーダ３と接続されている。ロウデコーダ３は、複数のワード線ＷＬを選択的に活性化させる機能を有する。また、冗長メモリセルアレイ２は、冗長ワード線ＲＷＬにおいて冗長ロウデコーダ４と接続されている。冗長ロウデコーダ４は、複数の冗長ワード線ＲＷＬを選択的に活性化させる機能を有する。
【００１５】
ビット線ＢＬの一端は、センスアンプ５に接続されている。センスアンプ５は、メモリセルアレイ１又は冗長メモリセルアレイ２から読み出された微小信号を検知し増幅して読み出しデータＲＤ（セルデータ又は冗長データ）として出力する機能を有する。センスアンプ５は更に、その出力側において読み出し側カラムデコーダ６に接続されている。読み出し側カラムデコーダ６は、読み出しデータＲＤが出力されるデータ線ＤＬを後述する内部カラムアドレスＬＣＡに基づいて選択し、出力データＤＯとして外部に出力する。
【００１６】
巡回冗長符号化器／復号化器７は、後述するように線形フィードバックシフトレジスタ（ＬＦＳＲ：Linear Feedback Shift Register）により構成することができ、巡回符号としての出力データＤＯを１ビットずつ入力され逐次的に符号化及び復号化の処理を行って符号化復号化データＣＤを出力するように構成されている。この実施の形態の半導体装置は、通常のデータ読み出し・書き込み等が行なわれる通常動作の間において、省電力化動作のための待機動作が実行される。この巡回冗長符号化器／復号化器7は、待機動作時において省電力化のために生じるデータ誤りを訂正するため、待機動作時にのみ動作し、通常動作時には動作しないように構成されている。巡回冗長符号化器／復号化器７の構成の詳細については後述する。
【００１７】
また、ビット線ＢＬの他端側（図１において、メモリセルアレイ１の左側）には、データマルチプレクサ８、書き込み側カラムデコーダ９及び書き込みバッファ１０が接続されている。
【００１８】
データマルチプレクサ８は、通常動作時には外部からの外部入力データＤＩを書き込み側カラムデコーダ９に転送する。一方、待機動作時には、後述する内部待機制御信号ＬＳＥに従って、外部入力データＤＩに代えて巡回冗長符号化／復号化器７からの符号化復号化データＣＤを書き込み側カラムデコーダ９に転送する。
【００１９】
書き込み側カラムデコーダ９は、後述する内部カラムアドレスＬＣＡに従って、書き込みデータ線ＷＤの１つを選択する。また、書き込みバッファ１０は、書き込みデータ線ＷＤとビット線ＢＬとの間に接続されている。
【００２０】
また、この半導体記憶装置は、待機動作及び再書き込み動作の制御のため、待機制御回路１１、カラムアドレスマルチプレクサ１２、再書き込み動作制御回路１３及びロウアドレスマルチプレクサ１４を備えている。
【００２１】
待機制御回路１１は、外部から入力され待機動作の開始を指示する待機状態制御信号ＳＥに従い、待機動作時にデータ誤り訂正のために指定されるメモリセルアレイ１中のメモリセルについてのカラムアドレス（待機制御カラムアドレス）ＳＣＡ、同じくロウアドレス（待機制御ロウアドレス）ＳＲＡ、及び内部待機制御信号ＬＳＥを出力する。また、待機制御回路１１は、巡回冗長符号化器／復号化器７を制御する制御信号として、リセット信号ＲＥＳＥＴ、符号化の開始を指示する符号化指示信号ＥＮＣＯＤＥ、復号化の開始を指示する復号化指示信号ＤＥＣＯＤＥ、及び内部状態の読み出し動作を指示するシフト指示信号ＳＨＩＦＴを出力する。
【００２２】
カラムアドレスマルチプレクサ１２は、メモリセルアレイ１での通常の読み出し／書き込み動作等のために外部から入力されるカラムアドレスＣＡ、及び待機制御カラムアドレスＳＣＡのいずれかを、前述の内部待機制御信号ＬＳＥに従って選択的に入力させ、これを内部カラムアドレスＬＣＡとして書き込み側カラムデコーダ９及び読み出し側カラムデコーダ６に出力するように構成されている。
【００２３】
再書き込み動作制御回路１３は、外部から入力される再書き込み動作制御信号ＲＥに従い、動作内部制御信号ＬＲＥを出力すると共に、再書き込み動作時に再書き込みされるメモリセルアレイ１中のメモリセルのロウアドレス（待機制御ロウアドレス）ＲＲＡを出力する。
【００２４】
ロウアドレスマルチプレクサ１４は、外部から入力されるロウアドレスＲＡ、及び待機制御ロウアドレスＳＲＡ、再書き込み動作ロウアドレスＲＲＡのいずれかを選択的に入力されるものである。この選択は、内部待機制御信号ＬＳＥ、動作内部制御信号ＬＲＥに従って行なわれる。選択的に入力されたＲＡ、ＳＲＡ、又はＲＲＡは、内部ロウアドレスＬＲＡとしてロウデコーダ３、及び冗長ロウデコーダ４に出力される。
【００２５】
なお、この実施の形態の半導体記憶装置も、動作に必要な電源電圧を供給するための電源線、動作タイミングを規定するクロック信号を伝送するクロック信号線等を備えているが、これらについては図示を省略している。また、図１は、半導体記憶装置のうち、待機動作時に生じたデータ誤りを訂正するための構成を記載したものであり、通常動作時におけるデータ誤り訂正のための構成を別途設けることが可能である。
【００２６】
図２は、巡回冗長符号化器／復号化器７の構成の詳細を示す回路図である。この巡回冗長符号化器／復号化器７は、シフトレジスタを構成する記憶素子として機能するＤフリップフロップ回路Ｄ１、Ｄ２、Ｄ３を備えている。Ｄフリップフロップ回路Ｄ１、Ｄ２、Ｄ３はその順に直列接続されている。Ｄフリップフロップ回路は、クロック信号ＣＬＫの立ち上がりのタイミングで入力端子（Ｄ）の信号を取り込んで出力端子（Ｑ）から出力し、それ以外のタイミングでは出力端子（Ｑ）の状態を保持するものである。なお、この例では、（７、４）巡回ハミング符号を用いて符号化を行う線形フィードバックシフトレジスタ（ＬＦＳＲ：Linear Feedback Shift Register）を例示している。すなわち、情報ビット列４ビットに対し、冗長ビット３ビットを付加し、全通報ビット列に生じる任意の１ビット誤りを訂正する能力を持つ。ただし、本発明はこれらに限定されるものではなく、（１５、１１）巡回ハミング符号、（３１、２６）巡回ハミング符号、（６３、５７）巡回ハミング符号、（１２７、１２０）巡回ハミング符号、（２５５、２４７）巡回ハミング符号等を用いることも可能である。その他、ＢＣＨ符号、リードソロモン符号等を用いることも可能である。
【００２７】
この巡回冗長符号化器／復号化器７は、論理ゲート７０〜８２を備えており、これら論理ゲート７０〜８２は以下に説明するように接続され、また前述の制御信号ＳＨＩＦＴ、ＤＥＣＯＤＥ、ＥＮＣＯＤＥ、ＲＥＳＥＴを入力されている。これにより、巡回冗長符号化器／復号化器７は、状況に応じて符号化器、復号化器、シンドロームパターン検出器または誤り訂正回路として機能する。
【００２８】
最後段のＤフリップフロップ回路Ｄ３の出力端子（Ｑ）には、入力端子の排他的論理和を出力する論理ゲート７０が接続されており、この論理ゲート７０の出力端子は、論理ゲート７１の入力端子の一方に接続されている。論理ゲート７１は、入力端子の他方にシフト指示信号ＳＨＩＦＴの反転信号（／ＳＨＩＦＴ）を入力され論理積を出力する論理積ゲートである。また、論理ゲート７２は、復号化指示信号ＤＥＣＯＤＥと、出力データＤＯの論理積を出力する論理積ゲートである。論理ゲート７１及び７２の出力信号を入力して排他的論理和を出力するものとして、論理ゲート７３が設けられ、その出力端子が最前段のＤフリップフロップ回路Ｄ１の入力端子（Ｄ）に接続されている。論理ゲート７１〜７３は、巡回冗長符号化器／復号化器７を復号化器として用いる場合に排他的論理和演算部Ｇ０として機能する。
【００２９】
また、論理ゲート７４は、論理ゲート７０の出力信号と、シフト指示信号ＳＨＩＦＴの反転信号（／ＳＨＩＦＴ）の論理積を出力し、その出力端子は論理ゲート７５の入力端子の一方に接続されている。そして、論理ゲート７５は、入力端子の他方をＤフリップフロップ回路Ｄ１の出力端子（Ｑ）に接続され、両入力端子の排他的論理和を出力信号とする。その出力端子は、２段目のＤフリップフロップ回路Ｄ２の入力端子（Ｄ）に接続されている。論理ゲート７４及び７５は、巡回冗長符号化器／復号化器７を符号化器または復号化器として機能させる場合における排他的論理和演算部Ｇ１として機能する。
【００３０】
また、出力データＤＯと符号化指示信号ＥＮＣＯＤＥの論理積を出力する回路として、論理ゲート７６が設けられている。この論理ゲート７６の出力端子は、前述の論理ゲート７０の入力端子の１つに接続されている。論理ゲート７０及び７６は、巡回冗長符号化器／復号化器７を符号化器として機能させる場合における排他的論理和演算部Ｇ３として機能する。
【００３１】
また、Ｄフリップフロップ回路Ｄ１の出力信号、並びにＤフリップフロップ回路Ｄ２及びＤ３の出力信号の反転信号を入力されその論理積を出力する回路として、論理ゲート７８が設けられている。すなわち、論理ゲート７８は、Ｄフリップフロップ回路Ｄ１〜Ｄ３の保持値が（１  ０  ０）の場合に“１”を出力する。
この論理ゲート７８の出力信号は論理ゲート７９の入力端子の一方に入力されている。論理ゲート７９の入力端子の他方には出力データＤＯが入力され、論理ゲート７９は両者の排他的論理和をその出力端子から出力する。論理ゲート７８と７９とは、巡回冗長符号化器／復号化器７を復号化器として用いる場合におけるシンドロームパターン検出器及び誤り訂正回路Ｇ４として機能するものである。
【００３２】
また、Ｄフリップフロップ回路Ｄ３の出力信号と、シフト指示信号ＳＨＩＦＴの論理積を出力する回路として、論理ゲート８０が設けられている。また、シフト指示信号ＳＨＩＦＴの反転信号（／ＳＨＩＦＴ）と、論理ゲート７９の出力信号との論理積を出力する回路として、論理ゲート８１が設けられている。更に、論理ゲート８０と８１の出力信号の排他的論理和すなわち符号化復号化データＣＤを出力する回路として、論理ゲート８２が設けられている。
【００３３】
次に、図１の半導体記憶装置の動作を、通常動作状態と待機動作状態とに分けて説明する。
【００３４】
最初に、通常動作状態における書き込み及び読み出し動作を説明する。この動作は、従来の半導体記憶装置におけるのと同様である。すなわち、内部待機制御信号ＬＳＥは“Ｌ”に設定され、これにより、データマルチプレクサ８、カラムアドレスマルチプレクサ１２及びロウアドレスマルチプレクサ１４には、それぞれ外部入力データＤＩ、カラムアドレスＣＡ、及びロウアドレスＲＡが入力される。これにより、書き込み動作時には、外部入力データＤＩとして与えられた書き込みデータが、カラムアドレスＣＡ、ロウアドレスＲＡで指定されるメモリセルアレイ１中のメモリセルに書き込まれる。また、読み出し動作時には、カラムアドレスＣＡ、ロウアドレスＲＡで指定されるメモリセルアレイ１中のメモリセルに保持されたデータが出力データＤＯとして読み出される。
【００３５】
次に、本実施の形態の半導体記憶装置に特徴的な、待機動作を図３〜６を参照して説明する。この待機動作は、図３に示すように、待機動作に移行するための準備のための待機準備動作（Ｓ１０）、省電力化動作が行なわれる待機状態動作（Ｓ２０）、待機動作中に生じたデータ誤りを訂正し通常動作状態に復帰するための待機復帰動作（Ｓ３０）の順で実行される。各動作Ｓ１０、Ｓ２０、Ｓ３０の詳細な手順を示しているのが図４〜図６である。
【００３６】
まず、待機準備動作（Ｓ１０）の詳細な手順を図４を参照して説明する。
【００３７】
待機準備動作は、外部から待機機能の開始を指示する待機状態制御信号ＳＥを待機制御回路１１が受信することにより開始される。すなわち、待機状態制御信号ＳＥが受信されると、待機制御回路１１が初期化され（Ｓ１０１）、待機制御回路１１から内部待機制御信号ＬＳＥ“Ｈ”が出力される。これにより、データマルチプレクサ８、カラムアドレスマルチプレクサ１２、及びロウアドレスマルチプレクサ１４が、それぞれ符号化復号化データＣＤ、待機制御カラムアドレスＳＣＡ、待機制御ロウアドレスＳＲＡを選択的に入力させる状態（待機制御状態）に設定される（Ｓ１４）。
【００３８】
次に、待機制御回路１１からリセット信号ＲＥＳＥＴが出力され、これにより巡回冗長符号化器／復号化器７が初期化される（Ｓ１０３）。具体的には、Ｄフリップフロップ回路Ｄ１，Ｄ２、Ｄ３にそれぞれ“０”、“０”、“０”が与えられる。なお、リセット信号ＲＥＳＥＴは、同期信号であってもよいし、非同期信号であってもよい。リセット信号ＲＥＳＥＴが非同期信号である場合には、単にリセット信号ＲＥＳＥＴを一旦“１”（活性状態）にし、再び“０”（非活性状態）に保持することで初期化処理が終了する。リセット信号ＲＥＳＥＴが同期信号である場合に、リセット信号ＲＥＳＥＴを一旦“１”（活性状態）にした状態でクロック信号ＣＬＫが立ち上がることにより、初期化処理が終了する。
【００３９】
続いて、カラムアドレスマルチプレクサ１２、及びロウアドレスマルチプレクサ１４から出力される内部カラムアドレスＬＣＡ及び内部ロウアドレスＬＲＡにより指定される１ビットのデータを、メモリセルアレイ１から読み出し（Ｓ１０４）、巡回冗長符号化器／復号化器７で１ビットずつ逐次的に符号化処理を行う（Ｓ１０５）。符号化処理（Ｓ１０４、Ｓ１０５）を開始するためには、符号化指示信号ＥＮＣＯＤＥを“０”から“１”に切り替え、この状態を保持する。これにより、Ｄフリップフロップ回路Ｄ３の出力信号と出力データＤＯとの排他的論理和が論理ゲート７０から出力されるようになり、符号化処理が可能となる。
【００４０】
図７は、巡回冗長符号化器／復号化器７が符号化器として機能する場合における簡略回路図と、ＤフリップフロップＤ１〜Ｄ３からなるＬＦＳＲにおけるデータシフトの様子を示している。図７に示すように、初期化動作後（Ｓ１０３）、Ｄフリップフロップ回路Ｄ１〜Ｄ３には全て“０”が保持されている。
【００４１】
１つのロウアドレスＲＡについての処理が終了すると、次のロウアドレスＲＡが指定され、これに基づいて内部ロウアドレスＬＲＡが指定され、読み出し動作（Ｓ１０４）と符号化処理（Ｓ１０５）が上記と同様にして繰り返される（Ｓ１０６）。この読み出し動作（Ｓ１０４）と符号化処理（Ｓ１０５）は、ロウデコーダ３によりワード線ＷＬを選択的に１本ずつ活性化し、すべてのワード線ＷＬが選択されるまで繰り返される。
【００４２】
この読み出し動作（Ｓ１０４）と符号化処理（Ｓ１０５）が終了すると、巡回冗長符号化器／復号化器７には、メモリセルアレイ１中のデータ中、選択されたカラムアドレス（内部カラムアドレスＬＣＡ）を有するセルに蓄えられたデータに対する冗長データが格納されることになる。
【００４３】
一例として、データＤＯ（１  ０  １  ０）が先頭から１ビットずつ、それぞれステップＳ１０５−１、Ｓ１０５−２、Ｓ１０５−３、Ｓ１０５−４において入力されることを想定する。この場合、Ｄフリップフロップ回路Ｄ１、Ｄ２、Ｄ３の保持値（ｄ１  ｄ２  ｄ３）は、図７に示すように、
ステップＳ１０５−１  （１  １  ０）
ステップＳ１０５−２  （０  １  １）
ステップＳ１０５−３  （０  ０  １）
ステップＳ１０５−４  （１  １  ０）
と変化し、このステップＳ１０５−４における（１  １  ０）を下位側（Ｄフリップフロップ回路Ｄ３の保持値）から出力してなる（０  １  １）がデータＤＯ（１  ０  １  ０）に付加される３ビットの冗長データとされる。
【００４４】
次に、巡回冗長符号化器／復号化器７内に蓄えられた冗長データを１ビットずつ読み出す（Ｓ１０７）。具体的には、図８に示すように、シフト指示信号ＳＨＩＦＴが“１”（活性化状態）する。これにより、排他的論理和演算部Ｇ０、Ｇ１、Ｇ３、Ｇ４がその機能を停止しフィードバック動作がされなくなり、これによりクロック信号ＣＬＫの立ち上がり毎にＤフリップフロップＤ１〜３の保持値が次段にシフトされ（ステップＳ１０７−０〜２）、符号化復号化データＣＤとして読み出される。読み出された符号化復号化データＣＤは、冗長ワード線ＲＷＬを冗長ロウデコーダ４により１本ずつ活性化させることにより、冗長メモリセルアレイ２に１ビットずつ書き込まれる（Ｓ１０８）。
【００４５】
冗長メモリセルアレイ２の冗長ワード線ＲＷＬを１本ずつ活性化して、全部の冗長ワード線ＲＷＬを全部選択し終わるまで、Ｓ１０７、Ｓ１０８の手順を繰り返す（Ｓ１０９）。以上のＳ１０３〜Ｓ１０９までの手順をすべてのカラムアドレスＣＡについて繰り返し、冗長データを巡回冗長符号化器／復号化器７に格納させる（Ｓ１１０）。これにより、冗長メモリセルアレイ２には、メモリセルアレイ１に保持されたすべてのデータに対する冗長データが格納される。
【００４６】
次に、待機状態動作（Ｓ２０）の詳細な手順を図５を参照して説明する。待機状態動作では、待機状態における消費電流を削減しこれにより省電力化を図るため、電源電圧の遮断、電源電圧の低電圧化、再書き込み（リフレッシュ）動作の周期の長期化などを実行して省電力状態に設定する（Ｓ２０１）。具体的には、データ保持のために不要な回路（例えば巡回冗長符号化器／復号化器７、データマルチプレクサ８等）への電源の供給を遮断することができる。高速な動作を必要としない場合には、電源電圧の低電圧化も可能である。
【００４７】
続いて、この省電力状態を維持したまま、メモリセルアレイ１及び冗長メモリセルアレイ２に保持されたデータの再書き込み動作（リフレッシュ）を行う。まず、ロウアドレスマルチプレクサ１４を、再書き込み動作制御回路１３から出力される再書き込みロウアドレスＲＲＡを入力可能な状態（再書き込み制御状態）に設定する（Ｓ２０２）。ここで、待機状態制御信号ＳＥの状態を調べ、待機状態の継続が指示されているのであれば待機状態動作（Ｓ２０）が継続され、待機復帰状態への移行が指示されているのであれば待機復帰動作（Ｓ３０）へ移行する。待機状態が継続される場合、メモリセルアレイ１及び冗長メモリセルアレイ２への再書き込み動作が実行される（Ｓ２０４）。
【００４８】
その方法は通常のＤＲＡＭと同様であり、ワード線ＷＬ又は冗長ワード線ＲＷＬを一本ずつ活性化させて、ビット線ＢＬに読み出される微小信号をセンスアンプ５で増幅し、そのままセンスアンプ５を活性化状態に保つことによりビット線ＢＬの電位を増幅し、その増幅されたビット線電位により、電荷を再びメモリセルアレイ１のメモリセル又は冗長メモリセルアレイ２の冗長メモリセルにデータを書き戻す。
【００４９】
次に、所定の放置時間Ｔｎの間、各回路を無動作状態で放置する（Ｓ２０５）。放置時間Ｔｎの経過後は、Ｓ２０３に戻って、待機復帰状態への移行の指示がない限りＳ２０４の動作が繰り返される。この放置時間Ｔｎは、消費電流を低く抑えるため、メモリセル又は冗長メモリセルに保持されている電荷が放電されない範囲で、できるだけ長い時間に設定される。
【００５０】
次に、待機復帰動作（Ｓ３０）の詳細な手順を図６を参照して説明する。前述のように、待機復帰動作では、メモリセルアレイ１のセルデータと冗長メモリセルアレイ１の冗長データとを読み出して待機状態動作（Ｓ２０）中にメモリセルアレイ１のメモリセルのセルデータに生じたデータ誤りを探索する処理（誤り探索処理）と、探索されたデータ誤りを巡回冗長符号化器／復号化器７により訂正する処理（誤り訂正処理）とが実行される。
【００５１】
最初に、省電力状態が解除され、通常状態への復帰がなされる（Ｓ３０１）。例えば、
（１）一部の回路において遮断されていた回路への電源電圧の供給の再開、
（２）低電圧化されていた電源電圧の通常の電圧への復帰、或いは
（３）再書き込み動作周期の通常通りの周期への復帰、
等の動作が行われる。
【００５２】
続いて、データマルチプレクサ８、カラムアドレスマルチプレクサ１２、及びロウアドレスマルチプレクサ１４が、それぞれ符号化復号化データＣＤ、ＳＣＡ、ＲＲＡを選択的に入力させる状態（待機制御状態）に設定される（Ｓ３０２）。
【００５３】
次に、巡回冗長符号化器／復号化器７を初期化する（Ｓ３０３）。具体的には、Ｄフリップフロップ回路Ｄ１、Ｄ２、Ｄ３の保持値をすべて“０”にする。
【００５４】
続いて、メモリセルアレイ１及び冗長メモリセルアレイ２から、内部カラムアドレスＬＣＡ及び内部カラムアドレスＬＲＡにより選択される１ビットのデータを順次読み出す（Ｓ３０４）。
【００５５】
この１ビットの読み出しデータを巡回冗長符号化器／復号化器７に与え、巡回冗長符号化器／復号化器７で逐次的に誤り探索処理を行う（Ｓ３０５）。誤り探索処理を開始する場合、復号化指示信号ＤＥＣＯＤＥが“１”（活性化状態）とされる。この状態を保持しつつ、クロック信号ＣＬＫに従い、出力データＤＯを１ビットずつ入力して逐次的に誤り探索処理を実行する。
【００５６】
このＳ３０４とＳ３０５の処理を、ワード線ＷＬ、又はこれに対応する冗長ワード線ＲＷＬを１本ずつ活性化して実行し、処理が終了したら次のワード線ＷＬ（ロウアドレス）又は冗長ワード線ＲＷＬを選択して同様にＳ３０４、Ｓ３０５の処理を実行する（Ｓ３０６）。このようにして、すべてのワード線ＷＬ及び冗長ワード線ＲＷＬについてこれらの処理を繰り返す。
【００５７】
この誤り探索の詳細な処理を、図９を参照して説明する。図９は、巡回冗長符号化器／復号化器７が誤り探索処理を実行する場合における簡略回路図と、ＤフリップフロップＤ１〜Ｄ３からなるＬＦＳＲにおけるデータシフトの様子を示している。図７、図８に引き続き、元のデータ（１  ０  １  ０）を符号化して得られた冗長データが（０  １  １）であるものと考えて説明する。
【００５８】
このようなデータが、図９に示すように、データ誤りを発生させることなく（１  ０  １  ０  ０  １  １）として先頭ビットから順に入力される場合（ステップＳ３０５−１、Ｓ３０５−２・・・）を考える。Ｄフリップフロップ回路Ｄ１〜Ｄ３の保持値はすべて初期化により“０”とされている。
このとき、Ｄフリップフロップ回路Ｄ１、Ｄ２、Ｄ３の保持値（ｄ１  ｄ２  ｄ３）は、図９に示すように、各ステップにおいて、
ステップＳ３０５−１  （１  ０  ０）
ステップＳ３０５−２  （０  １  ０）
ステップＳ３０５−３  （１  ０  １）
ステップＳ３０５−４  （１  ０  ０）
ステップＳ３０５−５  （０  １  ０）
ステップＳ３０５−６  （１  ０  １）
ステップＳ３０５−７  （０  ０  ０）
と変化する。すなわち最後尾のビットの処理が終わった段階（ステップＳ３０５−７）で、Ｄフリップフロップ回路Ｄ１〜Ｄ３の保持値は（０  ０  ０）となる。これは、データ誤りが発生していないことを意味している。この場合には、以後の誤り訂正手順（Ｓ３０７〜Ｓ３１１）を省略することが可能である。ただし、そのまま実行しても構わない。Ｄフリップフロップ回路Ｄ１〜Ｄ３の保持値がすべて“０”とされると、後述するように、シンドロームＳＹＮも必然的に“０”となるためである。
【００５９】
一方、図１０に示すように、このようなデータにデータ誤りが発生し（１  ０  （０）  ０  ０  １  １）となった場合には（３ビット目の（０）がデータ誤り）、
Ｄフリップフロップ回路Ｄ１、Ｄ２、Ｄ３の保持値（ｄ１  ｄ２  ｄ３）は、図１０に示すように、各ステップにおいて、
ステップＳ３０５−１  （１  ０  ０）
ステップＳ３０５−２  （０  １  ０）
ステップＳ３０５−３  （０  ０  １）
ステップＳ３０５−４  （１  １  ０）
ステップＳ３０５−５  （０  １  １）
ステップＳ３０５−６  （０  １  １）
ステップＳ３０５−７  （０  １  １）
と変化する。ステップＳ３０５−２まではデータ誤りが無い場合（図９）と同様であるが、データ誤りである３ビット目（（０））が入力されたステップＳ３０５の後は、Ｄフリップフロップ回路Ｄ１〜Ｄ３の保持値は、図９の場合と異なる。なお、ステップＳ３０５−３の時点では、まだセルデータのどこにデータ誤りが発生したかを判断することはできない。最後尾のビットの処理が終わると（ステップＳ３０５−７）、Ｄフリップフロップ回路Ｄ１〜Ｄ３の保持値は（０  １  １）となり、これは７ビットのビット列のうちいずれかにデータ誤りが生じていることを示している。
【００６０】
その後、Ｓ３０４で読み出したメモリセルアレイ１のデータを、再びメモリセルアレイ１から１ビットずつ読み出し（Ｓ３０７）、これを順次巡回冗長符号化器／復号化器７に転送して逐次的に誤り訂正を実行する（Ｓ３０８）。このような手順を、ロウアドレスＲＡを切り替えて全てのワード線ＷＬについて行う（Ｓ３１０）。
【００６１】
図１１は、巡回冗長符号化器／復号化器７が誤り訂正処理を実行する場合における簡略回路図と、ＤフリップフロップＤ１〜Ｄ３からなるＬＦＳＲにおけるデータシフトの様子を示している。誤り訂正処理の実行時には、復号化指示信号ＤＥＣＯＤＥ、符号化指示信号ＥＮＣＯＤＥ、シフト指示信号ＳＨＩＦＴ、リセット信号ＲＥＳＥＴがすべて“０”（非活性状態）に設定される。この状態において、クロック信号ＣＬＫの立ち上がり毎に出力データＤＯを１ビットずつ排他的論理和演算部Ｇ４に入力させる。
【００６２】
図１１に示すように、データ誤りが発生したデータ（１  ０  （０）  ０  ０  １  １）が順次先頭ビットから、それぞれステップＳ３０８−１、Ｓ３０８−２・・・において逐次的に入力される場合を想定する。
【００６３】
この場合、各ステップＳ３０８−１〜７におけるＤフリップフロップ回路Ｄ１〜Ｄ３の保持値及びシンドローム検出器７８で検出されるシンドロームＳＹＮは図１１に示す通りである。すなわち、データ誤りが生じた３ビット目のシンドロームＳＹＮが“１”となり、３ビット目が誤りの発生箇所であることを示す。このシンドロームＳＹＮと出力データＤＯの排他的論理和を排他的論理和演算部Ｇ４で演算して、符号化復号化データＣＤとして出力する。この符号化復号化データＣＤは、誤りが訂正された訂正データ（１  ０  １  ０  ０  １  １）となり、前半４ビットがメモリセルアレイ１に１ビットずつ書き込まれ、訂正が行なわれる。
【００６４】
全てのワード線ＷＬについてＳ３０４〜Ｓ３０９の手順が終了すると、次はカラムアドレスＣＡを切り替えて、Ｓ３０４〜Ｓ３０９の動作が繰り返される（Ｓ３１１）。全てのカラムアドレスＣＡについてＳ３０４〜Ｓ３０９の動作が終了すると、データマルチプレクサ８、カラムアドレスマルチプレクサ１２、及びロウアドレスマルチプレクサ１４が、待機制御状態から、通常の書き込み／読み出し動作を可能とする通常動作状態に復帰させられる（Ｓ３１２）。すなわち、データマルチプレクサ８、カラムアドレスマルチプレクサ１２、及びロウアドレスマルチプレクサ１４に、外部入力データＤＩ、カラムアドレスＣＡ、及びロウアドレスＲＡが入力可能な状態とされる。以上により、待機動作（Ｓ１０〜Ｓ３０）が完了する。
【００６５】
なお、図１１では、冗長データについても誤り訂正処理を行う例を示したが（ステップＳ３０８−５〜７）、セルデータについてのみ誤り訂正を行なえば十分であるので、Ｓ３０８−１〜４までの誤り訂正の後、処理を打ち切るようにしてもよい。冗長データについても誤り訂正処理を実行したい場合には、Ｓ３０８−５〜７についても処理を実行すればよい。上記の例によれば、４ビットの例えば（１  ０  １  ０）というセルデータ列に対し、３ビットの例えば（０  １  １）という冗長データを生成し、全７ビットの（１  ０  １  ０  ０  １  １）というデータ列に１ビットの誤りが生じた場合、これを訂正することが可能となる。
【００６６】
ここで、この実施の形態の効果について説明する。
【００６７】
待機状態動作Ｓ２０における無動作状態（Ｓ２０５）での放置時間Ｔｎを長くすれば、その分待機時における消費電流を低く抑えることができるのは明らかである。しかし、この放置時間Ｔｎは、ＤＲＡＭセルのデータ保持特性の制約を受け、むやみに長くすることはできない。すなわち、通常のＤＲＡＭセルの場合、数百ｍＳから数秒間放置するとＤＲＡＭセルから電荷が放電し、データ誤りを生じさせる。更に、ＤＲＡＭセルのデータ保持特性は、メモリセル毎のばらつきが大きく、温度、電源電圧などの環境条件にも影響される。
【００６８】
従って、本実施の形態のような誤り訂正機能を有さない通常のＤＲＡＭの場合、電荷の放電によるデータの誤りが生じないようにするためには、放置時間Ｔｎを設定する場合において、見込まれるデータ保持特性に対して非常に大きな余裕を取ることが必要になる。例えば、ＤＲＡＭセルのデータ保持特性が平均数秒である場合、許容される放置時間Ｔｎは数百ｍＳである。データ保持特性が平均数百ｍＳである場合、許容される放置時間Ｔｎは数十ｍＳである。このように、許容される放置時間Ｔｎは、余裕をみてデータ保持特性よりも１桁程度小さく設定する必要がある。
【００６９】
これに対し、本実施の形態によれば、電荷の放電によるデータ誤りを、巡回冗長符号化器／復号化器７により訂正することが可能であり、放置時間Ｔｎを設定する場合において、見込まれるデータ保持特性に対して大きな余裕をもたせる必要がなく、その分放置時間Ｔｎを大きく設定することが可能になる。従って、待機時における消費電流を、従来に比べ十分の一程度に削減することができる。
【００７０】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態ではＤＲＡＭを例にとって説明したが、本発明はこれに限定されるものではなく、ＳＲＡＭ、フラッシュＥＥＰＲＯＭ、その他待機機能を有し待機機能動作中にデータ誤りが生じ得る半導体記憶装置の全てに適用可能である。また、セル電荷の放電によるデータ誤りに限らず、例えばソフトエラーにより生じた誤りにも対応可能である。
【００７１】
また、上記実施の形態では、ワード線ＷＬに沿ったメモリセルに格納されたセルデータを符号化し、その冗長データを、これに対応する冗長ワード線ＲＷＬに格納するようにしているが、本発明はこれに限定されるものではなく、冗長データの格納先は動作モード等に応じて適宜変更することができる。また、冗長データの符号長は、ビット線ＢＬの本数と無関係に自由に決定することができる。
【００７２】
また、メモリセルアレイ１中のすべてのメモリセルを本発明のデータ誤り訂正の対象とする必要はなく、一部のメモリセルのみを対象とすることも可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】図１に示す巡回冗長符号化器／復号化器７の構成の詳細を示す回路図である。
【図３】本実施の形態の半導体記憶装置における待機機能の動作を説明するフローチャートである。
【図４】本実施の形態の半導体記憶装置における待機機能の動作を説明するフローチャートである。
【図５】本実施の形態の半導体記憶装置における待機機能の動作を説明するフローチャートである。
【図６】本実施の形態の半導体記憶装置における待機機能の動作を説明するフローチャートである。
【図７】図１に示す巡回冗長符号化器／復号化器７が符号化器として機能する場合における簡略回路図、及びデータシフトの様子を示す表である。
【図８】図１に示す巡回冗長符号化器／復号化器７がシフト読み出し処理を行う場合における簡略回路図、及びデータシフトの様子を示す表である。
【図９】図１に示す巡回冗長符号化器／復号化器７において誤り探索処理が実行される場合における簡略回路図、及びデータシフトの様子を示す表である。
【図１０】図１に示す巡回冗長符号化器／復号化器７において誤り探索処理が実行される場合における簡略回路図、及びデータシフトの様子を示す表である。
【図１１】図１に示す巡回冗長符号化器／復号化器７において誤り訂正処理が実行される場合における簡略回路図、及びデータシフトの様子を示す表である。
【符号の説明】
【００７４】
１・・・メモリセルアレイ、  ２・・・冗長メモリセルアレイ、  ３・・・ロウデコーダ、  ４・・・冗長ロウデコーダ、  ５・・・センスアンプ、  ６・・・読み出し側カラムデコーダ、  ７・・・巡回冗長符号化器／復号化器、  ８・・・データマルチプレクサ、  ９・・・書き込み側カラムデコーダ、  １０・・・書き込みバッファ、  １１・・・待機制御回路、  １２・・・カラムアドレスマルチプレクサ、  １３・・・再書き込み動作制御回路、  １４・・・ロウアドレスマルチプレクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008021390.tif 000009
【図８】
2008021390.tif 000010
【図９】
2008021390.tif 000011
【図１０】
2008021390.tif 000012
【図１１】
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