(57)【要約】      （修正有）【課題】読出しの際に、選択されたメモリセルのフローティングゲートに対してアシストゲートを介して対向するフローティングゲートの影響を低減し、正確な読出しを行うことができる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】半導体基板１００の主表面上に形成され反転層を形成可能な第１配線１０２ｄと、第１配線１０２ｄを覆うように形成された第２絶縁膜１０３、１０５と、第２絶縁膜１０３、１０５の両側に形成された第１、第２電荷蓄積電極１０７ｃ７、１０７ｃ８と、第１、第２電荷蓄積電極１０７ｃ７、１０７ｃ８と隣り合う第１、第２不純物拡散層１０９ｄ、１０９ｅと、電荷蓄積電極１０７ｃ７、１０７ｃ８上に形成された第２配線１１７ｃとを備え、第１、第２電荷蓄積電極１０７ｃ、１０７ｃ８のうち、第１配線１０２ｄと対向する部分の高さは、第１配線１０２ｄより上方に位置する部分の高さより高い。【選択図】図２
2008021666.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介して形成され、前記半導体基板内に電子を供給可能な反転層を形成可能な第１配線と、
前記第１配線を覆うように形成された第２絶縁膜と、
前記第２絶縁膜の両側に位置する前記半導体基板の主表面上に第３、第４絶縁膜を介して形成された第１、第２電荷蓄積電極と、
前記第１、第２電荷蓄積電極と隣り合う前記半導体基板の主表面に形成された第１、第２不純物拡散層と、
第５絶縁膜を介して、前記電荷蓄積電極上に形成された第２配線と、
を備え、
前記第１、第２電荷蓄積電極のうち、前記第１配線と対向する部分の前記第１配線の底面からの高さは、前記第１配線より上方に位置する部分の前記第１配線の上面からの高さより高い、不揮発性半導体記憶装置。
【請求項２】
主表面を有する半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介して形成され、前記半導体基板内に電子を供給可能な反転層を形成可能な第１配線と、
前記第１配線を覆うように形成された第２絶縁膜と、
前記第２絶縁膜の両側に位置する前記半導体基板の主表面上に第３、第４絶縁膜を介して形成された第１、第２電荷蓄積電極と、
前記第１、第２電荷蓄積電極と隣り合う前記半導体基板の主表面に形成された第１、第２不純物拡散層と、
前記第２絶縁膜の上端部から前記第２絶縁膜の側面上を経由して、前記第１、第２電荷蓄積電極の上面に達するように形成された第５絶縁膜と、
前記第５絶縁膜上に形成された第２配線と、
を備えた不揮発性半導体記憶装置。
【請求項３】
主表面を有する半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介して形成された第１配線と、
前記第１配線を覆うように形成された第２絶縁膜と、
前記第２絶縁膜と隣り合う前記半導体基板の主表面上に第３、第４絶縁膜を介して形成された第１、第２電荷蓄積電極と、
前記第１、第２電荷蓄積電極と隣り合う前記半導体基板の主表面に形成された第１、第２不純物拡散層と、
第５絶縁膜を介して前記第１、第２蓄積電極の上面上に形成された第２配線と、
を備え、
前記第１、第２蓄積電極は、前記第２配線内に入り込む突出部を有する、不揮発性半導体記憶装置。
【請求項４】
半導体基板の主表面上に、第１絶縁膜を介して第１配線を形成する工程と、
前記第１配線を覆うように第２絶縁膜を形成する工程と、
前記第１配線および前記第２絶縁膜を覆うように導電膜を堆積し、該導電膜をエッチングして、前記第２絶縁膜の両側面上に前記導電膜を残す工程と、
前記導電膜と隣り合う前記半導体基板の主表面に第１、第２不純物拡散層を形成する工程と、
前記導電膜をエッチングして、前記導電膜の高さを減じる工程と、
第３絶縁膜を介して、前記導電膜および前記第２絶縁膜を覆う第２配線を形成する工程と、
前記第２配線をマスクとして、前記第３絶縁膜および前記導電膜をエッチングして、電荷蓄積電極を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第２絶縁膜を覆う前記導電膜と隣り合う前記半導体基板の主表面上に第４絶縁膜を堆積する工程と、
前記第４絶縁膜より上方に位置する前記導電膜をエッチングして、該導電膜の上端部を平坦化する工程とをさらに備える、請求項４に記載された不揮発性半導体記憶装置の製造方法。
【請求項６】
前記導電膜の高さを減じた後に、前記第２絶縁膜をエッチングして、該第２絶縁膜の上端部を前記導電膜の高さに近づける、請求項４または請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
半導体基板の主表面上に、第１絶縁膜を介して第１配線を形成する工程と、
前記第１配線を覆うように第２絶縁膜を形成する工程と、
前記第１配線および前記第２絶縁膜を覆うように導電膜を堆積し、該導電膜をエッチングして、前記第２絶縁膜の両側面上に導電膜を残す工程と、
前記導電膜と隣り合う前記半導体基板の主表面に第１、第２不純物拡散を形成する工程と、
前記第２絶縁膜をエッチングして、上端部を前記導電膜の上端部より下方に位置させる工程と、
前記第導電膜および前記第２絶縁膜を覆う第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第２配線を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）またはフラッシュメモリ等のような不揮発性メモリを有する不揮発性半導体記憶装置およびその製造方法に適用可能な技術に関するものである。
【背景技術】
【０００２】
従来から、不揮発性半導体記憶装置の小型化および微細化が進められおり、種々の不具合を招くことなく、如何にして小さくするかが重要な課題となっている。たとえば、特開２００４−３１９９４８号公報に記載された不揮発性半導体記憶装置においては、ワード線方向に隣接する２つのフローティングゲート間に制御ゲートを埋め込むことにより、隣接するフローティングゲート間の容量の低減が図られている。
【０００３】
また、特開２００４−１９３５９８号公報に記載された不揮発性半導体記憶装置においては、ワード線と交差する方向に対向配置されたフローティングゲート間に形成される容量を低減するために、フローティングゲートの断面形状をＵ字型またはフィン型としている。これにより、隣接するフローティングゲート同士が対抗する面積が小さくなり、フローティングゲート間に形成される容量を低減することができる。
【０００４】
上記不揮発性半導体記憶装置においては、ソースまたはドレインを不純物拡散層によって形成している。一般に、不純物拡散層は、熱拡散しやすいため、ソースまたはドレインの幅を小さくすることが困難である。このため、上記の不揮発性半導体記憶装置においては、ソースおよびドレインの幅を小さくすることが困難であり、近年の微細化の要望に応え難くなっている。
【０００５】
そして、近年、上記課題を解決するために、特開２００５−０８５９０３号公報には、ソースおよびドレインを反転層によって形成する不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置は、アシストゲートに所定の電圧を印加することで、半導体基板内に反転層を形成して、この反転層をソースおよびドレインとして機能させる。反転層は、不純物拡散層と異なり、熱拡散するものでなく、不揮発性半導体記憶装置の微細化には、好適である。
【特許文献１】特開２００４−３１９９４８号公報
【特許文献２】特開２００４−１９３５９８号公報
【特許文献３】特開２００５−０８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＡＧ−ＡＮＤ型フラッシュメモリによれば、ボイドがフローティングゲート内に生じることを抑制し、さらには、アシストゲート間のスペースが、アシストゲートの側面上に形成される側壁絶縁膜を堆積する工程で埋め込まれてしまうことを抑制するために、フローティングゲートが形成されるサイドウォール間の凹部のアスペクト比は低減する必要がある。そして、凹部のアスペクト比を低減する方法としては、凹部の深さを浅くする方法が考えられるが、凹部の深さを浅くすると、形成されるフローティングゲートの高さが低くなる。フローティングゲートの高さが低くなると、フローティングゲートと、フローティングゲート上に形成されるコントロールゲートとの対向面積が小さくなり、カップリング比を確保することができなくなる。このため、従来のＡＧ−ＡＮＤ型フラッシュメモリにおいては、フローティングゲートが形成されるサイドウォール間の凹部の幅を広く確保することにより、アスペクト比を低減することとしている。このように、従来のＡＧ−ＡＮＤ型フラッシュメモリでは、フローティングゲートの幅の縮小化には限界があり、近年の不揮発性半導体記憶装置の小型化および微細化の要請に応え難いものとなっていた。
【０００７】
また、従来のＡＧ−ＡＮＤ型フラッシュメモリにおいて、反転層は、ソースまたはドレインとして機能しており、この反転層の抵抗が大きいため、電源供給部からの距離によって、ソースとして機能する反転層内の電位が大きく変化するものとなっていた。そして、読出し動作の際に、選択されたメモリセルトランジスタのしきい値電圧は、ソースと選択されたフローティングゲートとの電圧差に大きく影響を受けることが知られている。このため、従来のＡＧ−ＡＮＤ型フラッシュメモリにおいては、選択されたフローティングゲートの位置によって、ソースとして機能する反転層の電位が大きく変動して、しきい値電圧が大きく変動する。このため、従来のＡＧ−ＡＮＤ型フラッシュメモリにおいては、各メモリセルトランジスタのしきい値電圧にばらつきが生じるという問題があった。
【０００８】
上記のような課題に対しては、ソースとして機能する反転層に代えて、不純物拡散層を採用して、ソースの抵抗を低減する方法が考えられる。
【０００９】
また、フローティングゲートの幅を小さくする手法としては、まず、読出しの際にソースとして機能する反転層を形成するアシストゲートの代わりに不純物拡散層を形成し、この不純物拡散層を挟むようにドレイン形成用のアシストゲートを配置することで、従来のＡＧ−ＡＮＤ型フラッシュメモリの場合よりも、間隔を隔ててアシストゲートを形成する。
【００１０】
そして、このアシストゲートを覆うように絶縁膜を形成し、フローティングゲート用の導電膜を充填する凹部を規定する。この凹部は、従来のＡＧ−ＡＮＤ型フラッシュメモリよりもフローティングゲートの導電膜が埋め込まれる凹部よりも幅が広く、アスペクト比を低減されている。このような低アスペクト比の凹部に導電膜を堆積するとことにより、絶縁膜の表面および絶縁膜間に位置する半導体基板の主表面上に沿って導電膜を形成することができる。このため、導電膜の成膜条件を調整することにより、形成される導電膜の厚さ（幅）を制御することができ、この導電膜をパターニングして得られるフローティングゲートの幅が小さくなるように制御することができる。
【００１１】
このようにして、従来のＡＧ−ＡＮＤ型フラッシュメモリのソースより抵抗の低減が図られ、フローティングゲートの幅の低減が図られ、微細化の図られたＡＧ−ＡＮＤ型フラッシュメモリを得ることができる。
【００１２】
その一方で、このＡＧ−ＡＮＤ型フラッシュメモリにおいては、フローティングゲートは、アシストゲートを覆う絶縁膜の上端部から下端部までにわたって延在しており、アシストゲートより上方で絶縁膜を介して対向するフローティングゲートの対向面積が大きくなっている。このため、アシストゲートを介して対向するフローティングゲート間に形成される容量が大きいものとなっている。アシストゲートを介して対向するフローティングゲート間の容量が大きくなると、一方のフローティングゲート内に蓄積された電荷量が変動すると、他方のフローティングゲートの電位が変動し、このフローティングゲートを含むメモリセルのしきい値電圧が変動する。すなわち、読出しの際に、選択されたメモリセルのしきい値電圧が、アシストゲートを介して隣接するフローティングゲート内の電荷量によって変動し、正確な読出しを行うことができなくなる。
【００１３】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、近年の微細化の要請に応え、さらに、ソースとして機能するビット線の抵抗を図りつつも、正確な読出し動作を行うことができる不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る不揮発性半導体記憶装置は、１つの局面は、主表面を有する半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成され、半導体基板内に電子を供給可能な反転層を形成可能な第１配線と、第１配線を覆うように形成された第２絶縁膜と、第２絶縁膜の両側に位置する半導体基板の主表面上に第３、第４絶縁膜を介して形成された第１、第２電荷蓄積電極と、第１、第２電荷蓄積電極と隣り合う半導体基板の主表面に形成された第１、第２不純物拡散層と、第５絶縁膜を介して、電荷蓄積電極上に形成された第２配線とを備え、第１、第２電荷蓄積電極のうち、第１配線と対向する部分の第１配線の底面からの高さは、第１配線より上方に位置する部分の第１配線の上面からの高さより高くされている。
【００１５】
本発明に係る不揮発性半導体記憶装置は、他の局面では、主表面を有する半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成され、半導体基板内に電子を供給可能な反転層を形成可能な第１配線と、第１配線を覆うように形成された第２絶縁膜と、第２絶縁膜の両側に位置する半導体基板の主表面上に第３、第４絶縁膜を介して形成された第１、第２電荷蓄積電極と、第１、第２電荷蓄積電極と隣り合う半導体基板の主表面に形成された第１、第２不純物拡散層と、第２絶縁膜の上端部から第２絶縁膜の側面上を経由して、第１、第２電荷蓄積電極の上面に達するように形成された第５絶縁膜と、第５絶縁膜上に形成された第２配線とを備える。
【００１６】
本発明に係る不揮発性半導体記憶装置は、他の局面では、主表面を有する半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成された第１配線と、第１配線を覆うように形成された第２絶縁膜と、第２絶縁膜と隣り合う半導体基板の主表面上に第３、第４絶縁膜を介して形成された第１、第２電荷蓄積電極と、第１、第２電荷蓄積電極と隣り合う半導体基板の主表面に形成された第１、第２不純物拡散層と、第５絶縁膜を介して第１、第２蓄積電極の上面上に形成された第２配線とを備え、第１、第２蓄積電極は、第２配線内に入り込む突出部を有する。
【００１７】
本発明に不揮発性半導体記憶装置の製造方法は、１つの局面では、半導体基板の主表面上に、第１絶縁膜を介して第１配線を形成する工程と、第１配線を覆うように第２絶縁膜を形成する工程と、第１配線および第２絶縁膜を覆うように導電膜を堆積し、該導電膜をエッチングして、第２絶縁膜の両側面上に導電膜を残す工程と、導電膜と隣り合う半導体基板の主表面に第１、第２不純物拡散層を形成する工程と、導電膜をエッチングして、導電膜の高さを減じる工程と、第３絶縁膜を介して、導電膜および第２絶縁膜を覆う第２配線を形成する工程と、第２配線をマスクとして、第３絶縁膜および導電膜をエッチングして、電荷蓄積電極を形成する工程とを備える。
【００１８】
本発明に係る不揮発性半導体記憶装置の製造方法は、他の局面では、半導体基板の主表面上に、第１絶縁膜を介して第１配線を形成する工程と、第１配線を覆うように第２絶縁膜を形成する工程と、第１配線および第２絶縁膜を覆うように導電膜を堆積し、該導電膜をエッチングして、第２絶縁膜の両側面上に導電膜を残す工程と、導電膜と隣り合う半導体基板の主表面に第１、第２不純物拡散を形成する工程と、第２絶縁膜をエッチングして、上端部を導電膜の上端部より下方に位置させる工程と、第導電膜および第２絶縁膜を覆う第３絶縁膜を形成する工程と、第３絶縁膜上に第２配線を形成する工程とを備える。
【発明の効果】
【００１９】
本発明に係る不揮発性半導体記憶装置および本発明に係る不揮発性半導体記憶装置の製造方法により製造される不揮発性半導体記憶装置によれば、アシストゲートより上方で対向するフローティングゲートの対向面積を低減することができ、読出しの際に、選択されたメモリセルのフローティングゲートに対して、アシストゲートを介して対向するフローティングゲートの影響を低減することができ、正確な読出しを行うことができる。
【発明を実施するための最良の形態】
【００２０】
図１から図４０を用いて、本発明の実施の形態について説明する。
（実施の形態１）
本実施の形態１では、たとえば、８ＧｂｉｔのＡＧ−ＡＮＤ型のフラッシュメモリに本
発明を適用した不揮発性半導体記憶装置について説明する。
【００２１】
図１は、本実施の形態１に係る不揮発性半導体記憶装置１０の平面図である。この図１に示すように、不揮発性半導体記憶装置１０は、複数のメモリセルＭＣが形成されたメモリセル領域１４０と、このメモリセル領域１４０の周囲に形成され、メモリセルＭＣの動作を制御する周辺回路が形成された周辺回路領域１４１Ａ、１４１Ｂとを備えている。
【００２２】
メモリセル領域１４０が位置する半導体基板１００の主表面上には、活性領域１３５と、間隔を隔てて一方向に延在し、反転層を形成可能な複数のアシストゲート１０２ａ〜１０２ｇと、アシストゲート１０２ａ〜１０２ｇと交差する方向に延在する複数のコントロールゲート１１７ａ〜１１７ｅと、アシストゲート１０２ａ〜１０２ｇ間の半導体基板１００の主表面上に形成され、アシストゲート１０２ａ〜１０２ｇに沿って延在する不純物拡散層１０９ａ〜１０９ｈと、アシストゲート１０２ａ〜１０２ｇの両側面に形成されたフローティングゲート１０７ａ〜１０７ｅとが形成されている。なお、コントロールゲート１１７ａ〜１１７ｅは、本実施の形態において、説明をわかりやすくするため、５本としているが、この本数に限られない。
【００２３】
周辺回路領域１４１Ａは、メモリセル領域１４０に隣り合う半導体基板１００の主表面上に形成され、周辺回路領域１４１Ｂは、メモリセル領域１４０に対して、周辺回路領域１４１Ｂと反対側の半導体基板１００の主表面上に形成されている。周辺回路領域１４１Ａが位置する半導体基板１００の主表面には、メモリセル領域１４０の周囲からメモリセル領域１４０に向けて延在し、活性領域１３５に接続された帯状の活性領域１３３ａ、１３３ｂと、この活性領域１３３ａ、１３３ｂを規定する分離領域１３１と、活性領域１３３ａ上に形成され、活性領域１３３ａと交差する方向に延在する周辺ゲート１３４と、不純物領域１２８とが形成されている。
【００２４】
活性領域１３３ａ、１３３ｂの端部には、不純物拡散層１０９ａ〜１０９ｈに電圧を印加するためのコンタクト部１１９が形成されている。不純物領域１２８は、活性領域１３３ａが位置する半導体基板１００の主表面のうち、活性領域１３３ａの端部から周辺ゲート１３４の側面までの領域と、周辺ゲート１３４の他方の側面から、不純物拡散層１０９ａ〜１０９ｈ下までの領域とに形成されている。
【００２５】
周辺ゲート１３４に所定の電圧が印加されると、活性領域１３３ａに形成されたコンタクト部１１９に印加された電圧は、不純物領域１２８を介して、不純物拡散層１０９ａ、１０９ｃ、１０９ｅ、１０９ｇに伝達される。すなわち、周辺ゲート１３４は、不純物拡散層１０９ａ、１０９ｃ、１０９ｅ、１０９ｇに電圧を印加するか否かを制御するスイッチングトランジスタとなっている。
【００２６】
周辺回路領域１４１Ｂが位置する半導体基板１００の主表面には、メモリセル領域１４０の周囲からメモリセル領域１４０に向けて延在し、活性領域１３５に接続された帯状の活性領域１３２と、この活性領域１３２を規定する分離領域１３１と、不純物領域１２９が形成されている。活性領域１３２の端部には、隣接する活性領域１３２が連結する幅広部１３２Ａが形成されている。そして、この幅広部１３２Ａには、アシストゲート１０２ａ〜１０２ｇに電圧を印加することにより半導体基板１００の主表面内に形成される反転層に電圧を印加するためのコンタクト部１１８が形成されている。
【００２７】
分離領域１３１は、たとえばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離領域とされている。すなわち、半導体基板１００に掘られた溝内に、たとえば酸化シリコン（ＳｉＯ2等）のような絶縁膜が埋め込ま
れることで形成されている。
【００２８】
不純物領域１２９は、活性領域１３２が位置する半導体基板１００の主表面のうち、活性領域１３２の端部から、アシストゲート１０２ａ〜１０２ｅ下の領域までにわたって形成されている。
【００２９】
メモリセル領域１４０のコンタクト部１１９側の側辺には、アシストゲート１０２ａ〜１０２ｇと交差する方向に延在し、アシストゲート１０２ｂ、１０２ｄ、１０２ｆが接続された配線１１４が設けられている。また、メモリセル領域１４０のコンタクト部１１８側の側辺にも、アシストゲート１０２ａ、１０２ｃ、１０２ｅ、１０２ｇが接続された配線１１５が設けられている。
【００３０】
フローティングゲート１０７ａ〜１０７ｅは、半導体基板１００の主表面上のうち、コントロールゲート１１７ａ〜１１７ｅ下の領域であって、アシストゲート１０２ａ〜１０２ｇの両側面に形成されている。
【００３１】
図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、不揮発性半導体記憶装置１０は、半導体基板１００と、この半導体基板１００の主表面上に絶縁膜（第１絶縁膜）１０１を介して形成され、半導体基板１００内に反転層を形成可能な複数のアシストゲート（第１配線）１０２ｃ〜１０２ｅと、アシストゲート１０２ｃ〜１０２ｅを覆うように形成された絶縁膜（第２絶縁膜）１０３、１０５と、絶縁膜１０３、１０５の両隣りに位置する半導体基板１００の主表面上に絶縁膜（第３、第４絶縁膜）１０６を介して形成されたサイドウォール状のフローティングゲート（電荷蓄積電極）１０７ｃ５〜１０７ｃ１０と、これらフローティングゲート１０７ｃ５〜１０７ｃ１０と隣り合う半導体基板１００の主表面上に形成された不純物拡散層１０９ｃ〜１０９ｆと、絶縁膜１１２を介してフローティングゲート１０７ｃ５〜１０７ｃ１０上に形成されたコントロールゲート（第２配線）１１７ｃとを備えている。
【００３２】
絶縁膜１０１は、絶縁膜１０５下およびアシストゲート１０２ｃ〜１０２ｅ下に位置する半導体基板１００の主表面上に形成されている。この絶縁膜１０１は、たとえば、酸化シリコンからなり、半導体基板１００に対して垂直な方向の絶縁膜１０１の膜厚ａ１は、たとえば、５ｎｍ程度とされている。絶縁膜１０６は、フローティングゲート１０７ｃ５〜１０７ｃ１０のトンネル絶縁膜として機能する絶縁膜であり、たとえば、酸窒化シリコン（ＳｉＯＮ）や、酸化シリコンから形成されている。そして、この絶縁膜１０６の半導体基板１００に対して垂直な方向の膜厚ａ２は、たとえば、１０ｎｍ程度とされており、絶縁膜１０１の膜厚ａ１は、絶縁膜１０６の膜厚ａ２より薄く形成されている。
【００３３】
このように、絶縁膜１０１の膜厚を薄く形成することにより、読出し動作時に形成される反転層の抵抗を低くすることができる。すなわち、微細化に伴い、アシストゲート１０２ｃ〜１０２ｅ幅が小さくなることによる反転層の抵抗を低減することができる。また、反転層を形成するアシストゲート１０２ｃ〜１０２ｅに与える電圧をより低く抑えることができる。
【００３４】
絶縁膜１０５は、アシストゲート１０２ｃ〜１０２ｅの側面上に形成されており、たとえば、酸化シリコンからなり、半導体基板１００の主表面と平行な方向の幅ａ３は、たとえば２５ｎｍ程度とされている。アシストゲート１０２ｃ〜１０２ｅと、アシストゲート１０２ｃ〜１０２ｅに隣接するフローティングゲート１０７ｃ５〜１０７ｃ１０との間は、この絶縁膜１０５により絶縁されている。
【００３５】
アシストゲート１０２ｃ〜１０２ｅの底面から絶縁膜１０５の上面までの高さａ１４は、たとえば、１４０ｎｍ程度とされている。そして、絶縁膜１０５の上端部は、絶縁膜１０３の側面に位置している。
【００３６】
なお、絶縁膜１０５の幅ａ３は、絶縁膜１０６の膜厚ａ２より厚く形成されており、好ましくは、２倍以上の厚さとする。このように、絶縁膜１０５の幅ａ３を設定することにより、アシストゲート１０２ｃ〜１０２ｅとフローティングゲート１０７ｃ５〜１０７ｃ１０との間の絶縁性を確実に確保することができる。さらに、絶縁膜１０５の幅ａ３を絶縁膜１０６の膜厚ａ２より厚く形成することにより、フローティングゲート１０７ｃ５〜１０７ｃ１０と、アシストゲート１０２ｃ〜１０２ｅとの間の容量を低減することができる。これにより、コントロールゲート１１７ｃと、フローティングゲート１０７ｃ５〜１０７ｃ１０との間の容量比（カップリングレシオ）を大きく保つことができ、書込み動作を高速に行なうことができる。
【００３７】
アシストゲート１０２ｃ〜１０２ｅは、たとえば、低抵抗な多結晶シリコン膜から形成され、半導体基板１００に対して垂直な方向の幅ａ６は、たとえば、７０ｎｍ程度とされ、半導体基板１００の主表面と平行な方向の幅ａ７は、たとえば５０ｎｍ程度とされている。隣接するアシストゲート１０２ｃ〜１０２ｅの半導体基板１００の主表面と平行な方向の間隔ａ８は、たとえば、２１０ｎｍ程度とされている。アシストゲート１０２ｃ〜１０２ｅ下に位置する半導体基板１００の主表面上には、Ｐ型（第２導電型）の不純物が導入されている。
【００３８】
このＰ型の不純物濃度が低いと、不純物拡散層１０９ｃ〜１０９ｆ間にリーク電流が流れやすくなり、このＰ型の不純物濃度が高すぎると、アシストゲート１０２ｃ〜１０２ｅ下に反転層が形成され難くなり、形成された反転層の抵抗が高くなる。このため、このＰ型の不純物濃度は、形成される反転層の抵抗が高くなりすぎず、かつ、不純物拡散層１０９ｃ〜１０９ｆ間にリーク電流が生じることができる程度に設定され、このＰ型の不純物濃度を調整して、メモリセルＭＣの電気的特性の最適化が図られている。
【００３９】
アシストゲート１０２ｃ〜１０２ｅの上面には窒化シリコン（Ｓｉ3Ｎ4等）またはシリコン酸化膜から形成された絶縁膜（第６絶縁膜）１０３が形成されている。なお、アシストゲート１０２ｃ〜１０２ｅの上面から絶縁膜１０３の上面までの高さａ１５は、たとえば、１５０ｎｍ程度とされている。そして、この絶縁膜１０３と絶縁膜１０５とによって、アシストゲート１０５ｃ〜１０５ｅが覆われている。
【００４０】
フローティングゲート１０７ｃ５〜１０７ｃ１０は、絶縁膜１０５に隣り合う半導体基板１００の主表面上に形成されており、絶縁膜１０５の側面上に形成されている。フローティングゲート１０７ｃ５〜１０７ｃ１０のうち、半導体基板１００の主表面側から上端部側までの部分は、半導体基板１００の主表面と平行な方向の幅ａ４が主表面側から上端部側にわたって略均一に形成され、たとえば、３０ｎｍ程度とされている。
【００４１】
そして、フローティングゲート１０７ｃ５〜１０７ｃ１０の上端部側では、フローティングゲート１０７ｃ５〜１０７ｃ１０の不純物拡散層１０９ｃ〜１０９ｆ側の側面が、アシストゲート１０２ｃ〜１０２ｅ側の側面に近接するように湾曲している。このように、フローティングゲート１０７ｃ５〜１０７ｃ１０は、絶縁膜１０５の側面上に沿ってサイドウォール状に形成されており、フローティングゲート１０７ｃ５〜１０７ｃ１０の幅ａ４は、アシストゲートの幅ａ７（たとえば、５０ｎｍ程度）より薄く形成されている。このため、フローティングゲート１０７ｃ５〜１０７ｃ１０の設置面積を低減することができ、フローティングゲート１０７ｃ５〜１０７ｃ１０を含むメモリセルＭＣの縮小化、微細化を図ることができる。そして、フローティングゲート１０７ｃ５〜１０７ｃ１０同士の間隔ａ５は、たとえば、１００ｎｍ程度とされている。
【００４２】
不純物拡散層１０９ｃ〜１０９ｆは、フローティングゲート１０７ｃ５〜１０７ｃ１０に対してアシストゲート１０２ｃ〜１０２ｅと反対側に位置する半導体基板１００の主表面に形成されている。この不純物拡散層１０９ｃ〜１０９ｆは、Ｎ＋型（第１導電型）拡
散層からなる不純物領域１１０ｃ１〜１１０ｆ１と、この不純物領域１１０ｃ１〜１１０ｆ１を取り囲むように形成されたＰ型（第２導電型）の不純物領域からなるポケット層１１０ｃ２〜１１０ｆ２とを備えている。また、ポケット層１１０ｃ２〜１１０ｆ２は、隣接するフローティングゲート１０７ｃ５〜１０７ｃ１０下の領域に達するように形成されている。そして、不純物拡散層１０９ｃ〜１０９ｆと、フローティングゲート１０７ｃ５〜１０７ｃ１０とは、フローティングゲート１０７ｃ５〜１０７ｃ１０下の半導体基板１００の主表面に形成された絶縁膜１０６により、互いに絶縁されている。
【００４３】
絶縁膜１１２は、たとえば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ膜で形成されている。
【００４４】
この絶縁膜１１２は、アシストゲート１０２ｃ〜１０２ｅを覆う絶縁膜１０３、１０５の上端部から絶縁膜１０３の側面上を経由して、絶縁膜１０５の上面およびフローティングゲート１０７ｃ５〜１０７ｃ１０の上面に達するように形成されている。
【００４５】
すなわち、フローティングゲート１０７ｃ５〜１０７ｃ１０の上端部は、アシストゲート１０２ｃ〜１０２ｅの上面を覆う絶縁膜１０５の上端部より下方に位置している。
【００４６】
そして、フローティングゲート１０７ｃ５〜１０７ｃ１０のうち、アシストゲート１０２ｃ〜１０２ｅと対向する部分のアシストゲート１０２ｃ〜１０２ｅの底面からの高さａ１１は、アシストゲート１０２ｃ〜１０２ｅの上面より上方に位置す部分のアシストゲート１０２ａ〜１０２ｅの上面からの高さａ１２より高くなっている。
【００４７】
なお、本実施の形態１においては、アシストゲート１０２ｃ〜１０２ｅの底面は、フローティングゲート１０７ｃ５〜１０７ｃ１０の底面より下方に位置しているため、フローティングゲート１０７ｃ５〜１０７ｃ１０とアシストゲート１０２ｃ〜１０２ｅとが対向する部分の高さａ１１は、フローティングゲート１０７ｃ５〜１０７ｃ１０の底面からアシストゲート１０２ｃ〜１０２ｅの上面までの距離となる。
【００４８】
たとえば、フローティングゲート１０７ｃ５〜１０７ｃ１０の上端部からアシストゲート１０２ｃ〜１０２ｅの底面までの高さを、たとえば、１３０ｎｍ程度とすると、高さａ１１は、７０ｎｍ程度となり、高さａ１２は、６０ｎｍ程度となる。
【００４９】
このように、フローティングゲート１０７ｃ５〜１０７ｃ１０のうち、アシストゲート１０２ｃ〜１０２ｅと対向する面積は、絶縁膜１０３、１０５を介して対向するフローティングゲート１０７ｃ５〜１０７ｃ１０と対向する面積より大きくなっている。
【００５０】
このため、たとえば、フローティングゲート１０７ｃ５、１０７ｃ６が、絶縁膜１０３の上端部と同じ高さを有する場合と比較すると、フローティングゲート１０７ｃ５に生じる容量結合のうち、絶縁膜１０３、１０５を介して対向するフローティングゲート１０７ｃ６との間に生じる容量結合が占める割合を低減することができる。
【００５１】
このため、フローティングゲート１０７ｃ５、１０７ｃ６が絶縁膜１０３の上端部と同じ高さを有する場合よりも、フローティングゲート１０７ｃ５を含むメモリセルＭＣのしきい値電圧が、フローティングゲート１０７ｃ６内に蓄積された電荷量が変動により受ける影響を小さくすることができる。なお、フローティングゲート１０７ｃ５とアシストゲート１０２ｃ〜１０２ｅとの間で形成される容量の占める割合が大きくなっても、読出しの際にアシストゲート１０２ｃ〜１０２ｅに印加される電圧は、一定であるため、アシストゲート１０２ｃ〜１０２ｅとの間にできる容量が大きくなっても、しきい値電圧に変動は生じないものとなっている。このため、選択されたメモリセルＭＣ内に蓄積された情報を正確に読み出すことができる。
【００５２】
絶縁膜１１１は、たとえば、酸化シリコンから形成され、フローティングゲート１０７ｃ５〜１０７ｃ１０間の領域であってアシストゲート１０２ｃ〜１０２ｅが形成されていない不純物拡散層１０９ｃ〜１０９ｆ上に位置する半導体基板１００の主表面上に形成されている。
【００５３】
この絶縁膜１１１の上面からアシストゲート１０２ｃ〜１０２ｅの下面までの高さａ１３は、たとえば、４０ｎｍ程度とされている。
【００５４】
絶縁膜１１１の上面は、フローティングゲート１０７ｃ５〜１０７ｃ１０の側面上に位置しており、フローティングゲート１０７ｃ５〜１０７ｃ１０のうち、絶縁膜１１１より上方に位置する部分が、絶縁膜１１２を介してコントロールゲート１１７ｃと対向している。
【００５５】
このため、絶縁膜１１１の高さおよびフローティングゲート１０７ｃ５〜１０７ｃ１０の高さによって、コントロールゲート１１７とフローティングゲート１０７ｃ５〜１０７ｃ１０との対向面積が規定され、カップリング比が規定される。なお、本実施の形態１においては、カップリング比が、０．５８〜０．６２の範囲内、好ましくは０．６０となるように設定されている。
【００５６】
カップリング比が上記範囲より大きくなると、書込み動作の際に、選択されたメモリセルＭＣに隣接する非選択のメモリセルＭＣもＯＮとなり、この非選択のメモリセルＭＣにも書込みがなされるおそれがあるためである。
【００５７】
また、カップリング比が上記範囲より小さい場合には、書込み速度が低減され、書込み時間が長くなるためである。なお、この絶縁膜１１１により、コントロールゲート１１７ｃと半導体基板１００との間の絶縁が確保される。
【００５８】
この絶縁膜１１２の上面上には、コントロールゲート１１７ｃが形成されている。コントロールゲート１１７ｃは、たとえば、低抵抗な多結晶シリコンからなる導電膜１１７ｃ２と、導電膜１１７ｃ２より低抵抗なタングステンシリサイド（ＷＳｉx）等からなる導電膜１１７ｃ１とを備えている。なお、絶縁膜１１１の上面上に位置する絶縁膜１１２の上面から導電膜１１７ｃ２の上面までの距離Ｌ１が、１３０ｎｍ程度とされ、導電膜１１７ｃ１の半導体基板１００に対して垂直な方向の膜厚Ｌ２は、１００ｎｍ程度とされている。
【００５９】
ここで、コントロールゲート１１７ｃは、フローティングゲート１０７ｃ５〜１０７ｃ１０の上端部から絶縁膜１１１より上方に位置する側面上にわたって延在する。このため、コントロールゲート１１７ｃと、フローティングゲート１０７ｃ５〜１０７ｃ１０との対向面積が広く確保されており、たとえば、カップリング比は、たとえば、０．６程度とされている。
【００６０】
上記のように構成された不揮発性半導体記憶装置１０の書込み動作、読出し動作、消去動作について説明する。図３は、不揮発性半導体記憶装置１０の書込み動作を示す断面図である。図３に示すように、選択されたメモリセルＭＣ１、ＭＣ２のフローティングゲート１０７ｃ４、１０７ｃ８にデータを書き込む場合には、選択されたメモリセルＭＣ１、ＭＣ２が接続されたコントロールゲート１１７ｃに、たとえば、１６Ｖ程度の電圧を印加する。そして、図１において、非選択のコントロールゲート１１７ｃ、１１７ｂ、１１７ｄ、１１７ｅには、たとえば、−１Ｖ程度の電圧が印加される。選択されたメモリセルＭＣ１については、ソースとして機能する不純物拡散層１０９ｄに、たとえば、０Ｖ程度の電圧を印加して、そして、ドレインとして機能する不純物拡散層１０９ｅには、たとえば、４．５Ｖ程度の電圧を印加する。そして、ソースとして機能する不純物拡散層１０９ｄと、ドレインとして機能する不純物拡散層１０９ｅとの間に位置する半導体基板１００の主表面上に形成されたアシストゲート１０２ｄには、たとえば、０〜１Ｖ程度の電圧が印加され、アシストゲート１０２ｄ下に位置する半導体基板１００の主表面に反転層５０を形成する。
【００６１】
また、選択されたメモリセルＭＣ２については、ソースとして機能する不純物拡散層１０９ｂに、たとえば、０Ｖ程度の電圧が印加され、また、ドレインとして機能する不純物拡散層１０９ｅには、たとえば、４．５Ｖ程度の電圧が印加される。そして、ソースとして機能する不純物拡散層１０９ｂと、ドレインとして機能する不純物拡散層１０９ｃとの間に位置する半導体基板１００の主表面上に形成されたアシストゲート１０２ｂには、たとえば、０〜１Ｖ程度の電圧を印加して、アシストゲート１０２ｂ下に位置する半導体基板１００の主表面に反転層５０を形成する。
【００６２】
さらに、選択されたメモリセルＭＣ１と、メモリセルＭＣ２との間に位置する半導体基板１００の主表面上に形成されたアシストゲート１０２ｃには、たとえば、−１Ｖ程度の電圧が印加される。また、選択されたメモリセルＭＣ１、ＭＣ２と、他のメモリセルとの間に位置する半導体基板１００の主表面上に形成されたアシストゲート１０２ａ、１０２ｅには、たとえば、−１Ｖ程度の電圧が印加される。
【００６３】
このように、アシストゲート１０２ａ、１０２ｃ、１０２ｅ下に位置する半導体基板１００の主表面に反転層が形成されることを抑制して、不純物拡散層１０９ｂと、不純物拡散層１０９ｂに対して、不純物拡散層１０９ｃと反対側に位置する半導体基板１００の主表面に形成された不純物拡散層との間と、不純物拡散層１０９ｃと、不純物拡散層１０９ｄとの間と、不純物拡散層１０９ｅと不純物拡散層１０９ｆとの間でリーク電流が生じることを抑制している。このように、本実施の形態１に係る不揮発性半導体記憶装置１０は、１つのコントロールゲート１１７ｃ下に位置する複数のメモリセルを選択して書込み動作を行なうことができる。そして、選択されたメモリセルＭＣ１、ＭＣ２間と、選択されたメモリセルＭＣ１、ＭＣ２と非選択のメモリセルとの間のアイソレーションが図られている。
【００６４】
そして、アシストゲート１０２ｂ、１０２ｄ下に位置する半導体基板１００の主表面に形成された反転層５０は、データの書込みの際に、ホットエレクトロンを効率的に生成し
、選択されたメモリセルＭＣ１、ＭＣ２のフローティングゲート１０７ｃ８、１０７ｃ４に低いチャネル電流で高速にデータを書き込むことを補助するものである。すなわち、データ書込み動作に際して、半導体基板１００のうち、アシストゲート１０２ｄ下の領域と、フローティングゲート１０７ｃ８下に位置する領域との間および、アシストゲート１０２ｂ下の領域と、フローティングゲート１０７ｃ４下の領域との間で大きなポテンシャルドロップを生じさせて、チャネル横方向の電界を増大させ、効率的にホットエレクトロンを生成することができる。これにより、低いチャネル電流で高速書込みを行なうことができる。
【００６５】
また、フローティングゲート１０７ｃ４、１０７ｃ８は、多値のデータを記憶することができる。これは、フローティングゲート１０７ｃ４、１０７ｃ８への書込み時間を変えることで、フローティングゲート１０７ｃ４、１０７ｃ８内に蓄積される電荷量を変化させることにより行なうことができる。このため、メモリセルトランジスタは、何種類かのしきい値電圧を有し、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。これにより、図１に示すメモリセル領域１４０の縮小化を図ることができる。
【００６６】
図４は、読出し動作の際における不揮発性半導体記憶装置１０の断面図である。この図４に示されるように、選択されたメモリセルＭＣ３のフローティングゲート１０７ｃ７内のデータを読み出すには、不純物拡散層１０９ｄには、０Ｖ程度の電圧が印加される。また、アシストゲート１０２ｄには、４．５Ｖ程度の電圧が印加され、アシストゲート１０２ｄ下の半導体基板１００の主表面側には、反転層５０が形成される。そして、形成された反転層５０には、１Ｖ程度の電圧が印加される。さらに、選択されたフローティングゲート１０７ｃ７上に形成されたコントロールゲート１１７ｃには、２Ｖ〜５Ｖ程度の電圧が印加される。ここで、選択されたフローティングゲート１０７ｃ７内に蓄積された電荷量により、しきい値電圧が変化するため、不純物拡散層１０９ｄと反転層５０との間を流れる電流の状況でフローティングゲート１０７ｃ７内のデータを判断することができる。なお、非選択のアシストゲート１０２ｃおよび１０２ｅには、たとえば、−１Ｖ程度の電圧を印加して、反転層が形成されないようにしてアイソレーションを行なう。また、非選択のコントロールゲート１１７ｃ、１１７ｂ、１１７ｄ、１１７ｅには、たとえば、−１Ｖ程度の負の電圧を印加する。
【００６７】
選択されたメモリセルＭＣ３のフローティングゲート１０７ｃ７において、反転層５０から不純物拡散層１０９ｄに向けて読み出し電流が流れる。読出し電流は、電源供給部から反転層５０内を通電する。そして、読出し電流は、２Ｖ〜５Ｖ程度の電圧が印加されたコントロールゲート１１７ｃ下において、対向配置された不純物拡散層１０９ｄに向けて流れる。ここで、不純物拡散層１０９ｄは、反転層５０より電気的な抵抗が低いものとされている。具体的には、反転層５０は、３〜４ＭΩ程度とされており、不純物拡散層１０９ｄの抵抗は、７００ＫΩ以上８００ＫΩ以下程度とされている。
【００６８】
このように、不純物拡散層１０９ｄの抵抗は低いため、不純物拡散層１０９ｄのうち、図１に示すコンタクト部１１９側の電圧と、選択されたメモリセルＭＣ３における電圧との差は小さく抑えられている。すなわち、図１において、不純物拡散層１０９ａ〜１０９ｈ内の電圧は、コンタクト部１１９側の端部から他方の端部にわたって、略均一に分布する。このため、いずれのメモリセルＭＣが選択されたとしても、選択されたメモリセルＭＣのソースの電圧にばらつきが生じ難くなっている。
【００６９】
図５は、不揮発性半導体記憶装置１０の消去動作を示す断面図である。この図５に示されるように、データ消去時は、選択されたコントロールゲート１１７ｃにたとえば、−１７Ｖ程度の負電圧を印加すると共に、半導体基板１００および不純物拡散層１０９ｃ、１０９ｄ、１０９ｅ、１０９ｆには、０Ｖを印加する。これにより、フローティングゲート１０７ｃ５〜１０７ｃ１０内に蓄積された電荷を絶縁膜１０６を介して、半導体基板１００に放出し、複数のフローティングゲート１０７ｃ５〜１０７ｃ１０のデータを一括消去する。
【００７０】
次に、本実施の形態１に係る不揮発性半導体記憶装置１０の製造方法について説明する。図６は、不揮発性半導体記憶装置１０の製造工程の第１工程を示す断面図である。この図６および図１において、半導体基板１００は、たとえば、Ｐ型のシリコン（Ｓｉ）単結晶からなり、この半導体基板１００の主表面上に、溝型の分離領域１３１を形成すると共に、活性領域１３０を形成する。これにより、活性領域１３０として、メモリセル領域１４０の中央部に位置する半導体基板１００の主表面に形成された活性領域１３５と、帯状の活性領域１３２、１３３ａ、１３３ｂとが形成される。そして、半導体基板１００の主表面上に、酸化シリコン等から形成される絶縁膜１０１を、たとえば５ｎｍ程度の厚さとなるように、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。
【００７１】
そして、通常のイオン注入法等により、半導体基板１００のメモリセル領域１４０となる領域に、たとえば、リン（Ｐ）を選択的に導入することで、ｎ型の埋込領域を形成した後、通常のイオン注入法等により、半導体基板１００のメモリセル領域１４０および周辺回路領域１４１となる領域に、たとえば、ホウ素（Ｂ）を選択的に導入することで、Ｐ型のウエル領域を形成する。これにより、図１に示すアシストゲート１０２ａ〜１０２ｇ下の半導体基板１００の主表面上にＰ型の不純物領域が形成される。
【００７２】
そして、絶縁膜１０１の上面上に、たとえば、低抵抗な多結晶シリコンからなる導電膜１０２を、たとえば、５０ｎｍ〜７０ｎｍ程度の厚さとなるように、ＣＶＤ（Chemical Vapor Deposition）法等により堆積する。そして、この導電膜１０２の上面上に、たとえば、酸化シリコン等からなる絶縁膜１０３を、たとえば、１５０ｎｍ程度の厚さとなるように、堆積する。続いて、この絶縁膜１０３の上面上に窒化シリコンからなる絶縁膜１０４を、たとえば、７０ｎｍ〜８０ｎｍ程度の厚さとなるように堆積する。そして、この絶縁膜１０４の上面上にレジストパターンを形成し、絶縁膜１０４と、絶縁膜１０３と、導電膜１０２にパターニングを施し、アシストゲート１０２ｃ〜１０２ｅを形成する。なお、アシストゲート１０２ｃ〜１０２ｅの上面上には、絶縁膜１０３が残留し、この絶縁膜１０３の上面上には、絶縁膜１０４が残留する。
【００７３】
図７は、不揮発性半導体記憶装置１０の製造工程の第２工程を示す断面図である。この図７において、アシストゲート１０２ｃ〜１０２ｅと、絶縁膜１０３と、絶縁膜１０４を覆うように、たとえば、シリコン酸化膜から形成された絶縁膜１０５を堆積する。そして、絶縁膜１０５にドライエッチングを施して、アシストゲート１０２ｃ〜１０２ｅ、絶縁膜１０３および絶縁膜１０４の側面上にサイドウォール状の絶縁膜１０５を形成する。これにより、アシストゲート１０２ｃ〜１０２ｅは、絶縁膜１０５、１０３によって覆われる。
【００７４】
そして、サイドウォール状の絶縁膜１０５は、半導体基板１００の主表面と平行な方向の幅ａ１０が、８０ｎｍ以上１００ｎｍ以下程度となるように形成されている。このようなサイドウォール状の絶縁膜１０５を形成する際には、形成されたサイドウォール状の絶縁膜１０５間に位置する絶縁膜１０１も同時にエッチングして、サイドウォール状の絶縁膜１０５間に位置する半導体基板１００の主表面を露出する。
【００７５】
図８は、不揮発性半導体記憶装置１０の製造工程の第３工程を示す断面図である。この図８に示されるように、サイドウォール状の絶縁膜１０５にウエットエッチングを施して、半導体基板１００の主表面と平行な方向の幅ａ１０が狭められたサイドウォール状の絶縁膜１０５を形成する。このウエットエッチングが施された絶縁膜１０５の幅ａ１０は、たとえば、２０ｎｍ〜３０ｎｍ程度とされている。この際、絶縁膜１０５下に位置していた絶縁膜１０１もウエットエッチングにより除去する。これにより、絶縁膜１０５下に位置していた半導体基板１００の主表面の一部である領域１２２が露出する。
【００７６】
ここで、この露出した領域１２２が位置する半導体基板１００の主表面は、上記第２工程においてドライエッチングを施す際には、絶縁膜１０５下に位置しており、エッチングダメージを受けないものとなっている。そして、ウエットエッチングにより、領域１２２が位置する半導体基板１００の主表面を露出することとしているので、この領域１２２が位置する半導体基板１００の主表面は、ドライエッチングによるダメージを受けることがない。このため、領域１２２における半導体基板１００の主表面には、凹部等が形成され難く、平坦面とされている。また、領域１２２における半導体基板１００の主表面では、界面の結晶方位が、１−０−０と略均一となっており、界面準位密度が低くなっている。
【００７７】
図９は、不揮発性半導体記憶装置１０の製造工程の第４工程を示す断面図である。この図９に示すように、まず、サイドウォール状の絶縁膜１０５間に位置する半導体基板１００の主表面上に絶縁膜１０６を形成する。この絶縁膜１０６の厚さは、たとえば、１０ｎｍ程度とされ、アシストゲート１０２ｃ〜１０２ｅ下に形成された絶縁膜１０１より厚く形成される。ここで、領域１２２が位置する半導体基板１００の主表面上に絶縁膜１０６が成長する際に、主表面が平坦面であるため、絶縁膜１０６の厚さが均一となるように成長する。このため、領域１２２の主表面上に位置する絶縁膜１０６の膜厚は略均一となり、また、所望の膜厚に設定しやすいものとなっている。
【００７８】
続いて、この絶縁膜１０６の上面上と、サイドウォール状の絶縁膜１０５の側面上と、絶縁膜１０４の上面上および側面上を覆うように、たとえば、低抵抗な多結晶シリコンからなる導電膜１０７ＡをＣＶＤ法等により堆積する。ここで、絶縁膜１０６の上面上に堆積された導電膜１０７Ａは、半導体基板１００の主表面に対して垂直な方向の厚さが、２０ｎｍ以上４０ｎｍ以下となるように形成する。このように、導電膜１０７Ａを薄膜状に
形成すると、導電膜１０７Ａは、絶縁膜１０５の側面上において、半導体基板１００の主表面側から、絶縁膜１０５の上端部側にわたって、半導体基板１００の主表面に対して平行な方向の幅が略均一に形成される。
【００７９】
図１０は、不揮発性半導体記憶装置１０の製造工程の第５工程を示す断面図である。この図１０に示すように、図９に示す導電膜１０７Ａにエッチングを施して、サイドウォール状の導電膜１０７Ｂを形成する。上記第４工程において、堆積する導電膜１０７Ａの膜厚を調整することにより、形成されるフローティングゲート１０７ｃ５〜１０７ｃ１０の幅ａ４を調整することができる。すなわち、導電膜１０７Ａの膜厚を薄く形成することにより、フローティングゲート１０７ｃ５〜１０７ｃ１０の微細化を図ることができ、図１に示すメモリセル領域１４０の縮小化を図ることができる。サイドウォール状の導電膜１０７Ｂの半導体基板１００と平行な方向の幅ａ１１は、たとえば、３５ｎｍ程度とされている。
【００８０】
図１１は、不揮発性半導体記憶装置１０の製造工程の第６工程を示す断面図であり、図１２は、第７工程を示す断面図である。この図１１に示されるように、サイドウォール状の導電膜１０７Ｂの上面および、導電膜１０７Ｂ間に位置する絶縁膜１０６上を覆うように、酸化シリコン等からなる絶縁膜（保護膜）１０８をＣＶＤ法により堆積する。そして、図１２に示すように、絶縁膜１０８にドライエッチングを施して、導電膜１０７Ｂの側面上にサイドウォール状の絶縁膜１０８を残す。
【００８１】
このドライエッチングを施す際には、サイドウォール状の絶縁膜１０８間に位置する領域に形成された絶縁膜１０６も除去して、サイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面を露出する。
【００８２】
図１３は、不揮発性半導体記憶装置１０の製造工程の第８工程を示す断面図である。この図１３に示すように、サイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面上から主表面に対して垂直な方向に不純物を注入する。この際、たとえば、ヒ素（Ａｓ）を１０（ｋｅＶ），１．０×１０１４（ｃｍ−２）の条件の下注入し、また、ホウ素（Ｂ）を１５（ｋｅＶ），１．０×１０１３（ｃｍ−２）の条件の下注入して、熱拡散させて不純物拡散層１０９ｃ〜１０９ｆを形成する。
【００８３】
図１４は、不揮発性半導体記憶装置１０の製造工程の第９工程を示す断面図である。この図１４に示されるように、導電膜１０７Ｂの側面上に形成された絶縁膜１０８およびサイドウォール状の導電膜１０７Ｂ間に位置する半導体基板１００の主表面に形成された絶縁膜１０６をウエットエッチングにより除去する。この結果、導電膜１０７間に位置する半導体基板１００の主表面は露出される。そして、サイドウォール状の導電膜１０７Ｂ間に位置する半導体基板１００の主表面上に形成された絶縁膜１０６をウエットエッチングにより除去して、導電膜１０７Ｂ間に位置する半導体基板１００の主表面を露出する。そして、導電膜１０７Ｂ下に位置する半導体基板１００の主表面上に、絶縁膜１０６が残る。なお、不揮発性半導体記憶装置１０の製造工程の第９工程は省略しても、省略しない場合と同等の形状を得ることが可能である。
【００８４】
図１５は、不揮発性半導体記憶装置１０の製造工程の第１０工程を示す断面図である。導電膜１０７Ｂおよび絶縁膜１０４を覆うように、たとえば、酸化シリコンからなる絶縁膜１１１を、たとえば、ＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積する。そして、たとえば、Ｎ２雰囲気中にて、８５０℃の下、３０秒程度焼きしめる。なお、ＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積する場合に限れれず、他の手法により、酸化シリコン膜を形成して、絶縁膜１１１を形成してもよい。
【００８５】
図１６は、不揮発性半導体記憶装置１０の製造工程の第１１工程を示す断面図であり、図１７は第１２工程を示す断面図である。図１６に示すように、絶縁膜１０４をストッパとして、絶縁膜１１１に化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施して、絶縁膜１１１の表面を平坦化する。これにより、サイドウォール状の導電膜１０７Ｂ間に絶縁膜１１１が残る。
【００８６】
図１７に示されるように、導電膜１０７Ｂは、絶縁膜１０５の上端部近傍にて、不純物拡散層１０９ｃ〜１０９ｆ側の側面が、アシストゲート１０２ｃ〜１０２ｅに向けて湾曲する肩部１０７Ｄを有している。
【００８７】
そして、絶縁膜１１１に等方性エッチングを施して、絶縁膜１１１の上面が、導電膜１０７Ｂの肩部１０７Ｄに位置するようにする。これにより、絶縁膜１０５より上方に位置する導電膜１０７Ｂが外方に露出される。
【００８８】
図１８は、不揮発性半導体記憶装置１０の製造工程の第１３工程を示す断面図である。この図１８に示されるように、等方性エッチングを施して、外方に露出した導電膜１０７Ｂの上端部を除去する。
【００８９】
この際、絶縁膜１１１の上端面は、略平坦面状とされている。このため、外方に露出する導電膜１０７Ｂの上端部に等方性エッチングを施すと、導電膜１０７Ｂの上端部が平坦化される。
【００９０】
なお、導電膜１０７Ｂの上端部は、僅かに傾斜したり、湾曲したりしているが、たとえば、導電膜１０７Ｂの半導体基板１００の主表面に対する傾斜角度は、図１８における絶縁膜１０５の上端部の傾斜角度と同等または、小さくなっている。また、導電膜１０７Ｂの曲率半径は、絶縁膜１０５の上端部の曲率半径より大きくなるように形成され、略滑らかな平坦面とされている。
【００９１】
なお、上記導電膜１０７Ｂの傾斜角度や曲率半径は、導電膜１０７Ｂに施すエッチング時間によって調整することができ、たとえば、６０ｓｅｃ程度施すのが好ましい。そして、導電膜１０７Ｂの上端部が除去されることにより、絶縁膜１０５の上端部側が外方に露出される。
【００９２】
図１９は、不揮発性半導体記憶装置１０の第１４工程を示す断面図である。この図１９に示されるように、絶縁膜１１１および絶縁膜１０５にドライエッチングを施して、絶縁膜１１１の高さが、７０ｎｍ程度となるようにする。この際、絶縁膜１０５の上端部もエッチングされ、絶縁膜１０５の上端部が、導電膜１０７Ｂの上端部より下方に位置すると共に、導電膜１０７Ｂの上端部が、絶縁膜１０５の上端部から上方に向けて突出する。
【００９３】
図２０は、不揮発性半導体記憶装置１０の第１５工程を示す断面図である。この図２０に示されるように、まず、図１９に示す絶縁膜１０４にドライエッチングを施して除去する。この際、絶縁膜１１１、１０５および導電膜１０７Ｂもエッチングされる。そして、絶縁膜１１１は、３０ｎｍ程度エッチングされ、厚さが、５０ｎｍ程度となる。導電膜１０７Ｂの高さは、たとえば、１３０ｎｍ程度となり、絶縁膜１０５も、導電膜１０７Ｂの高さと略一致する。
【００９４】
ここで、導電膜１０７Ｂの上端部は、前工程において、予め平坦化されている。このため、この第１５工程後においても、導電膜１０７Ｂの上端面は、絶縁膜１０５より平坦なものとされている。
【００９５】
そして、図２に示されるように、導電膜１０７Ｂおよび絶縁膜１０５、１０３、１１１の上面を覆うように、絶縁膜１１２を堆積する。そして、この絶縁膜１１２の上面上に、導電膜１１７ｃ２、１１７ｃ１を順次積層する。
【００９６】
この際、絶縁膜１０５の上端部は、絶縁膜１０３より低いため、アシストゲート１０２ｃ〜１０２ｅ間に形成された凹部のアスペクト比が低減されている。
【００９７】
このため、導電膜１１７ｃ１、１１７ｃ２を堆積した際に、導電膜１１７ｃ１、１１７ｃ２の上面に過大な凹みや膨らみが生じることを抑制することができる。その後、この導電膜１１７ｃ１、１１７ｃ２にパターニングを施して、コントロールゲート１１７ｃを形成する。この際、導電膜１１７ｃ１、１１７ｃ２の上面が凹みや膨らみが生じることが抑制されているので、導電膜１１７ｃ１、１１７ｃ２を良好にエッチングすることができる。しかる後に、形成されたコントロールゲート１１７ｃをマスクとして、絶縁膜１１２および導電膜１０７Ｂにパターニングを施して、フローティングゲート１０７ｃ５〜１０７ｃ１０を形成する。
【００９８】
ここで、導電膜１０７Ｂの上端面は、半導体基板１００の主表面に対して略平行な平坦面とされている。このため、導電膜１０７Ｂの上面と半導体基板１００の主表面とが成す角度が大きい場合よりも、導電膜１０７Ｂの上面が半導体基板１００の主表面に対して略平行に形成された場合の方が、絶縁膜１１２の半導体基板１００の主表面に対して垂直な方向の厚みを薄くすることができる。
【００９９】
このように、導電膜１０７Ｂの上面に形成された絶縁膜１１２の厚みを薄くすることにより、僅かに絶縁膜１１２にエッチングを施すことで、導電膜１０７Ｂの上面を露出させることができる。これにより、シリコン酸化膜のエッチング時間を短くすることができるので、たとえば、絶縁膜１１１が過大にエッチングされることを抑制することができ、不純物拡散層１０９ｃ〜１０９ｆとコントロールゲート１１７ｃとが短絡することを抑制することができる。このようにして、本実施の形態１に係る不揮発性半導体記憶装置１０を製造することができる。
【０１００】
（実施の形態２）
図２１から図２７を用いて、本実施の形態２に係る不揮発性半導体記憶装置１０について説明する。なお、上記図１から図２０に示された構成を同一の構成については、同一の符号を付してその説明を省略する。
【０１０１】
図２１は、本実施の形態２に係る不揮発性半導体記憶装置１０の断面図である。この図２１に示されるように、アシストゲート１０２ｃ〜１０２ｅは、アシストゲート１０２ｃ〜１０２ｅの上面上に形成された絶縁膜１０３と、アシストゲート１０２ｃ〜１０２ｅの側面上に形成された半導体基板１００の主表面とを備えている。
【０１０２】
絶縁膜１０５の上端部は絶縁膜１０３と略一致している。そして、フローティングゲート１０７ｃ５〜１０７ｃ１０は、絶縁膜１０５と隣り合う半導体基板１００の主表面上に形成されており、フローティングゲート１０７ｃ５〜１０７ｃ１０の上端部は、絶縁膜１０５の側面上に位置している。
【０１０３】
そして、絶縁膜１１２は、絶縁膜１０３の上面から絶縁膜１０５の上面にわたって延在しており、絶縁膜１０５の上面から垂下して、絶縁膜１０５の側面に達している。そして、フローティングゲート１０７ｃ５〜１０７ｃ１０の上面を覆うように形成されている。
【０１０４】
なお、本実施の形態２に係る不揮発性半導体記憶装置１０においても、フローティングゲート１０７ｃ５〜１０７ｃ１０のうち、アシストゲート１０２ｃ〜１０２ｅと対向する部分の高さは、アシストゲート１０２ｃ〜１０２ｅと対向しない部分の高さよりも高くなるように形成されている。
【０１０５】
このため、読出し動作において、選択されたメモリセルＭＣのフローティングゲート１０７ｃ５〜１０７ｃ１０に対してアシストゲート１０２ｃ〜１０２ｆを介して対向するフローティングゲート１０７ｃ５〜１０７ｃ１０内の電荷量の変動による影響を低減することができる。
【０１０６】
なお、上記構成以外の構成は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に構成されている。
【０１０７】
図２２から図２７を用いて、本実施の形態２に係る不揮発性半導体記憶装置１０の製造方法について説明する。
【０１０８】
図２２は、上記実施の形態１に係る不揮発性半導体記憶装置１０の第１１工程後の工程を示す断面図である。この図２２に示されるように、絶縁膜１１１にドライエッチングを施して、絶縁膜１１１の厚さが、４０ｎｍ程度となるようにする。
【０１０９】
図２３は、図２２に示された不揮発性半導体記憶装置１０の製造工程後の製造工程を示す断面図である。この図２３に示されるように、たとえば、絶縁膜１０３、１０４、１０５および導電膜１０７Ｂを覆うと共に、導電膜１０７Ｂ間に位置する半導体基板１００を覆うように反射防止膜（ＢＡＲＣ： Bottom Anti-Reflection Coating ）１５０を堆積する。図２４は、図２３に示された不揮発性半導体記憶装置１０の製造工程後の製造工程を示す断面図である。
【０１１０】
この図２４に示されるように、反射防止膜１５０にエッチングを施して、導電膜１０７Ｂの上面を導電膜１０７Ｂの肩部１０７Ｄに位置させる。この際、反射防止膜１５０の上面は、略平坦面状に形成される。そして、導電膜１０７Ｂのうち、肩部１０７Ｄより上方に位置する部分が外方に露出する。
【０１１１】
図２５は、図２４に示された不揮発性半導体記憶装置１０の製造工程後の製造工程を示す断面図である。
【０１１２】
この図２５に示されるように、図２４に示す絶縁膜１０４をエッチングにより除去する。この際、絶縁膜１０３、１０５の上端部は、反射防止膜１５０の上面より上方に位置している。そして、反射防止膜１５０より上方に位置する導電膜１０７Ｂの上端部もエッチングされ、導電膜１０７Ｂの上端部は、絶縁膜１０５の上端部に位置しており、下方に向かうに従って、幅が厚くなるように傾斜する。すなわち、導電膜１０７Ｂの上端部は、半導体基板１００の主表面に対して交差するように傾斜する。
【０１１３】
図２６は、図２５に示された不揮発性半導体記憶装置１０の製造工程後の製造工程を示す断面図である。
【０１１４】
この図２６に示されるように、反射防止膜１５０をマスクとして、導電膜１０７Ｂに等方性エッチングを施す。これにより、反射防止膜１５０より上方に位置する導電膜１０７Ｂの上端部が平坦化される。具体的には、導電膜１０７Ｂの上面と半導体基板１００の主表面とが成す角度は、絶縁膜１０５の上面と半導体基板１００の主表面とが成す角度より小さくなっている。さらには、導電膜１０７Ｂの上面の曲率半径は、絶縁膜１０５の上面の曲率半径より大きく、略滑らかな平坦面とされる。
【０１１５】
また、導電膜１０７Ｂの上端部は、絶縁膜１０５の上端部より下方に位置し、絶縁膜１０５の側面上に位置する。そして、導電膜１０７Ｂのうち、アシストゲート１０２ｃ〜１０２ｆより上方に位置する部分の高さは、アシストゲート１０２ｃの上面より下方に位置する部分の高さより低くなっている。このため、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に、正確な読出しを行うことができる。
【０１１６】
図２７は、図２６に示す工程後の工程を示す断面図である。この図２７に示されるように、反射防止膜１５０を除去して、絶縁膜１１１を露出させる。ここで、絶縁膜１１１は、上記反射防止膜１５０をエッチングして、反射防止膜１５０の上面を低くする工程と、絶縁膜１０４を除去する工程と、導電膜１０７Ｂの上面を平坦化する工程とにわたって、反射防止膜１５０によって保護されている。このため、絶縁膜１１１の厚みを所望の厚みに設定しやすく、不純物拡散層１０９ｃ〜１０９ｆと形成されるコントロールゲート１１７ｃとが短絡することを防止することができる。
【０１１７】
そして、図２１に示すように、導電膜１０７Ｂおよび絶縁膜１０３、１０５、１１１の上面を覆うような絶縁膜１１２を形成し、この絶縁膜１１２の上面上に、導電膜１１７ｃ１、１１７ｃ２を順次堆積する。その後、導電膜１１７ｃ１、１１７ｃ２をパターニングして、コントロールゲート１１７ｃを形成し、このコントロールゲート１１７ｃをマスクとして、導電膜１０７Ｂおよび絶縁膜１１２をパターニングして、フローティングゲート１０７ｃ５〜１０７ｃ１０を形成する。このようにして、本実施の形態２に係る不揮発性半導体記憶装置１０を製造することができる。
【０１１８】
なお、本実施の形態２においても、導電膜１０７Ｂの上面は、略半導体基板１００の主表面に対して平行な平坦面とされているので、上記実施の形態１に係る不揮発性半導体記憶装置１０の製造工程と同様の作用・効果を得ることができる。
【０１１９】
（実施の形態３）
図２８から図３３を用いて、本実施の形態３に係る不揮発性半導体記憶装置１０およびその製造方法について説明する。なお、上記図１から図２７に示された構成と同一の構成については、同一の符号を付してその説明を省略する。
【０１２０】
図２８は、本実施の形態３に係る不揮発性半導体記憶装置１０の断面図である。この図２８に示されるように、不揮発性半導体記憶装置１０は、アシストゲート１０２ｃ〜１０２ｅを覆う絶縁膜１０３、１０５を備えている。
【０１２１】
そして、フローティングゲート１０７ｃ５〜１０７ｃ１０の上端部が、絶縁膜１０５の側面上に位置している。このフローティングゲート１０７ｃ５〜１０７ｃ１０においても、アシストゲート１０２ｃ〜１０２ｅと対向する部分の高さは、アシストゲート１０２ｃ〜１０２ｅと対向していない部分の高さの合計より大きくなっている。このため、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に、正確な読出しを行うことができる。
【０１２２】
図２９から図３３を用いて、本実施の形態３に係る不揮発性半導体記憶装置１０の製造方法について説明する。
【０１２３】
図２９は、図１６に示す実施の形態１に係る不揮発性半導体記憶装置１０の第１１工程後の工程を示す断面図である。
【０１２４】
この図２９に示されるように、絶縁膜１１１をエッチングして、半導体基板１００の主表面に対して垂直な方向の厚さを４０ｎｍ程度にする。
【０１２５】
図３０は、図２９に示す不揮発性半導体記憶装置１０の製造工程後の製造工程を示す断面図である。この図３０に示すように、絶縁膜１０４、１１１および導電膜１０７Ｂの上面を覆うように、シリコン窒化膜からなる絶縁膜１６０を堆積する。
【０１２６】
そして、図３１に示すように、絶縁膜１６０にエッチングを施して、導電膜１０７Ｂの側面上に、絶縁膜１６０を残す。残留した絶縁膜１６０の上端部は、導電膜１０７Ｂの肩部１０７Ｄに位置しており、この肩部１０７Ｄより上方に位置する導電膜１０７Ｂが外方に露出する。
【０１２７】
その後、図３２に示されるように、絶縁膜１６０をマスクとして、導電膜１０７Ｂに等方性エッチングを施して、導電膜１０７Ｂの上端部を平坦化する。そして、図３３に示されるように、絶縁膜１０４、１６０にウエットエッチングを施して、絶縁膜１０４、１６０を除去する。
【０１２８】
そして、図２８において、絶縁膜１０４、１０５、１１１の上面を覆うと共に、導電膜１０７Ｂの表面を覆うように絶縁膜１１２を形成する。この際、絶縁膜１１２は、絶縁膜１０４、１０５の上面を覆うと共に、絶縁膜１０５の側面上を経由して、導電膜１０７Ｂの上面上に達するように形成される。この絶縁膜１１２の上面上に、導電膜１１７ｃ１、１１７ｃ２を堆積し、この導電膜１１７ｃ１、１１７ｃ２にパターニングを施してコントロールゲート１１７ｃを形成する。しかる後に、このコントロールゲート１１７ｃをマスクとして、導電膜１０７Ｂおよび絶縁膜１１２にパターニングを施して、フローティングゲート１０７ｃ５〜１０７ｃ１０を形成する。このようにして、本実施の形態３に係る不揮発性半導体記憶装置１０を製造することができる。
【０１２９】
（実施の形態４）
図３４から図３８を用いて、本実施の形態４に係る不揮発性半導体記憶装置１０およびその製造方法を説明する。なお、上記図１から図３３に示された構成と同一の構成については、同一の符号を付してその説明を省略する。
【０１３０】
図３４は、本実施の形態４に係る不揮発性半導体記憶装置１０の断面図である。この図３４に示されるように絶縁膜１０３の上面と、絶縁膜１０５と、フローティングゲート１０７ｃ５〜１０７ｃ１０との上面が略一致するように形成されている。
【０１３１】
絶縁膜１０３の半導体基板１００の主表面に対して垂直な方向の厚さａ３０は、８０ｎｍ程度とされており、絶縁膜１０５の半導体基板１００の主表面に対して垂直な方向の厚さａ３１は、１４０ｎｍ程度とされている。さらに、フローティングゲート１０７ｃ５〜１０７ｃ１０の半導体基板１００の主表面に対して垂直な方向の厚さａ３１は、１３０ｎｍ程度とされている。
【０１３２】
そして、本実施の形態４に係る不揮発性半導体記憶装置１０においても、フローティングゲート１０７ｃ５〜１０７ｃ１０のうち、アシストゲート１０２ｃ〜１０２ｅと対向する部分の高さは、アシストゲート１０２ｃ〜１０２ｅより上方に位置する部分の高さより高くなっている。これにより、本実施の形態４に係る不揮発性半導体記憶装置１０も、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に、正確な読出しを行うことができる。
【０１３３】
図３５から図３８を用いて、本実施の形態４に係る不揮発性半導体記憶装置１０の製造方法について説明する。
【０１３４】
図３５は、図１５に示す実施の形態１に係る不揮発性半導体記憶装置１０の第１０工程後の製造工程を示す断面図である。この図３５に示されるように、絶縁膜１１１にエッチングを施して、絶縁膜１１１の上面が、導電膜１０７Ｂの肩部１０７Ｄに位置するようにする。これにより、肩部１０７Ｄより上方に位置する導電膜１０７Ｂが外方に露出する。
【０１３５】
図３６は、図３５に示す不揮発性半導体記憶装置１０の製造工程後の製造工程を示す断面図である。この図３６に示されるように、図３５に示すシリコン窒化膜からなる絶縁膜１０４を除去すると共に、絶縁膜１１１をマスクとして、外方に露出する導電膜１０７Ｂの上端部をエッチングする。
【０１３６】
これにより、絶縁膜１１１の上面は、絶縁膜１０５の上端部より下方に位置しており、半導体基板１００に対して略平行となるような平坦面状となる。その一方で、絶縁膜１０７Ｂの上端部は、絶縁膜１０５の側面上に位置し、下方に向かうに従って、幅が大きくなるように傾斜する傾斜面となる。
【０１３７】
図３７は、図３６に示された不揮発性半導体記憶装置１０の製造工程後の製造工程を示す断面図である。この図３７に示されるように、導電膜１０７Ｂ間の溝部に埋め込まれた絶縁膜１１１をマスクとして、絶縁膜１１１より上方に位置する導電膜１０７Ｂに等方性エッチングを施す。これにより、導電膜１０７Ｂの上端部が平坦化され、半導体基板１００の主表面に対して略平行となる。
【０１３８】
図３８は、図３７に示された不揮発性半導体記憶装置１０の製造工程後の製造工程を示す断面図である。この図３８に示されるように、絶縁膜１１１の半導体基板１００の主表面に対して垂直な方向の厚さが、たとえば、４０ｎｍ程度となるように、絶縁膜１１１および絶縁膜１０３、１０５にエッチングを施す。
【０１３９】
これにより、絶縁膜１０３および絶縁膜１０５の上端部が、導電膜１０７Ｂの上端部に近づく。さらに、絶縁膜１０５、１０３の高さが低減されることで、導電膜１０７Ｂ間に位置する溝のアスペクト比を低減することができる。
【０１４０】
そして、図３４に示されるように、絶縁膜１０３、１０５、１１１および導電膜１０７Ｂを覆うように絶縁膜１１２を形成する。さらに、この絶縁膜１１２の上面上に、導電膜１１７ｃ２、１１７ｃ１を順次堆積する。
【０１４１】
ここで、絶縁膜１０３、１０５および導電膜１０７Ｂの高さが低減されているので、導電膜１０７Ｂ間の溝部のアスペクト比が低減されており、導電膜１１７ｃ２、１１７ｃ１を堆積する際に、導電膜１１７ｃ２に凹みや膨らみが生じることを抑制することができ、略平坦状に導電膜１１７ｃ２、１１７ｃ１を堆積することができる。そして、この導電膜１１７ｃ２、１１７ｃ１にパターニングを施して、コントロールゲート１１７を形成する。その後、コントロールゲート１１７をマスクとして、導電膜１０７Ｂおよび絶縁膜１１２にパターニングを施して、フローティングゲート１０７ｃ５〜１０７ｃ１０を形成する。このようにして、本実施の形態４に係る不揮発性半導体記憶装置１０を製造することができる。
【０１４２】
（実施の形態５）
図３９および図４０を用いて、本実施の形態５に係る不揮発性半導体記憶装置１０およびその製造方法について説明する。なお、上記図１から図３８に示された構成と同一の構成については、同一の符号を付してその説明を省略する。
【０１４３】
図３９は、本実施の形態５に係る不揮発性半導体記憶装置１０の断面図である。この図３９に示されるように、アシストゲート１０２ｃ〜１０２ｅは、絶縁膜１０５と絶縁膜１０３とによって覆われている。アシストゲート１０２ｃ〜１０２ｅの上面上に形成された絶縁膜１０５の高さは、たとえば、８０ｎｍ程度とされている。
【０１４４】
そして、アシストゲート１０２ｃ〜１０２ｅの側面上に形成された絶縁膜１０５の厚さａ３７は、たとえば、１４０ｎｍ程度とされており、絶縁膜１０５の上面と絶縁膜１０３の上面とが略一致している。
【０１４５】
フローティングゲート１０７ｃ５〜１０７ｃ１０の半導体基板１００の主表面に対して垂直な方向の高さａ３５は、たとえば、２００ｎｍ以上１８０ｎｍ以下とされている。そして、フローティングゲート１０７ｃ５〜１０７ｃ１０は、絶縁膜１０５および絶縁膜１０３の上面より上方に突出した、突出部１７０を有している。
【０１４６】
この突出部１７０は、コントロールゲート１１７ｃ内に入り込んでいる。この突出部１７０は、絶縁膜１０５の上面から、たとえば、６０ｎｍ程度上方に突出するように形成されている。
【０１４７】
このため、絶縁膜１０５、１０３上に位置する突出部１７０間にコントロールゲート１１７ｃが入り込んでいる。
【０１４８】
このため、コントロールゲート１１７と、フローティングゲート１０７ｃ５〜１０７ｃ１０との間のカップリング比を確保することができる。これにより、書込み速度の向上を図ることができる。
【０１４９】
アシストゲート１０２ｃ〜１０２ｅの一方の側面上に形成されたフローティングゲート１０７ｃ５〜１０７ｃ１０のうち、コントロールゲート１１７ｃまたはアシストゲート１０２ｃ〜１０２ｅの側面上と対向する部分の半導体基板１００の主表面に対して垂直な方向の高さは、１３０ｎｍ程度とされている。
【０１５０】
その一方で、アシストゲート１０２ｃ〜１０２ｅの両側面上に形成されたフローティングゲート１０７ｃ５〜１０７ｃ１０同士が、アシストゲート１０２ｃ〜１０２ｅとコントロールゲート１１７との間に位置する絶縁膜１０３および絶縁膜１０５を介して対向する部分の半導体基板１００の主表面に対して垂直な方向の高さは、８０ｎｍ程度とされている。
【０１５１】
すなわち、本実施の形態５においても、フローティングゲート１０７ｃ５〜１０７ｃ１０のうち、フローティングゲート１０７ｃ５〜１０７ｃ１０同士が対向する部分の高さよりも、読出しの際に、一定の電位がかかるコントロールゲート１１７ｃおよびアシストゲート１０２ｃ〜１０２ｅと対向する部分の高さの方が高くなっている。
【０１５２】
このため、本実施の形態５に係る不揮発性半導体記憶装置１０においても、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に、正確な読出しを行うことができる。なお、コントロールゲート１１７ｃとの間にできる容量が大きくなっても、読出し動作の際に、コントロールゲート１１７ｃに印加される電圧が一定であるため、選択されたメモリセルＭＣのしきい値電圧が変動することがない。
【０１５３】
図４０を用いて、本実施の形態５に係る不揮発性半導体記憶装置１０の製造方法について説明する。
【０１５４】
図４０は、図３６に示す実施の形態４に係る不揮発性半導体記憶装置１０の製造工程後の製造工程を示す断面図である。図３６に示されるように、絶縁膜１０４、１０５の上端部は、導電膜１０７Ｂの上端部より上方に位置しており、外方に露出している。
【０１５５】
そして、図４０に示すように、絶縁膜１０４、１０５にドライエッチングを施して、絶縁膜１０４、１０５の上端部が、導電膜１０７Ｂの上端部より低くなるようにする。
【０１５６】
これにより、導電膜１０７Ｂには、絶縁膜１０４、１０５より上方に突出する突出部１７０が形成される。なお、絶縁膜１１１も同時にエッチングされ、高さが低減される。
【０１５７】
そして、図３９に示すように、導電膜１０４、１０５、１１１および導電膜１０７Ｂを覆うように絶縁膜１１１を形成する。
【０１５８】
そして、導電膜１１７ｃ２、１１７ｃ２を順次堆積する。この際、絶縁膜１０３、１０５の上面上には、対向配置された突出部１７０と絶縁膜１０３、１０５の上面とによって規定される凹部１８０が形成されており、この凹部１８０内にも導電膜１１７ｃ２が充填される。これにより、突出部１７０が導電膜１１７ｃ２内に入り込む。
【０１５９】
さらに、絶縁膜１０３、１０５の上面が導電膜１０７Ｂの上端部より低くされており、絶縁膜１１１の上面と、絶縁膜１０３、１０５の上面との高さの差が低減されているため、導電膜１１７ｃ２、１１７ｃ１を堆積した際に、導電膜１１７ｃ２、１１７ｃ１の上面に過大な凹みや膨らみが生じることが抑制されている。
【０１６０】
そして、導電膜１１７ｃ２、１１７ｃ１にパターニングを施して、コントロールゲート１１７ｃを形成する。その後、このコントロールゲート１１７ｃをマスクとして、導電膜１０７Ｂおよび絶縁膜１１２にパターニングを施して、フローティングゲート１０７ｃ５〜１０７ｃ１０を形成して、本実施の形態５に係る不揮発性半導体記憶装置１０を製造することができる。
【０１６１】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。このように、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１６２】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）またはフラッシュメモリ等のような不揮発性メモリを有する不揮発性半導体記憶装置またはその製造方法に適用可能な技術に好適である。
【図面の簡単な説明】
【０１６３】
【図１】本実施の形態１に係る不揮発性半導体記憶装置の平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】不揮発性半導体記憶装置の書込み動作を示す断面図である。
【図４】不揮発性半導体記憶装置の読出し動作を示す断面図である。
【図５】不揮発性半導体記憶装置の消去動作を示す断面図である。
【図６】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図７】不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図８】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図９】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図１０】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図１１】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図１２】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図１３】不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図１４】不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図１５】不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図１６】不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図１７】不揮発性半導体記憶装置の製造工程の第１２工程を示す断面図である。
【図１８】不揮発性半導体記憶装置の製造工程の第１３工程を示す断面図である。
【図１９】不揮発性半導体記憶装置の製造工程の第１４工程を示す断面図である。
【図２０】不揮発性半導体記憶装置の製造工程の第１５工程を示す断面図である。
【図２１】本実施の形態２に係る不揮発性半導体記憶装置の断面図である。
【図２２】実施の形態１に係る不揮発性半導体記憶装置の第１１工程後の工程を示す断面図である。
【図２３】図２２に示された不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図２４】図２３に示された不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図２５】図２４に示された不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図２６】図２５に示された不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図２７】図２６に示された不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図２８】本実施の形態３に係る不揮発性半導体記憶装置の断面図である。
【図２９】図１６に示す実施の形態１に係る不揮発性半導体記憶装置の第１１工程後の工程を示す断面図である。
【図３０】図２９に示す不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図３１】図３０に示す不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図３２】図３１に示す不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図３３】図３２に示す不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図３４】本実施の形態４に係る不揮発性半導体記憶装置の断面図である。
【図３５】図１５に示す実施の形態１に係る不揮発性半導体記憶装置の第１０工程後の製造工程を示す断面図である。
【図３６】図３５に示す不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図３７】図３６に示す不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図３８】図３７に示す不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【図３９】本実施の形態５に係る不揮発性半導体記憶装置の断面図である。
【図４０】図３６に示す実施の形態４に係る不揮発性半導体記憶装置の製造工程後の製造工程を示す断面図である。
【符号の説明】
【０１６４】
１０  不揮発性半導体記憶装置、１００  半導体基板、１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ  アシストゲート、１０７ｃ５  フローティングゲート、１０９ａ，１０９ｂ  不純物拡散層、１１０ｃ２  ポケット層、１１０ｃ１  不純物領域、１１１  絶縁膜、１１２  絶縁膜、１１７  コントロールゲート、ＭＣ  メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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