(57)【要約】【課題】  スイッチトキャパシタ回路のスイッチからオンオフ動作時に生じる電荷の注入抽出に起因して生じるＤ／Ａ変換誤差を抑制可能な電荷再分配型のＤ／Ａ変換器を提供する。【解決手段】  一方端が基準電圧供給ノードＮ１と接続するキャパシタＣ１と、一方端が基準電圧供給ノードＮ２と接続するキャパシタＣ２と、一方端がキャパシタＣ１の他方端と接続し、他方端が出力ノードＮ０と接続するスイッチＳ１と、一方端がキャパシタＣ２の他方端と接続し、他方端が出力ノードＮ０と接続するスイッチＳ２と、一方端が出力ノードＮ０と接続するスイッチＳ３と、一方端がスイッチＳ３の他方端と接続し、他方端が基準電圧供給ノードＮ３と接続するインピーダンス整合用スイッチＳ４を備え、基準電圧供給ノードＮ１〜Ｎ３の何れか１つからディジタル入力信号をシリアル受信し、出力ノードＮ０からディジタル入力信号のデコード結果に対応するＤ／Ａ変換値を出力する。【選択図】        図１
2008177986.tif 000002
【特許請求の範囲】
【請求項１】
一方端が第１の基準電圧供給ノードと接続する第１のキャパシタと、
一方端が第２の基準電圧供給ノードと接続する第２のキャパシタと、
一方端が前記第１のキャパシタの他方端と接続し、他方端が出力ノードと接続する第１のスイッチと、
一方端が前記第２のキャパシタの他方端と接続し、他方端が前記出力ノードと接続する第２のスイッチと、
一方端が前記出力ノードと接続する第３のスイッチと、
一方端が前記第３のスイッチの他方端と接続し、他方端が所定の第３の基準電圧供給ノードと接続する第４のスイッチと、を備えてなり、
前記第１、第２及び第３のスイッチが、外部からの電気的な制御によってオン状態とオフ状態を切り替え可能で、オンオフ動作時に前記各スイッチの両端に対して電荷の注入抽出を誘起する構造のスイッチング素子であって、
前記第１、第３及び第４のスイッチをオン状態にし、前記第２のスイッチをオフ状態にして、前記第１及び第３の基準電圧供給ノード間に、２値の入力値に応じた電圧を印加することで、当該入力値に応じた電荷を前記第１のキャパシタに蓄積するサンプリング動作と、前記第２のキャパシタに蓄積されている電荷を、前記第１のキャパシタと分離して保持するホールド動作とを実行し、
前記第４のスイッチをオン状態に維持して、前記第３のスイッチをオフ状態にした後に、前記第２のスイッチをオン状態にして、前記サンプリング動作で前記第１のキャパシタに蓄積した電荷と前記ホールド動作で前記第２のキャパシタに保持された電荷を前記第１及び第２のキャパシタ間で分配して平均化する電荷分配動作を実行し、
前記サンプリング動作、前記ホールド動作及び前記電荷分配動作の一連の動作を１または複数回実行することで、シリアルに入力された１または複数の前記入力値のデコード結果に応じた電圧レベルを前記出力ノードから出力可能に構成されていることを特徴とする電荷再分配型Ｄ／Ａ変換器。
【請求項２】
前記第１及び第２の基準電圧供給ノードに接地電圧が供給され、
前記第３の基準電圧供給ノードに、前記入力値に応じて２つの異なる基準電圧の何れか一方が選択的に供給されるように構成されていることを特徴とする請求項１に記載の電荷再分配型Ｄ／Ａ変換器。
【請求項３】
一対の入力端子の一方が前記出力ノードと他方が所定の基準電圧に夫々接続し、出力端子が前記第３の基準電圧供給ノードと接続する演算増幅器を備え、
前記サンプリング及びホールド動作において、前記第１の基準電圧供給ノードに前記入力値に応じて２つの異なる基準電圧の何れか一方が選択的に供給可能に、前記第２の基準電圧供給ノードに接地電圧が供給可能に構成され、
前記電荷分配動作において、前記第１及び第２の基準電圧供給ノードと前記演算増幅器の出力端子が相互に電気的に接続可能に構成されていることを特徴とする請求項１に記載の電荷再分配型Ｄ／Ａ変換器。
【請求項４】
前記第４のスイッチが常時オン状態で抵抗素子として機能するか、前記第４のスイッチに代えて抵抗素子を備えることを特徴とする請求項１〜３の何れか１項に記載の電荷再分配型Ｄ／Ａ変換器。
【請求項５】
前記第２及び第３のスイッチが、１回のオン動作またはオフ動作における前記電荷の注入抽出量が前記第２及び第３のスイッチ間で同じとなる素子特性を有し、
前記第３のスイッチをオフ状態にする時点における前記第３のスイッチの両側のインピーダンスが整合するように、前記第４のスイッチのインピーダンスが設定されていることを特徴とする請求項１〜４の何れか１項に記載の電荷再分配型Ｄ／Ａ変換器。
【請求項６】
前記第２及び第３のスイッチが、１回のオン動作またはオフ動作における前記電荷の注入抽出量が前記第２及び第３のスイッチ間で同じとなる素子特性を有し、
前記第１及び第２のスイッチの並列インピーダンスと前記第４のスイッチのインピーダンスが等しくなるように、前記第４のスイッチの素子サイズが設定されていることを特徴とする請求項１〜４の何れか１項に記載の電荷再分配型Ｄ／Ａ変換器。
【請求項７】
前記第１、第２及び第３のスイッチの素子サイズ及び素子特性が夫々同じであることを特徴とする請求項１〜６の何れか１項に記載の電荷再分配型Ｄ／Ａ変換器。
【請求項８】
前記第１、第２、第３及び第４のスイッチがＭＯＳＦＥＴで構成されていることを特徴とする請求項１〜７の何れか１項に記載の電荷再分配型Ｄ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路を用いた電荷再分配型のＤ／Ａ変換器に関し、より詳細には、スイッチトキャパシタ回路を構成するスイッチがオンオフ動作時にチャージインジェクション或いはエクストラクション（電荷の注入または抽出）を誘起するスイッチング素子からなり、当該電荷の注入抽出に起因して生じるＤ／Ａ変換誤差を抑制可能な電荷再分配型のＤ／Ａ変換器に関する。
【背景技術】
【０００２】
抵抗ストリング型やセグメント型のＤ／Ａ変換器に対して、入力ディジタル信号をシリアル信号として受信するスイッチトキャパシタ回路を用いた電荷再分配型のＤ／Ａ変換器は入力ディジタル信号のビット数が増加しても、回路面積の増大を招かない特徴を持ち、近年の電子機器のＤ／Ａ変換器に対する高速且つ多階調化のニーズに適合する。斯かる電荷再分配型のＤ／Ａ変換器に関する技術は、例えば、下記の特許文献１の図１、図１４或いは図１６に開示されているものがある。
【０００３】
図９に、特許文献１の図１に開示された従来の電荷再分配型のＤ／Ａ変換器の回路図を示す。当該従来の電荷再分配型のＤ／Ａ変換器は、８つのスイッチＳ１１〜Ｓ１８と、３つのキャパシタＣ１１〜Ｃ１３を備えて構成され、その内の５つのスイッチＳ１１〜Ｓ１５及び２つのキャパシタＣ１１、Ｃ１２で第１のＤ／Ａ変換器が構成され、別の５つのスイッチＳ１１、Ｓ１５〜Ｓ１８及び２つのキャパシタＣ１１、Ｃ１３で第２のＤ／Ａ変換器が構成され、第１のＤ／Ａ変換器のＤ／Ａ変換動作中に、第２のＤ／Ａ変換器がＤ／Ａ変換したアナログ出力値を、演算増幅器を介して出力し、逆に、第２のＤ／Ａ変換器のＤ／Ａ変換動作中に、第１のＤ／Ａ変換器がＤ／Ａ変換したアナログ出力値を、演算増幅器を介して出力する構成となっている。以下に、第１のＤ／Ａ変換器の動作について簡単に説明する。
【０００４】
最初に、２値の入力ディジタル信号の入力値（“０”または“１”）に対応して、スイッチＳ１１、Ｓ１２の何れか一方をオン状態にして、キャパシタＣ１１に基準電圧Ｖｒｅｆを充電するか、或いは、キャパシタＣ１２を接地電圧Ｖｓｓに放電するかの何れかを行う（サンプリング動作）。この時、スイッチＳ１３はオフ状態で、充電或いは放電されない側のキャパシタＣ１１またはＣ１２は従前の充電電荷を保持している（ホールド動作）。尚、スイッチＳ１４、Ｓ１５はリセット動作とＤ／Ａ変換したアナログ出力値を、演算増幅器を介して出力する出力動作で使用するため、Ｄ／Ａ変換動作中はオフ状態に維持される。
【０００５】
次に、オン状態にしたスイッチＳ１１、Ｓ１２の何れか一方をオフ状態にして、オフ状態にあったスイッチＳ１３をオン状態にすることで、キャパシタＣ１１とＣ１２を並列に接続して、サンプリング動作で入力された入力ディジタル信号の入力値に対応した基準電圧Ｖｒｅｆまたは接地電圧Ｖｓｓに応じた電荷量とホールド動作中に保持された電荷量を、キャパシタＣ１１とＣ１２間で分配して平均化する（電荷分配動作）。ここで、キャパシタＣ１１とＣ１２の容量値が等しければ、キャパシタＣ１１とＣ１２に夫々充電される電荷量は等しくなり、スイッチＳ１３の両端の電圧は、基準電圧Ｖｒｅｆの２分の１（Ｖｒｅｆ／２）または接地電圧Ｖｓｓとなる。
【０００６】
次に、上述のサンプリング動作を新たな入力ディジタル信号の入力値に対応してキャパシタＣ１１またはＣ１２の何れか一方に基準電圧Ｖｒｅｆまたは接地電圧Ｖｓｓの入力（充電または放電）を行い、キャパシタＣ１１またはＣ１２の他方に、前回の電荷分配動作で生成された電圧（Ｖｒｅｆ／２またはＶｓｓ）を保持するホールド動作を行う。引き続いて、上述の電荷分配動作を行う。この結果、スイッチＳ１３の両端の電圧は、これまでに入力された２ビットの入力ディジタル信号の入力値（“００”、“０１” 、“１０”または“１１”）に応じて、基準電圧Ｖｒｅｆの４分の３（３Ｖｒｅｆ／４）、２分の１（Ｖｒｅｆ／２）、４分の１（Ｖｒｅｆ／４）または接地電圧Ｖｓｓとなる。
【０００７】
以下、上記サンプリング動作、ホールド動作及び電荷分配動作の一連の動作を最終ビットまで繰り返し、入力された複数ビットのデコード結果に対応するＤ／Ａ変換値を得る。ここで、図９に示す回路構成では、入力値に対応してサンプリング動作に使用するキャパシタＣ１１、Ｃ１２を切り替えて使用することで、キャパシタＣ１１、Ｃ１２の容量値のばらつきに対する変換誤差を低減している。
【０００８】
【特許文献１】特開２００１−９４４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
多階調のＤ／Ａ変換を実現するためには、電荷再分配型Ｄ／Ａ変換器の動作速度、つまり、スイッチトキャパシタ回路のスイッチング動作の高速化が求められることから、図９に示す回路構成のＤ／Ａ変換器を例にした場合、キャパシタＣ１１、Ｃ１２への充放電速度を速くするためにはキャパシタＣ１１、Ｃ１２の容量値はより小さくする必要がある。この場合、キャパシタＣ１１、Ｃ１２の接続を切り替えるスイッチＳ１１〜Ｓ１３に用いるトランジスタ（通常はＭＯＳＦＥＴ）がオン状態からオフ状態に切り替わる際に発生する電荷の注入または抽出により、キャパシタＣ１１、Ｃ１２で保持する電荷量が与えたい基準電圧から変化してしまいＤ／Ａ変換値に誤差が発生する。多階調、高速化のためにＤ／Ａ変換に用いるキャパシタの容量値を小さくした場合、容量値が小さいほど電荷の注入抽出による電荷量の変化に敏感になるため、Ｄ／Ａ変換値の誤差が変換精度に与える影響は大きくなる。
【００１０】
また、図９に示す回路構成のＤ／Ａ変換器の場合、スイッチＳ１１、Ｓ１２のオンオフ動作が、入力ディジタル信号の入力値に応じて変化し、不定であるため、キャパシタＣ１１、Ｃ１２で保持する電荷量の誤差が更にランダムにばらつくという問題がある。
【００１１】
また、スイッチＳ１１〜Ｓ１３のオンオフ動作では、その両端のインピーダンスに差が有る場合には、電荷の注入抽出が両端に均等に分散しないため、キャパシタＣ１１、Ｃ１２に対する電荷の注入抽出による電荷量の変化が更に複雑化し、何らかの対策を講じるとしても、電荷の注入抽出による電荷量の変化の解析が困難となる。
【００１２】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、スイッチトキャパシタ回路を構成するスイッチのオンオフ動作時に発生する電荷の注入抽出に起因して生じるＤ／Ａ変換誤差を抑制可能な電荷再分配型のＤ／Ａ変換器を提供する点にある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明に係る電荷再分配型のＤ／Ａ変換器は、
一方端が第１の基準電圧供給ノードと接続する第１のキャパシタと、一方端が第２の基準電圧供給ノードと接続する第２のキャパシタと、一方端が前記第１のキャパシタの他方端と接続し、他方端が出力ノードと接続する第１のスイッチと、一方端が前記第２のキャパシタの他方端と接続し、他方端が前記出力ノードと接続する第２のスイッチと、一方端が前記出力ノードと接続する第３のスイッチと、一方端が前記第３のスイッチの他方端と接続し、他方端が所定の第３の基準電圧供給ノードと接続する第４のスイッチと、を備えてなり、
前記第１、第２及び第３のスイッチが、外部からの電気的な制御によってオン状態とオフ状態を切り替え可能で、オンオフ動作時に前記各スイッチの両端に対して電荷の注入抽出を誘起する構造のスイッチング素子であって、
前記第１、第３及び第４のスイッチをオン状態にし、前記第２のスイッチをオフ状態にして、前記第１及び第３の基準電圧供給ノード間に、２値の入力値に応じた電圧を印加することで、当該入力値に応じた電荷を前記第１のキャパシタに蓄積するサンプリング動作と、前記第２のキャパシタに蓄積されている電荷を、前記第１のキャパシタと分離して保持するホールド動作とを実行し、前記第４のスイッチをオン状態に維持して、前記第３のスイッチをオフ状態にした後に、前記第２のスイッチをオン状態にして、前記サンプリング動作で前記第１のキャパシタに蓄積した電荷と前記ホールド動作で前記第２のキャパシタに保持された電荷を前記第１及び第２のキャパシタ間で分配して平均化する電荷分配動作を実行し、前記サンプリング動作、前記ホールド動作及び前記電荷分配動作の一連の動作を１または複数回実行することで、シリアルに入力された１または複数の前記入力値のデコード結果に応じた電圧レベルを前記出力ノードから出力可能に構成されていることを第１の特徴とする。
【００１４】
上記第１の特徴の電荷再分配型のＤ／Ａ変換器によれば、従来の電荷再分配型のＤ／Ａ変換器と同様に、シリアルに入力された複数ビットの２値ディジタル入力データのデコード結果に応じたＤ／Ａ変換値である電圧レベルを出力ノードから出力できるとともに、第１、第２及び第３のスイッチのオンオフ動作に伴う電荷の注入抽出の影響を抑制でき、当該電荷の注入抽出に起因するＤ／Ａ変換誤差を抑制することが可能となる。以下、Ｄ／Ａ変換誤差の抑制される理由を説明する。
【００１５】
第２のキャパシタがホールド動作に使用され、ホールド動作中は、第２のスイッチがオフ状態であるため、第２のキャパシタの他方端がフローティング状態となり、第２のスイッチからの電荷の注入抽出の影響を受ける。つまり、第２のスイッチがオフ状態となる時点での第２のスイッチから第２のキャパシタの他方端への電荷の注入または抽出が第２のキャパシタの保持する電荷量に影響を与える。第２のスイッチがオフ状態となった直後に、第３のスイッチがオン状態となってサンプリング動作が開始され、第２のスイッチの出力ノード側が低インピーダンス状態となるので、第２のスイッチから出力ノード側への電荷の注入抽出の影響は現れない。ここで、サンプリング動作中は、第１のキャパシタの両端は、夫々低インピーダンスで駆動される第１及び第３の基準電圧供給ノードと電気的に接続するため、第２及び第３のスイッチからの電荷の注入抽出の影響は排除される。次に、上記のサンプリング及びホールド動作から電荷分配動作に移行する際に、第３のスイッチをオフ状態にした後に、第２のスイッチをオン状態にするため、第２のキャパシタの他方端が第１のキャパシタの他方端と第１及び第２のスイッチと出力ノードを介して電気的に接続するものの、フローティング状態が依然と維持されるため、第３のスイッチがオフ状態となる時点での第３のスイッチから出力ノード側への電荷の注入または抽出、及び、第２のスイッチがオン状態となる時点での第２のスイッチから第２のキャパシタの他方端及び出力ノード側への電荷の注入または抽出が、電荷分配動作に係る電荷量に影響を与える。従って、ホールド動作に伴う第２のスイッチのオフ動作における第２のキャパシタの他方端への電荷の注入量と抽出量（負の注入量）の一方と、電荷分配動作に伴う第２のスイッチのオン動作における第２のキャパシタの電荷の注入量と抽出量（負の注入量）の他方と、電荷分配動作に第３のスイッチのオフ動作における出力ノード側への電荷の注入量と抽出量（負の注入量）の一方の合計が相殺されなければ、当該合計の電荷の注入量または抽出量が、Ｄ／Ａ変換誤差となって現れる。
【００１６】
ここで、第２のスイッチの一方端側は第２のキャパシタを介して第２の基準電圧供給ノードに、第２のスイッチの他方端側はオン状態の第１のスイッチと第１のキャパシタを介して第１の基準電圧供給ノードに接続されている。尚、出力ノードはＤ／Ａ変換値の出力時に当該変換値が変動するのを回避するために、一般的に高入力インピーダンスの増幅器を介して出力するので、出力ノードは高インピーダンスである。従って、第２のスイッチの両端のインピーダンスは略等しく、第２のスイッチのオンオフ動作に伴う電荷の注入抽出は両端に対し概ね均等に分散される。しかし、第３のスイッチは、第４のスイッチが無い場合を想定すると、第３のスイッチの他方端が直接に第３の基準電圧供給ノードと接続することになり低インピーダンス状態であるのに対し、第３のスイッチの一方端側（出力ノード側）のインピーダンスは、第３のスイッチがオンオフ動作する時点で、第１のスイッチはオン状態ではあるが両端が略同電位でその先が第１のキャパシタに接続しており、第２のスイッチはオフ状態にあって高インピーダンス状態であるため、第３のスイッチのオン及びオフ動作時の電荷の注入抽出は両端に均等に分散されずに、第３の基準電圧供給ノード側に多く供給される。
【００１７】
また、第２のスイッチのオン動作とオフ動作における第２のキャパシタの他方端及び出力ノードへの電荷の注入量と抽出量（負の注入量）は、オン動作時の電荷の注入量または抽出量の全部（第２のキャパシタの他方端側と出力ノード側の両方）と、オフ動作時の電荷の注入量または抽出量の第２のキャパシタの他方端側分となる。一方、第３のスイッチのオフ動作時の第２のキャパシタの他方端及び出力ノード側への電荷の注入量と抽出量（負の注入量）は、第３のスイッチからの電荷の注入量と抽出量（負の注入量）の総量の半分より小さくなるので、第２のスイッチのオフ動作における第２のキャパシタの他方端への電荷の注入量と抽出量（負の注入量）の一方と、第２のスイッチのオン動作における電荷の注入量と抽出量（負の注入量）の他方と、第３のスイッチのオフ動作における出力ノード側への電荷の注入量と抽出量（負の注入量）の一方の合計は、第２及び第３のスイッチの特性を調整しても相殺されることなく、確実にＤ／Ａ変換誤差となって現れる。
【００１８】
ここで、当該電荷の注入量と抽出量（負の注入量）の一方の合計は、第１及び第２のキャパシタの容量値が小さいほど、顕著にＤ／Ａ変換誤差となって現れるため、多階調及び高速化のためにＤ／Ａ変換に用いるキャパシタの容量値を小さくした場合、変換精度が悪化する結果となる。
【００１９】
ところが、上記第１の特徴の電荷再分配型のＤ／Ａ変換器では、一方端が前記第３のスイッチの他方端と接続し、他方端が所定の第３の基準電圧供給ノードと接続する第４のスイッチを設けているので、第４のスイッチのインピーダンスを調整することにより、第３のスイッチのオフ動作時の出力ノード側への電荷の注入量または抽出量（負の注入量）を調整可能となり、第２のスイッチのオフ動作における第２のキャパシタの他方端への電荷の注入量と抽出量（負の注入量）の一方と、第２のスイッチのオン動作における第２のキャパシタの他方端と出力ノードへの電荷の注入量と抽出量（負の注入量）の他方と、第３のスイッチのオフ動作における出力ノード側への電荷の注入量と抽出量（負の注入量）一方の合計を相殺或いは大幅に低減することが可能となって、Ｄ／Ａ変換誤差を抑制することが可能となる。この結果、多階調及び高速化のためにＤ／Ａ変換に用いるキャパシタの容量値を小さくすることが可能となり、高いＤ／Ａ変換精度と多階調及び高速化が同時に実現可能となる。
【００２０】
本発明に係る電荷再分配型のＤ／Ａ変換器は、上記第１の特徴に加えて、更に、前記第１及び第２の基準電圧供給ノードに接地電圧が供給され、前記第３の基準電圧供給ノードに、前記入力値に応じて２つの異なる基準電圧の何れか一方が選択的に供給されるように構成されていることを第２の特徴とする。
【００２１】
本発明に係る電荷再分配型のＤ／Ａ変換器は、上記第１の特徴に加えて、更に、一対の入力端子の一方が前記出力ノードと他方が所定の基準電圧に夫々接続し、出力端子が前記第３の基準電圧供給ノードと接続する演算増幅器を備え、前記サンプリング及びホールド動作において、前記第１の基準電圧供給ノードに前記入力値に応じて２つの異なる基準電圧の何れか一方が選択的に供給可能に、前記第２の基準電圧供給ノードに接地電圧が供給可能に構成され、前記電荷分配動作において、前記第１及び第２の基準電圧供給ノードと前記演算増幅器の出力端子が相互に電気的に接続可能に構成されていることを第３の特徴とする。
【００２２】
上記第２または第３の特徴の電荷再分配型のＤ／Ａ変換器によれば、夫々具体的に規定された基準電圧を第１、第２及び第３の各基準電圧供給ノードに供給することで、サンプリング動作、ホールド動作及び電荷分配動作の一連の動作を１または複数回実行することで、シリアルに入力された１または複数の前記入力値のデコード結果に応じた電圧レベルを出力ノードから出力する電荷再分配型のＤ／Ａ変換器を具体的に実現できる。
【００２３】
特に、上記第３の特徴の電荷再分配型のＤ／Ａ変換器によれば、出力ノードに出力される入力値のデコード結果に応じたＤ／Ａ変換値（電圧レベル）を、演算増幅器によって、高インピーダンスで受信して、大きな負荷容量に対して低インピーダンスで出力することが可能となる。ここで、サンプリング動作時には、第１のキャパシタの他方端側を第１、第３及び第４のスイッチを介して演算増幅器の出力端子と接続することによって、第１のキャパシタには入力ディジタル信号の入力値に対応した基準電圧または接地電圧に加え、演算増幅器に固有のオフセット電圧も共にサンプリングされる。当該サンプリング動作により、Ｄ／Ａ変換値(電圧レベル)の出力時に演算増幅器のオフセット電圧のＤ／Ａ変換値(電圧レベル)に対する影響を排除できる。
【００２４】
本発明に係る電荷再分配型のＤ／Ａ変換器は、上記何れかの特徴に加えて、更に、前記第４のスイッチが常時オン状態で抵抗素子として機能するか、前記第４のスイッチに代えて抵抗素子を備えることを第４の特徴とする。
【００２５】
上記第４の特徴の電荷再分配型のＤ／Ａ変換器によれば、第４のスイッチに対するオンオフ動作の制御が不要となり、回路構成の簡単化が図れる。
【００２６】
本発明に係る電荷再分配型のＤ／Ａ変換器は、上記何れかの特徴に加えて、更に、前記第２及び第３のスイッチが、１回のオン動作またはオフ動作における前記電荷の注入抽出量が前記第２及び第３のスイッチ間で同じとなる素子特性を有し、前記第３のスイッチをオフ状態にする時点における前記第３のスイッチの両側のインピーダンスが整合するように、前記第４のスイッチのインピーダンスが設定されていることを第５の特徴とする。
【００２７】
本発明に係る電荷再分配型のＤ／Ａ変換器は、上記第１乃至第４の何れかの特徴に加えて、更に、前記第２及び第３のスイッチが、１回のオン動作またはオフ動作における前記電荷の注入抽出量が前記第２及び第３のスイッチ間で同じとなる素子特性を有し、前記第１及び第２のスイッチの並列インピーダンスと前記第４のスイッチのインピーダンスが等しくなるように、前記第４のスイッチの素子サイズが設定されていることを第６の特徴とする。
【００２８】
上記第５または第６の特徴の電荷再分配型のＤ／Ａ変換器によれば、第３のスイッチの両側のインピーダンスが整合することで、第２のスイッチのオフ動作における第２のキャパシタの他方端への電荷の注入量と抽出量（負の注入量）の一方と、第２のスイッチのオン動作における第２のキャパシタの他方端と出力ノードへの電荷の注入量と抽出量（負の注入量）の他方と、第３のスイッチのオフ動作における出力ノード側への電荷の注入量と抽出量（負の注入量）一方の合計を相殺或いは略相殺でき、Ｄ／Ａ変換誤差をより効果的に抑制することが可能となり、Ｄ／Ａ変換の更なる高精度化が図れる。
【００２９】
本発明に係る電荷再分配型のＤ／Ａ変換器は、上記何れかの特徴に加えて、更に、前記第１、第２及び第３のスイッチの素子サイズ及び素子特性が夫々同じであることを第７の特徴とする。
【００３０】
上記第７の特徴の電荷再分配型のＤ／Ａ変換器によれば、第１及び第２のスイッチを、夫々ホールド動作及びサンプリング動作に使用でき、ホールド動作及びサンプリング動作に使用するスイッチを切り換えることで、第１及び第２のキャパシタの容量値の不整合を緩和させることができる。また、第１、第２及び第３のスイッチが、１回のオン動作またはオフ動作における前記電荷の注入抽出量が各スイッチ間で同じとなるので、第４のスイッチのインピーダンスの調整によって、上記第５または第６の特徴の作用効果を奏することが可能となる。
【００３１】
本発明に係る電荷再分配型のＤ／Ａ変換器は、上記何れかの特徴に加えて、前記第１、第２、第３及び第４のスイッチがＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）で構成されていることを第８の特徴とする。
【００３２】
上記第８の特徴の電荷再分配型のＤ／Ａ変換器によれば、第１、第２、第３及び第４のスイッチを構成するＭＯＳＦＥＴのオンオフ動作に伴う電荷の注入抽出に起因するＤ／Ａ変換誤差を効果的に抑制することが可能となり、Ｄ／Ａ変換の高精度化が図れる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明に係る電荷再分配型のＤ／Ａ変換器（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００３４】
〈第１実施形態〉
図１に、本発明装置の第１実施形態の回路図を示す。図１に示す本発明装置１は、２つのキャパシタＣ１、Ｃ２（第１及び第２のキャパシタ）、４つのスイッチＳ１〜Ｓ４（第１乃至第４のスイッチ）、３つの基準電圧供給ノードＮ１〜Ｎ３（第１乃至第３の基準電圧供給ノード）、出力ノードＮ０を備えたスイッチトキャパシタ回路で構成される電荷再分配型のＤ／Ａ変換器である。
【００３５】
図１において、第１のキャパシタＣ１は、一方端が接地電圧Ｖｓｓを供給する第１の基準電圧供給ノードＮ１に、他方端が中間ノードＮ４で第１のスイッチＳ１の一方端に夫々接続している。第２のキャパシタＣ２は、一方端が接地電圧Ｖｓｓを供給する第２の基準電圧供給ノードＮ２に、他方端が中間ノードＮ５で第２のスイッチＳ２の一方端に夫々接続している。また、第１及び第２のスイッチＳ１、Ｓ２の各他方端は出力ノードＮ０に接続している。第３のスイッチＳ３は、一方端が出力ノードＮ０に、他方端が中間ノードＮ６で第４のスイッチＳ４の一方端に夫々接続している。第４のスイッチＳ４は、他方端が第３の基準電圧供給ノードＮ３に接続している。第３の基準電圧供給ノードＮ３は、２値のディジタル入力信号に対応した２つの基準電圧Ｖ０とＶ１（尚、一方の基準電圧Ｖ０は例えば接地電圧とする）の何れか一方の複数ビット分をシリアルに順次受信する。また、出力ノードＮ０は、複数ビットのディジタル入力信号のデコード結果に対応するＤ／Ａ変換値が出力される。
【００３６】
本実施形態において、第１及び第２のキャパシタＣ１、Ｃ２は同じ容量値に設定してある。また、第１乃至第４の各スイッチＳ１〜Ｓ４は、ＭＯＳＦＥＴで構成されており、例えば、図２に示すように、ゲート電圧の制御によりソース・ドレイン間の通電のオン状態とオフ状態を制御可能なＮチャンネル型のＭＯＳＦＥＴで構成される。本実施形態では、各スイッチＳ１〜Ｓ３は全て、同じゲート幅及び同じゲート長の同じトランジスタ特性を備えたＭＯＳＦＥＴを使用する。尚、Ｎチャンネル型のＭＯＳＦＥＴで構成される各スイッチＳ１〜Ｓ４は、ゲート電圧が低レベル（ＶＬ）から高レベル（ＶＨ）に遷移するときにオフ状態からオン状態に遷移し、逆に、ゲート電圧が高レベル（ＶＨ）から低レベル（ＶＬ）に遷移するときにオン状態からオフ状態に遷移する。尚、各スイッチＳ１〜Ｓ４は、Ｐチャンネル型のＭＯＳＦＥＴで構成しても構わない。
【００３７】
次に、図１及び図２に示す本発明装置１のＤ／Ａ変換動作について、図１乃至図３を参照して説明する。Ｄ／Ａ変換動作は、以下に示す第１工程から第６工程を備える。尚、図３は、第１工程から第６工程までのスイッチＳ１〜Ｓ４のゲート電圧レベルの立ち上がり及び立ち下がりの各タイミングの相互関係を模式的に示すタイミング図であり、各スイッチＳ１〜Ｓ４は、高レベル（ＶＨ）でオン状態、低レベル（ＶＬ）でオフ状態である。
【００３８】
〈第１工程〉先ず、全てのスイッチＳ１〜Ｓ４をオン状態にし、リセット動作を行う。ここで、第３の基準電圧供給ノードＮ３には、ディジタル入力信号“０”に対応した基準電圧Ｖ０（例えば、接地電圧Ｖｓｓ）を入力する。
【００３９】
〈第２工程〉次に、第３のスイッチＳ３をオン状態に維持したまま、ホールド動作用の第２のキャパシタＣ２を出力ノードＮ０から切り離すために、第２のスイッチＳ２をオフし、第２のキャパシタＣ２にリセット状態での電荷量を保持させ（ホールド動作）、第１のスイッチＳ１をオン状態に維持したまま、第３の基準電圧供給ノードＮ３に１ビット目のディジタル入力信号に対応した基準電圧Ｖ０またはＶ１を入力し、オン状態の第１、第３及び第４のスイッチＳ１、Ｓ３、Ｓ４を介して第１のキャパシタＣ１に当該ディジタル入力信号に対応した電荷量を保持させる（サンプリング動作）。
【００４０】
〈第３工程〉次に、第３のスイッチＳ３をオフし、出力ノードＮ０を第３の基準電圧供給ノードＮ３のディジタル入力信号に対応した基準電圧から切り離してフローティング状態にした後、第２のスイッチＳ２をオンにして、第１及び第２のスイッチＳ１、Ｓ２を介して、第１及び第２のキャパシタＣ１、Ｃ２の他方端Ｎ４、Ｎ５が電気的に導通して、キャパシタＣ１、Ｃ２の電荷量が足し合わされ、キャパシタＣ１、Ｃ２間で分配されて平均化される（電荷分配動作）。ここで、出力ノードＮ０の電圧は、１ビット目のディジタル入力信号の入力値が“０”の場合は、Ｖ０になり、“１”の場合は、（Ｖ０＋Ｖ１）／２になる。
【００４１】
〈第４工程〉次に、ホールド動作用の第２のキャパシタＣ２を出力ノードＮ０から切り離すために、第２のスイッチＳ２をオフし、第２のキャパシタＣ２に１回目の電荷分配動作で出力ノードに出力されたＤ／Ａ変換電圧に対応する電荷量を保持させる（ホールド動作）。
【００４２】
〈第５工程〉次に、第１のスイッチＳ１をオン状態に維持したまま、第３のスイッチＳ３をオンし、第３の基準電圧供給ノードＮ３にｎビット目（ｎ＝２〜Ｎ、Ｎはディジタル入力信号のビット長）のディジタル入力信号に対応した基準電圧Ｖ０またはＶ１を入力し、オン状態の第１、第３及び第４のスイッチＳ１、Ｓ３、Ｓ４を介して第１のキャパシタＣ１に当該ｎビット目のディジタル入力信号に対応した電荷量を保持させる（サンプリング動作）。
【００４３】
〈第６工程〉次に、第３のスイッチＳ３をオフし、出力ノードＮ０を第３の基準電圧供給ノードＮ３のディジタル入力信号に対応した基準電圧から切り離してフローティング状態にした後、第２のスイッチＳ２をオンにして、第１及び第２のスイッチＳ１、Ｓ２を介して、第１及び第２のキャパシタＣ１、Ｃ２の他方端Ｎ４、Ｎ５が電気的に導通して、キャパシタＣ１、Ｃ２の電荷量が足し合わされ、キャパシタＣ１、Ｃ２間で分配されて平均化される（電荷分配動作）。ここで、ｎ回目の電荷分配動作後における出力ノードの電圧は、第２のキャパシタＣ２で保持されていた（ｎ−１）回目までの電荷分配動作で出力ノードに現れたＤ／Ａ変換電圧に対応する電荷量と、ｎ回目のサンプリング動作で第１のキャパシタＣ１にサンプリングされたｎビット目のディジタル入力信号の基準電圧Ｖ０またはＶ１に対応した電荷量をキャパシタＣ１、Ｃ２間で分配し平均化された電荷量に対応する電圧となる。
【００４４】
以下、ディジタル入力信号の全Ｎビットが全てＤ／Ａ変換されるまで、上記第４工程（ホールド動作）、第５工程（サンプリング動作）及び第６工程（電荷分配動作）を繰り返す。第４乃至第６工程の一連の動作を２回目からＮ回目まで（Ｎ−１）回繰り返すことにより、Ｎビットのディジタル入力信号のデコード結果に対応する、以下の数１で与えられるＤ／Ａ変換電圧ＶＤ／Ａが出力ノードＮ０に出力される。尚、数１中のｂｎは、ｎビット目の入力値（“０”または“１”）である。
【００４５】
【数１】
2008177986.tif 000003
【００４６】
次に、上記リセット動作後の第２及び第３のスイッチＳ２、Ｓ３のオンオフ動作に伴う電荷の注入抽出のＤ／Ａ変換電圧ＶＤ／Ａに対して与える影響が、本発明装置１において如何に効果的に抑制されているかを、図４を参照して説明する。尚、本実施形態では、各スイッチＳ１〜Ｓ４がＮチャンネル型のＭＯＳＦＥＴで構成されているので、ゲート電圧が低レベル（ＶＬ）から高レベル（ＶＨ）に遷移してオン状態になる時点で、ゲート・ソース間及びゲート・ドレイン間のゲート絶縁膜に形成されるゲート容量にソース及びドレインから抽出された電荷が保持される電荷抽出が生じ、逆に、ゲート電圧が高レベル（ＶＨ）から低レベル（ＶＬ）に遷移してオフ状態になる時点で、上記ゲート容量に保持されていた電荷がソース及びドレイン側に注入される電荷注入が生じる。各スイッチＳ１〜Ｓ３は同じサイズで同じトランジスタ特性に揃えられているので、１回のオンまたはオフ動作におけるソース及びドレイン両側への電荷の抽出量と注入量の絶対値はスイッチ間で同じであり、これを以下便宜的にＱｓと表記する。
【００４７】
上記リセット動作後は、第１及び第４のスイッチＳ１、Ｓ４はオン状態に維持されるので、当該スイッチからは電荷の注入抽出が生じずＤ／Ａ変換電圧ＶＤ／Ａに対して影響を及ぼさない。第２及び第３のスイッチＳ２、Ｓ３のオンオフ動作は、ホールド動作（第２及び第４工程）で、図４（Ａ）に示すように、第２のスイッチＳ２がオフ動作し、電荷分配動作（第３及び第６工程）において、図４（Ｂ）に示すように、第３のスイッチＳ２がオフ動作した後、第２のスイッチＳ２がオン動作する。尚、サンプリング動作（第５工程）において、第３のスイッチＳ３がオン動作するが、第３のスイッチＳ３がオン状態になると、その両側の出力ノードＮ０及び中間ノードＮ６は共に低インピーダンスの第３の基準電圧供給ノードＮ３と電気的に導通するため、電荷の注入抽出が生じてもＤ／Ａ変換電圧ＶＤ／Ａに対して影響を及ぼさない。従って、ホールド動作における第２のスイッチＳ２のオフ動作に伴う電荷注入（図４（Ａ）参照）と、電荷分配動作における第２のスイッチＳ２のオン動作に伴う電荷抽出と第３のスイッチＳ２のオフ動作に伴う電荷注入（図４（Ｂ）参照）が、Ｄ／Ａ変換電圧ＶＤ／Ａに対して影響を及ぼす。
【００４８】
ここで、第２及び第３のスイッチＳ２、Ｓ３のオフ動作は、動作後に各スイッチＳ２、Ｓ３がオフ状態となって、その両側のノードが電気的に非導通となるので、当該オフ動作による両側への総注入量Ｑｓの内のフローティング状態となって電荷が閉じ込められる側（夫々の一方端側）への注入比率が問題となる。第２のスイッチＳ２の一方端側（第２のキャパシタＣ２側）への注入比率をｒ２、第３のスイッチＳ２の一方端側（出力ノードＮ０側）への注入比率をｒ３とすると、夫々の注入量は（Ｑｓ×ｒ２）、（Ｑｓ×ｒ３）で表される。一方、第２のスイッチＳ２の他方端側（出力ノードＮ０側）、及び、第３のスイッチＳ２の他方端側（オン状態の第４のスイッチＳ４側）への夫々の注入量は、｛Ｑｓ×（１−ｒ２）｝、｛Ｑｓ×（１−ｒ３）｝となる。しかし、ホールド動作時におけるオフ状態の第２のスイッチＳ２の他方端側（出力ノードＮ０側）は、サンプリング動作中のため低インピーダンス状態であり、その注入量｛Ｑｓ×（１−ｒ２）｝はＤ／Ａ変換動作に影響を与えない。また、電荷分配動作におけるオフ状態の第３のスイッチＳ２の他方端側（オン状態の第４のスイッチＳ４側）への注入量｛Ｑｓ×（１−ｒ３）｝も、第４のスイッチＳ４を介して低インピーダンスの第３の基準電圧供給ノードＮ３と導通するため、Ｄ／Ａ変換動作に影響を与えない。
【００４９】
次に、電荷分配動作における第２のスイッチＳ２のオン動作では、第２のスイッチＳ２がオン状態、第３のスイッチＳ３がオフ状態であるので、第１及び第２のキャパシタＣ１、Ｃ２の夫々の他方端Ｎ４、Ｎ５及び出力ノードＮ０は、第１及び第２のスイッチＳ１、Ｓ２を介して相互に電気的に導通するとともにフローティング（高インピーダンス）状態であるので、第２のスイッチＳ２の両側（第２のキャパシタＣ２の他方端Ｎ５と出力ノードＮ０）からの電荷の抽出量ＱｓがＤ／Ａ変換動作に影響を与えることになる。以上を整理して、Ｄ／Ａ変換誤差に影響する電荷の注入抽出を実線矢印で、影響しない電荷の注入抽出を破線矢印で、夫々図４中に示す。
【００５０】
従って、ホールド動作から電荷分配動作までの一連の動作を１回行うと、電荷分配動作時の第１及び第２のキャパシタＣ１、Ｃ２の他方端（中間ノードＮ４、Ｎ５）と導通状態の出力ノードＮ０に対して、下記の数２で与えられる電荷量Ｑｅが注入される結果となる。
【００５１】
【数２】
2008177986.tif 000004
【００５２】
従って、第２及び第３のスイッチＳ２、Ｓ３の各注入比率の合計（ｒ２＋ｒ３）が１でない場合には、電荷量Ｑｅがホールド動作から電荷分配動作までの一連の動作を１回行う毎に蓄積され、当該動作をＮ回繰り返すと相当量の電荷量が蓄積されるため、Ｄ／Ａ変換誤差が大きくなる。また、第１及び第２のキャパシタＣ１、Ｃ２の合計容量をＣｔ、電荷量ＱｅによるＤ／Ａ変換誤差電圧値をＶｔとすると、Ｖｔ＝Ｑｅ／Ｃｔであり、このことからＤ／Ａ変換に用いるキャパシタの容量値が小さいほどＤ／Ａ変換誤差電圧値Ｖｔが大きくなることが分かる。
【００５３】
しかし、本実施形態では、第３のスイッチＳ３と第３の基準電圧供給ノードＮ３の間に第４のスイッチＳ４を挿入しているので、第４のスイッチＳ４のインピーダンスを調整することにより、第３のスイッチＳ３の他方端（中間ノードＮ６）側のインピーダンスを高くして注入比率ｒ３を大きくできるため、数２に示す電荷量Ｑｅを低減することができ、その値を０（または略０）にすることができる。以下、詳細に説明する。
【００５４】
第２のスイッチＳ２から一方端（第２のキャパシタＣ２）側への注入比率ｒ２は、第２のスイッチＳ２の一方端側のインピーダンスと、第２のスイッチＳ２の他方端（出力ノードＮ０）側のインピーダンスとの関係によって決定される。第２のスイッチＳ２から一方端（第２のキャパシタＣ２）側は第２の容量Ｃ２を介して第２の基準電圧供給ノードＮ２に、第２のスイッチＳ２の他方端（出力ノードＮ０）側はオン状態の第１のスイッチＳ１と第１のキャパシタＣ１を介して第１の基準電圧供給ノードＮ１に接続されている。尚、出力ノードＮ０は、Ｄ／Ａ変換値の出力時に当該変換値が変動するのを回避するために、一般的に高入力インピーダンスの増幅器を介して出力するので（例えば、図９に示す従来の電荷再分配型のＤ／Ａ変換器を参照）、電荷分配動作時は高インピーダンス状態である。従って、第２のスイッチＳ２がオフ動作をする際の第２のスイッチＳ２の両端のインピーダンスは略等しく、第２のスイッチＳ２のオフ動作に伴う電荷の注入は両端に対し概ね均等に分散される。
【００５５】
第３のスイッチＳ３の他方端（中間ノードＮ６）には、上記第１乃至第６の全工程において常時オン状態の第４のスイッチＳ４が接続しており、第３のスイッチＳ３の他方端側のインピーダンスは、オン状態の第４のスイッチＳ４のインピーダンスで定まるが、第４のスイッチＳ４を挿入していない場合に比べて明らかに高いインピーダンスとなるため、第３のスイッチＳ３のオフ動作に伴う一方端（出力ノードＮ０）側への電荷の注入比率ｒ３を高めることができる。
【００５６】
第４のスイッチＳ４を挿入していない場合、第３のスイッチＳ３の他方端側は第３の基準電圧供給ノードＮ３に直接接続するため、低インピーダンスとなり、注入比率ｒ３は０．５よりも小さい値となるが、第４のスイッチＳ４を挿入することで、注入比率ｒ３を高めることができる。具体的には、第４のスイッチＳ４を構成するＭＯＳＦＥＴの素子サイズを、第３のスイッチＳ３の一方端（出力ノードＮ０）側と第３のスイッチＳ３の他方端（中間ノードＮ６）側のインピーダンスが等しくなるように設計する。
【００５７】
従って、第４のスイッチＳ４を挿入していない場合、第２及び第３のスイッチＳ２、Ｓ３の各注入比率の合計（ｒ２＋ｒ３）は１より小さい値となるが、本発明装置では第４のスイッチＳ４を挿入しているので、各注入比率の合計（ｒ２＋ｒ３）は１に近づく。よって、数２に示す電荷量Ｑｅは、数２右辺の（ｒ２＋ｒ３−１）が０または略０となり、第２及び第３のスイッチＳ２、Ｓ３のオンオフ動作により電荷の注入抽出によるＤ／Ａ変換誤差に対する影響を大幅に低減することができる。
【００５８】
〈第２実施形態〉
図５に、本発明装置の第２実施形態の回路図を示す。図５に示す本発明装置２は、図１に示す第１実施形態に係る本発明装置１の変形例であり、基本的な回路構成は、第１実施形態に係る本発明装置１と同じである。従って、第１及び第２実施形態において対応する回路素子及びノードには同じ符号を付して説明する。
【００５９】
図５に示す本発明装置２は、２つのキャパシタＣ１、Ｃ２（第１及び第２のキャパシタ）、４つのスイッチＳ１〜Ｓ４（第１乃至第４のスイッチ）、３つの基準電圧供給ノードＮ１〜Ｎ３（第１乃至第３の基準電圧供給ノード）、出力ノードＮ０を備えたスイッチトキャパシタ回路で構成される電荷再分配型のＤ／Ａ変換器の基本回路部分３と、２つの２入力切換スイッチＳ５、Ｓ６、及び、演算増幅器４を備えて構成される。
【００６０】
図５において、第１のキャパシタＣ１は、一方端が第１の基準電圧供給ノードＮ１に、他方端が中間ノードＮ４で第１のスイッチＳ１の一方端に夫々接続している。第２のキャパシタＣ２は、一方端が第２の基準電圧供給ノードＮ２に、他方端が中間ノードＮ５で第２のスイッチＳ２の一方端に夫々接続している。また、第１及び第２のスイッチＳ１、Ｓ２の各他方端は出力ノードＮ０に接続している。第３のスイッチＳ３は、一方端が出力ノードＮ０に、他方端が中間ノードＮ６で第４のスイッチＳ４の一方端に夫々接続している。第４のスイッチＳ４は、他方端が第３の基準電圧供給ノードＮ３に接続している。演算増幅器４は、反転入力が出力ノードＮ０に、非反転入力が接地電圧Ｖｓｓに、出力端子が第３の基準電圧供給ノードＮ３に、夫々接続している。
【００６１】
第１の２入力切換スイッチＳ５は、第１の入力端子が、２値のディジタル入力信号に対応した２つの基準電圧Ｖ０とＶ１（尚、一方の基準電圧Ｖ０は例えば接地電圧とする）の何れか一方の複数ビット分をシリアルに順次受信する入力ノードＮ７に、第２の入力端子が、演算増幅器４の出力端子（第３の基準電圧供給ノードＮ３に）、出力端子が、第１の基準電圧供給ノードＮ１に夫々接続している。第２の２入力切換スイッチＳ６は、第１の入力端子が接地電圧Ｖｓｓに、第２の入力端子が、演算増幅器４の出力端子（第３の基準電圧供給ノードＮ３）に、出力端子が、第２の基準電圧供給ノードＮ２に夫々接続している。
【００６２】
図５に示す上記回路構成において、基本回路部分３は、３つの基準電圧供給ノードＮ１〜Ｎ３へ供給される電圧は第１実施形態と相違するが、図１に示す第１実施形態の本発明装置１と同じ回路構成となっており、この回路構成を用いた場合、複数ビットのディジタル入力信号のデコード結果に対応するＤ／Ａ変換値は、第１の基準電圧供給ノードＮ１と第２の基準電圧供給ノードＮ２に現れ、第１の２入力切換スイッチＳ５の第２の入力端子と第２の２入力切換スイッチＳ６の第２の入力端子を介し、演算増幅器４の出力端子（第３の基準電圧供給ノードＮ３）から出力される。
【００６３】
第２実施形態において、第１及び第２のキャパシタＣ１、Ｃ２は同じ容量値に設定してある。また、第１乃至第４の各スイッチＳ１〜Ｓ４は、ＭＯＳＦＥＴで構成されており、例えば、ゲート電圧の制御によりソース・ドレイン間の通電のオン状態とオフ状態を制御可能なＮチャンネル型のＭＯＳＦＥＴで構成される。第２実施形態では、各スイッチＳ１〜Ｓ３は全て、同じゲート幅及び同じゲート長の同じトランジスタ特性を備えたＭＯＳＦＥＴを使用する。尚、Ｎチャンネル型のＭＯＳＦＥＴで構成される各スイッチＳ１〜Ｓ４は、ゲート電圧が低レベル（ＶＬ）から高レベル（ＶＨ）に遷移するときにオフ状態からオン状態に遷移し、逆に、ゲート電圧が高レベル（ＶＨ）から低レベル（ＶＬ）に遷移するときにオン状態からオフ状態に遷移する。また、２つの２入力切換スイッチＳ５、Ｓ６も、例えば、ソース・ドレインが一方の入力端子と出力端子となるＮチャンネル型のＭＯＳＦＥＴと、ソース・ドレインが他方の入力端子と出力端子となるＮチャンネル型のＭＯＳＦＥＴを組み合わせて構成される。尚、各スイッチＳ１〜Ｓ６は、Ｐチャンネル型のＭＯＳＦＥＴで構成しても構わない。
【００６４】
次に、図５に示す本発明装置２のＤ／Ａ変換動作について、図５及び図６を参照して説明する。Ｄ／Ａ変換動作は、以下に示す第１工程から第５工程を備える。尚、図６は、第１工程から第５工程までのスイッチＳ１〜Ｓ４のゲート電圧レベルと、２入力切換スイッチＳ５、Ｓ６の入力を切り換える制御信号の電圧レベルの立ち上がり及び立ち下がりの各タイミングの相互関係を模式的に示すタイミング図であり、各スイッチＳ１〜Ｓ４は、高レベル（ＶＨ）でオン状態、低レベル（ＶＬ）でオフ状態である。また、入力切換スイッチＳ５は、高レベル（ＶＨ）で演算増幅器４の出力端子（第３の基準電圧供給ノードＮ３）に接続する第２の入力端子に切り換わり、低レベル（ＶＬ）で２値のディジタル入力信号に対応した２つの基準電圧Ｖ０またはＶ１に接続する第１の入力端子に切り換わり、入力切換スイッチＳ６は、高レベル（ＶＨ）で演算増幅器４の出力端子（第３の基準電圧供給ノードＮ３）に接続する第２の入力端子に切り換わり、低レベル（ＶＬ）で接地電圧Ｖｓｓに接続する第１の入力端子に切り換わる。
【００６５】
〈第１工程〉先ず、各スイッチＳ１〜Ｓ４をオン状態にし、２入力切換スイッチＳ５、Ｓ６の各入力を、制御信号レベルを低レベル（ＶＬ）として、第１の入力端子側に切り換える。この結果、第１の基準電圧供給ノードＮ１に、１ビット目のディジタル入力信号に対応した基準電圧Ｖ０またはＶ１が入力され、第１のキャパシタＣ１に当該ディジタル入力信号に対応した電荷量を保持させる（サンプリング動作）。尚、第２の基準電圧供給ノードＮ２には、接地電圧Ｖｓｓが供給される。尚、本実施形態では、第１及び第４のスイッチＳ１、Ｓ４は常時オン状態である。
【００６６】
〈第２工程〉次に、第３のスイッチＳ３をオフし、出力ノードＮ０を第３の基準電圧供給ノードＮ３から切り離してフローティング状態にした後、２入力切換スイッチＳ５、Ｓ６の入力を夫々、制御信号レベルを高レベル（ＶＨ）として、演算増幅器４の出力端子に接続する第２の入力端子側に切り換えて、第１及び第２の基準電圧供給ノードＮ１、Ｎ２を短絡し、第２のスイッチＳ２をオンにして、第１及び第２のスイッチＳ１、Ｓ２を介して、第１及び第２のキャパシタＣ１、Ｃ２の他方端Ｎ４、Ｎ５が電気的に導通して、キャパシタＣ１、Ｃ２の電荷量が足し合わされ、キャパシタＣ１、Ｃ２間で分配されて平均化される（電荷分配動作）。ここで、演算増幅器４の出力端子（第３の基準電圧供給ノードＮ３）の電圧は、１ビット目のディジタル入力信号の入力値が“０”の場合は、Ｖ０になり、“１”の場合は、（Ｖ０＋Ｖ１）／２になる。
【００６７】
〈第３工程〉次に、ホールド動作用の第２のキャパシタＣ２を出力ノードＮ０から切り離すために、第２のスイッチＳ２をオフし、第２のキャパシタＣ２に１回目の電荷分配動作で出力ノードに出力されたＤ／Ａ変換電圧に対応する電荷量を保持させる（ホールド動作）。
【００６８】
〈第４工程〉次に、第３のスイッチＳ３をオンし、２入力切換スイッチＳ５の入力を、制御信号レベルを低レベル（ＶＬ）として、第１の入力端子側に切り換える。尚、２入力切換スイッチＳ６の入力は、第２の入力端子側（演算増幅器４の出力端子側）を維持する。この結果、第１の基準電圧供給ノードＮ１に、ｎビット目（ｎ＝２〜Ｎ、Ｎはディジタル入力信号のビット長）のディジタル入力信号に対応した基準電圧Ｖ０またはＶ１が入力され、第１のキャパシタＣ１に当該ｎビット目のディジタル入力信号に対応した電荷量を保持させる（サンプリング動作）。
【００６９】
〈第５工程〉次に、第３のスイッチＳ３をオフし、出力ノードＮ０を第３の基準電圧供給ノードＮ３から切り離してフローティング状態にした後、２入力切換スイッチＳ５の入力を、制御信号レベルを高レベル（ＶＨ）として、演算増幅器４の出力端子に接続する第２の入力端子側に切り換えて、第１及び第２の基準電圧供給ノードＮ１、Ｎ２を短絡し、第２のスイッチＳ２をオンにして、第１及び第２のスイッチＳ１、Ｓ２を介して、第１及び第２のキャパシタＣ１、Ｃ２の他方端Ｎ４、Ｎ５が電気的に導通して、キャパシタＣ１、Ｃ２の電荷量が足し合わされ、キャパシタＣ１、Ｃ２間で分配されて平均化される（電荷分配動作）。ここで、ｎ回目の電荷分配動作後における出力ノードの電圧は、第２のキャパシタＣ２で保持されていた（ｎ−１）回目までの電荷分配動作で出力ノードに現れたＤ／Ａ変換電圧に対応する電荷量と、ｎ回目のサンプリング動作で第１のキャパシタＣ１にサンプリングされたｎビット目のディジタル入力信号の基準電圧Ｖ０またはＶ１に対応した電荷量をキャパシタＣ１、Ｃ２間で分配し平均化された電荷量に対応する電圧となる。
【００７０】
以下、ディジタル入力信号の全Ｎビットが全てＤ／Ａ変換されるまで、上記第３工程（ホールド動作）、第４工程（サンプリング動作）及び第５工程（電荷分配動作）を繰り返す。第３乃至第５工程の一連の動作を２回目からＮ回目まで（Ｎ−１）回繰り返すことにより、Ｎビットのディジタル入力信号のデコード結果に対応する、Ｄ／Ａ変換電圧ＶＤ／Ａが演算増幅器４の出力端子（第３の基準電圧供給ノードＮ３）に出力される。尚、Ｄ／Ａ変換電圧ＶＤ／Ａは、第１実施形態と同様に、数１で与えられる。
【００７１】
上記サンプリング及びホールド動作において、第１の基準電圧供給ノードＮ１にディジタル入力信号の入力値に応じて２つの異なる基準電圧Ｖ０とＶ１の何れか一方が供給され、第２の基準電圧供給ノードＮ２に接地電圧Ｖｓｓが供給可能される。また、上記電荷分配動作において、第１及び第２の基準電圧供給ノードＮ１、Ｎ２と演算増幅器４の出力端子が相互に電気的に接続される。
【００７２】
本実施形態では、上記第１工程及び第４工程におけるサンプリング動作時に、第１のキャパシタＣ１の他方端（中間ノードＮ４）を第１、第３及び第４のスイッチＳ１、Ｓ３、Ｓ４を介して演算増幅器の出力端子と接続することによって第１のキャパシタＣ１の他方端（中間ノードＮ４）には演算増幅器の入力オフセット電圧が現れ、第１のキャパシタＣ１には演算増幅器の入力オフセット電圧に対するディジタル入力信号に対応した基準電圧Ｖ０またはＶ１の電位差分の電荷が充電される。従って、前記第２工程及び第５工程における電荷再分配動作時に、第１及び第２のキャパシタＣ１、Ｃ２間で分配し平均化された電荷量に対応する電圧を、入力オフセット電圧を有する演算増幅器に接続して出力した場合も、当該入力オフセット電圧はＤ／Ａ変換値に現れない。
【００７３】
尚、本第２実施形態において、第１及び第２のスイッチＳ１、Ｓ２を入れ替え、第５及び第６のスイッチＳ５、Ｓ６を入れ替えることで、サンプリング動作に用いる第１のキャパシタＣ１とホールド動作に用いる第２のキャパシタＣ２の役割を入れ替えることができる。第１及び第２のキャパシタＣ１、Ｃ２の役割を入れ替えることにより、第１及び第２のキャパシタＣ１、Ｃ２の容量値のミスマッチによって発生するＤ／Ａ変換の演算誤差を低減させることができる。
【００７４】
次に、上記リセット動作後の第２及び第３のスイッチＳ２、Ｓ３のオンオフ動作に伴う電荷の注入抽出のＤ／Ａ変換電圧ＶＤ／Ａに対して与える影響が、本発明装置２において如何に効果的に抑制されているかを、図７を参照して説明する。尚、第２実施形態では、第１実施形態と同様に、各スイッチＳ１〜Ｓ４がＮチャンネル型のＭＯＳＦＥＴで構成されているので、ゲート電圧が低レベル（ＶＬ）から高レベル（ＶＨ）に遷移してオン状態になる時点で、ゲート・ソース間及びゲート・ドレイン間のゲート絶縁膜に形成されるゲート容量にソース及びドレインから抽出された電荷が保持される電荷抽出が生じ、逆に、ゲート電圧が高レベル（ＶＨ）から低レベル（ＶＬ）に遷移してオフ状態になる時点で、上記ゲート容量に保持されていた電荷がソース及びドレイン側に注入される電荷注入が生じる。各スイッチＳ１〜Ｓ３は同じサイズで同じトランジスタ特性に揃えられているので、１回のオンまたはオフ動作におけるソース及びドレイン両側への電荷の抽出量と注入量の絶対値はスイッチ間で同じであり、これを以下便宜的にＱｓと表記する。
【００７５】
上記リセット動作後は、第１及び第４のスイッチＳ１、Ｓ４はオン状態に維持されるので、当該スイッチからは電荷の注入抽出が生じずＤ／Ａ変換電圧ＶＤ／Ａに対して影響を及ぼさない。第２及び第３のスイッチＳ２、Ｓ３のオンオフ動作は、ホールド動作（第３工程）で、図７（Ａ）に示すように、第２のスイッチＳ２がオフ動作し、電荷分配動作（第２及び第５工程）において、図７（Ｂ）に示すように、第３のスイッチＳ３がオフ動作した後、第２のスイッチＳ２がオン動作する。尚、サンプリング動作（第４工程）において、第３のスイッチＳ３がオン動作するが、第３のスイッチＳ３がオン状態になると、その両側の出力ノードＮ０及び中間ノードＮ６は共に低インピーダンスの第３の基準電圧供給ノードＮ３と電気的に導通するため、電荷の注入抽出が生じてもＤ／Ａ変換電圧ＶＤ／Ａに対して影響を及ぼさない。従って、ホールド動作における第２のスイッチＳ２のオフ動作に伴う電荷注入（図７（Ａ）参照）と、電荷分配動作における第２のスイッチＳ２のオン動作に伴う電荷抽出と第３のスイッチＳ２のオフ動作に伴う電荷注入（図７（Ｂ）参照）が、Ｄ／Ａ変換電圧ＶＤ／Ａに対して影響を及ぼす。
【００７６】
ここで、第２及び第３のスイッチＳ２、Ｓ３のオフ動作は、動作後に各スイッチＳ２、Ｓ３がオフ状態となって、その両側のノードが電気的に非導通となるので、当該オフ動作による両側への総注入量Ｑｓの内のフローティング状態となって電荷が閉じ込められる側（夫々の一方端側）への注入比率が問題となる。第２のスイッチＳ２の一方端側（第２のキャパシタＣ２側）への注入比率をｒ２、第３のスイッチＳ２の一方端側（出力ノードＮ０側）への注入比率をｒ３とすると、夫々の注入量は（Ｑｓ×ｒ２）、（Ｑｓ×ｒ３）で表される。一方、第２のスイッチＳ２の他方端側（出力ノードＮ０側）、及び、第３のスイッチＳ２の他方端側（オン状態の第４のスイッチＳ４側）への夫々の注入量は、｛Ｑｓ×（１−ｒ２）｝、｛Ｑｓ×（１−ｒ３）｝となる。しかし、ホールド動作時におけるオフ状態の第２のスイッチＳ２の他方端側（出力ノードＮ０側）は、サンプリング動作中のため低インピーダンス状態であり、その注入量｛Ｑｓ×（１−ｒ２）｝はＤ／Ａ変換動作に影響を与えない。また、電荷分配動作におけるオフ状態の第３のスイッチＳ３の他方端側（オン状態の第４のスイッチＳ４側）への注入量｛Ｑｓ×（１−ｒ３）｝も、第４のスイッチＳ４を介して低インピーダンスの第３の基準電圧供給ノードＮ３（演算増幅器４の出力端子）と導通するため、Ｄ／Ａ変換動作に影響を与えない。
【００７７】
次に、電荷分配動作における第２のスイッチＳ２のオン動作では、第２のスイッチＳ２がオン状態、第３のスイッチＳ３がオフ状態であるので、第１及び第２のキャパシタＣ１、Ｃ２の夫々の他方端Ｎ４、Ｎ５及び出力ノードＮ０は、第１及び第２のスイッチＳ１、Ｓ２を介して相互に電気的に導通するとともにフローティング状態であるので、第２のスイッチＳ２の両側（第２のキャパシタＣ２の他方端Ｎ５と出力ノードＮ０）からの電荷の抽出量ＱｓがＤ／Ａ変換動作に影響を与えることになる。以上を整理して、Ｄ／Ａ変換誤差に影響する電荷の注入抽出を実線矢印で、影響しない電荷の注入抽出を破線矢印で、夫々図７中に示す。
【００７８】
従って、ホールド動作から電荷分配動作までの一連の動作を１回行うと、電荷分配動作時の第１及び第２のキャパシタＣ１、Ｃ２の他方端（中間ノードＮ４、Ｎ５）と導通状態の出力ノードＮ０に対して、第１実施形態と同様に、数２で与えられる電荷量Ｑｅが注入される結果となる。
【００７９】
従って、第２及び第３のスイッチＳ２、Ｓ３の各注入比率の合計（ｒ２＋ｒ３）が１でない場合には、電荷量Ｑｅがホールド動作から電荷分配動作までの一連の動作を１回行う毎に蓄積され、当該動作をＮ回繰り返すと相当量の電荷量が蓄積されるため、Ｄ／Ａ変換誤差が大きくなる。
【００８０】
しかし、第２実施形態では、第１実施形態と同様に、第３のスイッチＳ３と第３の基準電圧供給ノードＮ３の間に第４のスイッチＳ４を挿入しているので、第４のスイッチＳ４のインピーダンスを調整することにより、第３のスイッチＳ３の他方端（中間ノードＮ６）側のインピーダンスを高くして注入比率ｒ３を大きくできるため、数２に示す電荷量Ｑｅを低減することができ、その値を０（または略０）にすることができる。以下、詳細に説明する。
【００８１】
第２のスイッチＳ２から一方端（第２のキャパシタＣ２）側への注入比率ｒ２は、第２のスイッチＳ２の一方端側のインピーダンスと、第２のスイッチＳ２の他方端（出力ノードＮ０）側のインピーダンスとの関係によって決定される。第２のスイッチＳ２から一方端（第２のキャパシタＣ２）側は第２の容量Ｃ２と第６のスイッチＳ６を介して演算増幅器の出力端子（低インピーダンス）に、第２のスイッチＳ２の他方端（出力ノードＮ０）側はオン状態の第１のスイッチＳ１と第１のキャパシタＣ１と第５のスイッチＳ５を介して演算増幅器の出力端子（低インピーダンス）に接続されている。尚、第２のスイッチＳ２がオフ動作をする際には第３のスイッチはオフ状態（高インピーダンス）である。従って、第２のスイッチＳ２がオフ動作をする際の第２のスイッチＳ２の両端のインピーダンスは略等しく、第２のスイッチＳ２のオフ動作に伴う電荷の注入は両端に対し概ね均等に分散される。
【００８２】
第３のスイッチＳ３の他方端（中間ノードＮ６）には、上記第１乃至第５の全工程において常時オン状態の第４のスイッチＳ４が接続しており、第３のスイッチＳ２の他方端側のインピーダンスは、オン状態の第４のスイッチＳ４のインピーダンスで定まるが、第４のスイッチＳ４を挿入していない場合に比べて明らかに高いインピーダンスとなるため、第３のスイッチＳ２のオフ動作に伴う一方端（出力ノードＮ０）側への電荷の注入比率ｒ３を高めることができる。
【００８３】
第４のスイッチＳ４を挿入していない場合、第３のスイッチＳ２の他方端側は第３の基準電圧供給ノードＮ３に直接接続するため、低インピーダンスとなり、注入比率ｒ３は０．５よりも小さい値となるが、第４のスイッチＳ４を挿入することで、注入比率ｒ３を高めることができる。具体的には、第４のスイッチＳ４を構成するＭＯＳＦＥＴの素子サイズを、第３のスイッチＳ３の一方端（出力ノードＮ０）側と第３のスイッチＳ３の他方端（中間ノードＮ６）側のインピーダンスが等しくなるように設計する。
【００８４】
従って、第４のスイッチＳ４を挿入していない場合、第２及び第３のスイッチＳ２、Ｓ３の各注入比率の合計（ｒ２＋ｒ３）は１より小さい値となるが、本発明装置では第４のスイッチＳ４を挿入しているので、各注入比率の合計（ｒ２＋ｒ３）は１に近づく。よって、数２に示す電荷量Ｑｅは、数２右辺の（ｒ２＋ｒ３−１）が０または略０となり、第２及び第３のスイッチＳ２、Ｓ３のオンオフ動作により電荷の注入抽出によるＤ／Ａ変換誤差に対する影響を大幅に低減することができる。
【００８５】
次に、本発明装置２において第４のスイッチＳ４を挿入することによるＤ／Ａ変換誤差の低減効果を、ＳＰＩＣＥ回路シミュレータを用いて、図７に示す基本回路部分３を含む図５に示す本発明装置２の過渡応答解析を行って確認したので、その結果を説明する。尚、Ｄ／Ａ変換誤差は、サンプリング動作時に、ディジタル入力信号の入力値が“０”の場合に対応する基準電圧Ｖ０（Ｖｓｓ）を毎回入力することにより確認できる。図８に、第４のスイッチＳ４を挿入した本発明装置２と、第４のスイッチＳ４を挿入しない比較回路の演算増幅器４の出力端子の出力電圧波形を並べて表示する。実線で示す出力電圧波形Ａが本発明装置２のもので、点線で示す出力電圧波形Ｂが比較回路のものである。
【００８６】
図８より、第４のスイッチＳ４を挿入しない場合には、ホールド動作から電荷分配動作までの一連の動作を１回ずつ繰り返し実行する毎に、Ｄ／Ａ変換誤差が累積していく様子が分かる。つまり、図８の場合、ディジタル入力信号の入力値が全て“０”であるので、演算増幅器４の出力端子の出力電圧の期待値は接地電圧Ｖｓｓであるので、本発明装置２では、電荷分配動作期間中の実線で示す出力電圧波形Ａは、上記一連の動作が繰り返されても接地電圧Ｖｓｓに維持されるのに対して、比較回路では、電荷分配動作期間中の点線で示す出力電圧波形Ｂが、上記一連の動作が繰り返されるに従い、徐々に接地電圧Ｖｓｓより低下している。以上より、本発明装置２では、第４のスイッチＳ４を挿入することで、電荷の注入抽出によるＤ／Ａ変換誤差が低減され、上記一連の動作が繰り返されてもＤ／Ａ変換誤差が累積して大きなＤ／Ａ変換誤差となって現れないことが確認できた。
【００８７】
以上、第１実施形態及び第２実施形態を用いて、本発明装置を詳細に説明したが、本発明装置は、上記第１及び第２実施形態の回路構成に限定されるものではない。つまり、本発明装置は、第１実施形態の本発明装置１または第２実施形態の本発明装置２の基本回路部分３で示される電荷再分配型のＤ／Ａ変換器の基本的な回路構成を備え、第３のスイッチＳ３と第３の基準電圧供給ノードＮ３間に、インピーダンス整合用の第４のスイッチＳ４が挿入されていることを特徴とするものであり、第１及び第２のキャパシタＣ１、Ｃ２の内のサンプリング動作用とホールド動作用の割り当ては任意であり、また、第１乃至第３の基準電圧供給ノードＮ１〜Ｎ３に入力する基準電圧も適宜変更可能である。例えば、サンプリング動作時において、サンプリング動作に用いる第１及び第２のキャパシタＣ１、Ｃ２の一方と接続する第１または第２の基準電圧供給ノードＮ１、Ｎ２と、第３の基準電圧供給ノードＮ３の何れの側から、２値のディジタル入力信号に対応した２つの基準電圧Ｖ０とＶ１を切り換えて入力するようにしても構わない。
【００８８】
また、上記各実施形態では、第４のスイッチＳ４は、他のスイッチＳ１〜Ｓ３と同様に、ＭＯＳＦＥＴを用い、常時オン状態にして構成したが、必要に応じてオンオフ動作させても構わないし、また、第３のスイッチＳ３の両側のインピーダンスの整合に利用できる素子であればスイッチング素子に限定されるものではなく、ＭＯＳＦＥＴ以外の回路素子、例えば、抵抗素子等を用いても構わない。
【産業上の利用可能性】
【００８９】
本発明は、スイッチトキャパシタ回路を用いた電荷再分配型のＤ／Ａ変換器に利用可能であり、特に、スイッチトキャパシタ回路を構成するスイッチがオンオフ動作時に発生する電荷の注入抽出に起因して生じるＤ／Ａ変換誤差を抑制するのに有用である。
【図面の簡単な説明】
【００９０】
【図１】本発明に係る電荷再分配型のＤ／Ａ変換器の第１実施形態における回路図
【図２】図１に示すＤ／Ａ変換器の回路構成のスイッチをＮチャンネル型のＭＯＳＦＥＴで構成した場合の回路図
【図３】図２に示すＤ／Ａ変換器の各スイッチのゲート電圧レベルを示すタイミング図
【図４】図２に示すＤ／Ａ変換器における、（Ａ）ホールド動作時の回路状態を示す回路図と、（Ｂ）電荷分配動作時の回路状態を示す回路図
【図５】本発明に係る電荷再分配型のＤ／Ａ変換器の第２実施形態における回路図
【図６】図５に示すＤ／Ａ変換器の第１乃至第４のスイッチをＮチャンネル型のＭＯＳＦＥＴで構成した場合における、第１乃至第４のスイッチのゲート電圧レベル、及び、第５及び第６のスイッチの入力を切り換える制御信号の電圧レベルを示すタイミング図
【図７】図５に示すＤ／Ａ変換器の第１乃至第４のスイッチをＮチャンネル型のＭＯＳＦＥＴで構成した基本回路部分における、（Ａ）ホールド動作時の回路状態を示す回路図と、（Ｂ）電荷分配動作時の回路状態を示す回路図
【図８】第２実施形態のＤ／Ａ変換器におけるＤ／Ａ変換誤差の低減効果を第４のスイッチの有無によって比較した過渡応答解析結果を示す電圧波形図
【図９】従来の電荷再分配型のＤ／Ａ変換器の一例を示す回路図
【符号の説明】
【００９１】
１、２：    本発明に係る電荷再分配型のＤ／Ａ変換器
３：        基本回路部分
４：        演算増幅器
Ｃ１：      第１のキャパシタ
Ｃ２：      第２のキャパシタ
Ｃ１１〜Ｃ１３：  キャパシタ
Ｎ０：      出力ノード
Ｎ１：      第１の基準電圧供給ノード
Ｎ２：      第２の基準電圧供給ノード
Ｎ３：      第３の基準電圧供給ノード
Ｎ４〜Ｎ６：  中間ノード
Ｎ７：      入力ノード
Ｓ１：      第１のスイッチ
Ｓ２：      第２のスイッチ
Ｓ３：      第３のスイッチ
Ｓ４：      第４のスイッチ
Ｓ５：      第１の２入力切換スイッチ
Ｓ６：      第２の２入力切換スイッチ
Ｓ１１〜Ｓ１８：  スイッチ
Ｖ０、Ｖ１：  基準電圧
Ｖｓｓ：    接地電圧
Ｖｒｅｆ：  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図８】
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