(57)【要約】【課題】    多孔質シリカ前駆体膜を用い、研磨を行なってもマイクロスクラッチや剥離の発生を抑制できる半導体装置の製造方法を提供する。【解決手段】    半導体装置の製造方法は、（ａ）半導体ウエハの下地上に、ノンテンプレートタイプの多孔質シリカ前駆体膜をスピン塗布する工程と、（ｂ）多孔質シリカ前駆体膜の外周から内側に向けて走査しつつリンス液を噴射する工程を含み、多孔質シリカ前駆体膜の外周部で外側に向かって厚さが減少する傾斜部を形成する工程と、（ｃ）多孔質シリカ前駆体膜をキュア処理して多孔質シリカ膜に変換する工程と、を含む。【選択図】  図１−１
2008235479.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体ウエハの下地上に、多孔質シリカ前駆体膜をスピン塗布する工程と、
（ｂ）多孔質シリカ前駆体膜の外周から内側に向けて走査しつつ、ノズルからリンス液を噴射する工程を含み、多孔質シリカ前駆体膜の外周部で外側に向かって厚さが減少する傾斜部を形成する工程と、
（ｃ）多孔質シリカ前駆体膜をキュアして多孔質シリカ膜に変換する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記多孔質シリカ前駆体膜がノンテンプレートタイプのシロキサン樹脂溶液で形成され、前記リンス液がガンマブチロラクトンである請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）は、リンス液の噴射するノズルを外側に２度から１０度傾け、前記半導体ウエハの外側から内側に向かうようにリンス液を噴射させる工程を含む請求項１記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）が、傾斜部の外側に多孔質シリカ前駆体膜が除去されたエッジカット部を形成する請求項１記載の半導体装置の製造方法。
【請求項５】
前記傾斜部の幅は０．５ｍｍ以上であり、前記傾斜部と前記エッジカット部との合計幅は４ｍｍ以下である請求項４記載の半導体装置の製造方法。
【請求項６】
前記工程（ｂ）が、
（ｂ−１）前記多孔質シリカ前駆体膜の周縁部にリンス液を噴射し、一定幅のエッジカット部を形成する工程と、
（ｂ−２）残った前記多孔質シリカ前駆体膜の端部に、外周から内側に向けて走査しつつリンス液を噴射し、前記傾斜部を形成する工程と、
を含む請求項４記載の半導体装置の製造方法。
【請求項７】
（ｄ）前記多孔質シリカ膜の上にＣＶＤで酸化膜を形成し、前記多孔質シリカ膜と共に層間絶縁膜を形成する工程と、
（ｅ）前記層間絶縁膜に銅配線をダマシン工程により埋め込む工程と、
をさらに含む請求項１記載の半導体装置の製造方法。
【請求項８】
（ｆ）前記工程（ａ）〜（ｅ）を繰返し、複数層の配線を形成する工程を含む請求項７記載の半導体装置の製造方法。
【請求項９】
（ｇ）前記工程（ｆ）の後、上部層間絶縁膜と上部配線を形成する工程を含む請求項８記載の半導体装置の製造方法。
【請求項１０】
前記上部層間絶縁膜は、ＳｉＯＣ膜を含む中層層間絶縁膜とＳｉＯ膜を含む上層層間絶縁膜とを含む請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に塗布型低誘電率膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の多層配線において、信号伝播速度の遅延は、配線の抵抗Ｒと配線間の寄生容量Ｃの積による時定数ＲＣによって決定される。半導体集積回路の集積度の増加、素子密度の向上に伴い、配線幅、配線間隔は狭くなり、配線抵抗と配線間の寄生容量が増大している。信号伝播速度の高速化を図るには、配線の低抵抗化と配線間の寄生容量の低減が必須である。配線材料は、アルミニウムから銅へ変更され、更なる低抵抗化は困難になっている。配線間の寄生容量を低減することが望まれる。
【０００３】
配線厚さを薄くし、隣接配線の対向面積を低減すれば、配線の寄生容量は低減する。しかし、配線厚さを薄くすることは配線断面積を減少することになり、配線抵抗の上昇を招き、時定数の増大を招いてしまう。残る可能性として配線間を絶縁する誘電体膜の低誘電率化がある。種々の誘電体膜の低誘電率化が行なわれている。
【０００４】
従来誘電体材料として、酸化シリコン、窒化シリコン、燐珪酸ガラス（ＰＳＧ）等の無機材料、ポリイミド等の有機材料が用いられてきた。最もよく用いられてきた化学気相堆積（ＣＶＤ）による酸化シリコン膜の比誘電率は４程度である。低誘電率化のためＦを添加したＣＶＤ−ＳｉＯＦ膜の比誘電率は３．３〜３．５程度である。より低誘電率化の可能な材料として塗布型ポラス材料がある。比誘電率約１．０のポアを含むことにより誘電体膜の比誘電率の大幅な低下が行なえる。塗布型ポラス材料として、ダウケミカル社のＳｉＬＫ（登録商標）やハネウェル社のＦＬＡＲＥ（登録商標）に代表される有機ポリマー材料が広く知られている。有機誘電体材料は、従来用いられていた無機誘電体と性質が大きく異なり、取り扱いが容易でない面もある。
【０００５】
特開２００３−１９７６２１号は、ＳｉＬＫ等の有機ポリマー系塗布膜は、乾燥後も溶剤に溶融し、リンス剤によるエッジカットを行なうと、ウエハ短部に幅２ｍｍ〜３ｍｍの塗布膜の除去されたエッジリンス部とその内側で幅１ｍｍ程度の表面が傾斜した傾斜部を生じることを指摘し、有機ポリマー層のウエハエッジ付近の機械的強度の不足を、有機ポリマー層を上下の酸化シリコン層でサンドイッチ状に挟み、有機ポリマー層の辺縁部を包むことにより防止することを提案する。
【０００６】
近年、ＳｉＯ２骨格を有し、比誘電率約１．０の空孔（ポア）を有する塗布型多孔質（ポラス）シリカが注目されている。塗布型多孔質シリカは、キュアリングの際ポアサイズを制御することが可能であり、均一かつ微細なポアを形成でき、ポア導入による膜強度の低下を抑制することが可能である。塗布型多孔質シリカ前駆体膜は、スピン塗布、乾燥、キュアリングの際、ウエハ端面に材料が付着し、そのまま取り扱うとウエハキャリアと衝突してパーティクルを発生する。そこで、スピン塗布後、ウエハ端面から数ｍｍの領域で塗布膜を除去するエッジカットを行なっている。エッジカットした側面は、下地表面に対してほぼ直角になる。
【０００７】
特開２００３−７８００５号は、低誘電率膜は膜密度が低く、外気の影響を受けやすいので外気透過性の低い保護膜で覆う必要がある、多層層間絶縁膜を形成する際上層に向かうほど外側に張り出すように層間絶縁膜を形成すれば、下層の低誘電率膜の側面は保護されるが、ウエハの利用可能面積が狭くなることを指摘し、上下に配置するメチルシロキサン等の低誘電率膜を同じ半径方向位置でエッジカットすることを提案する。
【０００８】
特開２００４−９６０９６号は、垂直な側壁を有する膜を研磨すると応力集中により剥離が生じやすいことを指摘し、シロキサン系ポリマーを塗布して塗布膜を形成し、ノズルから溶剤を吐出してエッジカットを行い、ほぼ垂直な側壁を形成した後、端部にプラズマを照射して、端部を侵食し、傾斜部を形成することにより、研磨工程での剥離を防止することを提案する。
【０００９】
【特許文献１】特開２００３−１９７６２１号公報
【特許文献２】特開２００３−７８００５号公報
【特許文献３】特開２００４−９６０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
多孔質シリカを形成する多孔質シリカ前駆体膜は、エッジカットを行なうと、ほぼ垂直な側面が形成され、研磨時にマイクロスクラッチや剥離を生じることがある。
【００１１】
本発明の目的は、多孔質シリカ前駆体膜を用い、研磨を行なってもマイクロスクラッチや剥離の発生を抑制できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の１観点によれば、
（ａ）半導体ウエハの下地上に、多孔質シリカ前駆体膜をスピン塗布する工程と、
（ｂ）多孔質シリカ前駆体膜の外周から内側に向けて走査しつつ、ノズルからリンス液を噴射する工程を含み、多孔質シリカ前駆体膜の外周部で外側に向かって厚さが減少する傾斜部を形成する工程と、
（ｃ）多孔質シリカ前駆体膜をキュアして多孔質シリカ膜に変換する工程と、
を含む半導体装置の製造方法
が提供される。
【発明の効果】
【００１３】
ウエハ上に多孔質シリカ前駆体膜を塗布した後、リンス液を半径方向端部から内側に向けて走査することにより、傾斜部を作成することができる。傾斜部は、マイクロスクラッチや剥離の発生を抑制するのに有効である。
【発明を実施するための最良の形態】
【００１４】
塗布型被膜形成用材料として、有機ＳＯＧ、多孔質シリカ前駆体、多孔質ポリアリレン等が挙げられる。この内、材料単体の誘電率が低いと言う観点では多孔質シリカ前駆体が好ましい。このような多孔質シリカ前駆体としては、有機ＳＯＧに熱分解性樹脂等を添加し、加熱により熱分解させることにより空孔を形成するテンプレートタイプと、アルカリ中でシリカ粒子を形成し、粒子間の隙間を利用して空孔を形成するノンテンプレートタイプが挙げられる。アルカリは、合成触媒として、シロキサンポリマを合成する時に添加する。塗布液はアルカリ溶液になる。微細な空孔を均一に形成できる点でノンテンプレートタイプが好ましい。
【００１５】
ノンテンプレートタイプの多孔質シリカ前駆体としては、触媒化成工業社製のＮＳＣシリーズ、ＪＳＲ社製のＬＫＤシリーズ等が挙げられる。また、ノンテンプレートタイプの多孔質シリカ前駆体は、作成することもできる。この場合は、原料のシリコン化合物として、例えば、テトラメトキシシラン、テトラエトキシシラン、テトラプロポキシシラン、テトラブトキシシラン、テトライソプロポキシシラン等のテトラアルコキシシラン、および、メチルトリメトキシシラン、メチルトリエトキシシラン、メチルトリプロポキシシラン、メチルトリブトキシシラン、メチルトリイソプロポキシシラン、フェニルトリメトキシシラン、フェニルトリエトキシシラン、フェニルトリプロポキシシラン、フェニルトリブトキシシラン、フェニルトリイソプロポキシシラン、ビニルトリメトキシシラン、ビニルトリエトキシシラン、ビニルトリプロポキシシラン、ビニルトリブトキシシラン、ビニルトリイソプロポキシシラン等のトリアルコキシシラン、ならびに、ジメチルジメトキシシラン、ジメチルジエトキシシラン、ジメチルジプロポキシシラン、ジメチルジブトキシシラン、ジメチルジイソプロポキシシラン、フェニルメチルジメトキシシラン、フェニルメチルジエトキシシラン、フェニルメチルジプロポキシシラン、フェニルメチルジブトキシシラン、フェニルメチルジイソプロポキシシラン、フェニルメチルジメトキシシラン、フェニルメチルジエトキシシラン、フェニルメチルジプロポキシシラン、フェニルメチルジブトキシシラン、フェニルメチルジイソプロポキシシラン、ジフェニルジメトキシシラン、ジフェニルジエトキシシラン、ジフェニルジプロポキシシラン、ジフェニルジブトキシシラン、ジフェニルジイソプロポキシシラン等のジアルコキシシランを用い、テトラメチルアンモニウムハイドロオキサイド、テトラエチルアンモニウムオキサイド、テトラプロピルアンモニウムオキサイド、テトラブチルアンモニウムオキサイド等のテトラアルキルアンモニウムハイドロオキサイド（ＴＡＡＯＨ）の存在下で加水分解して得られる有機珪素化合物を含む液状組成物が好ましい。これは、１０ＧＰａ以上の弾性率、１ＧＰａ以上の硬度を可能とする。
【００１６】
ノンテンプレートタイプ多孔質シリカ前駆体の溶剤は、多孔質シリカ前駆体のシロキサン樹脂を溶解できれば、特に制限されないが、メチルアルコール、エチルアルコール、プロピルアルコール、イソプロピルアルコール、ブチルアルコール、イソブチルアルコール、ターシャリブチルアルコール等のアルコール系、フェノール、クレゾール、ジエチルフェノール、トリエチルフェノール、プロピルフェノール、ノニルフェノール、ビニルフェノール、アリルフェノール、ノニルフェノール等のフェノール系、シクロヘキサン、メチルイソブチルケトン、メチルエチルケトン等のケトン系、メチルセロソルブ、エチルセロソルブ等のセロソルブ系、ヘキサン、オクタン、デカン等の炭化水素系、プロピレングリコール、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート等のグリコール系などの溶剤を単体もしくは混合溶剤として用いることができる。
【００１７】
多孔質シリカ前駆体溶液をウエハ上にスピン塗布すると、ウエハ端面にも付着する膜が生じる。この端面の付着膜は、そのままにしておくとウエハキャリアとの摩擦、衝突によりパーティクルを発生するので、エッジカットアームのノズルからリンス液を噴射して端部から幅数ｍｍ程度エッジカットを行なう。
【００１８】
エッジカットに用いるリンス液としては、メチルアルコール、エチルアルコール、プロピルアルコール、イソプロピルアルコール、ブチルアルコール、イソブチルアルコール、ターシャリブチルアルコール等のアルコール系、フェノール、クレゾール、ジエチルフェノール、トリエチルフェノール、プロピルフェノール、ノニルフェノール、ビニルフェノール、アリルフェノール、ノニルフェノール等のフェノール系、シクロヘキサン、メチルイソブチルケトン、メチルエチルケトン等のケトン系、メチルセロソルブ、エチルセロソルブ等のセロソルブ系、ヘキサン、オクタン、デカン等の炭化水素系、プロピレングリコール、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート等のグリコール系、アニソール、乳酸メチル、乳酸エチル、ガンマブチロラクトン、ヘキサン、テトラヒドロフラン等の溶剤を単体もしくは混合溶剤として用いることができる。
【００１９】
通常のエッジカットを行なうと、膜側面が下地表面に対してほぼ直角になり、後の化学機械研磨（ＣＭＰ）工程に置いて、マイクロスクラッチや剥離の原因となる。
【００２０】
本発明者らは、エッジカット工程においてエッジカットアームをウエハの半径方向にスキャンさせながらリンス液を噴射させ、多孔質シリカ前駆体膜のエッジ部分に、表面が傾斜した傾斜部を作成することを検討した。
【００２１】
塗布後の多孔質シリカ前駆体膜は、例えば基板を８０°〜３５０℃の温度で加熱乾燥する工程、基板を３５０℃〜４５０℃の温度でキュアする工程によって多孔質シリカ膜に変換される。なお、基板を８０°〜３５０℃の温度で加熱乾燥する工程、基板を３５０℃〜４５０℃の温度でキュアする工程は、酸素濃度１００ｐｐｍ以下の不活性雰囲気中で行なうのが好ましい。被膜の酸化による耐湿性の低下を防止するためである。
【００２２】
層間絶縁膜を形成した後、配線用の凹部を形成して銅配線を埋め込むダマシン工程を行う。層間絶縁膜を多孔質シリカ膜のみで形成することは困難であり、ＣＶＤ酸化膜との組合せとする。さらに銅拡散防止やエッチストッパ、ＣＭＰストッパとしての機能を果たすＳｉＮ膜やＳｉＣ膜も積層する。以下ストッパ膜と称する。多層配線を形成する場合、層間絶縁膜形成工程、配線形成工程を繰り返す。
【００２３】
本発明者らは、エッジカット工程で傾斜部を作成した時の効果を調べるため、条件を変えた多層層間絶縁膜のサンプルを作成し、その結果を調べた。但し、絶縁積層のみを形成し、デバイス構造や配線構造は省略した。
【００２４】
実験に用いた材料、ストッパ膜、装置等の主なものは以下の通りである。
【００２５】
ウエハ：厚さ１００ｎｍの熱酸化膜を形成した８インチシリコンウエハ；
多孔質シリカ膜形成装置：東京エレクトロン社製ＡＣＴ１２ＳＯＤ；
多孔質シリカ前駆体溶液：触媒化成工業社製セラメートＮＣＳ（ノンテンプレートタイプ多孔質シリカ前駆体溶液）；
エッジリンス液：ガンマブチロラクトン；
化学機械研磨装置；
プラズマＣＶＤ装置。
【００２６】
図１Ａ〜１Ｅがサンプル作成工程を概略的に示す断面図である。
【００２７】
図１Ａに示すように、シリコンウエハ１１表面にプラズマＣＶＤで厚さ５０ｎｍのＳｉＣ：Ｎ：Ｈ膜（以下ＳｉＣ膜と称する）１２を形成する。ＣＶＤ膜は、シリコンウエハ端部で薄くなり、端面には堆積せず、パーティクルの原因にはならない。
【００２８】
図１Ｂに示すように、ＳｉＣ膜１２を形成したシリコンウエハ１１を多孔質シリカ膜形成装置ＡＣＴ１２ＳＯＤに装荷し、ＳｉＣ膜１２の上に、セラメートＮＣＳ液（ノンテンプレートタイプ多孔質シリカ前駆体溶液）をスピン塗布し、多孔質シリカ前駆体膜１３を作成する。
【００２９】
図１Ｃに示すように、エッジカットアームのノズル１５からリンス液（ガンマブチロラクトン）１６を回転するウエハ上に噴射させ、ウエハ端部のエッジカットを行なう。ノズル径は、０．５ｍｍ〜１．０ｍｍ、リンス液噴射量は１５ｍｌ／分〜２０ｍｌ／分程度である。リンス液１６の当たった多孔質シリカ前駆体膜１３は除去され、エッジカット部１７が形成されると共に、多孔質シリカ前駆体膜１３にはほぼ垂直な側壁が形成される。シリコンウエハ１１周縁部の多孔質シリカ前駆体膜は完全に除去され、パーティクル発生は防止される。
【００３０】
なお、多孔質シリカ前駆体膜１３形成後、加熱Ｈが、１５０℃１分、２５０℃１分、３５０℃１分と行われ、多孔質シリカ前駆体膜１３は乾燥される。多孔質シリカ前駆体膜１３は完全に乾燥すると、リンス液には溶解しなくなる。
【００３１】
図１Ｄに示すように、エッジカットアームのノズル１５をウエハ端部から半径方向内側にスキャンしつつ、リンス液１６を回転するウエハ上に噴射させ、多孔質シリカ前駆体膜１３端部の傾斜除去を行なう。スキャンした幅の傾斜部１８が形成される。傾斜部幅を、０．０，０．５，０．７，１．０，１．５，２．０（ｍｍ）に設定し、スキャン速度を０．１、０．２、０．５，１．０，１．２（ｍｍ／秒）に設定した。
【００３２】
図１Ｅに示すように、エッジカット部、傾斜部を形成した多孔質シリカ前駆体膜１３を、４５０℃３０分キュアリング（Ｃ）し、多孔質シリカ膜１９に変換する。
【００３３】
図１Ｆに示すように、多孔質シリカ膜１９の上に、テトラエトキシシラン（ＴＥＯＳ）をシリコンソースとしてプラズマＣＶＤにより、酸化シリコン膜２１を厚さ１００ｎｍ堆積する。
【００３４】
図１Ｇに示すように、化学機械研磨により、酸化シリコン膜２１を厚さ５０ｎｍ研磨する。１層分の層間絶縁膜が形成できたことになる。
【００３５】
図１Ｈに示すように、図１Ａ〜１Ｆに示す工程を６回繰り返し、６層の下層配線用多孔質シリカ層間絶縁膜ＩＬＤ１〜ＩＬＤ６を積層する。なお、図１Ｈは、見やすくするためにスケールを変えて示している。
【００３６】
下層層間絶縁膜ＩＬＤ１〜ＩＬＤ６の上にＳｉＯＣ層を用いた３層の中層層間絶縁膜ＩＬＤ７〜ＩＬＤ９をＣＶＤで形成する。さらに最上層にＳｉＯ２層を用いた上層層間絶縁層ＩＬＤ１０をＣＶＤで形成する。
【００３７】
このようにして、１０層の層間絶縁膜を形成した各サンプルにおいて、エッジカット部分を光学顕微鏡で観察して剥離等の欠陥が生じていないかを観察した。欠陥として、剥離の他残渣も検出し、傾斜部が形成されたか否かも検出した。
【００３８】
図２は、結果をまとめて示すグラフである。横軸が傾斜部幅を単位（ｍｍ）で示し、縦軸がスキャン速度を単位（ｍｍ／秒）で示す。サンプルをグラフ中のプロットで示す。剥離のあるものは×、残渣のあるものは△、傾斜部を形成できなかったものは−、これらの欠陥がなかったものは○で示す。スキャン速度に関しては、０．１ｍｍ／秒では、残渣が残るが、０．２ｍｍ／秒以上１．０ｍｍ／秒以下で残渣はない。１．２ｍｍ／秒では、残渣が残ったり、傾斜部が形成されない。スキャン速度が遅すぎると、乾燥が進みすぎてしまうと考えられ、スキャン速度が速すぎると傾斜部を作るに至らないと考えられる。
【００３９】
傾斜部幅に関しては、０．０ｍｍ（傾斜部幅なし）では剥離が生じる。傾斜部なしは、従来技術に対応し、課題である剥離が生じることが確認できる。傾斜部幅０．５ｍｍ以上では剥離は生じない。傾斜部を形成することにより剥離防止に有効であることが確認できた。なお、傾斜部の幅は０．５ｍｍ以上あれば、確実に剥離防止効果が得られよう。なお、エッジカット部と傾斜部の幅は半導体装置として利用できない領域になるので、エッジカット部と傾斜部の幅の和は４ｍｍ以下とするのが望ましい。
【００４０】
図１Ｉに示すように、エッジカット部のリンスと傾斜部のリンスとを分けずに、シリコンウエハ１１端部から半径方向中心側にエッジカットアームのノズル１５を連続的にスキャンしてもよい。シリコンウエハ端部に多孔質シリカ前駆体膜が残らないように注意する。外側から内側にスキャンさせた後、折り返して内側から外側にスキャンしてもよい。
【００４１】
なお、多孔質シリカ前駆体膜は完全に乾燥するとリンス液に溶解しなくなるが、完全乾燥直前に物理的に削られるような現象を示す。
【００４２】
図１Ｊに示すように、エッジカットアームのノズル１５を外側に向けて２度から１０度程度、例えば約５度傾け、リンス液１６がウエハ半径方向外側から内側に向かうようにするのも有効である。垂直に立った多孔質シリカ前駆体膜側壁の陵（角部）を効果的に消滅できよう。
【００４３】
半導体集積回路装置のルールは縮小を続け、０．１４μｍ以下が多くなっている。ロジックＬＳＩにおいては、９０ｎｍルールが主となっている。配線と配線間隔とがハーフピッチずつの場合配線幅と配線間隔は各４５ｎｍとなる。配線間隔４５ｎｍ以下の多層配線においては、寄生容量の抑制が強く望まれ、多孔質シリカの採用が有効である。以下、実施例による半導体装置の製造方法を説明する。
【００４４】
図３Ａに示すように、シリコンウエハ１０１の表面部に選択的に素子分離領域１０２を形成し、素子分離領域１０２で囲まれた活性領域を画定する。なお、ＬＯＣＯＳで素子分離領域を形成する場合を示したが、シャロートレンチアイソレーション（ＳＴＩ）で素子分離領域を形成してもよい。活性領域表面にゲート絶縁膜を形成し、その上に多結晶シリコン等のゲート電極層を堆積し、ホトリソグラフィとエッチングでパターニングしてゲート電極１０４を形成する。酸化シリコン等の絶縁膜を堆積し、リアクティブイオンエッチング等の異方性エッチングを行なって、ゲート電極側壁上にサイドウォールスペーサ１０３を形成する。ゲート電極、サイドウォールスペーサをマスクとしたイオン注入を行い、ソース領域１０５ａ、ドレイン領域１０５ｂを形成する。
【００４５】
図３Ｂに示すように、ゲート電極１０４を覆ってシリコンウエハ１０１上にＰＳＧ（燐ガラス）の層間絶縁膜１０６、ＳｉＮ等のストッパ膜１０７を堆積し、層間絶縁膜を形成する。ホトリソグラフィとエッチングで電極取り出し用のコンタクトホールを形成する。
【００４６】
図３Ｃに示すように、コンタクトホール内面を覆って、厚さ５０ｎｍ程度のＴｉＮバリア膜１０８をスパッタリングで堆積し、その上にＷＦ６と水素の還元反応でブラケットＷ膜１０９を堆積する。ＣＭＰにより、ストッパ膜１０７上の金属層を除去し、コンタクトホール内にバリア膜１０８、Ｗ膜１０９の導電性プラグを残す。このＣＭＰにおいて、ＳｉＮのストッパ膜１０７は、ＣＭＰのストッパとして機能する。なお、以上の工程は公知のものであり、公知の種々の変更、置換等が可能である。
【００４７】
図３Ｄに示すように、導電性プラグを覆うように、層間絶縁膜上にＳｉＮ，ＳｉＣ等のストッパ膜１１０を堆積する。ストッパ膜１１０の上に、ノンテンプレートタイプの多孔質シリカ前駆体膜１１１を平坦部上の厚さが１５０ｎｍとなる条件で塗布し、その際、図１Ｃ，１Ｄを参照して説明したようにリンス液を周縁部に噴射し、エッジカット部、傾斜部を形成する。例えばスキャン速度０．５ｍｍ／秒で、幅０．５ｍｍの傾斜部を形成する。その後、キュアリングを行い多孔質シリカ前駆体膜を多孔質シリカ膜１１１に変換する。
【００４８】
図３Ｅに示すように、多孔質シリカ膜１１１の上にＴＥＯＳをＳｉソースとしたＣＶＤで酸化シリコン膜１１２を厚さ１００ｎｍ程度堆積し、保護膜とする。
【００４９】
図３Ｆに示すように、配線パターン形状の開口を有するレジストマスクを用いて酸化シリコン膜１１２、多孔質シリカ膜１１１をＣＦ４／ＣＨＦ３ガスを用いたＦプラズマでエッチング加工する。一旦ストッパ膜１１０でエッチングをストップし、その後ストッパ膜１１０もエッチングする。
【００５０】
図３Ｇに示すように、ＴａＮの拡散バリア層１１３を厚さ１０ｎｍ程度スパッタリングで堆積し、その上にＣｕのシード層を厚さ５０ｎｍ程度スパッタリングで堆積する。電解メッキによりＣｕ層１１４を厚さ６００ｎｍ程度成長し、ＣＭＰによって、保護層１１２より上の金属層を除去する。このようにして、シングルダマシン構造のＣｕ配線が形成される。
【００５１】
図３Ｈに示すように、ＳｉＮ、ＳｉＣ等のストッパ膜１１５厚さ５０ｎｍ程度プラズマＣＶＤによって堆積する。ストッパ膜１１５の上に、図３Ｄに示した工程同様、多孔質シリカ前駆体膜１１６を平坦部上の厚さが２５０ｎｍとなる条件で塗布し、その際、図１Ｃ，１Ｄを参照して説明したようにリンス液を周縁部に噴射し、エッジカット部、傾斜部を形成する。例えばスキャン速度０．５ｍｍ／秒で、幅０．５ｍｍの傾斜部を形成する。その後、キュアリングを行い多孔質シリカ前駆体膜を多孔質シリカ膜１１６に変換する。
【００５２】
さらに、多孔質シリカ膜１１６の上にストッパ膜１１７を厚さ５０ｎｍ程度プラズマＣＶＤで形成し、そのうえに多孔質シリカ膜１１８を厚さ１５０ｎｍ程度多孔質シリカ膜１１６と同様の工程で作成する。多孔質シリカ膜１１８の上に酸化シリコンの保護膜１１９をプラズマＣＶＤによって堆積する。
【００５３】
ビアパターン形状の開口を有するレジストマスクを用いて酸化シリコン膜１１９、多孔質シリカ膜１１８、ストッパ膜１１７、多孔質シリカ膜１１６、ストッパ膜１１５をＣＦ４／ＣＨＦ３ガスを用いたＦプラズマで、途中でガス組成を変更して、エッチング加工する。ビア孔が形成される。必要に応じてビア孔に詰め物をし、次に配線パターン形状の開口を有するレジストマスクを用いて酸化シリコン膜１１９、多孔質シリカ膜１１８、ストッパ膜１１７をＣＦ４／ＣＨＦ３ガスを用いたＦプラズマで、途中でガス組成を変更して、エッチング加工する。配線溝が形成される。
【００５４】
図３Ｉに示すように、ＴａＮの拡散バリア層１２０を厚さ５０ｎｍ程度スパッタリングで堆積し、その上にＣｕのシード層を厚さ５０ｎｍ程度スパッタリングで堆積する。電解メッキによりＣｕ層１２１を厚さ１４００ｎｍ程度成長し、ＣＭＰによって、保護層１１９より上の金属層を除去する。このようにして、デュアルダマシン構造のＣｕ配線が形成される。
【００５５】
以下、同様の工程により例えば６層の下層配線層を形成する。下層配線層の上にテトラメチルシランをソースとしたプラズマＳｉＯＣ膜を層間絶縁膜に用いた中層配線層を３層形成し、さらにシランをソースとしたＳｉＯ２を層間絶縁膜に用いた上層配線層を１層形成する。
【００５６】
図４は、作成される半導体装置の構成を概略的に示す断面図である。シリコン基板１０１の表面部にＣＭＯＳトランジスタを含むデバイス層ＤＬが形成され、その上に多孔質シリカ膜を層間絶縁膜に用いた下層配線層ＬＷが形成され、その上にＳｉＯＣ膜を層間絶縁膜に用いた中層配線層ＭＷが形成され、その上に酸化シリコン膜を層間絶縁膜に用いた上層配線層ＵＷが形成され、最上層にパッドＰＤが形成される。なお、下層配線層ＬＷ，中層配線層ＭＷの層数は、簡略化して示している。層数の多い多層配線を形成しても、多孔質シリカ膜周辺に傾斜部を設けることにより、マイクロスクラッチや剥離の発生を効率的に防止できる。
【００５７】
図５Ａ，５Ｂは、変形例による半導体装置の製造方法を示す断面図である。
【００５８】
図５Ａに示すように、図３Ｇの工程に続き、ＳｉＮ，ＳｉＣ等のストッパ層１１５を堆積した後、多孔質シリカ前駆体膜１１６を形成する。多孔質シリカ前駆体膜１１６は、平坦部上の厚さが４００ｎｍとなる条件で塗布し、その際、図１Ｃ，１Ｄを参照して説明したようにリンス液を周縁部に噴射し、エッジカット部、傾斜部を形成する。その後、キュアリングを行い多孔質シリカ前駆体膜を多孔質シリカ膜１１６に変換する。多孔質シリカ膜１１６の上に酸化シリコンの保護膜１１９をプラズマＣＶＤによって堆積する。
【００５９】
図５Ｂに示すように、ビアパターン形状の開口を有するレジストマスクを用いて酸化シリコン膜１１９、多孔質シリカ膜１１６、ストッパ膜１１５をＣＦ４／ＣＨＦ３ガスを用いたＦプラズマで、途中でガス組成を変更して、エッチング加工する。ビア孔を形成した後、必要に応じてビア孔に詰め物をし、次に配線パターン形状の開口を有するレジストマスクを用いて酸化シリコン膜１１９の全厚さ、多孔質シリカ膜１１８の中間までの厚さをＣＦ４／ＣＨＦ３ガスを用いたＦプラズマで、エッチング時間によってエッチング量を制御したコントロールエッチングによって、エッチング加工する。
【００６０】
ＴａＮの拡散バリア層１２０を厚さ５０ｎｍ程度スパッタリングで堆積し、その上にＣｕのシード層を厚さ５０ｎｍ程度スパッタリングで堆積する。電解メッキによりＣｕ層１２１を厚さ１４００ｎｍ程度成長し、ＣＭＰによって、保護層１１９より上の金属層を除去する。このようにして、デュアルダマシン構造のＣｕ配線が形成される。同様の工程で複数層の配線層を形成する。
【００６１】
以上実施例に沿って、本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、置換、組み合わせなどが可能なことは、当業者に自明であろう。
【００６２】
以下、本発明の特徴を付記する。
【００６３】
（付記１）
（ａ）半導体ウエハの下地上に、多孔質シリカ前駆体膜をスピン塗布する工程と、
（ｂ）多孔質シリカ前駆体膜の外周から内側に向けて走査しつつ、ノズルからリンス液を噴射する工程を含み、多孔質シリカ前駆体膜の外周部で外側に向かって厚さが減少する傾斜部を形成する工程と、
（ｃ）多孔質シリカ前駆体膜をキュアして多孔質シリカ膜に変換する工程と、
を含む半導体装置の製造方法。
【００６４】
（付記２）
前記多孔質シリカ前駆体膜がノンテンプレートタイプのシロキサン樹脂溶液で形成され、前記リンス液がガンマブチロラクトンである付記１記載の半導体装置の製造方法。
【００６５】
（付記３）
前記工程（ｂ）は、リンス液の噴射するノズルを外側に２度から１０度傾け、前記半導体ウエハの外側から内側に向かうようにリンス液を噴射させる工程を含む付記１記載の半導体装置の製造方法。
【００６６】
（付記４）
前記工程（ｂ）が、傾斜部の外側に多孔質シリカ前駆体膜が除去されたエッジカット部を形成する付記１記載の半導体装置の製造方法。
【００６７】
（付記５）
前記傾斜部の幅は０．５ｍｍ以上であり、前記傾斜部と前記エッジカット部との合計幅は４ｍｍ以下である付記４記載の半導体装置の製造方法。
【００６８】
（付記６）
前記工程（ｂ）が、
（ｂ−１）前記多孔質シリカ前駆体膜の周縁部にリンス液を噴射し、一定幅のエッジカット部を形成する工程と、
（ｂ−２）残った前記多孔質シリカ前駆体膜の端部に、外周から内側に向けて走査しつつリンス液を噴射し、前記傾斜部を形成する工程と、
を含む付記４記載の半導体装置の製造方法。
【００６９】
（付記７）
（ｄ）前記多孔質シリカ膜の上にＣＶＤで酸化膜を形成し、前記多孔質シリカ膜と共に層間絶縁膜を形成する工程と、
（ｅ）前記層間絶縁膜に銅配線をダマシン工程により埋め込む工程と、
をさらに含む付記１記載の半導体装置の製造方法。
【００７０】
（付記８）
前記工程（ｄ）がテトラエトキシシランをシリコン原料として酸化シリコン膜を堆積する付記７記載の半導体装置の製造方法。
【００７１】
（付記９）
（ｆ）前記工程（ａ）〜（ｅ）を繰返し、複数層の配線を形成する工程を含む付記７記載の半導体装置の製造方法。
【００７２】
（付記１０）
（ｇ）前記工程（ｆ）の後、上部層間絶縁膜と上部配線を形成する工程を含む付記９記載の半導体装置の製造方法。
【００７３】
（付記１１）
前記上部層間絶縁膜は、酸化膜をＣＶＤで形成する付記１０記載の半導体装置の製造方法。
【００７４】
（付記１２）
前記上部層間絶縁膜は、ＳｉＯＣ膜を含む中層層間絶縁膜とＳｉＯ膜を含む上層層間絶縁膜とを含む付記１１記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７５】
【図１−１】／
【図１−２】図１Ａ〜１Ｈは、実験を行なったサンプルの製造工程を示す半導体ウエハの断面図であり、図１Ｉ，１Ｊは変形例による製造工程を示す半導体ウエハの断面図である。
【図２】図２は、実験結果をまとめて示すグラフである。
【図３−１】／
【図３−２】／
【図３−３】図３Ａ〜３Ｉは、実施例による半導体装置の製造方法の主要工程を示す半導体ウエハの断面図である。
【図４】図４は実施例により作成される半導体装置の構成を概略的に示す半導体基板の断面図である。
【図５】図５Ａ，５Ｂは、変形例による半導体装置の製造方法を示す半導体ウエハの断面図である。
【符号の説明】
【００７６】
１１    シリコンウエハ、
１２    ＳｉＣ膜、
１３    多孔質シリカ前駆体膜、
１５    ノズル、
１６    リンス液、
１７    エッジカット部、
１８    傾斜部、
１９    多孔質シリカ膜、
２１    （ＴＥＯＳ）酸化シリコン膜、
ＩＬＤ    層間絶縁膜、
１０１    シリコンウエハ、
１０２    素子分離領域、
１０３    サイドウォールスぺーサ、
１０４    ゲート電極、
１０５    ソース／ドレイン領域、
１０６    ＰＳＧ膜、
１０７    ストッパ膜、
１０８    バリア膜、
１０９    Ｗ膜、
１１０    ストッパ膜、
１１１    多孔質シリカ前駆体膜、
１１２    保護膜、
１１３    バリア膜、
１１４    Ｃｕ膜、
１１５    ストッパ膜、
１１６    多孔質シリカ前駆体膜、
１１７    ストッパ膜、
１１８    多孔質シリカ前駆体膜、
１１９    ストッパ膜
【図１−１】
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【図１−２】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図４】
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【図５】
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