(57)【要約】【課題】ＳＲＡＭと置き換え可能とし、使い勝手のよい半導体記憶装置を提供する。【解決手段】第１と第２メモリ回路と制御回路とを有する。上記第１と第２メモリ回路は、複数のダイナミック型メモリセルより構成された同じアドレス空間を持ち、同じデータを記憶するようにされた記憶部を備え、それぞれが独立して書き込み／読み出しが可能とされる。前記制御回路は、第１状態では、前記第１のメモリ回路に対してリフレッシュ動作を行い、前記第２のメモリ回路に対して書き込み／読み出し動作を行い、第２状態では、前記第２のメモリ回路に対してリフレッシュ動作を行い、前記  第１のメモリ回路に対して書き込み／読み出し動作を行う。前記制御回路は、前記第１状態と前記第２状態の切り替えの周期を変化させることが可能である。【選択図】図３
2008257742.tif 000002
【特許請求の範囲】
【請求項１】
複数のダイナミック型メモリセルより構成された同じアドレス空間を持ち、同じデータを記憶するようにされた記憶部を備え、それぞれが独立して書き込み／読み出しが可能とされた第１と第２メモリ回路と、
制御回路とを有し、
前記制御回路は、第１状態のとき前記第１メモリ回路に対してリフレッシュ動作を行い、前記第２メモリ回路に対して書き込み／読み出し動作を行い、第２状態のとき前記第２メモリ回路に対してリフレッシュ動作を行い、前記第１メモリ回路に対して書き込み／読み出し動作を行い、前記第１状態と前記第２状態の切り替えの周期を変化させることが可能な半導体記憶装置。
【請求項２】
請求項１において、
前記第１メモリ回路と前記第２メモリ回路は、同じ記憶容量とされて第１と第２半導体チップにそれぞれ形成されることを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
上記制御回路は、上記第１と第２メモリ回路のそれぞれにおけるリフレッシュ動作から通常動作に移行する切替時間を基準とし、上記第１と第２メモリ回路の最小の書き込み時間より短い一定時間前に書き込み動作の開始が指示されたときには、上記第１と第２メモリ回路の最小の書き込み時間に対応して上記切替時間を延長させることを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
上記制御回路は、上記第１と第２メモリ回路のそれぞれにおけるリフレッシュ動作から通常動作に移行する切替時間を基準とし、上記第１と第２メモリ回路の最小の書き込み時間より短い一定時間前に入出力インターフェイス回路によるメモリ動作の終了が指示されたときには、上記第１と第２メモリ回路の最小の書き込み時間に対応して上記切替時間を短縮させることを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
上記制御回路は、上記第１と第２メモリ回路にそれぞれ対応して設けられた第１と第２キャッシュメモリに引き継ぎメモリ部を備え、
上記第１と第２メモリ回路のうちの一方のメモリ回路に対するリフレッシュ期間において、上記第１と第２のキャッシュメモリのうちの一方のキャッシュメモリへの書き込み動作が確定しないときには、当該書き込み情報を次の切替時に他方のメモリ回路に対応したキャッシュメモリの引き継ぎメモリ部に対して受け渡しを行うことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、ダイナミック型ＲＡＭを用いつつ、外部からはスタティック型ＲＡＭと同等の動作を行わせるようにしたもの利用して有効な技術に関するものである。
【背景技術】
【０００２】
ダイナミック型ランダム・アクセス・メモリ（以下、単にＤＲＡＭという）の大記憶容量と、スタティック型ランダム・アクセクス・メモリ（以下、単にＳＲＡＭという）の使い易さを狙った半導体記憶装置として、疑似ＳＲＡＭあるいは仮想ＳＲＡＭが提案されている。このような疑似ＳＲＡＭや仮想ＳＲＡＭにおけるリフレッシュ動作の制御をチップの外部から完全に見えなくする技術として、特開２００１−９３２７７号公報が提案されている。この公報に記載の技術に従えば、キャパシタしからなる複数のメモリセルを有し、同一のデータが書き込まれる少なくとも一対のメモリコアと、リフレッシュ発生回路、リフレッシュ制御回路及び読み出し制御回路を１つの半導体チップ上に形成し、所定期間毎にリフレッシュ動作を実行するリフレッシュコアと、読み出し動作を実行する読み出しコアとして制御するというものである。
【特許文献１】特開２００１−９３２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
携帯電話用メモリのデータエリアには、ＳＲＡＭが採用されているが携帯情報端末としての機能強化に伴い、データエリアの容量不足が問題となっている。上記の公報に記載の技術では、ＳＲＡＭにおけるロングサイクルに対応した動作、及びリフレッシュ期間のメモリコアに対する書き込み動作についての配慮に欠けるものであり、メモリ制御回路の制御を複雑にするか、かかる書き込み動作に対する制限を設けることが必要になる。さらには、１つの半導体集積回路に形成するものであるので、その製品開発には莫大な費用と時間を費やすことが必要になるものである。
【０００４】
そこで、本願発明者等においては、ＳＲＡＭインターフェイスとの互換性を保ちつつ、安価な大容量メモリモジュールを実現するために２つの既存のＤＲＡＭチップに簡単な制御チップを組合せて、データを２重化して記憶することにより半導体記憶装置の外からリフレッシュ動作を完全に隠蔽しつつＳＲＡＭとの置き換えを行うための回路構成及び制御方法の検討を行った。つまり、ＤＲＡＭにおいては、長い時間にわたってメモリセルを選択状態にしておくことができず、一定時間内にプリチャージコマンドを実行する必要がある。このため、そのままではスタティック型ＲＡＭに許されるような長時間アクセスへの対応に制限を設けたり、内部でプリチャージコマンドを発行する等の複雑な制御を行うことが必要になるものである。このようにＤＲＡＭを用いつつ、完全にＳＲＡＭとしての置き換えを実現するためには、リフレッシュ動作に対する配慮の他にも、長時間アクセスに対応した制限を回避しなければならないという問題を有する。
【０００５】
この発明の目的は、ＳＲＡＭと置き換え可能とする半導体記憶装置を提供することにある。この発明の他の目的は、簡単な構成で、使い勝手のよい半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１と第２メモリ回路と制御回路とを有する。上記第１と第２メモリ回路は、複数のダイナミック型メモリセルより構成された同じアドレス空間を持ち、同じデータを記憶するようにされた記憶部を備え、それぞれが独立して書き込み／読み出しが可能とされる。前記制御回路は、第１状態では、前記第１のメモリ回路に対してリフレッシュ動作を行い、前記第２のメモリ回路に対して書き込み／読み出し動作を行い、第２状態では、前記第２のメモリ回路に対してリフレッシュ動作を行い、前記  第１のメモリ回路に対して書き込み／読み出し動作を行う。前記制御回路は、前記第１状態と前記第２状態の切り替えの周期を変化させることが可能である。
【発明の効果】
【０００７】
ＤＲＡＭセルにより構成されたメモリ回路を用いつつ、ＳＲＡＭと置き換えが可能な半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【０００８】
図１には、この発明に係る半導体記憶装置の一実施例の構成図が示されている。この実施例の半導体記憶装置は、次のような３つの半導体チップＣＨＩＰ１〜ＣＨＩＰ３を組合せて構成される。ＣＨＩＰ１（ＣＴＬ＃ＬＯＧＩＣ）は、ＳＲＡＭインターフェイス信号を入力としＣＨＩＰ２（ＤＲＡＭ１）、ＣＨＩＰ３（ＤＲＡＭ２）へのＤＲＡＭアクセスを制御するための回路であり、本回路がＤＲＡＭを用いてＳＲＡＭ互換メモリを実現する際のすべての制御を行う。ＣＨＩＰ２（ＤＲＡＭ１）及びＣＨＩＰ３（ＤＲＡＭ２）がＳＲＡＭに変わるＤＲＡＭである。
【０００９】
この実施例における外部インターフェイス信号について説明する。Ｓ−／ＣＥ１、Ｓ−ＣＥ２、Ｓ−／ＷＥ、Ｓ−／ＯＥ、Ｓ−／ＵＢ、Ｓ−／ＬＢは、一般的なＳＲＡＭインターフェイス信号である。ＳＲＡＭインターフェイス信号について簡単に説明する。Ｓ−／ＣＥ１、Ｓ−ＣＥ２はチップイネーブル信号、Ｓ−／ＷＥはライトイネーブル信号、Ｓ−／ＯＥはアウトプット信号、Ｓ−／ＵＢはアッパーバイト選択信号、Ｓ−／ＬＢはロアーバイト選択信号である。外部からのＳＲＡＭインターフェイスでアクセスされたものはＣＨＩＰ１（ＣＴＬ＃ＬＯＧＩＣ）によってＤＲＡＭアクセスに必要なコマンド信号に変換されＤＲＡＭに入力される。
【００１０】
ＣＨＩＰ２（ＤＲＡＭ１）、ＣＨＩＰ３（ＤＲＡＭ２）でデータを２重化して保持することによりＤＲＡＭ固有のリフレッシュ動作を隠蔽している。つまり、ＣＨＩＰ１による基本的にメモリ制御動作は、ＣＨＩＰ１により、ＣＨＩＰ２（ＤＲＡＭ１）とＣＨＩＰ３（ＤＲＡＭ２）を交互にアクセスするようにし、一方のＤＲＡＭに書き込みや読み出しが行われるときに、他方のＤＲＡＭにおいてリフレッシュ動作が実行される。
【００１１】
図２には、図１のＣＨＩＰ１（ＣＴＬ＃ＬＯＧＩＣ）の一実施例のブロック図が示されている。同図において、破線で囲まれた部分が本願発明の特徴的な部分である。ＳＤＣＴＬは、ＤＲＡＭアクセス制御行うアクセス制御回路である。ＷＲＢＲＥＧは、データを２重化保持する際にライトバックデータを一時保持するための保持回路（レジスタ）である。ＴＩＭＥＣＮＴは、ＷＯＲＫ／ＲＥＦ期間及びライトバック保持データの書き込み制御を行う時間制御回路である。
【００１２】
ＡＴＤは、アドレス信号とコマンド信号の変化を検出してパルスを出力するアドレス信号変化検出回路であり、ＤＴＤは、データ信号とコマンド信号の変化を検出してパルスを出力する信号変化検出回路であり、Ｒ／Ｗ  ＢＵＦＦＥＲは、ＤＲＡＭの読み出し、書き込みの為のデータを一時的に保持するリード／ライトバッファ回路である。ＩＮＴは、ＤＲＡＭへの電源供給開始時にＤＲＡＭの初期化を行うための初期化回路である。
【００１３】
ＴＭＰは、温度を検出し、検出した温度に応じた信号をＲＣとＳＤＣＴＬに出力する温度計測モジュールであり、ＲＣは、ＤＲＡＭのリフレッシュ間隔にあわせてリフレッシュを行うアドレスを生成するリフレッシュカウンタ回路であり、温度計測モジュールＴＭＰの出力信号によって温度に応じたリフレッシュ間隔の変更を行う。ＰＭは、ＤＲＡＭへの電源供給及び電源の制御を行う電源回路であり、ＣＬＫ＃ＧＥＮは、クロックを生成しＤＲＡＭと制御回路全て( ＣＴＬ＃ＬＯＧＩＣ）に供給するクロック生成回路である。
【００１４】
図３には、図２のＣＴＬ＃ＬＯＧＩＣの一実施例のブロック図が示されている。この実施例では、２つのＤＲＡＭ１／ＤＲＡＭ２に対してそれぞれにアクセス制御回路であるＳＤＣＴＬ１／ＳＤＣＴＬ２及びライトバックデータ保持回路であるレジスタＷＲＢＲＥＧ内にキャシュメモリＣＡＣＨＥ１／ＣＡＣＨＥ２が用意され、それぞれのキャッシュメモリＣＡＣＨＥの構成は、通常のキャッシュＣＡＣＨＥと引き継ぎキャッシュＤＵＴ＃ＣＡＣＨＥの機能をもっている。
【００１５】
このＣＡＣＨＥとＤＵＴ＃ＣＡＣＨＥは、回路的に重複しても別構成でも良い。ＣＡＣＨＥの容量は１回のアクセスに対するものだけであるため回路規模は少量で済む。つまり、書き込み動作に必要なアドレス信号と、その書き込みデータ及びマスク信号を含む。ＣＡＣＨＥの回路構成をＤＵＴ＃ＣＡＣＨＥと重複させる場合は、通常ＣＡＣＨＥ制御信号とＤＵＴ＃ＣＡＣＨＥ制御信号を絞りこんでＣＡＣＨＥ動作を行うためＣＡＣＨＥの動作速度は遅くなる傾向になるのでＤＲＡＭの動作速度が高速の場合は通常ＣＡＣＨＥとＤＵＴ＃ＣＡＣＨＥを別回路構成としＣＡＣＨＥ制御の負担を軽くしてやると良い。ここで重要なことは２つのＤＲＡＭ１と２を用いてデータを２重化保持する場合各ＤＲＡＭ１と２に対する専用のＣＡＣＨＥを構成することと、その機能として通常のＣＡＣＨＥ機能とＤＵＴ＃ＣＡＣＨＥ（引継ぎ）機能を持つことにある。
【００１６】
以下、ＣＡＣＨＥに入出力される制御信号について説明する。ＷＯＲＫ１／ＲＥＦ１（ＷＯＲＫ２／ＲＥＦ２）はそれぞれの個々ＤＲＡＭがＷＯＲＫ（書き込み／読み出しが可能な通常動作＝外部アクセスに対応）期間であるのかＲＥＦ（リフレッシュ動作）期間であるのかを示す信号である。ＣＡＣＰＲＤ１（ＣＡＣＰＲＤ２）は、通常ＣＡＣＨＥのライト期間を示す信号である。
【００１７】
ＤＵＴＰＲＤ１（ＤＵＴＰＲＤ２）は、長時間アクセス（ＷＯＲＫ／ＲＥＦ期間をまたぐアクセス）に対応するＤＵＴ＃ＣＡＣＨＥのライト期間を示す信号である。これらは、ＴＩＭＥＣＮＴが生成する。ＷＴＳ１（ＷＴＳ２）は、外部ＳＲＡＭインターフェイス信号のＳ−／ＷＥ信号の立上がり（ライトデータの確定）をサンプリングしＳＤＣＴＬ内で同期化したライトパルス信号である。ＣＡＸＲＤ１（ＣＡＣＲＤ２）は、アクセス制御回路がＣＡＣＨＥをリードするときのリードパルス信号である。
【００１８】
ＣＡＣＶ１（ＣＡＣＶ２）は、ＣＡＣＨＥが有効であることを示すバリッド（ＶＡＬＩＤ）信号である。ＣＡＣＨＩＴ１（ＣＡＣＨＩＴ２）は、ＣＡＣＨＥが有効である期間にＣＡＣＨＥ保持アドレスと同じアドレスの外部アクセスがあった場合のＣＡＣＨＥＨＩＴ（キャッシュヒット）信号である。ＣＡＣＤＡＴＡ１（ＣＡＣＤＡＴＡ２）は、前記したＣＡＣＲＤ１（ＣＡＣＲＤ２）のリードパルス信号によってリードされるＣＡＣＨＥの内容（アドレス／データ）である。
【００１９】
図４には、図３のＣＡＣＨＥの一実施例のブロック図が示されている。この実施例で特徴となるのは、外部のアッパーバイト信号（Ｓ−／ＵＢ）及びロアーバイト選択信号（Ｓ−／ＬＢ）に応じてＣＡＣＨＥ制御を分けている点にある。ＵＢ＃ＣＮＴは、上位バイトの制御を行い、ＬＢ＃ＣＮＴは、下位バイトの制御をそれぞれ独立に行っている。動作の詳細は後述するが前記したＣＡＣＨＥの有効であることを示すＶＡＬＩＤ信号とＣＡＣＨＩＴＨＩＴ信号がＵＢ＃ＣＮＴ側とＬＢ＃ＣＮＴ側の論理和によって出力される。
【００２０】
図５には、２つのＤＲＡＭを用いてデータを２重化しリフレッシュを隠蔽するためのＷＯＲＫ／ＲＥＦ期間の切り替えの概念を説明するためのタイミング図が示されている。以下この基本原理について説明する。一般にＤＲＡＭはデータを保持するためにリフレッシュ動作を行わなければいけない。そこで２つＤＲＡＭを用いてＷＯＲＫ期間（外部アクセスに対応）とＲＥＦ期間（リフレッシュ）を交互に繰り返している。
【００２１】
ＤＲＡＭは、通常６４ｍｓ以内にリフレッシュを行う必要があるのでこの交互繰り返されるＲＥＦ期間中にすべてのＤＲＡＭのメモリセルに対してリフレッシュを終了しなければならない。しかし、データを２重化保持する訳であるからＷＯＲＫ期間側で発生したライトアクセスに対しては、ＲＥＦ期間側に同じデータをライトバックする必要がある。このためライトデータを一時的に保持しておく保持回路が必要となる。１回のＷＯＲＫ／ＲＥＦ期間は、ＷＯＲＫ側をｔＷＫＰ、ＲＥＦ側をｔＲＦＰとすると、ｔＷＫＰ＝ｔＲＦＰの関係にならなければならない。
【００２２】
上記ｔＷＫＰ＝ｔＲＦＰ時間は、使用するＤＲＡＭ１、２における特性のｔＲＡＳ(Active to Precharge commandperiod）よりも短い期間に設定することになる。これは、外部ライトアクセスの長時間アクセスに対応するもので外部ライトアクセスがＷＯＲＫ／ＲＥＦ切り替えをまたぐ際、ＷＯＲＫ期間であったＤＲＡＭはＡＣＴコマンドを既に実行している。従って、ＲＥＦ期間に移行する際には、当該アドレスに対してＰＲＥコマンドを実行しなくてはならないが、この時ＤＲＡＭのｔＲＡＳ特性を違反しないための工夫である。逆にいうなら、上記ｔＷＫＰ＝ｔＲＦＰ時間をｔＲＡＳよりも長くすると、１回のＷＯＲＫ／ＲＥＦ期間中にＰＲＥコマンドを実行しなくてはならなくなり、メモリ制御回路の負担が大きくなる。
【００２３】
図６には、ライトバックデータの保持について説明するためのタイミング図が示されている。通常の場合ライトバックするデータは、ＷＯＲＫ側で発生した外部ライトアクセスに対応して行われるためＲＥＦ側のＤＲＡＭがＦＩＦＯに一時的に保持されたデータをライトバックする。外部ライトアクセスとＦＩＦＯによるライトバックアクセスの関係は外部ライトアクセスが終了した時点でその時のライトデータがＦＩＦＯに書き込まれる。その後ＲＥＦ側のＤＲＡＭはＦＩＦＯに保持されたデータを読み出してＤＲＡＭにライトバックする。この関係によるとＷＯＲＫ／ＲＥＦ切り替え直前に発生したライトアクセスは、ライトバックするための時間がないままＲＥＦ側であったＤＲＡＭはＷＯＲＫ側に移行する。その結果２つのＤＲＡＭ間においてコヒーレンシが生じてしまう。
【００２４】
これを回避するために、本願発明においては、ＷＯＲＫ／ＲＥＦ切り替え直前にｔＣＷＣＳ（標準ＣＡＣＨＥライト期間）を設けこの期間に外部アクセスが終了した場合ライトデータをＦＩＦＯでなくＣＡＣＨＥに保持させるようにした。また、ＷＯＲＫ期間中に当該アドレスへのリードアクセスが発生した場合、ＤＲＡＭではなくＣＡＣＨＥからデータの読出しを行うことにより外部から見たときのデータの整合性を保っている。実際のＤＲＡＭへのライトバックは次のＲＥＦ期間の先頭にて行うことによって、ライトバックによってＷＯＲＫ（外部アクセス）が制限されてしまうことがないようにされる。
【００２５】
また、外部ライトアクセスが前記したｔＣＷＣＳ期間をまたいでさらに継続された場合、２つＤＲＡＭはＷＯＲＫ／ＲＥＦ切り替えが行われ、ライトバックの対象（ＲＥＦ側）であったＤＲＡＭは外部アクセス対応( ＷＯＲＫ側）となり、外部アクセス対応( ＷＯＲＫ側）であったＤＲＡＭはライトバック対象（ＲＥＦ側）になる。このような場合は、外部ライトアクセスの書き込み処理をＷＯＲＫ側のＤＲＡＭではなく、ＤＵＴ＃ＣＡＣＨＥ（引継ぎ）に処理の対象を移管する。従って、ＷＯＲＫ期間中のＤＲＡＭにおいてもライトバックするデータ保持回路を持つことになる。当該アクセスがこのＷＯＲＫ期間中に終了した場合、ライトデータはＤＵＴ＃ＣＡＣＨＥに書き込まれ通常ＣＡＣＨＥと同じように次のＲＥＦ期間の先頭でライトバックが行われる。
【００２６】
図７には、ライトバックデータの保持について説明するためのタイミング図が示されている。同図は、ライトバックデータの保持回路であるＣＡＣＨＥを２つのＤＲＡＭにそれぞれ持たせなければならないことを説明するものであり、ＤＲＡＭ１がＷＯＲＫ期間中である時に始まった外部ライトアクセス（１）がＤＲＡＭ２のｔＣＷＣＳ期間を経過した時点でＤＲＡＭ１はＷＯＲＫ期間からＲＥＦ期間へＤＲＡＭ２はＲＥＦ期間からＷＯＲＫ期間に切り替わる。
【００２７】
これによってこの外部ライトアクセス（１）の対象はＤＲＡＭ１からＤＵＴ＃ＣＡＣＨＥ２に移行する。外部ライトアクセス（１）はその後ＤＲＡＭ２のＷＯＲＫ期間中に終了しているためこの時点でＤＵＴ＃ＣＡＣＨＥ２は有効となる。続いて外部ライトアクセス（２）が発生し、このアクセスが次のＷＯＲＫ／ＲＥＦ切り替え直前（ｔＣＷＣＳ期間）で終了した場合、ＣＡＣＨＥ１が有効となる。このときＤＵＴ＃ＣＡＣＨＥ２のライトバックはまだ行われていないためＤＵＴ＃ＣＡＣＨＥ２がライトバック終了までの期間、ＣＡＣＨＥの有効期間が重なることになる。従って、ＣＡＣＨＥは、同じライトデータ保持回路ではあるがＦＩＦＯと異なりＤＲＡＭ１及びＤＲＡＭ２にそれぞれ設けなければならないことがわかる。
【００２８】
図８には、ＷＯＲＫ／ＲＥＦ切り替え時の問題について説明するためのタイミング図が示されている。ＤＲＡＭ１がＷＯＲＫ期間中に外部ライトアクセスが発生しＤＲＡＭ１のＷＯＲＫ期間だけを一定期間ｔＣＤ延長させた場合について考える。この時のＣＡＣＨＥライト期間ｔＣＷＣは、標準ＣＡＣＨＥライト期間ｔＣＷＣＳ＋ｔＣＤとなる。ＷＯＲＫ期間を一定期間延長させて外部ライトアクセスを処理しようとした場合この外部ライトアクセスはＤＲＡＭ２に対してアクセスは行わずＣＡＣＨＥ２に対して書き込みを行う。ここで問題となるのは図中で示すＷＯＲＫ期間の重なり（ＯＶＥＲ  ＬＡＰＰＩＮＧ期間）である。各々ＤＲＡＭアクセス制御回路はＷＯＲＫ期間とＲＥＦ期間で処理の内容が異なるため、ＤＲＡＭ１及びＤＲＡＭ２のアクセス制御回路は前記したＷＯＲＫ期間の重なり期間中ＷＯＲＫ期間としての処理を実行しようとしてしまう。
【００２９】
２つのＤＲＡＭを用いてデータ２重化保持を実現する原理において最も考慮しなくてはならないのがこのＷＯＲＫ／ＲＥＦの切り替え時処理である。原則的に２つのＤＲＡＭの処理期間であるＷＯＲＫ期間ｔＷＲＰとＲＥＦ期間ｔＲＦＰは絶えず逆の関係で、ｔＷＲＰ＝ｔＲＦＰとならなければならない。これは、ＷＯＲＫ／ＲＥＦ切り替え時に外部アクセスが連続発生した場合に特に重要となる。
【００３０】
図９には、この発明に係るＷＯＲＫ／ＲＥＦ切り替え延長・短縮制御の基礎となる外部アクセスに対するＤＲＡＭのコマンド生成パルスを説明するためのタイミング図が示されている。
【００３１】
図９図中の（Ａ）は、外部ライトアクセスについて示したもので、ＤＲＡＭアクセス制御回路はＳＲＡＭインターフェイス信号のＳ−／ＣＥ１、Ｓ−ＣＥ２のアサート変化及びＳ−Ａ［２４：０］の変化を検出し、内部同期したＡＴＳパルス信号を生成する。このＡＴＳパルスの立下りにおいてＤＲＡＭに対しＡＣＴコマンドを発行する。ＤＲＡＭのカラムアクセスは、Ｓ−／ＷＥの立上がりを検出し内部同期化したＷＴＳパルス信号を生成し同タイミングにてＤＲＡＭに対しＷＲコマンドを発行しライトアクセスを行う。尚、ライトアクセスの場合は、オートプリチャージ付のライトコマンドを発行しライト動作終了後自動的にプリチャージを開始するようにしている。
【００３２】
図９中（Ｂ）は、外部リードアクセスについて示したものである。ＡＣＴコマンド発行までは前記した外部ライトアクセスと同じであるが、ＳＲＡＭインターフェイスの特徴としてＳ−／ＣＥ１、Ｓ−ＣＥ２でチップ選択されＡ［２４：０］のアドレスが確定後、Ｓ−／ＷＥが "Ｈ" レベルであればたとえＳ−／ＯＥがアサートされていない場合でもリードアクセスという点にある。従ってＡＣＴコマンド発行後、一定期間Ｓ−／ＷＥを観測し "Ｈ”レベルであるならばリードアクセスと判定しＲＤＳパルス信号を生成する。ＤＲＡＭにはこのＲＤＳに同期したタイミングでＲＤコマンドを発行しリードアクセスを行う。その後Ｓ−／ＷＥが "Ｈ”レベルであれば一定期間後ＰＲＳパルス信号を生成し同タイミングでＤＲＡＭに対しＰＲＥコマンドを発行しＤＲＡＭをプリチャージしＤＲＡＭへのアクセスを終了する。
【００３３】
ＳＲＡＭインターフェイス信号とＤＲＡＭコマンドとの関係は、図９に示す通りであり、Ｓ−／ＣＥ１、Ｓ−ＣＥ２、Ｓ−Ａ［２４：０］の変化を検出することによりＳＤＲＡＭインターフェイスのＡＣＴコマンドを発行している。同様にＳ−／ＷＥの立上がりの検出によりＷＲＡコマンド（オートプリチャージ付ライトコマンド）を発行している。一般には、ＡＣＴコマンドとＰＲＥコマンドが用いられるが、前記実施例ではオートプリチャージ付ライトコマンドを用い、ライト動作終了後に自動的にプリチャージ動作を行うものである。
【００３４】
本願において、ｔＲＡＳ（ Active to Precharge command period)は、ＡＣＴコマンドを発行してからＰＲＡコマンドを発行する期間のことをいう。アクセスの開始をＡＣＴコマンド、アクセスの終了をＰＲＥコマンドと考えると、この規格が一般に言われるところのアクセス時間の上限と考えられる。上記のＡＣＴ（Row address strobe and bank active）コマンドは、指定されたバンク及びローアドレスを選択しアクティブ状態にする。上記ＰＲＥ（Precharge select bank)コマンドは、上記ＡＣＴコマンドによって選択されたバンク及びローアドレスに対する動作を終了し、別のバンク及びローアドレスに対しての動作を開始出来る状態（アイドル状態）にする。上記ＷＲＡ（Write with auto precharge)コマンドは、オートプリチャージ付きライトコマンドであり、ライト動作終了後に自動的にプリチャージを開始してアイドル状態に戻る。
【００３５】
図１０には、この発明に係るＷＯＲＫ／ＲＥＦ切り替え時の延長制御を説明するためのタイミング図が示されている。この実施例では図９で説明したＡＴＳパルス信号によってｔＣＷＣ期間を延長制御する。標準ＣＡＣＨＥライト期間ｔＣＷＣＳ（外部仕様上の最小アクセス時間＋ＦＩＦＯ読出しライトバック時間）の−１サイクル前にＡＴＳパルスが生成された例を示している。このタイミングがｔＣＤ（ＣＡＣＨＥライト期間延長）の最大となる。従ってｔＣＷＣＳ期間のどのタイミングでＡＴＳパルスがアサートされるかによって延長サイクルは異なってくる。また、図中で注目するのがｔＣＤの延長によってＷＯＲＫ期間及びＲＥＦ期間の切り替えを同時に延長していることにある。ＷＯＲＫ／ＲＥＦ期間の切り替えタイミングをＣＡＣＨＥライト期間と同期することにより図８で説明した問題を解決している。ｔＣＷＣＳ期間の延長の最大は、外部仕様の最小アクセス時間で定義される。
【００３６】
図１１には、この発明に係るＷＯＲＫ／ＲＥＦ切り替え時の短縮制御を説明するためのタイミング図が示されている。この実施例では、標準ＣＡＣＨＥライト期間ｔＣＷＣＳを短縮してＷＯＲＫ／ＲＥＦ期間の切り替えを行っているものである。延長の要因としては、前記図１０のように外部アクセスの開始を表すＡＴＳパルス信号であったが、この実施例のように短縮する場合はＤＲＡＭへのアクセス終了を表すＷＴＳパルス（ライト）、ＰＲＳパルス（リード）で行われる。最大に短縮される場合のタイミングはｔＣＷＣＳ期間のアサートと同タイミングでＷＴＳパルスまたは、ＲＴＳパルスがアサートされた場合である。このとき外部アクセスがライトであればデータをＣＡＣＨＥに書き込みＷＯＲＫ／ＲＥＦの切り替えをＣＡＣＨＥライト期間ｔＣＷＣ期間の終了と同期して行う。
【００３７】
この実施例のような短縮制御は、外部アクセスが連続して発生した場合にＣＡＣＨＥライト期間に終了したアクセスでその時の外部アクセス対応( ＷＯＲＫ側）のＤＲＡＭ処理区切り、それに続く連続アクセスを新たにＷＯＲＫ側になったＤＲＡＭに引き継ぐためのものである。この制御によりＷＯＲＫ／ＲＥＦ切り替え近傍における外部からの連続するアクセスに対して円滑な処理を実現することができる。
【００３８】
図１２は、この発明に係るＷＯＲＫ／ＲＥＦ切り替え時の延長制御を説明するためのタイミング図が示されている。この実施例では、標準ＣＡＣＨＥライト期間ｔＣＷＣＳ前に発生した外部ライトアクセスが最大ｔＣＤ［ｍａｘ］だけ延長されたＣＡＣＨＥライト期間ｔＣＷＣを経過しＤＵＴ＃ＣＡＣＨＥに書き込まれる例を示している。図中で、ＤＲＡＭ１がＷＯＲＫ期間中に外部ライトアクセスが発生しＡＴＳパルスの生成と共にＤＲＡＭ１に対してＡＣＴコマンドが発行されている。その後この外部ライトアクセスはｔＣＷＣＳ期間に入りさらに最大延長ｔＣＤ［ｍａｘ］したｔＣＷＣ期間も経過し、ＷＯＲＫ／ＲＥＦの切り替えが起こっている。
【００３９】
この場合外部ライトアクセスの書き込み対象は、ＷＯＲＫ側であるＤＲＡＭ２のＤＵＴ＃ＣＡＣＨＥ２に移行するが、前記したＤＲＡＭ１ではＡＣＴコマンドが発行してあるためＤＲＡＭ１側ではＷＯＲＫからＲＥＦに切り替わった直後に当該アドレスに対してＰＲＥコマンドを実行しＤＲＡＭ１側の処理を終了させている。その後この外部ライトアクセスはＤＲＡＭ２のＷＯＲＫ期間中に処理が終了しＤＲＡＭ２側でＷＴＳパルスによってＤＵＴ＃ＣＡＣＨＥ２へデータが書き込まれる。
【００４０】
図１３には、この発明に係る半導体記憶装置におけるＣＡＣＨＥの動作概要を説明するためのタイミング図が示されている。ＤＲＡＭ１がＷＯＲＫ期間でありＤＲＡＭ２がＲＥＦ期間かつｔＣＷＣ期間中に外部ライトアクセス（Ｗ１）が発生した場合、通常ＦＩＦＯにライトアクセスのデータが保持されるがｔＣＷＣ期間中に発生したものであるためＦＩＦＯでなくＤＲＡＭ２のＣＡＣＨＥ２に保持される。その後このＣＡＣＨＥデータは、ＤＲＡＭ２がＷＯＲＫ期間に移行した後、再度ＲＥＦ期間に切り替わった最初のアクセスで実行される。
【００４１】
同じようにＤＲＡＭ２がＷＯＲＫ期間でありＤＲＡＭ１がＲＥＦ期間かつｔＣＷＣ期間中に外部ライトアクセス（Ｗ２）が発生した場合、前記したようにＤＲＡＭ１のＣＡＣＨＥ１にライトアクセスのデータが保持される。その後ＤＲＡＭ１がＷＯＲＫ期間中に当該アドレスに外部リードアクセス（Ｒ２）が発生した場合はＣＡＣＨＥ１からデータの読み出しを行う。この時ＣＡＣＨＥの有効ビットはクリアされず次のＲＥＦ期間の最初でＤＲＡＭ１へのライトバックが実行され、ＣＡＣＨＥの有効ビットがクリアされる。
【００４２】
外部ライトアクセス（Ｗ３）の場合、前記同様にＣＡＣＨＥ２に書き込まれた後、当該アドレスに外部ライトアクセス（Ｗ３）が再び発生した場合はＤＲＡＭ２への書き込みは通常に行われ同時にＣＡＣＨＥ２の有効ビットはクリアされＣＡＣＨＥ２は無効となる。
【００４３】
図１４には、ＤＵＴ＃ＣＡＣＨＥの動作の一例を説明するためのタイミング図が示されている。ＤＲＡＭ１がＷＯＲＫ期間中に外部ライトアクセス（Ｗ１）が発生しＷＯＲＫ／ＲＥＦの切り替わり直前のｔＣＷＣ( ｔＣＷＣＳ＋ｔＣＤ)をも経過しＷＯＲＫ／ＲＥＦ切り替えをまたぐような長時間アクセス（Ｓ−／ＷＥがＷＯＲＫ／ＲＥＦ切り替えをまたぐような場合）については、ＤＲＡＭ１は当該アドレスに対してＰＲＥコマンドを発行しＤＲＡＭ１でのＤＲＡＭアクセスを終了する。
【００４４】
そして、ＤＲＡＭ２のＤＵＴ＃ＣＡＣＨＥ２に処理を引き継ぐ。ＤＲＡＭ２がＷＯＲＫ期間中に前記したライトアクセス（Ｗ１）が終了した場合、その時点でＤＲＡＭ２のＤＵＴ＃ＣＡＣＨＥ２にライトアクセスのデータを保持する。その後ＤＲＡＭ２がＷＯＲＫ期間中に当該アドレスに外部リードアクセス（Ｒ１）が発生した場合は通常ＣＡＣＨＥ動作で説明したと同様にＣＡＣＨＥ２からデータの読み出しを行う。その後このＣＡＣＨＥデータは、ＤＲＡＭ２がＷＯＲＫ期間に移行した後、再度ＲＥＦ期間に切り替わった最初のアクセスで実行される。
【００４５】
図１５には、ＤＵＴ＃ＣＡＣＨＥの動作の他の一例を説明するためのタイミング図が示されている。同図においては、ＤＵＴ＃ＣＡＣＨＥ対象アクセスでＷＯＲＫ／ＲＥＦ期間を複数回またぐアクセスについて示されている。ＤＲＡＭ１がＷＯＲＫ期間中に外部ライトアクセス（Ｗ１）が発生し次のＷＯＲＫ／ＲＥＦ切り替えをまたぐ場合については、前記図１４で説明した通りであるが、ＤＲＡＭ2 のＷＯＲＫ期間も経過するような長時間アクセスの場合、ＤＵＴ＃ＣＡＣＨＥ対象をＤＵＴ＃ＣＡＣＨＥ２からＤＵＴ＃ＣＡＣＨＥ１に引き継ぐ。これをＷＯＲＫ／ＲＥＦ切り替えの度に行うことによって事実上無制限の長時間アクセスに対応できることになる。当該アクセス終了後の動作については前記した通りである。
【００４６】
図１６には、ＣＡＣＨＥの書き込み動作の概要を説明するためのフローチャート図が示されている。前記図４で示す通り、ＣＡＣＨＥの内部ブロックは上位バイトを制御するＵＢ＃ＣＮＴと下位バイトを制御するＬＢ＃ＣＮＴに分かれている。ここでは、ＣＡＣＨＥを使用したときの上位バイト・下位バイトのマスク制御技術についても説明する。
【００４７】
ＳＴＥＰ（ステップ）１で半導体記憶装置外からアクセスが発生した場合、ＳＴＥＰ（ステップ）２でＲＥＦ期間であるかどうかの判断を行う。ここで、ＤＲＡＭ１もしくはＤＲＡＭ２はミラー関係の位置にあるわけであるから必ずどちらかのＣＡＣＨＥはフローチャートに示す動作を行うことになる。
【００４８】
ＳＴＥＰ（ステップ）３ではＣＡＣＨＥライト期間であるかないかの判断を行っている。ここでＣＡＣＨＥライト期間であると判断された場合、当該アクセスのバイト選択信号に着目し処理が分岐する。これにより外部からの上位バイト・下位バイト単位でのＣＡＣＨＥの制御を細分化し、以後のＷＯＲＫ期間における当該アドレスに対するＣＡＣＨＥリード時のデータ読み出し及び、書き込み時のＣＡＣＨＥ有効ビットの制御等をすべて上位バイト・下位バイト単位で行う。
【００４９】
ＳＴＥＰ（ステップ）４でバイト選択されたと判断されるとライトステートを示すＷＴＳパルス信号のアサートをまってそれぞれの書き込みデータをＣＡＣＨＥにライトする。また、ＣＡＣＨＥ有効ビットについても上位バイト・下位バイト単位で設けられており、その論理和をとったものがＤＲＡＭアクセス制御回路に対して出力される。
【００５０】
図１７には、ＣＡＣＨＥの書き込み動作の他の概要を説明するためのフローチャート図が示されている。ＳＴＥＰ１で半導体記憶装置外からアクセスが発生した場合、ＳＴＥＰ２でＷＯＲＫ期間であるかどうかの判断を行う。ＳＴＥＰ３でＣＡＣＨＥが有効であるかないかの判断を行い、ＳＴＥＰ４で上位バイト・下位バイトでの処理に分岐し、バイト選択されている場合、ＳＴＥＰ５にてアドレスの比較一致が行われる。ここでＣＡＣＨＥヒットした場合は、ライトステートを示すＷＴＳパルス信号のアサートを待ってＣＡＣＨＥの有効ビットをクリアする。ＳＴＥＰ８では、上位バイト・下位バイトの有効ビットの論理和をとっており、これをＤＲＡＭアクセス制御回路に出力する。
【００５１】
さらにＣＡＣＨＥの上位バイト・下位バイトを独立に動作した場合について説明する。ＲＥＦ期間のＣＡＣＨＥライト期間にＣＡＣＨＥに書き込まれたときの状態が上位バイト・下位バイト双方とも選択されたとする。次のＷＯＲＫ期間で当該アドレスにライトアクセスが発生しこのアクセスが、上位バイトもしくは下位バイトどちらかしか選択されていない場合、選択されたバイト側はこの時ＤＲＡＭにライトされるため上記で示した通りＣＡＣＨＥの有効ビットはクリアされるが選択されなかったバイト側は書き込みが行われていない訳であるから有効ビットはそのままである。結果ＣＡＣＨＥ全体の有効ビットはクリアされず、次のＲＥＦ期間の最初に選択されなかったバイト側だけライトバックされる。
【００５２】
図１8 には、ＷＯＲＫ期間おけるＣＡＣＨＥへの読み出し動作の概念を説明きするためのフローチャート図が示されている。ＳＴＥＰ１で半導体記憶装置外からアクセスが発生した場合、ＳＴＥＰ２でＷＯＲＫ期間であるかどうかの判断を行う。ＳＴＥＰ３でＣＡＣＨＥが有効であるかないかの判断を行っている。
【００５３】
ＳＴＥＰ４で上位バイト・下位バイトでの処理に分岐し、バイト選択されている場合、ＳＴＥＰ５にてアドレスの比較一致が行われる。ここでＣＡＣＨＥヒットした場合は、ＣＡＣＨＥのリードステートを示すＣＡＣＲＤのアサートを待ってＣＡＣＨＥのデータ出力（ＣＡＣＤＡＴＡ）とＣＡＣＨＥのリードヒット信号であるＣＡＣＨＩＴをＤＲＡＭアクセス制御回路に出力する。この時ＤＲＡＭのアクセス制御回路自身も動作しておりＤＲＡＭに対して読み出しコマンドの発行を行うが、ＣＡＣＨＥからの読み出しデータを選択するかＤＲＡＭからの読み出しデータを選択するかの選択信号にＣＡＣＨＥリードヒット信号であるＣＡＣＨＩＴが用いられる。
【００５４】
さらにＣＡＣＨＥの有効ビットが上位バイトもしくは下位バイトどちらか片方のみで、リードアクセスのバイト選択信号が上位バイト・下位バイト双方とも選択されている場合を考える。この場合は、ＣＡＣＨＥの有効ビットがクリアされている側のバイトデータは、ＤＲＡＭからの読み出しが選択されＣＡＣＨＥの有効ビットがセットされている側のバイトデータはＣＡＣＨＥからの読み出しデータが選択されて外部に出力される。
【００５５】
図１9 には、ＣＡＣＨＥのライトバック動作の概念を説明するためのフローチャート図が示されている。ＳＴＥＰ１でＷＯＲＫ／ＲＥＦ切替が発生すると、ＳＴＥＰ２でＣＡＣＨＥは、自身が担当するＤＲＡＭ側がＲＥＦ期間であるかどうかの判断を行う。ＳＴＥＰ３では、有効ビットのセットの有無を判断する。この時、ＣＡＣＨＥから出力されている有効ビット（ＣＡＣＶ）をもとにＤＲＡＭアクセス制御回路でも同様の判断を行っており、ＣＡＣＨＥが有効である場合ＣＡＣＨＥリード信号であるＣＡＣＲＤがアサートされる。
【００５６】
ＳＴＥＰ４でＣＡＣＨＥは、前記したＤＲＡＭアクセス制御回路からのＣＡＣＨＥリード信号ＣＡＣＲＤを待つ。ＳＴＥＰ５でＣＡＣＨＥリード信号ＣＡＣＲＤに対して、ＣＡＣＨＥデータを出力し、ＳＴＥＰ６でＣＡＣＨＥの有効ビットをクリアする。ＤＲＡＭアクセス制御回路は、ＣＡＣＨＥの出力データをもとにＤＲＡＭに対してライトバックアクセスを行う。
【００５７】
ＤＵＴ  ＣＡＣＨＥは、基本的な動作は通常ＣＡＣＨＥと同様であるが、書き込み期間を示す信号が異なる。（ＣＡＣＨＥライト期間＝ＣＡＣＰＲＤ）／（ＤＵＴ＃ＣＡＣＨＥライト期間信号＝ＤＵＴＰＲＤ) 。
【００５８】
ＤＲＡＭ１、ＤＲＡＭ２はそれぞれＣＡＣＨＥ及びＤＵＴ  ＣＡＣＨＥを備えるが、ＷＯＲＫ期間中に双方が同時期に有効ビットがセットされることはない。これは、双方にデータが書き込まれる期間が異なるためで、ＣＡＣＨＥは、ＲＥＦ期間に書き込まれるものであり、対してＤＵＴ  ＣＡＣＨＥは、ＷＯＲＫ期間中に書き込まれるためである。従って、ＤＲＡＭ１のＣＡＣＨＥが有効であるときＤＲＡＭ２のＤＵＴ  ＣＡＣＨＥが有効になることは有りうる。当然ＤＲＡＭ１とＤＲＡＭ２が逆の場合も存在する。しかし、ＤＲＡＭ１のＣＡＣＨＥとＤＵＴ  ＣＡＣＨＥ、同じようにＤＲＡＭ２のＣＡＣＨＥとＤＵＴ  ＣＡＣＨＥが同期間有効になることはあり得ない。
【００５９】
上記したＣＡＣＨＥ及びＤＵＴ  ＣＡＣＨＥの制御方法によって半導体装置外からのアクセスに対して、既存のＳＲＡＭインターフェイスのまま、ＤＲＡＭを使用した半導体記憶装置において、長時間アクセスに対応する制御方法を実現している。これは、汎用ＤＲＡＭ及び汎用ＳＤＲＡＭまた、混載ＤＲＡＭ等ＤＲＡＭ素子を用いて実現するＳＲＡＭ互換メモリすべてに有効な手段である。本制御方法はＦＰＧＡ及び試作チップによって実回路を構成し記載した制御方法が有効であることを確認している。
【００６０】
図２０には、この発明にかかる半導体記憶装置の一実施例の平面図が示され、図２１にそのＡ−Ａ’線断面図が示されている。実装基板ＰＣＢ上に、半導体チップＣＨＩＰ２（ＤＲＡＭ１）とＣＨＩＰ２（ＤＲＡＭ２）及び半導体チップＣＨＩＰ１（ＣＴＬ＿ＬＯＧＩＣ）が搭載される。これらの半導体チップＣＨＩＰ１〜ＣＨＩＰ３の電極は、実装基板の設けられた配線の電極との間でボンディングワイヤＰＡＨＴ１、ＰＡＴＨ２等により接続される。これらの半導体チップＣＨＩＰ１〜３は、封止体ＣＯＶＥＲによって外見上一つの半導体集積記憶装置として見做される形成される。特に制限されないが、実装基板の裏面側にボール状の外部電極が設けられ、前記ＳＲＡＭに対応したインターフェイスの外部端子及び電源供給用の外部端子が設けられる。
【００６１】
図２２には、この発明にかかる半導体記憶装置の他の一実施例の平面図が示され、図２３にそのＡ−Ａ’線断面図が示されている。実装基板ＰＣＢ上に、半導体チップＣＨＩＰ２（ＤＲＡＭ１）とＣＨＩＰ３（ＤＲＡＭ２）が搭載される。そして、これらの２つの半導体チップＣＨＩＰ２とＣＨＩＰ３の上に、それらをまたぐように半導体チップＣＨＩＰ１（ＣＴＬ＿ＬＯＧＩＣ）が積層構造に搭載される。これらの半導体チップＣＨＩＰ１と２とＣＨＩＰ３の対応する電極は、ボンディングワイヤＰＡＨＴ４により接続され、ＣＨＩＰ１のＳＲＡＭに対応したインターフェイスの電極は、実装基板の電極にボンディングワイヤＰＡＴＨ２により接続される。他の構成は、前記図２０、図２１と同様である。
【００６２】
上記のようなマルチチップ構造を採用した場合には、小型の携帯用電子機器への実装に便利である。小型携帯端末は、その実装スペースに限りがあるから、上記のように完全にＳＲＡＭと等価で、その約１０倍程度の記憶容量を持つメモリ回路が構成できる。例えば、ＳＲＡＭは、１つのメモリチップによって約１６Ｍビット程度の記憶容量しか実現できないのに対し、上記ＤＲＡＭチップは約２５６Ｍビットのような記憶容量を実現でき、２つのメモリチップで二重にデータを記憶させるものとしても、約１０倍の記憶容量を実現できる。
【００６３】
ＤＲＡＭを使用した大容量ＳＲＡＭ互換モジュール化の制御及び構造技術として、２つのＤＲＡＭチップをワーク（ＷＯＲＫ）期間とリフレッシュ（ＲＥＦ）期間に切り替える際にキャッシュ（ＣＡＣＨＥ）を用いたワーク／リフレッシュを延長または短縮し、切り替え時のアクセスを円滑化制御することができる。ＤＲＡＭのアクセス時間制限ｔＲＡＳを超える長時間アクセスに対しては引継ぎキャッシュＤＵＴ  ＣＡＣＨＥを用いて実現するキャッシュ制御により実現することができる。また、キャッシュを使用したときの上位バイト・下位バイトのマスク制御が可能となる。
【００６４】
この発明に従えば、ＤＲＡＭ、特に既存又は汎用ＤＲＡＭ用いて、それに簡単な制御チップを加えることで大容量ＳＲＡＭ互換メモリモジュールを実現することが出来る。つまり、ワーク／リフレッシュ切り替え円滑化によるＳＲＡＭ互換性確保でき、しかもアクセス時間制限のないＳＲＡＭ互換モジュールと、上位バイト／下位バイトの制御によるＳＲＡＭ互換モジュールの機能向上が図られる。
【００６５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ＤＲＡＭのリフレッシュ制御は、ＤＲＡＭ自身の持つリフレッシュ制御回路を起動するリフレッシュコマンドを発行することにより実現するものであってもよい。つまり、前記ＲＥＦ期間においては、メモリ制御回路ＣＴＬ＿ＬＯＧＩＣは、一定の周期でリフレッシュコマンドを発行するようにすればよい。このリフレッシュコマンドの合間に、前記ＦＩＦＯやＣＡＣＨＥに記憶された記憶情報に従ったライトバック動作を行うようにすればよい。
【００６６】
ＤＲＡＭ１、２はそれぞれが１つのチップであってもよいし、複数のチップであってもよい。ＤＲＡＭ１とＤＲＡＭ２を１つのＤＲＡＭチップとしてもよい。つまり、１つのＤＲＡＭチップがそれぞれ独立してメモリアクセスが可能な複数のバンクを持つ場合、制御チップによりバンクを２組に分けて、その一方を前記ＤＲＡＭ１とし、他方をＤＲＡＭ２のように制御すればよい。このような複数バンクを持つＤＲＡＭチップに制御チップの機能を内蔵させるものであってもよい。
【００６７】
前記実施例では、前記ＤＲＡＭがコマンドで動作するという、いわゆるシンクロナスＤＲＡＭに向けられているが、これに限定されずＲＡＳ，ＣＡＳ，ＷＥのような制御信号でメモリ制御されるものであってもよい。
【産業上の利用可能性】
【００６８】
この発明は、ＤＲＡＭを用いてＳＲＡＭ互換の半導体記憶装置及びその制御方法に広く利用することができる。
【図面の簡単な説明】
【００６９】
【図１】この発明に係る半導体記憶装置の一実施例を示す構成図である。
【図２】図１のＣＨＩＰ１（ＣＴＬ＃ＬＯＧＩＣ）の一実施例を示すブロック図である。
【図３】図２のＣＴＬ＃ＬＯＧＩＣの一実施例を示すブロック図である。
【図４】図３のＣＡＣＨＥの一実施例を示すブロック図である。
【図５】２つのＤＲＡＭを用いてデータを２重化しリフレッシュを隠蔽するためのＷＯＲＫ／ＲＥＦ期間の切り替えの概念を説明するためのタイミング図である。
【図６】ライトバックデータの保持について説明するためのタイミング図である。
【図７】ライトバックデータの保持について説明するためのタイミング図である。
【図８】ＷＯＲＫ／ＲＥＦ切り替え時の問題について説明するためのタイミング図である。
【図９】この発明に係るＷＯＲＫ／ＲＥＦ切り替え延長・短縮制御の基礎となる外部アクセスに対するＤＲＡＭのコマンド生成パルスを説明するためのタイミング図である。
【図１０】この発明に係るＷＯＲＫ／ＲＥＦ切り替え時の延長制御を説明するためのタイミング図である。
【図１１】この発明に係るＷＯＲＫ／ＲＥＦ切り替え時の短縮制御を説明するためのタイミング図である。
【図１２】この発明に係るＷＯＲＫ／ＲＥＦ切り替え時の延長制御を説明するためのタイミング図である。
【図１３】この発明に係る半導体記憶装置におけるＣＡＣＨＥの動作概要を説明するためのタイミング図である。
【図１４】この発明に係るＤＵＴ＃ＣＡＣＨＥの動作の一例を説明するためのタイミング図である。
【図１５】この発明に係るＤＵＴ＃ＣＡＣＨＥの動作の他の一例を説明するためのタイミング図である。
【図１６】この発明に係るＣＡＣＨＥの書き込み動作の概要を説明するためのフローチャート図である。
【図１７】この発明に係るＣＡＣＨＥの書き込み動作の他の概要を説明するためのフローチャート図である。
【図１８】この発明に係るＷＯＲＫ期間おけるＣＡＣＨＥへの読み出し動作の概念を説明きするためのフローチャート図である。
【図１９】この発明に係るＣＡＣＨＥのライトバック動作の概念を説明するためのフローチャート図である。
【図２０】この発明にかかる半導体記憶装置の一実施例を示す平面図である。
【図２１】図２０のＡ−Ａ’線に対応した一実施例の構造断面図である。
【図２２】この発明にかかる半導体記憶装置の他の一実施例を示す平面図である。
【図２３】図２２のＡ−Ａ’線に対応した一実施例の構造断面図である。
【符号の説明】
【００７０】
ＣＨＩＰ２（ＤＲＡＭ１），ＣＨＩＰ３（ＤＲＡＭ２）…ＤＲＡＭチップ、ＣＨＰ３（ＣＴＬ＿ＬＯＧＩＣ）…制御チップ、
ＳＤＣＴＬ…アクセス制御回路、ＷＲＢＲＥＧ…レジスタ、ＴＩＭＥＣＮＴ…時間制御回路、ＡＴＤ…アドレス信号変化検出回路、ＤＴＤ…信号変化検出回路、Ｒ／Ｗ  ＢＵＦＦＥＲ…リード／ライトバッファ、ＩＮＴ…初期回路回路、ＴＭＰ…温度計測モジュール、ＲＣ…リフレッシュカウンタ回路、ＰＭ…電源回路、ＣＬＫ＃ＧＥＮ…クロック生成回路、
ＰＡＴＨ１〜４…ボンディングワイヤ、ＣＯＶＥＲ…封止体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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