(57)【要約】      （修正有）【課題】予め定められたシステムタイミングに応じて信号を出力する信号出力回路を提供する。【解決手段】予め定められたシステムタイミングで出力する信号出力回路であって、入力信号をタイミングに応じて遅延させるシフトレジスタと、シフトレジスタが遅延させた入力信号を、与えられるクロック信号に応じて取り込み出力するフリップフロップと、シフトレジスタにおける遅延量が、システムタイミングに応じた遅延量であるか否かを測定するイニシャライズ部とを備え、イニシャライズ部は、基準信号をシフトレジスタに入力させる入力部と、基準信号をトリガとして、クロック信号のパルス数を計数し、計数値がシステムタイミングに応じた値となった場合に、フリップフロップへのクロック信号の入力を停止する計数部と、フリップフロップが出力する信号を測定する測定部と、測定部が測定した信号が、基準信号に応じた信号であるか否かを判定する判定部とを備える。【選択図】図１
2008039764.tif 000002
【特許請求の範囲】
【請求項１】
予め定められたシステムタイミングに応じて出力信号を出力する信号出力回路であって、
入力信号が与えられ、前記入力信号を、前記システムタイミングに応じて遅延させるシフトレジスタと、
前記シフトレジスタが遅延させた前記入力信号を、与えられるクロック信号に応じて取り込み、前記出力信号として出力するフリップフロップと、
前記シフトレジスタにおける遅延量が、前記システムタイミングに応じた遅延量であるか否かを測定するイニシャライズ部と
を備え、
前記イニシャライズ部は、
基準信号を前記シフトレジスタに入力させる入力部と、
前記基準信号をトリガとして、前記クロック信号のパルス数を計数し、計数値が前記システムタイミングに応じた値となった場合に、前記フリップフロップへの前記クロック信号の入力を停止する計数部と、
前記計数部が前記クロック信号の入力を停止した場合における、前記フリップフロップが出力する信号を測定する測定部と、
前記測定部が測定した信号が、前記基準信号に応じた信号であるか否かを判定する判定部と
を備える信号出力回路。
【請求項２】
前記シフトレジスタが出力する前記入力信号を遅延させて前記フリップフロップに入力するスキューアジャスタを更に備え、
前記イニシャライズ部は、前記判定部における判定結果に基づいて、前記スキューアジャスタにおける遅延量を調整する
請求項１に記載の信号出力回路。
【請求項３】
前記イニシャライズ部は、前記システムタイミングが変更される毎に、前記シフトレジスタにおける遅延量が、前記システムタイミングに応じた遅延量であるか否かを測定し、前記スキューアジャスタにおける遅延量を調整する
請求項２に記載の信号出力回路。
【請求項４】
被試験デバイスを試験する試験装置であって、
予め定められたシステムタイミングに応じて、前記被試験デバイスに所定の信号を供給する信号出力回路と、
前記被試験デバイスが出力する信号に基づいて、前記被試験デバイスの良否を判定する良否判定部と
を備え、
前記信号出力回路は、
入力信号が与えられ、前記入力信号を、前記システムタイミングに応じて遅延させるシフトレジスタと、
前記シフトレジスタが遅延させた前記入力信号を、与えられるクロック信号に応じて取り込み、前記所定の信号として出力するフリップフロップと、
前記シフトレジスタにおける遅延量が、前記システムタイミングに応じた遅延量であるか否かを測定するイニシャライズ部と
を備え、
前記イニシャライズ部は、
基準信号を前記シフトレジスタに入力させる入力部と、
前記基準信号をトリガとして、前記クロック信号のパルス数を計数し、計数値が前記システムタイミングに応じた値となった場合に、前記フリップフロップへの前記クロック信号の入力を停止する計数部と、
前記計数部が前記クロック信号の入力を停止した場合における、前記フリップフロップが出力する信号を測定する測定部と、
前記測定部が測定した信号が、前記基準信号に応じた信号であるか否かを判定する判定部と
を有する試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を出力する信号出力回路、及び信号出力回路を備える試験装置に関する。特に本発明は、予め定められたシステムタイミングに応じて信号を出力する信号出力回路に関する。
【背景技術】
【０００２】
従来、半導体回路等の被試験デバイスを試験する試験装置として、被試験デバイスに所定の信号を入力する信号出力回路と、被試験デバイスの出力信号に基づいて良否を判定する判定手段とを備える装置が知られている。
【０００３】
図３は、従来の信号出力回路３００の構成を示す図である。信号出力回路３００は、パターン発生部３１０及びタイミング発生部３２０を備える。パターン発生部３１０は、与えられるクロック信号に応じてデータ信号を出力し、タイミング発生部３２０は、パターン発生部３１０が出力したデータ信号を、与えられるクロック信号に乗せ換えて出力する。
【０００４】
パターン発生部３１０は、遅延素子３１２及び縦続接続された複数のフリップフロップ３１４を有する。複数のフリップフロップ３１４は、遅延素子３１２を介して受け取るクロック信号に応じて、与えられるデータ信号を順次伝播する。このような構成により、フリップフロップ３１４の段数に応じたタイミングで、データ信号をタイミング発生部３２０に入力する。
【０００５】
タイミング発生部３２０は、ＦＩＦＯ３２２、ライトカウンタ３２４、選択部３２６、リードカウンタ３２８、フリップフロップ３３０、及び論理積回路３３２を有する。ＦＩＦＯ３２２は、パターン発生部３１０が出力するデータ信号を、パターン発生部３１０に与えられるクロック信号に応じて順次取り込む。フリップフロップ３３０は、ＦＩＦＯ３２２から順次読み出されるデータを、タイミング発生部３２０に与えられるクロック信号に応じて取り込み、出力する。
【０００６】
また、ライトカウンタ３２４は、次のデータを書き込むべきＦＩＦＯ３２２の有効なエントリを制御し、リードカウンタ３２８及び選択部３２６は、データを読み出すべきＦＩＦＯ３２２の有効なエントリを制御する。ライトカウンタ３２４及びリードカウンタ３２８は、ＦＩＦＯ３２２に対してデータの読み書きを行う毎に計数値を変化させることにより、ＦＩＦＯ３２２の有効なエントリを追跡する。また、論理積回路３３２は、フリップフロップ３３０の出力と、クロック信号との論理積を出力する。
【０００７】
このような構成により、フリップフロップ３３０においてメタステーブルを生じさせることを防ぎつつ、所定のデータ信号をタイミング発生部３２０に与えられるクロック信号に乗せ換えて出力することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、複数の信号出力回路を有する試験装置が開発されている。当該試験装置は、任意の信号出力回路を組み合わせることにより、所望の試験を行うことができる。このような試験装置においては、それぞれの信号出力回路が信号を出力するタイミングを同期させる必要がある。つまり、それぞれの信号出力回路は、予め定められたシステムタイミングに応じて信号を出力する必要がある。
【０００９】
これに対し、従来の信号出力回路３００は、信号を出力するタイミングを調整することが困難であった。例えば、パターン発生部３１０において、いずれのフリップフロップ３１４から、タイミング発生部３２０に信号を供給するかを制御することにより、信号を出力するタイミングを調整することも考えられる。しかし、パターン発生部３１０が信号を出力するタイミングを調整した場合であっても、メタステーブルを防ぐべく設けられたＦＩＦＯ３２２により、当該タイミング調整の効果が低減してしまう。
【００１０】
また、従来の信号出力回路３００では、予め設定されたシステムタイミングに応じて動作していることを検証することが困難である。
【００１１】
そこで本発明は、上記の課題を解決することのできる信号出力回路及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００１２】
即ち、本発明の第１の形態によると、予め定められたシステムタイミングに応じて出力信号を出力する信号出力回路であって、入力信号が与えられ、入力信号を、システムタイミングに応じて遅延させるシフトレジスタと、シフトレジスタが遅延させた入力信号を、与えられるクロック信号に応じて取り込み、出力信号として出力するフリップフロップと、シフトレジスタにおける遅延量が、システムタイミングに応じた遅延量であるか否かを測定するイニシャライズ部とを備え、イニシャライズ部は、基準信号をシフトレジスタに入力させる入力部と、基準信号をトリガとして、クロック信号のパルス数を計数し、計数値がシステムタイミングに応じた値となった場合に、フリップフロップへのクロック信号の入力を停止する計数部と、計数部がクロック信号の入力を停止した場合における、フリップフロップが出力する信号を測定する測定部と、測定部が測定した信号が、基準信号に応じた信号であるか否かを判定する判定部とを備える信号出力回路を提供する。
【００１３】
信号出力回路は、シフトレジスタが出力する入力信号を遅延させてフリップフロップに入力するスキューアジャスタを更に備え、イニシャライズ部は、判定部における判定結果に基づいて、スキューアジャスタにおける遅延量を調整してよい。
【００１４】
イニシャライズ部は、システムタイミングが変更される毎に、シフトレジスタにおける遅延量が、システムタイミングに応じた遅延量であるか否かを測定し、スキューアジャスタにおける遅延量を調整してよい。
【００１５】
本発明の第２の形態においては、被試験デバイスを試験する試験装置であって、予め定められたシステムタイミングに応じて、被試験デバイスに所定の信号を供給する信号出力回路と、被試験デバイスが出力する信号に基づいて、被試験デバイスの良否を判定する良否判定部とを備え、信号出力回路は、入力信号が与えられ、入力信号を、システムタイミングに応じて遅延させるシフトレジスタと、シフトレジスタが遅延させた入力信号を、与えられるクロック信号に応じて取り込み、所定の信号として出力するフリップフロップと、シフトレジスタにおける遅延量が、システムタイミングに応じた遅延量であるか否かを測定するイニシャライズ部とを備え、イニシャライズ部は、基準信号をシフトレジスタに入力させる入力部と、基準信号をトリガとして、クロック信号のパルス数を計数し、計数値がシステムタイミングに応じた値となった場合に、フリップフロップへのクロック信号の入力を停止する計数部と、計数部がクロック信号の入力を停止した場合における、フリップフロップが出力する信号を測定する測定部と、測定部が測定した信号が、基準信号に応じた信号であるか否かを判定する判定部とを有する試験装置を提供する。
【００１６】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【発明を実施するための最良の形態】
【００１７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１８】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の被試験デバイス２００を試験する装置であって、制御部１０、複数の信号出力回路３０、及び良否判定部２０を備える。
【００１９】
それぞれの信号出力回路３０は、予め設定されるシステムタイミングに応じて、被試験デバイス２００に信号を入力する。例えば複数の信号出力回路３０は、パターン信号、クロック信号、制御信号等をそれぞれ生成し、被試験デバイス２００に入力してよい。
【００２０】
制御部１０は、それぞれの信号出力回路３０を制御する。例えば制御部１０は、信号出力回路３０を動作させるクロック信号、トリガ信号等を信号出力回路３０に入力してよい。
【００２１】
また、それぞれの信号出力回路３０は、試験装置１００に着脱可能に設けられる。つまり、試験装置１００は、任意の組み合わせの信号出力回路３０を用いることができる。
【００２２】
制御部１０は、信号出力回路３０が入れ換えられた場合に、新たなシステムタイミングを、それぞれの信号出力回路３０に設定してよい。例えば制御部１０は、それぞれの信号出力回路３０のうち、トリガ信号を入力してから、信号を出力するまでに要する時間が最も大きい信号出力回路３０に合わせて、システムタイミングを設定してよい。
【００２３】
良否判定部２０は、被試験デバイス２００が出力する信号に基づいて、被試験デバイス２００の良否を判定する。例えば良否判定部２０は、被試験デバイス２００の出力信号と、与えられる期待値信号とを比較することにより、被試験デバイス２００の良否を判定してよい。
【００２４】
図２は、信号出力回路３０の構成の一例を示す図である。信号出力回路３０は、パターン発生部４４、タイミング発生部５０、及びイニシャライズ部３２を有する。パターン発生部４４は、予め設定されるシステムタイミングに応じてデータ信号を出力する。タイミング発生部５０は、データ信号を、与えられるクロック信号に乗せ替えて出力する。
【００２５】
パターン発生部４４は、遅延素子４６及びシフトレジスタを有する。シフトレジスタは、例えば縦続接続された複数のフリップフロップ４８であってよい。複数のフリップフロップ４８は、入力信号が与えられ、当該入力信号を、システムタイミングに応じて遅延して出力する。
【００２６】
パターン発生部４４は、設定されるシステムタイミングに基づいて、いずれかのフリップフロップ４８が出力するデータを選択し、タイミング発生部５０に入力する選択部を更に有してよい。
【００２７】
タイミング発生部５０は、フリップフロップ５２、スキューアジャスタ５４、フリップフロップ５６、論理積回路６０、論理積回路５８、及び可変遅延回路６２を有する。
【００２８】
フリップフロップ５２は、パターン発生部４４が出力するデータ信号を、パターン発生部４４に与えられるクロック信号に応じて取り込み、出力する。フリップフロップ５６は、フリップフロップ５２が出力するデータ信号を、スキューアジャスタ５４を介して受け取る。また、フリップフロップ５６は、受け取ったデータ信号を、タイミング発生部５０に与えられるクロック信号に応じて取り込み、出力する。パターン発生部４４に与えられるクロック信号と、タイミング発生部５０に与えられるクロック信号との平均周期は略同一である。本例において、これらのクロック信号は、分岐してパターン発生部４４及びタイミング発生部５０に与えられる。
【００２９】
スキューアジャスタ５４は、例えば可変遅延回路であって、フリップフロップ５２が出力するデータを遅延して、フリップフロップ５６に入力する。スキューアジャスタ５４における遅延量を調整することにより、フリップフロップ５６においてメタステーブルを生じさせることを防ぐことができる。
【００３０】
論理積回路５８は、フリップフロップ５６が出力するデータと、タイミング発生部５０に与えられるクロック信号との論理積を出力する。このような構成により、入力信号に応じた信号を、システムタイミングを基準として出力することができる。
【００３１】
可変遅延回路６２は、論理積回路５８が出力する信号を遅延させて出力する。つまり、可変遅延回路６２は、システムタイミングを基準として、信号の位相を制御する。可変遅延回路６２は、例えばクロック信号の周期の整数倍の遅延を生じさせるシフトレジスタと、クロック信号の周期以下の遅延を生じさせる遅延素子とを有してよい。
【００３２】
イニシャライズ部３２は、複数のフリップフロップ４８における遅延量が、システムタイミングに応じた遅延量であるか否かを測定する。イニシャライズ部３２は、測定結果に基づいて、スキューアジャスタ５４における遅延量を制御してよい。
【００３３】
イニシャライズ部３２は、計数部３４、クロック遮断部３６、入力部３８、測定部４２、及び判定部４０を有する。入力部３８は、所定の基準信号を、計数部３４及びパターン発生部４４に入力する。本例において入力部３８は、同一の基準信号を、計数部３４及びパターン発生部４４に分岐して入力する。
【００３４】
計数部３４は、基準信号をトリガとして、クロック信号のパルス数を計数する。計数部３４は、計数値がシステムタイミングに応じた値となった場合に、フリップフロップ５６へのクロック信号の入力を停止する。例えば、計数部３４は、基準信号が伝送する複数のフリップフロップ４８及びフリップフロップ５２の段数に応じた発数のパルスを計数した場合に、クロック信号の入力を停止させてよい。
【００３５】
クロック遮断部３６は、計数部３４が出力する信号と、クロック信号との論理積を、フリップフロップ５６に入力する。本例において、計数部３４は、計数値がシステムタイミングに応じた値となった場合に論理値１を出力する。クロック遮断部３６は、計数部３４が出力する信号を反転させた信号と、クロック信号との論理積を出力する。これにより、フリップフロップ５６へのクロック信号の入力を、システムタイミングに応じて遮断することができる。
【００３６】
測定部４２は、フリップフロップ５６が出力する信号を、論理積回路６０を介して受け取る。論理積回路６０は、イニシャライズを行う場合に、フリップフロップ５６が出力する信号を測定部４２へ通過させる。測定部４２は、計数部３４がクロック信号の入力を停止した場合における、フリップフロップ５６が出力する信号を測定する。
【００３７】
判定部４０は、測定部４２が測定した信号が、基準信号に応じた信号であるか否かを判定する。複数のフリップフロップ４８における遅延量が、システムタイミングに応じた値となっている場合、クロック信号の入力が停止されたフリップフロップ５６には、基準信号に応じた信号が取り込まれている。これに対し、複数のフリップフロップ４８における遅延量が、システムタイミングに応じた値となっていない場合、クロック信号の入力が停止されたフリップフロップ５６には、基準信号が取り込まれない。
【００３８】
判定部４０は、当該判定結果に基づいて、スキューアジャスタ５４の遅延量を調整してよい。例えば判定部４０は、フリップフロップ５６が基準信号を取り込むことができるまで、スキューアジャスタ５４の遅延量を順次変化させて、イニシャライズを行ってよい。また、判定部４０は、フリップフロップ５６が基準信号を取り込むことができるスキューアジャスタ５４の遅延量の範囲を検出し、当該範囲の中央の遅延量を、スキューアジャスタ５４に設定してもよい。
【００３９】
このような構成により、システムタイミングに応じて、パターン発生部４４における遅延量を設定した場合であっても、メタステーブルを生じさせずに、データ信号を、タイミング発生部５０に与えられるクロック信号に乗せ替えることができる。また、タイミング発生部５０は、システムタイミングに応じて、信号を出力することができる。
【００４０】
また、本例における信号出力回路３０は、ライトカウンタ、リードカウンタ等を用いないので、回路規模を縮小することができる。
【００４１】
また、イニシャライズ部３２は、システムタイミングが変更される毎に、パターン発生部４４における遅延量が、システムタイミングに応じた遅延量であるか否かを測定し、スキューアジャスタ５４における遅延量を調整してよい。
【００４２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４３】
上記説明から明らかなように、本発明によれば、システムタイミングに応じて信号を出力し、且つクロック乗替におけるメタステーブルを低減した信号出力回路を実現することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】信号出力回路３０の構成の一例を示す図である。
【図３】従来の信号出力回路３００の構成を示す図である。
【符号の説明】
【００４５】
１０  制御部
２０  良否判定部
３０  信号出力回路
３２  イニシャライズ部
３４  計数部
３６  クロック遮断部
３８  入力部
４０  判定部
４２  測定部
４４  パターン発生部
４６  遅延素子
４８  複数のフリップフロップ
５０  タイミング発生部
５２  フリップフロップ
５４  スキューアジャスタ
５６  フリップフロップ
５８  論理積回路
６０  論理積回路
６２  可変遅延回路
１００  試験装置
２００  被試験デバイス
３００  信号出力回路
３１０  パターン発生部
３１２  遅延素子
３１４  複数のフリップフロップ
３２０  タイミング発生部
３２２  ＦＩＦＯ
３２４  ライトカウンタ
３２６  選択部
３２８  リードカウンタ
３３０  フリップフロップ
３３２  論理積回路
【図１】
2008039764.tif 000003
【図２】
2008039764.tif 000004
【図３】
2008039764.tif 000005