(57)【要約】【課題】長期に亘る使用でフラッシュＲＯＭのブロックサイズ等の仕様変更が生じたとしても、ＣＰＵのプログラムを含む、このフラッシュＲＯＭの周辺部材のハード的、ソフト的変更を実施することなく、長期に亘って各構成部材の互換性を維持する。【解決手段】バスライン４とフラッシュＲＯＭ８ａとの間にフラッシュＲＯＭインターフェース回路１３を挿入する。そして、このフラッシュＲＯＭインターフェース回路１３に、ＣＰＵ５からフラッシュＲＯＭ８ａに対してＣＰＵ５に設定された基本ブロックサイズＢAのブロックアクセス要求が入力されると、フラッシュＲＯＭ８ａのブロックサイズＢBでアクセスを実施し、当該フラッシュＲＯＭ８ａから得られるアクセス応答を基本ブロックサイズＢAのアクセス応答に変換してＣＰＵ５に送出する機能を持たせる。【選択図】      図３
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【特許請求の範囲】
【請求項１】
予め定められた制御動作プログラム及び各種設定データに基づいてエレベータの動作を制御するエレベータ制御装置において、
バスラインに対して、少なくともＣＰＵ、バス制御部、及びフラッシュＲＯＭインターフェース回路を介して前記制御動作プログラム及び各種設定データが書込まれているブロック単位でアクセス可能なフラッシュＲＯＭを接続し、
前記フラッシュＲＯＭインターフェース回路は、前記ＣＰＵから前記フラッシュＲＯＭに対してＣＰＵに設定された基本ブロックサイズのブロックアクセス要求が入力されると、前記フラッシュＲＯＭのブロックサイズでアクセスを実施し、当該フラッシュＲＯＭから得られるアクセス応答を前記基本ブロックサイズのアクセス応答に変換してＣＰＵに送出することを特徴とするエレベータ制御装置。
【請求項２】
前記フラッシュＲＯＭインターフェース回路は、前記バスラインを介して入力された命令のコードを前記フラッシュＲＯＭにおける同一命令のコードに変換するコード変換手段を有することを特徴とする請求項１記載のエレベータ制御装置。
【請求項３】
前記ＣＰＵは自己の処理動作を一時停止するウェイト機能を備え、
前記フラッシュＲＯＭインターフェース回路は、前記フラッシュＲＯＭに対するブロックを指定したアクセス期間中において前記ＣＰＵへウェイト機能の実行指示を送出するウェイト機能指示手段を有する
ことを特徴とする請求項１又は２記載のエレベータ制御装置。
【請求項４】
前記ＣＰＵは自己の処理動作相互間の時間間隔を監視するウォッチドッグタイマを備え、
前記フラッシュＲＯＭインターフェース回路は、前記フラッシュＲＯＭに対するブロックを指定したアクセス期間中において前記ＣＰＵへ前記ウォッチドッグタイマの計時動作の停止を指示するウォッチドッグタイマ停止指示手段を有する
ことを特徴とする請求項１又は２記載のエレベータ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビル等の建屋に設置されたエレベータの動作を予め定められた制御動作プログラム及び各種設定データに従って制御するエレベータ制御装置に関する。
【背景技術】
【０００２】
ビル等の建屋に組込まれた１台又は複数台のエレベータからなるエレベータシステムにおいては、各階のエレベータホールに設置されている乗場呼び登録装置の利用客によるボタン操作で乗場呼びが登録される。乗場呼びが登録されると、上記複数のエレベータのうちから、例えば、応答時間が最も短い１台のエレベータに該当ホール呼びを割当てる。その結果、当該エレベータのかごが、ホール呼びが登録された階に移動してドアを開く。利用客がそのエレベータのかごに乗込み、かご内に設けられたかご呼び登録装置のボタンで行き階を指定すると、ドアが閉じ、エレベータのかごは指定階への移動を開始する。
【０００３】
上述したエレベータシステムに組込まれた例えばコンピュータからなるエレベータ制御装置は、上述したエレベータの基本的な動作を、予め定められた制御動作プログラムや各種設定データに従って制御する。
【０００４】
一方、エレクトロニクス技術の発達に伴い、上述したエレベータ制御装置にも、印刷配線基板上に、ＣＰＵ、ＲＯＭ、ＲＡＭ、各種インターフェース、各種入出力回路等が実装されたマイクロコンピュータが採用されるようになってきた（特許文献１参照）。
【０００５】
そして、このマイクロコンピュータからなるエレベータ制御装置のＲＯＭに前述した制御動作プログラムが書込まれている。そして、ＣＰＵは、このＲＯＭに書込まれている制御動作プログラムや各種設定データを、自己内に予めハードウエア的に書込まれているプログラムで順次読出して実行していた。さらに、近年、制御動作プログラムの記憶場所が従来のＲＯＭからフラッシュＲＯＭへと変わってきた。
【０００６】
図７は上述したマイクロコンピュータからなるエレベータ制御装置の概略構成を示す模式図である。
【０００７】
アドレスバス１、データバス２、複数の制御バス３ａ，３ｂからなるバスライン４に対して、ＣＰＵ（中央演算装置）５、バス制御部６、ＳＲＡＭ７、フラッシュＲＯＭ８、ＥＥＰＲＯＭ９、入出力回路１０、シリアル入出力回路１１等が接続されている。
【０００８】
バス制御部６は各バス１、２、３ａ、３ｂにおいて、データが衝突しないように制御する。ＳＲＡＭ７内には、各エレベータの動作を制御するときに必要な各種可変データが記憶されている。この可変データとしては、例えは各エレベータの現在位置、各乗場呼び登録装置で登録された未応答の乗場呼び、各かご呼び登録装置で登録された未応答のかご呼び等である。
【０００９】
フラッシュＲＯＭ８内には前述した制御動作プログラムやエレベータの制御に必要な各種パラメータ等の各種設定データが記憶されている。さらに、ＥＥＰＲＯＭ９内には、その他のデータが設定されている。
【００１０】
入出力回路１０から各エレベータを実際に上下移動させる巻上機に対する駆動回路へ駆動信号が印加され、さらに、この入出力回路１０にはエレベータの状態を示す信号が入力される。さらに、シリアル入出力回路１１には、前述した各階の乗場呼び装置や各エレベータのかご呼び登録装置から乗場呼びやかご呼びがシリアル信号として入力される。さらに、このシリアル入出力回路１１には通信回線を介して、エレベータ管理会社の監視センターが接続されている。
【００１１】
周知のようにフラッシュＲＯＭ８は、電気的に記憶内容を書換可能なＲＯＭであり、データ（又は命令）を１バイト毎に読出、書込、消去が可能であることの他に、図８に示すようにブロック１２単位で、データ（又は命令）を読出、書込、消去が可能である。各ブロック１２のブロックサイズ（アドレス幅）ＢAは、このフラッシュＲＯＭ８の仕様で任意に設定できる。
【００１２】
このエレベータ制御装置において、ＣＰＵ５が、エレベータ制御を実施する場合を例にして説明する。なお、一般的に、マイクロコンピュータのＣＰＵは、自己内に予め設定されているプログラム（アクセスプログラム）に従って例えばＲＯＭの各アドレスを順番に指定して、当該アドレスに記憶されているプログラムの各命令を順次読出してその命令を実行する。
【００１３】
したがって、図７のエレベータ制御装置においても、ＣＰＵ５が自己のプログラムに従ってフラッシュＲＯＭ８にアクセスするとき、アクセス対象のデータ又は書込位置を示すアドレスＡＤをアドレスバス１へ出力して、読出信号（ＲＤ）又は書込信号（ＷＥ）を制御バス３ａへ出力する。すると、バス制御部６はアドレスバス１へ出力されたアドレスＡＤからアクセス対象のフラッシュＲＯＭ８を特定し、このフラッシュＲＯＭ８に制御バス３ｂを介してＣＳ（チップセレクト）信号が出力される。
【００１４】
ＣＳ（チップセレクト）信号で特定されたフラッシュＲＯＭ８は、読出信号（ＲＤ）の場合は、入力されたアドレスＡＤに記憶されたデータを読出してデータバス２へ出力する。また、書込信号（ＷＥ）の場合は、入力されたアドレスＡＤに、データバス２に出力されているデータＤＡを書込む。
【００１５】
この場合、フラッシュＲＯＭ８内におけるブロック１２を指定して、データの書込を実施する場合は、ＣＰＵ５は、ブロック１２の先頭アドレスを指定し、書込信号（ＷＥ）を出力した状態で、書込むべき複数のデータＤＡをデータバス２へ出力すれば、フラッシュＲＯＭ８内における指定ブロック１２内の各アドレスに複数のデータＤＡが一度に書込まれる。ブロック単位でデータの読出し、データの消去も同様な手順で行う。
【特許文献１】特開２００４―２１０５０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述したように、エレベータの基本的な動作を制御する制御動作プログラムを記憶したフラッシュＲＯＭ８が組込まれたエレベータ制御装置においても、まだ改良すべき次のような課題があった。
【００１７】
すなわち、このフラッシュＲＯＭ８を用いたソフトウェアの実装方法自体は、ごく一般的なソフトウェア実装方法である。しかし、このフラッシュＲＯＭ８をエレベータの動作制御を行うエレベータ制御装置に組込んで長期間使用する必要があるので、部品の耐用年数も考慮すると、このフラッシュＲＯＭ８は互換性のある部品である必要がある。
【００１８】
しかしながら、このフラッシュＲＯＭ８も他の一般的な電子部品同様に、仕様変更になったり、生産中止になり、同一部品、完全互換性部品、または上位互換性を有する部品が入手できない場合が多発してきた。
【００１９】
このような事態になると、今まで使用してきた従来部品とは、仕様は異なるが、従来部品が有する機能は確保される新部品を採用し、この部分の周囲の部品を新部品の仕様に対応する仕様を有する新部品に交換することで、この部品が組込まれた装置における長期に渡る稼働を確保してきた。
【００２０】
例えば、図８に示すフラッシュＲＯＭ８における、各ブロック１２のブロックサイズＢA（アドレス幅）は、このフラッシュＲＯＭ８をアクセスするＣＰＵのプログラム、ＣＰＵのアクセスを制御するバス制御部６に設定されている。したがって、フラッシュＲＯＭ８を、各ブロック１２のブロックサイズＢA（アドレス幅）が異なる新規のフラッシュＲＯＭに交換すると、ＣＰＵ５のプログラム変更とバス制御部６の回路変更とを行い、新しいフラッシュＲＯＭに対応した読出し、書込み、消去を行う必要がある。
【００２１】
しかしながら、前述したように、数十年単位の長期に亘るエレベータ制御装置の使用期間内においては、フラッシュＲＯＭ８の部品の寿命が複数回尽きることが予想され、その都度、フラッシュＲＯＭのハード的仕様のみならず、ＣＰＵのプログラムを含む、このフラッシュＲＯＭの周辺部材のハード仕様、及びソフト仕様を変更するために、多大の費用と、労力、時間が必要であつた。
【００２２】
また、前述したように、エレベータの場合は製品寿命が長く、長期にわたって互換性のあるエレベータ制御装置を提供する必要があり、すでに市場に出荷されているエレベータ制御装置を保守するために長期にわたって互換性のあるエレベータ制御装置を作り続ける必要がある。
【００２３】
またエレベータ個々に特殊な追加仕様がありソフトウェアが異なっていることが多く、ソフトウェアを新しいエレベータ制御装置にあわせて変更することが不可能である。したがって、フラッシュＲＯＭに書込まれている制御動作プログラム及び各種設定データを書換える場合もある。このような場合において、新仕様の新しいフラッシュＲＯＭに部品交換する場合がある。
【００２４】
本発明はこのような事情に鑑みてなされたものであり、エレベータの動作を制御する制御動作プログラムを記憶するフラッシュＲＯＭのブロック幅等の仕様変更が生じたとしても、ＣＰＵのプログラムを含む、このフラッシュＲＯＭの周辺部材のハード的、ソフト的変更を実施することなく、長期に亘って各構成部材の互換性を維持でき、併せて維持管理費も節減できるエレベータ制御装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明は、予め定められた制御動作プログラム及び各種設定データに基づいてエレベータの動作を制御するエレベータ制御装置に適用される。そして、上記課題を解決するために、本発明においては、バスラインに対して、少なくともＣＰＵ、バス制御部、及びフラッシュＲＯＭインターフェース回路を介して制御動作プログラム及び各種設定データが書込まれているブロック単位でアクセス可能なフラッシュＲＯＭを接続し、フラッシュＲＯＭインターフェース回路は、ＣＰＵからフラッシュＲＯＭに対してＣＰＵに設定された基本ブロックサイズのブロックアクセス要求が入力されると、フラッシュＲＯＭのブロックサイズでアクセスを実施し、当該フラッシュＲＯＭから得られるアクセス応答を前記基本ブロックサイズのアクセス応答に変換してＣＰＵに送出するようにしている。
【００２６】
このように構成されたエレベータ制御装置においては、現在組込まれているフラッシュＲＯＭの耐用寿命が尽きて、このフラッシュＲＯＭにおけるブロックサイズ（基本ブロックサイズ）と異なるブロックサイズを有したフラッシュＲＯＭに同一の制御動作プログラムを書込んで、エレベータ制御装置に組込んだとしても、ＣＰＵが自己に設定されたプログラムに基づいて基本ブロックサイズのブロックを指定したフラッシュＲＯＭに対するアクセス要求は、変更後のフラッシュＲＯＭのブロックサイズのブロックを指定したアクセス要求に変換され、変更後のフラッシュＲＯＭに対して正しくアクセスされる。
【００２７】
したがって、たとえ、制御動作プログラム及び各種設定データを記憶するフラッシュＲＯＭのブロックサイズ等の仕様変更が生じたとしても、ＣＰＵのプログラムを含む、このフラッシュＲＯＭの周辺部材のハード的、ソフト的変更を実施することなく、長期に亘って各構成部材の互換性を維持でき、併せて維持管理費も節減できる。
【００２８】
また、別の発明のエレベータ制御装置のフラッシュＲＯＭインターフェース回路は、バスラインを介して入力された命令のコードをフラッシュＲＯＭにおける同一命令のコードに変換するコード変換手段を有する。
【００２９】
したがって、交換したフラッシュＲＯＭの書込読出制御部で使用されている命令のコードが変更になったとしても、ＣＰＵ側の命令のコードを変換する必要はない。
【００３０】
また、別の発明のエレベータ制御装置のＣＰＵは自己の処理動作を一時停止するウェイト機能を備えている。そして、フラッシュＲＯＭインターフェース回路は、フラッシュＲＯＭに対するブロックを指定したアクセス期間中においてＣＰＵへウェイト機能の実行指示を送出するウェイト機能指示手段を有する。
【００３１】
さらに、別の発明のエレベータ制御装置のＣＰＵは自己の処理動作相互間の時間間隔を監視するウォッチドッグタイマを備えている。そして、フラッシュＲＯＭインターフェース回路は、前記フラッシュＲＯＭに対するブロックを指定したアクセス期間中において前記ＣＰＵへ前記ウォッチドッグタイマの計時動作の停止を指示するウォッチドッグタイマ停止指示手段を有する。
【発明の効果】
【００３２】
本発明においては、制御動作プログラム及びを記憶するフラッシュＲＯＭのブロックサイズ等の仕様変更が生じたとしても、ＣＰＵのプログラムを含む、このフラッシュＲＯＭの周辺部材のハード的、ソフト的変更を実施することなく、長期に亘って各構成部材の互換性を維持できる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の一実施形態を図面を用いて説明する。
【００３４】
図１は本発明の一実施形態に係わるエレベータ制御装置の概略構成を示す模式図である。図７に示す従来のエレベータ制御装置と同一部分には同一符号を付して、重複する部分の詳細説明を省略する。
【００３５】
アドレスバス１、データバス２、複数の制御バス３ａ，３ｂからなるバスライン４に対して、ＣＰＵ（中央演算装置）５、バス制御部６、ＳＲＡＭ７、フラッシュＲＯＭインターフェース回路１３、ＥＥＰＲＯＭ９、入出力回路１０、シリアル入出力回路１１等が接続されている。フラッシュＲＯＭインターフェース回路１３にはフラッシュＲＯＭ８ａが接続されている。
【００３６】
このフラッシュＲＯＭ８ａ内には、図２に示すように、複数のブロック１２ａが形成されており、前述した従来の図７、図８に示す従来のフラッシュＲＯＭ８と同様に、データ（又は命令）を１バイト毎に読出、書込、消去が可能であることの他に、ブロック１２ａ単位で、データ（又は命令）を読出、書込、消去が可能である。但し、各ブロック１２ａのブロックサイズ（アドレス幅）ＢBは、図８に示す従来のフラッシュＲＯＭ８におけるブロック１２のブロックサイズ（アドレス幅）ＢAとは異なる。この実施形態においては、ブロック１２ａのブロックサイズ（アドレス幅）ＢBは従来のフラッシュＲＯＭ８におけるブロック１２のブロックサイズ（アドレス幅）ＢAの１／２に設定されている。また、このフラッシュＲＯＭ８ａ内には、従来のフラッシュＲＯＭ８と同様に、各エレベータの動作を制御する制御動作プログラム及び各種設定データが書込まれている。
【００３７】
そして、ＣＰＵ（中央演算装置）５、バス制御部６、ＳＲＡＭ７、ＥＥＰＲＯＭ９、入出力回路１０、シリアル入出力回路１１等の仕様等は図７に示す従来のエレベータ制御装置のＣＰＵ（中央演算装置）５、バス制御部６、ＳＲＡＭ７、ＥＥＰＲＯＭ９、入出力回路１０、シリアル入出力回路１１と同一である。
【００３８】
したがって、ＣＰＵ５に設定されている、フラッシュＲＯＭに対するアクセス用のプログラムは、例えばブロックを指定してフラッシュＲＯＭをアクセスする場合には、ブロックサイズが先にこのエレベータ制御装置のバスライン４に接続されていたフラッシュＲＯＭ８のブロック１２のブロックサイズＢAであるとしてアクセス処理を実行する。なお、実施形態においては、ＣＰＵ５のプログラムに設定されているブロックサイズＢAを基本ブロックサイズとしている。
【００３９】
したがって、このままでは、ＣＰＵ５がバス制御部６を介して、ブロックサイズが新規のブロックサイズＢBに仕様変更になったフラッシュＲＯＭ８ａに、ブロックを指定したアクセスを実施できない。そこで、フラッシュＲＯＭインターフェース回路１３は、バスライン４を介して入力された基本ブロックサイズＢAのブロックを指定したフラッシュＲＯＭに対するアクセス要求を、現在このエレベータ制御装置に組込まれている新規のブロックサイズＢBのブロック１２ａが形成されたフラッシュＲＯＭ８ａに対するアクセス要求に変換して、フラッシュＲＯＭ８ａに送出している。
【００４０】
図３は、図１のエレベータ制御装置におけるＣＰＵ５、バス制御部６、フラッシュＲＯＭインターフェース回路１３、フラッシュＲＯＭ８ａとの間で授受される信号、データ、命令の流を示す図である。
【００４１】
ＣＰＵ５内には、フラッシュＲＯＭ８ａ、ＥＥＰＲＯＭ９をアクセスするためのプログラム１４が書込まれている。さらに、このＣＰＵ５には自己の処理動作相互間の時間間隔を監視するウォッチドッグタイマ１５が接続されている。また、このＣＰＵ５内には、外部からのレディ（ＲＥＡＤＹ）信号の遮断に基づいて、自己の処理動作を一時停止（待ち状態）にするウェイト制御部１６が設けられている。
【００４２】
フラッシュＲＯＭインターフェース回路１３内には、命令判定部１７、ブロック対応メモリ１８、コード変換部１９、ウェイト制御指示部２０、ウォッチドッグタイマ制御部２１、読出部２２、書込部２３、ブロック書込部２４、ブロック消去部２５、ステータス検出部２６等が設けられている。
【００４３】
フラッシュＲＯＭ８ａ内には前述したブロックサイズＢBのブロック１２ａが形成されている。なお、このフラッシュＲＯＭ８ａに対してブロック１２ａ単位で書込、消去のアクセスが可能であるが、個々のアドレスを指定したバイト単位の読出、書込、消去のアクセスも可能である。さらに、フラッシュＲＯＭ８ａ内には、前述した書込読出制御部２８が設けられている。
【００４４】
この書込読出制御部２８は、各ブロック１２ａが形成された実際のメモリアレイ２７に対する書込、読出しを実行するとともに、書込結果（書込完了ステータス）、消去結果（消去完了ステータス）をデータ端子３４からデータバス（ＲＯＭ  ＤＡ）を介してフラッシュＲＯＭインターフェース回路１３へ送信する。
【００４５】
フラッシュＲＯＭインターフェース回路１３におけるブロック対応メモリ１８内には、前述したＣＰＵ５のプログラム１４に設定された基準ブロックサイズＢAと、現在接続されているフラッシュＲＯＭ８ａのブロックサイズＢBとの関係が記憶されている。
【００４６】
命令判定部１７は、ＣＰＵ５から制御バス（Ｒ／Ｄ）、バス制御部６を介して入力された書込信号（ＦＲＤ）、自己を指定したＣＳ（チップセレクト）信号、アドレスバス１のアドレスＡＤ、データバス２のデータＤＡに基づいて、入力されたアクセス（命令）の種別を判定する。具体的には、アドレスＡＤを指定したバイト単位の読出命令、アドレスＡＤ及び書込データを指定したバイト単位の書込命令、ブロックの先頭アドレス及び複数の書込データを指定したブロック単位の書込命令、ブロックの先頭アドレス及び複数の消去データ（nullデータ）を指定したブロック単位の消去命令に判定する。
【００４７】
コード変換部１９は、現在接続されているフラッシュＲＯＭ８ａの書込読出制御部２８で採用されている各命令のコードと、ＣＰＵ５、バス制御部６で採用されている、すなわち、先のフラッシュＲＯＭ８の書込読出制御部の各命令のコードとが不一致の場合において、バス制御部６から入力された命令のコードを、現在接続されているフラッシュＲＯＭ８ａで採用されている命令のコードに変換して、フラッシュＲＯＭ８ａへ送出する。
【００４８】
例えば、コード［００］の読出命令はコード［５５］の読出命令に変換され、コード［０１］の書込命令はコード［６６］の書込命令に変換され、かつ、コード［１０］の消去命令はコード［７７］の消去命令に変換される。
【００４９】
ウェイト制御指示部２０は、フラッシュＲＯＭインターフェース回路１３がフラッシュＲＯＭ８ａに対してブロックを指定した書込命令、ブロックを指定した消去命令の実行期間中においては、ＣＰＵ５に対してレディ（ＲＡＤＹ）信号を遮断して、ＣＰＵ５内のウェイト制御部１６を動作させて、ＣＰＵ５が次のステップへ進むことを抑制する。
【００５０】
ウォッチドッグタイマ制御部２１は、前述したウェイト制御指示部２０と同様に、フラッシュＲＯＭ８ａに対してブロックを指定した書込命令、ブロックを指定した消去命令の実行期間中において、ＣＰＵ５に対してウォッチドッグタイマ１５の計時動作の停止を指示する。このように、フラッシュＲＯＭ８ａに対する長時間に亘る処理期間においては、ＣＰＵ５は処理を実施していないので、ウォッチドッグタイマ１５の計時値が許容値を超えて異常判定することを未然に防止する。
【００５１】
図４、図５、図６は、フラッシュＲＯＭインターフェース回路１３における、読出部２２、書込部２３、ブロック書込部２４、ブロック消去部２５を含む全体動作を示す流れ図である。
【００５２】
ＣＰＵ５がフラッシュＲＯＭ８ａにアクセスするとき、アクセス対象のデータ又は書込位置を示すアドレスＡＤをアドレスバス１へ出力して、読出信号（ＲＤ）又は書込信号（ＷＥ）を制御バス３ａへ出力する。すると、バス制御部６はアドレスバス１へ出力されたアドレスＡＤからアクセス対象のフラッシュＲＯＭ８ａを特定し、このフラッシュＲＯＭ８ａのフラッシュＲＯＭインターフェース回路１３に制御バス３ｂを介してＦＣＳ（チップセレクト）信号を出力するとともに、ＣＰＵ５からの読出信号（ＦＲＤ）又は書込信号（ＦＷＥ）を制御バス３ａを介してフラッシュＲＯＭインターフェース回路１３へ中継する。
【００５３】
この制御バス３ｂにおけるＦＣＳ（チップセレクト）信号で指定されたフラッシュＲＯＭインターフェース回路１３は、制御バス３ａの読出信号（ＦＲＤ）又は書込信号（ＦＷＥ）を受信すると（ステップＳ１）、命令判定部１７が起動して、今回、ＣＰＵ５から入力されたアクセス命令の種別を判定する。具体的には、バイト単位の読出命令、バイト単位の書込命令、ブロック単位の書込命令、ブロック単位の消去命令かを判定する（Ｓ２）。
【００５４】
そして、アクセス命令がバイト単位の読出命令の場合（Ｓ３）、読出部２３が、アドレスバス１から入力されたアドレスＡＤを読出アドレスとしてフラッシュＲＯＭ８ａのアドレス端子３１に印加し、読出（リードイネーブル）信号（ＲＯＭＲＤ）をＲＤ端子３２に印加し、ＣＳ信号（ＲＯＭＣＳ）をＣＳ端子３３に印加する（Ｓ４）。
【００５５】
すると、フラッシュＲＯＭ８ａの書込読出制御部２８が動作して、フラッシュＲＯＭ８ａ内の該当アドレスのデータを読み出して、データ端子３４からフラッシュＲＯＭインターフェース回路１３へ送信する。読出部２３は、フラッシュＲＯＭ８ａから入力されたデータＤＡをデータバス２を介してＣＰＵ５へ送信する（Ｓ５）。
【００５６】
入力されたアクセス命令がバイト単位の書込命令の場合（Ｓ６）、書込部２３が、アドレスバス１から入力されたアドレスＡＤを書込アドレスとしてフラッシュＲＯＭ８ａのアドレス端子３１に印加し、データバス２から入力されたデータＤＡを書込データとして、フラッシュＲＯＭ８ａのデータ端子３４に印加し、書込（ライトイネーブル）信号（ＲＯＭＷＥ）をＷ端子３５に印加し、ＣＳ信号（ＲＯＭＣＳ）をＣＳ端子３３に印加する（Ｓ７）。
【００５７】
すると、フラッシュＲＯＭ８ａの書込読出制御部２８が動作して、フラッシュＲＯＭ８ａ内の該当アドレスにデータＤＡを書込み、データ端子３４からフラッシュＲＯＭインターフェース回路１３へ書込完了ステータスを送信する。具体的には、正常書込完了を示す「１」の１アドレス分の１ビットの「ステータスレジスタ」を送信する。
【００５８】
フラッシュＲＯＭインターフェース回路１３のステータス検出部２６は、書込完了ステータスを受信すると、データバス２を介して書込完了をＣＰＵ５へ送信する（Ｓ８）。
【００５９】
入力されたアクセス命令がブロックを指定したブロック単位の書込命令の場合（Ｓ９）、図５のＳ１０にて、ブロック書込部２４が、アドレスバス１にて指定された基本ブロックサイズＢAを有したブロックのアドレス、書込（ＷＥ）信号をフラッシュＲＯＭ８ａのアドレス端子３１、ＷＥ（書込）端子３５へ送出した後に、このブロックに含まれる複数のデータをフラッシュＲＯＭ８ａのデータ端子３４へ連続して送信する（Ｓ１０）。
【００６０】
すると、フラッシュＲＯＭ８ａの書込読出制御部２８は、順次入力される各データＤＡを指定されたアドレスから各アドレスＡＤに順番に書込んで行き、各アドレスにデータＤＡが正常に書込まれた場合「１」、異常の場合「０」の書込結果をデータ端子３４からフラッシュＲＯＭインターフェース回路１３へステータスレジスタとして順次出力していく。
【００６１】
同時に、フラッシュＲＯＭインターフェース回路１３のブロック書込部２４はＣＰＵ５へブロック書込未完了を送信する（Ｓ１１）。さらに、ウォッチドッグタイマ制御部２１がＣＰＵ５に対してウォッチドッグタイマ１５の計時動作の停止を指示する。さらに、ウェイト制御指示部２０がＣＰＵ５に対してレディ（ＲＡＤＹ）信号を遮断して、ＣＰＵ５内のウェイト制御部１６を動作させて、ＣＰＵ５が次のステップへ進むことを抑制する（Ｓ１２）。
【００６２】
ステータス検出部２６が、フラッシュＲＯＭ８ａの書込読出制御部２８から順次出力される各アドレス毎のステータスレジスタを読取り（Ｓ１３）、現在接続されているフラッシュＲＯＭ８ａに設定されたブロックサイズＢB（アドレス幅）に相当する数の「１」のステータスレジスタが得られると（Ｓ１４）、アドレスバス１にて指定された基本ブロックサイズＢAに含まれる一つのブロック１２ａに対する各データの書込が終了したので、Ｓ１５にて、フラッシュＲＯＭ８ａへ送出した基本ブロックサイズＢAに含まれる全データのうち未書込のデータが存在すれば、Ｓ１２へ戻る。
【００６３】
Ｓ１５にてフラッシュＲＯＭ８ａへ送出した全データに対する書込が終了すると、ＣＰＵ５へ出力していたウォッチドッグタイマ制御部２１の計時動作の停止を解除する（Ｓ１６）。さらに、ＣＰＵ５へブロック書込完了を通知する（Ｓ１７）。最後に、ウェイト制御指示部２０がＣＰＵ５に対してレディ（ＲＡＤＹ）信号を送出して、ＣＰＵ５のウェイト制御部１５のウェイト状態を解除する（Ｓ１８）。
【００６４】
図４のＳ１９にて、入力されたアクセス命令がブロックを指定したブロック単位の消去命令の場合、図６のＳ２０にて、ブロック消去部２５が、ＣＰＵ５へブロック消去未完了を送信する（Ｓ２０）。さらに、ウォッチドッグタイマ制御部２１がＣＰＵ５に対してウォッチドッグタイマ１５の計時動作の停止を指示する。さらに、ウェイト制御指示部２０がＣＰＵ５に対してレディ（ＲＡＤＹ）信号を遮断して、ＣＰＵ５内のウェイト制御部１６を動作させて、ＣＰＵ５が次のステップへ進むことを抑制する（Ｓ２１）。
【００６５】
アドレスバス１にて指定された基本ブロックサイズＢAを有したブロックのアドレス、書込（ＷＥ）信号をフラッシュＲＯＭ８ａのアドレス端子３１、ＷＥ（書込）端子３５へ送出した後に、このブロックに含まれる複数の消去データ（０又はnullデータ）をフラッシュＲＯＭ８ａのデータ端子３４へ連続して送信する（Ｓ２２）。
【００６６】
すると、フラッシュＲＯＭ８ａの書込読出制御部２８は、順次入力される消去データを指定されたアドレスから各アドレスＡＤに順番に書込んで行き、各アドレスに消去データが正常に書込まれた場合「１」、異常の場合「０」の消去結果をデータ端子３４からフラッシュＲＯＭインターフェース回路１３へステータスレジスタとして順次出力していく。
【００６７】
フラッシュＲＯＭインターフェース回路１３のステータス検出部２６が、フラッシュＲＯＭ８ａの書込読出制御部２８から順次出力される各アドレス毎のステータスレジスタを読取り（Ｓ２３）、現在接続されているフラッシュＲＯＭ８ａに設定されたブロックサイズＢB（アドレス幅）に相当する数の「１」のステータスレジスタが得られると（Ｓ２４）、アドレスバス１にて指定された基本ブロックサイズＢAに含まれる一つのブロック１２ａに対する各データの消去が終了したので、Ｓ２５にて、フラッシュＲＯＭ８ａへ送出した基本ブロックサイズＢAに含まれる全データのうち未消去のデータが存在すれば、Ｓ２１へ戻る。
【００６８】
Ｓ２５にてフラッシュＲＯＭ８ａへ送出した全データに対する消去が終了すると、ＣＰＵ５へ出力していたウォッチドッグタイマ制御部２１の計時動作の停止を解除する（Ｓ２６）。さらに、ＣＰＵ５へブロック消去完了を通知する（Ｓ２７）。最後に、ウェイト制御指示部２０がＣＰＵ５に対してレディ（ＲＡＤＹ）信号を送出して、ＣＰＵ５のウェイト制御部１５のウェイト状態を解除する（Ｓ２８）。
【００６９】
このように構成されたエレベータ制御装置においては、例えば、長期に亘る使用期間の間に、部品寿命に起因する仕様変更にて、フラッシュＲＯＭ８のブロックサイズＢが変更になったとしても、フラッシュＲＯＭ８に記憶されＣＰＵ５で読出されて実行されるエレベータシステム毎に、ＣＰＵ５のプログラムを変更することなく、このエレベータ制御装置を継続使用することが可能である。
【００７０】
また、フラッシュＲＯＭの命令のコードが変わっても前述したＣＰＵ５のプログラムを変更することなくこのエレベータ制御装置を継続使用することが可能である。さらに、フラッシュＲＯＭのブロックサイズや命令コードが変わっても、ＣＰＵ５で実行されるプログラムの構成上、フラッシュＲＯＭへのアクセスが時間管理の制御であるため、未完了通知をＣＰＵ５に送る方式で対応できない場合であっても、このＣＰＵ５のプログラムを変更することなくエレベータ制御装置の継続使用が可能である。
【００７１】
さらに、フラッシュＲＯＭへのアクセスが時間管理の制御であった場合でも、ウォッチドッグタイマ１５のクリアを行う機能を有する。したがって、フラッシュＲＯＭへのアクセスが異常状態になった場合にもエレベータ制御装置の自動復帰を行うことができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の一実施形態に係わるエレベータ制御装置の概略構成を示す模式図
【図２】同実施形態のエレベータ制御装置に組込まれたフラッシュＲＯＭの構成を示す図
【図３】同実施形態のエレベータ制御装置に組込まれたフラッシュＲＯＭインターフェース回路の構成を示すブロック図
【図４】同実施形態のエレベータ制御装置に組込まれたフラッシュＲＯＭインターフェース回路の動作を示す流れ図
【図５】同じく同実施形態のエレベータ制御装置に組込まれたフラッシュＲＯＭインターフェース回路の動作を示す流れ図
【図６】同じく同実施形態のエレベータ制御装置に組込まれたフラッシュＲＯＭインターフェース回路の動作を示す流れ図
【図７】従来のエレベータ制御装置の概略構成を示す模式図
【図８】同エレベータ制御装置に組み込まれたフラッシュＲＯＭの構成を示す図
【符号の説明】
【００７３】
１…アドレスバス、２…データバス、３ａ，３ｂ…制御バス、４…バスライン、５…ＣＰＵ、６…バス制御部、８，８ａ…フラッシュＲＯＭ、９…ＥＥＰＲＯＭ、１０…入出力回路、１１…シリアル入出力回路、１２，１２ａ…ブロック、１３…フラッシュＲＯＭインターフェース回路、１４…プログラム、１５…ウォッチドッグタイマ、１６…ウェイト制御部、１７…命令判定部、１８…ブロック対応メモリ、１９…コード変換部、２０…ウェイト制御指示部、２１…ウォッチドッグタイマ制御部、２２…読出部、２３…書込部、２４…ブロック書込部、２５…ブロック消去部、２６…ステータス検出部、２８…書込読出制御部、３１…アドレス端子、３２…ＲＤ端、３３…ＣＳ端子、３４…データ端子、３５…ＷＥ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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