(57)【要約】【課題】内部回路用電源パッドおよび内部回路用ＧＮＤパッドを内部回路領域上に形成する場合であっても充分に静電気放電から内部回路を保護することのできる技術を提供する。【解決手段】まず、半導体チップのコア領域２に内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂを配置する。この内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂの間に内部回路が形成されている。さらに、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂの間には、内部回路をサージ電流から保護する静電保護回路８が形成されている。この静電保護回路８は、サージ電流を流す放電回路８ａと放電回路８ａを制御するコントロール回路８ｂから構成される。ここで、本発明の特徴は、放電回路８ａをコア領域に配置し、コントロール回路８ｂをＩ／Ｏ領域３に配置している点にある。【選択図】図４
2008177491.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）外部回路とのインターフェイスとなる入出力回路が形成されているＩ／Ｏ領域と、
（ｂ）前記Ｉ／Ｏ領域以外の領域であって内部回路が形成されている内部回路領域とを有し、
前記内部回路に電源を供給する内部回路用電源パッドが前記内部回路領域上に形成されている半導体チップを備え、
前記内部回路用電源パッドには静電保護回路が接続され、
前記静電保護回路を構成する一部の回路が前記内部回路領域に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記静電保護回路は、サージ電流を放電する放電回路と、前記放電回路を制御するコントロール回路を有し、
前記放電回路は、前記内部回路領域に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記コントロール回路は、前記Ｉ／Ｏ領域に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記半導体チップは矩形形状をしており、
前記Ｉ／Ｏ領域は、前記半導体チップの外周部に沿って形成され、
前記内部回路領域は、前記Ｉ／Ｏ領域の内側領域に形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記静電保護回路は、サージ電流を放電する放電回路と、前記放電回路を制御するコントロール回路とを有し、
前記放電回路は、前記内部回路領域に形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記コントロール回路は、前記Ｉ／Ｏ領域に形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記コントロール回路は、前記半導体チップの角部に形成されていることを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置であって、
前記放電回路は、前記内部回路領域内の周辺部に形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記放電回路は、前記内部回路用電源パッドの外側に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項２記載の半導体装置であって、
１つの前記コントロール回路に対して複数の前記放電回路が接続されていることを特徴とする半導体装置。
【請求項１１】
請求項２記載の半導体装置であって、
前記内部回路は、ｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴからなる標準セルを単位として形成されており、
前記放電回路は、前記標準セルを利用して形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記放電回路は、インバータとｎチャネル型ＭＩＳＦＥＴから構成されていることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置であって、
前記放電回路は、インバータと複数のｎチャネル型ＭＩＳＦＥＴから構成されていることを特徴とする半導体装置。
【請求項１４】
請求項３記載の半導体装置であって、
前記コントロール回路は、抵抗素子と容量素子から構成されていることを特徴とする半導体装置。
【請求項１５】
請求項３記載の半導体装置であって、
前記コントロール回路は、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴから構成され、
前記第１ＭＩＳＦＥＴは抵抗素子として機能し、前記第２ＭＩＳＦＥＴは容量素子として機能することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、Ｉ／Ｏ領域以外の領域に内部回路用電源パッドを配置する半導体装置の静電保護技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００６−１００６０６号公報（特許文献１）には、動作電圧の異なる複数の内部回路を有する半導体装置に対して、各内部回路間で発生する静電破壊を保護する技術が記載されている。特に、静電保護回路として、ＲＣ−Ｔｉｍｅｒ方式の保護回路を使用し、この保護回路を内部回路領域（コア領域）に配置するとしている。
【特許文献１】特開２００６−１００６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置には、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）あるいは不揮発性メモリなどを半導体チップに形成したメモリ製品の他に、ＳＯＣ（System On Chip）と呼ばれる製品がある。ＳＯＣは、１つの半導体チップに、ロジック回路、マイクロコンピュータおよびメモリを搭載してシステムを形成しているものである。
【０００４】
例えば、このＳＯＣを構成する半導体チップのレイアウト例を図１４に示す。図１４に示すように、半導体チップ１００は矩形形状をしており、中央領域に内部回路が形成されているコア領域（内部回路領域）１０１がある。そして、コア領域を囲む半導体チップ１００の周辺部にＩ／Ｏ領域１０２が形成されている。Ｉ／Ｏ領域１０２には、ボンディングパッドおよび入出力回路（Ｉ／Ｏ回路）が形成されている。具体的に、ボンディングパッドには、信号用パッド１０３、内部回路用電源パッド１０５ａ、内部回路用ＧＮＤパッド１０５ｂ、Ｉ／Ｏ回路用電源パッド１０７ａ、Ｉ／Ｏ回路用ＧＮＤパッド１０７ｂがある。
【０００５】
信号用パッド１０３には、入出力回路１０４が接続されており、この入出力回路１０４を介して内部回路領域１０１に形成されている内部回路と電気的に接続されている。すなわち、内部回路と半導体チップ１００の外部にある外部回路とのインターフェイスとなる回路が入出力回路１０４であり、この入出力回路１０４に端子である信号用パッド１０３が接続されている。
【０００６】
内部回路用電源パッド１０５ａは、内部回路を駆動するための電源電圧Ｖｄｄが印加されるようになっている。この内部回路用電源パッド１０５ａから内部回路に配線が形成されており、内部回路に電源電圧Ｖｄｄが供給されるようになっている。同様に、内部回路用ＧＮＤパッド１０５ｂには基準電位（接地電位）Ｖｓｓが印加されるようになっている。そして、内部回路用ＧＮＤパッド１０５ｂから内部回路に配線が形成されている、内部回路に基準電位Ｖｓｓが供給されるようになっている。
【０００７】
また、Ｉ／Ｏ回路用電源パッド１０７ａは、入出力回路１０４を駆動するための電源電圧Ｖｃｃｑが印加されるようになっている。同様に、Ｉ／Ｏ回路用ＧＮＤパッド１０７ｂには、基準電位Ｖｓｓｑが印加されるようになっている。
【０００８】
このように半導体チップ１００には、信号用パッド１０３、内部回路用電源パッド１０５ａ、内部回路用ＧＮＤパッド１０５ｂ、Ｉ／Ｏ回路用電源パッド１０７ａおよびＩ／Ｏ回路用ＧＮＤパッド１０７ｂがある。これらのパッドは、半導体チップを搬送する際などに人体に触れて静電気放電（ＥＳＤ：Electro Static Discharge）を生じるおそれがある。例えば、内部回路に電源電位Ｖｄｄを供給する内部回路用電源パッド１０５ａで静電気放電が生じると、内部回路用電源パッド１０５ａに接続されている内部回路にサージ電流が流れて、内部回路を構成する素子（ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）など）が破壊されてしまう。
【０００９】
そこで、内部回路を静電気放電によるサージ電流から保護するために、内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂの間に静電保護回路１０６が設けられている。同様に、入出力回路１０４を静電気放電によるサージ電流から保護するために、Ｉ／Ｏ回路用電源パッド１０７ａとＩ／Ｏ回路用ＧＮＤパッド１０７ｂの間に静電保護回路１０８が設けられ、入出力回路１０４の内部にも静電保護回路が設けられている。この静電保護回路は、通常Ｉ／Ｏ領域に形成されている。
【００１０】
静電保護回路によって内部回路が保護される様子を内部回路用電源パッド１０５ａにサージ電圧が印加される場合を例に挙げて説明する。図１５は、内部回路用電源パッド１０５ａにサージ電圧が印加される場合に内部回路が保護される様子を示す図である。図１５に示すように、コア領域１０１には、例えば、ＣＭＩＳＦＥＴ（Complementary MISFET）から構成される内部回路が形成されており、電源電位Ｖｄｄと基準電位Ｖｓｓが供給されている。一方、内部回路に電源電位Ｖｄｄおよび基準電位Ｖｓｓを供給する配線は、Ｉ／Ｏ領域１０２まで延在しており、Ｉ／Ｏ領域において、電源電位Ｖｄｄを供給する配線は内部回路用電源パッド１０５ａに接続されている。同様に、Ｉ／Ｏ領域において、基準電位Ｖｓｓを供給する配線は、内部回路用ＧＮＤパッド１０５ｂに接続されている。そして、Ｉ／Ｏ領域において、内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂの間には、静電保護回路１０６が形成されている。
【００１１】
ここで、内部回路用電源パッド１０５ａに静電気放電によるサージ電圧が印加されたとする。すると、静電保護回路１０６が動作して、静電保護回路１０６にサージ電流が流れる。このように静電保護回路１０６にサージ電流を流すことによって、コア領域１０１に形成されている内部回路にサージ電流が流れることを防止することができる。したがって、静電保護回路１０６を設けることで、内部回路を静電気放電から保護することができることがわかる。
【００１２】
近年、半導体チップのサイズを縮小することが行なわれており、特に、半導体チップに形成されている内部回路の微細化が進められている。一方で、特に、ＳＯＣ製品やマイクロコンピュータを形成している製品では、高機能および多機能化が進んでいる。したがって、半導体チップに形成されるボンディングパッドの数が増加してきている。このため、半導体チップのサイズを縮小するために内部回路を微細化しても半導体チップの小型化が図れない問題点が生じてきている。つまり、内部回路を微細化しても、半導体チップの周辺部に形成されているボンディングパッドの数が増えるので、Ｉ／Ｏ領域に形成されるボンディングパッドおよび入出力回路によって半導体チップのサイズが律速されてしまう事態が生じている。
【００１３】
そこで、Ｉ／Ｏ領域に形成されているボンディングパッドをコア領域（内部回路領域）上にも形成する技術が検討されている。図１６は、半導体チップ１１０に形成されるパッドをＩ／Ｏ領域１０２だけでなくコア領域１０１上にも配置している例を示す図である。図１６に示すように、内部回路用電源パッド１０５ａおよび内部回路用ＧＮＤパッド１０５ｂがコア領域１０１上に形成されている。さらに、信号用パッド１０３、Ｉ／Ｏ回路用電源パッド１０７ａおよびＩ／Ｏ回路用ＧＮＤパッド１０７ｂの一部もコア領域１０１上に形成されている。したがって、Ｉ／Ｏ領域１０２に形成するパッドの数を少なくすることができるので、半導体チップ１１０の小型化を図りやすくなっている。
【００１４】
ここで、内部回路用電源パッド１０５ａおよび内部回路用ＧＮＤパッド１０５ｂに着目すると、内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂに接続する静電保護回路１０６はＩ／Ｏ領域１０２に形成されている。このように図１６に示す半導体チップ１１０の構成では、コア領域１０１に内部回路用電源パッド１０５ａおよび内部回路用ＧＮＤパッド１０５ｂが形成され、Ｉ／Ｏ領域１０２に静電保護回路１０６が形成されていることになる。この場合、内部回路用電源パッド１０５ａに静電気放電によるサージ電圧が印加されたとき、内部回路を充分に保護できないおそれが生じる。
【００１５】
以下に、この問題点について説明する。図１７は、内部回路用電源パッド１０５ａおよび内部回路用ＧＮＤパッド１０５ｂをコア領域１０１に配置し、静電保護回路１０６をＩ／Ｏ領域１０２に配置する場合において、内部回路用電源パッド１０５ａにサージ電圧が印加された様子を示す図である。
【００１６】
図１７に示すように、内部回路用電源パッド１０５ａにサージ電圧が印加された場合、Ｉ／Ｏ領域１０２に配置されている静電保護回路１０６よりも、内部回路用電源パッド１０５ａの直下にある内部回路の方が低抵抗で内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂの間に接続されるおそれが生じる。すなわち、内部回路用電源パッド１０５ａと内部回路とは同じコア領域１０１に形成されているので、配線間距離が短くなる。これに対し、内部回路用電源パッド１０５ａはコア領域１０１に形成され、静電保護回路１０６はＩ／Ｏ領域１０２に形成されているので、これらを接続する配線間距離が長くなる。このため、内部回路用電源パッド１０５ａから静電保護回路１０６を経由して内部回路用ＧＮＤパッド１０５ｂに至る経路よりも、内部回路用電源パッド１０５ａから内部回路を経由して内部回路用ＧＮＤパッド１０５ｂに至る経路のほうが低抵抗な経路となることがある。すると、サージ電流は、より低抵抗な経路を流れるので、内部回路をサージ電流が流れ、内部回路を破壊するおそれが生じる。つまり、静電保護回路１０６を設けても、内部回路を充分に保護できない事態が生じるおそれがある。
【００１７】
本発明の目的は、内部回路用電源パッドおよび内部回路用ＧＮＤパッドを内部回路領域上に形成する場合であっても充分に静電気放電から内部回路を保護することのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の一実施例は、（ａ）外部回路とのインターフェイスとなる入出力回路が形成されているＩ／Ｏ領域と、（ｂ）前記Ｉ／Ｏ領域以外の領域であって内部回路が形成されている内部回路領域とを有し、前記内部回路に電源を供給する内部回路用電源パッドが前記内部回路領域上に形成されている半導体チップに関するものである。そして、前記内部回路用電源パッドには静電保護回路が接続され、前記静電保護回路を構成する一部の回路が前記内部回路領域に形成されているものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。実施例によれば、内部回路用電源パッドおよび内部回路用ＧＮＤパッドをＩ／Ｏ領域ではなく内部回路領域上に配置した場合であっても、静電保護回路の一部を構成する放電回路を内部回路領域に形成したので、内部回路を静電気放電から充分に保護することができる。
【発明を実施するための最良の形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２６】
本実施の形態１における半導体装置について図面を参照しながら説明する。本実施の形態１における半導体装置として、例えば、ＳＯＣ（System On Chip）と呼ばれるものを例にあげて説明する。
【００２７】
図１は、本実施の形態１における半導体チップ１を上面から見た平面図である。図１において、半導体チップ１は矩形形状をしており、半導体チップ１の中央領域にコア領域（内部回路領域）２が形成されている。このコア領域２には、例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなる内部回路が形成されている。具体的には、内部回路としてロジック回路、マイクロコンピュータおよびメモリなどからなるシステムが形成されている。つまり、半導体チップ１は、ＳＯＣと呼ばれる製品を構成しており、ＳＯＣとなるシステムが半導体チップ１のコア領域２に形成されている。そして、コア領域２の外側にある半導体チップ１の周辺部には、Ｉ／Ｏ領域３が形成されている。
【００２８】
半導体チップ１には、通常、半導体チップ１の外部にある外部回路との接続を図るために接続端子であるパッドが形成されている。このパッドには、信号用パッド、Ｉ／Ｏ回路用電源パッド、Ｉ／Ｏ回路用ＧＮＤパッド、内部回路用電源パッドおよび内部回路用ＧＮＤパッドなどの種類がある。通常、これらのパッドはＩ／Ｏ領域３に形成されているが、本実施の形態１における半導体チップ１では、すべてのパッドがＩ／Ｏ領域３に形成されておらず、コア領域２にも形成されている。このようなパッド配置する半導体チップ１が本実施の形態１では前提となっており、以下では、信号用パッド、Ｉ／Ｏ回路用電源パッド、Ｉ／Ｏ回路用ＧＮＤパッド、内部回路用電源パッドおよび内部回路用ＧＮＤパッドの配置位置について説明する。
【００２９】
まず、信号用パッドの配置位置について説明する。図１に示すように、Ｉ／Ｏ領域３には、信号用パッド４ａおよび入出力回路（Ｉ／Ｏ回路）４ｂが形成されている。信号用パッド４ａには、入出力回路４ｂが接続されており、この入出力回路４ｂを介してコア領域２に形成されている内部回路と電気的に接続されている。すなわち、内部回路と半導体チップ１の外部にある外部回路とのインターフェイスとなる回路が入出力回路４ｂであり、この入出力回路４ｂに端子である信号用パッド４ａが接続されている。Ｉ／Ｏ領域３において、信号用パッド４ａは、例えば、千鳥状に配置され、集積密度が高められている。ここで、信号用パッド４ａのすべてがＩ／Ｏ領域３に形成されているわけではなく、コア領域２にも信号用パッド４ａが形成されている。
【００３０】
次に、内部回路用電源パッドおよび内部回路用ＧＮＤパッドの配置位置について説明する。図１に示すように、内部回路用電源パッド５ａおよび内部回路用ＧＮＤパッド５ｂは、Ｉ／Ｏ領域３には形成されておらず、コア領域２に形成されている。内部回路用電源パッド５ａは、内部回路を駆動するための電源電圧Ｖｄｄが印加されるようになっている。この内部回路用電源パッド５ａから内部回路に配線が形成されており、内部回路に電源電圧Ｖｄｄが供給されるようになっている。同様に、内部回路用ＧＮＤパッド５ｂには基準電位（接地電位）Ｖｓｓが印加されるようになっている。そして、内部回路用ＧＮＤパッド５ｂから内部回路に配線が形成されており、内部回路に基準電位Ｖｓｓが供給されるようになっている。つまり、内部回路用電源パッド５ａおよび内部回路用ＧＮＤパッド５ｂはコア領域２に形成されている内部回路に電位を供給する機能を有しており、これらのパッドをコア領域２に配置することにより、電位変動を少なくして内部回路に電位を供給することができる。
【００３１】
続いて、Ｉ／Ｏ回路用電源パッドおよびＩ／Ｏ回路用ＧＮＤパッドの配置位置について説明する。図１に示すように、Ｉ／Ｏ回路用電源パッド６ａおよびＩ／Ｏ回路用ＧＮＤパッド６ｂは、Ｉ／Ｏ領域３とコア領域２の両方に配置されている。このＩ／Ｏ回路用電源パッド６ａには、入出力回路４ｂを駆動するための電源電圧Ｖｃｃｑが印加されるようになっている。同様に、Ｉ／Ｏ回路用ＧＮＤパッド６ｂには、基準電位Ｖｓｓｑが印加されるようになっている。
【００３２】
上述したように、本実施の形態１における半導体チップ１においては、パッドのすべてがＩ／Ｏ領域３に形成されているのではなく、コア領域２にも形成されている。このようにコア領域２にもパッドを配置する利点について説明する。
【００３３】
通常、信号用パッド、Ｉ／Ｏ回路用電源パッド、Ｉ／Ｏ回路用ＧＮＤパッド、内部回路用電源パッドおよび内部回路用ＧＮＤパッドなどのパッドは、すべてＩ／Ｏ領域に形成されている。
【００３４】
しかし、近年、半導体チップのサイズを縮小することが行なわれており、特に、半導体チップに形成されている内部回路の微細化が進められている。一方で、特に、ＳＯＣ製品やマイクロコンピュータを形成している製品では、高機能および多機能化が進んでいる。したがって、半導体チップに形成されるパッドの数が増加してきている。このため、半導体チップのサイズを縮小するために内部回路を微細化しても半導体チップの小型化が図れない問題点が生じてきている。つまり、内部回路を微細化しても、半導体チップの周辺部に形成されているパッドの数が増えるので、Ｉ／Ｏ領域に形成されるパッドおよび入出力回路によって半導体チップのサイズが律速されてしまう事態が生じている。
【００３５】
そこで、Ｉ／Ｏ領域に形成されているパッドをコア領域（内部回路領域）上にも形成することが行なわれている。この技術によれば、ＳＯＣ製品などにおいて、高機能化あるいは多機能化が進んでパッド数が増加しても、半導体チップのサイズを縮小化することができる利点がある。本実施の形態１における半導体チップ１においても、パッドをＩ／Ｏ領域３だけでなくコア領域２にも配置する構成を本発明の前提として採用している。
【００３６】
次に、半導体チップ１には、パッドが形成されているが、このパッドに半導体チップを搬送する際などに人体に触れて静電気放電（ＥＳＤ：Electro Static Discharge）が生じるおそれがある。例えば、内部回路に電源電位Ｖｄｄを供給する内部回路用電源パッド５ａで静電気放電が生じると、内部回路用電源パッド５ａに接続されている内部回路にサージ電流が流れて、内部回路を構成する素子（ＭＩＳＦＥＴなど）が破壊されてしまう。
【００３７】
そこで、図１に示すように、内部回路を静電気放電によるサージ電流から保護するために、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂの間に、静電保護回路８が設けられている。同様に、入出力回路４ｂを静電気放電によるサージ電流から保護するために、Ｉ／Ｏ回路用電源パッド６ａとＩ／Ｏ回路用ＧＮＤパッド６ｂの間などに静電保護回路７が設けられている。さらに、信号用パッド４ａにも静電気放電によるサージ電圧が印加されるおそれがあるので、信号用パッド４ａに接続されている入出力回路４ｂにも静電保護回路が設けられている。
【００３８】
これらの静電保護回路は、通常、図１６に示すように、Ｉ／Ｏ領域に形成されている。この場合、内部回路用電源パッド１０５ａおよび内部回路用ＧＮＤパッド１０５ｂに着目すると、内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂに接続する静電保護回路１０６もＩ／Ｏ領域１０２に形成されている。このように図１６に示す半導体チップ１１０の構成では、コア領域１０１に内部回路用電源パッド１０５ａおよび内部回路用ＧＮＤパッド１０５ｂが形成され、Ｉ／Ｏ領域１０２に静電保護回路１０６が形成されていることになる。この場合、内部回路用電源パッド１０５ａに静電気放電によるサージ電圧が印加されたとき、内部回路を充分に保護できないおそれが生じる。
【００３９】
この問題点について説明する。図１７は、内部回路用電源パッド１０５ａおよび内部回路用ＧＮＤパッド１０５ｂをコア領域１０１に配置し、静電保護回路１０６をＩ／Ｏ領域１０２に配置する場合において、内部回路用電源パッド１０５ａにサージ電圧が印加された様子を示す図である。
【００４０】
図１７に示すように、内部回路用電源パッド１０５ａにサージ電圧が印加された場合、Ｉ／Ｏ領域１０２に配置されている静電保護回路１０６よりも、内部回路用電源パッド１０５ａの直下にある内部回路の方が低抵抗で内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂの間に接続されるおそれが生じる。すなわち、内部回路用電源パッド１０５ａと内部回路とは同じコア領域１０１に形成されているので、配線間距離が短くなる。これに対し、内部回路用電源パッド１０５ａはコア領域１０１に形成され、静電保護回路１０６はＩ／Ｏ領域１０２に形成されているので、これらを接続する配線間距離が長くなる。このため、内部回路用電源パッド１０５ａから静電保護回路１０６を経由して内部回路用ＧＮＤパッド１０５ｂに至る経路よりも、内部回路用電源パッド１０５ａから内部回路を経由して内部回路用ＧＮＤパッド１０５ｂに至る経路のほうが低抵抗な経路となることがある。すると、サージ電流は、より低抵抗な経路を流れるので、内部回路をサージ電流が流れ、内部回路を破壊するおそれが生じる。つまり、静電保護回路１０６を設けても、内部回路を充分に保護できない事態が生じるおそれがある。
【００４１】
この問題点は、上述したように、コア領域１０１に内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂを配置し、かつ、静電保護回路１０６をＩ／Ｏ領域１０２に配置する場合に顕在化する。
【００４２】
これに対し、コア領域１０１にＩ／Ｏ回路用電源パッド１０７ａとＩ／Ｏ回路用ＧＮＤパッド１０７ｂとを配置し、かつ、静電保護回路１０８をＩ／Ｏ領域１０２に配置しても問題はない。これは、Ｉ／Ｏ回路用電源パッド１０７ａおよびＩ／Ｏ回路用ＧＮＤパッド１０７ｂは、Ｉ／Ｏ領域１０２に形成されている入出力回路１０４に電位を供給するものであるからである。すなわち、Ｉ／Ｏ回路用電源パッド１０７ａに入力されたサージ電圧から保護する主な対象は、Ｉ／Ｏ回路用電源パッド１０７ａに接続されている入出力回路１０４であり、この入出力回路１０４は、Ｉ／Ｏ領域１０２に形成されているからである。そのため、保護対象となる入出力回路１０４が配置されているＩ／Ｏ領域１０２に静電保護回路１０８を配置することにより、静電気放電から入出力回路１０４を充分に保護することができる。
【００４３】
また、コア領域１０１に信号用パッド１０３を配置し、かつ、Ｉ／Ｏ領域１０２に形成される入出力回路１０４に静電保護回路を設ける場合も、上述した問題点は顕在化しない。これは、以下に示す理由が考えられる。信号用パッド１０３は、入出力回路１０４を介して内部回路に接続されている。したがって、信号用パッド１０３をコア領域１０１に配置し、かつ、Ｉ／Ｏ領域１０２に形成されている入出力回路１０４に静電保護回路を設ける構成をとると、一見、信号用パッド１０３と内部回路との配線間距離が、信号用パッド１０３と静電保護回路との間の配線間距離より短くなると考えられる。このため、信号用パッド１０３に印加されるサージ電圧により内部回路にサージ電流が流れて内部回路が破壊すると考えられる。
【００４４】
しかし、実際は、コア領域１０１に配置された信号パッド１０３から一端Ｉ／Ｏ領域１０２に配置されている入出力回路１０４に配線が接続され、Ｉ／Ｏ領域１０２に形成されている入出力回路１０４からコア領域１０１に形成されている内部回路に接続されていることになっている。つまり、内部回路用電源パッド１０５ａの場合とは異なり、信号用パッド１０３の場合、コア領域１０１に信号用パッド１０３を配置しても内部回路との配線距離は短くなるどころか長くなることがわかる。このため、信号用パッド１０３をコア領域１０１に配置しても、上述した問題点は顕在化しないと考えられる。信号用パッド１０３をコア領域１０１に配置しても、信号用パッド１０３と内部回路との間に入出力回路１０４が形成されており、この入出力回路１０４を静電気放電から保護するためには、Ｉ／Ｏ領域１０２に配置されている入出力回路１０４に静電保護回路を設けることが妥当であると考えられる。
【００４５】
以上のことから、コア領域１０１に内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂを配置し、かつ、静電保護回路１０６をＩ／Ｏ領域１０２に配置する構成をとると、内部回路を静電気放電から充分に保護できないことがわかる。ここで、パッドの一部をコア領域１０１に形成するにしても、内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂをコア領域１０１に配置すると上述した問題点が生じることから、コア領域１０１に配置するパッドの中に、内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂとを含まないように構成することが考えられる。しかし、内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂは、内部回路を駆動するための電位を供給するものであり、できるだけ供給先である内部回路に近いほうが望ましい。
例えば、内部回路用電源パッド１０５ａと内部回路との距離が離れていると電圧降下や電位変動の影響を受けやすくなるからである。特に、内部回路を駆動する電源電位は、内部回路の微細化に伴って低電位化されてきている。したがって、電圧降下や電位変動の影響をさらに受けやすくなってきている。このため、コア領域１０１にパッドを設ける構成をとる場合には、内部回路用電源パッド１０５ａや内部回路用ＧＮＤパッド１０５ｂをコア領域１０１に配置することが望ましい。すると、コア領域１０１に内部回路用電源パッド１０５ａと内部回路用ＧＮＤパッド１０５ｂを配置し、かつ、静電保護回路１０６をＩ／Ｏ領域１０２に配置する構成をとることになり、内部回路を静電気放電から充分に保護できないことが顕在化する。
【００４６】
そこで、本実施の形態１では、図１に示すように、静電保護回路８の一部を構成する放電回路８ａをコア領域２に形成している。この点が本実施の形態における特徴の１つである。静電保護回路８は、例えば、サージ電流を流す放電回路８ａと、この放電回路８ａを制御するコントロール回路８ｂから構成されるが、この静電保護回路８の一部である放電回路８ａをコア領域２に配置することにより、内部回路を静電気放電から充分に保護することができる。
【００４７】
これは、内部回路用電源パッド５ａがコア領域２に形成されている場合に、放電回路８ａをコア領域２に形成すると、内部回路用電源パッド５ａと放電回路８ａとの配線距離を短くすることができるからである。つまり、放電回路をＩ／Ｏ領域３に形成すると、内部回路用電源パッド５ａと放電回路との配線距離が長くなる。このため、内部回路用電源パッド５ａから放電回路を経由して内部回路用ＧＮＤパッド５ｂに至る経路よりも、内部回路用電源パッド５ａから内部回路を経由して内部回路用ＧＮＤパッド５ｂに至る経路のほうが低抵抗な経路となることがある。すると、サージ電流は、より低抵抗な経路を流れるので、内部回路をサージ電流が流れ、内部回路を破壊するおそれが生じる。これに対し、本実施の形態のように、放電回路８ａをコア領域２に形成すると、内部回路用電源パッド５ａと放電回路８ａとの配線距離が放電回路８ａをＩ／Ｏ領域３に形成する場合に比べて短くなる。したがって、内部回路用電源パッド５ａから放電回路８ａを経由して内部回路用ＧＮＤパッド５ｂに至る経路が、内部回路用電源パッド５ａから内部回路を経由して内部回路用ＧＮＤパッド５ｂに至る経路よりも低抵抗な経路となる。このため、内部回路用電源パッド５ａに静電気放電によるサージ電圧が印加された場合であっても、サージ電流が放電回路８ａを流れることになるので、内部回路用電源パッド５ａに接続されている内部回路を静電気放電から充分に保護することができる。
【００４８】
本実施の形態においては、例えば、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂの間に形成する放電回路８ａを並列に複数設けている。つまり、一対の内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂに対して、コア領域２に設けられる放電回路８ａは並列に複数存在する。これは、１つの放電回路８ａで流すことのできるサージ電流には上限値があり、静電気放電による大きなサージ電流が発生すると１つの放電回路８ａでは対応することが困難になることを考慮したものである。すなわち、複数の放電回路８ａを並列に設けることにより、より大きなサージ電流にも対応することができるのである。
【００４９】
このように複数の放電回路８ａがコア領域２に形成されるが、これらの放電回路８ａを制御するコントロール回路８ｂは放電回路８ａの数と１対１に対応しているのではなく、複数の放電回路８ａに対して１つのコントロール回路８ｂが設けられている。コントロール回路８ｂは放電回路８ａのように直接サージ電流を流すものではなく、複数の放電回路８ａを制御できればよいからである。このことから、本実施の形態における静電保護回路８は、放電回路８ａとコントロール回路８ｂから構成され、複数の放電回路８ａに対して１つのコントロール回路８ｂが設けられている構成となっている。
【００５０】
放電回路８ａはコア領域２に形成されているが、コントロール回路８ｂはＩ／Ｏ領域３に形成されている。つまり、本実施の形態における静電保護回路８では、静電保護回路８のすべてがコア領域２に形成されておらず、放電回路８ａだけがコア領域２に形成されている。このように静電保護回路８の一部を構成する放電回路８ａだけをコア領域２に設けることでも、コア領域２に形成されている内部回路を充分に保護することができる。これは、サージ電流を実際に流すのは静電保護回路８のうち放電回路８ａであり、放電回路８ａを内部回路の近傍に配置することにより、サージ電流を内部回路よりも低抵抗な放電回路８ａに流すことができるからである。言い換えれば、放電回路８ａを配置する位置が内部回路を保護する上で重要であり、放電回路８ａをコア領域２に設けることで内部回路用電源パッド５ａから放電回路８ａを経由して内部回路用ＧＮＤパッド５ｂに至る経路が低抵抗となり、確実にサージ電流を流す経路とすることができるのである。
【００５１】
ここで、放電回路８ａだけでなくコントロール回路８ｂもコア領域２に形成することも考えられる。言い換えれば、静電保護回路８のすべてをコア領域２に設けることも考えられる。しかし、以下に示す点を考慮してコントロール回路８ｂをコア領域２には設けていない。コア領域２に形成される内部回路にはＭＩＳＦＥＴが形成されているが、このＭＩＳＦＥＴは微細化されている。一方、Ｉ／Ｏ領域３の入出力回路４ｂにもＭＩＳＦＥＴが形成されているが、このＭＩＳＦＥＴは内部回路のＭＩＳＦＥＴほど微細化されていない。つまり、コア領域２とＩ／Ｏ領域３にはＭＩＳＦＥＴによる回路が形成されているが、コア領域２に形成されるＭＩＳＦＥＴとＩ／Ｏ領域３に形成されているＭＩＳＦＥＴとはサイズが異なる。例えば、Ｉ／Ｏ領域３に形成されているＭＩＳＦＥＴのゲート絶縁膜はコア領域２に形成されているＭＩＳＦＥＴのゲート絶縁膜よりも厚くなっている。
【００５２】
静電保護回路８は放電回路８ａとコントロール回路８ｂから構成されるが、放電回路８ａは、内部回路を形成しているＭＩＳＦＥＴと同じサイズのＭＩＳＦＥＴを用いて形成することができる。これに対し、コントロール回路８ｂには容量素子を使用するが、この容量素子をＭＩＳＦＥＴのゲート容量で形成する場合、このＭＩＳＦＥＴのゲート絶縁膜には厚膜が必要とされる。すなわち、コントロール回路８ｂを構成するＭＩＳＦＥＴは、Ｉ／Ｏ領域３に形成されるＭＩＳＦＥＴと同じサイズのＭＩＳＦＥＴを使用することが必要とされ、内部回路を形成しているＭＩＳＦＥＴと同じサイズのＭＩＳＦＥＴを用いることができない。
【００５３】
したがって、コントロール回路８ｂもコア領域２に形成することにすると、コア領域２にサイズの異なるＭＩＳＦＥＴを形成することになる。この場合、コア領域２にサイズの異なるＭＩＳＦＥＴを形成する領域を設けることが必要となり、従来のレイアウト配置を変更する必要がある。つまり、コア領域２では、ｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴからなる標準セルを用いて内部回路を形成しているが、標準セルでは形成することができないＭＩＳＦＥＴを形成する必要が生じる。このため、製造工程が複雑になるとともに、コア領域２でのパターニングの精度に支障をきたす事態が懸念される。例えば、コア領域２のパターニングでは、異なるサイズのＭＩＳＦＥＴを形成する必要が生じ、製造工程の複雑化を回避するために異なるサイズのＭＩＳＦＥＴを一括してパターニングすると、微細化している標準セルの精度に問題が発生しやすくなる。
【００５４】
このような観点から、本実施の形態では、静電保護回路８の一部を構成するコントロール回路８ｂをコア領域２ではなく、Ｉ／Ｏ領域３に配置している。これによりコントロール回路８ｂをコア領域２に配置することにより発生する問題点を解消することができる。つまり、コア領域２にサイズの異なるＭＩＳＦＥＴを形成する必要がなくなり、レイアウト配置を大幅に変更する必要がなくなる。さらに、製造工程の複雑化およびフォトリソグラフィ技術の精度低下を抑制することができる。
【００５５】
本実施の形態では、放電回路８ａをコア領域２に設けることにより、静電気放電による内部回路の破壊を確実に防止できる効果が得られるが、さらに、放電回路８ａをコア領域２に設けることにより、半導体チップ１のサイズを縮小できる効果も得られる。なぜなら、従来の構成では放電回路８ａもＩ／Ｏ領域３に形成していたが、本実施の形態では放電回路８ａをコア領域２に形成しているので、Ｉ／Ｏ領域３に形成される素子を低減することができる。このため、Ｉ／Ｏ領域３のサイズを低減することができる結果、半導体チップ１のサイズを低減することができる。
【００５６】
また、Ｉ／Ｏ領域３に配置されるコントロール回路８ｂを半導体チップ１の角部に配置することで、コントロール回路８ｂをＩ／Ｏ領域３に設けても、Ｉ／Ｏ領域３のサイズを増大しなくても済む効果が得られる。言い換えれば、半導体チップ１の角部は、従来、素子が配置されないデッドスペースであったが、このデッドスペースにコントロール回路８ｂを配置することにより、Ｉ／Ｏ領域３の面積を増大させることなく、コントロール回路８ｂをＩ／Ｏ領域３に配置することができる。
【００５７】
さらに、Ｉ／Ｏ領域３に放電回路８ａを配置する構成では、Ｉ／Ｏ領域３に配置する素子を低減する観点から、１対の内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂの間に放電回路８ａを多数設けることは困難である。これに対し、本実施の形態では、放電回路８ａをコア領域２に設けているので、１対の内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂの間に放電回路８ａを並列に多数設けても、Ｉ／Ｏ領域３のサイズの増加を招くことはない。したがって、本実施の形態によれば、半導体チップ１のサイズを縮小しながら、並列に複数の放電回路８ａを設けることができるので、より大きなサージ電流にも対応することができる。
【００５８】
なお、放電回路８ａはコア領域２に設けられるが、例えば、コア領域２の周辺部に空き領域が存在した場合、この空き領域に配置される。空き領域に放電回路８ａを形成することにより、内部回路のレイアウトを変更せずに放電回路８ａをコア領域２に配置することができる。例えば、コア領域２の周辺部として、コア領域２に形成された内部回路用電源パッド５ａや内部回路用ＧＮＤパッド５ｂの外側の領域を使用することができる。また、放電回路８ａは、コア領域２の周辺部だけでなく、例えば、電源配線の直下など内部回路の空き領域に形成してもよい。すなわち、内部回路の形成されていない空き領域であれば、コア領域２の周辺部に限らず、内部回路のレイアウトを変更せずに放電回路８ａを配置することができる。
【００５９】
本実施の形態における半導体装置は上記のように構成されており、次に、静電保護回路８の具体的な構成について説明する。
【００６０】
図２は、本実施の形態における静電保護回路８の回路構成の一例を示す回路図である。図２に示すように、本実施の形態における静電保護回路８は、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂの間に設けられている。そして、静電保護回路８は、放電回路８ａとコントロール回路８ｂから構成されている。
【００６１】
放電回路８ａは、サージ電流を直接流す機能を有している。この機能を実現するために、放電回路８ａは、ＣＭＩＳＦＥＴからなるインバータとｎチャネル型ＭＩＳＦＥＴから構成されている。インバータは、ハイサイドに形成されているｐチャネル型ＭＩＳＦＥＴ９ａとローサイドに形成されているｎチャネル型ＭＩＳＦＥＴ９ｂから構成されている。そして、このインバータは、ｐチャネル型ＭＩＳＦＥＴ９ａのゲート電極とｎチャネル型ＭＩＳＦＥＴ９ｂのゲート電極に接続されている入力端子から入力信号が入力される。また、ｐチャネル型ＭＩＳＦＥＴ９ａとｎチャネル型ＭＩＳＦＥＴ９ｂの接続部から出力信号が出力されるようになっている。このように構成されているインバータによれば、「Ｈｉ」の入力信号が入力されると「Ｌｏ」の出力信号が出力され、「Ｌｏ」の入力信号が入力されると「Ｈｉ」の出力信号が出力されるようになっている。
【００６２】
インバータの出力は、次段に形成されているｎチャネル型ＭＩＳＦＥＴ９ｃのゲート電極に入力されるようになっており、インバータの出力によりｎチャネル型ＭＩＳＦＥＴ９ｃのオンオフが制御される。ｎチャネル型ＭＩＳＦＥＴ９ｃのソース領域とドレイン領域は、それぞれ内部回路用ＧＮＤパッド５ｂと内部回路用電源パッド５ａに接続されている。具体的に、このｎチャネル型ＭＩＳＦＥＴ９ｃのドレイン領域とソース領域の間にサージ電流が流れるようになっている。
【００６３】
続いて、コントロール回路８ｂは、放電回路８ａを制御する機能を有する。この機能を実現するために、コントロール回路８ｂは、ｐチャネル型ＭＩＳＦＥＴ１０ａとＭＩＳＦＥＴ１０ｂを有している。ｐチャネル型ＭＩＳＦＥＴ１０ａは、トランジスタとして機能するために設けられたのもではなく、抵抗素子として機能するようになっている。すなわち、ｐチャネル型ＭＩＳＦＥＴ１０ａのゲート電極には、基準電位（ＧＮＤ）が印加されており、常時オン状態になっている。そして、ｐチャネル型ＭＩＳＦＥＴ１０ａは電源電位を供給する内部回路用電源パッド５ａとＭＩＳＦＥＴ１０ｂのゲート電極の間に接続されている。このように構成されているｐチャネル型ＭＩＳＦＥＴ１０ａにより、電流が流れる際に発生するオン抵抗を抵抗素子の抵抗値として使用される。
【００６４】
ＭＩＳＦＥＴ１０ｂは、トランジスタとして機能するために設けられたものではなく、容量素子として機能するようになっている。ＭＩＳＦＥＴ１０ｂによって容量素子の機能を実現するために、ＭＩＳＦＥＴ１０ｂは、内部回路用ＧＮＤパッド５ｂとｐチャネル型ＭＩＳＦＥＴ１０ａのゲート電極間に接続されている。そして、常にオン状態を維持してソース領域とドレイン領域が導通した状態で使用される。これにより、内部回路用ＧＮＤパッド５ｂとｐチャネル型ＭＩＳＦＥＴ１０ａのゲート電極とは、ＭＩＳＦＥＴ１０ｂを介して常に接続された状態となり、ｐチャネル型ＭＩＳＦＥＴ１０ａのゲート電極に基準電位が供給される。また、これにより、ゲート絶縁膜を容量絶縁膜とし、ゲート電極と基板（ソース領域、ドレイン領域）を電極とする容量素子が形成される。このように構成されているコントロール回路８ｂにおいて、ｐチャネル型ＭＩＳＦＥＴ１０ａとＭＩＳＦＥＴ１０ｂの間から出力信号が出力され、放電回路８ａの入力端子に入力される。
【００６５】
本実施の形態における静電保護回路８は上記のように構成されており、以下に、その動作について説明する。静電保護回路８は、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂの間に静電気放電によるサージ電圧が印加される場合に保護するものである。この静電保護回路８による保護は、例えば、搬送中などの半導体チップ１が動作していない状態で静電気放電によるサージ電圧が印加されることを対象としているものである。
【００６６】
まず、静電気放電が発生しない場合について説明する。このとき、半導体チップ１は動作していないので、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂには、基準電位が印加されていることになる。内部回路用電源パッド５ａに基準電位が印加されている場合、コントロール回路８ｂのｐチャネル型ＭＩＳＦＥＴ１０ａ（常にオン状態になっている）を介して、コントロール回路８ｂから「Ｌｏ」（基準電位）の出力信号が出力されている。コントロール回路８ｂから出力される「Ｌｏ」の出力信号は、放電回路８ａのインバータに入力される。インバータでは、「Ｌｏ」の入力信号が入力されると、インバータを構成するｐチャネル型ＭＩＳＦＥＴ９ａのゲート電極とｎチャネル型ＭＩＳＦＥＴ９ｂのゲート電極に「Ｌｏ」が印加される。したがって、ｐチャネル型ＭＩＳＦＥＴ９ａはオンし、ｎチャネル型ＭＩＳＦＥＴ９ｂはオフする。ｐチャネル型ＭＩＳＦＥＴ９ａがオンすることにより、内部回路用電源パッド５ａとｎチャネル型ＭＩＳＦＥＴ９ｃのゲート電極が導通する。しかし、内部回路用電源パッド５ａには「Ｌｏ」（基準電位）が印加されているので、ｎチャネル型ＭＩＳＦＥＴ９ｃはオンせず、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂとは電気的に絶縁されている。
【００６７】
次に、内部回路用電源パッド５ａに「Ｈｉ」（電源電位）以上のサージ電圧が印加されたとする。上述したように、内部回路用電源パッド５ａはインバータのｐチャネル型ＭＩＳＦＥＴ９ａを介してｎチャネル型ＭＩＳＦＥＴ９ｃのゲート電極に接続されているので、内部回路用電源パッド５ａにサージ電圧が印加された直後には、ｎチャネル型ＭＩＳＦＥＴ９ｃのゲート電極に「Ｈｉ」の信号が印加される。このため、ｎチャネル型ＭＩＳＦＥＴ９ｃはオンし、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂは導通し、サージ電流が流れる。
【００６８】
このとき、コントロール回路８ｂでは、内部回路用電源パッド５ａがｐチャネル型ＭＩＳＦＥＴ１０ａ（常にオンしている）を介して、ＭＩＳＦＥＴ１０ｂからなる容量素子に接続されている。したがって、内部回路用電源パッド５ａにサージ電圧が印加された直後からｐチャネル型ＭＩＳＦＥＴ１０ａを介して、容量素子であるＭＩＳＦＥＴ１０ｂに電流が流れる。ここで、容量素子であるＭＩＳＦＥＴ１０ｂに電流が流れて電荷が蓄積されるので、コントロール回路８ｂから出力される電位（出力信号）は上昇する。内部回路用電源パッド５ａにサージ電圧が印加された直後には、容量素子であるＭＩＳＦＥＴ１０ｂに蓄積される電荷が少ない。このため、コントロール回路８ｂから出力される電位は「Ｈｉ」レベルまで達していないので、コントロール回路８ｂから出力される電位は「Ｌｏ」レベルとなる。したがって、放電回路８ａには「Ｌｏ」の信号が入力されたままである。
このことから、ｐチャネル型ＭＩＳＦＥＴ９ａがオンしている状態が維持され、内部回路用電源パッド５ａとｎチャネル型ＭＩＳＦＥＴ９ｃのゲート電極が接続されたままとなる。このとき、内部回路用電源パッド５ａにはサージ電圧が印加されているので、ｎチャネル型ＭＩＳＦＥＴ９ｃのゲート電極には、「Ｈｉ」に相当する電位が供給されている。このため、ｎチャネル型ＭＩＳＦＥＴ９ｃはオンし、サージ電流が流れ続ける。
【００６９】
その後、一定期間時間が経過すると、容量素子であるＭＩＳＦＥＴ１０ｂに充分に電荷が蓄積されるので、コントロール回路８ｂから出力される電位（出力信号）は「Ｈｉ」レベルにまで上昇する。このため、コントロール回路８ｂから出力される電位は「Ｈｉ」レベルとなり、放電回路８ａには「Ｈｉ」の信号が入力される。すると、今までオンしていたｐチャネル型ＭＩＳＦＥＴ９ａがオフし、今までオフしていたｎチャネル型ＭＩＳＦＥＴ９ｂがオンする。このことから、内部回路用ＧＮＤパッド５ｂとｎチャネル型ＭＩＳＦＥＴ９ｃのゲート電極が接続される。すると、ｎチャネル型ＭＩＳＦＥＴ９ｃのゲート電極に「Ｌｏ」の信号が印加されるので、ｎチャネル型ＭＩＳＦＥＴ９ｃはオフする。したがって、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂとは電気的に絶縁され、サージ電流が流れなくなる。
【００７０】
その後、内部回路用電源パッド５ａにサージ電圧が印加されなくなると、コントロール回路８ｂのＭＩＳＦＥＴ１０ｂに蓄積されていた電荷が徐々に放電され、静電保護回路８は、サージ電圧が印加されない前の状態に戻る。このようにして、内部回路用電源パッド５ａにサージ電圧が印加された場合、放電回路８ａとコントロール回路８ｂからなる静電保護回路８によってサージ電流を流すことができる。
【００７１】
以下では、上述した動作に対応した静電保護回路８の各部位における電位の経時変化あるいはサージ電流の経時変化を示す。図２の（ａ）〜（ｄ）に対応した部位における電位あるいはサージ電流の経時変化を図３（ａ）〜（ｄ）に示す。図３（ａ）は、図２の（ａ）地点（内部回路用電源パッド５ａ）における電位の経時変化を示したものであり、図３（ｂ）は、図２の（ｂ）地点（コントロール回路８ｂの出力および放電回路８ａの入力）における電位の経時変化を示したものである。図３（ｃ）は、図２の（ｃ）地点（ｎチャネル型ＭＩＳＦＥＴ９ｃのゲート電極）における電位の経時変化を示したものであり、図３（ｄ）は、ｎチャネル型ＭＩＳＦＥＴ９ｃを流れるサージ電流の経時変化を示したものである。
【００７２】
図３（ａ）に示すように、内部回路用電源パッド５ａにサージ電圧が印加されると電位が上昇する。この電位が上昇した直後、ｎチャネル型ＭＩＳＦＥＴ９ｃのゲート電極に印加される電位が上昇し（図３（ｃ）参照）、図３（ｄ）に示すように、ｎチャネル型ＭＩＳＦＥＴ９ｃにサージ電流が流れる。そして、一定期間経過すると、コントロール回路８ｂの出力および放電回路８ａの入力に対応する電位が上昇して、ｎチャネル型ＭＩＳＦＥＴ９ｃのゲート電極に印加される電位が低下する。これにより、サージ電流が流れなくなる。このようにそれぞれの電位およびサージ電流が変化することがわかる。
【００７３】
ここで、コントロール回路８ｂでは、一定期間経過後に出力電位が「Ｌｏ」レベルから「Ｈｉ」レベルに変化してサージ電流を一定期間経過後は流さないようになっている。このとき、一定期間はコントロール回路８ｂを構成する抵抗素子（ｐチャネル型ＭＩＳＦＥＴ１０ａ）の抵抗値Ｒと容量素子（ＭＩＳＦＥＴ１０ｂ）の容量Ｃによって決定される。したがって、この抵抗値Ｒと容量Ｃとをサージ電流を充分に流すことができるように設定する必要がある。つまり、上述した一定期間は抵抗値Ｒと容量Ｃの積である時定数（Ｃ＊Ｒ）に依存するため、適切な時定数を設定する必要がある。
【００７４】
例えば、サージ電流による放電時間を１００ｎｓと仮定すると、コントロール回路８ｂの時定数は１００ｎｓ以上必要である。一例として、コントロール回路８ｂの時定数を１００ｎｓに設定するには、上述した抵抗値Ｒと容量Ｃの掛け算値が１００ｎｓとなるようにする。
【００７５】
以上述べたような静電保護回路８を図１に示すレイアウトに適用することにより本実施の形態における半導体装置が実現する。図４は図２に示す静電保護回路８のうち、放電回路８ａをコア領域２に形成し、コントロール回路８ｂをＩ／Ｏ領域３に形成している様子を示す模式図である。図４に示すように、コア領域２には、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂが形成されており、内部回路用電源パッド５ａと内部回路用ＧＮＤパッド５ｂの間に内部回路および放電回路８ａが形成されている。放電回路８ａは、図２に示したようにインバータとなるｐチャネル型ＭＩＳＦＥＴ９ａとｎチャネル型ＭＩＳＦＥＴ９ｂとインバータの次段に形成されるｎチャネル型ＭＩＳＦＥＴ９ｃから構成されている。
【００７６】
一方、Ｉ／Ｏ領域３にはコントロール回路８ｂが形成されている。コントロール回路８ｂは、抵抗素子として機能するｐチャネル型ＭＩＳＦＥＴ１０ａと容量素子として機能するＭＩＳＦＥＴ１０ｂから構成される。
【００７７】
放電回路８ａをコア領域２に設けることにより、内部回路用電源パッド５ａから放電回路８ａ（ｎチャネル型ＭＩＳＦＥＴ９ｃ）を経由して内部回路用ＧＮＤパッド５ｂに至る経路が、内部回路用電源パッド５ａから内部回路を経由して内部回路用ＧＮＤパッド５ｂに至る経路よりも確実に低抵抗になる。すなわち、放電回路８ａをコア領域２に設けることにより、内部回路用電源パッド５ａと放電回路８ａとの配線距離と内部回路用電源パッド５ａと内部回路との配線距離が同等となる。そして、放電回路８ａのｎチャネル型ＭＩＳＦＥＴ９ｃはオンしているので、内部回路よりも低抵抗な経路となる。したがって、サージ電流は、放電回路８ａのｎチャネル型ＭＩＳＦＥＴ９ｃを経由して内部回路用電源パッド５ａから内部回路用ＧＮＤパッド５ｂへ流れるので、内部回路を静電気放電によるサージ電流から充分に保護することができる。
【００７８】
次に、放電回路８ａの変形例について説明する。図５は、静電保護回路８を構成する放電回路８ａを示す図である。図５に示すように、本実施の形態において、放電回路８ａはインバータとｎチャネル型ＭＩＳＦＥＴ９ｃから構成されている。この構成をとると、サージ電流は、ｎチャネル型ＭＩＳＦＥＴ９ｃを流れることになる。この放電回路８ａでは、ｎチャネル型ＭＩＳＦＥＴ９ｃが１つしか形成されていないので、サージ電流が大きくなると対応しきれなくなるおそれがある。そこで、図６に示すように、放電回路として、インバータの次段に複数のｎチャネル型ＭＩＳＦＥＴ９ｃ〜９ｆを並列に設ける構成が考えられる。このように構成することにより、サージ電流を並列に配列された複数のｎチャネル型ＭＩＳＦＥＴ９ｃ〜９ｆで流すことができるので、大きなサージ電流にも対応することができる。
【００７９】
続いて、コントロール回路８ｂの変形例について説明する。図７は、静電保護回路８を構成するコントロール回路８ｂを示す図である。図７に示すように、本実施の形態において、コントロール回路８ｂはｐチャネル型ＭＩＳＦＥＴ１０ａとＭＩＳＦＥＴ１０ｂから構成されている。このとき、ｐチャネル型ＭＩＳＦＥＴ１０ａは抵抗素子として機能し、ＭＩＳＦＥＴ１０ｂは容量素子として機能している。したがって、図８に示すように、コントロール回路８ｂを抵抗素子１１ａと容量素子１１ｂから構成するようにしてもよい。この場合、抵抗素子１１ａとしては、ポリシリコン膜からなるポリシリコン抵抗を使用することができ、容量素子としては、電極にポリシリコン膜を使用した素子や電極に金属膜を使用した素子を使用することができる。
【００８０】
次に、コア領域２に形成する放電回路８ａがコア領域２に形成する内部回路と同等サイズのＭＩＳＦＥＴから形成できることについて説明する。すなわち、内部回路は、ｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴからなる標準セルを単位として形成されるが、本実施の形態における放電回路もこの標準セルを用いて形成できることについて説明する。本実施の形態における放電回路について標準セルを用いて形成できれば、内部回路のレイアウトを変えることなく放電回路を形成することができる。特に、内部回路と同等サイズのＭＩＳＦＥＴで形成できれば、製造工程の複雑化およびフォトリソグラフィ技術の精度低下を抑制することができる効果が得られるものである。
【００８１】
まず、コア領域２に形成される内部回路の一例について説明する。例えば、半導体チップとしてＳＯＣ製品を形成したものであれば、内部回路としてＮＡＮＤ回路、ＡＮＤ回路あるいはＯＲ回路などのデジタル回路が形成される。図９には、内部回路を構成する一例としてＮＡＮＤ回路１２が示されている。
【００８２】
図９に示すように、ＮＡＮＤ回路１２は、ｐチャネル型ＭＩＳＦＥＴ１３ａ、１３ｂとｎチャネル型ＭＩＳＦＥＴ１４ａ、１４ｂから構成されている。そして、電源電位を供給する内部回路用電源パッド５ａにｐチャネル型ＭＩＳＦＥＴ１３ａ、１３ｂが並列に接続されており、ｐチャネル型ＭＩＳＦＥＴ１３ａにｎチャネル型ＭＩＳＦＥＴ１４ａとｎチャネル型ＭＩＳＦＥＴ１４ｂが直列に接続されている。さらに、ｎチャネル型ＭＩＳＦＥＴ１４ｂは、基準電位を供給する内部回路用ＧＮＤパッド５ｂに接続されている。このように構成されたＮＡＮＤ回路１２では、ｐチャネル型ＭＩＳＦＥＴ１３ａとｎチャネル型ＭＩＳＦＥＴ１４ａのゲート電極に入力ＩＮ１が接続され、ｐチャネル型ＭＩＳＦＥＴ１３ｂとｎチャネル型ＭＩＳＦＥＴ１４ｂのゲート電極に入力ＩＮ２が接続されている。そして、ｐチャネル型ＭＩＳＦＥＴ１３ａとｐチャネル型ＭＩＳＦＥＴ１３ｂの内部回路用電源パッド５ａと接続した端子と反対側の端子に出力ＯＵＴが引き出されている。
【００８３】
例えば、入力ＩＮ１に「Ｌｏ」（基準電位）の信号が入力され、入力ＩＮ２に「Ｌｏ」の信号が入力されると、ｐチャネル型ＭＩＳＦＥＴ１３ａ、１３ｂがオンし、ｎチャネル型ＭＩＳＦＥＴ１４ａ、１４ｂがオフする。これにより、出力ＯＵＴには、「Ｈｉ」（電源電位）の信号が出力される。入力ＩＮ１に「Ｌｏ」の信号が入力され、入力ＩＮ２に「Ｈｉ」の信号が入力されると、ｐチャネル型ＭＩＳＦＥＴ１３ａとｎチャネル型ＭＩＳＦＥＴ１４ｂがオンし、ｐチャネル型ＭＩＳＦＥＴ１３ｂとｎチャネル型ＭＩＳＦＥＴ１４ａがオフする。これにより、出力ＯＵＴには、「Ｈｉ」の信号が出力される。同様に、入力ＩＮ１に「Ｈｉ」の信号が入力され、入力ＩＮ２に「Ｌｏ」の信号が入力されると、ｐチャネル型ＭＩＳＦＥＴ１３ｂとｎチャネル型ＭＩＳＦＥＴ１４ａがオンし、ｐチャネル型ＭＩＳＦＥＴ１３ａとｎチャネル型ＭＩＳＦＥＴ１４ｂがオフする。これにより、出力ＯＵＴには、「Ｈｉ」の信号が出力される。さらに、入力ＩＮ１に「Ｈｉ」の信号が入力され、入力ＩＮ２に「Ｈｉ」の信号が入力されると、ｐチャネル型ＭＩＳＦＥＴ１３ａ、１３ｂがオフし、ｎチャネル型ＭＩＳＦＥＴ１４ａ、１４ｂがオンする。これにより、出力ＯＵＴには、「Ｌｏ」の信号が出力される。このようにしてＮＡＮＤ回路１２が動作する。
【００８４】
次に、図１０は、ＮＡＮＤ回路１２を半導体チップ上に形成したレイアウトを示す図である。図１０に示すように、電源配線１５とＧＮＤ配線１６が一方向に延在しており、一対の電源配線１５およびＧＮＤ配線１６の間に、一方向に延在したｐ型不純物拡散領域１７とｎ型不純物拡散領域１８が形成されている。そして、一方向に延在したｐ型不純物拡散領域１７とｎ型不純物拡散領域１８に交差するように複数のゲート電極１９ａ、１９ｂが形成されている。これにより、ｐチャネル型ＭＩＳＦＥＴ１３ａ、１３ｂとｎチャネル型ＭＩＳＦＥＴ１４ａ、１４ｂが形成されている。つまり、図１０では、ｐチャネル型ＭＩＳＦＥＴ１３ａとｎチャネル型ＭＩＳＦＥＴ１４ａからなる標準セルと、ｐチャネル型ＭＩＳＦＥＴ１３ｂとｎチャネル型ＭＩＳＦＥＴ１４ｂからなる標準セルが形成されている。これらの標準セルに対して、配線をパターニングすることにより図１０に示すようなＮＡＮＤ回路１２が形成されている。内部回路を構成するＡＮＤ回路やＯＲ回路などのその他の回路も標準セルを基準として形成され、配線パターンを変更することにより、所定の回路が形成される。つまり、内部回路は標準セルをレイアウトの基準とし配線パターンを変更することで異なるデジタル回路を形成している。
【００８５】
このようにコア領域２に形成する内部回路が形成されるが、続いて、コア領域２に形成する放電回路８ａのレイアウト例について説明する。図１１は、コア領域２に形成する放電回路８ａのレイアウトを示す図である。図１１に示すレイアウト構成をとる放電回路８ａは、図４に示す放電回路８ａである。図１１に示すように、電源配線１５とＧＮＤ配線１６が一方向に延在しており、一対の電源配線１５およびＧＮＤ配線１６の間に、一方向に延在したｐ型不純物拡散領域１７とｎ型不純物拡散領域１８が形成されている。そして、一方向に延在したｐ型不純物拡散領域１７とｎ型不純物拡散領域１８に交差するように複数のゲート電極１９ａ、１９ｂが形成されている。これにより、インバータを構成するｐチャネル型ＭＩＳＦＥＴ９ａとｎチャネル型ＭＩＳＦＥＴ９ｂが形成され、インバータの次段にｎチャネル型ＭＩＳＦＥＴ９ｃが形成されることになる。したがって、ｐチャネル型ＭＩＳＦＥＴ９ａとｎチャネル型ＭＩＳＦＥＴ９ｂよりなる標準セルと、ｎチャネル型ＭＩＳＦＥＴ９ｃよりなる標準セルに対して、配線をパターニングすることにより放電回路８ａが形成されていることがわかる。このことから、コア領域２に形成する放電回路８ａも内部回路と同等サイズのレイアウトで形成することができることがわかる。このため、内部回路のレイアウトを変えることなく放電回路８ａを形成することができる。特に、内部回路と同等サイズのＭＩＳＦＥＴで形成できるので、製造工程の複雑化およびフォトリソグラフィ技術の精度低下を抑制することができる。
【００８６】
さらに、図６に示すような放電回路８ａとしてインバータの次段に複数のｎチャネル型ＭＩＳＦＥＴ９ｃ〜９ｆを設けたものも標準セルを用いて形成することができる。図１２は、コア領域２に形成する放電回路８ａのレイアウトを示す図である。図１２に示すレイアウト構成をとる放電回路８ａは、図６に示す放電回路８ａである。図１２に示すように、電源配線１５とＧＮＤ配線１６が一方向に延在しており、一対の電源配線１５およびＧＮＤ配線１６の間に、一方向に延在したｐ型不純物拡散領域１７とｎ型不純物拡散領域１８が形成されている。そして、一方向に延在したｐ型不純物拡散領域１７とｎ型不純物拡散領域１８に交差するように複数のゲート電極１９ａ〜１９ｅが形成されている。これにより、インバータを構成するｐチャネル型ＭＩＳＦＥＴ９ａとｎチャネル型ＭＩＳＦＥＴ９ｂが形成され、インバータの次段にｎチャネル型ＭＩＳＦＥＴ９ｃ〜９ｆが形成されることになる。したがって、ｐチャネル型ＭＩＳＦＥＴ９ａとｎチャネル型ＭＩＳＦＥＴ９ｂよりなる標準セルと、ｎチャネル型ＭＩＳＦＥＴ９ｃ〜９ｆを構成するそれぞれの標準セルに対して、配線をパターニングすることにより放電回路８ａが形成されていることがわかる。このことから、コア領域２に形成する放電回路８ａも内部回路と同等サイズのレイアウトで形成することができることがわかる。
【００８７】
ただし、図１２に示すように、ｐ型不純物拡散領域１７に比べてｎ型不純物拡散領域１８が長くなるので、ｐ型不純物拡散領域１７の脇に空き領域が存在することになる。そこで、この空き領域を有効に活用したのが、図１３に示す放電回路８ａのレイアウトである。図１３に示すように、ｐ型不純物拡散領域１７の脇に存在する空き領域にｎ型不純物拡散領域２０を形成し、インバータの次段に形成するｎチャネル型ＭＩＳＦＥＴをさらに多くしたものである。図１３によるレイアウトによれば、空き領域を有効に活用して、さらに大きなサージ電流にも対応できる。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８９】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施の形態における半導体チップのレイアウトを示す図である。
【図２】実施の形態における静電保護回路の回路を示す図である。
【図３】（ａ）〜（ｄ）は図２に示す静電保護回路の各部位における電圧あるいはサージ電流の経時変化を示すグラフである。
【図４】静電保護回路のうち放電回路をコア領域に形成している様子を示す図である。
【図５】放電回路の一例を示す回路図である。
【図６】放電回路の他の例を示す回路図である。
【図７】コントロール回路の一例を示す回路図である。
【図８】コントロール回路の他の例を示す回路図である。
【図９】内部回路の一例としてＮＡＮＤ回路を示す回路図である。
【図１０】ＮＡＮＤ回路のレイアウトを示す図である。
【図１１】放電回路のレイアウトの一例を示す図である。
【図１２】放電回路のレイアウトの一例を示す図である。
【図１３】放電回路のレイアウトの一例を示す図である。
【図１４】本発明者らが検討した図であって、半導体チップのレイアウトを示す図である。
【図１５】サージ電流が静電保護回路を流れる様子を示す図である。
【図１６】本発明者らが検討した図であって、半導体チップのレイアウトを示す図である。
【図１７】サージ電流が内部回路を流れる様子を示す図である。
【符号の説明】
【００９１】
１  半導体チップ
２  コア領域
３  Ｉ／Ｏ領域
４ａ  信号用パッド
４ｂ  入出力回路
５ａ  内部回路用電源パッド
５ｂ  内部回路用ＧＮＤパッド
６ａ  Ｉ／Ｏ回路用電源パッド
６ｂ  Ｉ／Ｏ回路用ＧＮＤパッド
７  静電保護回路
８  静電保護回路
８ａ  放電回路
８ｂ  コントロール回路
９ａ  ｐチャネル型ＭＩＳＦＥＴ
９ｂ  ｎチャネル型ＭＩＳＦＥＴ
９ｃ  ｎチャネル型ＭＩＳＦＥＴ
９ｄ  ｎチャネル型ＭＩＳＦＥＴ
９ｅ  ｎチャネル型ＭＩＳＦＥＴ
９ｆ  ｎチャネル型ＭＩＳＦＥＴ
１０ａ  ｐチャネル型ＭＩＳＦＥＴ
１０ｂ  ＭＩＳＦＥＴ
１１ａ  抵抗素子
１１ｂ  容量素子
１３ａ  ｐチャネル型ＭＩＳＦＥＴ
１３ｂ  ｐチャネル型ＭＩＳＦＥＴ
１４ａ  ｎチャネル型ＭＩＳＦＥＴ
１４ｂ  ｎチャネル型ＭＩＳＦＥＴ
１５  電源配線
１６  ＧＮＤ配線
１７  ｐ型不純物拡散領域
１８  ｎ型不純物拡散領域
１９ａ  ゲート電極
１９ｂ  ゲート電極
１９ｃ  ゲート電極
１９ｄ  ゲート電極
１９ｅ  ゲート電極
２０  ｎ型不純物拡散領域
１００  半導体チップ
１０１  コア領域
１０２  Ｉ／Ｏ領域
１０３  信号用パッド
１０４  入出力回路
１０５ａ  内部回路用電源パッド
１０５ｂ  内部回路用ＧＮＤパッド
１０６  静電保護回路
１０７ａ  Ｉ／Ｏ回路用電源パッド
１０７ｂ  Ｉ／Ｏ回路用ＧＮＤパッド
１０８  静電保護回路
１１０  半導体チップ
ＩＮ１  入力
ＩＮ２  入力
ＯＵＴ  出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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