(57)【要約】【課題】双方向サイリスタの感度の向上と誤動作の防止との両方を良好に達成することが困難であった。【解決手段】双方向サイリスタを構成するために、半導体基板１に第1、第２、第３及び第４のＮ型半導体領域Ｎ1、Ｎ2、Ｎ3、Ｎ4と第１及び第２のＰ形半導体領域Ｐ1、Ｐ2とを設ける。半導体基板１の一方の表面２に第１の主電極Ｔ1とゲ−ト電極Ｇとを配置する。半導体基板１の他方の主面３に第２の主電極Ｔ2を設ける。第１の主電極に、第２のＮ型半導体領域Ｎ2に対向する第１の部分Ｔ1ａと、第３のＮ型半導体領域Ｎ３に対向する第２の部分Ｔ1ｂと、第２及び第３モードにおけるトリガに寄与する第３の部分Ｔ1ｃとを設ける。第３の部分Ｔ1ｃを第１及び第２の主サイリスタの中心から遠い位置に配置する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板（１）と、該半導体基板（１）の一方の主面（２）上に設けられた第1の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第2の主電極（Ｔ２）とを備え、
前記半導体基板（１）は、平面的に見て複数の角部を有し、且つ第1の導電型の第1の半導体領域（Ｎ１）と、前記第1の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有する第1導電型と反対の第2の導電型の第2の半導体領域（Ｐ１）と、前記第1の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有する第2の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有する第1の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有する第1の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有する第1の導電型の第６の半導体領域（Ｎ４）とを有し、
前記第４の半導体領域（Ｎ２）は、前記半導体基板（１）の一方の主面（２）上の一部に配置され、
前記第５の半導体領域（Ｎ３）は平面的に見て前記第４の半導体領域（Ｎ２）に実質的に重ならないように配置され、
前記第６の半導体領域（Ｎ４）は平面的に見て前記複数の角部から選択された１つの近傍に配置され且つ前記第４の半導体領域（Ｎ２）から離間しており、
前記ゲート電極（Ｇ）は前記第６の半導体領域（Ｎ４）と接続され、且つ前記第4の半導体領域（Ｎ２）と前記第６の半導体領域（Ｎ４）との間において前記第2の半導体領域（Ｐ１）にも接続され、
前記第1の主電極（Ｔ１）は前記第４の半導体領域（Ｎ２）と接続され且つ前記第４の半導体領域（Ｎ２）の前記ゲート電極（Ｇ）に近い部分よりも前記ゲート電極（Ｇ）から遠い部分で前記半導体基板（１）の一方の主面（２）に露出している前記第2の半導体領域（Ｐ１）にも接続された第1の部分（Ｔ１ａ）と、平面的に見て前記第５の半導体領域（Ｎ３）と重なるように前記第2の半導体領域（Ｐ１）と接続された第2の部分（Ｔ１ｂ）と、前記第６の半導体領域（Ｎ４）を基準にして前記第1の主電極（Ｔ１）の前記第１の部分（Ｔ１ａ）と反対側の領域及び前記第６の半導体領域（Ｎ４）を基準にして前記第1の主電極（Ｔ１）の前記第２の部分（Ｔ１ｂ）と反対側の領域の少なくとも一方に配置され且つ前記第2の半導体領域（Ｐ１）接続された第３の部分（Ｔ１ｃ）とを有していることを特徴とするコーナーゲート構造の双方向サイリスタ。
【請求項２】
前記第1の主電極（Ｔ１）の前記第3の部分（Ｔ１ｃ）と前記ゲート電極（Ｇ）との間における前記第６の半導体領域（Ｎ４）の下に形成された前記第2の半導体領域（Ｐ１）を通る電流通路の抵抗値が、前記第1の部分（Ｔ１ａ）と前記ゲート電極（Ｇ）との間における前記第４の半導体領域（Ｎ２）の下に形成された前記第2の半導体領域（Ｐ１）を通る電流通路の抵抗値、及び前記第２の部分（Ｔ１ｂ）と前記ゲート電極（Ｇ）との間における前記第６の半導体領域（Ｎ４）の下に形成された前記第2の半導体領域（Ｐ１）を通る電流通路の抵抗値よりも小さく設定されていることを特徴とする請求項１の双方向サイリスタ。
【請求項３】
平面的に見て前記第1の主電極（Ｔ１）の前記第3の部分（Ｔ１ｃ）は前記第５の半導体領域（Ｎ３）の内側に配置されていることを特徴とする請求項１又は２の双方向サイリスタ。
【請求項４】
半導体基板（１）と、前記半導体基板（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備え、
前記半導体基板（１）は、第１の導電型の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型と反対の第２の導電型の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第２の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第１の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第６の半導体領域（Ｎ４）とを有し、
前記半導体基板（１）は、平面的に見て、第１の辺（４）と該第１の辺（４）に対して交わる第２の辺（５）と前記第１の辺（４）に対向している第３の辺（６）と前記第２の辺（５）に対向している第４の辺（７）を有する４角形に形成され、且つ前記第１の辺（４）と前記第２の辺（５）とが交わる第１の角（１３ａ）と前記第３の辺（６）と前記第４の辺（７）とが交わる第２の角（１４ａ）とを結ぶ仮想対角線（１５）を有し、
前記第２の半導体領域（Ｐ１）は前記ゲート電極Ｇから前記第４の半導体領域（Ｎ２）の少なくとも一部よりも離間した位置で前記半導体基板（１）の一方の主面（２）に露出し且つ前記第１の主電極Ｔ１に接続されている部分を有し、
前記第４の半導体領域（Ｎ２）の全部又は大部分は、平面的に見て、前記半導体基板（１）の前記第１の角（１３ａ）と前記仮想対角線（１５）の中心（Ｃ１）とを結ぶ第１の仮想直線（Ｄ１）と、前記仮想対角線（１５）の中心（Ｃ１）と前記第４の辺（７）の中心（C２）とを結ぶ第２の仮想直線（Ｄ２）と、前記第１の辺（４）と、前記第４の辺（７）の半分とで囲まれた第１の台形領域内に配置され、
前記第５の半導体領域（Ｎ３）は互いに連続している主部分（Ｎ３ａ）と補助部分（Ｎ３ｂ）とを有し、
前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）の全部又は大部分は、平面的に見て、前記第１の仮想直線（Ｄ１）と、前記仮想対角線（１５）の中心（Ｃ１）と前記第３の辺（６）の中心（C３）とを結ぶ第３の仮想直線（Ｄ３）と、前記第２の辺（５）と、前記第３の辺（６）の半分とで囲まれた第２の台形領域内に配置され、
前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）の全部又は大部分は、前記第２の仮想直線（Ｄ２）と前記第３の仮想直線（Ｄ３）と前記第３の辺（６）の別の半分と前記第４の辺（７）の別の半分とで囲まれた４角形領域内に配置され、
前記第６の半導体領域（Ｎ４）の全部又は大部分は、平面的に見て、前記４角形領域内に配置され且つ前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）に重なっており、
前記第１の主電極（Ｔ１）は前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、
前記第２の主電極（Ｔ２）は前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、
前記ゲート電極（Ｇ）は前記第６の半導体領域（Ｎ４）に接続され且つ前記第４の半導体領域（Ｎ２）と前記第６の半導体領域（Ｎ４）との間において前記第２の半導体領域（Ｐ１）にも接続され、
前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）に接続されている部分から前記第１の台形領域内において前記第１の主電極（Ｔ１）が前記第２の半導体領域（Ｐ１）に接続されている部分までの最短距離（Ｌｂ）は、前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）に接続されている部分から前記第４の半導体領域（Ｎ２）までの最短距離（Ｌｄ）よりも長く設定されている双方向サイリスタにおいて、
前記第１の主電極（Ｔ１）は、互いに電気的に接続されている第１の部分（Ｔ１ａ）と第２の部分（Ｔ１ｂ）と第３の部分（Ｔ１ｃ）とを有し、
前記第１の部分（Ｔ１ａ）は、前記第４の半導体領域（Ｎ２）及び前記第２の半導体領域（Ｐ１）の露出部分の一部の上に配置され、且つ前記第４の半導体領域（Ｎ２）及び前記第２の半導体領域（Ｐ１）に接続され、
前記第２の部分（Ｔ１ｂ）は、前記半導体基板（１）の一方の主面（２）における前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に対向する部分の上に配置され、且つ前記第２の半導体領域（Ｐ１）に接続され、
前記第３の部分（Ｔ１ｃ）は、平面的に見て、前記第６の半導体領域（Ｎ４）と前記半導体基板（１）の前記第３の辺（６）との間と、前記第６の半導体領域（Ｎ４）と前記半導体基板（１）の前記第４の辺（７）との間との内の少なくとも一方に配置され、且つ前記第２の半導体領域（Ｐ１）に接続され、
前記第３の部分（Ｔ１ｃ）と前記ゲート電極（Ｇ）との間における前記第２の半導体領域（Ｐ１）を通る電流通路の抵抗値が、前記第１の部分（Ｔ１ａ）と前記ゲート電極（Ｇ）との間における前記第２の半導体領域（Ｐ１）を通る電流通路の抵抗値、及び前記第２の部分（Ｔ１ｂ）と前記ゲート電極（Ｇ）との間における前記第２の半導体領域（Ｐ１）を通る電流通路の抵抗値よりも小さく設定されていることを特徴とする双方向サイリスタ。
【請求項５】
前記第１の電極（Ｔ１）は全体としてコ字状に形成され、前記第１の電極（Ｔ１）の前記第１、第２及び第３の部分（Ｔ１ａ、Ｔ１ｂ，Ｔ１ｃ）は一体に形成されていることを特徴とする請求項４記載の双方向サイリスタ。
【請求項６】
前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）に接続されている部分と前記第１の電極（Ｔ１）の前記第３の部分（Ｔ１ｃ）との間の最短距離（Ｌａ）は、前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）に接続されている部分と前記第１の電極（Ｔ１）の前記第１の部分（Ｔ１ａ）が前記第２の半導体領域（Ｐ１）に接続されている部分との間の最短距離（Ｌｂ）、及び前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）に接続されている部分と前記第１の電極（Ｔ１）の前記第２の部分（Ｔ１ｂ）が前記第２の半導体領域（Ｐ１）に接続されている部分との間の最短距離（Ｌｃ）よりも短いことを特徴とする請求項１乃至５のいずれか１つに記載の双方向サイリスタ。
【請求項７】
前記第６の半導体領域（Ｎ４）が、前記第１の半導体領域（Ｎ１）に対して第１の間隔（Ｗ１）を有している第１の部分（Ｎ４ａ）と、前記第１の半導体領域（Ｎ１）に対して前記第１の間隔（Ｗ１）よりも小さい第２の間隔（Ｗ２）を有している第２の部分（Ｎ４ｂ）とを備え、
平面的に見て、前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ２）が前記第６の半導体領域（Ｎ４）の前記第１の部分（Ｎ４ａ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ１）よりも大きく決定されていることを特徴とする請求項１乃至６のいずれか１つに記載の双方向サイリスタ。
【請求項８】
前記第５の半導体領域（Ｎ３）が、前記第１の半導体領域（Ｎ１）に対して第３の間隔（Ｗ３）を有している第１の部分（Ｎ３ｂ´）と、前記第１の半導体領域（Ｎ１）に対して第３の間隔（Ｗ３）よりも小さい第４の間隔（Ｗ４）を有し且つ前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ）に対向するように配置されている第２の部分（Ｎ３ｃ）とを備え、
平面的に見て、前記第５の半導体領域（Ｎ３）の前記第２の部分（Ｎ３ｃ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ４）が前記第５の半導体領域（Ｎ３）の前記第１の部分（Ｎ３ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ３）よりも大きく決定されていることを特徴とする請求項１乃至７のいずれか１つに記載の双方向サイリスタ。
【請求項９】
前記第６の半導体領域（Ｎ４）が、第１の不純物濃度を有している第１の部分（Ｎ４ａ´）と、前記第１の不純物濃度よりも高い第２の不純物濃度を有している第２の部分（Ｎ４ｂ´）とを備え、
平面的に見て、前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ２）が前記第６の半導体領域（Ｎ４）の前記第１の部分（Ｎ４ａ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ１）よりも大きく決定されていることを特徴とする請求項１乃至８のいずれか１つに記載の双方向サイリスタ。
【請求項１０】
前記第５の半導体領域（Ｎ３）が、第１の不純物濃度を有している第１の部分（Ｎ３ｂ´）と、前記第１の不純物濃度よりも高い第２の不純物濃度を有している第２の部分（Ｎ３ｃ´）とを備え、
平面的に見て、前記第５の半導体領域（Ｎ３）の前記第２の部分（Ｎ３ｃ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ４）が前記第５の半導体領域（Ｎ３）の前記第１の部分（Ｎ３ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ３）よりも大きく決定されていることを特徴とする請求項１乃至９のいずれか１つに記載の双方向サイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとトレードオフの関係及びトリガ感度と臨界電圧上昇率（ｄｖ／ｄｔ）とのトレードオフの関係の少なくとも一方を改善することができる双方向サイリスタ即ちトライアックに関する。
【背景技術】
【０００２】
双方向サイリスタのゲート電極の構造には、大別してコーナーゲート構造とセンターゲート構造との２種類がある。センターゲート構造では半導体基板の中央にゲート電極（制御電極）があるので、双方向サイリスタの半導体チップのパッケージへの組み込みを容易に行うことができない。これに対して、コーナーゲート構造では半導体基板の角部にゲート電極（制御電極）があるので、双方向サイリスタの半導体チップのパッケージへの組み込みを容易に行うことができる。従って、センターゲート構造よりもコーナーゲート構造が多く利用されている。特許文献１等で公知の典型的なコーナーゲート構造の双方向サイリスタ（トライアック）は、例えば図１に示すように、第１，第２，第３及び第４のＮ型半導体領域Ｎ１，Ｎ２，Ｎ３，Ｎ４と、第１及び第２のＰ型半導体領域Ｐ１，Ｐ２とを有する半導体基板１と、第１及び第２の主電極Ｔ１，Ｔ２と、ゲート電極Ｇとから成る。第１の主電極Ｔ1は半導体基板１の一方の主面２に配置され、第２のＮ型半導体領域Ｎ2と第１のＰ型半導体領域Ｐ1との両方に接続されている。第２の主電極Ｔ２は半導体基板１の他方の主面３に配置され、第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３との両方に接続されている。ゲート電極Ｇは半導体基板１の一方の主表面２に配置され、第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との両方に接続されている。なお、図１（Ａ）（Ｂ）（Ｃ）（Ｄ）は図２のＡ−Ａ線に相当する部分をそれぞれ示している。また、図１（Ａ）は後述する第１のモード（モードＩ）を示し、図１（Ｂ）は後述する第２のモード（モードII）を示し、図１（Ｃ）は後述する第３のモード（モードIII）を示し、図１（Ｄ）は後述する第４のモード（モードIV）を示している。
【０００３】
この双方向サイリスタは、Ｎ２，Ｐ１，Ｎ１，Ｐ２で示されている４つの半導体領域から成る第１の主サイリスタ部分と、Ｐ１，Ｎ１，Ｐ２，Ｎ３で示されている４つの半導体領域から成る第２の主サイリスタ部分と、Ｎ４，Ｐ１，Ｎ１，Ｐ２、Ｎ３とから成るゲート機構部分（補助サイリスタ部分）とを有し、次の４つのモードでターンオンすることができる。
（１）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位の時にゲート電極Ｇを正電位にしてターンオンさせる第１のモード（モードＩ）。
（２）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位の時にゲート電極Ｇを負電位にしてターンオンさせる第２のモード（モードII）。
（３）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位の時にゲート電極Ｇを負電位にしてターンオンさせる第３のモード（モードIII）。
（４）  第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位の時にゲート電極Ｇを正電位にしてターンオンさせる第４のモード（モードIV）。
【０００４】
次に第１〜第４のモードの動作を説明する。なお、図１において電子（E）の流れが点線で示され、正孔（H）及びゲートトリガ電流ＩGT及び第１及び第２の方向の主電流I1、Ｉ2の流れが実線で示されている。
【０００５】
第１のモード（モードＩ）においては、次の動作によって第１の主サイリスタ部分がオン状態になる。
（１）ゲート電極Ｇから第１の主電極Ｔ１に向って正孔を多数キャリアとする電流からなるゲートトリガ電流ＩGTが流れる。
（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第２のＮ型半導体領域Ｎ2と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第２のＮ型半導体領域Ｎ2から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）この結果、第２のＰ型半導体領域Ｐ２から第１のＮ型半導体領域Ｎ１への正孔（H）の注入が生じる。
（５）第１のＮ型半導体領域Ｎ１へ注入された正孔（H）の一部が第１のＰ型半導体領域Ｐ１に入り、第２のＮ型半導体領域Ｎ2から第１のＰ型半導体領域Ｐ1への電子（E）の注入を促進させる。
（６）以上の作用が増幅され、最終的に第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ2と第１の主電極Ｔ１との経路で第１の方向の主電流I1が流れる。
【０００６】
第２のモード（モードII）においては、次の動作によって第１の主サイリスタ部分がオン状態になる。
（１）第１の主電極Ｔ１からゲート電極Ｇに向って正孔を多数キャリアとする電流からなるゲートトリガ電流ＩGTが流れる。
（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第４のＮ半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）この結果、第２のＰ型半導体領域Ｐ２から第１のＮ型半導体領域Ｎ１への正孔（H）の注入が生じる。
（５）第１のＮ型半導体領域Ｎ１へ注入された正孔（H）の一部が第１のＰ型半導体領域Ｐ１に入り、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1への電子（E）の注入を促進させる。これにより、第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とから成るゲート機構部分（補助サイリスタ部分）が導通状態になる。
（６）上記のゲート機構部分（補助サイリスタ部分）はＮ２，Ｐ１，Ｎ１，Ｐ２で示されている４つの半導体領域から成る第１の主サイリスタ部分に近接しているので、ゲート機構部分（補助サイリスタ部分）における電子及び正孔の注入の動作が第１の主サイリスタ部分に転移即ち波及し、第１の主サイリスタ部分がターンオンし、第１のモードと同様に第２の主電極Ｔ２と第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１と第２のＮ型半導体領域Ｎ2と第１の主電極Ｔ１との経路で第１の方向の主電流I1が流れる。なお、ゲート機構部分（補助サイリスタ部分）の電流は図示されていないゲート回路の抵抗で所定値以下に制限される。
【０００７】
第３のモード（モードIII）においては、次の動作によって第２の主サイリスタ部分がオン状態になる。
（１）第１の主電極Ｔ１からゲート電極Ｇに向って正孔を多数キャリアとする電流からなるゲートトリガ電流ＩGTが流れる。
（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第４のＮ半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第４のＮ型半導体領域Ｎ４から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）これにより、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のPN接合の順バイアス状態が強められ、第１のＰ型半導体領域Ｐ１から第１のＮ型半導体領域Ｎ１に正孔（H）が流れ込む。この正孔（H）は第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とを通って第２の主電極Ｔ２に至る。この結果、第２のＰ型半導体領域Ｐ２に電圧降下が生じ、第３のＮ型半導体領域Ｎ３と第２のＰ型半導体領域Ｐ２との間のPN接合が順バイアス状態になり、第３のＮ型半導体領域Ｎ３から電子（Ｅ）が第２のＰ型半導体領域Ｐ２に注入され、この電子（Ｅ）が第１のＮ型半導体領域Ｎ１に入り込む。これにより、ゲート機構部分（補助サイリスタ部分）におけるＮ4、Ｐ１，Ｎ１，Ｐ２、Ｎ３で示されている５つの半導体領域が導通状態になる。
（５）導通状態のゲート機構部分（補助サイリスタ部分）はＰ１，Ｎ１，Ｐ２、Ｎ３で示されている４つの半導体領域から成る第２の主サイリスタ部分に近接しているので、ゲート機構部分（補助サイリスタ部分）における電子及び正孔の注入の動作が第２の主サイリスタ部分に転移即ち波及し、第２の主サイリスタ部分がターンオンし、第１の主電極Ｔ１と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３と第２の主電極Ｔ２との経路で第２の方向の主電流I2が流れる。
【０００８】
第４のモード（モードIＶ）においては、次の動作によって第２の主サイリスタ部分がオン状態になる。
（１）  ゲート電極Ｇから第１の主電極Ｔ１に向って正孔を多数キャリアとする電流からなるゲートトリガ電流ＩGTが流れる。
（２）これにより、第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第２のＮ型半導体領域Ｎ２と第１のＰ型半導体領域Ｐ1との間のPN接合が順バイアス状態となり、第２のＮ型半導体領域Ｎ２から第１のＰ型半導体領域Ｐ1に電子（E）が注入される。
（３）第１のＰ型半導体領域Ｐ1に注入された電子（E）の一部が第１のＮ型半導体領域Ｎ１に入り、ここに電子が蓄積される。
（４）これにより、第１のＮ型半導体領域Ｎ１と第１のＰ型半導体領域Ｐ１との間のPN接合の順バイアス状態が強められ、第１のＰ型半導体領域Ｐ１から第１のＮ型半導体領域Ｎ１に正孔（H）が流れ込む。この正孔（H）は第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２とを通って第２の主電極Ｔ２に至る。この結果、第２のＰ型半導体領域Ｐ２に電圧降下が生じ、第３のＮ型半導体領域Ｎ３と第２のＰ型半導体領域Ｐ２との間のPN接合が順バイアス状態になり、第３のＮ型半導体領域Ｎ３から電子（Ｅ）が第２のＰ型半導体領域Ｐ２に注入され、この電子（Ｅ）が第１のＮ型半導体領域Ｎ１に入り込む。これにより、第３のモードと同様に第２の主サイリスタ部分がターンオンし、第１の主電極Ｔ１と第１のＰ型半導体領域Ｐ１と第１のＮ型半導体領域Ｎ１と第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３と第２の主電極Ｔ２との経路で第２の方向の主電流I2が流れる。
【０００９】
双方向サイリスタの等価回路は、上記第１〜第４のモードの動作からわかるように、２つの逆阻止サイリスタ即ちＳＣＲを逆方向並列に接続した回路で示すことができる。一般的に双方向サイリスタは、モータの位相制御などの交流制御用スイッチとして使用される。従って、双方向サイリスタが上記のような交流回路に使用されている時に、双方向サイリスタにおける第１の方向の電流が流れる第1の主サイリスタ部分と第２の方向の電流が流れる第２の主サイリスタ部分とが交互に導通する。
【００１０】
ところで、第１又は第２の主サイリスタ部分がオン状態からオフ状態に転換しても周知の蓄積効果により、半導体基板１内にしばらくキャリアが残存し、この残存キャリアに基づいて第１又は第２の主サイリスタ部分が誤ってオン状態になる虞がある。例えば、双方向サイリスタに誘導負荷又は容量負荷が接続されている場合において、双方向サイリスタによって負荷電流をＯＮ／ＯＦＦさせると、電流と電圧との間に位相差が生じ、双方向サイリスタの第１の主サイリスタ部分を流れる第１の方向の電流が零になった時に、第１の方向と反対の第２の方向の電圧（逆方向電圧）が第１の主電極T1と第２の主電極T2との間に印加される。また、第１の主サイリスタ部分に対して伝播ノイズ、誘導ノイズ又は外来ノイズ等の第２の方向の電圧（逆方向電圧）が印加される虞もある。もし、双方向サイリスタのターンオフ直後に印加される逆方向電圧の電圧上昇率（ｄｖ／ｄｔ）が所定値よりも高いと、双方向サイリスタにゲートトリガ電流ＩGTを流してＯＮ制御していないにも拘わらず、残存キャリアがトリガとなって双方向サイリスタが誤点弧し、誤ってオン状態になることがある。この誤動作は双方向サイリスタがターンオフした時の逆方向電圧の電圧上昇率（ｄｖ／ｄｔ）が高いほど発生し易い。そこで、双方向サイリスタの誤動作に対する耐量を示すために、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが使用されている。この転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃは、双方向サイリスタのオン電流が減少し零となった直後に導通していた方向と逆方向の電圧が印加されても双方向サイリスタが誤ってオン状態に移行しない最大の電圧上昇率（ｄｖ／ｄｔ）を意味する。誤動作防止のために転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを大きくすることが要求されている。
【００１１】
転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを大きくする方法として次の３つの方法が知られている。
（ａ）半導体基板１に金等の重金属を拡散してキャリアの寿命(ライフタイム)を短くし、残存キャリアによる双方向サイリスタの誤動作を低減する方法。
（ｂ）第２のＮ型半導体領域Ｎ２の不純物濃度Ｃｎ２と第１のＰ型半導体領域Ｐ１の不純物濃度Ｃｐ１との比Ｃｎ２／Ｃｐ１、及び第３のＮ型半導体領域Ｎ３の不純物濃度Ｃｎ３と第２のＰ型半導体領域Ｐ２の不純物濃度Ｃｐ２との比Ｃｎ３／Ｃｐ２を小さくしてキャリアの注入効率を下げることによって電流増幅率を下げ、誤動作を低減する方法。
（ｃ）第１の主サイリスタ部分と第２の主サイリスタ部分とを大きく離らかして、残存キャリアに基づく誤動作を低減する方法。例えば特許文献１に、第２のＮ型半導体領域Ｎ２と第３のＮ型半導体領域Ｎ３との距離、第２のＮ型半導体領域Ｎ２と第４のＮ型半導体領域Ｎ４との距離、及び第１の主電極Ｔ１と第４のＮ型半導体領域Ｎ４との距離を互いに等しくすることが開示されている。
【００１２】
しかし、上記（ａ）及び（ｂ）の方法を使用した場合、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが改善される反面、ゲ−トトリガ電流ＩGTが大きくなる。即ち、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとはトレードオフの関係にあり、いずれか一方の特性を改善すると、他方の特性が悪化する。また、上記（ａ）及び（ｂ）の方法を使用した場合、双方向サイリスタのオン抵抗（オン電圧）の増加等の双方向サイリスタの他の電気的特性の悪化を招く。
また、上記（ｃ）の方法を使用した場合、従来と同じ定格電流を確保しょうとすると、第１及び第２の主サイリスタ部分は従来と同じサイズに形成しなければならないので、第１の主サイリスタ部分と第２の主サイリスタ部分とを大きく離らかした分だけ半導体基板のサイズ(チップサイズ)が大きくなり、双方向サイリスタの小型化及び低コスト化が阻害される。
【００１３】
ところで、上記の第１〜第４のモード（モードＩ〜IＶ）の内で第４のモード（モードIＶ）は殆ど利用されていない。従って、第１〜第３のモード（モードＩ〜III）のトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフを改善することが要求されている。また、第２及び第３のモード（モードII及びIII）は第１のモード（モードＩ）に比べてターンオンさせることが難しいので、第２及び第３のモード（モードII及びIII）におけるトリガ特性をできるだけ第１のモード（モードＩ）のトリガ特性に近づけることが要求されている。
【００１４】
転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下を伴わないでトリガ感度を向上させるために、ゲ−トトリガ電流ＩGTの内でトリガに寄与しない無効電流成分を抑制するための部分を第１の主電極Ｔ１と第４のＮ型半導体領域Ｎ４との間に設けることが特許文献２に開示されている。しかし、双方向サイリスタには、転流時以外における誤動作の防止も要求されている。転流時以外における誤動作の防止は臨界電圧上昇率（ｄｖ／ｄｔ）の改善によって達成される。臨界電圧上昇率（ｄｖ／ｄｔ）とは、双方向サイリスタがオフ状態にある時に双方向サイリスタに電圧を印加してもオン状態に移行しない最大のオフ電圧上昇率である。双方向サイリスタのオフ状態において急峻に立ち上がるノイズ等の侵入で双方向サイリスタが誤ってオン状態に移行しないためには、臨界電圧上昇率（ｄｖ／ｄｔ）が大きいほど良い。
特許文献2に開示されている双方向サイリスタは、臨界電圧上昇率（ｄｖ／ｄｔ）を改善することができる構造を有する。これを図１を参照して説明すると、特許文献2の双方向サイリスタでは、第2のＮ型半導体領域Ｎ２の中の貫通孔から第1のＰ型半導体領域Ｐ１が半導体基板１の一方の主面２に露出し、ここに第１の主電極Ｔ１が接続されている。即ち、後述する図２及び図３に示めさせている貫通孔８に相当するものが設けられている。このため、第1のＰ型半導体領域Ｐ１が第１の主電極Ｔ１に接続されている位置とゲート電極Ｇとの最短距離（図３のＬｂに相当）が貫通孔８を設けない場合に比べて短くなっている。このように第1のＰ型半導体領域Ｐ１が第１の主電極Ｔ１に接続されている位置をゲート電極Ｇに近づけると、臨界電圧上昇率（ｄｖ／ｄｔ）が向上する。しかし、第1のＰ型半導体領域Ｐ１が第１の主電極Ｔ１に接続されている位置とゲート電極Ｇとの最短距離（Ｌｂ）が短くなると、ゲート電流が増大してトリガ感度が低下する。他方、第1のＰ型半導体領域Ｐ１が第１の主電極Ｔ１に接続されている位置をゲート電極Ｇから遠ざけると、トリガ感度は向上するが臨界電圧上昇率（ｄｖ／ｄｔ）は低下し、誤動作を生じやすくなる。従って、トリガ感度と臨界電圧上昇率（ｄｖ／ｄｔ）とはトレードオフの関係にあり、両方を満足させることが困難であった。
なお、第2のモード（モードII）におけるトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフとは、第2の主サイリスタが動作するモード即ち第3又は第４のモード（モードIII又はIV）から第２のモード（モードII）へ転換する時の転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃと第2のモード（モードII）におけるトリガ感度とのトレードオフを意味する。
また、第３のモード（モードIII）におけるトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフとは、第１の主サイリスタが動作するモード即ち第１又は第２のモード（モードI又はII）から第３のモード（モードIII）へ転換する時の転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃと第３のモード（モードIII）におけるトリガ感度とのトレードオフを意味する。
【特許文献１】特開平８−９７４０７号公報
【特許文献２】特開２００５−２６２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明が解決しょうとする課題は、第２及び第３のモード（モードII及びIII）におけるトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの改善、及びトリガ感度と臨界電圧上昇率（ｄｖ／ｄｔ）とのトレードオフの改善の内の少なくとも一方が要求されていることであり、本発明の目的は、上記要求に応えることができる双方向サイリスタを提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決し、上記目的を達成するための本発明を実施形態を示す図面の参照符号を伴って説明する。但し、特許請求の範囲及びここでの参照符号は、本発明の理解を助けるためのものであって、本発明を限定するものではない。
本発明は、半導体基板（１）と、該半導体基板（１）の一方の主面（２）上に設けられた第1の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第2の主電極（Ｔ２）とを備え、
前記半導体基板（１）は、平面的に見て複数の角部を有し、且つ第1の導電型の第1の半導体領域（Ｎ１）と、前記第1の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有する第1導電型と反対の第2の導電型の第2の半導体領域（Ｐ１）と、前記第1の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有する第2の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有する第1の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有する第1の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有する第1の導電型の第６の半導体領域（Ｎ４）とを有し、
前記第４の半導体領域（Ｎ２）は、前記半導体基板（１）の一方の主面（２）上の一部に配置され、
前記第５の半導体領域（Ｎ３）は平面的に見て前記第４の半導体領域（Ｎ２）に実質的に重ならないように配置され、
前記第６の半導体領域（Ｎ４）は平面的に見て前記複数の角部から選択された１つの近傍に配置され且つ前記第４の半導体領域（Ｎ２）から離間しており、
前記ゲート電極（Ｇ）は前記第６の半導体領域（Ｎ４）と接続され、且つ前記第4の半導体領域（Ｎ２）と前記第６の半導体領域（Ｎ４）との間において前記第2の半導体領域（Ｐ１）にも接続され、
前記第1の主電極（Ｔ１）は前記第４の半導体領域（Ｎ２）と接続され且つ前記第４の半導体領域（Ｎ２）の前記ゲート電極（Ｇ）に近い部分よりも前記ゲート電極（Ｇ）から遠い部分で前記半導体基板（１）の一方の主面（２）に露出している前記第2の半導体領域（Ｐ１）にも接続された第1の部分（Ｔ１ａ）と、平面的に見て前記第５の半導体領域（Ｎ３）と重なるように前記第2の半導体領域（Ｐ１）と接続された第2の部分（Ｔ１ｂ）と、前記第６の半導体領域（Ｎ４）を基準にして前記第1の主電極（Ｔ１）の前記第１の部分（Ｔ１ａ）と反対側の領域及び前記第６の半導体領域（Ｎ４）を基準にして前記第1の主電極（Ｔ１）の前記第２の部分（Ｔ１ｂ）と反対側の領域の少なくとも一方に配置され且つ前記第2の半導体領域（Ｐ１）接続された第３の部分（Ｔ１ｃ）とを有していることを特徴とするコーナーゲート構造の双方向サイリスタに係わるものである。
【００１７】
なお、請求項２に示すように、前記第1の主電極（Ｔ１）の前記第3の部分（Ｔ１ｃ）と前記ゲート電極（Ｇ）との間における前記第６の半導体領域（Ｎ４）の下に形成された前記第2の半導体領域（Ｐ１）を通る電流通路の抵抗値が、前記第1の部分（Ｔ１ａ）と前記ゲート電極（Ｇ）との間における前記第４の半導体領域（Ｎ２）の下に形成された前記第2の半導体領域（Ｐ１）を通る電流通路の抵抗値、及び前記第２の部分（Ｔ１ｂ）と前記ゲート電極（Ｇ）との間における前記第６の半導体領域（Ｎ４）の下に形成された前記第2の半導体領域（Ｐ１）を通る電流通路の抵抗値よりも小さく設定されていることが望ましい。
また、請求項３に示すように、平面的に見て前記第1の主電極（Ｔ１）の前記第3の部分（Ｔ１ｃ）は前記第５の半導体領域（Ｎ３）の内側に配置されていることが望ましい。
また、請求項４に示すように、双方向サイリスタは、半導体基板（１）と、前記半導体基板（１）の一方の主面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の主面（３）に設けられた第２の主電極（Ｔ２）とを備え、前記半導体基板（１）は、第１の導電型の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の主面側に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型と反対の第２の導電型の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の主面側に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第２の導電型の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の主面（３）に露出する部分を有している第１の導電型の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の主面（２）に露出する部分を有している第１の導電型の第６の半導体領域（Ｎ４）とを有し、前記半導体基板（１）は、平面的に見て、第１の辺（４）と該第１の辺（４）に対して交わる第２の辺（５）と前記第１の辺（４）に対向している第３の辺（６）と前記第２の辺（５）に対向している第４の辺（７）を有する４角形に形成され、且つ前記第１の辺（４）と前記第２の辺（５）とが交わる第１の角（１３ａ）と前記第３の辺（６）と前記第４の辺（７）とが交わる第２の角（１４ａ）とを結ぶ仮想対角線（１５）を有し、前記第２の半導体領域（Ｐ１）は前記ゲート電極Ｇから前記第４の半導体領域（Ｎ２）の少なくとも一部よりも離間した位置で前記半導体基板（１）の一方の主面（２）に露出し且つ前記第１の主電極Ｔ１に接続されている部分を有し、前記第４の半導体領域（Ｎ２）の全部又は大部分は、平面的に見て、前記半導体基板（１）の前記第１の角（１３ａ）と前記仮想対角線（１５）の中心（Ｃ１）とを結ぶ第１の仮想直線（Ｄ１）と、前記仮想対角線（１５）の中心（Ｃ１）と前記第４の辺（７）の中心（C２）とを結ぶ第２の仮想直線（Ｄ２）と、前記第１の辺（４）と、前記第４の辺（７）の半分とで囲まれた第１の台形領域内に配置され、前記第５の半導体領域（Ｎ３）は互いに連続している主部分（Ｎ３ａ）と補助部分（Ｎ３ｂ）とを有し、前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）の全部又は大部分は、平面的に見て、前記第１の仮想直線（Ｄ１）と、前記仮想対角線（１５）の中心（Ｃ１）と前記第３の辺（６）の中心（C３）とを結ぶ第３の仮想直線（Ｄ３）と、前記第２の辺（５）と、前記第３の辺（６）の半分とで囲まれた第２の台形領域内に配置され、前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）の全部又は大部分は、前記第２の仮想直線（Ｄ２）と前記第３の仮想直線（Ｄ３）と前記第３の辺（６）の別の半分と前記第４の辺（７）の別の半分とで囲まれた４角形領域内に配置さ���、前記第６の半導体領域（Ｎ４）の全部又は大部分は、平面的に見て、前記４角形領域内に配置され且つ前記第５の半導体領域（Ｎ３）の前記補助部分（Ｎ３ｂ）に重なっており、前記第１の主電極（Ｔ１）は前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、前記第２の主電極（Ｔ２）は前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、前記ゲート電極（Ｇ）は前記第６の半導体領域（Ｎ４）に接続され且つ前記第４の半導体領域（Ｎ２）と前記第６の半導体領域（Ｎ４）との間において前記第２の半導体領域（Ｐ１）にも接続され、前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）に接続されている部分から前記第１の台形領域内において前記第１の主電極（Ｔ１）が前記第２の半導体領域（Ｐ１）に接続されている部分までの最短距離（Ｌｂ）は、前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）に接続されている部分から前記第４の半導体領域（Ｎ２）までの最短距離（Ｌｄ）よりも長く設定されている双方向サイリスタにおいて、前記第１の主電極（Ｔ１）は、互いに電気的に接続されている第１の部分（Ｔ１ａ）と第２の部分（Ｔ１ｂ）と第３の部分（Ｔ１ｃ）とを有し、前記第１の部分（Ｔ１ａ）は、前記第４の半導体領域（Ｎ２）及び前記第２の半導体領域（Ｐ１）の露出部分の一部の上に配置され、且つ前記第４の半導体領域（Ｎ２）及び前記第２の半導体領域（Ｐ１）に接続され、前記第２の部分（Ｔ１ｂ）は、前記半導体基板（１）の一方の主面（２）における前記第５の半導体領域（Ｎ３）の前記主部分（Ｎ３ａ）に対向する部分の上に配置され、且つ前記第２の半導体領域（Ｐ１）に接続され、前記第３の部分（Ｔ１ｃ）は、平面的に見て、前記第６の半導体領域（Ｎ４）と前記半導体基板（１）の前記第３の辺（６）との間と前記第６の半導体領域（Ｎ４）と前記半導体基板（１）の前記第４の辺（７）との間との内の少なくとも一方に配置され且つ前記第２の半導体領域（Ｐ１）に接続され、前記第３の部分（Ｔ１ｃ）と前記ゲート電極（Ｇ）との間における前記第２の半導体領域（Ｐ１）を通る電流通路の抵抗値が、前記第１の部分（Ｔ１ａ）と前記ゲート電極（Ｇ）との間における前記第２の半導体領域（Ｐ１）を通る電流通路の抵抗値及び前記第２の部分（Ｔ１ｂ）と前記ゲート電極（Ｇ）との間における前記第２の半導体領域（Ｐ１）を通る電流通路の抵抗値よりも小さく設定されていることが望ましい。
また、請求項５に示すように、前記第１の電極（Ｔ１）は全体としてコ字状に形成され、前記第１の電極（Ｔ１）の前記第１、第２及び第３の部分（Ｔ１ａ、Ｔ１ｂ，Ｔ１ｃ）は一体に形成されていることが望ましい。
また、請求項６に示すように、前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）に接続されている部分と前記第１の電極（Ｔ１）の前記第３の部分（Ｔ１ｃ）との間の最短距離（Ｌａ）は、前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）に接続されている部分と前記第１の電極（Ｔ１）の前記第１の部分（Ｔ１ａ）が前記第２の半導体領域（Ｐ１）に接続されている部分との間の最短距離（Ｌｂ）、及び前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）に接続されている部分と前記第１の電極（Ｔ１）の前記第２の部分（Ｔ１ｂ）が前記第２の半導体領域（Ｐ１）に接続されている部分との間の最短距離（Ｌｃ）よりも短いことが望ましい。
また、請求項７に示すように、前記第６の半導体領域（Ｎ４）が、前記第１の半導体領域（Ｎ１）に対して第１の間隔（Ｗ１）を有している第１の部分（Ｎ４ａ）と、前記第１の半導体領域（Ｎ１）に対して前記第１の間隔（Ｗ１）よりも小さい第２の間隔（Ｗ２）を有している第２の部分（Ｎ４ｂ）とを備え、平面的に見て、前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ２）が前記第６の半導体領域（Ｎ４）の前記第１の部分（Ｎ４ａ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ１）よりも大きく決定されていることが望ましい。
また、請求項８に示すように、前記第５の半導体領域（Ｎ３）が、前記第１の半導体領域（Ｎ１）に対して第３の間隔（Ｗ３）を有している第１の部分（Ｎ３ｂ´）と、前記第１の半導体領域（Ｎ１）に対して第３の間隔（Ｗ３）よりも小さい第４の間隔（Ｗ４）を有し且つ前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ）に対向するように配置されている第２の部分（Ｎ３ｃ）とを備え、平面的に見て、前記第５の半導体領域（Ｎ３）の前記第２の部分（Ｎ３ｃ）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ４）が前記第５の半導体領域（Ｎ３）の前記第１の部分（Ｎ３ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ３）よりも大きく決定されていることが望ましい。
また、請求項９に示すように、前記第６の半導体領域（Ｎ４）が、第１の不純物濃度を有している第１の部分（Ｎ４ａ´）と、前記第１の不純物濃度よりも高い第２の不純物濃度を有している第２の部分（Ｎ４ｂ´）とを備え、平面的に見て、前記第６の半導体領域（Ｎ４）の前記第２の部分（Ｎ４ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ２）が前記第６の半導体領域（Ｎ４）の前記第１の部分（Ｎ４ａ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ１）よりも大きく決定されていることが望ましい。
また、請求項１０に示すように、前記第５の半導体領域（Ｎ３）が、第１の不純物濃度を有している第１の部分（Ｎ３ｂ´）と、前記第１の不純物濃度よりも高い第２の不純物濃度を有している第２の部分（Ｎ３ｃ´）とを備え、平面的に見て、前記第５の半導体領域（Ｎ３）の前記第２の部分（Ｎ３ｃ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ４）が前記第５の半導体領域（Ｎ３）の前記第１の部分（Ｎ３ｂ´）と前記第４の半導体領域（Ｎ２）との間の最短距離（Ｌ３）よりも大きく決定されていることが望ましい。
【発明の効果】
【００１８】
本発明に従うコーナーゲート構造の双方向サイリスタの第１の主電極（Ｔ１）は、新規な第３の部分（Ｔ１ｃ）を有している。この第３の部分（Ｔ１ｃ）は、平面的に見て、前記第６の半導体領域（Ｎ４）を基準にして第１の主電極（Ｔ１）の第１の部分（Ｔ１ａ）と反対側及び前記第６の半導体領域（Ｎ４）を基準にして第１の主電極（Ｔ１）の第２の部分（Ｔ１ｂ）と反対側の少なくとも一方に配置され、且つ第２の半導体領域（Ｐ１）に接続されている。第２及び第３のモード（モードII及びIII）において、前記第１の主電極（Ｔ１）の前記第３の部分（Ｔ１ｃ）と前記ゲート電極（Ｇ）との間における前記第６の半導体領域（Ｎ４）の下の前記第２の半導体領域（Ｐ１）を通る電流通路は補助サイリスタのターンオンに寄与する。即ち、第２及び第３のモード（モードII及びIII）において、前記第６の半導体領域（Ｎ４）の下の前記第２の半導体領域（Ｐ１）における電圧降下が所定値よりも大きくなると前記第６の半導体領域（Ｎ４）と前記第２の半導体領域（Ｐ１）との間のＰＮ接合が順バイアス状態になり、前記第６の半導体領域（Ｎ４）から前記第２の半導体領域（Ｐ１）に少数キャリアの注入が開始し、補助サイリスタがオンになり、続いて第１又は第２の主サイリスタがオンになる。これにより、第２及び第３のモード（モードII及びIII）において、トリガ感度を第１及び第２の主サイリスタ部分の構造に実質的に無関係に設定できる。即ち、第２及び第３のモード（モードII及びIII）におけるトリガ感度を高めても第１及び第２の主サイリスタ部分の特性、例えば転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）が劣化しない。これは、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び／又は臨界電圧上昇率（ｄｖ／ｄｔ）とトリガ感度とのトレードオフが改善されたことを意味する。
なお、第１及び第４のモード（モードI及びIＶ）においては、前記第３の部分（Ｔ１ｃ）と前記ゲート電極（Ｇ）との間における前記第２の半導体領域（Ｐ１）を通る電流は無効電流となり、トリガ感度を低下させる。しかし、第１のモード（モードI）は第２及び第３のモード（モードII及びIII）に比べてターンオンし易いので、トリガ感度が低下してもターンオン不可能にならない。また、第４のモード（モードIＶ）は殆ど使用されない。従って、第１及び第４のモード（モードI及びIＶ）においてトリガ感度が低下する不利益よりも、第２及び第３のモード（モードII及びIII）における転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び／又は臨界電圧上昇率（ｄｖ／ｄｔ）とトリガ感度とのトレードオフの改善の利益の方が大きい。要するに、本発明によれば使用される複数のトリガモードにおけるトリガ特性（トリガ感度）のバランスが良い双方向サイリスタを提供することができる。
【発明を実施するための最良の形態】
【００１９】
次に、図２〜図１６を参照して本発明の実施形態を説明する。
【実施例１】
【００２０】
図２〜図５に示す本発明の実施例１に従うコーナーゲート構造の双方向サイリスタは、第１の主電極Ｔ１に第３の部分Ｔ１ｃを設け、この他は図１の従来の双方向サイリスタと同様に形成したものである。従って、図２〜図５において図１と共通する部分には同一の参照符号が付されている。
【００２１】
図２〜図５の実施例１に従う双方向サイリスタは、図１の従来の双方向サイリスタと同様に例えばシリコンから成る半導体基板１と、第１及び第２の主電極Ｔ1，Ｔ2と、ゲ−ト電極Ｇと、半導体基板１の一方の主面２上の第１の主電極Ｔ1とゲ−ト電極Ｇとの間に配置された絶縁層（図示せず）とを備えている。
【００２２】
半導体基板１は、第１、第２、第３及び第４のＮ型半導体領域Ｎ1，Ｎ2，Ｎ3，Ｎ4と、第１及び第２のＰ型半導体領域Ｐ1，Ｐ2とから成る。本願の請求項における第１〜第６の半導体領域と図２〜図５の実施例１の第１、第２、第３及び第４のＮ型半導体領域Ｎ1，Ｎ2，Ｎ3，Ｎ4並びに第１及び第２のＰ型半導体領域Ｐ1，Ｐ2との対応関係は次の通りである。第１の半導体領域は第１のＮ型半導体領域Ｎ１、第２の半導体領域は第１のＰ型半導体領域Ｐ１、第３の半導体領域は第２のＰ型半導体領域Ｐ２、第４の半導体領域は第２のＮ型半導体領域Ｎ２、第５の半導体領域は第３のＮ型半導体領域Ｎ３、第６の半導体領域は第４のＮ型半導体領域Ｎ４に対応している。
【００２３】
半導体基板１は、その一方の主面２に対して垂直な方向から見て、即ち平面的に見て、４角形に形成され、平坦な一方の主面２とこれに平行な他方の主面３とを有する。図２の半導体基板１の一方の主面２は、互いに等しい長さの第１、第２、第３及び第４の辺４，５，６，７を有する正４角形に形成されているが、これを長方形に変形することもできる。また、４角形の半導体基板１の角部に面取りを施すこと、即ち丸みを付けることができる。
【００２４】
第１のＮ型半導体領域Ｎ1は、Ｎ型ベース領域と呼ぶこともできる領域であって、半導体基板１の厚み方向の中央に配置されている。
【００２５】
第１のＰ型半導体領域Ｐ1は、第１のＰ型ベース領域と呼ぶこともできる領域であって、半導体基板１の一方の主面２と第１のＮ型半導体領域Ｎ1との間に配置され且つ第１のＮ型半導体領域Ｎ1に隣接し且つその一部が一方の主面２に露出している。第１のＰ型半導体領域Ｐ1と第１のＮ型半導体領域Ｎ1との間のＰＮ接合は一方の主面２に平行に伸びている。
【００２６】
第２のＰ型半導体領域Ｐ2は、第２のＰ型ベース領域と呼ぶこともできる領域であって、第１のＮ形型半導体領域Ｎ1に隣接配置され且つその一部が他方の主面３に露出している。第２のＰ型半導体領域Ｐ２と第１のＮ型半導体領域Ｎ1との間のＰＮ接合は他方の主面３に平行に伸びている。
【００２７】
第２のＮ型半導体領域Ｎ2は、第１の主サイリスタのための第１のN型主エミッタ領域と呼ぶこともできる領域であって、第１のＰ型半導体領域Ｐ1の中にＮ型不純物を選択的に拡散することによって形成した領域であり、第１のＰ型半導体領域Ｐ1に隣接し且つ一方の主面２に露出している。この第２のＮ型半導体領域Ｎ2は短絡エミッタ構造のための複数の貫通孔８を有し、この貫通孔８の中に第１のＰ型半導体領域Ｐ1が配置されている。従って、第１のＰ型半導体領域Ｐ1は貫通孔８を介して半導体基板１の一方の主面２に露出している。貫通孔８の中の第１のＰ型半導体領域Ｐ1は第１の主電極T1に接続されているので、第１の主電極T1とゲート電極Gとの間に流れるゲートトリガ電流の通路として機能する。図５から最も明らかなように、第２のＮ型半導体領域Ｎ2の外形は、平面的に見て、互いに平行な第１及び第２の辺９，１０と、この第１及び第２の辺９，１０に対して直角に配置された第３の辺１１と、この第３の辺１１に対して傾斜して対向している第４の辺１２とを有する台形である。台形の第２のＮ型半導体領域Ｎ2は半導体基板１の一方の主面２の互い対向する第１及び第２の角１３a，１４aを結ぶ鎖線で示す仮想対角線１５の一方の側、即ち半導体基板１の第１及び第４の辺４，７と仮想対角線１５で囲まれる三角形（半導体基板１の対角線１５の上側）の中に配置されている。また、台形の第２のＮ型半導体領域Ｎ2の第１の辺９は半導体基板１の第１の辺４に平行に配置され且つ第２の辺１０よりも半導体基板１の第１の辺４の近くに配置されている。台形の第２のＮ型半導体領域Ｎ2の第３の辺１１は半導体基板１の第４の辺７に平行に配置され且つ第４の辺１２よりも半導体基板１の第４の辺７の近くに配置されている。更に詳細には、平面的に見て、半導体基板１の第１の角１３ａと仮想対角線１５の中心Ｃ１とを結ぶ第１の仮想直線Ｄ１と、仮想対角線１５の中心Ｃ１と半導体基板１の第４の辺７の中心Ｃ２とを結ぶ第２の仮想直線Ｄ２と、半導体基板１の第１の辺（４）と、半導体基板１の第４の辺７の半分（角１３ｂと中心Ｃ２とを結ぶ線分）とで囲まれた第１の台形領域内に、第２のＮ型半導体領域Ｎ2の大部分が配置されている。なお、図５では辺１０を含む第２のＮ型半導体領域Ｎ2の一部が第１の台形領域内からはみ出しているが、第１の台形領域内に第２のＮ型半導体領域Ｎ2の全部を配置することもできる。また、辺１２を含む第２のＮ型半導体領域Ｎ2の一部を第１の台形領域内からはみ出させることもできる。
【００２８】
第３のＮ型半導体領域Ｎ3は、第２の主サイリスタのための第２のN型主エミッタ領域と呼ぶこともできる領域であって、第２のＰ型半導体領域Ｐ2の中にＮ型不純物を選択的に拡散することによって形成した領域であって、第２のＰ型半導体領域Ｐ2に隣接し且つ他方の主面３に露出している。この第３のＮ型半導体領域Ｎ3は図５から明らかなように平面的に見て、第１、第２、第３、第４及び第５の辺１６，１７，１８，１９，２０を有し、主サイリスタ動作に寄与する台形の主部分Ｎ３ａと補助サイリスタ動作（ゲートトリガ動作）に寄与する４角形の補助部分Ｎ３ｂとの組み合わせから成る。更に詳細には、平面的に見て、第１の仮想直線Ｄ１と、仮想対角線１５の中心Ｃ１と半導体基板１の第３の辺６の中心Ｃ３とを結ぶ第３の仮想直線Ｄ３と、半導体基板１の第２の辺５と、半導体基板１の第３の辺６の右半分（角１４ｂと中心Ｃ３とを結ぶ線分）とで囲まれた第２の台形領域内に、第３のＮ型半導体領域Ｎ3の主部分Ｎ３ａの大部分が配置されている。図５では第３のＮ型半導体領域Ｎ3の主部分N3aの一部が前記第２の台形領域からはみ出しているが、第３のＮ型半導体領域Ｎ3の主部分N3aの全部を前記第２の台形領域内に配置することもできる。第３のＮ型半導体領域Ｎ3の前記補助部分Ｎ３ｂは、第２の仮想直線Ｄ２と第３の仮想直線Ｄ３と半導体基板１の第３の辺６の左半分（角１４ａと中心Ｃ３とを結ぶ線分）と半導体基板１の第４の辺７の下半分（角１４ａと中心Ｃ２とを結ぶ線分）とで囲まれた４角形領域内即ち第２の角１４ａを含む１つ角領域内に配置されている。なお、補助部分Ｎ３ｂの全部を上記４角形領域に配置しないで、その一部を上記４角形領域からはみ出させることもできる。第３のＮ型半導体領域Ｎ3の第１の辺１６は半導体基板１の第2の辺５に平行に配置され且つ第４の辺１９よりも半導体基板１の第２の辺５の近くに配置されている。第３のＮ型半導体領域Ｎ3の第２の辺１７は半導体基板１の第３の辺６に平行に配置され且つ第５の辺２０よりも半導体基板１の第３の辺６の近くに配置されている。第３のＮ型半導体領域Ｎ3の第３の辺１８は半導体基板１の仮想対角線１５に平行に配置されている。第３のＮ型半導体領域Ｎ3の第４の辺１９は半導体基板１の第４の辺７に平行に配置されている。第３のＮ型半導体領域Ｎ3の第５の辺２０は第２のＮ型半導体領域Ｎ2の第２の辺１０に平行に配置されている。また、第３のＮ型半導体領域Ｎ3の四角形の補助部分Ｎ3ｂは、平面的に見て、第４のＮ型半導体領域Ｎ４の全部を囲むように形成されている。ただし、平面的に見て、第４のＮ型半導体領域Ｎ４の一部を第３のＮ型半導体領域Ｎ3の四角形の補助部分Ｎ3ｂからはみ出させることもできる。
【００２９】
第４のＮ型半導体領域Ｎ４は、補助サイリスタのためのN型補助エミッタ領域又はゲート領域と呼ぶこともできる領域であって、第２のＮ型半導体領域Ｎ2と同様に第１のＰ型半導体領域Ｐ1に隣接し且つ一方の主面２に露出している。この第４のＮ型半導体領域Ｎ４は第１のＰ型半導体領域Ｐ1の中にＮ型不純物を選択的に拡散することによって形成されている。コーナーゲート構造の双方向サイリスタとするために第４のＮ型半導体領域Ｎ４は半導体基板１の角１４ａの近傍に配置され、且つ第２及び第３のＮ型半導体領域Ｎ２，Ｎ３よりも小さい面積を有している。図５から明らかなように平面的に見て、第４のＮ型半導体領域Ｎ４は、第２の仮想直線Ｄ２と第３の仮想直線Ｄ３と半導体基板１の第３の辺６の左半分（角１４ａと中心Ｃ３とを結ぶ線分）と半導体基板１の第４の辺７の下半分（角１４ａと中心Ｃ２とを結ぶ線分）とで囲まれた４角形領域内に配置され且つ第３のＮ形型半導体領域Ｎ3の四角形の補助部分Ｎ3ｂの内側に配置され且つ第１、第２、第３、第４、第５及び第６の辺２１，２２，２３，２４，２５，２６を有する。なお、第４のＮ型半導体領域Ｎ４の第１の辺２１は半導体基板１の第2の辺５に平行に配置され、且つ第３及び第５の辺２３，２５よりも半導体基板１の第２の辺５に近い。第４のＮ型半導体領域Ｎ４の第２の辺２２は半導体基板１の第３の辺６に平行に配置され且つ第４及び第６の辺２４，２６よりも半導体基板１の第３の辺６の近くに配置されている。第４のＮ型半導体領域Ｎ４の第３の辺２３は第１の辺２１の下側一部に平行に配置されている。第４のＮ型半導体領域Ｎ４の第４の辺２４は第２の辺２２の左側一部に平行に配置されている。第４のＮ型半導体領域Ｎ４の第５の辺２５は第１の辺２１の上側一部に平行に配置されている。第４のＮ型半導体領域Ｎ４の第６の辺２６は第２の辺２２の右側一部に平行に配置されている。
【００３０】
図２〜図５から明らかなように平面的に見て第２及び第３のＮ型半導体領域Ｎ2、Ｎ3は互いに重ならないように配置されている。これにより、第２のＮ型半導体領域Ｎ2と第１のＰ型半導体領域Ｐ1と第１のＮ型半導体領域Ｎ1と第２のＰ型半導体領域Ｐ2とによって第１の極性を有する第１の主サイリスタ部分が構成され、第３のＮ型半導体領域Ｎ3の主部分Ｎ3ａと第２のＰ型半導体領域Ｐ2と第１のＮ型半導体領域Ｎ1と第１のＰ型半導体領域Ｐ1とによって第２の極性を有する第２の主サイリスタ部分が構成されている。また、第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ1と第１のＮ型半導体領域Ｎ1と第２のＰ型半導体領域Ｐ2と第３のＮ型半導体領域Ｎ3の補助部分Ｎ3ｂとによって補助サイリスタ部分即ちゲート機構部分が構成されている。
【００３１】
金属から成る第１の主電極Ｔ1は、図２に示すように、第１の主サイリスタ部分を構成する台形状の第２のＮ型半導体領域Ｎ2にほぼ対応する台形状の第１の部分Ｔ1ａと、第２の主サイリスタ部分を構成する第３のＮ型半導体領域Ｎ3の主部分Ｎ3ａにほぼ対応する台形状の第２の部分Ｔ1ｂと、本発明に従って追加された帯状の第３の部分Ｔ1ｃとを有する。帯状の第３の部分Ｔ1ｃを除いた第１及び第２の部分Ｔ1ａ、Ｔ1ｂの組み合わせは、第１、第２、第３、第４、第５及び第６の辺３１，３２，３３，３４，３５，３６を有して全体として逆Ｌ字状パターンに形成されている。帯状の第３の部分Ｔ1ｃは第２の部分Ｔ1ｂから左方向に突出し且つ第１の部分Ｔ1ａに対向しているので、第１の主電極Ｔ1は、全体としてコ字状に形成されている。次に、第１の主電極Ｔ1の第１、第２及び第３の部分Ｔ1ａ、Ｔ1ｂ、Ｔ1ｃを詳しく説明する。
【００３２】
第１の主電極Ｔ1の第１の部分Ｔ1ａは、図２において第１の主電極Ｔ1の第１、第５及び第６の辺３１，３５，３６と仮想対角線１５とで囲まれた台形状部分であって、第２のN型半導体領域Ｎ２及び第１のP型半導体領域Ｐ１の一部の上に配置され、且つ第２のN型半導体領域Ｎ２及び第１のP型半導体領域Ｐ１に接続されている。更に詳しくは、第１の主電極Ｔ1の第１の部分Ｔ1ａの大部分は、平面的に見て、図５に示す半導体基板１の第１の角１３ａと仮想対角線１５の中心Ｃ１とを結ぶ第１の仮想直線Ｄ１と、仮想対角線１５の中心Ｃ１と第４の辺７の中心C2とを結ぶ第２の仮想直線Ｄ２と、半導体基板１の第１の辺４と、半導体基板１の第４の辺７の上半分（角１３ｂと中心Ｃ２とを結ぶ線分）とで囲まれた第１の台形領域内に配置されている。第１の主電極Ｔ1の第１の部分Ｔ1ａの一部は第２の仮想直線Ｄ２から下方にはみ出しているが、第１の部分Ｔ1ａの全部を上記第１の台形領域内に配置することもできる。図２から明らかなように、第１の主電極Ｔ1の第１の辺３１は第２のＮ型半導体領域Ｎ２の第１の辺９に平行に配置され、第２の辺３２は第３のＮ型半導体領域Ｎ３の第１の辺１６に平行に配置され、第３の辺３３は第３のＮ型半導体領域Ｎ３の第２の辺１７に平行に配置され、第４の辺３４は第４のＮ型半導体領域Ｎ４の右側に配置され且つ第１の主電極Ｔ1の第２の辺３２に平行に配置され、第５の辺３５は第２のＮ型半導体領域Ｎ２の第２の辺１０よりも上側に配置され且つ第２の辺１０に平行に配置され、第６の辺３６は第２のＮ型半導体領域Ｎ２の第４の辺１１よりも右側に配置され且つ第４の辺１１に平行に配置されている。なお、第１の主電極Ｔ1の第１の部分Ｔ1ａは、半導体基板１の一方の表面２において第２のＮ型半導体領域Ｎ2に接続されていると共に、第２のＮ型半導体領域Ｎ2の貫通孔８を介して半導体基板１の一方の表面２に露出している第１のＰ型半導体領域Ｐ1にも接続されている。従って、図３から明らかなように、第２のＮ型半導体領域Ｎ2の貫通孔８を介して半導体基板１の一方の表面２に露出している第１のＰ型半導体領域Ｐ1に接続されている第１の主電極Ｔ1の第１の部分Ｔ1ａとゲート電極Ｇとの間に第２のＮ型半導体領域Ｎ２の一部が配置され、第１の主電極Ｔ1の第１の部分Ｔ1ａとゲート電極Ｇとの間を流れるゲートトリガ電流は貫通孔８の中及び第２のＮ型半導体領域Ｎ２の下の第１のＰ型半導体領域Ｐ1を通って流れる。
なお、平面的に見て、第１の主電極Ｔ1の第１の部分Ｔ1ａと第２の部分Ｔ1ｂとの境界（対角線１５を含む部分）のゲート電極Ｇよりの部分に切り欠き部（溝）を設け、第１の主電極Ｔ1の第１の部分Ｔ1ａが第１のＰ型半導体領域Ｐ1に接続される部分を制限することができる。これにより、貫通孔８を通るゲートトリガ電流を大きくすることができる。
【００３３】
第１の主電極Ｔ1の台形状の第２の部分Ｔ1ｂは、第３のＮ型半導体領域Ｎ3の主部分Ｎ３ａに対向するように半導体基板１の一方の主面２上に配置され、且つ第１のＰ型半導体領域Ｐ1に接続されている。更に詳しくは、平面的に見て、第１の主電極Ｔ1の台形状の第２の部分Ｔ1ｂの大部分は、図５に示す仮想対角線１５の上半分に相当する第１の仮想直線Ｄ１と第３の仮想直線Ｄ３と半導体基板１の第２の辺５と半導体基板１の第３の辺６の右半分（角１４ｂと中心Ｃ３とを結ぶ線分）とで囲まれた第２の台形領域内に配置されている。図５では第２の部分Ｔ1ｂの一部が上記第２の台形領域からはみ出しているが、第２の部分Ｔ1ｂの全部を第２の台形領域内に配置することもできる。
【００３４】
本発明に従う第１の主電極Ｔ1の第３の部分Ｔ１ｃは、第１の主電極Ｔ1のＴ1ｂの第４の辺３４から左方向に突出し、平面的に見て第４のＮ型半導体領域Ｎ４と半導体基板１の第３の辺６との間に配置され且つ第１のＰ型半導体領域Ｐ1に接続されている。帯状パターンを有する第３の部分Ｔ１ｃは、第２及び第３のモードにおいてトリガに寄与する電流を流すことが可能な電流容量を有する。この第３の部分Ｔ１ｃは第１の部分Ｔ１ａ及び第２の部分Ｔ１ｂと一体的に形成されている。
【００３５】
金属から成る第２の主電極Ｔ２は、第１の主電極Ｔ１及びゲート電極Ｇの全体に対向するように半導体基板１の他方の主面３の全体又はほぼ全体に配置され且つ第２のＰ型半導体領域Ｐ２と第３のＮ型半導体領域Ｎ３との両方に接続されている。
【００３６】
金属から成るゲート電極Ｇは、平面的に見て、図２に示すように第１、第２、第３及び第４の辺４１，４２，４３，４４を有する四角形に形成され、半導体基板１の一方の主面２において第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ１との両方に接続されている。更に詳しくは、ゲート電極Ｇの第１の辺４１は第４のＮ型半導体領域Ｎ４の第１の辺２１に平行に配置され、第２の辺４２は第４のＮ型半導体領域Ｎ４の第２の辺２２に平行に配置され、第３の辺４３は第４のＮ型半導体領域Ｎ４の第３の辺２３に平行に配置され、第４の辺４４は第４のＮ型半導体領域Ｎ４の第４及び第６の辺２４，２６に平行に配置されている。平面的に見て、ゲート電極Ｇの大部分が第４のＮ型半導体領域Ｎ４の内側に配置され、ゲート電極Ｇの左上の角部のみが第４のＮ型半導体領域Ｎ４からはみ出して第１のＰ型半導体領域Ｐ１に接続されている。即ち、ゲート電極Ｇの第３の辺４３の上側の一部及び第４の辺４４の左側の一部が第４のＮ型半導体領域Ｎ４からはみ出している。なお、ゲート電極Ｇと第２のＮ型半導体領域Ｎ２との間の最短距離Ｌｄは、ゲート電極Ｇが第１のＰ型半導体領域Ｐ１に接続されている部分から第１の主電極Ｔ１の第１の部分Ｔ１ａが貫通孔８を介して露出している第１のＰ型半導体領域Ｐ１に接続されている部分までの最短距離Ｌｂよりも短い。
【００３７】
図３及び図５に示すように、ゲート電極Ｇが第１のＰ型半導体領域Ｐ１に接続されている部分と第１の電極Ｔ１の第３の部分Ｔ１ｃとの間の最短距離Ｌａは、ゲート電極Ｇが第１のＰ型半導体領域Ｐ１に接続されている部分と第１の電極Ｔ１の第１の部分Ｔ１ａが貫通孔８を介して露出している第１のＰ型半導体領域Ｐ１に接続されている部分との間の最短距離Ｌｂ、及びゲート電極Ｇが第１のＰ型半導体領域Ｐ１に接続されている部分と第１の電極Ｔ１の第２の部分Ｔ１ｂが第１のＰ型半導体領域Ｐ１に接続されている部分との間の最短距離Ｌｃよりも短い。また、第３の部分Ｔ１ｃとゲート電極Ｇとの間における第１のＰ型半導体領域Ｐ１を通る電流通路の抵抗値Ｒａが、第１の部分Ｔ１ａとゲート電極Ｇとの間における第１のＰ型半導体領域Ｐ１を通る電流通路の抵抗値Ｒｂ及び第２の部分Ｔ１ｂとゲート電極Ｇとの間における第１のＰ型半導体領域Ｐ１を通る電流通路の抵抗値Ｒｃよりも小さく設定されている。また、第３の部分Ｔ１ｃとゲート電極Ｇとの間の電流通路における第4のＮ型半導体領域Ｎ４直下のＰ型半導体領域Ｐ１の抵抗値が、第１の部分Ｔ１ａとゲート電極Ｇとの間の電流通路における第２のＮ型半導体領域Ｎ２直下のＰ型半導体領域Ｐ１の抵抗値、及び第２の部分Ｔ１ｂとゲート電極Ｇとの間の電流通路における第4のＮ型半導体領域Ｎ４直下のP型半導体領域Ｐ１の抵抗値よりも小さく設定されている。
【００３８】
次に図２〜図５の実施例１の双方向サイリスタの動作を説明する。実施例１の双方向サイリスタの第１〜第４のモード（モードI〜IV）の基本的動作は、図１の従来の双方向サイリスタ及び前記特許文献１、２等で公知の双方向サイリスタと同一である。従って、実施例１の双方向サイリスタの第１〜第４のモード（モードI〜IV）の基本的動作の説明を省略する。また、実施例１の双方向サイリスタの動作説明において必要に応じて図１を参照する。また、以下の動作説明において、各半導体領域及び電極を図面の参照符号のみで示すこともある。
【００３９】
実施例１の双方向サイリスタは、既述のように、第３の部分Ｔ１ｃとゲート電極Ｇとの間における第１のＰ型半導体領域Ｐ１を通る電流通路の抵抗値Ｒａが、第１の部分Ｔ１ａとゲート電極Ｇとの間における第１のＰ型半導体領域Ｐ１を通る電流通路の抵抗値Ｒｂ及び第２の部分Ｔ１ｂとゲート電極Ｇとの間における第１のＰ型半導体領域Ｐ１を通る電流通路の抵抗値Ｒｃよりも小さく設定され、更に、第３の部分Ｔ１ｃとゲート電極Ｇとの間の電流通路における第4のＮ型半導体領域Ｎ４直下のＰ型半導体領域Ｐ１の抵抗値が、第１の部分Ｔ１ａとゲート電極Ｇとの間の電流通路における第２のＮ型半導体領域Ｎ２直下のＰ型半導体領域Ｐ１の抵抗値、及び第２の部分Ｔ１ｂとゲート電極Ｇとの間の電流通路における第4のＮ型半導体領域Ｎ４直下のP型半導体領域Ｐ１の抵抗値よりも小さく設定されている。このため、第２及び第３のモード（モードII, III）において次に述べる特別な効果を発揮する。
第２及び第３のモードにおいてゲート電極Ｇと第１の電極Ｔ１との間にゲート信号を印加すると、第１の電極Ｔ１の第３の部分Ｔ１ｃとゲート電極Ｇとの間に第１の部分Ｔ１ａとゲート電極Ｇとの間の電流ＩT1a及び第２の部分Ｔ１ｂとゲート電極Ｇとの間の電流ＩT1bよりも大きい電流ＩT1cが流れる。よって、第３の部分Ｔ１ｃとゲート電極Ｇとの間の電流ＩT1cによって、まず補助サイリスタがオンする。即ち、図３に示すように第３の部分Ｔ１ｃとゲート電極Ｇとの間の電流ＩT1cが第４のＮ型半導体領域Ｎ４の下の第１のＰ型半導体領域Ｐ１を通って流れると、第４のＮ型半導体領域Ｎ４の下の第１のＰ型半導体領域Ｐ１に電圧降下が生じ、第４のＮ型半導体領域Ｎ４の下の第１のＰ型半導体領域Ｐ１の第３の部分Ｔ１ｃに近い部分の電位が第４のＮ型半導体領域Ｎ４の下の第１のＰ型半導体領域Ｐ１の抵抗成分に基づく電圧降下によってゲート電極Ｇ及び第４のＮ型半導体領域Ｎ４の電位よりも高くなり、第４のＮ半導体領域Ｎ４の第３の部分Ｔ１ｃに近い部分と第１のＰ型半導体領域Ｐ1との間のPN接合が最初に順バイアス状態（トリガ開始点）となり、第１のＰ型半導体領域Ｐ１の第３の部分Ｔ１ｃに近い部分に対して第４のＮ型半導体領域Ｎ４から電子（少数キャリア）が注入され、この電子の一部が第１のＮ型半導体領域Ｎ１に入り込む。これにより、Ｎ４、Ｐ１，Ｎ１，Ｐ２、Ｎ3から成る補助サイリスタ部分がオン状態となり、このオン状態が第３モードの場合にはＰ１，Ｎ１，Ｐ２、Ｎ３から成る第２の主サイリスタ部分へ、また第２モードの場合にはＮ２，Ｐ１，Ｎ１，Ｐ２から成る第１の主サイリスタ部分に波及し、第２の主サイリスタ部分又は第１の主サイリスタ部分がオン状態に移行する。
更に詳しく説明すると、第3のモード（IIIモード）において、第４のＮ型半導体領域Ｎ４における第1の電極Ｔ１の第３の部分Ｔ１ｃに近い部分がトリガ開始点となり、第４のＮ型半導体領域Ｎ４における第1の電極Ｔ１の第３の部分Ｔ１ｃに近い部分から第１のＰ型半導体領域Ｐ１へと多くの電子（少数キャリア）が注入される。これによりやがて第４のＮ型半導体領域Ｎ４の第３の部分Ｔ１ｃに近い部分に対向する第３のＮ型半導体領域Ｎ３からより多くの電子が第２のＰ型半導体領域Ｐ２に注入される。しかる後、第３のＮ型半導体領域Ｎ３から第２のＰ型半導体領域Ｐ２への注入領域が第３のＮ型半導体領域Ｎ３の第４のＮ型半導体領域Ｎ４に対向する部分する補助部分N3bから対向しない主部分N3ａに波及して第2の主サイリスタ部分が容易にターンオンし、第1の主電極Ｔ１と第2の主電極Ｔ２との間に第2の主電流Ｉ2が流れる。
【００４０】
第１の電極Ｔ１の第３の部分Ｔ１ｃとゲート電極Ｇとの間の第１のＰ型半導体領域Ｐ１を流れる電流ＩT1cの通路は、第２のＮ型半導体領域Ｎ２を含む第１の主サイリスタ部分及び第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａを含む第２の主サイリスタ部分から離れている。また、第１の電極Ｔ１の第３の部分Ｔ１ｃは、第１及び第２の主サイリスタの誤動作の原因となる残存キャリアが存在する第１及び第２の主サイリスタの境界部分（辺１２と辺１８とで挟まれた部分）から離れている。従って、第１の電極Ｔ１の第３の部分Ｔ１ｃを設けることによって転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）が実質的に悪化しない。
更に詳しく説明すると、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃは、主として残存キャリアを多く含む第１及び第２の主サイリスタ部分の境界における残存キャリアに依存している。従来構造では、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを改善するように第１及び第２の主サイリスタ部分を構成すると、トリガ特性（トリガ感度）が低下した。従って、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとトリガ感度とはトレードオフの関係にあった。これに対して、本発明では、第１及び第２の主サイリスタ部分の境界から離れた位置に第１の電極Ｔ１の第３の部分Ｔ１ｃが配置されているので、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃに無関係にトリガ特性（トリガ感度）を決定することができる。観点を変えると、トリガ特性（トリガ感度）に拘束されないで転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを決定することができる。この結果、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとトリガ感度とのトレードオフが改善される。
また、臨界電圧上昇率（ｄｖ／ｄｔ）の低下を伴わないでトリガ感度を高めることができる。観点を変えると、トリガ感度を上げても臨界電圧上昇率（dv／dt）は低下しない。従って臨界電圧上昇率（ｄｖ／ｄｔ）とトリガ感度とのトレードオフが改善される。
【００４１】
転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの改善のために、前述した背景技術の（ａ）の方法、即ち、半導体基板１に金等の重金属を拡散してキャリアの寿命(ライフタイム)を短くし、残存キャリアによる双方向サイリスタの誤動作を低減する方法を採用することもできる。また、前述した背景技術の（ｂ）の方法、即ち、第２のＮ型半導体領域Ｎ２の不純物濃度Ｃｎ２と第１のＰ型半導体領域Ｐ１の不純物濃度Ｃｐ１との比Ｃｎ２／Ｃｐ１、及び第３のＮ型半導体領域Ｎ３の不純物濃度Ｃｎ３と第２のＰ型半導体領域Ｐ２の不純物濃度Ｃｐ２との比Ｃｎ３／Ｃｐ２を小さくしてキャリアの注入効率を下げることによって電流増幅率を下げ、誤動作を低減する方法を採用することもできる。また、（ａ）（ｂ）の方法を併用することができる。上記（ａ）又は（ｂ）の方法を採用した場合において、本発明に従う第１の電極Ｔ１の第３の部分Ｔ１ｃを設けても、これが転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）に悪影響を及ぼさない。
また、第２のＮ型半導体領域Ｎ２をエミッタとする等価トランジスタの電流増幅率を向上させるために、第２のＮ型半導体領域Ｎ２の第１のＰ型半導体領域Ｐ１に対する拡散の深さを深くし、第２のＮ型半導体領域Ｎ２の下の第１のＰ型半導体領域Ｐ１の厚みを薄くすることができる。このように第１のＰ型半導体領域Ｐ１の厚みを薄くしても、第２及び第３のモード（モードII, III）におけるトリガ感度は低下しない。
【００４２】
この実施例の第２及び第３のモードにおいて、第１の電極Ｔ１の第１の部分Ｔ１ａとゲート電極Ｇとの間を流れる電流ＩT1a及び第２の部分Ｔ１ｂとゲート電極Ｇとの間を流れる電流ＩT1bは無効電流となり、トリガ感度を低下させる。しかし、このトリガ感度の低下による不利益よりも第２及び第３のモードにおいて転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）に無関係にトリガ特性（トリガ感度）を改善できる利益の方が大きい。また、第１及び第４のモード（モードI及びIＶ）においては、第３の部分Ｔ１ｃとゲート電極Ｇとの間を流れる電流ＩT1aは無効電流となり、トリガ感度を低下させる。しかし、第１及び第４のモード（モードI及びIＶ）においてトリガ感度が低下することによる不利益よりも第２及び第３のモード（モードII及びIII）において、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ又は／及び臨界電圧上昇率（ｄｖ／ｄｔ）とトリガ感度とのトレードオフを改善できる利益の方が大きい。
【００４３】
本実施例のコーナーゲート構造の双方向サイリスタの利点を要約すると、次の通りである。
（１）第１の電極Ｔ１の第３の部分Ｔ１ｃを設けることによって、第２及び第３モードにおける所望のトリガ特性を、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）を悪化させないで得ることができる。換言すれば、所望の転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）をトリガ特性を悪化させないで得ることができる。これは、トリガ特性（トリガ感度）と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）とのトレードオフ関係が改善されたことを意味する。
（２）従来トリガし難かった第２及び第３モードにおけるトリガ特性が改善されるので、第１〜第４モードのトリガ特性のバランスが良くなる。
（３）第１の主サイリスタ部分と第２の主サイリスタ部分との相互間隔を増大させないで又は増大を抑えて双方向サイリスタのトリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）との関係を改善することができる。
（４）コーナーゲート構造であるので、ゲート電極Ｇの外部回路への接続が容易である。
（５）第２及び3の第モード（モードII及びIII）において、第４のＮ型半導体領域Ｎ4から第１のP型半導体領域P１へのキャリアの注入を良好に行ない、補助サイリスタ及び主サイリスタを円滑にターンオンさせることができる。
【実施例２】
【００４４】
図６〜図９に示す本発明の実施例２に従う双方向サイリスタは、第４のＮ型半導体領域Ｎ4に第１部分Ｎ4ａとこれよりも深く形成された第２の部分Ｎ4ｂとを設け、この他は図２〜図５の実施例１の双方向サイリスタと同様に形成したものである。従って、図６〜図９において図２〜図５と共通する部分には同一の参照符号が付し、その説明を省略する。
【００４５】
第４のＮ型半導体領域Ｎ４は、図７及び図８に示すように第１のＮ型半導体領域Ｎ１に対して第１の間隔Ｗ１を有し且つ第２のＮ型半導体領域Ｎ２と同一の深さに形成されている第１の部分Ｎ４ａと、第１のＮ型半導体領域Ｎ１に対して第１の間隔Ｗ１よりも小さい第２の間隔Ｗ２を有している第２の部分Ｎ４ｂとを備えている。半導体基板１の一方の主面２を基準にした第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂの深さは第１の部分Ｎ４ａの深さよりも深い。第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂは、第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａよりもＮ型不純物を深く拡散することによって形成されている。
【００４６】
図６及び図９から明らかように、平面的に見て、即ち半導体基板１の一方の主面２に対して垂直な方向から見て、第２の部分Ｎ４ｂは第４のＮ型半導体領域Ｎ４の左下であって角１４aの近傍に配置されている。第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂと第２のＮ型半導体領域Ｎ２との間の最短距離Ｌ２は第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａと第２のＮ型半導体領域Ｎ２との間の最短距離Ｌ１よりも大きく決定されている。また、図６から明らかように、平面的に見て、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂと第１の電極Ｔ１の第２の部分Ｔ１ｂとの最短距離Ｌ６は第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａと第１の電極Ｔ１の第２の部分Ｔ１ｂとの最短距離Ｌ５よりも長く設定されている。また平面的に見て、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂは、第２のＮ型半導体領域Ｎ２の傾斜している第４の辺１２と第３のＮ型半導体領域Ｎ３の傾斜している第３の辺１８の対向間に対して第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａよりも離れている。また、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂは、第１の電極Ｔ１の第３の部分Ｔ１ｃの近くに配置されている。即ち、図２〜図５の実施例１の第４のＮ型半導体領域Ｎ４のトリガ開始点に相当する部分に図６〜図９の第４のＮ型半導体領域Ｎ４の第２の部分Ｎ4ｂが配置されている。
【００４７】
実施例２に従って設けられた第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂは、補助サイリスタの高電流増幅率部分として機能し、トリガ特性（トリガ感度）の向上に寄与する。即ち、第２及び第３のモード（モードII, III）において第１の電極Ｔ１の第３の部分Ｔ１ｃとゲート電極Ｇとの間を流れる電流に基づき第４のＮ型半導体領域Ｎ４と第１のＰ型半導体領域Ｐ１との間が順方向バイアスされ、第４のＮ型半導体領域Ｎ４から電子が第１のＰ型半導体領域Ｐ１に注入されると、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂと第１のＮ型半導体領域Ｎ１との間隔Ｗ２が狭いので、電子が迅速に第１のＰ型半導体領域Ｐ１を通過して第１のＮ型半導体領域Ｎ１に至り、補助サイリスタが迅速にオン状態に移行する。従って、実施例２の双方向サイリスタは、実施例１の双方向サイリスタよりも第２及び第３のモード（モードII, III）においてターンオンし易い。このようにゲート機構部分（補助サイリスタ部分）におけるターンオン動作が良好に達成されると、ゲート電流を低減することができ、トリガ感度を向上させることができる。
なお、第４のＮ型半導体領域Ｎ４の高電流増幅率部分として機能する第２の部分Ｎ４ｂは、半導体基板１内の残存キャリアに基づいて誤動作を生じやすい領域（第１及び第２の主サイリスタ部分で挟まれた領域）から離れた領域に形成されているため、トリガ感度を向上させても転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを悪化させない。また、第１の主サイリスタの主エミッタとして機能する第２のＮ型半導体領域Ｎ２における電流増幅率は変化しないので、臨界電圧上昇率（ｄｖ／ｄｔ）が悪化しない。従って、実施例２の双方向サイリスタは、実施例１と同一の効果を有する他に、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）を悪化させることなく、トリガ感度を更に向上できる。
【実施例３】
【００４８】
次に、図１０及び図１１を参照して実施例３の双方向サイリスタを説明する。但し、実施例３の双方向サイリスタは図６〜図９の実施例２の双方向サイリスタの第３のＮ型半導体領域Ｎ３を変形し、且つゲ−トトリガ電流の無効分抑制部分５０を付加した他は実施例２の双方向サイリスタと同一に構成されている。従って、図１０及び図１１において図６〜図９と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００４９】
図１０及び図１１の第３のＮ型半導体領域Ｎ３は、実施例１及び２と同様に主部分Ｎ３ａを有する他に、実施例１及び２の補助部分Ｎ３ｂに対応する位置に比較的浅く形成された第１の補助部分Ｎ３ｂ´と比較的深く形成された第２の補助部分Ｎ３ｃとを有する。第１の補助部分Ｎ３ｂ´は、第１のＮ型半導体領域Ｎ１に対して比較的広い第３の間隔Ｗ３を有し、半導体基板１の他方の主面３から比較的浅く拡散されている。第２の補助部分Ｎ３ｃは、第１のＮ型半導体領域Ｎ１に対して第３の間隔Ｗ３よりも小さい第４の間隔Ｗ３を有し、半導体基板１の他方の主面３から比較的深く拡散されている。また、この実施例３の双方向サイリスタの図１１のＢ´―Ｂ´線に相当する部分を示す図１０の断面図において、第２の補助部分Ｎ３ｃと第２のＮ型半導体領域Ｎ２との間の最短距離Ｌ４が第１の補助部分Ｎ３ｂ´と第２のＮ型半導体領域Ｎ２との間の最短距離Ｌ３よりも大きい。更に、平面的に見て、第２の補助部分Ｎ３ｃは第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂに重なる（対向する）ように配置され、且つ第３のＮ型半導体領域Ｎ３の第２の辺１７と第４の辺１９との角側に配置されている。従って、平面的に見て第２の補助部分Ｎ３ｃは第２のN型半導体領域N2を含む第１の主サイリスタ部分及び第３のＮ型半導体領域Ｎ３の主部分Ｎ３ａを含む第２の主サイリスタ部分から離間している。なお、図１１では、平面的に見て、第２の補助部分Ｎ３ｃが第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂを含むように形成されているが、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂと同一若しくは逆に第４のＮ型半導体領域Ｎ4の第２の部分Ｎ４ｂに含まれる形状に形成することもできる。
【００５０】
第３のＮ型半導体領域Ｎ３は第２のサイリスタを構成ためのものであって、等価トランジスタの第２の主エミッタとして機能する。また、第３のＮ型半導体領域Ｎ３の第２の補助分部Ｎ3ｃは第２のサイリスタをオンさせるための補助サイリスタの補助エミッタとして機能する。従って、第３のＮ型半導体領域Ｎ３の第２の補助分部Ｎ3ｃは補助サイリスタのエミッタにおける高電流増幅率部分として機能する。第３のＮ型半導体領域Ｎ３の第２の補助分部Ｎ3ｃは第１の補助部分Ｎ３ｂ´よりも第１のＮ型半導体領域Ｎ１に接近している。従って、第３のＮ型半導体領域Ｎ3の第２の補助部分Ｎ3ｃから第２のＰ型半導体領域Ｐ２に注入された電子は、第３のＮ型半導体領域Ｎ３の第１の補助部分Ｎ３ｂ´から第２のＰ型半導体領域Ｐ２に注入された電子よりも容易に第１のＮ型半導体領域Ｎ1に入り込む。それに伴い、第２のＰ型半導体領域Ｐ２から正孔が第１のＮ型半導体領域Ｎ1に入り込む。従って、第２の補助部分Ｎ3ｃの電流増幅率（トリガ感度）は第１の補助部分Ｎ３ｂ´の電流増幅率（トリガ感度）よりも高い。更に、実施例３においては第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂから第１のＰ型半導体領域Ｐ1に注入された電子の第１のＮ型半導体領域Ｎ１への入り込みに加えて、第３のＮ型半導体領域Ｎ３の第２の補助部分Ｎ3ｃから第２のＰ型半導体領域Ｐ2に注入された電子の第１のＮ型半導体領域Ｎ１への入り込みが生じる。補助サイリスタの電流増幅率が高いと、トリガ感度が向上する。従って、実施例３によれば、実施例２よりもトリガ感度の高い双方向サイリスタを提供することができる。また、トリガ感度の向上に寄与する第３のＮ型半導体領域Ｎ３の第２の補助部分Ｎ３ｃが上述の残存キャリアに基づいて誤動作を生じやすい領域から離れているので、トリガ感度が向上されているにも拘らず、主サイリスタの誤動作が増えない。即ち、トリガ感度の改善と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）とが実質的に無関係になり、トリガ感度と転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃとのトレードオフの関係を伴わないで又は抑えてトリガ感度を向上することができる。
【００５１】
実施例３のゲ−トトリガ電流の無効分抑制部分５０は、特許文献２のゲ−トトリガ電流の無効分抑制部分（無効電流成分を抑制するための部分）と同様な機能を有するものであって、ゲ−トトリガ電流の無効分の低減に寄与する。このゲ−トトリガ電流の無効分抑制部分５０はＮ型半導体領域から成り、半導体基板１の一方の主面２に露出するように第１のＰ型半導体領域Ｐ１の中の、ゲート電極Ｇと第１の主電極Ｔ1との間に配置され、第２のＮ型半導体領域Ｎ2から第１のＰ形型半導体領域Ｐ1によって分離されている。この実施例２のゲ−トトリガ電流の無効分抑制部分５０は製造を簡略化するために第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂと同一の深さに形成されているが、この代りに無効分抑制部分５０を第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂよりも深く形成すること、又は第１のＮ型半導体領域Ｎ１に至るように形成することもできる。
【００５２】
ゲ−トトリガ電流の無効分抑制部分５０は長方形の平面形状を有し、平面的に見て図２に示すように設けられる第１の主電極Ｔ1とゲ−ト電極Ｇとの間に配置されている。なお、無効分抑制部分５０の平面形状を例えば円弧状又はコ字状等の別のパターンに変形できる。
【００５３】
図１１に第１及び第４のモードにおけるトリガ電流の有効成分Ｉａと無効成分Ｉｂが示されている。第１及び第４のモードにおいて、有効成分Ｉａは、ゲート電極Ｇが第１のＰ型半導体領域Ｐ１に接触している部分から第２のＮ型半導体領域Ｎ2の下の第１のＰ型半導体領域Ｐ１を通って貫通孔８の上の第１の主電極Ｔ1に向って流れる電流である。無効成分Ｉｂは、ゲート電極Ｇが第１のＰ型半導体領域Ｐ１に接触している部分から第２のＮ型半導体領域Ｎ2の下を通らないで第１の主電極Ｔ1に向って流れる電流である。図１０〜図１１の本実施例３では、トリガ電流の無効成分Ｉｂが流れる通路に無効分抑制成分５０が設けられているので、トリガ電流の無効成分Ｉｂが小さくなる。
【００５４】
図１０〜図１１に示す実施例３の双方向サイリスタにおける、第２及び第３のモードにおけるトリガ電流の有効成分は、図２〜図５に示す実施例１及び図６〜図９に示す実施例２の双方向サイリスタの場合と同一であり、主に第１の主電極Ｔ1の第３の部分Ｔ１ｃとゲート電極Ｇとの間を流れる。なお、第２及び第３のモードにおいても図１１に示すトリガ電流の無効成分Ｉｂが存在する。従って、第２及び第３のモードにおいても無効分抑制成分５０がトリガ電流の無効成分の抑制に寄与する。
【００５５】
本実施例３のゲ−トトリガ電流の無効分抑制部分５０は、ゲ−トトリガ電流の無効成分Ｉｂの低減に寄与し、トリガ感度の向上に寄与するが、転流時臨海電圧上昇率（ｄｖ／ｄｔ）ｃ、及び臨海電圧上昇率（ｄｖ／ｄｔ）を悪化させない。従って、実施例３によれば、実施例１及び２と同一の効果を得ることができ、更にこれ等よりもトリガ感度の高い双方向サイリスタを提供することができる。
【００５６】
図１０及び図１１のゲ−トトリガ電流の無効分抑制部分５０を例えばシリコン酸化物等の絶縁物質で形成すること、又は半導体基板１に形成した孔に置き換えることもできる。また、図１０及び図１１のゲ−トトリガ電流の無効分抑制部分５０を図２〜図５及び図６〜図９の双方向サイリスタに設けることもできる。
【実施例４】
【００５７】
次に、図１２を参照して実施例４の双方向サイリスタを説明する。但し、実施例４の双方向サイリスタは、図１０及び図１１の実施例３の双方向サイリスタの一部を変形し、この他は実施例３の双方向サイリスタと同一に構成したものであるので、図１２において図１０及び図１１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００５８】
図１２の実施例４の双方向サイリスタは、図１０の第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂの領域に第１の部分Ｎ４ａよりもＮ型不純物濃度が高い第２の部分Ｎ４ｂ´を設け、且つ図１０の第３のＮ型半導体領域Ｎ３の第２の補助部分Ｎ３ｃの領域に第１の補助部分Ｎ３ｂ´よりもＮ型不純物濃度が高い第２の補助部分Ｎ３ｃ´を設け、この他は図６と同一に形成したものである。
【００５９】
図１２に示すように第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´のＮ型不純物濃度が第１の部分Ｎ４ａよりも高いと、第２の部分Ｎ４ｂ´から第１のＰ型半導体領域Ｐ１への少数キャリア（電子）の注入効率が第１の部分Ｎ４ａよりも高くなり、トリガ感度が向上する。なお、トリガ感度の向上に寄与する第２の部分Ｎ４ｂ´は、上述の残存キャリアに基づいて誤動作を生じやすい領域から離れているので、実施例１〜３と同様にトリガ感度が向上しているにも拘わらず転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）が悪化しない。
【００６０】
図１２では第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´のＮ型不純物濃度を第１の部分Ｎ４ａよりも高め、且つ第３のＮ型半導体領域Ｎ３の第２の補助部分Ｎ３ｃ´のＮ型不純物濃度を第１の補助部分Ｎ３ｂ´よりも高めたが、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´と第３のＮ型半導体領域Ｎ３の第２の補助部分Ｎ３ｃ´とのいずれか一方のみのＮ型不純物濃度を高めることもできる。
また、図１２に示すように第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´のＮ型不純物濃度を第１の部分Ｎ４ａよりも高める場合には、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ２を第４のＮ型半導体領域Ｎ４の第１の部分Ｎ４ａと第１のＮ型半導体領域Ｎ１との間隔Ｗ１と同一にすることもできる。Ｗ２＝Ｗ１であっても、第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂ´のＮ型不純物濃度が高められているので、トリガ感度が向上し、実施例１〜３と同様な効果を得ることができる。
また、同様に第３のＮ型半導体領域Ｎ３の第２の補助部分Ｎ３ｃ´のＮ型不純物濃度を第１の補助部分Ｎ３ｂ´よりも高める場合には、第３のＮ型半導体領域Ｎ３の第２の補助部分Ｎ４ｃ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ４を第３のＮ型半導体領域Ｎ３の第１の補助部分Ｎ３ｂ´と第１のＮ型半導体領域Ｎ１との間隔Ｗ３と同一にすることもできる。Ｗ４＝Ｗ３であっても、第３のＮ型半導体領域Ｎ３の第２の補助部分Ｎ４ｃ´のＮ型不純物濃度が高められているので、トリガ感度が向上し、実施例１〜３と同様な効果を得ることができる
【実施例５】
【００６１】
次に、図１３〜図１６を参照して実施例５に従う双方向サイリスタを説明する。但し、図１３〜図１６において図２〜図５と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００６２】
図１３〜図１６の双方向サイリスタは、第４のN型半導体領域N4のパターンと第１の電極T1の第３の部分Ｔ１ｃのパターンとを変形し、この他は図２〜図５の双方向サイリスタと同一に構成したものである。図１３〜図１６の第４のN型半導体領域N4は凹部２５を伴った四角形に形成され、第１、第２、第３及び第４の辺２１、２２、２３、２４を有する。凹部２５は第４の辺２４に形成され、この第４の辺２４から第２の辺２２に向かって延びている。ゲート電極Gは第４のN型半導体領域N4に接続されていると共に、凹部２５の中にも配置され、凹部２５に露出している第１のP型半導体領域P1にも接続されている。
【００６３】
実施例５の第１の電極T1の第３の部分T１ｃは、L字状に形成され、平面的に見て、第４のN型半導体領域N4の第２の辺２２に対向している水平部分T１ｃ１と第３の辺２３に対向している垂直部分T１ｃ２とを有する。水平部分T１ｃ１は、平面的に見て第４のN型半導体領域N4の第２の辺２２と半導体基板１の第３の辺６との間に配置され、垂直部分T１ｃ２は第４のN型半導体領域N4の第３の辺２３と半導体基板１の間に配置されている。図１３〜図１６の実施例５における第１の電極T1のL字型の第３の部分T１ｃと第１のP型半導体領域P1のゲート電極Ｇに接続された部分との間の最短距離Laとその他に距離Lb、Lcとの関係は、図２〜図５の実施例１におけるこれ等の関係と同様に決定されている。従って、実施例５によっても実施例１と同様な効果を得ることができる。なお、第３の部分T１ｃの垂直部分T１ｃ２は水平部分T１ｃ１と同様に半導体基板１の第１及び第２の主サイリスタ部分から離れているので、転流時臨界電圧上昇率(ｄｖ／ｄｔ)ｃ及び臨界電圧上昇率（ｄｖ／ｄｔ）を悪化させない。
【００６４】
図６〜図１２に示されている実施例２〜実施例４においても、第１の電極Ｔ１の第３の部分Ｔ１ｃに対して図１６の垂直部分Ｔ１ｃ２と同様なものを付加することができる。また、図１３〜図１６の水平部分Ｔ１ｃ１又はこれに相当する部分を省き、垂直部分Ｔ１ｃ２に相当する部分のみを設けることもできる。
【００６５】
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）  図１３〜図１６の実施例５において垂直部分T１ｃ２又は水平部分T１ｃ１を省くことができる。水平部分T１ｃ１を省く場合には、垂直部分T１ｃ２が第２の部分T1ｂに対して機械的及び電気的に非連結状態になるので、ワイヤ等の導体によって垂直部分T１ｃ２を第１の主電極T1に接続する。
（２）  図１３〜図１６の実施例５において第４のN型半導体領域N4のパターンを図２〜図５の実施例１と同一にすることができる。
（３）  図１３〜図１６の実施例５の第４のN型半導体領域N4のパターンと第１の主電極T1の第３の部分T１ｃのパターンとのいずれか一方又は両方を、図６〜図９の実施例2、図１０〜図１１の実施例３、及び図１２の実施例４にも適用することができる。
（４）  第１の主電極T1の第１、第２及び第３の部分T1a、T1b、T1ｃを一体に形成しないでこれ等全部又は一部を個別に形成し、ワイヤ等の導体で各部分の相互間を電気的に接続することができる。
（５）実施例２〜４ではＮ型不純物の拡散の深さを変えることによって第４のＮ型半導体領域Ｎ４の第２の部分Ｎ４ｂを設けたが、この代わりに半導体基板１の一方の主面２の第２の部分Ｎ４ｂに対応する部分に予め双方向サイリスタの縦方向（垂直方向）に延びる凹部を設け、この凹部を通してＮ型不純物を拡散することによって第２の部分Ｎ４ｂを形成し、第１の間隔Ｗ１よりも狭い第２の間隔Ｗ２を得ることができる。
（６）  平面的に見て多数の貫通孔８を有し全体としてメッシュ状に形成された第２のＮ型半導体領域Ｎ2を、平面的に見て格子状又は櫛歯状に変形することができる。また、第２のＮ型半導体領域Ｎ2から貫通孔８を省くこともできる。
（７）  各半導体領域Ｎ1、Ｎ2、Ｎ3、Ｎ4、Ｐ1、Ｐ2、及び第１及び第２の主電極Ｔ１，Ｔ２、ゲート電極Ｇのパタ−ンを任意に変形することができる。
（８）図７に示すように第４のＮ型半導体領域Ｎ４と第１のＮ型半導体領域Ｎ１との間隔を階段状に変化させる代わりに、この間隔を第２のＮ型半導体領域Ｎ２から離れるに従って徐々に連続的又は段階的に小さくすることができる。同様に図１０に示すように第３のＮ型半導体領域Ｎ３と第１のＮ型半導体領域Ｎ１との間隔を階段状に変化させる代わりに、この間隔を第２のＮ型半導体領域Ｎ２から離れるに従って徐々に連続的又は段階的に小さくすることができる。同様に実施例４において第４のＮ型半導体領域Ｎ4及び／又は第３のＮ型半導体領域Ｎ3の不純物濃度を連続的又は段階的に高めることができる。
（９）ゲート電極Ｇが第１のＰ型半導体領域Ｐ１に接続されている部分から第１の主電極Ｔ１の第１の部分Ｔ１ａが第１のＰ型半導体領域Ｐ１に接続されている部分までの最短距離Ｌｂを、ゲート電極Ｇと第２のＮ型半導体領域Ｎ２との間の最短距離Ｌｄよりも確実に長くするために、第１の電極Ｔ１の第１の部分Ｔ１ａと第２の部分Ｔ１ｂとの境界近傍部分（仮想対角線１５の近傍部分）に第１の電極Ｔ１の切り欠き部分（凹部）を設けることができる。
【図面の簡単な説明】
【００６６】
【図１】双方向サイリスタの第１〜第４のモードを説明するために図２のＡ−Ａ線、又は図６のＡ´−Ａ´線に相当する部分を示す断面図である。
【図２】本発明に従う実施例１の双方向サイリスタを示す平面図である。
【図３】図２のＢ−Ｂ線に相当する部分を示す断面図である。
【図４】図２のＣ−Ｃ線に相当する部分を示す断面図である。
【図５】図２の半導体基板の一方の主面を示す平面図である。
【図６】本発明に従う実施例２の双方向サイリスタを示す平面図である。
【図７】図６のＢ´−Ｂ´線に相当する部分を示す断面図である。
【図８】図６のＣ´−Ｃ´線に相当する部分を示す断面図である。
【図９】図６の半導体基板の一方の主面を示す平面図である。
【図１０】本発明に従う実施例３の双方向サイリスタを図７と同様な位置で示す断面図である。
【図１１】図１０の半導体基板の一方の主面を示す平面図である。
【図１２】本発明に従う実施例４の双方向サイリスタを図１０と同様に示す断面図である。
【図１３】本発明に従う実施例５の双方向サイリスタを示す平面図である。
【図１４】図１３のＢ´´−Ｂ´´線に相当する部分を示す断面図である。
【図１５】図１３のＣ´´−Ｃ´´線に相当する部分を示す断面図である。
【図１６】図１３の半導体基板の一方の主面を示す平面図である。
【符号の説明】
【００６７】
１    半導体基板
Ｔ1  第１の主電極
Ｔ1ａ  第１の部分
Ｔ1ｂ  第２の部分
Ｔ1ｃ  第３の部分
Ｔ2  第２の主電極
Ｇ    ゲ−ト電極
Ｎ1  第１のＮ型半導体領域（第１の半導体領域）
Ｐ1  第１のＰ型半導体領域（第２の半導体領域）
Ｐ2  第２のＰ型半導体領域（第３の半導体領域）
Ｎ2  第２のＮ型半導体領域（第４の半導体領域）
Ｎ3  第３のＮ型半導体領域（第５の半導体領域）
Ｎ4  第４のＮ型半導体領域（第６の半導体領域）
Ｎ4ａ  第４のＮ型半導体領域の第１の部分
Ｎ4ｂ  第４のＮ型半導体領域の第２の部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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