(57)【要約】【課題】容量値が大きく、静電誤動作耐量が向上した半導体装置をチップサイズの増大を招くことなく提供することを目的とする。【解決手段】本実施形態に係る半導体装置は、電源配線１０２と接地配線１０３との間に並列に接続された第１及び第２のＭＯＳ容量２，１０５とを備える。第１のＭＯＳ容量２はデプリーション型のＭＯＳ容量であり、第２のＭＯＳ容量１０５はエンハンスメント型であって、第１のＭＯＳ容量２と同一導電型のＭＯＳ容量である。第１のＭＯＳ容量２はＮウェル層４上に形成され、第２のＭＯＳ容量１０５はＮウェル層４が形成されていない半導体基板３上に形成されている。両素子は、素子分離絶縁膜５で分離されている。【選択図】図２
2008235300.tif 000002
【特許請求の範囲】
【請求項１】
その一端が第１の配線と接続され、他端が第２の配線と接続されたデプリーション型の第１導電型の第１のＭＯＳ容量と、
その一端が前記第１の配線と接続され、他端が前記第２の配線と接続され、前記第１のＭＯＳ容量と並列に接続されたエンハンスメント型の第１導電型の第２のＭＯＳ容量とを備えることを特徴とする半導体装置。
【請求項２】
前記第１のＭＯＳ容量は、
半導体基板の表面上に形成された第１導電型のウェル層上に形成され、
前記ウェル層の表面上に第１のゲート絶縁膜と、
前記ウェル層の表面上に前記第１のゲート絶縁膜を介して形成され、且つ前記第２の配線と接続された第１のゲート電極と、
前記ウェル層の表面に前記第１のゲート電極と隣接して形成され、且つ前記第１の配線と接続された第１導電型の第１の不純物層とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の下方の前記ウェル層の表面に第１導電型の第２の不純物層を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のＭＯＳ容量は、
前記ウェル層が形成されていない前記半導体基板の表面上に形成され、
前記半導体基板の表面上に第２のゲート絶縁膜を介して形成され、且つ前記第１の配線と接続された第２のゲート電極と、
前記半導体基板の表面に前記第２のゲート電極と隣接して形成され、且つ前記第２の配線と接続された第１導電型の第３の不純物層とを備えることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第１の配線は電源配線であり、前記第２の配線は接地配線であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に静電誤動作を防止するためのＭＯＳ容量を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より半導体装置では、電磁ノイズによる誤動作（以下、静電誤動作と称する）に対する耐性を強化するために、電源配線と接地配線との間に保護素子として容量素子を設けることが行われている。
【０００３】
このような容量素子を備える半導体装置について、図面を参照しながら説明する。図３に示す半導体装置１００は、内部回路１０１に電源電圧ＶＤＤを供給する配線（以下、電源配線と称する）１０２と、接地電圧ＧＮＤを供給する配線（以下、接地配線と称する）１０３と、それらの配線間に並列に接続された第１のＭＯＳ容量１０４と第２のＭＯＳ容量１０５とを備えている。電源端子１０６や接地端子１０７等から電磁ノイズが生じた際には、第１及び第２のＭＯＳ容量１０４，１０５の充放電作用によって内部回路１０１への悪影響（静電誤動作）が防止される。
【０００４】
次に、このような半導体装置１００の具体的な構造について図４及び図５を参照しながら説明する。図４は、従来の半導体装置１００を示す概略平面図であり、図５は図４のＸ−Ｘ線に沿った断面図に相当する。
【０００５】
まず、第１のＭＯＳ容量１０４について説明する。第１のＭＯＳ容量１０４は、Ｐ型のＭＯＳ容量である。シリコン等から成るＰ型の半導体基板１１１の表面にはＮ型不純物から成るＮウェル層１１２が形成されている。Ｎウェル層１１２の一部上にはＬＯＣＯＳ(Local Oxidation of Silicon)法等による素子分離絶縁膜１１３が形成され、これによって第１のＭＯＳ容量１０４と第２のＭＯＳ容量１０５は分離されている。
【０００６】
素子分離絶縁膜１１３で囲まれたＮウェル層１１２上にはシリコン酸化膜等から成るゲート絶縁膜１１４が形成され、ゲート絶縁膜１１４上にはゲート電極１１５が形成されている。ゲート電極１１５は、接地配線１０３と接続されている。
【０００７】
Ｎウェル層１１２の表面には、ゲート電極１１５に隣接してＰ型不純物から成るＰ型不純物層１１６（Ｐ＋）が形成されている。
【０００８】
半導体基板１１１上の全面には層間絶縁膜１１７が形成されている。層間絶縁膜１１７はＰ型不純物層１１６に至るコンタクトホール１１８を有し、当該コンタクトホール１１８にはＰ型不純物層１１６と接続された電源配線１０２が形成されている。
【０００９】
次に、第２のＭＯＳ容量１０５について説明する。第２のＭＯＳ容量１０５は、第１のＭＯＳ容量１０４とは逆の導電型（Ｎ型）である。半導体基板１１１の表面上にはシリコン酸化膜等から成るゲート絶縁膜１１９が形成され、ゲート絶縁膜１１９上にはゲート電極１２０が形成されている。ゲート電極１２０は、電源配線１０２と接続されている。
【００１０】
半導体基板１１１の表面には、ゲート電極１２０に隣接してＮ型不純物から成るＮ型不純物層１２１（Ｎ＋）が形成されている。
【００１１】
層間絶縁膜１１７はＮ型不純物層１２１に至るコンタクトホール１２２を有し、当該コンタクトホール１２２にはＮ型不純物層１２１と接続された接地配線１０３が形成されている。
【００１２】
かかる構造の半導体装置１００に電源配線１０２を介して電源電圧ＶＤＤを供給し、接地配線１０３に接地電圧ＧＮＤを供給すると、第１及び第２のＭＯＳ容量１０４，１０５の各ゲート絶縁膜（１１４，１１９）を挟んでゲート電極１１４とＮウェル層１１２の表面、及びゲート電極１２０と半導体基板１１１の表面の間に容量がそれぞれ形成される。
【００１３】
本発明に関連した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開２００２−９４００５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年の半導体装置の微細化・高集積化に伴って、静電誤動作の発生が増大する傾向にある。そこで、上述したようなＭＯＳ容量を備える半導体装置の容量値を大きくし、静電誤動作耐量の更なる向上を図る必要があった。
【００１５】
容量素子の容量Ｃは、その面積をＳ、容量絶縁膜の膜厚をＴ、誘電率をεとすると、Ｃ＝εＳ／Ｔの関係で一般的に表される。ここで、特定の製造方法を選択した場合には、ＭＯＳ容量の容量絶縁膜（上記ゲート絶縁膜１１４，１１９）の膜厚Ｔと誘電率εはある程度固定されたパラメータになる。そこで、半導体装置１００の容量値を大きくする方法としては、上記ＭＯＳ容量全体としての面積を大きくすることが考えられる。
【００１６】
しかしながら、上述した半導体装置１００において、第１のＭＯＳ容量と第２のＭＯＳ容量を適切に素子分離しなければならないことやチップサイズの制限があることを考える必要がある。つまり、図４に示すようにＰ型不純物層１１６の端部Ａを第２のＭＯＳ容量１０５側に近づけ過ぎると、Ｐ型不純物層１１６からＰ型の半導体基板１１１にリーク電流が流れてしまう。
【００１７】
また、実使用時においてゲート電極１１５の下部のＮウェル層１１２の表層がＰ型に反転して図５に示すような反転層１２３が形成されると考えられため、ゲート絶縁膜１１４の端部Ｂを第２のＭＯＳ容量１０５に近付け過ぎると、Ｐ型の反転層１２３からＰ型の半導体基板１１６側にリーク電流が生じてしまう。なお、以上の説明では、Ｐ型不純物層１１６の端部Ａとゲート絶縁膜１１４の端部Ｂは実質的に同じ直線状に形成されているとする。
【００１８】
上記リーク電流を防止するためには、Ｐ型不純物層１１６の端部Ａ及びゲート絶縁膜１１４の端部ＢからＮウェル層１１２の境界Ｃの間にある一定の長さＬ１を確保しなければならない。
【００１９】
また、第２のＭＯＳ容量１０５側についても同様のリーク電流の問題が生じ得る。従って、かかる問題を防止するためには、Ｎ型不純物層１２１及びゲート絶縁膜１１９の端部からＮウェル層１１２の境界Ｃの間にある一定の長さＬ２を確保しなければならない。
【００２０】
一方、このようなリーク電流の発生を防止するために、Ｎウェル層１１２の形成領域や第１のＭＯＳ容量１０４と第２のＭＯＳ容量１０５との間の層間絶縁膜１１７を拡張させることも考えられるが、サイズが大きくなってしまい、所望のデザインルールに収まらなくなる問題がある。
【００２１】
このように、従来の半導体装置では機能上や設計上の観点からの制約があり、容量値をある値以上に大きく出来ないという問題があった。
【００２２】
さらにまた、電源配線１０２と接地配線１０３の電圧差が大きい場合には、ゲート電極１１５下部のＮウェル層１１２の表層に空乏層が形成される可能性がある。そうすると、空乏層の容量が生じることによって第１のＭＯＳ容量１０４全体としての容量値が減少するため、静電誤動作耐量の劣化の問題があった。
【００２３】
そこで、本発明は従来よりも容量値が大きく、静電誤動作耐量が向上した半導体装置をサイズの増大を招くことなく提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、その一端が第１の配線と接続され、他端が第２の配線と接続されたデプリーション型の第１導電型の第１のＭＯＳ容量と、その一端が前記第１の配線と接続され、他端が前記第２の配線と接続され、前記第１のＭＯＳ容量と並列に接続されたエンハンスメント型の第１導電型の第２のＭＯＳ容量とを備えることを特徴とする。
【発明の効果】
【００２５】
本発明の半導体装置は、デプリーション型の第１のＭＯＳ容量と、エンハンスメント型であって、第１のＭＯＳ容量と同一導電型の第２のＭＯＳ容量とを備えている。そのため、全体のサイズを変えることなくＭＯＳ容量の面積を大きくして容量値を大きくし、静電誤動作耐量を向上させることができる。また、ＭＯＳ容量の面積を従来より大きくしてもリーク電流が流れることを防止できる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施形態に係る半導体装置について図１及び図２を参照しながら説明する。本実施形態に係る半導体装置は、図３で示したものと同様に電源配線１０２と接地配線１０３との間に並列に接続された第１のＭＯＳ容量と第２のＭＯＳ容量とを備えるが、第１のＭＯＳ容量の構造が従来と異なる。なお、本実施形態に係る半導体装置は、半導体集積回路を構成するセルの一単位であってもよい。図１は、本実施形態に係る半導体装置１を示す概略平面図であり、図２は図１のＹ−Ｙ線に沿った断面図に相当する。なお、既に説明した従来構造と同様の構成については同一符号を示してその説明を省略するか簡略する。
【００２７】
第１のＭＯＳ容量２について説明する。第１のＭＯＳ容量２は、デプリーション(Depletion)型であってＮ型のＭＯＳ容量である。デプリーション型のＭＯＳトランジスタは、Ｎチャネル型で考えた場合しきい値電圧が負であり、且つゲート電圧が０Ｖの状態でソース・ドレイン間に電流が流れるものであるが、本実施形態ではそのようなＭＯＳトランジスタの構成の一部と同様の構成をＭＯＳ容量として用いている。
【００２８】
シリコン等から成るＰ型の半導体基板３の表面にＮ型不純物から成るＮウェル層４が形成されている。Ｎウェル層４は、不図示のレジスト層をマスクとしてリンイオンやヒ素イオン等のＮ型不純物を注入し、熱拡散させることで形成される。Ｎウェル層４の一部上にはＬＯＣＯＳ法やＳＴＩ法等による素子分離絶縁膜５が形成され、これによって第１のＭＯＳ容量２と第２のＭＯＳ容量１０５は分離されている。素子分離絶縁膜５の膜厚は、例えば２００ｎｍ〜３００ｎｍ程度である。
【００２９】
素子分離絶縁膜５で囲まれたＮウェル層４上には、シリコン酸化膜等から成るゲート絶縁膜６が形成されている。ゲート絶縁膜６は、例えば熱酸化法により形成され、その膜厚は、例えば１０ｎｍ〜１５ｎｍ程度である。なお、ゲート絶縁膜６の第２のＭＯＳ容量１０５側の端部の位置をＤとする。
【００３０】
ゲート絶縁膜６上から隣接する素子分離絶縁膜５の一部上に延在するようにゲート電極７が形成されている。ゲート電極７は、導電材料としてポリシリコンを例えばＣＶＤ法により形成し、その後当該ポリシリコン層を選択的に除去することで形成される。また、ゲート電極７は接地配線１０３と電気的に接続されている。
【００３１】
Ｎウェル層４の表面には、ゲート電極７に隣接してＮ型不純物から成るＮ型不純物層８（Ｎ＋）が形成されている。Ｎ型不純物層８は、例えばゲート電極７をマスクの一部として用いてＮ型不純物をイオン注入することで形成される。
【００３２】
Ｎウェル層４の表面のゲート電極７の下方には、Ｎ型不純物層９が形成されていることが好ましい。当該Ｎ型不純物層９によって、ゲート電極７下部のＮウェル層４の表層のＮ型濃度がＮウェル層４の単層よりも濃くなるために反転層（Ｐ型層）の形成が抑えられ、これによって半導体基板３へリーク電流が流れることを防止できるからである。また、空乏層の形成が抑えられ、第１のＭＯＳ容量２の容量値の減少を抑えることができるからである。Ｎ型不純物層９は、不図示のレジスト層をマスクとしてＮ型不純物をＮウェル層４にイオン注入することで形成される。なお、Ｎ型不純物層８，９の第２のＭＯＳ容量１０５側の端部の位置をＥとする。なお、本実施形態では、Ｎ型不純物層８，９の端部Ｅとゲート絶縁膜６の端部Ｄは実質的に同じ直線状に形成されているとする。
【００３３】
半導体基板３上の全面には層間絶縁膜１１７が形成されている。層間絶縁膜１１７にはＮ型不純物層８に至るコンタクトホール１１８が形成され、当該コンタクトホール１１８にはＮ型不純物層８と接続された電源配線１０２が形成されている。
【００３４】
第２のＭＯＳ容量１０５は、エンハンスメント(Enhancement)型であって、第１のＭＯＳ容量２と同一導電型（本実施形態ではＮ型）のＭＯＳ容量である。エンハンスメント型のＭＯＳトランジスタは、Ｎチャネル型で考えた場合、ゲート電圧が０Ｖの状態ではソース・ドレイン間に電流が流れず、しきい値以上の所定のゲート電圧を加えたときにチャネルが形成されて電流が流れるものである。本実施形態ではそのようなＭＯＳトランジスタの構成の一部と同様の構成をＭＯＳ容量として用いている。
【００３５】
かかる構造の半導体装置１に電源配線１０２を介して電源電圧ＶＤＤを供給し、接地配線１０３に接地電圧ＧＮＤを供給すると、第１及び第２のＭＯＳ容量２，１０５の各ゲート絶縁膜（７，１１９）を挟んでゲート電極８とＮウェル層４の表面、及びゲート電極１２０と半導体基板１１１の表面の間に容量がそれぞれ形成され、内部回路に供給される電源電圧の変動が抑制される。
【００３６】
以上説明したように本実施形態の半導体装置は、デプリーション型の第１のＭＯＳ容量２と、エンハンスメント型であって、第１のＭＯＳ容量２と同一導電型の第２のＭＯＳ容量１０５とを備えている。かかる構成では、Ｎ型不純物層８，９とＰ型半導体基板３との関係は逆バイアス接合である。また、ゲート電極７の下部のＮ層（Ｎ型不純物層９及びＮウェル層４）の表層はＰ型に反転し難くなっている。そのため、ゲート絶縁膜６及びＮ型不純物層８，９の端部Ｄ，ＥからＮウェル層４の境界までの距離Ｌを従来構造の長さＬ１に比して短くしたとしても、Ｐ型の半導体基板３との関係では逆バイアスであるため、ゲート電極７下部やＮ型不純物層８，９から半導体基板３側にリーク電流が流れることは防止される。一方、Ｎ型不純物層１２１及びゲート絶縁膜１１９の端部からＮウェル層１１２の境界Ｃの間には、従来と同様に一定の長さＬ２が確保されている。
【００３７】
従って、本実施形態の構成によれば、チップサイズの増大やリーク電流の発生を招くことなくゲート絶縁膜６及びＮ型不純物層８，９を第２のＭＯＳ容量１０５側に最大限に拡張させて第１のＭＯＳ容量２の面積及び容量値を従来に比して大きくし、静電誤動作耐量を向上させることができる。
【００３８】
また、本実施形態の半導体装置１ではＮ型不純物層９が形成されているため、ゲート電極７下部のＮウェル層４の表層のＮ型濃度が濃く、空乏層が生じ難い構成になっている。従って、空乏層の容量による容量値の減少がなく、第１のＭＯＳ容量の容量値を最大化し、静電誤動作耐性を向上させることができる。
【００３９】
なお、本発明は上述した実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば上記実施形態では、Ｐ型の半導体基板にＮウェル層を形成し、且つＮ型の第１及び第２のＭＯＳ容量を用いた構成について説明したが、逆にＮ型半導体基板にＰウェル層を形成し、Ｐ型の第１及び第２のＭＯＳ容量を用いた構成に本発明を適用することもできる。なお、この場合、接地配線と電源配線の接続関係についても本実施形態と逆にする必要がある。
【００４０】
また、上記実施形態では、電源配線と接地配線との間に第１のＭＯＳ容量及び第２のＭＯＳ容量を並列に接続した構成について説明したが、他の位置に第１及び第２のＭＯＳ容量を配置してもよい。例えば、入力信号あるいは出力信号を内部回路に供給する信号配線と接地配線との間や、内部回路間を接続する信号配線と接地配線との間に、上述した第１及び第２のＭＯＳ容量を並列に接続してもよい。このように本発明は、半導体装置の静電誤動作を防止するために広く適用できるものである。
【図面の簡単な説明】
【００４１】
【図１】本発明の半導体装置を説明する平面図である。
【図２】本発明の半導体装置を説明する断面図である。
【図３】ＭＯＳ容量を備える半導体装置を説明する回路図である。
【図４】従来の半導体装置を説明する平面図である。
【図５】従来の半導体装置を説明する断面図である。
【符号の説明】
【００４２】
１  半導体装置    ２  第１のＭＯＳ容量    ３  半導体基板    ４  Ｎウェル層
５  素子分離絶縁膜    ６  ゲート絶縁膜    ７  ゲート電極    ８  Ｎ型不純物層
９  Ｎ型不純物層    １００  半導体装置    １０１  内部回路    
１０２  電源配線    １０３  接地配線    １０４  第１のＭＯＳ容量
１０５  第２のＭＯＳ容量    １０６  電源端子    １０７  接地端子
１１１  半導体基板    １１２  Ｎウェル層    １１３  素子分離絶縁膜
１１４  ゲート絶縁膜    １１５  ゲート電極    １１６  Ｐ型不純物層    
１１７  層間絶縁膜    １１８  コンタクトホール    １１９  ゲート絶縁膜
１２０  ゲート電極    １２１  Ｎ型不純物層    １２２  コンタクトホール
１２３  反転層
【図１】
2008235300.tif 000003
【図２】
2008235300.tif 000004
【図３】
2008235300.tif 000005
【図４】
2008235300.tif 000006
【図５】
2008235300.tif 000007