(57)【要約】【課題】不揮発性半導体記憶装置における不良セルの存在による製品歩留まりの低下を抑制し、信頼性を高める。【解決手段】シフトレジスタ４１は、データを不揮発に記憶する不揮発性のメモリセルから読み出されたデータを格納し順次外部に転送する。シフトレジスタ４１の出力端には、シンドローム生成回路４２と誤り訂正回路４３が接続され、出力データについてのシンドロームを発生させ、シンドロームに基づいてデータの誤り訂正が実行される。【選択図】図５
2008097785.tif 000002
【特許請求の範囲】
【請求項１】
データを不揮発に記憶する不揮発性の半導体記憶素子を複数配置してなるメモリセルアレイと、
前記半導体記憶素子から読み出されたデータを格納し順次外部に転送すると共に外部より転送されたデータを格納し前記半導体記憶素子に記憶させるシフトレジスタと、
前記シフトレジスタの出力端に接続され前記出力端から出力されたデータについてのシンドロームを生成するシンドローム生成回路と、
前記データ及び前記シンドロームに基づいて前記データの誤り訂正を実行する誤り訂正回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記シフトレジスタは、一部分に前記半導体記憶素子から読み出される実効データを転送され、他の部分に前記実効データの誤り訂正のための冗長データを転送されるように構成されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数の入力端子を有し当該入力端子を選択して前記シフトレジスタへの入力を切り替えるように構成されるセレクタ回路を更に備え、
前記入力端子は、前記シフトレジスタの出力信号を入力させて前記シフトレジスタ中でデータをシフトさせるための入力端子を含む
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記シフトレジスタは、ｍ個のデータレジスタを直列接続して構成されｍビットのデータを格納可能に構成され、前記ｍビットのデータが、前記シンドローム生成回路によるシンドローム生成の際、前記シフトレジスタ内で一巡して元のデータレジスタに戻されるように構成されたことと特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記シンドローム生成回路は、前記シフトレジスタの出力端から出力された実効データ及び冗長データに基づいてシンドロームを生成する第１モードと、前記シフトレジスタの出力端から出力された実効データに基づいて冗長データを生成する第２モードとの間で切り替え可能に構成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記シフトレジスタ、前記シンドローム生成回路及び前記誤り訂正回路を直列に接続してなるブロックが複数段直列に接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記シフトレジスタは、前記半導体記憶素子から読み出される実効データを格納するデータレジスタと前記実効データの誤り訂正のための冗長データを格納するデータレジスタとの境目の部分に設けられたセレクタ回路を備え、このセレクタ回路により前記実効データのみを選択的に外部に出力可能に構成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ、ＳＲＡＭ等のメモリ、及び論理回路等から構成されている半導体集積回路においては、不良メモリセルの救済情報、回路設定情報等を含む初期設定情報を不揮発に記憶して初期設定を実行する必要があり、こうした情報を格納するためフューズ素子等を用いた不揮発性半導体記憶装置が搭載されている（例えば、特許文献１参照）。こうした不揮発性半導体記憶装置の１つとして、ＭＯＳ構造の半導体素子に対して最大定格を超える高電圧を印加して絶縁膜を破壊することにより情報を記憶する絶縁膜破壊型半導体記憶素子（以下、ｅ−ｆｕｓｅ素子と呼ぶ） を用いた不揮発性半導体記憶装置が提案されている。
【０００３】
このような不揮発性半導体記憶装置への初期設定情報の格納は製造工程内の試験の段階で実行され、製品出荷後はその状態を長期間維持することが求められる。フューズの製造条件やプログラム条件によっては、プログラム後の経時変化によりデータが破壊される可能性もあり、素子の信頼性に対する要求は厳しい。
【０００４】
また、こうした不揮発性半導体記憶装置は、製品の仕様によっては不良救済が困難であり、１ビットでも不良があった場合にはその製品にとって致命的な欠陥となりかねないという問題がある。
【特許文献１】特開２００５−１１６００３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、不揮発性半導体記憶装置における不良セルの存在による製品歩留まりの低下を抑制し、信頼性を高めることを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性半導体記憶装置は、データを不揮発に記憶する不揮発性の半導体記憶素子を複数配置してなるメモリセルアレイと、前記半導体記憶素子から読み出されたデータを格納し順次外部に転送すると共に外部より転送されたデータを格納し前記半導体記憶素子に記憶させるシフトレジスタと、前記シフトレジスタの出力端に接続され前記出力端から出力されたデータについてのシンドロームを発生させるシンドローム生成回路と、前記データ及び前記シンドロームに基づいて前記データの誤り訂正を実行する誤り訂正回路とを備えたことを特徴とする。
【発明の効果】
【０００７】
この発明によれば、不揮発性半導体記憶装置における不良セルの存在による製品歩留まりの低下を抑制し、信頼性を高めることが可能になる。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００９】
以下の実施の形態では、不揮発性半導体記憶装置の半導体記憶素子として所謂ｅ−ｆｕｓｅ素子を用いた例を説明するが、本発明はこれに限定されず、レーザフューズ素子、マスクＲＯＭなど、様々な不揮発性メモリセルに適用することができる。
【００１０】
まず、この実施の形態が適用され得る、ｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の例（第１の例、第２の例）を、図面を参照して説明し、次いで本発明の実施の形態の特徴的な部分を説明する。
【００１１】
［第１の例］
まず、ｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の第１の例を、図１及び図２を参照して説明する。この第１の例に用いられるｅ−ｆｕｓｅメモリセル１０の構成例を図１を参照して説明する。メモリセル１０は、ｅ−ｆｕｓｅ素子１（半導体記憶素子）、バリアトランジスタ２、選択トランジスタ３、センスアンプ４、データレジスタＦＦＲ、ＦＦＷを備えている。
【００１２】
ｅ−ｆｕｓｅ素子１は、基板、ソース、ドレインがショートされ書き込み電圧ＶＢＰが印加されたｐチャネルＭＯＳトランジスタにより構成されている。そのゲートには、バリアトランジスタ２を構成するｎチャネルＭＯＳトランジスタのドレインが接続されている。
【００１３】
バリアトランジスタ２は、プログラム時の高電圧が周辺回路例えばセンスアンプ４等に与える影響を緩和するために設けられており、書き込み時のそのゲートに電圧ＶＢＴが与えられる。電圧ＶＢＴは、書き込み時の電流制御にも関係するため、電圧ＶＢＴ−Ｖｔ（Ｖｔはバリアトランジスタ２のしきい値電圧）の値が、センスアンプに印加されても問題ない範囲でなるべく大きい値に設定されるのが望ましい。
【００１４】
バリアトランジスタ２のソースには、選択トランジスタ３を構成するｎチャネルＭＯＳトランジスタのドレインが接続され、ソースは接地されている。
【００１５】
センスアンプ４は、バリアトランジスタ３と選択トランジスタ３との接続ノードに入力端子を接続され、この接続ノードの信号を検知・増幅する。
【００１６】
センスアンプ４で増幅された信号は、データとしてデータレジスタＦＦＲに格納される。このメモリセル１０は、図１に示すＸ方向に複数配列され、このデータレジスタＦＦＲも、Ｘ方向に直列に複数個接続されてシフトレジスタを構成している。従って、メモリセル１０に格納されるデータは、データレジスタＦＦＲに保持された後、クロック信号に従い順次シフトレジスタ中を転送され、外部に出力される。
【００１７】
また、データレジスタＦＦＷは、ｅ−ｆｕｓｅ素子１へ書き込むデータを外部から取り込んで一時保持するために用いられる。データレジスタＦＦＷに保持されたデータが“１”であれば、選択トランジスタ３はＯＮとなり、バリアトランジスタ２も導通されることによりｅ−ｆｕｓｅ素子１が破壊されてデータ“１”が書き込まれる。一方、データレジスタＦＦＷに保持されたデータが“０”であれば、選択トランジスタ３はＯＦＦとなり、これによりｅ−ｆｕｓｅ素子１は破壊されず、メモリセル１０に保持されるデータは“０”のままとされる。
【００１８】
図２は、この第１の例に係る、図１のメモリセル１０を複数個集積して形成したヒューズマクロ２０の構成例を示している。図２に示されるヒューズマクロ２０は、電圧発生回路２１、ｅ−ｆｕｓｅブロック２２、及び制御回路２３を備えている。
【００１９】
ｅ−ｆｕｓｅブロック２２は、例えば６４個のメモリセル１０と、制御回路２２Ｂを備えて構成され、この例では複数個直列に接続されてヒューズマクロ２０を構成している。図２に示す第１の例では、ｅ−ｆｕｓｅブロック２２が１６段直列に接続されることで、６４×１６＝１０２４ビットのヒューズマクロが構成されている。これはあくまで一例であり、ｅ−ｆｕｓｅブロック２２内のメモリセル数、全体のメモリセル数は必要に応じて任意に変更可能である。
【００２０】
６４個のメモリセル１０中に含まれるデータレジスタＦＦＷ、ＦＦＲは直列に接続されてシフトレジスタを構成しており、クロックパルスＣＬＫに従い、保持データを出力端子側に１ビットずつシフトし、最下位ビットのデータを出力端子ＳＯから出力可能としている。
【００２１】
電圧発生回路２１は、このｅ−ｆｕｓｅブロック２２に対し、書き込み、読み出し等に必要な電圧（例えばＶＢＰ、ＶＢＴ）を供給する。
【００２２】
制御回路２３は、クロック信号ＣＬＫに同期してデータ入力端子ＳＩから書き込み用のデータをシリアルに入力し、読み出すときはデータ出力端子ＳＯからシリアルにデータを出力する構成になっている。その他、各種制御信号が入力される。入力されたデータは、先頭のｅ−ｆｕｓｅブロック２２から順次転送されて各メモリセル１０に書き込まれる。
【００２３】
［第２の例］
次に、ｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の第２の例を、図３及び図４を参照して説明する。第１の例の場合、各メモリセル１０がセンスアンプ４及びデータレジスタＦＦＲ、ＦＦＷを有しており、広範な条件で安定した動作を確保しやすいという利点はある。しかし、各メモリセル１０にセンスアンプ４及びデータレジスタＦＦＲ、ＦＦＷが設けられるため、サイズが大きくなってしまう。これに対し、この第２の例は、センスアンプ等を複数のメモリセル間で共有することで、サイズの低減を図っている。
【００２４】
図３は、この第２の例に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。具体的にこの不揮発性半導体記憶装置は、メモリセルアレイ３１、センスアンプ３２、シフトレジスタ３３、ロウデコーダ３４、制御回路３５、及び電圧発生回路３６等を備えて構成される。
【００２５】
メモリセルアレイ３１は、図４に示すように、ｅ−ｆｕｓｅ素子１をマトリクス状に配列して構成される。すなわち、複数対のワード線ＷＬａ＜ｉ＞、ＷＬｂ＜ｉ＞と、複数のビット線ＢＬ＜ｉ＞の交点にｅ−ｆｕｓｅ素子１を含むメモリセル１０´が形成されている。ワード線ＷＬａ＜ｉ＞は選択トランジスタ３Ａのゲートに接続され、ワード線ＷＬｂ＜ｉ＞は、ｅ−ｆｕｓｅ素子の一端に接続され書き込み電圧及び読み出し電圧を供給する。
【００２６】
選択トランジスタ３Ａは、一端がｅ−ｆｕｓｅ素子１の他端に接続され、他端はビット線ＢＬ＜ｉ＞に接続される。センスアンプ３２は、前述したように、メモリセル１０´毎にでなく、ビット線ＢＬ＜ｉ＞毎に設けられている。シフトレジスタ３３は、第１の例と同様に、センスアンプ３２毎に設けられるデータレジスタＦＦＲ、ＦＦＷを直列接続してなる。
【００２７】
制御回路３５は、センスアンプ３２、シフトレジスタ３３及びロウデコーダ３４を制御する制御信号を出力する。電圧発生回路３６は、読み出しや書き込みに必要な各種電圧を供給する。
【００２８】
以上、ｅ−ｆｕｓｅ素子を用いた不揮発性半導体装置の２つの例を示した。このような不揮発性半導体装置は、ＤＲＡＭ、ＳＲＡＭ等の別の半導体メモリ装置の不良素子の救済のための情報、様々な回路設定情報、チップの識別情報などを記憶するために用いられることが多い。すなわち製造工程内の試験の段階でプログラムが行われ、製品出荷後はその状態を長期間維持することが求められる。ヒューズの製造条件やプログラム条件によっては、プログラム後の経時変化によりデータが破壊される可能性もないとはいえないため素子の信頼性に関する要求は厳しい。
【００２９】
また、このようなｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置は、メモリ装置内において、電源投入時にほぼ自動的にｅ−ｆｕｓｅ素子に蓄えられているデータを転送されるような使い方をされることが多く、不良素子があった場合の救済が非常に難しく、かつ１ビットでも不良があった場合にその製品にとって致命的なことにもなりかねない。従って、このようなｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の歩留まりがメモリ装置全体の歩留まりに直結してしまう可能性がある。そこで本実施の形態では、上記のようなシフトレジスタでデータを読み出す形式を有する不揮発性半導体記憶装置において、次に説明するような誤り訂正機能を付加することで、この問題を解決している。
【００３０】
［第１の実施の形態］
次に、誤り訂正機能を有する本発明の第１の実施の形態を、図５を参照して説明する。この第１の実施の形態は、上述した第１の例の不揮発性半導体記憶装置
に適用したものである。なお、ここでは誤り訂正符号として、（７、４）巡回符号を用いる例を説明するが、本発明はこれに限定されるものではない。
【００３１】
この実施の形態の不揮発性半導体記憶装置は、上述の第１の例の不揮発性半導体記憶装置に、シンドローム生成回路４２と、誤り訂正回路４３と、セレクタ回路４４とを備えて構成されている。なお、図５に示すシフトレジスタ４１は、ｅ−ｆｕｓｅブロック２２に含まれる、図１で示したデータレジスタＦＦＲを複数個直列接続したものであり、ここでは（７、４）巡回符号に対応して、７個のデータレジスタＦＦ６〜ＦＦ０毎にセレクタ回路４４が設けられている。
【００３２】
シフトレジスタ４１は、（７、４）巡回符号に対応して、７つのデータレジスタＦＦ０〜ＦＦ６において、誤り訂正のための冗長データを含む７ビットのデータを一時保持可能に構成されている。これにより、後述するように（７、４） 巡回符号を利用した１ビット訂正を行うことを可能にしている。７ビットのうち、上位側の３ビットのデータレジスタ（ＦＦ４−６）に冗長データが、下位の４ ビットのデータレジスタ（ＦＦ０−３）に本来のデータである実効データ（情報ビット）が転送され保持されるよう、ｅ−ｆｕｓｅブロック２２への冗長データ、実効データの書き込みが行なわれる。
【００３３】
シンドローム生成回路４２は、シフトレジスタ４１の最下位ビットのデータレジスタ（ＦＦ０）側からの入力を受け、実効データと冗長データに基づいて、誤り発生の有無とその箇所を示すシンドロームを発生するものである。具体的にこのシンドローム生成回路４２は、論理ゲート１８１と、インバータ回路１８２と、排他的論理和回路１８３、１８５と、データレジスタ１８４、１８６、１８７とを備えて構成される。
【００３４】
論理ゲート１８１は、一方の入力端子にシフトレジスタ４１の最下位ビットのデータレジスタＦＦ０からの入力を受け、他方の入力端子からは信号ＳＹＮの入力を受ける。その出力端子はインバータ回路１８２を介して排他的論理和回路１８３の入力端子に接続されている。信号ＳＹＮはシンドローム発生時に“Ｈ”になる一方、他の期間は”Ｌ” となる信号である。すなわち、信号ＳＹＮが“Ｈ”の場合、シフトレジスタ４１から受信されたデータは順次シンドローム生成回路４２の論理ゲート１８１に取り込まれる。
【００３５】
また、データレジスタ１８４の前段に排他的論理和回路１８３が設置され前者の入力端子に後者の出力端子が接続される。また、データレジスタ１８４と１８６の間にもう１つの排他的論理和回路１８５が設置される。データレジスタ１８４、１８６、１８７は３段のシフトレジスタを構成し、クロックパルスＣＬＫを１回受ける毎にデータを次段に転送する。排他的論理和回路１８３、１８６の一方の端子は最下段のデータレジスタ１８７からのフィードバックを受け、これによりシフトレジスタ４１から入力される（７、４）巡回符号についてのシンドロームが計算され、フリップフロップ回路１８４、１８６、１８７からなる３段のシフトレジスタに保持される。
【００３６】
誤り訂正回路４３は、論理ゲート１９１、データレジスタ１９２、インバータ回路１９３及び排他的論理和回路１９４とから構成されている。論理ゲート１９１は、データレジスタ１８４のラッチデータ、データレジスタ１８５のラッチデータの反転データ、及びデータレジスタ１８７のラッチデータの反転データの論理積の否定値を出力する。
【００３７】
一方、データレジスタ１９２は、シフトレジスタ４１の最下位ビットのデータレジスタＦＦ０の入力をラッチするように構成されている。排他的論理和回路１９４は、このデータレジスタ１９２の出力信号とインバータ１９３の出力信号の排他的論理和を、出力信号ＳＯとして出力する。
【００３８】
セレクタ回路４４は、データレジスタＦＦ６の入力端子にその出力端子を接続されていると共に、２つの入力端子ＩＮ０、ＩＮ１を有している。入力端子ＩＮ０は、外部からメモリセル１０に書き込むためのデータを入力する外部データ入力端子ＳＩとされている。また入力端子ＩＮ１には、シフトレジスタ４１の最下位ビットのデータレジスタＦＦ０の出力信号が入力される。この２つの入力端子ＩＮ０、ＩＮ１への入力信号のどちらか一方を、端子ＳＥＬに入力される信号ＳＹＮに従って選択的にデータレジスタＦＦ６に入力するようになっている。
【００３９】
次に、この不揮発性半導体記憶装置の動作を、図６のフローチャートを参照して説明する。まずメモリセル１０にそれぞれプログラムされているデータが、シフトレジスタ４１に読み出され保持される（Ｓ１）。シフトレジスタ４１を構成するデータレジスタＦＦ０〜ＦＦ６には、冗長データも含めた７ビットのデータが格納される。前述のように、上位側の３ビットのデータレジスタ（ＦＦ４−６）に冗長データが、下位の４ ビットのデータレジスタ（ＦＦ０−３）に本来のデータである実効データが保持される。
【００４０】
次にＳＹＮ=”Ｈ”としてシフトレジスタ４１の最下位のデータレジスタＦＦ０の出力データをシンドローム生成回路４２に入力可能な状態とする。また、セレクタ回路４４の入力端子ＩＮ０、ＩＮ１のうちＩＮ１が選択され、これによりシフトレジスタ４１の最下位ビットのデータレジスタＦＦ０の出力信号が最上位ビットのデータレジスタＦＦ６に順次入力され、シフトレジスタ４１内でデータが巡回可能な状態とされる。
【００４１】
次にクロックパルスＣＬＫを、（７、４）巡回符号の符号長に合せて７回入力する（Ｓ３）。１回のクロックパルスＣＬＫの入力毎に、シフトレジスタ４１のデータレジスタＦＦ６〜ＦＦ０中のデータは一段ずつ下段側へ（例えばＦＦｉからＦＦｉ−１へ）シフトし、シンドローム生成回路４２に１ビットずつ入力されると共に、読み出された最下位ビットのデータレジスタＦＦ０のデータは最上位のデータレジスタＦＦ６側に書き戻される。
【００４２】
７回のクロックパルスＣＬＫの入力が終了すると、シフトレジスタ４１のデータレジスタＦＦ６〜ＦＦ０に保持されていたデータのシンドロームがデータレジスタ１８４、１８６、１８７の３ビットに生成される。一方、シフトレジスタ４１のデータレジスタＦＦ６〜ＦＦ０では、セレクタ回路４４の入力端子ＩＮＩが選択されているため、元のデータ（実効データ、冗長データ）が一巡して元の位置に格納される。すなわち、上位側の３ビットのデータレジスタ（ＦＦ４−６）に冗長データが、下位の４ ビット（ＦＦ０−３）に本来のデータである実効データが保持される。
【００４３】
次に信号ＳＹＮ＝“Ｌ” としてシフトレジスタ４１とシンドローム生成回路４２と分離する（Ｓ４）。なお、このときセレクタ回路４４は入力端子ＩＮ０、ＩＮ１のどちらが選択された状態になってもよい。
【００４４】
次に外部へデータを転送するためにクロックパルスを７回入力する（Ｓ５）。シフトレジスタ４１からは、クロックパルスの１回の入力毎に、最下位ビットのデータレジスタＦＦ０からデータが出力され、これがデータレジスタ１９２に入力される。データレジスタ１９２に格納されたデータは、シンドロームに従った出力信号であるインバータ回路１９３の出力データとともに排他的論理和回路１９４に入力される。これにより、出力端子ＳＯから誤り訂正された実効データ、冗長データが出力される。なお、外部で必要とされるデータは実効データのみであり、冗長データは不要である。その場合には、シフトレジスタ４１の下位４ビットに保持された実効データのみを読み出すため、クロックパルスを４回だけ入力するようにしてもよい以上のような制御により、誤り訂正後のデータを外部へ転送することができる。
【００４５】
図７は、この実施の形態の不揮発性半導体記憶回路の動作を示すタイミングチャートを示している。ここでは、７ビットのメモリセル１０にすべて ”１”がプログラムされたが、最上位ビットのメモリセル１０のみ誤って”０”がセンスされ、最上位のデータレジスタＦＦ６に“０”がラッチされた場合の、データの読出しの例を示す。
【００４６】
時刻ｔ０において、信号ＳＹＮが“Ｈ”となるとシンドローム生成期間が開始され、データレジスタＦＦ６にのみ誤って格納された“０”は、クロックパルスＣＬＫの立ち上がり毎に下流のデータレジスタＦＦ６〜ＦＦ０内で１段ずつシフトしていき、７回のパルスの入力（時刻ｔ７）によりシフトレジスタ４１中（ＦＦ６〜ＦＦ０）で元の位置に戻る。
【００４７】
一方、シンドローム生成回路４２では、入力された７ビットのデータに従いシンドロームが生成され、生成されたシンドロームがデータレジスタ１８４、１８６、１８７に格納される。信号ＳＹＮが時刻ｔ７で“Ｌ”に変わると、シンドローム生成が終了し、生成されたシンドロームに従った誤り訂正が開始される（ｔ７〜ｔ１３）。すなわち、シフトレジスタ４１のデータが、クロックパルスＣＬＫに従い順次誤り訂正回路４３に入力され、得られたシンドロームに従い誤り訂正が行われ、誤りが訂正された出力データＳＯが出力される。
【００４８】
以上説明したように本実施の形態においては、シフトレジスタにデータを保持する形式の不揮発性半導体装置において、そのシフトレジスタの出力部に、シンドローム生成回路及び誤り訂正回路を導入している。そして、シンドローム生成時に、シフトレジスタから読み出したデータを再び書き戻してから誤り訂正を行う構成としている。これにより、誤り訂正に伴う回路規模の増大を最小限に抑えることができる。
【００４９】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置を、図８等を参照して説明する。この第２の実施の形態も、上述の第１の例に係る不揮発性半導体記憶装置に適用した例である。第１の実施の形態の装置と同一の構成要素に関しては図面において同一の符号を付し、その詳細な説明は省略する。
【００５０】
この実施の形態の不揮発性半導体記憶装置は、シンドローム生成回路４２の一部に符号化制御回路４５が形成されている点で、第１の実施の形態と異なっている。この符号化制御回路４５により、４ビットの実効データから３ビットの冗長データを生成し、この冗長データを実効データに付加して（７、４）巡回符号を生成することができる。
【００５１】
符号化制御回路４５は、ＮＡＮＤゲート２０１と、インバータ回路２０２とを備えている。ＮＡＮＤゲート２０１は、入力端子の一方にデータレジスタ１８７の出力信号を入力され、入力端子の他方に信号ＳＹＮＳＷを入力されている。この信号ＳＹＮＳＷは、冗長データを生成するときは“Ｌ”となり、シンドローム生成回路４２はその間符号化器として機能する。それ以外のときは“Ｈ”となっており、データレジスタ１８７からの出力信号はそのまま排他的論理和回路１８３、、１８５に入力され、シンドローム生成回路４２はシンドロームを生成可能とされる。
【００５２】
またこの実施の形態では、セレクタ回路４４がＩＮ０〜ＩＮ２の３入力端子を有し、いずれか１つの入力端子を切り替え可能にされている。３入力端子のうちの１つＩＮ２は、シンドローム生成回路４２の最下位のデータレジスタ１８７からの出力信号を入力可能にされている。セレクタ回路４４は、信号ＳＹＮ及びＳＹＮＳＷの入力に従い、入力端子ＩＮ０〜ＩＮ２のいずれから入力信号を受けるかを切り替えるように構成されている。その他の部分は、第１の実施の形態と同様である。
【００５３】
次に、この第２の実施の形態による不揮発性半導体記憶装置の動作を説明する。
【００５４】
まず、４ビットの実効データから３ビットの冗長データを生成する手順（符号化手順）を図９を参照して説明する。まず、シフトレジスタ４１の７つのデータレジスタ（ＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６） に（ｉ０、ｉ１、ｉ２、ｉ３、０、０、０）を格納する。ここで、（ｉ０、ｉ１、ｉ２、ｉ３）は４ビットの実効データである。（０、０、０）が格納されている部分（ＦＦ４、ＦＦ５、ＦＦ６）には、後に生成される冗長データ（ｐ０、ｐ１、ｐ２）が格納される。
【００５５】
続いて、時刻ｔ０で、信号ＳＹＮ、ＳＹＮＳＷを共に“Ｈ”にする（図９参照）。信号ＳＹＮが“Ｈ”となることにより、シフトレジスタ４１のデータがシンドローム生成回路４２に入力可能な状態となる。次に、時刻ｔ０〜ｔ７（符号生成期間）にクロックパルスＣＬＫが７回入力されることにより、データレジスタ１８４、１８６、１８７には、実効データ（ｉ０、ｉ１、ｉ２、ｉ３）に付加すべき冗長データ（ｐ０、ｐ１、ｐ２）が格納される。
【００５６】
また、シフトレジスタ４１の７つのデータレジスタ（ＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６） には、この時刻ｔ０〜ｔ７においてクロックパルスＣＬＫが７回入力されることで、データが一巡し、それぞれ（ｉ０、ｉ１、ｉ２、ｉ３、０、０、０）が格納される。
【００５７】
次に、時刻ｔ７以降において、この冗長データ（ｐ０、ｐ１、ｐ２）を、データレジスタ１８４、１８６、１８７からシフトレジスタ４１に転送する。
【００５８】
ただし、冗長データ（ｐ０、ｐ１、ｐ２）の転送に先立ち、時刻ｔ７〜ｔ１０において、クロックパルスＣＬＫを４回入力させることで実効データ（ｉ０、ｉ１、ｉ２、ｉ３）をシフトレジスタ４１内で転送し、データレジスタ（ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６）に格納させる。このｔ７〜ｔ１０の期間中は、符号化制御回路４５は、クロックパルスＣＬＫの入力が遮断された状態とされ、従って、データレジスタ１８４、１８６、１８７には、冗長データ（ｐ０、ｐ１、ｐ２）が格納されたままとされる。
【００５９】
次に、時刻ｔ１０において信号ＳＹＮＳＷ＝“Ｌ”として、シンドローム生成回路４２の最後段のシフトレジスタ１８７の出力を、セレクタ回路４４の入力端子に入力させる。そして、符号化制御回路４５をクロックパルスＣＬＫに同期して動作可能な状態に設定した後、時刻ｔ１１〜ｔ１３においてクロックパルスＣＬＫを３回入力する。これにより、シフトレジスタ４１のデータレジスタ（ＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６）に、（ｉ０、ｉ１、ｉ２、ｉ３、ｐ０、ｐ１、ｐ２）が格納される。すなわち、シフトレジスタ４１に、元の実効データ（ｉ０、ｉ１、ｉ２、ｉ３）と、符号化回路４３で生成された冗長データ（ｉ０、ｉ１、ｉ２、ｉ３）とが格納される。
【００６０】
図１０は、この実施の形態の不揮発性半導体記憶回路におけるシンドローム生成及び誤り訂正の動作を示すタイミングチャートを示している。第１の実施の形態（図７）と略同様であるが、信号ＳＹＮＳＷが“Ｈ”となってセレクタ回路４４において入力端子ＩＮ１が選択される点が異なっている。
【００６１】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置を、図１１を参照して説明する。この第３の実施の形態も、上述の第１の例に係る不揮発性半導体記憶装置に適用した例である。第１の実施の形態の装置と同一の構成要素に関しては図面において同一の符号を付し、その詳細な説明は省略する。
【００６２】
上記の実施の形態では、シフトレジスタ４１の７ビットのデータレジスタＦＦ０〜６で（７、４）巡回符号を用いた例を説明した。これに対し、この実施の形態は、図１１に示すように、３２個のデータレジスタＦＦからなるシフトレジスタ４１の先頭にセレクタ回路４４を備え、（３２、２６）巡回符号を用いる例である。用いる巡回符号が異なるためシンドローム生成回路４２及び誤り訂正回路４３は、当該符号に適合した形式に形成される。
【００６３】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係る不揮発性半導体記憶装置を、図１２を参照して説明する。この第４の実施の形態も、上述の第１の例に係る不揮発性半導体記憶装置に適用した例である。第１の実施の形態の装置と同一の構成要素に関しては図面において同一の符号を付し、その詳細な説明は省略する。
【００６４】
この実施の形態では、複数のセレクタ回路４４−ｉ（ｉ＝１〜７）、並びにシンドローム生成回路４２−ｉ及び誤り訂正回路４３−ｉが、それぞれ各シフトレジスタ４１を構成する７個のデータレジスタ群（シフトレジスタ）４１−ｉ毎に、その前段、後段にそれぞれ１ずつ配置されている。すなわち符号としては、（７、４）巡回符号を７回使用していることになる。したがって、シンドローム生成回路４２−ｉ、誤り訂正回路４３−ｉは、図１２ではブロックのみを表示し詳細は省略しているが、第１の実施の形態のもの（４２、４３）と同様の構成とすることができる。なお、セレクタ回路４４−ｉは、２つの入力端子ＩＮ０、ＩＮ１を備え、一方の入力端子ＩＮ０側は上段の誤り訂正回路４３−ｉ−１の出力が接続され、他方の入力端子ＩＮ１側には同一ブロックのシフトレジスタ４１−ｉ中の最下位ビットの出力（データレジスタＦＦ０）が接続されている。
【００６５】
第３の実施の形態、第４の実施の形態共に、データレジスタの集積度を向上させたものであるが、両者の間には利害得失がある。前者が前述の通り（３２、２６）巡回符号を用いて２６ビットのデータを扱い、後者では（７、４）巡回符号の４ビットを７段設け２８ビットのデータを扱うものと仮定する。
【００６６】
第３の実施の形態では、２６ビットの符号処理を一括して行うために、実効データに対する冗長データも小さく（６ビット）、処理に必要な回路規模も小さい。しかし処理に時間がかかり、また集積度を変更する場合は、符号処理のロジック（シンドローム生成回路、誤り訂正回路の構成）も変更が必要になるなどの難点がある。この点、第４の実施の形態では、７ビットの小さなデータレジスタを複数積層しているため、実効データ長が同じ場合第３の実施の形態に比べ冗長データが多くなり、処理に必要な回路の面積も大きくなる。しかしその一方で、並列に符号処理ができるため高速であり、集積度を変える場合も積層するデータレジスタの段数を変更するだけですむなど拡張に関する自由度は高い。このように第３、第４の実施の形態はそれぞれに利害得失がある。この２つを適宜使い分けることにより、様々な用途への使用が可能となる。
【００６７】
［第５の実施の形態］
次に、本発明の第５の実施の形態に係る不揮発性半導体記憶装置を、図１３を参照して説明する。この第５の実施の形態も、上述の第１の例に係る不揮発性半導体記憶装置に適用した例である。第４の実施の形態の装置と同一の構成要素に関しては図面において同一の符号を付し、その詳細な説明は省略する。
【００６８】
この実施の形態では、シフトレジスタ４１−ｉが、データレジスタＦＦ４とＦＦ３との間（すなわち実効データと符号データの境目）に更にセレクタ回路４６−ｉを備えている点で、第４の実施の形態と異なっている。本実施の形態では、セレクタ回路４６−ｉにより、外部においては不要なデータである冗長データを除去し、外部には出力しないようにしている。
【００６９】
セレクタ回路４４−ｉは２つの入力端子ＩＮ０、ＩＮ１を備えている。一方の入力端子ＩＮ０側は、上段のシフトレジスタ４１−ｉ−１の最下位ビットの出力（データレジスタＦＦ０）が入力される。ただし、最上段のセレクタ回路４４−１の入力端子ＩＮ０は、外部からの入力信号の入力端子ＳＩとされている。
【００７０】
他方の入力端子ＩＮ１側には同一ブロックの符号データの最下位ビットの出力（データレジスタＦＦ０）が接続されている。この２つの入力端子ＩＮ０、ＩＮ１の切り替えは、信号ＳＹＮにより行われる。
【００７１】
セレクタ回路４６−ｉも２つの入力端子ＩＮ０、ＩＮ１を備えている。一方の入力端子ＩＮ０側は上段の誤り訂正回路４３−ｉ−１の出力が接続されている（ただし、セレクタ回路４６−１の入力端子ＩＮ０は接地電位Ｖｓｓに接続されている）。他方の入力端子ＩＮ１側には同一ブロックの符号データの最下位ビットの出力（データレジスタＦＦ４）が接続されている。この２つの入力端子ＩＮ０、ＩＮ１の切り替えは、信号ＳＹＮ２により行われる。この構成において、信号ＳＹＮ、ＳＹＮ２の切り替わりにより、次の３つのモード間で切り替わる。
（１）入力端子ＳＩから、実効データと符号データをシフトレジスタ４１−ｉへ転送するモード
（２）シンドローム生成回路４２−ｉでシンドロームを発生して格納するモード
（３）誤り訂正回路４３−ｉによる誤り訂正実行後に、出力端子ＳＯから外部へデータを転送するモード
まず、（１）のモードにおける動作を図１４Ａを用いて説明する。このときは、シンドローム生成回路４２−ｉ、誤り訂正回路４３−ｉは使われない。セレクタ回路４４−ｉでは入力端子ＩＮ０が選択され、セレクタ回路４６−ｉでは入力端子ＩＮ１が選択される。これにより、図１４Ａに示すように、すべてのシフトレジスタ４１−ｉ（ｉ＝１〜７）が直列に接続され、実効データ４ビットと符号データ３ビットの計７ビットのデータを、１つで７ビットのシフトレジスタ４１−ｉを単位として１つの入力端子ＳＩからから入力することで全セル（７×７ビット）へのデータの転送を行うことができる。
【００７２】
（２）のモードにおける動作を図１４Ｂを用いて説明する。このときは、シンドローム生成回路４２−ｉは使われるが、誤り訂正回路４３−ｉは使われない。セレクタ回４４−ｉは入力端子ＩＮ１ 側、セレクタ回路４６−ｉは入力端子ＩＮ１側が選択される。その結果、シフトレジスタ４１−ｉの7 ビットを単位としたシンドローム生成と、生成後に実効データを元のシフトレジスタ４１−ｉに戻す制御が可能になる。
【００７３】
最後に、（３）のモードにおける動作を図１４Ｃを参照して説明する。このときは、シンドローム生成回路４２−ｉと誤り訂正回路４３−ｉが共に使用される。
なお、セレクタ回路４４−ｉは使用されないので、ＩＮ０、ＩＮ１のどちらの入力端子が選択されても良い。
【００７４】
セレクタ回路４６−ｉは入力端子ＩＮ０側が選択される。その結果、シフトレジスタ４１に格納される７ビットデータの下位４ビット、すなわち実効データのみが誤り訂正回路４３−ｉを通して次段のシフトレジスタ４１−ｉ或いは出力端子ＳＯから外部へ転送される。以上のような構成にすることで、シフトレジスタ４１−ｉ内に保存されたデータを外部へ転送する際に、冗長データを除外して実効データだけを転送できる。
【００７５】
［第６の実施の形態］
次に、本発明の第６の実施の形態に係る不揮発性半導体記憶装置を、図１３を参照して説明する。この第６の実施の形態は、第１〜第５の実施の形態とはことなり、上述の第２の例（図３、図４）に係る不揮発性半導体記憶装置に適用した例である。第１の実施の形態の装置と同一の構成要素に関しては図面において同一の符号を付し、その詳細な説明は省略する。
【００７６】
この実施の形態は、図４に示す７個のデータレジスタＦＦ６−０からなるシフトレジスタ３３毎に、シンドローム生成回路４２、誤り訂正回路４３、及びセレクタ回路４４Ａを設けたものである。
シンドローム生成回路４２、誤り訂正回路４３は、第１の実施の形態と同様であり、その構成要素も同様であるので説明を省略する。図１５は（７、４）巡回符号を用いた場合の例である。別の巡回符号を用いる場合には、データレジスタＦＦの数や、シンドローム生成回路４２、誤り訂正回路４３、セレクタ回路４４Ａの構成を、上記の実施の形態と同様に変更することで対処可能である。
【００７７】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【００７８】
【図１】ｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の第１の例を説明している。
【図２】ｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の第１の例を説明している。
【図３】ｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の第２の例を説明している。
【図４】ｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の第２の例を説明している。
【００７９】
【図５】本発明の第１の実施の形態の不揮発性半導体記憶装置を示す。
【図６】第１の実施の形態の不揮発性半導体記憶装置の動作を説明するフローチャートである。
【図７】第１の実施の形態の不揮発性半導体記憶回路の動作を示すタイミングチャートを示している。
【図８】本発明の第２の実施の形態の不揮発性半導体記憶装置を示す。
【図９】第２の実施の形態の不揮発性半導体記憶回路の動作（冗長データを生成する手順（符号化手順））を示すタイミングチャートを示している  。
【図１０】第２の実施の形態の不揮発性半導体記憶回路の動作（シンドローム生成手順、誤り訂正手順）を示すタイミングチャートを示している
【図１１】本発明の第３の実施の形態の不揮発性半導体記憶装置を示す。
【図１２】本発明の第４の実施の形態の不揮発性半導体記憶装置を示す。
【図１３】本発明の第５の実施の形態の不揮発性半導体記憶装置を示す。
【図１４Ａ】第５の実施の形態の不揮発性半導体記憶装置の動作を説明している。
【図１４Ｂ】第５の実施の形態の不揮発性半導体記憶装置の動作を説明している。
【図１４Ｃ】第５の実施の形態の不揮発性半導体記憶装置の動作を説明している。
【図１５】本発明の第６の実施の形態の不揮発性半導体記憶装置を示す。
【符号の説明】
【００８０】
１・・・ｅ−ｆｕｓｅ素子、２・・・バリアトランジスタ、３、３Ａ・・・選択トランジスタ、４、３２・・・センスアンプ、  ＦＦＲ、ＦＦＷ・・・データレジスタ、  １０、１０´・・・メモリセル、  ３１・・・メモリセルアレイ、  ３２・・・センスアンプ、  ３３・・・データレジスタ、  ３４・・・ロウデコーダ、  ３５・・・制御回路、  ３６・・・電圧発生回路、  ４１・・・データレジスタ、  ４２・・・シンドローム生成回路、  ４３・・・誤り訂正回路、  ４４、４６・・・セレクタ回路、  ４５・・・符号化制御回路。
【図１】
2008097785.tif 000003
【図２】
2008097785.tif 000004
【図３】
2008097785.tif 000005
【図４】
2008097785.tif 000006
【図５】
2008097785.tif 000007
【図６】
2008097785.tif 000008
【図７】
2008097785.tif 000009
【図８】
2008097785.tif 000010
【図９】
2008097785.tif 000011
【図１０】
2008097785.tif 000012
【図１１】
2008097785.tif 000013
【図１２】
2008097785.tif 000014
【図１３】
2008097785.tif 000015
【図１４Ａ】
2008097785.tif 000016
【図１４Ｂ】
2008097785.tif 000017
【図１４Ｃ】
2008097785.tif 000018
【図１５】
2008097785.tif 000019