(57)【要約】【課題】冗長データを用いずにデータ転送の速度の低下を抑え、かつ実装面積の拡大を可及的に抑制することができるデータ転送装置及びデータ転送方法を提供すること。【解決手段】２の半導体素子２，３間でデータ転送を行うためのデータ転送装置１において、２値の自然乱数Ｓｉｇ２を順次発生して出力する乱数発生器１１と、送信用データを順次入力し、この送信用データを自然乱数Ｓｉｇ２によりスクランブルするスクランブル器１２と、スクランブルされたデータ信号Ｓｉｇ３−１〜ｎを第１伝送線１７−１〜ｎへ順次送信する第１送信器１４−１〜ｎと、乱数発生器１１から出力される自然乱数Ｓｉｇ２を第２伝送線１８へ順次送信する第２送信器１６とを有するデータ送信部１０を設けた。【選択図】図１
2008160500.tif 000002
【特許請求の範囲】
【請求項１】
２以上の半導体素子間でデータ転送を行うためのデータ転送装置において、
データ送信部とデータ受信部とを有し、
前記データ送信部は、
２値の自然乱数を順次発生して出力する乱数発生器と、
送信用データを順次入力し、この送信用データを前記自然乱数により順次論理演算することによって前記送信用データをスクランブルして出力するスクランブル器と、
前記論理演算された送信用データを１以上の第１伝送線へ順次送信する第１送信器と、
前記乱数発生器から出力される自然乱数を第２伝送線へ順次送信する第２送信器と、を備え、
前記データ受信部は、
前記第１伝送線を介して前記論理演算された送信用データを受信する第１受信器と、
前記第２伝送線を介して前記自然乱数を受信する第２受信器と、
前記第１受信器で受信した前記論理演算された送信用データを前記第２受信器で受信した自然乱数で論理演算することにより前記送信用データを復元するデスクランブル器と、を備えた
ことを特徴とするデータ転送装置。
【請求項２】
前記データ送信部は、
前記第１送信器及び前記第２送信器の送信タイミングを規定する基準クロックを生成するクロック源と、
前記基準クロックを前記自然乱数で順次符号化する符号化器と、を備え、
前記第２送信器は、
前記自然乱数の前記第２伝送線への送信を、前記符号化器によって符号化された基準クロックを前記第２伝送線へ送信することによって行い、
前記データ受信部は、
前記第２伝送線を介して受信した信号から前記基準クロックを抽出するクロック抽出器を備え、
前記第１受信器は、前記クロック抽出器によって抽出した基準クロックに基づいて前記論理演算された送信用データを受信する
ことを特徴とする請求項１に記載のデータ転送装置。
【請求項３】
前記データ送信部は、
前記第１送信器及び前記第２送信器の送信タイミングを規定する基準クロックを生成するクロック源と、
前記基準クロックを第３伝送線へ順次送信する第３送信器と、を備え、
前記データ受信部は、
前記第３伝送線を介して前記基準クロックを受信する第３受信器を備え、
前記第１受信器は、前記第３受信器によって受信した基準クロックに基づいて前記論理演算された送信用データを受信する
ことを特徴とする請求項１に記載のデータ転送装置。
【請求項４】
前記乱数発生器は、
前記データ送信部を有する半導体素子の内部において発生する雑音に基づいて、前記自然乱数の列を生成することを特徴とする請求項１〜３のいずれか１項に記載のデータ転送装置。
【請求項５】
前記乱数発生器は、
段数が互いに素であり、かつ互いに段数が異なる複数のリングオシレータと、
前記複数のリングオシレータの出力信号の排他的論理和を演算する排他的論理和器とを備え、
前記排他的論理和器の出力を前記自然乱数とした
ことを特徴とする請求項１〜３のいずれか１項に記載のデータ転送装置。
【請求項６】
前記第１伝送線は、その中途部において容量素子が直列に接続された
ことを特徴とする請求項１〜５のいずれか１項に記載のデータ転送装置。
【請求項７】
前記第１受信器は、前記論理演算された送信用データを受信して取り込むタイミングを動的に調整するタイミング調整器を有し、
前記タイミング調整器は、前記論理演算された送信用データの立ち上り又は立ち下がりのタイミングに基づいて、前記論理演算された送信用データを取り込むタイミングを調整する
ことを特徴とする請求項１〜６のいずれか１項に記載のデータ転送装置。
【請求項８】
前記第１受信器は、前記第１伝送線での信号劣化を所定のパラメータに基づいて回復する適応等化器を有しており、
前記適応等化器は、前記論理演算された送信用データの状態遷移に基づいて、前記所定のパラメータを動的に調整する
ことを特徴とする請求項１〜７のいずれか１項に記載のデータ転送装置。
【請求項９】
前記乱数発生器は、前記論理演算された送信用データが前記第１送信器からｍビット分送信される毎に、一つの自然乱数を生成し、
前記スクランブル器は、前記乱数発生器から順次出力される最新のｍビット分の自然乱数の列を蓄積する乱数記憶部を有し、前記送信用データをｍビット単位で前記乱数記憶部に記憶したｍビット分の自然乱数の列に基づいて論理演算してスクランブルする
ことを特徴とする請求項１〜８のいずれか１項に記載のデータ転送装置。
【請求項１０】
２以上の半導体素子間でデータ転送を行うためのデータ転送方法において、
２値の自然乱数を順次発生して出力するステップと、
送信用データを順次入力し、この送信用データを前記自然乱数により順次論理演算することによって前記送信用データをスクランブルして出力するステップと、
前記論理演算された送信用データを１以上の第１伝送線へ順次送信するステップと、
前記自然乱数を第２伝送線へ順次送信するステップと、
前記第１伝送線を介して前記論理演算された送信用データを受信するステップと、
前記第２伝送線を介して前記自然乱数を受信するステップと、
前記受信した前記論理演算された送信用データを前記受信した自然乱数で論理演算することにより前記送信用データを復元するステップと、を有する
ことを特徴とするデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送の技術に関し、特に異なる２以上の半導体素子間でのデータ転送に関する技術である。
【背景技術】
【０００２】
従来より、ＩＣチップなどの半導体素子同士を通信接続するためにデータ転送技術が用いられている。データ転送として大きく２つに分けて考えることができる。一つはシリアル転送であり、もう一つは、パラレル転送である。
【０００３】
一般的に、シリアル転送の特徴は、長距離伝送で用いられ、伝送路の数が少なく、データレートが高いという点であり、一方、パラレル転送の特徴は、短距離伝送で用いられ、伝送路の数が多く、データレートが低いという点である。
【０００４】
昨今、これまでのパラレル転送の技術に行き詰まりが生じ、より高いデータレートでの転送を実現するために、シリアル転送で開発された技術を、これまでパラレル転送技術がカバーしていた距離のところまで使用されるようになった。例えば、ＰＣＩ−ＳＩＧ(Special Interest Group)によって策定されたＰＣＩ  Ｅｘｐｒｅｓｓなどがある。
【０００５】
ところで、データ線やクロック線などの伝送路は一般に、導体の表皮効果や誘電体損失によって、高周波成分が減衰してしまうという問題がある。例えば、データ転送速度が５Ｇｂｐｓを超えるようなデータレートの領域では、近距離と言っても、高周波成分の減衰は無視できず、シンボル間干渉によって、データの「０」と「１」を明確に区別することが難しくなってくる。そこで、近距離でのデータ転送であっても、伝送路の適応等化器を使用し、減衰した高周波成分を回復して、データ転送を確実に行えるようにする技術が一般化しつつある。（例えば、VLSI sympo 2006,C-9.5 Power/Performance/Channel Length Tradeoffs in 1.6 to 9.6Gbps I/O Links in 90nm CMOS for Server, Desktop, and Mobile Applications）
【０００６】
この適応等化器は内部にパラメータを有しており、温度などの変化に応じて、常にパラメータを最適になるようにすることが望ましい。このパラメータの自動調整が正常に動作するには、ある程度ランダムに「０」,「１」が入力される必要があり、長時間「０」が連続するような場合には、パラメータを調整することはできない。
【０００７】
そこで、パラメータを適切に調整する方法として、（１）冗長データで符号化を行う方法（例えば、８Ｂ１０Ｂ符号化など）、（２）時々、本来のデータ転送を停止して、伝送路のパラメータを再調整する期間を設ける方法（たとえば、特許文献１参照）、（３）Ｎビットの転送を行うのに、Ｎ＋１本のデータ線を確保して、その中の１本のデータ線を順番に選んでパラメータ調整を行い、残りのＮ本のデータ線でデータ転送を行うという方法（たとえば、特許文献２参照）などが知られている。
【特許文献１】米国特許第７０７６３７７号明細書
【特許文献２】米国特許第７０７２３５５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、冗長データで符号化を行う方法では、例えば、８ビットの実データを転送するのに、１０ビットのデータを転送しなければならず、転送されるデータの約２０％は使えないことになり、転送効率が低下してしまう。
【０００９】
また、特許文献１に記載の方法では、長時間連続してデータ転送を行うときには、強制的にデータ転送を中断して、パラメータの再調整を行う必要があり、結果的にデータ転送速度が低下してしまう。
【００１０】
また、特許文献２に記載の方法では、余分なデータ線を確保する必要がある上に、ＮビットをＮ＋１本に分配し、更に元に戻す回路を付加する必要があり、実装面積が大きくなってしまう。
【００１１】
そこで、本発明は、冗長データを用いずにデータ転送の速度の低下を抑え、かつ実装面積の拡大を可及的に抑制することができるデータ転送装置及びデータ転送方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１に記載の発明は、２以上の半導体素子間でデータ転送を行うためのデータ転送装置において、データ送信部とデータ受信部とを有し、前記データ送信部は、２値の自然乱数を順次発生して出力する乱数発生器と、送信用データを順次入力し、この送信用データを前記自然乱数により順次論理演算することによって前記送信用データをスクランブルして出力するスクランブル器と、前記論理演算された送信用データを１以上の第１伝送線へ順次送信する第１送信器と、前記乱数発生器から出力される自然乱数を第２伝送線へ順次送信する第２送信器とを備え、前記データ受信部は、前記第１伝送線を介して前記論理演算された送信用データを受信する第１受信器と、前記第２伝送線を介して前記自然乱数を受信する第２受信器と、前記第１受信器で受信した前記論理演算された送信用データを前記第２受信器で受信した自然乱数で論理演算することにより前記送信用データを復元するデスクランブル器とを備えたことを特徴とする。
【００１３】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記データ送信部は、前記第１送信器及び前記第２送信器の送信タイミングを規定する基準クロックを生成するクロック源と、前記基準クロックを前記自然乱数で順次符号化する符号化器と、を備え、前記第２送信器は、前記自然乱数の前記第２伝送線への送信を、前記符号化器によって符号化された基準クロックを前記第２伝送線へ送信することによって行い、前記データ受信部は、前記第２伝送線を介して受信した信号から前記基準クロックを抽出するクロック抽出器を備え、前記第１受信器は、前記クロック抽出器によって抽出した基準クロックに基づいて前記論理演算された送信用データを受信することを特徴とする。
【００１４】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記データ送信部は、前記第１送信器及び前記第２送信器の送信タイミングを規定する基準クロックを生成するクロック源と、前記基準クロックを第３伝送線へ順次送信する第３送信器を備え、前記データ受信部は、前記第３伝送線を介して前記基準クロックを受信する第３受信器と、を備え、前記第１受信器は、前記第３受信器によって受信した基準クロックに基づいて前記論理演算された送信用データを受信することを特徴とする。
【００１５】
また、請求項４に記載の発明は、請求項１〜３のいずれか１項に記載の発明において、前記乱数発生器は、前記データ送信部を有する半導体素子の内部において発生する雑音に基づいて、前記自然乱数の列を生成することを特徴とする。
【００１６】
また、請求項５に記載の発明は、請求項１〜３のいずれか１項に記載の発明において、前記乱数発生器は、段数が互いに素であり、かつ互いに段数が異なる複数のリングオシレータと、前記複数のリングオシレータの出力信号の排他的論理和を演算する排他的論理和器とを備え、前記排他的論理和器の出力を前記自然乱数としたことを特徴とする。
【００１７】
また、請求項６に記載の発明は、請求項１〜５のいずれか１項に記載の発明において、前記第１伝送線は、その中途部において容量素子が直列に接続されたことを特徴とする。
【００１８】
また、請求項７に記載の発明は、請求項１〜６のいずれか１項に記載の発明において、前記第１受信器は、前記論理演算された送信用データを受信して取り込むタイミングを動的に調整するタイミング調整器を有し、前記タイミング調整器は、前記論理演算された送信用データの立ち上り又は立ち下がりタイミングに基づいて、前記論理演算された送信用データを取り込むタイミングを調整することを特徴とする。
【００１９】
また、請求項８に記載の発明は、請求項１〜７のいずれか１項に記載の発明において、前記第１受信器は、前記第１伝送線での信号劣化を所定のパラメータに基づいて回復する適応等化器を有しており、前記適応等化器は、前記論理演算された送信用データの状態遷移に基づいて、前記所定のパラメータを動的に調整することを特徴とする。
【００２０】
また、請求項９に記載の発明は、請求項１〜８のいずれか１項に記載の発明において、前記乱数発生器は、前記論理演算された送信用データが前記第１送信器からｍビット分送信される毎に、一つの自然乱数を生成し、前記スクランブル器は、前記乱数発生器から順次出力される最新のｍビット分の自然乱数の列を蓄積する乱数記憶部を有し、前記送信用データをｍビット単位で前記乱数記憶部に記憶したｍビット分の自然乱数の列に基づいて論理演算してスクランブルすることを特徴とする。
【００２１】
また、請求項１０に記載の発明は、２以上の半導体素子間でデータ転送を行うためのデータ転送方法において、２値の自然乱数を順次発生して出力するステップと、送信用データを順次入力し、この送信用データを前記自然乱数により順次論理演算することによって前記送信用データをスクランブルして出力するステップと、前記論理演算された送信用データを１以上の第１伝送線へ順次送信するステップと、前記自然乱数を第２伝送線へ順次送信するステップと、前記第１伝送線を介して前記論理演算された送信用データを受信するステップと、前記第２伝送線を介して前記自然乱数を受信するステップと、前記受信した前記論理演算された送信用データを前記受信した自然乱数で論理演算することにより前記送信用データを復元するステップとを有することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、送信用データに対して乱数を用いてスクランブルをかけるので、伝送線であるデータ線に送信されるデータにおいて「０」と「１」の出力バランスをとることができる。しかも、スクランブルに用いる乱数は、規則性や前後の相関性、周期性などを有する擬似乱数ではなく、乱数の確率値及び出現率に差異が生じない真性乱数に近い自然乱数を用いる。その結果、送信用データがどのような値であっても、スクランブル後のデータは、自然乱数の列が持つ特徴（「０」と「１」とが同じ頻度で発生する特徴）を持つことができる。従って、例えば、受信器に適応等化器を設けたとき、冗長コードを用いることなく、この適応等化器において内部パラメータの自動調整を正常に動作させることができる。また、データ送信部とデータ受信部との電源電圧が異なる場合であっても、冗長コードを用いることなく中途部を容量結合した伝送路を用いることができる。また、スクランブルに用いた自然乱数をデータ受信部からデータ受信部へ送信するようにしているので、データ受信部ではデータ送信部から受信した自然乱数を用いて送信用データを復元することができる。
【発明を実施するための最良の形態】
【００２３】
本実施形態におけるデータ転送装置は、２以上の半導体素子間でデータ転送を行うためのデータ転送装置であり、データ送信部とデータ受信部とを有している。
【００２４】
データ送信部は、２値の自然乱数を順次発生して出力する乱数発生器と、送信用データを順次入力し、この送信用データを自然乱数により順次論理演算することによって送信用データをスクランブルして出力するスクランブル器と、論理演算された送信用データを１以上の第１伝送線へ順次送信する第１送信器と、乱数発生器から出力される自然乱数を第２伝送線へ順次送信する第２送信器とを備えている。
【００２５】
また、データ受信部は、第１伝送線を介して論理演算された送信用データを受信する第１受信器と、第２伝送線を介して自然乱数を受信する第２受信器と、第１受信器で受信した論理演算された送信用データを第２受信器で受信した自然乱数で論理演算することにより送信用データを復元するデスクランブル器とを備えている。
【００２６】
このように、送信用データに対して乱数を用いてスクランブルをかけるので、伝送線であるデータ線に送信されるデータにおいて「０」と「１」の出力バランスをとることができる。しかも、スクランブルに用いる乱数は、規則性や前後の相関性、周期性などを有する擬似乱数ではなく、乱数の確率値及び出現率に差異が生じない真性乱数に近い自然乱数を用いている。その結果、擬似乱数と異なり、乱数が「０」、「１」のどちらであるかは、常に予測できない状態にすることができる。例えば、１００ビット同じデータが連続する確率は、２-100（２の−１００乗）であり、およそ７．９×１０-31（１０の−３１乗に７．９を乗算した値）になる。そのため、１０Ｇｂｐｓのデータ転送速度で１０年間データを送りつづけても、３．２×１０18（１０の１８乗に３．２を乗算した値）ビットであることを考えると、現実的に１００ビット同じデータが連続することはないと考えられる。そのため、送信用データがどのような値であっても、スクランブル後のデータは、自然乱数の列が持つ特徴（「０」と「１」とが同じ頻度で発生する特徴）を持つことができる。従って、受信器に適応等化器を設けたとき、冗長コードを用いることなく、この適応等化器において内部パラメータの自動調整を正常に動作させることができる。
【００２７】
また、スクランブルに用いた自然乱数をデータ送信部からデータ受信部へ送信するようにしているので、データ受信部ではデータ送信部から受信した自然乱数を用いて送信用データを復元することができる。
【００２８】
また、データ送信部は、第１送信器及び第２送信器の送信タイミングを規定する基準クロックを生成するクロック源と、基準クロックを自然乱数で順次符号化する符号化器とを備えており、この第２送信器は、自然乱数の第２伝送線への送信を、符号化器によって符号化された基準クロックを第２伝送線へ送信することによって行う。また、データ受信部は、第２伝送線を介して受信した信号から基準クロックを抽出するクロック抽出器を備え、この第１受信器は、クロック抽出器によって抽出した基準クロックに基づいて論理演算された送信用データを受信する。なお、符号化器による符号化は、例えばマンチェスター符号化などの方法で自然乱数を符号化する。
【００２９】
このように基準クロックと自然乱数とを一つの伝送線で送信するので、半導体素子間の配線を簡素化することできる。
【００３０】
なお、自然乱数の列を送信する特別な伝送路を準備するようにしてもよい。例えば、データ送信部に、基準クロックを第３伝送線へ順次送信する第３送信器を設け、一方、データ受信部は、第３伝送線を介して基準クロックを受信する第３受信器を設けて、第１受信器において、この第３受信器によって受信した基準クロックに基づいて論理演算された送信用データを受信する。このように構成することにより、符号化器やクロック抽出器を設ける必要がなくなり、データ転送装置の実装面積を低減させることができる。
【００３１】
また、乱数発生器として、半導体素子の内部の雑音を用いたものやリングオシレータを用いるものがある。例えば、データ送信部を有する半導体素子の内部において発生する雑音に基づいて自然乱数の列を生成する乱数発生器を用いることができる。半導体素子の内部において発生する雑音としては、微弱放射線、抵抗やダイオードの熱雑音、フリッカー雑音、ショット雑音などの自然現象により発生する雑音がある。リングオシレータを用いるものとして、段数が互いに素であり、かつ互いに段数が異なる複数のリングオシレータと、複数のリングオシレータの出力信号の排他的論理和を演算する排他的論理和器とを備え、排他的論理和器の出力を自然乱数とする乱数発生器がある。
【００３２】
このように半導体素子の内部の雑音やリングオシレータを用いることにより、自然乱数を容易に生成することができる。
【００３３】
また、上述のように「０」と「１」の発生頻度を等しくすることができるため、第１伝送線は、その中途部において容量素子が直列に接続することができる。
【００３４】
このように第１伝送線の中途部を容量素子でＡＣ結合することにより、データ送信部とデータ受信部の信号電位が異なっていても動作させることができる。これは、例えば、長さ１０，０００の自然乱数の列の平均値が１／２から０．０５以上ずれる確率は、１．６×１０-23（１０の−２３乗に１．６を乗算した値）であり、通常ＡＣ結合で用いる容量（例えば、１００ｎＦ）であれば、この程度のズレは動作上問題無いレベルであるからである。
【００３５】
また、第１受信器は、論理演算された送信用データを受信して取り込むタイミングを動的に調整するタイミング調整器を有しており、このタイミング調整器は、論理演算された送信用データの立ち上り又は立ち下がりのタイミングに基づいて、論理演算された送信用データを取り込むタイミングを調整している。
【００３６】
また、第１受信器は、第１伝送線での信号劣化を所定のパラメータに基づいて回復する適応等化器を有しており、この適応等化器は、論理演算された送信用データの状態遷移に基づいて、所定のパラメータを動的に調整する。
【００３７】
このようにデータ受信部に適応等化器(Adaptive Equalizer)を設けることにより、データ転送を中断することなく、伝送線の減衰特性に柔軟に対応することができる。また、他のアナログフィルターと異なり、ノイズの増幅を抑えることができる。
【００３８】
また、乱数発生器は、論理演算された送信用データが第１送信器からｍビット分送信される毎に、一つの自然乱数を生成し、スクランブル器は、乱数発生器から順次出力される最新のｍビット分の自然乱数の列を蓄積する乱数記憶部を有し、送信用データをｍビット単位で乱数記憶部に記憶したｍビット分の自然乱数の列に基づいて論理演算してスクランブルする。
【００３９】
その結果、乱数発生器による自然乱数の発生速度をデータ転送の速度に合わせる必要がなくなり、回路設計が容易になる。しかも、自然乱数の転送周波数を低減することができるので、不要輻射などの外部への影響を抑えることができる。
【００４０】
なお、２値の自然乱数を順次発生して出力するステップと、送信用データを順次入力し、この送信用データを自然乱数により順次論理演算することによって送信用データをスクランブルして出力するステップと、論理演算された送信用データを１以上の第１伝送線へ順次送信するステップと、自然乱数を第２伝送線へ順次送信するステップと、第１伝送線を介して論理演算された送信用データを受信するステップと、第２伝送線を介して自然乱数を受信するステップと、受信した論理演算された送信用データを受信した自然乱数で論理演算することにより送信用データを復元するステップとを有するデータ転送方法であれば、上記データ転送装置の構成に限られるものではない。
【００４１】
（第１実施形態）
以下、図面に基づいて本発明の第１実施形態を詳説する。図１は、本第１実施形態のデータ転送装置１の概略構成図、図２は本第１実施形態のデータ転送装置１の動作説明図である。
【００４２】
図１に示すように、データ転送装置１は、２以上の半導体素子間でデータ転送を行うためのデータ転送装置であり、Ｃｈｉｐ−ｔｏ−Ｃｈｉｐインタフェースとも呼ばれる。このデータ転送装置１は、第１半導体素子２に内蔵されるデータ送信部１０と第２半導体素子３に内蔵されるデータ受信部２０とから構成される。
【００４３】
データ送信部１０は、乱数の確率値及び出現率に差異が生じない２値（「０」，「１」）の真性乱数に近い自然乱数Ｓｉｇ２を順次発生して出力する乱数発生器１１と、第１半導体素子２から第２半導体素子３へ送信するデータ（以下、「送信用データ」と呼ぶ。）を順次入力し、この送信用データをこの乱数発生器１１から出力される自然乱数Ｓｉｇ２により順次論理演算することによって送信用データをスクランブルして出力するスクランブル器１２と、基準クロックＳｉｇ１を生成するクロック源１３と、スクランブル器１２によって論理演算された送信用データをｎ個（ｎは自然数）のデータ線である第１伝送線１７−１〜１７−ｎへ順次送信する第１送信器１４−１〜１４−ｎと、基準クロックＳｉｇ１を自然乱数Ｓｉｇ２で順次符号化した信号Ｓｉｇ４を出力する符号化器１５と、符号化器１５から出力される信号Ｓｉｇ４を第２伝送線１８へ順次送信する第２送信器１６とを有している。なお、基準クロックＳｉｇ１は、第１送信器１４及び第２送信器１６の送信タイミングを規定するクロックである。また、第２伝送線１８は、クロック線と乱数伝送線とが共用された伝送線となる。すなわち、基準クロックＳｉｇ１を自然乱数Ｓｉｇ２で順次符号化することにより、一つの第２伝送線１８で基準クロックＳｉｇ１と自然乱数Ｓｉｇ２とを同時に送信するようにしている。
【００４４】
ここで、データ送信部１０に入力される送信用データは、ｐビットのパラレルデータであるものとする。そして、スクランブル器１２は、ｐビットの送信用データをｎ個のシリアルデータに変換するパラレル−シリアル変換器を有している。例えば、ｐ＝２４とし、ｎ＝４とすることができる。スクランブル器１２においては、送信用データをパラレル−シリアル変換することによって生成したｎ個のシリアルデータ（以下、「送信用シリアルデータ」と呼ぶ。）をそれぞれ自然乱数Ｓｉｇ２により順次論理演算することによって送信用データをスクランブルする。
【００４５】
データ受信部２０は、第１伝送線１７−１〜１７−ｎに接続され、この第１伝送線１７−１〜１７−ｎを介してデータ送信部１０から送信される転送データＳｉｇ１０−１〜Ｓｉｇ１０−ｎをそれぞれ受信して２値化し、このように２値化した信号Ｓｉｇ２１−１〜Ｓｉｇ２１−ｎを出力するデータ受信器である第１受信器２１−１〜２１−ｎと、基準クロックＳｉｇ１を自然乱数Ｓｉｇ２により符号化した信号Ｓｉｇ１１を第２伝送線１８を介して受信して２値化し、このように２値化した信号Ｓｉｇ２２を出力する第２受信器２２と、２値化信号Ｓｉｇ２２から基準クロックＳｉｇ１を抽出し基準クロックＳｉｇ２３として出力するクロック抽出器としての機能と、２値化信号Ｓｉｇ２２から自然乱数Ｓｉｇ２を抽出して自然乱数Ｓｉｇ２４として出力する機能を有するＣＤＲ(Clock Data Recovery)器２３と、２値化信号Ｓｉｇ２１−１〜Ｓｉｇ２１−ｎを自然乱数Ｓｉｇ２４で論理演算することにより送信用データを復元するデスクランブル器２４とを備えている。なお、第１受信器２１−１〜２１−ｎは、基準クロックＳｉｇ２３に基づいて転送データＳｉｇ１０−１〜Ｓｉｇ１０−ｎを受信する。また、デスクランブル器２４によって復元された送信用データは復帰データとして第２半導体素子３内部の他の回路へ出力される。
【００４６】
ここで、デスクランブル器２４は、ｎ個のシリアルデータを自然乱数Ｓｉｇ２４でデスクランブルした後のデータ（以下、「復帰シリアルデータ」と呼ぶ。）をｐビットのパラレルデータである復帰データに変換するシリアル−パラレル変換器を有している。例えば、ｐ＝２４とし、ｎ＝４とすることができる。
【００４７】
図２は、データ転送装置１によってデータ転送されるデータや自然乱数の状態を示しており、以下、図１及び図２を参照してデータ転送装置１によるデータ転送の動作を説明する。なお、理解を容易にするため、ここではデータ転送装置１におけるｎ本の第１伝送線１７−１〜１７のうち、第１伝送線１７−１に関連する動作を主に説明するが、他の第１伝送線に関連する動作も同様である。
【００４８】
図２（ａ）は、データ送信部１０における各信号の状態遷移を示しており、上段にスクランブル器１２のパラレル−シリアル変換器から出力される複数の送信用シリアルデータのうちの一つの送信用シリアルデータが［ｄk-1］，［ｄk］，［ｄk+1］（ｋは任意の自然数）が順に出力されていることを示しており、中段は乱数発生器１１から出力される自然乱数Ｓｉｇ２が［ｒk-1］，［ｒk］，［ｒk+1］の順に出力されていることを示しており、下段はスクランブル器１２から出力される信号Ｓｉｇ３−１〜Ｓｉｇ３−ｎのうち信号Ｓｉｇ３−１が［ｄk-1＾ｒk-1］，［ｄk＾ｒk］，［ｄk+1＾ｒk+1］の順に出力されていることを示している。なお、［ｄk-1＾ｒk-1］は送信用シリアルデータ［ｄk-1］を自然乱数［ｒk-1］により論理演算したスクランブルデータであり、同様に［ｄk＾ｒk］は［ｄk］を［ｒk］により、［ｄk+1＾ｒk+1］は［ｄk+1］を［ｒk+1］により、それぞれ論理演算したスクランブルデータである。
【００４９】
信号Ｓｉｇ３−１〜Ｓｉｇ３−ｎは、第１送信器１４−１〜１４−ｎによって第１伝送線１７−１〜１７−ｎに信号Ｓｉｇ１０−１〜Ｓｉｇ１０−ｎとして出力される。また、基準クロックＳｉｇ１は、乱数発生器１１から出力される自然乱数Ｓｉｇ２によって順次符号化され、信号Ｓｉｇ４として出力される。この信号Ｓｉｇ４は第２送信器１６によって信号Ｓｉｇ１１として第２伝送線１８へ順次送信される。
【００５０】
図２（ｂ）は、第１伝送線１７−１及び第２伝送線１８の状態遷移を表しており、この図の上段は第１伝送線１７−１に信号Ｓｉｇ１０−１が［ｄk-1＾ｒk-1］，［ｄk＾ｒk］，［ｄk+1＾ｒk+1］の順に出力されていることを示しており、下段は第２伝送線１８に信号Ｓｉｇ１１に符号化により含まれる自然乱数Ｓｉｇ２が［ｒk-1］，［ｒk］，［ｒk+1］の順に出力されていることを示している。
【００５１】
データ受信部２０では、第２伝送線１８上の信号Ｓｉｇ１１を第２受信器２２を介して受信し、ＣＤＲ器２３を用いて、基準クロックＳｉｇ１及び自然乱数Ｓｉｇ２をそれぞれＳｉｇ２３，Ｓｉｇ２４として再生する。第１受信器２１−１〜２１−ｎは、この基準クロックＳｉｇ２３を用いて、第１伝送線１７−１〜１７−ｎの信号Ｓｉｇ１０−１〜Ｓｉｇ１０−ｎを受信し、Ｓｉｇ２１−１〜Ｓｉｇ２１−ｎとして出力する。第１受信器２１−１〜２１−ｎから出力されるＳｉｇ２１−１〜Ｓｉｇ２１−ｎは、デスクランブル器２４において、自然乱数Ｓｉｇ２４と排他的論理和をとる。この時、データ送信部１０でデータ［ｄk］に対して、スクランブルに用いた自然乱数［ｒk］は、クロック線を用いてデータ受信部２０内に到着している。スクランブルされたデータ［ｄk＾ｒk］に再度［ｒk］で排他的論理和をとると、［ｄk＾ｒk］＾［ｒk］=［ｄk］なので、元のデータを復帰することができる。
【００５２】
図２（ｃ）は、データ受信部２０における各信号の状態遷移を示しており、上段に第１受信器２１−１から受信信号Ｓｉｇ２１−１が[ｄk-2＾ｒk-2］，[ｄk-1＾ｒk-1］，［ｄk＾ｒk］，［ｄk+1＾ｒk+1］が順に出力されていることを示しており、中段はＣＤＲ器２３から出力される自然乱数Ｓｉｇ２４が［ｒk-2］，［ｒk-1］，［ｒk］，［ｒk+1］の順に出力されていることを示しており、下段はデスクランブル器２４によって受信信号Ｓｉｇ２１−１である[ｄk-2＾ｒk-2］，[ｄk-1＾ｒk-1］，［ｄk＾ｒk］，［ｄk+1＾ｒk+1］が自然乱数Ｓｉｇ２４である［ｒk-2］，［ｒk-1］，［ｒk］，［ｒk+1］によってそれぞれ論理演算されデスクランブルされた復帰シリアルデータが［ｄk-2］，［ｄk-1］，［ｄk］，［ｄk+1］の順に出力されている様子を示しており、この復帰シリアルデータは他の復帰シリアルデータと共にデスクランブル器２４のシリアル−パラレル変換によって復帰データとしてデスクランブル器２４から出力される。
【００５３】
以上のように本実施形態におけるデータ転送装置１によれば、スクランブル器１２において、送信用シリアルデータ列{…，ｄk-1，ｄk，ｄk+1，…}と、自然乱数の列{…，ｒk-1，ｒk，ｒk+1，…}があったとき、送信用シリアルデータ［ｄk］と自然乱数［ｒk］の排他的論理和［ｄk＾ｒk］をそれぞれデータ毎に演算している。［ｒk］の値は確率で決まり、「０」，「１」の発生確率は、どちらも１／２なので、［ｄk］が「０」，「１」のどちらの値であっても、［ｄk＾ｒk］における「０」，「１」の発生確率はどちらも１／２になる。従って、伝送線であるデータ線に送信されるデータについて「０」と「１」の出力バランスをとることができ、冗長コードを用いる必要がない。しかも、スクランブルに用いた自然乱数をデータ送信部１０からデータ受信部２０へ送信するようにしているので、データ受信部２０ではデータ送信部１０から受信した自然乱数を用いて送信用データを復元することができる。
【００５４】
また、本実施形態におけるデータ転送装置１によれば、第１伝送線１７−１〜１７−ｎによって伝送するデータ信号において「０」と「１」のバランスが取れているので、図３に示すように、第１伝送線１７−１〜１７−ｎの中途部において容量素子Ｃ１−１〜Ｃ１−ｎを直列に接続することができる。このとき、データ送信部１０では、第１送信器１４−１〜１４−ｎの出力を第１半導体素子２の電源電圧Ｖｃｃ１に抵抗Ｒ１−１〜Ｒ１−ｎでプルアップする。データ受信部２０では、第１受信器２１−１〜２１−ｎの入力を第２半導体素子３の電源電圧Ｖｃｃ２に抵抗Ｒ２−１〜Ｒ２−ｎでプルアップする。
【００５５】
このように第１伝送線の中途部を容量素子でＡＣ結合することにより、第１半導体素子２の電源電圧Ｖｃｃ１と第２半導体素子３の電源電圧Ｖｃｃ２の電位が異なっていても動作させることができる。
【００５６】
ここで、乱数発生器１１の具体的構成を説明する。図４は第１半導体素子２の内部の雑音を用いた乱数発生器１１の構成を示している。
【００５７】
図４に示すように乱数発生器１１は、第１半導体素子２内の熱雑音を増幅するアンプ３１と、基準クロックＳｉｇ１に同期して動作するレジスタであり、アンプ３１からの出力を保持し、自然乱数Ｓｉｇ２として出力するレジスタ３２と、レジスタ３２から出力される自然乱数Ｓｉｇ２を反転帰還（Negative Feedback）してアンプ３１に入力するフィルタ回路３３とを備えている。この乱数発生器１１においては、熱雑音によってアンプ３１の入力に微小電圧信号が発生する。この微小電圧信号をアンプ３１を用いて増幅する。レジスタ３２は、アンプ３１によって増幅された信号を基準クロックＳｉｇ１に同期して保持及び出力して、「０」，「１」をランダムに出力する。なお、フィルタ回路３３は、「０」，「１」の発生頻度が両方とも１／２になるよう反転帰還を行う。
【００５８】
また、第１半導体素子２の内部の雑音を用いた乱数発生器１１に代えて、リングオシレータを用いた乱数発生器を用いてもよい。図５にリングオシレータを用いた乱数発生器１１’の構成を示す。
【００５９】
図５に示すように、段数がＮ1段（Ｎ1は素でＮ2より小さい）のリングオシレータ３４と、段数がＮ2段（Ｎ2は素でＮ3より小さい）のリングオシレータ３５と、段数がＮ3段（Ｎ3は素）のリングオシレータ３６と、これらのリングオシレータ３４〜３６の出力信号の排他的論理和を基準クロックＳｉｇ１に同期して演算する排他的論理和器３７とを備えており、この排他的論理和器３７の出力を自然乱数Ｓｉｇ２’としている。
【００６０】
次に、スクランブル器１２の構成について具体的に説明する。図６はスクランブル器１２の構成を示す図である。
【００６１】
図６に示すように、スクランブル器１２は、ｐビットのパラレルデータである送信用データＤa_０〜Ｄa_p-1をｎ本の送信用シリアルデータＤb_０〜Ｄb_ｎ-1に変換するパラレル−シリアル変換器４０と、ｎ本の送信用シリアルデータＤb_０〜Ｄb_ｎ-1を自然乱数Ｓｉｇ２により順次論理演算することによってスクランブルして出力する論理演算部４１とを有している。
【００６２】
論理演算部４１は、各送信用シリアルデータＤb_０〜Ｄb_ｎ-1をビット毎に自然乱数Ｓｉｇ２で排他的論理和をとる排他的論理和器４３−１〜４３−ｎと、この排他的論理和器４３−１〜４３−ｎから出力される信号を基準クロックＳｉｇ１に同期してそれぞれ出力するＤＦＦ（データ・フリップ・フロップ）４４−１〜４４−ｎを有している。
【００６３】
なお、上記スクランブル器１２においては、送信用データＤa_０〜Ｄa_p-1をｎ本の送信用シリアルデータＤb_０〜Ｄb_ｎ-1にパラレル−シリアル変換し、各送信用シリアルデータＤb_０〜Ｄb_ｎ-1をそれぞれビット単位で自然乱数Ｓｉｇ２で排他的論理和をとったが、図７に示すように、送信用データＤa_０〜Ｄa_p-1をqビット単位（例えば、ｑ＝ｐ／ｎ）のブロックに分け、各ブロック単位に自然乱数Ｓｉｇ２で排他的論理和をとった後に、パラレル−シリアル変換して、Ｓｉｇ３−１〜３−ｎを出力するスクランブル器１２’としてもよい。図７はスクランブル器１２’の一ブロックの構成を示す図であり、自然乱数Ｓｉｇ２を基準クロックＳｉｇ１に同期して順次後段のＤＦＦに出力するＤＦＦ４２−１〜４２−ｑと、ブロック分けした送信用データ（例えば、Ｄa_０〜Ｄb_q-1）を各ＤＦＦ４２−１〜４２−ｎの出力で排他的論理和をとる排他的論理和器４３’−１〜４３’−ｎと、この排他的論理和器４３’−１〜４３’−ｎから出力される信号を基準クロックＳｉｇ１に同期してそれぞれ出力するＤＦＦ（データ・フリップ・フロップ）４４’−１〜４４’−ｎを有しており、各ブロック単位に自然乱数Ｓｉｇ２で排他的論理和をとった後に、パラレルシリアル変換器４０’でパラレル−シリアル変換して、Ｓｉｇ３−１〜３−ｎを出力する。
【００６４】
次に、符号化器１５について図面を参照して説明する。図８は符号化器１５の構成を示す図である。図９（ａ）は符号化器１５における各信号の状態遷移を示す図であり、図９（ｂ）はＣＤＲ器２３における各信号の状態遷移を示す図である。
【００６５】
図８に示すように、符号化器１５は、ＤＦＦ５１，５２と排他的論理和器５３とを有しており、自然乱数Ｓｉｇ２を基準クロックＳｉｇ１によって同期して排他的論理和器５３へ入力する。また、符号化用クロックを基準クロックＳｉｇ１によって同期して排他的論理和器５３へ出力する。排他的論理和器５３は、ＤＦＦ５１，５２から出力される信号の排他的論理和をとって信号Ｓｉｇ４として出力する（図９（ａ）参照）。ここで符号化用クロックは、基準クロックＳｉｇ１から位相を若干ずらしたクロックであり、これにより簡単に信号Ｓｉｇ４をマンチェスター符号化した信号として出力することができる。なお、基準クロックＳｉｇ１及び自然乱数Ｓｉｇ２が６２５Ｍｂｐｓである場合、自然乱数Ｓｉｇ２のビットを２ビットで表現するので、信号Ｓｉｇ４は６２５Ｍｂｐｓ×２＝１．２５Ｇｂｐｓのレートで伝送することになる。また、図９（ａ）においては、マンチェスター符号化を、入力信号が「０」の時(０，１)、入力信号が「１」の時(１，０)のように２ビットで表現している。このような符号化をすることで、エッジの発生頻度を保障することができる。なお、エッジとは、データ信号が「０」→「１」又は「１」→「０」と遷移するタイミングを意味する。
【００６６】
データ送信部１０から送信される信号Ｓｉｇ４は、第２伝送線１８及び第２受信器２２を介して、ＣＤＲ器２３に信号Ｓｉｇ２２として入力される。ＣＤＲ器２３では、Ｓｉｇ２２から復号用クロック及び基準クロックＳｉｇ２３を生成する。図９（ｂ）に示すように、ＣＤＲ器２３は、この復号用クロックの立ち上りタイミングが入力信号Ｓｉｇ２２のエッジタイミングとなるように構成され、復号用クロックの立下りタイミングは信号Ｓｉｇ２２の腹にくるように構成される。なお、マンチェスター符号化方法であることから、データ受信部２０では、最初のデータを検出することにより符号化する前のデータが「０」か「１」かを判定し、復号化した信号Ｓｉｇ２４を出力している。なお、データ受信部２０では、このように２ビットを一組として扱う必要があるため、これらの組の境界がどちらであるかは、データ転送装置１における起動時のトレーニング期間中に設定することになる。
【００６７】
次に、第１受信器２１−１〜２１−ｎ及び第２受信器２２の構成について、図面を参照して具体的に説明する。図１０は各第１受信器２１−１〜２１−ｎにおけるタイミング調整器の構成を示す図、図１１は各第１受信器２１−１〜２１−ｎにおける適応等化器７０の構成を示す図である。なお、各第１受信器２１−１〜２１−ｎ及び第２受信器２２は、共に同様の構成であるため、ここでは第１受信器２１−１についてのみ説明する。
【００６８】
第１受信器２１−１は、信号Ｓｉｇ１０−１を受信して取り込むタイミングを動的に調整するタイミング調整器６０と、タイミング調整器６０から出力される信号について第１伝送線１７−１での信号劣化を所定のパラメータに基づいて回復する適応等化器７０とを有している。
【００６９】
タイミング調整器６０は、図１０に示すように、信号Ｓｉｇ１０−１を増幅するエッジ検出用のアンプ６１と、同様に信号Ｓｉｇ１０−１を増幅するデータ検出用のアンプ６２と、後述の位相補間器６５からの信号の立ち上りエッジ（又は立ち下がりエッジ）とエッジ検出用のアンプ６１の出力の立ち上りエッジ（又は立ち下がりエッジ）のタイミングを比較して、その結果に応じた電圧を出力する位相比較器６３と、この位相比較器６３による位相比較結果をフィルタリングして出力するフィルタ６４と、６相クロック生成部６７から基準クロックＳｉｇ１の６相のクロック（０deg，６０deg，１２０deg，１８０deg，２４０deg，３００deg）を入力し、この基準クロックの６相のクロックから２つのクロックを選択して（例えば、６０degと１２０deg）２つのクロックの位相の内挿をとることで、任意の位相のクロック（例えば、６０degから１２０degの間の任意の位相）を生成する位相補間器６５と、データ検出用のアンプ６２から出力される信号を入力し、位相補間器６５から出力されるクロックにより、信号Ｓｉｇ１０−１を受信して取り込み、適応等化器７０へ出力するレジスタ６６とを備えている。
【００７０】
位相補間器６５は、フィルタ６４から出力される信号を入力し、この信号に応じた位相のエッジ検出用クロックＣｌｏｃｋ１及び受信用クロックＣｌｏｃｋ２を生成する。また、位相補間器６５は、エッジ検出用クロックＣｌｏｃｋ１を位相比較器６３に出力し、受信用クロックＣｌｏｃｋ２をレジスタ６６に出力する。位相比較器６３は、エッジ検出用クロックＣｌｏｃｋ１の立ち上りエッジ（又は立ち下がりエッジ）のタイミングとエッジ検出用のアンプ６１の立ち上りエッジ（又は立ち下がりエッジ）のタイミングを比較する。レジスタ６６は、受信用クロックＣｌｏｃｋ２に同期してデータ検出用のアンプ６２から出力される信号を保持及び出力する。なお、位相補間器６５は、受信用クロックＣｌｏｃｋ２とエッジ検出用クロックＣｌｏｃｋ１とを９０degの違いを持たせて出力する。例えば、受信用クロックＣｌｏｃｋ２が７０deg，２５０degの位相を持つ場合、エッジ検出用クロックＣｌｏｃｋ１を１６０deg，３４０degにする。
【００７１】
このようにタイミング調整器６０は、信号Ｓｉｇ１０−１のエッジ（立ち上り又は立ち下がり）のタイミングに基づいて、信号Ｓｉｇ１０−１を取り込むタイミングを調整するようにしている。なお、基準クロックの周波数を５ＧＨｚとすると、データ受信部２０の第２受信器２２は、信号Ｓｉｇ１１を１０Ｇｂｐｓで受信することになる。このレベルの周波数になると、ＣＭＯＳで１０ＧＨｚ動作のアンプを作ることはコストがかかることから、上述のように、必要最低限の周波数として基準クロックの周波数で動作させることができるように構成している。
【００７２】
適応等化器７０は、第１伝送線１７−１での信号劣化を所定のパラメータに基づいて回復する機能を有しており、第１伝送線１７−１を介して第１受信器２１に入力され、タイミング調整器６０によって取り込まれた信号の状態遷移に基づいて、所定のパラメータを動的に調整する等化器である。この適応等化器７０は、図１１に示すように構成されており、数サイクル過去に受信したデータがレジスタチェーン（Register Chain）７３内に保存されている。このレジスタチェーン７３に保存された過去のデータに応じた信号をそれぞれ加算器７１に帰還することで、過去のサイクルからの影響をキャンセルし、現在のサイクルでのデータを取り出している。ここで、スライサー７２は、加算器７１から出力される信号が「０」であるか「１」であるかを判定する機能を有している。また、エラーアンプ７４及びパラメータコントローラ７５は、加算器７１によって過去のサイクルからの影響をキャンセルするときの係数（図１１中のｈ（１），ｈ（２），・・・，ｈ（ｉ））が常に最適になるように制御をしている。
【００７３】
この適応等化器７０の制御が正しく行われるためには、現時点のサイクルのデータと、過去のサイクルのデータとの間の相関が十分小さいことが重要である。もし、相関が強ければ、上記の係数を正しい値に維持することができない。本実施形態のデータ転送装置１においては、自然乱数を用いてデータを送信しているために、各サイクルでの受信データの相関が十分小さくなり、冗長コードを用いる必要がない。
【００７４】
（第２実施形態）
次に、第２実施形態におけるデータ転送装置１’について図面を参照して説明する。図１２は、本第２実施形態におけるデータ転送装置１’の概略構成図である。なお、第１実施形態と同一の構成のものは第１実施形態と同一符号を付し、説明を省略する。
【００７５】
第２実施形態のデータ転送装置１’は、上記第１実施形態のデータ転送装置１’と自然乱数Ｓｉｇ２の転送方法が異なる。すなわち、第１実施形態のデータ転送装置１’は、自然乱数Ｓｉｇ２を基準クロックＳｉｇ１にのせた形で第２伝送線１８から送信することにしたが、本第２実施形態では、基準クロックＳｉｇ１と自然乱数Ｓｉｇ２とは別々の伝送線を用いて転送するようにしており、符号化器１５とＣＤＲ器２３とを外し、後述の第３送信器１６’と第３受信器２５を設けている。
【００７６】
データ転送装置１’は、図１２に示すように、データ送信部１０’において、乱数発生器１１で生成した自然乱数Ｓｉｇ２を第２送信器１６によって第２伝送線１８を介して信号Ｓｉｇ１１として転送する。又、基準クロック源１３で生成した基準クロックＳｉｇ１を第３送信器１６’によって第３伝送線１９を介して信号Ｓｉｇ１２として転送する。一方、データ受信部２０’においては、第２伝送線１８を介して入力される信号Ｓｉｇ１１を第２受信器２２で受信してデスクランブル用の自然乱数Ｓｉｇ２３としてデスクランブル器２４へ出力する。また、第３伝送線１９を介して入力される信号Ｓｉｇ１２を第３受信器２５で受信して第１受信器２１−１〜２１−ｎの基準クロックＳｉｇ２３として出力する。なお、第３送信器１６’は第１送信器１４−１〜１４−ｎや第２送信器１６と同様の構成であり、第３受信器２５は第１受信器２１−１〜２１−ｎや第２受信器２２と同様の構成である。なお、第３受信器２５において第２受信器２２等と同様の構成にせず、ＰＬＬを用いるようにしてもよい。
【００７７】
このように第２実施形態におけるデータ転送装置１’を構成しているので、第１実施形態のように符号化器やクロック抽出器を設ける必要がなく、データ転送装置の実装面積を低減させることができる。
【００７８】
（他の実施形態）
上述の第１実施形態や第２実施形態においては、自然乱数Ｓｉｇ２の生成タイミングを基準クロックＳｉｇ１のクロック周期と同一としたが、自然乱数Ｓｉｇ２の生成タイミングを基準クロックＳｉｇ１のクロック周期よりも遅くすることができる。
【００７９】
すなわち、データ転送のレートと自然乱数を第２半導体素子３に送信するレートの比をｍ（ｍは２以上の整数）：１とする。より具体的には、乱数発生器１１，１１’において、スクランブル器１２から出力される信号Ｓｉｇ３−１〜Ｓｉｇ３−ｎが第１送信器１４−１〜１４−ｎからｍビット分送信される毎に、一つの自然乱数Ｓｉｇ２を生成させる。また、スクランブル器１２において、乱数発生器１１，１１’から順次出力される最新のｍビット分の自然乱数Ｓｉｇ２の列を蓄積する送信側乱数記憶部を設け、送信用データをｍビット単位で送信側乱数記憶部に記憶したｍビット分の自然乱数の列に基づいて論理演算してスクランブルするようにするのである。また、データ送信部１０，１０'からの自然乱数Ｓｉｇ２の転送は、乱数発生器１１，１１’が自然乱数を生成する毎に順次送信する。一方、データ受信部２０，２０’側では、デスクランブル器２４において、データ送信部１０，１０'から順次転送される最新のｍビット分の自然乱数の列を蓄積する受信側乱数記憶部を設け、受信した信号Ｓｉｇ２１−１〜２１−ｎをｍビット単位で受信側乱数記憶部に記憶したｍビット分の自然乱数の列に基づいて論理演算してスクランブルするようにするのである。
【００８０】
図１３にはこのような構成にしたときの各信号の状態遷移を示している。図１３（ａ）はデータ送信部１０，１０'における各信号の状態遷移を示しており、データ転送のレートと自然乱数を第２半導体素子３に送信するレートの比がｍ：１であるため、データをｍ個送っている間に、自然乱数は１個だけ送られる。この場合、図１３に示すように、転送するデータｍ個を１組のブロックとして考える。図１３（ａ）に示すブロックＡでは、自然乱数として{ｒk-1，ｒk，，…ｒk+n-2}のｍ個の自然乱数の列を使っており、ブロックＢでは、乱数として{ｒk，ｒk，…ｒk+n-1}のｎ個の自然乱数の列を使っている。つまり、ブロックＢでは、生成時間が最も古い自然乱数［ｒk-1］を捨てて新たに生成された自然乱数［ｒk+m-1］を用いている。この新たに生成された自然乱数［ｒk+m-1］は、図１３（ｂ），（ｃ）に示すように、伝送路を介して、データ受信部２０，２０’に転送され、デスクランブルに使用されている。新しい自然乱数［ｒk+m-1］を追加する位置は、図１３では各ブロックの最後になっているが、各ブロックの先頭であってもよい。つまり、データ送信部１０，１０'とデータ受信部２０，２０’とでその位置が整合するようにすれば、新しい自然乱数［ｒk+m-1］をどの位置に追加してもよい。
【００８１】
このような形で自然乱数を再利用しても、例えば、ｍ＝８の時、１〜７サイクル離れたサイクル間での自然乱数は独立であり、適応等化器７０に使用するには十分離れていることになる。但し、伝送路を図３に示すようにＡＣ結合を行う場合は、ｍを十分に大きくする必要がある。なぜなら、独立な乱数の数が１／ｍに圧縮されてしまうからである。
【００８２】
以上のように構成することにより、乱数発生器１１，１１’による自然乱数Ｓｉｇ２の発生速度をデータ転送のレート（速度）に合わせる必要がなくなり、回路設計が容易になる。しかも、自然乱数Ｓｉｇ２の転送周波数を低減することができるので、不要輻射などの外部への影響を抑えることができる。
【００８３】
以上、本発明の実施の形態のうちのいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【００８４】
例えば、データ送信部１０において、一つの自然乱数を複数の第１伝送線で用いる例を挙げて説明したが、これに限られず、一つの第１伝送線に一つの乱数発生器を持たせるようにしてもよい。この場合、第１伝送線の数に相当するだけ、自然乱数をデータ受信部２０へ送信する伝送路を持たせる必要がある。
【図面の簡単な説明】
【００８５】
【図１】第１実施形態のデータ転送装置の概略構成図である。
【図２】第１実施形態のデータ転送装置の動作説明図である。
【図３】中途部を容量素子で結合したＡＣ結合伝送線を用いた例を説明するための図である。
【図４】第１半導体素子の内部の熱雑音を用いた乱数発生器の構成を示す図である。
【図５】リングオシレータを用いた乱数発生器の構成を示す図である。
【図６】第１実施形態におけるスクランブル器の構成を示す図である。
【図７】第１実施形態におけるスクランブル器の他の構成を示す図である。
【図８】第１実施形態における符号化器の構成を示す図である。
【図９】第１実施形態における符号化器における各信号の状態遷移を示す図である。
【図１０】第１実施形態における第１受信器のタイミング調整器の構成を示す図である。
【図１１】第１実施形態における第１受信器における等化器の構成を示す図である。
【図１２】第２実施形態のデータ転送装置の概略構成図である。
【図１３】その他の実施形態における各部の信号の状態遷移を示す図である。
【符号の説明】
【００８６】
１  データ転送装置
２  第１半導体素子
３  第２半導体素子
１０，１０’  データ送信部
１１  乱数発生器
１２  スクランブル器
１３  基準クロック源
１４  第１送信器
１５  符号化器
１６  第２送信器
１６’  第３送信器
１７  第１伝送線
１８  第２伝送線
１９  第３伝送線
２０，２０’  データ受信部
２１  第１受信器
２２  第２受信器
２３  ＣＤＲ器
２４  デスクランブル器
２５  第３受信器
【図１】
2008160500.tif 000003
【図２】
2008160500.tif 000004
【図４】
2008160500.tif 000005
【図５】
2008160500.tif 000006
【図６】
2008160500.tif 000007
【図７】
2008160500.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図３】
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