(57)【要約】【課題】オーミック電極と電子走行層との接触抵抗を低減することが可能な半導体装置を提供すること。【解決手段】本発明は、基板１０上に設けられ電子走行層１８及び電子供給層２２を有する窒化物半導体層２４と、窒化物半導体層２４内に設けられたｐ型窒化物半導体層１４と、窒化物半導体層２４内に設けられ電子走行層１８に到達するｎ型ドーピング領域２６と、電子供給層２２上に設けられたゲート電極４４と、ｎ型ドーピング領域２６に接触して設けられたオーミック電極４０、４２と、を具備する半導体装置である。【選択図】図２
2008235613.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられ電子走行層及び電子供給層を有する窒化物半導体層と、
前記窒化物半導体層内に設けられたｐ型窒化物半導体層と、
前記窒化物半導体層内に設けられ前記電子走行層に到達するｎ型ドーピング領域と、
前記電子供給層上に設けられたゲート電極と、
前記ｎ型ドーピング領域に接触して設けられたオーミック電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記ｐ型窒化物半導体層は、前記基板と前記電子走行層との間に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｐ型窒化物半導体層上にＡｌを含む窒化物半導体からなる拡散防止層を具備することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ｐ型窒化物半導体層は前記ゲート電極の下に選択的に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記電子供給層はリセスを有し、前記ゲート電極は前記リセス上に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記電子供給層と前記ゲート電極との間に設けられた絶縁層を具備することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記電子供給層は前記ｐ型窒化物半導体層を含むことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記リセス上に、ｐ型半導体層が設けられていることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記半導体装置はエンハンスメント・モードであることを特徴とする請求項１記載の半導体装置。
【請求項１０】
基板上に設けられた窒化物半導体層と、
前記窒化物半導体層内に設けられたｐ型窒化物半導体層及びｐ型窒化物半導体層上に設けられたｎ型コンタクト層と、
前記ｎ型コンタクト層に到達するｎ型ドーピング領域と、
前記ｎ型ドーピング領域に接触して設けられた第１電極と、
前記基板に接続された第２電極と、
前記第１電極と前記第２電極との間を流れる電流を制御する制御電極と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、窒化物半導体を用いた半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。特に、マイクロ波、準ミリ波、ミリ波等の高周波帯域において増幅を行うのに適した半導体装置として、高電子移動度トランジスタ（ＨＥＭＴ）等のＦＥＴの開発が進められている。また、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｉｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタも開発されている。なお、窒化物半導体には、例えば、ＧａＮ、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、ＧａＮとＡｌＮとの混晶であるＡｌＧａＮ、ＧａＮとＩｎＮとの混晶であるＩｎＧａＮ、ＧａＮとＡｌＮとＩｎＮとの混晶であるＡｌＩｎＧａＮ等がある。
【０００３】
ゲート電圧が０Ｖ以上でピンチオフするエンハンスメント・モード（Ｅモード）ＦＥＴは、待機電力を低減できるためスイッチング素子等に用いられている。また、ＥモードＦＥＴは、増幅器として使用する際、負電源が不要なため単一の電源を用い増幅器を形成できる。よって、回路の簡略化が可能となる。例えばＧａ面［０００１］方向に結晶成長されたＧａＮ電子走行層と電子走行層より電子親和力の小さいＡｌＧａＮ電子供給層とからなる窒化物半導体ＦＥＴにおいては、ＡｌＧａＮとＧａＮとの界面の歪みに起因するピエゾ分極及び結晶の対称性に起因する自発分極によりＡｌＧａＮ／ＧａＮ界面のＧａＮ側に２ＤＥＧ（２  Ｄｉｍｅｎｔｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：２次元電子ガス）が形成される。このようにして、電子供給層は２次元電子ガスを電子走行層に生成させ、この２ＤＥＧをゲート電極で制御することによりＦＥＴとして機能する。このようなＦＥＴをＥモードとするためには２ＤＥＧ濃度を小さくすることが求められるが、電子供給層を薄膜化してＥモードを形成するとチャネル抵抗が高くなり電気的輸送特性の劣化を招いてしまい、ＥモードＦＥＴを構成すること、つまり、閾値電圧を高くすることが難しくなる。
【０００４】
そこで、特許文献１には、窒化物半導体ＦＥＴにおいて電子供給層にリセスを設けＥモードを実現する技術が開示されている。また、特許文献２にはリセスを有する窒化物半導体ＦＥＴにおいて、電子供給層とゲート電極との間に酸化膜を設けたＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の技術が開示されている。
【特許文献１】特開２００６−３２６５０号公報
【特許文献２】特開２００５−１８３７３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
リセスを設けるなどして電子供給層を薄膜化すると、トンネリング現象等により電子供給層の見かけ上のショットキバリアが低くなる。このため、リーク電流が増大する。よって、ゲート電圧を大きくした場合、ゲート電流のリーク電流が大きくなってしまう。ＭＩＳ構造を採用することにより、このような課題を解決することができる。
【０００６】
しかし、ＭＩＳ構造の電子供給層とゲート電極との間の絶縁層は薄いことが好ましい。一方、絶縁層が薄いと、リーク電流が生じる。この結果、閾値電圧を高くすることが難しくなる。
【０００７】
そこで、窒化物半導体層の一部をｐ型半導体層とすることにより閾値電圧を高くしＥモードＦＥＴを実現することが考えられる。また、ＦＥＴ、ＨＢＴ及びＩＧＢＴ等の窒化物半導体層を用いたトランジスタにおいては、窒化物半導体層内にｐ型窒化物半導体層が設けられる場合がある。
【０００８】
ところが、窒化物半導体層内にｐ型窒化物半導体層を設けると、そのｐ型窒化物半導体層のドーパントが電子走行層内に拡散され、窒化物半導体層上に形成したオーミック電極と電子が走行する電子走行層との接触抵抗が大きくなる。このため、トランジスタの電気的輸送特性が悪化する。
【０００９】
本発明は、オーミック電極と電子走行層との接触抵抗を低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、基板上に設けられ電子走行層及び電子供給層を有する窒化物半導体層と、前記窒化物半導体層内に設けられたｐ型窒化物半導体層と、前記窒化物半導体層内に設けられ前記電子走行層に到達するｎ型ドーピング領域と、前記電子供給層上に設けられたゲート電極と、前記ｎ型ドーピング領域に接触して設けられたオーミック電極と、を具備することを特徴とする半導体装置である。本発明によれば、ｎ型ドーピング領域を設けることにより、ｐ型窒化物半導体層に起因したオーミック電極と電子走行層との接触抵抗の悪化を抑制することができる。
【００１１】
上記構成において、前記ｐ型窒化物半導体層は、前記基板と前記電子走行層との間に設けられている構成とすることができる。この構成によれば、基板と電子走行層との間に設けられたｐ型窒化物半導体層により、閾値電圧を高くすることができる。また、ｎ型ドーピング領域により、オーミック電極と電子走行層との接触抵抗を低減することができる。
【００１２】
上記構成において、ｐ型窒化物半導体層上にＡｌを含む窒化物半導体からなる拡散防止層を具備する構成とすることができる。この構成によれば、拡散防止層によりｐ型窒化物半導体層上からのｐ型ドーパントの拡散を抑制することができる。よって、オーミック電極と電子走行層との接触抵抗を低減することができる。
【００１３】
上記構成において、ｐ型窒化物半導体層はゲート電極の下に選択的に設けられている構成とすることができる。この構成によれば、オーミック電極と電子走行層との接触抵抗をより低減することができる。
【００１４】
上記構成において、前記電子供給層はリセスを有し、前記ゲート電極は前記リセス上に設けられている構成とすることができる。この構成によれば、より閾値電圧を高く設定することができる。
【００１５】
上記構成において、前記電子供給層と前記ゲート電極との間に設けられた絶縁層を具備する構成とすることができる。この構成によれば、ゲート電極のリーク電流を抑制することができる。
【００１６】
上記構成において、前記電子供給層は前記ｐ型窒化物半導体層を含む構成とすることができる。この構成によれば、電子供給層内がｐ型窒化物半導体層を含むため、閾値電圧を高くすることができる。また、ｎ型ドーピング領域により、オーミック電極と電子走行層との接触抵抗を低減することができる。
【００１７】
上記構成において、前記リセス上に、ｐ型半導体層が設けられている構成とすることができる。また、上記構成において、前記半導体装置はエンハンスメント・モードである構成とすることができる。
【００１８】
本発明は、基板上に設けられた窒化物半導体層と、前記窒化物半導体層内に設けられたｐ型窒化物半導体層及びｐ型窒化物半導体層上に設けられたｎ型コンタクト層と、前記ｎ型コンタクト層に到達するｎ型ドーピング領域と、前記ｎ型ドーピング領域に接触して設けられた第１電極と、前記基板に接続する第２電極と、前記第１電極と前記第２電極との間を流れる電流を制御する制御電極と、を具備することを特徴とする半導体装置である。本発明によれば、ｎ型ドーピング領域を設けることにより、ｐ型窒化物半導体層に起因した第１電極とコンタクト層との接触抵抗の悪化を抑制することができる。
【発明の効果】
【００１９】
本発明によれば、ｎ型ドーピング領域を設けることにより、ｐ型窒化物半導体層に起因したオーミック電極と電子走行層との接触抵抗の悪化を抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照に本発明の実施例について説明する。
【実施例１】
【００２１】
図１（ａ）から図２（ｂ）を用い実施例１に係るＨＥＭＴの製造工程について説明する。図１（ａ）を参照に、ｃ−サファイア基板１０上にバッファ層１２として膜厚が例えば２．０μｍのｉ−ＧａＮを形成する。バッファ層１２上にｐ型半導体層１４（ｐ型窒化物半導体層）としてＭｇ（マグネシウム）を２×１０２０ｃｍ−３程度ドープしたＧａＮ層を形成する。ｐ型半導体層１４の膜厚は数ｎｍから１００ｎｍ程度が好ましい。ｐ型半導体層１４上に拡散防止層１６として膜厚が１０ｎｍ程度のＡｌＮ層を形成する。拡散防止層１６上に電子走行層１８として膜厚が１０ｎｍのｉ−ＧａＮ層を形成する。電子走行層１８上に電子供給層２２として、膜厚が例えば３０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎを形成する。以上により、基板１０上に窒化物半導体層２４が形成される。
【００２２】
窒化物半導体層２４の形成は、ＭＯＶＰＥ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Eｐｉｔａｘｙ）法またはＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いＧａ面［０００１］方向に成膜する。基板１０は、窒化物半導体層２４が形成できる基板であればよく、例えばＳｉＣ（炭化シリコン）基板、（１１１）面のＳｉ（シリコン）基板でもよい。電子走行層１８と電子供給層２２との分極率の差及び電子親和力の差に起因し電子走行層１８の電子供給層２２との界面には２ＤＥＧ２０が形成される。
【００２３】
図１（ｂ）を参照に、フォトレジストまたは絶縁膜をマスクにＳｉをイオン注入し、熱処理を行う。これにより、窒化物半導体層２４に少なくとも２ＤＥＧ２０まで達するｎ型注入領域２６（ｎ型ドーピング領域）を形成する。Ｓｉの注入条件は、電子供給層２２の膜厚等を考慮し適宜設定することができる。例えば、注入エネルギーが５０ｋｅＶから１００ｋｅＶ、ドーズ量が１０１５ｃｍ−２から１０１６ｃｍ−２程度が好ましい。熱処理の温度はＳｉが活性化するように適宜設定することができる。例えば１２００℃とすることができる。
【００２４】
図１（ｃ）を参照に、電子供給層２２及び電子走行層１８を例えばＢＣｌ３／Ｃｌ２等の塩素系ガスを用いドライエッチングする。これにより素子分離領域３１を形成する。なお、イオン注入法を用い素子分離領域を形成してもよい。電子供給層２２を例えば塩素系ガスを用いドライエッチングし、電子供給層２２（膜厚が３０ｎｍ）に深さ約２０ｎｍのリセス３０を形成する。電子供給層２２の膜厚は例えば１０ｎｍから５０ｎｍ、リセス３０下の電子供給層の膜厚は例えば３から１０ｎｍとすることが好ましい。
【００２５】
図１（ｄ）を参照に、リセス３０の底面及び側面並びに電子供給層２２上に絶縁膜３２として１００ｎｍの厚さの酸化シリコン膜をＣＶＤ法またはスパッタ法を用い形成する。絶縁膜３２の膜厚は１００ｎｍ以上であることが好ましい。また、絶縁膜３２として、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等を用いることもできる。
【００２６】
図２（ａ）を参照に、リセス３０の絶縁膜３２をエッチングし絶縁膜３４を形成する。絶縁膜３４の膜厚は１０ｎｍから２０ｎｍとすることが好ましい。リセス３０とエッチングマスクの合わせマージンを確保するため、絶縁膜３４となる領域５６はリセス３０より広くすることが好ましい。
【００２７】
図２（ｂ）を参照に、リセス３０の絶縁膜３４上にゲート電極４４としてＮｉ（ニッケル）／Ａｕ（金）を蒸着法及びリフトオフ法を用い形成する。ゲート電極４４としてはＮｉ／Ａｌ（アルミニウム）やＴａ（タンタル）／Ａｕ等を用いることもできる。ソース電極４０及びドレイン電極４２を形成すべき絶縁膜３２及び電子供給層２２の一部を除去し、電子供給層２２上にソース電極４０及びドレイン電極４２としてＴｉ／Ａｕを蒸着法及びリフトオフ法を用い形成する。ソース電極４０及びドレイン電流４２としてはＴｉ／Ａｌ等を用いることもできる。以上により実施例１に係るＦＥＴが完成する。
【００２８】
実施例１によれば、基板１０と電子走行層１８との間にｐ型半導体層１４（ｐ型窒化物半導体層）が設けられている。これにより、電子走行層１８に形成された２ＤＥＧ２０のエネルギーレベルがフェルミレベルに対し高く持ち上がる。よって、２ＤＥＧ２０の電子濃度が低下し、Ｅモードを簡単に実現することができる。なお、ｐ型半導体層１４のキャリア濃度及び膜厚は目標とする閾値電圧に応じ適宜選択することができる。
【００２９】
しかしながら、ｐ型半導体層１４のドーパントであるＭｇは拡散し易い。また、Ｍｇが例えばＭＯＣＶＤ装置のチャンバ内に付着し、電子走行層１８を形成する際に電子走行層１８内にドープされてしまう。これにより、電子走行層１８がｐ型となってしまう。このため、ソース電極４０及びドレイン電極４２と電子走行層１８内の２ＤＥＧ２０との接触抵抗が高くなりトランジスタの電気的輸送特性が悪化してしまう。実施例１によれば、電子供給層２２に電子走行層１８に到達し、電気的に接続するｎ型注入領域２６が設けられている。これにより、ソース電極４０及びドレイン電極４２（つまりオーミック電極）と電子走行層１８内の２ＤＥＧ２０との接触抵抗を低減し、電気的輸送特性を向上させることができる。
【００３０】
また、ｐ型半導体層１４上にＡｌＮからなる拡散防止層１６を設けることが好ましい。これにより、ｐ型半導体層１４のドーパントであるＭｇが電子走行層１８に拡散することを抑制することができる。よって、ソース電極４０及びドレイン電極４２と２ＤＥＧ２０との接触抵抗を低減し、電気的輸送特性を向上させることができる。
【実施例２】
【００３１】
実施例２は絶縁膜として第１絶縁膜３６と第２絶縁膜３８とを形成する例である。図３（ａ）を参照に、実施例１の図１（ｃ）の後、リセス３０の底面及び側面並びに電子供給層２２上に第１絶縁膜３６として例えば１０ｎｍの厚さの窒化アルミニウム膜をスパッタ法を用い形成する。第１絶縁膜３６上に第２絶縁膜３８として例えば１００ｎｍの厚さの酸化シリコン膜をＣＶＤ法またはスパッタ法を用い形成する。これにより、第１絶縁膜３６と第２絶縁膜３８とからなる絶縁膜が形成される。
【００３２】
図３（ｂ）を参照に、リセス３０内の第２絶縁膜３８を第１絶縁膜３６に対し選択的にエッチングし第１絶縁膜３６を残存させる。リセス３０とエッチングマスクとの合わせマージンを確保するため、第２絶縁膜３８をエッチングする領域５６はリセス３０より広くすることが好ましい。
【００３３】
図３（ｃ）を参照に、実施例１の図２（ｂ）と同様に、ゲート電極４４、ソース電極４０及びドレイン電極４２を形成する。以上により実施例２に係るＦＥＴが完成する。
【００３４】
実施例２のように絶縁膜を第１絶縁膜３６及び第２絶縁膜３８で形成することもできる。ＦＥＴの閾値電圧を高くするため、第１絶縁膜３６の誘電率は高い方が好ましい。一方、寄生容量を小さくするため、第２絶縁膜３８の誘電率は小さいことが好ましい。よって、第１絶縁膜３６は第２絶縁膜３８より誘電率が大きいことが好ましい。窒化シリコン膜や窒化アルミニウム膜は、酸化シリコン膜や酸化アルミニウム膜より誘電率が大きい。よって、第１絶縁膜３６として窒化シリコン膜や窒化アルミニウム膜、第２絶縁膜３８として、酸化シリコン膜や酸化アルミニウム膜を用いることが好ましい。さらに、第１絶縁膜３６としては誘電率の大きい酸化ハフニウムや酸化ジルコニウムを用いることもできる。
【実施例３】
【００３５】
図４を参照に、実施例３に係るＦＥＴは、実施例１の図２（ｂ）に対し、ｐ型半導体層１４及び拡散防止層１６が設けられておらず、基板１０上に直接電子走行層１３として約２μｍの膜厚のｉ−ＧａＮが設けられている。また、電子走行層１３上に電子供給層２３としてＭｇを１×１０１９ｃｍ−３程度ドープし膜厚が３０ｎｍのｐ型のＡｌＧａＮ層が設けられている。電子供給層２３には深さが約２０ｎｍのリセス３０が設けられている。その他の構成は実施例１の図２（ｂ）と同じであり説明を省略する。
【００３６】
実施例３では、窒化物半導体層２４は、基板１０上に設けられた電子走行層１３と、電子走行層１３上に設けられたｐ型の電子供給層２３と、を有している。ｐ型の電子供給層２３が設けられているため、２ＤＥＧ２０のエネルギーレベルをフェルミレベルに対し高く持ち上げることができる。よって、２ＤＥＧ２０の電子濃度が低下し、Ｅモードを簡単に実現することができる。
【００３７】
また、ｎ型注入領域２６は、電子供給層２３から電子走行層１３の２ＤＥＧ２０に達するように設けられている。これにより、ソース電極４０及びドレイン電極４２と電子走行層１３内の２ＤＥＧ２０との接触抵抗を低減し、電気的輸送特性を向上させることができる。
【００３８】
実施例３では、電子供給層２３がｐ型窒化物半導体層である例を示したが、電子供給層２３の少なくとも一部がｐ型窒化物半導体層であればよい。
【実施例４】
【００３９】
図５を参照に、実施例４に係るＦＥＴは、実施例１の図２（ｂ）に対し、ｐ型半導体層１５としてｐ型ＧａＮ層及び拡散防止層１７としてｉ−ＡｌＮ層が電子走行層１３のゲート電極４４下に選択的に設けられている。製造方法を以下に説明する。ＧａＮ電子走行層１３のうち下部層を成長した後、酸化シリコン等をマスク層としｐ型半導体層１５及び拡散防止層１７を選択的に形成する。マスク層を除去する。その後、電子走行層１３のうち上部層を成長する。または、電子走行層１３のうち下部層、ｐ型半導体層１５及び拡散防止層１７を積層した後、ｐ型半導体層１５及び拡散防止層１７の所定領域を除去する。その後、電子走行層１３のうち上部層を成長する。実施例４においても、実施例１の図２（ｂ）と同様に、ＥモードＦＥＴを実現することができる。
【実施例５】
【００４０】
図６を参照に、実施例５に係るＦＥＴは、実施例１の図２（ｂ）に示したｐ型半導体層１４及び拡散防止層１６と実施例３の図４に示したｐ型の電子供給層２３とを有する。実施例５によれば、ｐ型半導体層１４と電子供給層２３とが２ＤＥＧ２０のエネルギーレベルをフェルミレベルに対し高く持ち上げるため、ＥモードＦＥＴをより実現することができる。
【実施例６】
【００４１】
図７を参照に、実施例６に係るＦＥＴは、実施例４の図５に示したゲート電極４４下に選択的に設けられたｐ型半導体層１５及び拡散防止層１７と実施例３の図４に示したｐ型の電子供給層２３とを有する構造である。実施例６においても、実施例５と同様に、ＥモードＦＥＴをより容易に実現することができる。
【実施例７】
【００４２】
図８を参照に、実施例７に係るＦＥＴは、実施例１の図２（ｂ）に対し、基板１０上にＡｌＮ層５０が設けられ、ＡｌＮ層５０上にｐ型半導体層５２としてｐ型のＡｌＧａＮ層及び拡散防止層１７としてｉ−ＡｌＮ層が設けられている。
【００４３】
実施例７によれば、２ＤＥＧ２０は電子供給層２２とＡｌＧａＮ層のｐ型半導体層５２とで挟まれており、いわゆるダブルヘテロ接合型となっている。このように、電子走行層１８をそれより電子親和力の小さいＡｌＧａＮ層で挟むことにより、２ＤＥＧ２０のエネルギーレベルが高くなり、ＥモードＦＥＴを簡単に実現することができる。さらに、ｐ型半導体層５２下に電子走行層１８より電子親和力の小さいＡｌＮ層５０が設けられていることにより、２ＤＥＧ２０のエネルギーレベルはさらに高くなり、ＥモードＦＥＴをより簡単に実現することができる。
【実施例８】
【００４４】
図９を参照に、実施例８に係るＦＥＴは，実施例４の図５に対し、リセス３０内に選択的にｐ型半導体層５４としてｐ型ＧａＮ層が形成されている。製造方法は以下である。実施例１の図１（ｂ）の後に、リセス３０を形成するためのマスク層３９として酸化シリコン膜を形成する。リセス３０内にキャリア濃度が例えば３×１０１８ｃｍ−３のｐ型ＧａＮ層からなるｐ型半導体層５４を選択成長する。その後、実施例１の図１（ｄ）以降を行う。以上により実施例８に係るＦＥＴが完成する。
【００４５】
実施例８に係るＦＥＴは、ｐ型半導体層１５及び５４により、ゲート電極４４の直下の２ＤＥＧ２０の濃度が低下し、Ｅモードを簡単に実現することができる。また、ゲート電極４４直下以外の電子供給層２２や電子走行層１３にはｐ型領域が形成されていないため、ゲート電極４４直下以外の２ＤＥＧ２０の濃度は低下することがない。よって、相互コンダクタンス（ｇｍ）等の電気的輸送特性を劣化させることなくＥモードを実現することができる。
【実施例９】
【００４６】
図１０を参照に、実施例９に係るＦＥＴは、実施例８の図９に対し、基板１０上にＡｌＮ層５０が設けられ、ＡｌＮ層５０上のゲート電極４４下に選択的にｐ型半導体層５８としてｐ型のＡｌＧａＮ層及び拡散防止層１７としてｉ−ＡｌＮ層が設けられている。
【００４７】
実施例９によれば、ｐ型半導体層５８がバンドギャップの大きいＡｌＧａＮ層であり、ｐ型半導体層５８下にバンドギャップの大きいＡｌＮ層５０が設けられている。これにより、実施例８よりさらに２ＤＥＧ２０のエネルギーレベルをフェルミレベルに対し高く持ち上げることができ、ＥモードＦＥＴをより実現することができる。
【００４８】
ＥモードＦＥＴを実現するためには、２ＤＥＧ１３のエネルギーレベルをフェルミレベルに対し高く持ち上げることが求められる。そこで、実施例１から実施例９のように、窒化膜半導体層２４の一部をｐ型窒化物半導体層とすることにより、２ＤＥＧ２０のエネルギーレベルをフェルミレベルに対し高く持ち上げることができ、ＥモードＦＥＴを実現することができる。
【００４９】
また、実施例４、実施例６、実施例８及び実施例９のように、窒化物半導体層２４内のｐ型半導体層１５、５４または５８をゲート電極４４下に局所的選択的に配置することが好ましい。これにより、ｐ型層半導体層がソース電極４０及びドレイン電極４２下まで延在する場合に比べソース電極４０及びドレイン電極４２と２ＤＥＧ２０との接触抵抗を低減することができる。実施例８及び実施例９のように、リセス３０上にｐ型半導体層５４が設けられていることが好ましい。これにより、ｐ型半導体層５４をゲート電極４４下に局所的選択的に配置することができる。
【００５０】
実施例１から実施例９に係るＦＥＴは、電子供給層２２または２３のゲート電極４４が形成されるべき領域にリセス３０が設けられ、リセス３０上に絶縁膜３４、絶縁膜３４上にゲート電極４４が順に設けられている。このようにリセス構造を有することにより、電子供給層２２を薄く形成した場合もチャネル抵抗や電気的輸送特性の劣化を抑制することができる。よって、ＥモードＦＥＴを形成した場合、特に有利である。
【実施例１０】
【００５１】
図１１を参照に、実施例１０は、電子供給層２２にリセス３０が設けられていない。その他の構成は実施例１と同じであり説明を省略する。実施例１０のように、リセス構造を有さない平面構造であってもよい。しかしながら、より閾値電圧を高く設定するためには、電子供給層２２または２３はリセス３０を有し、ゲート電極４４はリセス３０上に設けられていることが好ましい。
【００５２】
また、実施例１から実施例１０において、ゲート電極４４は絶縁膜３４または３６を介さず、電子供給層２２若しくは２３またはｐ型半導体層５４上に直接設けられていてもよい。しかしながら、ゲート電極４４のリーク電流を抑制するためには、電子供給層２２または２３とゲート電極４４との間に絶縁膜３４または３６が設けられていることが好ましい。
【００５３】
実施例３から実施例１０は、実施例２のように、絶縁膜が第１絶縁膜３６と第２絶縁膜３８とから構成される場合であってもよい。
【００５４】
実施例１から実施例１０において、拡散防止層１６または１７がＡｌＮ層からなる例を説明したが、拡散防止層１６または１７はＡｌを含む窒化物半導体層であればよい。例えばＡｌＧａＮのようにＡｌを含むことによりｐ型半導体層のドーパントの拡散を抑制することができる。ｐ型ドーパントの拡散を抑制するためには、拡散防止層１６または１７のＡｌの組成比は大きい方が好ましい。また、拡散防止層１６はＡｌＮ層であることがより好ましい。
【００５５】
実施例１から実施例１０において、電子走行層１８または１３はＧａＮ層、電子供給層２２または２３はＡｌＧａＮ層を例に説明した。電子走行層１８または１３は窒化物半導体、電子供給層２２または２３は電子走行層１８または１３より電子親和力が小さい窒化物半導体であればよい。電子供給層２２または２３が電子走行層１８または１３より電子親和力が小さいことにより電子走行層１８または１３内にＤＥＧ２０を形成することができる。
【実施例１１】
【００５６】
実施例１１は縦型のＦＥＴの例である。図１２（ａ）から図１３（ｃ）は実施例１１に係るＦＥＴの製造工程を示す断面図である。図１２（ａ）を参照に、立方晶（１１１）面を主面とするｎ型の３Ｃ−ＳｉＣ基板６０上に、窒化物半導体層７２ａとして、ｎ型のＧａＮドリフト層６２、ｐ型ＡｌＧａＮ電子制御層６４及びｎ型ＧａＮキャップ層６６をＭＯＣＶＤ法を用い六方晶（０００１）面を主面に形成する。基板６０は、Ｓｉをドーパントとし１０１８ｃｍ−３以上のキャリア濃度を有している。ドリフト層６２は、膜厚が例えば３μｍ以上でありＳｉを用い１０１５ｃｍ−３から１０１６ｃｍ−３のキャリア濃度を有している。電子制御層６４（ｐ型窒化物半導体層）は、膜厚が例えば２００ｎｍでありＭｇを用い１０１８ｃｍ−３程度のキャリア濃度を有し、組成比は例えばＡｌ０．２５Ｇａ０．７５Ｎである。キャップ層６６（コンタクト層）は、膜厚が例えば５００ｎｍでありＳｉを用い１０１８ｃｍ−３から１０１９ｃｍ−３のキャリア濃度を有している。
【００５７】
図１２（ｂ）を参照に、キャップ層６６にＳｉをイオン注入しｎ型注入領域７４（ｎ型ドーパント領域）を形成する。図１２（ｃ）を参照に、例えば塩素系のドライエッチングを行うことにより窒化物半導体層７２ａにドリフト層６２に達する溝部７６を形成する。図１２（ｄ）を参照に、溝部７６内の側面、底面及びキャップ層６６上にｉ−ＧａＮ電子走行層６８及びｉ−ＡｌＮバリア層７０を形成する。これにより、電子制御層６４の側面に電子走行層６８及びバリア層７０が形成される。電子走行層６８及びバリア層７０の膜厚は例えば１０ｎｍから１００ｎｍとすることができる。これにより窒化物半導体層７２が形成される。
【００５８】
図１３（ａ）を参照に、ソース電極８０を形成すべき領域の電子走行層６８及びバリア層７０を除去する。キャップ層６６上にＴｉ／ＡｌまたはＴｉ／Ａｕからなるソース電極８０（第１電極）を蒸着法及びリフトオフ法を用い形成する。これにより、ソース電極８０はｎ型注入領域７４に接触して設けられる。図１３（ｂ）を参照に、溝部７６内にＮｉ／ＡｌまたはＮｉ／Ａｕからなるゲート電極８２（制御電極）を例えば蒸着法及びリフトオフ法を用い形成する。これにより、バリア層７０の電子走行層６８に対向する側面にゲート電極８２が形成される。図１３（ｃ）を参照に、基板６０を例えば２００μｍ以下の厚さとなるように研磨する。基板６０の下に基板６０に接続するようにＴｉ／ＡｌまたはＴｉ／Ａｕからなるドレイン電極８４（第２電極）を蒸着法及びリフトオフ法を用い形成する。
【００５９】
図１３（ｃ）の矢印のように、実施例１１に係るＦＥＴにおいて、ソース電極８０からキャップ層６６に注入された電子は、電子制御層６４がＰ型でバリアとなるため電子走行層６８を通り、ドリフト層６２、基板６０を通りドレイン電極８４に至る。ゲート電極８２はソース電極８０とドレイン電極８４との間を流れる電流を制御する。言い換えれば、ゲート電極８２は窒化物半導体層７２上に設けられ、窒化物半導体層７２に流れる電流を制御する。このようにして、ＦＥＴとして動作する。ドリフト層６２及び基板６０によりドレイン耐圧を向上させることができる。
【００６０】
実施例１１によれば、電子制御層６４中のＭｇがキャップ層６６を成長する際にキャップ層６６内に拡散する。また、ＭＯＣＶＤのチャンバ内に残留したＭｇがキャップ層６６に混入する。このため、キャップ層６６の電子が補償されキャップ層６６が高抵抗となってしまう。そこで、ｎ型注入領域７４を設けることにより、キャップ層６６の電子濃度を向上させることができる。よって、ソース電極８０と電子走行層６８との接触抵抗を低減することができる。
【実施例１２】
【００６１】
実施例１２はＳｉＣドリフト層６３を有する例である。図１４を参照に、実施例１１のＧａＮドリフト層６２の代わりにＳｉＣドリフト層６３設けられている。ＳｉＣドリフト層６３上に窒化物半導体層７２ｂとしてＡｌＧａＮ電子制御層６４及びキャップ層６６をＭＯＣＶＤ法を用いに形成する。その他の構成は実施例１１と同じであり説明を省略する。このように、基板６０と窒化物半導体層７２ｂとの間にＳｉＣドリフト層６３を設けることができる。
【００６２】
実施例１１及び実施例１２は縦型のＦＥＴの例であったが、窒化物半導体層７２内にｐ型窒化物半導体層が設けられていれば、同様の効果を奏することができる。縦型のトランジスタとして、窒化物半導体層７２上に設けられた第１電極と基板６０に設けられた第２電極との間を電流が流れるトランジスタでもよい。例えば、第１電極がエミッタ電極、第２電極がコレクタ電極、制御電極がベース電極であるバイポーラトランジスタ、第１電極がエミッタ電極、第２電極がコレクタ電極、制御電極がゲート電極であるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とすることもできる。なお、ＨＢＴ及びＩＧＢＴにおいては、オーミック電極はエミッタ電極またはコレクタ電極であり、電子走行層はベース電極またはコレクタ電極が電気的に接触するｎ型のベース層またはコレクタ層である。
【００６３】
実施例１から実施例１２においては、電子走行層１８、１３または６８と電気的に接続するｎ型注入領域２６または７４が設けられ、ｎ型注入領域２６または７４に接触して設けられたオーミック電極（ソース電極４０若しくは８０またはドレイン電極４２）が設けられている。これにより、窒化物半導体層２４または７２内に設けられたｐ型半導体層１４、１５、５２、５４、５８、ｐ型電子供給層２３または電子制御層６４に起因したオーミック電極と電子走行層１３、１８または６８との接触抵抗の悪化を抑制することができる。
【００６４】
ｐ型半導体層１４、１５、５２、５４、５８、ｐ型電子供給層２３及び電子制御層６４のドーパントとしてＭｇを例に説明したが、ｐ型のドーパントは、Ｂｅ（ベリリウム）、Ｚｎ（亜鉛）またはＣ(炭素）等でもよい。しかしながら、Ｍｇは窒化物半導体層に拡散し易く、ＭＯＣＶＤ装置のチャンバ内に付着しやすいため、Ｍｇをドーパントとした半導体装置に本発明の構成を適用することが特に有効である。
【００６５】
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００６６】
【図１】図１（ａ）から図１（ｄ）は実施例１に係るＦＥＴの製造工程を示し断面図（その１）である。
【図２】図２（ａ）及び図２（ｂ）は実施例１に係るＦＥＴの製造工程を示す断面図（その２）である。
【図３】図３（ａ）から図３（ｃ）は実施例２に係るＦＥＴの製造工程を示す断面図である。
【図４】図４は実施例３に係るＦＥＴの断面図である。
【図５】図５は実施例４に係るＦＥＴの断面図である。
【図６】図６は実施例５に係るＦＥＴの断面図である。
【図７】図７は実施例６に係るＦＥＴの断面図である。
【図８】図８は実施例７に係るＦＥＴの断面図である。
【図９】図９は実施例８に係るＦＥＴの断面図である。
【図１０】図１０は実施例９に係るＦＥＴの断面図である。
【図１１】図１１は実施例１０に係るＦＥＴの断面図である。
【図１２】図１２（ａ）から図１２（ｄ）は実施例１１に係るＦＥＴの製造方法を示す断面図（その１）である。
【図１３】図１３（ａ）から図１３（ｃ）は実施例１１に係るＦＥＴの製造方法を示す断面図（その２）である。
【図１４】図１４は実施例１２に係るＦＥＴの断面図である。
【符号の説明】
【００６７】
１０              基板
１２              バッファ層
１３              電子走行層
１４、１５        ｐ型半導体層
１６、１７        拡散防止層
１８              電子走行層
２０              ２ＤＥＧ
２２              電子供給層
２３              ｐ型電子供給層
２４              窒化物半導体層
２６              ｎ型注入領域
３０              リセス
３２、３４        絶縁膜
３６              第１絶縁膜
３８              第２絶縁膜
３９              マスク層
４０              ソース電極
４２              ドレイン電極
４４              ゲート電極
５０              ＡｌＮ層
５２、５４、５８  ｐ型半導体層
６０              基板
６２、６３        ドリフト層
６４              電子制御層
６６              キャップ層
６８              電子走行層
７０              バリア層
７２              窒化物半導体層
７６              溝部
７８              ｎ型注入領域
８０              ソース電極
８２              ゲート電極
８４              ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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