(57)【要約】【課題】回路の急激な電圧降下を抑制するために装荷されるキャパシタンスを提案する。【解決手段】入力ビット値が切り換わる過渡期においてはＭＯＳキャパシタンスの容量が顕在化して定電流回路における急激な電圧降下を抑制し、定電流回路を構成するＭＯＳトランジスタのドレイン・ソース間電圧ＶDSがオーバードライブ電圧を下回るという問題を解消する。他方、低電流回路を構成するＭＯＳトランジスタのＶDSがオーバードライブ電圧を超える飽和領域においては、ＭＯＳキャパシタンスの容量は機能せず、本来の応答速度を阻害することはない。【選択図】  図２
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【特許請求の範囲】
【請求項１】
電圧変動を抑制したい所定の対象回路に装荷して用いられるキャパシタンスであって、
前記対象回路が通常動作を行なっているときに、低容量にて動作する低容量動作手段と、
前記対象回路に電圧変動が発生したときに、大容量にて動作する大容量動作手段と、
を具備することを特徴とするキャパシタンス。
【請求項２】
ＭＯＳトランジスタで構成され、前記対象回路における電圧変動を抑制すべき電圧レベルを考慮して、該ＭＯＳトランジスタのゲート電圧についての閾値電圧が設定されている、
ことを特徴とする請求項１に記載のキャパシタンス。
【請求項３】
前記対象回路はＭＯＳトランジスタで構成される定電流回路であり、
定電流回路を構成するＭＯＳトランジスタのドレイン−ソース間電圧についてのオーバードライブ電圧を考慮して、当該キャパシタンスを構成するＭＯＳトランジスタのゲート電圧についての閾値電圧が設定されている、
ことを特徴とする請求項２に記載のキャパシタンス。
【請求項４】
請求項３に記載のキャパシタンスが各電流セルの定電流回路に装荷されている、
ことを特徴とするＤＡ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に回路の急激な電圧降下を抑制するために装荷されるキャパシタンスに係り、特に、ＭＯＳトランジスタを用いて構成されるキャパシタンスに関する。
【０００２】
さらに詳しくは、本発明は、定電源回路に装荷して用いられるキャパシタンスに係り、特に、容量装荷により電圧変動を抑制するとともに、回路の高速動作を保証するキャパシタンスに関する。
【背景技術】
【０００３】
コンピュータなどの情報機器でデジタル的に処理されたデータを、通信路上に伝送したり、あるいは音声出力若しくは映像出力したりするために、通常、デジタル信号をアナログ信号に変換する回路すなわちＤ／Ａ変換器が使用される。
【０００４】
Ｄ／Ａ変換器には、加算増幅器を用いた変換回路や、抵抗分圧型回路、電流出力型回路などを挙げることができる。このうち、電流加算型のＤ／Ａ変換器は、基本的には、電流源と電流源からの電流を流入させるかどうかを決定するスイッチ回路からなる電流セルで構成され、デジタル波形信号の各ビット位置に対応させて電流セルを並列に配置し、各電流セルを通過する電流を加算したものを出力電流としている（例えば、特許文献１を参照のこと）。電流出力型Ｄ／Ａ変換器としては、電流ユニットを加算してアナログ・データ出力行なう電流ユニット加算型Ｄ／Ａ変換器や、Ｎビット同じ抵抗数を用いて電流に重み付けしたものを加算してアナログ・データ出力を行なう電流重み付け型Ｄ／Ａ変換器、セグメント・デコーダ型Ｄ／Ａ変換器、電流セル・マトリクス型Ｄ／Ａ変換器などが挙げられる。
【０００５】
電流加算型のＤ／Ａ変換器は、サンプリング・レートが高いなどの特徴をもち、例えば移動体通信機器の送信部において好適に適用することができる。最近では、Ｄ／Ａ変換回路の微細化と低消費電力のため、３．３Ｖ、２．５Ｖ、１．２Ｖといった具合に、電源電圧の低下が進められている。このような状況下では、Ｄ／Ａ変換器のビット当たりの電位差が低下することから、ビット・エラーを生じ易くなる。
【０００６】
図６には、電流出力型ＤＡコンバータの１ビット分の電流セル構造を模式的に示している。図示の電流セルは、電源電圧Ｖccと定電流回路の間に、２個のスイッチＳＷ１及びＳＷ２が並列接続され、一方のスイッチＳＷ１側には抵抗Ｒが直列接続されている。これらスイッチＳＷ１及びＳＷ２は当該電流セルへの入力ビット値に応じて相補的にオン／オフ動作する。すなわち、入力ビット値０ではＳＷ１がオン、ＳＷ２がオフとなり、出力点ＯＵＴからは出力電圧Ｖcc−ＩＲが出力される。また、入力ビット値１ではＳＷ１がオフ、ＳＷ２がオンとなり、出力点からは出力電圧Ｖccが出力される。
【０００７】
同図中の定電流回路は、接続する負荷に拘らず一定の電流を発生することが望まれる。定電流回路は、例えば図７に示すように、１対のトランジスタＴｒ１及びＴｒ２からなるカレント・ミラー回路で構成され、双方のトランジスタのゲート電位が等しいことから、一方のトランジスタＴｒ１のソース・ドレイン電流である基準電流Ｉ0に等しい（あるいはｎ倍した）電流を他方のトランジスタＴｒ２に供給することができる。一方のトランジスタＴｒ１のゲート幅をｎ倍にすれば、ｎ倍の電流ｎＩ0が得られる。
【０００８】
ここで、定電流回路がＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成される場合における電源電圧Ｖccの低下の影響について考察してみる。
【０００９】
カレント・ミラー回路を構成するＭＯＳトランジスタは、ドレイン−ソース間電圧ＶDSがオーバードライブ電圧（若しくは実効電圧）（ＶGS−ＶTH）を超える飽和領域ではドレイン電流ＩDが一定となり、定電流回路として動作することが可能となる。これに対し、ドレイン−ソース間電圧ＶDSがオーバードライブ電圧以下となる場合には、ＶDSに対してドレイン電流ＩDがＶDSに対してほぼ線形的に変化する３極管領域に突入し、定電流回路として動作しなくなる（例えば、非特許文献１を参照のこと）。
【００１０】
電源電圧Ｖccを１．２Ｖとし、抵抗による電圧降下分を０．３Ｖ、スイッチを０．２Ｖと見込むと、定電流源回路は０．６Ｖ程度で動作することが望まれる。
【００１１】
図６を再び参照する。電流セルへの入力ビット値が０から１へ切り換わるとき、図８に示すように、ＳＷ１がオンでＳＷ２がオフ（同図（ａ）を参照のこと）、ＳＷ１及びＳＷ２がともにオフ（同図（ｂ）を参照のこと）、ＳＷ１がオフでＳＷ２がオフ（同図（ｃ）を参照のこと）、という順にスイッチング操作が行なわれることになる。ところが、ＳＷ１及びＳＷ２がともにオフという過渡状態では、定電流回路を構成するＭＯＳトランジスタにおいて、ドレイン−ソース間電圧ＶDSが急激に降下して、図９に示すように波形にノッチが現れるという現象が生じる。このノッチ部分においてＶDSがオーバードライブ電圧を下回ると、ＭＯＳトランジスタは飽和領域では動作せず３極管領域に突入するため、定電流源として動作しなくなり、回路特性が劣化する。電流セルへの入力が切り替わる度にこのような現象が生じると、ＤＡ変換器全体の出力波形でみると、入力が切り換わる度にパルス波形が生じる（図１０を参照のこと）。上述したような電源電圧Ｖccの低減に伴い、入力切り換えに伴うドレイン−ソース間電圧ＶDSの降下の問題はより深刻となる。
【００１２】
一般的な回路設計手法として、定電流回路にキャパシタンスを装荷してノッチを軽減することが挙げられる（図９中の破線の波形を参照のこと）。例えば、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）型キャパシタンスは、大容量のキャパシタンスを比較的簡単なプロセスで作製できることが広く知られており、定電流回路に装荷するキャパシタンスとして適用することが考えられる。
【００１３】
ところが、キャパシタンスが定常的に存在する場合、ＲＣ回路を構成するために、回路の応答を遅くするという問題がある。このため、サンプリング・レートが高いという電流出力型のＤ／Ａコンバータの特徴を損なってしまうことになる。
【００１４】
【特許文献１】特開平９−１０７２９０号公報、段落０００２〜０００３
【非特許文献１】Ｂｅｈｚａｄ  Ｒａｚａｖｉ著「アナログＣＭＯＳ集積回路の設計」（丸善株式会社、平成１５年３月２０日発行、第１８頁乃至第２６頁）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、主に回路の急激な電圧降下を抑制するために装荷される、優れたキャパシタンスを提供することにある。
【００１６】
本発明のさらなる目的は、ＭＯＳトランジスタを用いて構成される、優れたキャパシタンスを提供することにある。
【００１７】
本発明のさらなる目的は、定電源回路に装荷して用いられ、電圧変動を抑制するとともに、回路の高速動作を保証することができる、優れたキャパシタンスを提供することにある。
【課題を解決するための手段】
【００１８】
本発明は、上記課題を参酌してなされたものであり、電圧変動を抑制したい所定の対象回路に装荷して用いられるキャパシタンスであって、前記対象回路が通常動作を行なっているときに、低容量にて動作する低容量動作手段と、前記対象回路に電圧変動が発生したときに、大容量にて動作する大容量動作手段を具備することを特徴とするキャパシタンスである。
【００１９】
電源電圧の低電圧化が進むにつれて、電圧の余裕がなくなり、これまでの回路では０．５〜０．６Ｖのマージンがあった部分についても０．１〜０．２Ｖ程度のマージンしかなくなってきており、電圧変動に対する回路の要求は厳しくなってきている。
【００２０】
また、電圧変動という特性劣化の対策としてキャパシタンスを装荷することも考えられるが、回路の高速化が進んでいるため、装荷したキャパシタンスで構成されるＲＣ回路のために高速動作ができなくなるという弊害がある。
【００２１】
本発明に係るキャパシタンスは、ＭＯＳトランジスタにより構成されるＭＯＳキャパシタンスであるが、ゲートと等しいチャネルが出現するゲート・ソース電圧ＶGSの閾値電圧ＶTHを、定電流回路を構成するＭＯＳトランジスタにおけるオーバードライブ電圧を考慮して適切に設定している。
【００２２】
ＭＯＳキャパシタンスは、定電流回路の通常動作時には、ＭＯＳトランジスタとして定常的な状態、すなわち低容量であり、回路特性に影響を与えることはない。すなわち、高速な応答特性を保証することができる。
【００２３】
一方、大きな電圧変動が発生してその影響を抑制したいときには、ゲート・ソース電圧ＶGSが閾値電圧ＶTHを超えることによりキャパシタンスとして作用し、この結果、電圧変動を抑制して回路特性の劣化を防ぐことができる。
【００２４】
電流出力型Ｄ／Ａコンバータの電流セル内の定電流回路にこのＭＯＳキャパシタンスを装荷した場合には、入力ビット値が切り換わる過渡期においてはＭＯＳキャパシタンスの容量が顕在化して定電流回路における急激な電圧降下を抑制し、定電流回路を構成するＭＯＳトランジスタのドレイン・ソース間電圧ＶDSがオーバードライブ電圧を下回る（３極管領域に突入する）という問題を解消する。他方、低電流回路を構成するＭＯＳトランジスタのＶDSがオーバードライブ電圧を超える飽和領域においては、ＭＯＳキャパシタンスの容量は、オーバーラップやフリンジ容量などの微小な容量としてしか見えず、電流セルすなわちＤ／Ａコンバータ本来の応答速度を大きく阻害することはない。
【発明の効果】
【００２５】
本発明によれば、ＭＯＳトランジスタを用いて構成される、優れたキャパシタンスを提供することができる。
【００２６】
また、本発明によれば、定電源回路に装荷して用いられ、電圧変動を抑制するとともに、回路の高速動作を保証することができる、優れたキャパシタンスを提供することができる。
【００２７】
本発明に係るキャパシタンスは、ＭＯＳトランジスタにより構成されるＭＯＳキャパシタンスであるが、そのゲート・ソース電圧ＶGSの閾値電圧ＶTHを適切に設定することにより、定電流回路の通常動作時には回路特性に影響を与えず、高速な応答特性を保証する一方、大きな電圧変動時にはキャパシタンスとして作用して電圧変動を抑制することにより回路特性の劣化を防ぐことができる。
【００２８】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照しながら本発明の実施形態について詳解する。
【００３０】
本発明は、主に回路の急激な電圧降下を抑制するために装荷されるキャパシタンスに関するものであり、例えば、電流出力型Ｄ／Ａコンバータ内の各電流セルに含まれる定電流回路に対して装荷することができる。本発明に係るキャパシタンスは、具体的にはＭＯＳトランジスタを用いて構成することができる（以下では、「ＭＯＳキャパシタンス」とも呼ぶ）。
【００３１】
ＭＯＳキャパシタンス自体は、当業界でも既に広く知られている。従来のＭＯＳキャパシタンスの代表的な利用方法として、デカップリング用のキャパシタンスとしての利用が挙げられ、小さなサイズで大容量を形成することができる（例えば、特開平１０−２５６４８９号公報の段落０００２を参照のこと）。また、これ以外にも、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌａｔｏｒ：電圧制御発振回路）の発振周波数を変えるためのＭＯＳキャパシタンスの利用が挙げられる（例えば、特開２００５−３１８５０９号公報の段落００１８を参照のこと）。
【００３２】
図１には、ＮチャネルＭＯＳトランジスタの場合のゲート電圧ＶGS［Ｖ］と容量との関係を示している。同図から分かるように、ゲート電圧ＶGSが所定の閾値電圧ＶTHを超えることにより、ゲートと等しい電荷からなるチャネルが形成され（例えば、非特許文献１を参照のこと）、容量として機能する。ＭＯＳトランジスタのオフ時に現れている容量は、ＭＯＳトランジスタのフリンジ（周辺）容量や、ゲートポリとソース−ドレイン領域の間のオーバーラップ容量などであり、非常に小さい値を示す。また、ＰチャネルＭＯＳトランジスタの場合は、図１の横軸を−ＶGSで表記すると同じグラフになる。
【００３３】
ＶＣＯでは、この容量差を使うことにより発振周波数を変化させている。また、デカップリングのキャパシタンスとして使用する場合は、閾値電圧より大きい電圧を加えることにより容量として作用させている。
【００３４】
また、［背景技術］の欄でも述べたように、電流出力型Ｄ／Ａ変換器の電流セルにおける定電源回路の電圧変動を抑制するためにＭＯＳキャパシタンスを装荷するという利用方法も考えられる。しかしながら、定常的なキャパシタンスを装荷すると、ＲＣ回路が構成され、急激な電圧の変動を抑制することができるが（周知）、回路の応答速度を遅くするという副作用がある。そこで、本発明では、定電流回路が通常動作を行なうときには低容量であるが、電圧の変動を抑制したい局面においてのみ容量が顕在化するようにＭＯＳキャパシタンスを構成し、回路から電圧変動の問題を取り除くとともに、定常状態での回路の応答速度を保つことができるようにした。
【００３５】
したがって、電流出力型Ｄ／Ａコンバータの電流セル内の定電流回路にこのＭＯＳキャパシタンスを装荷した場合には、入力ビット値が切り換わる過渡期においてはＭＯＳキャパシタンスの容量が顕在化して定電流回路における急激な電圧降下を抑制し、定電流回路を構成するＭＯＳトランジスタのドレイン・ソース間電圧ＶDSがオーバードライブ電圧を下回る（３極管領域に突入する）という問題を解消する。他方、低電流回路を構成するＭＯＳトランジスタのＶDSがオーバードライブ電圧を超える飽和領域においては、ＭＯＳキャパシタンスの容量は機能せず、電流セルすなわちＤ／Ａコンバータ本来の応答速度を阻害することはない。
【００３６】
以下では、ＭＯＳキャパシタンスの具体的な使用例について説明する。
【００３７】
図２には、ＰチャネルＭＯＳトランジスタをキャパシタンスとして使用した回路構成例として、カスコードのカレント・ミラー回路を示している。図示の例では、第１のトランジスタＴｒ１のドレインに第２のトランジスタのソースがカスコード接続されて、トランジスタＴｒ１のソース側にＰチャネルＭＯＳトランジスタからなるＭＯＳキャパシタンスのゲートが接続されている。
【００３８】
ここで、ＭＯＳトランジスタＴｒ１及びＴｒ２にオーバードライブ電圧以上となるドレイン−ソース間電圧ＶDSが印加されない場合には、これらトランジスタＴｒ１及びＴｒ２は飽和領域では動作せずに３極管領域に突入する。この結果、電流源としては動作しなくなり、回路特性が劣化することは容易に推測できる。ここで、各トランジスタＴｒ１及びＴｒ２のゲートに印加するバイアス電圧Ｂｉａｓ１並びにＢｉａｓ２の設定にも依存するが、ＭＯＳトランジスタのオーバードライブ電圧が０．６Ｖとなるように設計する必要がある。
【００３９】
いま、カレント・ミラーを構成するトランジスタＴｒ１及びＴｒ２において通常状態でドレイン−ソース間に印加されるＤＣ電圧を０．９Ｖと想定し、さらに高周波動作のためにこの電圧に多少の上下変動があることを仮定する。この場合、トランジスタＴｒ１のソース側に接続されているＭＯＳキャパシタンスのゲート電圧ＶGの閾値電圧ＶTHを０．７Ｖ程度に設定すればよい。
【００４０】
図３には、このように設定された場合のＰチャネルＭＯＳトランジスタのゲート電圧ＶGとキャパシタンスの関係を示している。同図に示すように、通常動作時には、オーバーラップ容量やフリンジ容量などの非常に小さい容量として見えるために、回路特性には大きな変化を与えない。これに対し、何らかの外乱（例えば、電流セルへの入力ビット値の切り換わりに伴って）により急激にゲート電圧ＶGが低下するような場合には、ＰＭＯＳトランジスタはキャパシタンスとして動作し、回路特性の劣化を妨げる働きをする。
【００４１】
図４には、カレント・ミラーを構成するトランジスタＴｒ２のドレイン−ソース間に実際に回路に０．６Ｖ以下の電圧が急激に加わったときの応答特性を示している。図示のように、ドレイン−ソース間電圧ＶDSが急激に降下したときには、ＰＭＯＳトランジスタによってキャパシタンスが形成され、急激な電圧変動を妨げることにより、回路特性の劣化を防ぐことができる。
【００４２】
図２にはＭＯＳキャパシタンスを使用したカスコードのカレント・ミラー回路を示したが、図５には、かかるカレント・ミラー回路を各ビット段における電流セルに用いて構成されるＤ／Ａコンバータの構成例を示している。
【００４３】
図示のＤ／Ａコンバータの各ビット段では、第１のトランジスタＴｒ１、Ｔｒ１×２、Ｔｒ１×４の各ドレインに第２のトランジスタのソースがカスコード接続されて、トランジスタＴｒ１、Ｔｒ１×２、Ｔｒ１×４の各ソース側にはＰチャネルＭＯＳトランジスタからなるＭＯＳキャパシタンスのゲートがそれぞれ接続されている。そして、これらＭＯＳキャパシタンスのソース及びドレインは電源電圧Ｖccに接続されている。
【００４４】
各トランジスタＴｒ１、Ｔｒ１×２、Ｔｒ１×４、及び、Ｔｒ２、Ｔｒ２×２、Ｔｒ２×４のゲートに印加するバイアス電圧Ｂｉａｓ１並びにＢｉａｓ２の設定にも依存するが、ＭＯＳトランジスタのオーバードライブ電圧が０．６となるように設計されている。
【００４５】
いま、カレント・ミラーを構成するトランジスタＴｒ１、Ｔｒ１×２、Ｔｒ１×４、及び、Ｔｒ２、Ｔｒ２×２、Ｔｒ２×４において通常状態でドレイン−ソース間に印加されるＤＣ電圧を０．９Ｖと想定し、さらに高周波動作のためにこの電圧に多少の上下変動があることを仮定する。この場合、トランジスタＴｒ１、Ｔｒ１×２、Ｔｒ１×４のソース側に接続されている各ＭＯＳキャパシタンスのゲート電圧ＶGの閾値電圧ＶTHをともに０．７Ｖ程度に設定すればよい。
【００４６】
キャパシタンスとしての各ＰＭＯＳトランジスタは、通常動作時には、オーバーラップ容量やフリンジ容量などの非常に小さい容量として見えるために、回路特性には大きな変化を与えない。これに対し、何らかの外乱（例えば、電流セルへの入力ビット値の切り換わりに伴って）により急激にゲート電圧ＶGが低下するような場合には、ＰＭＯＳトランジスタはキャパシタンスとして動作し、回路特性の劣化を妨げる働きをする（図３を参照のこと）。
【００４７】
したがって、各ビット段の電流セルにおける挙動は、図４に示したものと同様となる。すなわち、カレント・ミラーを構成するトランジスタＴｒ２のドレイン−ソース間に実際に回路に０．６Ｖ以下の電圧が急激に加わり、ドレイン−ソース間電圧ＶDSが急激に降下したときには、ＰＭＯＳトランジスタによってキャパシタンスが形成され、急激な電圧変動を妨げることにより、回路特性の劣化を防ぐことができる。
【産業上の利用可能性】
【００４８】
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
【００４９】
本明細書では、電流出力型Ｄ／Ａコンバータの電流セル内の定電流回路に装荷するという実施形態を中心に、本発明に係るＭＯＳキャパシタンスの構成や動作について説明してきたが、本発明の要旨はこれに限定されるものではない。Ｄ／Ａコンバータ以外に用いられるさまざまな定電流回路、あるいは急激な電圧変動を抑制したいその他のさまざまな回路に対しても、同様に本発明を適用することができる。
【００５０】
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
【図面の簡単な説明】
【００５１】
【図１】図１は、ＮチャネルＭＯＳトランジスタの場合のゲート電圧ＶGS［Ｖ］と容量との関係を示した図である。
【図２】図２は、ＰチャネルＭＯＳトランジスタをキャパシタンスとして使用した回路構成例として、カスコードのカレント・ミラー回路を示した図である。
【図３】図３は、ＰチャネルＭＯＳトランジスタのゲート電圧ＶGとキャパシタンスの関係を示した図である。
【図４】図４は、カレント・ミラーを構成するトランジスタＴｒ２のドレイン−ソース間に実際に回路に０．６Ｖ以下の電圧が急激に加わったときの応答特性を示した図である。
【図５】図５は、図２に示したカレント・ミラー回路を各ビット段における電流セルに用いて構成されるＤ／Ａコンバータの構成例を示した図である。
【図６】図６は、電流出力型ＤＡコンバータの１ビット分の電流セル構造を模式的に示した図である。
【図７】図７は、定電流回路の構成例を示した図である。
【図８】図８は、図６に示した電流セルのスイッチング動作を示した図である。
【図９】図７に示した定電流回路の出力波形を示した図である。
【図１０】図６に示した電流セルを用いて構成されるＤＡコンバータの出力波形を示した図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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