(57)【要約】【課題】最小限の小さなＥＳＤ保護素子で、ＥＳＤ破壊を防止すること。【解決手段】入出力端子Ｉ／Ｏの保護回路において３種類のＰＮＰ型バイポーラトランジスタを備える。第１ＰＮＰ型バイポーラトランジスタ１０Ａは、エミッタが入出力端子Ｉ／Ｏに接続され、ベースが高電位電源端子ＶＤＤに接続され、かつ、コレクタが低電位電源端子ＶＳＳに接続されている。第２ＰＮＰ型バイポーラトランジスタ１０Ｂは、エミッタが入出力端子Ｉ／Ｏに接続され、かつ、ベース及びコレクタが高電位電源端子ＶＤＤに接続されている。第３ＰＮＰ型バイポーラトランジスタ１０Ｃは、エミッタが低電位電源端子ＶＳＳに接続され、ベース及びコレクタが高電位電源端子ＶＤＤに接続されている。【選択図】図１
2008021863.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子の保護回路が配設される領域に形成されたウェルと、
前記ウェル上に形成されるとともに前記ウェルと逆導電型の複数個のエミッタ拡散層と、
前記ウェル上に形成されるとともに前記ウェルと逆導電型の複数個の第１コレクタ拡散層と、
前記ウェル上に形成されるとともに前記ウェルと逆導電型の複数個の第２コレクタ拡散層と、
前記ウェル上に形成されるとともに前記ウェルと同導電型のベース拡散層と、
前記エミッタ拡散層、前記第１コレクタ拡散層、前記第２コレクタ拡散層および前記ベース拡散層のそれぞれを分離する絶縁層と、
を備え、
前記エミッタ拡散層、前記第１コレクタ拡散層、および前記ベース拡散層で第１バイポーラトランジスタを構成し、
前記エミッタ拡散層、前記第２コレクタ拡散層、および前記ベース拡散層で第２バイポーラトランジスタを構成し、
前記第１コレクタ拡散層、前記第２コレクタ拡散層、および前記ベース拡散層で第３バイポーラトランジスタを構成し、
前記エミッタ拡散層は、前記入出力端子に電気的に接続され、
前記第１コレクタ拡散層は、低電位電源端子に電気的に接続され、
前記第２コレクタ拡散層及び前記ベース拡散層は、高電位電源端子に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記エミッタ拡散層と前記第１コレクタ拡散層は、ドット状で行方向及び列方向において交互に配されており、
前記第２コレクタ拡散層は、ドット状で各行に１個存在し、第１の行では一端側に存在し、第２の行では他端側に存在し、かつ、所定の前記エミッタ拡散層と隣り合うように配されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ベース拡散層は、前記エミッタ拡散層、前記第１コレクタ拡散層、及び前記第２コレクタ拡散層の外周にてストライプ状に配されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
コンタクトプラグを介して前記エミッタ拡散層と電気的に接続されるとともに前記入出力端子に電気的に接続される第１配線と、
コンタクトプラグを介して前記第１コレクタ拡散層と電気的に接続されるとともに前記低電位電源端子に電気的に接続される第２配線と、
コンタクトプラグを介して前記第２コレクタ拡散層及び前記ベース拡散層と電気的に接続されるとともに前記高電位電源端子に電気的に接続される第３配線と、
を備え、
前記第１配線、前記第２配線、前記第３配線は、同一配線層に形成されることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
コンタクトビアを介して前記第３配線と電気的に接続されるとともに前記高電位電源端子に電気的に接続される第４配線と、
コンタクトビアを介して前記第２配線と電気的に接続されるとともに前記低電位電源端子に電気的に接続される第５配線と、
を備え、
前記第４配線、前記第５配線は、同一配線層に形成されることを特徴とする請求項４記載の半導体装置。
【請求項６】
３種類のＰＮＰ型バイポーラトランジスタを備え、
前記３種類のＰＮＰ型バイポーラトランジスタのうち第１ＰＮＰ型バイポーラトランジスタは、エミッタが前記入出力端子に接続され、ベースが高電位電源端子に接続され、かつ、コレクタが低電位電源端子に接続されており、
前記３種類のＰＮＰ型バイポーラトランジスタのうち第２ＰＮＰ型バイポーラトランジスタは、エミッタが入出力端子に接続され、かつ、ベース及びコレクタが高電位電源端子に接続されており、
前記３種類のＰＮＰ型バイポーラトランジスタのうち第３ＰＮＰ型バイポーラトランジスタは、エミッタが低電位電源端子に接続され、ベース及びコレクタが高電位電源端子に接続されていることを特徴とする保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電破壊保護回路を有する半導体装置及び保護回路に関する。
【背景技術】
【０００２】
一般に、半導体装置におけるＭＯＳ型半導体素子は、静電破壊（ＥＳＤ；electrostatic discharge）しやすいという欠点がある。このＥＳＤは、帯電した人体や機械やパッケージ等の電荷が、半導体装置を介して放電する際に、この半導体装置の内部回路を破壊してしまうことである。このＥＳＤに対する耐量を向上させるために、通常、半導体装置には、入力端子あるいは出力端子（以降、「入出力端子」）に静電破壊保護回路（静電破壊保護素子）が設けられている。このような半導体装置では、低コスト化のために、最小サイズの静電破壊保護回路を実現することが望まれている。
【０００３】
（従来例１）
次に、従来の半導体装置について図面を用いて説明する。図５は、従来例１に係る半導体装置の静電破壊保護回路を模式的に示した等価回路図である。図６は、従来例１に係る半導体装置の静電破壊保護回路を模式的に示した（ａ）部分平面図、及び（ｂ）Ａ−Ａ´間の断面図である。なお、従来例１は、特許文献１に関するものである。
【０００４】
図５を参照すると、内部素子と接続される入出力端子１０２の保護回路は、ＰＮＰ型バイポーラトランジスタ１１０から構成されている。ＰＮＰ型バイポーラトランジスタ１１０では、エミッタは入出力端子１０２に接続されており、ベースは高電位電源端子１０３に接続されており、コレクタは低電位電源端子１０４に接続されている。ＰＮＰ型バイポーラトランジスタ１１０のベース−エミッタ間には寄生ダイオード１０７が配されており、ベース−高電位電源端子１０３間には寄生抵抗１０８が配されている。
【０００５】
図６を参照すると、ＰＮＰ型バイポーラトランジスタ（図５の１１０）が形成される領域では、Ｐ型半導体基板２０１にＮウェル２３５が形成されている。Ｎウェル２３５が形成された領域では、Ｎウェル２３５上にストライプ形状の複数の開口部を有する素子分離酸化膜２０５が形成されている。素子分離酸化膜２０５の開口部のＮウェル２３５表面には、高濃度の不純物を導入した高濃度Ｎ型ベース２１２、高濃度Ｐ型エミッタ２１１、高濃度Ｐ型コレクタ２１３、高濃度Ｐ型エミッタ２１１、高濃度Ｎ型ベース２１２がこの順で形成されている。高濃度Ｎ型ベース２１２、高濃度Ｐ型エミッタ２１１、高濃度Ｐ型コレクタ２１３は、それぞれ素子分離酸化膜２０５によって分離されている。高濃度Ｐ型エミッタ２１１は、入出力端子２０２と接続されている。高濃度Ｐ型コレクタ２１３は、低電位電源配線２０４と接続されている。高濃度Ｎ型ベース２１２は、高電位電源配線２０３と接続されている。
【０００６】
従来例１の保護回路の場合、プラスのＥＳＤサージが低電位電源端子１０４に対して入出力端子１０２に印加されると、ＰＮＰ型バイポーラトランジスタ１１０のスナップバック動作により、入出力端子１０２に接続されているエミッタ（高濃度Ｐ型エミッタ２１１）から低電位電源端子１０４に接続されているコレクタ（高濃度Ｐ型コレクタ２１３）に流れ、この電流により内部素子１０６が保護される。一方、マイナスのＥＳＤサージが高電位電源端子１０３に対して入出力端子１０２に印加されると、ＰＮＰ型バイポーラトランジスタ１１０の寄生ダイオード１０７のブレイクダウン動作により、入出力端子１０２に接続されているエミッタ（高濃度Ｐ型エミッタ２１１）から高電位電源端子１０３に接続されているベース（高濃度Ｎ型ベース２１２）に流れ、この電流により内部素子１０６が保護される。
【０００７】
（従来例２）
図７は、従来例２に係る半導体装置の静電破壊保護回路を模式的に示した等価回路図である。図８は、従来例２に係る半導体装置の静電破壊保護回路を模式的に示した部分平面図である。図９は、従来例２に係る半導体装置の静電破壊保護回路を模式的に示した図８のＢ−Ｂ´間の断面図である。なお、従来例２は、特許文献２に記載の保護回路をＮＰＮ型バイポーラトランジスタからＰＮＰ型バイポーラトランジスタに変更したものであり、従来例１と比較しやすくしたものである。
【０００８】
図７を参照すると、内部回路３０７と接続される入出力端子３０１の保護回路（保護素子３０８）は、ＰＮＰ型バイポーラトランジスタから構成されている。保護素子３０８のエミッタは入出力端子３０１に接続されており、ベースとコレクタは高電位電源端子３０４に接続されている。なお、図示されていないが、ベース−高電位電源端子３０４間には寄生抵抗が配されることになる。
【０００９】
図８、図９を参照すると、保護素子（図７の３０８）が形成される領域では、Ｐサブストレート３１１にＮウェル３１１ａが形成されている。Ｎウェル３１１ａが形成された領域には、Ｎウェル３１１ａ上に行列をなした正方形の複数の開口部を有するフィールド酸化膜３１２が形成されている。フィールド酸化膜３１２の開口部のＮウェル３１１ａ表面には高濃度の不純物を導入したＰ＋拡散層３０２が形成されている。Ｐ＋拡散層３０２のうちエミッタ３０２ａは入出力端子３０１と接続される。Ｐ＋拡散層３０２うちコレクタ３０２ｂは高電位電源端子３０４と接続される。エミッタ３０２ａはコレクタ３０２ｂの四方向に配され、コレクタ３０２ｂはエミッタ３０２ａの四方向に配される。各エミッタ３０２ａと各コレクタ３０２ｂは、それぞれフィールド酸化膜３１２によって分離されている。なお、ベースとなるＮウェル３１１ａは、Ｎ＋拡散層（図示せず）を介して高電位電源端子３０４と接続される。
【００１０】
従来例２の保護回路の場合、マイナスのＥＳＤサージが高電位電源端子３０４に対して入出力端子３０１に印加されると、保護素子３０８のブレイクダウン現象又はパンチスルー現象により、入出力端子３０１に接続されているエミッタ３０２ａから高電位電源端子３０４に接続されているベース（Ｎウェル３１１ａ）又はコレクタ３０２ｂに流れ、この電流により内部回路３０７が保護される。一方、プラスのＥＳＤサージが高電位電源端子３０４に対して入出力端子３０１に印加されると、保護素子３０８のＰ＋拡散層−Ｎウェル間の寄生ダイオードの順方向動作により、エミッタ３０２ａから高電位電源端子３０４と接続されているベース（Ｎウェル３１１ａ）に流れ、この電流により内部回路３０７が保護される。
【００１１】
ここで、従来例１と従来例２との相違点について説明する。１つ目の違いは、保護回路の配線構成で、従来例１では、ＰＮＰ型バイポーラトランジスタ（図５の１１０）の高濃度Ｐ型コレクタ（図６の２１３）が低電位電源配線（図６の２０４）に接続されているのに対し、従来例２では、保護素子（図７の３０８；ＰＮＰ型バイポーラトランジスタ）のコレクタ（図９の３０２ｂ）がベースとなるＮウェル３１１ａと同じ高電位電源端子３０４に接続されている点である。
【００１２】
２点目の違いは、ＰＮＰ型バイポーラトランジスタの平面構成で、従来例１では、ＰＮＰ型バイポーラトランジスタ（図５の１１０）の高濃度Ｐ型エミッタ（図６の２１１）と高濃度Ｐ型コレクタ（図６の２１３）がストライプ形状で１方向に複数個、交互に配置されているのに対し、従来例２では、保護素子（図７の３０８；ＰＮＰ型バイポーラトランジスタ）のエミッタ（図９の３０２ａ）とコレクタ（図９の３０２ｂ）が正方形で、エミッタ（図９の３０２ａ）はコレクタ（図９の３０２ｂ）の四方向に配され、コレクタ（図９の３０２ｂ）はエミッタ（図９の３０２ａ）の四方向に配される。
【００１３】
２点目の違いは、作用効果で、従来例１では、高電位電源端子（図５の１０３）に対するＥＳＤサージに対しても、ＰＮＰ型バイポーラトランジスタ（図５の１１０）の寄生ダイオード（図５の１０７）のブレイクダウン動作により内部素子（図５の１０６）が保護されるため、１つのＰＮＰ型バイポーラトランジスタ（図５の１１０）で、高電位電源端子（図５の１０３）側に対するＥＳＤサージと低電位電源端子（図５の１０４）側に対するＥＳＤサージの両モードに対するＥＳＤ破壊が防止できる特徴を有する。一方、従来例２では、エミッタ（図９の３０２ａ）からコレクタ（図９の３０２ｂ）に流れる電流経路が四方向存在し、同一面積で約２倍のＥＳＤサージ駆動能力を有する（１／２サイズの保護素子（図７の３０８）で、ＥＳＤ破壊が防止できる）という特徴を有する。
【００１４】
【特許文献１】特開２００１−２２３２７７号公報
【特許文献２】特開平１０−１５０１０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来例１の場合、高電位電源端子（図５の１０３）に対してマイナスのＥＳＤが入出力端子に印加された時に、高濃度Ｐ型コレクタ（図６の２１３）はＥＳＤサージを流す経路として機能せず、高電位電源と入出力端子の間の寄生ダイオード（図５の１０７）による放電もダイオードのブレイクダウン電流のため大きな電流値をとることができず、寄生のベース（ウェル）抵抗が直列に入るためにさらに流せる電流値に制限が掛かるため、このモードのＥＳＤ耐量が小さくなるおそれがある。そのため、この高電位電源端子（図５の１０３）基準に対するＥＳＤ対策のためには、ＰＮＰ型バイポーラトランジスタ（図５の１１０）の保護回路のレイアウトサイズを非常に大きくすることが必要になるが、そうすると、ＬＳＩのチップサイズが大きくなってコスト増大するという問題があった。
【００１６】
従来例２の場合、低電位電源（接地；図示せず）基準で入出力端子（図７の３０１）にＥＳＤサージが入力された場合、入出力端子（図７の３０１）と低電位電源（接地）との間に、直接、ＥＳＤサージを吸収する保護回路が存在しないため、低電位電源（接地）基準に対するＥＳＤ耐量が低いという欠点があった。そのため、この低電位電源（接地）基準に対するＥＳＤ対策として、入出力端子（図７の３０１）と低電位電源（接地）との間に大きなサイズのＥＳＤ保護素子が必要になるが、各入出力端子（図７の３０１）にＥＳＤ保護素子を追加するとなると、ＬＳＩのチップサイズが非常に大きくなってコスト増大するという問題がある。
【００１７】
また、従来例２の場合、Ｐ＋拡散層３０２のユニットの周辺部において拡散層が形成されていないジグザグな形状のデッドスペースが存在する。この場合、ＥＳＤ耐量を高めるために、ＰＮＰ型バイポーラトランジスタの保護回路のレイアウトサイズを非常に大きくすると、デッドスペースが増大し、装置のチップサイズが大きくなってコスト増大するという問題がある。
【００１８】
また、従来例２の場合、図示していないが、配線レイアウトの工夫として、各Ｐ＋拡散層３０２に接続される入力配線３０５、出力配線３０６上にコンタクトビアを形成し、ＰＮＰ型バイポーラトランジスタ上に入力配線３０５、出力配線３０６と接続される上層配線を形成してレイアウトする場合も考えられるが、その場合、ＰＮＰ型バイポーラトランジスタ上において入力配線３０５、出力配線３０６と接続される上層配線と同一層にベース用の配線を形成することができないので、ベース用の配線をＰＮＰ型バイポーラトランジスタが形成された領域外に配置するか、あるいは、入力配線３０５、出力配線３０６と接続される上層配線よりもさらに上層の配線を配置するかの選択になる。ベース用の配線をＰＮＰ型バイポーラトランジスタが形成された領域外に配置する場合、ＥＳＤサージ経路となるベース用の配線は太い配線幅が必要になり、その配線スペースの影響でチップサイズが大きくなるという問題がある。また、入力配線３０５、出力配線３０６と接続される上層配線よりもさらに上層の配線を配置する場合には、ベース用の配線をＰＮＰ型バイポーラトランジスタが形成された領域外に配置する場合と比べて、上層配線よりも上層の配線形成工程と、コンタクトビア形成工程の計２工程が追加になり、製造工程が長くなってコスト増大、製造日数増大という問題があった。
【００１９】
本発明の主な課題は、最小限の小さなＥＳＤ保護素子で、ＥＳＤ破壊を防止することである。
【課題を解決するための手段】
【００２０】
本発明の第１の視点においては、半導体装置において、入出力端子の保護回路が配設される領域に形成されたウェルと、前記ウェル上に形成されるとともに前記ウェルと逆導電型の複数個のエミッタ拡散層と、前記ウェル上に形成されるとともに前記ウェルと逆導電型の複数個の第１コレクタ拡散層と、前記ウェル上に形成されるとともに前記ウェルと逆導電型の複数個の第２コレクタ拡散層と、前記ウェル上に形成されるとともに前記ウェルと同導電型のベース拡散層と、前記エミッタ拡散層、前記第１コレクタ拡散層、前記第２コレクタ拡散層および前記ベース拡散層のそれぞれを分離する絶縁層と、を備え、前記エミッタ拡散層、前記第１コレクタ拡散層、および前記ベース拡散層で第１バイポーラトランジスタを構成し、前記エミッタ拡散層、前記第２コレクタ拡散層、および前記ベース拡散層で第２バイポーラトランジスタを構成し、前記第１コレクタ拡散層、前記第２コレクタ拡散層、および前記ベース拡散層で第３バイポーラトランジスタを構成し、前記エミッタ拡散層は、前記入出力端子に電気的に接続され、前記第１コレクタ拡散層は、低電位電源端子に電気的に接続され、前記第２コレクタ拡散層及び前記ベース拡散層は、高電位電源端子に電気的に接続されていることを特徴とする。
【００２１】
本発明の第２の視点においては、保護回路において、３種類のＰＮＰ型バイポーラトランジスタを備え、前記３種類のＰＮＰ型バイポーラトランジスタのうち第１ＰＮＰ型バイポーラトランジスタは、エミッタが前記入出力端子に接続され、ベースが高電位電源端子に接続され、かつ、コレクタが低電位電源端子に接続されており、前記３種類のＰＮＰ型バイポーラトランジスタのうち第２ＰＮＰ型バイポーラトランジスタは、エミッタが入出力端子に接続され、かつ、ベース及びコレクタが高電位電源端子に接続されており、前記３種類のＰＮＰ型バイポーラトランジスタのうち第３ＰＮＰ型バイポーラトランジスタは、エミッタが低電位電源端子に接続され、ベース及びコレクタが高電位電源端子に接続されていることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、保護回路のレイアウトサイズを大きくすることなく、ＥＳＤ耐量の高いＥＳＤ保護装置を実現することができる。また、全てのＥＳＤモードに対してこの回路だけで十分な保護機能が実現できるため、追加の保護回路が不要である。その結果、より低コスト（チップサイズシュリンク）、高信頼性を実現することができる。
【発明を実施するための最良の形態】
【００２３】
（実施形態１）
次に、本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の保護回路を模式的に示した等価回路図である。図２は、本発明の実施形態１に係る半導体装置の保護回路の構成を示した平面図である。図３は、本発明の実施形態１に係る半導体装置の保護回路の構成を示した図２のＡ−Ａ´間の断面図である。図４は、本発明の実施形態１に係る半導体装置の保護回路の構成を示した図２のＢ−Ｂ´間の断面図である。
【００２４】
図１を参照すると、入出力端子Ｉ／Ｏの保護回路は、第１ＰＮＰ型バイポーラトランジスタ１０Ａ、第２ＰＮＰ型バイポーラトランジスタ１０Ｂと、第３ＰＮＰ型バイポーラトランジスタ１０Ｃの３種類のＰＮＰ型バイポーラトランジスタから構成されている。第１ＰＮＰ型バイポーラトランジスタ１０Ａと第２ＰＮＰ型バイポーラトランジスタ１０Ｂとは、ｎＡ対ｎＢの比（図２では４対１の比）で構成される。第１ＰＮＰ型バイポーラトランジスタ１０Ａは、エミッタ（Ｅ）が入出力端子Ｉ／Ｏに接続され、ベース（Ｂ）が高電位電源端子ＶＤＤに接続され、コレクタ（Ｃ）が低電位電源端子ＶＳＳに接続されている。第２ＰＮＰ型バイポーラトランジスタ１０Ｂは、エミッタ（Ｅ）が入出力端子Ｉ／Ｏに接続され、ベース（Ｂ）及びコレクタ（Ｃ）が高電位電源端子ＶＤＤに接続されている。第３ＰＮＰ型バイポーラトランジスタ１０Ｃは、エミッタ（Ｅ）が低電位電源端子ＶＳＳに接続され、ベース（Ｂ）及びコレクタ（Ｃ）が高電位電源端子ＶＤＤに接続されている。ＰＮＰ型バイポーラトランジスタ１０Ａ、１０Ｂのベース（Ｂ）と高電位電源端子ＶＤＤの間の配線上に寄生抵抗１１が存在する。内部回路１２は、入出力端子Ｉ／Ｏ、高電位電源端子ＶＤＤ、低電位電源端子ＶＳＳのそれぞれと接続されている。
【００２５】
図２〜４を参照すると、ＰＮＰ型バイポーラトランジスタ１０Ａ、１０Ｂ、１０Ｃが形成される領域では、Ｐ型半導体基板２１にＮウェル２２が形成されている。Ｎウェル２２が形成された領域上には、素子分離絶縁膜２３が形成されている。素子分離絶縁膜２３は、Ｎウェル２２上に行列をなしたドット状（図２では正方形）の複数の第１開口部（Ｐ＋拡散層２４Ｃ１、２４Ｃ２、２４Ｅが形成される部分）と、第１開口部を囲むように配されたストライプ状（枠状）の第２開口部（Ｎ＋拡散層２４Ｂが形成される部分）と、を有する。素子分離絶縁膜２３の第１開口部のＮウェル２２表面には、高濃度のＰ型不純物を導入したＰ＋拡散層２４Ｅ、Ｐ＋拡散層２４Ｃ１、２４Ｃ２が形成されている。
【００２６】
Ｐ＋拡散層２４ＥとＰ＋拡散層２４Ｃ１は、行方向及び列方向において交互に配されている。Ｐ＋拡散層２４Ｃ２は、各行に１個存在し、図２の奇数行では左端に存在し、図２の偶数行では右端に存在し、かつ、Ｐ＋拡散層２４Ｅと隣り合うように配される。Ｐ＋拡散層２４Ｅは周辺部を除いてＰ＋拡散層２４Ｃ１の四方向に配されており、Ｐ＋拡散層２４Ｃ１は周辺部を除いてＰ＋拡散層２４Ｅの四方向に配されている。Ｐ＋拡散層２４Ｅは、エミッタとなり、Ｐ＋拡散層２４Ｃ１、２４Ｃ２はコレクタとなる。素子分離絶縁膜２３の第２開口部のＮウェル２２表面には、高濃度のＮ型不純物を導入したＮ＋拡散層２４Ｂが形成されている。Ｎ＋拡散層２４Ｂは、ベースとなる。
【００２７】
Ｐ＋拡散層２４Ｅ、Ｐ＋拡散層２４Ｃ１、２４Ｃ２、Ｎ＋拡散層２４Ｂは、それぞれ素子分離絶縁膜２３によって分離されている。Ｐ＋拡散層２４Ｅは、コンタクトプラグ２６を通じて、入出力端子Ｉ／Ｏと接続される配線２７ｂと電気的に接続されている。Ｐ＋拡散層２４Ｃ１、２４Ｃ２には、コンタクトプラグ２６を通じて配線２７ｃと電気的に接続されるＰ＋拡散層２４Ｃ１と、コンタクトプラグ２６を通じて配線２７ａと電気的に接続されるＰ＋拡散層２４Ｃ２がある。Ｐ＋拡散層２４Ｃ１は、コンタクトプラグ２６、配線２７ｃ、コンタクトビア２９、配線３０ｂを介して低電位電源端子ＶＳＳと電気的に接続されている。Ｐ＋拡散層２４Ｃ２は、コンタクトプラグ２６、配線２７ａ、コンタクトビア２９、配線３０ａを介して高電位電源端子ＶＤＤと電気的に接続されている。Ｐ＋拡散層２４Ｃ１とＰ＋拡散層２４Ｃ２の個数比は、図２では３対１の割合である。Ｎ＋拡散層２４Ｂは、コンタクトプラグ２６、配線２７ａ、コンタクトビア２９、配線３０ａを介して高電位電源端子ＶＤＤと電気的に接続されている。
【００２８】
Ｐ＋拡散層２４Ｅ、Ｐ＋拡散層２４Ｃ１、２４Ｃ２、Ｎ＋拡散層２４Ｂを含む素子分離絶縁膜２３上には、層間絶縁膜２５が形成されている。層間絶縁膜２５には、Ｐ＋拡散層２４Ｅ、Ｐ＋拡散層２４Ｃ１、２４Ｃ２、Ｎ＋拡散層２４Ｂのそれぞれに通ずる下穴が形成されている。層間絶縁膜２５の下穴には、タングステン等よりなるコンタクトプラグ２６が埋め込まれている。コンタクトプラグ２６を含む層間絶縁膜２５上の所定の位置に配線２７ａ、２７ｂ、２７ｃが形成されている。配線２７ａは、コンタクトプラグ２６を介してＰ＋拡散層２４Ｃ２およびＮ＋拡散層２４Ｂと電気的に接続されており、コンタクトビア２９を介して高電位電源端子ＶＤＤと接続された配線３０ａと電気的に接続されている。配線２７ｂは、コンタクトプラグ２６を介してＰ＋拡散層２４Ｅと電気的に接続されており、入出力端子Ｉ／Ｏと接続されている。配線２７ｃは、コンタクトプラグ２６を介してＰ＋拡散層２４Ｃ１と電気的に接続されており、コンタクトビア２９を介して低電位電源端子ＶＳＳと接続された配線３０ｂと電気的に接続されている。
【００２９】
配線２７ａ、２７ｂ、２７ｃを含む層間絶縁膜２５上には、層間絶縁膜２８が形成されている。層間絶縁膜２８には、配線２７ａ、２７ｂ、２７ｃのそれぞれに通ずる下穴が形成されている。層間絶縁膜２８の下穴には、タングステン等よりなるコンタクトビア２９が埋め込まれている。コンタクトビア２９を含む層間絶縁膜２８上の所定の位置に配線３０ａ、３０ｂが形成されている。配線３０ａは、コンタクトビア２９を介して配線２７ａと電気的に接続されており、高電位電源端子ＶＤＤと接続されている。配線３０ｂは、コンタクトビア２９を介して配線２７ｃと電気的に接続されており、低電位電源端子ＶＳＳと接続されている。
【００３０】
ここで、Ｐ＋拡散層２４Ｃ１（コレクタ）とＮ＋拡散層２４Ｂ（ベース）とＰ＋拡散層２４Ｅ（エミッタ）は、第１ＰＮＰ型バイポーラトランジスタ１０Ａを構成する。Ｐ＋拡散層２４Ｃ２（コレクタ）とＮ＋拡散層２４Ｂ（ベース）とＰ＋拡散層２４Ｅ（エミッタ）は、第２ＰＮＰ型バイポーラトランジスタ１０Ｂを構成する。Ｐ＋拡散層２４Ｃ１（エミッタ）とＮ＋拡散層２４Ｂ（ベース）とＰ＋拡散層２４Ｃ２（コレクタ）は、第３ＰＮＰ型バイポーラトランジスタ１０Ｃを構成する。なお、Ｐ＋拡散層２４Ｃ１は、第１ＰＮＰ型バイポーラトランジスタ１０Ａではコレクタとして機能するが、第３ＰＮＰ型バイポーラトランジスタ１０Ｃではエミッタとして機能する。
【００３１】
以上から、図１に示した、接続先の異なる３種類のＰＮＰ型バイポーラトランジスタ１０Ａ、１０Ｂ、１０Ｃは、１つのＮウェル２２領域内に形成される。
【００３２】
次に、本発明の実施形態１に係る半導体装置の動作について説明する。
【００３３】
実施形態１の場合、プラスのＥＳＤサージが低電位電源端子ＶＳＳに対して入出力端子Ｉ／Ｏに印加されると、第１ＰＮＰ型バイポーラトランジスタ１０Ａのスナップバック動作により、入出力端子Ｉ／Ｏに接続されているＰ＋拡散層２４Ｅ（エミッタ）から低電位電源端子ＶＳＳに接続されているＰ＋拡散層２４Ｃ１（コレクタ）にサージ電流が流れる。サージ電流が、この第１ＰＮＰ型バイポーラトランジスタ１０Ａを経由して流れることで、内部回路１２は保護される。
【００３４】
一方、マイナスのＥＳＤサージが低電位電源端子ＶＳＳに対して入出力端子Ｉ／Ｏに印加されると、第１ＰＮＰ型バイポーラトランジスタ１０Ａのスナップバック動作により、入出力端子Ｉ／Ｏに接続されているＰ＋拡散層２４Ｅ（エミッタ）から低電位電源端子ＶＳＳに接続されているＰ＋拡散層２４Ｃ１（コレクタ）に負のサージ電流が流れる。サージ電流が、この第１ＰＮＰ型バイポーラトランジスタ１０Ａを経由して流れることで、内部回路１２は保護される。
【００３５】
次に、プラスのＥＳＤサージが高電位電源端子ＶＤＤに対して入出力端子Ｉ／Ｏに印加されると、第２ＰＮＰ型バイポーラトランジスタ１０ＢにおけるＰ＋拡散層２４Ｅ（エミッタ）からＮウェルに順方向の電流が流れ、通常のバイポーラトランジスタ動作により、Ｐ＋拡散層２４Ｅ（エミッタ）から高電位電源端子ＶＤＤと接続されているＰ＋拡散層２４Ｃ２（コレクタ）にサージ電流が流れる。サージ電流が、第２ＰＮＰ型バイポーラトランジスタ１０Ｂに流れることで、内部回路１２は保護される。
【００３６】
一方、マイナスのＥＳＤサージが高電位電源端子ＶＤＤに対して入出力端子Ｉ／Ｏに印加されると、第１ＰＮＰ型バイポーラトランジスタ１０ＡにおけるＰ＋拡散層−Ｎウェル間に形成される寄生ダイオード（図示せず）のブレイクダウン動作により、入出力端子Ｉ／Ｏに接続されているＰ＋拡散層２４Ｅ（エミッタ）から高電位電源端子ＶＤＤに接続されているＮ＋拡散層２４Ｂ（ベース）に負のサージ電流が流れ（図１の電流経路Ａ参照）、同時に第２ＰＮＰ型バイポーラトランジスタ１０ＢにおけるＰ＋拡散層−Ｎウェル間に形成される寄生ダイオード（図示せず）のブレイクダウン動作により、Ｐ＋拡散層２４Ｅ（エミッタ）から高電位電源端子ＶＤＤと接続されているＰ＋拡散層２４Ｃ２（コレクタ）とＮ＋拡散層２４Ｂ（ベース）に負のサージ電流が流れる（図１の電流経路Ｂ参照)。サージ電流が、第１ＰＮＰ型バイポーラトランジスタ１０Ａの電流経路Ａと第２ＰＮＰ型バイポーラトランジスタ１０Ｂの電流経路Ｂの両方に流れることで、内部回路１２は保護される。
【００３７】
また、プラスのＥＳＤサージが低電位電源端子ＶＳＳに対して高電位電源端子ＶＤＤに印加されると、第３ＰＮＰ型バイポーラトランジスタ１０ＣのＰ＋拡散層２４Ｃ２（コレクタ）とＮウェル２２の接合のブレイクダウン動作、および、Ｐ＋拡散層２４Ｃ２（コレクタ）からＰ＋拡散層２４Ｃ１（コレクタ）へ流れるスナップバック動作により、低電位電源端子ＶＳＳに流れる。サージ電流が、この第３ＰＮＰ型バイポーラトランジスタ１０Ｃを経由して流れることで、内部回路１２は保護される。
【００３８】
さらに、マイナスのＥＳＤサージが低電位電源端子ＶＳＳに対して高電位電源端子ＶＤＤに印加されると、第３ＰＮＰ型バイポーラトランジスタ１０ＣのＰ＋拡散層２４Ｃ２（コレクタ）とＮウェル２２の接合の順方向動作により、第３ＰＮＰ型バイポーラトランジスタ１０Ｃがオンし、Ｐ＋拡散層２４Ｃ２（コレクタ）からＰ＋拡散層２４Ｃ１（コレクタ）へサージ電流が流れることで、内部回路１２は保護される。
【００３９】
以上のように、ＶＤＤ−ＶＳＳ間のＥＳＤサージに対しては、通常のＣＭＯＳデバイス等の電源分離の寄生ダイオードを使用せずにＥＳＤ保護が可能なため、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）のように電源間に寄生ダイオードが存在しない構造のデバイスに対しても電源間のＥＳＤ保護を実現できる。
【００４０】
以上述べてきたように、実施形態１では全てのＥＳＤモードに対してＥＳＤ保護機能を持つ。
【００４１】
実施形態１によれば、従来例１のようにＥＳＤ耐量が低かった高電位電源端子ＶＤＤ−入出力端子Ｉ／Ｏ間にも第２ＰＮＰ型バイポーラトランジスタ１０Ｂが存在することで、サージ電流が電流経路Ｂにも並列に流れ、保護回路のレイアウトサイズを大きくすることなく、ＥＳＤ耐量の高いＥＳＤ保護装置を実現することができる。
【００４２】
また、従来例２のようにＥＳＤ保護に寄与していなかったＰ＋拡散層２４Ｃ２（コレクタ）がＮ＋拡散層２４Ｂ（ベース）に接続され、第２ＰＮＰ型バイポーラトランジスタ１０ＢとしてＥＳＤ保護機能を有することで、小サイズ（１つのＰＮＰ型バイポーラトランジスタ）のＥＳＤ保護回路で、ＥＳＤ耐量の高いＥＳＤ保護装置を実現することができる。
【００４３】
また、従来例１では高電位電源端子ＶＤＤに対するＥＳＤ保護が十分でなく、従来例２では、低電位電源端子ＶＳＳに対するＥＳＤ保護がなく、新たに別のＥＳＤ保護回路が必要であったが、実施形態１では、電源保護として寄与する第３ＰＮＰ型バイポーラトランジスタ１０Ｃが各入出力端子の入出力保護回路に組み込まれているため、電源保護回路のレイアウトサイズの縮小、または新たな電源保護回路を不要とすることができる。
【００４４】
また、本実施形態では、ｎＡ対ｎＢの構成比で、入出力端子Ｉ／Ｏ−低電位電源端子ＶＳＳ間と、入出力端子Ｉ／Ｏ−高電位電源端子ＶＤＤ間に対して保護する第１ＰＮＰ型バイポーラトランジスタ１０Ａと、入出力端子Ｉ／Ｏ−高電位電源端子ＶＤＤ間に対して保護する第２ＰＮＰ型バイポーラトランジスタ１０Ｂの組合せで構成されており、入出力端子Ｉ／Ｏ−低電位電源端子ＶＳＳ間のＥＳＤ耐量が低い場合にはｎＡの構成比を大きくすることで、入出力端子Ｉ／Ｏ−高電位電源端子ＶＤＤ間のＥＳＤ耐量が低い場合には、ｎＢの構成比を大きくすることで、ＥＳＤサージに最適な、ＥＳＤ耐量の高いＥＳＤ保護装置を実現することが可能である。なお、ｎＡとｎＢの構成比の変更は、配線２７ａ、２７ｂ、２７ｃ以降のレイアウト変更で可能なため、ＥＳＤ耐量向上を目的とした設計変更が簡単かつ短時間に実現することができる。
【００４５】
さらに、１つの領域のＰＮＰ型バイポーラトランジスタで３種類の接続先が異なるＰＮＰ型バイポーラトランジスタを構成することで、入力保護回路のレイアウトサイズを大きくすることなく、また、入力保護回路に電源保護の機能をもたせることで新たに電源保護を追加することなく、ＥＳＤ耐量の高いＥＳＤ保護回路を実現することができ、その結果、より低コスト（チップサイズシュリンク）、高信頼性を実現することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態１に係る半導体装置の保護回路を模式的に示した等価回路図である。
【図２】本発明の実施形態１に係る半導体装置の保護回路の構成を示した平面図である。
【図３】本発明の実施形態１に係る半導体装置の保護回路の構成を示した図２のＡ−Ａ´間の断面図である。
【図４】本発明の実施形態１に係る半導体装置の保護回路の構成を示した図２のＢ−Ｂ´間の断面図である。
【図５】従来例１に係る半導体装置の静電破壊保護回路を模式的に示した等価回路図である。
【図６】従来例１に係る半導体装置の静電破壊保護回路を模式的に示した（ａ）部分平面図、及び（ｂ）Ａ−Ａ´間の断面図である。
【図７】従来例２に係る半導体装置の静電破壊保護回路を模式的に示した等価回路図である。
【図８】従来例２に係る半導体装置の静電破壊保護回路を模式的に示した部分平面図である。
【図９】従来例２に係る半導体装置の静電破壊保護回路を模式的に示した図８のＢ−Ｂ´間の断面図である。
【符号の説明】
【００４７】
１０Ａ  第１ＰＮＰ型バイポーラトランジスタ
１０Ｂ  第２ＰＮＰ型バイポーラトランジスタ
１０Ｃ  第３ＰＮＰ型バイポーラトランジスタ
１１  寄生抵抗
１２  内部回路
２１  Ｐ型半導体基板
２２  Ｎウェル
２３  素子分離絶縁膜
２４Ｅ  Ｐ＋拡散層（エミッタ、エミッタ拡散層）
２４Ｃ１  Ｐ＋拡散層（コレクタ、第１コレクタ拡散層）
２４Ｃ２  Ｐ＋拡散層（コレクタ、第２コレクタ拡散層）
２４Ｂ  Ｎ＋拡散層（ベース、ベース拡散層）
２５  層間絶縁膜
２６  コンタクトプラグ
２７ａ、２７ｂ、２７ｃ  配線
２８  層間絶縁膜
２９  コンタクトビア
３０ａ、３０ｂ  配線
Ｉ／Ｏ  入出力端子
ＶＤＤ  高電位電源端子
ＶＳＳ  低電位電源端子
１０２  入出力端子
１０３  高電位電源端子
１０４  低電位電源端子
１０６  内部素子
１０７  寄生ダイオード（Ｎウェル−高濃度Ｐ型拡散層ダイオード）
１０８  寄生抵抗（寄生Ｎウェル抵抗）
１１０  ＰＮＰ型バイポーラトランジスタ
２０１  Ｐ型半導体基板
２０２  入出力端子
２０３  高電位電源配線
２０４  低電位電源配線
２０５  素子分離酸化膜
２０６  層間絶縁膜
２１１  高濃度Ｐ型エミッタ
２１２  高濃度Ｎ型ベース
２１３  高濃度Ｐ型コレクタ
２３５  Ｎウェル
３０１  入出力端子
３０２  Ｐ＋拡散層
３０２ａ  エミッタ
３０２ｂ  コレクタ
３０３  Ｐ＋コンタクト
３０４  高電位電源端子
３０５、３０５ｂ  入力配線
３０６、３０６ｂ  出力配線
３０７  内部回路
３０８  保護素子
３１１  Ｐサブストレート
３１１ａ  Ｎウェル（ベース）
３１２  フィールド酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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