(57)【要約】【課題】  不揮発性半導体記憶装置に関し、セル選択時に他のセルに電圧がかかるディスターブをなくして信頼性を高めるとともに、占有面積を低減する。【解決手段】  強誘電体膜３の分極方向によってデータを記憶する情報保持部２と情報保持部２に直列に接続された選択用トランジスタ６の少なくとも一方を半導体基板１上に積層した縦型構造にするとともに、情報保持部２が強誘電体キャパシタから構成される場合には、情報保持部２と選択用トランジスタ６の両方を半導体基板１上に積層した縦型構造にし、情報保持部２が強誘電体ゲートトランジスタで構成される場合には、情報保持部２と選択用トランジスタ６の一方のみを半導体基板１上に積層した縦型構造にし、他方を半導体基板１内に横型構造で設ける。【選択図】          図１
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【特許請求の範囲】
【請求項１】
強誘電体膜の分極方向によってデータを記憶する情報保持部と前記情報保持部に直列に接続された選択用トランジスタの少なくとも一方を半導体基板上に積層した縦型構造にするとともに、前記情報保持部が強誘電体キャパシタから構成される場合には、前記情報保持部と選択用トランジスタの両方を前記半導体基板上に積層した縦型構造にし、前記情報保持部が強誘電体ゲートトランジスタで構成される場合には、前記情報保持部と選択用トランジスタの一方のみを前記半導体基板上に積層した縦型構造にし、他方を前記半導体基板内に横型構造で設けることを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記選択用トランジスタを上記半導体基板に設けるとともに、前記強誘電体ゲートトランジスタのチャネル領域が前記選択用トランジスタのソース領域と重なるように積層したことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記強誘電体ゲートトランジスタのチャネル領域と上記選択用トランジスタのソース領域が、前記ソース領域の表面に設けた導電体層を介して同電位になっていることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
上記強誘電体ゲートトランジスタを上記半導体基板に設けたウエル領域に設けるとともに、前記選択用トランジスタソース領域が前記ウエル領域と重なるように積層したことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
上記選択用トランジスタのソース領域と上記強誘電体ゲートトランジスタのウエル領域が、前記強誘電体ゲートトランジスタのドレイン領域の表面から延在する導電体層を介して同電位になっていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関するものであり、特に、強誘電体膜の分極方向によりデータを記憶するメモリ蓄積部とセル選択トランジスタとを直列接続したメモリセルの占有面積を低減するための構成に特徴のある不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、不揮発性メモリとして、強誘電体膜の分極方向によりデータを記憶するＦＥＴ型ＦＲＡＭが注目を集めいているが、このＦＥＴ型ＦＲＡＭの内、ソース領域及びドレイン領域が形成された半導体基板（Ｓ）のチャネル領域の上に、ゲート絶縁膜（Ｉ）、強誘電体膜（Ｆ）、及び電極膜（Ｍ）が積層された構造を有しているＦＥＴは、ＭＦＩＳ型ＦＥＴと呼ばれている。
【０００３】
このＭＦＩＳ型ＦＥＴにおいては、ゲート絶縁膜を兼ねる強誘電体膜の分極方向によってソース−ドレイン間のオン電流とオフ電流とが数桁異なることを利用して、記憶されたデータが「０」又は「１」であるのか読み出している（例えば、特許文献１乃至特許文献４参照）。
【０００４】
このＦＥＴ型ＦＲＡＭはそれ自体にセル選択機能と不揮発性メモリ機能を有するので、一つのＭＩＳトランジスタでデータの保持、書き込み読み出しができるため、小型化に適しているという利点がある。
【０００５】
一方、１Ｔｒ＋１Ｃ型のＦｅＲＡＭにおいて、集積度を高めるために、基板貼り合わせ技術を用いてＳＯＩ構造の縦型ＦＥＴを構成するとともに、強誘電体キャパシタをその上に積層することも提案されている（例えば、特許文献５参照）。
【特許文献１】特開平０６−１９６６４７号公報
【特許文献２】特開平０８−１２５０４１号公報
【特許文献３】特開平０９−０８２９０５号公報
【特許文献４】特開２００６−００５８４３号公報
【特許文献５】特開２００１−０６８６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、実際の半導体メモリ装置では集積度を高めるために多数のセルをアレイ化しており、データの書込み及び読出し時に、選択セル及び非選択セルの何れにも所定の電圧を印加する必要がある。
その結果、半導体記憶装置の低消費電力化を図ることが困難になる。
【０００７】
また、非選択セルにも所定の電圧を印加されるため、非選択セルの記憶データが書き換えられる可能性が高くなり、信頼性に乏しいという問題があり、この事情は上記の特許文献５に記載された１Ｔｒ＋１Ｃ型のＦｅＲＡＭの場合も同様である。
【０００８】
また、この１Ｔｒ＋１Ｃ型のＦｅＲＡＭの場合には、強誘電体キャパシタが平面構造であるため、多層配線構造の設計自由度が低くなるとともに基板部を有効に使用していないため占有面積の縮小化は必ずしも十分ではなく、且つ、製造工程として基板貼り合わせ技術という特殊な技術を用いる必要がある。
【０００９】
そこで、本発明者は、従来の通常の製造方法によって非選択セルの記憶データが書き換えを防止するために、セル選択用ＦＥＴと強誘電体ゲートＦＥＴを直列に接続した２ＴｒＦＲＡＭを提案している（特願２００６−００５８４６、或いは特願２００６−２２９８９６参照）ので、ここで、図１４を参照して、２ＴｒＦＲＡＭを説明する。
【００１０】
図１４参照  
図１４は、本発明者の提案による２ＴｒＦＲＡＭの構成説明図であり、上図がシンボル図であり、下図が概念的要部断面斜視図である。
図から明らかなように、ｎチャネル型ＦＥＴからなるセル選択用トランジスタとｐチャネル型ＦＥＴからなるＭＦＩＳ素子が直列接続された構成となっている。
【００１１】
この場合の、セル選択用トランジスタは、ｐ型シリコン基板１０１にゲート絶縁膜１０２を介して設けたワード線を兼ねる多結晶シリコンゲート電極１０３とその両側に設けたｎ+ 型ドレイン領域１０４及びｎ+ 型ソース領域１０５から構成されている。
なお、原理的構成の説明であるため、サイドウォールやエクステンション領域は説明を省略している。
【００１２】
一方、データ蓄積部であるＭＦＩＳ素子は、ｐ型シリコン基板１０１に設けたｎ型ウエル領域１１１に、ＨｆＯ2 等のＨｉｇｈ−ｋ膜からなる絶縁膜１１２を介して積層したＳＢＴ等からなる強誘電体膜１１３、Ｐｔゲート電極１１４と、ゲート構造の両側に設けられたｐ+ 型ドレイン領域１１５及びｐ+ 型ソース領域１１６から構成されており、両者は、接続電極１０６を介して直列接続されている。
【００１３】
ｎ+ 型ドレイン領域１０４はＢＬ（ビット線）に接続され、多結晶シリコンゲート電極１０３はＷＬ（ワード線）に接続され、Ｐｔゲート電極はＤＬ（ドライブ線）に接続され、ｐ+ 型ソース領域１１６はＰＬ（プレート線）に接続される。
この場合、強誘電体膜１１３には、Ｐｔゲート電極１１４との間に、ｎ+ 型ソース領域１０５からｎ型ウエル領域１１１を介して電圧が印加されて分極方向が決定されることになる。
【００１４】
このように２Ｔｒ構成にすると、セル選択時に他のセルに電圧がかかるディスターブがなくなり、高信頼性のメモリが得られる。
しかし、２Ｔｒ構成にすると、信頼性は高まるものの、１Ｔｒ型のＦＥＴ型ＦＲＡＭ比べると面積が２倍になるという新たな問題が発生する。
【００１５】
また、付随的問題としては、ＭＦＩＳ素子がｐチャネル型ＦＥＴであるので、メモリ素子としての動作速度が、ｐチャネル型ＦＥＴのＭＦＩＳ素子により規制されてしまい、高速化の妨げになる。
この問題を解決するためには、二重ウエル構造を形成してＭＦＩＳ素子をｎチャネル型ＦＥＴにすれば良いが、そうすると、製造工程が複雑化するととに、集積度がさらに低下するという問題がある。
【００１６】
したがって、本発明は、セル選択時に他のセルに電圧がかかるディスターブをなくして信頼性を高めるとともに、占有面積を低減することを目的とする。
【課題を解決するための手段】
【００１７】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、不揮発性半導体記憶装置において、強誘電体膜３の分極方向によってデータを記憶する情報保持部２と情報保持部２に直列に接続された選択用トランジスタ６の少なくとも一方を半導体基板１上に積層した縦型構造にするとともに、情報保持部２が強誘電体キャパシタから構成される場合には、情報保持部２と選択用トランジスタ６の両方を半導体基板１上に積層した縦型構造にし、情報保持部２が強誘電体ゲートトランジスタで構成される場合には、情報保持部２と選択用トランジスタ６の一方のみを半導体基板１上に積層した縦型構造にし、他方を半導体基板１内に横型構造で設けることを特徴とする。
【００１８】
このように、強誘電体ゲートトランジスタと選択用トランジスタ６からなる２Ｔｒ構造の一方のＴｒのみを縦型とすることにより、セル選択時に他のセルに電圧がかかるディスターブをなくして信頼性の向上と占有面積の低減を両立することができる。
【００１９】
また、１Ｔｒ＋１Ｃ型の場合には、両方を縦型構造とすることによって、従来の縦型構造を利用した１Ｔｒ＋１Ｃ型不揮発性半導体記憶装置に比べて占有面積の縮小化が可能になるとともに、Ｔｒの表面を強誘電体膜３が覆うことがないので、多層配線構造の設計自由度が高まる。
【００２０】
２Ｔｒ構造の場合、選択用トランジスタ６を半導体基板１に設けた場合には、強誘電体ゲートトランジスタのチャネル領域５が選択用トランジスタ６のソース領域７と重なるように積層すれば良く、占有面積は選択用トランジスタ６の面積とほぼ等しくなる。
【００２１】
この場合、強誘電体ゲートトランジスタのチャネル領域５と選択用トランジスタ６のソース領域７が、ソース領域７の表面に設けた導電体層８を介して同電位にすることが望ましく、それによって、強誘電体ゲートトランジスタ及び選択用トランジスタ６を共にｎチャネル型とすることができ、動作速度を高めることができる。
【００２２】
また、強誘電体ゲートトランジスタのゲート電極４は、選択用トランジスタ６のゲート電極９側に設けることが望ましく、それによって、逆に設ける場合に比べて占有面積の縮小が容易になる。
【００２３】
また、２Ｔｒ構造の場合、強誘電体ゲートトランジスタを半導体基板１に設けたウエル領域に設けた場合には、選択用トランジスタ６のソース領域７がウエル領域と重なるように積層すれば良く、専有面積は、従来のＦＥＴ型ＦＲＡＭと同等になる。
【００２４】
この場合、選択用トランジスタ６のソース領域７と強誘電体ゲートトランジスタのウエル領域が、強誘電体ゲートトランジスタのドレイン領域の表面から延在する導電体層８を介して同電位にすることが望ましく、それによって、強誘電体ゲートトランジスタ及び選択用トランジスタ６を共にｎチャネル型とすることができ、動作速度を高めることができる。
【００２５】
この場合も、選択用トランジスタ６のゲート電極９は、の強誘電体ゲートトランジスタのゲート電極４側に設けることが望ましく、それによって、逆に設ける場合に比べて占有面積の縮小が容易になる。
【００２６】
また、情報保持部２を半導体基板１上に積層した縦型構造の強誘電体キャパシタから構成した場合には、選択用トランジスタ６も半導体基板１上に積層した縦型構造で構成して、強誘電体キャパシタと選択用トランジスタ６のソース領域７を半導体基板１に設けた拡散配線層によって接続すれば良く、半導体基板１を用いることによって配線層の設計自由度が高まる。
【発明の効果】
【００２７】
本発明によれば、強誘電体メモリにおけるセル選択時に他のセルに電圧がかかるディスターブをなくして信頼性の向上と占有面積の低減を両立することができ、大容量の高信頼性のＦＲＡＭの実現が可能になる。
【発明を実施するための最良の形態】
【００２８】
本発明は、不揮発性半導体記憶装置を、強誘電体膜の分極方向によってデータを記憶する強誘電体キャパシタ或いはＭＦＩＳ型ＦＥＴ等の強誘電体ゲートトランジスタのいずれかからなる情報保持部と情報保持部に直列に接続された選択用トランジスタとによって構成するとともに、情報保持部が強誘電体キャパシタから構成される場合には、情報保持部と選択用トランジスタの両方を半導体基板上に積層した縦型構造にし、情報保持部が強誘電体ゲートトランジスタで構成される場合には、情報保持部と選択用トランジスタの一方のみを半導体基板上に積層した縦型構造にし、他方を半導体基板内に横型構造で設けたものである。
【実施例１】
【００２９】
ここで、図２乃至図５を参照して本発明の実施例１の不揮発性半導体記憶装置を説明するが、まず、図２乃至図４を参照して本発明の実施例１の不揮発性半導体記憶装置の製造工程を説明する。
図２参照  
まず、ｐ型シリコン基板１１上にゲート絶縁膜１２を介して、例えば、多結晶シリコンからなるゲート電極１３を設けるとともに、ゲート電極１３に自己整合するｎ+ 型ソース領域１４及びｎ+ 型ドレイン領域１５を形成する。
【００３０】
次いで、全面にＳｉＯ2 膜を設けたのち、ｎ+ 型ソース領域１４上のゲート電極よりにのみ残存させることによって、後述する縦型ＦＥＴからなるＭＦＩＳ型ＦＥＴのドレイン領域と分離するための素子分離膜１６とする。
【００３１】
次いで、厚さが、例えば、１０ｎｍのＴｉ膜１７と厚さが、例えば、９０ｎｍのＰｔ膜１８を順次堆積させたのち、パターニングして、少なくともｎ+ 型ソース領域１４の表面の一部を覆うように残存させて接続電極１９とする。
【００３２】
次いで、ＣＶＤ法を用いて厚さが、例えば、５００ｎｍのｎ+ 型多結晶シリコン層２０、厚さが、例えば、２００ｎｍのｐ- 型多結晶シリコン層２１、及び厚さが、例えば、５００ｎｍのｎ+ 型多結晶シリコン層２２を順次堆積させる。
【００３３】
次いで、所定のマスク（図示は省略）を用いてドライ・エッチングすることによって、ｎ+ 型ソース領域１４を覆う接続電極１９のソース端側を除去する幅が、例えば、３００ｎｍの開口部２３を形成する。
【００３４】
図３参照  
次いで、再び、ＣＶＤ法を用いてｐ- 型多結晶シリコン層を堆積させたのち、不要部を除去して表面を平坦化することによって、ｐ- 型チャネル領域２４とする。
【００３５】
次いで、再び、所定のマスク（図示は省略）を用いてドライ・エッチングすることによって、ＭＦＩＳ型ＦＥＴの形成領域以外の領域に堆積したｎ+ 型多結晶シリコン層２２乃至ｎ+ 型多結晶シリコン層２０を除去する。
【００３６】
次いで、全面にＳｉＯ2 膜を堆積させたのち、平坦化することによって層間絶縁膜２５とする。
【００３７】
図４参照  
次いで、残存するｎ+ 型多結晶シリコン層２２乃至ｎ+ 型多結晶シリコン層２０のゲート電極１３よりの部分を除去するとともに、ゲート電極１３よりのｎ+ 型ソース領域１４が露出しない程度に層間絶縁膜２５を除去して、幅が、例えば、３００ｎｍの開口部２６を形成する。
この時、残存したｎ+ 型多結晶シリコン膜２０がｎ+ 型ドレイン領域２７となり、ｎ+ 型多結晶シリコン膜２２がｎ+ 型ソース領域２８となる。
【００３８】
次いで、ＣＶＤ法を用いて開口部２６の内面にＩ膜として例えばＨｆＯ2 膜からなるとともに、厚さが、例えば、４ｎｍのゲート絶縁膜２９を堆積させ、引き続いて、ＣＶＤ法を用いてＨｆＯ2 膜上にＦ膜として例えば、ＳＢＴ膜からなるとともに、厚さが、例えば、１００ｎｍの強誘電体膜３０を堆積させる。
【００３９】
次いで、スパッタ法を用いて開口部２６を完全に埋め込むように、例えば、Ｐｔ膜を堆積させたのち平坦化することによって、ゲート電極３１を形成する。
【００４０】
以降は、通常多層配線構造を形成工程と同様に、層間絶縁膜を形成、接続ビアの形成、絶縁膜の形成、及び、配線の形成工程を必要とするだけ繰り返すことによって、ｎ+ 型ソース領域２８、ゲート電極３１、ゲート電極１３、及び、ｎ+ 型ドレイン領域１５に対する接続ビア／配線を形成する。
【００４１】
図５参照  
図５は、本発明の実施例１の２Ｔｒ構成の不揮発性半導体記憶装置の構成説明図であり、上図がシンボル図であり、下図は概略的断面図である。
なお、図においては、図示を簡単にするためには、接続ビア／配線３３〜３６を同一の層準位に設けている。
【００４２】
図から明らかなように、ＭＦＩＳ型ＦＥＴのｐ- 型チャネル領域２４は接続電極１９を介して選択トランジスタのｎ+ 型ソース領域１４と同電位になっているので、ＭＦＩＳ型ＦＥＴをｎチャネル型ＦＥＴとしても強誘電体膜３０への電圧の印加が可能になる。
【００４３】
このように、本発明の実施例１においては、セル選択時のディスターブ防止のために２Ｔｒ構成にした不揮発性半導体記憶装置を構成するＭＦＩＳ型ＦＥＴを縦型としてセル選択用トランジスタに重なるように積層しているので、占有面積を従来の２Ｔｒ構成の不揮発性半導体記憶装置の約半分に縮小することができる。
【００４４】
また、ＭＦＩＳ型ＦＥＴを縦型を縦型とすることによって、ＭＦＩＳ型ＦＥＴのｐ- 型チャネル領域を接続電極を介して選択トランジスタのｎ+ 型ソース領域と同電位にすることが可能になり、それによって、ＭＦＩＳ型ＦＥＴもｎチャネル型にすることができるので、従来の２Ｔｒ構成の不揮発性半導体記憶装置に比べて動作速度を高速にすることができる。
【実施例２】
【００４５】
次に、図６乃至図９を参照して本発明の実施例２の不揮発性半導体記憶装置を説明するが、まず、図６乃至図８を参照して本発明の実施例２の不揮発性半導体記憶装置の製造工程を説明する。
図６参照  
まず、ｎ型シリコン基板４１にｐ型ウエル領域４２を形成したのち、ｐ型ウエル領域４２上に厚さが、例えば、４ｎｍのＨｆＯ2 膜からなるゲート絶縁膜４３を設け、次いで、ＳＢＴ膜からなる強誘電体膜４４を設けたのち、Ｐｔゲート電極４５を設け、このゲート構造体の両側にゲート構造体と自己整合するｎ+ 型ソース領域４６及びｎ+ 型ドレイン領域４７を形成することによって、ＭＦＩＳ型ＦＥＴを構成する。
【００４６】
次いで、全面にＳｉＯ2 膜を設けたのち、ｎ+ 型ソース領域４６上のゲート電極よりにのみ残存させることによって、後述する縦型ＦＥＴからなるセル選択トランジスタのソース領域と分離するための素子分離膜４８とする。
【００４７】
次いで、厚さが、例えば、１０ｎｍのＴｉ膜４９と厚さが、例えば、９０ｎｍのＰｔ膜５０を順次堆積させたのち、パターニングして、少なくともｎ+ 型ドレイン領域４７の端部及びｐ型ウエル領域４２の表面を覆うように残存させて接続電極５１とする。
【００４８】
次いで、ＣＶＤ法を用いて厚さが、例えば、５００ｎｍのｎ+ 型多結晶シリコン層５２、厚さが、例えば、２００ｎｍのｐ- 型多結晶シリコン層５３、及び厚さが、例えば、５００ｎｍのｎ+ 型多結晶シリコン層５４を順次堆積させる。
【００４９】
次いで、所定のマスク（図示は省略）を用いてドライ・エッチングすることによって、接続電極５１を投影的に覆うようにｎ+ 型ソース領域５５／ｐ- 型チャネル領域５６／ｎ+ 型ドレイン領域５７からなる積層構造を残存させる。
【００５０】
図７参照  
次いで、全面にＳｉＯ2 膜を堆積させたのち、平坦化することによって層間絶縁膜５８とする。
次いで、素子分離膜４８上の層間絶縁膜５８を除去して、幅が、例えば、３００ｎｍの開口部５９を形成する。
【００５１】
次いで、ＣＶＤ法を用いて開口部５９の内面にＳｉＯ2 膜を堆積させてゲート絶縁膜６０とする。
【００５２】
図８参照  
次いで、ＣＶＤ法を用いて開口部５９を完全に埋め込むように、例えば、多結晶シリコン膜を堆積させたのち平坦化することによって、ゲート電極６１を形成する。
【００５３】
以降は、通常多層配線構造を形成工程と同様に、層間絶縁膜６２を形成、接続ビアの形成、絶縁膜の形成、及び、配線の形成工程を必要とするだけ繰り返すことによって、ｎ+ 型ドレイン領域５７、ゲート電極６１、Ｐｔゲート電極４５、及び、ｎ+ 型ソース領域４６に対する接続ビア／配線６３〜６６を形成する。
【００５４】
図９参照  
図９は、本発明の実施例２の２Ｔｒ構成の不揮発性半導体記憶装置の構成説明図であり、上図がシンボル図であり、下図は概略的断面図である。
なお、図においては、図示を簡単にするために、接続ビア／配線６３〜６６を同一の層準位に設けている。
【００５５】
図から明らかなように、ＭＦＩＳ型ＦＥＴのｐ型チャネル領域はｐ型ウエル領域４２を介して接続電極５１によって選択トランジスタのｎ+ 型ソース領域５５と同電位になっているので、ＭＦＩＳ型ＦＥＴをｎチャネル型ＦＥＴとしても強誘電体膜３０への電圧の印加が可能になる。
【００５６】
このように、本発明の実施例２においては、セル選択時のディスターブ防止のために２Ｔｒ構成にした不揮発性半導体記憶装置を構成するセル選択トランジスタを縦型としてＭＦＩＳ型ＦＥＴに重なるように積層しているので、占有面積を従来の１Ｔｒ構成の不揮発性半導体記憶装置と同じにすることができる。
【００５７】
また、セル選択トランジスタを縦型を縦型とすることによって、ＭＦＩＳ型ＦＥＴのｐ- 型チャネル領域をｐ型ウエル領域及び接続電極を介して選択トランジスタのｎ+ 型ソース領域と同電位にすることが可能になり、それによって、ＭＦＩＳ型ＦＥＴもｎチャネル型にすることができるので、従来の２Ｔｒ構成の不揮発性半導体記憶装置に比べて動作速度を高速にすることができる。
【００５８】
また、この実施例２においては、ＭＦＩＳ型ＦＥＴは通常の横型であるので、強誘電体膜を制御性良く形成することができ、ＭＦＩＳ型ＦＥＴの特性がより安定する。
【実施例３】
【００５９】
次に、図１０乃至図１３を参照して本発明の実施例３の不揮発性半導体記憶装置を説明するが、まず、図１０乃至図１２を参照して本発明の実施例３の不揮発性半導体記憶装置の製造工程を説明する。
図１０参照  
まず、ｐ型シリコン基板７１にｎ+ 型拡散配線層７２を形成したのち、全面に、ＳｉＯ2 膜を設けたのち、ｎ+ 型拡散配線層７２の中央部を覆うようにパターニングして素子分離膜７３とする。
【００６０】
次いで、厚さが、例えば、１０ｎｍのＴｉ膜７４と厚さが、例えば、９０ｎｍのＰｔ膜７５を順次堆積させたのち、パターニングして、ｎ+ 型拡散配線層７２の一方の露出端を覆うように形成して接続電極７６とする。
【００６１】
次いで、ＣＶＤ法を用いて厚さが、例えば、５００ｎｍのｎ+ 型多結晶シリコン層７７、厚さが、例えば、２００ｎｍのｐ- 型多結晶シリコン層７８、及び厚さが、例えば、５００ｎｍのｎ+ 型多結晶シリコン層７９を順次堆積させる。
【００６２】
次いで、所定のマスク（図示は省略）を用いてドライ・エッチングすることによって、ｎ+ 型拡散配線層７２の他方の露出端部を覆うようにパターニングしてｎ+ 型ソース領域８０／ｐ- 型チャネル領域８１／ｎ+ 型ドレイン領域８２からなる積層構造を形成したのち、全面にＳｉＯ2 膜を堆積させたのち、平坦化することによって層間絶縁膜８３とする。
【００６３】
図１１参照  
次いで、素子分離膜７３上の層間絶縁膜８３を除去して、幅が、例えば、３００ｎｍの開口部８４を形成したのち、ＣＶＤ法を用いて開口部８４の内面にＳｉＯ2 膜を堆積させてゲート絶縁膜８５とし、次いで、ＣＶＤ法を用いて開口部８４を完全に埋め込むように、例えば、多結晶シリコン膜を堆積させたのち平坦化することによって、ゲート電極８６を形成する。
【００６４】
次いで、接続電極７６上の層間絶縁膜８３を除去して、幅が、例えば、３００ｎｍの開口部８７を形成する。
【００６５】
図１２参照  
次いで、スパッタ法を用いて開口部８７の内面にＰｔ下部電極８８を形成したのち、ＣＶＤ法を用いて例えば、ＳＢＴ膜からなるとともに、厚さが、例えば、８０ｎｍの強誘電体膜８９を堆積させる。
次いで、スパッタ法を用いて開口部８７を完全に埋め込むように、例えば、Ｐｔ膜を堆積させたのち平坦化することによって、Ｐｔ上部電極９０を形成する。
【００６６】
以降は、通常多層配線構造を形成工程と同様に、層間絶縁膜の形成、接続ビアの形成、絶縁膜の形成、及び、配線の形成工程を必要とするだけ繰り返すことによって、ｎ+ 型ドレイン領域８２、ゲート電極８６及びＰｔ上部電極９０に対する接続ビア／配線９２〜９４を形成する。
【００６７】
図１３参照  
図１３は、本発明の実施例３の１Ｔｒ＋１Ｃ構成の不揮発性半導体記憶装置の構成説明図であり、上図がシンボル図であり、下図は概略的断面図である。
なお、図においては、図示を簡単にするために、接続ビア／配線９２〜９４を同一の層準位に設けている。
【００６８】
このように、本発明の実施例３においては、強誘電体キャパシタとセル選択トランジスタの両方を縦型としているので、占有面積が縮小され、特に、縦型強誘電体キャパシタをシリンダー形状にしているので、小さい専有面積で大きな容量を得ることができる。
【００６９】
また、本発明の実施例３においては、半導体基板側に拡散配線層を形成しているので、多層配線構造を形成する際の設計自由度が高まることになる。
【００７０】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記の導電型は一例であり、ＭＦＩＳ型ＦＥＴとセル選択トランジスタの一方をｎチャネル型とし、他方をｐチャネル型としても良いし、或いは、両方をｐチャネル型にしても良いものである。
いずれの場合にも、接続電極によってＭＦＩＳ型ＦＥＴのチャネル領域或いはウエル領域とセル選択トランジスタのソース領域とが電気的に同電位になっているので、問題はない。
【００７１】
また、各構成要素の成膜方法として、スパッタ法やＣＶＤ法を用いているが、この成膜方法に関しては、公知の各種の成膜方法に置き換え可能であり、実施例に記載した成膜方法に限られるものではない。
【００７２】
また、上記の実施例１及び２においては、Ｉ層としてＨｆＯ2 を用いているが、ＨｆＯ2 に限られるものではなく、Ａｌ2 Ｏ3 、ＺｒＯ2 、Ｔａ2 Ｏ3 、ＬａＯ、ＰｒＯ、ＧｄＯ、ＤｙＯ、ＳｃＯ等の各種の２元化合物のＨｉｇｈ−ｋ膜、或いは、ＨｆＳｉＯＮ，ＨｆＳｉＯ，ＨｆＡｌＯＮ等の各種の多元化合物のＨｉｇｈ−ｋ膜、或いは、これらにＢｉ、Ｎｂ、Ｖ、Ｃｒ、Ｍｎ、Ｗ、Ｍｏ、Ｒｅ、Ｙを添加したＨｉｇｈ−ｋ膜を用いても良いものである。
【００７３】
また、上記の各実施例においては、強誘電体膜としてＳＢＴ膜を用いているが、ＳＢＴ膜に限られるものではなく、ＢＬＴ膜、ＰＺＴ膜、ＢＦＯ膜、ＬｕＦｅＯ3 膜等の公知の強誘電体キャパシタに用いられている他の強誘電体膜を用いても良いものである。
【００７４】
また、上記の各実施例においては、強誘電体膜に接する電極としてＰｔを用いているがＰｔに限られるものではなく、Ｉｒ或いはＲｕを用いても良いものであり、さらには、導電性酸化物であるＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、ＲｅＯ2 を用いても良いものである。
【００７５】
ここで、再び、図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  強誘電体膜３の分極方向によってデータを記憶する情報保持部２と前記情報保持部２に直列に接続された選択用トランジスタ６の少なくとも一方を半導体基板１上に積層した縦型構造にするとともに、前記情報保持部２が強誘電体キャパシタから構成される場合には、前記情報保持部２と選択用トランジスタ６の両方を前記半導体基板１上に積層した縦型構造にし、前記情報保持部２が強誘電体ゲートトランジスタで構成される場合には、前記情報保持部２と選択用トランジスタ６の一方のみを前記半導体基板１上に積層した縦型構造にし、他方を前記半導体基板１内に横型構造で設けることを特徴とする不揮発性半導体記憶装置。
（付記２）  上記選択用トランジスタ６を上記半導体基板１に設けるとともに、前記強誘電体ゲートトランジスタのチャネル領域５が前記選択用トランジスタ６のソース領域７と重なるように積層したことを特徴とする付記１記載の不揮発性半導体記憶装置。
（付記３）  上記強誘電体ゲートトランジスタのチャネル領域５と上記選択用トランジスタ６のソース領域７が、前記ソース領域７の表面に設けた導電体層８を介して同電位になっていることを特徴とする付記２記載の不揮発性半導体記憶装置。
（付記４）  上記強誘電体ゲートトランジスタ及び上記選択用トランジスタ６がｎチャネル型であることを特徴とする付記３記載の不揮発性半導体記憶装置。
（付記５）  上記強誘電体ゲートトランジスタのゲート電極４が、上記の選択用トランジスタ６のゲート電極９側に設けられていることを特徴とする付記２乃至４のいずれか１に記載の不揮発性半導体記憶装置。
（付記６）  上記強誘電体ゲートトランジスタを上記半導体基板１に設けたウエル領域に設けるとともに、前記選択用トランジスタ６のソース領域７が前記ウエル領域と重なるように積層したことを特徴とする付記１記載の不揮発性半導体記憶装置。
（付記７）  上記選択用トランジスタ６のソース領域７と上記強誘電体ゲートトランジスタのウエル領域が、前記強誘電体ゲートトランジスタのドレイン領域の表面から延在する導電体層８を介して同電位になっていることを特徴とする付記６記載の不揮発性半導体記憶装置。
（付記８）  上記強誘電体ゲートトランジスタ及び上記選択用トランジスタ６がｎチャネル型であることを特徴とする付記７記載の不揮発性半導体記憶装置。
（付記９）  上記選択用トランジスタ６のゲート電極９が、上記強誘電体ゲートトランジスタのゲート電極４側に設けられていることを特徴とする付記６乃至８のいずれか１に記載の不揮発性半導体記憶装置。
（付記１０）  上記情報保持部２が上記半導体基板１上に積層した縦型構造の強誘電体キャパシタから構成されるとともに、上記選択用トランジスタ６も前記半導体基板１上に積層した縦型構造で構成され、前記強誘電体キャパシタと前記選択用トランジスタ６のソース領域７を前記半導体基板１に設けた拡散配線層によって接続したことを特徴とする付記１記載の半導体記憶装置。
【図面の簡単な説明】
【００７６】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１の不揮発性半導体記憶装置の途中までの製造工程の説明図である。
【図３】本発明の実施例１の不揮発性半導体記憶装置の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施例１の不揮発性半導体記憶装置の図３以降の製造工程の説明図である。
【図５】本発明の実施例１の２Ｔｒ構成の不揮発性半導体記憶装置の構成説明図である。
【図６】本発明の実施例２の不揮発性半導体記憶装置の途中までの製造工程の説明図である。
【図７】本発明の実施例２の不揮発性半導体記憶装置の図６以降の途中までの製造工程の説明図である。
【図８】本発明の実施例２の不揮発性半導体記憶装置の図７以降の製造工程の説明図である。
【図９】本発明の実施例２の２Ｔｒ構成の不揮発性半導体記憶装置の構成説明図である。
【図１０】本発明の実施例３の不揮発性半導体記憶装置の途中までの製造工程の説明図である。
【図１１】本発明の実施例３の不揮発性半導体記憶装置の図１０以降の途中までの製造工程の説明図である。
【図１２】本発明の実施例３の不揮発性半導体記憶装置の図１１以降の製造工程の説明図である。
【図１３】本発明の実施例３の１Ｔｒ＋１Ｃ構成の不揮発性半導体記憶装置の構成説明図である。
【図１４】本発明者の提案による２ＴｒＦＲＡＭの構成説明図である。
【符号の説明】
【００７７】
１  半導体基板
２  情報保持部
３  強誘電体膜
４  ゲート電極
５  チャネル領域
６  選択用トランジスタ
７  ソース領域
８  導電体層
９  ゲート電極
１１  ｐ型シリコン基板
１２  ゲート絶縁膜
１３  ゲート電極
１４  ｎ+ 型ソース領域
１５  ｎ+ 型ドレイン領域
１６  素子分離膜
１７  Ｔｉ膜
１８  Ｐｔ膜
１９  接続電極
２０  ｎ+ 型多結晶シリコン層
２１  ｐ- 型多結晶シリコン層
２２  ｎ+ 型多結晶シリコン層
２３  開口部
２４  ｐ- 型チャネル領域
２５  層間絶縁膜
２６  開口部
２７  ｎ+ 型ドレイン領域
２８  ｎ+ 型ソース領域
２９  ゲート絶縁膜
３０  強誘電体膜
３１  ゲート電極
３２  層間絶縁膜
３３〜３６  接続ビア／配線
４１  ｎ型シリコン基板
４２  ｐ型ウエル領域
４３  ゲート絶縁膜
４４  強誘電体膜
４５  Ｐｔゲート電極
４６  ｎ+ 型ソース領域
４７  ｎ+ 型ドレイン領域
４８  素子分離膜
４９  Ｔｉ膜
５０  Ｐｔ膜
５１  接続電極
５２  ｎ+ 型多結晶シリコン層
５３  ｐ- 型多結晶シリコン層
５４  ｎ+ 型多結晶シリコン層
５５  ｎ+ 型ソース領域
５６  ｐ- 型チャネル領域
５７  ｎ+ 型ドレイン領域
５８  層間絶縁膜
５９  開口部
６０  ゲート絶縁膜
６１  ゲート電極
６２  層間絶縁膜
６３〜６６  接続ビア／配線
７１  ｐ型シリコン基板
７２  ｎ+ 型拡散配線層
７３  素子分離膜
７４  Ｔｉ膜
７５  Ｐｔ膜
７６  接続電極
７７  ｎ+ 型多結晶シリコン層
７８  ｐ- 型多結晶シリコン層
７９  ｎ+ 型多結晶シリコン層
８０  ｎ+ 型ソース領域
８１  ｐ- 型チャネル領域
８２  ｎ+ 型ドレイン領域
８３  層間絶縁膜
８４  開口部
８５  ゲート絶縁膜
８６  ゲート電極
８７  開口部
８８  Ｐｔ下部電極
８９  強誘電体膜
９０  Ｐｔ上部電極
９１  層間絶縁膜
９２〜９４  接続ビア／配線
１０１  ｐ型シリコン基板
１０２  ゲート絶縁膜
１０３  多結晶シリコンゲート電極
１０４  ｎ+ 型ドレイン領域
１０５  ｎ+ 型ソース領域
１０６  接続電極
１１１  ｎ型ウエル領域
１１２  絶縁膜
１１３  強誘電体膜
１１４  Ｐｔゲート電極
１１５  ｐ+ 型ドレイン領域
１１６  ｐ+ 型ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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