(57)【要約】【課題】プリント配線基板のインピーダンス特性を向上させる。【解決手段】プリント配線基板５１のＬ１層には、Ｌ１層とはことなる層に設けられた電源パターンを介して、メモリ６１−１、メモリ６１−２、およびメモリコントローラ６２に電力を供給する電力供給部６３が配置されている。プリント配線基板５１上において、電力供給部６３をメモリ６１−１、メモリ６１−２、およびメモリコントローラ６２に囲まれる位置に配置することで、電力供給部６３からメモリ６１−１、メモリ６１−２、またはメモリコントローラ６２までの電力を供給するための配線の長さをより短くすることができ、インダクタンス成分をより小さくすることができる。これにより、プリント配線基板５１における電源とグランドとの間のインピーダンスの増加を抑制することができる。本発明は、プリント配線基板に適用することができる。【選択図】図４
2008235363.tif 000002
【特許請求の範囲】
【請求項１】
電力の供給を受けて動作する複数の電子部品と、前記複数の電子部品に電力を供給する電力供給部とが配置されているプリント配線基板であって、
前記電力供給部は、前記複数の電子部品に囲まれる位置に配置され、
前記複数の電子部品のうちの任意の電子部品が、他の電子部品と前記電力供給部との間の領域以外の領域に配置されている
プリント配線基板。
【請求項２】
前記複数の電子部品のうちの第１の電子部品は、前記電力供給部に対して第１の方向に位置するように配置され、
前記複数の電子部品のうちの第２の電子部品は、前記電力供給部に対して前記第１の方向とは反対の方向に位置するように配置されている
請求項１に記載のプリント配線基板。
【請求項３】
前記複数の電子部品のうちの第３の電子部品は、前記電力供給部に対して、前記第１の方向と略直交する第２の方向に位置するように配置されている
請求項２に記載のプリント配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプリント配線基板に関し、特に、インピーダンス特性を向上させることができるようにしたプリント配線基板に関する。
【背景技術】
【０００２】
従来、複数の層から構成されるプリント配線基板には、所定の層と他の層とを電気的に接続するためにビアが設けられている。このようなプリント配線基板には、プリント配線基板の内層のビアの外周部分に設けられたクリアランスホールの直径を大きくすることで、ビアに対してキャパシタンス成分を削減し、伝送される信号の波形の変形を抑制するものもある（例えば、特許文献１参照）。
【０００３】
ところで、近年、テレビジョン受像機等の電子機器に、高速でデータの読み書きを行うことのできるDDR（Double Data Rate）、DDR2などの規格に準拠したメモリが搭載されるようになってきている。このようなメモリは、電子機器内に設けられた、複数の層から構成されるプリント配線基板上に配置される。
【０００４】
また、プリント配線基板には、メモリの他、メモリへのデータの読み書きを制御するメモリコントローラや、メモリコントローラなどの電子部品に電力を供給するＤＣ（Direct Current）／ＤＣ（Direct Current）コンバータも配置される。従来、このようなＤＣ／ＤＣコンバータは、メモリやメモリコントローラから離れた位置や、メモリまたはメモリコントローラの何れか一方の近傍に配置される。
【０００５】
例えば、図１に示すように、プリント配線基板１１には、DDR2の規格に準拠したメモリ２１−１およびメモリ２１−２と、それらのメモリ２１−１およびメモリ２１−２へのデータの読み書きを制御するメモリコントローラ２２とが配置されている。
【０００６】
メモリコントローラ２２と、メモリ２１−１およびメモリ２１−２とは伝送線路を介して接続されており、メモリコントローラ２２は、伝送線路を介してメモリ２１−１またはメモリ２１−２にデータを送信して記録させたり、メモリ２１−１またはメモリ２１−２からデータを読み出したりする。なお、以下、メモリ２１−１およびメモリ２１−２を特に区別する必要のない場合、単にメモリ２１と称する。
【０００７】
また、プリント配線基板１１上のメモリ２１−２の図中、右側に隣接する位置には、メモリ２１およびメモリコントローラ２２に電力を供給するＤＣ／ＤＣコンバータ２３が配置されている。ＤＣ／ＤＣコンバータ２３は、電力を供給する図示せぬ電源ユニットに接続されるとともに、グランドにも接続されている。ＤＣ／ＤＣコンバータ２３は、電源ユニットから供給された直流電流を、所定の電圧の直流電流に変換してメモリ２１およびメモリコントローラ２２に供給することにより、メモリ２１およびメモリコントローラ２２に電力を供給する。
【０００８】
プリント配線基板１１の設計時においては、メモリ２１とメモリコントローラ２２とを接続する伝送線路の長さを短くするため、メモリ２１およびメモリコントローラ２２のプリント配線基板１１上における配置が定められた後、プリント配線基板１１上の空きスペースにＤＣ／ＤＣコンバータ２３が配置される。
【０００９】
具体的には、プリント配線基板１１の設計者は、先ずメモリ２１とメモリコントローラ２２とを接続する伝送線路ができるだけ短くなるように、すなわちメモリ２１、メモリコントローラ２２、およびメモリ２１とメモリコントローラ２２とを接続する伝送線路を含むプリント配線基板１１上の領域がなるべく小さくなるように、プリント配線基板１１上におけるメモリ２１およびメモリコントローラ２２の位置を定める。
【００１０】
そして、設計者は、プリント配線基板１１上の空いているスペース、つまりメモリ２１、メモリコントローラ２２、および伝送線路が配置されていない位置に、ＤＣ／ＤＣコンバータ２３を配置する。
【００１１】
【特許文献１】特開２００１−２４４６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のプリント配線基板上においては、プリント配線基板上の空きスペースにＤＣ／ＤＣコンバータが配置されるため、ＤＣ／ＤＣコンバータは、メモリやメモリコントローラとは離れた位置に配置されることになり、プリント配線基板のインピーダンスの増加の要因となっていた。
【００１３】
例えば、図１に示したプリント配線基板１１においては、ＤＣ／ＤＣコンバータ２３をメモリ２１やメモリコントローラ２２から離れた位置に配置しなければならなかったので、ＤＣ／ＤＣコンバータ２３からメモリ２１またはメモリコントローラ２２までの電力を供給するための配線の長さが長くなってしまい、電源とグランドとの間のインピーダンスが増加してしまう。
【００１４】
このようなプリント配線基板におけるインピーダンスの増加は、プリント配線基板上にDDR2などに準拠したメモリや、高速I/F LSI（Interface Large Scale Integration）などが配置される場合、プリント配線基板におけるSSO（Simultaneous Switching Output noise）ジッタ、すなわち同時スイッチングノイズによるジッタや、クロックジッタ、電源とグランドとの間のノイズなどを悪化させる要因となっていた。
【００１５】
そのため、プリント配線基板上や、プリント配線基板に配置される電子部品内にバイパスコンデンサなどを配置して、プリント配線基板の電源とグランドとの間のインピーダンスを低下させなければならなかった。
【００１６】
また、データの転送速度が高速になるにつれて、プリント配線基板がDDRやDDR2の規格を満たすように信号のジッタを抑えることが難しくなってきており、プリント配線基板がDDRやDDR2の規格を満たすようにするためには、プリント配線基板におけるインピーダンス特性を向上させる必要があった。
【００１７】
本発明は、このような状況に鑑みてなされたものであり、プリント配線基板のインピーダンス特性を向上させることができるようにするものである。
【課題を解決するための手段】
【００１８】
本発明の一側面のプリント配線基板は、電力の供給を受けて動作する複数の電子部品と、前記複数の電子部品に電力を供給する電力供給部とが配置されているプリント配線基板であって、前記電力供給部は、前記複数の電子部品に囲まれる位置に配置され、前記複数の電子部品のうちの任意の電子部品が、他の電子部品と前記電力供給部との間の領域以外の領域に配置されている。
【００１９】
プリント配線基板においては、前記複数の電子部品のうちの第１の電子部品を、前記電力供給部に対して第１の方向に位置するように配置し、前記複数の電子部品のうちの第２の電子部品を、前記電力供給部に対して前記第１の方向とは反対の方向に位置するように配置することができる。
【００２０】
プリント配線基板においては、前記複数の電子部品のうちの第３の電子部品を、前記電力供給部に対して、前記第１の方向と略直交する第２の方向に位置するように配置することができる。
【００２１】
本発明の一側面においては、電力の供給を受けて動作する複数の電子部品と、前記複数の電子部品に電力を供給する電力供給部とが配置されているプリント配線基板において、前記電力供給部が、前記複数の電子部品に囲まれる位置に配置され、前記複数の電子部品のうちの任意の電子部品が、他の電子部品と前記電力供給部との間の領域以外の領域に配置される。
【発明の効果】
【００２２】
本発明の一側面によれば、プリント配線基板のインピーダンス特性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００２４】
本発明の一側面のプリント配線基板（例えば、図４のプリント配線基板５１）は、電力の供給を受けて動作する複数の電子部品（例えば、図４のメモリ６１−１、メモリ６１−２、またはメモリコントローラ６２）と、前記複数の電子部品に電力を供給する電力供給部（例えば、図４の電力供給部６３）とが配置されているプリント配線基板であって、前記電力供給部は、前記複数の電子部品に囲まれる位置に配置され、前記複数の電子部品のうちの任意の電子部品が、他の電子部品と前記電力供給部との間の領域以外の領域に配置されている。
【００２５】
前記複数の電子部品のうちの第１の電子部品（例えば、図４のメモリ６１−１）を、前記電力供給部に対して第１の方向（例えば、図４における左方向）に位置するように配置し、前記複数の電子部品のうちの第２の電子部品（例えば、図４のメモリ６１−２）を、前記電力供給部に対して前記第１の方向とは反対の方向（例えば、図４における右方向）に位置するように配置することができる。
【００２６】
前記複数の電子部品のうちの第３の電子部品（例えば、図４のメモリコントローラ６２）を、前記電力供給部に対して、前記第１の方向と略直交する第２の方向（例えば、図４における上方向）に位置するように配置することができる。
【００２７】
以下、図面を参照して、本発明を適用した実施の形態について説明する。
【００２８】
図２は、本発明を適用した一実施の形態のプリント配線基板の層構成の例を示している。
【００２９】
プリント配線基板は、Ｌ１層乃至Ｌ６層が図中、上から下方向に順番に並べられて設けられた６層の貫通基板、ビルドアップ基板、パッケージ基板などとされる。図２において図中、最も上側、すなわちプリント配線基板の表面に設けられたＬ１層は、データの伝送される伝送線路が設けられたり、各種の電子部品が配置されたりする信号層とされており、Ｌ１層の下側に隣接するＬ２層は、グランドと接続されるグランドパターンが設けられるグランド層とされている。
【００３０】
また、Ｌ２層の下側に隣接するL３層は、伝送線路とグランドパターンとが設けられた信号／グランド層とされ、L３層の下側に順番に隣接するＬ４層およびＬ５層は、それぞれ電源、より詳細には電力を供給する電子部品と接続される電源パターンが設けられた電源層、およびグランド層とされている。さらに、Ｌ５層の下側に隣接し、プリント配線基板のＬ１層に対向する側の表面に設けられたＬ６層は、信号層とされている。
【００３１】
より具体的には、Ｌ１層乃至Ｌ６層の各層と層との間には、図３に示すように、絶縁体からなる絶縁層が設けられている。
【００３２】
例えば、信号層であるＬ１層のパターン厚、つまりＬ１層に設けられた伝送線路の図中、上下方向の厚さは、４０μｍとされ、Ｌ１層とＬ２層との間の絶縁層の厚さは、７５μｍとされている。また、グランド層であるＬ２層の厚さは３５μｍとされ、Ｌ２層とＬ３層との間の絶縁層の厚さは１００μｍとされ、信号／グランド層であるＬ３層の厚さは３５μｍとされている。
【００３３】
さらに、Ｌ３層とＬ４層との間の絶縁層の厚さは６００μｍとされ、電源層であるＬ４層の厚さは３５μｍとされ、Ｌ４層とＬ５層との間の絶縁層の厚さは１００μｍとされており、グランド層であるＬ５層の厚さは３５μｍとされ、Ｌ５層とＬ６層との間の絶縁層の厚さは７５μｍとされ、信号層であるＬ６層のパターン厚は４０μｍとされている。
【００３４】
なお、プリント配線基板は、６層の基板に限らず、４層または８層の基板などとされてもよい。
【００３５】
ところで、図２に示したプリント配線基板の表面に設けられたＬ１層には、例えば、図４に示すように各種の電子部品が配置される。
【００３６】
図４は、プリント配線基板５１のＬ１層を示しており、プリント配線基板５１のＬ１層には、DDR2の規格に準拠したメモリ６１−１およびメモリ６１−２と、それらのメモリ６１−１およびメモリ６１−２へのデータの読み書きを制御するＩＣ（Integrated Circuit）からなるメモリコントローラ６２とが配置されている。
【００３７】
メモリコントローラ６２と、メモリ６１−１およびメモリ６１−２とは、Ｌ１層、Ｌ３層、Ｌ６層などに設けられた伝送線路を介して接続されており、メモリコントローラ６２は、伝送線路を介してメモリ６１−１またはメモリ６１−２にデータを送信して、送信したデータを記録させたり、伝送線路を介してメモリ６１−１またはメモリ６１−２からデータを読み出したりする。なお、以下、メモリ６１−１およびメモリ６１−２を特に区別する必要のない場合、単にメモリ６１と称する。
【００３８】
また、プリント配線基板５１のＬ１層には、電源層であるＬ４層を介してメモリ６１およびメモリコントローラ６２に電力を供給する電力供給部６３が配置されている。すなわち、メモリ６１、メモリコントローラ６２、および電力供給部６３は、それぞれプリント配線基板５１に設けられたビアを介して、L４層に設けられた電源パターンに電気的に接続されており、電力供給部６３は、電源パターンを介してメモリ６１およびメモリコントローラ６２に電力を供給する。さらに、メモリ６１、メモリコントローラ６２、および力供給部６３は、Ｌ２層、Ｌ３層、およびＬ５層に設けられたグランドパターンにも接続されている。
【００３９】
電力供給部６３は、例えば、ＤＣ／ＤＣコンバータや、電解コンデンサなどの電子部品から構成される。また、電力供給部６３は、図示せぬ電子部品やケーブルなどを介して、電力を供給する電源としての電源ユニットに接続されており、また、電力供給部６３は、グランドにも接続されている。したがって、Ｌ４層に設けられた電源パターンは、電力供給部６３を介して電源に接続されていることになり、Ｌ２層、Ｌ３層、およびＬ５層に設けられたグランドパターンのそれぞれは、電力供給部６３を介してグランドに接続されていることになる。
【００４０】
電力供給部６３は、電源ユニットから供給される直流電流を、所定の電圧、例えば1.8Vの直流電流に変換し、変換により得られた直流電流をＬ４層に設けられた電源パターンを介して、メモリ６１およびメモリコントローラ６２に供給することにより、メモリ６１およびメモリコントローラ６２に電力を供給する。
【００４１】
また、電力供給部６３は、メモリ６１−１、メモリ６１−２、およびメモリコントローラ６２のそれぞれに近接する位置であって、メモリ６１−１、メモリ６１−２、およびメモリコントローラ６２に囲まれる位置に配置されている。つまり、電力供給部６３の図中、左側の近傍には、メモリ６１−１が配置されており、電力供給部６３の右側の近傍、すなわちメモリ６１−１が配置されている方向とは反対の方向の近傍には、メモリ６１−２が配置されている。また、電力供給部６３に対して、メモリ６１−１が配置されている方向とほぼ垂直な方向の近傍、つまり電力供給部６３の図中、上側の近傍には、メモリコントローラ６２が配置されている。
【００４２】
したがって、電力供給部６３から電力を受けて動作する電子部品である、メモリ６１およびメモリコントローラ６２のそれぞれのうち、任意の電子部品が、他の電子部品と電力供給部６３との間の領域以外の領域に配置される。換言すれば、メモリ６１およびメモリコントローラ６２のそれぞれのうちの任意の電子部品と、電力供給部６３との間には、メモリ６１およびメモリコントローラ６２の何れも配置されない。
【００４３】
プリント配線基板５１の設計者は、先ず、電力供給部６３がメモリ６１およびメモリコントローラ６２に囲まれるように、すなわち電力供給部６３がメモリ６１とメモリコントローラ６２との中間の位置に配置されるように、プリント配線基板５１上におけるメモリ６１、メモリコントローラ６２、および電力供給部６３の配置を定め、その後、メモリ６１とメモリコントローラ６２とを接続する伝送線路の配線の位置を定める。
【００４４】
このように、電力供給部６３が、メモリ６１およびメモリコントローラ６２に囲まれる位置に配置されるようにすることで、電力供給部６３からメモリ６１またはメモリコントローラ６２までの電力を供給するための配線の長さ、つまりビアや電源パターンを介してメモリ６１またはメモリコントローラ６２と、電力供給部６３とを電気的に接続する経路の長さをより短くすることができ、電力供給部６３とメモリ６１との間、および電力供給部６３とメモリコントローラ６２との間のインダクタンス成分をより小さくすることができる。これにより、プリント配線基板５１における電源とグランドとの間のインピーダンスの増加を抑制することができる。つまり、プリント配線基板５１におけるインピーダンス特性を向上させることができる。
【００４５】
しかも、図４におけるメモリ６１からメモリコントローラ６２までの距離は、図１におけるメモリ２１からメモリコントローラ２２までの距離とほぼ同じであり、電力供給部６３を、メモリ６１およびメモリコントローラ６２に囲まれる位置に配置しても、電力供給部６３から電力の供給を受けて動作するメモリ６１、メモリコントローラ６２などの電子部品同士を接続する伝送線路が長くなるようなことはない。したがって、電子部品同士を接続する伝送線路のインピーダンスが増加することもない。
【００４６】
また、プリント配線基板５１における電源とグランドとの間のインピーダンスの増加を抑制することで、プリント配線基板５１におけるメモリコントローラ６２とメモリ６１との間のSSOジッタや、メモリコントローラ６２内のシリコンの特性により生じるクロックジッタ、EMI（Electro Magnetic Interference）、電源とグランドとの間のノイズなどを低減することができる。
【００４７】
さらに、プリント配線基板５１におけるインピーダンス特性を向上させることができるので、プリント配線基板５１上や、メモリコントローラ６２の内部にバイパスコンデンサを配置する必要がなくなるだけでなく、プリント配線基板５１上、またはメモリコントローラ６２内部に配置されるPLL（Phase Locked Loop）回路やDLL（Digital Locked Loop）回路の内部にもバイパスコンデンサを配置する必要がなくなり、プリント配線基板５１の大きさをより小さくすることができる。これにより、バイパスコンデンサの削減、およびプリント配線基板５１の小型化が可能となり、プリント配線基板５１の製造コストを削減することができる。
【００４８】
さらに、また、一般にプリント配線基板を構成する層の数が減ると、SSOジッタ、クロックジッタなどが増加するが、電力供給部６３を、メモリ６１およびメモリコントローラ６２に囲まれる位置に配置することで、プリント配線基板５１におけるインピーダンス特性を向上させることができるので、プリント配線基板５１を構成する層の数を減らすことができる。例えば、６層の基板であるプリント配線基板５１を、４層の基板とすることができ、また、プリント配線基板５１が８層の基板であれば、プリント配線基板５１を６層の基板とすることができる。
【００４９】
なお、以上においては、電力供給部６３が、メモリ６１およびメモリコントローラ６２に電力を供給する例について説明したが、プリント配線基板５１上に配置され、電力供給部６３から電力の供給を受けて動作する電子部品は、メモリ６１やメモリコントローラ６２に限らず、他の電子部品とされてもよい。すなわち、電力供給部６３から電力の供給を受ける電子部品に囲まれる位置に電力供給部６３を配置することで、プリント配線基板５１のインピーダンス特性を向上させることができる。
【００５０】
また、以上においては、プリント配線基板５１は、図２に示した層構成とされると説明したが、図５Ａまたは図５Ｂに示す層構成とされるようにしてもよい。
【００５１】
図５Ａに示すプリント配線基板５１には、図中、上から下方向に順番に並べられたＬ１層乃至Ｌ６層が設けられている。そして、図中、最も上側、すなわちプリント配線基板５１の表面に設けられたＬ１層は信号層とされ、Ｌ１層の下側に隣接するＬ２層はグランド層とされ、Ｌ２層の下に連続して隣接するＬ３層およびＬ４層は信号層とされる。また、Ｌ４層の図中、下側に隣接するＬ５層は電源層とされ、Ｌ５層の下側に隣接するＬ６層は信号層とされる。
【００５２】
また、図５Ｂに示すプリント配線基板５１には、図中、上から下方向に順番に並べられたＬ１層乃至Ｌ６層が設けられている。そして図中、最も上側、すなわちプリント配線基板５１の表面に設けられたＬ１層は信号層とされており、Ｌ１層の下側に隣接するＬ２層はグランド層とされている。
【００５３】
さらに、Ｌ２層の下側に順番に隣接するＬ３層およびＬ４層のそれぞれは、電源層とされており、Ｌ４層の下側に隣接するＬ５層はグランド層とされている。さらに、また、Ｌ５層の下側に隣接し、プリント配線基板のＬ１層に対向する側の表面に設けられたＬ６層は信号層とされている。
【００５４】
また、図２に示した、プリント配線基板５１の電源層であるＬ４層から、グランド層であるＬ５層までの距離を短くすることによって、プリント配線基板５１のインピーダンス特性をより向上させることができる。
【００５５】
同様に、例えばプリント配線基板５１が図５Ｂに示した層構成とされる場合、グランド層であるＬ２層から電源層であるＬ３層までの距離、Ｌ３層から電源層であるＬ４層までの距離、およびＬ４層からグランド層であるＬ５層までの距離をより短くすることによって、プリント配線基板５１のインピーダンス特性をより向上させることができる。
【００５６】
また、プリント配線基板５１において、メモリ６１やメモリコントローラ６２の周囲に設けられるビアの直径をより小さくすることで、ビアのインダクタンス成分をより低減させることができるとともに、ビアの外周部分に設けられたクリアランスホールによって、電源パターンまたはグランドパターンが複数の領域に分断されることを防止することができ、その結果、プリント配線基板５１のインピーダンス特性を向上させることができる。
【００５７】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】従来のプリント配線基板における電子部品の配置を示す図である。
【図２】本発明を適用した一実施の形態のプリント配線基板の層構成を示す図である。
【図３】プリント配線基板のより詳細な構成例を示す図である。
【図４】プリント配線基板のＬ１層に配置される電子部品を示す図である。
【図５】プリント配線基板の他の層構成の例を示す図である。
【符号の説明】
【００５９】
５１  プリント配線基板，  ６１−１，６１−２，６１  メモリ，  ６２  メモリコントローラ，  ６３  電力供給部
【図１】
2008235363.tif 000003
【図２】
2008235363.tif 000004
【図３】
2008235363.tif 000005
【図４】
2008235363.tif 000006
【図５】
2008235363.tif 000007