(57)【要約】      （修正有）【課題】本来的には大きな容量を有しながら、一部のアドレスビットを固定することにより擬似的に小さい容量を有するように機能する半導体記憶装置の歩留まりを向上させる。【解決手段】第１のヒューズによって所望のアドレスビットのアドレスバッファ出力を外部アドレスに依存しないように固定するとともに、第２のヒューズによって該固定される論理を“１”とするか“０”とするかを選択することにより、不良を含まない側のメモリを使ったカットダウンを可能にする。【選択図】図１
2008021373.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイと、
外部アドレスに応答して第１内部アドレスを生成する内部アドレス供給部と、
ヒューズ又はアンチヒューズが集積化された第１ヒューズユニットと、
前記第１内部アドレスから第２内部アドレスを生成するアドレス切換回路と、
前記第２内部アドレスに応答して前記メモリアレイのメモリセルを選択するデコーダ回路
とを具備し、
前記内部アドレス供給部は、前記第１内部アドレスのうちの特定アドレスビットを固定可能であるように構成され、
前記アドレス切換回路によって生成される前記第２内部アドレスは、
前記第１内部アドレスのうちの前記特定アドレスビットでないアドレスビットから、前記第１ヒューズユニットの状態に依存せずに生成されるヒューズ非依存アドレスビットと、
前記第１ヒューズユニットの状態と前記特定アドレスビットの値に応じた値を有するヒューズ状態依存アドレスビット
とを含む
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
更に、
ヒューズ又はアンチヒューズが集積化された第２ヒューズユニット
を具備し、
前記内部アドレス供給部は、前記第２ヒューズユニットが第１状態に設定されたとき、前記第１内部アドレスの全てのアドレスビットを前記外部アドレスの対応するアドレスビットに応答して生成し、前記第２ヒューズユニットが第２状態に設定されたとき、前記第１内部アドレスのうちの前記特定アドレスビットを除くアドレスビットを前記外部アドレスの対応するアドレスビットに応答して生成し、且つ、前記特定アドレスビットを所定値に固定する
半導体記憶装置。
【請求項３】
メモリアレイと、
外部アドレスに応答して第１内部アドレスを生成する内部アドレス供給部と、
ヒューズ又はアンチヒューズが集積化された第１ヒューズユニットと、
ヒューズ又はアンチヒューズが集積化された第２ヒューズユニット
前記第１内部アドレスから第２内部アドレスを生成するアドレス切換回路と、
前記第２内部アドレスに応答して前記メモリアレイのメモリセルを選択するデコーダ回路とを具備し、前記第２内部アドレスが、前記第１内部アドレスのうちの前記特定アドレスビットでないアドレスビットから、前記第１ヒューズユニットの状態に依存せずに生成されるヒューズ非依存アドレスビットと、前記第１ヒューズユニットの状態と前記特定アドレスビットの値に応じた値を有するヒューズ状態依存アドレスビットとを含むように構成された半導体記憶装置を製造する製造方法であって、
前記第２ヒューズユニットが前記第１状態に設定された状態で前記メモリアレイを検査する工程と、
前記メモリアレイを検査する工程の後、前記第２ヒューズユニットを前記第２状態に設定することにより、前記第１内部アドレスのうちの特定アドレスビットを固定する工程と、
前記メモリアレイの検査の結果に応じて前記第１ヒューズユニットの状態を設定し、これにより、前記ヒューズ状態依存アドレスビットを所望値に設定する工程
とを具備する
半導体記憶装置の製造方法。
【請求項４】
ヒューズの情報に応じて有効なメモリセルの数が変更されるように構成された半導体記憶装置であって、
前記有効なメモリセルの数が、有効でないメモリセルの数と同一、又は、少ないことを特徴とする
半導体記憶装置。
【請求項５】
複数のメモリセルと、
前記複数のメモリセルのうち、有効なメモリセルの数を決定する第１のヒューズと、
前記有効なメモリセルを、前記複数のメモリセルのうちのいずれに割り当てるかを決定する第２のヒューズ
とを備える
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、大容量（例えば８Ｍｂｉｔ）の半導体記憶装置の設計を僅かに変更することによって小容量（例えば４Ｍｂｉｔ）の半導体記憶装置を設計する技術に関する。
【背景技術】
【０００２】
フラッシュメモリその他の半導体記憶装置の容量に関するユーザの要求は様々である。このため、半導体記憶装置の製造業者は、様々な容量の半導体記憶装置を製品としてラインアップすることが求められる。
【０００３】
しかし、様々な容量の半導体記憶装置を別々の製品としてラインアップすることは、製造コストの面からは好適ではない。異なる容量の半導体記憶装置製品を、別々に設計し、別々に製造することは、設計・製造の手間を増大させ、製品コストを押し上げる。
【０００４】
このような問題を解決する一つのアプローチは、大容量の半導体記憶装置の一部のアドレスビット（典型的には上位アドレスビット）を配線層の設計変更によって固定することにより、擬似的に小容量の半導体記憶装置を提供することである。例えば、８Ｍｂｉｔの容量を有する半導体記憶装置の最上位アドレスを内部で固定すれば、当該半導体記憶装置は、４Ｍｂｉｔの半導体記憶装置として機能する。同様に、アドレスの上位２ビットを固定すれば、当該半導体記憶装置は、２Ｍｂｉｔの半導体記憶装置として機能する。このような手法は、しばしば、「カットダウン」と呼ばれる。カットダウンによる小容量の半導体記憶装置の製造は、設計・製造の工程の多くの部分を大容量の半導体記憶装置と小容量の半導体記憶装置とで共通に使用することを可能にし、製品コストを低減させるために有効である。
【０００５】
カットダウンは、半導体記憶装置の規模に対して、プロセスの微細化が充分に進んでいる場合に特に有効である。プロセスの微細化が進むと、半導体記憶装置全体のチップサイズのうち（メモリアレイ以外の）周辺回路のサイズが占める割合が相対的に大きくなる。周辺回路のサイズが占める割合が大きい場合には、小さな容量の製品のチップサイズと、大きな容量の製品のチップサイズとの差は小さい。このような場合には、カットダウンによって容量あたりのチップサイズが増大することよりも、半導体記憶装置の設計・製造の工程を共通化するメリットの方が大きい。
【０００６】
しかしながら、発明者の検討によれば、カットダウンによる小容量の半導体記憶装置の製造には、無駄に歩留まりを低下させるという問題がある。例えば、８Ｍｂｉｔの容量を有する半導体記憶装置を、４Ｍｂｉｔの半導体記憶装置として機能させる場合について考えよう。実際に使用される４Ｍｂｉｔのメモリセルに検査工程によって救済不能な不良が発見されたとしても、使用されない４Ｍビットのメモリセルには不良は存在しないかもしれない。しかし、上位アドレスビットを配線層の設計変更によって固定する手法では、不良が存在しない可能性がある４Ｍビットのメモリセルを使用することはできない。
【０００７】
特開２００４−２６５１６２号公報は、不良ビットを含むブロックを回避して使用すべきブロックを選択し、その選択されたブロックに、アドレスを割り当てる技術を開示している。しかしながら、この公報に開示された技術は、一部のアドレスビットが設計変更によって固定されることにより擬似的に小容量を有するように機能する半導体記憶装置に対応するものではない。
【特許文献１】特開２００４−２６５１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の課題は、本来的には大きな容量を有しながら、一部のアドレスビットが設計変更によって固定されることにより擬似的に小さい容量を有するように機能する半導体記憶装置の歩留まりを向上させることにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１０】
本発明の半導体記憶装置は、メモリアレイ（１）と、外部アドレス（Ａ０〜Ａｎ）に応答して第１内部アドレス（ＩＡ０〜ＩＡｎ）を生成する内部アドレス供給部（２）と、ヒューズ又はアンチヒューズが集積化された第１ヒューズユニット（４１）と、第１内部アドレス（ＩＡ０〜ＩＡｎ）から第２内部アドレス（ＩＡ０’〜ＩＡｎ’）を生成するアドレス切換回路（３）と、前記第２内部アドレス（ＩＡ０’〜ＩＡｎ’）に応答して前記メモリアレイのメモリセルを選択するデコーダ回路（５、６）とを具備する。内部アドレス供給部（２）は、前記第１内部アドレス（ＩＡ０〜ＩＡｎ）のうちの特定アドレスビット（ＩＡｋ）を固定可能であるように構成されている。前記アドレス切換回路（３）によって生成される前記第２内部アドレス（ＩＡ０’〜ＩＡｎ’）は、前記第１内部アドレス（ＩＡ０〜ＩＡｎ）のうちの前記特定アドレスビットでないアドレスビットから第１ヒューズユニット（４１）の状態に依存せずに生成されるヒューズ非依存アドレスビットと、前記第１ヒューズユニット（４１）の状態と前記特定アドレスビット（ＩＡｋ）から決定されるヒューズ状態依存アドレスビット（ＩＡｋ’）とを含む。
【００１１】
このように構成された半導体記憶装置は、特定アドレスビット（ＩＡｋ）を固定することにより、本来的には大きな容量を有しながら、一部のアドレスビットが設計変更によって固定されることにより擬似的に小さい容量を有するように機能させることができる。加えて、当該半導体記憶装置は、デフォルトでユーザに使用されるメモリアレイのメモリセルに不良がある場合には、不良のないメモリアレイのメモリセルにアクセスされるように第１ヒューズユニット（４１）のヒューズ（又はアンチヒューズ）の設定によってヒューズ状態依存アドレスビット（ＩＡｋ’）を切り換えることができる。したがって、当該半導体記憶装置は、歩留まりを向上させることができる。
【発明の効果】
【００１２】
本発明によれば、本来的には大きな容量を有しながら、一部のアドレスビットが設計変更によって固定されることにより擬似的に小さい容量を有するように機能する半導体記憶装置の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１３】
図１は、本発明の一実施形態の半導体記憶装置１０の構成を示すブロック図である。本実施形態の半導体記憶装置１０は、いわゆるフラッシュメモリであり、カットダウンに対応する構成を有している。半導体記憶装置１０は、本来的に有している容量のうちの１／２の容量のみが使用され、これにより小容量の半導体記憶装置として機能する。
【００１４】
半導体記憶装置１０は、行列に配置されたメモリアレイ１と、アドレスバッファ２と、アドレス切換回路３と、ヒューズ回路４と、行デコーダ５と、列デコーダ６とを備えている。本実施形態では、メモリアレイ１は４行４列に配置されているが、メモリアレイ１の配置は様々に変更可能である。
【００１５】
メモリアレイ１のそれぞれには、フローティングゲートに電荷を蓄積してデータを記憶するメモリセルが行列に配置されている。ここで、フローティングゲートという用語は、ポリシリコンのように導電性のものに限定されず、ＭＯＮＯＳ（metal oxide nitride oxide silicon）技術で採用されるように、電荷を保持可能な絶縁体をも含む意味で使用されていることに留意されたい。
【００１６】
アドレスバッファ２は、外部アドレスＡ０−Ａｎを受け取って内部アドレスＩＡ０−ＩＡｎを生成する機能を有している。アドレスバッファ２には、チップセレクト信号／ＣＳが供給され、外部アドレスＡ０−Ａｎの入力は、チップセレクト信号／ＣＳが活性化されている場合（即ち、チップセレクト信号／ＣＳが”Ｌｏｗ”レベルにプルダウンされている場合）にのみ許可される。
【００１７】
アドレスバッファ２は、ヒューズ回路４から供給されるヒューズ信号ＦＵＳＥ２に応答して、内部アドレスＩＡ０−ＩＡｎのうちの内部アドレスビットＩＡｋを固定するように構成されている。具体的には、ヒューズ信号ＦＵＳＥ２が”Ｈｉｇｈ”レベルに固定されると、アドレスバッファ２は、内部アドレスビットＩＡｋをデータ”１”に固定する。ヒューズ信号ＦＵＳＥ２が”Ｌｏｗ”レベルである場合には内部アドレスビットＩＡｋは固定されず、内部アドレスビットＩＡｋは外部アドレスビットＡｋと一致するように生成される。
【００１８】
後述されるように、ヒューズ信号ＦＵＳＥ２は、半導体記憶装置１０の有効なメモリ容量を決定する信号である。ヒューズ回路４の所定のヒューズが切断されると、ヒューズ信号ＦＵＳＥ２が”Ｈｉｇｈ”レベルに固定され、これにより、内部アドレスビットＩＡｋが所定値（本実施形態ではデータ”１”）に固定される。これにより、メモリアレイ１のうちの半数は外部からアクセスが不可能になる。半導体記憶装置１０のユーザには、メモリアレイ１が本来的に有している容量のうちの１／２のみが使用可能である。ユーザは、外部アドレスＡ０−Ａｎのうちの外部アドレスビットＡｋを供給する必要はなく、仮に外部アドレスビットＡｋを供給したとしても、内部アドレスビットＩＡｋは、供給された外部アドレスビットＡｋに従っては決定されない。
【００１９】
図２は、アドレスバッファ２のうち、外部アドレスビットＡｋ及び内部アドレスビットＩＡｋに関連する部分の構成の一例を示す回路図である；他の部分は、一般的なアドレスバッファと同様に構成される。本実施形態では、アドレスバッファ２は、ＰＭＯＳトランジスタ２１、２２と、ＮＭＯＳトランジスタ２３、２４と、インバータ２５、２６と、ＮＯＲゲート２７とを備えている。
【００２０】
ＰＭＯＳトランジスタ２１、２２と、ＮＭＯＳトランジスタ２３、２４は、２入力ＮＯＲゲートとして機能する。当該２入力ＮＯＲゲートの一方の入力は外部アドレスビットＡｋを受け取るパッド２８に接続され、他方の入力はインバータ２６の出力に接続されている。インバータ２６の入力は、ＮＯＲゲート２７の出力に接続されている。ＮＯＲゲート２７の第１入力にはチップセレクト信号／ＣＳが、第２入力にはヒューズ信号ＦＵＳＥ２が供給される。ＰＭＯＳトランジスタ２１、２２と、ＮＭＯＳトランジスタ２３、２４で構成される２入力ＮＯＲゲートの出力端子ＮＯＵＴは、インバータ２５の入力に接続されており、内部アドレスビットＩＡｋは、インバータ２５の出力から出力される。
【００２１】
このように構成されたアドレスバッファ２は、ヒューズ信号ＦＵＳＥ２が”Ｈｉｇｈ”レベルに固定されると、内部アドレスビットＩＡｋを所定値に（本実施形態ではデータ”１”）に固定する。一方、ヒューズ信号ＦＵＳＥ２が”Ｌｏｗ”レベルである場合には、アドレスバッファ２は、通常のアドレスバッファと同様に機能する。即ち、チップセレクト信号／ＣＳが活性化されている場合（チップセレクト信号／ＣＳが”Ｌｏｗ”レベルである場合）には、内部アドレスビットＩＡｋが外部アドレスビットＡｋと一致するように生成され、活性化されていない場合には内部アドレスビットＩＡｋがデータ”１”に固定される。
【００２２】
アドレス切換回路３は、アドレスバッファ２から供給される内部アドレスＩＡ０−ＩＡｎから、実際にメモリセルの選択に使用される内部アドレスＩＡ０’−ＩＡｎ’を生成する。内部アドレスＩＡ０’−ＩＡｎ’は、基本的には内部アドレスＩＡ０−ＩＡｎと同一の値を有している。ただし、内部アドレスビットＩＡｋ’は、ヒューズ回路４から供給されるヒューズ信号ＦＵＳＥ１の状態に応じて、内部アドレスビットＩＡｋの値の反転値（相補の値）になるように生成されることがある。他の内部アドレスＩＡｊ’（ｊ≠ｋ）は、ヒューズ信号ＦＵＳＥ１の値に関わらず、アドレスバッファ２から供給される内部アドレスＩＡｊと同一の値を有するように生成される。
【００２３】
図３は、アドレス切換回路３の構成のうち、内部アドレスビットＩＡｋ、ＩＡｋ’に関連する部分の構成の一例を示す回路図である；アドレス切換回路３は、インバータ３１〜３５を備えている。インバータ３１、３２が直列に接続され、更に、インバータ３１、３３の入力に内部アドレスビットＩＡｋが共通に供給される。インバータ３２、３３の出力がインバータ３４の入力に共通に接続され、インバータ３４の出力から内部アドレスビットＩＡｋ’が出力される。インバータ３２の電源端子、及びインバータ３３の接地端子にはヒューズ信号ＦＵＳＥ１が直接に入力され、インバータ３２の接地端子、及びインバータ３３の電源端子にはヒューズ信号ＦＵＳＥ１がインバータ３５を介して入力される。
【００２４】
このような構成のアドレス切換回路３は、ヒューズ信号ＦＵＳＥ１が”Ｈｉｇｈ”レベルである場合、内部アドレスビットＩＡｋ’を内部アドレスビットＩＡｋの値の反転値に設定する。一方、ヒューズ信号ＦＵＳＥ１が”Ｌｏｗ”レベルである場合、アドレス切換回路３は、内部アドレスビットＩＡｋ’を内部アドレスビットＩＡｋと同一の値に設定する。
【００２５】
このようにして生成された内部アドレスビットＩＡｋ’は、ヒューズ信号ＦＵＳＥ１の状態に応じて固定された値を有することに留意されたい。上述のように、内部アドレスビットＩＡｋの値は、アドレスバッファ２によって固定されるから、内部アドレスビットＩＡｋ’の値も、（ヒューズ信号ＦＵＳＥ１の状態に応じて）固定される。
【００２６】
ヒューズ回路４は、その内部に集積化されたヒューズの状態に応じてヒューズ信号ＦＵＳＥ１、ＦＵＳＥ２を生成する。図４は、ヒューズ回路４のうち、ヒューズ信号ＦＵＳＥ１を生成する部分の構成の一例を示す回路図である
【００２７】
ヒューズ回路４は、ヒューズユニット４１と、比較器４２と、インバータ４３とを備えている。ヒューズユニット４１には、ヒューズが集積化されており、そのヒューズの状態に応じた出力信号を生成する。具体的には、ヒューズが溶断されない状態では、ヒューズユニット４１の出力は、”Ｈｉｇｈ”レベルである。ヒューズが溶断されると、ヒューズユニット４１の出力が”Ｌｏｗ”レベルにプルダウンされる。ヒューズユニット４１に集積化されるヒューズは、レーザ光によって溶断可能なヒューズであってもよく、電気的に溶断可能なヒューズであってもよい。また、書き込み電圧の印加によって導通状態になるアンチヒューズがヒューズユニット４１に集積化されてもよい。
【００２８】
比較器４２は、その正転入力に参照信号ＲＥＦが供給され、その反転入力にヒューズユニット４１の出力が接続される。比較器４２の出力はインバータ４３の入力に接続され、インバータ４３の出力からヒューズ信号ＦＵＳＥ１出力される。このような構成のヒューズ回路４では、ヒューズ信号ＦＵＳＥ１に対応するヒューズが溶断されると、ヒューズ信号ＦＵＳＥ１が”Ｈｉｇｈ”レベルにプルアップされる。ヒューズ信号ＦＵＳＥ１に対応するヒューズが溶断されていない場合には、ヒューズ信号ＦＵＳＥ１が”Ｌｏｗ”レベルに維持される。
【００２９】
ヒューズ信号ＦＵＳＥ２を生成する部分は、ヒューズ信号ＦＵＳＥ１を生成する部分と同様に構成される。ヒューズ信号ＦＵＳＥ２に対応するヒューズが切断されると、ヒューズ信号ＦＵＳＥ２が”Ｈｉｇｈ”レベルにプルアップされ、ヒューズ信号ＦＵＳＥ２に対応するヒューズが溶断されていない場合には、ヒューズ信号ＦＵＳＥ２が”Ｌｏｗ”レベルに維持される。
【００３０】
図１に戻り、行デコーダ５及び列デコーダ６は、アドレス切換回路３から受け取った内部アドレスＩＡ０’−ＩＡｎ’に応じてメモリアレイ１を選択し、更に、選択されたメモリアレイ１の中のメモリセルを選択する。図６に示されているように、行デコーダ５は、メモリアレイ１の行の選択に、内部アドレスビットＩＡｉ’、ＩＡｋ’を使用するように構成されている。詳細には、行デコーダ５は、内部アドレスビットＩＡｋ’によって２行のメモリアレイ１を特定し、内部アドレスビットＩＡｉ’によって２行のメモリアレイ１の一方を特定する。
【００３１】
留意されるべきことは、内部アドレスビットＩＡｋ’が固定された値であり、その値は、ヒューズ信号ＦＵＳＥ１に応じて（即ち、ヒューズ回路４のヒューズの状態に応じて）決定されることである。言い換えれば、有効なメモリアレイ１は、ヒューズ信号ＦＵＳＥ１に応じて（即ち、ヒューズ回路４のヒューズの状態に応じて）決定される。ヒューズ信号ＦＵＳＥ１が”Ｌｏｗ”レベルである場合（即ち、対応するヒューズが溶断されていない場合）、内部アドレスビットＩＡｋ’はデータ”１”に固定され、”１”である内部アドレスビットＩＡｋ’に対応するメモリアレイ１の行が常に選択される。一方、ヒューズ信号ＦＵＳＥ１が”Ｈｉｇｈ”レベルである場合（即ち、対応するヒューズが溶断されている場合）、内部アドレスビットＩＡｋ’はデータ”０”に固定され、”０”である内部アドレスビットＩＡｋ’に対応するメモリアレイ１が常に選択される。
【００３２】
このような構成の半導体記憶装置１０では、内部アドレスビットＩＡｋ’をヒューズの溶断によって切り換えることにより、歩留まりを向上させることができる。”１”である内部アドレスビットＩＡｋ’に対応するメモリアレイ１のメモリセルに不良がある場合には、ヒューズを溶断することによってヒューズ信号ＦＵＳＥ１が”Ｈｉｇｈ”レベルに設定される。これにより、内部アドレスビットＩＡｋ’を”１”から”０”に切り換えることができる。従って、”０”である内部アドレスビットＩＡｋ’に対応するメモリアレイ１に不良がなければ、当該半導体記憶装置は、正常動作を行う製品であるとして出荷することができる。これは、半導体記憶装置１０の歩留まりを有効に向上させる。
【００３３】
このような半導体記憶装置１０は、例えば、図５のフローチャートの製造工程によって製造されることが可能である。半導体記憶装置１０の拡散工程（集積化工程）が完了した後（ステップＳ０１）、全てのメモリアレイ１のメモリセルが検査される（ステップＳ０２）。この段階では、ヒューズ信号ＦＵＳＥ２に対応するヒューズは溶断されていないから、内部アドレスビットＩＡｋが、外部から供給される外部アドレスＩＡｋに応じて生成され、全てのメモリアレイ１にアクセス可能であることに留意されたい。加えて、ヒューズ信号ＦＵＳＥ１に対応するヒューズは溶断されていないから、内部アドレスビットＩＡｋ’が内部アドレスビットＩＡｋに一致することに留意されたい。
【００３４】
メモリセルの検査に続いて、ヒューズ信号ＦＵＳＥ２に対応するヒューズが溶断され、ヒューズ信号ＦＵＳＥ２が”Ｈｉｇｈ”レベルにプルアップされる（ステップＳ０３）。これにより、内部アドレスビットＩＡｋがデータ”１”に固定される。
【００３５】
更に、ステップＳ０１に対応する検査において”１”である内部アドレスビットＩＡｋ’に対応するメモリアレイ１に欠陥が見出された場合には、ヒューズ信号ＦＵＳＥ１に対応するヒューズが溶断され、ヒューズ信号ＦＵＳＥ１が”Ｈｉｇｈ”レベルにプルアップされる（ステップＳ０４）。これにより、内部アドレスビットＩＡｋ’がデータ”１”からデータ”０”に反転される。以後、”０”である内部アドレスビットＩＡｋ’に対応するメモリアレイ１がデータの記憶に使用される。
【００３６】
”１”である内部アドレスビットＩＡｋ’に対応するメモリアレイ１に欠陥が見出されない場合には、ヒューズ信号ＦＵＳＥ１が”Ｌｏｗ”レベルに維持され、”１”である内部アドレスビットＩＡｋ’に対応するメモリアレイ１がデータの記憶に使用される。
【００３７】
以上に説明されているように、本実施形態の半導体記憶装置１０は、”１”である内部アドレスビットＩＡｋ’に対応するメモリアレイ１のメモリセルに不良がある場合には、内部アドレスビットＩＡｋ’を”０”に切り換え、”０”である内部アドレスビットＩＡｋ’に対応するメモリアレイ１を使用することができる。これは、半導体記憶装置１０の歩留まりを有効に向上させる。
【００３８】
上記の本実施形態では単一の内部アドレスビットＩＡｋ’がヒューズ回路に集積化されたヒューズの状態に応じた値に固定されているが、内部アドレスＩＡ０’〜ＩＡｎ’のうちのｎ個のアドレスビットが、ヒューズユニットの状態に応じた値に固定されることも可能である。これにより、本来的にＭビットの容量を有する半導体記憶装置をＭ／２ｎビットの容量を有する半導体記憶装置として機能させることが可能である。この場合、各ヒューズユニットに集積化されたヒューズ（又はアンチヒューズ）の状態は、固定される当該ｎ個のアドレスビットの値が、故障がないメモリアレイ１に対応するように決定される。
【００３９】
また、本実施形態では、半導体記憶装置１０がフラッシュメモリであるとして説明が行われているが、本発明が、他の半導体記憶装置、例えば、ＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）に適用可能であることは、当業者には自明的であろう。
【図面の簡単な説明】
【００４０】
【図１】図１は、本発明の一実施形態の半導体記憶装置の構成を示すブロック図である。
【図２】図２は、アドレスバッファの構成の例を示す回路図である。
【図３】図３は、アドレス切換回路の構成の例を示す回路図である。
【図４】図４は、ヒューズ回路の構成の例を示す回路図である。
【図５】図５は、本実施形態の半導体記憶装置の製造工程を示すフローチャートである。
【図６】図６は、内部アドレスビットＩＡｋ’、ＩＡｉ’と、メモリアレイの対応関係を示す概念図である。
【符号の説明】
【００４１】
１０：半導体記憶装置
１：メモリアレイ
２：アドレスバッファ
３：アドレス切換回路
４：ヒューズ回路
５：行デコーダ
６：列デコーダ
２１、２２：ＰＭＯＳトランジスタ
２３、２４：ＮＭＯＳトランジスタ
２５、２６：インバータ
２７：ＮＯＲゲート
３１、３２、３３、３４、３５：インバータ
４１：ヒューズユニット
４２：比較器
４３：インバータ
【図１】
2008021373.tif 000003
【図２】
2008021373.tif 000004
【図３】
2008021373.tif 000005
【図４】
2008021373.tif 000006
【図５】
2008021373.tif 000007
【図６】
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