(57)【要約】【課題】動作周波数が高いときにはクロックの位相ずれを防止することができ、動作周波数が低いときには回路遅延を低減することができる可変レイテンシ回路を提供する。【解決手段】本発明の一実施形態に係る可変レイテンシ回路１は、四つのＦＦ１〜ＦＦ４と、ＦＦ１〜ＦＦ４各々の入力データＤＬ１〜ＤＬ４に対する位相ずれを補正するために入力クロックＣＬＫを遅延させた遅延クロックＣＬＫ１〜ＣＬＫ４を生成し、ＣＬＫの周波数に応じてＣＬＫ又はＣＬＫ１〜ＣＬＫ４をＦＦ１〜ＦＦ４に供給する四つのクロック切替回路１０〜４０と、ＣＬＫの周波数に応じてＣＬＫを用いた切替用フリップフロップ５１による信号ラッチ動作又は信号スルー動作を行うレイテンシ切替回路５０とを備え、レイテンシ切替回路５０は、遅延クロックのＣＬＫに対する遅延量がＣＬＫの１周期を超えるＦＦ３とＦＦ２との間に設けられている。【選択図】図１
2008177947.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数のフリップフロップと、
前記フリップフロップ各々の入力データに対する位相ずれを補正するために入力クロックを遅延させた遅延クロックをそれぞれ生成し、前記入力クロックの周波数に応じて、前記入力クロック又は前記遅延クロックを前記フリップフロップにそれぞれ供給する複数のクロック切替回路と、
前記入力クロックが供給される切替用フリップフロップを有し、前記入力クロックの周波数に応じて、該切替用フリップフロップによる信号ラッチ動作又は信号スルー動作を行うレイテンシ切替回路と、
を備え、
前記レイテンシ切替回路は、前記遅延クロックの前記入力クロックに対する遅延量が前記入力クロックの１周期を超える入力側からｎ番目（ｎは２以上の整数）の前記フリップフロップとｎ−１番目の前記フリップフロップとの間に設けられている、
可変レイテンシ回路。
【請求項２】
前記各クロック切替回路は、前記入力クロックの１周期が前記フリップフロップ間の遅延量以下である場合に前記遅延クロックを出力し、前記フリップフロップ間の遅延量より大きい場合には前記入力クロックを出力する、
請求項１に記載の可変レイテンシ回路。
【請求項３】
前記レイテンシ切替回路は、前記入力クロックの１周期が前記フリップフロップ間の遅延量以下である場合に前記信号ラッチ動作を行い、前記フリップフロップ間の遅延量より大きい場合には前記信号スルー動作を行う、
請求項１又は２に記載の可変レイテンシ回路。
【請求項４】
前記各クロック切替回路は、
前記入力クロック又は前記遅延クロックを遅延する遅延回路と、
前記遅延回路からの出力クロックと前記入力クロックとが入力され、前記入力クロックの周波数に応じて、前記遅延回路からの出力クロック及び前記入力クロックの何れか一方を選択出力する選択回路と、
を有する、
請求項１〜３の何れか１項に記載の可変レイテンシ回路。
【請求項５】
前記レイテンシ切替回路は、
前記切替用フリップフロップと、
前記入力クロックの周波数に応じて、前記切替用フリップフロップの入力信号と出力信号との何れか一方を選択出力する選択回路と、
を有する、
請求項１〜４の何れか１項に記載の可変レイテンシ回路。
【請求項６】
前記レイテンシ切替回路は、信号スルーモード機能を有する前記切替用フリップフロップを有する、
請求項１〜４の何れか１項に記載の可変レイテンシ回路。
【請求項７】
直列に接続された複数のフリップフロップを備える可変レイテンシ回路のレイテンシ制御方法において、
入力データに対する位相ずれを補正するために入力クロックを遅延させた遅延クロックの前記入力クロックに対する遅延量が前記入力クロックの１周期を超える入力側からｎ番目（ｎは２以上の整数）の前記フリップフロップとｎ−１番目の前記フリップフロップとの間に、前記入力クロックが供給される切替用フリップフロップを有するレイテンシ切替回路を配置し、
前記フリップフロップ各々の入力データに対する位相ずれを補正するために前記入力クロックを遅延させた遅延クロックをそれぞれ生成し、前記入力クロックの周波数に応じて、前記入力クロック又は前記遅延クロックを前記フリップフロップにそれぞれ供給し、
前記入力クロックの周波数に応じて、前記切替用フリップフロップによる信号ラッチ動作又は信号スルー動作を行う、
可変レイテンシ回路のレイテンシ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レイテンシを変更することが可能な可変レイテンシ回路、及びこの可変レイテンシ回路のレイテンシ制御方法に関するものである。
【背景技術】
【０００２】
複数のフリップフロップが直列に接続されたレイテンシ回路が知られている。この種の固定レイテンシ回路では、動作周波数に応じてレイテンシが大きく変動してしまう。この点に関し、特許文献１には、動作周波数に応じてレイテンシを変更することが可能な可変レイテンシ回路が記載されている。この可変レイテンシ回路は、バイパス機能付きフリップフロップを備え、動作周波数に応じて信号ラッチ動作と信号スルー動作とを切り替えることによってレイテンシを変更し、動作周波数が高くても良好な同期動作を行いつつ、動作周波数が低いときには回路遅延を低減する。
【特許文献１】特開平１０−１５４３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、動作周波数が高くなり、クロックの１周期がフリップフロップの間の遅延量以下まで達すると、データに対するクロックの位相ずれが生じ、同期を取ることが困難となる。この場合、クロックを遅延させることによって同期を取ることが考えられるが、フリップフロップの段数が増加すると、クロックの遅延量の総和がクロックの１周期より大きくなってしまい、外部の他の回路のクロックに対するクロックの位相ずれが生じ、同期を取ることが困難となってしまう。
【０００４】
そこで、本発明は、動作周波数が高いときにはクロックの位相ずれを防止することができ、動作周波数が低いときには回路遅延を低減することができる可変レイテンシ回路及び可変レイテンシ回路のレイテンシ制御方法を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の可変レイテンシ回路は、（ａ）直列に接続された複数のフリップフロップと、（ｂ）フリップフロップ各々の入力データに対する位相ずれを補正するために入力クロックを遅延させた遅延クロックをそれぞれ生成し、入力クロックの周波数に応じて、入力クロック又は遅延クロックをフリップフロップにそれぞれ供給する複数のクロック切替回路と、（ｃ）入力クロックが供給される切替用フリップフロップを有し、入力クロックの周波数に応じて、切替用フリップフロップによる信号ラッチ動作又は信号スルー動作を行うレイテンシ切替回路とを備え、（ｄ）レイテンシ切替回路は、遅延クロックの入力クロックに対する遅延量が入力クロックの１周期を超える入力側からｎ番目（ｎは２以上の整数）のフリップフロップとｎ−１番目のフリップフロップとの間に設けられている。
【０００６】
本発明の可変レイテンシ回路のレイテンシ制御方法は、直列に接続された複数のフリップフロップを備える可変レイテンシ回路のレイテンシ制御方法であって、（ａ）入力データに対する位相ずれを補正するために入力クロックを遅延させた遅延クロックの入力クロックに対する遅延量が入力クロックの１周期を超える入力側からｎ番目（ｎは２以上の整数）のフリップフロップとｎ−１番目のフリップフロップとの間に、入力クロックが供給される切替用フリップフロップを有するレイテンシ切替回路を配置し、（ｂ）フリップフロップ各々の入力データに対する位相ずれを補正するために入力クロックを遅延させた遅延クロックをそれぞれ生成し、入力クロックの周波数に応じて、入力クロック又は遅延クロックをフリップフロップにそれぞれ供給し、（ｃ）入力クロックの周波数に応じて、切替用フリップフロップによる信号ラッチ動作又は信号スルー動作を行う。
【発明の効果】
【０００７】
本発明によれば、動作周波数が高いときにはクロックの位相ずれを防止することができ、動作周波数が低いときには回路遅延を低減することができる可変レイテンシ回路及び可変レイテンシ回路のレイテンシ制御方法を得ることができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］
【０００９】
図１は、本発明の第１の実施形態に係る可変レイテンシ回路を示す回路図である。図１に示す可変レイテンシ回路１は、四つのロジック回路Ｌ１〜Ｌ４と、四つのフリップフロップＦＦ１〜ＦＦ４と、四つのクロック切替回路１０，２０，３０，４０と、レイテンシ切替回路５０とを備えている。
【００１０】
四つのロジック回路Ｌ１〜Ｌ４と四つのフリップフロップＦＦ１〜ＦＦ４とは、交互に直列に接続されている。
【００１１】
ロジック回路Ｌ１は、入力データＤＩＮを受けて、データＤＬ１をフリップフロップＦＦ１のデータ入力端子へ出力する。
【００１２】
フリップフロップＦＦ１のクロック入力端子はクロック切替回路１０の出力端子に接続され、出力端子はロジック回路Ｌ２に接続されている。フリップフロップＦＦ１は、クロック切替回路１０からのクロックに基づいて信号ラッチ動作を行い、データＤＦＦ１を出力する。
【００１３】
ロジック回路Ｌ２は、フリップフロップＦＦ１からの出力データＤＦＦ１を受けて、データＤＬ２をフリップフロップＦＦ２のデータ入力端子へ出力する。
【００１４】
フリップフロップＦＦ２のクロック入力端子はクロック切替回路２０の出力端子に接続され、出力端子はレイテンシ切替回路５０を介してロジック回路Ｌ３に接続されている。フリップフロップＦＦ２は、クロック切替回路２０からのクロックに基づいて信号ラッチ動作を行い、データＤＦＦ２を出力する。
【００１５】
ロジック回路Ｌ３は、レイテンシ切替回路５０を介してフリップフロップＦＦ２からの出力データＤＦＦ２を受けて、データＤＬ３をフリップフロップＦＦ３のデータ入力端子へ出力する。
【００１６】
フリップフロップＦＦ３のクロック入力端子はクロック切替回路３０の出力端子に接続され、出力端子はロジック回路Ｌ４に接続されている。フリップフロップＦＦ３は、クロック切替回路３０からのクロックに基づいて信号ラッチ動作を行い、データＤＦＦ３を出力する。
【００１７】
ロジック回路Ｌ４は、フリップフロップＦＦ３からの出力データＤＦＦ３を受けて、データＤＬ４をフリップフロップＦＦ４のデータ入力端子へ出力する。
【００１８】
フリップフロップＦＦ４のクロック入力端子はクロック切替回路４０の出力端子に接続さている。フリップフロップＦＦ４は、クロック切替回路４０からのクロックに基づいて信号ラッチ動作を行い、出力端子から出力データＤＯＵＴを出力する。
【００１９】
クロック切替回路１０には、入力クロックＣＬＫと入力クロックＣＬＫの周波数を表す周波数信号ＭＯＤＥが入力される。本実施形態では、周波数信号ＭＯＤＥは、入力クロックＣＬＫの周期がロジック回路Ｌ１〜Ｌ４各々の遅延量以下である場合にハイレベルとなり、ロジック回路Ｌ１〜Ｌ４各々の遅延量より大きい場合にローレベルとなる。
【００２０】
クロック切替回路１０は、周波数信号ＭＯＤＥのレベルに応じて、入力クロックＣＬＫを遅延させた遅延クロックＣＬＫ１及び入力クロックＣＬＫの何れか一方をフリップフロップＦＦ１に供給する。そのために、クロック切替回路１０は、遅延回路１１とマルチプレクサ（選択回路）１２とを備えている。
【００２１】
遅延回路１１は、入力クロックＣＬＫを遅延させた遅延クロックＣＬＫ１を生成し、この遅延クロックＣＬＫ１をマルチプレクサ１２の一方の入力端子に供給する。なお、遅延クロックＣＬＫ１の遅延量は、入力クロックＣＬＫの周波数が最も高いときでも、フリップフロップＦＦ１に入力されるデータＤＬ１に対して位相ずれ（１周期以上の位相ずれ）が補正される遅延量となっている。
【００２２】
マルチプレクサ１２の他方の入力端子には入力クロックＣＬＫが供給される。マルチプレクサ１２は、周波数信号ＭＯＤＥのレベルに応じて、遅延クロックＣＬＫ１及び入力クロックＣＬＫの何れか一方を選択出力する。本実施形態では、マルチプレクサ１２は、周波数信号ＭＯＤＥがハイレベルである場合に遅延クロックＣＬＫ１を選択出力し、周波数信号ＭＯＤＥがローレベルである場合には入力クロックＣＬＫを出力する。
【００２３】
クロック切替回路２０には、クロック切替回路１０から出力されるクロック、入力クロックＣＬＫ及び周波数信号ＭＯＤＥが入力される。クロック切替回路２０は、周波数信号ＭＯＤＥのレベルに応じて、クロック切替回路１０から出力されるクロックを遅延させた遅延クロックＣＬＫ２及び入力クロックＣＬＫの何れか一方をフリップフロップＦＦ２に供給する。そのために、クロック切替回路２０は、遅延回路２１とマルチプレクサ（選択回路）２２とを備えている。
【００２４】
遅延回路２１は、クロック切替回路１０から出力されるクロックを遅延させた遅延クロックＣＬＫ２を生成し、この遅延クロックＣＬＫ２をマルチプレクサ２２の一方の入力端子に供給する。ここで、遅延クロックＣＬＫ２の遅延量は、遅延回路１１の遅延量と遅延回路２１の遅延量とを加算した量であり、入力クロックＣＬＫの周波数が最も高いときでも、フリップフロップＦＦ２に入力されるデータＤＬ２に対して位相ずれ（１周期以上の位相ずれ）が補正される遅延量となっている。なお、この遅延クロックＣＬＫは、遅延回路２１を２つ用いて入力クロックＣＬＫを遅延させることによって生成されてもよい。
【００２５】
マルチプレクサ２２の他方の入力端子には入力クロックＣＬＫが供給される。マルチプレクサ２２は、周波数信号ＭＯＤＥのレベルに応じて、遅延クロックＣＬＫ２及び入力クロックＣＬＫの何れか一方を選択出力する。本実施形態では、マルチプレクサ２２は、周波数信号ＭＯＤＥがハイレベルである場合に遅延クロックＣＬＫ２を選択出力し、周波数信号ＭＯＤＥがローレベルである場合には入力クロックＣＬＫを出力する。
【００２６】
クロック切替回路３０には、レイテンシ切替回路５０に供給される入力クロックＣＬＫと周波数信号ＭＯＤＥとが入力される。クロック切替回路３０は、周波数信号ＭＯＤＥのレベルに応じて、レイテンシ切替回路５０に供給される入力クロックＣＬＫを遅延させた遅延クロックＣＬＫ３及び入力クロックＣＬＫの何れか一方をフリップフロップＦＦ３に供給する。そのために、クロック切替回路３０は、遅延回路３１とマルチプレクサ（選択回路）３２とを備えている。
【００２７】
遅延回路３１は、レイテンシ切替回路５０に供給される入力クロックＣＬＫを遅延させた遅延クロックＣＬＫ３を生成し、この遅延クロックＣＬＫ３をマルチプレクサ３２の一方の入力端子に供給する。なお、遅延クロックＣＬＫ３の遅延量は、入力クロックＣＬＫの周波数が最も高いときでも、フリップフロップＦＦ３に入力されるデータＤＬ３に対して位相ずれ（１周期以上の位相ずれ）が補正される遅延量となっている。
【００２８】
マルチプレクサ３２の他方の入力端子には入力クロックＣＬＫが供給される。マルチプレクサ３２は、周波数信号ＭＯＤＥのレベルに応じて、遅延クロックＣＬＫ３及び入力クロックＣＬＫの何れか一方を選択出力する。本実施形態では、マルチプレクサ３２は、周波数信号ＭＯＤＥがハイレベルである場合に遅延クロックＣＬＫ３を選択出力し、周波数信号ＭＯＤＥがローレベルである場合には入力クロックＣＬＫを出力する。
【００２９】
クロック切替回路４０には、クロック切替回路３０から出力されるクロック、入力クロックＣＬＫ及び周波数信号ＭＯＤＥが入力される。クロック切替回路４０は、周波数信号ＭＯＤＥのレベルに応じて、クロック切替回路３０から出力されるクロックを遅延させた遅延クロックＣＬＫ４及び入力クロックＣＬＫの何れか一方をフリップフロップＦＦ４に供給する。そのために、クロック切替回路４０は、遅延回路４１とマルチプレクサ（選択回路）４２とを備えている。
【００３０】
遅延回路４１は、クロック切替回路３０から出力されるクロックを遅延させた遅延クロックＣＬＫ４を生成し、この遅延クロックＣＬＫ４をマルチプレクサ４２の一方の入力端子に供給する。ここで、遅延クロックＣＬＫ４の遅延量は、遅延回路３１の遅延量と遅延回路４１の遅延量とを加算した量であり、入力クロックＣＬＫの周波数が最も高いときでも、フリップフロップＦＦ４に入力されるデータＤＬ４に対して位相ずれ（１周期以上の位相ずれ）が補正される遅延量となっている。なお、この遅延クロックＣＬＫ４は、遅延回路４１を２つ用いて入力クロックＣＬＫを遅延させることによって生成されてもよい。
【００３１】
マルチプレクサ４２の他方の入力端子には入力クロックＣＬＫが供給される。マルチプレクサ４２は、周波数信号ＭＯＤＥのレベルに応じて、遅延クロックＣＬＫ４及び入力クロックＣＬＫの何れか一方を選択出力する。本実施形態では、マルチプレクサ４２は、周波数信号ＭＯＤＥがハイレベルである場合に遅延クロックＣＬＫ４を選択出力し、周波数信号ＭＯＤＥがローレベルである場合には入力クロックＣＬＫを出力する。
【００３２】
レイテンシ切替回路５０には、フリップフロップＦＦ２からの出力データＤＦＦ２、入力クロックＣＬＫ及び周波数信号ＭＯＤＥが入力される。レイテンシ切替回路５０は、周波数信号ＭＯＤＥのレベルに応じて、信号ラッチ動作及び信号スルー動作の何れか一方を行う。そのために、レイテンシ切替回路５０は、切替用フリップフロップ５１とマルチプレクサ（選択回路）５２とを備えている。
【００３３】
切替用フリップフロップ５１のデータ入力端子はフリップフロップＦＦ２の出力端子に接続されており、クロック入力端子には入力クロックＣＬＫが供給される。切替用フリップフロップ５１の出力端子はマルチプレクサ５２の一方の入力端子に接続されている。
【００３４】
マルチプレクサ５２の他方の入力端子はフリップフロップＦＦ２の出力端子に接続されている。マルチプレクサ５２は、周波数信号ＭＯＤＥのレベルに応じて、切替用フリップフロップ５１の出力データＤＦＦ２ｂ及びフリップフロップＦＦ２の出力データＤＦＦ２の何れか一方を選択出力する。本実施形態では、マルチプレクサ５２は、周波数信号ＭＯＤＥがハイレベルである場合に切替用フリップフロップ５１の出力データＤＦＦ２ｂを選択出力し、周波数信号ＭＯＤＥがローレベルである場合にはフリップフロップＦＦ２の出力データＤＦＦ２を選択出力する。換言すれば、レイテンシ切替回路５０は、周波数信号ＭＯＤＥがハイレベルである場合に信号ラッチ動作を行い、周波数信号ＭＯＤＥがローレベルである場合には信号スルー動作を行う。
【００３５】
次に、第１の実施形態の可変レイテンシ回路１の動作を説明すると共に、本発明の実施形態に係る可変レイテンシ回路のレイテンシ制御方法について説明する。図２は、動作周波数が高いときの可変レイテンシ回路１の各部動作波形を示すフローチャートであり、図３は、動作周波数が低いときの可変レイテンシ回路１の各部動作波形を示すフローチャートである。
【００３６】
まず、動作周波数が高いとき、すなわち、入力データＤＩＮのビットレート及び入力クロックＣＬＫの周波数が高いときについて説明する。図２に示すように、入力クロックＣＬＫの１周期Ｔがロジック回路Ｌ１〜Ｌ３（及びＬ４）の遅延量ｄｌｙＬ１，ｄｌｙＬ２，ｄｌｙＬ３以下であるので、周波数信号ＭＯＤＥがハイレベルとなり、クロック切替回路１０，２０，３０，４０は、それぞれ、入力クロックＣＬＫに対して遅延量ｄｌｙＣ１だけ遅延した遅延クロックＣＬＫ１、遅延量ｄｌｙＣ１＋ｄｌｙＣ２だけ遅延した遅延クロックＣＬＫ２、遅延量ｄｌｙＣ３だけ遅延した遅延クロックＣＬＫ３、及び遅延クロックＣＬＫ４を出力する。
【００３７】
すると、フリップフロップＦＦ１はこの遅延クロックＣＬＫ１を用いて入力データＤＬ１をラッチしたデータＤＦＦ１を出力し、フリップフロップＦＦ２はこの遅延クロックＣＬＫ２を用いて入力データＤＬ２をラッチしたデータＤＦＦ２を出力する。
【００３８】
図２に示すように、遅延クロックＣＬＫ１は、遅延量ｄｌｙＣ１だけ遅延されることによってデータＤＬ１に対する位相ずれが補正されており、遅延クロックＣＬＫ２は、更に遅延量ｄｌｙＣ２だけ遅延されることによってデータＤＬ２に対する位相ずれが補正されている。
【００３９】
次いで、レイテンシ切替回路５０が切替用フリップフロップ５１による信号ラッチ動作を行い、入力クロックＣＬＫを用いてデータＤＦＦ２をラッチしたデータＤＦＦ２ｂを出力する。
【００４０】
図２に示すように、遅延クロックＣＬＫ２の総遅延量ｄｌｙＬ１＋ｄｌｙＬ２は入力クロックＣＬＫの１周期Ｔを超えていないが、次段で更に遅延量ｄｌｙＣ３を加えると、総遅延量ｄｌｙＬ１＋ｄｌｙＬ２＋ｄｌｙＬ３が入力クロックＣＬＫの１周期Ｔを超えてしまい、入力クロックＣＬＫに対して１周期Ｔ以上の位相ずれが生じてしまうことが予想される。このような場合、フリップフロップＦＦ３の前段に入力クロックＣＬＫを用いた切替用フリップフロップ５１を設けることによって、クロックの累積遅延量がリセットされ、次段以降へ遅延が引き継がれず、遅延クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４各々における総遅延量が入力クロックＣＬＫの１周期Ｔを超えないようになっている。これによって、外部の他の回路のクロックに対するクロックの位相ずれが補正される。
【００４１】
その後、上記した動作が繰り返される。具体的には、フリップフロップＦＦ３が遅延クロックＣＬＫ３を用いて入力データＤＬ３をラッチしたデータＤＦＦ３を出力し、フリップフロップＦＦ４が遅延クロックＣＬＫ４を用いて入力データＤＬ４をラッチした出力データＤＯＵＴを出力する。
【００４２】
次に、動作周波数が低いとき、すなわち、入力データＤＩＮのビットレート及び入力クロックＣＬＫの周波数が低いときについて説明する。図3に示すように、入力クロックＣＬＫの１周期Ｔがロジック回路Ｌ１〜Ｌ３（及びＬ４）の遅延量ｄｌｙＬ１，ｄｌｙＬ２，ｄｌｙＬ３より大きいので、周波数信号ＭＯＤＥがローレベルとなり、クロック切替回路１０，２０，３０，４０は、それぞれ、入力クロックＣＬＫを出力する。
【００４３】
すると、フリップフロップＦＦ１は入力クロックＣＬＫを用いて入力データＤＬ１をラッチしたデータＤＦＦ１を出力し、フリップフロップＦＦ２は入力クロックＣＬＫを用いて入力データＤＬ２をラッチしたデータＤＦＦ２を出力する。
【００４４】
次いで、レイテンシ切替回路５０は信号スルー動作を行い、フリップフロップＦＦ３が入力クロックＣＬＫを用いて入力データＤＬ３をラッチしたデータＤＦＦ３を出力し、フリップフロップＦＦ４が入力クロックを用いて入力データをラッチした出力データＤＯＵＴを出力する。
【００４５】
ここで、本発明の第１の実施形態の可変レイテンシ回路１の特徴を明確にするために、比較例のレイテンシ回路と比較する。図６は、比較例のレイテンシ回路を示す回路図であり、図７は、動作周波数が高いときの比較例のレイテンシ回路の各部動作波形を示すフローチャートである。
【００４６】
図６に示す比較例のレイテンシ回路１Ｏは、本発明の第１の実施形態の可変レイテンシ回路１において、レイテンシ切替回路５０を備えず、クロック切替回路１０，２０，３０，４０に代えてそれぞれ遅延回路１１，２１，３１，４１を備えている点で本発明の第１の実施形態と異なる。具体的には、レイテンシ回路１ＯにおけるフリップフロップＦＦ１〜ＦＦ４のクロック入力端子には、それぞれ、入力クロックＣＬＫを遅延回路１１一つ分遅延した遅延クロックＣＬＫ１、遅延回路１１，２１二つ分遅延した遅延クロックＣＬＫ２、遅延回路１１，２１，３１三つ分遅延した遅延クロックＣＬＫ３、遅延回路１１，２１，３１，４１四つ分遅延した遅延クロックＣＬＫ４が入力される。
【００４７】
図７に示すように、動作周波数が高く、入力クロックＣＬＫの１周期Ｔがロジック回路Ｌ１〜Ｌ３（及びＬ４）の遅延量ｄｌｙＬ１，ｄｌｙＬ２，ｄｌｙＬ３以下であるとき、比較例のレイテンシ回路１Ｏでは、遅延クロックＣＬＫ３の入力クロックＣＬＫに対する総遅延量ｄｌｙＬ１＋ｄｌｙＬ２＋ｄｌｙＬ３が入力クロックＣＬＫの１周期Ｔを超えてしまい、入力クロックＣＬＫに対して位相が１周期Ｔ以上ずれてしまっている。その結果、この遅延クロックＣＬＫ３を用いるフリップフロップＦＦ３の出力データＤＦＦ３及び後段のフリップフロップＦＦ４の出力データＤＯＵＴは、入力クロックＣＬＫに同期した外部の他の回路と同期することができなくなってしまう。
【００４８】
一方、動作周波数が低いときでも、レイテンシが固定であるので、比較例のレイテンシ回路１Ｏでは、回路遅延が大きくなってしまう。
【００４９】
しかしながら、第１の実施形態の可変レイテンシ回路１及び可変レイテンシ回路のレイテンシ制御方法によれば、クロック切替回路１０〜４０を備えているので、動作周波数が高く、入力クロックＣＬＫの１周期Ｔがロジック回路Ｌ１〜Ｌ４の遅延量以下であるときには、入力クロックＣＬＫを遅延させた遅延クロックＣＬＫ１〜ＣＬＫ４をフリップフロップＦＦ１〜ＦＦ４にそれぞれ供給することによって、各フリップフロップＦＦ１〜ＦＦ４におけるデータＤＬ１〜ＤＬ４に対するクロックの位相ずれ（１周期Ｔ以上の位相ずれ）を補正することができる。
【００５０】
また、第１の実施形態の可変レイテンシ回路１及び可変レイテンシ回路のレイテンシ制御方法によれば、レイテンシ切替回路５０を備えているので、フリップフロップの段数が多く、クロックの総遅延量が入力クロックＣＬＫの１周期Ｔを超えるような場合でも、入力クロックＣＬＫで動作する切替用フリップフロップ５１に乗せ換えることによって、各フリップフロップＦＦ１〜ＦＦ４における入力クロックＣＬＫに対するクロックの位相ずれ（１周期Ｔ以上の位相ずれ）を補正することができる。
【００５１】
これによって、高速動作時でも、入力クロックの位相情報を失うことなく、外部の他の回路と適切に同期をとることが可能となる。
【００５２】
また、第１の実施形態の可変レイテンシ回路１及び可変レイテンシ回路のレイテンシ制御方法によれば、動作周波数が低く、入力クロックＣＬＫの１周期Ｔがロジック回路Ｌ１〜Ｌ４の遅延量より大きいときには、切替用フリップフロップ５１をバイパスすることによって、レイテンシを減少させ、回路遅延を低減することができる。
［第２の実施形態］
【００５３】
図４は、本発明の第２の実施形態に係る可変レイテンシ回路を示す回路図である。図４に示す可変レイテンシ回路１Ａは、可変レイテンシ回路１においてレイテンシ切替回路５０に代えてレイテンシ切替回路５０Ａを備えている構成で第１の実施形態と異なっている。可変レイテンシ回路１Ａの他の構成は、可変レイテンシ回路１と同一である。
【００５４】
レイテンシ切替回路５０Ａは、スルーモード機能付きフリップフロップ５１Ａを有している。
【００５５】
図５は、スルーモード機能付きフリップフロップを示す回路図である。図５に示すスルーモード機能付きフリップフロップ５１Ａは、トランスファーゲート６１，６２と、ＮＯＴ回路６３〜７０と、ＡＮＤ回路７１，７２と、ＯＲ回路７３，７４とを備えている。
【００５６】
トランスファーゲート６１の一方の入出力端子にはデータＤＦＦ２が入力され、他方の入出力端子はＮＯＴ回路６３の入力端子及びＮＯＴ回路６４の出力端子に接続されている。ＮＯＴ回路６３の出力端子及びＮＯＴ回路６４の入力端子はトランスファーゲート６２の一方の入出力端子に接続されている。トランスファーゲート６２の他方の入出力端子はＮＯＴ回路６５の入力端子及びＮＯＴ回路６６の出力端子に接続されており、ＮＯＴ回路６５の出力端子はＮＯＴ回路６６の入力端子に接続されており、ＮＯＴ回路６５の出力端子からはデータＤＦＦ２ｂが出力される。
【００５７】
トランスファーゲート６１のＰ型ＭＯＳＦＥＴのゲートはＡＮＤ回路７１の出力端子に接続されており、Ｎ型ＭＯＳＦＥＴのゲートはＯＲ回路７３の出力端子に接続されている。ＡＮＤ回路７１の一方の入力端子には入力クロックＣＬＫが入力され、他方の入力端子には周波数信号ＭＯＤＥが入力される。ＯＲ回路７３の一方の入力端子には入力クロックＣＬＫがＮＯＴ回路６８を介して入力され、他方の入力端子には周波数信号ＭＯＤＥがＮＯＴ回路６７を介して入力される。
【００５８】
トランスファーゲート６２のＰ型ＭＯＳＦＥＴのゲートはＡＮＤ回路７２の出力端子に接続されており、Ｎ型ＭＯＳＦＥＴのゲートはＯＲ回路７４の出力端子に接続されている。ＡＮＤ回路７２の一方の入力端子には入力クロックＣＬＫがＮＯＴ回路６９を介して入力され、他方の入力端子には周波数信号ＭＯＤＥが入力される。ＯＲ回路７４の一方の入力端子には入力クロックＣＬＫが入力され、他方の入力端子には周波数信号ＭＯＤＥがＮＯＴ回路７０を介して入力される。
【００５９】
このような構成により、スルーモード機能付きフリップフロップ５１Ａは、周波数信号ＭＯＤＥがハイレベルのときに信号ラッチ動作を行い、周波数信号ＭＯＤＥがローレベルのときに信号スルー動作を行う。
【００６０】
したがって、第２の実施形態の可変レイテンシ回路１Ａでも、第１の実施形態の可変レイテンシ回路１と同様な利点を得ることができる。
【００６１】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。本実施形態では、四段のフリップフロップを備えた可変レイテンシ回路を例示したが、本発明によれば、多数段のフリップフロップを備えた可変レイテンシ回路であっても実現可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る可変レイテンシ回路を示す回路図である。
【図２】図１に示す可変レイテンシ回路の動作周波数が高いときの各部動作波形を示すフローチャートである。
【図３】図１に示す可変レイテンシ回路の動作周波数が低いときの各部動作波形を示すフローチャートである。
【図４】本発明の第２の実施形態に係る可変レイテンシ回路を示す回路図である。
【図５】図４に示すスルーモード機能付きフリップフロップを示す回路図である。
【図６】比較例のレイテンシ回路を示す回路図である。
【図７】図６に示す比較例のレイテンシ回路の動作周波数が高いときの各部動作波形を示すフローチャートである。
【符号の説明】
【００６３】
１，１Ａ…可変レイテンシ回路、Ｌ１，Ｌ２，Ｌ３，Ｌ４…ロジック回路、ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４…フリップフロップ、１０，２０，３０，４０…クロック切替回路、１１，２１，３１，４１…遅延回路、１２，２２，３２，４２…マルチプレクサ（選択回路）、５０，５０Ａ…レイテンシ切替回路、５１…切替用フリップフロップ、５１Ａ…信号スルーモード機能付き切替用フリップフロップ、５２…マルチプレクサ（選択回路）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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