(57)【要約】      （修正有）【課題】温度や電源電圧などのデバイスコンディションの変動によらず、出力信号に略一定の遅延特性が得られる。【解決手段】基準クロックに同期してデータ信号の処理を行う半導体装置であって、前記基準クロックをその１周期よりも各所定の遅延時間分短い時間だけ遅延させる遅延回路と、前記基準クロックによりサンプリングされたデータ信号を前記遅延回路の出力の各クロック信号でそれぞれサンプリングする複数のフリップフロップ回路と、前記各フリップフロップ回路の出力信号のうちの何れか一つを選択して出力する選択回路とを備える。【選択図】図１
2008177866.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックに同期してデータ信号の処理を行う半導体装置であって、前記基準クロックをその１周期よりも各所定の遅延時間分短い時間だけ遅延させる遅延回路と、前記基準クロックによりサンプリングされたデータ信号を前記遅延回路の出力の各クロック信号でそれぞれサンプリングする複数のフリップフロップ回路と、前記各フリップフロップ回路の出力信号のうちの何れか一つを選択して出力する選択回路とを備えることを特徴とする半導体装置。
【請求項２】
基準クロックに同期してデータ信号の処理を行う半導体装置であって、前記基準クロックをその１周期よりも各所定の遅延時間分短い時間だけ遅延させる遅延回路と、前記遅延回路の出力の各クロック信号のうちの何れか一つを選択して出力する選択回路と、前記基準クロックによりサンプリングされたデータ信号を前記選択回路の出力のクロック信号でサンプリングするフリップフロップ回路とを備えることを特徴とする半導体装置。
【請求項３】
基準クロックに同期してデータ信号の処理を行う半導体装置であって、前記基準クロックでサンプリングしたデータ信号の所定の遅延時間分を相殺する方向に位相の進んだ複数種のクロック信号を生成するクロック生成回路と、前記クロック生成回路の出力の各クロック信号のうちの何れか一つを選択して出力する選択回路と、前記基準クロックによりサンプリングされたデータ信号を前記選択回路の出力のクロック信号でサンプリングするフリップフロップ回路とを備えることを特徴とする半導体装置。
【請求項４】
所定の回路部のジャンクション温度を測定する温度測定部と、前記測定したジャンクション温度に基づき、該温度に対応する前記所定の遅延時間分を相殺する方向の選択信号を生成して前記選択回路に加える制御部とを備えることを特徴とする請求項１乃至３の何れか一つに記載の半導体装置。
【請求項５】
基準クロックに同期してデータ信号の処理を行う半導体装置の遅延調整方法であって、前記基準クロックでサンプリングしたデータ信号の所定の遅延時間分を相殺する方向に位相の進んだクロック信号を生成すると共に、前記基準クロックでサンプリングされたデータ信号を前記位相の進んだクロック信号でサンプリングすることによりデータ信号の遅延を抑制することを特徴とする半導体装置の遅延調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその遅延調整方法に関し、特に、クロック信号に同期してデータ信号の処理を行うディジタル回路の遅延調整に適用して好適なるものである。
【背景技術】
【０００２】
近年、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）等の半導体集積回路における動作速度の高速化は著しく、これに伴い、回路に接続する外部バスにおいても出力信号の高速化が求められている。しかし、半導体集積回路ではデバイスコンディションの変化に伴い、出力信号の遅延も変動するため、そのＡＣ（交流）特性をワーストケース時の最大の出力遅延で規定している。係る状況の下、もしデバイスコンディションの悪化に伴う出力遅延の増加を抑えることが出来れば、外部バスの更なる高速化が図れる。
【０００３】
図５は従来技術を説明する図で、従来の半導体集積回路（クロック同期回路）における信号出力段の典型的な構成を示している。図５（Ａ）はそのブロック図で、１０はユーザがゲート回路やＦＦ等を用いて任意に設計・構成したユーザ回路部、ＦＦ０は信号出力段のフリップフロッップ回路である。ＦＦ０は入力のデータ信号を基準クロックＣＫの立ち上がりでサンプリングして該クロックＣＫに同期したデータ信号Ｑを外部に出力する。外部回路（不図示）ではこの出力信号Ｑを基準クロックＣＫに同期して取り込むことにより、システム全体として正しい信号処理が行われる。
【０００４】
図５（Ｂ）に半導体集積回路出力段の動作タイミングチャートを示す。この集積回路は出力信号の遅延調整機能を備えていないため、データ信号の中央を基準クロックΦ０の立ち上がりでサンプリングすると、その出力信号ＱはＦＦ０のジャンクション温度の上昇に伴って遅延量が増大する。Ｑｂはベストケース時の出力信号であり、その遅延量は素子に固有の固定分ｄ０と温度による遅延分ｄ１の和からなっている。また、Ｑｔはティピカルケース時の出力信号であり、その遅延量は固定分ｄ０と温度による遅延分ｄ２の和からなっている。そして、Ｑｗはワーストケース時の出力信号であり、その遅延量は固定分ｄ０と温度による遅延分ｄ３の和からなっている。このように、集積回路が出力信号の遅延調整機能を備えない場合は、システムの基準クロックΦ０に対するデータ信号の遅延が一様に増大するため、外部バスの更なる高速化が困難であった。
【０００５】
この点、従来は、外的条件（温度，電源電圧等）の変動に基づきＡＳＩＣの出力信号に挿入する遅延量を可変にすることで、出力信号の遅延変動を抑制する集積回路が知られている（特許文献１）。また、従来は、並走するデータ信号とクロック信号間の遅延差に応じて該データ信号又はクロック信号に挿入する遅延量を可変とすることで、両信号間の遅延差を相殺するように制御する半導体装置が知られている（特許文献２）。
【特許文献１】特開２００１−２９１８４９
【特許文献２】特開２００６−１２６１３４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来技術は、何れも一方の遅延に合わせて他方に遅延を挿入するものであるため、遅延調整は常にワーストケース（最大遅延）に向けて行われることになり、ベストケース時やティピカルケース時の回路動作を維持できない。即ち、常にワーストケース
時の最大遅延を考慮する必要があるため、外部バスの更なる高速化は図れなかった。
【０００７】
更に、出力の並走クロックに遅延を挿入する方法では、デバイスの基準クロックに対して並走クロックが非同期となるために以下のような問題がある。一つはデバイスが動作している基準クロックと、再度データの同期を取りたい場合には、非同期クロックの乗せ換え回路をユーザ側で用意する必要があり、これによるオーバヘッド（データレートの低下やＲＡＭ乗せ換え論理の遅延等）が生じる。もう一つは、出力並走クロックを外部ＲＡＭ等のバスクロックとして使用している場合には、バスリード時において出力並走クロックに遅延を入れるほど、リードデータもその分遅延してしまうため、データ受け側のセットアップ時間が厳しくなるという問題がある。更に、出力並走クロックが変動するということは、該クロックを使用するデバイスにとってはクロックジッタが発生していることとなるため、回路動作の信頼性が損なわれる。
【０００８】
本発明は上記従来技術の問題点に鑑みなされたもので、その目的は、デバイスコンディションの変動によらず、出力信号に略一定の遅延特性が得られる半導体装置及びその遅延調整方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の態様による半導体装置は、基準クロックに同期してデータ信号の処理を行う半導体装置であって、前記基準クロックをその１周期よりも各所定の遅延時間分短い時間だけ遅延させる遅延回路と、前記基準クロックによりサンプリングされたデータ信号を前記遅延回路の出力の各クロック信号でそれぞれサンプリングする複数のフリップフロップ回路と、前記各フリップフロップ回路の出力信号のうちの何れか一つを選択して出力する選択回路とを備えるものである。
【００１０】
本発明によれば、基準クロックによりサンプリングされたデータ信号を、該基準クロックの１周期よりも所定の遅延時間分早めたクロック信号でサンプリングする構成により、装置の出力信号には、デバイスコンディション（温度など）の変動によらず、略一定の遅延特性が得られる。また、外部バスに接続する回路では遅延特性が改善された分、セットアップ時間のマージンが増えることになるため、外部バスの更なる高速化が可能となる。
【００１１】
本発明の第２の態様による半導体装置は、基準クロックに同期してデータ信号の処理を行う半導体装置であって、前記基準クロックをその１周期よりも各所定の遅延時間分短い時間だけ遅延させる遅延回路と、前記遅延回路の出力の各クロック信号のうちの何れか一つを選択して出力する選択回路と、前記基準クロックによりサンプリングされたデータ信号を前記選択回路の出力のクロック信号でサンプリングするフリップフロップ回路とを備えるものである。従って、より少ない回路構成で本発明の目的を達成できる。
【００１２】
本発明の第３の態様による半導体装置は、基準クロックに同期してデータ信号の処理を行う半導体装置であって、前記基準クロックでサンプリングしたデータ信号の所定の遅延時間分を相殺する方向に位相の進んだ複数種のクロック信号を生成するクロック生成回路と、前記クロック生成回路の出力の各クロック信号のうちの何れか一つを選択して出力する選択回路と、前記基準クロックによりサンプリングされたデータ信号を前記選択回路の出力のクロック信号でサンプリングするフリップフロップ回路とを備えるものである。
【００１３】
本発明の第４の態様では、所定の回路部のジャンクション温度を測定する温度測定部と、前記測定したジャンクション温度に基づき、該温度に対応する前記所定の遅延時間分を相殺する方向の選択信号を生成して前記選択回路に加える制御部とを備える。従って、ジャンクション温度の変動に応じて正確な遅延調整を速やかに行える。
【００１４】
本発明の第５の態様による半導体装置の遅延調整方法は、基準クロックに同期してデータ信号の処理を行う半導体装置の遅延調整方法であって、前記基準クロックでサンプリングしたデータ信号の所定の遅延時間分を相殺する方向に位相の進んだクロック信号を生成すると共に、前記基準クロックでサンプリングされたデータ信号を前記位相の進んだクロック信号でサンプリングするものである。
【発明の効果】
【００１５】
以上述べた如く本発明によれば、デバイスコンディションの変動によらず、装置の出力信号に略一定の遅延特性（好ましくは、最適の遅延特性）が得られるため、外部バス等の更なる高速化が可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。図１は第１の実施の形態による半導体集積回路のブロック図で、ジャンクション温度の変化に伴い増加する出力信号の遅延を一定に調整する場合を示している。
【００１７】
図において、１０はユーザが任意に設計・構成したユーザ回路部、ＦＦ０はユーザ回路部１０における出力段のフリップフロップ、２０は半導体集積回路の出力段に設けられて、該回路の出力信号の遅延調整を行う遅延調整部、３０は所定の回路部（例えばＦＦ０）のジャンクション温度を測定して遅延調整部２０の制御を行う温度測定制御部である。このような半導体集積回路の全体はＦＰＧＡやＡＳＩＣにより構成される。
【００１８】
ＦＦ０はユーザ回路部１０の出力のデータをシステムの基準クロックφ０の立ち上がりでサンプリングし、その出力信号Ｑ０をＦＦ１〜ＦＦ３の各データ入力端子に加える。一方、この基準クロックΦ０は遅延素子ＤＬ１〜ＤＬ３に加えられる。遅延素子ＤＬ１は基準クロックφ０の立ち上がりをクロック周期Ｔ−ｄ１だけ遅延させ、その出力の遅延クロックφ１をＦＦ１のクロック入力端子に加える。同様にして、遅延素子ＤＬ２，ＤＬ３は基準クロックφ０の立ち上がりをそれぞれクロック周期Ｔ−ｄ２，Ｔ−ｄ３だけ遅延させ、その出力の各遅延クロックφ２，Φ３をＦＦ２，ＦＦ３のクロック入力端子に加える。
【００１９】
ここで、ｄ１はベストケース（ｂｅｓｔ）におけるＦＦ０の遅延量に相当し、同様にして、ｄ２，ｄ３はティピカルケース（ｔｙｐ），ワーストケース（ｗｏｒｓｔ）におけるＦＦ０のの各遅延量に相当する。また、このような遅延回路ＤＬ１は、例えば、遅延バッファにより構成できる。遅延回路ＤＬ２，ＤＬ３についても同様である。
【００２０】
以上により、ＦＦ０の出力信号Ｑ０はＦＦ１〜ＦＦ３において各遅延クロックΦ１〜Φ３の立ち上がりによりサンプリングされ、その出力信号Ｑ１〜Ｑ３はセレクタ（ＳＥＬ）２１に入力する。セレクタ２１は温度測定制御部３０からの現時点のジャンクション温度に応じた遅延選択信号により入力信号Ｑ１〜Ｑ３の内の何れか一つを選択し、これを集積回路の出力端子ＯＵＴに出力する。図示しないが、この出力端子ＯＵＴは外部バスに接続されている。
【００２１】
温度測定制御部３０では、サーマルダイオードＴＤにおけるｐｎ接合部の順方向電圧降下が温度により変化（１ｍＶ／°Ｃ〜２ｍＶ／°Ｃ〜）する性質を利用して集積回路内部（例えばＦＦ０）のジャンクション温度を測定する。具体的には、バイアス抵抗ＲとサーマルダイオードＴＤの直列回路に基準電圧ＶＲを加え、該サーマルダイオードＴＤに一定の電流を流した状態でその順方向電圧降下をオペアンプ３１により検出・増幅し、その出力をＡ／Ｄ変換器３２によりＡ／Ｄ変換する。こうして得られた検出温度に相当するディジタル信号はＲＯＭ３３に実装された温度−遅延量変換テーブルにより対応する遅延量選
択信号に変換され、セレクタ２１の選択入力端子に加えられる。
【００２２】
挿入図（ａ） に温度−遅延量変換テーブルの変換イメージを示す。横軸の検出温度は縦軸のベストケース（Ｔ−ｄ１），ティピカルケース（Ｔ−ｄ２），ワーストケース（Ｔ−ｄ３）の３段階に分けられた何れかの遅延選択信号０，１，２に変換される。
【００２３】
図２は第１の実施の形態による半導体集積回路の動作タイミングチャートで、基準クロック周期Ｔ＝１０ｎｓ 、固定分の遅延ｄ０＝２ｎｓ、ベストケース時の遅延ｄ１＝２ｎｓ、ティピカルケース時の遅延ｄ２＝３ｎｓ、ワーストケース時の遅延ｄ３＝４ｎｓとした場合の例を具体的に示している。図において、遅延クロックΦ１の立ち上がりは基準クロックφ０の立ち上がりからクロック周期Ｔ−ｄ１だけ遅延しており、同様にして、遅延クロックΦ２，Φ３の各立ち上がりは基準クロックφ０の立ち上がりからクロック周期Ｔ−ｄ２，Ｔ−ｄ３だけそれぞれ遅延している。これを、基準クロックΦ０の２つ目の立ち上がりから見ると、遅延クロックΦ１の立ち上がりはｄ１だけ位相が早まり、また、遅延クロックΦ２，Φ３の立ち上がりはそれぞれｄ２，ｄ３だけ位相が早まっていることになる。
【００２４】
ベストケースにおいて、ＦＦ０は基準クロックΦ０の立ち上がりから（ｄ０＋ｄ１）分遅れたタイミングに出力データＱｂ０を有効にしており、またこの状態では、ＦＦ１〜ＦＦ３も、それぞれ遅延クロックΦ１〜Φ３の立ち上がりから（ｄ０＋ｄ１）分遅れたタイミングに各出力データＱｂ１〜Ｑｂ３を有効にしている。この状態では、Ｑｂ０に対するサンプリングをｄ１分だけ早めたＦＦ１の出力データＱｂ１において、ＦＦ０における遅延分ｄ１が相殺されることになるため、セレクタ２１でＦＦ１の出力データＱｂ１を選択することにより、その出力には基準クロックΦ０の立ち上がりから固定分ｄ０だけ遅延したデータ信号Ｑｂ１が得られる。
【００２５】
ティピカルケースにおいて、ＦＦ０は基準クロックΦ０の立ち上がりから（ｄ０＋ｄ２）分遅れたタイミングに出力データＱｔ０を有効にしており、またこの状態では、ＦＦ１〜ＦＦ３も、それぞれ遅延クロックΦ１〜Φ３の立ち上がりから（ｄ０＋ｄ２）分遅れたタイミングに各出力データＱｔ１〜Ｑｔ３を有効にしている。この状態では、Ｑｔ０に対するサンプリングをｄ２分だけ早めたＦＦ２の出力データＱｔ２において、ＦＦ０における遅延分ｄ２が相殺されることになるため、セレクタ２１でＦＦ２の出力データＱｔ２を選択することにより、その出力には上記と同様に基準クロックΦ０の立ち上がりから固定分ｄ０だけ遅延したデータ信号Ｑｔ２が得られる。
【００２６】
ワーストケースにおいて、ＦＦ０は基準クロックΦ０の立ち上がりから（ｄ０＋ｄ３）分遅れたタイミングに出力データＱｗ０を有効にしており、またこの状態では、ＦＦ１〜ＦＦ３も、それぞれ遅延クロックΦ１〜Φ３の立ち上がりから（ｄ０＋ｄ３）分遅れたタイミングに各出力データＱｗ１〜Ｑｗ３を有効にしている。この状態では、Ｑｗ０に対するサンプリングをｄ３分だけ早めたＦＦ３の出力データＱｗ３において、ＦＦ０における遅延分ｄ３が相殺されることになるため、セレクタ２１でＦＦ３の出力データＱｗ３を選択することにより、その出力には上記と同様に基準クロックΦ０の立ち上がりから固定分ｄ０だけ遅延したデータ信号Ｑｗ３が得られる。
【００２７】
なお、この例では遅延クロックΦ３の立ち上がりによるセットアップタイムが厳しくなるが、このようなセットアップタイムをカバーできる範囲内でデータ信号Ｑｗ３の遅延特性を改善することが可能である。
【００２８】
かくして、本実施の形態によれば、ジャンクション温度の変動によらず、半導体集積回路の出力端子ＯＵＴには常に略一定（図の例では固定分ｄ０）の遅延特性が得られ、よっ
て、外部バスの更なる高速化が可能となる。
【００２９】
図３は第２の実施の形態による半導体集積回路のブロック図で、遅延調整部２０ｂにおけるフリップフロップ回路の数を削減した場合を示している。この例では、遅延回路ＤＬ１〜ＤＬ３の出力の各遅延クロックΦ１〜Φ３のうちの何れか一つをセレクタ２１で選択することにより、ＦＦ２，ＦＦ３を省略している。また、ＦＦ１の入力信号Ｑ０をセレクタ２１の出力の遅延クロックでサンプリングすることにより、集積回路の出力信号ＯＵＴを直接形成している。
【００３０】
図４は第３の実施の形態による半導体集積回路のブロック図で、クロック生成回路
が位相の進んだ複数種のクロック信号を生成する場合を示している。図において、高速のマスタークロックＭＣＫでＦＦ２を反転駆動し、クロックΦ３を生成すると共に、該クロックΦ３によりＦＦ３〜ＦＦ５で順次位相の遅れたクロックΦ２，Φ１，Φ０を生成する。ここで、クロックΦ０を基準クロックとすると、Φ１〜Φ３は基準クロックΦ０よりも順次位相の進んだクロックとなる。そこで、基準クロックΦ０によりサンプリングされたデータ信号ＤＡＴＡをセレクタ２１の出力のクロック信号Φ１，Φ２又はΦ３でサンプリングすることにより、出力のデータ信号ＯＵＴの遅延を抑制できる。
【００３１】
なお、上記各実施の形態ではジャンクション温度の変動（上昇）に対する遅延調整の例を述べたが、これに限らない。他のデバイスコンディション（電源電圧など）の変動に対しても本発明の遅延調整を適用できることは明らかである。
【００３２】
また、上記各実施の形態では、ティピカルケースやワーストケースの遅延をベストケースの遅延に近づける理想的な場合を述べたが、これに限らない。例えば、ワーストケースの遅延をティピカルケースの遅延に近づけるように調整しても良い。
【００３３】
また、上記各実施の形態ではＦＦ０のサンプリング出力Ｑ０に対して遅延調整を行ったが、これに限らない。ＦＦ０を削除した状態の、即ち、ゲート回路出力のデータ信号に対して本発明の遅延調整を適用してもよい。この場合は集積回路の出力信号を１周期Ｔ分早めることが可能となる。
【００３４】
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で各部の構成、制御、処理及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【図面の簡単な説明】
【００３５】
【図１】第１の実施の形態による半導体集積回路のブロック図である。
【図２】第１の実施の形態による半導体集積回路の動作タイミングチャートである。
【図３】第２の実施の形態による半導体集積回路のブロック図である。
【図４】第３の実施の形態による半導体集積回路のブロック図である。
【図５】従来技術を説明する図である。
【符号の説明】
【００３６】
１０  ユーザ回路部
２０  遅延調整部
３０  温度測定制御部
ＤＬ  遅延素子
ＴＤ  サーマルダイオード
【図１】
2008177866.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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