(57)【要約】【課題】複数のデータを連続して受信して整列し、内部への格納時の動作マージンを向上させることのできる半導体メモリ装置を提供すること。【解決方法】本発明の半導体メモリ装置は、データストローブ信号を受信してデータ整列信号を出力する整列信号生成部と、前記データ整列信号を利用して、連続して入力される複数のデータを整列して出力するデータ整列部と、前記データ整列信号の遷移タイミングに同期したデータ伝達信号を生成するデータ伝達制御部と、前記データ整列部から出力される整列されたデータを前記データ伝達信号に応答してデータ格納領域に伝達するデータ伝達部とを備える。【選択図】図３
2008059735.tif 000002
【特許請求の範囲】
【請求項１】
データストローブ信号を受信してデータ整列信号を出力する整列信号生成部と、
前記データ整列信号を利用して、連続して入力される複数のデータを整列して出力するデータ整列部と、
前記データ整列信号の遷移タイミングに同期したデータ伝達信号を生成するデータ伝達制御部と、
前記データ整列部から出力される整列されたデータを前記データ伝達信号に応答してデータ格納領域に伝達するデータ伝達部と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記整列信号生成部が、
前記データストローブ信号の第１遷移に同期した第１整列信号、及び前記データストローブ信号の第２遷移に同期した第２整列信号を出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記データ整列部が、前記第１整列信号と第２整列信号とに応答して入力データを交互に整列させることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記整列信号生成部が、
前記データストローブ信号を受信して前記データストローブ信号の第１遷移タイミング及び第２遷移タイミングを検知する検知部と、
該検知部によって検知された前記遷移タイミングに対応して遷移するデータ伝達基準信号を出力する第１信号出力部と、
該第１信号出力部の出力をバッファリングして前記第１整列信号を出力する第２信号出力部と、
前記第１信号出力部の出力を反転させて前記第２整列信号として出力する第３信号出力部と
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記データ伝達制御部が、
前記データ伝達基準信号を利用して基準パルス信号を生成するパルス生成部と、
ライトレイテンシに対応してアクティブになるライト信号を前記データ整列部で整列されるデータ数に対応して遅延させ、かつ、クロック信号の遷移に同期して遅延された第１ライト遅延信号及び第２ライト遅延信号を出力するライト信号遅延部と、
前記基準パルス信号が前記ライト遅延信号のアクティブ期間に限って出力される信号の前記データ伝達信号を出力する信号結合部と
を備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記パルス生成部が、
前記データ伝達基準信号を反転させて出力するインバート手段と、
該インバート手段の出力及び前記データ伝達基準信号を受信して前記基準パルス信号を出力するＮＯＲゲートと
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記ライト信号遅延部が、
クロック入力端でクロック信号を受信し、データ入力端で前記ライト信号を受信する第１Ｄ−フリップフロップと、
クロック入力端で前記クロック信号を受信し、データ入力端で前記第１Ｄ−フリップフロップの出力を受信する第２Ｄ−フリップフロップと、
クロック入力端で前記クロック信号を受信し、データ入力端で前記第２Ｄ−フリップフロップの出力を受信する第３Ｄ−フリップフロップと、
クロック入力端で前記クロック信号を受信し、データ入力端で前記第３Ｄ−フリップフロップの出力を受信する第４Ｄ−フリップフロップと
を備え、
前記第２Ｄ−フリップフロップの出力と前記第４Ｄ−フリップフロップの出力とを前記ライト遅延信号である第１ライト遅延信号及び第２ライト遅延信号として出力することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記信号結合部が、
前記第１ライト遅延信号及び前記基準パルス信号を論理積する第１論理積手段と、
前記第２ライト遅延信号及び前記基準パルス信号を論理積する第２論理積手段と、
前記第１論理積手段及び前記第２論理積手段の出力を論理和して前記データ伝達信号として出力する論理和手段と
を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記データ伝達部が、
前記データ伝達信号に応答してアクティブになり、かつ、前記整列されたデータを受信するデータ入力部と、
該データ入力部に入力されたデータ信号をラッチするラッチ部と、
該ラッチ部によってラッチされたデータ信号を前記データ格納領域に出力する出力部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記整列されたデータを前記データ伝達部に伝達するマルチプレクサをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
前記データ伝達部によって伝達されたデータを利用してデータ伝達ラインをドライブすることによって、前記データがデータ格納領域に伝達され得るようにするライトドライバーをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１２】
前記データ伝達信号が、前記データ整列信号の立ち下りタイミングに同期することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１３】
データストローブ信号を受信してデータ整列信号を出力する整列信号生成部と、
前記データ整列信号を利用して、連続して入力される複数のデータを整列して出力するデータ整列部と、
ライトレイテンシに対応するライト信号をクロック信号の遷移タイミングに遅延させてライト遅延信号として出力するライト信号生成部と、
前記整列信号が前記ライト遅延信号のアクティブ期間に限って出力される信号の前記データ伝達信号を生成するデータ伝達信号生成部と、
前記データ整列部から出力される整列されたデータを前記データ伝達信号に応答してデータ格納領域に伝達するデータ伝達部と
を備えることを特徴とする半導体メモリ装置。
【請求項１４】
前記整列信号生成部が、
前記データストローブ信号の第１遷移に同期した第１整列信号及び前記データストローブ信号の第２遷移に同期した第２整列信号を出力することを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記データ整列部が、前記第１整列信号及び第２整列信号に応答して入力データを交互に整列させることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記整列信号生成部が、
前記データストローブ信号を受信して前記データストローブ信号の第１遷移タイミング及び第２遷移タイミングを検知する検知部と、
該検知部によって検知された前記遷移タイミングに対応して遷移するデータ伝達基準信号を出力する第１信号出力部と、
該第１信号出力部をバッファリングして前記第１整列信号を出力する第２信号出力部と、
前記第１信号出力部の出力を反転させて前記第２整列信号として出力する第３信号出力部と
を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記データ伝達部が、
前記データ伝達信号に応答してアクティブになり、かつ、前記整列されたデータを受信するデータ入力部と、
該データ入力部に入力されたデータ信号をラッチするラッチ部と、
該ラッチ部によってラッチされたデータ信号を前記データ格納領域に出力する出力部と
を備えることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記整列されたデータを前記データ伝達部に伝達するマルチプレクサをさらに備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１９】
前記データ伝達部によって伝達されたデータを利用してデータ伝達ラインをドライブすることによって前記データがデータ格納領域に伝達され得るようにするライトドライバーをさらに備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記データ伝達信号が、前記データストローブ信号の立ち下りタイミングに同期することを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項２１】
データストローブ信号に応答して連続して入力されるデータを並列データとして整列するステップと、
前記データストローブ信号の遷移タイミングに対応するデータ伝達信号を生成するステップと、
前記データ伝達信号に対応して前記並列データをデータ伝達領域に伝達するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項２２】
前記整列するステップが、
前記データストローブ信号の第１遷移時点に対応する第１データ整列信号を生成するステップと、
前記データストローブ信号の第２遷移時点に対応する第２データ整列信号を生成するステップと、
前記第１データ整列信号に応答して前記連続して入力されるデータの奇数データを整列するステップと、
前記第２データ整列信号に応答して前記連続して入力されるデータの偶数データを整列するステップと
を含むことを特徴とする請求項２１に記載の半導体メモリ装置の駆動方法。
【請求項２３】
前記データ伝達信号を生成するステップが、
前記データストローブ信号の遷移時点に対応するパルス信号を生成するステップと、
ライトレイテンシに対応するライト信号を生成するステップと、
該ライト信号を前記連続して入力されるデータ数に対応して遅延させ、かつ、クロック信号に同期させて遅延されたライト遅延信号を生成するステップと、
前記パルス信号及び前記ライト遅延信号のアクティブ期間に限って出力される信号の前記データ伝達信号を生成するステップと
を含むことを特徴とする請求項２１に記載の半導体メモリ装置の駆動方法。
【請求項２４】
前記データ伝達信号が、前記データストローブ信号の立ち下りタイミングに同期したことを特徴とする請求項２１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のデータを入力する入力回路及びデータ入力方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、データを格納し、格納されたデータを出力する半導体装置である。半導体メモリ装置は、データを格納するために複数の単位セルを配置したデータ格納領域、及びデータ格納領域に格納されたデータを出力したり、外部から入力されるデータをデータ格納領域に伝達するデータ入出力回路が配置される入出力領域がある。
【０００３】
入出力領域には、データ入力回路、データ出力回路、アドレス入力回路及び命令語入力回路を備える。データ入力回路は、書き込み命令に応じて外部から入力されるデータをデータ格納領域に伝達する回路である。データ出力回路は、読み出し命令に応じてデータ格納領域から提供されるデータを外部に出力する回路である。アドレス入力回路は、書き込み命令及び読み出し命令にしたがって格納・出力するデータの位置を指定するアドレスが入力され、それをデコードする回路である。命令語入力回路は、読み出し命令又は書き込み命令などが入力され、それを解析して他の回路を制御する回路である。
【０００４】
技術の発達に伴い、半導体メモリ装置が配置されるシステムの動作速度が増加し、そのため、半導体メモリ装置は、さらに高速で、より多くのデータの受信が求められている。半導体メモリ装置が高速でデータを受信するために最初に提案されたものは、システムのクロック信号に同期させてデータを受信する同期式半導体メモリ装置である。しかし、半導体メモリ装置を備えたシステムの動作速度はさらに速まり、同期式半導体メモリ装置だけでは所望の速度でデータを受信することができない。これを解決するためにシステムのクロック信号の立ち上がりエッジ及び立ち下りエッジに、それぞれのデータを受信するＤＤＲ同期式半導体メモリ装置が開発された。
【０００５】
半導体メモリ装置がクロック信号の立ち上がりエッジ及び立ち下りエッジにそれぞれ同期してデータを受信するのには様々な問題がある。そのうちの１つが、システムのクロック信号の半導体メモリ装置への到着に伴った遅延時間によって、半導体メモリ装置が、クロック信号の遷移に正確に同期してデータを受信することができないという問題である。
【０００６】
これは、クロック信号が伝達される遅延時間、及びデータ信号が伝達される遅延時間などによって、クロック信号の半周期ごとに１つのデータを半導体メモリ装置に伝達する伝達マージンが非常に足りないからである。したがって、ＤＤＲ同期式半導体メモリ装置は、クロック信号の遷移に対応してデータを受信するのではなく、データの入力タイミングごとに遷移が発生するデータストローブ信号に対応してデータを受信する。データストローブ信号は、半導体メモリ装置へとデータを伝達する半導体装置において、データを出力するときに生成されて半導体メモリ装置に入力させる。半導体メモリ装置は、データストローブ信号に対応してデータを受信するが、再び内部的な動作を行うときにはクロック信号を利用して処理する。
【０００７】
一方、半導体メモリ装置は、さらに高速で多くのデータを入力させるためにプリフェッチ動作を行う。プリフェッチ動作は、データ入力回路が予め複数のデータを連続して受信した後、並列データに整列することである。半導体メモリ装置のデータ格納領域で処理するときは、並列データを１回の動作で処理するため、より高速で多くのデータを処理することができる。このため、半導体メモリ装置は、１つのデータ入力回路に１回の書き込み動作によって、連続して複数のデータを受信し、これを整列する回路を備えている。例えば、１回の書き込み動作を行うときに１つのデータ入力回路に連続して入力されるデータ数が４ビットであれば、４ビットのプリフェッチ動作を行うことになる。
【０００８】
半導体メモリ装置のデータ入力回路は、データストローブ信号の遷移に対応してデータを受信した後、データストローブ信号を利用した信号を用いてプリフェッチに対応して連続して入力されたデータを整列させ、並列データにする。データ入力回路は、並列データを、再びクロック信号に同期した信号に対応してデータ格納領域に伝達する。
【０００９】
図１は、半導体メモリ装置を示すブロック図である。特に、半導体メモリ装置のデータ入力回路を示すブロック図である。
【００１０】
同図に示すように、半導体メモリ装置のデータ入力回路は、データ整列部１０、整列信号生成部２０、クロックバッファ３０、マルチプレクサ４０、データ伝達部５０及びライトドライバー６０を備える。データ整列部１０は、データ入力バッファ１１、及び複数のラッチ１２〜１８を備える。データ整列部１０のデータ入力バッファ１１は、外部からのデータＤＩＮを受信してバッファリングした後、ラッチ１２，１４に出力する。複数のラッチ１２〜１８は、データ入力バッファ１１から順次提供される入力データを整列信号ＤＳＲＰ４，ＤＳＦＰ４に応答してラッチし、４ビットの並列データＡＬ＿Ｒ０，ＡＬ＿Ｆ０，ＡＬ＿Ｒ１，Ａｌ＿Ｆ１に整列した後、マルチプレクサ４０に出力する。整列信号生成部２０は、データストローブ信号の立ち上がり遷移及び立ち下り遷移にそれぞれ同期する整列信号ＤＳＰＦ４，ＤＳＦＰ４を生成して出力する。
【００１１】
クロックバッファ３０は、クロックイネーブル信号ＥＮ＿ＩＣＬＫに応答してクロック信号ＩＣＬＫの遷移に同期したデータ伝達信号ＤＰを生成する。マルチプレクサ４０は、並列データＡＬ＿Ｒ０，ＡＬ＿Ｆ０，ＡＬ＿Ｒ１，Ａｌ＿Ｆ１をデータ伝達部５０に出力する。マルチプレクサ４０は、半導体メモリ装置がＸ４、Ｘ８、Ｘ１６モードを全て支援する場合に必要なものである。Ｘ１６モードにおいては、１６個のデータ入力回路の全てがデータを受信するため、マルチプレクサの動作を必要としない。しかし、Ｘ８モードやＸ４モードにおいては、備えられた１６個のデータ入力回路のうち、８つ又は４つのみが動作するため、入力されたデータがデータ格納領域に伝達されるときに対応するデータ伝達ラインへと移動されなければならない。これは、データ伝達ラインは、１６個のデータ入力回路に対応して接続されているからである。
【００１２】
データ伝達部５０は、データ伝達信号ＤＰに応答してマルチプレクサ４０で提供するデータ信号ＡＬ＿Ｄを受信して増幅し、ライトドライバー６０に出力する。ライトドライバー６０は、データ伝達部５０から提供されるデータ信号ＧＩＯを利用して一対のデータ信号にした後、データ格納領域に伝達する。
【００１３】
データ整列部１０から出力される並列データＡＬ＿Ｒ０，ＡＬ＿Ｆ０，ＡＬ＿Ｒ１，Ａｌ＿Ｆ１は、データストローブ信号によって同期した状態である。したがって、データ伝達部５０は、データをデータ伝達信号ＤＰに同期させて伝達することによって、データを伝達するための基準信号をデータストローブ信号からクロック信号に転換する役割も果す。このようにデータを伝達する基準信号を変えることをドメインクロシング（ＤｏｍａｉｎＣｒｏｓｓｉｎｇ）という。
【００１４】
図２は、図１に示す半導体メモリ装置の動作を示すタイミングチャートである。
【００１５】
同図に示すように、データストローブ信号ＤＱＳは、データを入力するタイミングに対応して遷移されて半導体メモリ装置に入力される。ここで、データストローブ信号ＤＱＳの動作マージンは０．５クロックを有する。これは、データストローブ信号ＤＱＳが速く入力される場合と遅く入力される場合との差が０．５クロックであることを意味する。データストローブ信号が入力されるマージンが０．５クロックであることから、データ整列部１０がデータを整列する動作マージンは０．２５クロックとなる。
【００１６】
続いて、データストローブ信号ＤＱＳの立ち上がり遷移に対応する整列信号ＤＳＲＰ４及び立ち下り遷移に対応する整列信号ＤＳＦＰ４が生成される。続いて、整列信号ＤＳＲＰ４，ＤＳＦＰ４を利用してデータ信号を整列する。図２のＡ１ポイント及びＡ２ポイントは、それぞれ４ビットのデータが整列される瞬間を示す。一方、クロック信号ＣＬＫをバッファリングした内部クロック信号ＩＣＬＫ及びクロックイネーブル信号ＥＮ＿ＩＣＬＫを論理積したデータ伝達信号ＤＰが生成される。整列されたデータ信号は、データ伝達信号ＤＰに応答して次の段に伝達される。
【００１７】
半導体メモリ装置が配置されるシステムのクロック信号ＣＬＫの周波数が次第に高まり、データの半導体メモリ装置への入力速度がより速くなっているため、データ入力回路の動作マージンは、次第に低減された状態である。すなわち、データを受信して整列信号ＤＳＦＰ４，ＤＳＲＰ４を利用して整列させた後、データ伝達信号ＤＰを利用してデータを伝達するドメインクロシングに対する動作マージンが次第に減少している。
【００１８】
半導体メモリ装置は、その特性上、製造の際の工程状態や、半導体メモリ装置が動作する際の周辺の温度や提供される電源電圧のレベルに応じて動作条件が次第に変化する。クロック信号の周波数が高まった状態では、動作条件が多少の変化によっても半導体メモリ装置のデータ入力回路が動作する際の動作マージンをたやすく越え得る。これは、データ入力回路が予定しているタイミング内に必要とする動作を全て行えず、エラーを引き起こす可能性があるということである。特に、クロックバッファ３０がデータ伝達信号ＤＰを生成し、生成されたデータ伝達信号ＤＰがデータ伝達部５０に伝達されるマージンが絶対的に不足することになる。
【００１９】
また、クロック信号の周波数が高い場合、リングバック（ｒｉｎｇ  ｂａｃｋ）現象が発生し、データ入力回路の動作にエラーが発生する可能性がある（図２のＡ３参照）。リングバック現象とは、データストローブ信号の遷移が終わった後、ハイインピーダンス状態に戻らず、ノイズのためデータストローブ信号の遷移が発生する現象をいう。外部からデータの入力がないのにもかかわらず、データストローブ信号の遷移が発生すれば、誤ったデータ信号がデータ入力回路を経てデータ格納領域に伝達され得る。データ伝達部５０に入力されるデータ伝達信号の入力マージンが低減すれば、リングバック現象による影響はさらに大きくなり、データ整列部１０で整列されたデータが正常的なデータから誤ったデータに変更され得る。
【特許文献１】特開２００１−１８９０７７
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、上述の問題点を解決するためになされたものであって、その目的は、複数のデータを連続して受信して整列し、内部への格納時の動作マージンを向上させることのできる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２１】
本発明は、データストローブ信号を受信してデータ整列信号を出力する整列信号生成部と、前記データ整列信号を利用して、連続して入力される複数のデータを整列して出力するデータ整列部と、前記データ整列信号の遷移タイミングに同期したデータ伝達信号を生成するデータ伝達制御部と、前記データ整列部から出力される整列されたデータを前記データ伝達信号に応答してデータ格納領域に伝達するデータ伝達部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２２】
また、本発明は、データストローブ信号を受信してデータ整列信号を出力する整列信号生成部と、前記データ整列信号を利用して、連続して入力される複数のデータを整列して出力するデータ整列部と、ライトレイテンシに対応するライト信号をクロック信号の遷移タイミングに遅延させてライト遅延信号として出力するライト信号生成部と、前記整列信号が前記ライト遅延信号のアクティブ期間に限って出力される信号の前記データ伝達信号を生成するデータ伝達信号生成部と、前記データ整列部から出力される整列されたデータを前記データ伝達信号に応答してデータ格納領域に伝達するデータ伝達部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２３】
また、本発明は、データストローブ信号に応答して連続して入力されるデータを並列データとして整列するステップと、前記データストローブ信号の遷移タイミングに対応するデータ伝達信号を生成するステップと、前記データ伝達信号に対応して前記並列データをデータ伝達領域に伝達するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００２４】
すなわち第一の発明としては、データストローブ信号を受信してデータ整列信号を出力する整列信号生成部と、前記データ整列信号を利用して、連続して入力される複数のデータを整列して出力するデータ整列部と、前記データ整列信号の遷移タイミングに同期したデータ伝達信号を生成するデータ伝達制御部と、前記データ整列部から出力される整列されたデータを前記データ伝達信号に応答してデータ格納領域に伝達するデータ伝達部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２５】
第二の発明としては、第一の発明にかかり、前記整列信号生成部が、前記データストローブ信号の第１遷移に同期した第１整列信号、及び前記データストローブ信号の第２遷移に同期した第２整列信号を出力することを特徴とする半導体メモリ装置を提供する。
【００２６】
第三の発明としては、第二の発明にかかり、前記データ整列部が、前記第１整列信号と第２整列信号とに応答して入力データを交互に整列させることを特徴とする半導体メモリ装置を提供する。
【００２７】
第四の発明としては、第三の発明にかかり、前記整列信号生成部が、前記データストローブ信号を受信して前記データストローブ信号の第１遷移タイミング及び第２遷移タイミングを検知する検知部と、該検知部によって検知された前記遷移タイミングに対応して遷移するデータ伝達基準信号を出力する第１信号出力部と、該第１信号出力部の出力をバッファリングして前記第１整列信号を出力する第２信号出力部と、前記第１信号出力部の出力を反転させて前記第２整列信号として出力する第３信号出力部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２８】
第五の発明としては、第四の発明にかかり、前記データ伝達制御部が、前記データ伝達基準信号を利用して基準パルス信号を生成するパルス生成部と、ライトレイテンシに対応してアクティブになるライト信号を前記データ整列部で整列されるデータ数に対応して遅延させ、かつ、クロック信号の遷移に同期して遅延された第１ライト遅延信号及び第２ライト遅延信号を出力するライト信号遅延部と、前記基準パルス信号が前記ライト遅延信号のアクティブ期間に限って出力される信号の前記データ伝達信号を出力する信号結合部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２９】
第六の発明としては、第五の発明にかかり、前記パルス生成部が、前記データ伝達基準信号を反転させて出力するインバート手段と、該インバート手段の出力及び前記データ伝達基準信号を受信して前記基準パルス信号を出力するＮＯＲゲートとを備えることを特徴とする半導体メモリ装置を提供する。
【００３０】
第七の発明としては、第五の発明にかかり、前記ライト信号遅延部が、クロック入力端でクロック信号を受信し、データ入力端で前記ライト信号を受信する第１Ｄ−フリップフロップと、クロック入力端で前記クロック信号を受信し、データ入力端で前記第１Ｄ−フリップフロップの出力を受信する第２Ｄ−フリップフロップと、クロック入力端で前記クロック信号を受信し、データ入力端で前記第２Ｄ−フリップフロップの出力を受信する第３Ｄ−フリップフロップと、クロック入力端で前記クロック信号を受信し、データ入力端で前記第３Ｄ−フリップフロップの出力を受信する第４Ｄ−フリップフロップとを備え、前記第２Ｄ−フリップフロップの出力と前記第４Ｄ−フリップフロップの出力とを前記ライト遅延信号である第１ライト遅延信号及び第２ライト遅延信号として出力することを特徴とする半導体メモリ装置を提供する。
【００３１】
第八の発明としては、第七の発明にかかり、前記信号結合部が、前記第１ライト遅延信号及び前記基準パルス信号を論理積する第１論理積手段と、前記第２ライト遅延信号及び前記基準パルス信号を論理積する第２論理積手段と、前記第１論理積手段及び前記第２論理積手段の出力を論理和して前記データ伝達信号として出力する論理和手段とを備えることを特徴とする半導体メモリ装置を提供する。
【００３２】
第九の発明としては、第一の発明にかかり、前記データ伝達部が、前記データ伝達信号に応答してアクティブになり、かつ、前記整列されたデータを受信するデータ入力部と、該データ入力部に入力されたデータ信号をラッチするラッチ部と、該ラッチ部によってラッチされたデータ信号を前記データ格納領域に出力する出力部とを備えることを特徴とする半導体メモリ装置を提供する。
【００３３】
第十の発明としては、第一の発明にかかり、前記整列されたデータを前記データ伝達部に伝達するマルチプレクサをさらに備えることを特徴とする半導体メモリ装置を提供する。
【００３４】
第十一の発明としては、第一の発明にかかり、前記データ伝達部によって伝達されたデータを利用してデータ伝達ラインをドライブすることによって、前記データがデータ格納領域に伝達され得るようにするライトドライバーをさらに備えることを特徴とする半導体メモリ装置を提供する。
【００３５】
第十二の発明としては、第一の発明にかかり、前記データ伝達信号が、前記データ整列信号の立ち下りタイミングに同期することを特徴とする半導体メモリ装置を提供する。
【００３６】
第十三の発明としては、データストローブ信号を受信してデータ整列信号を出力する整列信号生成部と、前記データ整列信号を利用して、連続して入力される複数のデータを整列して出力するデータ整列部と、ライトレイテンシに対応するライト信号をクロック信号の遷移タイミングに遅延させてライト遅延信号として出力するライト信号生成部と、前記整列信号が前記ライト遅延信号のアクティブ期間に限って出力される信号の前記データ伝達信号を生成するデータ伝達信号生成部と、前記データ整列部から出力される整列されたデータを前記データ伝達信号に応答してデータ格納領域に伝達するデータ伝達部とを備えることを特徴とする半導体メモリ装置を提供する。
【００３７】
第十四の発明としては、第十三の発明にかかり、前記整列信号生成部が、前記データストローブ信号の第１遷移に同期した第１整列信号及び前記データストローブ信号の第２遷移に同期した第２整列信号を出力することを特徴とする半導体メモリ装置を提供する。
【００３８】
第十五の発明としては、第十四の発明にかかり、前記データ整列部が、前記第１整列信号及び第２整列信号に応答して入力データを交互に整列させることを特徴とする半導体メモリ装置を提供する。
【００３９】
第十六の発明としては、第十五の発明にかかり、前記整列信号生成部が、前記データストローブ信号を受信して前記データストローブ信号の第１遷移タイミング及び第２遷移タイミングを検知する検知部と、該検知部によって検知された前記遷移タイミングに対応して遷移するデータ伝達基準信号を出力する第１信号出力部と、該第１信号出力部をバッファリングして前記第１整列信号を出力する第２信号出力部と、前記第１信号出力部の出力を反転させて前記第２整列信号として出力する第３信号出力部とを備えることを特徴とする半導体メモリ装置を提供する。
【００４０】
第十七の発明としては、第十六の発明にかかり、前記データ伝達部が、前記データ伝達信号に応答してアクティブになり、かつ、前記整列されたデータを受信するデータ入力部と、該データ入力部に入力されたデータ信号をラッチするラッチ部と、該ラッチ部によってラッチされたデータ信号を前記データ格納領域に出力する出力部とを備えることを特徴とする半導体メモリ装置を提供する。
【００４１】
第十八の発明としては、第十三の発明にかかり、前記整列されたデータを前記データ伝達部に伝達するマルチプレクサをさらに備えることを特徴とする半導体メモリ装置を提供する。
【００４２】
第十九の発明としては、第十八の発明にかかり、前記データ伝達部によって伝達されたデータを利用してデータ伝達ラインをドライブすることによって前記データがデータ格納領域に伝達され得るようにするライトドライバーをさらに備えることを特徴とする半導体メモリ装置を提供する。
【００４３】
第二十の発明としては、第十三の発明にかかり、前記データ伝達信号が、前記データストローブ信号の立ち下りタイミングに同期することを特徴とする半導体メモリ装置を提供する。
【００４４】
第二十一の発明としては、データストローブ信号に応答して連続して入力されるデータを並列データとして整列するステップと、前記データストローブ信号の遷移タイミングに対応するデータ伝達信号を生成するステップと、前記データ伝達信号に対応して前記並列データをデータ伝達領域に伝達するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４５】
第二十二の発明としては、第二十一の発明にかかり、前記整列するステップが、前記データストローブ信号の第１遷移時点に対応する第１データ整列信号を生成するステップと、前記データストローブ信号の第２遷移時点に対応する第２データ整列信号を生成するステップと、前記第１データ整列信号に応答して前記連続して入力されるデータの奇数データを整列するステップと、前記第２データ整列信号に応答して前記連続して入力されるデータの偶数データを整列するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４６】
第二十三の発明としては、第二十一の発明にかかり、前記データ伝達信号を生成するステップが、前記データストローブ信号の遷移時点に対応するパルス信号を生成するステップと、ライトレイテンシに対応するライト信号を生成するステップと、該ライト信号を前記連続して入力されるデータ数に対応して遅延させ、かつ、クロック信号に同期させて遅延されたライト遅延信号を生成するステップと、前記パルス信号及び前記ライト遅延信号のアクティブ期間に限って出力される信号の前記データ伝達信号を生成するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４７】
第二十四の発明としては、第二十一の発明にかかり、前記データ伝達信号が、前記データストローブ信号の立ち下りタイミングに同期したことを特徴とする半導体メモリ装置を提供する。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
【００４９】
図３は、本発明の好ましい実施形態に係る半導体メモリ装置を示すブロック図である。
【００５０】
同図に示すように、本実施形態に係る半導体メモリ装置は、データ整列部１００、整列信号生成部２００、データ伝達制御部３００、マルチプレクサ４００、データ伝達部５００及びライトドライバー６００を備える。
【００５１】
データ整列部１００は、データ整列信号ＤＳＲＰ４，ＤＳＦＰ４を利用して、連続して入力される複数のデータＤＩＮを、整列されたデータＡＬ＿Ｒ０，ＡＬ＿Ｒ１，ＡＬ＿Ｆ０，ＡＬ＿Ｆ１として出力する。データ整列部１００は、データ入力バッファ１１０及び複数のラッチ１２０〜１８０を備える。データ整列部１００のデータ入力バッファ１１０は、外部からデータＤＩＮを受信してバッファリングした後、ラッチ１２０，１４０に出力する。複数のラッチ１２０〜１８０は、データ入力バッファ１１０から順次提供されるデータ信号を整列信号ＤＳＲＰ４，ＤＳＦＰ４に応答してラッチし、４ビットの並列データＡＬ＿Ｒ０，ＡＬ＿Ｆ０，ＡＬ＿Ｒ１，Ａｌ＿Ｆ１として整列した後、マルチプレクサ４００に出力する。
【００５２】
整列信号生成部２００は、データストローブ信号ＤＱＳの立ち上がりエッジと立ち下りエッジとにそれぞれ同期するデータ整列信号ＤＳＲＰ４，ＤＳＦＰ４及びデータストローブ信号ＤＱＳをバッファリングした基準信号ＲＳを生成する。データ整列信号ＤＳＲＰ４は、入力される複数のデータＤＩＮのうち、奇数番目のデータを整列させ、データ整列信号ＤＳＦＰ４は、入力される複数のデータＤＩＮのうち、偶数番目のデータを整列させる。
【００５３】
データ伝達制御部３００は、基準信号ＲＳ及びライトレイテンシに対応して生成されたライト信号ＣＡＳＷＬ＿１及びクロック信号ＩＣＬＫを利用してデータ整列信号ＤＳＲＰ４，ＤＳＦＰ４の遷移タイミングに同期したデータ伝達信号ＤＳＴＰを生成する。クロック信号ＩＣＬＫは、外部から入力されるクロック信号ＣＬＫをバッファリングした信号である。ライト信号ＣＡＳＷＬ＿１は、ライトレイテンシで１クロック分速いタイミングでアクティブになり、１クロック分イネーブル期間を維持する信号である。マルチプレクサ４００は、データ整列部１００から出力される整列されたデータＡＬ＿Ｒ０，ＡＬ＿Ｒ１，ＡＬ＿Ｆ０，ＡＬ＿Ｆ１をデータ伝達部５００に伝達する。データ伝達部５００は、マルチプレクサ４００から出力されるデータ信号ＡＬ＿Ｄをデータ伝達信号ＤＳＴＰに応答してライトドライバー６００に伝達する。ライトドライバー６００は、データ伝達部５００によって伝達されたデータ信号を利用して一対のデータ信号ＬＩＯ，ＬＩＯＢを作ってデータ格納領域に伝達する。
【００５４】
図４は、図３に示した整列信号生成部を示す回路図である。
【００５５】
同図に示すように、整列信号生成部２００は、制御信号ＣＳによってアクティブになり、検知部２１０、第１信号出力部２２０、第２信号出力部２３０及び第３信号出力部２４０を備える。検知部２１０は、基準信号ＶＲＥＦに対応してデータストローブ信号ＤＱＳを受信してデータストローブ信号ＤＱＳの立ち上がり遷移タイミング及び立ち下り遷移タイミングを検知して出力する。第１信号出力部２２０は、検知部２１０によって検知されたデータストローブ信号の立ち下り遷移タイミングに対応して遷移するデータ伝達基準信号ＲＳを出力する。第２信号出力部２３０は、第１信号出力部２２０の出力をバッファリングして整列信号ＤＳＲＰ４を出力する。第３信号出力部２４０は、第１信号出力部２２０の出力を反転させて整列信号ＤＳＦＰ４として出力する。
【００５６】
図５は、図３に示したデータ伝達制御部を示す回路図である。
【００５７】
同図に示すように、データ伝達制御部３００は、パルス生成部３１０、ライト信号遅延部３２０、信号結合部３３０を備える。パルス生成部３１０は、データ伝達基準信号ＲＳを利用して基準パルス信号ＲＰを生成する。パルス生成部３１０は、データ伝達基準信号ＲＳを反転させて出力する複数のインバータＩ１〜Ｉ３及びＮＯＲゲートＮＯＲ１を備える。
【００５８】
ライト信号遅延部３２０は、ライトレイテンシに対応してアクティブになるライト信号ＣＡＳＷＬ＿１をデータ整列部１００で整列されるデータ数に対応して遅延させ、かつ、クロック信号ＩＣＬＫの遷移に同期して遅延されるライト遅延信号ＷＴ２，ＷＴ４を生成して出力する。ライト信号遅延部３２０は、クロック入力端ＣＬＫでクロック信号ＩＣＬＫを受信してデータ入力端Ｄでライト信号ＣＡＳＷＬ＿１を受信するＤ−フリップフロップ３２１、クロック入力端ＣＬＫでクロック信号ＩＣＬＫを受信し、データ入力端でＤ−フリップフロップ３２１の出力を受信するＤ−フリップフロップ３２２、クロック入力端ＣＬＫでクロック信号ＩＣＬＫを受信し、データ入力端ＤでＤ−フリップフロップ３２２の出力を受信するＤ−フリップフロップ３２３、及びクロック入力端ＣＬＫでクロック信号ＣＬＫを受信してデータ入力端ＤでＤ−フリップフロップ３２３の出力を受信するＤ−フリップフロップ３２４を備える。Ｄ−フリップフロップ３２２の出力及びＤ−フリップフロップ３２４の出力をライト信号ＣＡＳＷＬ＿１の遅延信号のライト遅延信号ＷＴ２，ＷＴ４として出力する。
【００５９】
信号結合部３３０は、基準パルス信号ＲＰがライト遅延信号ＷＴ２，ＷＴ４のアクティブ期間に限って出力される信号であるデータ伝達信号ＤＳＴＰを出力する。信号結合部３３０は、ライト遅延信号ＷＴ２と基準パルス信号ＲＰとを論理積するＮＡＮＤゲートＮＤ１及びインバータＩ４と、ライト遅延信号ＷＴ４と基準パルス信号ＲＰとを論理積するＮＡＮＤゲートＮＤ２及びインバータＩ５と、インバータＩ４とインバータＩ５との出力を論理和してデータ伝達信号ＤＳＴＰとして出力するＮＯＲゲートＮＯＲ２及びインバータＩ６とを備える。
【００６０】
図６は、図３に示したデータ伝達部を示す回路図である。
【００６１】
同図に示すように、データ伝達部５００は、データ入力部５１０、プリチャージ部５２０、ラッチ部５３０及び出力部５４０を備える。データ入力部５１０は、データ伝達信号ＤＳＴＰに応答してアクティブになり、マルチプレクサから出力されるデータＡＬ＿Ｄ及びその反転信号ＡＬ＿ＤＢを受信する。ラッチ部５３０は、データ入力部５１０に入力されたデータ信号を検知増幅し、増幅されたデータ信号をラッチする。プリチャージ部５２０は、データ伝達信号ＤＳＴＰに応答してイネーブルされ、ラッチの出力端をリセットさせる。出力部５４０は、ラッチ部５３０によってラッチされたデータ信号をライトドライバー６００に出力する。
【００６２】
図７は、図３に示した半導体メモリ装置の動作を示すタイミングチャートである。
【００６３】
同図に示すように、整列信号生成部２００は、データストローブ信号ＤＱＳの遷移に対応してデータ伝達基準信号ＲＳを生成する。また、整列信号生成部２００は、データ伝達基準信号ＲＳをバッファリングした整列信号ＤＳＲＰ４及びデータ伝達基準信号ＲＳを反転させた整列信号ＤＳＦＰ４を生成する。データ整列部１００は、連続して入力される複数のデータを、整列信号ＤＳＲＰ４，ＤＳＦＰ４を利用して並列のデータＡＬ＿Ｒ０，ＡＬ＿Ｒ１，ＡＬ＿Ｆ０，ＡＬ＿Ｆ１として整列する。４ビットのデータの整列がそれぞれ完了する時点が図７のポイントＢ１及ポイントびＢ２である。
【００６４】
一方、データ伝達制御部３００のパルス生成部３１０は、データ伝達基準信号ＲＳを利用してパルス状の信号である基準パルス信号ＲＰを生成する。ライト信号遅延部３２０は、ライト信号ＣＡＳＷＬ＿１をデータ整列部１００で整列するデータ数に対応して遅延させ、かつ、クロック信号ＩＣＬＫの遷移に同期して遅延されるライト遅延信号ＷＴ２，ＷＴ４を生成する。ここでは、４ビットのデータが連続して２回入力されるものとしたため、それぞれのクロック信号の２周期及び４周期の分、ライト信号ＣＡＳＷＬ＿１を遅延させたライト遅延信号ＷＴ２，ＷＴ４が生成されるのである。４ビットのデータ信号がクロック信号の立ち上がりエッジと立ち下りエッジとにそれぞれ受信されれば、クロック信号の２周期の間受信することができる。信号結合部３３０は、ライト遅延信号ＷＴ２，ＷＴ４及び基準パルス信号ＲＰを論理積してデータ伝達信号ＤＳＴＰを生成する。続いて、データ伝達部５００は、データ伝達信号ＤＳＴＰに応答してマルチプレクサ４００を経て入力される整列されたデータ信号をライトドライバー６００に伝達する。ライトドライバー６００は、入力されたデータ信号をデータ格納領域に伝達する。
【００６５】
したがって、本実施形態に係る半導体メモリ装置のデータ入力回路において、データを整列するために用いる信号は、データストローブ信号ＤＱＳに同期した整列信号ＤＳＲＰ４，ＤＳＦＰ４であり、整列されたデータ信号をデータ格納領域に伝達するために用いる信号もデータストローブ信号ＤＱＳを利用して生成したデータ伝達信号ＤＳＴＰである。特に、データ伝達信号ＤＳＴＰは、データストローブ信号ＤＱＳの立ち下りエッジに対応して生成された信号である。
【００６６】
したがって、図７で詳しく示すように、データ伝達信号ＤＳＴＰは、データ整列信号が生成された後、データが整列されるタイミングに対応して直ちに生成されることから、データ入力回路にデータが入力され、整列された後に、データ格納領域に伝達される時間がこれまでより大きく短縮された。本実施形態に係る半導体メモリ装置のデータ入力回路は、動作時間が大きく短縮されたことから、高速で入力されるデータ信号をより簡単に受信してデータ格納領域に伝達することができる。データを整列させる基準信号、及びデータを内部のデータ格納領域に伝達する基準信号をデータストローブ信号にすることから、これまで問題となっていたデータストローブ信号とクロック信号とのマージンを考慮する必要がなくなった。
【００６７】
また、本実施形態に係る半導体メモリ装置は、データ入力完了後、データストローブ信号が遷移されるリングバック現象に対するエラーを遮断することができる。データの入力が完了した後、データストローブ信号が遷移されても、データ入力回路が既にデータをデータ格納領域への伝送を完了した後であることから誤ったデータがデータ格納領域に伝達されない。（Ｂ４参照）
【００６８】
本発明によって半導体メモリ装置に複数のデータが入力されて整列された後、データ格納領域に伝達される動作マージンが大きく向上した。このため、さらに高速で動作する半導体メモリ装置を容易に製造することができる効果がある。また、高速で動作する半導体メモリ装置の動作上の信頼性が大きく向上する効果がある。
【００６９】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００７０】
【図１】半導体メモリ装置を示すブロック図である。
【図２】図１に示す半導体メモリ装置の動作を示すタイミングチャートである。
【図３】本発明の好ましい実施形態に係る半導体メモリ装置を示すブロック図である。
【図４】図３に示した整列信号生成部を示す回路図である。
【図５】図３に示したデータ伝達制御部を示す回路図である。
【図６】図３に示したデータ伝達部を示す回路図である。
【図７】図３に示した半導体メモリ装置の動作を示すタイミングチャートである。
【符号の説明】
【００７１】
１１０〜１８０      ラッチ
２００      ＤＱＳバッファ
３００      データ伝達制御部
４００      マルチプレクサ
５００      ＩＯセンスアンプ部
６００      ライトドライバー
【図１】
2008059735.tif 000003
【図２】
2008059735.tif 000004
【図３】
2008059735.tif 000005
【図４】
2008059735.tif 000006
【図５】
2008059735.tif 000007
【図６】
2008059735.tif 000008
【図７】
2008059735.tif 000009