(57)【要約】【課題】簡単な構成で大きなジッタ削減効果を発現でき、安定したクロックを供給することが可能なクロック供給装置を提供する。【解決手段】差動のクロックドライバ１１と、クロックドライバ１１１による正相の第１クロックＣＫ１が伝搬される第１クロックライン１２と、クロックドライバ１１２による逆相の第２クロックＣＫ２が伝搬される第２クロックライン１３と、インダクタＬ１とキャパシタＣ１の並列共振回路１４と、を有し、並列共振回路１４において、インダクタＬ１は、一端が第１クロックライン１２に接続され、他端が第２クロックライン１２に接続されており、キャパシタＣ１は、第１電極が第１クロックライン１２に接続され、第２電極が第２クロックライン１３に接続されている。【選択図】図１
2008160206.tif 000002
【特許請求の範囲】
【請求項１】
デジタル回路にクロックを供給するクロック供給回路であって、
差動のクロックドライバと、
上記クロックドライバによる正相の第１クロックが伝搬される第１クロックラインと、
上記クロックドライバによる逆相の第２クロックが伝搬される第２クロックラインと、
インダクタとキャパシタの並列共振回路と、を有し、
上記並列共振回路において、
上記インダクタは、一端が上記第１クロックラインに接続され、他端が上記第２クロックラインに接続されており、
上記キャパシタは、第１電極が上記第１クロックラインに接続され、第２電極が上記第２クロックラインに接続されている
クロック供給装置。
【請求項２】
上記第１および第２クロックラインはそれぞれデジタル回路に接続されている
請求項１記載のクロック供給装置。
【請求項３】
上記第１および第２クロックラインが差動入力に接続された振幅調整部を有し、
上記振幅調整部の出力がデジタル回路に接続されている
請求項１記載のクロック供給装置。
【請求項４】
デジタル回路にクロックを供給するクロック供給回路であって、
クロックドライバと、
上記クロックドライバによるクロックが伝搬されるクロックラインと、
インダクタとキャパシタの並列共振回路と、
クロック信号電圧の平均値近傍の電圧を生成するバイアス回路と、を有し、
上記並列共振回路において、
上記インダクタの一端および上記キャパシタの第１電極が上記クロックラインに接続され、上記インダクタの他端および上記キャパシタの第２電極が上記バイアス回路の電圧供給ラインに共通に接続されている
クロック供給装置。
【請求項５】
上記バイアス回路は、第１電極が上記インダクタの他端と上記キャパシタの第２電極の共通接続端に接続され、第２電極が所定電位に接続された第２キャパシタを含む
請求項４記載のクロック供給装置。
【請求項６】
上記バイアス回路は、
電源電位と基準電位間に接続され、両電位差を分圧する分圧回路を含み、
上記インダクタの他端と上記キャパシタの第２電極の共通接続端が上記分圧回路の分圧電圧の出力ラインに接続されている
請求項４記載のクロック供給装置。
【請求項７】
上記バイアス回路は、
電源電圧の１／２の電圧が供給される電圧供給ラインを含み、
上記インダクタの他端と上記キャパシタの第２電極の共通接続端が上記電圧供給ライン接続されている
請求項４記載のクロック供給装置。
【請求項８】
デジタル回路にクロックを供給するクロック供給回路であって、
複数のクロック供給ユニットを有し、
上記クロック供給ユニットの各々は、
元のクロックを入力して正相および逆相の第１および第２クロックを生成する差動のクロックドライバと、
上記クロックドライバによる正相のクロックが伝搬される第１クロックラインと、
上記クロックドライバによる逆相のクロックが伝搬される第２クロックラインと、
インダクタとキャパシタの並列共振回路と、
上記第１クロックラインに接続された第１パッシブ素子と、
上記第２クロックラインに接続された第２パッシブ素子と、を有し、
上記並列共振回路において、
上記インダクタは、一端が上記第１クロックラインに接続され、他端が上記第２クロックラインに接続されており、
上記キャパシタは、第１電極が上記第１クロックラインに接続され、第２電極が上記第２クロックラインに接続されており、
上記各クロック供給ユニットの第１パッシブ素子同士が接続され、第２パッシブ素子同士が接続されている
クロック供給装置。
【請求項９】
上記第１パッシブ同士の接続点および第２パッシブ素子同士の接続点が差動入力に接続された差動入力コンパレータを有し、
上記差動入力コンパレータは、比較結果をデジタル回路に出力する
請求項８記載のクロック供給装置。
【請求項１０】
デジタル回路にクロックを供給するクロック供給回路であって、
複数のクロック供給ユニットを有し、
上記クロック供給ユニットの各々は、
元クロックをドライブするクロックドライバと、
上記クロックドライバによるクロックが伝搬されるクロックラインと、
インダクタとキャパシタの並列共振回路と、
上記クロックラインに接続されたパッシブ素子と、
クロック信号電圧の平均値近傍の電圧を生成するバイアス回路と、を有し、
上記並列共振回路において、
上記インダクタの一端および上記キャパシタの第１電極が上記クロックラインに接続され、上記インダクタの他端および上記キャパシタの第２電極が上記バイアス回路の電圧供給ラインに共通に接続されており、
上記各クロック供給ユニットのパッシブ素子同士が接続されている
クロック供給装置。
【請求項１１】
上記パッシブ素子同士の接続点がバッファを介してデジタル回路に接続されている
請求項１０記載のクロック供給装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路にクロックを供給するクロック供給装置に関するものである。
【背景技術】
【０００２】
高速なクロック信号を使うデジタル回路ではクロックのジッタの影響が大きくなり動作速度の低下や誤動作の原因となる。そこで、これまでは以下のような対策がとられてきた。
【０００３】
クロック生成回路においては電源ノイズによるジッタを減少させるためにクロック生成回路の電源配線を他の回路用電源配線から分離する事や、バイパスコントローラの増設、電源フィルタの挿入、さらには専用の電源レギュレータ回路が用いられてきた。
【０００４】
クロック伝送ラインでのクロストークノイズ対策として、他の信号との間隔を離す事や、グランド（ＧＮＤ）信号でクロック伝送ラインの両側をシールドする手法も良く知られている。
【０００５】
別な方法としてクロック発生回路のなかでＬＣ共振回路を利用するものが知られている（たとえば特許文献１参照）。
これらは発振のためのフィードバックループにＬＣ共振回路が付加されている。
【０００６】
別な方法としてクロックの再生回路のなかでＬＣ共振回路を用いるもの知られている（たとえば特許文献２，３参照）。
【０００７】
さらに、ＬＣ共振回路の効果は共振周波数近辺でのみ得られる。そこで、複数クロック周波数へ対応する場合は複数のＬＣ共振回路から１つを選択するか、インダクタＬまたはキャパシタＣを可変とするようにした回路も知られている（たとえば特許文献４，５参照）。
【特許文献１】特開平１１−２８４４３９号公報
【特許文献２】特開平１−２５６８３７号公報
【特許文献３】特開平３−４６３３号公報
【特許文献４】特開平３−２６６５４３号公報
【特許文献５】特開平４−２７１５７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、上述したクロック発生回路の電源ノイズ対策は設計工数やコストを増加させるという不利益がある。
また、クロック伝送ラインでのクロストークノイズ対策として他の信号との間隔を離す事や、ＧＮＤ信号でクロック伝送ラインの両側をシールドする手法は、実装面積が増加するという不利益がある。
【０００９】
第１特許文献に開示された技術では、これらは発振のためのフィードバックループにＬＣ共振回路が付加されているが、フィードバックループはノイズに敏感なため、ＬＣ共振回路は発振回路の近くに配置する必要がある。
したがって、第１特許文献に開示された技術では、生成されたクロックを利用する回路が離れている場合、利用する回路側に置くことはできずクロック発生回路とそれを利用する回路間のクロック伝送路で生じるクロストークノイズを削減することが難しい。
【００１０】
第２または第３の特許文献に開示された技術では、ＬＣ共振回路の片側をグランド（ＧＮＤ）に接続し、もう一方をクロック信号線に接続した場合、LC共振回路は共振状態でグランド（ＧＮＤ）を中心とした正と負の電圧を発生する。
そのため、この技術では、電源を２系統用意し、正負２電源を用いたドライバやレシーバを使うか、直流（ＤＣ）カットやＤＣバイアスをかけるための複雑な回路が必要である。
【００１１】
第４または第５の特許文献に開示された技術では、複数クロック周波数へ対応する場合は複数のLC共振回路から１つを選択するか、ＬまたはＣを可変としなければならない。
そのため、複雑な制御機構または外部からの制御信号供給が必要である。
【００１２】
本発明は、簡単な構成で大きなジッタ削減効果を発現でき、安定したクロックを供給することが可能なクロック供給装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の観点は、デジタル回路にクロックを供給するクロック供給回路であって、差動のクロックドライバと、上記クロックドライバによる正相の第１クロックが伝搬される第１クロックラインと、上記クロックドライバによる逆相の第２クロックが伝搬される第２クロックラインと、インダクタとキャパシタの並列共振回路と、を有し、上記並列共振回路において、上記インダクタは、一端が上記第１クロックラインに接続され、他端が上記第２クロックラインに接続されており、上記キャパシタは、第１電極が上記第１クロックラインに接続され、第２電極が上記第２クロックラインに接続されている。
【００１４】
本発明の第２の観点は、デジタル回路にクロックを供給するクロック供給回路であって、クロックドライバと、上記クロックドライバによるクロックが伝搬されるクロックラインと、インダクタとキャパシタの並列共振回路と、クロック信号電圧の平均値近傍の電圧を生成するバイアス回路と、を有し、上記並列共振回路において、上記インダクタの一端および上記キャパシタの第１電極が上記クロックラインに接続され、上記インダクタの他端および上記キャパシタの第２電極が上記バイアス回路の電圧供給ラインに共通に接続されている。
【００１５】
本発明の第３の観点は、デジタル回路にクロックを供給するクロック供給回路であって、複数のクロック供給ユニットを有し、上記クロック供給ユニットの各々は、元のクロックを入力して正相および逆相の第１および第２クロックを生成する差動のクロックドライバと、上記クロックドライバによる正相のクロックが伝搬される第１クロックラインと、上記クロックドライバによる逆相のクロックが伝搬される第２クロックラインと、インダクタとキャパシタの並列共振回路と、上記第１クロックラインに接続された第１パッシブ素子と、上記第２クロックラインに接続された第２パッシブ素子と、を有し、上記並列共振回路において、上記インダクタは、一端が上記第１クロックラインに接続され、他端が上記第２クロックラインに接続されており、上記キャパシタは、第１電極が上記第１クロックラインに接続され、第２電極が上記第２クロックラインに接続されており、上記各クロック供給ユニットの第１パッシブ素子同士が接続され、第２パッシブ素子同士が接続されている。
【００１６】
本発明の第４の観点は、デジタル回路にクロックを供給するクロック供給回路であって、複数のクロック供給ユニットを有し、上記クロック供給ユニットの各々は、元クロックをドライブするクロックドライバと、上記クロックドライバによるクロックが伝搬されるクロックラインと、インダクタとキャパシタの並列共振回路と、上記クロックラインに接続されたパッシブ素子と、クロック信号電圧の平均値近傍の電圧を生成するバイアス回路と、を有し、上記並列共振回路において、上記インダクタの一端および上記キャパシタの第１電極が上記クロックラインに接続され、上記インダクタの他端および上記キャパシタの第２電極が上記バイアス回路の電圧供給ラインに共通に接続されており、上記各クロック供給ユニットのパッシブ素子同士が接続されている。
【００１７】
本発明によれば、並列共振回路内ではインダクタＬおよびキャパシタＣで形成された閉ループ内を共振電流が流れる。
この電流によりインダクタＬに生じる磁界とキャパシタＣに保持される電荷は共振周波数で交互に変換されるエネルギーであり、ジッタがくるとそれを補正するように並列共振回路から蓄積された共振エネルギーが放出される。
これは時計の振り子が位置エネルギーと運動エネルギーを交互に変換しながら振れて外乱があっても一定の周期の振れを保つのと似ている。
上記のメカニズムによりクロックのジッタが削減される。
【発明の効果】
【００１８】
本発明によれば、簡単な構成で大きなジッタ削減効果を発現でき、安定したクロックを供給することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００２０】
＜第１実施形態＞
図１は、本発明の第１の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【００２１】
本第１の実施形態の安定化クロック供給装置１０は、基本的に図１に示すように、差動のクロックドライバ部１１、第１クロックライン１２、第２クロックライン１３、インダクタＬ１とキャパシタＣ１の並列共振回路１４、およびデジタル回路２０−１，２０−２を有する。
【００２２】
差動のクロックドライバ部１１は、入力した所定周波数の元クロックＣＬＫを波形整形等して、正相の第１クロックＣＫ１を生成し、第１クロックライン１２に伝搬させる第１クロックドライバ１１１、および入力した所定周波数の元クロックＣＬＫを波形整形等して、逆相の第２クロックＣＫ２を生成し、第２クロックライン１３に伝搬させる第２クロックドライバ１１２を有する。
【００２３】
第１クロックライン１２は、一端側が第１クロックドライバ１１１の出力に接続され、他端側がデジタル回路２０−１のクロック入力端に接続されている。
第１クロックライン１２により、第１クロックドライバ１１１による正相の第１クロックＣＫ１が伝搬される。
【００２４】
第２クロックライン１３は、一端側が第２クロックドライバ１１２の出力に接続され、他端側がデジタル回路２０−２のクロック入力端に接続されている。
第２クロックライン１３により、第２クロックドライバ１１２による逆相の第２クロックＣＫ２が伝搬される。
【００２５】
並列共振回路１４は、並列接続されインダクタＬ１およびキャパシタＣ１を有する。
インダクタＬ１は、一端が第１クロックライン１２に接続され、他端が第２クロックライン１３に接続されている。
キャパシタＣ１は、第１電極が第１クロックライン１２に接続され、第２電極が第２クロックライン１３に接続されている。
このＬＣ並列共振回路１４は、インダクタＬ１のインダクタンス、およびキャパシタＣ１のキャパシタンスできまる共振周波数が、入力となる元クロックＣＬＫの周波数にほぼ一致するように選定されている。
【００２６】
このような構成を有するクロック供給装置１０の動作を説明する。
【００２７】
上述したように、ＬＣ並列共振回路１４の共振周波数は、入力となる元クロックＣＬＫの周波数にほぼ一致するように選定されている。
そのような条件で元クロックＣＬＫを供給すると、第１および第２クロックドライバ１１１，１１２によりＬＣ並列共振回路１４が駆動される。
ＬＣ並列共振回路内ではインダクタＬ１およびキャパシタＣ１で形成された閉ループ内を共振電流が流れる。
この電流により、インダクタＬ１に生じる磁界とキャパシタＣ１に保持される電荷は共振周波数で交互に変換されるエネルギーであり、第１クロックライン１２や第２クロックライン１３を伝搬されるクロックＣＫ１、ＣＫ２にジッタが存在すると、それを補正するようにＬＣ並列共振回路１４から蓄積された共振エネルギーが放出される。
これは時計の振り子が位置エネルギーと運動エネルギーを交互に変換しながら振れて外乱があっても一定の周期の振れを保つのと似ている。
上記のメカニズムによりジッタ削減効果を得ることができる。
【００２８】
ただし、元クロックＣＬＫの波形が方形波（矩形波）であっても、ＬＣ並列共振回路１４の出力はサイン波に近い形状となる。
【００２９】
以上説明したように、本第１の実施形態によれば、差動のクロックドライバ１１と、クロックドライバ１１１による正相の第１クロックＣＫ１が伝搬される第１クロックライン１２と、クロックドライバ１１２による逆相の第２クロックＣＫ２が伝搬される第２クロックライン１３と、インダクタＬ１とキャパシタＣ１の並列共振回路１４と、を有し、並列共振回路１４において、インダクタＬ１は、一端が第１クロックライン１２に接続され、他端が第２クロックライン１２に接続されており、キャパシタＣ１は、第１電極が第１クロックライン１２に接続され、第２電極が第２クロックライン１３に接続されていることから、簡単な回路構成で、クロックジッタを大きく削減することができる。
【００３０】
また、ＬＣ並列共振回路１４をクロックライン（伝送線路）の末端側（デジタル回路側）に配置すればクロック生成回路のジッタだけでなくクロック伝送線路部分で発生するクロストーク等によるジッタも削減できる。
これはＬＣ並列共振回路が電気的な振り子の役割を果たすためである。
したがって、本実施形態よれば、既存の技術による対策にくらべ設計工数やコストの増加を低く抑えられる。
また、既存の技術による対策に加えて本対策を追加すれば、さらなるジッタ削減が可能となる利点がある。
【００３１】
＜第２実施形態＞
図２は、本発明の第２の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【００３２】
本第２の実施形態に係るクロック供給装置１０Ａが第１の実施形態のクロック供給装置１０と異なる点は、第１クロックライン１２および第２クロックライン１３の他端側とデジタル回路２０のクロック入力端との間に振幅調整部としての差動入力コンパレータ１５を配置したことにある。
差動入力コンパレータ１５の差動入力のうち非反転入力（＋）に第１クロックライン１２の他端側が接続され、反転入力（−）に第２クロックライン１３の他端側が接続され、差動入力コンパレータ１５の振幅調整後のクロックがデジタル回路２０に出力される。
【００３３】
このような構成を採用したのは、以下の理由による。
同じ共振周波数でもＬとＣの組み合わせはＬ×Ｃ＝一定の条件で選択可能でそれぞれ共振時インピーダンスは異なるため、Ｌ,Ｃの選択とドライバ１１の駆動インピーダンスやクロックライン１２，１３の特性インピーダンス、さらに後段の負荷状況によっては出力信号振幅が不足することがある。
そこで、本第２の実施形態においては、そのような場合の対策として、デジタル回路２０の入力近傍（後段）に差動入力コンパレータ１５を配置している。
なお、図２の例では、差動入力コンパレータを配置したが、出力振幅不足を解消できるバッファであってもよい。
【００３４】
本第２の実施形態によれば、上述した第１の実施形態の効果を得ることができ、さらに、出力信号振幅不足を補償することが可能となる。
【００３５】
図３（Ａ）、（Ｂ）は、安定化クロック供給装置によるクロックの実測例を示す図であって、図３（Ａ）は並列共振回路を設けていない装置のクロックを、図３（Ｂ）は並列共振回路を設けた第２の実施形態に係る装置のクロックを示している。
【００３６】
図３（Ａ），（Ｂ）から分るように、本第２の実施形態に係るクロック供給装置１０Ａによれば、クロックジッタを大幅に削減することが可能である。
【００３７】
また、図４に示すような、図２のクロック供給装置のスパイスシミュレーション回路１０Ｂを用いてスパイスシミュレーションを行った。
図４のスパイスシミュレーション回路１０Ｂにおいて、ＴＰＳ１、ＴＮＳ１が差動クロックの入力端子、ＴＰ１、ＴＮ１がＬＣ並列共振回路１４の出力端子、ＴＰ２、ＴＮ２が比較のためのＬＣ共振回路なしの出力端子をそれぞれ示している。Ｔｌ１はインダクタＬ１の他端側の端子を示している。
また、図５において、ＲＰＳ１，ＲＰ１は第１クロックイラン１２−１に挿入された抵抗素子を、ＲＰＳ２，ＲＰ２は第１クロックライン１２−２に挿入された抵抗素子を、ＲＮＳ１，ＲＮ１は第２クロックライン１３−１に挿入された抵抗素子を、ＲＮＳ２，ＲＮ２は第２クロックライン１３−２に挿入された抵抗素子をそれぞれ示している。
さらに、ＣＰＳ１は第１クロックライン１２−１と基準電位（たとえば接地電位ＧＮＤ）間に接続されたキャパシタを、ＣＰＳ２は第１クロックライン１２−２と基準電位（たとえば接地電位ＧＮＤ）間に接続されたキャパシタを、ＣＮＳ１は第２クロックライン１３−１と基準電位（たとえば接地電位ＧＮＤ）間に接続されたキャパシタを、ＣＮＳ２は第２クロックライン１３−２と基準電位（たとえば接地電位ＧＮＤ）間に接続されたキャパシタをそれぞれ示している。
【００３８】
図５は、図４回路を用いたスパイスシミュレーション結果を示す図である。
図５において、横軸が時間を、縦軸が相対レベルをそれぞれ示している。また、図５中のＡで示す波形は入力端子ＴＳＰ１における波形を、Ｂで示す波形は出力端子ＴＰ１における波形を、Ｃで示す波形は出力端子ＴＰ２における波形を、Ｄを示す波形は端子Ｔｌ１における波形を、それぞれ示している。
【００３９】
図５から分るように、元クロックＣＬＫの波形が方形波（矩形波）であっても、ＬＣ並列共振回路の出力波形および共振回路を持たない装置の出力波形はサイン波に近い形状となる。
そして、波形で示すように、入力信号にジッタ等による影響がある場合であっても、ＬＣ並列共振回路の出力波形Ｂはその影響が補償されて出力端子ＴＰ１から出力されている。
これに対して、共振回路を持たない場合の出力波形は、その影響がそのまま現れ、補償されていない。
【００４０】
すなわち、図５からも分るように、本第２の実施形態によれば、簡単な回路構成で、クロックジッタを大きく削減することができる。
【００４１】
＜第３実施形態＞
図６は、本発明の第３の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【００４２】
本第３の実施形態の安定化クロック供給装置３０は、基本的に図６に示すように、クロックドライバ３１、クロックドライバによるクロックが伝搬されるクロックライン３２、インダクタＬ１１とキャパシタＣ１１の並列共振回路３３、クロック信号電圧の平均値近傍の電圧を生成するバイアス回路３４、電源電圧ＶＤＤが供給される電源ライン３５、基準電圧ライン（たとえば接地電位ライン）３６、およびデジタル回路４０とを有する。
【００４３】
並列共振回路３３において、インダクタＬ１１の一端およびキャパシタＣ１１の第１電極がクロックライン３２に接続され、インダクタＬ１１の他端およびキャパシタＣ１１の第２電極が共通に接続され、この接続点（ノード）ＮＤ３３がバイアス回路３４のクロック信号電圧の平均値近傍の電圧供給ライン３４１にされている。
【００４４】
本第３の実施形態のバイアス回路３４は、第１電極がインダクタＬ１１の他端とキャパシタＣ１１の第２電極の共通接続ノードＮＤ３３に接続され、第２電極が所定電位で基準電圧ライン３６に接続された第２キャパシタＣＢを含む。
【００４５】
このように、本第３の実施形態のクロック供給装置３０は、第１および第２の実施形態のクロック供給装置１０，１０Ａと異なり、差動のドライバや差動クロックライン（信号線）ではなく、シングルのドライバやクロックライン（信号線）にＬＣ並列共振回路が接続されている。
【００４６】
前述のように、差動のドライバや差動クロックラインではなく、シングルのドライバやクロック信号線にＬＣ並列共振回路を接続する場合、ＬＣ並列共振回路の片側をドライバに接続し、逆側を基準電位（たとえば接地電位ＧＮＤ）に接続するとＬＣ共振回路は接地電位ＧＮＤを中心に正負の電圧を発生するので単電源のドライバやレシーバではうまく動作しないおそれがある。
そこで、本第３の実施形態のクロック供給装置３０においては、ドライバ３１の駆動電圧の平均値をＬＣ並列共振回路３３の片側端子ＮＤ３３に与えてＬＣ共振回路３３の電圧発生の基準点とすることにより上記の不具合を解消した構成を実現している。
【００４７】
クロック供給装置３０においては、クロックドライバ３１によりＬＣ並列共振回路３３が駆動される。
ＬＣ並列共振回路内ではインダクタＬ１１およびキャパシタＣ１１で形成された閉ループ内を共振電流が流れる。
この電流により、インダクタＬ１１に生じる磁界とキャパシタＣ１１に保持される電荷は共振周波数で交互に変換されるエネルギーであり、クロックライン３２を伝搬されるクロックＣＫ１１にジッタが存在すると、それを補正するようにＬＣ並列共振回路３３から蓄積された共振エネルギーが放出される。
これは時計の振り子が位置エネルギーと運動エネルギーを交互に変換しながら振れて外乱があっても一定の周期の振れを保つのと似ている。
上記のメカニズムによりジッタ削減効果を得ることができる。
【００４８】
本第３の実施形態によれば、簡単な回路構成で、クロックジッタを大きく削減することができる。
また、ＬＣ並列共振回路３３をクロックライン（伝送線路）の末端側（デジタル回路側）に配置すればクロック生成回路のジッタだけでなくクロック伝送線路部分で発生するクロストーク等によるジッタも削減できる。
これはＬＣ並列共振回路が電気的な振り子の役割を果たすためである。
したがって、本実施形態よれば、既存の技術による対策にくらべ設計工数やコストの増加を低く抑えられる。
また、既存の技術による対策に加えて本対策を追加すれば、さらなるジッタ削減が可能となる利点がある。
【００４９】
＜第４実施形態＞
図７は、本発明の第４の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【００５０】
本第４の実施形態のクロック供給装置３０Ａが第３の実施形態のクロック供給装置３０と異なる点は、バイアス回路３４Ａを基準電圧ライン３６に接続されたキャパシタＣＢの代わりに、電源ライン３５と基準電圧ライン３６との間に直列に接続された抵抗素子Ｒ１１、Ｒ１２による分圧回路を含み、抵抗素子Ｒ１１とＲ１２の接続点が共振回路３３のノードＮＤ３３に接続されている点にある。
【００５１】
その他の構成は第３の実施形態と同様である。
本第４の実施形態によれば、上述した第３の実施形態と同様の効果を得ることができる。
【００５２】
＜第５実施形態＞
図８は、本発明の第５の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【００５３】
本第５の実施形態のクロック供給装置３０Ｂが第３の実施形態のクロック供給装置３０と異なる点は、バイアス回路３４Ｂを基準電圧ライン３６に接続されたキャパシタＣＢの代わりに、ＬＣ共振回路３３の共通接続ノードＮＤ３３を、たとえば別電源等で生成された1/2電源電圧（１／２ＶＤＤ）の供給ライン３４２に接続したことにある。
【００５４】
その他の構成は第５の実施形態と同様である。
本第５の実施形態によれば、上述した第３の実施形態と同様の効果を得ることができる。
【００５５】
＜第６実施形態＞
図９は、本発明の第６の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【００５６】
本第６の実施形態のクロック供給装置１０Ｃが第２の実施形態のクロック供給装置１０Ａと異なる点は、一つのクロック供給装置ではなく、図２のクロック供給装置の第１および第２クロックライン１２，１３に第１および第２パッシブ素子である第１および第２抵抗素子Ｒ２１，Ｒ２２を接続した複数のクロック供給ユニット１０−１から１０−ｎ（本実施形態ではｎ＝３）を元クロックＣＬＫの入力ラインと差動入力コンパレータ１５の入力に対した並列に接続したことある。
【００５７】
各クロック供給ユニット１０−１〜１０−３の第１パッシブ素子である第１抵抗素子Ｒ２１の一端同士が接続されて第１ノードＮＤ１１が形成され、第２パッシブ素子である第２抵抗素子Ｒ２２の一端同士が接続されて第２ノードＮＤ１２が形成されている。
そして、第１ノードＮＤ１１が差動入力コンパレータ１５の非反転入力端子（＋）に接続され、第２ノードＮＤ１２が差動入力コンパレータ１５の反転入力端子（−）に接続されている。
【００５８】
このように、複数のクロック供給ユニットを設けた理由を以下に示す。
上記の第１および第２の実施形態のように、ＬＣ共振回路を１つだけもつ構成では、元クロックＣＬＫの周波数が変化し共振周波数から大きく外れると、ＬＣ共振回路のインピーダンスは低下する。
このため、ＬＣ共振回路の出力電圧振幅がどんどん小さくなり後段のロジック回路が動作しなくなるおそれがある。
これを解消するために、ＬＣ共振回路を複数用意し、セレクタで選択するという方法が考えられるが、その場合は外部から適切な選択信号を入れるか、複雑な自動制御の機構が必要となってしまう。
そこで、本第６の実施形態においては、前述のクロック周波数が共振周波数から大きくずれればＬＣ共振回路の電圧振幅が減少することを逆に利用し、抵抗素子などのパッシブ素子で各ＬＣ共振回路１４の出力を合成してバッファリングすることにより広い周波数範囲に適用可能な構成を実現している。
【００５９】
本第６の実施形態によれば、クロック周波数と共振周波数の近いＬＣ共振回路の電圧出力が他よりも相対的に大きくなるため、外部からセレクト信号を与えなくても広い周波数範囲でジッタ削減効果を得ることができる。
【００６０】
＜第７実施形態＞
図１０は、本発明の第７の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【００６１】
本第６の実施形態のクロック供給装置３０Ｃが第３の実施形態のクロック供給装置３０Ａと異なる点は、一つのクロック供給装置ではなく、図３のクロック供給装置のクロックライン３２，３３にパッシブ素子である抵抗素子Ｒ３１を接続した複数のクロック供給ユニット３０−１から３０−ｎ（本実施形態ではｎ＝３）を元クロックＣＬＫの入力ラインに対した並列に接続したことある。
【００６２】
そして、各クロック供給ユニット３０−１〜３０−３のパッシブ素子である抵抗素子Ｒ３１の一端同士が接続されてＮＤ３１が形成され、このノードＮＤ３１がバッファ３７を介してデジタル回路４０に接続されている。
なお、バイアス回路３４は、複数のクロック供給ユニット３０−１〜３０−３で共用している。
【００６３】
このように、複数のクロック供給ユニットを設けた理由は第６の実施形態の場合と同様である。
すなわち、上記の第３〜第５の実施形態のように、ＬＣ共振回路を１つだけもつ構成では、元クロックＣＬＫの周波数が変化し共振周波数から大きく外れると、ＬＣ共振回路のインピーダンスは低下する。
このため、ＬＣ共振回路の出力電圧振幅がどんどん小さくなり後段のロジック回路が動作しなくなるおそれがある。
これを解消するために、ＬＣ共振回路を複数用意し、セレクタで選択するという方法が考えられるが、その場合は外部から適切な選択信号を入れるか、複雑な自動制御の機構が必要となってしまう。
そこで、本第７の実施形態においては、前述のクロック周波数が共振周波数から大きくずれればＬＣ共振回路の電圧振幅が減少することを逆に利用し、抵抗素子などのパッシブ素子で各ＬＣ共振回路３３の出力を合成してバッファリングすることにより広い周波数範囲に適用可能な構成を実現している。
【００６４】
本第７の実施形態によれば、クロック周波数と共振周波数の近いＬＣ共振回路の電圧出力が他よりも相対的に大きくなるため、外部からセレクト信号を与えなくても広い周波数範囲でジッタ削減効果を得ることができる。
【００６５】
また、図１１に示すような、図１０のクロック供給装置のスパイスシミュレーション回路３０Ｄを用いてスパイスシミュレーションを行った。
図１１のスパイスシミュレーション回路３０Ｄにおいて、ＴＰＳ１クロックの入力端子、ＴＰ１〜ＴＰ３がＬＣ並列共振回路３３の出力端子、ＴＰＯＵＴがノードＮＤ３１からの出力端子を示している。
また、図５において、ＲＰ１，Ｒ１はクロックイラン３２−１に挿入された抵抗素子を、ＲＰ２，Ｒ２はクロックライン３２−２に挿入された抵抗素子を、ＲＰ３，Ｒ３はクロックライン３２−３に挿入された抵抗素子をそれぞれ示している。
【００６６】
図１２は、図１１の回路を用いたスパイスシミュレーション結果の周波数特性を示す図である。
図１３は、図１１の回路を用いたスパイスシミュレーション結果を示す図である。
図１２において、横軸が周波数を、縦軸が大きさ（ｄＢ）を示す。また、図１３において、横軸が時間を、縦軸が相対レベルをそれぞれ示している。
【００６７】
また、図１２中のＡで示す曲線は共振回路３３−１の出力端子ＴＰ１における周波数特性を、Ｂで示す曲線は共振回路３３−２の出力端子ＴＰ２における周波数特性を、Ｃで示す曲線は共振回路３３−３の出力端子ＴＰ３における周波数特性を、Ｄで示す曲線は出力端子ＴＰＯＵＴの周波数特性を示している。
【００６８】
図１２から分るように、ノードＮＤ３１における出力クロック信号の周波数特性は平坦化されており、広い範囲で利用可能である。
【００６９】
また、図１３中のＡで示す波形は共振回路３３−１の出力端子ＴＰ１における出力波形を、Ｂで示す曲線は共振回路３３−２の出力端子ＴＰ２における出力波形を、Ｃで示す曲線は共振回路３３−３の出力端子ＴＰ３における出力波形を、Ｄで示す曲線は出力端子ＴＰＯＵＴの出力波形を示している。
【００７０】
図１３から分るように、共振周波数がクロック周波数に近い場合、ＬＣ共振回路の出力が大きくなり、また、出力としては、元クロックＣＬＫの波形が方形波（矩形波）であっても、ＬＣ並列共振回路の出力波形および共振回路を持たない装置の出力波形はサイン波に近い形状となる。
そして、入力信号にジッタ等による影響がある場合であっても、ＬＣ並列共振回路の出力波形Ｂはその影響が補償されて出力端子ＴＰＯＵＴから出力されている。
【００７１】
すなわち、図１２および図１３からも分るように、本第７の実施形態によれば、クロック周波数と共振周波数の近いＬＣ共振回路の電圧出力が他よりも相対的に大きくなるため、外部からセレクト信号を与えなくても広い周波数範囲でジッタ削減効果を得ることができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【図２】本発明の第２の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【図３】安定化クロック供給装置によるクロックの実測例を示す図であって、（Ａ）は並列共振回路を設けていない装置のクロックを、（Ｂ）は並列供給回路を設けた第２の実施形態に係る装置のクロックを示している。
【図４】図２のクロック供給装置のスパイスシミュレーション回路を示す図である。
【図５】図４の回路によるスパイスシミュレーション結果を示す図である。
【図６】本発明の第３の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【図７】本発明の第４の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【図８】本発明の第５の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【図９】本発明の第６の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【図１０】本発明の第７の実施形態に係る安定化クロック供給装置の構成例を示す図である。
【図１１】図１０のクロック供給装置のスパイスシミュレーション回路を示す図である。
【図１２】図１１の回路を用いたスパイスシミュレーション結果の周波数特性を示す図である。
【図１３】図１１の回路を用いたスパイスシミュレーション結果を示す図である。
【符号の説明】
【００７３】
１０，１０Ａ，１０Ｃ・・・クロック供給装置、１０Ｂ・・・シミュレーション回路、１０−１〜１０−ｎ・・・クロック供給ユニット、１１・・・差動のクロックドライバ、１１１・・・第１クロックドライバ、１１２・・・第２クロックドライバ、１２・・・第１クロックライン、１３・・・第２クロックライン、１４・・・並列共振回路、２０，２０−１，２０−２・・・デジタル回路、３０，３０Ａ〜３０Ｃ・・・クロック供給装置、３０−１〜３０−ｎ・・・クロック供給ユニット、３０Ｄ・・・シミュレーション回路、３１・・・クロックドライバ、３２・・・クロックライン、３３・・・並列共振回路、３４，３０Ａ，３０Ｂ・・・バイアス回路。
【図１】
2008160206.tif 000003
【図２】
2008160206.tif 000004
【図３】
2008160206.tif 000005
【図４】
2008160206.tif 000006
【図５】
2008160206.tif 000007
【図６】
2008160206.tif 000008
【図７】
2008160206.tif 000009
【図８】
2008160206.tif 000010
【図９】
2008160206.tif 000011
【図１０】
2008160206.tif 000012
【図１１】
2008160206.tif 000013
【図１２】
2008160206.tif 000014
【図１３】
2008160206.tif 000015