(57)【要約】【課題】半導体記憶装置のテストモードにおいて正確なアクセスタイムを測定できるようにすること。【解決手段】クロック信号ＣＬＫに従いメモリアレイＭＡＲＹの通常モード時の読み出し又は書き込み動作を行うとともに、テスト用クロック信号ＴＣＬＫに従いメモリアレイＭＡＲＹのテストモード時の読み出し又は書き込み動作を行い、テストモード時にメモリアレイＭＡＲＹからの複数の出力データＤＯＵＴ０−２５５のテストを行ってテスト結果ＴＯＵＴ１０−１７、ＴＯＵＴ２を出力する半導体記憶装置において、クロック信号ＣＬＫ及びテスト用クロック信号ＴＣＬＫに無関係な外部テスト信号ＴＡＣＣに基づいてテストモード時にアクセスタイムに係るテストを実施するように構成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の信号に従いメモリアレイの通常モード時の読み出し又は書き込み動作を行うとともに、第２の信号に従い前記メモリアレイのテストモード時の読み出し又は書き込み動作を行い、前記テストモード時に前記メモリアレイからの複数の出力データのテストを行ってテスト結果を出力する半導体記憶装置において、
前記第１の信号及び前記第２の信号に無関係な第３の信号に基づいて前記テストモード時に所望のテストを実施するように構成されたことを特徴とする半導体記憶装置。
【請求項２】
前記第３の信号に基づいて所定の信号を生成して前記所定の信号を前記メモリアレイに向けて出力する第１の初段回路と、
前記メモリアレイからの出力データをバッファリングして出力するレプリカ部と、
前記第１の初段回路で生成された前記所定の信号に基づいて前記レプリカ回路からの出力データをラッチするラッチ回路と、
前記ラッチ回路からの出力データを所定数のデータに圧縮するとともに、圧縮した各データが互いに同一であるか同一でないかを判定し、判定したテストデータを出力する第１Ｉ／Ｏ圧縮回路と、
前記第１Ｉ／Ｏ圧縮回路からの出力データを１個のデータに圧縮するとともに、圧縮したデータが期待値と同一であるか同一でないかをパス／フェールのフラグ信号として出力する第２Ｉ／Ｏ圧縮回路と、
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
第１の信号と第２の信号が入力される第２の初段回路を備え、
前記第１の初段回路は、前記第３の信号に基づいて第４の信号を生成し、
前記第４の信号は、前記第２の初段回路に入力され、
前記第２の初段回路は、前記所望のテストを実施する際に前記第４の信号を前記メモリアレイに向けて出力するように構成されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記メモリアレイの出力データをバッファリングして前記メモリアレイの外部に出力する出力部を備え、
前記テストモード時における前記第２の信号の入力ピンから前記ラッチ回路までのアクセスパスは、前記通常モード時における前記第２の信号の入力ピンから前記出力部の出力データの出力ピンまでのアクセスパスと電気的に等長になるように構成されることを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記第１の初段回路は、前記第３の信号に基づいて第５の信号を生成し、
前記第５の信号は、前記ラッチ回路に入力されることを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記第３の信号は、Ｈパルスの信号であり、
前記第４の信号は、前記第３の信号のＨエッジを受けた内部クロック信号となるワンショット信号であり、
前記第５の信号は、前記第３の信号と同一のＨパルス幅のパルス信号であることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記所望のテストを実施する際のアクセスタイムが、前記第３の信号のＨパルス幅で表わすことが可能であることを特徴とする請求項２記載の半導体記憶装置。
【請求項８】
前記所望のテストを実施する際のアクセスタイムが、前記第３の信号のＬエッジを時間的に変化させることによって測定可能であることを特徴とする請求項２記載の半導体記憶装置。
【請求項９】
前記第３の信号に基づいて所定の信号を生成する第３の初段回路と、
前記第３の初段回路の出力信号に基づいて所定の信号を生成する第４の初段回路と、
前記メモリアレイからの出力データをバッファリングして出力するレプリカ部と、
少なくとも前記第１の初段回路で生成された前記所定の信号に基づいて前記レプリカ回路からの出力データをラッチするラッチ回路と、
前記ラッチ回路からの出力データを所定数のデータに圧縮するとともに、圧縮した各データが互いに同一であるか同一でないかを判定し、判定したテストデータを出力する第１Ｉ／Ｏ圧縮回路と、
前記第１Ｉ／Ｏ圧縮回路からの出力データを１個のデータに圧縮するとともに、圧縮したデータが期待値と同一であるか同一でないかをパス／フェールのフラグ信号として出力する第２Ｉ／Ｏ圧縮回路と、
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
前記第３の信号は、ワンショットパルスのＨパルスよりなる信号であり、
前記第３の初段回路は、前記第３の信号における最初のＨエッジを受けてＨとなり、次のＨエッジを受けてＬとなる第６の信号を生成することを特徴とする、請求項９記載の半導体記憶装置。
【請求項１１】
前記所望のテストを実施する際のアクセスタイムが、前記第３の信号における連続したＨエッジの期間で表わすことが可能であることを特徴とする請求項９記載の半導体記憶装置。
【請求項１２】
前記所望のテストを実施する際のアクセスタイムが、前記第３の信号における連続した２つのＨパルスのうち、後のＨパルスを時間的に変化させることで測定可能であることを特徴とする請求項９記載の半導体記憶装置。
【請求項１３】
メモリアレイと、
前記メモリアレイから読み出されたデータを保持するラッチ回路と、
前記メモリアレイの動作モードを設定する制御部と、
複数の前記ラッチ回路の出力を１つの出力としてまとめる圧縮回路と、
前記ラッチ回路を制御するテストアクセス信号を出力するテストアクセス回路と、
を備え、
前記テストアクセス回路は、外部から入力されるテスト信号を受けて前記制御部に対して前記テスト信号に応じたワンショットパルスを発生させることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリマクロを搭載する半導体記憶装置に関し、特に、テストモードにおいて正確なアクセスタイムを測定できる半導体記憶装置に関する。
【背景技術】
【０００２】
メモリマクロを搭載する半導体記憶装置のメモリマクロのテスト手法として、一般に、ＬＳＩテスタを用いて直接メモリマクロセルのテストを行うＤＡモード（Direct Access mode）や、チップ内にテスタ機能を装備してＬＳＩテスタを用いることなくメモリマクロセルのテストを行うＢＩＳＴモード（Built in Self Test mode）がある。そして、これらのテスト手法でメモリマクロセルのアクセスタイムを測定できるようにすることが望まれる。
【０００３】
例えば、特許文献１において、各ＤＲＡＭマクロセル（ＤＲＡＭ）のＤＦＴ回路（ＤＦＴ）に、アクセス評価のための試験動作時、試験制御信号ＴＡＣＣを選択的に有効レベルとする機能を持たせるとともに、各ＤＲＡＭマクロセルに、その起動制御信号たるクロック信号ＣＬＫＮに従ってこれと所定の時間関係を有する内部制御信号ＣＯＬＣを生成するメモリ制御回路ＣＴＬと、試験制御信号ＴＡＣＣが無効レベルとされる通常動作時は、内部制御信号ＣＯＬＣを出力ラッチ制御信号ＯＬＣとして出力データラッチＯＬに伝達し、試験制御信号ＴＡＣＣが有効レベルとされる上記試験動作時には、外部の試験装置ＴＳＴから供給されるテスト用出力ラッチ制御信号ＴＯＬＣをそのまま出力ラッチ制御信号ＯＬＣとして出力データラッチＯＬに伝達するマルチプレクサＭＸＬと、を具備する半導体集積回路装置が開示されている（従来例１；図１０参照）。
【０００４】
従来例１では、クロック信号ＣＬＫＮとテスト用出力ラッチ制御信号ＴＯＬＣも用いてアクセスタイムを測定する。通常動作時は、クロック信号ＣＬＫＮから生成される内部制御信号ＣＯＬＣで出力データラッチＯＬを制御するが、試験動作時は、クロック信号ＣＬＫＮから生成される試験制御信号ＴＡＣＣによりテスト用出力ラッチ制御信号ＴＯＬＣをそのまま出力データラッチＯＬに入力させる。これにより、出力データラッチＯＬは、テスト用出力ラッチ制御信号ＴＯＬＣの立ち上がりで出力データを確定し、当該出力データをデータ出力端子ＤＯに向けて出力する。アクセスタイムの評価は、試験動作時において、テスト用出力ラッチ制御信号ＴＯＬＣのクロック信号ＣＬＫＮに対する時間関係を変化させながら、出力データラッチＯＬを介して出力される出力データの正常性を確認することで可能となる。ここでのアクセスタイムは、外部の試験装置ＴＳＴから起動制御信号たるクロック信号ＣＬＫを入力してから、ＤＲＡＭのデータ出力端子ＤＯから正常な出力データが出力されるまでの時間、つまり、クロック信号ＣＬＫＮの立ち上がりからテスト用出力ラッチ制御信号ＴＯＬＣの立ち上がりまでの時間となる。
【０００５】
また、特許文献２において、被試験回路２０３を自己試験するために所定の論理動作を行う自己試験回路を備えた半導体装置であって、入力信号発生回路２０１により試験用信号を被試験回路２０３に印加し、試験結果出力信号を、ストローブ入力信号（ストロボ信号）に応答してラッチ回路２０８でラッチし、このストロボ信号は同期用クロック入力信号端子に供給されるクロック信号と同一の周期Ｔを持ち、位相差ｔθを制御することによりストローブ位置が可変され、ラッチ回路２０８から出力される出力信号系列をクロック信号に同期して出力信号圧縮回路２０５により圧縮した後、圧縮信号と出力信号期待値発生回路２０６からの期待値信号を比較器２０７で比較し、判定値出力信号端子を介して被試験回路２０３の動的な良／不良を判定する半導体装置が開示されている（従来例２；図１１参照）。ここでのアクセスタイムは、被試験回路２０３（例えば、ＳＲＡＭ）のアドレス信号が確定した後、該当する番地から記憶信号が読み出される迄の時間となる。
【０００６】
さらに、図１２（従来例３）に示すようなメモリマクロを搭載した半導体記憶装置が知られている。この半導体記憶装置は、例えば、コンピュータシステムの所定のボード（図示せず）に搭載され、半導体基板ＣＨＩＰ上にロジック回路ＬＣ１〜ＬＣ６、メモリマクロＭＭを有する。半導体基板ＣＨＩＰには、入出力データ信号用のＩ／Ｏピンのほかに、テストモード専用のＴＤＱピンが設けられている。また、半導体基板ＣＨＩＰには、テストモード専用のクロック信号ピン（ＴＣＬＫピン）、及び、テストモード専用のパス／フェールのフラグに相当するフラグ信号ピン（ＴＦＯＵＴピン）が設けられている。これらのピンは、アクセス評価に関するプローブ試験の際のテスタとの間を接続するための接触端子となる。
【０００７】
ロジック部ＬＣ１は、多数の論理ゲートセルが組み合わされてなり、入力信号（クロック信号ＣＬＫ、アドレス信号ＡＤＤを含む）が入力されることで、入力信号（クロック信号ＣＬＫ、アドレス信号ＡＤＤを含む）をメモリマクロＭＭに向けて出力する。ロジック部ＬＣ２は、多数の論理ゲートセルが組み合わされてなり、テスト用入力信号（クロック信号ＴＣＬＫ、アドレス信号ＴＡＤＤ）が入力されることで、テスト用入力信号における所定の信号を調整して、テスト用入力信号をメモリマクロＭＭに向けて出力する。ロジック部ＬＣ２は、メモリマクロＭＭとロジック部ＬＣ２の電源電圧が異なる場合には電圧調整するレベルシフト回路が用いられ、メモリマクロＭＭとロジック部ＬＣ２の信号波形の整形が必要な場合にはバッファ回路が用いられる。
【０００８】
メモリマクロＭＭは、通常モードにおいて、ロジック部ＬＣ１からの入力信号が入力されることで、ロジック部ＬＣ３に向けてデータＤＱを出力する。詳細には、通常モードにおいて、メモリマクロＭＭに入力信号（クロック信号ＣＬＫ、アドレス信号ＡＤＤ含む）が入力されると、制御部ＣＴＬが入力信号に基づいて、メモリアレイＭＡＲＹを活性化し、アドレス信号ＡＤＤに相当するデータをメモリアレイＭＡＲＹにおけるメモリセルから読み出し、メモリアレイＭＡＲＹから読み出されたデータＤＯＵＴが出力部ＤＯに入力され、出力部ＤＯでデータＤＯＵＴが調整されたデータＤＱがロジック部ＬＣ３に向けて出力される。
【０００９】
一方、メモリマクロＭＭは、ＤＡモード等のテストモードでは、ロジック部ＬＣ２からのテスト用入力信号が入力されることで、ロジック部ＬＣ３に向けてデータＤＱを出力するとともに、ロジック部ＬＣ４又は／及びロジック部ＬＣ５に向けてテストデータＴＯＵＴ又は／及びＴＯＵＴ２を出力する。詳細には、テストモードにおいて、メモリマクロＭＭにテスト用入力信号（クロック信号ＴＣＬＫ、アドレス信号ＴＡＤＤ含む）が入力されると、制御部ＣＴＬがテスト用入力信号に基づいて、メモリアレイＭＡＲＹを活性化し、アドレス信号ＴＡＤＤに相当するデータをメモリアレイＭＡＲＹにおけるメモリセルから読み出し、メモリアレイＭＡＲＹから読み出されたデータＤＯＵＴが出力部ＤＯ及びＤＦＴ回路（Design For Test）に入力され、出力部ＤＯでデータＤＯＵＴが調整されたデータＤＱがロジック部ＬＣ３に向けて出力され、ＤＦＴ回路でデータＤＯＵＴが所定の基準のテストにパスするか否かを判定したテストデータＴＯＵＴ又は／及びＴＯＵＴ２をロジック部ＬＣ４又は／及びロジック部ＬＣ５に向けて出力する。
【００１０】
ここで、制御部ＣＴＬには、通常の入力信号とテスト用入力信号が入力され、テスト用入力信号におけるテストモード信号の有無により、通常モードかテストモードかを切り替えるようにしている。また、メモリマクロＭＭは、テスト用の回路（ＤＡモードやＢＩＳＴモードの回路）としてＤＦＴ回路を搭載する。ＤＦＴ回路は、メモリアレイＭＡＲＹから読み出されたデータＤＯＵＴが入力されることで、データＤＯＵＴを圧縮し、圧縮したデータＤＯＵＴが所定の基準のテストにパスするか否かを判定し、ロジック部ＬＣ４を介してテストデータＴＤＱを半導体基板ＣＨＩＰの外部に向けて出力し、ロジック部ＬＣ５を介してパス／フェールのフラグに相当するフラグ信号ＴＦＯＵＴを半導体基板ＣＨＩＰの外部に向けて出力する。
【００１１】
ロジック部ＬＣ３は、多数の論理ゲートセルが組み合わされてなり、メモリマクロＭＭからの出力信号（データＤＱを含む）が入力されることで、出力信号（データＤＱを含む）を出力する。ロジック部ＬＣ４は、多数の論理ゲートセルが組み合わされてなり、メモリマクロＭＭ（ＤＦＴ回路）からのテストデータＴＯＵＴが入力されることで、調整されたデータＴＤＱを出力する。ロジック部ＬＣ５は、多数の論理ゲートセルが組み合わされてなり、メモリマクロＭＭ（ＤＦＴ回路）からのテストデータＴＯＵＴ２が入力されることで、調整されたフラグ信号ＴＦＯＵＴを出力する。ロジック部ＬＣ４、ＬＣ５は、メモリマクロＭＭとロジック部ＬＣ４、ＬＣ５の電源電圧が異なる場合には電圧調整するレベルシフト回路が用いられ、メモリマクロＭＭとロジック部ＬＣ４、ＬＣ５の信号波形の整形が必要な場合にはバッファ回路が用いられる。ロジック部ＬＣ６は、メモリマクロＭＭに関連する部分以外の論理回路の集合体であり、ここではＳＲＡＭのマクロやＲＯＭ、ＰＬＬ等を含んで表している。
【００１２】
図１２のメモリマクロＭＭの詳細な構成図は図１３の通りである。メモリマクロＭＭが多数Ｉ／Ｏ構成（例えば、２５６本）である場合、ＴＤＱピンをＤＱピン数分設けることは半導体基板ＣＨＩＰのピン数制約で不可能であるから、数本（例えば、８本）設ける形にしている。
【００１３】
通常モードでの読み出し動作は、メモリマクロＭＭの外部からクロック信号ＣＬＫ（又はアクセス信号）がメモリマクロＭＭに入力され、同時に入力されるアドレス信号ＡＤＤに相当するメモリアレイＭＡＲＹにおけるメモリセルからデータＤＱが読み出され、データＤＱ０−２５５が各ＤＱピンから出力される。
【００１４】
ＤＡモードでは、クロック信号ＣＬＫの代わりにテストモード専用のクロック信号ＴＣＬＫが用いられ、アドレス信号ＡＤＤの代わりにテストモード専用のアドレス信号ＴＡＤＤが用いられる。ＤＡモードの読み出し動作では、ロジック部ＬＣ２からのクロック信号ＴＣＬＫ０がメモリマクロＭＭに入力され、同時に入力されるアドレス信号ＴＡＤＤに相当するメモリマクロＭＭにおけるメモリセルからデータが読み出され、８本のＴＤＱピンに出力される。通常、メモリアレイＭＭと出力部ＤＯの間の配線（各データＤＯＵＴ０−２５５用の配線）の節点から取り出したデータＤＯＵＴ０−２５５がＤＦＴ回路に入力される。ＤＦＴ回路では、データＤＯＵＴ０−２５５が入力されると、第１Ｉ／Ｏ圧縮回路（図１４（ａ）参照）で８個のデータＴＯＵＴ１０−１７になるまで圧縮し、圧縮データＴＯＵＴ１０−１７が同一であるか同一でないかを判定したテストデータＴＤＱを各ＴＤＱピンから出力させる。ＤＯＵＴ０−２５５が同一、つまり一致すればＴＤＱ０−７ピンから“０”を出力してパスとし、同一でない、つまり不一致であればＴＤＱ０−７ピンから“１”を出力してフェールとする。これにより、圧縮データＴＯＵＴ１０−１７を外部の入力アドレス単位で処理するので、ＤＡモードではパス／フェールの判定のみならず、良／不良アドレスを知ることができる。
【００１５】
一方、ＢＩＳＴモードに関して、パス／フェールのフラグに相当するフラグ信号ＴＦＯＵＴとして、専用のＴＦＯＵＴピンを半導体基板ＣＨＩＰに設けている。ＢＩＳＴモードでは、メモリマクロＭＭの外部からの入力は、テストモード専用のクロック信号ＴＣＬＫと初期化信号のみであり、アドレス信号は内部で生成する。ＢＩＳＴモードでの読み出し動作は、テストモード専用のクロック信号ＴＣＬＫ０が入力され、ＴＤＱピンに出力されるデータＴＯＵＴ１０−１７を取り出して、内部クロック遅延信号ＩＣＬＫＤ及び初期化信号ＩＮＩＴに基づいて第２Ｉ／Ｏ圧縮回路（図１４（ｂ）参照）でデータＴＯＵＴ１０−１７を圧縮して１個の圧縮データＴＯＵＴ２にし、圧縮データＴＯＵＴ１０−１７が同一であるか同一でないかをパス／フェールのフラグとしてＴＦＯＵＴピンから出力させる。同一、つまり一致すればＴＦＯＵＴピンから“０”を出力してパスとし、同一でない、つまり不一致であればＴＦＯＵＴピンから“１”を出力してフェールとする。ここで、ＴＤＱ０−７ピンの圧縮データＴＯＵＴ１０−１７は上書き処理されるため、一致し続けていれば“０”を出力し続けるが、不一致となった時点で“１”を出力し続けることになる。つまり、不良アドレスを知ることは不可能であり、単にメモリマクロＭＭのパス／フェールのみを知ることができる。ここで、内部クロック遅延信号ＩＣＬＫＤは、内部クロック信号ＩＣＬＫを遅延させた信号であり、ＩＣＬＫＤ初段部（図示せず）にて制御部ＣＴＬ（ＩＣＬＫ初段部）からの内部クロック信号ＩＣＬＫに基づいて生成したものである。また、初期化信号ＩＮＩＴは、テスト用入力信号に含まれる初期化信号と同相の信号であり、ＩＮＩＴ初段部（図示せず）にてテスト用入力信号に含まれる初期化信号に基づいて生成したものである。
【００１６】
【特許文献１】特開２００１−３３２０９９号公報
【特許文献２】特開平９−１６６６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従来例１（図１０参照）や従来例２（図１１参照）では上述のようにアクセスタイムの測定は可能である。しかしながら、Ｉ／Ｏピン（入出力端子）が多数あれば、直接ＤＱピンの出力を測定することは半導体基板に多数のＤＱピンが配置されない限り不可能である。また、従来例１（図１０参照）では、通常モードで使用するクロック信号ＣＬＫＮの入力なしには、ＤＱピンの出力を測定することは不可能である。
【００１８】
従来例３について、メモリマクロＭＭの本来のアクセスタイムは、入力ピン（ＣＬＫピン）からＤＱピンにデータが出力されるまでの時間である。従来例３のＤＡモードやＢＩＳＴモードの構成では、クロック信号ＣＬＫ、ＴＣＬＫ０の入力については、半導体基板ＣＨＩＰの入力ピンやＴＣＬＫピンからロジック部ＬＣ１、ＬＣ２を介してメモリマクロＭＭに到達する。また、メモリマクロＭＭからのＤＱ、ＴＤＱ、ＴＦＯＵＴの出力は、ロジック部ＬＣ３、ＬＣ４、ＬＣ５を介して半導体基板ＣＨＩＰの出力ピン、ＴＤＱピン、ＴＦＯＵＴピンに到達する。したがって、メモリテスタで測定する場合、本来のアクセスタイムに対して大幅に上乗せされたアクセスタイムが見えてしまうことになる。
【００１９】
また、従来例３の各ＴＤＱピンのロジック部ＬＣ４は一様とは限らないので、本来速いアクセスであるのに遅く見えたり、遅いアクセスであるのに速く見えたりすることも考えられる。つまり、従来例３の構成では、メモリマクロＭＭの正確なアクセスタイムを測定することができない。
【００２０】
従来例３のタイミングチャート（図１５参照）を参照すると、２点鎖線より上側が通常モード時であり、クロック信号ＣＬＫが入力されると制御部ＣＴＬ（ＣＴＬ初段部）から内部クロック信号ＩＣＬＫが出力され、メモリアレイＭＡＲＹを活性化して所定のアクセスタイムｔＡＣを要して、ＤＱピンからデータが出力される。例えば、図１５の時刻ＡのアクセスであるデータＤＱがｔＡＣよりアクセスタイムが遅れてｔＡＣ’を要したとすると、時刻Ａのクロック信号ＣＬＫからｔＡＣ’後に正規のデータが出力されることになる。
【００２１】
この場合の同一アドレスをＤＡモードでアクセスすると、図１５の２点鎖線の下側のようになる。テストモード専用のクロック信号ＴＣＬＫが入力され、データＤＯＵＴ０−２５５がＤＯＵＴ０−２５５ピンに現れるのはほぼｔＡＣ後である。時刻Ａのアクセスでは、ｔＡＣ’要するデータＤＱを含めてほぼｔＡＣ’後に正規のデータＤＯＵＴ０−２５５がＤＯＵＴ０−２５５ピンに現れる。図１３のように圧縮データＴＯＵＴ１０−１７が同一であるか同一でないかを各ＴＤＱピンから出力させる場合はＴＤＱピンからの出力はｔＡＣの大小に関わらず、最終的に正しいデータＤＯＵＴ０−２５５がＤＱ０−２５５ピンに読み出されていれば第１Ｉ／Ｏ圧縮回路から出力される圧縮データＴＯＵＴ１０−１７は「一致」のフラグを出力するので、ＴＤＱピンから“０”が出力されパスとなり、“０”の出力が継続する。つまり、従来例３のＤＡモードでは、アクセスタイムの測定は不可能である。
【００２２】
図１３で圧縮データＴＯＵＴ１０−１７そのものを各ＴＤＱ０−７ピンから出力させる方式をとる場合は、ＤＯＵＴ０−２５５ピンのデータＤＯＵＴ０−２５５がＴＤＱ０−７ピンから出力されることになるから、最終的に正しいデータがＤＯＵＴ０−２５５に読み出された後に“０”出力や“１”出力となりデータの切り替わり時刻をアクセスタイムと認識できるようにも見える。しかし、データＤＯＵＴ０−２５５に関してメモリアレイＭＡＲＹからＴＤＱ０−７ピンまでの電気的な距離が長いため、ＴＤＱ０−７ピンにデータＴＤＱ０−７が現れるのは、図１５の下側におけるｔＡＣやｔＡＣ’からかなり遅れてのことである。つまり、ＴＤＱ０−７毎に電気的な距離が異なるので、ＴＤＱ０−７ピンではｔＡＣとｔＡＣ’の差がそのまま見えてくるとは限らない。たとえ、ｔＡＣに所定の時刻を加えた時刻でパス／フェールの判定をしても、ｔＡＣを満たしているアクセスをフェール判定したり、ｔＡＣを満たしていないアクセスをパス判定したりすることが有り得る。よって、従来例３のＤＡモードでは、正確なアクセスタイムを測定することはできない。
【００２３】
本発明の主な課題は、半導体記憶装置のテストモードにおいて正確なアクセスタイムを測定できるようにすることである。
【課題を解決するための手段】
【００２４】
本発明の第１の視点においては、第１の信号に従いメモリアレイの通常モード時の読み出し又は書き込み動作を行うとともに、第２の信号に従い前記メモリアレイのテストモード時の読み出し又は書き込み動作を行い、前記テストモード時に前記メモリアレイからの複数の出力データのテストを行ってテスト結果を出力する半導体記憶装置において、前記第１の信号及び前記第２の信号に無関係な第３の信号に基づいて前記テストモード時に所望のテストを実施するように構成されたことを特徴とする。
【００２５】
本発明の前記半導体記憶装置において、前記第３の信号に基づいて所定の信号を生成して前記所定の信号を前記メモリアレイに向けて出力する第１の初段回路と、前記メモリアレイからの出力データをバッファリングして出力するレプリカ部と、前記第１の初段回路で生成された前記所定の信号に基づいて前記レプリカ回路からの出力データをラッチするラッチ回路と、前記ラッチ回路からの出力データを所定数のデータに圧縮するとともに、圧縮した各データが互いに同一であるか同一でないかを判定し、判定したテストデータを出力する第１Ｉ／Ｏ圧縮回路と、前記第１Ｉ／Ｏ圧縮回路からの出力データを１個のデータに圧縮するとともに、圧縮したデータが期待値と同一であるか同一でないかをパス／フェールのフラグ信号として出力する第２Ｉ／Ｏ圧縮回路と、を備えることが好ましい。
【００２６】
本発明の前記半導体記憶装置において、前記第３の信号に基づいて所定の信号を生成する第３の初段回路と、前記第３の初段回路の出力信号に基づいて所定の信号を生成する第４の初段回路と、前記メモリアレイからの出力データをバッファリングして出力するレプリカ部と、前記第１の初段回路で生成された前記所定の信号に基づいて前記レプリカ回路からの出力データをラッチするラッチ回路と、前記ラッチ回路からの出力データを所定数のデータに圧縮するとともに、圧縮した各データが互いに同一であるか同一でないかを判定し、判定したテストデータを出力する第１Ｉ／Ｏ圧縮回路と、前記第１Ｉ／Ｏ圧縮回路からの出力データを１個のデータに圧縮するとともに、圧縮したデータが期待値と同一であるか同一でないかをパス／フェールのフラグ信号として出力する第２Ｉ／Ｏ圧縮回路と、を備えることが好ましい。
【００２７】
本発明の第２の視点においては、半導体記憶装置において、メモリアレイと、前記メモリアレイから読み出されたデータを保持するラッチ回路と、前記メモリアレイの動作モードを設定する制御部と、複数の前記ラッチ回路の出力を１つの出力としてまとめる圧縮回路と、前記ラッチ回路を制御するテストアクセス信号を出力するテストアクセス回路と、を備え、前記テストアクセス回路は、外部から入力されるテスト信号を受けて前記制御部に対して前記テスト信号に応じたワンショットパルスを発生させることを特徴とする。
【発明の効果】
【００２８】
本発明によれば、アクセスタイムを第３の信号のパルス幅で表わすことができるため、メモリテスタで第３の信号を“Ｈ”パルスとして発生させ、そのパルス幅を変化させることにより、メモリマクロのアクセスタイムを正確に測定することができ、第１の信号や第２の信号と無関係に、第３の信号のみでメモリアクセスが可能である。また、第３の信号からワンショット信号となる第４の信号を生成し、これを内部クロック信号に使用するため、第３の信号のパルス幅を変化させてもメモリマクロのアクセスには影響しないし、半導体基板に設けられたピンの地点でデータの切り替わり時刻を測定しないので、メモリマクロ外のロジック部の影響を受けない。
【発明を実施するための最良の形態】
【００２９】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示したブロック図である。図２は、本発明の実施形態１に係る半導体記憶装置におけるメモリマクロの構成を模式的に示したブロック図である。図３は、本発明の実施形態１に係る半導体記憶装置におけるＴＡＣＣ初段回路の構成を模式的に示したブロック図である。図４は、本発明の実施形態１に係る半導体記憶装置における制御部の構成を模式的に示したブロック図である。図５は、本発明の実施形態１に係る半導体記憶装置におけるＣＬＫ初段回路を模式的に示した（ａ）回路図、及び（ｂ）真理値表である。
【００３０】
図１を参照すると、実施形態１に係る半導体記憶装置は、例えば、コンピュータシステムの所定のボード（図示せず）に搭載され、半導体基板ＣＨＩＰ上にロジック部ＬＣ１〜ＬＣ７、メモリマクロＭＭを有する。実施形態１と従来例３（図１２参照）との違いは、半導体基板ＣＨＩＰにＴＡＣＣピン及びロジック部ＬＣ７を設けたことと、メモリマクロＭＭ内にＴＡＣＣ初段部、レプリカ部ＲＥＰ、及びラッチ回路ＬＡＴを設けたことである。
【００３１】
半導体基板ＣＨＩＰには、入出力データ信号用のＩ／Ｏピンのほかに、テストモード専用のクロック信号ピン（ＴＣＬＫピン）、外部テスト信号ＴＡＣＣを入力するためのＴＡＣＣピン、テストモード専用のＴＤＱピン、及び、テストモード専用のパス／フェールのフラグに相当するフラグ信号ピン（ＴＦＯＵＴピン）が設けられている。これらのピンは、アクセス評価に関するプローブ試験の際のテスタとの間を接続するための接触端子となる。
【００３２】
ロジック部ＬＣ１は、多数の論理ゲートセルが組み合わされてなり、入力信号（クロック信号ＣＬＫ、アドレス信号ＡＤＤを含む）が入力されることで、入力信号（クロック信号ＣＬＫ、アドレス信号ＡＤＤを含む）をメモリマクロＭＭに向けて出力する。ロジック部ＬＣ２は、多数の論理ゲートセルが組み合わされてなり、テスト用入力信号（クロック信号ＴＣＬＫ、アドレス信号ＴＡＤＤ）が入力されることで、テスト用入力信号における所定の信号を調整して、テスト用入力信号をメモリマクロＭＭに向けて出力する。ロジック部ＬＣ７は、多数の論理ゲートセルが組み合わされてなり、外部テスト信号ＴＡＣＣが入力されることで、調整された外部テスト信号ＴＡＣＣをメモリマクロＭＭに向けて出力する。ロジック部ＬＣ２、ＬＣ７は、メモリマクロＭＭとロジック部ＬＣ２、ＬＣ７の電源電圧が異なる場合には電圧調整するレベルシフト回路が用いられ、メモリマクロＭＭとロジック部ＬＣ２、ＬＣ７の信号波形の整形が必要な場合にはバッファ回路が用いられる。
【００３３】
メモリマクロＭＭは、ＴＡＣＣ初段部と、制御部ＣＴＬと、メモリアレイＭＡＲＹと、出力部ＤＯと、レプリカ部ＲＥＰと、ラッチ回路ＬＡＴと、ＤＦＴ回路と、を有する。
【００３４】
ＴＡＣＣ初段部は、ＴＡＣＣピンからロジック部ＬＣ７を介して入力された外部テスト信号ＴＡＣＣに基づいて、外部テスト信号ＴＡＣＣの“Ｈ”エッジを受けた内部クロック信号となるワンショット信号ＴＡＣＣ０を生成してワンショット信号ＴＡＣＣ０を制御部ＣＴＬに向けて出力するとともに、外部テスト信号ＴＡＣＣと同相（同一の“Ｈ”パルス幅）となるパルス信号ＴＡＣＣ１（テストアクセス信号）を生成してパルス信号ＴＡＣＣ１（テストアクセス信号）をラッチ回路ＬＡＴに向けて出力するテストアクセス回路である（図３参照）。なお、ＴＡＣＣ０は、制御部ＣＴＬに入力され、クロック信号ＣＬＫの代わりに内部クロック信号ＩＣＬＫとして使用される。また、ＴＡＣＣ１（テストアクセス信号）は、ラッチ回路ＬＡＴを制御するための信号であり、負論理としてラッチ回路ＬＡＴのゲートＧに入力される。
【００３５】
制御部ＣＴＬは、入力信号（クロック信号ＣＬＫ、アドレス信号ＡＤＤ含む）、テスト用入力信号（クロック信号ＴＣＬＫ０、アドレス信号ＴＡＤＤ）、又はワンショット信号ＴＡＣＣ０に基づいて、メモリアレイＭＡＲＹを制御する。制御部ＣＴＬは、動作モードに応じて、入力されたクロック信号ＣＬＫ、クロック信号ＴＣＬＫ０、ＴＡＣＣ０のいずれかを内部クロック信号ＩＣＬＫとして出力するＣＬＫ初段回路を有する（図４、図５参照）。ＣＬＫ初段回路は、テスト用入力信号に含まれるテストモード信号と制御信号ＢＵＮＲＩとに基づいて動作モードを切り替える。ＣＬＫ初段回路は、制御信号ＢＵＮＲＩ“Ｌ”でテストモード信号“Ｌ”のときに通常モードとし、制御信号ＢＵＮＲＩ“Ｈ”でテストモード信号“Ｌ”のときにＤＡモード（ＢＩＳＴモードも含む）とし、制御信号ＢＵＮＲＩ“Ｈ”でテストモード信号“Ｈ”のときにアクセス測定モードとするように切り替える（図５（ｂ）参照）。ＣＬＫ初段回路は、通常モードのときにクロック信号ＣＬＫを選択して内部クロック信号ＩＣＬＫを出力し、ＤＡモードのときにクロック信号ＴＣＬＫ０を選択して内部クロック信号ＩＣＬＫを出力し、アクセス測定モードのときにワンショット信号ＴＡＣＣ０を選択して内部クロック信号ＩＣＬＫを出力する。なお、制御信号ＢＵＮＲＩは、集積回路において通常モードとテストモードを制御する信号である。
【００３６】
メモリアレイＭＡＲＹは、メモリセルと周辺回路を有する。制御部ＣＴＬに基づいてメモリアレイＭＡＲＹが活性化される周辺回路は、アドレス信号ＡＤＤ、アドレス信号ＴＡＤＤ、又は内部で生成したアドレス信号に相当するデータをメモリセルから読み出す。読み出されたデータＤＯＵＴ０−２５５は、出力部ＤＯ及びレプリカ部ＲＥＰに向けて出力される（図２参照）。制御部ＣＴＬでワンショット信号ＴＡＣＣ０が選択される場合は、ＴＡＣＣ０が“Ｌ”→“Ｈ”で周辺回路が活性化され、周辺回路はアドレス信号に相当するデータをメモリセルから読み出す。読み出されたデータＤＯＵＴ０−２５５は、出力部ＤＯ及びレプリカ部ＲＥＰに向けて出力される。
【００３７】
出力部ＤＯは、メモリアレイＭＡＲＹからのデータＤＯＵＴ０−２５５をバッファリングする回路であり、例えば、インバータが直列に２段接続された回路を用いることができる。出力部ＤＯは、メモリアレイＭＡＲＹからのデータＤＯＵＴ０−２５５をＤＱ０−２５５ピンに向けて出力する（図２参照）。
【００３８】
レプリカ部ＲＥＰは、メモリマクロＭＭのＣＬＫピン（入力ピン）からＤＱピン（出力ピン）までのアクセスパスと、メモリマクロＭＭのＣＬＫピンからラッチ回路ＬＡＴまでのアクセスパスとが電気的に等長になるように、メモリアレイＭＡＲＹからのデータＤＯＵＴ０−２５５をバッファリングする回路であり、例えば、インバータが直列に２段接続された回路を用いることができる。レプリカ部ＲＥＰは、メモリアレイＭＡＲＹからのデータＤＯＵＴ０−２５５をデータＤＱ０−２５５としてラッチ回路ＬＡＴに向けて出力する（図２参照）。
【００３９】
ラッチ回路ＬＡＴは、ＴＡＣＣ初段部からのパルス信号ＴＡＣＣ１と、外部からの初期化信号／ＩＮＩＴとに基づいて、レプリカ部ＲＥＰからのデータＤＱ０−２５５をラッチする回路である（図２参照）。ラッチ回路ＬＡＴは、データＤＱ０−２５５毎に設けられており、ラッチしたデータＤＯＵＴ１０−１２５５を第１Ｉ／Ｏ圧縮回路に向けて出力する。データＤＱ０−２５５毎のラッチ回路ＬＡＴのゲートＧには、パルス信号ＴＡＣＣ１を負論理（ＴＡＣＣ１のＮＯＴ信号）とした信号が入力される。ここで、初期化反転信号／ＩＮＩＴは、テスト用入力信号に含まれる初期化信号と逆相の信号であり、ＩＮＩＴ初段部（図示せず）にてテスト用入力信号に含まれる初期化信号に基づいて生成したものである。
【００４０】
ＤＦＴ回路は、従来例３（図１３参照）と同様に、ラッチ回路ＬＡＴからのデータＤＯＵＴ１０−１２５５が入力されることで、データＤＯＵＴ１０−１２５５を８個のデータＴＯＵＴ１０−１７になるまで圧縮し、圧縮データＴＯＵＴ１０−１７が互いに同一であるか同一でないかを判定したテストデータＴＤＱ０−７をロジック部ＬＣ４に向けて出力する第１Ｉ／Ｏ圧縮回路を有する（図１４（ａ）参照）。また、ＤＦＴ回路は、従来例３（図１３参照）と同様に、内部クロック遅延信号ＩＣＬＫＤ及び初期化信号ＩＮＩＴに基づいて、第１Ｉ／Ｏ圧縮回路からのデータＴＯＵＴ１０−１７を圧縮して１個の圧縮データＴＯＵＴ２にし、圧縮データＴＯＵＴ１０−１７が同一であるか同一でないかをパス／フェールのフラグとしてフラグ信号ＴＦＯＵＴをロジック部ＬＣ５に向けて出力する第２Ｉ／Ｏ圧縮回路を有する（図１４（ｂ）参照）。ここで、内部クロック遅延信号ＩＣＬＫＤは、内部クロック信号ＩＣＬＫを遅延させた信号であり、ＩＣＬＫＤ初段部（図示せず）にて制御部ＣＴＬ（ＩＣＬＫ初段部）からの内部クロック信号ＩＣＬＫに基づいて生成したものである。また、初期化信号ＩＮＩＴは、テスト用入力信号に含まれる初期化信号と同相の信号であり、ＩＮＩＴ初段部（図示せず）にてテスト用入力信号に含まれる初期化信号に基づいて生成したものである。
【００４１】
ロジック部ＬＣ３は、多数の論理ゲートセルが組み合わされてなり、メモリマクロＭＭからの出力信号（データＤＱを含む）が入力されることで、出力信号（データＤＱを含む）を出力する。ロジック部ＬＣ４は、多数の論理ゲートセルが組み合わされてなり、メモリマクロＭＭ（ＤＦＴ回路）からのテストデータＴＯＵＴが入力されることで、調整されたデータＴＤＱを出力する。ロジック部ＬＣ５は、多数の論理ゲートセルが組み合わされてなり、メモリマクロＭＭ（ＤＦＴ回路）からのテストデータＴＯＵＴ２が入力されることで、調整されたフラグ信号ＴＦＯＵＴを出力する。ロジック部ＬＣ４、ＬＣ５は、メモリマクロＭＭとロジック部ＬＣ４、ＬＣ５の電源電圧が異なる場合には電圧調整するレベルシフト回路が用いられ、メモリマクロＭＭとロジック部ＬＣ４、ＬＣ５の信号波形の整形が必要な場合にはバッファ回路が用いられる。ロジック部ＬＣ６は、メモリマクロＭＭに関連する部分以外の論理回路の集合体であり、ここではＳＲＡＭのマクロやＲＯＭ、ＰＬＬ等を含んで表している。
【００４２】
次に、本発明の実施形態１に係る半導体記憶装置の動作について図面を用いて説明する。図６は、本発明の実施形態１に係る半導体記憶装置の動作を模式的に示したタイミングチャートである。
【００４３】
図６の２点鎖線の上側の通常モード時を参照すると、メモリマクロＭＭの外部からクロック信号ＣＬＫが入力されると制御部ＣＴＬから内部クロック信号ＩＣＬＫが出力され、内部クロック信号ＩＣＬＫがメモリアレイＭＡＲＹに入力され、同時に入力されるアドレス信号ＡＤＤに相当するメモリアレイＭＡＲＹにおけるメモリセルからデータＤＯＵＴ０−２５５が読み出され、一定時間のｔＡＣなるアクセスタイム内に出力部ＤＯを経てＤＱ０−２５５ピンから読み出しデータＤＱ０−２５５が出力される。
【００４４】
図６の２点鎖線の下側のＤＡモードでのアクセス測定モード時を参照すると、外部テスト信号ＴＡＣＣが“Ｈ”パルスとしてメモリマクロＭＭに入力されるとＴＡＣＣ初段部にてワンショット信号ＴＡＣＣ０が生成され、ワンショット信号ＴＡＣＣ０が制御部ＣＴＬに入力されることで内部クロック信号ＩＣＬＫが生成され、メモリアレイＭＡＲＹに内部クロック信号ＩＣＬＫが入力されることで読み出し動作が開始される。メモリアレイＭＡＲＹからデータＤＯＵＴ０−２５５が出力されると、データＤＯＵＴ０−２５５がレプリカ部ＲＥＰを経てデータＤＱ０−２５５がラッチ回路ＬＡＴに入力される。一方、パルス信号ＴＡＣＣ１はＴＡＣＣ初段部にて“Ｈ”パルスとして生成されるので、パルス信号ＴＡＣＣ１が“Ｌ”→“Ｈ”によりラッチ回路ＬＡＴのゲートが導通状態になる。したがって、パルス信号ＴＡＣＣ１が“Ｈ”の間にメモリアレイＭＡＲＹからデータＤＯＵＴ０−２５５が出力されるとラッチ回路ＬＡＴから出力されたデータＤＯＵＴ１０−１２５５が第１Ｉ／Ｏ圧縮回路に入力されるが、パルス信号ＴＡＣＣ１が“Ｈ”→“Ｌ”になった後にメモリアレイＭＡＲＹからデータＤＯＵＴ０−２５５が出力されてもラッチ回路ＬＡＴからデータＤＯＵＴ１０−１２５５が出力されず、データＤＯＵＴ１０−１２５５が第１Ｉ／Ｏ圧縮回路に入力されない。よって、外部テスト信号ＴＡＣＣをｔＡＣの時間だけ“Ｈ”パルスとして入力させれば、ｔＡＣ以内のアクセスタイムの読み出しデータについて第１Ｉ／Ｏ圧縮回路、ロジック部ＬＣ４を経て出力されるテストデータＴＤＱ０−７はパス判定となり、ｔＡＣを超えたアクセスタイムの読み出しデータについてテストデータＴＤＱ０−７はフェール判定となる。
【００４５】
従来例３（図１５参照）と同様にＡの時刻のアクセスで考えてみる。図６の上側においてＡの時刻のアクセスは、ｔＡＣよりアクセスタイムが遅れてｔＡＣ’を要するので、ＡのＣＬＫからｔＡＣ’後にデータ出力されることになる。この場合の同一アドレスをＤＡモードでアクセスすると図６の下側のようになる。クロック信号ＴＣＬＫが入力され、ＤＯＵＴ０−２５５にデータが現れるのはほぼｔＡＣ後である。Ａの時刻のアクセスでは、ほぼｔＡＣ’後に全データがＤＯＵＴ０−２５５に現れる。よって、外部テスト信号ＴＡＣＣの“Ｈ”の幅がｔＡＣであればＤＯＵＴ０−２５５のうちｔＡＣを要するＤＱ０−２５５のいずれかのみがラッチ回路ＬＡＴを経てＤＯＵＴ１０−１２５５として第１Ｉ／Ｏ圧縮回路に入力されるが、外部テスト信号ＴＡＣＣの“Ｈ”の幅がｔＡＣ’であればＤＯＵＴ０−２５５の全部がラッチ回路ＬＡＴを経てＤＯＵＴ１０−１２５５として第１Ｉ／Ｏ圧縮回路に入力される。第１Ｉ／Ｏ圧縮回路からの圧縮データが同一であるか同一でないかを各ＴＤＱ０−７ピンから出力させる場合は、テストデータＴＤＱからの出力はＴＡＣＣの“Ｈ”の幅がｔＡＣであればｔＡＣ’のデータが到達しないので「不一致」になり“１”である。一方、ＴＡＣＣの“Ｈ”の幅がｔＡＣ’であれば全データが到達し「一致」になるので“０”である。よって、ＴＡＣＣの“Ｈ”の幅の大小で最終的に“０”出力か“１”出力になるので、ＴＤＱピンのデータ出力時刻がいつであれ、アクセスタイムの測定が可能となる。
【００４６】
圧縮データそのものを各ＴＤＱピンから出力させる場合でも、ＴＡＣＣの“Ｈ”の幅がｔＡＣであればＤＯＵＴ０−２５５の全データが第１Ｉ／Ｏ圧縮回路の入力ＤＯＵＴ１０−１２５５に入力されないため、ＴＤＱピンに所望のデータが出力されないが、ＴＡＣＣの“Ｈ”の幅がｔＡＣ’であればＤＯＵＴ０−２５５の全データが第１Ｉ／Ｏ圧縮回路にＤＯＵＴ１０−１２５５が入力されるため、ＴＤＱピンに所望のデータが出力される。以上により、ＴＡＣＣの“Ｈ”の幅の大小でアクセスタイムを認識できる。
【００４７】
次に、本発明の実施形態１に係る半導体記憶装置におけるアクセス測定方法について図面を用いて説明する。図７は、本発明の実施形態１に係る半導体記憶装置におけるアクセス測定方法を説明するためのタイミングチャートである。
【００４８】
ＴＡＣＣの“Ｈ”パルスを狭い状態から広げる方向にしていく場合について考える。ＴＡＣＣのパルス幅を（１）から（２）、（３）と順に広げていく。つまり、ＴＡＣＣの“Ｈ”→“Ｌ”の時刻を遅らせていく。（１）の場合は、最初のアクセスＡ１及び次のアクセスＡ２ともにｔＡＣよりもかなり狭いので、ＤＯＵＴ１０−１２５５に“Ｈ”／“Ｌ”が存在し、どちらも「不一致」でありＴＤＱは“１”を出力するので、ｔＡＣは（１）よりも遅いと判断できる。（２）の場合は、最初のアクセスＡ１ではｔＡＣより狭いが次のアクセスＡ２ではｔＡＣよりも広いので、ＤＯＵＴ０−２５５に最初のアクセスＡ１では“Ｈ”／“Ｌ”が存在し「不一致」でありＴＤＱは“１”を出力するが、次のアクセスＡ２では“Ｈ”のみとなり「一致」でありＴＤＱは“０”を出力する。よって、ｔＡＣは（２）に近いと判断できる。（３）の場合は、最初のアクセスＡ１及び次のアクセスＡ２ともにｔＡＣよりも広いので、ＤＯＵＴ１０−１２５５は最初のアクセスＡ１では“Ｌ”のみで、次のアクセスＡ２では“Ｈ”のみとなるので、どちらも「一致」であり、ＴＤＱは“０”を出力するのでパスしており、ｔＡＣは（３）よりも速いと判断できる。よって、ｔＡＣは（２）と（３）の間の時間であるといえる。したがって、（２）と（３）の間隔を狭めていけば、正確なアクセスタイムを測定することができる。
【００４９】
実施形態１によれば、アクセスタイムをＴＡＣＣのパルス幅で表わすことができるため、メモリテスタでＴＡＣＣを“Ｈ”パルスとして発生させ、そのパルス幅を変化させることにより、メモリマクロＭＭのアクセスタイムを正確に測定することができ、ＣＬＫやＴＣＬＫと無関係に、ＴＡＣＣのみでメモリアクセスが可能である。また、ＴＡＣＣからワンショット信号ＴＡＣＣ１を生成し、これを内部クロック信号ＩＣＬＫに使用するため、ＴＡＣＣのパルス幅を変化させてもメモリマクロＭＭのアクセスには影響しないし、半導体基板ＣＨＩＰに設けられたピンの地点でデータの切り替わり時刻を測定しないので、メモリマクロＭＭ外のロジック部ＬＣ１〜ＬＣ７の影響を受けない。
【００５０】
（実施形態２）
本発明の実施形態２に係る半導体記憶装置について図面を用いて説明する。図８は、本発明の実施形態２に係る半導体記憶装置におけるメモリマクロの構成を模式的に示したブロック図である。図９は、本発明の実施形態２に係る半導体記憶装置の動作を模式的に示したタイミングチャートである。
【００５１】
実施形態２に係る半導体記憶装置におけるメモリマクロは、ロジック部ＬＣ７からの外部テスト信号ＴＡＣＣ（ワンショットパルスの“Ｈ”パルスよりなる信号）におけるワンショットパルスの２つが入力されると、第１ＴＡＣＣ初段回路で“Ｈ”エッジを受けて“Ｈ”となり、次の“Ｈ”エッジを受けて“Ｌ”となる“Ｈ”パルス信号（ＴＡＣＣ２）を生成する。ＴＡＣＣ２は、第２ＴＡＣＣ初段部に入力され、ＴＡＣＣ０とＴＡＣＣ１を生成する。実施形態２のその他の構成は、実施形態１と同様である。
【００５２】
実施形態１において、ＴＡＣＣがマクロに入力されるまでの経路において“Ｌ”→“Ｈ”遷移の時間と“Ｈ”→“Ｌ”遷移の時間とが異なるような回路（トランジスタのレシオが通常と異なる回路）が存在する場合、ＴＡＣＣの“Ｈ”パルスとＴＡＣＣ１の“Ｈ”パルスの幅が一致しなくなる。しかし、実施形態２では２個のワンショットパルスの“Ｈ”エッジでＴＡＣＣ１の“Ｈ”パルスを決定させるので、“Ｌ”→“Ｈ”と“Ｈ”→“Ｌ”の遷移時間の差を見えなくすることができる。これにより、所望のテストを実施する際のアクセスタイムは、ＴＡＣＣにおける連続した“Ｈ”エッジの期間で表わすことが可能であり、ＴＡＣＣにおける連続した２つの“Ｈ”パルスのうち、後の“Ｈ”パルスを時間的に変化させることで測定可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示したブロック図である。
【図２】本発明の実施形態１に係る半導体記憶装置におけるメモリマクロの構成を模式的に示したブロック図である。
【図３】本発明の実施形態１に係る半導体記憶装置におけるＴＡＣＣ初段回路の構成を模式的に示したブロック図である。
【図４】本発明の実施形態１に係る半導体記憶装置における制御部の構成を模式的に示したブロック図である。
【図５】本発明の実施形態１に係る半導体記憶装置におけるＣＬＫ初段回路を模式的に示した（ａ）回路図、及び（ｂ）真理値表である。
【図６】本発明の実施形態１に係る半導体記憶装置の動作を模式的に示したタイミングチャートである。
【図７】本発明の実施形態１に係る半導体記憶装置におけるアクセス測定方法を説明するためのタイミングチャートである。
【図８】本発明の実施形態２に係る半導体記憶装置におけるメモリマクロの構成を模式的に示したブロック図である。
【図９】本発明の実施形態２に係る半導体記憶装置の動作を模式的に示したタイミングチャートである。
【図１０】従来例１に係る半導体集積回路装置の構成を模式的に示したブロック図である。
【図１１】従来例２に係る半導体装置の構成を模式的に示したブロック図である。
【図１２】従来例３に係る半導体記憶装置の構成を模式的に示したブロック図である。
【図１３】従来例３に係る半導体記憶装置におけるメモリマクロの構成を模式的に示したブロック図である。
【図１４】従来例３に係る半導体記憶装置におけるメモリマクロの（ａ）第１Ｉ／Ｏ圧縮回路及び（ｂ）第２Ｉ／Ｏ圧縮回路の構成を模式的に示した回路図である。
【図１５】従来例３に係る半導体記憶装置の動作を模式的に示したタイミングチャートである。
【符号の説明】
【００５４】
ＣＨＩＰ  半導体基板
ＬＣ１〜ＬＣ７  ロジック部
ＭＭ  メモリマクロ
ＣＴＬ  制御部
ＭＡＲＹ  メモリアレイ
ＤＯ  出力部
ＲＥＰ  レプリカ部
ＬＡＴ  ラッチ回路
ＤＦＴ  ＤＦＴ回路
ＣＬＫ  外部クロック信号
ＡＤＤ  外部アドレス信号
ＴＣＬＫ  外部クロック信号
ＴＡＤＤ  外部アドレス信号
ＩＣＬＫ  内部クロック信号
ＤＯＵＴ、ＤＯＵＴ０−２５５、ＤＯＵＴ１０−１２５５  データ
ＤＱ、ＤＱ０−２５５  データ
ＴＡＣＣ  外部テスト信号
ＴＡＣＣ０  ワンショット信号
ＴＡＣＣ１  パルス信号（テストアクセス信号）
ＩＮＩＴ  初期化信号
／ＩＮＩＴ  初期化反転信号
ＴＯＵＴ、ＴＯＵＴ１０−１７、ＴＯＵＴ２  テストデータ
ＴＤＱ、ＴＤＱ０−７  テストデータ
ＴＦＯＵＴ  フラグ信号
ＴＡＣＣ２  パルス信号
ＢＵＮＲＩ  外部制御信号
２０１  入力信号発生回路
２０２  セレクタ回路
２０３  被試験回路
２０４  ディバイダ回路
２０５  出力信号圧縮回路
２０６  出力信号期待値発生回路
２０７  比較器
２０８  ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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