(57)【要約】【課題】セミアディティブ法を用いるビルドアップ工法では不可避であった配線層のアンダーカットを発生させること無く、半導体チップのファインピッチ化に対応して微細配線を形成できる半導体パッケージの製造方法を提供する。【解決手段】コア基板の両面に、樹脂フィルムから成る絶縁層上にセミアディティブ法により配線層を形成するビルドアップ工法による多層配線構造を有し、該多層配線構造は、半導体チップを搭載するための表面と、半導体パッケージを外部基板へ搭載するための裏面とを有する半導体パッケージを製造する際に、多層配線構造の表面の最外部配線層は、液状レジストによるエッチングマスクを用いる配線層のパターニング工程を含むサブトラクティブ法により形成し、多層配線構造の裏面の最外部配線層は、ビルドアップ工法に用いるセミアディティブ法により形成する方法。裏面の最外部配線層をサブトラクティブ法により形成することもできる。【選択図】図１
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【特許請求の範囲】
【請求項１】
コア基板の両面に、樹脂フィルムから成る絶縁層上にセミアディティブ法により配線層を形成するビルドアップ工法による多層配線構造を有し、該多層配線構造は半導体チップを搭載するための表面と、半導体パッケージを外部基板へ搭載するための裏面とを有する半導体パッケージの製造方法であって、
上記多層配線構造の上記表面の最外部配線層は、液状レジストによるエッチングマスクを用いた配線層のパターニング工程を含むサブトラクティブ法により形成し、
上記多層配線構造の上記裏面の最外部配線層は、前記ビルドアップ工法に用いるセミアディティブ法により形成することを特徴とする半導体パッケージ製造方法。
【請求項２】
請求項１において、上記表面の最外部配線層を形成するサブトラクティブ法に用いるエッチング液と、上記裏面の最外部配線層を形成するセミアディティブ法における給電層除去に用いるエッチング液とが同一組成であることを特徴とする半導体パッケージの製造方法。
【請求項３】
請求項２において、上記表面におけるサブトラクティブ法におけるエッチング処理と、上記裏面における上記給電層除去のエッチング処理とを同一工程で行なうことを特徴とする半導体パッケージの製造方法。
【請求項４】
請求項１において、上記裏面の最外部配線層は、サブトラクティブ法により形成することを特徴とする半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、両面ビルドアップ基板上に微細配線を備えた半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
種々の半導体機器、特にパソコンや家庭用ゲーム機に代表される種々の電子機器には、コア基板の両面にビルドアップ工法にて多層配線層を形成した両面多層配線基板により構成した半導体パッケージが広く用いられている。一般に、このような半導体パッケージは、多層配線基板の表面に半導体チップを搭載し、裏面をマザーボードに接続して種々の電子機器に組み込まれる。
【０００３】
半導体パッケージの表面に搭載される半導体チップは、大容量化、高速化、多機能化、小型化などのために電極のサイズおよび配列が微細化（ファインピッチ化）しており、これを搭載する半導体パッケージにも配線の微細化が求められる。
【０００４】
最新のビルドアップ工法では、絶縁層の形成はフィルム状絶縁樹脂を真空ラミネートすることにより行なわれる。これは従来の液体状絶縁樹脂による方法に比べて、（１）フィルム状なので絶縁層厚さ（例えば３０〜５０μｍ）の制御が容易に行なえるので、特性インピーダンスのマッチングに有利であり、（２）絶縁層上に形成する配線層の密着性確保に必要な絶縁層表面の粗化が通常のデスミア処理により容易に行なうことが可能であり、（３）絶縁層表面の平坦性が高い、といった利点がある。この樹脂フィルムによる絶縁層にＣＯ２レーザ法等の微細加工技術によりビア穴を開口した後に、上記絶縁層の上にセミアディティブ法により配線層を形成する。その際、ビア穴内にも配線導体が充填されビアが形成される。これが絶縁層／ビア穴／配線層を形成する１サイクルであり、必要な配線層の層数に対応するサイクル数を行なうことにより、所期のビルドアップ多層配線構造を作製する。
【０００５】
このように樹脂フィルムから成る絶縁層上にセミアディティブ法により配線を形成するビルドアップ工法により、前述した半導体チップのファインピッチ化に対応すべく、かなりの程度までの微細配線の形成が可能であり、ライン＆スペース（Ｌ／Ｓ）＝１０μｍ／１０μｍに迫ろうとしている。
【０００６】
しかし、更にその上のファインピッチ化に対応するにはＬ／Ｓ＝５μｍ／５μｍといったファインパターンの微細配線が必要になるが、それにはセミアディティブ法による配線形成を用いたビルドアップ工法では、以下の理由により対応できない。
【０００７】
すなわち、前述したように樹脂フィルムから成る絶縁層の表面を粗化した後に、セミアディティブ法により配線層を形成する際、無電解めっき等により給電層を形成する。この給電層は、下地である絶縁層の粗化表面の凹凸をカバーして連続膜とするには厚さを０．５μｍ以上に形成しなくてはならないし、また絶縁層の粗化表面凹部に深く食い込んだ部分を持っている。配線層をパターンめっきした後に、このような厚さおよび食い込み部を持つ給電層を除去するには、過剰なフラッシュエッチングが必要になる。その結果、配線層には樹脂表面との界面でアンダーカットが発生してしまい、実際上Ｌ／Ｓ＝１０μｍ／１０μｍよりも微細な配線は安定して形成することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、セミアディティブ法を用いるビルドアップ工法では不可避であった配線層のアンダーカットを発生させること無く、半導体チップのファインピッチ化に対応して微細配線を形成できる半導体パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明によれば、コア基板の両面に、樹脂フィルムから成る絶縁層上にセミアディティブ法により配線層を形成するビルドアップ工法による多層配線構造を有し、該多層配線構造は、半導体チップを搭載するための表面と、半導体パッケージを外部基板へ搭載するための裏面とを有する半導体パッケージの製造方法であって、
上記多層配線構造の上記表面の最外部配線層は、液状レジストによるエッチングマスクを用いる配線層のパターニング工程を含むサブトラクティブ法により形成し、
上記多層配線構造の上記裏面の最外部配線層は、前記ビルドアップ工法に用いるセミアディティブ法により形成することを特徴とする半導体パッケージ製造方法が提供される。
【００１０】
更に、本発明によれば、上記裏面の最外部配線層をサブトラクティブ法により形成することを特徴とする半導体パッケージの製造方法も提供される。
【発明の効果】
【００１１】
本発明においては、多層配線構造の半導体チップ搭載面である表面の最外部配線層をサブトラクティブ法により行なうので、従来ビルドアップ工法のセミアディティブ法で不可避的に発生していた給電層フラッシュエッチング時の配線層アンダーカットが発生することがなく、かつ、サブトラクティブ法においては液状レジストによるエッチングマスクを用いるので、厚さ５μｍ程度の薄いエッチングマスクを容易に形成できるため、Ｌ／Ｓ＝１０μｍ／１０μｍより微細なファインパターンの配線層を形成できる。
【００１２】
また、半導体チップ搭載面である表面のみにサブトラクティブ法により微細配線を形成すればよく、外部基板への搭載に用いる裏面は通常のビルドアップ工法により配線層を形成するので、プロセスコストおよび設備コストの増加が最小限に抑制できる。
【００１３】
なお、裏面はファインパターンを必要としないので、ドライフィルムレジスト（ＤＦＲ）等をマスクとして用いたサブトラクティブ法によって配線層を形成してもよい。この場合にも同様に上記の各効果が得られる。
【発明を実施するための最良の形態】
【００１４】
本発明において、サブトラクティブ法のエッチングマスクを形成する液状レジストの塗布方法は特に限定する必要はなく、従来用いられているスリットコート法、カーテンコート法、ロールコーター法、印刷法などの塗布方法を用いることができる。
【００１５】
なお、サブトラクティブ法において、仮にドライフィルムレジスト（ＤＦＲ）をマスクとして用いた場合は、現状のＤＦＲではマスク厚さは１５μｍ程度まで薄くするのが限度であり、本発明で用いる液状レジストのように５μｍというような薄いマスクを形成することは一般には無理である。
【００１６】
本発明の望ましい一実施形態においては、表面の最外部配線層を形成するサブトラクティブ法に用いるエッチング液と、裏面の最外部配線層を形成するセミアディティブ法における給電層除去に用いるエッチング液とが同一組成である。これにより、単一組成のエッチング液を用意すればよいので、エッチング液のコストが低減すると同時にエッチング液およびエッチング設備の保守・管理が簡素化される。
【００１７】
本発明の最も望ましい実施形態においては、表面におけるサブトラクティブ法における配線パターニングのためのエッチング処理と、裏面における給電層除去のエッチング処理とを同一工程で行なう。製造工程の簡素化、迅速化、低コスト化が促進される。
【００１８】
本発明の別態様として、裏面の最外部配線層は、サブトラクティブ法により形成することもできる。これにより本発明の効果を維持しつつ製造工程の選択肢が広がる。
【実施例】
【００１９】
〔実施例１〕
本発明の最も望ましい実施形態により半導体パッケージを製造する工程を説明する。
【００２０】
図１の〔実施例１〕のラインにフローチャートを示し、図２〜図４に各工程を行なった後の断面を示す。すなわち、図１で製造プロセス全体の流れを示し、図２〜図４で各工程の詳細を示す。
【００２１】
本実施例は、表面のサブトラクティブ処理と、裏面のセミアディティブ処理後の不要給電層の除去とを、同一のエッチング工程により同時に行なう点が特徴である。
【００２２】
先ず、図１の最上段および図２（１）に示すように、両面銅貼積層板から成るコア基板１００の両面の銅層にサブトラクティブ法によりそれぞれ配線層１０２および１５２を形成し、次に絶縁層１０４／配線層１０６／絶縁層１０８を表面に、同じく絶縁層１５４／配線層１５６／絶縁層１５８を裏面に、それぞれ通常のビルドアップ工法により形成して多層配線構造前駆体２００’を作製する。配線層１０６、１５６はセミアディティブ法による銅めっき層として形成し、絶縁層１０４、１０８、１５４、１５８は樹脂フィルムの真空ラミネートにより形成する。以下に説明する諸工程により、多層配線構造前駆体２００’の表裏両面の最外部絶縁層１０８、１５８の上にそれぞれ最外部配線層を形成して、所期の多層配線構造を完成する。
【００２３】
次いで、図１の第２段および図２（２）に示すように、多層配線構造前駆体２００の表裏両面の最外部絶縁層１０８、１５８上に、それぞれ給電層１１０、１６０を形成する。給電層は一般に、無電解銅めっきにより０．２μｍ〜１．５μｍ程度の厚さに形成する。ただしこれに限定する必要はない。例えば、スパッタリングにより、密着層としてのＮｉ層（厚さ１０ｎｍ〜１０００ｎｍ）とその上のＣｕ層（１００ｎｍ〜１０００ｎｍ）とを形成することもできる。
【００２４】
次いで、図１の左端〔実施例１〕ラインの第３段および図２（３）に示すように、裏面にドライフィルムレジストパターン（ＤＦＲ）１６１を形成した後に、両面に電解銅めっきを行なうことにより、表面全体に最外部配線層１１２（厚さ５μｍ）を、裏面にはセミアディティブ法によりＤＦＲ１６１の開口部に最外部配線層１６２（厚さ２０μｍ）を、それぞれ形成する。
【００２５】
なお、表面の最外部配線層１１２の厚さは一般に２μｍ〜１０μｍである。ビア穴を充填してビアを形成するためのめっき（ビアフィルめっき）にはある程度めっき厚さが必要な場合もあるので、例えば電解銅めっきにより全面に厚さ１５μｍのめっきを施してビア穴内を完全に銅で充填した後に、ハーフエッチングにより銅めっき層の表面を１０μｍ除去して最終的な最外部配線層１６２の厚さを５μｍとすることもできる。
【００２６】
次いで、図１の左端〔実施例１〕ラインの第４段および図３（１）に示すように、セミアディティブ法に用いたＤＦＲ１６１を除去する。
【００２７】
次いで、図１の左端〔実施例１〕ラインの第５段および図３（２）に示すように、表面の最外部配線層１１２上に、液状レジストの塗布、硬化、露光、現像によりフォトレジストパターン１１４を形成する。液状レジストの塗布方法は特に限定する必要はなく、スリットコート法、カーテンコート法、ロールコーター法、印刷法などの従来の塗布方法を適宜用いることができる。
【００２８】
次いで、図１左端〔実施例１〕ラインの第６段および図４（１）に示すように、表裏両面を同一エッチング液により同時にエッチングする。これにより、表面においては、フォトレジストパターン１１４をエッチングマスクとするサブトラクティブ法が実行されて、給電層１１０と最外部配線層１１２とが一緒にパターニングされて配線パターン１１６が形成され、同時に、裏面においては、前述のＤＦＲ１６１の除去工程により露出した不要な給電層１６０が除去されて、最外部配線層１６２と給電層１６０とから成る配線パターン１６６が形成される。
【００２９】
次いで、図１左端〔実施例１〕ラインの第７段および図４（２）に示すように、表面のフォトレジストパターン１１４を除去すると、所期の多層配線構造２００が完成する。
【００３０】
以降は通常の方法により多層配線構造２００を組み込み半導体パッケージにする。
【００３１】
以上のように、表面は液状レジストを用いたサブトラクティブ法により配線を形成するので、従来のセミアディティブ法を用いたビルドアップ工法では不可避であったアンダーカットを発生させることなく微細配線をパターニングすることができ、かつ、裏面は通常のビルドアップ工法を用いてセミアディティブ法により配線を形成できるので、ファインピッチ化した半導体チップの搭載に適した半導体パッケージを必要最小限のコストアップで製造することができる。
【００３２】
特に本実施例の実施形態によれば、表面のサブトラクティブ法による配線パターニングのためのエッチングと、裏面のセミアディティブに用いた不要給電層除去のためのエッチングとを、同一のエッチング液を用いて同一工程で行なうことができるので、製造の高効率化を図ることができる。
【００３３】
〔実施例２〕
本発明の他の実施形態により半導体パッケージを製造する工程を説明する。
【００３４】
図１中央の〔実施例２〕のラインにフローチャートを示し、図２、図５、図４に各工程を行なった後の断面を示す。すなわち、図１で製造プロセス全体の流れを示し、図２、図５、図４で各工程の詳細を示す。
【００３５】
本実施例は、表面のサブトラクティブ処理と、裏面のセミアディティブ処理後の不要給電層の除去とを、別々の工程で行なう実施形態である。
【００３６】
図１に示すように、第１段から第４段までの工程は実施例１と同様に行ない図３（１）の状態にする。すなわち、表裏両面の最外部絶縁層１０８、１５８上に給電層１１０、１６０をそれぞれ形成し、裏面にＤＦＲ１６１を形成した後、両面に電解銅めっきを行なって最外部配線層１１２、１６２をそれぞれ形成し、次いで裏面のＤＦＲ１６１を除去した状態である。後工程との連携を一覧し易くするために、同じ状態を図５（１）に示した。
【００３７】
次いで、図１中央〔実施例２〕ラインの第５段および図５（２）に示すように、裏面のフラッシュエッチングを行なって、上記ＤＦＲ１６１除去後の露出した不要な給電層１６０を除去する。これにより、給電層１６０と最外部配線層１６２とから成る配線パターン１６６が形成される。
【００３８】
次いで、図１中央〔実施例２〕ラインの第６段および図５（３）に示すように、表面の最外部配線層１１２上に、液状レジストの塗布、硬化、露光、現像によりフォトレジストパターン１１４を形成する。
【００３９】
次いで、図１中央〔実施例２〕ラインの第７段および図４（１）に示すように、表面のエッチングを行なう。これにより表面において、フォトレジストパターン１１４をエッチングマスクとするサブトラクティブ法が実行されて、給電層１１０と最外部配線層１１２とが一緒にパターニングされて配線パターン１１６が形成される。このエッチングの前に、裏面をエッチングから保護するために必要であれば、裏面をマスキングする。
【００４０】
次いで、図１中央〔実施例２〕ラインの第８段および図４（２）に示すように、表面のフォトレジストパターン１１４を除去すると、所期の多層配線構造２００が完成する。
【００４１】
以降は通常の方法により多層配線構造２００を組み込み半導体パッケージにする。
【００４２】
本実施例においても、表面は液状レジストを用いたサブトラクティブ法により配線を形成するので、従来のセミアディティブ法を用いたビルドアップ工法では不可避であったアンダーカットを発生させることなく微細配線をパターニングすることができ、かつ、裏面は通常のビルドアップ工法を用いてセミアディティブ法により配線を形成できるので、ファインピッチ化した半導体チップの搭載に適した半導体パッケージを必要最小限のコストアップで製造することができる。
【００４３】
〔実施例３〕
本発明の別の実施形態により半導体パッケージを製造する工程を説明する。
【００４４】
図１右端の〔実施例３〕のラインにフローチャートを示し、図２、図６、図５、図４に各工程を行なった後の断面を示す。すなわち、図１で製造プロセス全体の流れを示し、図２、図６、図５、図４で各工程の詳細を示す。
【００４５】
本実施例は、表面はサブトラクティブ法により微細配線を形成し、裏面はサブトラクティブ法により通常の配線を形成する実施形態である。
【００４６】
図１に示すように、第１段から第２段までの工程は実施例１、２と同様に行い図２（２）の状態にする。すなわち、表裏両面の最外部絶縁層１０８、１５８の上に給電層１１０、１６０をそれぞれ形成する。
【００４７】
次いで、実施例１、２とは異なり、本実施においては、図１右端〔実施例３〕ラインの第３段および図６（１）に示すように、表裏両面の給電層１１０、１６０の全面に、それぞれ表面に電解銅めっき層１１２（厚さ５μｍ）、裏面に電解銅めっき層１６２（厚さ２０μｍ）をそれぞれ形成する。
【００４８】
次いで、図１右端〔実施例３〕ラインの第４段および図６（２）に示すように、表裏両面の電解銅めっき層１１２、１６２の全面にＤＦＲをラミネートした後に、表面は全面露光し裏面はパターン露光することにより、裏面のＤＦＲのみをパターニングしてエッチングマスク１６８を形成する。表面はＤＦＲ１１８で全面マスキングした状態である。
【００４９】
次いで、図１右端〔実施例３〕ラインの第５段および図５（２）に示すように、エッチングにより裏面のサブトラクティブ法を行なった後に、表裏両面のＤＦＲ１１８、１６８を除去する。これにより、裏面には最外部配線層１６２と給電層１６０とから成る配線パターン１６６が形成される。表面は、最外部配線層１１２が全面露出した状態である。
【００５０】
次いで、図１右端〔実施例３〕ラインの第６段および図５（３）に示すように、表面の最外部配線層１１２上に、液状レジストの塗布、硬化、露光、現像によりフォトレジストパターン１１４を形成する。
【００５１】
次いで、図１右端〔実施例３〕ラインの第７段および図４（１）に示すように、表面のエッチングを行なう。これにより表面において、フォトレジストパターン１１４をエッチングマスクとするサブトラクティブ法が実行されて、給電層１１０と最外部配線層１１２とが一緒にパターニングされて配線パターン１１６が形成される。このエッチングの前に、裏面をエッチングから保護するために必要であれば、裏面をマスキングする。
【００５２】
次いで、図１中央〔実施例２〕ラインの第８段および図４（２）に示すように、表面のフォトレジストパターン１１４を除去すると、所期の多層配線構造２００が完成する。
【００５３】
以降は通常の方法により多層配線構造２００を組み込み半導体パッケージにする。
【００５４】
本実施例においても、表面は液状レジストを用いたサブトラクティブ法により配線を形成するので、従来のセミアディティブ法を用いたビルドアップ工法では不可避であったアンダーカットを発生させることなく微細配線をパターニングすることができ、かつ、裏面は通常のビルドアップ工法に用いるＤＦＲを用いてサブトラクティブ法により配線を形成できるので、ファインピッチ化した半導体チップの搭載に適した半導体パッケージを必要最小限のコストアップで製造することができる。
【産業上の利用可能性】
【００５５】
本発明によれば、セミアディティブ法を用いるビルドアップ工法では不可避であった配線層のアンダーカットを発生させること無く、半導体チップのファインピッチ化に対応して微細配線を形成できる半導体パッケージの製造方法が提供される。
【図面の簡単な説明】
【００５６】
【図１】本発明の種々の実施形態により多層配線構造を作製するプロセスを示すフローチャート。
【図２】本発明により、（１）ビルドアップ工法にて最外部配線用の最外部絶縁層まで形成した状態、（２）最外部絶縁層上に給電層を形成した状態、（３）電解銅めっきにより表面全面めっきと裏面ＳＡＰ（パターンめっき）とを行なった状態を示す。
【図３】本発明により、（１）裏面ＳＡＰ後にＤＦＲを剥離した状態、（２）表面にフォトレジストパターンを形成した状態を示す。
【図４】本発明により、（１）表面のエッチングと裏面のエッチングを同時または別々に行なった状態、（２）表面のフォトレジストパターンを除去して多層配線構造が完成した状態を示す。
【図５】本発明により、（１）裏面ＳＡＰ後にＤＦＲを剥離した状態、（２）裏面の不要給電層をフラッシュエッチングにより除去した状態、（３）表面にフォトレジストパターを形成した状態を示す。
【図６】本発明により、（１）表裏両面に配線層を全面に形成した状態、（２）表面全面ＤＦＲマスク、裏面にパターンＤＦＲマスクをそれぞれ形成した状態を示す。
【符号の説明】
【００５７】
１００    コア基板
１０２    表面の配線層
１０４    表面の絶縁層
１０６    表面の配線層
１０８    表面の絶縁層（最外部）
１１０    表面の給電層
１１２    表面の配線層（最外部）
１１４    フォトレジストパターン
１１６    表面の配線パターン
１１８    ＤＦＲ
１５２    裏面の配線層
１５４    裏面の絶縁層
１５６    裏面の配線層
１５８    裏面の絶縁層（最外部）
１６０    給電層
１６１    ＤＦＲ
１６２    裏面の配線層（最外部）
１６６    裏面の配線パターン
１６８    ＤＦＲ
２００’    多層配線構造前駆体
２００    多層配線構造
【図１】
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【図２】
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【図３】
2008235426.tif 000005
【図４】
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【図５】
2008235426.tif 000007
【図６】
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