(57)【要約】【課題】被検査コアをテストするディジタル回路部２にテスト制御信号によりセット・リセットを切替えるフリップフロップ８を用い、実動作経路を通したテストを行えるアナログコア及びディジタルコア混載ＬＳＩテスト回路を提供する。【解決手段】被テスト回路であるアナログコア３とアナログコア３にデータ及び制御信号を供給するディジタルコア２からなるＬＳＩテスト回路で、ディジタルコア２は、テストモード設定信号が供給され、アナログコア３を選択する各別のテストモード信号を出力するテストモード設定デコーダ４、複数のテストデータ信号及びテストモード信号が供給され、テスト用制御セット信号及びテスト用制御リセット信号を出力する論理回路群７、データ端子に実制御またはデータ信号、クロック端子にクロック信号、セット端子にテスト用制御セット信号、リセット端子にテスト用制御リセット信号が供給され、アナログコアに制御信号を供給するセット／リセット機能付きフリップフロップ群８を備える。【選択図】図１
2008292400.tif 000002
【特許請求の範囲】
【請求項１】
被テスト回路を構成する複数のアナログコアと、前記各アナログコアにデータ入力及び制御信号を供給するディジタルコアとからなるＬＳＩテスト回路であって、前記ディジタルコアは、テストモード設定信号が供給され、各アナログコアを個別に選択する各別のテストモード信号を出力するテストモード設定デコーダと、複数のテストデータ信号と前記各別のテストモード信号とが供給され、それぞれテスト用制御セット信号及びテスト用制御リセット信号を出力する複数の論理回路と、データ端子に実制御またはデータ信号、クロック端子にクロック信号、セット端子に前記テスト用制御セット信号、リセット端子に前記テスト用制御リセット信号がそれぞれ供給され、対応配置したアナログコアに前記制御またはデータ信号を供給するセット／リセット機能付きフリップフロップとを備えていることを特徴とするアナログコア及びディジタルコア混載ＬＳＩテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログコア及びディジタルコア混載ＬＳＩテスト回路に係り、特に、被テスト回路を構成する複数のアナログコアを、ディジタルコアに形成されたテスト回路によりテストする際に、アナログコアが実動作で使用される経路のテストを行うことを可能にしたアナログコア及びディジタルコア混載ＬＳＩテスト回路に関する。
【背景技術】
【０００２】
一般に、アナログコアとディジタルコアを混載したＬＳＩにおいては、ＬＳＩ出荷テストにおいて、アナログコアが正常に製造されているかを確認するために、アナログコアを単体でテストできる機能をＬＳＩ内部に組み込んでいる。
【０００３】
図４は、従来、この種の混載ＬＳＩに用いられているアナログコア及びディジタルコア混載ＬＳＩテスト回路の第１例を示す回路構成図であって、アナログコアがアナログ・ディジタルコンバータ（Ａ／Ｄコンバータ）である例を示すものである。
【０００４】
図４に示されるように、第１例のアナログコア及びディジタルコア混載ＬＳＩテスト回路は、アナログ回路部４１とディジタル回路部４２とからなっている。そして、アナログ回路部４１は、アナログ・ディジタルコンバータ（Ａ／Ｄコンバータ）４３からなる被テスト回路が配置されており、また、ディジタル回路部４２は、テストモード設定デコーダ４４と、複数ｍ個のフリップフロップ（ＤＦＦ）４５（０）、４５（１）、・・・、４５（ｍ−１）を並列的に配置したフリップフロップ群４５と、複数ｍ個のセレクタ（ＳＬＴ）４６（０）、４６（１）、・・・、４６（ｍ−１）を並列的に配置したセレクタ群４６とによって構成される。
【０００５】
この場合、アナログ回路部４１において、アナログ・ディジタルコンバータ４３は、アナログデータ入力端とディジタルデータ出力端と制御入力端とクロック入力端とを有し、アナログデータ入力端にはアナログ入力端子より実データアナログ信号が供給され、ディジタルデータ出力端は図４に図示されないディジタル回路部及びディジタル回路部内のテスト回路を介してＬＳＩ出力端子に接続され、制御入力端はディジタル回路部４２に設けられるフリップフロップ群４５の出力端に接続され、クロック入力端はディジタル回路部４２を通してディジタル回路部４２におけるクロック信号入力端に接続される。
【０００６】
また、ディジタル回路部４２において、テストモード設定デコーダ４４は、一つのテストモード設定信号入力端と、複数のテストモード信号出力端とを備え、テストモード設定信号入力端にｎビットのテストモード設定信号が供給され、複数のテストモード信号出力端から個別にテストモード出力信号Ａ、Ｂ、・・・・、Ａ／Ｄ用テストモード出力信号がそれぞれ出力される。フリップフロップ群４５を構成する各フリップフロップ４５（０）、４５（１）、・・・、４５（ｍ−１）は、それぞれ制御信号入力端、クロック信号入力端それに制御信号出力端を有し、制御信号入力端に実制御信号が、クロック信号入力端にクロック信号（ＣＫ）が供給され、制御信号出力端から制御信号が導出される。セレクタ群４６を構成する各セレクタ４６（０）、４６（１）、・・・、４６（ｍ−１）は、それぞれテスト信号入力端、制御信号入力端それに切替信号入力端を有し、テスト信号入力端にテスト信号が供給され、制御信号入力端に対応するフリップフロップ４５（０）、４５（１）、・・・、４５（ｍ−１）から出力された制御信号が供給され、切替信号入力端にテストモード設定デコーダ４４から出力されたＡ／Ｄ用テストモード出力信号が供給される。
【０００７】
前記構成におけるアナログコア及びディジタルコア混載ＬＳＩテスト回路は、概略、次のように動作する。
【０００８】
アナログコア４３のテストを行うために、ディジタル回路部４２には、外部から、テストモード設定信号、ｍ個のテスト信号［０］、［１］、・・・、［ｍ−１］、ｍ個の実制御信号［０］、［１］、・・・、［ｍ−１］、実データアナログ入力信号、クロック信号ＣＫがそれぞれ所定のタイミングで供給される。
【０００９】
そして、供給されたテストモード設定信号がテストモード設定デコーダ４４に印加されると、テストモード設定デコーダ４４は、テストモード設定信号が印加される度ごとに、複数のテストモード信号出力端から順次テストモード出力信号Ａ、Ｂ、・・・、Ａ／Ｄ用テストモード出力信号が出力される。また、供給されたｍ個の実制御信号［０］、［１］、・・・、［ｍ−１］がクロック信号とともに対応するフリップフロップ４５（０）、４５（１）、・・・、４５（ｍ−１）に印加されると、各フリップフロップ４５（０）、４５（１）、・・・、４５（ｍ−１）は、クロック信号の供給されるタイミング時に実制御信号を出力し、それらの実制御信号を対応するセレクタ４６（０）、４６（１）、・・・、４６（ｍ−１）に供給する。そして、ｍ個のテスト信号は、セレクタ４６（０）、４６（１）、・・・、４６（ｍ−１）の他方入力端に供給される。
【００１０】
実動作時は、各セレクタ４６（０）、４６（１）、・・・、４６（ｍ−１）からｍ個の実制御信号［０］、［１］、・・・、［ｍ−１］がそれぞれ出力されるが、各セレクタ４６（０）、４６（１）、・・・、４６（ｍ−１）から供給されるＡ／Ｄ用テストモード出力信号がＡ／Ｄ単体テストを行うための設定になったとき、各セレクタ４６（０）、４６（１）、・・・、４６（ｍ−１）の状態が切替えられ、各セレクタ４６（０）、４６（１）、・・・、４６（ｍ−１）から出力される信号は、フリップフロップ４５（０）、４５（１）、・・・、４５（ｍ−１）から供給されるｍ個の実制御信号［０］、［１］、・・・、［ｍ−１］に代わって、ｍ個のテスト信号［０］、［１］、・・・、［ｍ−１］になり、ｍ個のテスト信号［０］、［１］、・・・、［ｍ−１］が次続のアナログコア４２に供給される。
【００１１】
このとき、アナログコア４３には、アナログデータ入力端に実データアナログ信号が供給されるとともに、制御入力端にテスト信号が供給されるので、アナログコア４３が実データアナログ信号をディジタルデータ信号に変換し、ディジタルデータ出力端からディジタルデータ出力信号が出力される。そして、アナログコア４３から出力されたディジタルデータ信号は、図示されないＬＳＩテスト回路を介してＬＳＩ出力端子へ供給され、該出力端子からの出力を、ＬＳＩテスタにおいてディジタルデータ期待値と比較し、その比較結果が期待値を満たすものであれば、アナログ・ディジタルコンバータ４３としての機能が良好である旨のテスト結果を得ることができる。
【００１２】
また、図５は、従来、この種の混載ＬＳＩに用いられているアナログコア及びディジタルコア混載ＬＳＩテスト回路の第２例を示す回路構成図であって、アナログコアがディジタル・アナログコンバータ（Ｄ／Ａコンバータ）である例を示すものである。
【００１３】
図５に示されるように、第２例のアナログコア及びディジタルコア混載ＬＳＩテスト回路は、アナログ回路部がディジタル・アナログコンバータ（Ｄ／Ａコンバータ）４３からなる被テスト回路を有するもので、ディジタル回路部は、その図示を一部省略しているが、テストモード設定デコーダと、複数ｍ個のフリップフロップ（ＤＦＦ）４５を並列的に配置したフリップフロップ群４５と、複数ｍ個のセレクタ（ＳＬＴ）４６を並列的に配置したセレクタ群４６とを有する点は、第１例のアナログコア及びディジタルコア混載ＬＳＩテスト回路と同じである。そして、第２例のアナログコア及びディジタルコア混載ＬＳＩテスト回路は、フリップフロップ４７及びセレクタ（ＳＬＴ）４８が別途配置された構成になっている。
【００１４】
この場合、フリップフロップ４７は、データ入力端に実データディジタル入力信号が、クロック信号入力端にクロック信号（ＣＫ）がそれぞれ供給され、制御信号出力端からデータ信号が導出される。セレクタ４８は、テスト信号入力端にテスト信号が、制御信号入力端にフリップフロップ４７から出力されたデータ信号がそれぞれ供給され、切替信号入力端にテストモード設定デコーダから出力されたＤ／Ａ用テストモード出力信号が供給され、ディジタルデータ出力端がディジタル・アナログコンバータ４３のディジタルデータ入力端に接続される。
【００１５】
前記構成による第２例のアナログコア及びディジタルコア混載ＬＳＩテスト回路の動作は、セレクタ４８からディジタル・アナログコンバータ４３のディジタルデータ入力端に供給されるディジタルデータを、制御信号とテスト信号との間で切替えるＤ／Ａ用テストモード出力信号によって選択し、ディジタル・アナログコンバータ４３からアナログデータが出力される点を除けば、第１例のアナログコア及びディジタルコア混載ＬＳＩテスト回路に準じた動作が行われる。このため、第２例のアナログコア及びディジタルコア混載ＬＳＩテスト回路の動作については、これ以上の詳しい説明を省略する。
【特許文献１】採用する特許文献はなし
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、前記既知のアナログコア及びディジタルコア混載ＬＳＩテスト回路は、比較的簡単な回路構成のものを用いてＬＳＩにおけるアナログコアのテストを容易に行うことができるものの、アナログコアが実動作において使用される動作経路を用いたテストを行うことができないことから、前記既知のアナログコア及びディジタルコア混載ＬＳＩテスト回路でテストされたアナログコアがＬＳＩ出荷時に行われるテスト結果を満たすものであっても、そのアナログコアを製品の基板に実装し、実動作経路を通したテストが行われたとき、ディジタルコアのＦＦ出力とアナログコア間配線に断線等による不良が発見される場合があり、その結果、当該アナログコアを用いた製品の生産工数や生産コストに大きな影響を与えることがあった。
【００１７】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、被測定コアをテストするディジタル回路部にテスト制御信号によりセット・リセット機能が切替えられるフリップフロップを用い、実動作経路を通したテストを行うことができるようにしたアナログコア及びディジタルコア混載ＬＳＩテスト回路を提供することにある。
【課題を解決するための手段】
【００１８】
前記目的を達成するために、本発明によるアナログコア及びディジタルコア混載ＬＳＩテスト回路は、被テスト回路を構成する複数のアナログコアと、各アナログコアにデータ入力及び制御信号を供給するディジタルコアとからなるＬＳＩテスト回路であって、ディジタルコアは、テストモード設定信号が供給され、各アナログコアを個別に選択する各別のテストモード信号を出力するテストモード設定デコーダと、複数のテストデータ信号と各別のテストモード信号とが供給され、それぞれテスト用制御セット信号及びテスト用制御リセット信号を出力する複数の論理回路と、データ端子に実データ信号及び実制御信号、クロック端子にクロック信号、セット端子にテスト用制御セット信号、リセット端子にテスト用制御リセット信号がそれぞれ供給され、対応配置したアナログコアに制御信号を供給するセット／リセット機能付きフリップフロップとを備えている手段を具備する。
【発明の効果】
【００１９】
以上のように、請求項１に記載のアナログコア及びディジタルコア混載ＬＳＩテスト回路によれば、被テスト回路を構成するアナログコアのテストに際して、ディジタルコアは、テストモード設定信号が供給され、各アナログコアを個別に選択する各別のテストモード信号を出力するテストモード設定デコーダと、複数のテストデータ信号と各別のテストモード信号とが供給され、それぞれテスト用制御セット信号及びテスト用制御リセット信号を出力する複数の論理回路と、データ端子に実制御またはデータ信号、クロック端子にクロック信号、セット端子にテスト用制御セット信号、リセット端子にテスト用制御リセット信号がそれぞれ供給され、対応配置したアナログコアに制御またはデータ信号を供給するセット／リセット機能付きフリップフロップとを備えているので、当該アナログコアに対して実動作経路を通したテストを行うことができるようになり、当該アナログコアを用いた製品の生産工数や生産コストに大きな影響を与えることがなくなるという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面を参照して説明する。
【００２１】
図１は、本発明による第１の実施の形態に係るもので、その要部構成を示すブロック図である。
【００２２】
図１に示されるように、第１の実施の形態に係るアナログコア及びディジタルコア混載ＬＳＩテスト回路は、アナログ回路部１とディジタル回路部２とからなっている。そして、アナログ回路部１は、アナログ・ディジタルコンバータ（Ａ／Ｄコンバータ）３からなる被テスト回路が配置されており、ディジタル回路部２は、テストモード設定デコーダ４と、インバータ５と、複数ｍ個のインバータ６（０）、６（１）、・・・、６（ｍ−１）を並設配置したインバータ群６と、複数２ｍ個のＯＲゲート７（０Ｓ）、７（０Ｒ）、７（１Ｓ）、７（１Ｒ）、・・・、７（（ｍ−１）Ｓ）、７（（ｍ−１）Ｒ）を並列的に配置した論理回路群７と、複数ｍ個のセット・リセット機能付きのフリップフロップ８（０）、８（１）、・・・、８（ｍ−１）を並列的に配置したフリップフロップ群８とによって構成される。
【００２３】
この場合、アナログ回路部１におけるアナログ・ディジタルコンバータ３は、アナログデータ入力端とディジタルデータ出力端と制御入力端とクロック入力端とを有し、アナログデータ入力端にはアナログ入力端子より実データアナログ入力信号が供給され、ディジタルデータ出力端は図１に図示されないディジタル回路部及びディジタル回路部内のテスト回路を介してＬＳＩ出力端子に接続され、制御入力端はディジタル回路部２に設けられる各フリップフロップ８（０）、８（１）、・・・、８（ｍ−１）の出力端に接続され、クロック入力端はディジタル回路部２を通してディジタル回路部２におけるクロック信号入力端に接続される。
【００２４】
また、ディジタル回路部２において、テストモード設定デコーダ４は、一つのテストモード設定信号入力端と、複数のテストモード信号出力端とを備え、テストモード設定信号入力端にｎビットのテストモード設定信号が供給され、複数のテストモード信号出力端から個別にテストモード出力信号Ａ、Ｂ、・・・・、Ａ／Ｄ用テストモード信号がそれぞれ出力され、Ａ／Ｄ用テストモード信号はインバータ５を通して反転され、その反転信号が論理回路群７に供給接続される。論理回路群７を構成する各ＯＲゲート７（０Ｓ）、７（０Ｒ）、７（１Ｓ）、７（１Ｒ）、・・・、７（（ｍ−１）Ｓ）、７（（ｍ−１）Ｒ）は、それぞれ二つの入力端と一つの出力端を有し、一方の入力端に該インバータ５の出力信号が供給され、他方の入力端に対応するテスト信号［０］、［１］、・・・、［ｍ−１］が供給される。この場合、各ＯＲゲートの中のセット（Ｓ）側に配置された各ＯＲゲート７（０Ｓ）、７（１Ｓ）、・・・、７（（ｍ−１）Ｓ）には、インバータ群６のインバータ６（０）、６（１）、・・・、６（ｍ−１）によって反転されたテスト信号［０］、［１］、・・・、［ｍ−１］が、リセット（Ｒ）側に配置された各ＯＲゲート７（０Ｒ）、７（１Ｒ）、・・・、７（（ｍ−１）Ｒ）には、反転されないテスト信号［０］、［１］、・・・、［ｍ−１］が供給される。
【００２５】
この後、セット（Ｓ）側に配置された各ＯＲゲート７（０Ｓ）、７（１Ｓ）、・・・、７（（ｍ−１）Ｓ）からの出力信号は、制御信号として対応するフリップフロップ８（０）、８（１）、・・・、８（ｍ−１）のセット端（ＳＢ）に供給され、一方、リセット（Ｒ）側に配置された各ＯＲゲート７（０Ｒ）、７（１Ｒ）、・・・、７（（ｍ−１）Ｒ）からの出力信号は、制御信号として対応するフリップフロップ８（０）、８（１）、・・・、８（ｍ−１）のリセット端（ＲＢ）に供給される。
【００２６】
ここで、図３は、セット・リセット機能付きのフリップフロップ８（０）、８（１）、・・・、８（ｍ−１）における入力状態と出力状態とを一覧表示した真理値表である。
【００２７】
この真理値表において、最も左側の欄が入力データ、最も右側の欄が出力データを示すものであり、左側から２番目の欄がクロック信号の変化状態を示し、真中の欄がセット端（ＳＢ）に供給される２値の制御信号の状態を示し、右側がから２番目の欄がリセット端（ＲＢ）に供給される２値の制御信号の状態を示すものである。
【００２８】
前記構成における第１の実施の形態に係るアナログコア及びディジタルコア混載ＬＳＩテスト回路は、概略、次のように動作する。
【００２９】
この場合も、アナログコア３のテストを行うために、ディジタル回路部２には、外部から、テストモード設定信号、ｍ個のテスト信号［０］、［１］、・・・、［ｍ−１］、ｍ個の実制御信号［０］、［１］、・・・、［ｍ−１］、実データアナログ入力信号、クロック信号ＣＫがそれぞれ所定のタイミングで供給される。
【００３０】
ディジタル回路部２に供給されたテストモード設定信号がテストモード設定デコーダ４に印加されると、テストモード設定デコーダ４は、テストモード設定信号が印加される度ごとに、複数のテストモード信号出力端から順次テストモード出力信号Ａ、Ｂ、・・・、Ａ／Ｄ用テストモード出力信号が出力され、出力されたＡ／Ｄ用テストモード出力信号は、インバータ５で反転され、その反転信号が論理回路群７に供給される。このとき、ディジタル回路部２に供給されたｍ個のテスト信号［０］、［１］、・・・、［ｍ−１］は、直接論理回路群７、及び、インバータ６（０）、６（１）、・・・、６（ｍ−１）によって反転されてそれぞれ論理回路群７を構成する各ＯＲゲート７（０Ｓ）、７（０Ｒ）、７（１Ｓ）、７（１Ｒ）、・・・、７（（ｍ−１）Ｓ）、７（（ｍ−１）Ｒ）に供給される。
【００３１】
この場合、セット（Ｓ）側に配置された各ＯＲゲート７（０Ｓ）、７（１Ｓ）、・・・、７（（ｍ−１）Ｓ）の出力信号は、ｍビットの制御信号であるテスト制御信号として対応するフリップフロップ８（０）、８（１）、・・・、８（ｍ−１）のセット端（ＳＢ）に供給され、一方、リセット（Ｒ）側に配置された各ＯＲゲート７（０Ｒ）、７（１Ｒ）、・・・、７（（ｍ−１）Ｒ）の出力信号は、ｍビットの制御信号であるテスト制御信号として対応するフリップフロップ８（０）、８（１）、・・・、８（ｍ−１）のリセット端（ＲＢ）に供給される。また、各フリップフロップ８（０）、８（１）、・・・、８（ｍ−１）に供給されたｍビットの実制御信号［０］、［１］、・・・、［ｍ−１］は、実動作時に、アナログコア３の制御入力端に供給される。
【００３２】
このとき、アナログコア３は、アナログデータ入力端にアナログデータが供給され、制御入力端に制御信号が供給されると、アナログデータをディジタルデータに変換し、変換したディジタルデータ信号をデータ出力端に導出する。そして、アナログコア３から出力されたディジタルデータ信号は、図示されないテスト回路を介してＬＳＩ出力端子に供給され、該出力端子からの出力を、ＬＳＩテスタにおいて予め設定されているディジタルデータ期待値と比較され、その際の比較結果が期待値を満たすものであれば、アナログ・ディジタルコンバータ３としての機能が良好である旨のテスト結果が得られる。
【００３３】
このように、この実施の形態に係るアナログコア及びディジタルコア混載ＬＳＩテスト回路は、セット・リセット機能付きのフリップフロップ８を用いているので、実動作時に使用される経路によるテストを実現することができ、当該アナログコアを用いた製品の生産工数や生産コストに大きな影響を与えないテストを行うことができる。
【００３４】
次に、図２は、本発明による第２の実施の形態に係るもので、その要部構成を示すブロック図である。
【００３５】
図２に示されるように、第２の実施の形態に係るアナログコア及びディジタルコア混載ＬＳＩテスト回路は、アナログ回路部１とディジタル回路部２とからなっている。そして、アナログ回路部１は、ディジタル・アナログコンバータ（Ｄ／Ａコンバータ）３’からなる被テスト回路が配置されており、ディジタル回路部２は、テストモード設定デコーダ４と、インバータ５と、複数ｍ個のインバータ６（０）、６（１）、・・・、６（ｍ−１）を並設配置したインバータ群６及び複数ｐ個のインバータ９（０）、９（１）、・・・、９（ｐ−１）を並設配置したインバータ群９と、複数２ｍ個のＯＲゲート７（０Ｓ）、（０Ｒ）、（１Ｓ）、（１Ｒ）、・・・、７（（ｍ−１）Ｓ）、７（（ｍ−１）Ｒ）を並列的に配置した論理回路群７及び複数２ｐ個のＯＲゲート１０（０Ｓ）、１０（０Ｒ）、１０（１Ｓ）、１０（１Ｒ）、・・・、１０（（ｐ−１）Ｓ）、１０（（ｐ−１）Ｒ）を並列的に配置した論理回路群１０と、複数ｍ個のセット・リセット機能付きのフリップフロップ８（０）、８（１）、・・・、８（ｍ−１）を並列的に配置したフリップフロップ群８と、複数ｐ個のセット・リセット機能付きのフリップフロップ１１（０）、１１（１）、・・・、１１（ｐ−１）を並列的に配置したフリップフロップ群１１とによって構成される。
【００３６】
この場合、アナログ回路部１におけるディジタル・アナログコンバータ３’は、ディジタルデータ入力端とアナログデータ出力端と制御入力端とクロック入力端とを有し、ディジタルデータ入力端はディジタル回路部２に設けられる各フリップフロップ１１（０）、１１（１）、・・・、１１（ｐ−１）の出力端に接続され、アナログデータ出力端は図２に図示されないＬＳＩアナログ出力端子に接続され、制御入力端はディジタル回路部２に設けられる各フリップフロップ８（０）、８（１）、・・・、８（ｍ−１）の出力端に接続され、クロック入力端はディジタル回路部２を通してディジタル回路部２におけるクロック信号入力端に接続される。
【００３７】
また、ディジタル回路部２において、テストモード設定デコーダ４は、一つのテストモード設定信号入力端と、複数のテストモード信号出力端とを備え、テストモード設定信号入力端にｎビットのテストモード設定信号が供給され、複数のテストモード信号出力端から個別にテストモード出力信号Ａ、Ｂ、・・・・、Ｄ／Ａ用テストモード信号がそれぞれ出力される。Ｄ／Ａ用テストモード信号は、インバータ５を通して反転され、その反転信号が論理回路群７、１０に供給される。論理回路群７を構成する各ＯＲゲート７（０Ｓ）、７（０Ｒ）、７（１Ｓ）、７（１Ｒ）、・・・、７（（ｍ−１）Ｓ）、７（（ｍ−１）Ｒ）及び論理回路群１０構成する各ＯＲゲート１０（０Ｓ）、１０（０Ｒ）、１０（１Ｓ）、１０（１Ｒ）、・・・、１０（（ｐ−１）Ｓ）、１０（（ｐ−１）Ｒ）は、それぞれ２つの入力端と一つの出力端を有し、一方の入力端に該インバータ５の出力信号が、他方の入力端に対応するテスト制御信号［０］、［１］、・・・、［ｍ−１］またはテストデータ信号［０］、［１］、・・・、［ｐ−１］が供給される。
【００３８】
この場合、各ＯＲゲート７（０Ｓ）、７（０Ｒ）、７（１Ｓ）、７（１Ｒ）、・・・、７（（ｍ−１）Ｓ）、７（（ｍ−１）Ｒ）の中のセット（Ｓ）側に配置された各ＯＲゲート７（０Ｓ）、７（１Ｓ）、・・・、７（（ｍ−１）Ｓ）には、インバータ群６のインバータ６（０）、６（１）、・・・、６（ｍ−１）によって反転されたテスト信号が、リセット（Ｒ）側に配置された各ＯＲゲート７（０Ｒ）、７（１Ｒ）、・・・、７（（ｍ−１）Ｒ）には、反転されないテストデータ信号が供給される。同様に、各ＯＲゲート１０（０Ｓ）、１０（０Ｒ）、１０（１Ｓ）、１０（１Ｒ）、・・・、１０（（ｐ−１）Ｓ）、１０（（ｐ−１）Ｒ）の中のセット（Ｓ）側に配置された各ＯＲゲート１０（０Ｓ）、１０（１Ｓ）、・・・、１０（（ｐ−１）Ｓ）には、インバータ群９のインバータ９（０）、９（１）、・・・、９（ｐ−１）によって反転されたテスト信号が、リセット（Ｒ）側に配置された各ＯＲゲート１０（０Ｒ）、１０（１Ｒ）、・・・、１０（（ｐ−１）Ｒ）には、反転されないテストデータ信号が供給される。
【００３９】
この後、セット（Ｓ）側に配置された各ＯＲゲート７（０Ｓ）、７（１Ｓ）、・・・、７（（ｍ−１）Ｓ）の出力信号は、ｍビットの制御信号として各フリップフロップ８（０）、８（１）、・・・、８（ｍ−１）のセット端（ＳＢ）に供給され、一方、リセット（Ｒ）側に配置された各ＯＲゲート７（０Ｒ）、７（１Ｒ）、・・・、７（（ｍ−１）Ｒ）の出力信号は、ｍビットの制御信号として各フリップフロップ８（０）、８（１）、・・・、８（ｍ−１）のリセット端（ＲＢ）に供給される。同じように、セット（Ｓ）側に配置された各ＯＲゲート１０（０Ｓ）、１０（１Ｓ）、・・・、１０（（ｐ−１）Ｓ）の出力信号は、ｐビットの制御信号として各フリップフロップ１１（０）、１１（１）、・・・、１１（ｐ−１）のセット端（ＳＢ）に供給され、一方、リセット（Ｒ）側に配置された各ＯＲゲート１０（０Ｒ）、１０（１Ｒ）、・・・、１０（（ｐ−１）Ｒ）の出力信号は、ｐビットの制御信号として各フリップフロップ１１（０）、１１（１）、・・・、１１（ｐ−１）のリセット端（ＲＢ）に供給される。
【００４０】
このとき、アナログコア３’は、ディジタルグデータ入力端に各フリップフロップ１１（０）、１１（１）、・・・、１１（ｐ−１）の出力端から出力されるディジタルデータが供給され、制御入力端に制御信号が供給されると、ディジタルデータをアナログデータに変換し、変換したアナログデータ信号をデータ出力端に導出する。そして、アナログコア３’から出力されたアナログデータ信号は、図示されないテスト回路を介してＬＳＩ出力端子に供給され、該出力端子からの出力を、ＬＳＩテスタにおいて予め設定されているアナログデータ期待値と比較され、その際の比較結果が期待値を満たすものであれば、ディジタル・アナログコンバータ３’としての機能が良好である旨のテスト結果が得られる。
【図面の簡単な説明】
【００４１】
【図１】本発明による第１の実施の形態に係るもので、その要部構成を示すブロック図である。
【図２】本発明による第２の実施の形態に係るもので、その要部構成を示すブロック図である。
【図３】セット・リセット機能付きのフリップフロップにおける入力状態と出力状態とを一覧表示した真理値表である。
【図４】従来、この種の混載ＬＳＩに用いられているアナログコア及びディジタルコア混載ＬＳＩテスト回路の第１例を示す回路構成図である。
【図５】従来、この種の混載ＬＳＩに用いられているアナログコア及びディジタルコア混載ＬＳＩテスト回路の第２例を示す回路構成図である。
【符号の説明】
【００４２】
１  アナログ回路部
２  ディジタル回路部
３  アナログ・ディジタルコンバータ（Ａ／Ｄコンバータ）
３’  ディジタル・アナログコンバータ（Ｄ／Ａコンバータ）
４  テストモード設定デコーダ
５  インバータ
６  インバータ群
６（０）、６（１）、・・・、６（ｍ−１）  インバータ
７  論理回路群
７（０Ｓ）、７（０Ｒ）、７（１Ｓ）、７（１Ｒ）、・・・、７（（ｍ−１）Ｓ）、７（（ｍ−１）Ｒ）  ＯＲゲート
８  フリップフロップ群
８（０）、８（１）、・・・、８（ｍ−１）  セット・リセット機能付きのフリップフロップ
９  インバータ群
９（０）、９（１）、・・・、９（ｐ）  インバータ
１０  論理回路群
１０（０Ｓ）、１０（０Ｒ）、１０（１Ｓ）、１０（１Ｒ）、・・・、１０（ｐＳ）、１０（ｐＲ）  ＯＲゲート
１１  フリップフロップ群
１１（０）、１１（１）、・・・、１１（ｐ−１）  セット・リセット機能付きのフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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