(57)【要約】      （修正有）【課題】データ読み出し時の閾値電圧差が大きく、かつ、データ保持時間の長い半導体記憶装置および半導体記憶装置の製造方法を提供する。【解決手段】バックゲート絶縁膜ＢＧＩを挟んで対向する第１半導体層及び第２半導体層と、前記第１半導体層内に設けられた第１導電型のプレートＰＬと、前記第２半導体層の表面であって、前記バックゲート絶縁膜ＢＧＩと接する第１表面と反対の第２表面に接するように設けられたゲート絶縁膜ＧＩと、前記ゲート絶縁膜ＧＩに接するように設けられたゲート電極Ｇと、前記第２半導体層内であって、第１導電型のボディ領域Ｂと、前記ボディ領域Ｂを挟むように設けられた第２導電型のソース層Ｓ及びドレイン層Ｄと、前記第１半導体層の表面に設けられた第２導電型の拡散層１１と、を有し、前記ボディ領域Ｂは、電気的に浮遊状態であり、電荷を蓄積又は放出することによりデータを記憶する半導体記憶装置。【選択図】図２
2008177273.tif 000002
【特許請求の範囲】
【請求項１】
バックゲート絶縁膜を挟んで対向する第１半導体層及び第２半導体層と、
前記第１半導体層内に設けられた第１導電型のプレートと、
前記第２半導体層の表面であって、前記バックゲート絶縁膜と接する第１表面と反対の第２表面に接するように設けられたゲート絶縁膜と、
前記ゲート絶縁膜に接するように設けられたゲート電極と、
前記第２半導体層内であって、前記ゲート電極と前記ゲート絶縁膜を挟んで対向する領域に設けられた第１導電型のボディ領域と、
前記第２半導体層内であって、前記ボディ領域を挟むように設けられた第２導電型のソース層及びドレイン層と、
前記第１半導体層の表面領域であって、前記ソース層及び前記ドレイン層と前記バックゲート絶縁膜を挟んで対向する領域に設けられた第２導電型の拡散層と、を有し、
前記ボディ領域は、電気的に浮遊状態であり、電荷を蓄積又は放出することによりデータを記憶することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記第２導電型の拡散層は、電気的に浮遊状態であることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置は、さらに、
前記ソース層及び前記ドレイン層の少なくとも一方と前記第２導電型の拡散層とを接続する第２導電型のコネクタ層を有することを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体記憶装置は、さらに、
前記第１半導体層の表面領域であって、前記ボディ領域と前記バックゲート絶縁膜を挟んで対向する領域に設けられ、前記プレートより高濃度の第１導電型の拡散層を有することを特徴とする半導体記憶装置。
【請求項５】
電気的に浮遊状態であるボディ領域における電荷を蓄積又は放出することによりデータを記憶する半導体記憶装置の製造方法であって、
バックゲート絶縁膜を挟んで対向する第１半導体層及び第２半導体層を有する構造を形成し、
前記第１半導体層に第１導電型の不純物を導入することにより、前記第１半導体層内に第１導電型のプレートを形成し、
前記第２半導体層内に第１導電型のボディ領域を形成し、
前記第２半導体層の表面であって、前記バックゲート絶縁膜と接する第１表面と反対の第２表面に接するようにゲート絶縁膜を形成し、
ゲート電極材料を堆積した後、パターニングすることにより、前記ゲート絶縁膜に接するようにゲート電極を形成し、
前記ゲート電極をマスクとして第２導電型の不純物を導入することにより、前記第１半導体層の表面の所定領域に第２導電型の拡散層を形成し、
前記ゲート電極をマスクとして第２導電型の不純物を導入することにより、前記第2半導体層内であって、前記バックゲート絶縁膜を挟んで前記第２導電型の拡散層と対向する領域に第２導電型のソース層及びドレイン層を形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の製造方法に関し、特に、ボディ領域に蓄積されたホールの量によってデータを記憶するメモリセルを有するＦＢＣメモリ装置及びＦＢＣメモリ装置の製造方法に関する。
【背景技術】
【０００２】
ＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）メモリ装置は、１Ｔ−１Ｃ（１Ｔｒａｎｓｉｓｔｏｒ−１Ｃａｐａｃｉｔｏｒ）型のＤＲＡＭに比べて、微細化において優れている。このため、１Ｔ−１Ｃ型のＤＲＡＭに代わる半導体記憶装置としてＦＢＣメモリ装置が注目されている。
【０００３】
ＦＢＣメモリ装置のメモリセルは、通常、ＳＯＩ基板に形成されたＭＩＳＦＥＴによって構成されている。ＦＢＣメモリ装置では、ソース層、ドレイン層、およびボディ領域がＳＯＩ層に形成されている。ソース層とドレイン層との間に挟まれたボディ領域は、電気的に浮遊状態である。例えば、ＦＢＣメモリ装置がＮ型ＦＥＴからなる場合、メモリセルは、このボディ領域に蓄積されたホールの量によってデータを記憶することができる。
【０００４】
データ“０”が格納されたメモリセル（以下、「“０”セル」という）の読み出し時における閾値電圧とデータ“１”が格納されたメモリセル（以下、「“１”セル」という）の読み出し時における閾値電圧との差ΔＶｔｈが小さいと、データ“０”とデータ“１”との識別が難しく、不良ビット数が増大する。ΔＶｔｈが小さくなる原因として支持基板の表面が反転してしまい、ボディ領域と支持基板との間の容量Ｃｓｕｂが小さくなる、という問題があった。
【０００５】
また、ボディ領域と支持基板との間の容量Ｃｓｕｂを確保するためにバックゲート絶縁膜を薄くすると、支持基板の電圧を負に設定した場合に、ボディ領域とソース層およびドレイン層との間のリーク電流が増大してしまい、データ保持時間が短くなる、という問題があった。
【特許文献１】特開２００３−３１６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
データ読み出し時の閾値電圧差が大きく、かつ、データ保持時間の長い半導体記憶装置および半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１態様によれば、バックゲート絶縁膜を挟んで対向する第１半導体層及び第２半導体層と、前記第１半導体層内に設けられた第１導電型のプレートと、前記第２半導体層の表面であって、前記バックゲート絶縁膜と接する第１表面と反対の第２表面に接するように設けられたゲート絶縁膜と、前記ゲート絶縁膜に接するように設けられたゲート電極と、前記第２半導体層内であって、前記ゲート電極と前記ゲート絶縁膜を挟んで対向する領域に設けられた第１導電型のボディ領域と、前記第２半導体層内であって、前記ボディ領域を挟むように設けられた第２導電型のソース層及びドレイン層と、前記第１半導体層の表面領域であって、前記ソース層及び前記ドレイン層と前記バックゲート絶縁膜を挟んで対向する領域に設けられた第２導電型の拡散層と、を有し、前記ボディ領域は、電気的に浮遊状態であり、電荷を蓄積又は放出することによりデータを記憶することを特徴とする半導体記憶装置が提供される。
【０００８】
本発明の第２態様によれば、電気的に浮遊状態であるボディ領域における電荷を蓄積又は放出することによりデータを記憶する半導体記憶装置の製造方法であって、バックゲート絶縁膜を挟んで対向する第１半導体層及び第２半導体層を有する構造を形成し、前記第１半導体層に第１導電型の不純物を導入することにより、前記第１半導体層内に第１導電型のプレートを形成し、前記第２半導体層内に第１導電型のボディ領域を形成し、前記第２半導体層の表面であって、前記バックゲート絶縁膜と接する第１表面と反対の第２表面に接するようにゲート絶縁膜を形成し、ゲート電極材料を堆積した後、パターニングすることにより、前記ゲート絶縁膜に接するようにゲート電極を形成し、前記ゲート電極をマスクとして第２導電型の不純物を導入することにより、前記第１半導体層の表面の所定領域に第２導電型の拡散層を形成し、前記ゲート電極をマスクとして第２導電型の不純物を導入することにより、前記第2半導体層内であって、前記バックゲート絶縁膜を挟んで前記第２導電型の拡散層と対向する領域に第２導電型のソース層及びドレイン層を形成することを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明に係る半導体記憶装置は、データ読み出し時の閾値電圧差を大きくし、かつ、データ保持時間を長くすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は本発明を限定するものではない。
【００１１】
（第１の実施形態）
はじめに、第１の実施形態について説明する。図１は、第１の実施形態のＦＢＣメモリ装置の平面図である。メモリセル領域では、図２のビット線ＢＬとワード線ＷＬ（図２のゲート電極Ｇ）とが交差している。メモリセルは、ビット線ＢＬとワード線ＷＬとの交差点に対応して設けられている。ソース線ＳＬは、ワード線ＷＬと平行に延びている。アクティブ領域ＡＡは、ビット線ＢＬの下に、ビット線ＢＬとほぼ平行してストライプ状に延在している。ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）は、アクティブ領域ＡＡ間を分離している。ロジック領域では、アクティブ領域ＡＡに図２のソース層Ｓ、ドレイン層Ｄ、およびゲート電極ＧからなるＭＩＳＦＥＴが形成されている。
【００１２】
図２は、図１の２−２線に沿った断面図である。図２に示すように、第１の実施形態のＦＢＣメモリ装置は、シリコン層１０と、プレートＰＬと、バックゲート絶縁膜ＢＧＩと、ビット線ＢＬと、ソース線ＳＬと、ビット線コンタクトＢＬＣと、層間絶縁膜ＩＬＤとが設けられている。シリコン層１０には、ドレイン層Ｄと、ソース層Ｓと、ボディ領域Ｂとが形成されている。シリコン層１０上には、ゲート絶縁膜ＧＩと、ゲート電極Ｇ（図１のワード線ＷＬ）と、シリサイド層１３とが形成されている。プレートＰＬの表面には、N型（第２導電型）拡散層１１と、Ｐ型（第１導電型）拡散層１２とが形成されている。
【００１３】
プレートＰＬは、半導体材料からなり、例えば、バルクシリコン基板である。プレートＰＬには、濃度１×１０１８ｃｍ−３のボロンが導入されている。バックゲート絶縁膜ＢＧＩは、プレートＰＬ上に設けられている。バックゲート絶縁膜ＢＧＩは、例えば、８ｎｍの厚みを有するシリコン酸化膜である。ソース層Ｓおよびドレイン層Ｄとバックゲート絶縁膜ＢＧＩを挟んで対向するプレートＰＬの表面には、Ｎ型拡散層１１が設けられている。ボディ領域Ｂとバックゲート絶縁膜ＢＧＩを挟んで対向するプレートＰＬの表面には、Ｐ型拡散層１２が設けられている。
【００１４】
Ｎ型拡散層１１内のＮ型不純物濃度は、例えば、２×１０１８ｃｍ−３である。これにより、プレートＰＬにゲーテッドダイオード（Ｇａｔｅｄ  Ｄｉｏｄｅ）構造が構成されるので、図６に示すように、第１の実施形態のＦＢＣメモリ装置（図６のＬ２〜Ｌ４）のデータ“０”とデータ“１”との間の閾値電圧差ΔＶｔｈを従来のＦＢＣメモリ装置（図６のＬ１）より大きくすることができる。図６については、後述する。
【００１５】
ソース層Ｓ、ドレイン層Ｄ、およびボディ領域Ｂは、バックゲート絶縁膜ＢＧＩ上に設けられている。これにより、ソース層Ｓ、ドレイン層Ｄ、およびボディ領域Ｂは、プレートＰＬから電気的に絶縁されている。ボディ領域Ｂは、ドレイン層Ｄとソース層Ｓとの間に設けられ、電気的に浮遊状態である。ボディ領域Ｂは、データを記憶するために電荷を蓄積することができる。ソース層Ｓおよびドレイン層Ｄは、例えば、約１０２０ｃｍ−３のN型不純物を含有する。
【００１６】
ゲート絶縁膜ＧＩは、例えば、シリコン酸化膜、シリコン窒化膜、またはこれらの積層膜などからなり、ボディ領域Ｂ上に設けられている。ゲート電極Ｇは、例えば、ポリシリコンからなり、ゲート絶縁膜ＧＩ上に設けられている。シリサイド層１３は、ソース層Ｓ、ドレイン層Ｄ、およびゲート電極Ｇの各表面に設けられている。
【００１７】
ビット線ＢＬは、ビット線コンタクトＢＬＣを介してメモリセルのドレイン層Ｄに接続されている。ソース線ＳＬは、ソース線コンタクトＳＬＣを介してメモリセルのソース層Ｓに接続されている。ゲート電極Ｇは、図１のワード線ＷＬとしても機能する。
【００１８】
図３は、図１の３−３線に沿ったソース層Ｓ部分の断面図である。図４は、図１の４−４線に沿ったゲート電極Ｇおよびボディ領域Ｂ部分の断面図である。図３に示すように、N型拡散層１１は、ソース層Ｓおよびドレイン層Ｄの下方のバックゲート絶縁膜ＢＧＩを挟んで対向する領域に存在する。図４に示すように、バックゲート絶縁膜ＢＧＩは、ボディ領域Ｂの下方に存在し、かつ、ゲート絶縁膜ＧＩは、ボディ領域Ｂ上に存在している。さらに、図２に示すように、ボディ領域Ｂは、ソース層Ｓ、ドレイン層Ｄ、およびＳＴＩによって、その前後左右を取り囲まれるように設けられている。これにより、ボディ領域Ｂは、電気的に浮遊状態となっている。メモリセル領域では、ドレイン層Ｄ、ソース層Ｓ、ボディ領域Ｂ、ゲート絶縁膜ＧＩ、およびゲート電極Ｇがメモリセルを構成し、同一構造のメモリセルがマトリクス状に配列されている。
【００１９】
図５は、第１の実施形態のＦＢＣメモリ装置のメモリセル領域およびロジック回路領域の断面図である。ロジック回路領域５００には、基板Ｐ−Ｓｕｂ上にＰ型ウェル（Ｐｗｅｌｌ）５０１とＮ型ウェル（Ｎｗｅｌｌ）５０２が形成されている。Ｐ型ウェル５０１には、Ｎチャネルトランジスタ（ＮＦＥＴ）５０３が形成され、Ｎ型ウェル５０２には、Ｐチャネルトランジスタ（ＰＦＥＴ）５０４が形成される。
【００２０】
メモリセル領域５１０には、基板Ｐ−Ｓｕｂ上にロジック回路領域５００のＰ型ウェル５０１と同様の深さまでプレートＰＬが形成されている。メモリセル領域５１０の端部にはプレート線コンタクトＰＬＣが形成され、プレートＰＬに電圧（プレート電圧）が与えられる。Ｎ型拡散層１１は電気的に浮遊状態である。プレートＰＬの周囲にはリング状のＮ型ウェル（Ｎｗｅｌｌ）５１１が形成される。プレートＰＬの底部にもＮ型ウェル（Ｄｅｅｐ  Ｎｗｅｌｌ）５１２が形成される。リング状のＮ型ウェル５１１には電圧が与えられる。
【００２１】
図６は、データの読み出し動作における閾値電圧とプレート電圧との関係についてのシミュレーション結果を示すグラフである。このシミュレーションに用いた構造のＳＯＩ層の膜厚は、１５ｎｍであり、バックゲート絶縁膜ＢＧＩの膜厚は８ｎｍであり、ゲート絶縁膜ＧＩの膜厚は６ｎｍであり、ゲート長は０．１２μｍであり、ボディ領域ＢのＰ型不純物濃度は、５×１０１７ｃｍ−３であり、プレートＰＬのＰ型不純物濃度は８．３×１０１７ｃｍ−３である。図７は、図６のシミュレーションに用いた入力波形である。
【００２２】
図６のラインＬ１で示すように、従来のＦＢＣメモリ装置では、 プレート電圧の低下に伴って、“１”セルの閾値電圧は、上昇し、“０”セルの閾値電圧に接近する。これは、プレート電圧が−１．５Ｖより低いと、プレートＰＬの表面が反転状態となり、ボディ領域ＢとプレートＰＬとの間の容量Ｃｓｕｂが減少するためである。その結果、プレート電圧が−１．５Ｖのとき、ΔＶｔｈは最大０．５０１Ｖであった。
【００２３】
図６のラインＬ２は、第１の実施形態のＦＢＣメモリ装置のソース層Ｓおよびドレイン層Ｄの下方のバックゲート絶縁膜ＢＧＩを挟んで対向する領域にＮ型拡散層１１を形成した構造（図２を参照）のシミュレーション結果である。第１の実施形態のＦＢＣメモリ装置では、プレート電圧が低下しても“１”セルの閾値電圧は上昇しない。その結果、プレート電圧が−２．５Ｖのとき、ΔＶｔｈは最大０．５８９Ｖであった。
【００２４】
第１の実施形態のＦＢＣメモリ装置の閾値電圧差ΔＶｔｈが従来のＦＢＣメモリ装置よりも大きい理由は次のとおりである。第１の実施形態のＦＢＣメモリ装置では、図２を参照して説明したように、ゲーテッドダイオード構造がプレートＰＬの表面に形成されている。ゲーテッドダイオード構造とは、Ｐ型半導体およびその表面に形成されたＮ型拡散層から構成されたＰＮ接合と、さらにそのＮ型拡散層上に形成されたゲート絶縁膜およびゲート電極を備えた構造である。ゲーテッドダイオード構造では、プレートＰＬの表面が反転した場合に、Ｎ型拡散層１１から反転層に電子が供給される。このため、ボディ領域Ｂの直下のプレートＰＬの表面に形成される空乏層幅が小さくなり、ボディ領域ＢとプレートＰＬとの間の容量Cｓｕｂが大きくなる。その結果、プレート電圧の低下に伴う“１”セルの閾値電圧の上昇を従来のＦＢＣメモリ装置に比べて抑制することができる。
【００２５】
ラインＬ２〜Ｌ４は、Ｎ型拡散層１１を形成するためのイオン注入工程におけるＮ型不純物のドーズ量に依存する閾値電圧の変化を示す。ラインＬ２は、Ｎ型不純物のドーズ量２×１０１３ｃｍ−２の場合である。Ｎ型拡散層１１のＮ型不純物濃度のピークは、およそ２×１０１８ｃｍ−３である。ラインＬ３は、Ｎ型不純物のドーズ量１．８×１０１４ｃｍ−２の場合である。Ｎ型拡散層１１のＮ型不純物濃度のピークは、およそ２×１０１９ｃｍ−３である。ラインＬ４は、Ｎ型不純物のドーズ量５×１０１４ｃｍ−２の場合である。Ｎ型拡散層１１のＮ型不純物濃度のピークは、およそ５×１０１９ｃｍ−３である。
【００２６】
図６に示すように、Ｎ型不純物のドーズ量の増大、つまり、Ｎ型不純物濃度の増大に伴い、“０”セルの閾値電圧が低下する。これに伴い、“０”セルと“１”セルの閾値電圧差ΔVｔｈも減少する。ラインＬ３の場合では、プレート電圧が−２．５Ｖのとき、ΔＶｔｈは最大０．５４０Ｖであった。ラインＬ４の場合では、プレート電圧が−４Ｖのとき、ΔＶｔｈは最大０．３８２Ｖであった。このように、Ｎ型拡散層１１のＮ型不純物濃度をあまりに高くすると、閾値電圧差ΔＶｔｈは低下する。よって、Ｎ型拡散層１１を形成するためのイオン注入工程におけるN型不純物のドーズ量（Ｎ型不純物濃度）を適切な値に設定すると良い。
【００２７】
図８（Ａ）は、従来のＦＢＣメモリ装置において、プレート電圧―３Ｖでデータ“０”を保持している場合のポテンシャル分布（等電位線）を示したグラフである。シリコン層１０中の最大電界は０．９５９ＭＶ／ｃｍであった。電界が最大となる点はシリコン層１０の底面に存在する。この電界の値が大きくなると、ボディ領域Ｂとソース層Ｓおよびドレイン層Ｄとの間のリーク電流が大きくなり、データ保持時間が短くなる。
【００２８】
図８（Ｂ）は、第１の実施形態のＦＢＣメモリ装置において、プレート電圧―３Ｖでデータ“０”を保持している場合のポテンシャル分布を示したグラフである。シリコン層１０中の最大電界は０．７４８ＭＶ／ｃｍであった。電界が最大となる点はシリコン層１０の底面に存在する。プレートＰＬの表面に形成したＮ型拡散層１１は、Ｐ型拡散層１２よりも電位が高いため、プレートＰＬの等電位線は水平ではなく、２次元的に分布している。これによりシリコン層１０の底面での縦方向の電界が緩和され、最大電界の値も従来のＦＢＣメモリ装置よりも小さくなる。
【００２９】
図９は、データ“０”を保持している時のメモリセルにおけるシリコン層１０中の最大電界をプレート電圧の関数として示したグラフである。ラインＬ１は、従来のＦＢＣメモリ装置のメモリセルにおけるシリコン層１０中の最大電界を示す。プレート電圧が０Ｖから−１．５Ｖの範囲では、シリコン層１０の上面に最大電界が発生する。プレート電圧が−２Ｖ以下では、シリコン層１０の底面に最大電界が発生し、プレート電圧が低くなるほど最大電界が大きくなる。
【００３０】
ラインＬ２およびＬ３は、第１の実施形態のＦＢＣメモリ装置のメモリセルにおけるシリコン層１０中の最大電界を示す。ラインＬ２は、Ｎ型拡散層１１のN型不純物のドーズ量２×１０１３ｃｍ−２の場合である。ラインＬ３は、N型不純物のドーズ量１．８×１０１４ｃｍ−２の場合である。ラインＬ２およびＬ３に示すように、第１の実施形態のＦＢＣメモリ装置では、プレート電圧を低くした場合の最大電界の上昇が緩やかとなり、その結果、データ保持時間の長いＦＢＣメモリ装置を得ることができる。
【００３１】
従来のＦＢＣメモリ装置のメモリセルでは、ボディ領域ＢとプレートＰＬとの間の容量Ｃｓｕｂを大きくするためにいくつかの方法が考えられる。第１に、プレートＰＬをＮ型として、プレートＰＬの表面を蓄積状態とすることが挙げられる。第２に、プレートＰＬをＰ型として、かつ、空乏層幅を小さくするためにＰ型不純物濃度を大きくすることが挙げられる。第３に、バックゲート絶縁膜ＢＧＩの膜厚を薄くすることが挙げられる。しかし、これらの３つの方法では、いずれも、ドレイン層ＤとプレートＰＬとの間の容量Ｃｄｐも増大してしまう。Ｃｄｐが増大すると、ビット線を駆動する際の速度が遅くなり、消費電力が増大する。
【００３２】
一方、図２に示すように、第１の実施形態のＦＢＣメモリ装置のメモリセルは、ドレイン層Ｄの下に電気的に浮遊状態にあるＮ型拡散層１１を有する。つまり、Ｎ型拡散層１１とプレートＰＬとの間に空乏層（容量Ｃｊ）が形成され、ドレイン層ＤとプレートＰＬとの間の容量Ｃｄｐは、バックゲート絶縁膜ＢＧＩの容量Ｃｂｇと空乏層の容量Ｃｊとの直列接続容量によって与えられるので、従来のＦＢＣメモリ装置に比べて、ドレイン層ＤとプレートＰＬとの間の容量Ｃｄｐを小さくすることができる。従って、ビット線を駆動する際の速度が速くなり、消費電力が小さくなる。
【００３３】
（第２の実施形態）
続いて、第２の実施形態について説明する。第１の実施形態では、ボディ領域Ｂとバックゲート絶縁膜ＢＧＩを挟んで対向するプレートＰＬの表面にＰ型拡散層１２を形成する例について説明したが、第２の実施形態では、表面高濃度Ｐ型拡散層１４を形成する例について説明する。なお、第１の実施形態と同様の内容については説明を省略する。
【００３４】
図１０は、ＦＢＣメモリ装置のメモリセルの断面図である。第２の実施形態では、ボディ領域Ｂと対向するプレートＰＬの表面に、表面高濃度Ｐ型拡散層１４を有する。表面高濃度Ｐ型拡散層１４中のＰ型不純物濃度は１×１０１８ｃｍ−３である。ソース層Ｓおよびドレイン層Ｄとバックゲート絶縁膜ＢＧＩを挟んで対向するプレートＰＬの表面にはＮ型拡散層１１が形成されている。Ｎ型拡散層１１のＮ型不純物濃度は２×１０１８ｃｍ−３である。
【００３５】
一方、プレートＰＬの大部分は、表面高濃度Ｐ型拡散層１４に対して、比較的に低濃度のＰ型拡散層であり、Ｐ型不純物濃度は、表面付近は１×１０１７ｃｍ−３であり、深くなるほど１×１０１８ｃｍ−３に向かって濃度が高くなっている。Ｎ型拡散層１１とプレートＰＬのＰ型拡散層とは、縦方向ＰＮ接合Ｘを形成する。ＰＮ接合Ｘ付近での不純物濃度は、１×１０１７ｃｍ−３である。
【００３６】
図１１は、ボディ領域ＢからプレートＰＬに向かって、Ｐ型不純物濃度がどう分布しているかを示すグラフである。ボディ領域ＢのＰ型不純物濃度は、閾値電圧を低くする、または、ボディ領域Ｂとソース層Ｓおよびドレイン層Ｄとの間の接合リーク電流を抑制するために、低い値（例えば、１×１０１７ｃｍ−３）に設定する。一方、表面高濃度Ｐ型拡散層１４の濃度を高くすることにより、図２に示した構造におけるボディ領域ＢとプレートＰＬとの間の容量Ｃｓｕｂを確保する。なぜならば、ボディ領域Ｂとバックゲート絶縁膜ＢＧＩを挟んで対向するプレートＰＬの表面の濃度があまりに小さくなると、空乏層幅が大きくなり、ボディ領域ＢとプレートＰＬとの間の容量Ｃｓｕｂが低下するからである。Ｃｓｕｂが低下すると、“０”セルと“１”セルのデータ読み出し時の閾値電圧差ΔＶｔｈが小さくなってしまうことになる。
【００３７】
プレートＰＬの表面から深さ０．１ｕｍ付近では、Ｐ型不純物濃度は１×１０１７ｃｍ−３である。深さ０．１ｕｍより深い領域はＰ型拡散層であり、深くなるほど、徐々にＰ型不純物濃度が高くなる。図１１の破線は、ソース層Ｓおよびドレイン層Ｄの下方のバックゲート絶縁膜ＢＧＩを挟んで対向する領域に形成されたＮ型拡散層１１のＮ型不純物濃度の分布を示すグラフである。第１の実施形態では、Ｐ型不純物濃度が一様に分布しており、ソース層Ｓおよびドレイン層Ｄの下方のバックゲート絶縁膜ＢＧＩを挟んで対向する領域に形成されたＮ型拡散層１１とＰ型拡散層１２の接合付近の不純物濃度は、１×１０１８ｃｍ−３である。一方、第２の実施形態では、ＰＮ接合Ｘ付近の濃度が低いので、ＰＮ接合Ｘの容量（空乏層容量）Ｃｊは、第１の実施形態に比べて小さくなる。
【００３８】
第２の実施形態によれば、第１の実施形態に比べて、ＰＮ接合Ｘの容量Ｃｊを小さくし、かつ、ボディ領域ＢとプレートＰＬとの間の容量Ｃｓｕｂを大きくすることができる。ＰＮ接合Ｘの容量Ｃｊを小さくすることの効果は２つある。第１に、プレート電圧を低い値にした場合に、シリコン層１０の底面での最大電界を小さくすることができる。プレート電圧を下げてゆくと、容量結合によってＮ型拡散層１１の電位が下がる。しかし、第２の実施形態のＰＮ接合Ｘの容量Ｃｊは第１の実施形態よりも小さいので、電位の低下が抑制され、その結果、シリコン層１０での最大電界がより弱くなる。第２に、ビット線ＢＬ（ドレイン層Ｄ）を高速で、または低消費電力で駆動することができる。
【００３９】
なお、第２の実施形態においても、第１の実施形態と同様の効果、すなわち、ゲーテッドダイオード構造によるプレートＰＬの表面の反転の抑制効果、および最大電界の緩和効果が得られることは言うまでもない。
【００４０】
（第１の実施形態および第２の実施形態のＦＢＣメモリ装置の製造方法）
続いて、第１の実施形態および第２の実施形態のＦＢＣメモリ装置の製造方法について説明する。図１２〜１５は、第１の実施形態および第２の実施形態のＦＢＣメモリ装置の製造方法の各工程を示す工程断面図である。
【００４１】
まず、埋め込み酸化膜（図２のバックゲート絶縁膜ＢＧＩ）の厚さが８ｎｍ、ＳＯＩ層（シリコン層１０）の厚さが２０ｎｍのＳＯＩ基板を用意する。次に、ロジック回路領域のＳＯＩ層（シリコン層１０）および埋め込み酸化膜を除去することにより、バルクシリコン基板の表面を露出させる。次に、図１の素子分離領域ＳＴＩが形成される部分のシリコン層を除去し、酸化膜を埋め込むことにより、図１の素子分離領域ＳＴＩを形成する。
【００４２】
次に、図１２に示すように、メモリセル領域にボロンをイオン注入することによりＰ型拡散層を含むプレートＰＬを形成する。例えば、ボロンを加速エネルギー２３０ｋｅＶ、ドーズ量２×１０１２ｃｍ−２、および加速エネルギー１００ｋｅＶ、ドーズ量１．５×１０１２ｃｍ−２でイオン注入する。プレートＰＬでは、表面から深い方に向かってＰ型不純物濃度が高くなる。
【００４３】
メモリセルのボディ領域Ｂには、このイオン注入工程によって低い濃度のＰ型不純物が導入されるが、必要に応じてＰ型不純物を追加してもよい。但し、Ｐ型不純物濃度が低いほど、ＳＯＩ層中の最大電界が小さくなり、ボディ領域Ｂとソース層Ｓおよびドレイン層Ｄとの間のリーク電流が小さくなる。従って、ボディ領域Ｂの濃度は、１×１０１７ｃｍ−３を上限とすることが望ましい。さらに、ボディ領域ＢのＰ型不純物濃度を１×１０１７ｃｍ−３と低く設定することで、閾値電圧のばらつき（Ｆｌｕｃｔｕａｔｉｏｎ）が小さくなる。その結果、不良ビット（不良メモリセル）の数が小さくなる。また、ボディ領域ＢのＰ型不純物濃度を低く設定することで、閾値電圧の値が低くなり、低電源電圧でも高速の書き込みが可能となる。また、ロジック回路を構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ領域に、Ｐ型不純物およびＮ型不純物を適宜導入する。
【００４４】
次に、シリコン層１０の活性領域上に厚さ６ｎｍのゲート絶縁膜ＧＩを形成したのち、ゲート電極Ｇの材料となる厚さ１００ｎｍのポリシリコンを堆積する。この段階でＳＯＩ層の厚さが１５ｎｍとなる。次に、厚さ８０ｎｍのキャップＳｉＮ１２１を堆積したのち、ゲート電極Ｇ（ポリシリコン）のパターニングを行う。
【００４５】
次に、ゲート電極Ｇ（ポリシリコン）およびキャップＳｉＮ１２１をマスク材としてボロンを斜めにイオン注入することにより、ゲート電極Ｇ（ポリシリコン）の下方のプレートＰＬの表面のＰ型拡散層のボロン濃度を１×１０１８ｃｍ−３まで増大させ、表面高濃度Ｐ型拡散層１４を形成する。このとき、ボディ領域Ｂはゲート電極Ｇ（ポリシリコン）およびキャップＳｉＮ１２１にマスクされているため、ボロンはイオン注入されず、ボロン濃度は１×１０１７ｃｍ−３のままである。以上の工程により、図１２に示す構造が形成される。
【００４６】
次に、図１３に示すように、ゲート絶縁膜ＧＩおよびゲート電極Ｇ（ポリシリコン）の側壁にスペーサＳｉＮ１３１を形成する。そして、キャップＳｉＮ１２１およびスペーサＳｉＮ１３１をマスクとして、メモリセル領域のみにＮ型不純物をイオン注入することによってＮ型拡散層１１を形成する。例えば、リンを加速エネルギー３０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２でイオン注入する。リンの加速エネルギーは、厚さが１５ｎｍのシリコン層１０と厚さ８ｎｍのバックゲート絶縁膜ＢＧＩを突き抜けるように設定される。また、ボディ領域Ｂには、リンが導入されないようにキャップＳｉＮ１２１の膜厚およびゲート電極Ｇ（ポリシリコン）の膜厚が設定される。以上の工程により、図１３に示す構造が形成される。
【００４７】
次に、図１４に示すように、ソース層Ｓおよびドレイン層Ｄの厚さを厚くして寄生抵抗を低減するため、Ｎ＋Ｓｉ層１４１を選択的にエピタキシャル成長させる。次に、１×１０１５ｃｍ−２以上のドーズ量でリンをイオン注入して、ソース層Ｓおよびドレイン層Ｄに高濃度のＮ型拡散層を形成する。以上の工程により、図１４に示す構造が形成される。
【００４８】
次に、図１５に示すように、キャップＳｉＮ１２１およびスペーサＳｉＮ１３１を剥離したのち、例えば、リンを加速エネルギー２．５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入する。この結果、ソース・ドレイン・エクステンション層（ソース層Ｓおよびドレイン層Ｄの端部）１５１が形成される。以上の工程により、図１５に示す構造が形成される。
【００４９】
その後、従来から知られた工程を用いて、図２に示された構造、すなわち、ゲート電極Ｇ（ポリシリコン）の側壁スペーサＳｉＮ、ソース層Ｓ、ドレイン層Ｄ、およびゲート電極Ｇ（ポリシリコン）の表面のシリサイド層１３、層間絶縁膜ＩＬＤ、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ビット線ＢＬ、ソース線ＳＬを形成する。以上の工程により、第２の実施形態のＦＢＣメモリ装置が完成する。なお、ボロンを斜めにイオン注入する工程を省略した場合には、表面高濃度拡散層１４のない第１の実施形態のＦＢＣメモリ装置が完成する。
【００５０】
以上に述べた製造方法によれば、ソース層Ｓおよびドレイン層Ｄの形成位置に自己整合するようにＮ型拡散層１１を形成することができ、ボディ領域Ｂとソース層Ｓおよびドレイン層Ｄとの間のリーク電流やデータ読み出し時の閾値電圧などのメモリセル間におけるばらつき（Ｆｌｕｃｔｕａｔｉｏｎ）が小さくなる。近年の大容量メモリ装置は多数のメモリセルを用いて構成され、不良ビット（不良メモリセル）の数を小さくすることが求められる。そのためには、平均的なリーク電流値が小さく、平均的な閾値電圧の差が大きいだけでなく、メモリセル間でのリーク電流のばらつきおよび閾値電圧のばらつきが小さいことが重要である。上述の製造方法によれば、リーク電流や閾値電圧のばらつきを小さくすることができるので、不良ビット数が小さくなる。
【００５１】
なお、Ｎ型拡散層１１を形成する際に、ゲート電極Ｇ（ポリシリコン）の側面にスペーサＳｉＮ１３１を形成せずにN型不純物をイオン注入してもよい。このスペーサＳｉＮ１３１はイオン注入後に除去してもよいし、そのまま残存させてもよい。スペーサＳｉＮ１３１を用いる製造方法によれば、図２に示すように、ワード線ＷＬに垂直な断面において、ソース層Ｓおよびドレイン層Ｄの端部とＮ型拡散層１１の端部の位置が一致しない構造となる。しかし、スペーサＳｉＮ１３１の膜厚によって両者の端部の位置が制御できるので、ボディ領域Ｂとソース層Ｓおよびドレイン層Ｄとの間のリーク電流やデータ読み出し時の閾値電圧などのメモリセル間におけるばらつきが小さくなる。
【００５２】
また、図１１に示すように、厚さが２０ｎｍ以下という薄いボディ領域ＢでのＰ型不純物濃度が低く、その８ｎｍ下のプレート表面のＰ型不純物濃度が１桁以上高く、その下方のプレートのＰ型不純物濃度を低い（すなわち、Ｌｏｗ−Ｈｉｇｈ−Ｌｏｗ）という不純物濃度分布を簡単に作ることができる。ボディ領域Ｂの不純物濃度を低くすることにより、前述したように、ＳＯＩ層中の最大電界が小さくなり、閾値電圧のゆらぎが小さくなる。また、プレートＰＬの表面の濃度が高いことによりボディ領域ＢとプレートＰＬとの間の容量Ｃｓｕｂが大きくなり、閾値電圧差が大きくなり、プレートＰＬの深い領域の濃度が低いことによりＰＮ接合Ｘの容量Ｃｊが小さくなる。
【００５３】
（第３の実施形態）
次に、第３の実施形態について説明する。第１の実施形態および第２の実施形態では、Ｎ型拡散層１１は、ソース層Ｓとバックゲート絶縁膜ＢＧＩを挟んで対向していたが、第３の実施形態は、ソース層ＳとＮ型拡散層１１とがコネクタ層Ｃにより接続されている。なお、第１の実施形態および第２の実施形態と同様の内容については説明を省略する。
【００５４】
図１６は、第３の実施形態のＦＢＣメモリ装置の断面図である。図１７は、第３の実施形態のＦＢＣメモリ装置のソース層Ｓ周辺の断面図である。ドレイン層Ｄおよびソース層Ｓとバックゲート絶縁膜ＢＧＩを挟んで対向するプレートＰＬの表面にはＮ型拡散層１１が形成されている。ソース層Ｓは、Ｎ型不純物が導入されたコネクタ層ＣによりＮ型拡散層１１と接続されている。ドレイン層Ｄは、Ｎ型拡散層１１と絶縁分離されている。ボディ領域Ｂとバックゲート絶縁膜ＢＧＩを挟んで対向するプレートＰＬの表面には、表面高濃度Ｐ型拡散層１４が形成されている。
【００５５】
第３の実施形態では、第２の実施形態で述べたように、Ｎ型拡散層１１が“１”セルの閾値の増大を抑制することにより、従来のＦＢＣメモリ装置より閾値電圧差が増大する。さらに、コネクタ層Ｃにより、ソース層ＳがＮ型拡散層１１に接続されるので、第１の実施形態および第２の実施形態のＦＢＣメモリ装置よりも閾値電圧差が増大する。Ｎ型拡散層１１がソース層Ｓに接続された構造では、従来の構造に比べ、“０”セルの閾値電圧がプレート電圧の低い領域で増大する。これは、プレート電圧が低い領域でＳＯＩ層中のキャリア分布が変調され、その結果、データ０を書き込んだ段階でのボディポテンシャルが低くなるためである。
【００５６】
なお、図１６には、コネクタ層Ｃによりソース層ＳがＮ型拡散層１１と接続されている例を示しているが、ドレイン層ＤがＮ型拡散層１１に接続された構造においても、同様の効果は得られる。すなわち、ソース層Ｓ及びドレイン層Ｄの少なくとも一方がコネクタ層ＣによりＮ型拡散層１１と接続されていれば良い。
【００５７】
コネクタ層ＣのＮ型不純物濃度は、約１０２０ｃｍ−３である。Ｎ型拡散層１１がない場合は、コネクタ層ＣとプレートＰＬの表面高濃度Ｐ型拡散層１４とで形成されるＰＮ接合のリーク電流が増大してしまう。リーク電流を抑制するために、プレートＰＬのＰ型不純物濃度を低下させると、ボディ領域ＢとプレートＰＬとの間の容量Ｃｓｕｂが小さくなり、閾値電圧差が小さくなってしまう。図１６および１７に示すように、Ｎ型不純物濃度が２×１０１８ｃｍ−３といった低濃度のＮ型拡散層１１を緩衝領域として形成することによって、ソース層ＳとプレートＰＬとのＰＮ接合のリーク電流を小さくすることができる。
【００５８】
なお、第１の実施形態および第２の実施形態と同様に、ソース層Ｓおよびドレイン層Ｄとバックゲート絶縁膜ＢＧＩを挟んで対向するプレートＰＬの表面に形成されたＮ型拡散層１１により、従来に比べて最大電界が弱くなることは言うまでもない。
【００５９】
（第４の実施形態）
続いて、第４の実施形態について説明する。第１の実施形態〜第３の実施形態では、Ｐ型不純物を導入することによりプレートＰＬを形成したが、第４の実施形態では、プレートＰＬの材料としてＰ型ポリシリコンを用いる。なお、第１〜第３の実施形態と同様の内容については説明を省略する。
【００６０】
図１８は、第４の実施形態のＦＢＣメモリ装置の断面図である。図１８に示すように、第４の実施形態では、プレートＰＬの材料としてＰ型ポリシリコンを使用する。Ｐ型ポリシリコンは、１×１０１８ｃｍ−３のＰ型不純物を含む。プレートＰＬ（Ｐ型ポリシリコン）の下方にはバックゲート絶縁膜ＢＧＩが形成されている。
【００６１】
図１９は、第４の実施形態のＦＢＣメモリ装置のソース層Ｓ周辺の断面図である。図２０は、第４の実施形態のＦＢＣメモリ装置のゲート電極Ｇおよびボディ領域Ｂ周辺の断面図である。図１９および２０に示すように、プレートＰＬ（Ｐ型ポリシリコン）は、Ｐウェル１５に接続されている。Ｐウェル１５には、図示しないコンタクトによって電圧が与えられる。Ｐウェル１５と素子分離領域ＳＴＩの間にはＢＯＸ膜１６が形成されている。
【００６２】
ロジック回路領域では、１５０ｎｍ程度の埋め込み酸化膜を有するＳＯＩ基板上にトランジスタが形成される。ソース層Ｓおよびドレイン層ＤとプレートＰＬとの間の寄生容量を小さくできるので、回路は高速かつ低消費電力で動作する。メモリセル領域では、図１８に示すように、ボディ領域ＢとプレートＰＬとの間に厚さ１０ｎｍ以下のバックゲート絶縁膜ＢＧＩが形成され、ボディ領域ＢとプレートＰＬとの間の容量Ｃｓｕｂを大きくして不良ビットの数を小さくすることができる。すなわち、回路を高速かつ低消費電力で動作させるとともに、不良ビット数を小さくするために最適な構造が形成される。
【００６３】
（第４の実施形態のＦＢＣメモリ装置の製造方法）
次に、第４の実施形態のＦＢＣメモリ装置の製造方法について説明する。
【００６４】
まず、埋め込み酸化膜（ＢＯＸ膜１６）１５０ｎｍ、ＳＯＩ層の厚さが２０ｎｍ程度のＳＯＩ基板を用意する。次に、第１の実施形態と同様に、図１９および２０の素子分離領域ＳＴＩが形成される部分のシリコン層を除去し、酸化膜を埋め込むことにより、図１９および２０の素子分離領域ＳＴＩを形成する。
【００６５】
図２１は、第４の実施形態のＦＢＣメモリ装置の製造方法を示す断面図である。メモリセル領域のボディ領域Ｂ上には、酸化膜２１０、ＳｉＮマスク２１１、およびレジスト１７が形成されている。メモリセル領域にライン状に形成された複数の素子分離領域ＳＴＩのうち、１本おきにレジスト１７によって素子分離領域ＳＴＩをカバーし、レジストの開口部１８では、素子分離領域ＳＴＩの酸化膜およびＢＯＸ膜１６を異方性エッチングにより除去する。次に、フッ化アンモニウムによるエッチングによりボディ領域Ｂの下方のＢＯＸ膜１６を除去することにより、空洞１９を形成する。以上の工程により、図２１に示す構造が形成される。
【００６６】
次に、熱酸化により、８ｎｍ厚のバックゲート絶縁膜ＢＧＩをボディ領域Ｂの下方に形成する。このとき、ボディ領域Ｂの側面およびＰウェル１５の表面にもバックゲート絶縁膜ＢＧＩが形成される。
【００６７】
次に、Ｐ型ポリシリコンを堆積したのち、異方性エッチングでエッチバックすることにより、Ｐ型ポリシリコンは、ボディ領域Ｂの下方には残され、開口部１８では除去される。
【００６８】
次に、図２０に示すように、開口部１８のバックゲート絶縁膜ＢＧＩを除去した後、再びＰ型ポリシリコンを堆積して、開口部１８にもＰ型ポリシリコンが残るようにエッチバックする。ボディ領域Ｂの下方のＰ型ポリシリコンは、開口部１８のＰ型ポリシリコンを介してＰウェル１５に接続される。その後、開口部１８に素子分離領域ＳＴＩの酸化膜を埋め込む。
【００６９】
ボディ領域Ｂへのボロンのイオン注入工程では、Ｐ型不純物濃度が１×１０１７ｃｍ−３となるようにする。なお、第２の実施形態のように、ゲート電極ＧをマスクとしてＰ型不純物をななめにイオン注入して、ボディ領域Ｂの下方に表面高濃度Ｐ型拡散層１４を形成する工程は不要である。
【００７０】
以上の製造方法では、厚い埋め込み酸化膜（ＢＯＸ膜１６）を有するＳＯＩ基板を用意し、素子分離領域ＳＴＩを形成した後に素子分離領域ＳＴＩの酸化膜を部分的に除去し、ボディ領域Ｂの下方のＢＯＸ膜１６を除去し、バックゲート絶縁膜ＢＧＩおよびＰ型ポリシリコンからなるプレートＰＬに置換した。しかし、ＢＯＸ膜１６の代りに、ＳｉＧｅ層を有する基板を用意し、素子分離領域ＳＴＩを形成した後に素子分離領域ＳＴＩの酸化膜を部分的に除去し、ウェットエッチングによりＳｉＧｅ層を選択的に除去し、バックゲート絶縁膜ＢＧＩおよびプレートＰＬ（Ｐ型ポリシリコン）に置換してもよい。
【００７１】
第４の実施形態のＦＢＣメモリ装置の製造方法では、１０ｎｍ以下という薄いバックゲート絶縁膜ＢＧＩを挟んで対向するボディ領域ＢとプレートＰＬのＰ型不純物濃度を１桁以上変化させることが容易にできる。従来のボロンのイオン注入によるドーピング方法では、プレートＰＬの表面の濃度を高くしようとすると、ボディ領域Ｂにもイオン注入されてしまい、独立に濃度を設定することが難しかった。換言すると、ボディ領域Ｂの濃度を薄くしてリーク電流を小さくしつつ、プレートＰＬの表面濃度を高くしてボディ領域ＢとプレートＰＬとの間の容量を大きくすることが難しかった。
【００７２】
第４の実施形態のＦＢＣメモリ装置の製造方法によれば、ボディ領域の濃度を１×１０１７ｃｍ−３程度に設定しながら、プレート濃度は１×１０１８ｃｍ−３、または、それ以上に設定することができるので、リーク電流の低減と閾値電圧差の増大を両立することができる。
【００７３】
また、バックゲート絶縁膜ＢＧＩの膜厚や材料を自由に設定することができる。例えば、バックゲート絶縁膜ＢＧＩをＯＮＯ膜（酸化膜（Ｏｘｉｄｅ）−窒化膜（Ｎｉｔｒｉｄｅ）−酸化膜（Ｏｘｉｄｅ）の３層構造）としてもよい。ＯＮＯ膜とすることで、ボディ領域ＢとプレートＰＬとの間のリーク電流を抑制し、かつ、ボディ領域ＢとプレートＰＬとの間の容量を大きくすることができる。
【００７４】
また、メモリセルのＯＮＯ膜中の窒化膜にチャージ（電子またはホール）をトラップさせて閾値電圧を調整してもよい。前述したように、閾値電圧は、ばらつき（Ｆｌｕｃｔｕａｔｉｏｎ）を有する。そこで、平均値より大きくずれた閾値電圧を有するメモリセルの閾値電圧を調整することにより、閾値電圧のばらつきを小さくし、不良ビット数を小さくすることができる。
【００７５】
（第５の実施形態）
続いて、第５の実施形態について説明する。第５の実施形態では、いわゆるマルチフィン型トランジスタメモリセルを用いた例について説明する。なお、第１〜第４の実施形態と同様の内容については説明を省略する。
【００７６】
図２２は、第５の実施形態のＦＢＣメモリの平面図である。図２２に示すように、ソース層Ｓおよびドレイン層Ｄに挟まれるようにボディ領域Ｂが形成される。ボディ領域Ｂは、２つのボディ部分Ｂ１およびＢ２を有し、２つのボディ部分Ｂ１およびＢ２はワード線ＷＬ方向に並ぶ。両者は、同じソース層Ｓおよびドレイン層Ｄに接続される。
【００７７】
図２３は、図２２の２３−２３線に沿ったゲート電極Ｇおよびボディ領域Ｂ部分の断面図である。図２３に示すように、ボディ部分Ｂ１およびＢ２の側面（第２表面）にゲート絶縁膜ＧＩが形成され、ゲート絶縁膜ＧＩに接するようにゲート電極Ｇが形成されている。また、ゲート絶縁膜ＧＩが形成されたボディ部分Ｂ１およびＢ２の第２表面と反対の側面（第１表面）にはバックゲート絶縁膜ＢＧＩが形成され、バックゲート絶縁膜ＢＧＩに接するようにプレートＰＬが形成される。また、プレートＰＬ、バックゲート絶縁膜ＢＧＩ、およびＢＯＸ層１６の下には、Ｐウェル１５が形成される。
【００７８】
図２３に示すように、ワード線ＷＬに沿って、ボディ部分Ｂ１、ゲート絶縁膜ＧＩ、ゲート電極Ｇ、ゲート絶縁膜ＧＩ、ボディ部分Ｂ２という順にそれらの断面が現れる。チャネルの幅は、ボディ部分Ｂ１およびＢ２の高さである。
【００７９】
図２４は、図２２の２４−２４線に沿ったソース層Ｓ部分の断面図である。図２４に示すように、ソース層ＳおよびＢＯＸ膜１６の両側面にはバックゲート絶縁膜ＢＧＩが形成され、バックゲート絶縁膜ＢＧＩに接するようにプレートＰＬ、Ｎ型拡散層１１、および素子分離領域ＳＴＩが形成される。また、プレートＰＬ、バックゲート絶縁膜ＢＧＩ、およびＢＯＸ層１６の下には、Ｐウェル１５が形成される。
【００８０】
第５の実施形態では、いわゆるマルチフィン型メモリセル（ボディ領域Ｂの側面にチャネルを形成し水平方向に電流を流すフィン型トランジスタを複数接続したもの）を１つのメモリセルとして使用するので、チャネル幅は、ボディ領域Ｂの高さの２倍となる。マルチフィン型トランジスタメモリセルを用いることにより、メモリセルのサイズが小さくなってもチャネル幅を大きくすることができ、“０”セルと“１”セルのデータ読み出し時におけるドレイン電流差ΔＩｃｅｌｌを大きくすることができる。
【００８１】
（第５の実施形態のＦＢＣメモリ装置の製造方法）
次に、第５の実施形態のＦＢＣメモリ装置の製造方法について説明する。なお、第１の実施形態〜第４の実施形態の製造方法と同様の内容については説明を省略する。
【００８２】
まず、埋め込み酸化膜１５０ｎｍ、ＳＯＩ層の厚さが７０ｎｍ程度のＳＯＩ基板を用意する。次に、第１の実施形態と同様に、図２３および２４の素子分離領域ＳＴＩが形成される部分のシリコン層１０を除去し、酸化膜を埋め込むことにより、素子分離領域ＳＴＩを形成する。次に、素子分離領域ＳＴＩの酸化膜およびＢＯＸ膜１６を除去する。
【００８３】
図２５および２６は、第５の実施形態のＦＢＣメモリ装置の製造方法の各工程を示す工程断面図である。図２５に示すように、絶縁膜を堆積し、異方性エッチングを行うことにより、シリコン層１０の側面にバックゲート絶縁膜ＢＧＩを形成する。次に、Ｐ型ポリシリコンを堆積し、エッチバックを行ったあとに、素子分離領域ＳＴＩの上部を埋め込む酸化膜を形成する。以上の工程により、図２５に示す構造が形成される。
【００８４】
次に、ＳｉＮマスク２５１を除去した後、シリコン層１０に１×１０１７ｃｍ−３程度のＰ型不純物を導入する。
【００８５】
次に、図２６に示すように、シリコン層１０上にスペーサＳｉＮ２６１を形成する。スペーサＳｉＮ２６１は、素子分離領域ＳＴＩの側壁に形成される。そしてスペーサＳｉＮ２６１をマスクとして用い、図２７のゲート電極Ｇが形成される領域付近のシリコン層１０を異方性エッチングにより除去する。以上の工程により、図２６に示す構造が形成される。
【００８６】
なお、フィンの厚さは、スペーサＳｉＮ２６１の膜厚で調整される。なお、図示しないソース層Ｓおよびドレイン層Ｄでは、このエッチングを行わない。この後、ゲート絶縁膜ＧＩをボディ部分Ｂ１およびＢ２の側面に形成し、ゲート電極Ｇとなるポリシリコンを堆積する。ゲート電極Ｇの形成は第１の実施形態と同様の方法により行われる。
【００８７】
図２７および２８は、N型拡散層１１を形成する段階での工程断面図である。図２８に示すように、Ｎ型不純物をイオン注入することにより、ソース層Ｓとバックゲート絶縁膜ＢＧＩを挟んで対向する領域にＮ型拡散層１１を形成する。一方、図２７に示すように、ボディ領域Ｂ上には、ゲート電極ＧおよびキャップＳｉＮ２７１が形成されているので、N型不純物がイオン注入されない。以上の工程により、図２７および２８に示す構造が形成される。
【００８８】
第５の実施形態のＦＢＣメモリ装置の製造方法によれば、第１の実施形態と同様に、ソース層Ｓおよびドレイン層Ｄの位置に対し自己整合的にＮ型拡散層１１を形成することができる。
【図面の簡単な説明】
【００８９】
【図１】第１の実施形態のＦＢＣメモリ装置の平面図である。
【図２】図１の２−２線に沿った断面図である。
【図３】図１の３−３線に沿ったソース層Ｓ部分の断面図である。
【図４】図１の４−４線に沿ったゲート電極Ｇおよびボディ領域Ｂ部分の断面図である。
【図５】第１の実施形態のＦＢＣメモリ装置のメモリセル領域およびロジック回路領域の断面図である。
【図６】データの読み出し動作における閾値電圧とプレート電圧との関係についてのシミュレーション結果を示すグラフである。
【図７】図６のシミュレーションに用いた入力波形である。
【図８Ａ】プレート電圧―３Ｖでデータ“０”を保持している場合の従来のＦＢＣメモリ装置のポテンシャル分布（等電位線）を示したグラフである。
【図８Ｂ】プレート電圧―３Ｖでデータ“０”を保持している場合の第１の実施形態のＦＢＣメモリ装置のポテンシャル分布（等電位線）を示したグラフである。
【図９】データ“０”を保持している時のメモリセルにおけるシリコン層１０中の最大電界をプレート電圧の関数として示したグラフである。
【図１０】ＦＢＣメモリ装置のメモリセルの断面図である。
【図１１】ボディ領域ＢからプレートＰＬに向かって、Ｐ型不純物濃度がどう分布しているかを示すグラフである。
【図１２】第１の実施形態および第２の実施形態のＦＢＣメモリ装置の製造方法を示す工程断面図である。
【図１３】図１２に続く工程を示す工程断面図である。
【図１４】図１３に続く工程を示す工程断面図である。
【図１５】図１４に続く工程を示す工程断面図である。
【図１６】第３の実施形態のＦＢＣメモリ装置の断面図である。
【図１７】第３の実施形態のＦＢＣメモリ装置のソース層Ｓ周辺の断面図である。
【図１８】第４の実施形態のＦＢＣメモリ装置の断面図である。
【図１９】第４の実施形態のＦＢＣメモリ装置のソース層Ｓ周辺の断面図である。
【図２０】第４の実施形態のＦＢＣメモリ装置のゲート電極Ｇおよびボディ領域Ｂ周辺の断面図である。
【図２１】第４の実施形態のＦＢＣメモリ装置の製造方法を示す断面図である。
【図２２】第５の実施形態のＦＢＣメモリの平面図である。
【図２３】図２２の２３−２３線に沿ったゲート電極Ｇおよびボディ領域Ｂ部分の断面図である。
【図２４】図２２の２４−２４線に沿ったソース層Ｓ部分の断面図である。
【図２５】第５の実施形態のＦＢＣメモリ装置の製造方法を示す工程断面図である。
【図２６】図２５に続く工程を示す工程断面図である。
【図２７】N型拡散層１１を形成する段階での工程断面図である。
【図２８】N型拡散層１１を形成する段階での工程断面図である。
【符号の説明】
【００９０】
Ｂ  ボディ領域
ＢＧＩ  バックゲート絶縁膜
ＢＬ  ビット線
ＢＬＣ  ビット線コンタクト
Ｃ  コネクタ層
Ｄ  ドレイン層
Ｇ  ゲート電極
ＧＩ  ゲート絶縁膜
ＩＬＤ  層間絶縁膜
ＰＬ  プレート
Ｓ  ソース層
ＳＬ  ソース線
ＳＬＣ  ソース線コンタクト
ＳＴＩ  素子分離領域
１０  シリコン層
１１  Ｎ型拡散層
１２  Ｐ型拡散層
１３  シリサイド層
１４  表面高濃度Ｐ型拡散層
１２１、２７１  キャップＳｉＮ
１３１、２６１  スペーサＳｉＮ
１４１  Ｎ＋Ｓｉ層
１５１  ソース・ドレイン・エクステンション層
【図１】
2008177273.tif 000003
【図２】
2008177273.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2008177273.tif 000008
【図７】
2008177273.tif 000009
【図８Ａ】
2008177273.tif 000010
【図８Ｂ】
2008177273.tif 000011
【図９】
2008177273.tif 000012
【図１０】
2008177273.tif 000013
【図１１】
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【図１２】
2008177273.tif 000015
【図１３】
2008177273.tif 000016
【図１４】
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【図１５】
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【図１６】
2008177273.tif 000019
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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