(57)【要約】【課題】半導体集積回路装置の大きさを大きく変えることなく、半導体集積回路装置をより低い電圧のサージパルスから安定して保護する。【解決手段】半導体集積回路装置において、２個のダイオード３１、３２を有する第１の保護回路３０と、電界効果トランジスタ４１と抵抗４９を有する第２の保護回路４０を電源電圧線２７と基準電圧線２８との間に設ける。第２の保護回路４０はバンプ２５の下以外の位置に配置する。【選択図】図３
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【特許請求の範囲】
【請求項１】
電源電圧線と；基準電圧線と；前記電源電圧線と前記基準電圧線に接続された内部回路と；前記内部回路に接続された入力端子又は出力端子であるバンプと；前記バンプにアノードが接続され、前記電源電圧線にカソードが接続された第１のダイオード及び前記基準電圧線にカソードが接続され、前記バンプにカソードが接続された第２のダイオードを有する第１の保護回路と；前記基準電圧線に一端が接続された抵抗及び前記電源電圧線にドレインが接続され、前記基準電圧線にソースが接続され、前記抵抗の他端にゲートが接続された電界効果トランジスタを有する第２の保護回路と；を備える半導体集積回路装置において、
前記第２の保護回路が前記バンプの下以外の部分に配置されていることを特徴とする半導体集積回路装置。
【請求項２】
前記電源電圧線を複数備え、前記電源電圧線のそれぞれに前記第２の保護回路を少なくとも１個設けることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記バンプが等間隔に配置され、前記第２の保護回路が設けられている部分だけバンプの間隔が広げられていることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＣＤドライバＩＣ等の半導体集積回路装置に関し、特にこれを静電破壊から保護するための技術に関する。
【背景技術】
【０００２】
摩擦等により生じる静電気によって数十Ｖから数十ｋＶの高電圧に帯電した人や機械等が半導体集積回路装置に触れた場合、その静電気による電荷が半導体集積回路装置の外部端子及び内部回路を介して、数ｍｓから数μｓの短時間で急激に放電されることにより、半導体集積回路装置の内部回路が破壊（静電破壊）されて、その機能や特性を損ねるおそれがある。
【０００３】
特に、ゲート酸化膜の耐電圧が比較的低い電界効果トランジスタを内部回路に有して成るＣＭＯＳ［Complementary Metal Oxide Semiconductor］Ｂｉ−ＣＭＯＳ［Bipolar-CMOS］等の半導体集積回路装置では、外部端子への過大な高電圧の印加によって、トランジスタのゲート酸化膜が破壊されやすい。
【０００４】
そこで、従来半導体集積回路装置は、一般に、その信号端子毎に保護回路を有して成り、意図しない高電圧の印加に起因するサージ電流を低インピーダンスの電源電圧線や基準電圧線に逃がすことで、その内部回路を静電破壊から保護する構成とされている。
【０００５】
静電破壊対策用の保護回路としては、図１１に示すダイオードを２個備えたものが従来用いられている。図１１の回路は、電源電圧線１２７と基準電圧線１２８との間に信号端子であるパッド１２４を備えた内部回路１２２が配置されており、保護回路１３０として、第１のダイオード１３１と第２のダイオード１３２が設けられている。第１のダイオード１３１のアノードはパッド１２４（ノード１２９）、カソードは電源電圧線１２７に接続され、第２のダイオード１３２のアノードは基準電圧線１２８、カソードはパッド１２４（ノード１２９）に接続されている。電源電圧線１２７には電源端子ＶＤＤが、基準電圧線１２８には基準端子ＧＮＤが、それぞれ接続されている。
【０００６】
ＧＮＤコモンの状態でパッド１２４から負のサージパルスが入力されると、基準端子ＧＮＤから第２のダイオード１３２を介する放電経路ｉ１０１でサージ電流を逃がすことができる。一方、正のサージパルスが入力されると、サージパルスを第１の第１のダイオード１３１でクランプし、第１のダイオード１３１を介する放電経路ｉ１０２でサージ電流を逃がすことができ、いずれの場合も内部回路１２２を保護することができる。
【０００７】
ダイオードを備える保護回路としては、例えば特許文献１では、電界効果トランジスタを有する直結型論理回路に設けられた、第１のダイオード、第２のダイオード及び抵抗から成る保護回路が提案されている。第１のダイオードのアノードは論理回路の入力端子（ノード）、カソードは第１の電源に接続され、第２のダイオードのアノードは論理回路の第２の電源、カソードは入力端子（ノード）に接続されており、抵抗は入力端子（ノード）と駆動電界効果トランジスタのゲート電極との間に接続されている。
【０００８】
この保護回路では、入力端子に正のサージパルスが印加された場合は、電流はノードから第１のダイオードを経て第１の電源に流れ込んで、ノードの電位がクランプされ、このクランプされたパルスは抵抗によって遅延・減衰されるため、駆動電界効果トランジスタのゲート電位がさらにクランプされる。したがって、ゲート電流も小さくなり、ゲート電極の溶断に至らないため、論理回路はこの保護回路によって保護される。一方、入力端子に負のサージパルスが印加された場合は、電流は第２の電源から第２のダイオードを経てノードに流れ込んでノードの電位がクランプされ、正のサージパルスの場合と同様に、駆動電界効果トランジスタのゲート電位がクランプされ、論理回路はこの保護回路によって保護される。
【０００９】
【特許文献１】特開昭５９−１９８０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、電子機器の情報表示手段として、薄型で低消費電力の液晶表示パネル（以下、ＬＣＤ［Liquid Crystal Display］パネルと呼ぶ）を備えた液晶表示装置が広く用いられている。ＬＣＤパネル上には液晶セルを駆動する半導体集積回路装置であるＬＣＤドライバＩＣがバンプを介して配置されている。ＬＣＤドライバＩＣを保護する保護回路として、特許文献１で提案されたものを用いた場合、ダイオードは構造が単純であり、圧力がかかっても機能に問題ないため、ＬＣＤドライバＩＣのバンプの下に配置することができ、ＬＣＤドライバＩＣの小型化を図ることができる。
【００１１】
図１１や特許文献１で提案された保護回路では、電源電圧線１２７と基準電圧線１２８との間のインピーダンスが低い場合は、上述のように内部回路を保護することができる。しかし、図１１の回路が携帯電話等の小型機器に用いられるＣＭＯＳ等の半導体集積回路装置の場合、内部回路１２２に流れる電流が小さく、インピーダンスが高いため、サージ電流の第１のダイオード１３１を介して逃がしきれない分は、ブレークダウンした第２のダイオード１３２を介して基準電圧線１２８から基準端子ＧＮＤへ、すなわち放電経路ｉ１０１と逆方向の放電経路で逃がすこととなる。ダイオードのブレークダウン電圧は一般に１５〜２０Ｖであるため、このとき内部回路１２２には１５〜２０Ｖの電圧がかかることとなり、内部回路１２２のトランジスタのゲート酸化膜が破壊される等、内部回路１２２が損傷するおそれがある。
【００１２】
そこで本発明は、内部回路を保護しつつ、小型化を図ることができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために本発明は、電源電圧線と；基準電圧線と；前記電源電圧線と前記基準電圧線に接続された内部回路と；前記内部回路に接続された入力端子又は出力端子であるバンプと；前記バンプにアノードが接続され、前記電源電圧線にカソードが接続された第１のダイオード及び前記基準電圧線にカソードが接続され、前記バンプにカソードが接続された第２のダイオードを有する第１の保護回路と；前記基準電圧線に一端が接続された抵抗及び前記電源電圧線にドレインが接続され、前記基準電圧線にソースが接続され、前記抵抗の他端にゲートが接続された電界効果トランジスタを有する第２の保護回路と；を備える半導体集積回路装置において、前記第２の保護回路が前記バンプの下以外の部分に配置されていることを特徴とする。
【００１４】
また本発明は、上記構成の半導体集積回路装置において、前記電源電圧線を複数備え、前記電源電圧線のそれぞれに前記第２の保護回路を少なくとも１個設けることを特徴とする。
【００１５】
また本発明は、上記構成の半導体集積回路装置において、前記バンプが等間隔に配置され、前記第２の保護回路が設けられている部分だけバンプの間隔が広げられていることを特徴とする。
【発明の効果】
【００１６】
本発明によると、２個のダイオードを有する第１の保護回路によってバンプから入力されたサージパルスから内部回路を保護し、電界効果トランジスタを有する第２の保護回路によって電源電圧線又は基準電圧線に入力されたサージパルスから内部回路を保護することができる。電界効果トランジスタのブレークダウン電圧は、ダイオードのブレークダウン電圧よりも低いため、電界効果トランジスタを設けない場合よりも確実に内部回路を保護することができる。また、第２の保護回路はバンプの下には配置されないため、半導体集積回路装置を配置する際にバンプを介して圧力がかからず、ゲート酸化膜等が損傷することもなく、安定して動作することができ、半導体集積回路装置の大きさを大きく変えることもない。
【００１７】
また本発明によると、複数の電源電圧線に対して少なくとも１個ずつ第２の保護回路が設けられているため、いずれかの電源電圧線又は基準電圧線にサージパルスが入力された場合でも内部回路を保護することができる。
【００１８】
また本発明によると、第２の保護回路が設けられた部分以外ではバンプの間隔が等間隔であるため、半導体集積回路装置を配置する際に各バンプにかかる圧力をできる限り均一とすることができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態について図を用いて説明する。図１は本発明にかかる半導体集積回路装置であるＬＣＤドライバＩＣを備えるＬＣＤパネルの概略構成図、図２はＬＣＤパネルの正面図、図３はＬＣＤドライバＩＣの概略構成図である。
【００２０】
図１に示すように、ＬＣＤパネル１０は、ガラス基板１１上に、液晶セル１２、ＬＣＤドライバＩＣ２０を備える。ＬＣＤドライバＩＣ２０は、ビデオデッキやＤＶＤプレーヤのような画像再生装置やチューナー等の外部機器１９から入力された画像情報信号を、デジタル信号からアナログ信号に変換して増幅し、液晶セル１２のソース線（不図示）に供給し、また、液晶セル１２のゲート線（不図示）に走査信号を供給するものである。図２のＬＣＤパネル１０の正面図に示すように、バンプ２５、２６でガラス基板１１と接触しており、バンプ２５、２６を介してＬＣＤドライバＩＣ２０と液晶セル１２とは電気的に接続されている。
【００２１】
ＬＣＤドライバＩＣ２０の構造について説明する。ＬＣＤドライバＩＣ２０はＣＭＯＳ型の半導体素子であり、図３に示すように基板２１上に、入力側端子に接続されたバンプ２５、内部回路２２、出力側端子に接続されたバンプ２６を備える。バンプ２５は、上述の外部機器との接続端子に接続されている。バンプ２５及びバンプ２６は、ＬＣＤパネル１０のガラス基板１１上に配置する際の圧力を均等に分散させるため、それぞれ略等間隔に配置されている。
【００２２】
バンプ２５と内部回路２２との間には、図４のＬＣＤドライバＩＣのブロック図に示すように、第１の保護回路３０が設けられている。第１の保護回路３０は２個のダイオードを有するものであり、第１のダイオード３１のアノードはバンプ２５（ノード２９）に接続され、カソードは電源電圧線２７に接続され、第２のダイオード３２のアノードは基準電圧線２８、カソードはノード２９に接続されている。電源電圧線２７には電源端子ＶＤＤが、基準電圧線２８には基準端子ＧＮＤが、それぞれ接続されている。また、内部回路２２も電源電圧線２７及び基準電圧線２８に接続されている。
【００２３】
次に、第１の保護回路３０の構造について説明する。図５は第１のダイオード３１及び第２のダイオード３２の平面図、図６は第１のダイオード３１の縦構造を示す図５の６−６断面図、図７は第２のダイオード３２の縦構造を示す図５の７−７断面図、図８は第１のダイオード３１及び第２のダイオード３２の縦構造を示す図５の８−８断面図である。
【００２４】
図５〜図８に示すように、基板２１のＰ−ｓｕｂ層３３にはＰ−ｓｕｂ層３３が露出する部分を有するＮ−ｗｅｌｌ層３４が埋め込まれ、Ｎ−ｗｅｌｌ層３４にはＮ−ｗｅｌｌ層３４が露出する部分を有する第１のＮ＋層３５がＰ−ｓｕｂ層３３と接しないように埋め込まれている。第１のＮ＋層３５のから露出するＮ−ｗｅｌｌ層３４には第１のＰ＋層３６が第１のＮ＋層３５と接しないように埋め込まれ、図６、図８に示すように第１のＮ＋層３５をカソード、第１のＰ＋層３６をアノードとして第１のダイオード３１を構成する。Ｎ−ｗｅｌｌ層３４から露出するＰ−ｓｕｂ層３３には第２のＰ＋層３７がＮ−ｗｅｌｌ層３４と接しないようにＰ型元素の拡散により形成されており、第２のＰ＋層３７はＰ−ｓｕｂ層３３が露出する部分を有する。第２のＰ＋層３７から露出するＰ−ｓｕｂ層３３には第２のＮ＋層３８が第２のＰ＋層３７と接しないように埋め込まれ、図７、図８に示すように第２のＮ＋層３８をカソード、第２のＰ＋層３７をアノードとして第２のダイオード３２を構成する。第１のＮ＋層３５は電源電圧線２７を介して電源端子ＶＤＤに、第２のＰ＋層３７は基準電圧線２８を介して基準端子ＧＮＤに接続されている。
【００２５】
また、第１のダイオード３１及び第２のダイオード３２上には、図５に一点鎖線で示すようにバンプ２５が絶縁膜（不図示）を介して設けられている。バンプ２５は、図６〜図８に示すように、第１のダイオード３１のアノードである第１のＰ＋層３６及び第２のダイオード３２のカソードである第２のＮ＋層３８に接続されている。第１のダイオード３１及び第２のダイオード３２は縦方向の構造が単純であるため、その上にバンプ２５を設け、ＬＣＤパネル１０の基板２１上にＬＣＤパネル１０を配置する際に圧力がかかってもその特性に影響がない。
【００２６】
このように構成することにより、背景技術について図１１を用いて説明したように、バンプ２５に負のサージパルスが入力されると、図４に示す基準端子ＧＮＤから第２のダイオード３２を介する放電経路ｉ１でサージ電流を逃がすことができ、一方正のサージパルスが入力されると、第１のダイオード３１を介する放電経路ｉ２でサージ電流を逃がすことができる。
【００２７】
ここではバンプ２５についてのみ説明したが、バンプ２６についても同様に第１の保護回路３０が設けられている。また、図４では、内部回路２２に対してバンプ２５及び第１の保護回路３０を１個だけ示しているが、内部回路２２には複数のバンプ２５、バンプ２６が接続されており、そのそれぞれについて第１の保護回路３０が設けられている。
【００２８】
本実施形態において、図３に示すように、ＬＣＤドライバＩＣ２０の等間隔に配置されたバンプ列の一部にバンプ２５、バンプ２６の抜けている部分、すなわちバンプ２５、バンプ２６の間隔が広がっている部分がある。この抜けている部分は、バンプ２５、バンプ２６を抜くことによって強度や内部抵抗等について設計上問題ないことが確認されている。このバンプ２５、バンプ２６の抜けている部分には、図４に示す第２の保護回路４０が設けられている。このように配置することにより、ＬＣＤドライバＩＣ２０の大きさを大きく変えることなく第２の保護回路４０を設けることができる。
【００２９】
第２の保護回路４０はＭＯＳ型、ｎチャネルの電界効果トランジスタ４１及び抵抗４９から成るものであり、電界効果トランジスタ４１のソース及びバックゲートは基準電圧線２８に、ドレインは電源電圧線２７に接続されており、ゲートは抵抗４９を介して基準電圧線２８に接続されている。
【００３０】
次に、第２の保護回路４０の構造について説明する。図９は電界効果トランジスタ４１の平面図、図１０は電界効果トランジスタ４１の縦構造を示す図９の１０−１０断面図である。
【００３１】
図９に示すように、基板のＰ−ｓｕｂ層３３にはＰ−ｓｕｂ層３３が露出する穴を有する第３のＰ＋層４３がＰ型元素の拡散により形成され、第３のＰ＋層４３の穴から露出するＰ−ｓｕｂ層３３には第１のＮ層４４及び第２のＮ層４５が第３のＰ＋層４３に接しないように交互にストライプ状に埋め込まれている。第１のＮ層４４の隙間のＰ−ｓｕｂ層３３上には酸化膜４７を介してストライプ状にゲート電極４６が設けられている。電界効果トランジスタ４１は、図１０に示すようにゲート電極４６をゲート、第１のＮ層４４をソース、第２のＮ層４５をドレイン、第３のＰ＋層４３をバックゲートとして構成される。
【００３２】
このように構成することにより、電源端子ＶＤＤから電源電圧線２７に正のサージパルスが入力された場合、電界効果トランジスタ４１がブレークダウンすることでサージ電流を基準電圧線２８に逃がすことができ、内部回路２２を保護することができる。また、抵抗４９を設けることにより、基準電圧線２８に正のサージパルスが入力された場合にゲート電極４６を保護することができる。
【００３３】
電界効果トランジスタ４１のブレークダウン電圧は７〜８Ｖであり、ダイオードのブレークダウン電圧の１５〜２０Ｖと比較して低い電圧にクランプすることができるため、内部回路２２をより確実に保護することができる。また、電界効果トランジスタ４１はバンプ２５、バンプ２６の抜けている部分に設けられているため、ＬＣＤドライバＩＣ２０をＬＣＤパネル１０のガラス基板１１上に配置する際に圧力がかからず、ゲート電極４６の下の酸化膜４７が破壊されるおそれもなく、確実に動作することができる。
【００３４】
電界効果トランジスタ４１は、寄生容量を有するため入力される電位が変動しやすい部分では誤動作を生じる可能性がある。したがって、電界効果トランジスタ４１を配置する位置としては、内部回路２２に信号を入出力する端子よりも、電位の変動の少ない電源電圧線と基準電圧線との間が好ましい。また、複数の電源系統を有するＬＣＤドライバＩＣ２０では、それぞれの電源系統に少なくとも一つずつ電界効果トランジスタ４１を電源電圧線と基準電圧線との間に配置することが好ましい。
【産業上の利用可能性】
【００３５】
本発明は、ＬＣＤパネルの駆動に用いられるＬＣＤドライバＩＣや、プリンタの駆動に用いられるプリンタドライバＩＣのようにバンプを介して取り付けられる半導体集積回路装置に用いることができる。
【図面の簡単な説明】
【００３６】
【図１】は、本発明にかかる半導体集積回路装置であるＬＣＤドライバＩＣを備えるＬＣＤパネルの概略構成図である。
【図２】は、ＬＣＤパネルの正面図である。
【図３】は、ＬＣＤドライバＩＣの概略構成図である。
【図４】は、ＬＣＤドライバＩＣのブロック図である。
【図５】は、第１のダイオード及び第２のダイオードの平面図である。
【図６】は、第１のダイオードの縦構造を示す図５の６−６断面図である。
【図７】は、第２のダイオードの縦構造を示す図５の７−７断面図である。
【図８】は、第１のダイオード及び第２のダイオードの縦構造を示す図５の８−８断面図である。
【図９】は、電界効果トランジスタの平面図である。
【図１０】は、電界効果トランジスタの縦構造を示す図９の１０−１０断面図である。
【図１１】は、従来のＬＣＤドライバＩＣのブロック図である。
【符号の説明】
【００３７】
１０      ＬＣＤパネル
１１      ガラス基板
１２      液晶セル
１９      外部機器
２０      ＬＣＤドライバＩＣ
２１      基板
２２      内部回路
２５      バンプ
２６      バンプ
２７      電源電圧線
２８      基準電圧線
２９      ノード
３０      第１の保護回路
３１      第１のダイオード
３２      第２のダイオード
３３      Ｐ−ｓｕｂ層
３４      Ｎ−ｗｅｌｌ層
３５      第１のＮ＋層
３６      第１のＰ＋層
３７      第２のＰ＋層
３８      第２のＮ＋層
４０      第２の保護回路
４１      電界効果トランジスタ
４３      第３のＰ＋層
４４      第１のＮ層
４５      第２のＮ層
４６      ゲート電極
４７      酸化膜
４９      抵抗
【図１】
2008235583.tif 000003
【図２】
2008235583.tif 000004
【図３】
2008235583.tif 000005
【図４】
2008235583.tif 000006
【図５】
2008235583.tif 000007
【図６】
2008235583.tif 000008
【図７】
2008235583.tif 000009
【図８】
2008235583.tif 000010
【図９】
2008235583.tif 000011
【図１０】
2008235583.tif 000012
【図１１】
2008235583.tif 000013
【手続補正書】
【提出日】平成19年4月5日(2007.4.5)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2008235583.tif 000014