(57)【要約】【課題】本発明は、少数の参照電圧値で動作するＳＣ積分器を提供することを目的とする。【解決手段】ＳＣ積分回路は、差動増幅器と、差動増幅器の出力端と第１の入力端との間に結合される第１の容量素子と、第１の入力電圧と第１の参照電圧との間に第１のサイクルにおいて結合され第２の参照電圧と第１の入力端との間に第２のサイクルにおいて結合される第２の容量素子と、第３の参照電圧及び第４の参照電圧のうち選択信号に応じて選択された一方の電圧と第１の参照電圧との間に第１のサイクルにおいて結合され第３の参照電圧と第１の入力端との間に第２のサイクルにおいて結合される第３の容量素子と、第３の参照電圧及び第４の参照電圧のうち選択信号に応じて選択された一方の電圧と第１の参照電圧との間に第１のサイクルにおいて結合され第４の参照電圧と第１の入力端との間に第２のサイクルにおいて結合される第４の容量素子を含むことを特徴とする。【選択図】図７
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【特許請求の範囲】
【請求項１】
差動増幅器と、
該差動増幅器の出力端と第１の入力端との間に結合される第１の容量素子と、
第１の入力電圧と第１の参照電圧との間に第１のサイクルにおいて結合され第２の参照電圧と該第１の入力端との間に第２のサイクルにおいて結合される第２の容量素子と、
第３の参照電圧及び第４の参照電圧のうち選択信号に応じて選択された一方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第３の参照電圧と該第１の入力端との間に該第２のサイクルにおいて結合される第３の容量素子と、
該第３の参照電圧及び該第４の参照電圧のうち該選択信号に応じて選択された一方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第４の参照電圧と該第１の入力端との間に該第２のサイクルにおいて結合される第４の容量素子
を含むことを特徴とするスイッチトキャパシタ積分回路。
【請求項２】
該差動増幅器の出力端と第２の入力端との間に結合される第５の容量素子と、
第２の入力電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第２の参照電圧と該第２の入力端との間に該第２のサイクルにおいて結合される第６の容量素子と、
該第３の参照電圧及び該第４の参照電圧のうち該選択された一方の電圧ではない方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第３の参照電圧と該第２の入力端との間に該第２のサイクルにおいて結合される第７の容量素子と、
該第３の参照電圧及び該第４の参照電圧のうち該選択された一方の電圧ではない方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第４の参照電圧と該第２の入力端との間に該第２のサイクルにおいて結合される第８の容量素子
を更に含むことを特徴とするスイッチトキャパシタ積分回路。
【請求項３】
該第２の参照電圧は該第１の入力電圧と該第２の入力電圧との間の中心に位置する固定電位であることを特徴とする請求項２記載のスイッチトキャパシタ積分回路。
【請求項４】
入力電圧と参照電圧との差を積分して出力する積分器と、
該積分器の出力と所定電圧との比較結果に応じたデジタル信号を出力するコンパレータと、
該コンパレータの出力するデジタル信号を平均化するデジタルフィルタ回路
を含み、該積分器は、
差動増幅器と、
該差動増幅器の出力端と第１の入力端との間に結合される第１の容量素子と、
第１の入力電圧と第１の参照電圧との間に第１のサイクルにおいて結合され第２の参照電圧と該第１の入力端との間に第２のサイクルにおいて結合される第２の容量素子と、
第３の参照電圧及び第４の参照電圧のうち該デジタル信号に応じて選択された一方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第３の参照電圧と該第１の入力端との間に該第２のサイクルにおいて結合される第３の容量素子と、
該第３の参照電圧及び該第４の参照電圧のうち該デジタル信号に応じて選択された一方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第４の参照電圧と該第１の入力端との間に該第２のサイクルにおいて結合される第４の容量素子
を含むことを特徴とするデルタシグマＡ／Ｄ変換器。
【請求項５】
該積分器は、
該差動増幅器の出力端と第２の入力端との間に結合される第５の容量素子と、
第２の入力電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第２の参照電圧と該第２の入力端との間に該第２のサイクルにおいて結合される第６の容量素子と、
該第３の参照電圧及び該第４の参照電圧のうち該選択された一方の電圧ではない方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第３の参照電圧と該第２の入力端との間に該第２のサイクルにおいて結合される第７の容量素子と、
該第３の参照電圧及び該第４の参照電圧のうち該選択された一方の電圧ではない方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第４の参照電圧と該第２の入力端との間に該第２のサイクルにおいて結合される第８の容量素子
を更に含むことを特徴とするデルタシグマＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電気回路に関し、詳しくは容量素子への充電により電圧信号を積分するスイッチトキャパシタ積分回路、及びスイッチトキャパシタ積分回路を用いたデルタシグマＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
デルタシグマＡ／Ｄ変換器は、デジタル出力をＤ／Ａ変換してフィードバックしたフィードバック信号と入力アナログ信号との差分をとり、この差分信号を積分した後にＡ／Ｄ変換する。この差分信号を積分した後にＡ／Ｄ変換する回路部分においては、出力ビット数が小さい低精度のＡ／Ｄ変換器を用いればよく、例えば出力１ビットの比較器を用いることができる。この場合、比較器から出力される１ビットのデジタル出力をＤ／Ａ変換してフィードバックした信号と入力アナログ信号との差分をとり、この差分を積分することで、入出力の差を時間的に蓄積していく。時間的に蓄積された入出力の差がある時点で比較器の閾値を越えると、比較器の出力が反転する。
【０００３】
例えば比較器の出力"１"をＤ／Ａ変換したフィードバック信号が１Ｖであり、入力信号が０．７５Ｖであるとする。その差である−０．２５Ｖを積分して蓄積していくと、積分出力を入力とする比較器の出力がある時点で"１"から"０"に反転する。比較器の出力"０"をＤ／Ａ変換したフィードバック信号が０Ｖであるとすると、入力信号が０．７５Ｖであるので、その差は＋０．７５Ｖである。この差＋０．７５Ｖを積分して蓄積していくと、積分出力を入力とする比較器の出力がある時点で"０"から"１"に反転する。このようにしてデジタル出力は"０"と"１"の間で変化を繰り返す。
【０００４】
−０．２５Ｖを積分したときの積分出力の変化速度に対して、＋０．７５Ｖを積分したときの積分出力の変化速度は３倍である。従って、−０．２５Ｖを積分している期間即ちデジタル出力が"１"である期間に対して、＋０．７５Ｖを積分している期間即ちデジタル出力が"０"である期間は１／３の長さである。これにより、"０"と"１"との間で変化を繰り返すデジタル出力の平均値は０．７５となり、入力アナログ電圧値を正確に表現することができる。
【０００５】
デジタル出力がサンプリングされているとすると、上記例の場合のデジタル出力は、例えば"１１１０１１１０１１１０・・・"となる。従って、デジタル出力をオーバーサンプリングし、ＦＩＲローパスフィルタに入力して平均化すれば、オーバーサンプリングのレートに応じた精度でＡ／Ｄ変換出力を得ることができる。
【０００６】
このようにデルタシグマＡ／Ｄ変換器は、原理的に高い精度を有するとともに、処理の多くがデジタルでありアナログ的な部分が少ないという利点がある。
【０００７】
図１は、デルタシグマＡ／Ｄ変換器の構成を示す図である。図１のデルタシグマＡ／Ｄ変換器１０は、前置フィルタ１１、スイッチトキャパシタ積分器（ＳＣ積分器）１２、スイッチトキャパシタ積分器（ＳＣ積分器）１３、コンパレータ１４、デジタルフィルタ１５、タイミング信号発生回路１６、及び参照電圧発生回路１７を含む。ＳＣ積分器１２、ＳＣ積分器１３、及びコンパレータ１４は、タイミング信号発生回路１６がクロック信号ＣＬＫに基づいて発生するタイミング信号に基づいて動作する。
【０００８】
前置フィルタ１１は、入力信号電圧Ｖｉｎを差動電圧信号に変換し、ＳＣ積分器１２に入力する。ＳＣ積分器１２及びＳＣ積分器１３は基本的に同一の構成であり、２段の積分処理により、フィードバック信号電圧と入力信号電圧との差分を積分する。コンパレータ１４は、フィードバック信号電圧と入力信号電圧との差分の積分値を所定の電圧と比較し、比較結果を示す１ビットのデジタル信号をデジタルフィルタ１５に供給する。デジタルフィルタ１５は、デジタル出力をサンプリングし平均化することにより、Ａ／Ｄ変換出力を生成する。
【０００９】
コンパレータ１４は更に、比較結果を示すデジタル信号をＳＣ積分器１２及びＳＣ積分器１３にフィードバック信号値として供給する。ＳＣ積分器１２及び１３は更に、参照電圧発生回路１７が発生する複数のアナログ参照電圧を受け取る。ＳＣ積分器１２及び１３は、フィードバックされたデジタル信号値に応じたアナログ電圧を複数のアナログ参照電圧の中から選択し、選択されたアナログ電圧（フィードバック信号電圧）と入力信号電圧との差分を積分する。
【００１０】
ＳＣ積分器１３から出力される積分信号は、コンパレータ１４の出力デジタル信号のビット数では表現しきれない入力信号と出力信号との差の積分値に対応する。積分信号においてこの差分の蓄積が大きくなっていくと、ある時点において、コンパレータ１４の出力であるデジタル信号が変化する。この差の蓄積及び変化に要する時間は、出力デジタル信号のビット数で表現しきれない入力信号と出力信号との差の大きさに逆比例している。これにより、コンパレータ１４の出力であるデジタル信号の時間的な平均値は、出力デジタル信号のビット数自体で表現可能な精度を超えた高い精度で、入力アナログ信号を表現することができる。即ち、デジタル出力信号をオーバーサンプリングレートで供給し、デジタルフィルタ１５に入力して平均化すれば、オーバーサンプリングのレートに応じた精度でＡ／Ｄ変換出力を得ることができる。
【００１１】
図２は、ＳＣ積分器の入出力信号を示す図である。ＳＣ積分器１２を代表として示すが、ＳＣ積分器１３についても同様である。図２に示されるように、ＳＣ積分器１２は、入力差動信号電圧Ｖｉｐ及びＶｉｍ、参照電圧Ｖｒｈ，Ｖｒｌ，Ｖｒｃ，Ｖｒｉ，Ｖｉｃ、タイミング信号ｓ１及びｓ２、フィードバック信号ｓ１ｈ及びｓ１ｌを受け取る。またＳＣ積分器１２は、出力差動信号電圧Ｖｏｐ及びＶｏｍを出力する。なお図示を省略するが、ＳＣ積分器１２には更に電源電圧とグランド電圧とが供給される。
【００１２】
タイミング信号ｓ１及びｓ２はタイミング信号発生回路１６から供給される同一サイクルのクロック信号であり、互いに１８０°位相がずれている。即ち、タイミング信号ｓ１及びｓ２の一方がアサート（例えばＨＩＧＨ）のとき、他方はネゲート（ＬＯＷ）である。フィードバック信号ｓ１ｈ及びｓ１ｌはコンパレータ１４から供給される比較結果を示すデジタル信号であり、一方がアサートのとき他方はネゲートである。コンパレータ１４での比較（入力信号電圧とフィードバック信号電圧との差の積分値が所定値以上か否かの比較）に応じて、フィードバック信号ｓ１ｈ及びｓ１ｌの何れか一方がアサート状態となる。フィードバック信号ｓ１ｈ及びｓ１ｌは、タイミング信号ｓ１に同期しており、タイミング信号ｓ１がアサートされる期間にのみアサート状態となり得る。フィードバック信号ｓ１ｈがアサートされると参照電圧＋Ｖｒ（＝Ｖｒｈ−Ｖｒｌ）が選択され、フィードバック信号ｓ１ｌがアサートされると参照電圧−Ｖｒ（＝Ｖｒｌ−Ｖｒｈ）が選択される。ここでＶｒｈ>Ｖｒｌである。なおＶｒｃ，Ｖｒｉ，Ｖｉｃについては後ほど説明する。
【００１３】
ＳＣ積分器１２は、入力電圧Ｖｉ（＝Ｖｉｐ−Ｖｉｍ）と参照電圧±Ｖｒとを加え合わせた電圧値を積分して、出力電圧Ｖｏ（＝Ｖｏｐ−Ｖｏｍ）とする。具体的には、タイミング信号ｓ１及びｓ２のｎ番目のクロックサイクルにおける出力電圧Ｖｏ（ｎ）は、
Ｖｏ（ｎ）＝Ｋ１・Ｖｉ±Ｋ２・Ｖｒ＋Ｖｏ（ｎ−１）
となる。ここでＫ１及びＫ２は、ＳＣ積分器１２の内部の容量素子の容量値に応じた係数である。
【００１４】
図３は、ＳＣ積分器の回路構成の一例を示す図である。ＳＣ積分器１２を代表として示すが、ＳＣ積分器１３についても同様である。ＳＣ積分器１２は、差動増幅器２０、容量素子２１乃至２３、スイッチ２４乃至３０、容量素子３１乃至３３、及びスイッチ３４乃至４０を含む。差動増幅器２０は、出力電圧の中心電位を一定に調整する機能を有する。即ち、（Ｖｏｐ＋Ｖｏｍ）／２は一定となる。
【００１５】
容量素子２１，２２，２３は、それぞれ容量値Ｃａ，Ｃｂ，Ｃｃを有する。スイッチ２４はｓ１ｈのアサートにより導通し、ｓ１ｈのネゲートにより遮断する。スイッチ２５はｓ１ｌのアサートにより導通し、ｓ１ｌのネゲートにより遮断する。スイッチ２６及び２９はｓ１のアサートにより導通し、ｓ１のネゲートにより遮断する。スイッチ２７，２８，及び３０はｓ２のアサートにより導通し、ｓ２のネゲートにより遮断する。
【００１６】
同様に容量素子３１，３２，３３は、それぞれ容量値Ｃａ，Ｃｂ，Ｃｃを有する。スイッチ３４はｓ１ｈのアサートにより導通し、ｓ１ｈのネゲートにより遮断する。スイッチ３５はｓ１ｌのアサートにより導通し、ｓ１ｌのネゲートにより遮断する。スイッチ３６及び３９はｓ１のアサートにより導通し、ｓ１のネゲートにより遮断する。スイッチ３７，３８，及び４０はｓ２のアサートにより導通し、ｓ２のネゲートにより遮断する。
【００１７】
電圧Ｖｉｃは入力差動信号電圧Ｖｉｐ及びＶｉｍの中心電位に設定される。即ちＶｉｃ＝（Ｖｉｐ＋Ｖｉｍ）／２である。また電圧Ｖｒｃは参照電圧Ｖｒｈ及びＶｒｌの中心電位に設定される。即ちＶｒｃ＝（Ｖｒｈ＋Ｖｒｌ）／２である。これらの電位設定により、差動増幅器２０の入出力中心電位を安定させることができる。また電圧Ｖｒｉは、差動増幅器２０が適切に動作可能な電位に設定すればよい。この際、Ｖｉｃ，Ｖｒｃ，Ｖｒｉはそれぞれ独立の電位に設定してよい。
【００１８】
図４乃至図６は、図３に示すＳＣ積分器１２の動作を説明するための図である。図４は、タイミング信号ｓ１がアサート状態で且つフィードバック信号ｓ１ｈがアサートされる場合のＳＣ積分器１２の内部の接続状態を示す。このときタイミング信号ｓ２及びフィードバック信号ｓ１ｌはネゲート状態である。これらの信号設定により各スイッチが導通／遮断され、各コンデンサの端子の接続は図４に示す状態となる。図４において、接続関係を容易に理解できるように、遮断されたスイッチ部分は信号線の接続がない開放状態として示し、導通されたスイッチ部分は信号線が繋がった短絡状態として示してある。
【００１９】
図５は、タイミング信号ｓ１がアサート状態で且つフィードバック信号ｓ１ｌがアサートされる場合のＳＣ積分器１２の内部の接続状態を示す。このときタイミング信号ｓ２及びフィードバック信号ｓ１ｈはネゲート状態である。これらの信号設定により各スイッチが導通／遮断され、各コンデンサの端子の接続は図５に示す状態となる。
【００２０】
図６は、タイミング信号ｓ２がアサート状態である場合のＳＣ積分器１２の内部の接続状態を示す。このときタイミング信号ｓ１，ｓ１ｈ，ｓ１ｌはネゲート状態である。これらの信号設定により各スイッチが導通／遮断され、各コンデンサの端子の接続は図６に示す状態となる。
【００２１】
以下に、図４乃至図６を参照して、ＳＣ積分器１２の動作を説明する。図４に示す状態において、上半分の回路部分について着目すると、容量素子２１にはＣａ（Ｖｉｐ−Ｖｒｉ）の電荷量が蓄えられ、容量素子２２にはＣｂ（Ｖｒｈ−Ｖｒｉ）の電荷量が蓄えられる。この状態から図６に示す状態に遷移すると、容量素子２１にはＣａ（Ｖｉｃ−Ｖｒｉ）の電荷量が蓄えられ、容量素子２２にはＣｂ（Ｖｒｃ−Ｖｒｉ）の電荷量が蓄えられる状態となる。従って、図４の状態から図６の状態に遷移したときに、容量素子２１については電荷量がＣａ（Ｖｉｐ−Ｖｉｃ）だけ減少し、容量素子２２については電荷量がＣｂ（Ｖｒｈ−Ｖｒｃ）だけ減少したことになる。この減少分の電荷が容量素子２３に移動したことになるので、図４の状態から図６の状態に移行したときに、容量素子２３の電荷量はＣａ（Ｖｉｐ−Ｖｉｃ）＋Ｃｂ（Ｖｒｈ−Ｖｒｃ）だけ増加することになる。即ち差動出力の正側において、電圧が正の方向に移動することになる。
【００２２】
また下半分の回路部分について着目すると、容量素子３１にはＣａ（Ｖｉｍ−Ｖｒｉ）の電荷量が蓄えられ、容量素子３２にはＣｂ（Ｖｒｌ−Ｖｒｉ）の電荷量が蓄えられる。この状態から図６に示す状態に遷移すると、容量素子３１にはＣａ（Ｖｉｃ−Ｖｒｉ）の電荷量が蓄えられ、容量素子３２にはＣｂ（Ｖｒｃ−Ｖｒｉ）の電荷量が蓄えられる状態となる。従って、図４の状態から図６の状態に遷移したときに、容量素子３１については電荷量がＣａ（Ｖｉｍ−Ｖｉｃ）だけ減少し、容量素子３２については電荷量がＣｂ（Ｖｒｌ−Ｖｒｃ）だけ減少したことになる。この減少分の電荷が容量素子３３に移動したことになるので、図４の状態から図６の状態に移行したときに、容量素子３３の電荷量はＣａ（Ｖｉｍ−Ｖｉｃ）＋Ｃｂ（Ｖｒｌ−Ｖｒｃ）だけ増加することになる。この場合、差動出力の負側において、電圧が負の方向に移動することになる。
【００２３】
図５に示す状態から図６に示す状態に遷移する場合も同様である。但しこの場合、フィードバック信号により参照電圧−Ｖｒ（＝Ｖｒｌ−Ｖｒｈ）がフィードバック信号電圧として選択されるので、容量素子２３の電荷量はＣａ（Ｖｉｐ−Ｖｉｃ）＋Ｃｂ（Ｖｒｌ−Ｖｒｃ）だけ増加することになる。また容量素子３３の電荷量はＣａ（Ｖｉｍ−Ｖｉｃ）＋Ｃｂ（Ｖｒｈ−Ｖｒｃ）だけ増加することになる。容量値Ｃａ，Ｃｂ及び参照電圧Ｖｒｈ，Ｖｒｌを適宜設定することにより、差動出力の正側において電圧が負の方向に移動し、差動出力の負側において電圧が正の方向に移動する。
【００２４】
上記説明したようにＳＣ積分器１２（又は１３）は、参照電圧としてＶｒｈ，Ｖｒｌ，Ｖｒｃ，Ｖｒｉ，Ｖｉｃの５つの電圧値を必要とする。従って参照電圧発生回路１７が５つの異なる値の電圧を生成しなければならず、回路規模が増大するという問題がある。
【特許文献１】特開昭５４−１００２３３号公報
【特許文献２】特開昭６２−２７７８１５号公報
【特許文献３】特開平１０−７０４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
以上を鑑みて、本発明は、少ない数の参照電圧値で動作するＳＣ積分器を提供することを目的とする。
【課題を解決するための手段】
【００２６】
スイッチトキャパシタ積分回路は、差動増幅器と、該差動増幅器の出力端と第１の入力端との間に結合される第１の容量素子と、第１の入力電圧と第１の参照電圧との間に第１のサイクルにおいて結合され第２の参照電圧と該第１の入力端との間に第２のサイクルにおいて結合される第２の容量素子と、第３の参照電圧及び第４の参照電圧のうち選択信号に応じて選択された一方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第３の参照電圧と該第１の入力端との間に該第２のサイクルにおいて結合される第３の容量素子と、該第３の参照電圧及び該第４の参照電圧のうち該選択信号に応じて選択された一方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第４の参照電圧と該第１の入力端との間に該第２のサイクルにおいて結合される第４の容量素子を含むことを特徴とする。
【００２７】
デルタシグマＡ／Ｄ変換器は、入力電圧と参照電圧との差を積分して出力する積分器と、該積分器の出力と所定電圧との比較結果に応じたデジタル信号を出力するコンパレータと、該コンパレータの出力するデジタル信号を平均化するデジタルフィルタ回路を含み、該積分器は、差動増幅器と、該差動増幅器の出力端と第１の入力端との間に結合される第１の容量素子と、第１の入力電圧と第１の参照電圧との間に第１のサイクルにおいて結合され第２の参照電圧と該第１の入力端との間に第２のサイクルにおいて結合される第２の容量素子と、第３の参照電圧及び第４の参照電圧のうち該デジタル信号に応じて選択された一方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第３の参照電圧と該第１の入力端との間に該第２のサイクルにおいて結合される第３の容量素子と、該第３の参照電圧及び該第４の参照電圧のうち該デジタル信号に応じて選択された一方の電圧と該第１の参照電圧との間に該第１のサイクルにおいて結合され該第４の参照電圧と該第１の入力端との間に該第２のサイクルにおいて結合される第４の容量素子を含むことを特徴とする。
【発明の効果】
【００２８】
本発明による少なくとも１つの実施例によれば、ＳＣ積分器は、Ｖｒｈ，Ｖｒｌ，Ｖｒｉ，Ｖｉｃの４つの異なる値の参照電圧を用いながら、Ｖｒｈ，Ｖｒｌ，Ｖｒｃ，Ｖｒｉ，Ｖｉｃの５つの異なる値の参照電圧を用いる従来技術のＳＣ積分器と同一の積分処理を実行することができる。従って、本発明のＳＣ積分器をデルタシグマＡ／Ｄ変換器等に用いた場合には、参照電圧発生回路により４つの異なる値の電圧を生成すればよく、参照電圧発生回路の回路規模を削減することができる。
【発明を実施するための最良の形態】
【００２９】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００３０】
図７は、本発明によるＳＣ積分器の回路構成の一例を示す図である。図７に示すＳＣ積分器は、図１に示すＳＣ積分器１２及び１３の代わりにデルタシグマＡ／Ｄ変換器において使用することができる。ＳＣ積分器１００は、差動増幅器５０、容量素子５１乃至５４、スイッチ５５乃至６２、容量素子７１乃至７４、及びスイッチ７５乃至８２を含む。
【００３１】
差動増幅器５０は、出力電圧の中心電位を一定に調整する機能を有する。即ち、（Ｖｏｐ＋Ｖｏｍ）／２は一定となる。タイミング信号ｓ１及びｓ２は例えば図１に示すようなタイミング信号発生回路１６から供給される同一サイクルのクロック信号であり、互いに１８０°位相がずれている。即ち、タイミング信号ｓ１及びｓ２の一方がアサート（例えばＨＩＧＨ）のとき、他方はネゲート（ＬＯＷ）である。フィードバック信号ｓ１ｈ及びｓ１ｌは例えば図１に示すようなコンパレータ１４から供給される比較結果を示すデジタル信号であり、一方がアサートのとき他方はネゲートである。コンパレータ１４での比較（入力信号電圧とフィードバック信号電圧との差の積分値が所定値以上か否かの比較）に応じて、フィードバック信号ｓ１ｈ及びｓ１ｌの何れか一方がアサート状態となる。フィードバック信号ｓ１ｈ及びｓ１ｌは、タイミング信号ｓ１に同期しており、タイミング信号ｓ１がアサートされる期間にのみアサート状態となり得る。
【００３２】
容量素子５１，５２，５３，５４は、それぞれ容量値Ｃａ，Ｃｂ'，Ｃｂ'，Ｃｃを有する。スイッチ５５はｓ１ｈ又はｓ２のアサートにより導通し、ｓ１ｈ及びｓ２が共にネゲートすると遮断する。スイッチ５６はｓ１ｌのアサートにより導通し、ｓ１ｌのネゲートにより遮断する。スイッチ５７はｓ１ｈのアサートにより導通し、ｓ１ｈのネゲートにより遮断する。スイッチ５８はｓ１ｌ又はｓ２のアサートにより導通し、ｓ１ｌ及びｓ２が共にネゲートすると遮断する。スイッチ５９及び６１はｓ１のアサートにより導通し、ｓ１のネゲートにより遮断する。スイッチ６０及び６２はｓ２のアサートにより導通し、ｓ２のネゲートにより遮断する。
【００３３】
同様に容量素子７１，７２，７３，７４は、それぞれ容量値Ｃａ，Ｃｂ'，Ｃｂ'，Ｃｃを有する。スイッチ７５はｓ１ｌ又はｓ２のアサートにより導通し、ｓ１ｌ及びｓ２が共にネゲートすると遮断する。スイッチ７６はｓ１ｈのアサートにより導通し、ｓ１ｈのネゲートにより遮断する。スイッチ７７はｓ１ｌのアサートにより導通し、ｓ１ｌのネゲートにより遮断する。スイッチ７８はｓ１ｈ又はｓ２のアサートにより導通し、ｓ１ｈ及びｓ２が共にネゲートすると遮断する。スイッチ７９及び８１はｓ１のアサートにより導通し、ｓ１のネゲートにより遮断する。スイッチ８０及び８２はｓ２のアサートにより導通し、ｓ２のネゲートにより遮断する。
【００３４】
電圧Ｖｉｃは入力差動信号電圧Ｖｉｐ及びＶｉｍの中心電位である直流電位に設定される。即ちＶｉｃ＝（Ｖｉｐ＋Ｖｉｍ）／２である。この電位設定により、差動増幅器５０の入出力中心電位を安定させることができる。また電圧Ｖｒｉは、差動増幅器５０が適切に動作可能な電位に設定すればよい。この際、ＶｉｃとＶｒｉとはそれぞれ独立の電位に設定してよい。また容量値Ｃｂ'は従来の図３に示す容量値Ｃｂの半分に相当する。
【００３５】
図８乃至図１０は、図７に示すＳＣ積分器１００の動作を説明するための図である。図８は、タイミング信号ｓ１がアサート状態で且つフィードバック信号ｓ１ｈがアサートされる場合のＳＣ積分器１００の内部の接続状態を示す。このときタイミング信号ｓ２及びフィードバック信号ｓ１ｌはネゲート状態である。これらの信号設定により各スイッチが導通／遮断され、各コンデンサの端子の接続は図８に示す状態となる。図８において、接続関係を容易に理解できるように、遮断されたスイッチ部分は信号線の接続がない開放状態として示し、導通されたスイッチ部分は信号線が繋がった短絡状態として示してある。
【００３６】
図９は、タイミング信号ｓ１がアサート状態で且つフィードバック信号ｓ１ｌがアサートされる場合のＳＣ積分器１００の内部の接続状態を示す。このときタイミング信号ｓ２及びフィードバック信号ｓ１ｈはネゲート状態である。これらの信号設定により各スイッチが導通／遮断され、各コンデンサの端子の接続は図９に示す状態となる。
【００３７】
図１０は、タイミング信号ｓ２がアサート状態である場合のＳＣ積分器１００の内部の接続状態を示す。このときタイミング信号ｓ１，ｓ１ｈ，ｓ１ｌはネゲート状態である。これらの信号設定により各スイッチが導通／遮断され、各コンデンサの端子の接続は図１０に示す状態となる。
【００３８】
以下に、図８乃至図１０を参照して、ＳＣ積分器１００の動作を説明する。上半分の回路部分について着目すると、まず容量素子５４（第１の容量素子）は、差動増幅器５０の出力端と第１の入力端との間に結合されている。図８に示す状態を第１のサイクルとして、図１０に示す状態を第２のサイクルとすると、容量素子５１（第２の容量素子）は、Ｖｉｐ（第１の入力電圧）とＶｒｉ（第１の参照電圧）との間に第１のサイクルにおいて結合され、Ｖｉｃ（第２の参照電圧）と第１の入力端との間に第２のサイクルにおいて結合される。容量素子５２（第３の容量素子）は、Ｖｒｌ（第３の参照電圧）及びＶｒｈ（第４の参照電圧）のうち選択信号に応じて選択された一方の電圧とＶｒｉ（第１の参照電圧）との間に第１のサイクルにおいて結合され、Ｖｒｌ（第３の参照電圧）と第１の入力端との間に第２のサイクルにおいて結合される。また容量素子５３（第４の容量素子）は、Ｖｒｌ（第３の参照電圧）及びＶｒｈ（第４の参照電圧）のうち選択信号に応じて選択された一方の電圧とＶｒｉ（第１の参照電圧）との間に第１のサイクルにおいて結合され、Ｖｒｈ（第４の参照電圧）と第１の入力端との間に第２のサイクルにおいて結合される。
【００３９】
図８に示す状態において、容量素子５１にはＣａ（Ｖｉｐ−Ｖｒｉ）の電荷量が蓄えられ、容量素子５２にはＣｂ'（Ｖｒｈ−Ｖｒｉ）の電荷量が蓄えられ、容量素子５３にはＣｂ'（Ｖｒｈ−Ｖｒｉ）の電荷量が蓄えられる。この状態から図１０に示す状態に遷移すると、容量素子５１にはＣａ（Ｖｉｃ−Ｖｒｉ）の電荷量が蓄えられ、容量素子５２にはＣｂ'（Ｖｒｌ−Ｖｒｉ）の電荷量が蓄えられ、容量素子５３にはＣｂ'（Ｖｒｈ−Ｖｒｉ）の電荷量が蓄えられる状態となる。
【００４０】
従って、図８の状態から図１０の状態に遷移したときに、容量素子５１については電荷量がＣａ（Ｖｉｐ−Ｖｉｃ）だけ減少し、容量素子５２については電荷量がＣｂ'（Ｖｒｈ−Ｖｒｌ）だけ減少し、容量素子５３については電荷量が０だけ減少したことになる。この減少分の電荷が容量素子５４に移動したことになるので、図８の状態から図１０の状態に移行したときに、容量素子５４の電荷量はＣａ（Ｖｉｐ−Ｖｉｃ）＋Ｃｂ'（Ｖｒｈ−Ｖｒｌ）だけ増加することになる。即ち差動出力の正側において、電圧が正の方向に移動することになる。
【００４１】
ここでＣｂ'＝Ｃｂ／２であるので、Ｃｂ'（Ｖｒｈ−Ｖｒｌ）＝Ｃｂ（Ｖｒｈ−Ｖｒｃ）となる。従って、差動出力の正側の電荷増加量は、Ｃａ（Ｖｉｐ−Ｖｉｃ）＋Ｃｂ（Ｖｒｈ−Ｖｒｃ）となり、図３の従来技術の構成と同一となる。
【００４２】
また下半分の回路部分について着目すると、容量素子７１にはＣａ（Ｖｉｍ−Ｖｒｉ）の電荷量が蓄えられ、容量素子７２にはＣｂ'（Ｖｒｌ−Ｖｒｉ）の電荷量が蓄えられ、容量素子７３にはＣｂ'（Ｖｒｌ−Ｖｒｉ）の電荷量が蓄えられる。この状態から図１０に示す状態に遷移すると、容量素子７１にはＣａ（Ｖｉｃ−Ｖｒｉ）の電荷量が蓄えられ、容量素子７２にはＣｂ'（Ｖｒｌ−Ｖｒｉ）の電荷量が蓄えられ、容量素子７３にはＣｂ'（Ｖｒｈ−Ｖｒｉ）の電荷量が蓄えられる状態となる。
【００４３】
従って、図８の状態から図１０の状態に遷移したときに、容量素子７１については電荷量がＣａ（Ｖｉｍ−Ｖｉｃ）だけ減少し、容量素子７２については電荷量が０だけ減少し、容量素子７３については電荷量がＣｂ'（Ｖｒｌ−Ｖｒｈ）だけ減少したことになる。この減少分の電荷が容量素子７４に移動したことになるので、図８の状態から図１０の状態に移行したときに、容量素子７４の電荷量はＣａ（Ｖｉｍ−Ｖｉｃ）＋Ｃｂ'（Ｖｒｌ−Ｖｒｈ）だけ増加することになる。この場合、差動出力の負側において、電圧が負の方向に移動することになる。
【００４４】
ここでＣｂ'＝Ｃｂ／２であるので、Ｃｂ'（Ｖｒｌ−Ｖｒｈ）＝Ｃｂ（Ｖｒｌ−Ｖｒｃ）となる。従って、差動出力の負側の電荷増加量は、Ｃａ（Ｖｉｍ−Ｖｉｃ）＋Ｃｂ（Ｖｒｌ−Ｖｒｃ）となり、図３の従来技術の構成と同一となる。
【００４５】
また図９に示す状態から図１０に示す状態に遷移する場合についてのＳＣ積分器１００の動作は、以下の通りである。まず図９に示す状態において、上半分の回路部分について着目すると、容量素子５１にはＣａ（Ｖｉｐ−Ｖｒｉ）の電荷量が蓄えられ、容量素子５２にはＣｂ'（Ｖｒｌ−Ｖｒｉ）の電荷量が蓄えられ、容量素子５３にはＣｂ'（Ｖｒｌ−Ｖｒｉ）の電荷量が蓄えられる。この状態から図１０に示す状態に遷移すると、容量素子５１にはＣａ（Ｖｉｃ−Ｖｒｉ）の電荷量が蓄えられ、容量素子５２にはＣｂ'（Ｖｒｌ−Ｖｒｉ）の電荷量が蓄えられ、容量素子５３にはＣｂ'（Ｖｒｈ−Ｖｒｉ）の電荷量が蓄えられる状態となる。
【００４６】
従って、図９の状態から図１０の状態に遷移したときに、容量素子５１については電荷量がＣａ（Ｖｉｐ−Ｖｉｃ）だけ減少し、容量素子５２については電荷量が０だけ減少し、容量素子５３については電荷量がＣｂ'（Ｖｒｌ−Ｖｒｈ）だけ減少したことになる。この減少分の電荷が容量素子５４に移動したことになるので、図９の状態から図１０の状態に移行したときに、容量素子５４の電荷量はＣａ（Ｖｉｐ−Ｖｉｃ）＋Ｃｂ'（Ｖｒｌ−Ｖｒｈ）だけ増加することになる。この場合、差動出力の正側において、電圧が負の方向に移動することになる。
【００４７】
ここでＣｂ'＝Ｃｂ／２であるので、Ｃｂ'（Ｖｒｌ−Ｖｒｈ）＝Ｃｂ（Ｖｒｌ−Ｖｒｃ）となる。従って、差動出力の正側の電荷増加量は、Ｃａ（Ｖｉｐ−Ｖｉｃ）＋Ｃｂ（Ｖｒｌ−Ｖｒｃ）となり、図３の従来技術の構成と同一となる。
【００４８】
また下半分の回路部分について着目すると、容量素子７１にはＣａ（Ｖｉｍ−Ｖｒｉ）の電荷量が蓄えられ、容量素子７２にはＣｂ'（Ｖｒｈ−Ｖｒｉ）の電荷量が蓄えられ、容量素子７３にはＣｂ'（Ｖｒｈ−Ｖｒｉ）の電荷量が蓄えられる。この状態から図１０に示す状態に遷移すると、容量素子７１にはＣａ（Ｖｉｃ−Ｖｒｉ）の電荷量が蓄えられ、容量素子７２にはＣｂ'（Ｖｒｌ−Ｖｒｉ）の電荷量が蓄えられ、容量素子７３にはＣｂ'（Ｖｒｈ−Ｖｒｉ）の電荷量が蓄えられる状態となる。
【００４９】
従って、図９の状態から図１０の状態に遷移したときに、容量素子７１については電荷量がＣａ（Ｖｉｍ−Ｖｉｃ）だけ減少し、容量素子７２については電荷量がＣｂ'（Ｖｒｈ−Ｖｒｌ）だけ減少し、容量素子７３については電荷量が０だけ減少したことになる。この減少分の電荷が容量素子７４に移動したことになるので、図９の状態から図１０の状態に移行したときに、容量素子７４の電荷量はＣａ（Ｖｉｍ−Ｖｉｃ）＋Ｃｂ'（Ｖｒｈ−Ｖｒｌ）だけ増加することになる。この場合、差動出力の負側において、電圧が正の方向に移動することになる。
【００５０】
ここでＣｂ'＝Ｃｂ／２であるので、Ｃｂ'（Ｖｒｈ−Ｖｒｌ）＝Ｃｂ（Ｖｒｈ−Ｖｒｃ）となる。従って、差動出力の負側の電荷増加量は、Ｃａ（Ｖｉｍ−Ｖｉｃ）＋Ｃｂ（Ｖｒｈ−Ｖｒｃ）となり、図３の従来技術の構成と同一となる。
【００５１】
図１１は、ＳＣ積分器１００の入出力信号を整理して示す図である。図１１に示されるように、ＳＣ積分器１００は、入力差動信号電圧Ｖｉｐ及びＶｉｍ、参照電圧Ｖｒｈ，Ｖｒｌ，Ｖｒｉ，Ｖｉｃ、タイミング信号ｓ１及びｓ２、フィードバック信号ｓ１ｈ及びｓ１ｌを受け取る。またＳＣ積分器１００は、出力差動信号電圧Ｖｏｐ及びＶｏｍを出力する。なお図示を省略するが、ＳＣ積分器１００には更に電源電圧とグランド電圧とが供給される。
【００５２】
上記説明したようにＳＣ積分器１００は、Ｖｒｈ，Ｖｒｌ，Ｖｒｉ，Ｖｉｃの４つの異なる値の参照電圧を用いながら、Ｖｒｈ，Ｖｒｌ，Ｖｒｃ，Ｖｒｉ，Ｖｉｃの５つの異なる値の参照電圧を用いる従来技術のＳＣ積分器１２（又は１３）と同一の積分処理を実行することができる。従って、ＳＣ積分器１００をデルタシグマＡ／Ｄ変換器等に用いた場合には、参照電圧発生回路により４つの異なる値の電圧を生成すればよく、参照電圧発生回路の回路規模を削減することができる。
【００５３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００５４】
【図１】デルタシグマＡ／Ｄ変換器の構成を示す図である。
【図２】ＳＣ積分器の入出力信号を示す図である。
【図３】ＳＣ積分器の回路構成の一例を示す図である。
【図４】図３に示すＳＣ積分器の動作を説明するための図である。
【図５】図３に示すＳＣ積分器の動作を説明するための図である。
【図６】図３に示すＳＣ積分器の動作を説明するための図である。
【図７】本発明によるＳＣ積分器の回路構成の一例を示す図である。
【図８】図７に示すＳＣ積分器の動作を説明するための図である。
【図９】図７に示すＳＣ積分器の動作を説明するための図である。
【図１０】図７に示すＳＣ積分器の動作を説明するための図である。
【図１１】ＳＣ積分器の入出力信号を整理して示す図である。
【符号の説明】
【００５５】
１０  デルタシグマＡ／Ｄ変換器
１１  前置フィルタ
１２  スイッチトキャパシタ積分器
１３  スイッチトキャパシタ積分器
１４  コンパレータ
１５  デジタルフィルタ
１６  タイミング信号発生回路
１７  参照電圧発生回路
１００  ＳＣ積分器
５０  差動増幅器
５１〜５４  容量素子
５５〜６２  スイッチ
７１〜７４  容量素子
７５〜８２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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