(57)【要約】【課題】アレイ基板の欠陥を精度良く検出することができる欠陥の検出方法を提供する。【解決手段】多数の絵素電極１２がマトリクス状に配置されたアレイ基板１上に、絵素電極１２に補助容量Ｃｓを介して接続された補助容量配線１８と、絵素電極１２に信号電圧Ｖｓを供給する信号配線１６とが絶縁層２２を介して互いに交差するように設けられ、補助容量配線１８に補助容量電圧Ｖｃｓを印加するとともに信号配線１６に信号電圧Ｖｓを印加して、絵素電極１２に生じる電圧Ｖｐに基づいてアレイ基板１の欠陥を検出するアレイ基板の検査方法であって、信号電圧Ｖｓと補助容量電圧Ｖｃｓとの電位差を段階的に大きくする。【選択図】図６
2008292582.tif 000002
【特許請求の範囲】
【請求項１】
多数の絵素電極がマトリクス状に配置されたアレイ基板上に、前記絵素電極に補助容量を介して接続された補助容量配線と、前記絵素電極に信号電圧を供給する信号配線とが絶縁層を介して互いに交差するように設けられ、前記補助容量配線に補助容量電圧を印加するとともに前記信号配線に信号電圧を印加して、前記絵素電極に生じる電圧に基づいてアレイ基板の欠陥を検出するアレイ基板の検査方法であって、
前記信号電圧と前記補助容量電圧との電位差を段階的に大きくすることを特徴とするアレイ基板の検査方法。
【請求項２】
前記補助用量電圧の絶対値を大きくすることで前記信号電圧と前記補助容量電圧との電位差を段階的に大きくすることを特徴とする請求項１に記載のアレイ基板の検査方法。
【請求項３】
まず、電位差の小さい前記信号電圧と前記補助容量電圧とを前記信号配線および前記補助容量配線に印加して、前記アレイ基板に欠陥が検出されなかった場合に、前記信号電圧と前記補助容量電圧との電位差を大きくして記信号配線および前記補助容量配線に印加して前記アレイ基板の欠陥を検出することを特徴とする請求項１または２のいずれかに記載のアレイ基板の検査方法。
【請求項４】
電位差の小さい前記信号電圧と前記補助容量電圧とを前記信号配線および前記補助容量配線に印加して、アレイ基板の欠陥の有無を検査し、欠陥が検出された場合には、該欠陥の行方向の位置を特定した後に、前記信号電圧と前記補助容量電圧との電位差を大きくして前記欠陥の列方向の位置を特定することを特徴とする請求項１から３のいずれかに記載のアレイ基板の検査方法。
【請求項５】
前記アレイ基板上の全ての補助容量配線に同一の補助容量電圧を印加するとともに前記アレイ基板上の全ての信号配線に同一の信号電圧を印加して、前記絵素電極に生じる電圧のズレに基づいて欠陥を検出することを特徴とする請求項１に記載のアレイ基板の検査方法。
【請求項６】
請求項１から５のいずれかに記載のアレイ基板の検査方法により検査されたアレイ基板の欠陥を修正する修正方法であって、
欠陥箇所を有する前記信号配線または前記補助容量配線を切断し、
この切断された信号配線または補助容量配線を前記欠陥箇所を迂回して接続する修正用配線を形成することを特徴とするアレイ基板の修正方法。
【請求項７】
前記修正用配線がレーザーＣＶＤにより形成されることを特徴とする請求項６に記載のアレイ基板の修正方法。
【請求項８】
請求項６または７に記載のアレイ基板の修正方法を用いて修正されたことを特徴とするアレイ基板。
【請求項９】
請求項８に記載のアレイ基板を備えることを特徴とする液晶表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアレイ基板の検査方法に関し、さらに詳しくは、補助容量配線と信号配線とのリークを検出することができるアレイ基板の検査方法に関する。
【背景技術】
【０００２】
近年、コンピュータやテレビなどの電気製品の表示部として、たとえば液晶表示パネルなどの平面型の表示パネルが広く用いられている。液晶表示パネルは、一般に、微小な間隔をおいて対向して配設される二枚の基板を備え、これらの基板の間に液晶が充填される構成を有する。
【０００３】
これらの基板のうち一方の基板（以下、アレイ基板と称する。）には、透明基板上に多数の透明な絵素電極がマトリクス状に配置され、各絵素電極は同じく透明基板上に縦横に配置された多数の走査配線と多数の信号配線がスイッチング素子を介して接続されている。この透明基板上には、さらに、各絵素電極と部分的に重なり合うように補助容量配線が設けられており、この補助容量配線と絵素電極との重なり合う部分において補助容量が形成されている。これらの走査配線に印加される走査電圧のパルスが立ち上がると、各走査配線に接続された１行分の絵素電極が選択され、この選択されている絵素電極に信号配線を介して信号電圧が印加される。このように各絵素電極に信号電圧が印加されている間に補助容量が充電される。そうすると、走査電圧のパルスが立ち下がって、信号電圧が印加されなくなっても、絵素電極の電圧が維持される。
【０００４】
このアレイ基板と対をなす他方の基板（以下、対向基板と称する。）は、前記絵素電極に対向して配置される対向電極を有しており、この対向電極には対向電圧が印加される。
【０００５】
液晶表示パネルは、このアレイ基板と対向基板とを微小な間隙を介して貼り合わせ、その間隙に液晶が充填される構成を有する。そして、絵素電極と対向電極との電位差により発生する電界により液晶分子の傾きを変化させて、光の透過率を変化させる。そして液晶表示パネルの背面側から照明光を照射して光を透過させて、液晶表示パネルの前面側に画像を表示させる。
【０００６】
このアレイ基板において、上記のような各種の電極や配線は、それぞれ絶縁層を介して互いに部分的に重なり合って設けられている。ところが、アレイ基板の製造過程において、例えばこの絶縁層に厚みの薄い部分や孔などが生じるなどして絶縁層の抵抗が低下し、電極や配線の間にリークが生じて表示欠陥となる場合がある。
【０００７】
このようなアレイ基板の欠陥は、液晶表示パネルに表示される画像のムラなどから検出することができる。しかし、アレイ基板と対向基板とを貼り合わせた状態では、修正することができるアレイ基板の欠陥の数や種類が限られてしまうという問題があった。
【０００８】
そこで、アレイ基板と対向基板とを貼り合わせる前に、アレイ基板の信号配線および走査配線に電圧を印加して、各絵素電極に生じる電圧に基づいてアレイ基板の欠陥を検出するというアレイ基板の検査方法がある。このようにアレイ基板の欠陥を、対向基板を貼り合わせる前に検出することができれば、修正可能なアレイ基板の欠陥の数や種類が多くなり、液晶表示パネルの歩留まりを向上させることができる。
【０００９】
【特許文献１】特開２００３−２１５１９２号公報
【特許文献２】特開平１０−１０４５６３号公報
【特許文献３】特開平７−３０１６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このようなアレイ基板の欠陥検出は、アレイ基板上の全ての絵素電極に同じ電圧が印加されるようにして、各絵素電極の電圧のズレが所定の閾値に収まっているか否かにより、各絵素電極に各種配線を介して電圧が正常に印加されているかを検査して欠陥の有無を判断するというものである。しかし、閾値が高すぎれば欠陥を見逃しやすくなり、閾値が低すぎれば正常の範囲の絵素電極まで欠陥として検出されてしまうため、最適な閾値を見つけだすのは難しく、欠陥検出の精度を効果的に向上させることが困難であるという問題点があった。また、例えば信号配線のいずれかの部位に他の配線との間のリーク等の欠陥が生じた場合には、その信号配線に接続されている多数の絵素電極の電圧にズレが生じ、リークの発生箇所を特定することが困難であるという問題があった。
【００１１】
そこで、本発明が解決しようとする課題は、アレイ基板の欠陥を精度良く検出することができる欠陥の検出方法を提供することにある。
【課題を解決するための手段】
【００１２】
このような課題を解決するために、本発明は、多数の絵素電極がマトリクス状に配置されたアレイ基板上に、前記絵素電極に補助容量を介して接続された補助容量配線と、前記絵素電極に信号電圧を供給する信号配線とが絶縁層を介して互いに交差するように設けられ、前記補助容量配線に補助容量電圧を印加するとともに前記信号配線に信号電圧を印加して、前記絵素電極に生じる電圧に基づいて欠陥を検出するアレイ基板の検査方法であって、前記信号電圧と前記補助容量電圧との電位差を段階的に大きくすることを要旨とするものである。
【発明の効果】
【００１３】
本発明に係るアレイ基板の検査方法によれば、アレイ基板上にマトリクス状に配置された多数の絵素電極に、信号配線を介して信号電圧を供給するとともに、各絵素電極に補助容量を介して接続された補助容量配線に補助容量電圧を印加して各絵素電極に生じる電圧に基づいてアレイ基板の欠陥を検査するに際し、信号電圧と補助容量電圧との電位差を段階的に大きくするので、欠陥の生じている配線に接続されている絵素電極の電圧と他の絵素電極の電圧との差が大きくなり、信号電圧と補助容量電圧との電位差が小さい場合には検出できない欠陥を検出することができる。また、まず電位差の小さい信号電圧と補助容量電圧とを信号配線および補助容量配線に印加して欠陥のある配線を特定してから、信号電圧と補助容量電圧との電位差を大きくして、配線の欠陥箇所の近傍に接続されている絵素電極の電圧とその配線に接続されている他の絵素電極の電圧との差を大きくして、その配線のどこに欠陥が生じているのかを絞り込んでいくことができる。このようにして、アレイ基板の欠陥を精度良く検出することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図面を参照して詳細に説明する。
【００１５】
検査用のショートリングを備えたアレイ基板１の概略を図１に示す。図２はこのアレイ基板１の１絵素電極分の等価回路を示す図である。また、図３は、アレイ基板の１絵素電極分を拡大して示した平面図である。図４（ａ）は図３に示したアレイ基板のＡ−Ａ線断面図、図４（ｂ）はＢ−Ｂ線断面図である。
【００１６】
図１に示すように、アレイ基板１は、透明基板１０上に透明な絵素電極１２などがマトリクス状に配置されるとともに、多数の信号配線１４、走査配線１６および補助容量配線１８が縦横に設けられたたものである。
【００１７】
図２に示すように、各絵素電極１２には、スイッチング素子として例えば薄膜トランジスタ２０（以下、ＴＦＴと称する。）が接続される。このＴＦＴ２０のゲート電極２０ＧにはＴＦＴ２０に走査電圧Ｖｇ（以下、ゲート電圧と称する。）を供給する走査配線１６（以下、ゲート配線と称する。）が、ソース電極２０Ｓには絵素電極１２に信号電圧Ｖｓ（以下、ソース電圧と称する。）を供給する信号配線１４（以下、ソース配線と称する。）が、ドレイン電極２０Ｄには絵素電極１２が接続されている。さらに絵素電極には補助容量Ｃｓを介して補助容量配線１８（以下、Ｃｓ配線と称する。）が接続されている。
【００１８】
これらのソース配線１４、ゲート配線１６およびＣｓ配線１８は、図１に示すようにアレイ基板１上に、ゲート配線１６とＣｓ配線１８が互いに略平行に交互に配置され、このゲート配線１６およびＣｓ配線１８と交差するようにソース配線１４が設けられる。
【００１９】
このようなアレイ基板１の製造工程の一例を、図１、図３および図４を参照して、簡単に説明する。先ず、ガラス、プラスチック等の絶縁性の透明絶基板１０表面に、ゲート電極２０Ｇとゲート配線３８が一体的に設けられるとともに、Ｃｓ配線が同時に設けられる。このゲート配線３８、ゲート電極２０Ｇ、Ｃｓ配線１８は、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜、それらの合金膜、又は、それらの積層膜をスパッタリング法等により成膜し、これをフォトエッチング法等にて必要な形状にパターン形成することで形成される。
【００２０】
続いて、これらのゲート配線１６、ゲート電極２０ＧおよびＣｓ配線１８を覆うように、窒化シリコン等からなるゲート絶縁膜２２が形成される。そして、ＴＦＴ２０となるアモルファスシリコンやポリシリコン等からなる高抵抗半導体層２０ａ、ｎ＋アモルファスシリコン等の低抵抗半導体層２０ｂが形成される。これらのゲート絶縁膜、高抵抗半導体層および低抵抗半導体層は、プラズマＣＶＤ（化学的気相成長）法等により連続して成膜され、フォトエッチング法等によりパターン形成される。
【００２１】
ＴＦＴ２０は、アモルファスシリコン膜等の高抵抗半導体層２０ａ、ｎ＋アモルファスシリコン膜等の低抵抗半導体層２０ｂに対して、ソース電極２０Ｓ及びドレイン電極２０Ｄのパターンをマスクにし、ドライエッチングにてチャネルエッチングを行うことで形成される。
【００２２】
更に、ソース配線１４と、ソース電極２０Ｓとが、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属膜、それらの合金膜又はそれらの積層膜を、スパッタリング法等の方法により成膜し、フォトエッチング法等により必要な形状にパターン形成して同時に形成される。このようにして、ソース配線１４は絶縁層であるゲート絶縁膜２２を介してゲート配線１６およびＣｓ配線１８と交差するように設けられる。
【００２３】
さらに、層間絶縁膜２４として、感光性アクリル樹脂等の樹脂膜や、窒化シリコン、酸化シリコン等の無機絶縁膜、又は、それらの積層膜等が、ＴＦＴ２０、ソース配線１４、ゲート配線１６、Ｃｓ配線１８を覆うように設けられる。
【００２４】
そしてドレイン電極２０Ｄと絵素電極１２とを接続するコンタクトホール２６が、層間絶縁膜２４を貫くようにフォトリソグラフィ法によりパターニングして形成される。
【００２５】
絵素電極１２は、層間絶縁膜２４の表面に形成される。例えば、ＩＴＯ（インジウム錫酸化物：ｉｎｄｉｕｍ−ｔｉｎ  ｏｘｉｄｅ）、ＩＺＯ（インジウム亜鉛酸化物：ｉｎｄｉｕｍ−ｚｉｎｃ  ｏｘｉｄｅ）、酸化亜鉛、酸化錫等の透明性を有する導電膜を、スパッタリング法等により成膜し、これをフォトエッチング法等にて必要な形状にパターン形成することで形成される。
【００２６】
このアレイ基板１において、図４（ａ）に示すように、絵素電極１２とＣｓ配線１８とがゲート絶縁膜２２および層間絶縁膜２４を介して重なり合う部分において補助容量Ｃｓが形成される。
【００２７】
図１に示すようにアレイ基板１のゲート配線１６の一方の端部には、ゲートドライバ（図示せず）が接続されるドライバ用端子部２８Ｇが設けられている。ゲート配線１６にはさらに、すべてのゲート配線１６を互いに接続するゲート配線用ショートリング３０Ｇが接続されている。このゲート配線用ショートリング３０Ｇの両端には、検査用のゲート電圧Ｖｇを入力するための検査用端子部３２Ｇが形成されている。
【００２８】
またＣｓ配線１８の一方の端部には、Ｃｓ用ドライバ（図示せず）が接続されるドライバ用端子部２８Ｃｓが設けられるとともに、全てのＣｓ配線１８を互いに接続するＣｓ配線用ショートリング３０Ｃｓが形成されている。このＣｓ配線用ショートリング３０Ｃｓの両端にも検査用のＣｓ電圧Ｖｃｓを入力するための検査用端子部３２Ｃｓが形成されている。
【００２９】
さらに、ソース配線１４の一方の端部には、ソースドライバ（図示せず）が接続されるドライバ用端子部２８Ｓが設けられ、このドライバ用端子部２８Ｓの先端側には、すべてのソース配線１４を互いに接続するソース配線用ショートリング３０Ｓが設けられている。このソース配線用ショートリング３０Ｓの両端には、検査用のソース電圧Ｖｓを入力するための検査用端子部３２Ｓが形成されている。
【００３０】
なお、図１には、ゲート配線１６、Ｃｓ配線１８およびソース配線１４の一方の端部にドライバ用端子部２８Ｇ、２８Ｃｓ、２８Ｓが設けられ、その更に先端側にショートリング３０Ｇ、３０Ｃｓ、３０Ｓが設けられた例を示したが、これは、それぞれの配線の接続を模式的に示した図であり、実際の配置はこれに限られるものではない。例えば、ゲート配線１６、Ｃｓ配線１８およびソース配線１４の一方の端部にドライバ用端子部２８Ｇ、２８Ｃｓ、２８Ｓを設け、他方の端部にショートリングを設けるようにしてもよい。また、ドライバ用端子部はそれぞれの配線と一体的に形成しても良いし、または、絵素電極１２を形成するＩＴＯの層などにより端子用のランドを形成して、この端子用ランドと各配線とをコンタクトホール等を介して接続するようにしても良い。
【００３１】
本発明の実施形態に係るアレイ基板の検査方法によれば、以下のようにしてアレイ基板を検査することができる。図５は、アレイ基板の検査において、ゲート配線、ソース配線およびＣｓ配線に印加される各電圧と絵素電極の電圧の変化とを示した図である。
【００３２】
ゲート配線用ショートリング３０Ｇの検査用端子部３２Ｇにゲート電圧Ｖｇを印加し、ソース配線用ショートリング３０Ｓの検査用端子部３２Ｓにソース電圧Ｖｓを印加し、Ｃｓ配線用ショートリング３０Ｃｓの検査用端子部３２ＣｓにＣｓ電圧Ｖｃｓを印加することで、アレイ基板１の各絵素電極１２に電圧Ｖｐが印加される。
【００３３】
図５に示すように、各絵素電極１２に接続されたＴＦＴ２０のゲート電極２０Ｇに印加されるゲート電圧Ｖｇは、ＴＦＴ２０をスイッチングするパルス電圧である。ゲート電圧Ｖｇは、所定の周波数ｆでパルスが立ち上がり、このパルスがハイになっている期間ＴｏｎはＴＦＴ２０がオンになり、ＴＦＴ２０のソース電極２０Ｓに印加されている電圧Ｖｓがドレイン電極２０Ｄを介して絵素電極１２に印加される。
【００３４】
ソース電圧Ｖｓは、ゲート電圧Ｖｇのパルスがハイになる周波数ｆに同期して、＋側と−側とに交互に反転するように変化する。図５に示すように、ゲート電圧Ｖｇのパルスが立ち上がる前に＋側の所定の電圧、例えば＋１１Ｖまで立ち上がり、ゲート電圧が立ち下がった後に、例えば−８Ｖまで、立ち下がる。そして、次にゲート電圧のパルスが立ち上がる前に０Ｖまで復帰して、−側の所定の電圧、例えば−１１Ｖが印加される。そしてゲート電圧のパルスが立ち下がった後に、例えば＋８Ｖまで反転される。このような動作を繰り返すことで、所定の周波数ｆで極性反転する電圧が絵素電極１２に印加される。
【００３５】
Ｃｓ電圧Ｖｃｓは、ゲート電圧Ｖｇのパルスが立ち上がっている期間Ｔｏｎにおいては、ソース電圧Ｖｓとは逆側の極性の電圧が印加されるように周波数ｆに同期して反転される。例えばソース電圧Ｖｓが＋１１Ｖのときは−５ＶのＣｓ電圧Ｖｃｓが印加され、ソース電圧Ｖｓが０Ｖに復帰するときに、Ｃｓ電圧Ｖｃｓが反転し、ソース電圧Ｖｓが−１１Ｖのときには＋５ＶのＣｓ電圧が印加される。
【００３６】
このようなゲート電圧Ｖｇ、ソース電圧ＶｓおよびＣｓ電圧Ｖｃｓが各絵素電極１２に接続されたＴＦＴ２０に印加されると、絵素電極１２の電圧は次のように変化する。例えばソース電圧Ｖｓが＋１１Ｖのときにゲート電圧Ｖｇのパルスが立ち上がると、ＴＦＴ２０がオン状態になり、ソース電極Ｖｓの電圧が絵素電極１に印加される。そうすると、絵素電極１２に接続された補助容量Ｃｓに電荷が充電されて、絵素電極１２の電圧Ｖｐが＋１１Ｖまで上昇する。そして、ゲート電圧Ｖｇのパルスが立ち下がると、ソース電圧Ｖｓは絵素電極１２に印加されなくなり、補助容量Ｃｓに充電された電荷の一部が寄生容量Ｃｇｄ、Ｃｓｄに引き込まれて絵素電極１２の電圧Ｖｐは低下する。そして、この電圧Ｖｐが次にゲート電圧Ｖｇのパルスが印加されるまで維持される。
【００３７】
この、ゲート電圧Ｖｇのパルスが立ち下がってから、次のパルスが立ち上がるまでの間に絵素電極１２の電圧Ｖｐを測定し、この絵素電極１２の電圧Ｖｐに基づいてアレイ基板１の欠陥を検出する。
【００３８】
前述したように、各ソース配線１４、ゲート配線１６およびＣｓ配線１８には、それぞれの配線用のショートリング３０Ｓ、３０Ｇ、３０Ｃｓを介して電圧を印加しているので、アレイ基板１に欠陥がなければ、全ての絵素電極１２の電圧Ｖｐが同じになるはずである。しかしながら、アレイ基板１に欠陥がある場合は、その欠陥に応じて一部の絵素電極１２の電圧Ｖｐがずれてしまう。そのため、絵素電極１２の電圧Ｖｐのズレが所定の閾値を超えている場合には、そのアレイ基板１に欠陥があると判断する。
【００３９】
例えばソース配線１４とＣｓ配線１８とが交差する部分のゲート絶縁膜２２に、膜厚の薄い部分があったり、抜けがある場合等はソース配線１４とＣｓ配線１８との間にリークが生じる場合がある。そうすると、図５に示すように、そのリークが生じたソース配線１４を介して供給されるソース電圧Ｖｓは、Ｃｓ配線１８に引き込まれてしまうため、他の絵素電極１２の電圧Ｖｐとの間にズレが生じる。このズレが所定の閾値を越えている場合には、アレイ基板１に欠陥があるものと判断される。
【００４０】
しかしながら、従来のように、決まったゲート電圧Ｖｇ、ソース電圧ＶｓおよびＣｓ電圧Ｖｃｓを印加して、閾値を上下させて欠陥の検出精度を調節するような場合には、次のような不具合が生じうる。例えば、ソース配線１４とＣｓ配線１６との微弱なリークによる欠陥を検出しようとした場合、閾値を小さく設定すると、正常の範囲のズレまで欠陥として検出してしまったり、閾値を大きく設定すると、欠陥を見逃してしまったりする。また、リークのある箇所だけではなく、そのソース配線１４に接続されている多くの絵素電極１２にソース電圧ＶｓのＣｓ配線１４への引き込みの影響が出ている場合には、そのソース配線１４のどこにリークが生じているのか特定できない場合があった。
【００４１】
そこで、本発明の実施形態に係るアレイ基板１の検査方法は、ソース電圧ＶｓとＣｓ電圧との電位差を段階的に大きくすることで、欠陥箇所での絵素電極１２の電圧Ｖｐのズレが目立ち易いようにして欠陥を検出するというものである。
【００４２】
図６には、ソース電圧と補助用量電圧との電位差を大きくした一例として、ソース電圧Ｖｓとゲート電圧Ｖｇは図５の場合と同じで、Ｃｓ電圧の絶対値を±８Ｖにしたときの絵素電極の電圧の変化を示す。図６に示すように、Ｃｓ電圧Ｖｃｓはソース電圧Ｖｓと反対の極性になるように変化するので、Ｃｓ電圧Ｖｃｓの大きさを大きくすると、ゲート電圧Ｖｇがオンになっている間のソース電圧ＶｓとＣｓ電圧Ｖｃｓの差が大きくなる。ソース配線１４とＣｓ配線１８との間にリークが発生しておらず欠陥のない状態であれば、絵素電極１２にはソース電圧Ｖｓと同じ電圧が印加されて補助容量ＣｓはＣｓ配線１８の電圧の変化には影響されずに充電される。従って、欠陥のない絵素電極１２の電圧Ｖｐは、図５に示したＣｓ電圧Ｖｃｓの大きさが小さい場合と同じである。しかし、ソース配線１４とＣｓ配線１８との間にリークがある場合には、ソース電圧ＶｓとＣｓ電圧Ｖｃｓとの差が大きくなると、Ｃｓ配線１８へ引き込まれるソース電圧の量が大きくなる。そのため、欠陥の状態が同じであっても、絵素電極１２の電圧Ｖｐはより低くなる。したがって、絵素電極１２の電圧Ｖｐのズレ量が大きくなり、欠陥を検出しやすくなる。
【００４３】
このように、アレイ基板１の検査において、Ｃｓ配線１８に印加するＣｓ電圧Ｖｃｓの大きさを大きくすることにより、アレイ基板１の欠陥をより発見しやすくすることができる。
【００４４】
このようにしてアレイ基板１を検査するに際し、以下のようにして行うことができる。図７は、本発明の実施形態に係るアレイ基板１の検査方法の一例を示すフローチャートである。なお、ｎは、Ｃｓ電圧Ｖｃｓの大きさの段階を示す指標であり、ステップ５でｎに１が加えられることにより、Ｃｓ電圧Ｖｃｓの絶対値が大きくなるように構成されている。このＣｓ電圧Ｖｃｓの大きさを表すｎには、所定の限界値ｘが設けられており、Ｃｓ電圧Ｖｃｓが無制限に大きくなることとがないように構成されている。
【００４５】
まず、所定のゲート電圧Ｖｇ、ソース電圧ＶｓおよびＣｓ電圧Ｖｃｓ（ｎ）をアレイ基板１に入力すると（Ｓ１）、補助容量Ｃｓが充電されて絵素電極１２に電圧Ｖｐが印加される。そして、所定の領域内の絵素電極１２の電圧Ｖｐを比較して、周囲の絵素電極１２の電圧Ｖｐと異なる電圧を示す絵素電極１２を検出して（Ｓ２）、欠陥の有無を判断する（Ｓ３）。ここで、欠陥が検出されなければ、ステップ４に進み、ｎがｘよりも小さければ（すなわちＣｓ電圧Ｖｃｓの大きさが所定の限界値に達していなければ）（Ｓ４）、ｎに１を足す（Ｓ５）。そして、再び所定のゲート電圧Ｖｇ、ソース電圧Ｖｓおよび前回よりも絶対値が大きいＣｓ電圧Ｖｃｓ（ｎ）をアレイ基板１に入力する（Ｓ１）。このルーチンを表示欠陥が検出されるまで、または、ｎがｘに達してＣｓ電圧が所定の限界値に達するまで繰り返す。
【００４６】
ステップ３において表示欠陥が検出されると、次に、その欠陥の詳細な位置情報を得るために、欠陥の座標、すなわち、どのソース配線１４とＣｓ配線１８との間にリークが生じているかを特定する。
【００４７】
まず、アレイ基板１を列方向（図１に示した例では、Ｃｓ配線と平行な方向）にスキャンして各絵素電極の電圧を測定し、他の絵素電極と異なる電圧を示している絵素電極の行（すなわち、１のＣｓ配線に接続された絵素電極の群）を特定する（Ｓ６）。そして、その行の位置を、例えばこの検査を行う検査装置などに設けられたメモリなどに記憶する（Ｓ７）。次に、その行の各絵素電極１２をスキャンして各絵素電極１２の電圧Ｖｐを測定し、その行の中のどこでリークが発生しているのかを特定する（Ｓ８）。そして、その列の位置を記憶する（Ｓ９）。このとき、もし絵素電極の電圧のズレが小さすぎて欠陥と判断されない場合や、実際にリークが生じている行や列だけでなく、周辺の複数の行または列の絵素電極１２の電圧Ｖｐまでリークの影響を受けてしまって１の行または列を特定できない場合等のように、行または列を特定できないときは、ステップ４に移って、Ｃｓ配線１８に印加される電圧Ｖｃｓを大きくして、絵素電極１２の電圧Ｖｐのズレを目立ちやすくする。このようにして欠陥が発見されやすい状態にして行および列の特定を行うことで従来であれば、行または列の特定を正確に行うことができる。
【００４８】
この、絵素電極１２の電圧Ｖｐの測定は、例えば次のような方法で行うことができる。
【００４９】
まず、アレイ基板１の表面に設けられた絵素電極１２と微小な間隔を介して対向するようにモジュレータを配置する。このモジュレーターは、透明基板の間に液晶が封入されてなるものであり、一方の透明基板に形成されたＩＴＯなどからなる透明電極と、他方の透明基板に形成された反射面とが液晶を介して対向するように設けられている。この反射面が設けられている側の透明基板がアレイ基板１と対向するように配置することによって、モジュレーターの液晶が透明電極と絵素電極１２との間に配置される。そして、透明電極と絵素電極１２との間の電位差により電界が生じ、この電界の強さに応じて液晶が配向してモジュレーターの光透過率が変化する。このモジュレーターの透明電極側から照射された光は、モデュレータ内を透過し、前記反射面で反射される。この反射光をＣＣＤ（電荷結合素子：Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅｓ）カメラで受光する。この反射光の明るさによって絵素電極１２の電圧Ｖｐが視覚的に表示される。
【００５０】
そしてＣＣＤカメラから出力される画像信号を解析して、各絵素電極の明るさを数値化して比較して周辺の絵素電極の明るさと異なる明るさの絵素電極を欠陥として判断する。
【００５１】
また、別の方法ではアレイ基板１を真空中に配置し、電子銃などを介して絵素電極１２の表面に電子ビームを照射することにより放出される２次電子の量を測定して各絵素電極の電圧を測定することもできる。
【００５２】
このようにしてアレイ基板の欠陥を検出すれば、絵素電極１２の電圧Ｖｐのズレを検出する側の閾値を調節するだけでなく、欠陥のある箇所での絵素電極１２の電圧Ｖｐのズレをより強調させて、欠陥を検出することができる。そのため、アレイ基板の欠陥の検出を精度良く行うことができる。また、従来であれば、ある配線のどの位置で欠陥が生じているか判断できなかったような場合であっても、欠陥のある箇所での絵素電極１２の電圧Ｖｐのズレを強調させることにより、欠陥の生じている位置を特定できるようになる。
【００５３】
次に、このようにして検出されたアレイ基板の欠陥を修正する方法の一例について図８を用いて説明する。
【００５４】
アレイ基板１上の、あるソース配線１４とＣｓ配線１８との間にリークが発生した場合には、Ｃｓ配線１８の容量がソース配線１４の容量に比べて非常に小さいため、リークが発生している箇所４０だけではなく、そのソース配線に接続されている多くの絵素電極の電圧が影響を受けて線状の欠陥（線欠陥）となるおそれがある。このような場合には、上述のようにしてリークの発生箇所４０を特定し、そのリークの発生箇所４０の近傍の切断位置４２においててソース配線１４を、例えばレーザー照射などにより切断する。
【００５５】
その後、この切断されたソース配線１４をリークの発生箇所４０を迂回してつなぐように、チタン等の導電性膜をレーザーＣＶＤなどにより局所的に生成して絵素電極上に修正用の配線４４を形成する。これにより、ソース配線１４とＣｓ配線１８のリークによる線欠陥は修正され、修正用の配線が形成された１絵素電極分の欠陥に縮小される。
【００５６】
このような欠陥の修正方法によれば、対向基板と貼り合わせる前にアレイ基板の欠陥を検出して修正することができるので、修正可能なアレイ基板の欠陥の数や種類が多くなり、液晶表示パネルの歩留まりを向上させることができる。
【００５７】
このようにして修正されたアレイ基板１と対をなす対向基板は対向電極を有しており、この対向電極とアレイ基板１の絵素電極１２とが互いに対向するようにアレイ基板１と対向基板が貼り合わせられる。そして、これらの基板の間に液晶が充填されて液晶表示パネルが構成される。そうすると、図２に点線で示すように、絵素電極１２と対向電極との間に液晶容量ＣＬＣが形成される。
【００５８】
アレイ基板１と対向基板とは次のようにして貼り合わされる。アレイ基板１２側の周縁部にＵＶ硬化型シール樹脂を塗布し、対向基板１８に液晶を滴下する。
【００５９】
続いて、貼り合わせ装置内の雰囲気を１Ｐａ程度まで減圧し、シール描画および液晶滴下を行った対向基板とアレイ基板１を貼合せた後、雰囲気を大気圧戻すとシール部分が押しつぶされ、所望のシール部のギャップが得られる。
【００６０】
次にシール部分の所望のセルギャップを得た構造体について、ＵＶ硬化装置にてＵＶ照射を行いシール樹脂の仮硬化を行う。さらにシール樹脂の最終硬化を行う為にベークを行う。この時点でシール樹脂の内側に液晶２０が行き渡り液晶がアレイ基板１と対向基板の間に充填された状態に至る。ベーク完了後に液晶パネル毎に分断を行うことで液晶パネル１００が完成する。
【００６１】
また、アレイ基板１と対向基板とを貼り合わせるには、次のようにしても良い。熱硬化型シール樹脂を、液晶注入のため注入口を設けた状態で、アレイ基板１と対向基板の周縁部に塗布し、真空で注入口を液晶に浸して、大気開放することによって液晶を注入し、その後ＵＶ硬化樹脂などで注入口を封止する、真空注入法などの方法で行ってもよい。
【００６２】
なお、対向基板は、例えば以下のような手順で製造される。透明基板上にスピンコートによりカーボンの微粒子を分散したネガ型のアクリル系感光性樹脂液を塗布した後、乾燥させ、黒色感光性樹脂層を形成する。続いて、フォトマスクを介して黒色感光性樹脂層を露光した後、現像を行う。このようにして、対向基板にアレイ基板１上の絵素電極１２の周辺部分に対応する領域を覆って遮光する格子状の遮光領域であるブラックマトリクスを形成する。このとき、各絵素電極１２に対応する第１着色層（例えば赤色カラーフィルタ）、第２着色層（例えば緑色カラーフィルタ）、及び、第３着色層（例えば青色カラーフィルタ）が形成されるべき領域に、それぞれ第１、第２、第３着色層用の開口部が形成されるようなっている。
【００６３】
次に、第１着色層用の開口部にスピンコートにより顔料を分散したネガ型のアクリル系感光性樹脂液を塗布した後、乾燥を行い、フォトマスクを用いて露光及び現像を行い、第１着色層を形成する。その後、第２着色層、及び、第３着色層についても同様に形成することで、カラーフィルタ層が完成する。
【００６４】
更に、ＩＴＯ等からなる透明電極（対向電極）をスパッタリングにより形成する。その後、スピンコートによりポジ型のフェノールノボラック系感光性樹脂液を塗布した後、乾燥を行い、フォトマスクを用いて露光及び現像を行い、垂直配向制御用突起を形成する。
【００６５】
さらに、アレイ基板１と対向基板の液晶と接する面には液晶の配向方向を規定する配向膜が形成される。配向膜塗布前に脱ガス処理として焼成を行いその後、基板洗浄、配向膜塗布行う。配向膜塗布後洗浄を行った後、脱ガス処理としてさらに焼成を行う。
【００６６】
この液晶表示パネルによれば、アレイ基板の欠陥を修正した状態で対向基板が貼り合わせられるので、アレイ基板と対向基板とを貼り合わせた状態での欠陥が少なくなり、液晶表示パネルの歩留まりを向上させることができる。
【００６７】
以上、本発明の実施形態について説明したが、本発明はこうした実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々なる態様で実施できることはもちろんである。
【図面の簡単な説明】
【００６８】
【図１】検査用のショートリングを備えたアレイ基板の概略を示す図である。
【図２】このアレイ基板１の１絵素電極分の等価回路を示す図である。
【図３】アレイ基板の１絵素電極分を拡大して示した平面図である。
【図４】（ａ）は図３に示したアレイ基板のＡ−Ａ線断面図、（ｂ）はＢ−Ｂ線断面図である。
【図５】アレイ基板の検査において、ゲート配線、ソース配線およびＣｓ配線に印加される各電圧と絵素電極の電圧の変化とを示した図である。
【図６】ソース電圧とＣｓ電圧との電位差を大きくした場合の絵素電極の電圧を示した図である。
【図７】アレイ基板の検査方法の一例を示すフローチャートである。
【図８】アレイ基板の欠陥を修正する方法を示す模式図である。
【符号の説明】
【００６９】
１ アレイ基板
１０ 透明基板
１２ 絵素電極
１４ 信号配線（ソース配線）
１６ 走査配線（ゲート配線）
１８ 補助容量配線（Ｃｓ配線）
２０ ＴＦＴ
２０Ｇ ゲート電極
２０Ｓ ソース電極
２０Ｄ ドレイン電極
２０ａ 高抵抗半導体層
２０ｂ 低抵抗半導体層
２２ ゲート絶縁膜
２４ 層間絶縁膜  
２６ コンタクトホール
２８Ｇ、２８Ｃｓ、２８Ｓ  ドライバ用端子部
３０Ｇ、３０Ｃｓ、３０Ｓ  ショートリング
３２Ｇ、３２Ｃｓ、３２Ｓ  検査用端子部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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