(57)【要約】      （修正有）【課題】コンタクトホール底部における銅配線の電気伝導度低下に起因するＥＭ耐性の劣化を防止し、高信頼性を確保できる配線を備えた半導体装置の製造方法を提供する。【解決手段】下層配線１１上に形成された層間絶縁膜１３に、コンタクトホール２０が形成される。コンタクトホールが形成されると、コンタクトホール底部に露出した下層配線の酸化層２５を除去する洗浄が行われる。洗浄完了後、所定時間内に、導電性バリア膜１４が形成される。導電性バリア膜上には、コンタクトホールを充填するシード膜１５及び銅めっき膜１７が形成される。上記所定時間は、例えば、洗浄完了から導電性バリア膜形成開始までの時間と、コンタクトホールに充填された導電膜を含む配線のＥＭ耐性との関係に基づいて設定する。【選択図】図８
2008235778.tif 000002
【特許請求の範囲】
【請求項１】
多層配線構造を有する半導体装置の製造方法において、
下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に貫通孔を形成する工程と、
前記貫通孔を形成した後、貫通孔の内壁、および貫通孔底部に露出した下層配線の表面を洗浄する工程と、
前記洗浄後に、前記貫通孔に第１の導電膜を形成する工程と、
前記第１の導電膜上に、前記貫通孔を充填する第２の導電膜を形成する工程とを有し、
前記洗浄工程が完了してから前記第１の導電膜を形成する工程の処理開始までの時間を所定時間以下に制限したことを特徴とする半導体装置の製造方法。
【請求項２】
前記所定時間が、前記洗浄工程が完了してから前記第１の導電膜を形成する工程の処理開始までの時間と、前記貫通孔に充填された導電膜を含む配線のエレクトロマイグレーション耐性との関係に基づいて設定された請求項１記載の半導体装置の製造方法。
【請求項３】
前記所定時間が、層間絶縁膜に形成された貫通孔の最小径に応じて設定された請求項１記載の半導体装置の製造方法。
【請求項４】
前記所定時間が１０時間である請求項１記載の半導体装置の製造方法。
【請求項５】
多層配線構造を有する半導体装置の製造方法において、
下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に貫通孔を形成する工程と、
前記貫通孔を形成した後、貫通孔の内壁、および貫通孔底部に露出した下層配線の表面を洗浄する工程と、
前記洗浄後に、前記貫通孔に第１の導電膜を形成する工程と、
前記第１の導電膜上に、前記貫通孔を充填する第２の導電膜を形成する工程とを有し、
前記洗浄工程が完了してから前記第１の導電膜形成工程の処理開始まで間、前記洗浄後の半導体基板を不活性ガス雰囲気中に維持することを特徴とする半導体装置の製造方法。
【請求項６】
多層配線構造を有する半導体装置の製造方法において、
下層配線上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に貫通孔を形成する工程と、
前記貫通孔に第１の導電膜を形成する工程と、
前記第１の導電膜上に、前記貫通孔を充填する第２の導電膜を形成する工程と、
前記貫通孔に第１の導電膜を形成する工程の直前に、貫通孔が形成された半導体基板を水素雰囲気中に維持する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものであり、特に半導体装置内で使用する配線の形成方法である。
【背景技術】
【０００２】
半導体装置の微細化、高集積化に伴って、多層配線構造が採用されており、また集積度が向上に伴って配線層数が増加している。また、配線層数の増加に伴って、配線長が長くなっている。一般に、半導体装置では、信号の遅延時間が半導体装置の動作速度を決定する。配線長の増加とともに、信号遅延時間の中で、配線中を伝播する信号の遅延、すなわち配線遅延が支配的になっている。配線遅延は配線間容量と配線の抵抗値との積（時定数）で示され、この値が小さいほど配線遅延は小さくなる。
【０００３】
例えば、配線間容量の低減には、配線間に形成される絶縁膜の誘電率を下げることが有効である。このため、近年の半導体装置では、絶縁膜材料として、シリコン酸化膜に代えて、カーボンやフッ素などの不純物を含有させた低誘電率膜や多孔質膜（誘電率２．５程度のポーラス膜）等が用いられている。
【０００４】
一方、配線抵抗を低減するため、配線材料には、従来多用されていたアルミニウムよりも低抵抗である銅等の材料が用いられている。しかしながら、銅は酸化されやすいため、大気中では表面から酸素が徐々に内部へ拡散し酸化物が形成される。その酸化物は非常に抵抗値が高く、配線抵抗を増大させる。また、銅はエッチングによる加工が困難であるため、多層構造配線を形成する手法としてダマシンプロセスが使用されている。ダマシンプロセスでは、まず、エッチングにより絶縁膜にトレンチパターンが形成され、そのトレンチパターンに銅が埋め込まれる。その後、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、絶縁膜上の余分な銅を除去することにより、トレンチパターンに埋め込まれた配線が形成される。
【０００５】
絶縁膜上に銅膜を形成する際には、ＰＶＤ（Physical Vapor Deposition）法により銅薄膜を形成した後、電解めっき法により銅厚膜を形成することが一般的である。すなわち、ＰＶＤ法により銅薄膜（シード膜）が形成された半導体基板を、硫酸銅を含むめっき液が収容されためっき槽に浸漬し、シード膜をカソード電極として電圧を印加することによりシード膜に銅めっきが行われる。
【０００６】
また、銅配線を採用する半導体装置では、絶縁膜への銅の拡散を防止するため、通常シード膜形成前に、絶縁膜上に導電性の高融点金属膜が導電性バリア膜として形成されている。当該導電性バリア膜には、例えば、チタン、タングステン、タンタル、あるいは、それらの窒化物等が使用され、単層膜若しくは積層膜が形成される（例えば、特許文献１等参照。）。
【特許文献１】特開２０００−９１４２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の技術では、上層配線と下層配線とを電気的に接続する箇所の絶縁膜に形成される貫通孔において、貫通孔内に充填された導体膜からなる配線の抵抗値が上昇するという現象が発生する。
【０００８】
例えば、図１１に示すように、下層の銅配線１０１上に形成された層間絶縁膜１０３に上層の銅配線を形成する場合、まず、上層配線と下層配線との接続部の層間絶縁膜１０３に、公知のリソグラフ技術およびエッチング技術を使用してコンタクトホール１１０（貫通孔）が形成される。その後、公知のリソグラフィ技術およびエッチング技術により層間絶縁膜１０３の表面部に、上層配線が埋め込まれるトレンチパターン１１１が形成される。その後、スパッタリング法等のＰＶＤ法により、タンタルやタングステン、またはこれらの窒化物からなる導電性バリア膜１０４および銅のシード膜１０５が順に形成される。
【０００９】
導電性バリア膜１０４が形成されるとき、コンタクトホール１１０とトレンチパターン１１１が形成された半導体基板は、導電性バリア膜１０４を成膜するために、ＰＶＤ装置へ移送される。このとき、コンタクトホール１１０の底部には、下層銅配線１０１が露出している。したがって、コンタクトホール１１０の底部に露出している銅配線部分は大気に曝露される。例えば、ＰＶＤ装置での処理待ちロットが多数ある場合や、処理待ちロットがない場合であっても、異常や故障の発生、あるいはメンテナンス等によりＰＶＤ装置が停止しているときには、下層銅配線１０１は大気中で長時間放置される。この結果、コンタクトホール２０の底部の下層銅配線１０１は、大気中の酸素により表面から徐々に酸化され、銅から酸化銅へと変化する。
【００１０】
シード膜１０５が形成された半導体基板は、当該シード膜１０５を電極とした公知の電界めっき技術によりコンタクトホール１１０およびトレンチパターン１１１に銅膜が埋め込まれる。このとき、トレンチ部分に埋め込まれて上層配線を形成する以外の銅膜、すなわち、絶縁膜１０３上に成膜された銅膜およびバリア膜１０４は、公知のＣＭＰ技術を用いて除去される。なお、下層銅配線１０１上には、層間絶縁膜１０３への銅の拡散を防止するために、層間絶縁膜１０３の形成前に窒化膜やカーボン等を添加した絶縁膜等からなるバリア膜１０２が成膜されている。
【００１１】
以上のようにして形成された配線構造では、図１１に示すように、コンタクトホール１１０底部の下層銅配線１０１の表面に、局所的に酸化した酸化銅の層１２５が成長している。この酸化銅層１２５の厚みは、コンタクトホール１１０が形成された後に、導電性バリア膜１０４が形成されるまでに大気暴露された時間に依存する。酸化銅層１２５の厚みは、僅か数ｎｍ程度であっても、酸化銅の電気伝導率が銅の電気伝導率と比べて著しく小さいため、コンタクト部の配線抵抗が上昇してしまう。また、このような酸化銅層１２５が形成された状況下でも、上層銅配線と下層銅配線との電気的な接続が完全に遮断されるとは限らない。すなわち、酸化銅層１２５の成長の程度により、導通が確保される場合がある。しかしながら、このような配線は、局所的に配線抵抗が高くなっているため、ＥＭ（Electro Migration）耐性が悪く配線の信頼性を著しく低下させるという問題を有している。
【００１２】
以上のような不具合は、コンタクトホール１１０の埋め込みとトレンチパターン１１１の埋め込みとを同時に形成するデュアルダマシン法に特有の現象ではなく、コンタクトホール１１０の埋め込みとトレンチパターン１１１の埋め込みとを各々個別に形成するシングルダマシ法においても発生する。
【００１３】
本発明は、上記従来の事情を鑑みて提案されたものであって、コンタクトホール底部における銅配線の電気伝導度低下に起因するＥＭ耐性の劣化を防止し、高信頼性を確保できる配線を備えた半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は以下の手段を採用している。すなわち、本発明は、多層構造配線を有する半導体装置の製造方法において、まず、下層配線上に層間絶縁膜が形成される。当該層間絶縁膜には、下層配線と上層配線とを電気的に接続するための貫通孔がエッチング等により形成される。貫通孔が形成されると、貫通孔の内壁、および貫通孔底部に露出した下層配線の表面が洗浄される。当該洗浄により、貫通孔底部に露出した下層配線表面の酸化層が除去される。洗浄が完了した後、所定時間内に第１の導電膜が形成される。そして、第１の導電膜上に、上記貫通孔を充填する第２の導電膜が形成される。上記所定時間は、貫通孔底部に露出した下層配線表面の酸化状態に基づいて設定される。例えば、洗浄が完了してから第１の導電膜の形成が開始されるまでの時間と、貫通孔に充填された導電膜を含む配線のＥＭ耐性との関係に基づいて設定することができる。また、所定時間は、層間絶縁膜に形成された貫通孔の最小径に応じて設定することもできる。
【００１５】
本構成によれば、洗浄が完了してから第１の導電膜の形成が開始されるまでの間に、貫通孔底部に露出した下層配線表面に形成される酸化層厚をＥＭ耐性に影響を与えない範囲に制限することができる。この結果、高信頼性を有する配線を形成することができる。上記所定時間は、例えば、１０時間とすることができる。
【００１６】
また、他の観点では、本発明は、他の、多層配線構造を有する半導体装置の製造方法を提供することができる。すなわち、本発明に係る他の半導体装置の製造方法では、まず、下層配線上に層間絶縁膜が形成される。当該層間絶縁膜には、下層配線と上層配線とを電気的に接続するための貫通孔がエッチング等により形成される。貫通孔が形成されると、貫通孔の内壁、および貫通孔底部に露出した下層配線の表面が洗浄される。当該洗浄により、貫通孔底部に露出した下層配線表面の酸化層が除去される。洗浄の後、第１の導電膜が形成され、当該第１の導電膜上に、前記貫通孔を充填する第２の導電膜が形成される。ここで、洗浄が完了してから第１の導電膜の形成が開始されるまでの間、洗浄された半導体基板は、不活性ガス雰囲気中に維持される。
【００１７】
本構成によれば、洗浄が完了してから第１の導電膜の形成が開始されるまでの間に下層電極の酸化が抑制される。このため、高信頼性を有する配線を形成することができる。
【００１８】
さらに、他の観点では、本発明は、さらに他の、多層配線構造を有する半導体装置の製造方法を提供することができる。すなわち、本発明に係るさらに他の半導体装置の製造方法では、まず、下層配線上に層間絶縁膜が形成される。当該層間絶縁膜には、下層配線と上層配線とを電気的に接続するための貫通孔がエッチング等により形成される。当該貫通孔には第１の導電膜が形成され、当該第１の導電膜上に、前記貫通孔を充填する第２の導電膜が形成される。そして、貫通孔に第１の導電膜を形成する工程の直前に、貫通孔が形成された半導体基板が水素雰囲気中に維持される。
【００１９】
本構成によれば、貫通孔底部に露出した下層配線表面に形成された酸化層を還元することができる。このため、下層配線表面の電気伝導率の低下を抑制することができ、高信頼性を有する配線を形成することができる。
【発明の効果】
【００２０】
本発明によれば、層間絶縁膜に形成された貫通孔の底部において、下層配線表面に形成された酸化層に起因する電気伝導率の低下が抑制でき、高信頼性を有する配線を形成することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る半導体装置の製造方法の一実施形態を図面を参照して説明する。本実施形態では、デュアルダマシン法を用いた銅配線を複数層備えた半導体装置の製造方法に適用した事例により、本発明を具体化している。図１から図８は、多層配線構造を有する半導体装置の製造過程を示す断面図である。なお、図１から図８において、下層銅配線１１よりも下層には、トランジスタ等の半導体素子や他の配線が形成された半導体基板が存在しているが、本発明に直接関係するものではないためここでの説明は省略する。
【００２２】
図１に示すように、まず、本実施形態の半導体装置の製造方法は、銅からなる下層配線１１上に、拡散防止のための、炭素が添加された絶縁膜やシリコン窒化膜系のバリア膜１２が形成される。バリア膜１２上には、カーボンやフッ素などの不純物を含有させた低誘電率膜や多孔質膜（誘電率２．５程度のポーラス膜）等からなる層間絶縁膜１３が形成されている。
【００２３】
次いで、公知のリソグラフィ技術およびエッチング技術により、図２に示すように層間絶縁膜１３にコンタクトホール２０、および配線が埋め込まれるトレンチパターン２１が順に形成される。このとき、コンタクトホール２０底部では、バリア膜１２もエッチング除去され、コンタクトホール２０の底部に下層配線１１の表面が露出している。
【００２４】
コンタクトホール２０およびトレンチパターン２１が形成されると、ＰＶＤ法を用いて導電性バリア膜１４（第１の導電膜）が形成する工程が開始される。上述のエッチング工程の完了後、半導体基板はＰＶＤ装置まで大気中を移送され、保管される。このとき、コンタクトホール２０の底面に露出している下層配線１１の表面には、図３に示すように、酸化層２５（酸化銅層）が形成される。下層配線１１の大気による酸化は、コンタクトホール２０の開口部から一様に進行する。
【００２５】
そこで、本実施形態では、導電性バリア膜１４の形成前に、下層配線１１の表面に形成された酸化層を除去する前処理を実施する。この前処理は、例えば、１％以下の希フッ酸洗浄や、水素、アルゴン等のガスやこれらの混合ガスを用いたプラズマエッチングや、水素、アルゴン等のガスやこれらの混合ガスを用いた雰囲気内で熱処理を行う還元処理である。当該前処理により、図４に示すように、酸化層２５が除去されるとともに、コンタクトホール２０の内壁が洗浄される。なお、図４では、エッチング（ウェットエッチングまたはドライエッチング）により、酸化層２５を除去した状態を示している。前処理が還元処理である場合は、下層配線１１に凹部は形成されない。
【００２６】
上記前処理が完了した後、図５に示すように、例えば、スパッタリング法により導電性バリア膜１４が形成される。本実施形態では、前処理が完了してから１０時間以内に導電性バリア膜１４の形成処理を開始する。すなわち、下層配線１１の表面が大気に曝された時点より１０時間以内に半導体基板に対してスパッタリング法による導電性バリア膜１４の形成が開始される。当該時間の管理は、例えば、半導体装置の製造工程において、製造工程に投入されている全ロットの生産スケジュールを管理する生産システム系のコンピュータによって行うことができる。例えば、導電性バリア膜１４を形成するＰＶＤ装置が、下層配線１１の表面が大気に曝された時点より１０時間以内に導電性バリア膜１４の形成を開始できるタイミングでコンタクトホール２０およびトレンチパターン２１の形成を開始する生産スケジュールが生成される。なお、導電性バリア膜１４は、例えば、チタン、タングステン、タンタル等の高融点金属膜やその窒化物からなる単層膜若しくは積層膜として構成される。なお、導電性バリア膜１４の膜厚は３０ｎｍ程度である（コンタクトホール径は、例えば、２００ｎｍ。）。
【００２７】
下層配線１１は、前処理後大気に曝された時点より、再び、大気中の酸素により表面から酸化が進み、銅の酸化物である酸化銅に変化していく。しかしながら、本実施形態のように、前処理後、下層配線１１が大気に曝された時点から１０時間以内に導電性バリア膜１４の成膜処理を行うことにより、酸化層２５の膜厚は、以下で詳述するように、ＥＭ耐性が劣化することのない膜厚に制限される。
【００２８】
続いて、図６に示すように、導電性バリア膜１４上に銅のシード膜１５が形成される。シード膜１５の形成には、通常、ＰＶＤ法が使用されるが、より微細なパターンを形成するコンタクトホール２０の底部や側壁に形成される膜の膜厚を厚くするため、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法により形成してもよい。極めて微細な配線やコンタクトを形成する場合には、上述の導電性バリア膜１４の形成においてもＣＶＤ法やＡＬＤ法が用いられる。図６に示すシード膜１５の膜厚は、コンタクトホール２０やトレンチパターン２１の寸法、およびアスペクト比（＝開口深さ／開口径）等に応じて変化するが、ここでは１００ｎｍ程度としている。なお、上述の前処理、導電性バリア膜１４の形成、およびシード膜１５の形成は同一の装置内で連続的に行うことが好ましい。
【００２９】
シード膜１５が形成された後、コンタクトホール２０を充填する導電膜を形成するために、電解めっき処理が行われる。これにより、図７に示すように、コンタクトホール２０およびトレンチパターン２１内に銅めっき膜１７が形成される。また、導電性バリア膜１４が形成されたコンタクトホール２０は、シード膜１５および銅めっき膜１７により充填される。なお、電解めっき処理は、公知の方法を使用することができる。
【００３０】
以上のようにして、銅めっき膜１７を形成した後、ＣＭＰにより層間絶縁膜１３上の余分な銅めっき膜１７、シード膜１５、および導電性バリア膜１４を除去する。これにより、図８に示すように、銅めっき膜１７、シード膜１５および導電性バリア膜１４からなる上層配線と、この上層配線と下層配線１１とを接続するコンタクトプラグとが形成される。以降、上層の配線層等がさらに形成され、多層配線構造を有する半導体装置が完成する。
【００３１】
ところで、洗浄後に下層配線１１の表面が大気に曝された時点から導電性バリア膜１４の成膜が開始されるまでの上限時間（以下、単に上限時間という。）は、以下のようにして設定することができる。図９は、上限時間の設定に使用した評価用サンプルのエレクトロマイグレーション耐性の評価結果である。図９において、横軸は前処理が完了してからスパッタリング処理が開始されるまでの時間に対応し、縦軸は上述のコンタクトホール２０を含む配線のメディアン寿命（ＭＴＦ：median time to failure）である。なお、下層配線１１および導電性バリア膜１４の材質は銅である。
【００３２】
図９より、上記プロセスでは、下層配線表面の前処理が完了してからスパッタリング処理が開始されるまでの時間が１０時間を変化点として、エレクトロマイグレーションによるメディアン寿命が急激に減少していることが理解できる。以上の評価結果を、予め取得することにより、上限時間を設定することが可能になる。なお、上記上限時間は、コンタクトホール２０の径に依存して変動する。このため、上限時間は、層間絶縁膜１３に形成されたコンタクトホール２０の最小径に対して取得された、洗浄工程が完了してからスパッタリング処理が開始されるまでの時間とＥＭ耐性（例えば、メディアン寿命）との関係に基づいて設定されることが望ましい。また、以上のようにして設定した上限時間が極めて短い時間であった場合等には、上限時間を長くするために、洗浄完了からスパッタリング処理開始までの間、半導体基板を窒素や希ガス等の不活性ガス中で保管してもよい。これにより、酸化銅の形成速度を遅らせることができ、上限時間を長くすることができる。
【００３３】
一方、前処理としてドライエッチング処理や還元処理を行う場合、前処理後に半導体基板を大気中（酸素を含む雰囲気中）に曝すことなく導電性バリア膜１４を形成すれば、酸化層２５の成長を最小限に留めることができる。図１０は、前処理からシード膜１５の形成までを連続的に実施することができる成膜装置の一例を示す概略構成図である。ここでは、前処理として還元処理を実施する例を説明する。
【００３４】
図１０に示すように、当該成膜装置は、搬送チャンバー１２０の外周に周方向に沿って、前処理チャンバー１２１、導電性バリア膜成膜チャンバー１２２、シード膜成膜チャンバー１２３、および２つのロードロックチャンバー１２４（１２４ａ、１２４ｂ）が配設されている。搬送チャンバー１２０と前処理チャンバー１２１との間、搬送チャンバー１２０と導電性バリア膜成膜チャンバー１２２との間、搬送チャンバー１２０とシード膜成膜チャンバー１２３、および搬送チャンバー１２０と各ロードロックチャンバー１２４との間には、それぞれゲートバルブが介在されており、各チャンバー１２１、１２２、１２３、１２４は、それぞれ独立して、内部圧力を制御できるように構成されている。
【００３５】
また、搬送チャンバー１２０内には、例えば、多関節型の搬送アームを備えた基板搬送機構が配設されており、ロードロックチャンバー１２４ａに配置された半導体基板を、前処理チャンバー１２１、導電性バリア膜成膜チャンバー１２２、およびシード膜成膜チャンバー１２３へと、順に搬送する。
【００３６】
上記成膜装置において、処理が実施される場合、まず、大気開放状態のロードロックチャンバー１２４ａ内に、コンタクトホール２０およびトレンチパターン２１が形成された半導体基板を複数枚収納したカセットが設置される。ロードロックチャンバー１２４ａにカセットが設置されると、ロードロックチャンバー１２４の内部圧力が、搬送チャンバー１２０の内部圧力と同等の圧力となるまで減圧される。ロードロックチャンバー１２４ａの減圧が完了すると、カセットから半導体基板が１枚搬出され、搬送チャンバー１２０を経由して前処理チャンバー１２１に搬入される。
【００３７】
前処理チャンバー１２１では、チャンバー内に水素ガスを導入しながら半導体基板を加熱することにより、下層配線１１の酸化層２５の還元処理が行われる。還元処理が完了した半導体基板は、搬送チャンバー１２０を経由して導電性バリア膜成膜チャンバー１２２に搬入される。導電性バリア膜成膜チャンバー１２２では、スパッタリング法等のＰＶＤ法により、コンタクトホール２０およびトレンチパターン２１に導電性バリア膜１４が成膜される。導電性バリア膜１４の成膜が完了した半導体基板は、搬送チャンバー１２０を経由してシード膜成膜チャンバー１２３に搬入される。シード膜成膜チャンバー１２３では、スパッタリング法等のＰＶＤ法により、導電性バリア膜１４上にシード膜１５が形成される。そして、シード膜１５の成膜が完了した半導体基板は、搬送チャンバー１２０を経由してロードロックチャンバー１２４ｂのカセットに収容される。ロードロックチャンバー１２４ａの全ての半導体基板に対して、以上の処理が完了すると、ロードロックチャンバー１２４ｂが大気開放され、処理済の半導体基板がめっき処理工程に進められる。なお、各チャンバー間のゲートバルブは、半導体基板の搬入出時のみ開放される。また、ゲートバルブは、ゲートバルブの両側のチャンバー内圧力が同等である状態で開放される。
【００３８】
以上の構成を有する成膜装置では、半導体基板は各チャンバー間を移載する際に、搬送チャンバー１２０を経由する。このため、搬送チャンバー１２０の内部圧力をＮ2ガスと真空ポンプにより調整する構成にすることで、半導体基板は、前処理が完了してからシード膜１５の形成が完了するまでの間、酸素を含む雰囲気中に曝されない。したがって、コンタクトホール２０の底部に露出した下層配線１１の酸化を最小限に抑制することができる。なお、前処理がドライエッチング処理である場合は、上述の前処理チャンバー１２１でドライエッチング処理が行われる。
【００３９】
以上説明したように、本発明によれば、高い信頼性を有する配線を備えた半導体装置を製造することができる。
【００４０】
なお、以上で説明した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の範囲内で種々の変形や応用が可能である。例えば、上記では、銅のシード膜上に銅めっきを成長させる事例を説明したが、シード膜とめっき膜の材質は特に限定されるものではない。本発明は、配線上に形成された絶縁膜の貫通孔に、導電膜の埋め込みを行う半導体装置の製造方法において、貫通孔に露出した下層配線に酸化層が形成される任意の材料の組み合わせに対して適用することができる。
【産業上の利用可能性】
【００４１】
本発明は、高い信頼性を有する配線を形成することができるという効果を有し、半導体装置の製造方法として有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態における半導体装置の製造過程を示す断面図
【図２】本発明の一実施形態における半導体装置の製造過程を示す断面図
【図３】本発明の一実施形態における半導体装置の製造過程を示す断面図
【図４】本発明の一実施形態における半導体装置の製造過程を示す断面図
【図５】本発明の一実施形態における半導体装置の製造過程を示す断面図
【図６】本発明の一実施形態における半導体装置の製造過程を示す断面図
【図７】本発明の一実施形態における半導体装置の製造過程を示す断面図
【図８】本発明の一実施形態における半導体装置の製造過程を示す断面図
【図９】前処理後の大気曝露時間とＥＭ耐性との関係を示す図
【図１０】本発明の一実施形態における半導体装置の製造に使用する成膜装置の一例を示す概略構成図
【図１１】本発明の課題を説明するための半導体装置の断面図
【符号の説明】
【００４３】
１１、１０１  下層配線
１２、１０２  バリア膜
１３、１０３  層間絶縁膜
１４、１０４  導電性バリア膜（第１の導電膜）
１５、１０５  シード膜（第２の導電膜）
１７  銅めっき膜（第２の導電膜）
２０、１１０  コンタクトホール
２１、１１１  トレンチパターン
２５、１２５  酸化層（酸化された下層配線）
１２０  搬送チャンバー
１２１  前処理チャンバー
１２２  導電性バリア膜成膜チャンバー
１２３  シード膜成膜チャンバー
【図１】
2008235778.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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