(57)【要約】【課題】高速化及び低電力化と回路規模の増大を抑えつつ精度劣化を低減したＣＤＳアンプを提供する。【解決手段】第１タイミングにおいてイメージセンサからの第１基準信号を第２キャパシタに取り込み、続く第１画素信号を第１キャパシタに取り込む。第２タイミングにおいてイメージセンサからの第２基準信号を第３キャパシタに取り込み、続く第２画素信号を上記第１キャパシタに取り込む。増幅回路により、上記第１タイミングでの上記第１基準信号の取り込み期間に上記第１キャパシタに保持された第２画素信号と第３キャパシタに保持された第２基準信号の差分を第１及び第２帰還キャパシタを用いて増幅し、上記第２タイミングでの上記第２基準信号の取り込み期間に上記第１キャパシタに保持された第１画素信号と第２キャパシタに保持された第１基準信号の差分を上記第１及び第２帰還キャパシタを用いて増幅する。【選択図】図１
2008306405.tif 000002
【特許請求の範囲】
【請求項１】
第１入力端子と第２入力端子からなる差動入力と、第１出力端子と第２出力端子からなる差動出力を有する増幅回路と、
上記第１入力端子に設けられた第１入力キャパシタと、
上記第２入力端子に設けられた第２入力キャパシタと、
上記第２入力端子に設けられた第３入力キャパシタと、
上記第１入力端子と第１出力端子及び第２入力端子と第２出力端子との間に設けられ可変容量素子からなる第１及び第２帰還キャパシタとを有し、
第１タイミングにおいて、イメージセンサからの第１基準信号が入力されるタイミングで上記第２入力キャパシタに第１基準信号を取り込み、上記第１基準信号に対応した第１画素信号が入力されるタイミングで上記第１入力キャパシタに上記第１画素信号を取り込み、
上記第１タイミングに連続した第２タイミングにおいて、イメージセンサからの第２基準信号が入力されるタイミングで上記第３入力キャパシタに第２基準信号を取り込み、上記第２基準信号に対応した第２画素信号が入力されるタイミングで上記第１入力キャパシタに上記第２画素信号を取り込み、
上記増幅回路は、
上記第１タイミングでの上記第１基準信号の取り込み期間に上記第１入力キャパシタに保持された第２画素信号と第３入力キャパシタに保持された第２基準信号の差分を上記第１及び第２帰還キャパシタを用いて増幅し、
上記第２タイミングでの上記第２基準信号の取り込み期間に上記第１入力キャパシタに保持された第１画素信号と第２入力キャパシタに保持された第１基準信号の差分を上記第１及び第２帰還キャパシタを用いて増幅する半導体集積回路装置。
【請求項２】
請求項１において、
上記第１及び第２帰還キャパシタは、複数個の容量素子がスイッチ素子により選択的に並列形態に接続されることにより容量値が可変にされる半導体集積回路装置。
【請求項３】
請求項２において、
上記第１タイミング及び第２タイミングは、上記増幅回路が増幅動作開始前又は増幅動作後に上記帰還キャパシタをリセットするタイミングを有する半導体集積回路装置。
【請求項４】
請求項３において、
上記第１タイミング及び第２タイミングでの第１乃至第３入力キャパシタの入力信号の取り込みと、上記帰還キャパシタを用いた増幅動作とリセット動作は、スイッチ手段により切り替えられる半導体集積回路装置。
【請求項５】
請求項１において、
上記第２入力端子に設けられた第４入力キャパシタと、
上記第１入力端子に設けられた第５入力キャパシタと、
上記第１入力端子に設けられた第６入力キャパシタとを更に有し、
上記第１タイミングにおいて、イメージセンサからの第３基準信号が入力されるタイミングで上記第５入力キャパシタに第３基準信号を取り込み、上記第３基準信号に対応した第３画素信号が入力されるタイミングで上記第４入力キャパシタに上記第３画素信号を取り込み、
上記第１タイミングに連続した第２タイミングにおいて、イメージセンサからの第４基準信号が入力されるタイミングで上記第６入力キャパシタに第４基準信号を取り込み、上記第４基準信号に対応した第４画素信号が入力されるタイミングで上記第４入力キャパシタに上記第４画素信号を取り込み、
上記増幅回路は、
上記第１タイミングでの上記第１、第３基準信号の取り込み期間に上記第１、第４入力キャパシタに保持された第２、第４画素信号と第３、第６入力キャパシタに保持された第２、第４基準信号との差分を上記第１及び第２帰還キャパシタを用いて増幅し、
上記第２タイミングでの上記第２、第４基準信号の取り込み期間に上記第１、第４入力キャパシタに保持された第１、第３画素信号と第２、第５入力キャパシタに保持された第１、第３基準信号の差分を上記第１及び第２帰還キャパシタを用いて増幅し、
上記第１ないし第３入力キャパシタは、イメージセンサからの第１信号の取り込みに用いられ、
上記第４ないし第６キャパシタは、上記イメージセンサからの第２信号の取り込みに用いられ、
上記第１信号と第２信号とは位相反転されたものである半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば相関二重サンプリング（ＣＤＳ）回路やプログラマブル・ゲイン・アンプ（ＰＧＡ）のような可変増幅回路を備えたカメラ用前処理ＬＳＩ（ＡＦＥ；Analog Front End) に利用して有効な技術に関するものである。
【背景技術】
【０００２】
イメージセンサからの信号処理において、上記ＣＤＳ（Correlated Double Sampling）、ＰＧＡ及びＡＤＣ（アナログ・デジタル・コンバータ）がそれぞれ２セットの入力部及び共通増幅回路を有し、インタリーブ動作をする例として、例えば特表２００２−５４２６７９公報がある。
【特許文献１】特表２００２−５４２６７９公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図５には、本願発明に先立って検討されたＡＦＥのブロック図である。ＣＣＤのようなイメージセンサからの信号は、ＣＤＳアンプを通して信号成分が取り出され、それをＰＧＡアンプで増幅し、ＡＤＣでディジタルデータに変換する構成である。図６には、ＣＤＳアンプが示されている。ＣＤＳアンプは、入力スイッチＳ１、Ｓ２、Ｓ３と入力容量Ｃ０、Ｃ２、Ｃ３と、イメージセンサオフセットを打ち消す為の信号ＶＲ０を保持しておく為の容量Ｃ１と、帰還容量Ｃ４、Ｃ５及び帰還容量を参照電圧ＶＲ１、ＶＲ２、ＶＲ３に接続するためのスイッチＳ５、Ｓ６、Ｓ７、Ｓ１０を有する。また、帰還容量を出力ｖｏｐ、ｖｏｎに接続する為のスイッチＳ８、Ｓ９と、そして増幅時にＣ２、Ｃ３の入力側を短絡する為のスイッチＳ４とが設けられてスイッチドキャパシタ形式の構成とされる。Ｃ２とＣ３は可変容量で，同図に参考図として示されているようにスイッチの切替により容量値を制御できるようになっており、ＣＤＳアンプのゲインを可変とすることが出来る。
【０００４】
このＣＤＳアンプの動作は、図７のタイミング図に示したように、入力端子ｃｄｓｉｎに入力された信号は、スイッチＳ１を介してフィードスルー部ｆ０が容量Ｃ０にサンプルされ、ｆ０とＶＲ０の差分が、黒レベルＳＨアンプ（以下ＳＨアンプ）で増幅される。ＶＲ０はセンサオフセットを打ち消す為に加えられるオフセットである。次に、スイッチＳ１がオフし、ＳＨアンプで増幅された信号は、スイッチＳ３を介して容量Ｃ３にサンプルされる。同時にスイッチＳ２を介して入力端子ｃｄｓｉｎに入力された信号部ｓ０が容量Ｃ２にサンプルされる。この時、帰還容量Ｃ４、Ｃ５はＶＲ１〜ＶＲ３に接続される。次に、スイッチＳ２、Ｓ３とスイッチＳ５〜Ｓ７、Ｓ１０がオフし、スイッチＳ４がオンすることで、Ｃ２／Ｃ４及びＣ３／Ｃ５で決まるゲインで信号が増幅される。この様に、ＣＤＳアンプは入力信号のフィードスルー部（黒レベル）と信号部との差分を増幅する動作となっている。
【０００５】
ＣＤＳアンプの構成要素であるＳＨアンプとＣＤＳアンプ本体である増幅回路ＡＭＰを高速化しなければならない。ＳＨアンプを高速化する為には、ＳＨアンプの負荷容量となるＣＤＳアンプの入力容量を減らす、若しくはＳＨアンプの消費電流を増やす必要がある。増幅回路ＡＭＰを高速化する為には、ＣＤＳアンプの負荷容量となるＰＧＡアンプの入力容量を減らす、若しくは増幅回路ＡＭＰの消費電流を増やす必要がある。ＣＤＳアンプ、ＰＧＡアンプの入力容量を減らすとサンプリング雑音が増加する為、ＡＦＥのＳ／Ｎを劣化させてしまう。また、ＳＨアンプ、増幅回路ＡＭＰの消費電流を増やすと低消費電力とはならない。さらに、消費電力の低減方法としてＳＨアンプを省いた場合、ＣＤＳアンプの本体である増幅回路ＡＭＰをこれまでの倍の速度で動作させる必要があり、増幅回路ＡＭＰアンプの消費電流を大幅に増加させることになる。
【０００６】
上記特許文献１に記載の増幅回路においは、容量比によって利得を設定することが記載されている。しかしなが、インタリーブ動作では２セットの容量比に従った利得により画素信号が交互に増幅される。このため、上記２セットの容量比が異なると、隣接する画素毎の利得が微妙に異なり画面上では固定パターンノイズが発生する可能性がある。特に、半導体集積回路装置に形成された回路素子により利得制御を細かく行う場合には、例えば微小容量をスイッチ等により並列接続して可変容量素子を構成することになるため、２つのセットで同じく変化する微小容量を得ることが実際上難しいものとなる。
【０００７】
この発明の目的は、高速化及び低電力化を両立させ、更にインタリーブに伴う回路規模の増大を抑えつつ複数の信号パス間の素子ミスマッチに起因する精度劣化を低減したＣＤＳアンプを有する半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施例の１つは、下記の通りである。第１入力端子と第２入力端子からなる差動入力と、第１出力端子と第２出力端子からなる差動出力を有する増幅回路に対して、上記第１入力端子に設けられた第１入力キャパシタと、上記第２入力端子に設けられた第２入力キャパシタと、上記第２入力端子に設けられた第３入力キャパシタと、上記第１入力端子と第１出力端子及び第２入力端子と第２出力端子との間に設けられ可変容量素子からなる第１及び第２帰還キャパシタとを設ける。第１タイミングにおいてイメージセンサからの第１基準信号を第２入力キャパシタに取り込み、続く第１画素信号を第１入力キャパシタに取り込む。第２タイミングにおいてイメージセンサからの第２基準信号を第入力３キャパシタに取り込み、続く第２画素信号を上記第１入力キャパシタに取り込む。増幅回路により、上記第１タイミングでの上記第１基準信号の取り込み期間に上記第１入力キャパシタに保持された第２画素信号と第３入力キャパシタに保持された第２基準信号の差分を第１及び第２帰還キャパシタを用いて増幅し、上記第２タイミングでの上記第２基準信号の取り込み期間に上記第１入力キャパシタに保持された第１画素信号と第２入力キャパシタに保持された第１基準信号の差分を上記第１及び第２帰還キャパシタを用いて増幅する。
【発明の効果】
【０００９】
基準（黒）レベルをサンプルする容量とスイッチを２組、信号レベルをサンプルする容量とスイッチを１組、容量値可変の帰還容量を１組使用し、共有したアンプでインタリーブの各増幅動作を行うことによるシェアードアンプ方式を組み合わせることで、ＣＤＳアンプの高速化と低消費電力化、更に回路規模の増大を抑え、また、複数の信号パスが出来るインタリーブ動作固有の精度劣化を抑えられる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明に係るＣＤＳアンプの一実施例の回路図が示されている。この実施例のＣＤＳアンプは、公知の半導体集積回路の製造技術により形成され、相関二重サンプリング（ＣＤＳ）回路やプログラマブル・ゲイン・アンプ（ＰＧＡ）を備えたカメラ用前処理ＬＳＩ（ＡＦＥ；Analog Front End) に搭載して有益なものである。
【００１１】
この実施例は、２入力２出力の完全差動アンプＡＭＰと、スイッチＳ１〜Ｓ１５と容量Ｃ１〜Ｃ３、Ｃｆ１とＣｆ２からなるＣＤＳアンプである。ｃｄｓｉｎは入力端子であり、前記図５のようなイメージセンサからの入力信号が供給される。ｖｏｐ、ｖｏｎは出力端子である。電圧ＶＲ１〜ＶＲ５は参照電圧である。
【００１２】
入力端子ｃｄｓｉｎは、スイッチＳ１を介して容量Ｃ１の一方の電極に供給される。この容量Ｃ１の他方の電極は、増幅回路ＡＭＰの一方の入力端子に接続される。上記入力端子ｃｄｓｉｎは、スイッチＳ２を介して容量Ｃ２の一方の電極に供給される。この容量Ｃ２の他方の電極は、一方においてスイッチＳ６を介して参照電圧端子ＶＲ１に接続され、他方においてスイッチＳ８を介して上記増幅回路の他方の入力端子に接続される。上記入力端子ｃｄｓｉｎは、スイッチＳ３を介して容量Ｃ３の一方の電極に供給される。この容量Ｃ３の他方の電極は、一方においてスイッチＳ７を介して参照電圧端子ＶＲ２に接続され、他方においてスイッチＳ９を介して上記増幅回路の他方の入力端子に接続される。また、上記容量Ｃ１とＣ２の上記一方の電極間には、スイッチＳ５が設けられる。上記容量Ｃ１とＣ３の上記一方の電極間には、スイッチＳ４が設けられる。
【００１３】
上記増幅回路ＡＭＰの一方の入力端子と参照電圧ＶＲ３との間にはスイッチＳ１０が設けられ、他方の入力端子と参照電圧ＶＲ３との間にはスイッチＳ１１が設けられる。上記増幅回路ＡＭＰの一方と他方の入力端子は、帰還用容量Ｃｆ１とＣｆ２の一方の電極と接続される。上記帰還用容量Ｃｆ１とＣｆ２の他方の電極と上記出力端子ｖｏｐとｖｏｎとの間には、スイッチＳ１３とＳ１４が設けられる。上記帰還用容量Ｃｆ１と参照電圧ＶＲ４との間にはスイッチＳ１２が設けられ、上記帰還容量Ｃｆ２の他方の電極と参照電圧ＶＲ５との間には、スイッチＳ１５が設けられる。帰還容量Ｃｆ１とＣｆ２は、前記図６を用いて説明したようにスイッチの切替により容量値を制御できるようになっている。
【００１４】
上記スイッチＳ１、Ｓ１０〜Ｓ１２、Ｓ１５は制御信号ｓｐ２で制御される。スイッチＳ２とＳ６は制御信号ｓｐ１ｏで制御される。スイッチＳ３とＳ７は制御信号ｓｐ１ｅで制御される。スイッチＳ４とＳ９は制御信号ａｍｐｅで制御される。スイッチＳ５とＳ８は制御信号ａｍｐｏで制御される。スイッチＳ１３とＳ１４は制御信号ｓｐ２の逆位相となる制御信号ｓｐ２ｂで制御される。ここで、制御信号名の末尾の文字ｅはインリーブ動作でのイーブン（even) 動作を表し、ｏはオッド(odd) 動作を表している。ｓｐ１は、基準信号（フィードスルー部）のサンプリング信号を意味し、ｓｐ２は信号部のサンプリング信号を意味している。
【００１５】
図２には、図１のＣＤＳアンプの動作を説明するタイミング図が示されている。イメージセンサからの信号は前記図５に示したようにフィードスルー部と呼ばれる基準信号（ｆ）と信号部（ｓ）とが１組とされて順次に出力される。第１番目の基準信号ｆ０が制御信号ｓｐ１ｅのハイレベルによりスイッチＳ３がオンする事で容量Ｃ３にサンプルされる。次に、上記制御信号ｓｐ１ｅがロウレベルとなり、スイッチＳ３がオフし、制御信号ｓｐ２のハイレベルによりスイッチＳ１がオンする事で信号部の画素信号ｓ０が容量Ｃ１にサンプルされる。同時にスイッチＳ１０，Ｓ１１、Ｓ１２，Ｓ１５がオンして帰還容量Ｃｆ１とＣｆ２に参照電圧ＶＲ３とＶＲ４，ＶＲ５が印加されてリセットされる。
【００１６】
次のタイミングにおいて、上記制御信号ｓｐ２のロウレベルによりスイッチＳ１、Ｓ１０，Ｓ１１、Ｓ１２，Ｓ１５がオフすると同時に制御信号ｓｐ２ｂとａｍｐｅのハイレベルによりスイッチＳ４とＳ９、スイッチＳ１３，Ｓ１４がオンして画素信号ｓ０と基準信号ｆ０の差分に参照電圧ＶＲ２とＶＲ３の差分が加算され増幅される。この増幅動作の時、制御信号ｓｐ１ｏがハイレベルとなってスイッチＳ２がオンして基準信号ｆ１が容量Ｃ２にサンプルされる。次に、制御信号ｓｐ１ｏのロウレベルによりスイッチＳ２がオフして、制御信号ｓｐ２のハイレベルによりスイッチＳ１が再びオンして信号部ｓ１が容量Ｃ１にサンプルされる。同時に帰還容量Ｃｆ１とＣｆ２に前記同様に参照電圧ＶＲ３とＶＲ４，ＶＲ５が供給されてリセットされる。
【００１７】
次のタイミングにおいて、上記制御信号ｓｐ２のロウレベルによりスイッチＳ１、Ｓ１０，Ｓ１１、Ｓ１２，Ｓ１５がオフすると同時に制御信号ｓｐ２ｂとａｍｐｏのハイレベルによりスイッチＳ５とＳ８、スイッチＳ１３，Ｓ１４がオンして画素信号ｓ１と基準信号ｆ１の差分に参照電圧ＶＲ１とＶＲ３の差分が加算され増幅される。この増幅動作の時、制御信号ｓｐ１ｅがハイレベルによりスイッチＳ３がオンする事で基準信号ｆ２が容量Ｃ３にサンプルされる。以下、同様な動作の繰り返しによってインタリーブでの各増幅動作がシェアードアンプ方式で行うようにされる。
【００１８】
この実施例では、インタリーブ動作とシェアードアンプ方式の併用により、ＣＤＳアンプの高速化と低電力化が出来る。更に比精度を低下させる可変帰還容量を１組だけとすることにより、複数の信号パスが存在するインタリーブ方式でも精度劣化を抑えられる。また、帰還容量が１組だけである為、回路規模の増大を抑えられる。更に、信号レベルのサンプル容量も１組だけである為、精度劣化を抑えられる。黒レベルサンプル容量が２組あるため、容量の一方Ｃ２にサンプルをしている間、他方の容量Ｃ３は差動アンプと帰還容量と共に増幅動作を実行することが出来、増幅回路ＡＭＰを倍速で動作させること無く、前記図５に示したようなＳＨアンプが不要となる。
【００１９】
前記特許文献１のようなインタリーブ動作では信号パスが複数できる為、信号パス間の素子のミスマッチにより、精度劣化が生じる。これに対して本発明では、シェアードアンプ方式により増幅回路ＡＭＰを共有している為、増幅回路ＡＭＰのオフセットずれは考慮する必要はない。また、帰還容量Ｃｆ１と信号レベルサンプル容量Ｃ１を一組とする事で、ミスマッチの要因となる素子は、黒レベル（基準信号）サンプル側の容量Ｃ２，Ｃ３とスイッチＳ４，Ｓ５，Ｓ８，Ｓ９のみとなる。入力容量Ｃ１〜Ｃ３は固定値である為、レイアウト時に単位容量を大きくすることで、入力容量のミスマッチを最小限とすることが出来、インタリーブ動作時のＣＤＳアンプの精度劣化を最小限に抑えられる。
【００２０】
図３には、この発明に係るＣＤＳアンプの他の一実施例の回路図が示されている。この実施例では、イメージセンサからの入力が差動入力とした構成に適合される。つまり、入力端子は、ｃｄｓｉｎ１とｃｄｓｉｎ２からなり、それぞれに対応して前記図１の入力側回路が２組設けられる。つまり、２入力２出力の完全差動増幅回路ＡＭＰと、スイッチＳ１〜Ｓ２３と容量Ｃ１〜Ｃ６、Ｃｆ１とＣｆ２からなるＣＤＳアンプである。ｃｄｓｉｎ１とｃｄｓｉｎ２は入力端子でｖｏｐ、ｖｏｎは出力端子、そしてＶＲ１〜ＶＲ７は参照電圧である。
【００２１】
入力端子ｃｄｓｉｎ１に着目すると、図１の容量Ｃ１は図３では容量Ｃ４に対応し、図１の容量Ｃ２，Ｃ３は、図３では容量Ｃ５，Ｃ６に対応している。入力端子ｃｄｓｉｎ２に着目すると、図１の容量Ｃ１は図３では容量Ｃ３に対応し、図１の容量Ｃ２，Ｃ３は、図３では容量Ｃ２，Ｃ１に対応している。スイッチについては逐一説明しないが、これらの容量Ｃ１〜Ｃ６にそれぞれ対応して、前記図１のスイッチＳ１〜Ｓ９に対応するスイッチＳ１〜１７が設けられる。参照電圧ＶＲ１とＶＲ２の差分、ＶＲ３とＶＲ４の差分はそれぞれ、イメージセンサのオフセットを打ち消す為に加えられるオフセットである。制御信号については、前記図１と同様である。
【００２２】
図４には、図３のＣＤＳアンプの動作を説明するタイミング図である。イメージセンサからの信号はフィードスルー部と呼ばれる基準信号ｆ０が制御信号ｓｐ１ｅのハイレベルによりオンするスイッチＳ１とＳ６を介して容量Ｃ１とＣ６にサンプルされる。次に制御信号ｓｐ１ｅがロウレベルとなり、上記スイッチＳ１とＳ６がオフし、制御信号ｓｐ２のハイレベルによりスイッチＳ３とＳ４がオンする事で信号部ｓ０が容量Ｃ３とＣ４にサンプルされる。同時に帰還容量Ｃｆ１とＣｆ２が前記同様に参照電圧に接続されリセットされる。
【００２３】
次のタイミングにおいて、制御信号ｓｐ２がロウレベルとなり、スイッチＳ３とＳ４がオフすると同時に、制御信号ｓｐ２ｂとａｍｐｅがハイレベルとなってスイッチＳ７、Ｓ１４，Ｓ１７及びＳ９、Ｓ２２とＳ２３がオンして入力信号ｓ０とｆ０の差分に参照電圧ＶＲ１とＶＲ２の差分が加算され増幅される。この時、制御信号ｓｐ１ｏがハイレベルとなってスイッチＳ２とＳ５がオンしてｆ１が容量Ｃ２とＣ５にサンプルされる。次に、制御信号ｓｐ１ｏがロウレベルとなってスイッチＳ２とＳ５がオフして、制御信号ｓｐ２がハイレベルとなってスイッチＳ３とＳ４がオンして信号部ｓ１が容量Ｃ３とＣ４にサンプルされる。同時に帰還容量Ｃｆ１とＣｆ２が前記同様に参照電圧によりリセットされる。      
【００２４】
次のタイミングで、制御信号ｓｐ２がロウレベルとなってスイッチＳ３とＳ４がオフすると同時に、制御信号ｓｐ２ｂとａｍｐｏがハイレベルとなってスイッチＳ８、Ｓ１５、Ｓ１６及びスイッチＳ９、Ｓ２２とＳ２３がオンして入力信号ｓ１とｆ１の差分に参照電圧ＶＲ３とＶＲ４の差分が加算され増幅される。この時に、同時に前記のような制御信号ｓｐ１ｅのハイレベルによりオンするスイッチＳ１とＳ６を介して容量Ｃ１とＣ６にｆ２がサンプルされる。
【００２５】
この実施例では、前記のような差動信号を形成するイメージセンサに対応した差動入力を持つようにすることができる。そして、前記図１と同様にインタリーブとシェアードアンプ方式の併用により、ＣＤＳアンプの高速化と低電力化が出来る。更に比精度を低下させる可変帰還容量を一組だけとすることにより、複数の信号パスが存在するインタリーブ方式でも精度劣化を抑えられる。また帰還容量が一組だけの為、回路規模の増大も抑えられる。
【００２６】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、１つの出力しか持たないイメージセンサの出力信号を位相反転させて、差動出力として上記図３の入力信号を形成するものであってもよい。デジタル信号を処理するＤＳＰなどのデジタル信号処理回路にてＰＧＡの一部の利得制御機能を持たせてもよい。増幅回路ＡＭＰの具体的構成は種々の実施形態を採ることができる。この発明は、カメラ付携帯、デジタルスチルカメラ及びデジタルビデオカメラ用前処理ＬＳＩのような半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００２７】
【図１】この発明に係るＣＤＳアンプの一実施例を示す回路図である。
【図２】図１のＣＤＳアンプの動作を説明するタイミング図である。
【図３】この発明に係るＣＤＳアンプの他の一実施例を示す回路図である。
【図４】図３のＣＤＳアンプの動作を説明するタイミング図である。
【図５】この発明に先立って検討されたＡＦＥのブロック図である。
【図６】図５のＣＤＳアンプの回路図である。
【図７】図５のＣＤＳアンプの動作を説明するタイミング図である。
【００２８】
Ｓ１〜Ｓ２３…スイッチ、Ｃ１〜Ｃ６…入力キャパシタ、Ｃｆ１，Ｃｆ２…帰還キャパシタ、ＡＭＰ…増幅回路、ＣＤＳ…相関二重サンプリングアンプ、ＰＧＡ…プログラマブル・ゲイン・アンプ、ＡＤＣ…アナログ／デジタル変換回路、ＬＯＧ…論理回路、ＣＰ…チャージポンプ、ＣＣＤ…イメージセンサ、ＳＨ…電圧保持回路。
【図１】
2008306405.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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