(57)【要約】【課題】入出力バッファとの間のデータ転送に係るＤＳＰの処理負荷を軽減する。【解決手段】ストリームソースから入力されたストリームデータを蓄積する入力バッファと、前記入力バッファに蓄積された前記ストリームデータを所定の処理単位毎にデコードしてデコードデータを生成するデコードコア回路と、前記デコードデータを蓄積した後に出力する出力バッファと、を有したストリームデータ再生システムにおいて、前記デコードコア回路と接続され、前記入力バッファに蓄積された前記ストリームデータ及び前記デコードコア回路において生成された前記デコードデータを記憶する転送用メモリセルと、前記入力バッファから前記転送用メモリセルへの前記ストリームデータの前記処理単位毎の転送並びに前記転送用メモリセルから前記出力バッファへの前記デコードデータの前記処理単位毎の転送を制御するデータ転送制御回路と、を有することとする。【選択図】図１
2008097430.tif 000002
【特許請求の範囲】
【請求項１】
ストリームソースから入力されたストリームデータを蓄積する入力バッファと、前記入力バッファに蓄積された前記ストリームデータを所定の処理単位毎にデコードしてデコードデータを生成するデコードコア回路と、前記デコードデータを蓄積した後に出力する出力バッファと、を有したストリームデータ再生システムにおいて、
前記デコードコア回路と接続され、前記入力バッファに蓄積された前記ストリームデータ及び前記デコードコア回路において生成された前記デコードデータを記憶する転送用メモリセルと、
前記入力バッファから前記転送用メモリセルへの前記ストリームデータの前記処理単位毎の転送並びに前記転送用メモリセルから前記出力バッファへの前記デコードデータの前記処理単位毎の転送を制御するデータ転送制御回路と、
を有することを特徴とするストリームデータ再生システム。
【請求項２】
請求項１に記載のストリームデータ再生システムにおいて、
前記転送用メモリセルを複数備え、
前記データ転送制御回路は、
複数の前記転送用メモリセルのうちいずれか一つを前記ストリームデータの転送先又は前記デコードデータの転送元として選択すること、
を特徴とするストリームデータ再生システム。
【請求項３】
請求項２に記載のストリームデータ再生システムにおいて、
複数の前記転送用メモリセルは、
前記ストリームデータの転送又は前記デコードデータの転送が行われる期間以外は、データメモリとして前記デコードコア回路によりアクセスされること、
を特徴とするストリームデータ再生システム。
【請求項４】
請求項１に記載のストリームデータ再生システムにおいて、
前記データ転送制御回路は、
前記入力バッファから前記ストリームデータを前記処理単位毎に読み出すバッファリード回路と、
前記バッファリード回路より読み出された前記ストリームデータを前記処理単位毎に前記転送用メモリセルへと書き込む転送領域ライト回路と、
前記転送用メモリセルから前記デコードデータを前記処理単位毎に読み出す転送領域リード回路と、
前記転送領域リード回路により読み出された前記デコードデータを前記処理単位毎に前記出力バッファへと書き込むバッファライト回路と、
前記バッファリード回路、前記転送領域ライト回路、前記転送領域リード回路及び前記バッファライト回路を制御する主制御回路と、
を有することを特徴とするストリームデータ再生システム。
【請求項５】
請求項４に記載のストリームデータ再生システムにおいて、
前記主制御回路は、
前記デコードコア回路からの前記ストリームデータの転送命令を受けて、前記バッファリード回路及び前記転送領域ライト回路に対して前記ストリームデータの転送開始を通知させる第１の転送モードフラグを出力し、
前記転送領域ライト回路は、
前記第１の転送モードフラグに応じて、前記バッファリード回路により読み出された前記ストリームデータを所定の転送サイズ分前記転送用メモリセルへと書き込んだ後、前記第１の転送モードフラグをリセットさせる第１の転送完了フラグを出力すること、
を特徴とするストリームデータ再生システム。
【請求項６】
請求項４に記載のストリームデータ再生システムにおいて、
前記主制御回路は、
前記デコードコア回路からの前記デコードデータの転送命令を受けて、前記転送領域リード回路及び前記バッファライト回路に対して前記デコードデータの転送開始を通知させる第２の転送モードフラグを出力し、
前記転送領域リード回路は、
前記第２の転送モードフラグに応じて、前記転送用メモリセルから前記デコードデータを所定の転送サイズ分読み出して前記バッファライト回路により前記出力バッファへと書き込まれた後、前記第２の転送モードフラグをリセットさせる第２の転送完了フラグを出力すること、
を特徴とするストリームデータ再生システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストリームデータ再生システムに関する。
【背景技術】
【０００２】
ストリーム処理方式とは、全てのデータをパソコンなどのメモリに読み込んだ後に所定の処理を施すのではなく、とぎれなく流れるデータ（以下、ストリームデータという。）のヘッダ部を検出するのと同時に当該ヘッダ部を有したストリームデータの処理を開始しながら次に処理すべきストリームデータを読み込んでいく方式のことである。
【０００３】
かかるストリームデータの一例としては、データの圧縮・伸長技術として知られるＭＰＥＧ方式において、ＭＰＥＧビデオパートに準拠してエンコードされたビデオデータのデータ列（ビデオストリームデータ）、ＭＰＥＧオーディオパートに準拠してエンコードされたオーディオデータのデータ列（オーディオストリームデータ）、ＭＰＥＧビデオストリームデータ及びＭＰＥＧオーディオストリームデータがＭＰＥＧシステムパートに準拠して時分割多重化され且つ合成されたデータ列（システムストリームデータ）等が挙げられる。尚、これらのストリームの供給源（以下、「ストリームソース」と言う。）としては、ＣＤ−ＲＯＭ、ＤＶＤ等の光ディスクや、携帯オーディオ向けフラッシュメモリ等のメモリデバイス、ＢＳ又は地上デジタル放送やカーナビゲーション向けのアンテナ等、多岐にわたる。
【０００４】
図１０は、従来のストリームデータ再生システムの構成を示した図である。尚、以下では、説明の都合上、従来のストリームデータ再生システムとして、光ディスクに記憶されたＭＰＥＧ方式のオーディオストリームデータ再生システムを例に挙げて説明する（例えば、以下に示す特許文献１を参照）。
【０００５】
ストリームソース１０は、ＭＰＥＧ方式のフレーム間予測で圧縮されたオーディオストリームデータが記憶された光ディスクである。尚、かかるオーディオストリームデータのデコード可能な最小の処理単位である複数ワードで構成された１フレーム（ＡＡＵ（Audio Access Unit）と呼ばれる。）は、先頭から末尾に向けて、ヘッダ、誤り訂正符号並びにオーディオデータによって構成される。
【０００６】
入力バッファ２０は、例えば、ＦＩＦＯ構成のリングバッファによって構成され、ストリームソース１０から光ピックアップによって読み出されてＡ／Ｄ変換されたオーディオストリームデータを順次蓄積するバッファである。
【０００７】
出力バッファ３０は、入力バッファ２０と同様に、例えば、ＦＩＦＯ構成のリングバッファによって構成され、ＤＳＰ５０によってオーディオストリームデータのデコード結果として生成されるデコードデータを順次蓄積するバッファである。
【０００８】
出力装置４０は、例えば、アンプ搭載スピーカーによって構成され、出力バッファ３０から順次供給されてＤ／Ａ変換されたデコードデータを音声出力する。
【０００９】
ＤＳＰ（Digital Signal Processor）５０は、一般的に、積和演算を高速に実行可能な積和乗算器等によって構成されるＤＳＰコア５２を具備する点や、データメモリ５１とプログラムメモリ５３が分離されてＤＳＰコア５２よりそれぞれ独立してアクセスされるハーバードアーキテクチャを採用する点等といった特徴を有する。尚、ＤＳＰ５０は、つぎのように、入力バッファ２０に蓄積されたオーディオストリームデータに対するデコード処理を行う。
【００１０】
即ち、ＤＳＰコア５２は、入力バッファ２０に蓄積されたオーディオストリームデータの各１フレームのヘッダ部を検出し、その検出結果に基づいて、入力バッファ２０に対してリード要求を出力する。この結果、入力バッファ２０から１ワード単位でオーディオストリームデータが読み出されてＤＳＰ５０へと入力される。そして、ＤＳＰコア５２は、データメモリ５１に対してライト要求を出力し、入力バッファ２０から読み出されたオーディオストリームデータをデータメモリ５１の所定領域（ストリームバッファ）に書き込んでいく。
【００１１】
ＤＳＰコア５２は、プログラムメモリ５３に格納されたＭＰＥＧ方式のデコード処理用プログラムを読み出して、データメモリ５１に格納されたオーディオストリームデータに対して所定のデコード処理（伸長処理等）を実施する。デコード処理の結果により生成されるデコードデータは、ＤＳＰ５２によってデータメモリ５１の所定領域（デコードバッファ）に書き込まれる。そして、ＤＳＰコア５２は、データメモリ５１に対してリード要求を出力し、データメモリ５１に格納されたデコードデータを１ワード単位で読み出して出力バッファ３０へと供給する。この結果、出力装置４０から音声出力がなされ、ＤＳＰ５０によるデコード処理が完了する。
【特許文献１】特開２００３−２１６１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、図１０に示した例では、ＤＳＰコア５２が、入力バッファ２０からオーディオストリームデータを読み出し、その読み出したオーディオストリームデータをデータメモリ５１に展開している。また、ＤＳＰコア５２は、データメモリ５１上に書き込まれたデコードデータを読み出して出力バッファ３０への当該デコードデータの書き込みを行っている。
【００１３】
このように、従来のストリームデータ再生システムでは、入出力バッファとＤＳＰとの間でデータ転送が１ワード単位で繰り返し行われる仕組みを採用している。このため、入出力バッファとの間のデータ転送に係る処理負荷が、ＤＳＰ全体の処理負荷の中に占める割合が大きいので、ＤＳＰ本来のデコード処理に支障をきたしていた。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明のうちの主たる発明は、ストリームソースから入力されたストリームデータを蓄積する入力バッファと、前記入力バッファに蓄積された前記ストリームデータを所定の処理単位毎にデコードしてデコードデータを生成するデコードコア回路と、前記デコードデータを蓄積した後に出力する出力バッファと、を有したストリームデータ再生システムにおいて、前記デコードコア回路と接続され、前記入力バッファに蓄積された前記ストリームデータ及び前記デコードコア回路において生成された前記デコードデータを記憶する転送用メモリセルと、前記入力バッファから前記転送用メモリセルへの前記ストリームデータの前記処理単位毎の転送並びに前記転送用メモリセルから前記出力バッファへの前記デコードデータの前記処理単位毎の転送を制御するデータ転送制御回路と、を有することとする。
【発明の効果】
【００１５】
本発明によれば、入出力バッファとの間のデータ転送に係るＤＳＰの処理負荷を軽減したストリームデータ再生システムを提供することができる。
【発明を実施するための最良の形態】
【００１６】
＜＜ストリームデータ再生システムの構成＞＞
図１は、本発明に係るストリームデータ再生システムの構成を示した図である。尚、図１０に示した従来のストリームデータ再生システムと同一要素（ストリームソース１０、入力バッファ２０、出力バッファ３０、出力装置４０）は同一の符号を付して説明は省略する。
【００１７】
また、図１０に示した従来のストリームデータ再生システムの場合と同様に、光ディスクに記憶されたＭＰＥＧ方式のオーディオストリームデータ再生システムを例に挙げて説明するが、本発明に係るストリームデータとしては、ＭＰＥＧ方式のビデオストリームデータやシステムストリームデータであってもよいし、本発明に係るストリームデータ再生システムとしては、携帯オーディオプレイヤーやＢＳ又は地上デジタル放送受信機等の場合であってもよい。
【００１８】
図１に示した本発明に係るストリームデータ再生システムが、図１０に示した従来のストリームデータ再生システムと構成上相違する点は、ＤＳＰ１００のデータメモリモジュール１１０とデータ転送制御回路２００の２点が挙げられる。
【００１９】
ＤＳＰ１００は、積和乗算器等によって構成され、ストリームデータのデコード処理を行うＤＳＰコア１２０（本発明に係る『デコードコア回路』）を具備する点や、データメモリモジュール１１０とプログラムメモリ１３０が分離されてＤＳＰコア１２０よりそれぞれ独立してアクセスされるハーバードアーキテクチャを採用する。
【００２０】
ここで、データメモリモジュール１１０は、従来のデータメモリ５１と同様にデータを読み書きするメモリであるが、それぞれ物理的に独立した通常領域用メモリセル１１１、転送領域０用メモリセル１１２並びに転送領域１用メモリセル１１３を一体化し、ＤＳＰコア１２０においてデータメモリ向けのアドレス空間により一元管理されるメモリモジュールとする。
【００２１】
通常領域用メモリセル１１１は、入力バッファ２０からデータ転送制御回路２００を介してＤＳＰ１００へと転送されるオーディオストリームデータ並びにＤＳＰ１００からデータ転送制御回路２００を介して出力バッファ３０へと転送されるデコードデータ以外の通常データを読み書きするメモリセルである。尚、データメモリモジュール１１０全体の領域における通常領域用メモリセル１１１の領域のことを「通常領域」と呼ぶ。
【００２２】
転送領域０用メモリセル１１２は、入力バッファ２０からデータ転送制御回路２００を介して転送されてきたオーディオストリームデータを格納するメモリセルである。尚、データメモリモジュール１１０全体の領域における転送領域０用メモリセル１１２の領域のことを「転送領域０」と呼ぶ。また、ストリームソース１０から読み出したオーディオストリームデータが入力バッファ２０に蓄積された後、入力バッファ２０からオーディオストリームデータを読み出してデータ転送制御回路２００を介して転送領域０用メモリセル１１２へと書き込むことを、以下では「リード転送」と呼ぶ。即ち、転送領域０用メモリセル１１２はリード転送先に該当し、入力バッファ２０はリード転送元に該当する。
【００２３】
転送領域１用メモリセル１１３は、データ転送制御回路２００を介して出力バッファ３０へと転送させるデコードデータを格納するメモリセルである。尚、データメモリモジュール１１０全体の領域における転送領域１用メモリセル１１３の領域のことを「転送領域１」と呼ぶ。また、データ転送制御回路２２０を介して転送領域１用メモリセル１１３からデコードデータを読み出して出力バッファ３０へと書き込むことを、以下では「ライト転送」と呼ぶ。即ち、転送領域１用メモリセル１１３はライト転送元に該当し、出力バッファ３０はライト転送先に該当する。
【００２４】
以上のように、通常のデータメモリとして用いられる通常領域用メモリセル１１１と、ストリームデータ又はデコードデータの転送領域として用いられる転送領域０用メモリセル１１２及び転送領域１用メモリセル１１３を、物理的に分けたことによって、ストリームデータ又はデコードデータの転送中であっても、ＤＳＰコア１２０は、通常領域用メモリセル１１１を使用して他の処理を実行することができる。
【００２５】
尚、転送領域０用メモリセル１１２並びに転送領域１用メモリセル１１３は、リード転送中又はライト転送中の期間では、ＤＳＰコア１２０からのアクセスが禁止されるが、リード転送中又はライト転送中以外の期間では、通常領域用メモリセル１１１と同様に、ＤＳＰコア１２０から通常のデータメモリとしてアクセスされる。また、転送領域０用メモリセル１１２並びに転送領域１用メモリセル１１３は、それぞれ、リード転送及びライト転送の両方を実施できるよう切り替えて制御がなされる場合とする。
【００２６】
データ転送制御回路２００は、入力バッファ２０から転送領域０用メモリセル１１２又は転送領域１用メモリセル１１３へのオーディオストリームデータの転送制御、並びに、転送領域０用メモリセル１１２又は転送領域１用メモリセル１１３から出力バッファ３０へのデコードデータの転送制御を行う。尚、データ転送制御回路２００は、ＤＳＰコア１２０からの転送命令に従って、オーディオストリームデータ又はデコードデータの転送制御を実行する。
【００２７】
従って、データ転送制御回路２００は、ＤＳＰコア１２０からの転送命令を受けた後は、ＤＳＰコア１２０を介さずに、前述した転送制御を実行することができ、ＤＳＰコア１２０全体の処理負荷を軽減することが可能となる。また、処理負荷の軽減によって、ＤＳＰコア１２０は、他の処理機能を追加することが容易となる他、動作周波数を下げることも容易となる。
【００２８】
＜＜データ転送制御回路の構成＞＞
図２は、本発明に係るデータ転送制御回路２００の構成を示した図である。尚、図２では、転送領域０用メモリセル１１２がリード転送先に該当し、転送領域１用メモリセル１１３がライト転送元に該当する場合とする。
【００２９】
入出力バッファ３００は、入力バッファ２０並びに出力バッファ３０を総称したＤＳＰ１００の外部に設けたオーディオストリームデータのメモリである。尚、入出力バッファ３００は、ＤＳＰ１００の内部に設けてもよいが、一般的には、ＤＳＰ１００の回路規模縮小化のためにＤＳＰ１００の外部に設ける方が好ましい。
【００３０】
主制御回路２３０は、ＤＳＰコア１２０からの転送命令を受けて、データ転送制御回路２００全体の制御、特に、バッファリード回路２１１、転送領域ライト回路２１２、転送領域リード回路２２０及びバッファライト回路２２１のリード・ライト制御を司る回路であり、例えば、プロセッサとして実施される。
【００３１】
バッファリード回路２１１は、バッファリードアクセス回路２１０を介して、入出力バッファ３００に格納されたリード転送データ（本実施形態の場合、オーディオストリームデータが該当する。）を所定の処理単位（例えば、１ワード）毎に読み出しを行う回路である。
【００３２】
転送領域ライト回路２１２は、バッファリード回路２１１によって入出力バッファ３００から読み出されたリード転送データを、転送領域０用メモリセル１１２へと所定の処理単位（例えば、１ワード）毎に書き込みを行う回路である。尚、転送領域ライト回路２１２は、リード転送データの書き込みが終了した際、主制御回路２３０に対してリード転送完了フラグを出力する。
【００３３】
セレクタ２１３は、主制御回路２３０から供給される転送モードフラグ０に応じて、転送領域０用メモリセル１１２にリード転送データの書き込みを行う場合には、転送領域ライト回路２１２から供給されるリード転送データを選択して転送領域０用メモリセル１１２へと出力する。また、セレクタ２１３は、転送領域０用メモリセル１１２にＤＳＰコア１２０から供給されるデコードデータ等のライトデータ（以下、ＤＳＰライトデータと呼ぶ。）を書き込む場合には、ＤＳＰコア１２０から供給されるＤＳＰライトデータを選択して転送領域０用メモリセル１１２へと出力する。
【００３４】
セレクタ２２３は、主制御回路２３０から供給される転送モードフラグ０に応じて、転送領域０用メモリセル１１２から読み出されたデータ又は０データを選択してセレクタ２２６へと出力する。
【００３５】
セレクタ２１４は、主制御回路２３０から供給される転送モードフラグ１に応じて、転送領域１用メモリセル１１３にリード転送データの書き込みを行う場合には、転送領域ライト回路２１２から供給されるリード転送データを選択して転送領域１用メモリセル１１３へと出力する。また、セレクタ２１４は、転送領域１用メモリセル１１３にＤＳＰライトデータの書き込みを行う場合には、ＤＳＰコア１２０から供給されるＤＳＰライトデータを選択して転送領域１用メモリセル１１３へと出力する。
【００３６】
セレクタ２２４は、主制御回路２３０から供給される転送モードフラグ１に応じて、転送領域１用メモリセル１１３から読み出されたデータ又は０データを選択して、セレクタ２２６へと出力する。
【００３７】
セレクタ２２５は、主制御回路２３０から供給される転送モードフラグ０に応じて、転送領域０に格納されたデータをライト転送データとする場合には、転送領域０用メモリセル１１２から読み出されたライト転送データを選択して転送領域リード回路２２０へと出力する。また、セレクタ２２５は、転送領域１に格納されたデータをライト転送データとする場合には、転送領域１用メモリセル１１３から読み出されたライト転送データを選択して転送領域リード回路２２０へと出力する。
【００３８】
転送領域リード回路２２０は、セレクタ２２５を介して、転送領域０用メモリセル１１２又は転送領域１用メモリセル１１３からライト転送データを所定の処理単位（例えば、１ワード）毎に読み出しを行う回路である。尚、転送領域リード回路２２０は、ライト転送データの読み出しが終了した際に、主制御回路２３０に対してライト転送完了フラグを出力する。
【００３９】
バッファライト回路２２１は、バッファライトアクセス回路２２２を介して、転送領域リード回路２２０から読み出したライト転送データを入出力バッファ３００に所定の処理単位（例えば、１ワード）毎に書き込む回路である。
【００４０】
セレクタ２２６は、ＤＳＰコア１２０からの要求に従って、セレクタ２２３より出力される転送領域０用メモリセル１１２から読み出したデータ、セレクタ２２４より出力される転送領域１用メモリセル１１３から読み出したデータ又は通常領域用メモリセル１１１から読み出した通常データのうちいずれか一つを選択してＤＳＰリードデータとしてＤＳＰコア１２０へと出力する。
【００４１】
＜＜データ転送制御回路のリード転送に係る動作＞＞
図３乃至図５を参照して、リード転送先として転送領域０用メモリセル１１２が選択された場合のデータ転送制御回路２００のリード転送に係る動作を説明する。尚、図３は、データ転送制御回路２００のリード転送に係るシステム構成図であり、図４は、図３に示したシステム構成における主要信号のタイミングチャートであり、図５は、転送領域ライト回路２１２の状態遷移図である。
【００４２】
主制御回路２３０は、バッファリード回路２１１に対してリードアドレスを供給した上で（図４（ｂ）参照）、さらに、バッファリード回路２１１並びに転送領域ライト回路２１２に対して、リード転送データ（ストリームデータ）の転送開始を通知させるリード転送モードフラグ（本発明に係る『第１の転送モードフラグ』）を“０”から“１”に設定する（図４（ｃ）参照）。
【００４３】
バッファリード回路２１１は、リード転送モードフラグが“１”になった旨を識別すると、バッファリードアクセス回路２１０に対してリード転送開始命令を与えて（図４（ｄ）参照）、主制御回路２３０から供給されたリードアドレスをバッファリードアクセス回路２１０へと供給するとともに（図４（ｆ）参照）、所定期間経過後に、リード転送ステータスを“０（停止）”から“１（リード転送中）”へと切り替える（図４（ｅ）参照）。
【００４４】
バッファリードアクセス回路２１０は、リード転送ステータスが“１（リード転送中）”となったことを受けて、バッファリード回路２１１からシステムクロック（図４（ａ）参照）を所定分周したリードクロックを受信する（図４（ｇ）参照）。そして、バッファリードアクセス回路２１０は、バッファリード回路２１１から供給されたリードクロック並びにリードアドレスに基づいて、入出力バッファ３００からリード転送データの読み出しを行う。詳述すると、バッファリードアクセス回路２１０は、リードクロックの立ち下がり毎にリード有効フラグを所定期間の間“１”に設定するとともに（図４（ｇ）、（ｈ）参照）、リード有効フラグが“１”の間に入出力バッファ３００からリード転送データを所定の処理単位（例えば、１ワード）分読み出す（図４（ｈ）、（ｉ）参照）。
【００４５】
一方、転送領域ライト回路２１２は、バッファリード回路２１１からリード転送イネーブル（リード有効フラグと同一）及びリード転送データが供給される（図４（ｈ）、（ｉ）、（ｊ）参照）。転送領域ライト回路２１２は、リード転送イネーブルが“１”となる毎に、バッファリード回路２１１から供給された所定の処理単位分のリード転送データを、転送領域０用メモリセル１１２へと書き込んでいく（図４（ｊ）、（ｋ）参照）。
【００４６】
一方、転送領域ライト回路２１２は、図５に示す状態遷移図に従って、転送領域０用メモリセル１１２に対し、バッファリード回路２１１から供給されたリード転送データの書き込みを所定の処理単位（例えば、１ワード）毎に行っていく。即ち、主制御回路２３０から供給されるリード転送モードフラグが“０”から“１”へと切り替わった際に、転送領域ライト回路２１２は、アイドル状態Ｓ０から、バッファリード回路２１１からリード転送データを待つリード転送データ待ち状態Ｓ１へと移行する。また、リード転送データ待ち状態Ｓ１において、リード転送イネーブルが“０”から“１”へと切り替わった際に、転送領域ライト回路２１２は、転送領域０用メモリセル１１２に対してリード転送データを書き込んでいく転送領域ライト状態Ｓ２へと移行する。
【００４７】
尚、転送領域ライト回路２１２は、転送領域０用メモリセル１１２に書き込んだリード転送データ量をカウントする機能を具備する。ここで、転送領域ライト回路２１２は、リード転送データ量が、ＤＳＰコア１２０からの転送命令に応じて予め設定しておいたリード転送データサイズに達するか否かを判定するリード転送完了判定状態Ｓ３へと移行する。
【００４８】
転送領域ライト回路２１２は、リード転送完了判定状態Ｓ３において、リード転送データ量がリード転送データサイズに満たない場合にはリード転送データ待ち状態Ｓ１へと再び移行し、一方、リード転送データ量がリード転送データサイズに達した場合には最初のアイドル状態Ｓ０に戻る。
【００４９】
尚、アイドル状態Ｓ０に戻った際に、転送領域ライト回路２１２は、リード転送完了フラグ（本発明に係る『第１の転送完了フラグ』）を“０”から“１”に設定して、主制御回路２３０並びにバッファリード回路２１１へと供給する（図４（ｌ）参照）。この結果、主制御回路２３０は、リード転送モードフラグを“０”にリセットし、また、バッファリード回路２１１は、リード転送ステータスを“１”から“０”へと切り替える（図４（ｅ）、（ｌ）参照）。以上により、データ転送制御回路２００によるリード転送が完了する。
【００５０】
＜＜データ転送制御回路のライト転送に係る動作＞＞
図６乃至図９を参照して、ライト転送元として転送領域１用メモリセル１１３が選択された場合のデータ転送制御回路２００のライト転送に係る動作を説明する。尚、図６は、データ転送制御回路２００のライト転送に係るシステム構成図であり、図７は、図６に示したシステム構成における主要信号のタイミングチャートであり、図８は、転送領域リード回路２２０の状態遷移図であり、図９は、バッファライト回路２２１の状態遷移図である。
【００５１】
主制御回路２３０は、ＤＳＰコア１２０からのライト転送命令を受けて、バッファライト回路２２１に対してライトアドレスを供給した上で（図７（ｂ）参照）、さらに、バッファライト回路２２１並びに転送領域リード回路２２０に対してライト転送データ（デコードデータ）の転送開始を通知させるライト転送モードフラグ（本発明に係る『第２の転送モードフラグ』）を“０”から“１”に設定する（図７（ｃ）参照）。
【００５２】
転送領域リード回路２２０は、図８に示す状態遷移図に従って、転送領域１用メモリセル１１３からライト転送データの読み出しを行う。即ち、主制御回路２３０から供給されるライト転送モードフラグが“０”から“１”へと切り替わった後、転送領域リード回路２２０は、アイドル状態Ｓ０から、転送領域１用メモリセル１１３から１フレームに相当する４ワード分のライト転送データを読み出す状態Ｓ１〜Ｓ４へと移行する。
【００５３】
そして、転送領域リード回路２２０は、転送領域１用メモリセル１１３から４ワード分のライト転送データの読み出しが完了したとき、ライト転送イネーブルを“１”にセットした上で（図７（ｇ）、（ｈ）参照）、バッファライト回路２２１による入出力バッファ３００への４ワード分のライト転送データの書き込みが完了する旨を示すライトフラグが“１”となるまでを待つライト完了待ち状態Ｓ５へと移行する（図７（ｉ）、（ｊ）参照）。
【００５４】
尚、転送領域リード回路２２０は、転送領域１用メモリセル１１３から読み出したライト転送データ量をカウントする機能を具備する。転送領域リード回路２２０は、バッファライト回路２２１による４ワード分のライト転送データの書き込みが完了し、ライトフラグが“１”となったとき、ライト転送データ量が、ＤＳＰコア１２０からのライト転送命令によって予め設定しておいたライト転送データサイズに達するか否かを判定する。
【００５５】
転送領域リード回路２２０は、ライト転送データ量がライト転送データサイズに満たない場合には、つぎの４ワード分のライト転送データを読み出していく状態Ｓ１〜Ｓ４へと移行し、一方、ライト転送データ量がライト転送データサイズに達した場合には、ライト転送完了フラグ（本発明に係る『第２の転送完了フラグ』）を“１”に設定して、最初のアイドル状態Ｓ０へと戻る。この結果、主制御回路２３０は、ライト転送モードフラグを“０”にリセットする。
【００５６】
以上のように、転送領域リード回路２２０による転送領域１用メモリセル１１３からのライト転送データの読み出しが完了する。
【００５７】
一方、バッファライト回路２２１は、ライト転送モードフラグが“１”になった旨を識別すると、バッファライトアクセス回路２２２に対してライト転送開始命令を与えて（図７（ｄ）参照）、主制御回路２３０から供給されたライトアドレスをバッファライトアクセス回路２２２へと供給するとともに（図７（ｆ）参照）、所定期間経過後に、ライト転送ステータスを“０（停止）”から“１（ライト転送中）”へと切り替える（図７（ｅ）参照）。
【００５８】
バッファライト回路２２１は、ライト転送停止命令が“１（ライト転送中）”となったことを受けて、システムクロック（図７（ａ）参照）を所定分周したライトクロックと、転送領域リード回路２２０によって読み出されたライト転送データを、バッファライトアクセス回路２２２へと供給する。この結果、バッファライトアクセス回路２２２は、バッファライト回路２２１から供給されたライトアドレス及びライトクロックに基づいて、入出力バッファ３００にライト転送データを書き込んでいく。
【００５９】
尚、バッファライト回路２２１による入出力バッファ３００へのライト転送データの書き込みは、図９に示す状態遷移図に従うことになる。即ち、主制御回路２３０から供給されるライト転送モードフラグが“０”から“１”へと切り替わった際に、バッファライト回路２２１は、アイドル状態Ｓ０から、転送領域リード回路２２０から４ワード分のライト転送データを待つライト転送データ待ち状態Ｓ１へと移行する。
【００６０】
そして、４ワード分のライト転送データが供給され、且つ、ライト転送イネーブルが“０”から“１”へと切り替わった際に、バッファライト回路２２１は、バッファライトアクセス回路２２２に対してアービタリクエストを出力するライト要求状態Ｓ２へと移行し、さらに、バッファライトアクセス回路２２２からアービタ許可ＡＫを待つライト許可待ち状態Ｓ３へと移行する。
【００６１】
バッファライト回路２２１は、バッファライトアクセス回路２２２からアービタ許可ＡＫを受け付けると、４ワード分のライト転送データを１ワード単位で入出力バッファ３００へと書き込んでいくライト状態Ｓ４〜Ｓ７へと移行する。そして、４ワード分のライト転送データの書き込みが終了すると、バッファライト回路２２１は、ライト転送データ待ち状態Ｓ１へと再び移行し、ＤＳＰコア１２０により設定されたライト転送データサイズ分の書き込みが終了するまで、前述した状態遷移を繰り返していく。尚、ライト転送データサイズ分の書き込みが終了すると、バッファライト回路２２１は、転送領域リード回路２２０によって“１”に設定されたライト転送完了フラグに従って、アイドル状態Ｓ０へと戻る。以上により、データ転送制御回路２００によるライト転送が完了する。
【００６２】
以上、本発明の実施形態について説明したが、前述した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００６３】
【図１】本発明に係るストリームデータ再生システムの構成を示した図である。
【図２】本発明に係るデータ転送制御回路の構成を示した図である。
【図３】本発明に係るデータ転送制御回路のリード転送に係るシステム構成図である。
【図４】図３に示したシステム構成における主要信号のタイミングチャートである。
【図５】本発明に係る転送領域ライト回路の状態遷移図である。
【図６】本発明に係るデータ転送制御回路のライト転送に係るシステム構成図である。
【図７】図６に示したシステム構成における主要信号のタイミングチャートである。
【図８】本発明に係る転送領域リード回路の状態遷移図である。
【図９】本発明に係るバッファライト回路の状態遷移図である。
【図１０】従来のストリームデータ再生システムの構成を示した図である。
【符号の説明】
【００６４】
１０  ストリームソース
２０  入力バッファ
３０  出力バッファ
４０  出力装置
５０、１００  ＤＳＰ
５１  データメモリ
１１０  データメモリモジュール
１１１  通常領域用メモリセル
１１２  転送領域０用メモリセル
１１３  転送領域１用メモリセル
５２、１２０  ＤＳＰコア
５３、１３０  プログラムメモリ
２００  データ転送制御回路
２１０  バッファリードアクセス回路
２１１  バッファリード回路
２１２  転送領域ライト回路
２１３、２１４、２２３、２２４、２２５、２２６  セレクタ
２２０  転送領域リード回路
２２１  バッファライト回路
２２２  バッファライトアクセス回路
２３０  主制御回路
３００  入出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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