(57)【要約】【課題】マスタープロセッサーがスレーブプロセッサーの状態を知ることが可能なプロセッサーシステム及び通信装置を提供すること。【解決手段】本発明にかかる通信装置は、スレーブプロセッサー１１、積分回路１２及びマスタープロセッサー１３を備えた、いわゆるマスター／スレーブ構成の通信装置である。まず、スレーブプロセッサー１１は、タスク起動状態信号を積分回路１２に対して送信する。積分回路１２は、受信したタスク起動状態信号を積分により変換し、これを積分結果信号としてマスタープロセッサー１３に送信する。そして、マスタープロセッサー１３が、この積分結果信号を受信し、タスク起動状態を判断する。【選択図】図１
2008097093.tif 000002
【特許請求の範囲】
【請求項１】
タスク起動状態を示すタスク起動状態信号を出力するスレーブプロセッサーと、
前記スレーブプロセッサーから入力したタスク起動状態信号を積分し、積分結果信号を出力する積分回路と、
当該スレーブプロセッサー及び前記積分回路と接続され、前記積分結果信号に基づいてタスク起動状況を判断するマスタープロセッサーとを備えたプロセッサーシステム。
【請求項２】
前記プロセッサーシステムは、さらに、前記積分回路から出力された積分結果信号に対して比較処理を実行し、比較結果信号を出力するコンパレータを備え、
前記マスタープロセッサーは、前記比較結果信号に基づいてタスク起動状況を判断することを特徴とする請求項１記載のプロセッサーシステム。
【請求項３】
前記スレーブプロセッサーは、マルチタスクオペレーティングシステムを実行することを特徴とする請求項１又は２記載のプロセッサーシステム。
【請求項４】
前記スレーブプロセッサーは、前記タスク起動状態信号をポート出力することを特徴とする請求項１、２又は３記載のプロセッサーシステム。
【請求項５】
前記マスタープロセッサーは、前記積分結果信号をデジタル信号に変換する手段を備えたことを特徴とする請求項１記載のプロセッサーシステム。
【請求項６】
請求項１〜５いずれかに記載のプロセッサーシステムを備えた通信装置。
【請求項７】
マルチタスクオペレーティングシステムを実行するプロセッサーであって、前記マルチタスクオペレーティングシステムが実行する第１のタスクと、当該第１のタスクより実行優先度の低い第２のタスクとの起動状態に基づいて、タスク起動状態信号を出力することを特徴とするプロセッサー。
【請求項８】
前記タスク起動状態信号は、前記第１のタスクが起動された場合は第１の電位を有し、前記第２のタスクが起動された場合は第２の電位を有することを特徴とする請求項７記載のプロセッサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセッサーシステム及び通信装置に関するものであり、特に、プロセッサーの負荷状態監視機能を有するプロセッサーシステム及び通信装置に関する。
【背景技術】
【０００２】
一般に、マスタープロセッサー及びスレーブプロセッサーを有するプロセッサーシステムを搭載した通信装置においては、マスタープロセッサーがスレーブプロセッサーを通信にて操作する。マルチタスクオペレーティングシステム（以下、マルチタスクＯＳと略す）を使用したプログラム制御では、例えば、通信制御タスクや電源制御タスクというように機能毎にタスクを分け、それぞれに優先順位をつけてプログラムを制御している場合が多い。この場合、複数のタスクが一括して動作するときは、優先順位の高いタスクから順にタスクが実行されることになり、ＣＰＵの負荷が高くなる。そのため、通信制御タスクの優先順位より高いタスクが起動されているときは、マスタープロセッサーからの要求に対して通信制御が行なえなくなる状態（マスタープロセッサーに対して応答を返すことができない状態）になる。この問題点を解決するためには、スレーブプロセッサーからマスタープロセッサーに対して、状態を通知する手段が必要となるが、従来の方法では、通信可能状態を示す端子を備えたマスタープロセッサーとスレーブプロセッサーの接続を実現することにより、マスタープロセッサーがスレーブプロセッサーの状態を知ることが多い。
【０００３】
以下、図８、図９、図１０及び図１１を用いて、特許文献１の従来技術について説明する。
【０００４】
最初に、図８を用いて、当該従来技術にかかる通信装置の構成について説明する。
【０００５】
マスタープロセッサー８１、スレーブプロセッサー８２及びスレーブプロセッサー８３は、共通バス８４に備えられたマスターレディー線８４ｂ及びスレーブレディー線８４ｃにより、相互に接続されており、マスタープロセッサー８１は、マスターレディー線８４ｂに自己の動作状態（マスター動作状態）を与える。一方、スレーブプロセッサー８２及びスレーブプロセッサー８３は、スレーブレディー線に自己の動作状態（スレーブ動作状態）を与える。マスタープロセッサー８１では、スレーブレディー線８４ｃを監視することによりスレーブプロセッサーの動作状態を知り、スレーブプロセッサー８２及びスレーブプロセッサー８３では、マスターレディー線８４ｂ及びスレーブレディー線８４ｃを監視することにより、マスタープロセッサー８１及び他のスレーブプロセッサーの動作状態を知る。
【０００６】
次に、当該従来技術にかかる通信装置における処理について説明する。
【０００７】
電源投入時、マスタープロセッサー８１上のマイクロプロセッサー（ＭＰＵ）８１aはイニシャライズ信号でマスターフリップフロップ（ＭＦ／Ｆ）８１ｂをリセットする。このリセットによって、マスターフリップフロップ８１ｂからマスターインアクティブ信号が送信され、ドライバー８１ｃはマスターレディー線８４ｂをインアクティブにドライブする。
【０００８】
同様にして、スレーブプロセッサー８２及びスレーブプロセッサー８３では、電源投入によって、マイクロプロセッサー８２ａ及びマイクロプロセッサー８３ａがそれぞれスレーブフリップフロップ（ＳＦ／Ｆ）８２ｂ及びスレーブフリップフロップ（ＳＦ／Ｆ）８３ｂをリセットする。このリセットによって、スレーブフリップフロップ８２ｂ及びスレーブフリップフロップ８３ｂからそれぞれ第１及び第２のスレーブインアクティブ信号が送信され、ドライバー８２ｃ及びドライバー８３ｃはスレーブレディー線８４ｃをインアクティブにドライブする。
【０００９】
スレーブプロセッサー８２及びスレーブプロセッサー８３において、それぞれレシーバ８２ｄ及びレシーバ８３ｄによってマスターレディー線８４ｃがインアクティブであることを認識しており、電源投入後、マイクロプロセッサー８２ａ及びマイクロプロセッサー８３ａはマスターレディー線８４ｃがアクティブになるのを待機している。つまり、待機状態にある。
【００１０】
一方、マスタープロセッサー８１では、マイクロプロセッサー８１ａがマスターフリップフロップ８１ｂをセット状態とする。この結果、マスターフリップフロップ８１ｂはマスターアクティブ信号を送信し、ドライバー８１ｃはマスターレディー線８４ｂをアクティブにドライブする。
【００１１】
スレーブプロセッサー８２において、マイクロプロセッサー８２ａがレシーバー８２ｄを介してマスターレディー線８４ｂがアクティブであることを認識すると、スレーブプロセッサー８２では、処理を開始する。同様に、スレーブプロセッサー８３は、レシーバー８３ｄを介してマイクロプロセッサー８３ａにマスターレディー線８４ｂがアクティブであることが通知され、処理を開始する。
【００１２】
スレーブプロセッサー８２及びスレーブプロセッサー８３の処理が完了すると、マイクロプロセッサー８２ａ及びマイクロプロセッサー８３ａがスレーブフリップフロップ８２ｂ及びスレーブフリップフロップ８３ｂをセット状態とする。これにより、スレーブフリップフロップ８２ｂ及び８３ｂはアクティブ信号を送信し、ドライバー８２ｃ及び８３ｃはスレーブレディー線８４ｃをアクティブにドライブする。しかし、どちらか一方が処理中である場合、処理中である方のドライバー８２ｃ又はドライバー８３ｃがスレーブレディー線８４ｃをインアクティブにドライブしている。したがって、全てのスレーブプロセッサーが処理を完了するまで、スレーブレディー線８４ｃはインアクティブ状態となったままであり、マスタープロセッサー８１ではレシーバー８１ｄによってマイクロプロセッサー８１ａがスレーブレディー線８４ｃがインアクティブであると認識しており、スレーブプロセッサー８２は他のプロセッサーに対してアクセスを実行しない。
【００１３】
全てのスレーブプロセッサーが処理を完了すると、マスタープロセッサー８１でレシーバー８１ｄによってスレーブレディー線８４ｃがアクティブになったことを認識する。同様に、スレーブプロセッサー８２及びスレーブプロセッサー８３では、レシーバー８２ｅ及びレシーバー８３ｅによって、スレーブレディー線８４ｃがアクティブになったことを認識することになり、他のプロセッサーに対するアクセスが可能となる。
【００１４】
動作中に、例えば、スレーブプロセッサーに障害が発生すると、マイクロプロセッサー８２ａ及びマイクロプロセッサー８３ａは、スレーブフリップフロップ８２ｂ及びスレーブフリップフロップ８３ｂをリセット状態とする。これにより、スレーブフリップフロップ８２ｂ及び８３ｂはインアクティブ信号を送信し、ドライバー８２ｃ及びドライバー８３ｃがスレーブレディー線８４ｃをインアクティブにドライブする。この結果、マスタープロセッサー８１は、レシーバー８１ｄによってマイクロプロセッサー８１ａがスレーブレディー線８４ｃがインアクティブ状態になったことを認識する。つまり、スレーブプロセッサー８２又はスレーブプロセッサー８３で障害が発生したことが認識される。
【００１５】
続いて、当該従来技術にかかる通信装置の問題点について説明する。
【００１６】
上述のように、マスタープロセッサーは、スレーブレディー信号によって、スレーブプロセッサーに対して制御を行なうが、スレーブプロセッサーがマルチタスクＯＳを使用した場合には、スレーブフリップフロップ（以下、ＳＦ／Ｆと略す）出力を制御するタイミングが、本来の制御を行なうタイミングと異なることがあり、マスタープロセッサーはスレーブレディー線のみで、スレーブプロセッサーの状態を知ることが困難になる。
【００１７】
以下、図９、図１０及び図１１を用いて、当該従来技術の問題点が発生するメカニズムを説明する。
【００１８】
図９はマルチタスクＯＳを使用した構成図であり、図１０はスレーブフリップフロップ制御タスクの処理を表したフローチャートであり、図１１はＳＦ／Ｆ制御タスク以外のタスクが間に実行されることを示すシーケンス図である。
【００１９】
図９に示されるように、マルチタスクＯＳを使用した構成では複数のタスクが存在し、それぞれ優先順位が決定されている。ここでは説明のために、タスクＡ、タスクＢ、ＳＦ／Ｆ制御タスクが存在し、優先順位は、タスクＡ、タスクＢ、ＳＦ／Ｆ制御タスクの順で高いものとする。
【００２０】
タスクＡが実行されるイベントが発生した場合、マルチタスクＯＳがタスクＡを実行する。このとき、他のタスクB若しくはＳＦ／Ｆ制御タスクが実行されている場合は、その実行されているタスクの処理を中断し、タスクAを実行する（以下、この動作を実行権が移るという）。
【００２１】
実行権が移るのは、優先順位の低いタスクから高いタスクに対してのみ発生する。
【００２２】
図１０のように、ＳＦ／Ｆ制御タスクの処理が、ＳＦ／Ｆ出力前処理とＳＦ／Ｆ出力とＳＦ／Ｆ出力後処理とに分かれている場合に、ＳＦ／Ｆ制御タスクより優先順位の高いタスクが起動された場合、図１１のように処理が実行される。
【００２３】
ここでは、ＳＦ／Ｆ制御タスクのＳＦ／Ｆ制御前処理実行中に、タスクA、タスクBが実行された場合を説明する。
【００２４】
図１１の１１０１においてＳＦ／Ｆ制御タスクが実行されており、ＳＦ／Ｆ制御前処理実行中にタスクＡ、タスクＢの起動イベントが発生した場合、マルチタスクＯＳは、ＳＦ／Ｆ制御タスクのＳＦ／Ｆ制御前処理を中断し、最初に優先順位の高いタスクＡに実行権を移す（Ｓ３０１）。実行権が移ったタスクＡにてタスクＡ処理を実行する。タスクＡ処理が終了した後に、マルチタスクＯＳがタスクＢに対して実行権を移す（Ｓ３０２）。タスクＡと同様にタスクB処理を実行し、終了した後に、マルチタスクＯＳが中断されていたＳＦ／Ｆ制御タスクへ実行権を移す（Ｓ３０３）。
【００２５】
したがって、本来図１０に示されるようにＳＦ／Ｆ制御前処理、ＳＦ／Ｆ出力、ＳＦ／Ｆ制御後処理の順で処理を実行するタスク処理が、タスクＡ、タスクＢの処理が間に入ることにより、処理時間が異なってしまう。つまり、スレーブレディー信号のアクティブ／インアクティブの切り替えタイミングが本来制御されているタイミングではなくなり、マスタープロセッサーがスレーブレディー信号により制御できなくなる問題が発生する。
【特許文献１】特開平４−３０５７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
上述の通信可能状態を示す端子を備えたマスタープロセッサーとスレーブプロセッサーの接続を実現する従来の方法では、スレーブレディー信号を制御するが、優先順位の高いタスクの処理が終了するまで、スレーブレディー信号が保持されてしまうため、マスタープロセッサーがスレーブレディー信号によりスレーブプロセッサーの状態を知ることが困難になっていた。さらに、上記で説明したような状況により、スレーブレディー信号はいくらでも遅延する可能性がある。このような場合、マスタープロセッサーは、スレーブプロセッサーに対する制御に多大な時間を要したり、あるいは、スレーブプロセッサーは正常に動作しているにもかかわらず、処理が無限ループ等に陥った（このような状態を「デッドロック状態」とも呼ばれる）ものとして異常時処理等の特別な処理を実行してしまうこともある。
【課題を解決するための手段】
【００２７】
本発明にかかるプロセッサーシステムは、タスク起動状態を示すタスク起動状態信号を出力するスレーブプロセッサーと、前記スレーブプロセッサーから入力したタスク起動状態信号を積分し、積分結果信号を出力する積分回路と、当該スレーブプロセッサー及び前記積分回路と接続され、前記積分結果信号に基づいてタスク起動状況を判断するマスタープロセッサーとを備えたものである。このような構成により、マスタープロセッサーは、スレーブプロセッサーのタスク起動状況を知ることができる。
【発明の効果】
【００２８】
本発明によれば、マスタープロセッサーがスレーブプロセッサーの状態を知ることが可能なプロセッサーシステム及び通信装置を提供することができる。
【発明を実施するための最良の形態】
【００２９】
発明の実施の形態１．
最初に、図１、図３及び図７を用いて、本発明の実施の形態１にかかる通信装置の構成について説明する。
【００３０】
この通信装置は、スレーブプロセッサー１１、積分回路１２、マスタープロセッサー１３、通信線１４、通信線１５及び通信線１６を備えている。
【００３１】
スレーブプロセッサー１１はポート（ＰＯＲＴ）端子１１ａ、積分回路１２は入力（ＩＮ）端子１２ａと出力（ＯＵＴ）端子１２ｂ、マスタープロセッサー１３はＡ／Ｄ端子１３ａをそれぞれ備えている。スレーブプロセッサー１１は、通信線１４により積分回路１２に、通信線１６によりマスタープロセッサー１３にそれぞれ接続されている。そして、積分回路１２は通信線１５によりマスタープロセッサー１３に接続されている。
【００３２】
スレーブプロセッサー１１は、図３に示されるように、マルチタスクＯＳを使用することができる。本例では、スレーブプロセッサー１１は、タスクＡ３１、タスクＢ３２、通信制御タスク３３を実行することができ、優先順位は、タスクＡ、タスクＢ、通信制御タスクの順で高いものとする。また、スレーブプロセッサー１１は、図１に示すＰＯＲＴ端子１１ａを有し、ＰＯＲＴ端子１１ａからは本発明の特徴であるスレーブプロセッサー１１のタスク起動状況を示すポート出力信号が出力される。ポート出力信号には、スレーブプロセッサー１１で起動されたタスクが、ＰＯＲＴ出力タスクであるかどうかの判断に基づいた値が出力される。ＰＯＲＴ出力タスクの詳細については後述する。
【００３３】
図７は、スレーブプロセッサー１１のＣＰＵの構成図である。スレーブプロセッサー１１のＣＰＵは、ＲＡＭ７１、ＰＯＲＴ  Ｉ／Ｏ７２、ＣＰＵコア７４、バスブリッジ７５、内部バス７３及び通信線１６を備えている。ＲＡＭ７１、ＰＯＲＴ  Ｉ／Ｏ７２、ＣＰＵコア７４及びバスブリッジ７５は、通信線７３によりそれぞれ相互に接続されている。
【００３４】
ＲＡＭ７１は、一時的にデータを格納する記憶部として機能する。ＰＯＲＴ  Ｉ／Ｏ７２は、積分回路１２等の外部機器とタスク起動状態信号等の信号を送受信する。内部バス７３は、ＲＡＭ７１、ＰＯＲＴ  Ｉ／Ｏ７２、ＣＰＵコア７４、バスブリッジ７５のデータを送受信するための伝送路である。ＣＰＵコア７４は、中央処理演算装置の内部回路のうち、中心的な演算部分を有し、ＲＡＭ７１等に展開されたアプリケーションプログラム、一時的に格納されたデータ等に基づき演算処理を実行する。バスブリッジ７５は、通信線１６と内部バス７３間の信号を送受信する。通信線１６は、バスブリッジ７５とマスタープロセッサー１３間の信号を送受信するための伝送路である。
【００３５】
次に、本発明の実施の形態１にかかる通信装置における処理について説明する。
【００３６】
図１に示されるように、スレーブプロセッサー１１のスケジュール処理において、ＰＯＲＴ端子１１ａから出力されたポート出力信号は、通信線１４を介して積分回路１２のＩＮ端子１２ａに入力される。図２の上段にポート出力信号の信号波形例を示す。図に示されるように、ポート出力信号２１は、デジタル信号であるから、複数の矩形波を含む。
【００３７】
図４及び図５を用いて、ＰＯＲＴ出力タスクと、スレーブプロセッサー１１のＣＰＵコア７４とＰＯＲＴ  Ｉ／Ｏ７２の基本的な動作について説明する。ＰＯＲＴ出力タスクは、スレーブプロセッサー１１が処理するタスクの中で、優先度の低いタスクに対して設定されるのが望ましい。一例として、ＩＤＬＥタスクがあげられる。このＩＤＬＥタスクとは、ＣＰＵコア７４で実行されるスケジュール処理において、どのタスクも起動されていないときに起動されるタスクである。スケジュール処理については、従来技術で説明したものと同様である。ＩＤＬＥタスクは言うまでもなく優先度の低いタスクであり、ＩＤＬＥタスクが起動されている状態で、他のタスクが起動されるとスケジュール処理により、スレーブプロセッサーは他のタスクの処理に移る。また、ＰＯＲＴ出力タスクとしてはＩＤＬＥタスクに限らず任意のタスクを設定することが可能である。本例では一例として、通信制御タスクをＰＯＲＴ出力タスクとする。
【００３８】
スレーブプロセッサー１１は、タスクを起動する場合、スケジュール処理が起動される。このスケジュール処理は、マルチタスクＯＳで決定されているタスクの優先順位が、現在起動中のタスクの優先順位より高いときに起動される。ＣＰＵコア７４は、まずタスク起動前処理（Ｓ１０１）を実行し、どのタスクを起動するか決定する。次に、起動されたタスクがＰＯＲＴ出力タスクであるかどうかを判断し（Ｓ１０２）、その結果に基づいてＰＯＲＴ  Ｉ／Ｏ７２に対してポート出力信号を出力するように指示をする。具体的には、起動されたタスクがＰＯＲＴ出力タスクである場合はローレベルの値を出力し、ＰＯＲＴ出力タスクでない場合はハイレベルの値を出力する。図５は動作の一例を説明したものであり、ＣＰＵコア７４において、ＩＤＬＥタスク→タスクＡ→ＩＤＬＥタスク→ＰＯＲＴ出力タスク（通信制御タスク）→タスクＡ→タスクＢ→ＰＯＲＴ出力タスク（通信制御タスク）、とタスクが次々と起動された場合に、ＰＯＲＴ端子１１ａに出力されるポート出力信号を示している。ＰＯＲＴ出力タスクであるＩＤＬＥタスク、通信制御タスクが起動されたときにはローレベル、ＰＯＲＴ出力タスクではないタスクＡ、タスクＢが起動されたときはハイレベルの値が出力されていることがわかる。
【００３９】
積分回路１２のＩＮ端子１２ａに入力されたポート出力信号は、積分回路１２において積分され、積分回路１２のＯＵＴ端子１２ｂから積分結果信号として出力される。図２の下段に、同上段に示されるポート出力信号２１を積分することによって得られた積分結果信号２２の例を示す。図に示されるように、ポート出力信号がハイレベルの期間が長くなると、積分結果信号２２の出力レベルが高くなる。
【００４０】
積分回路１２のＯＵＴ端子１２ｂから出力された積分結果信号は、通信線１５によりマスタープロセッサー１３のＡ／Ｄ端子１３ａに入力される。
【００４１】
以下のように、マスタープロセッサー１３のＡ／Ｄ端子１３ａに入力された値から、マスタープロセッサー１３はスレーブプロセッサー１１のタスク起動状態を知ることができる。
【００４２】
スレーブプロセッサー１１のスケジュール処理で、通信制御タスクの優先順位より高いタスクが起動されている場合は、スレーブプロセッサー１１のＰＯＲＴ端子１１ａから出力される値はハイレベルとなり、マスタープロセッサー１３のＡ／Ｄ端子１３ａに入力された値も上限に近くなる。この場合、マスタープロセッサー１３は、スレーブプロセッサー１１が通信制御タスク以外のタスク処理でビジー状態であることがわかる。また、マスタープロセッサー１３は、この積分結果信号が所定の時間、所定の値以上となるようであれば、スレーブプロセッサー１１がデッドロック状態であると判断して異常時処理等を行うとしてもよい。
【００４３】
それに対して、通信制御タスクが起動されている場合は、スレーブプロセッサー１１のＰＯＲＴ端子１１ａから出力される値はローレベルとなり、マスタープロセッサー１３のＡ／Ｄ端子１３ａに入力される値は下限に近くなる。この場合は、マスタープロセッサー１３は、スレーブプロセッサー１１が通信制御タスク以外のタスク処理でビジーではない状態であることがわかる。
【００４４】
以上、説明したように、本発明の実施の形態１にかかる通信装置では、マスタープロセッサーのＡ／Ｄ端子に入力された値から、マスタープロセッサーはスレーブプロセッサーのタスク起動状態を知ることができる。
【００４５】
発明の実施の形態２．
続いて、図６を用いて、本発明の実施の形態２にかかる通信装置の構成及び本発明の実施の形態２にかかる通信装置における処理について説明する。
【００４６】
最初に、本発明の実施の形態２にかかる通信装置の構成について説明する。
【００４７】
この通信装置は、スレーブプロセッサー１１、積分回路１２、コンパレータ６１、マスタープロセッサー１３、通信線１４、通信線１５、通信線１６及び通信線６２を備えている。
【００４８】
スレーブプロセッサー１１はＰＯＲＴ端子１１ａを、積分回路１２はＩＮ端子１２ａとＯＵＴ端子１２ｂを、マスタープロセッサー１３はＩＮＴ端子１３ｂをそれぞれ備えている。スレーブプロセッサー１１は、通信線１４により積分回路１２に、通信線１６によりマスタープロセッサー１３にそれぞれ接続されている。積分回路１２は通信線１５によりコンパレータ６１に接続されている。そして、コンパレータ６１は通信線６２によりマスタープロセッサー１３に接続されている。
【００４９】
次に、本発明の実施の形態２にかかる通信装置における処理について説明する。なお、積分回路１２のＯＵＴ端子１２ｂに値が出力される実施の形態までは、実施の形態１と同様であるため、説明を省略する。
【００５０】
積分回路１２のＯＵＴ端子１２ｂに出力される値に対して、スレッシュホールド電圧を設定し、スレッシュホールド電圧より高い状態となれば、コンパレータ６１の出力が変化する。マスタープロセッサー１３は、コンパレータ６１の出力の変化により、外部割込みとしてスレーブプロセッサー１１の状態を知ることができる。
【００５１】
以上、説明したように、本発明の実施の形態２にかかる通信装置においても、発明の実施の形態１にかかる通信装置と同様に、マスタープロセッサーはスレーブプロセッサーのタスク起動状態を知ることができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１にかかる通信装置の構成図である。
【図２】本発明にかかる積分回路におけるＩＮ端子に入力された値と積分によりＯＵＴ端子に出力された値を波形で示した図である。
【図３】本発明にかかるスレーブプロセッサーのタスク構成図である。
【図４】本発明にかかるスレーブプロセッサーのスケジュール処理を示すフローチャートである。
【図５】本発明にかかるＰＯＲＴ端子の出力波形、積分回路の出力波形及びタスク起動状態の遷移を示した図である。
【図６】本発明の実施の形態２にかかる通信装置の構成図である。
【図７】本発明にかかるスレーブプロセッサーのＣＰＵ構成図である。
【図８】従来技術にかかる通信装置の構成図である。
【図９】従来技術にかかるタスク構成図である。
【図１０】ＳＦ／Ｆ制御タスクの処理を示すフローチャートである。
【図１１】ＳＦ／Ｆ制御タスク以外のタスクが間に実行されることを説明したシーケンス図である。
【符号の説明】
【００５３】
１１  スレーブプロセッサー
１２  積分回路
１３  マスタープロセッサー
１４  通信線
１５  通信線
６１  コンパレータ
６２  通信線
【図１】
2008097093.tif 000003
【図２】
2008097093.tif 000004
【図３】
2008097093.tif 000005
【図４】
2008097093.tif 000006
【図５】
2008097093.tif 000007
【図６】
2008097093.tif 000008
【図７】
2008097093.tif 000009
【図８】
2008097093.tif 000010
【図９】
2008097093.tif 000011
【図１０】
2008097093.tif 000012
【図１１】
2008097093.tif 000013