(57)【要約】【課題】データ書き込み時に十分な書き込み期間を確保するとともに、特別なタイミング制御を行うことなく、データ読み込み時の誤書き込みを低減する【解決手段】ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続された複数の磁気抵抗素子を備えた半導体記憶装置のためのドライバ回路において、行選択線ＣＳＬ及びデータ書込用制御線ＢＦＰｘ，ＢＦＮｘ（ｘ＝０，１）の各電圧に対して所定の論理計算を実行して当該論理計算結果を示す１対の制御信号を出力する論理回路と、電源電圧ＶＤＤ２と接地電圧Ｖｇｎｄとの間に互いに直列に接続され、論理回路からの１対の制御信号に基づいてビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）の制御電圧を発生するＰ型トランジスタＰ１及びＮ型トランジスタＮ１とを備える。【選択図】図５
2008097666.tif 000002
【特許請求の範囲】
【請求項１】
ビット線に接続された複数の抵抗体メモリ素子を備えた半導体記憶装置のためのドライバ回路において、
行選択線及びデータ書込用制御線の各電圧に対して所定の論理計算を実行して当該論理計算結果を示す１対の制御信号を出力する論理回路と、
電源電圧と接地電圧との間に互いに直列に接続され、前記論理回路からの１対の制御信号に基づいて前記ビット線の制御電圧を発生するＰ型トランジスタ及びＮ型トランジスタとを備えたことを特徴とするドライバ回路。
【請求項２】
前記論理回路は、第１及び第２のＮＡＮＤ論理回路とを含むことを特徴とする請求項１記載のドライバ回路。
【請求項３】
前記論理回路は、ＯＲ回路、ＡＮＤ回路及びインバータ回路を含むＯＡＩ（OR, AND and Inverter）複合ゲートを含むことを特徴とする請求項１記載のドライバ回路。
【請求項４】
前記論理回路は、複数のトランジスタにより構成されることを特徴とする請求項２又は３記載のドライバ回路。
【請求項５】
前記複数のトランジスタのうちの少なくとも１つのトランジスタは、他のビット線を制御するための他のドライバ回路と共用されることを特徴とする請求項４記載のドライバ回路。
【請求項６】
前記Ｐ型トランジスタ及び前記Ｎ型トランジスタが接続される前記電源電圧及び前記接地電圧の少なくとも一方は、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタを制御するために前記Ｐ型トランジスタ及び前記Ｎ型トランジスタのゲートに印加されるハイレベル電圧及びロウレベル電圧とは異なることを特徴とする請求項１乃至５のうちのいずれか１つに記載のドライバ回路。
【請求項７】
前記データ書込用制御線は、前記ビット線に対して実質的に垂直に配線されることを特徴とする請求項１乃至６のうちのいずれか１つに記載のドライバ回路。
【請求項８】
前記抵抗体メモリ素子は、磁気抵抗素子であることを特徴とする請求項１乃至７のうちのいずれか１つに記載のドライバ回路。
【請求項９】
前記磁気抵抗素子は、ＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれることを特徴とする請求項８記載のドライバ回路。
【請求項１０】
ビット線に接続された複数の抵抗体メモリ素子と、
請求項１乃至９のうちのいずれか１つに記載のドライバ回路とを備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子に対してデータを記憶保持するメモリ装置のためのドライバ回路及びそれを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来例の磁気抵抗素子を用いてデータを記憶保持するＭＲＡＭ（Magneto-resistive Random Access Memory）が非特許文献１に開示されている。フォールデッド構成のＭＲＡＭは、読み出しの対象であるメモリセルが接続されるビット線とリファレンスビット線とが、並行でかつ近接し、レイアウト上、メモリセル内が対称に構成されるため、同相ノイズをキャンセルでき、優れた読み出し性能を有する。ＭＲＡＭ等を含む一般的な半導体記憶装置は、メモリセルに接続されるビット線を制御するためのドライバ回路を必要とする。
【０００３】
図９は、従来例のドライバ回路の構成を示す回路図である。従来例のドライバ回路では、行選択線ＣＳＬがロウレベル電圧（ディスエーブル）であるとき、トランジスタＰ１，Ｐ３の両方がオフに制御され、ビット線ＢＬ及びソース線ＳＬはハイインピーダンスとなる。そのため、所望のメモリセルからのデータの読み出し時、はじめにＢＬＥＱ線から入力される信号によりビット線ＢＬをプリチャージするためのトランジスタＮ４，Ｎ５，Ｎ６が設けられている。
【０００４】
図１０は、従来例のドライバ回路の各部の信号を示す動作波形図である。図１０において、ＶＷＬは所望のメモリセルに接続されるワード線に印加される電圧であり、ＶＣＳＬは所望のメモリセルに接続されるビット線に対応する列選択線ＣＳＬに印加される電圧であり、ＶＲＥＡＤは読み出し期間を制御する信号であり、ＶＰＣ／ＢＬＥＱはプリチャージ線に印加される電圧であり、ＶＢＬは読み出し対象のメモリセルに接続されるビット線ＢＬに印加される電圧である。図９及び図１０に示すように、従来例のドライバ回路においては、ビット線ＢＬのプリチャージ期間Ｔｐの制御を電圧ＶＰＣ／ＢＬＥＱにより行っている。
【０００５】
【非特許文献１】Takaharu Tsuji et al., "A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture", 2004 Symposium on VLSI Circuits Digest of Technical Papers, pp.450-453, Hawaii, U.S.A., June 2004.
【非特許文献２】Thomas W. Andre et al., "A 4-Mb 0.18-μm 1T1MTJ Toggle MRAM With Balanced Three Input Sensing Scheme and Locally Mirrored Unidirectional Write Drivers", IEEE Journal of Solid-State Circuits, pp.301-309, Vol. 40, No.1, January 2005.
【非特許文献３】M. Hosomi et al., "A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM", IEEE International Electron Devices Meeting (IEDM), pp.459-462, Washington, D.C., U.S.A., December 2005.
【非特許文献４】W. C. Jeong et al., "Highly scalable MRAM using field assisted current induced switching", 2005 Symposium on VLSI Technology Digest of Technical Papers, pp.184-185, Kyoto, Japan, June 2005.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来例のドライバ回路においては、ビット線ＢＬのプリチャージ期間Ｔｐを電圧ＶＰＣ／ＢＬＥＱで制御するため、読み出し周期の直前の書き込み周期において、ビット線ＢＬの電圧ＶＢＬがハイレベル電圧（「１」書き込み）である場合、Ｐ型トランジスタＰ１がオンとなっているので、Ｐ型トランジスタＰ１のオンとＮ型トランジスタＮ４，Ｎ５，Ｎ６とが全てオンとなって貫通電流が流れることを回避するために、Ｐ型トランジスタＰ１のオフタイミングを図１０の期間Ｔｂだけ早める必要がある。その結果、「１」書き込み時のＰ型トランジスタＰ１のオン期間（メモリセルに書き込み電流が流れる時間）が期間Ｔｂだけ短くなり、十分な書き込みが行えなくなる恐れがあるという問題があった。
【０００７】
また、図１０の期間Ｔｃに示すように、電圧ＶＲＥＡＤがロウレベル電圧（ディスエーブル）になることにより、読み出し期間が終了した後も、ビット線ＢＬに充電された電圧によりメモリセルの磁気抵抗素子に電流が流れ、その電流によって、読み出し時に誤書き込みが起こる可能性がある。これを防ぐためには、期間Ｔａに示すように、電圧ＶＰＣ／ＢＬＥＱの立ち上がりタイミングを早める等の、特別なタイミング制御が必要であるという問題があった。
【０００８】
本発明の目的は以上の問題点を解決し、データ書き込み時に十分な書き込み期間を確保するとともに、特別なタイミング制御を行うことなく、データ読み込み時の誤書き込みを低減するドライバ回路及びそれを備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
第１の発明に係るドライバ回路は、ビット線に接続された複数の抵抗体メモリ素子を備えた半導体記憶装置のためのドライバ回路において、行選択線及びデータ書込用制御線の各電圧に対して所定の論理計算を実行して当該論理計算結果を示す１対の制御信号を出力する論理回路と、電源電圧と接地電圧との間に互いに直列に接続され、前記論理回路からの１対の制御信号に基づいて前記ビット線の制御電圧を発生するＰ型トランジスタ及びＮ型トランジスタとを備えたことを特徴とする。
【００１０】
上記ドライバ回路において、前記論理回路は、第１及び第２のＮＡＮＤ論理回路とを含むことを特徴とする。とって代わって、上記ドライバ回路において、前記論理回路は、ＯＲ回路、ＡＮＤ回路及びインバータ回路を含むＯＡＩ（OR, AND and Inverter）複合ゲートを含むことを特徴とする。
【００１１】
また、上記ドライバ回路において、前記論理回路は、複数のトランジスタにより構成されることを特徴とする。ここで、上記ドライバ回路において、前記複数のトランジスタのうちの少なくとも１つのトランジスタは、他のビット線を制御するための他のドライバ回路と共用されることを特徴とする。
【００１２】
またさらに、上記ドライバ回路において、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタが接続される前記電源電圧及び前記接地電圧の少なくとも一方は、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタを制御するために前記Ｐ型トランジスタ及び前記Ｎ型トランジスタのゲートに印加されるハイレベル電圧及びロウレベル電圧とは異なることを特徴とする。
【００１３】
また、上記ドライバ回路において、前記データ書込用制御線は、前記ビット線に対して実質的に垂直に配線されることを特徴とする。
【００１４】
さらに、上記ドライバ回路において、前記抵抗体メモリ素子は、磁気抵抗素子であることを特徴とする。
【００１５】
またさらに、上記ドライバ回路において、前記磁気抵抗素子は、ＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれることを特徴とする。
【００１６】
第２の発明に係る半導体記憶装置は、ビット線に接続された複数の抵抗体メモリ素子と、上記ドライバ回路とを備えたことを特徴とする。
【発明の効果】
【００１７】
本発明に係るドライバ回路及びそれを備えた半導体記憶装置によれば、行選択線及びデータ書込用制御線の各電圧に対して所定の論理計算を実行して当該論理計算結果を示す１対の制御信号を出力する論理回路と、電源電圧と接地電圧との間に互いに直列に接続され、論理回路からの１対の制御信号に基づいてビット線の制御電圧を発生するＰ型トランジスタ及びＮ型トランジスタとを備えたので、行選択信号によりビット線のプリチャージを制御でき、従って、データ書き込み時に十分な書き込み期間を確保するとともに、特別なタイミング制御を行うことなく、データ読み込み時の誤書き込みを低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１９】
実施の形態１．
図１は、本発明の実施の形態１に係るドライバ回路を備えたＳＴＴ−ＭＲＡＭ（Spin Torque Transfer Magneto-resistive Random Access Memory）の構成を示すブロック図である。本実施の形態１のＳＴＴ−ＭＲＡＭは、ＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれる複数の磁気抵抗素子を備えることによりデータを記憶保持する半導体装置である。
【００２０】
図１において、ＳＴＴ−ＭＲＡＭは、列アドレスバッファ１と、列デコーダ及びＷＬドライバ２と、ダミーメモリ列３と、メモリセルアレイ４と、Ｒ／Ｗ制御回路５と、行アドレスバッファ６と、行デコーダ及びＢＬドライバ７と、２ビット信号及び切り替え信号生成器８と、センスアンプ回路１０とを備えて構成される。列アドレスバッファ１は、外部から入力される列アドレス信号ＲＡ０−ｘを一時的に保管する。列デコーダ及びＷＬドライバ２は、列アドレスバッファ１から入力した列アドレス信号ＲＡ０−ｘをデコードして、書き込み又は読み出しを行う、メモリセルアレイ４内の所望のメモリセルにアクセスするためのワード線（ＷＬ）を選択する。行アドレスバッファ６は、外部から入力される行アドレス信号ＣＡ０−ｘを一時的に保管する。行デコーダ及びＢＬドライバ７は、行アドレスバッファ６から入力した行アドレス信号ＣＡ０−ｘをデコードして、書き込み又は読み出しを行う、メモリセルアレイ４内の所望のメモリセルにアクセスするためのビット線（ＢＬ）を選択するために行選択線（ＣＳＬ）を選択する。
【００２１】
メモリセルアレイ４は、データを蓄積するためのＴＭＲ（Tunnel Magnetic Resistance）素子等の磁気抵抗素子と、その磁気抵抗素子への電流の経路を開閉するためのトランジスタとを含む複数のメモリセルを備える。メモリセルアレイ４において、各メモリセルが接続されるビット線（ＢＬ）及びワード線（ＷＬ）が選択されることによって、そのメモリセルに対してデータの書き込み又は読み出しが行われる。ダミーメモリ列３は、メモリセルアレイ４に隣接して配置され、メモリセルアレイ４の各メモリセルと同一の構成を有する複数のダミーメモリセルを備える。ダミーメモリ列３において、メモリセルアレイ４内の所望のメモリセルに接続されるワード線が活性化されたとき、ダミーメモリセルのワード線を同時に活性化させることにより、所望のメモリセルから流れる読み出し電流と、ダミーメモリセルから流れるリファレンス電流とを比較して、メモリセル内に蓄積されたデータが「０」であるか、「１」であるかを判別する。
【００２２】
２ビット信号及び切り替え信号生成器８は、２ビットの書き込みデータＤ０，Ｄ１と、Ｒ／Ｗ制御回路５の書き込み動作及び読み出し動作を切り替えるための切り替え信号Ｒ／Ｗとを生成し、Ｒ／Ｗ制御回路５に出力する。Ｒ／Ｗ制御回路５は、２ビット信号生成器８から入力される切り替え信号Ｒ／Ｗによって書き込み動作に切り替えられたとき、書き込みデータＤ０，Ｄ１をメモリセルアレイ４に書き込む一方、２ビット信号生成器８から入力される切り替え信号Ｒ／Ｗによって読み出し動作に切り替えられたとき、メモリセルアレイ４の所望のメモリセルから読み出したデータＱ０，Ｑ１を、センスアンプ回路１０を介して出力する。センスアンプ回路１０は、メモリセルアレイ４から読み出した電圧を、デジタルレベルとして取り扱いが可能になるレベルにまで増幅するための回路である。なお、読み出し線ＬＩＯＦ０，ＬＩＯＦ１及びリファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１上には、それぞれ寄生容量Ｃ５，Ｃ７，Ｃ６，Ｃ８が存在する。
【００２３】
図２は、図１のダミーメモリ列３及びメモリセルアレイ４の詳細な構成を示す回路図である。図２において、メモリセルアレイ４は、それぞれが互いに直列に接続されたトランジスタ及び磁気抵抗素子から成る複数のメモリセルを、格子状に配置する。本実施形態においては、２ビットのデータを記憶保持できるように、上下２段のメモリセルが対をなしている。例えば、磁気抵抗素子Ｒｘ０には書き込みデータＤ０，Ｄ１のうち１ビット目のデータＤ０が記憶保持され、磁気抵抗素子Ｒｘ１には２ビット目のデータＤ１が記憶保持される。各メモリセルは、配置されている行に応じて、所定のソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、所定のビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、所定のリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１とに接続され、配置されている列に応じて、所定のワード線ＷＬｙ（ｙ＝０，１，…，２ｎ，２ｎ＋１，…）に接続される。
【００２４】
ダミーメモリ列３は、前述のように、メモリセルアレイ４内の各メモリセルと同様の構成を有する複数のダミーメモリセルを備える。各ダミーメモリセルは、配置されている行に応じて、所定のソース線ＳＬｉｘと、所定のビット線ＢＬｉｘと、所定のリファレンスビット線ＢＬ＿Ｂｉｘとに接続され、左右のトランジスタは、それぞれダミーワード線ＤｕｍｍｙＷＬ０及びＤｕｍｍｙＷＬ１に接続される。ダミーメモリセルの磁気抵抗素子Ｒｍａｘ，Ｒｍｉｎ（以下、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎという。）は、リファレンス電流を生成するために利用される。リファレンス抵抗Ｒｍａｘは、配置されている行に応じて、ソース線ＳＬｉ０（ｉ＝０，１，…，ｍ，…，Ｍ）と、ビット線ＢＬｉ０（ｉ＝０，１，…，ｍ，…，Ｍ）と、リファレンスビット線ＢＬ＿Ｂｉ０（ｉ＝０，１，…，ｍ，…，Ｍ）とに接続され、リファレンス抵抗Ｒｍｉｎは、配置されている行に応じて、ソース線ＳＬｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）と、ビット線ＢＬｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）と、リファレンスビット線ＢＬ＿Ｂｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）とに接続される。なお、リファレンス抵抗Ｒｍａｘの抵抗値と、リファレンス抵抗Ｒｍｉｎの抵抗値との間には、次式（１）が成り立つ。
【００２５】
［数１］
Ｒｍａｘ＞Ｒｍｉｎ    （１）
【００２６】
なお、ビット線ＢＬｉ０，ＢＬｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）及びリファレンスＢＬ＿Ｂｉ０，ＢＬ＿Ｂｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）上には、それぞれ寄生抵抗Ｒ１，Ｒ３，Ｒ２，Ｒ４が存在し、各ビット線ＢＬｉ０，ＢＬｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）及び各リファレンスビット線ＢＬ＿Ｂｉ０，ＢＬ＿Ｂｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）とグラウンドとの間には、それぞれ寄生容量Ｃ１，Ｃ３，Ｃ２，Ｃ４が存在する。
【００２７】
図３は、図１のＲ／Ｗ制御回路５の詳細な構成を示す回路図である。Ｒ／Ｗ制御回路５は、データの書き込み時、図５を参照して後述するドライバ回路を制御して、行選択線ＣＳＬｉ（ｉ＝０，１，…，ｍ，…，Ｍ）に入力される信号に応じて、いずれか１対の所望のメモリセルを選択するためにソース線ＳＬｉ０，ＳＬｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）、ビット線ＢＬｉ０，ＢＬｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）、及びリファレンスビット線ＢＬ＿Ｂｉ０，ＢＬ＿Ｂｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）に印加される信号のレベルを制御し、メモリセルアレイ４の所望のメモリセルの磁気抵抗素子に流れる電流を制御して、２ビットの書き込みデータＤ０，Ｄ１をメモリセルに書き込む。また、Ｒ／Ｗ制御回路５は、データの読み出し時、同様に、上記ドライバ回路を制御して、メモリセルアレイ４の所望のメモリセルの磁気抵抗素子に電流を流し、読み出した電流をそれぞれ読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）を介して、センスアンプ回路１０に伝達する。
【００２８】
具体的には、書き込みデータＤ０，Ｄ１の書き込み時、まず、外部から入力された列アドレス信号ＲＡ０−ｘ及び行アドレス信号ＣＡ０−ｘに応じて、所望のメモリセルにアクセスするために、例えば、図２のワード線ＷＬ２ｎ＋１と図３の列選択線ＣＳＬｍを列デコーダ及びＷＬドライバ２及び行デコーダ及びＢＬドライバ７によりハイレベル電圧（イネーブル）にする。次に、２ビット信号及び切り替え信号生成器８からの切り替え信号Ｒ／Ｗにより、図３中のＲＥＡＤ線及びＢＬＥＱ線がロウレベル電圧（ディスエーブル）に制御され、Ｒ／Ｗ制御回路５が書き込み動作に切り替えられる。次に、Ｒ／Ｗ制御回路５は、書き込みデータＤ０が「０」である場合、データ書込用制御線ＢＢＰ０及びＢＦＰ０をハイレベル電圧（電源電位ＶＤＤ）に制御し、ドライバ回路のソース線Ｓ０をロウレベル電圧（接地電位Ｖｇｎｄ（ＧＮＤ））に制御することで、所望のメモリセルのトランジスタ及び磁気抵抗素子Ｒｘ０にバイアス電圧（ＶＤＤ−Ｖｇｎｄ）を印加し、リファレンスビット線ＢＬ＿Ｂｍ０からソース線ＳＬｍ０への方向に電流を流して、磁気抵抗素子Ｒｘ０に「０」のデータを書き込む。一方、書き込みデータＤ０が「１」である場合、データ書込用制御線ＢＢＰ０及びＢＦＰ０をロウレベル電圧（接地電位Ｖｇｎｄ）に制御し、ドライバ回路のソース線Ｓ０をハイレベル電圧（電源電位ＶＤＤ）に制御することで、図２の磁気抵抗素子Ｒｘ０にバイアス電圧（Ｖｇｎｄ−ＶＤＤ）を印加し、ソース線ＳＬｍ０からリファレンスビット線ＢＬ＿Ｂｍ０への方向に電流を流して、磁気抵抗素子Ｒｘ０に「１」のデータを書き込む。同様に、書き込みデータＤ１が「０」である場合、Ｒ／Ｗ制御回路５は、データ書込用制御線ＢＢＰ１及びＢＦＰ１をハイレベル電圧（電源電位ＶＤＤ）に制御し、ドライバ回路のソース線Ｓ１をロウレベル電圧（接地電位Ｖｇｎｄ）に制御することで、磁気抵抗素子Ｒｘ１に「０」のデータを書き込む。一方、書き込みデータＤ１が「１」である場合、データ書込用制御線ＢＢＰ１及びＢＦＰ１をロウレベル電圧（接地電位Ｖｇｎｄ）に制御し、ドライバ回路のソース線Ｓ１をハイレベル電圧（電源電位ＶＤＤ）に制御することで、磁気抵抗素子Ｒｘ１に「１」のデータを書き込む。なお、データ書込用制御線ＢＦＰｘ，ＢＦＮｘ（ｘ＝０，１）は、互いに同一の信号であり、データ書込用制御線ＢＢＰｘ，ＢＢＮｘ（ｘ＝０，１）は、互いに同一の信号である。また、ドライバ回路のソース線Ｓｘ（ｘ＝０，１）は、データ書込用制御線ＢＦＰｘ，ＢＦＮｘ（ｘ＝０，１）又はデータ書込用制御線ＢＢＰｘ，ＢＢＮｘ（ｘ＝０，１）の反転信号である。
【００２９】
図４は、図１のセンスアンプ回路１０の詳細な構成を示す回路図である。図４において、センスアンプ回路１０は、Ｐ型電界効果トランジスタ（以下、Ｐ型トランジスタという。）３１ａ，３１ｂと、トランジスタ回路３２ａ〜３４ａ，３２ｂ〜３４ｂと、バススワップスイッチ３５ａ，３５ｂと、差動増幅回路３６ａ，３６ｂと、プリチャージ回路４０とを備えて構成される。
【００３０】
Ｐ型トランジスタ３１ａ，３１ｂは、トランジスタ回路３２ａ，３２ｂと電源電位ＶＤＤとの間にそれぞれ接続され、センスイネーブル信号／ＳＥにより開閉を制御される。トランジスタ回路３２ａ，３２ｂは、負荷抵抗素子ＲＬを与える２つのＰ型トランジスタを備える。トランジスタ回路３３ａ，３３ｂは、２つのＰ型トランジスタを備え、各Ｐ型トランジスタは、それぞれノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂと、電源電位ＶＤＤとの間に接続され、プリチャージ線ＰＣ＿Ｂにより制御される。トランジスタ回路３３ａ，３３ｂの各Ｐ型トランジスタは、閉のとき、ノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂを電源電圧ＶＤＤでプリチャージする。トランジスタ回路３４ａ，３４ｂは、２つのＮ型電界効果トランジスタ（以下、Ｎ型トランジスタという。）を備え、各Ｎ型トランジスタは、それぞれノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂと、バススワップスイッチ３５ａ，３５ｂとの間に接続され、センスアンプ電圧ＶＳＡにより制御される。バススワップスイッチ３５ａ，３５ｂは、列アドレス信号ＲＡ０により制御される２つのＮ型トランジスタと、列アドレス信号ＲＡ０＿Ｂにより制御される２つのＮ型トランジスタとを備え、各Ｎ型トランジスタを制御することにより、ノードＮＶｏｕｔに流れる電流とノードＮＶｏｕｔ＿Ｂに流れる電流とを入れ替える。差動増幅器３６ａ，３６ｂは、ノードＮＶｏｕｔに印加された電圧と、ノードＮＶｏｕｔ＿Ｂに印加された電圧の差分を算出し、算出された差分を増幅し、それぞれ読み出しデータＱ０，Ｑ１として出力する。
【００３１】
上記構成を有するセンスアンプ回路１０において、メモリセルアレイ４内の磁気抵抗素子Ｒｘ０，Ｒｘ１のデータを読み出す場合、列デコーダ及びＷＬドライバ２及び行デコーダ及びＢＬドライバ７により図２のワード線ＷＬ２ｎ＋１と図３の行選択線ＣＳＬｍをハイレベル電圧（イネーブル）とするのに先立って、まず、／ＳＥ線をハイレベル電圧（ディスエーブル）にし、プリチャージ線ＰＣ（ＬＩＯＥＱ）と図３のＢＬＥＱ線をハイレベル電圧（イネーブル）にし、プリチャージ回路４０により読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）をプリチャージ電圧ＶＰＣでプリチャージし、それにより、ビット線ＢＬｍｘ及びリファレンスビット線ＢＬ＿Ｂｍｘ（ｘ＝０，１）を接地電位Ｖｇｎｄにプリチャージする。このとき、プリチャージ線ＰＣがハイレベル電圧（イネーブル）であるので、プリチャージ線ＰＣ＿Ｂがロウレベル電圧（ディスエーブル）となり、トランジスタ回路３３ａ，３３ｂの各トランジスタがオンに制御され、ノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂが電圧ＶＤＤにプリチャージされる。また、バススワップスイッチ回路３５ａ，３５ｂは、列アドレス信号ＲＡ０，ＲＡ０＿Ｂにより制御され、読み出し線ＬＩＯＦｘ及びリファレンス読み出し線ＬＩＯＢｘを、ノードＮＶｏｕｔ及びノードＮＶｏｕｔ＿Ｂ（リファレンスの集束がある側）のいずれに接続するかを判断する。
【００３２】
次に、プリチャージ線ＰＣ（ＬＩＯＥＱ）とＢＬＥＱ線をロウレベル電圧（ディスエーブル）にしてプリチャージをオフし、センスイネーブル信号／ＳＥをロウレベル電圧（イネーブル）にし、ワード線ＷＬ２ｎ＋１及び行選択線ＣＳＬｍをハイレベル電圧（イネーブル）にする。行選択線ＣＳＬｍがイネーブルに制御されることにより、読み出し線ＬＩＯＦ０、リファレンス読み出し線ＬＩＯＢ０、読み出し線ＬＩＯＦ１及びリファレンス読み出し線ＬＩＯＢ１に印加されるバイアス電圧Ｖｂｉａｓ＿ｐｃは、それぞれ、ＶＰＣ×（Ｃ５／（Ｃ１＋Ｃ５）），ＶＰＣ×（Ｃ６／（Ｃ２＋Ｃ６）），ＶＰＣ×（Ｃ７／（Ｃ３＋Ｃ７）），ＶＰＣ×（Ｃ８／（Ｃ４＋Ｃ８））になる。また、ワード線ＷＬ２ｎ＋１がイネーブルに制御されることにより、磁気抵抗素子Ｒｘ０，Ｒｘ１にバイアス電圧Ｖｂｉａｓ＿ｐｃが印加され、磁気抵抗素子Ｒｘ０，Ｒｘ１の各抵抗値に応じた電流が流れる。また、ワード線ＷＬ２ｎ＋１がイネーブルに制御されると同時に、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎのメモリセルが接続されたダミーワード線ＤｕｍｍｙＷＬ１もイネーブルに制御され、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎにも同じバイアス電圧Ｖｂｉａｓ＿ｐｃが印加される。
【００３３】
ビット線ＢＬｍｘ及びリファレンスビット線ＢＬ＿Ｂｍｘ（ｘ＝０，１）に印加される電圧は、行選択線ＣＳＬｍがイネーブルに制御された直後では、上記プリチャージ電圧ＶＰＣと、各寄生容量Ｃ１〜Ｃ８の比で決定される電圧Ｖｂｉａｓ＿ｐｃとなるが、その後、トランジスタ回路３４ａ，３４ｂの各Ｎ型トランジスタのゲートに印加されるセンスアンプ電圧ＶＳＡによって決定される電圧にクランプされ、ほぼ一定の電圧Ｖｂｉａｓが印加される。理想的には、バイアス電圧Ｖｂｉａｓ＿ｐｃとバイアス電圧Ｖｂｉａｓとは等しいことが望ましい。
【００３４】
このとき、次式（２）によって表される読み出し電流ＩｏｕｔＲｘ０が、トランジスタ回路３２ａの上側の負荷抵抗素子ＲＬから、トランジスタ回路３４ａの上側のＮ型トランジスタ及び読み出し線ＬＩＯＦ０及びビット線ＢＬｍ０を介して、磁気抵抗素子Ｒｘ０を含むメモリセルの経路を流れ、次式（３）によって表される読み出し電流ＩｏｕｔＲｘ１が、トランジスタ回路３２ｂの上側の負荷抵抗素子ＲＬから、トランジスタ回路３４ｂの上側のＮ型トランジスタ及び読み出し線ＬＩＯＦ１及びビット線ＢＬｍ１を介して、磁気抵抗素子Ｒｘ１を含むメモリセルの経路を流れる。なお、所望のメモリセルのトランジスタのオン抵抗は無視できるものとする。また、次式（４）〜（６）で表されるリファレンス電流Ｉｏｕｔ＿ＢＲｒｅｆが、トランジスタ回路３２ａ，３２ｂの下側の各負荷抵抗素子ＲＬから、トランジスタ回路３４ａ，３４ｂの下側のＮ型トランジスタ及びリファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１及びリファレンスビット線ＢＬ＿Ｂｍ０，ＢＬ＿Ｂｍ１を介して、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎを含むダミーメモリセルの経路を流れる。
【００３５】
［数２］
ＩｏｕｔＲｘ０＝Ｖｂｉａｓ／Ｒｘ０    （２）
【００３６】
［数３］
ＩｏｕｔＲｘ１＝Ｖｂｉａｓ／Ｒｘ１    （３）
【００３７】
［数４］
Ｉｏｕｔ＿ＢＲｒｅｆ＝（ＩｏｕｔＲｍａｘ＋ＩｏｕｔＲｍｉｎ）／２  （４）
【００３８】
［数５］
ＩｏｕｔＲｍａｘ＝Ｖｂｉａｓ／Ｒｍａｘ  （５）
【００３９】
［数６］
ＩｏｕｔＲｍｉｎ＝Ｖｂｉａｓ／Ｒｍｉｎ  （６）
【００４０】
従って、上段のノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂ及び下段のノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂに印加される電圧は、それぞれ電流ＩｏｕｔＲｘ０×ＲＬ、電流Ｉｏｕｔ＿ＢＲｍａｘ×ＲＬ、電流ＩｏｕｔＲｘ１×ＲＬ及び電流Ｉｏｕｔ＿ＢＲｍｉｎ×ＲＬとなり、磁気抵抗素子Ｒｘ０，Ｒｘ１の抵抗値に応じた電流と、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎの抵抗値に応じた電流との電流差に対応する電圧が差動増幅器３６ａにより増幅され、読み出しデータＱ０，Ｑ１として出力される。
【００４１】
図５は、図３のＲ／Ｗ制御回路５内のドライバ回路の構成を示す回路図である。図５において、ドライバ回路は、ＮＡＮＤ論理回路５０〜５４と、Ｐ型トランジスタＰ１〜Ｐ３と、Ｎ型トランジスタＮ１〜Ｎ３とを備えて構成される。Ｐ型トランジスタＰ１及びＮ型トランジスタＮ１は、電源電位ＶＤＤ２と接地電位Ｖｇｎｄとの間に互いに直列に接続され、Ｐ型トランジスタＰ１及びＮ型トランジスタＮ１の接続点は、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続される。Ｐ型トランジスタＰ２及びＮ型トランジスタＮ２は、電源電位ＶＤＤ２と接地電位Ｖｇｎｄとの間に互いに直列に接続され、Ｐ型トランジスタＰ２及びＮ型トランジスタＮ２の接続点は、リファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続される。Ｐ型トランジスタＰ３及びＮ型トランジスタＮ３は、電源電位ＶＤＤ２と接地電位Ｖｇｎｄとの間に互いに直列に接続され、Ｐ型トランジスタＰ３及びＮ型トランジスタＮ３の接続点は、ソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続される。ＮＡＮＤ論理回路５０〜５４の各一方の入力端子には、行選択線ＣＳＬｉ（ｉ＝０，１，…，ｍ，…，Ｍ）が接続される。ＮＡＮＤ論理回路５０の他方の入力端子は、データ書込用制御線ＢＦＰｘ（ｘ＝０，１）が接続され、その出力端子はＰ型トランジスタＰ１のゲート端子が接続される。ＮＡＮＤ論理回路５１の他方の入力端子は、データ書込用制御線ＢＦＮｘ（ｘ＝０，１）が接続され、その出力端子はＮ型トランジスタＮ１のゲート端子が接続される。ＮＡＮＤ論理回路５２の他方の入力端子は、データ書込用制御線ＢＢＰｘ（ｘ＝０，１）が接続され、その出力端子はＰ型トランジスタＰ２のゲート端子が接続される。ＮＡＮＤ論理回路５３の他方の入力端子は、データ書込用制御線ＢＢＮｘ（ｘ＝０，１）が接続され、その出力端子はＮ型トランジスタＮ２のゲート端子が接続される。ＮＡＮＤ論理回路５４の他方の入力端子は、ドライバ回路のソース線Ｓｘ（ｘ＝０，１）が接続され、その出力端子はＰ型トランジスタＰ３及びＮ型トランジスタＮ３の各ゲート端子が接続される。なお、図５において、各データ書込用制御線ＢＢＰｘ，ＢＢＮｘ，ＢＦＰｘ，ＢＦＮｘ及びドライバ回路のソース線Ｓｘは、各ビット線ＢＬｉｘに対して実質的に垂直に配置される。
【００４２】
まず、所望のメモリセルの磁気抵抗素子にデータを書き込む場合のドライバ回路の動作について説明する。所望のメモリセルの磁気抵抗素子に「１」を書き込む場合、ドライバ回路では、データ書込用制御線ＢＦＰｘ（ｘ＝０，１）とデータ書込用制御線ＢＦＮｘ（ｘ＝０，１）をハイレベル電圧とし、ドライバ回路のソース線Ｓｘ（ｘ＝０，１）をロウレベル電圧とし、書き込み対象のメモリセルが接続されるビット線に対応するコラム選択線ＣＳＬｉ（ｉ＝０，１，…，ｍ，…，Ｍ）をハイレベル電圧（イネーブル）とする。これにより、トランジスタＰ１がオンとなり、トランジスタＮ１がオフとなり、トランジスタＰ３がオフとなり、トランジスタＮ３がオンとなるので、所望のメモリセルに接続するビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）がハイレベル電圧ＶＤＤ２となり、所望のメモリセルに接続するソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）がロウレベル電圧Ｖｇｎｄとなり、所望のメモリセルにおいてビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）からソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）への方向に電流が流れ、メモリセル内の磁気抵抗素子に「１」が書き込まれる。リファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）についても同様に制御される。
【００４３】
所望のメモリセルの磁気抵抗素子に「０」を書き込む場合、ドライバ回路では、データ書込用制御線ＢＦＰｘ（ｘ＝０，１）とデータ書込用制御線ＢＦＮｘ（ｘ＝０，１）をロウレベル電圧とし、ドライバ回路のソース線Ｓｘ（ｘ＝０，１）をハイレベル電圧とし、書き込み対象のメモリセルが接続されるビット線に対応するコラム選択線ＣＳＬｉ（ｉ＝０，１，…，ｍ，…，Ｍ）をハイレベル電圧（イネーブル）とする。これにより、トランジスタＰ１がオフとなり、トランジスタＮ１がオンとなり、トランジスタＰ３がオンとなり、トランジスタＮ３がオフとなるので、所望のメモリセルに接続するビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）がロウレベル電圧Ｖｇｎｄとなり、ソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）がハイレベル電圧ＶＤＤ２となり、所望のメモリセルにおいてソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）からビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）への方向に電流が流れ、メモリセル内の磁気抵抗素子に「０」が書き込まれる。リファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）についても同様に制御される。
【００４４】
次に、所望のメモリセルの磁気抵抗素子からデータを読み出す場合のドライバ回路の動作について説明する。読み出し時、ドライバ回路では、データ書込用制御線ＢＦＰｘ（ｘ＝０，１）をロウレベル電圧とデータ書込用制御線ＢＦＮｘ（ｘ＝０，１）をハイレベル電圧とし、ドライバ回路のソース線Ｓｘ（ｘ＝０，１）をロウレベル電圧とし、所望のメモリセルが接続されるビット線に対応するコラム選択線ＣＳＬｉ（ｉ＝０，１，…，ｍ，…，Ｍ）をハイレベル電圧（イネーブル）とする。これにより、ドライバ回路のＰ型トランジスタＰ１がオフとなり、Ｎ型トランジスタＮ１がオフとなり、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）がハイインピーダンスとなる。また、Ｐ型トランジスタＰ３がオフとなり、Ｎ型トランジスタＮ３がオンとなり、ソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）がロウレベル電圧となる。また、ＲＥＡＤ線電圧がハイレベル電圧（イネーブル）となり、読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）を介してビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続されたセンスアンプ回路１０よりデータの読み出しが行われる。
【００４５】
図６は、上記の構成を有するＳＴＴ−ＭＲＡＭの各部の信号を示す動作波形図である。図６において、ＶＷＬは所望のメモリセルに接続されるワード線ＷＬｙ（ｙ＝０，１，…，２ｎ，２ｎ＋１，…）に印加される電圧であり、ＶＣＳＬは所望のメモリセルのビット線に対応する列選択線ＣＳＬｉ（ｉ＝０，１，…，ｍ，…，Ｍ）に印加される電圧であり、ＶＲＥＡＤは読み出し期間を制御するＲＥＡＤ線電圧であり、ＶＰＣ／ＢＬＥＱは図４のプリチャージ線ＰＣ及び図３のＢＬＥＱ線に印加される電圧であり、ＶＢＬは所望のメモリセルに接続されるビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に印加される電圧である。
【００４６】
図６に示す書き込み周期において、電圧ＶＣＳＬがハイレベル電圧（イネーブル）となり、次の読み出し周期の開始時、電圧ＶＣＳＬはロウレベル電圧（ディスエーブル）となる。このとき、Ｐ型トランジスタＰ１〜Ｐ３がオフとなり、Ｎ型トランジスタＮ１〜Ｎ３がオンとなるため、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）、リファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）及びソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）は、他のデータ書込用制御線ＢＢＰｘ，ＢＢＮｘ，ＢＦＰｘ，ＢＦＮｘ及びドライバ回路のソース線Ｓｘに係わらずロウレベル電圧となり、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）の電圧ＶＢＬが接地電位Ｖｇｎｄに短絡され、プリチャージされる。従って、Ｐ型トランジスタＰ１〜Ｐ３及びＮ型トランジスタＮ１〜Ｎ３は、書き込み対象のメモリセルに対応するコラム選択線ＣＳＬｉ（ｉ＝０，１，…，ｍ，…，Ｍ）によって制御され、上記コラム選択信号ＣＳＬｉのみによってビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）プリチャージの制御が行われるので、図１０の期間Ｔｂのように、Ｐ型トランジスタＰ１〜Ｐ３のオフを早める等のタイミング制御を行う必要がなく、従来例のドライバ回路に比べて、読み出し周期の前の書き込み周期において、磁気抵抗素子に書き込み電流を印加する期間を長くとることができる。
【００４７】
また、データ書込用制御線ＢＦＰｘをロウレベル電圧とし、データ書込用制御線ＢＦＮｘをハイレベル電圧とすることで信号ＶＲＥＡＤをハイレベル電圧（イネーブル）にした状態から、データ書込用制御線ＢＦＮｘをロウレベル電圧に変化させて信号ＶＲＥＡＤをロウレベル電圧（イネーブル）にすることにより、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）がハイインピーダンス状態からロウレベル電圧に切り替わる。そのため、読み出し終了時、信号ＶＲＥＡＤにより、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に流れる読み出し電流を正確に制御することができるので、従来例のドライバ回路のように、ビット線に充電された電圧でメモリセルの磁気抵抗素子に電流が流れることがなく、読み出し時の誤書き込みの発生を低減できる。リファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）についても同様に制御できる。
【００４８】
さらに、各データ書込用制御線ＢＢＰｘ（ｘ＝０，１），ＢＢＮｘ（ｘ＝０，１），ＢＦＰｘ（ｘ＝０，１），ＢＦＮｘ（ｘ＝０，１）及びドライバ回路のソース線Ｓｘ（ｘ＝０，１）は、各ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に対して実質的に垂直に配置されるので、レイアウト面積を削減できる。
【００４９】
またさらに、Ｐ型トランジスタＰ１〜Ｐ３及びＮ型トランジスタＮ１〜Ｎ３が接続される電源電位ＶＤＤ２を、Ｐ型トランジスタＰ１〜Ｐ３及びＮ型トランジスタＮ１〜Ｎ３のゲート端子に印加されるハイレベル電圧（電源電位ＶＤＤ）とは異なる電圧に設定できるようにすることにより、ビット線に印加される電圧を調整することができ、例えば、メモリセルのテスト時等において有用である。また、本実施の形態においては、Ｐ型トランジスタＰ１〜Ｐ３及びＮ型トランジスタＮ１〜Ｎ３が接続される接地電位Ｖｇｎｄは、Ｐ型トランジスタＰ１〜Ｐ３及びＮ型トランジスタＮ１〜Ｎ３のゲート端子に印加されるロウレベル電圧と同一の電圧であったが、各トランジスタのゲート端子に印加される接地電位Ｖｇｎｄとは異なる別の接地電位Ｖｇｎｄ２に設定できるようにしてもよい。
【００５０】
なお、本実施の形態において、センスアンプ回路１０はプリチャージ回路４０を含むが、本発明はこの構成に限らず、プリチャージ回路４０は、ＳＴＴ−ＭＲＡＭ内の他の構成要素に含まれてもよい。
【００５１】
実施の形態２．
図７は、本発明の実施の形態２に係るドライバ回路の構成を示す回路図である。図７において、ドライバ回路は、実施の形態１のドライバ回路におけるＮＡＮＤ論理回路５１，５３に代えてＮＡＮＤ論理回路５１Ａ，５３Ａを備え、実施の形態１のドライバ回路に加えてＯＲ回路６０，６１をさらに備える。ＯＲ回路６０の一方の入力端子は、データ書込用制御線ＢＦＰｘに接続され、その他方の入力端子はＲＥＡＤ線に接続され、その出力端子はＮＡＮＤ論理回路５１Ａの一方の入力端子に接続される。ＯＲ回路６１の一方の入力端子は、データ書込用制御線ＢＢＰｘに接続され、その他方の入力端子はＲＥＡＤ線に接続され、その出力端子はＮＡＮＤ論理回路５３Ａの一方の入力端子に接続される。ＮＡＮＤ論理回路５１Ａの一方の入力端子は、ＯＲ回路６０の出力端子に接続され、その他方の入力端子は行選択線ＣＳＬに接続され、その出力端子は、Ｎ型トランジスタＮ１のゲート端子に接続される。ＮＡＮＤ論理回路５３Ａの一方の入力端子は、ＯＲ回路６１の出力端子に接続され、その他方の入力端子は行選択線ＣＳＬに接続され、その出力端子は、Ｎ型トランジスタＮ２のゲート端子に接続される。
【００５２】
以上の構成を有するドライバ回路によれば、トランジスタＮ１のゲート制御にＯＲ回路と、ＡＮＤ回路と、インバータ回路と（図７においては、ＡＮＤ回路とインバータ回路とを１つのＮＡＮＤ論理回路で構成している。）で構成されるＯＡＩ（OR, AND and Inverter）複合ゲートを用いることにより、ＲＥＡＤ線から直接信号を入力するので、ドライバ回路内でのデータ書込用制御線数が少なくて済む。従って、実施の形態１に係るドライバ回路（図５参照）と比較して、回路構成を簡易化及び小型化できる。
【００５３】
実施の形態３．
図８は、本発明の実施の形態３に係るドライバ回路の構成を示す回路図である。図８において、ドライバ回路は、Ｐ型トランジスタＰ１〜Ｐ３，Ｐ７０，Ｐ７１，Ｐ７３，Ｐ７４，Ｐ７６，Ｐ７７，Ｐ７９，Ｐ８０，Ｐ８２，Ｐ８３と、Ｎ型トランジスタＮ１〜Ｎ３，Ｎ７２，Ｎ７５，Ｎ７８，Ｎ８１，Ｎ８４，Ｎ８５〜Ｎ８９とを備えて構成される。Ｐ型トランジスタＰ１及びＮ型トランジスタＮ１は、電源電位ＶＤＤ２と接地電位Ｖｇｎｄとの間に互いに直列に接続され、Ｐ型トランジスタＰ１及びＮ型トランジスタＮ１の接続点は、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続される。Ｐ型トランジスタＰ２及びＮ型トランジスタＮ２は、電源電位ＶＤＤ２と接地電位Ｖｇｎｄとの間に互いに直列に接続され、Ｐ型トランジスタＰ２及びＮ型トランジスタＮ２の接続点は、リファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続される。Ｐ型トランジスタＰ３及びＮ型トランジスタＮ３は、電源電位ＶＤＤ２と接地電位Ｖｇｎｄとの間に互いに直列に接続され、Ｐ型トランジスタＰ３及びＮ型トランジスタＮ３の接続点は、ソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続される。
【００５４】
Ｐ型トランジスタＰ７１は、電源電位ＶＤＤとＰ型トランジスタＰ１のゲート端子との間に接続され、データ書込用制御線ＢＦＰｘ（ｘ＝０，１）によって制御される。Ｐ型トランジスタＰ７０及びＮ型トランジスタＮ７２は、電源電位ＶＤＤとＮ型トランジスタ８５のソース端子との間に互いに直列に接続され、Ｐ型トランジスタＰ７０及びＮ型トランジスタＮ７２の接続点はＰ型トランジスタＰ１のゲート端子に接続される。Ｐ型トランジスタＰ７４は、電源電位ＶＤＤとＮ型トランジスタＮ１のゲート端子との間に接続され、データ書込用制御線ＢＦＮｘ（ｘ＝０，１）によって制御される。Ｐ型トランジスタＰ７３及びＮ型トランジスタＮ７５は、電源電位ＶＤＤとＮ型トランジスタ８６のソース端子との間に互いに直列に接続され、Ｐ型トランジスタＰ７３及びＮ型トランジスタＮ７５の接続点はＮ型トランジスタＮ１のゲート端子に接続される。
【００５５】
Ｐ型トランジスタＰ７７は、電源電位ＶＤＤとＰ型トランジスタＰ２のゲート端子との間に接続され、データ書込用制御線ＢＢＰｘ（ｘ＝０，１）によって制御される。Ｐ型トランジスタＰ７６及びＮ型トランジスタＮ７８は、電源電位ＶＤＤとＮ型トランジスタ８７のソース端子との間に互いに直列に接続され、Ｐ型トランジスタＰ７６及びＮ型トランジスタＮ７８の接続点はＰ型トランジスタＰ２のゲート端子に接続される。Ｐ型トランジスタＰ８０は、電源電位ＶＤＤとＮ型トランジスタＮ２のゲート端子との間に接続され、データ書込用制御線ＢＢＮｘ（ｘ＝０，１）によって制御される。Ｐ型トランジスタＰ７９及びＮ型トランジスタＮ８１は、電源電位ＶＤＤとＮ型トランジスタ８８のソース端子との間に互いに直列に接続され、Ｐ型トランジスタＰ７９及びＮ型トランジスタＮ８１の接続点はＮ型トランジスタＮ２のゲート端子に接続される。
【００５６】
Ｐ型トランジスタＰ８３は、電源電位ＶＤＤとＰ型トランジスタＰ３及びＮ型トランジスタＮ３の各ゲート端子の接続点との間に接続され、ドライバ回路のソース線Ｓｘ（ｘ＝０，１）によって制御される。Ｐ型トランジスタＰ８２及びＮ型トランジスタＮ８４は、電源電位ＶＤＤとＮ型トランジスタ８９のソース端子との間に互いに直列に接続され、Ｐ型トランジスタＰ８２及びＮ型トランジスタＮ８４の接続点はＰ型トランジスタＰ３及びＮ型トランジスタＮ３の各ゲート端子の接続点に接続される。また、Ｐ型トランジスタＰ７０，Ｐ７３，Ｐ７６，Ｐ７９，Ｐ８２の各ゲート端子、及び、Ｎ型トランジスタＮ７２，Ｎ７５，Ｎ７８，Ｎ８１，Ｎ８４の各ゲート端子は、行選択線ＣＳＬｉ（ｉ＝０，１，…，ｍ，…，Ｍ）に接続される。
【００５７】
Ｎ型トランジスタＮ８５〜Ｎ８９は、電源電位ＶＤＤと接地電位Ｖｇｎｄとの間に接続され、それぞれ、データ書込用制御線ＢＦＰｘ，ＢＦＮｘ，ＢＢＰｘ，ＢＢＮｘ及びドライバ回路のソース線Ｓｘにより制御される。
【００５８】
上記図８の構成において、Ｐ型トランジスタＰ７０，Ｐ７１及びＮ型トランジスタＮ７２，Ｎ８５により第１のＮＡＮＤ論理回路を構成し、Ｐ型トランジスタＰ７３，Ｐ７４及びＮ型トランジスタＮ７５，Ｎ８６により第２のＮＡＮＤ論理回路を構成し、Ｐ型トランジスタＰ７６，Ｐ７７及びＮ型トランジスタＮ７８，Ｎ８７により第３のＮＡＮＤ論理回路を構成し、Ｐ型トランジスタＰ７９，Ｐ８０及びＮ型トランジスタＮ８１，Ｎ８８により第４のＮＡＮＤ論理回路を構成し、Ｐ型トランジスタＰ８２，Ｐ８３及びＮ型トランジスタＮ８４，Ｎ８９により第５のＮＡＮＤ論理回路を構成する。
【００５９】
以上の構成を有するドライバ回路によれば、上記第１〜第５のＮＡＮＤ論理回路を構成するトランジスタのうちＮ型トランジスタＮ８５〜Ｎ８９を他のビット線を制御するための他のドライバ回路と共用することにより、ビット線毎に必要であったトランジスタの数を減らすことができ、レイアウト面積を削減できる。
【００６０】
なお、上記実施の形態１、２及び３において、ＢＰＮｘ等のデータ書込用制御線はビット線ＢＬ及び行選択線ＣＳＬに対して実質的に垂直に配線されることが望ましく、レイアウト面積を削減することができる。
【００６１】
また、本発明のドライバ回路はＳＴＴ−ＭＲＡＭに対して適用された。しかし、本発明はこの構成に限らず、他のＭＲＡＭや相変化メモリ等に対して適用されても良い。
【産業上の利用可能性】
【００６２】
本発明に係るドライバ回路及びそれを備えた半導体記憶装置によれば、行選択線及びデータ書込用制御線の各電圧に対して所定の論理計算を実行して当該論理計算結果を示す１対の制御信号を出力する論理回路と、電源電圧と接地電圧との間に互いに直列に接続され、論理回路からの１対の制御信号に基づいてビット線の制御電圧を発生するＰ型トランジスタ及びＮ型トランジスタとを備えたので、行選択信号によりビット線のプリチャージを制御でき、従って、データ書き込み時に十分な書き込み期間を確保するとともに、特別なタイミング制御を行うことなく、データ読み込み時の誤書き込みを低減することができる。本発明に係るドライバ回路及びそれを備えた半導体記憶装置は、例えば、ＭＲＡＭ全般、特にＳＴＴ−ＭＲＡＭに利用することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１に係るドライバ回路を有するＳＴＴ−ＭＲＡＭの構成を示すブロック図である。
【図２】図１のダミーメモリ列３及びメモリセルアレイ４の詳細な構成を示す回路図である。
【図３】図１のＲ／Ｗ制御回路５の詳細な構成を示す回路図である。
【図４】図１のセンスアンプ回路１０の詳細な構成を示す回路図である。
【図５】図３のＲ／Ｗ制御回路５内のドライバ回路の構成を示す回路図である。
【図６】図１のＳＴＴ−ＭＲＡＭの各部の信号を示す動作波形図である。
【図７】本発明の実施の形態２に係るドライバ回路の構成を示す回路図である。
【図８】本発明の実施の形態３に係るドライバ回路の構成を示す回路図である。
【図９】従来例のドライバ回路の構成を示す回路図である。
【図１０】従来例のドライバ回路を用いたメモリ装置の各部の信号を示す動作波形図である。
【符号の説明】
【００６４】
１…列アドレスバッファ、
２…列デコーダ及びＢＬドライバ、
３…ダミーメモリ列、
４…メモリセルアレイ、
５…Ｒ／Ｗ制御回路、
６…行アドレスバッファ、
７…行デコーダ及びＷＬドライバ、
８…２ビット信号生成器、
１０…センスアンプ回路、
Ｃ１〜Ｃ８…寄生容量。
【図１】
2008097666.tif 000003
【図２】
2008097666.tif 000004
【図３】
2008097666.tif 000005
【図４】
2008097666.tif 000006
【図５】
2008097666.tif 000007
【図６】
2008097666.tif 000008
【図７】
2008097666.tif 000009
【図８】
2008097666.tif 000010
【図９】
2008097666.tif 000011
【図１０】
2008097666.tif 000012