(57)【要約】      （修正有）【課題】表示パネルから輻射されるノイズを抑制することができる表示ドライバの制御方法及び表示パネルの駆動方法を提供する。【解決手段】表示パネルを駆動すべき駆動パルスをこの表示パネルの複数の電極各々に印加する表示ドライバの各々を以下の如く制御する。すなわち、駆動パルスを表示パネルの電極各々に一斉に印加する場合には、この駆動パルスにおける立ち下がりエッジのタイミングを、表示ドライバの各々が搭載されている複数の半導体チップ（又は半導体チップ群）毎に異ならせるべく、各表示ドライバを制御する。【選択図】図１１
2008281641.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルを駆動すべき駆動パルスを前記表示パネルのｎ（ｎ：２以上の整数）個の電極各々に印加するｎ個の表示ドライバ各々を制御する表示ドライバの制御方法であって、
前記表示ドライバはｋ（ｋ：ｎ以下の整数）個の半導体チップに搭載されており、
前記駆動パルスを前記ｎ個の電極各々に一斉に印加する場合には、前記駆動パルスにおける立ち下がりエッジのタイミングを前記半導体チップ毎に又は半導体チップ群毎に異ならせるべく前記表示ドライバを制御することを特徴とする表示ドライバの制御方法。
【請求項２】
表示パネルを駆動すべき駆動パルスを前記表示パネルのｎ（ｎ：２以上の整数）個の電極各々に印加するｎ個の表示ドライバ各々を制御する表示ドライバの制御方法であって、
前記表示ドライバはｋ（ｋ：ｎ以下の整数）個の半導体チップに搭載されており、
前記駆動パルスを前記ｎ個の電極各々に一斉に印加する場合には、前記駆動パルスにおける立ち下がりエッジのタイミングを前記半導体チップ毎に又は半導体チップ群毎に異ならせるべく前記表示ドライバを制御することを特徴とする表示ドライバの制御方法。
【請求項３】
前記駆動パルスを前記ｎ個の電極各々に一斉に印加する場合には、前記駆動パルスにおける立ち上がりエッジのタイミングをも前記半導体チップ毎に又は半導体チップ群毎に異ならせるべく前記表示ドライバを制御することを特徴とする請求項１記載の表示ドライバの制御方法。
【請求項４】
表示パネルを駆動すべき駆動パルスを前記表示パネルのｎ（ｎ：２以上の整数）個の電極各々に印加するｎ個の表示ドライバ各々を制御する表示ドライバの制御方法であって、
夫々が前記駆動パルスのピーク電位に対応した第１電位を発生する第１電源と、制御信号に応じて前記第１電位を前記電極に印加するスイッチング素子とを含む前記表示ドライバがｋ（ｋ：ｎ以下の整数）個の半導体チップに搭載されており、
前記駆動パルスを前記ｎ個の電極各々に一斉に印加する場合には、前記第１電位の印加を停止するタイミングを前記半導体チップ毎に又は半導体チップ群毎に異ならせるべく前記スイッチング素子を制御することを特徴とする表示ドライバの制御方法。
【請求項５】
表示パネルを駆動すべき駆動パルスを前記表示パネルのｎ（ｎ：２以上の整数）個の電極各々に印加するｎ個の表示ドライバ各々を制御する表示ドライバの制御方法であって、
夫々が前記駆動パルスのピーク電位に対応した第１電位を発生する第１電源と、制御信号に応じて前記第１電位を前記電極に印加するスイッチング素子とを含む前記表示ドライバがｋ（ｋ：ｎ以下の整数）個の半導体チップに搭載されており、
前記駆動パルスを前記ｎ個の電極各々に一斉に印加する場合には、前記第１電位の印加を開始するタイミングを前記半導体チップ毎に又は半導体チップ群毎に異ならせるべく前記スイッチング素子を制御することを特徴とする表示ドライバの制御方法。
【請求項６】
前記駆動パルスを前記ｎ個の電極各々に一斉に印加する場合には、前記第１電位の印加を開始するタイミングをも前記半導体チップ毎に又は半導体チップ群毎に異ならせるべく前記スイッチング素子を制御することを特徴とする請求項４記載の表示ドライバの制御方法。
【請求項７】
複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との交叉部に表示セルが形成されている表示パネルを駆動する表示パネルの駆動方法であって、
入力映像信号にて示される輝度レベルに対応したデータパルスを前記列電極各々に印加すると共に、前記行電極対各々の一方の行電極各々にベースパルスを印加しつつ前記一方の行電極各々に順次択一的に走査パルスを重畳させて印加することにより前記表示セル各々を点灯モード及び消灯モードの内の一方に設定するアドレス行程を備え、
前記ベースパルスにおける立ち下がりエッジのタイミングを、夫々が複数の行電極からなる行電極群毎に異ならせることを特徴とする表示ドライバの駆動方法。
【請求項８】
複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との交叉部に表示セルが形成されている表示パネルを駆動する表示パネルの駆動方法であって、
前記行電極対各々の一方の行電極各々リセットパルスを印加することにより前記表示セル各々の状態を初期化するリセット行程を備え、
前記リセットパルスにおける立ち下がりエッジのタイミングを、夫々が複数の行電極からなる行電極群毎に異ならせることを特徴とする表示ドライバの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性発光素子が配列されている表示パネルを駆動すべき駆動パルスを表示パネルに送出する表示ドライバの制御方法、及びかかる表示パネルの駆動方法に関する。
【背景技術】
【０００２】
容量性発光素子としてプラズマ素子を用いた表示パネルとしてプラズマディスプレイパネル（ＰＤＰ）を搭載した表示装置（特許文献１参照）が製品化されている。
【０００３】
図１は、かかる表示装置の概略構成を示す図である。
【０００４】
図１において、表示パネルとしてのＰＤＰ１０には、Ｘ及びＹの１対にて１画面の各表示ライン（ｎ個の行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnと、該行電極対に直交しかつ誘電体層及び放電空間を挟んで１画面の各列（ｍ個の列）に対応する列電極Ｄ1〜Ｄmとが形成されている。１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｄとの交差部に、容量性発光素子としての放電セルが形成されている。
【０００５】
駆動制御回路５０は、映像信号にて示される輝度レベルを各画素毎の画素データに変換してこれをアドレスドライバ２０に供給する。更に、駆動制御回路５０は、サブフィールド法に基づいてＰＤＰ１０を階調駆動させるべき各種制御信号をＸ行電極ドライバ３０及びＹ行電極ドライバ４０各々に供給する。これにより、アドレスドライバ２０、Ｘ行電極ドライバ３０及びＹ行電極ドライバ４０は、映像信号における１フィールド又は１フレーム毎に、夫々がアドレス期間及びサスティン期間を含む複数のサブフィールド各々において、図２に示す如くＰＤＰ１０を駆動する。
【０００６】
すなわち、各サブフィールドのアドレス期間では、アドレスドライバ２０が、各画素データビット毎にその論理レベルに応じた電圧値を有する画素データパルスを生成し、これを１表示ライン分（ｍ個）毎の画素データパルス群ＤＰとして順次、ＰＤＰ１０の列電極Ｄ1〜Ｄmに印加する。尚、図２においては、ＰＤＰ１０の第１〜第ｎ表示ラインの内の第ｊ表示ラインに属する放電セル各々に対応したｍ個の画素データパルスからなる画素データパルス群ＤＰjのみを抜粋して示している。更に、アドレス期間では、Ｙ行電極ドライバ４０が、各画素データパルス群ＤＰに同期させて画素データの書込（又は消去）対象となる表示ラインを選択させるべき走査パルスＳＰを行電極Ｙ1〜Ｙn各々に順次択一的に印加する。ここで、走査パルスＳＰが印加された行電極Ｙに属する放電セルにおいて、上記画素データパルスのパルス電圧に応じて選択的にアドレス放電が生起され、壁電荷の形成（又は消去）が為される。これにより、各放電セルは、壁電荷が存在する状態（点灯モード）と、壁電荷が存在しない状態（消灯モード）の一方の状態に設定される。
【０００７】
サスティン期間では、Ｘ行電極ドライバ３０及びＹ行電極ドライバ４０が、各サブフィールドの輝度重みに対応した回数分だけ繰り返し、図２に示す如きサスティンパルスＩＰX及びＩＰYを行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnの各々に印加する。この際、かかるサスティンパルスの印加に応じて、上記点灯モードの状態に設定されている放電セルのみが繰り返しサスティン放電して、その放電に伴う発光状態を維持する。
【０００８】
尚、各サブフィールドの少なくとも１のサブフィールドでは、上記アドレス期間に先立ちリセット期間での動作を実行する。リセット期間では、Ｙ行電極ドライバ４０が、図２に示す如きリセットパルスＲＰYを生成し、これを全行電極Ｙに印加する。これにより、全放電セル内にリセット放電を生起させて、各放電セル内の残留壁電荷量を初期化する。
【０００９】
ここで、Ｙ行電極ドライバ４０には、図３に示す如く、上記リセットパルスＲＰYを生成する為のリセットドライバ部ＲＳＤ、走査パルスＳＰを生成する為のスキャンドライバ部ＳＣＤ及びサスティンパルスＩＰYを生成する為のサスティンドライバＳＵＤ部（特許文献１の図４参照）が搭載されている。
【００１０】
図２に示すように、上記リセット期間では、リセットドライバ部ＲＳＤのスイッチング素子Ｓ１７、及びスキャンドライバ部ＳＣＤのスイッチング素子Ｓ２１を共にオフ状態からオン状態に切り換える。これにより、スキャンドライバ部ＳＣＤに設けられている電源Ｂ６の正極端子に発生した電圧Ｖhがスイッチング素子Ｓ２１を介して行電極Ｙに印加されるので、図２に示す如く、行電極Ｙは電圧Ｖhの状態に遷移する。この際、サスティンドライバ部ＳＵＤの電源Ｂ３の正極性の電圧Ｖsが抵抗Ｒ１及び電源Ｂ６を介して行電極Ｙに印加されることになる。よって、行電極Ｙ上の電圧は、ＰＤＰ１０の負荷容量Ｃ0と抵抗Ｒ１との時定数により、図２に示す如き電圧Ｖhの状態から時間経過に伴い緩やかに増加する。そして、行電極Ｙ上の電圧が、電源Ｂ３と電源Ｂ６との直列接続によって生じる電圧(Ｖs＋Ｖh)に到達したら、スイッチング素子Ｓ１７及びＳ２１をオフ状態に切り換えると共に、スイッチング素子Ｓ１８及びＳ２２をオフ状態からオン状態に切り換える。これにより、スイッチング素子Ｓ２２、Ｓ１８、抵抗Ｒ２及びダイオードＤ７なる電流路ＣＲ２が形成され、行電極Ｙ上の電圧は図２に示す如く徐々に下降する。
【００１１】
すなわち、リセット期間では、２つの電源（Ｂ３、Ｂ６）を直列接続することにより、図２に示す如きピーク電圧(Ｖs＋Ｖh)を有するリセットパルスＲＰyを生成し、これを行電極Ｙ1〜Ｙn各々に一斉に印加するのである。この際、かかるリセットパルスＲＰyの印加に応じて、全放電セルにおいて一斉にリセット放電が生起される。すると、ＰＤＰ１０にはこのリセット放電に伴う充放電電流が行電極Ｙ1〜Ｙn各々を介して一斉に流れ込み、その影響でＰＤＰ１０の筐体からノイズ音が輻射されてしまうという問題点が発生した。
【特許文献１】特開２００４−１９９０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、かかる問題を解決すべく為されたものであり、表示パネルから輻射されるノイズを抑制することができる表示ドライバの制御方法及び表示パネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
請求項１記載による表示ドライバの制御方法は、表示パネルを駆動すべき駆動パルスを前記表示パネルのｎ（ｎ：２以上の整数）個の電極各々に印加するｎ個の表示ドライバ各々を制御する表示ドライバの制御方法であって、前記表示ドライバはｋ（ｋ：ｎ以下の整数）個の半導体チップに搭載されており、前記駆動パルスを前記ｎ個の電極各々に一斉に印加する場合には、前記駆動パルスにおける立ち下がりエッジのタイミングを前記半導体チップ毎に又は半導体チップ群毎に異ならせるべく前記表示ドライバを制御する。
【００１４】
又、請求項２記載による表示ドライバの制御方法は、表示パネルを駆動すべき駆動パルスを前記表示パネルのｎ（ｎ：２以上の整数）個の電極各々に印加するｎ個の表示ドライバ各々を制御する表示ドライバの制御方法であって、前記表示ドライバはｋ（ｋ：ｎ以下の整数）個の半導体チップに搭載されており、前記駆動パルスを前記ｎ個の電極各々に一斉に印加する場合には、前記駆動パルスにおける立ち下がりエッジのタイミングを前記半導体チップ毎に又は半導体チップ群毎に異ならせるべく前記表示ドライバを制御する。
【００１５】
又、請求項４記載による表示ドライバの制御方法は、表示パネルを駆動すべき駆動パルスを前記表示パネルのｎ（ｎ：２以上の整数）個の電極各々に印加するｎ個の表示ドライバ各々を制御する表示ドライバの制御方法であって、夫々が前記駆動パルスのピーク電位に対応した第１電位を発生する第１電源と、制御信号に応じて前記第１電位を前記電極に印加するスイッチング素子とを含む前記表示ドライバがｋ（ｋ：ｎ以下の整数）個の半導体チップに搭載されており、前記駆動パルスを前記ｎ個の電極各々に一斉に印加する場合には、前記第１電位の印加を停止するタイミングを前記半導体チップ毎に又は半導体チップ群毎に異ならせるべく前記スイッチング素子を制御する。
【００１６】
又、請求項５記載による表示ドライバの制御方法は、表示パネルを駆動すべき駆動パルスを前記表示パネルのｎ（ｎ：２以上の整数）個の電極各々に印加するｎ個の表示ドライバ各々を制御する表示ドライバの制御方法であって、夫々が前記駆動パルスのピーク電位に対応した第１電位を発生する第１電源と、制御信号に応じて前記第１電位を前記電極に印加するスイッチング素子とを含む前記表示ドライバがｋ（ｋ：ｎ以下の整数）個の半導体チップに搭載されており、前記駆動パルスを前記ｎ個の電極各々に一斉に印加する場合には、前記第１電位の印加を開始するタイミングを前記半導体チップ毎に又は半導体チップ群毎に異ならせるべく前記スイッチング素子を制御する。
【００１７】
又、請求項７記載による表示パネルの駆動方法は、複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との交叉部に表示セルが形成されている表示パネルを駆動する表示パネルの駆動方法であって、入力映像信号にて示される輝度レベルに対応したデータパルスを前記列電極各々に印加すると共に、前記行電極対各々の一方の行電極各々にベースパルスを印加しつつ前記一方の行電極各々に順次択一的に走査パルスを重畳させて印加することにより前記表示セル各々を点灯モード及び消灯モードの内の一方に設定するアドレス行程を備え、前記ベースパルスにおける立ち下がりエッジのタイミングを、夫々が複数の行電極からなる行電極群毎に異ならせる。
【００１８】
又、請求項８記載による表示パネルの駆動方法は、複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との交叉部に表示セルが形成されている表示パネルを駆動する表示パネルの駆動方法であって、前記行電極対各々の一方の行電極各々リセットパルスを印加することにより前記表示セル各々の状態を初期化するリセット行程を備え、前記リセットパルスにおける立ち下がりエッジのタイミングを、夫々が複数の行電極からなる行電極群毎に異ならせる。
【発明を実施するための最良の形態】
【００１９】
表示パネルを駆動すべき駆動パルスをこの表示パネルの複数の電極各々に印加する表示ドライバの各々を以下の如く制御する。すなわち、駆動パルスを表示パネルの電極各々に一斉に印加する場合には、この駆動パルスにおける立ち下がりエッジのタイミングを、表示ドライバが搭載されている複数の半導体チップ（又は半導体チップ群）毎に異ならせるべく、各表示ドライバを制御する。かかる制御によれば、表示パネルの全ての電極に一斉に駆動パルスを印加する場合であっても、この駆動パルスの印加に伴って同時期に表示パネルに流れ込む電流量は時間的に分散される。よって、急峻な大電流の流れ込みによって発生する表示パネル筐体からの輻射ノイズが抑制されるようになる。
【実施例】
【００２０】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００２１】
図４は、本発明に基づく表示ドライバの制御方法及び表示パネルの駆動方法を採用したプラズマディスプレイ装置の概略構成を示す図である。
【００２２】
図４において、プラズマディスプレイパネルとしてのＰＤＰ１０は、２次元表示画面の縦方向（垂直方向）に夫々伸長している列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸長しており、且つＸ及びＹ交互に配置されている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。尚、互いに隣接する一対の行電極Ｘ及びＹにて、ＰＤＰ１０の１表示ライン分の表示を行う。すなわち、ＰＤＰ１０は、行電極Ｘ1及びＹ1からなる第１表示ライン、行電極Ｘ2及びＹ2からなる第２表示ライン、・・・、行電極Ｘn及びＹnからなる第ｎ表示ラインを備える。これら第１〜第ｎ表示ラインと、列電極Ｄ1〜Ｄmとの間には放電ガスが封入された放電空間が設けられており、この放電空間を含む行電極と列電極との各交叉部に画素に対応した放電セル（表示セル）が形成される構造となっている。
【００２３】
駆動制御回路５００は、入力された映像信号を各画素毎の画素データに変換し、この画素データを各ビット桁毎に分割して画素データビットを得る。そして、駆動制御回路５００は、同一ビット桁同士にて各表示ライン分(ｍ個)ずつ画素データビットをアドレスドライバ２０に供給する。更に、駆動制御回路５００は、図５に示す如きサブフィールド法に基づく発光駆動シーケンスに従ってＰＤＰ１０を駆動させるべく、各種制御信号(後述する)をアドレスドライバ２０、Ｘ行電極ドライバ３０及びＹ行電極ドライバ４００各々に供給する。図５に示す発光駆動シーケンスは、入力映像信号における１フィールド又は１フレーム（以下、単位表示期間と称する）毎に、夫々がアドレス期間Ｗ及びサスティン期間Ｉを含むＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）にてＰＤＰ１０を階調駆動させるものである。尚、図５に示す発光駆動シーケンスでは、先頭のサブフィールドＳＦ１に限りリセット期間Ｒを含んでいる。
【００２４】
アドレスドライバ２０、Ｘ行電極ドライバ３０及びＹ行電極ドライバ４００各々は、上記リセット期間Ｒ、アドレス期間Ｗ及びサスティン期間Ｉ各々において、図６に示す如き各種駆動パルスをＰＤＰ１０の列電極Ｄ、行電極Ｘ及びＹに印加する。
【００２５】
すなわち、先ず、リセット期間Ｒでは、Ｘ行電極ドライバ３０が、図６に示す如き負極性のピーク電位を有するリセットパルスＲＰXを行電極Ｘ1〜Ｘn各々に印加する。更に、リセット期間Ｒでは、かかるリセットパルスＲＰXに同期させて、Ｙ行電極ドライバ４００が図６に示す如き正極性のピーク電位を有するリセットパルスＲＰYを生成し、これを行電極Ｙ1〜Ｙn各々に印加する。これらリセットパルスＲＰX及びＲＰYの印加に応じて、全放電セル内においてリセット放電が生起され、各放電セル内の残留壁電荷量が所定値に初期化される。
【００２６】
次に、アドレス期間Ｗでは、アドレスドライバ２０が、各画素データビット毎にその論理レベルに応じた電圧値を有する画素データパルスを生成し、これを１表示ライン分（ｍ個）毎の画素データパルス群ＤＰとして図６に示す如く順次、ＰＤＰ１０の列電極Ｄ1〜Ｄmに印加する。更に、アドレス期間Ｗでは、Ｙ行電極ドライバ４００が、各画素データパルス群ＤＰに同期させて画素データの書込（又は消去）対象となる表示ラインを選択させるべき負極性の走査パルスＳＰを図６に示すように行電極Ｙ1〜Ｙn各々に順次択一的に印加する。ここで、走査パルスＳＰが印加された行電極Ｙに属する放電セルにおいて、上記画素データパルスのパルス電圧に応じて選択的にアドレス放電が生起され、壁電荷の形成（又は消去）が為される。これにより、各放電セルは、壁電荷が存在する状態（点灯モード）と、壁電荷が存在しない状態（消灯モード）の一方の状態に設定される。
【００２７】
サスティン期間Ｉでは、Ｘ行電極ドライバ３０及びＹ行電極ドライバ４００が、各サブフィールドの輝度重みに対応した回数分だけ繰り返し、図６に示す如きサスティンパルスＩＰX及びＩＰYを行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnの各々に印加する。この際、かかるサスティンパルスの印加に応じて、上記点灯モードの状態に設定されている放電セルのみが繰り返しサスティン放電して、その放電に伴う発光状態を維持する。
【００２８】
以下に、Ｙ行電極ドライバ４００による上記リセットパルスＲＰY、走査パルスＳＰ及びサスティンパルスＩＰYの生成動作について説明する。
【００２９】
図７は、かかるＹ行電極ドライバ４００の内部構成の一部を示す図である。
【００３０】
図７に示す如く、Ｙ行電極ドライバ４００は、サスティンドライバＳＵＤ、リセットドライバＲＳＤ、オフセットドライバＯＦＤ、スイッチング素子Ｓ１５、位相差パルス出力制御部ＴＣ、及びスキャンドライバＳＣＤ1〜ＳＣＤnを備える。
【００３１】
サスティンドライバＳＵＤは、上記サスティンパルスＩＰYを生成してこれを接続ラインＣＬ１上に送出する。リセットドライバＲＳＤは、リセットパルスを生成してこれを接続ラインＣＬ２上に送出する。オフセットドライバＯＦＤは、走査パルスＳＰにおける負極性ピーク電位部に対応した負極性のオフセット電位を接続ラインＣＬ２に印加する。スイッチング素子Ｓ１５は、駆動制御回路５００から供給されたスイッチング信号ＳＷ１５に応じてオン状態に設定されると、接続ラインＣＬ１及びＣＬ２同士を電気的に接続する。
【００３２】
スキャンドライバＳＣＤ1〜ＳＣＤnは、夫々ＰＤＰ１０の行電極Ｙ1〜Ｙnに対応づけして設けられている。スキャンドライバＳＣＤ各々は、オフセットドライバＯＦＤにて生成された負極性のオフセット電位を用いて上記走査パルスＳＰを生成し、これを行電極Ｙに送出する。
【００３３】
又、スキャンドライバＳＣＤ1〜ＳＣＤn各々は、サスティンドライバＳＵＤにて生成されたサスティンパルスＩＰYを行電極Ｙに中継供給する役目を担う。更に、スキャンドライバＳＣＤ1〜ＳＣＤn各々は、リセットドライバＲＳＤにて生成されたリセットパルスのピーク電位を高めたものをリセットパルスＲＰYとして生成し、これを夫々に対応する行電極Ｙに送出する機能をも備える。
【００３４】
すなわち、スキャンドライバＳＣＤ1〜ＳＣＤnは、ＰＤＰ１０を表示駆動させるべき各種駆動パルス（リセットパルスＲＰY、走査パルスＳＰ、サスティンパルスＩＰY）をこのＰＤＰ１０に送出する表示ドライバとして機能するものである。
【００３５】
サスティンドライバＳＵＤは、図７に示す如く、電源Ｂ１、スイッチング素子Ｓ１１〜Ｓ１４、コイルＬ３、Ｌ４、ダイオードＤ３、Ｄ４、及びコンデンサＣ２を含む。コンデンサＣ２は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位に設定されている。バイポーラトランジスタからなるスイッチング素子Ｓ１１〜Ｓ１４は、夫々駆動制御回路５００から供給されたスイッチング信号ＳＷ１１〜ＳＷ１４に応じてオン状態及びオフ状態の内の一方の状態に設定される。この際、スイッチング素子Ｓ１１がオン状態に設定されると、コンデンサＣ２の他端に生じた電位がコイルＬ３及びダイオードＤ３を介して接続ラインＣＬ１上に印加される。又、スイッチング素子Ｓ１２がオン状態に設定されると、接続ラインＣＬ１上の電位がコイルＬ４及びダイオードＤ４を介してコンデンサＣ２の他端に印加される。この際、コンデンサＣ２は、この接続ラインＣＬ１上の電位によって充電される。又、スイッチング素子Ｓ１３がオン状態に設定されると、電源Ｂ１が発生した正極性の電源電位ＶSUSが接続ラインＣＬ１上に印加される。又、スイッチング素子Ｓ１４がオン状態に設定されると、接続ラインＣＬ１がＰＤＰ接地電位に設定される。
【００３６】
リセットドライバＲＳＤは、電源Ｂ２、スイッチング素子Ｓ１７、Ｓ１８、抵抗Ｒ１、Ｒ２及びダイオードＤ７を含む。バイポーラトランジスタからなるスイッチング素子Ｓ１７及びＳ１８は、夫々駆動制御回路５００から供給されたスイッチング信号ＳＷ１７及びＳＷ１８に応じてオン状態及びオフ状態の内の一方の状態に設定される。この際、スイッチング素子Ｓ１７がオン状態に設定されると、電源Ｂ２が発生した正極性の電源電位Ｖrstが抵抗Ｒ１を介して接続ラインＣＬ２上に印加される。一方、スイッチング素子Ｓ１８がオン状態に設定されると、接続ラインＣＬ２が抵抗Ｒ２及びダイオードＤ７を介して接地される。
【００３７】
オフセットドライバＯＦＤは、電源Ｂ３、スイッチング素子Ｓ１９及び抵抗Ｒ３を含む。スイッチング素子Ｓ１９は、駆動制御回路５００から供給されたスイッチング信号ＳＷ１９に応じてオン状態及びオフ状態の内の一方の状態に設定される。ここで、スイッチング素子Ｓ１９がオン状態に設定されると、電源Ｂ３が発生した負極性の電源電位(−Ｖofs)がオフセット電位(−Ｖofs)として、抵抗Ｒ３を介して接続ラインＣＬ２上に印加される。
【００３８】
位相差パルス出力制御部ＴＣは、駆動制御回路５００から供給された時間差出力イネーブル信号ＯＣ１が論理レベル０である期間中は、駆動制御回路５００から供給されたスイッチング信号ＳＷ２１1〜ＳＷ２１nを夫々スイッチング信号ＧＳ２１1〜ＧＳ２１nとしてスキャンドライバＳＣＤ1〜ＳＣＤn各々に供給する。一方、かかる時間差出力イネーブル信号ＯＣ１が論理レベル１である期間中は、位相差パルス出力制御部ＴＣは、駆動制御回路５００から供給された一斉パルス信号ＯＣ２を、スイッチング信号ＳＷ２１1〜ＳＷ２１nとしてスキャンドライバＳＣＤ1〜ＳＣＤn各々に供給する。更に、時間差出力イネーブル信号ＯＣ１が論理レベル１である期間中において、位相差パルス出力制御部ＴＣは、上記一斉パルス信号ＯＣ２の論理レベルを反転した信号を、スイッチング信号ＳＷ２２1〜ＳＷ２２nとしてスキャンドライバＳＣＤ1〜ＳＣＤn各々に供給する。この際、一斉パルス信号ＯＣ２に対応したスイッチング信号ＳＷ２１1〜ＳＷ２１n及びＳＷ２２1〜ＳＷ２２n各々をスキャンドライバＳＣＤ1〜ＳＣＤn各々に送出するにあたり、位相差パルス出力制御部ＴＣは、スキャンドライバＳＣＤが構築されている半導体チップ毎に夫々が複数の半導体毎に、その送出タイミングを異ならせている。
【００３９】
例えば、図８に示すように、ｎ個のスキャンドライバＳＣＤ1〜ＳＣＤnが３つの半導体チップＩＣ１〜ＩＣ３に搭載されている場合、位相差パルス出力制御部ＴＣは、図９に示す如き３通りのタイミングでスイッチング信号ＳＷ２１及びＳＷ２２を、スキャンドライバＳＣＤ1〜ＳＣＤn各々に送出する。
【００４０】
すなわち、位相差パルス出力制御部ＴＣは、一斉パルス信号ＯＣ２を、図９に示す如く所定の第１時間Ｔ１だけ遅延させた信号をスイッチング信号ＧＳ２１1〜ＧＳ２１(n/3)として、半導体チップＩＣ１に構築されているスキャンドライバＳＣＤ1〜ＳＣＤ(n/3)各々に供給する。更に、位相差パルス出力制御部ＴＣは、一斉パルス信号ＯＣ２を第１時間Ｔ１だけ遅延させた信号の論理レベルを反転させた信号をスイッチング信号ＧＳ２２1〜ＧＳ２２(n/3)として、半導体チップＩＣ１に構築されているスキャンドライバＳＣＤ1〜ＳＣＤ(n/3)各々に供給する。
【００４１】
又、位相差パルス出力制御部ＴＣは、一斉パルス信号ＯＣ２を、図９に示す如く上記第１時間Ｔ１よりも大なる所定の第２時間Ｔ２だけ遅延させた信号をスイッチング信号ＧＳ２１(1+n/3)〜ＧＳ２１(2n/3)として、半導体チップＩＣ２に構築されているスキャンドライバＳＣＤ(1+n/3)〜ＳＣＤ(2n/3)各々に供給する。更に、位相差パルス出力制御部ＴＣは、一斉パルス信号ＯＣ２を第２時間Ｔ２だけ遅延させた信号の論理レベルを反転させた信号をスイッチング信号ＧＳ２２(1+n/3)〜ＧＳ２２(2n/3)として、半導体チップＩＣ２に構築されているスキャンドライバＳＣＤ(1+n/3)〜ＳＣＤ(2n/3)各々に供給する。
【００４２】
又、位相差パルス出力制御部ＴＣは、一斉パルス信号ＯＣ２を、図９に示す如く上記第２時間Ｔ２よりも大なる第３時間Ｔ３だけ遅延させた信号をスイッチング信号ＧＳ２１(1+2n/3)〜ＧＳ２１nとして、半導体チップＩＣ３に構築されているスキャンドライバＳＣＤ(1+2n/3)〜ＳＣＤn各々に供給する。更に、位相差パルス出力制御部ＴＣは、一斉パルス信号ＯＣ２を第３時間Ｔ３だけ遅延させた信号の論理レベルを反転させた信号をスイッチング信号ＧＳ２２(1+2n/3)〜ＧＳ２２nとして、半導体チップＩＣ３に構築されているスキャンドライバＳＣＤ(1+2n/3)〜ＳＣＤn各々に供給する。
【００４３】
スキャンドライバＳＣＤ1〜ＳＣＤnは夫々同一の構成を有し、夫々が、直流の電源電位Ｖhを発生する電源Ｂ４、バイポーラトランジスタとしてのスイッチング素子Ｓ２１及びＳ２２を備える。スイッチング素子Ｓ２１及びＳ２２は、位相差パルス出力制御部ＴＣから供給されたスイッチング信号ＧＳ２１及びＧＳ２２に応じて夫々オン状態及びオフ状態の内の一方の状態に設定される。この際、スイッチング素子Ｓ２１がオン状態に設定されると、電源Ｂ４が発生した直流の電源電位Ｖhに接続ラインＣＬ２上の電位を加算した電位が、このスイッチング素子Ｓ２１を介して行電極Ｙに印加される。一方、スイッチング素子Ｓ２２がオン状態に設定されると、接続ラインＣＬ２上の電位がこのスイッチング素子Ｓ２２を介して行電極Ｙに印加される。例えば、スキャンドライバＳＣＤ1のスイッチング素子Ｓ２１は、位相差パルス出力制御部ＴＣから供給されたスイッチング信号ＧＳ２１1が論理レベル０に対応した電位を有する場合には、オフ状態となる。一方、スイッチング信号ＧＳ２１1が論理レベル１に対応した電位を有する場合には、スキャンドライバＳＣＤ1のスイッチング素子Ｓ２１はオン状態となり、電源電位Ｖhに接続ラインＣＬ２上の電位を加算した電位を行電極Ｙ1に印加する。又、スキャンドライバＳＣＤ1のスイッチング素子Ｓ２２は、位相差パルス出力制御部ＴＣから供給されたスイッチング信号ＧＳ２２1が論理レベル０に対応した電位を有する場合にはオフ状態となる。一方、スイッチング信号ＧＳ２２1が論理レベル１に対応した電位を有する場合には、スキャンドライバＳＣＤ1のスイッチング素子Ｓ２２はオン状態となり、接続ラインＣＬ２上の電位を行電極Ｙ1に印加する。
【００４４】
駆動制御回路５００は、スイッチング信号ＳＷ１１〜ＳＷ２２、時間差出力イネーブル信号ＯＣ１及び一斉パルス信号ＯＣ２をＹ行電極ドライバ４００に供給することにより、上記スイッチング素子Ｓ１１〜Ｓ２２各々を図１０に示す如くオンオフ制御する。尚、図１０では、行電極Ｙ1〜Ｙn各々毎に独立して設けられているスキャンドライバＳＣＤ1〜ＳＣＤnの内のＳＣＤ1のみを抜粋して、その動作を示している。
【００４５】
図１０において、サスティン期間Ｉでは、駆動制御回路５００は、スイッチング素子Ｓ１５をオン状態に固定させると共に、論理レベル０の時間差出力イネーブル信号ＯＣ１、論理レベル０のスイッチング信号ＳＷ２１1〜ＳＷ２１n及び論理レベル１のＳＷ２２1〜ＳＷ２２nを位相差パルス出力制御部ＴＣに供給する。この際、論理レベル０の時間差出力イネーブル信号ＯＣ１に応じて、位相差パルス出力制御部ＴＣは、上記の如き論理レベル０のスイッチング信号ＳＷ２１1〜ＳＷ２１nを夫々ＧＳ２１1〜ＧＳ２１nとして、スキャンドライバＳＣＤ1〜ＳＣＤn各々のスイッチング素子Ｓ２１に供給する。更に、この間、位相差パルス出力制御部ＴＣは、上記の如き論理レベル１のスイッチング信号ＳＷ２２1〜ＳＷ２２nを夫々ＧＳ２２1〜ＧＳ２２nとして、スキャンドライバＳＣＤ1〜ＳＣＤn各々のスイッチング素子Ｓ２２に供給する。かかる制御動作により、スキャンドライバＳＣＤ1〜ＳＣＤn各々のスイッチング素子Ｓ２１及びＳ２２の内のＳ２２が全てオン状態に設定される。
【００４６】
更に、このサスティン期間Ｉにおいて、駆動制御回路５００は、図１０に示す如きスイッチングシーケンスＳＳＹに従って、サスティンドライバＳＵＤのスイッチング素子Ｓ１１〜Ｓ１４をオンオフ制御する。スイッチングシーケンスＳＳＹによれば、先ずスイッチング素子Ｓ１１〜Ｓ１４の内のＳ１１のみがオン状態となり、コンデンサＣ２に蓄積されていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１５及びスキャンドライバＳＣＤ1〜ＳＣＤn各々のスイッチング素子Ｓ２２を介して行電極Ｙ1〜Ｙn各々に流れ込む。これにより、各行電極Ｙの電位は図１０に示す如く徐々に上昇して行く。次に、駆動制御回路５００は、上記スイッチング素子Ｓ１１と共にＳ１３をオン状態に設定させる。よって、電源Ｂ１が発生した電源電位ＶSUSがスイッチング素子Ｓ１５及びスキャンドライバＳＣＤ1〜ＳＣＤn各々のスイッチング素子Ｓ２２を介して行電極Ｙ1〜Ｙnに印加される。これにより、各行電極Ｙ上の電位は図１０に示す如く電源電位ＶSUSに固定される。そして、駆動制御回路５００は、スイッチング素子Ｓ１１〜Ｓ１４の内のＳ１２のみをオン状態に切り替える。よって、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流が各行電極Ｙ、スキャンドライバＳＣＤ1〜ＳＣＤn各々のスイッチング素子Ｓ２２、Ｓ１５、コイルＬ４、ダイオードＤ４を介してコンデンサＣ２に流れ込む。これにより、各行電極Ｙ上の電位は図１０に示す如く徐々に下降して行く。かかるスイッチングシーケンスＳＳＹに従った動作により、サスティンドライバＳＵＤは、図１０に示す如き波形を有するサスティンパルスＩＰYを生成し、これをスイッチング素子Ｓ１５及び各スキャンドライバＳＣＤのスイッチング素子Ｓ２２を介して行電極Ｙ1〜Ｙnに夫々供給する。尚、サスティン期間Ｉでは、サスティンドライバＳＵＤが、このサブフィールドの輝度重みに対応した回数分だけスイッチングシーケンスＳＳＹに従った動作を繰り返し実行することにより、このサブフィールドの輝度重みに対応した回数分だけ繰り返しサスティンパルスＩＰYを各行電極Ｙに印加する。
【００４７】
又、図１０に示すアドレス期間Ｗでは、駆動制御回路５００は、スイッチング素子Ｓ１５をオン状態からオフ状態に切り替えると共に、オフセットドライバＯＦＤのスイッチング素子Ｓ１９をオン状態に固定設定する。又、駆動制御回路５００は、アドレス期間Ｗ中における先頭部及び後尾部を除く区間では論理レベル０、これら先頭部及び後尾部では論理レベル１となる時間差出力イネーブル信号ＯＣ１を位相差パルス出力制御部ＴＣに供給する。更に、この間、駆動制御回路５００は、アドレス期間Ｗ中における上記先頭部にて論理レベル０から論理レベル１に遷移し、上記後尾部にて論理レベル１から論理レベル０に遷移する一斉パルス信号ＯＣ２を位相差パルス出力制御部ＴＣに供給する。又、アドレス期間Ｗ中における上記先頭部及び後尾部を除く区間において、駆動制御回路５００は、スキャンドライバＳＣＤ1〜ＳＣＤn各々を順次択一的に以下の如く制御すべきスイッチング信号ＳＷ２１1〜ＳＷ２１n及びＳＷ２２1〜ＳＷ２２nを位相差パルス出力制御部ＴＣに供給する。つまり、スキャンドライバＳＣＤ1〜ＳＣＤn各々のスイッチング素子Ｓ２１をオン状態、Ｓ２２をオフ状態に設定しつつ、各スキャンドライバＳＣＤ毎に順次、所定の短期間だけＳ２１をオフ状態、Ｓ２２をオン状態に切り替えるべきスイッチング信号ＳＷ２１1〜ＳＷ２１n及びＳＷ２２1〜ＳＷ２２nを位相差パルス出力制御部ＴＣに供給するのである。
【００４８】
従って、アドレス期間Ｗ内において、時間差出力イネーブル信号ＯＣ１が論理レベル１となる区間（先頭部及び後尾部）では、位相差パルス出力制御部ＴＣは、一斉パルス信号ＯＣ２を所定期間（Ｔ１、Ｔ２又はＴ３）だけ遅延させた信号をスイッチング信号ＧＳ２１1〜ＧＳ２１nとしてスキャンドライバＳＣＤ1〜ＳＣＤn各々に供給する。更に、この間、位相差パルス出力制御部ＴＣは、一斉パルス信号ＯＣ２を所定期間（Ｔ１、Ｔ２又はＴ３）だけ遅延させた信号の論理レベルを反転させた信号をスイッチング信号ＧＳ２２1〜ＧＳ２２nとしてスキャンドライバＳＣＤ1〜ＳＣＤn各々に供給する。
【００４９】
一方、アドレス期間Ｗ内において、時間差出力イネーブル信号ＯＣ１が論理レベル０となる区間では、位相差パルス出力制御部ＴＣは、スイッチング信号ＳＷ２１1〜ＳＷ２１n及びＳＷ２２1〜ＳＷ２２nを、夫々スイッチング信号ＧＳ２１1〜ＧＳ２１n及びＧＳ２２1〜ＧＳ２２nとしてスキャンドライバＳＣＤ1〜ＳＣＤn各々に供給する。
【００５０】
かかるスイッチング制御によれば、アドレス期間Ｗの先頭部において、先ず、スキャンドライバＳＣＤ1〜ＳＣＤn各々のスイッチング素子Ｓ２１がオン状態、Ｓ２２がオフ状態となる。これにより、スイッチング素子Ｓ１９及び抵抗Ｒ３を介して接続ラインＣＬ２に印加された負極性のオフセット電位(−Ｖofs)と、電源Ｂ４が発生した正極性の電源電位Ｖhと、を加算した電位（Ｖh−Ｖofs)を正極性のピーク電位とする図１０に示す如きベースパルスＢＰがスイッチング素子Ｓ２１を介して行電極Ｙに印加される。次に、アドレス期間Ｗの中間部では、スキャンドライバＳＣＤ1〜ＳＣＤn各々の内の１のＳＣＤのスイッチング素子Ｓ２１及びＳ２２が所定の短期間だけ夫々オフ状態及びオン状態に切り替わる。これにより、上記負極性のオフセット電位(−Ｖofs)が、スイッチング素子Ｓ１９、抵抗Ｒ３、及びスイッチング素子Ｓ２２を介して行電極Ｙに印加される。つまり、行電極Ｙが電位（Ｖh−Ｖofs)の状態から負極性のオフセット電位(−Ｖofs)の状態に遷移することにより、図１０に示す如き負極性の走査パルスＳＰが生成される。
【００５１】
又、図１０に示すリセット期間Ｒでは、駆動制御回路５００は、スイッチング素子Ｓ１５をオン状態からオフ状態に切り替えると共に、スイッチング素子Ｓ１９をオフ状態に固定設定する。更に、駆動制御回路５００は、リセット期間Ｒ中に亘り、論理レベル１の時間差出力イネーブル信号ＯＣ１を位相差パルス出力制御部ＴＣに供給する。そして、かかるリセット期間Ｒにおいて、先ず、駆動制御回路５００は、所定期間だけ論理レベル１を維持する一斉パルス信号ＯＣ２を位相差パルス出力制御部ＴＣに供給する。位相差パルス出力制御部ＴＣは、かかる一斉パルス信号ＯＣ２を所定期間（Ｔ１、Ｔ２又はＴ３）だけ遅延させた信号をスイッチング信号ＧＳ２１1〜ＧＳ２１nとしてスキャンドライバＳＣＤ1〜ＳＣＤn各々に供給する。更に、この間、位相差パルス出力制御部ＴＣは、一斉パルス信号ＯＣ２を所定期間（Ｔ１、Ｔ２又はＴ３）だけ遅延させた信号の論理レベルを反転させた信号をスイッチング信号ＧＳ２２1〜ＧＳ２２nとしてスキャンドライバＳＣＤ1〜ＳＣＤn各々に供給する。これにより、スキャンドライバＳＣＤ1〜ＳＣＤn各々のスイッチング素子Ｓ２１が全てオン状態に設定される。すると、各を介して行電極Ｙに印加され、図１０に示す如く、行電極Ｙ上の電位が０ボルトから電位Ｖhに遷移する。
【００５２】
その後、駆動制御回路５００は、リセットドライバＲＳＤのスイッチング素子Ｓ１７をオフ状態からオン状態に切り替える。この際、電源Ｂ２にて生成された電源電位Ｖrstがスイッチング素子Ｓ１７及び抵抗Ｒ２を介して接続ラインＣＬ２上に印加される。これにより、電源電位Ｖhに電源電位Ｖrstを加算した電位（Ｖrst＋Ｖh）がスイッチング素子Ｓ２１を介して行電極Ｙに印加され、行電極Ｙ上の電位は、時間経過に伴い電位Ｖhの状態から電源電位（Ｖrst＋Ｖh）に向けて徐々に上昇する。
【００５３】
そして、行電極Ｙ上の電位が電位（Ｖrst＋Ｖh）の状態に到ると、駆動制御回路５００は、一斉パルス信号ＯＣ２を論理レベル１から論理レベル０に切り替える。これにより、論理レベル０のスイッチング信号ＧＳ２１、論理レベル１のスイッチング信号ＧＳ２２が全てのスキャンドライバＳＣＤ1〜ＳＣＤnに供給される。よって、スキャンドライバＳＣＤ1〜ＳＣＤn内のスイッチング素子Ｓ２１はオフ状態、スイッチング素子Ｓ２２はオン状態に設定される。更に、駆動制御回路５００は、スイッチング素子Ｓ１７をオフ状態に切り替えると共に、スイッチング素子Ｓ１３及びＳ１５を夫々図１０に示すように所定の短期間だけオン状態に設定する。これにより、電源Ｂ１によって生成された電源電位ＶSUSがスイッチング素子Ｓ１３、Ｓ１５及びＳ２２を介して行電極Ｙに印加されるので、行電極Ｙ上の電位は図１０に示す如く電源電位ＶSUSの状態に設定される。その後、駆動制御回路５００は、スイッチング素子Ｓ１８をオン状態に切り替える。これにより、接続ラインＣＬ２は、抵抗Ｒ２及びダイオードＤ７を介して接地されるので、行電極Ｙ上の電位は、図１０に示す如く抵抗Ｒ２及び負荷容量Ｃoによる時定数に従って徐々に低下する。
【００５４】
以上の如き一連のスイッチング制御により、図１０に示す如き波形を有するリセットパルスＲＰYが生成され、これが行電極Ｙ1〜Ｙnに夫々印加されることになる。
【００５５】
ここで、図１０に示す如き、リセットパルスＲＰYにおける立ち上がりエッジの時点ＴU1、及び立ち下がりエッジの時点ＴD1は、スキャンドライバＳＣＤのスイッチング素子Ｓ２１及びＳ２２のオン・オフ切り替えタイミングに依存している。又、図１０に示す如き、アドレス期間Ｗ内のベースパルスＢＰにおける立ち上がりエッジの時点ＴU2及び立ち下がりエッジの時点ＴD2も、スキャンドライバＳＣＤのスイッチング素子Ｓ２１及びＳ２２のオン・オフ切り替えタイミングに依存している。
【００５６】
この際、位相差パルス出力制御部ＴＣは、スキャンドライバＳＣＤ1〜ＳＣＤn各々のスイッチング素子２１及びＳ２２をオン・オフ制御すべきスイッチング信号ＧＳ２１1〜ＧＳ２１n及びＧＳ２２1〜ＧＳ２２nのエッジタイミングを、図９に示す如く、スキャンドライバＳＣＤが構築される半導体チップＩＣ１〜ＩＣ３毎に異ならせている。
【００５７】
すなわち、半導体チップＩＣ１のスキャンドライバＳＣＤ1〜ＳＣＤ(n/3)に対しては、図１１に示す如く、一斉パルス信号ＯＣ２を第１時間Ｔ１だけ遅延させたものを、スイッチング信号ＧＳ２１1〜ＧＳ２１(n/3)として供給する。又、半導体チップＩＣ２のスキャンドライバＳＣＤ(1+n/3)〜ＳＣＤ(2n/3)に対しては、図１１に示す如く、一斉パルス信号ＯＣ２を、上記第１時間Ｔ１より大なる第２時間Ｔ２だけ遅延させたものを、スイッチング信号ＧＳ２１(1+n/3)〜ＧＳ２１(2n/3)として供給する。又、半導体チップＩＣ３のスキャンドライバＳＣＤ(1+2n/3)〜ＳＣＤnに対しては、図１１に示す如く、一斉パルス信号ＯＣ２を、上記第２時間Ｔ２より大なる第３時間Ｔ３だけ遅延させたものを、スイッチング信号ＧＳ２１(1+2n/3)〜ＧＳ２１nとして供給する。
【００５８】
よって、図１１に示すように、リセットパルスＲＰY及びベースパルスＢＰ各々の立ち上がりエッジの時点ＴU及び立ち下がりエッジの時点ＴDは、行電極Ｙ1〜Ｙ(n/3)に印加されるものと、行電極Ｙ(1+n/3)〜Ｙ(2n/3)に印加されるものと、行電極Ｙ(1+2n/3)〜Ｙn)に印加されるものとで、夫々異なることになる。
【００５９】
従って、リセットパルスＲＰY又はベースパルスＢＰの印加によって放電セル内で生起される放電のタイミングは、その放電セルが属する行電極群、すなわち行電極Ｙ1〜Ｙ(n/3)と、行電極Ｙ(1+n/3)〜Ｙ(2n/3)と、行電極Ｙ(1+2n/3)〜Ｙnとで夫々異なることになる。これにより、全放電セルを初期化すべく為されるリセット放電が、時間的に分散して生起されるようになるので、リセット放電に伴って各放電セルから同時にＰＤＰ１０に流れ込む充放電電流の量が少なくなり、ＰＤＰ１０の筐体から発生するノイズ音を抑制させることが可能となる。
【００６０】
尚、上記実施例においては、リセットパルスＲＰY及びベースパルスＢＰ各々の立ち上がりエッジの時点ＴU及び立ち下がりエッジの時点ＴDの位相を共に、半導体チップ（ＩＣ１〜ＩＣ３）毎に異ならせるようにしているが、いずれか一方の位相みを異ならせるようにしても良い。
【００６１】
例えば、図１２に示す如く、位相差パルス出力制御部ＴＣは、リセットパルスＲＰY及びベースパルスＢＰの立ち上がりエッジの時点ＴU及び立ち下がりエッジの時点ＴDの内の立ち下がり時点ＴDの位相だけを、半導体チップＩＣ１〜ＩＣ３毎に異ならせるべき制御を各スキャンドライバＳＣＤに施すようにしても良い。
【００６２】
図１３は、図１２に示す如くリセットパルスＲＰY及びベースパルスＢＰ各々における立ち下がりエッジの時点ＴDの位相だけを半導体チップＩＣ毎に異ならせる場合に採用される位相差パルス出力制御部ＴＣのハードウェア構成の一例を示す図である。
【００６３】
図１３に示されるように、位相差パルス出力制御部ＴＣは、遅延回路ＤＣ１、ＤＣ２、セレクタＳＥＬ１〜ＳＥＬ６、及びインバータＩＶから構成される。
【００６４】
遅延回路ＤＣ１は、駆動制御回路５００から供給された一斉パルス信号ＯＣ２における論理レベル０から１に遷移する時点、いわゆる立ち下がりエッジタイミングのみを図１２に示す如く第１時間Ｔ１だけ遅延させた第１遅延パルス信号を遅延出力ラインＤＬ１を介してセレクタＳＥＬ１に供給する。又、遅延回路ＤＣ１は、かかる一斉パルス信号ＯＣ２における立ち下がりエッジのタイミングのみを図１２に示す如く第２時間Ｔ２だけ遅延させた第２遅延パルス信号を遅延出力ラインＤＬ２を介してセレクタＳＥＬ２に供給する。又、遅延回路ＤＣ１は、かかる一斉パルス信号ＯＣ２における立ち下がりエッジのタイミングのみを図１２に示す如く第３時間Ｔ３だけ遅延させた第３遅延パルス信号を遅延出力ラインＤＬ３を介してセレクタＳＥＬ３に供給する。
【００６５】
セレクタＳＥＬ１は、時間差出力イネーブル信号ＯＣ１が論理レベル０である間は、駆動制御回路５００から供給されたスイッチング信号ＳＷ２１1〜ＳＷ２１(n/3)を夫々スイッチング信号ＧＳ２１1〜ＧＳ２１(n/3)として、半導体チップＩＣ１に構築されているスキャンドライバＳＣＤ1〜ＳＣＤ(n/3)各々に供給する。又、セレクタＳＥＬ１は、時間差出力イネーブル信号ＯＣ１が論理レベル１である間は、遅延回路ＤＣ１の遅延出力ラインＤＬ１を介して供給された第１遅延パルス信号を、スイッチング信号ＧＳ２１1〜ＧＳ２１(n/3)として、半導体チップＩＣ１に構築されているスキャンドライバＳＣＤ1〜ＳＣＤ(n/3)各々に供給する。
【００６６】
セレクタＳＥＬ２は、時間差出力イネーブル信号ＯＣ１が論理レベル０である間は、駆動制御回路５００から供給されたスイッチング信号ＳＷ２１(1+n/3)〜ＳＷ２１(2n/3)を夫々スイッチング信号ＧＳ２１(1+n/3)〜ＧＳ２１(2n/3)として、半導体チップＩＣ２に構築されているスキャンドライバＳＣＤ(1+n/3)〜ＳＣＤ(2n/3)各々に供給する。又、セレクタＳＥＬ２は、時間差出力イネーブル信号ＯＣ１が論理レベル１である間は、遅延回路ＤＣ１の遅延出力ラインＤＬ２を介して供給された第２遅延パルス信号を、スイッチング信号ＧＳ２１(1+n/3)〜ＧＳ２１(2n/3)として、半導体チップＩＣ２に構築されているスキャンドライバＳＣＤ(1+n/3)〜ＳＣＤ(2n/3)各々に供給する。
【００６７】
セレクタＳＥＬ３は、時間差出力イネーブル信号ＯＣ１が論理レベル０である間は、駆動制御回路５００から供給されたスイッチング信号ＳＷ２１(1+2n/3)〜ＳＷ２１nを夫々スイッチング信号ＧＳ２１(1+2n/3)〜ＧＳ２１nとして、半導体チップＩＣ３に構築されているスキャンドライバＳＣＤ(1+2n/3)〜ＳＣＤn各々に供給する。又、セレクタＳＥＬ３は、時間差出力イネーブル信号ＯＣ１が論理レベル１である間は、遅延回路ＤＣ１の遅延出力ラインＤＬ３を介して供給された第３遅延パルス信号を、スイッチング信号ＧＳ２１(1+2n/3)〜ＧＳ２１nとして、半導体チップＩＣ３に構築されているスキャンドライバＳＣＤ(1+2n/3)〜ＳＣＤn各々に供給する。
【００６８】
インバータＩＶは、駆動制御回路５００から供給された一斉パルス信号ＯＣ２の論理レベルを反転させた反転一斉パルス信号ＯＣ２Ｖを遅延回路ＤＣ２に供給する。
【００６９】
遅延回路ＤＣ２は、かかる反転一斉パルス信号ＯＣ２Ｖにおける論理レベル０から１に遷移する時点、いわゆる立ち下がりエッジタイミングのみを図１２に示す如く第１時間Ｔ１だけ遅延させた第１遅延反転パルス信号を遅延出力ラインＤＬ１を介してセレクタＳＥＬ４に供給する。又、遅延回路ＤＣ２は、上記反転一斉パルス信号ＯＣ２Ｖにおける立ち下がりエッジのタイミングのみを図１２に示す如く第２時間Ｔ２だけ遅延させた第２遅延反転パルス信号を遅延出力ラインＤＬ２を介してセレクタＳＥＬ５に供給する。又、遅延回路ＤＣ２は、上記反転一斉パルス信号ＯＣ２Ｖにおける立ち下がりエッジのタイミングのみを図１２に示す如く第３時間Ｔ３だけ遅延させた第３遅延反転パルス信号を遅延出力ラインＤＬ３を介してセレクタＳＥＬ６に供給する。
【００７０】
セレクタＳＥＬ４は、時間差出力イネーブル信号ＯＣ１が論理レベル０である間は、駆動制御回路５００から供給されたスイッチング信号ＳＷ２２1〜ＳＷ２２(n/3)を夫々スイッチング信号ＧＳ２２1〜ＧＳ２２(n/3)として、半導体チップＩＣ１に構築されているスキャンドライバＳＣＤ1〜ＳＣＤ(n/3)各々に供給する。又、セレクタＳＥＬ４は、時間差出力イネーブル信号ＯＣ１が論理レベル１である間は、遅延回路ＤＣ２の遅延出力ラインＤＬ１を介して供給された第１遅延反転パルス信号を、スイッチング信号ＧＳ２２1〜ＧＳ２２(n/3)として、半導体チップＩＣ１に構築されているスキャンドライバＳＣＤ1〜ＳＣＤ(n/3)各々に供給する。
【００７１】
セレクタＳＥＬ５は、時間差出力イネーブル信号ＯＣ１が論理レベル０である間は、駆動制御回路５００から供給されたスイッチング信号ＳＷ２２(1+n/3)〜ＳＷ２２(2n/3)を夫々スイッチング信号ＧＳ２２(1+n/3)〜ＧＳ２２(2n/3)として、半導体チップＩＣ２に構築されているスキャンドライバＳＣＤ(1+n/3)〜ＳＣＤ(2n/3)各々に供給する。又、セレクタＳＥＬ５は、時間差出力イネーブル信号ＯＣ１が論理レベル１である間は、遅延回路ＤＣ２の遅延出力ラインＤＬ２を介して供給された第２遅延反転パルス信号を、スイッチング信号ＧＳ２２(1+n/3)〜ＧＳ２２(2n/3)として、半導体チップＩＣ２に構築されているスキャンドライバＳＣＤ(1+n/3)〜ＳＣＤ(2n/3)各々に供給する。
【００７２】
セレクタＳＥＬ６は、時間差出力イネーブル信号ＯＣ１が論理レベル０である間は、駆動制御回路５００から供給されたスイッチング信号ＳＷ２２(1+2n/3)〜ＳＷ２２nを夫々スイッチング信号ＧＳ２２(1+2n/3)〜ＧＳ２２nとして、半導体チップＩＣ３に構築されているスキャンドライバＳＣＤ(1+2n/3)〜ＳＣＤn各々に供給する。又、セレクタＳＥＬ６は、時間差出力イネーブル信号ＯＣ１が論理レベル１である間は、遅延回路ＤＣ２の遅延出力ラインＤＬ３を介して供給された第３遅延反転パルス信号を、スイッチング信号ＧＳ２２(1+2n/3)〜ＧＳ２２nとして、半導体チップＩＣ３に構築されているスキャンドライバＳＣＤ(1+2n/3)〜ＳＣＤn各々に供給する。
【００７３】
遅延回路ＤＣ１及びＤＣ２は互いに同一の回路構成からなり、夫々が図１３に示す如き、抵抗Ｒ１１〜Ｒ１６、ダイオードＤ１０及びコンデンサＣ１１〜Ｃ１３から構成される。
【００７４】
すなわち、遅延回路ＤＣ１及びＤＣ２各々は、以下の如き第１積分回路〜第３積分回路を備える。第１積分回路は、入力ラインＩＮＬ及び遅延出力ラインＤＬ１間に接続されている抵抗Ｒ１１と、この遅延出力ラインＤＬ１にその一端が接続されており且つその他端が接地されているコンデンサＣ１１と、からなる。第２積分回路は、入力ラインＩＮＬ及び遅延出力ラインＤＬ２間に接続されている抵抗Ｒ１２と、この遅延出力ラインＤＬ２にその一端が接続されており且つその他端が接地されているコンデンサＣ１２と、からなる。又、第３積分回路は、入力ラインＩＮＬ及び遅延出力ラインＤＬ３間に接続されている抵抗Ｒ１３と、この遅延出力ラインＤＬ３にその一端が接続されており且つその他端が接地されているコンデンサＣ１３と、からなる。
【００７５】
更に、これら遅延回路ＤＣ１及びＤＣ２各々には、入力ラインＩＮＬにそのアノード端が接続されているダイオードＤ１０と、ダイオードＤ１０のカソード端及び遅延出力ラインＤＬ１間に接続されている抵抗Ｒ１４と、遅延出力ラインＤＬ１及びＤＬ２間に接続されている抵抗Ｒ１５と、遅延出力ラインＤＬ２及びＤＬ３間に接続されている抵抗Ｒ１６と、が設けられている。
【００７６】
次に、遅延回路ＤＣ１及びＤＣ２による動作について説明する。
【００７７】
入力ラインＩＮＬを介して供給された一斉パルス信号ＯＣ２が論理レベル１の状態から論理レベル０に遷移すると、ダイオードＤ１０のアノード端の電位が低電位となる為、コンデンサＣ１１、Ｃ１２及びＣ１３が放電動作を開始する。この際、コンデンサＣ１３からの放電電流は、抵抗Ｒ１６、抵抗Ｒ１５、抵抗Ｒ１４及びダイオードＤ１０を介して入力ラインＩＮＬに流れ込む。又、コンデンサＣ１２からの放電電流は、抵抗Ｒ１５、抵抗Ｒ１４及びダイオードＤ１０を介して入力ラインＩＮＬに流れ込む。又、コンデンサＣ１１からの放電電流は、抵抗Ｒ１４及びダイオードＤ１０を介して入力ラインＩＮＬに流れ込む。よって、この放電電流が流れている間、遅延出力ラインＤＬ１〜ＤＬ３各々の電位は論理レベル１に対応する高電位に維持される。つまり、かかる放電電流が流れている間は、例え一斉パルス信号ＯＣ２が論理レベル１の状態から論理レベル０に遷移しても、遅延出力ラインＤＬ１〜ＤＬ３各々上の電位は論理レベル１に対応した高電位に維持される。ここで、コンデンサＣ１１〜Ｃ１３から放電電流が流れる期間長は、その放電電流が流れる電流経路中に存在する抵抗値が大なるほど長くなる。
【００７８】
よって、入力ラインＩＮＬを介して供給された一斉パルス信号ＯＣ２が論理レベル１の状態から論理レベル０に遷移してからその状態が、遅延出力ラインＤＬ１に反映されるまでの時間（Ｔ１）、遅延出力ラインＤＬ２に反映されるまでの時間（Ｔ２）、遅延出力ラインＤＬ３に反映されるまでの時間（Ｔ３）各々は、
Ｔ１＜Ｔ２＜Ｔ３
となる。
【００７９】
従って、図１２に示す如く、遅延出力ラインＤＬ３上の信号に対応したスイッチング信号ＧＳ２１(1+2n/3)〜ＧＳ２１n各々が論理レベル１から０に遷移するタイミングは、遅延出力ラインＤＬ２上の信号に対応したスイッチング信号ＧＳ２１(1+n/3)〜ＧＳ(2n/3)各々が論理レベル１から０に遷移するタイミングよりも遅くなる。又、遅延出力ラインＤＬ２上の信号に対応したスイッチング信号ＧＳ２１(1+n/3)〜ＧＳ(2n/3)各々が論理レベル１から０に遷移するタイミングは、遅延出力ラインＤＬ１上の信号に対応したスイッチング信号ＧＳ２１1〜ＧＳ２１(n/3)各々が論理レベル１から０に遷移するタイミングよりも遅くなる。
【００８０】
一方、入力ラインＩＮＬを介して供給された一斉パルス信号ＯＣ２が論理レベル０の状態から１に遷移すると、ダイオードＤ１０のアノード端の電位が高電位となる。この際、コンデンサＣ１１〜Ｃ１３による放電は生じず、ダイオードＤ１０、抵抗Ｒ１３〜Ｒ１４なる経路中に電流が流れることはない。よって、この間、入力ラインＩＮＬを介して供給された一斉パルス信号ＯＣ２は、その論理レベル０の状態から１に遷移する際の電位推移が緩やかになるものの、ほぼ同時に、その状態が遅延出力ラインＤＬ１〜ＤＬ３各々に反映される。
【００８１】
従って、図１２に示す如く、遅延出力ラインＤＬ３上の信号に対応したスイッチング信号ＧＳ２１(1+2n/3)〜ＧＳ２１n、遅延出力ラインＤＬ２上の信号に対応したスイッチング信号ＧＳ２１(1+n/3)〜ＧＳ２１(2n/3)、遅延出力ラインＤＬ１上の信号に対応したスイッチング信号ＧＳ２１1〜ＧＳ２１(n/3)の各々が論理レベル０から１に遷移するタイミングは略同時となる。
【００８２】
図１３に示される構成によれば、リセットパルスＲＰY及びベースパルスＢＰにおける立ち下がりエッジ部（時点ＴD）の位相だけを半導体チップＩＣ毎に異ならせることができるので、パルスの立ち上がりエッジ部に限り一斉に放電を生起させなければならない場合に有効となる。
【００８３】
尚、リセットパルスＲＰY及びベースパルスＢＰ各々における立ち上がりエッジの時点ＴU及び立ち下がりエッジの時点ＴDの双方の位相を半導体チップ毎に異ならせる場合には、図１３に示されるダイオードＤ１０と並列に図１４に示す如く、抵抗Ｒ１０を接続する。尚、図１４において、かかる抵抗Ｒ１０を付加した点を除く他の構成は図１３に示されるものと同一である。この際、抵抗Ｒ１０の抵抗値によって、リセットパルスＲＰY及びベースパルスＢＰ各々における立ち上がりエッジの時点ＴUに対する位相のずれ量が決定する。
【００８４】
又、図１３に示されるダイオードＤ１０に代わり、図１５に示す如きｐチャネル型ＭＯＳ（metal oxide semiconductor）トランジスタからなるスイッチング素子Ｓ１００を採用するようにしても良い。尚、図１５において、ダイオードＤ１０に代わりスイッチング素子Ｓ１００を採用した点を除く他の構成は図１３に示されるものと同一である。
【００８５】
ここで、遅延回路ＤＣ１及びＤＣ２として、図１５に示される構成を採用した場合、駆動制御回路５００は、時間差出力イネーブル信号ＯＣ１及び一斉パルス信号ＯＣ２と共に、遅延動作を実施させるか否かを示すスイッチング信号ＱＳ１０を遅延回路ＤＣ１及びＤＣ２各々に供給する。遅延回路ＤＣ１及びＤＣ２のスイッチング素子Ｓ１００は、遅延動作を実施させることを示す論理レベル０のスイッチング信号ＱＳ１０が供給された場合にはオン状態となり、入力ラインＩＮＬと抵抗Ｒ１４の一端とを電気的に接続する。これにより、コンデンサＣ１１〜Ｃ１３が放電動作を開始する。この際、各コンデンサから放電電流が放出されている間に亘り夫々異なる期間（Ｔ１、Ｔ２、Ｔ３）だけ一斉パルス信号ＯＣ２を遅延させた信号が遅延出力ラインＤＬ１〜ＤＬ３各々に送出される。よって、図１１に示すように、リセットパルスＲＰY及びベースパルスＢＰ各々における立ち上がりエッジの時点ＴUの位相、又は立ち下がりエッジの時点ＴDの位相が、行電極Ｙ1〜Ｙ(n/3)と、行電極Ｙ(1+n/3)〜Ｙ(2n/3)と、行電極Ｙ(1+2n/3)〜Ｙnとで夫々ずれる。
【００８６】
一方、遅延動作を実施させないことを示す論理レベル１のスイッチング信号ＱＳ１０が供給された場合には、スイッチング素子Ｓ１００はオフ状態となり、コンデンサＣ１１〜Ｃ１３各々での放電動作が生じなくなる。よって、この際、リセットパルスＲＰY及びベースパルスＢＰ各々における立ち上がりエッジの時点ＴUの位相又は立ち下がりエッジの時点ＴDの位相は、全行電極Ｙ1〜Ｙnで同一となる。
【００８７】
このように、図１５に示す如き構成によれば、スイッチング信号ＱＳ１０によってスイッチング素子Ｓ１００をオンオフ制御することにより、リセットパルスＲＰY及びベースパルスＢＰ各々の任意のエッジ部に対してのみ、図１１に示す如き位相ずれを生じさせることが可能となる。
【００８８】
尚、上記実施例においては、全スキャンドライバＳＣＤ1〜ＳＣＤnが３つの半導体チップＩＣ１〜ＩＣ３に搭載されている場合を一例にとってその動作を説明したが、スキャンドライバを構築すべき半導体チップの数は３つに限定されるものではない。
【００８９】
要するに、ＰＤＰの行電極Ｙの数（ｎ個）だけ設けられているスキャンドライバの各々がＫ個（Ｋはｎ以下の整数）の半導体チップに搭載されている場合には、位相差パルス出力制御回路ＴＣは、各半導体チップ毎に夫々異なるＫ通りのタイミングでスキャンドライバをオンオフ制御させるのである。
【００９０】
又、このようなＫ個の半導体チップを夫々Ｑ（ＱはＫより小なる整数）個からなる半導体チップ群にグループ分けし、各半導体チップ毎に夫々異なるタイミングでスキャンドライバをオンオフ制御させるようにしても良い。
【００９１】
例えば、全スキャンドライバＳＣＤ1〜ＳＣＤnが９つの半導体チップに搭載されている場合には、これを３つの半導体チップ群ＩＣＧ１〜ＩＣＧ３にグループ分けする。この際、位相差パルス出力制御回路ＴＣは、図１６に示すように、各半導体チップ群ＩＣＧ１〜ＩＣＧ３毎に、夫々異なるタイミングでスキャンドライバをオンオフ制御させるのである。
【図面の簡単な説明】
【００９２】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】図１に示されるＰＤＰ１０に印加される各種駆動パルスと、各駆動パルスの生成動作とを表す図である。
【図３】図１に示されるＸ行電極ドライバ３０及びＹ行電極ドライバ４０各々の内部構成を示す図である。
【図４】本発明に基づくプラズマディスプレイ装置の概略構成を示す図である。
【図５】図４に示されるプラズマディスプレイ装置に搭載されているＰＤＰ１０を駆動する際の発光駆動シーケンスの一例を示す図である。
【図６】図４に示されるアドレスドライバ２０、Ｘ行電極ドライバ３０、及びＹ行電極ドライブ４００によって、１サブフィールド内でＰＤＰ１０に印加される各種駆動パルスを示す図である。
【図７】Ｙ行電極ドライバ４００の内部構成の一例を示す図である。
【図８】スキャンドライバＳＣＤ1〜ＳＣＤnが、３つの半導体チップＩＣ１〜ＩＣ３に搭載さている場合の構築例を示す図である。
【図９】位相差パルス出力制御部ＴＣにおける、一斉パルス信号ＯＣ２に対する遅延出力動作の一例を示す図である。
【図１０】Ｙ行電極ドライバ４００の内部動作を表す図である。
【図１１】リセットパルスＲＰY及びベースパルスＢＰにおける半導体チップ毎の位相差出力の一例を示す図である。
【図１２】リセットパルスＲＰY及びベースパルスＢＰにおける半導体チップ毎の位相差出力の他の一例を示す図である。
【図１３】位相差パルス出力制御部ＴＣの内部構成の一例を示す図である。
【図１４】図１３に示される位相差パルス出力制御部ＴＣの変形例を示す図である。
【図１５】図１３に示される位相差パルス出力制御部ＴＣの他の変形例を示す図である。
【図１６】半導体チップ群ＩＣＧ１〜ＩＣＧ３毎に、スキャンドライバＳＣＤ各々をオンオフ制御する際の動作の一例を示す図である。
【符号の説明】
【００９３】
１０        ＰＤＰ
４００      Ｙ行電極ドライバ
ＳＣＤ      スキャンドライバ
ＴＣ        位相差パルス出力制御回路
【図１】
2008281641.tif 000003
【図２】
2008281641.tif 000004
【図３】
2008281641.tif 000005
【図４】
2008281641.tif 000006
【図５】
2008281641.tif 000007
【図６】
2008281641.tif 000008
【図７】
2008281641.tif 000009
【図８】
2008281641.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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