(57)【要約】【課題】隣接セル間の干渉効果を軽減しながら高速書き込みを可能とした半導体記憶装置のデータ書き込み方法を提供する。【解決手段】同時に選択される複数のメモリセルに対して多値データを構成する各目標しきい値レベルへの書き込みを行う書き込みシーケンスを有する半導体記憶装置のデータ書き込み方法において、書き込みシーケンスは、目標しきい値レベルの高いメモリセルの順に書き込みが終了するように、書き込み制御を行う。【選択図】図６
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【特許請求の範囲】
【請求項１】
同時に選択される複数のメモリセルに対して多値データを構成する各目標しきい値レベルへの書き込みを行う書き込みシーケンスを有する半導体記憶装置のデータ書き込み方法において、
前記書き込みシーケンスは、目標しきい値レベルの高いメモリセルの順に書き込みが終了するように、書き込み制御を行う
ことを特徴とする半導体記憶装置のデータ書き込み方法。
【請求項２】
前記書き込みシーケンスは、同時に選択される複数のメモリセルに書き込み電圧を印加するステップと、前記複数のメモリセルの書き込み状態を確認する書き込みベリファイステップとからなる書き込みサイクルを、書き込みサイクル毎に書き込み電圧をステップアップして繰り返すものであり、
所定の目標しきい値レベルのメモリセルに対する書き込みサイクルの間、他の目標しきい値レベルのメモリセルを書き込み禁止状態に設定し、かつ
各目標しきい値レベルに応じて、書き込み電圧初期値とステップアップ電圧を最適設定する
ことを特徴とする請求項１記載のデータ書き込み方法。
【請求項３】
前記書き込みシーケンスは、同時に選択される複数のメモリセルに対して所定しきい値レベルから選択的に目標しきい値レベルＣ，Ｂ，Ａ（Ｃ＞Ｂ＞Ａ）へ、この順に書き込み終了するように書き込むものであり、
目標しきい値レベルＣ，Ｂ，Ａの書き込み電圧のステップアップ電圧は、それぞれΔＶＰＧＭＣ，ΔＶＰＧＭＢ，ΔＶＰＧＭＡとして、ΔＶＰＧＭＣ＞ΔＶＰＧＭＡ＞ΔＶＰＧＭＢを満たすように設定する
ことを特徴とする請求項２記載のデータ書き込み方法。
【請求項４】
前記書き込み電圧初期値は、先行する書き込み動作に用いた書き込み電圧初期値をその書き込み動作での書き込みサイクル数を参照して修正して設定する
ことを特徴とする請求項２記載のデータ書き込み方法。
【請求項５】
前記書き込みシーケンスの所定の目標しきい値レベルの書き込みに際して、その最初期の書き込み動作で得られるしきい値分布の略中央に設定したベリファイ電圧によるベリファイ読み出しを行って、その目標しきい値レベルに書き込むべきセルを相対的に書き込み速度の速い高速セルと遅い低速セルとに分け、
以後、低速セルと高速セルに対して異なる書き込み電圧を用いた書き込みを連続的に行い、次いで低速セルと高速セルに対して同時にベリファイ読み出しを行うという書き込みサイクルを続行する
ことを特徴とする請求項２記載のデータ書き込み方法。
【請求項６】
同時に選択される複数のメモリセルに対して多値データを構成する各目標しきい値レベルへの書き込みを行う書き込みシーケンスを有する半導体記憶装置のデータ書き込み方法において、
前記書き込みシーケンスは、一つの書き込み電圧パルス内で、異なる目標しきい値レベルに対応して書き込み電圧レベルを切り換えて各目標しきい値レベルのメモリセルに対する書き込みを行う書き込み電圧印加ステップと、その後メモリセルの書き込み状態を確認するベリファイ読み出しステップとからなる書き込みサイクルを、各書き込みサイクル毎に書き込み電圧をステップアップして繰り返すものであり、かつ、
前記書き込み電圧印加ステップにおいて、各目標しきい値レベルに書き込むべきメモリセルを相対的に書き込み速度の速い高速セルと遅い低速セルに分けて、各目標しきい値レベルの書き込み電圧を高速セルと低速セルに対応して切り換えを行う
ことを特徴とする半導体記憶装置のデータ書き込み方法。
【請求項７】
前記書き込みシーケンスにおいて、第１の目標しきい値レベルに書き込むべき全メモリセルが、それよりより低い第２の目標しきい値レベルに達するまで、第２の目標しきい値レベル以下に書き込むべきメモリセルを書き込み禁止状態に設定する
ことを特徴とする請求項６記載のデータ書き込み方法。
【請求項８】
前記半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが複数個直列接続されたＮＡＮＤストリングを配列して構成されたメモリセルアレイを有する
ことを特徴とする請求項１又は６記載のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に多値データ記憶方式において高精度データしきい値分布を得ることのできるデータ書き込み方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。
【０００３】
セルの微細化が進んだ高集積化フラッシュメモリでは、隣接セル間の干渉により、データしきい値分布が影響を受ける。特に、多値記憶方式を採用した場合には、２値記憶方式と比べてデータしきい値の幅と間隔を狭く設定することになるため、隣接セル間の干渉がデータの信頼性に大きく影響する。
【０００４】
これに対して、隣接セルの浮游ゲート間の容量結合に起因するデータしきい値変動を防止するフラッシュメモリの書き込み技術は、例えば特許文献１に開示されている。
【０００５】
一方、狭いしきい値分布のデータを書くためには通常、書き込みサイクル毎の書き込み電圧ステップアップを小さくことが必要であり、このため長い書き込み時間を要する。これに対して、メモリセルの書き込み速度判定を行い、書き込み速度に応じた書き込みパルス電圧印加を行うことにより、高速の書き込みを実現する手法は、例えば特許文献２に開示されている。
【特許文献１】特開２００４−１９２７８９号公報
【特許文献２】特開２００７−４８６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、隣接セル間の干渉効果を軽減しながら高速書き込みを可能とした半導体記憶装置のデータ書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一態様によると、同時に選択される複数のメモリセルに対して多値データを構成する各目標しきい値レベルへの書き込みを行う書き込みシーケンスを有する半導体記憶装置のデータ書き込み方法において、
前記書き込みシーケンスは、目標しきい値レベルの高いメモリセルの順に書き込みが終了するように、書き込み制御を行う
ことを特徴とする。
【０００８】
この発明の他の態様によると、同時に選択される複数のメモリセルに対して多値データを構成する各目標しきい値レベルへの書き込みを行う書き込みシーケンスを有する半導体記憶装置のデータ書き込み方法において、
前記書き込みシーケンスは、一つの書き込み電圧パルス内で、異なる目標しきい値レベルに対応して書き込み電圧レベルを切り換えて各目標しきい値レベルのメモリセルに対する書き込みを行う書き込み電圧印加ステップと、その後メモリセルの書き込み状態を確認するベリファイ読み出しステップとからなる書き込みサイクルを、各書き込みサイクル毎に書き込み電圧をステップアップして繰り返すものであり、かつ、
前記書き込み電圧印加ステップにおいて、各目標しきい値レベルに書き込むべきメモリセルを相対的に書き込み速度の速い高速セルと遅い低速セルに分けて、各目標しきい値レベルの書き込み電圧を高速セルと低速セルに対応して切り換えを行う
ことを特徴とする。
【発明の効果】
【０００９】
この発明によると、隣接セル間の干渉効果を軽減しながら高速書き込みを可能とした半導体記憶装置のデータ書き込み方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１１】
［実施の形態１］
図１は、一実施の形態による多値ＮＡＮＤ型フラッシュメモリのメモリコア構成を示している。メモリセルアレイ１は、複数の電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１が直列接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）を配列して構成されている。
【００１２】
各ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＳＧ０を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳＧ１を介してソース線ＣＥＬＳＲＣに接続されている。ＮＡＮＤセルユニット内のメモリセルＭ０−Ｍ３１の制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続されている。選択ゲートトランジスタＳＧ０，ＳＧ１のゲートは、ワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続されている。
【００１３】
ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを選択駆動するためにロウデコーダ２が配置される。各ビット線ＢＬは、センスアンプ回路３内のセンスアンプ兼データラッチ３１に接続される。
【００１４】
ここでは、ビット線ＢＬがセンスアンプ兼データラッチ３１に一対一の対応で接続される場合を示したが、この場合、一ワード線により選択されるメモリセルが同時書き込み／読み出しが行われる１ページとなる。これは、後に説明するこの実施の形態の書き込み方式において、寄生ゲート効果を軽減する上で好ましい方式である。
【００１５】
但し原理的には、例えば隣接する偶数番ビット線と奇数番ビット線が一つのセンスアンプ兼データラッチを共有する方式とすることもできる。この場合には、一ワード線で選択されるメモリセルのうち半分が、同時書き込み／読み出しの単位となる。
【００１６】
ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫ，ＢＬＫ１，…，ＢＬＫｍ−１が配列される。
【００１７】
図２は、この実施の形態でのＮＡＮＤ型フラッシュメモリの４値データ記憶方式の場合のデータ書き込み方法を示している。
【００１８】
４値データは、負のしきい値電圧であるデータ状態（消去状態）Ｅと、正のしきい値電圧であるデータ状態Ａ，Ｂ，Ｃにより規定される。以下では、しきい値電圧により規定されるデータ状態をデータレベル、しきい値レベル或いは単にレベルという場合がある。
【００１９】
この４値データを書くために、まず選択ブロックの全メモリセルは、負のしきい値電圧のデータ状態Ｅに設定される。これがデータ消去である。このデータ消去は、セルアレイが形成されたｐ型ウェルに正の消去電圧Ｖｅｒａを与え、選択ブロックの全ワード線を０Ｖとして、全メモリセルの浮游ゲートの電子を放出させることにより行う。
【００２０】
次に、データレベルＥのセルの一部をデータレベルＡ，Ｂの中間レベルＬＭまで書き込む、下位ページ書き込みＬＰ（Ｌｏｗｅｒ Ｐａｇｅ）−ＰＲＧを行う。その後、レベルＥからＡへ、また中間レベルＬＭからレベルＢ，Ｃへとしきい値電圧を上昇させる上位ページ書き込みＵＰ（Ｕｐｐｅｒ  Ｐａｇｅ）−ＰＲＧを行う。
【００２１】
以上のデータ書き込みは、選択ワード線に書き込み電圧ＶＰＧＭを与え、非選択ワード線に書き込みパス電圧Ｖｐａｓｓを与え、ビット線にＶｓｓ（しきい値電圧を上昇させる“０”書き込みの場合）またはＶｄｄ（しきい値電圧を上昇させない書き込み禁止の場合）を与えて、選択的にメモリセルの浮游ゲートに電子を注入する動作として行う。
【００２２】
即ち、“０”書き込みの場合、ビット線に与えたＶｓｓがＮＡＮＤセルユニットのチャネルまで転送され、書き込み電圧ＶＰＧＭが与えられたときにチャネルから浮游ゲートにトンネル電流による電子が注入される。“１”書き込み（書き込み禁止）の場合、ＮＡＮＤセルチャネルはＶｄｄ−Ｖｔ（選択ゲートトランジスタのしきい値電圧）まで充電されてフローティングになり、書き込み電圧ＶＰＧＭが与えられたときセルチャネルは容量結合によりブーストされて、電子注入が起こらない。
【００２３】
また、データ書き込みには通常、書き込み電圧を書き込みサイクル毎に少しずつ高くするステップアップ書き込み方式を利用する。図３は、従来より行われているステップアップ書き込み方式での上位ページ書き込みにおける書き込み電圧とベリファイ電圧を示している。
【００２４】
下位ページ書き込み（データ状態ＬＭの書き込み）時は、その書き込みしきい値の下限値に相当するベリファイ電圧ＶＬＭにより、書き込み状態の確認を行う。即ち、選択ワード線にベリファイ電圧ＶＬＭを与えたベリファイ読み出し動作で、選択セルがオンすればフェイル、オフの場合パスという判定を行う。同様に、上位ページ書き込み時は、ベリファイ電圧ＶＡ，ＶＢ，ＶＣによりそれぞれデータ状態Ａ，Ｂ，Ｃの書き込み確認を行うことになる。
【００２５】
上位ページ書き込みでは、一般にしきい値レベルの低い順に、即ちレベルＡ，Ｂ，Ｃの順に終了するから、書き込みサイクルの最初期には、データレベルＡのみの書き込みベリファイのみを行う。あるタイミングからデータレベルＢの書き込みベリファイを追加し、更に遅れて、データレベルＣの書き込みベリファイを追加する、という動作になる。
【００２６】
図２には、４値データ書き込み後のデータ読み出しに用いられる読み出し電圧ＲＡ，ＲＢ，ＲＣを示している。各データ状態のしきい値の中間に設定された読み出し電圧ＲＡ，ＲＢ，ＲＣを選択ワード線に与えた複数回の読み出し動作により、データ状態Ｅ，Ａ，Ｂ，Ｃを判別することができる。
【００２７】
図３で説明した通常の書き込み方式では、微細化されたセルアレイの場合、隣接セル間の干渉によるデータ変動が大きくなる。特に、ワード線方向に隣接するセル間での所謂“寄生ゲート効果”が問題になる。この問題を以下に具体的に説明する。
【００２８】
図４は、ワード線ＷＬに沿った断面での隣接する３つのメモリセルＭｉ−１，Ｍｉ，Ｍｉ＋１を示している。いま、メモリセルＭｉを注目セルとして、寄生ゲート効果とは、隣接セルＭｉ−１，Ｍｉ＋１の浮游ゲートＦＧと注目セルＭｉのチャネルＣＨとの間の結合容量Ｃ１３，Ｃ１４により、注目セルＭｉがデータ変動することを言う。
【００２９】
より具体的には、注目セルＭｉがデータ状態Ｂに書き込まれるセルであり、隣接セルＭｉ＋１がデータ状態Ｃに書き込みされる場合に問題となる。しきい値の低いデータ状態Ｂに書き込まれる注目セルＭｉは、図３の書き込み方式では、メモリセルＭｉ＋１より先に目標しきい値（ターゲットしきい値）に到達する。
【００３０】
この時点では、隣接セルＭｉ＋１は同程度のしきい値レベルにあると考えられる。よって、データ状態Ｂの書き込み終了時点において、読み出し電圧ＲＣで読み出しを行った場合は、隣接セルＭｉ＋１はオンであり、チャネルが形成されている。
【００３１】
ところが、隣接セルＭｉ＋１がデータ状態Ｃまで書き込まれた後に、読み出し電圧ＲＣの読み出しを行うと、メモリセルＭｉ＋１は、オンせずにゲート下が空乏化する。この空乏層を介した結合によって、結合容量Ｃ１４が大きいものとなり、メモリセルＭｉ＋１の浮游ゲートＦＧの電位が注目セルＭｉのチャネル電位に大きく影響を与える。即ち注目セルＭｉのしきい値は、その書き込み終了時点での値よりも実質的に高い値にシフトする。
【００３２】
この寄生ゲート効果が大きい場合は、データ状態Ｂに書き込みされたはずのメモリセルが、読み出し電圧ＲＣで読み出した際にオフセルと誤読み出しされる可能性があり、データの信頼性低下を招く。
【００３３】
参考までに、微細化されたセルアレイでは、隣接セルの浮游ゲートからチャネルヘの結合容量Ｃ１３，Ｃ１４と別に、隣接浮游ゲート間の結合容量Ｃ１１，Ｃ１２も書き込み後のデータ変動の原因となる。
【００３４】
また図４では、ワード線方向に隣接するセル間の干渉を説明したが、図５に示すように、ビット線方向に隣接するセル間でも同様の結合容量Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４がやはりデータしきい値変動の原因となる。但し、ビット線方向に隣接するメモリセルについては、読み出し時に非選択ワード線に書き込みパス電圧Ｖｒｅａｄが与えられて、読み出し注目セルの隣接セルは必ずオン状態にされる。従って、結合容量Ｃ２３，Ｃ２４による寄生ゲート効果は、ワード線方向のセル間のそれと比べると、問題にならない。
【００３５】
図４を用いて説明した寄生ゲート効果の影響を低減するために、この実施の形態での書き込み方式では、複数のデータレベルへの書き込みに際して、上位側のデータレベルから先に書き込みを行う。
【００３６】
図６は、この実施の形態での上位ページ書き込み時の書き込み電圧波形を、図３と対応させて示している。データレベルＢ，Ｃに書き込むべきセルについて、中間レベルＬＭを書き込む下位ページ書き込みは既に完了しているものとする。
【００３７】
上位ページ書き込みでは、まず最上位しきい値レベルＣへの書き込み（Ｃ-ＰＲＧ）を最初に行う。このときしきい値レベルＥ，Ａ，Ｂに書き込むべきメモリセルは書き込み禁止状態に設定する。
【００３８】
レベルＣに書き込まれるべき全メモリセルの書き込みが終了した時点から、レベルＢに書き込まれるメモリセルの書き込み（Ｂ-ＰＲＧ）を開始する。但しこの時点で、下位ページ書き込みによりレベルＢに書き込むべきセルの一部が既にレベルＢまで書かれている可能性があるので、書き込み電圧印加を開始する前に、ベリファイ電圧ＶＢによる書き込みベリファイを行う。そして、下位ページ書き込みで既にレベルＢに書かれているセル、及び先のステップでレベルＣに書かれているセルを、レベルＥ，Ａの書き込みセルと共に書き込み禁止状態として、レベルＢ書き込みを開始する。
【００３９】
しきい値レベルＢに書き込まれるべき全メモリセルの書き込みが終了した時点から、次にしきい値レベルＡの書き込み（Ａ-ＰＲＧ）を開始する。この書き込みも、レベルＥ，Ｂ，Ｃに書き込みされるメモリセルは書き込み禁止状態に設定しておく。
【００４０】
図７は、上述した上位ページ書き込みのシーケンスを示している。アドレスを入力し、上位ページ（ＵＰ）データをロードして（ステップＳ１）、書き込みシーケンスを開始する。センスアンプ回路内でのデータ処理により、上位ページ書き込みデータのうち、レベルＣ書き込みセルのみを“０”書き込み、それ以外を書き込み禁止状態（“１”書き込み）に設定して、書き込みを行う（ステップＳ２）。
【００４１】
書き込み後、レベルＣのベリファイ読み出しを行い（ステップＳ３）、書き込み未完了セルがある場合、書き込み電圧をステップアップして（ステップＳ４）、未書き込みセルに対してのみ、再度レベルＣ書き込みを行う（ステップＳ２）。
【００４２】
レベルＣ書き込みが全て完了したら、次にレベルＢに書き込むべきセルのベリファイを行う（ステップＳ５）。前述のように、下位ページ書き込みで既にレベルＢに書き込むべきセルの一部がレベルＢまで書かれているからである。このベリファイにより、レベルＢに書き込むべきセルのうち、まだレベルＢまで書かれていないセルを選択して、レベルＢ書き込みを行う（ステップＳ６）。このとき、既にレベルＢ，Ｃに書かれているセル及びレベルＡ，Ｅセルを書き込み禁止状態とする。
【００４３】
その後レベルＢのベリファイ読み出しを行い（ステップＳ７）、書き込み未完了セルがある場合、書き込み電圧をステップアップして（ステップＳ８）、以下、未書き込みセルがなくなるまでレベルＢ書き込みを行う。
【００４４】
しきい値レベルＢ書き込みが完了したら、次にレベルＡの書き込みを行い（ステップＳ９）、ベリファイ読み出しを行う（ステップＳ１０）。書き込み未完了セルがある場合、書き込み電圧をステップアップして（ステップＳ１１）、未書き込みセルがなくなるまで、レベルＡ書き込みを繰り返す（ステップＳ９）。
【００４５】
この様な書き込みを行うと、図４で説明したような、注目セルＭｉの書き込み後に、これ隣接するメモリセルＭｉ＋１がこれより高いしきい値状態に書かれるという事態がなくなる。従ってワード線方向に配列されたセルの隣接セル間の寄生ゲート効果が効果的に低減できることになる。
【００４６】
また図３で説明した通常の上位ページ書き込み方式では、低い書き込み電圧ＶＰＧＭから書き込みを開始し、同じステップアップ電圧ΔＶＰＧＭで書き込み電圧を上昇させて、レベルＡ，Ｂ，Ｃを順に書き込むことになり、それぞれの書き込みデータレベルに対して、最適なＶＰＧＭやΔＶＰＧＭを与えることは困難である。
【００４７】
これに対して、図６及び図７で説明した書き込み方式の場合は、目標しきい値レベルの高い側のメモリセルから順に書き込みを行うので、同時に書き込まれるメモリセルは１つのしきい値レベルのメモリセルだけである。従って、データレベルＡ，Ｂ，Ｃそれぞれに適当な書き込み電圧ＶＰＧＭ及びそのステップアップ電圧ΔＶＰＧＭを設定することが可能である。
【００４８】
より具体的に説明すれば、レベルＣは一番高いしきい値電圧であり、ある程度しきい値分布を広くすることが許されるため、ステップアップ電圧ΔＶＰＧＭＣを大きくすることができる。
【００４９】
一方レベルＢは、レベルＡおよびＣに挟まれており、狭いしきい値分布に制御することが望まれる。またレベルＢは、その書き込み後にレベルＡの書き込みを行うために、隣接メモリセルがレベルＡ書き込みセルである場合に干渉を受けてしきい値分布は広がりやすい。これらを考慮して、レベルＢは、レベルＣ書き込み時より小さなΔＶＰＧＭＢ（＜ΔＰＧＭＣ）で書き込みする。
【００５０】
しきい値レベルＡは最後に書き込みを行うので、干渉効果を受ける量が少ない。従って、レベルＢ書き込み時よりは大きなΔＶＰＧＭＡを選択することが可能になる。具体的には、ΔＶＰＧＭＢ＜ΔＶＰＧＭＡ＜ΔＶＰＧＭＣを満たすようなステップアップ電圧を用いる。
【００５１】
この様なステップアップ電圧の最適化により、書き込みの高速化を図ることが可能となる。
【００５２】
低い目標しきい値（ターゲットしきい値）から順に書き込みを行う方法の場合、初期書き込み電圧は1つしかないが、高いしきい値側から書き込みを行う場合は、それぞれのターゲットしきい値に対して、最適な初期書き込み電圧を設定することが望ましく、しかもそれができる。高いターゲットしきい値を書き込む場合に、低い初期書き込み電圧から始めてしまうと、ターゲットしきい値に達するまでに、何回ものステップアップを経なければならず、書き込み時間が長くなってしまう。
【００５３】
最適な初期書き込み電圧を設定するためには、次のようにすればよい。
【００５４】
図８は、消去レベルＥから所望のターゲットしきい値までの書き込みサイクルでのしきい値分布変化を示している。しきい値分布ａは、ベリファイパスしたメモリセルが未だない書き込み状態である。しきい値分布ｂは、ベリファイパスしたメモリセルが出た書き込み状態である。以下、ステップアップ電圧ΔＶＰＧＭの各書き込みサイクルによるしきい値分布ｃ〜ｆを経て、所望のターゲットしきい値分布が得られる。
【００５５】
所望のターゲットしきい値分布の書き込みに必要な書き込みサイクル数ＣＡＶＰは、１回の書き込み電圧印加で得られる、しきい値分布ｂ対応のしきい値分布幅をｖｐ１とし、ステップアップ電圧をΔＶＰＧＭとして、下記数１で表される。
【００５６】
【数１】
2008257781.tif 000003
【００５７】
数１において、ＣＮＶＰは、最初に書き込みベリファイがパスするセルが出るまでに要した書き込みサイクル数である。即ち、ＣＮＶＰがゼロとすれば、所望のしきい値分布の書き込みに必要な書き込みサイクル数は、ｖｐ１を書き込みパルスの刻み（ステップアップ電圧）ΔＶＰＧＭで割ることにより求められる。
【００５８】
ＣＮＶＰの値は、書き込みベリファイをパスしたメモリセルが発生したことを検知することによって知ることができる。また、全書き込みサイクル数ＣＡＶＰは、すべてのメモリセルまたは、許容ビット以下の不良ビットを残して書き込みされるメモリセルがベリファイパスした状態を検知することによって知ることができる。
【００５９】
レベルＬＭを書き込む下位ページ書き込みにおいて、これらの書き込みサイクル数ＣＮＶＰ，ＣＡＶＰを得ることができるから、これらのデータを適当なデータラッチに保持しておく。これらの値は、チップ内のどの領域を選択するか、ブロック内のどのワード線を選択するかによって値が異なるため、下位ページ書き込み後のＣＮＶＰ，ＣＡＶＰの値は、同じワード線での上位ページ書き込みが終了するまでは保持しておく。
【００６０】
この様にして、下位ページ書き込みで求められた書き込みサイクル数ＣＮＶＰ，ＣＡＶＰと、下位ページ書き込みの際のステップアップ電圧ΔＶＰＧＭＬ、初期書き込み電圧Ｆ_ＶＰＧＭＬを利用して、上位ページ書き込み時の初期書き込み電圧の最適値を見積もる。なお、浮游ゲート間の容量結合（FG-FGカップリング）等によるしきい値シフト分は、ΔＶＩＦとして考慮する。またデータ状態ＬＭ，Ａ，Ｂ，Ｃのベリファイ電圧は、図２に示したように、ＶＬＭ，ＶＡ，ＶＢ，ＶＣとする。
【００６１】
しきい値レベルＣ書き込みについては、最適の初期書き込み電圧Ｆ_ＶＰＧＭＣは、ステップアップ電圧をΔＶＰＧＭＣとして、次の数２で与えられる。
【００６２】
【数２】
2008257781.tif 000004
【００６３】
右辺第１項（Ｆ_ＶＰＧＭＬ＋ＣＮＶＰ×ΔＶＰＧＭＬ）は、中間レベルＬＭ書き込み時の結果に基づく初期値の修正分であり、第２項（ＶＣ−ＶＬＭ−ΔＶＰＧＭＬ）は、レベルＣとＬＭとのレベル差を考慮したものである。
【００６４】
また、レベルＢは、下位ページ書き込みによるレベルＬＭをわずかにシフトさせればよいから、レベルＢ書き込みの最適な初期電圧Ｖ_ＶＰＧＭＢは、下位ページ書き込み時のそれを、ＣＮＶＰとΔＶＰＧＭＬにより修正して、下記数３で表される。
【００６５】
【数３】
2008257781.tif 000005
【００６６】
しきい値レベルＡに書き込むメモリセルは、ベリファイレベルがレベルＬＭより（ＶＬＭ−ＶＡ）だけ低い点を考慮し、ステップアップ電圧をΔＶＰＧＭＡとして、その最適初期書き込み電圧Ｆ_ＶＰＧＭＡは、下記数４のようになる。
【００６７】
【数４】
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【００６８】
以上のようにしして、下位ページ書き込み時の書き込み条件データを用いて、上位ページ書き込み時の各ターゲットしきい値書き込みに対する最適な書き込み電圧初期値を設定することができる。即ち、無駄な書き込み時間を要せず、所望のしきい値分布を実現できる書き込み条件が求められる。
【００６９】
［実施の形態２］
実施の形態１では、中間レベルＬＭの書き込みを行う下位ページ書き込みと、上位ページ書き込みとにより４値データを書き込む例を説明したが、データ状態Ｅから直接、データ状態Ａ，Ｂ，Ｃを書き込む、所謂“ストレート書き込み方式”の実施の形態を次に説明する。
【００７０】
図９は、ストレート書き込みの場合の４値データレベルＥ，Ａ，Ｂ，Ｃを示している。このデータレベル関係自体は先の実施の形態と変わらない。データ書き込みは、レベルＥからＣへの書き込み(1)、レベルＥからＢへの書き込み(2)、レベルＥからＡへの書き込み(3)の順に連続的に行う。
【００７１】
図１０は、このストレート書き込み方式での書き込み電圧波形である。レベルＥからＣへの書き込み(1)（Ｃ-ＰＲＧ）、レベルＥからＢへの書き込み(2)（Ｂ-ＰＲＧ）、レベルＥからＡへの書き込み(3)（Ａ-ＰＲＧ）を、先の実施の形態の上位ページ書き込みと同様に行う。
【００７２】
このようにストレート書き込み方式の場合にも、データレベルの高い方から書き込みを行うことができ、それが実施の形態１と同様に寄生ゲート効果を低減する上で有効になる。
【００７３】
但し、下位ページ書き込みを行わないために、下位ページ書き込み時の書き込み条件データを参照することができない。書き込み電圧初期値設定に必要な書き込みサイクル数ＣＮＶＰ，ＣＡＶＰ等の得る方法としては以下のような方法がある。
【００７４】
第１に、ストレート書き込みを行う場合であっても、一度、中間レベルＬＭの書き込みを行う。先の実施の形態のように下位レベル書き込み及び上位レベル書き込みを行う方式では、下位ページ書き込みは上位ページ書き込みとは独立のシーケンスである。
【００７５】
しかしこの実施の形態の場合、中間レベルＬＭ書き込みは、いわばダミー書き込みであって、終了せずにそのままレベルＣ，Ｂ，Ａの書き込みを行う。ＬＭレベルへの書き込みによって、書き込みサイクル数ＣＮＶＰ，ＣＡＶＰの値は取得可能であるため、これらの値を参照して、レベルＣ，Ｂ，Ａの書き込み電圧初期値を実施の形態１と同様に設定する。
【００７６】
ストレート書き込みにおいて、一度、中間レベルＬＭの書き込みを行うということは、書き込みパフォーマンスの低下を招く。これを避ける方法として、第２に、中間レベルＬＭ書き込みをせず、最初のターゲットしきい値であるレベルＣの書き込みを行って、その結果から書き込みサイクル数ＣＮＶＰ，ＣＡＶＰを取得する方法も用いうる。こうして取得したデータを参照して、引き続くレベルＢ，Ａの書き込み電圧の条件設定を行う。
【００７７】
また、ストレート書き込みを行う際は、それぞれの書き込みレベルに最適な書き込み電圧を初期から与える方が、書き込みをより高速化する上で好ましい。そのためには、書き込みサイクルに先立って、書き込みサイクル数ＣＮＶＰ，ＣＡＶＰの値を知っておく必要がある。
【００７８】
そこで第３の方法として、ＮＡＮＤ型フラッシュメモリのウェハテストの段階で書き込みテストを行って、書き込みサイクル数ＣＮＶＰ，ＣＡＶＰの値を取得すればよい。例えば、チップ内の複数領域について、書き込みテストを行って、各領域の書き込みサイクル数ＣＮＶＰ，ＣＡＶＰの値を取得する。
【００７９】
これらの取得データは、フラッシュメモリのＲＯＭフューズ領域に記憶して、パワーオン時に自動的に読み出されて、所定のデータラッチに転送保持されるようにする。これらのデータラッチに保持された値は、各対応する領域への書き込み要求が来た際に、チップ内のコントローラに供給され、コントローラがそれぞれの領域における最適な書き込み電圧条件を設定する。
【００８０】
具体的な書き込みテストは、好ましくはブロック内をいくつかに分けて行う。図１に示すように、ＮＡＮＤセルユニットは両端には選択ゲートがあり、ブロック中央部と両端部とでは書き込み特性が異なる場合が多いからである。その様な書き込みテストの結果、実際に取得する書き込みサイクル数のデータとしては、例えばブロック内の平均値を求める、或いは最大値または最小値を求めるといった方法がある。この値を最終的には、ＲＯＭフューズ領域に記憶することになる。
【００８１】
この実施の形態によっても、先の実施の形態と同様に、寄生ゲート効果を低減した４値データ書き込みが可能になる。
【００８２】
［実施の形態３］
書き込みパフォーマンスは、ひとつのデータしきい値分布を書き込むために、何回の書き込みサイクルが必要かによって決まる。即ち、ひとつのしきい値分布を書き込むためのサイクル数が少なければ少ないほど、書き込みパフォーマンスは向上する。
【００８３】
数１で示したように、一つのしきい値を書き込むために必要な全書き込みサイクル数ＣＡＶＰは、パスするセルが発生する前の書き込みサイクル数ＣＮＶＰと一発書き分布ｖｐ１及び電圧ステップΔＶＰＧＭによって決まる。無駄な書き込みサイクル数ＣＮＶＰを小さくするためには、ターゲットしきい値に対して、最適な初期書き込み電圧を与えなければならない。これは、実施の形態１，２で述べた方法により解決可能である。
【００８４】
また、ステップアップ電圧ΔＶＰＧＭは、最終的なしきい値分布をどの程度の幅にしたいかによって決まる。ｎ（≧２）ビット/セルの多値ＮＡＮＤフラッシュメモリでは、ある電圧範囲にｎの２乗のしきい値分布を配置しなければならないため、個々のしきい値分布は細くする必要がある。
【００８５】
またｖｐ１はセルの特性によって決まる値である。具体的にセルの特性とは、セルの制御ゲートと浮游ゲートのカップリング比や、中性しきい値（紫外線消去状態）分布のバラツキなどである。微細化が進むにつれ、メモリセルの形状のバラツキや、イオン注入のバラツキがセルの特性に大きく影響を与えるため、一発書き分布ｖｐ１は広がる傾向にある。一発書き分布ｖｐ１が広くなるということは、低い書き込み電圧で書き込みが完了するメモリセルから、高い書き込み電圧を印加しなければ書き込み完了しないセルがあることになる。
【００８６】
こういった広いデータしきい値分布であっても、高速に書き込みを行う実施の形態として、メモリセルの書き込み速度判定を利用する方法を、以下に説明する。
【００８７】
図１１に示すように、レベルＥからレベルＣに書き込みを行う場合、１回の書き込みサイクルでｖｐ１のしきい値分布の広がりを持つ。この一発書き分布ｖｐ１の中央部のしきい値レベルをＶＣＦＳとすると、この分布内でＶＣＦＳよりしきい値の低いメモリセルは書き込み速度の遅いセル（低速セル）、それよりしきい値の高いメモリセルは、書き込み速度の速いセル（高速セル）ということができる。
【００８８】
この様な高速セルと低速セルの判別を行って、以後の書き込みを高速セルと低速セルで書き込み条件を変えることにより、効率的な高速書き込みが可能になる。
【００８９】
ここで問題となるのはＶＣＦＳがどのレベルにあるかである。実際の書き込みを行った場合は、ＮＡＮＤフラッシュメモリチップ内のブロックやワード線によって、一発書き分布の状態は異なる。そこでここでも、実施の形態１，２で求めた、書き込みサイクル数ＣＮＶＰ，ＣＡＶＰを用いる。
【００９０】
一発書き分布ｖｐ１は数１を用いて、ＣＮＶＰ，ＣＡＶＰ及びΔＶＰＧＭが分かれば求めることができる。これらの値より、ＶＣＦＳは、次の数５のように求められる。
【００９１】
【数５】
2008257781.tif 000007
【００９２】
具体的に実施の形態２と同様なストレート書き込みを行うものとして、例えばレベルＣ書き込みについて、ＶＣＦＳとＶＣの二つのベリファイ電圧を用いた書き込みベリファイを行い、以降の書き込み動作を３つに分ける。
【００９３】
第１に、ベリファイ電圧ＶＣのしきい値レベルに達したメモリセルは、書き込み終了とする。
【００９４】
第２に、高速セルに対しては、初期書き込み電圧Ｆ_ＶＰＧＭＣに対してΔＶＰＧＭＣだけ高くした書き込み電圧Ｆ_ＶＰＧＭＣ＋ΔＶＰＧＭＣを用いた書き込みを行う。
【００９５】
第３に、低速セルに対しては、高速セルに対するそれよりｖｐ１／２−ΔＶＰＧＭＣだけ高い書き込み電圧、即ち初期書き込み電圧に対してはＦ_ＶＰＧＭＣ＋ｖｐ１／２なる書き込み電圧を用いて書き込みを行う。
【００９６】
この様に高速セルに対する書き込みと低速セルに対する書き込みとを分けて、以下、共にステップアップ電圧ΔＶＰＧＭで書き込み電圧をステップアップさせて、書き込みを行う。この手法を以下、ＦＳＲ書き込み（ＦＳＲ−ＰＲＧ）と呼ぶ。
【００９７】
図１１には、ＦＳＲ書き込みを行った場合のＶＣＦＳ判定後のしきい値移動（実線）と、通常の書き込み（例えば実施の形態２で説明した書き込み）でのしきい値移動（破線）を示した。このＦＳＲ書き込みにより、高速書き込みが可能となることが分かる。
【００９８】
図１２にはＦＳＲ書き込みにおける、ワード線ＷＬ及びビット線ＢＬの電圧波形を示す。レベルＣへの書き込みを行う場合、レベルＣ書き込みセル対応のビット線にはＶｓｓを与え、それ以外のセル対応ビット線にはＶｄｄ（書き込み禁止）を与える。ｔ１−ｔ２で選択ワード線に書き込み電圧（初期値）Ｆ_ＶＰＧＭＣを与える。書き込み終了後、ＶＣＦＡ及びＶＣのレベルでのベリファイ読み出しを行う（ｔ２−ｔ３）。
【００９９】
次の書き込み時ｔ３には、レベルＣ以外へ書き込みするメモリセル（書き込み禁止セル）及び、レベルＣ書き込みであってＶＣＦＳ以上のしきい値レベルのメモリセル（高速セル）について、ビット線ＢＬをＶｄｄとして書き込み禁止状態にする。レベルＣに書き込むメモリセルのうち、ＶＣＦＳよりしきい値が低いメモリセル（低速セル）について、ビット線ＢＬをＶｓｓとして、“０”書き込み状態とする。
【０１００】
そして、ｔ３−ｔ４の間、選択ワード線に書き込み電圧Ｆ_ＰＧＭＣ＋ｖｐ１／２を与える。この時書き込まれるのはレベルＣに書き込まれるメモリセルのうち低速セルのみである。
【０１０１】
次に、時刻ｔ４でレベルＣに書き込まれるメモリセルの高速セル対応のビット線電圧をＶｓｓに下げる。さらに選択ワード線電圧をＦ_ＶＰＧＭＣ＋ΔＶＰＧＭＣに下げる。これにより、高速セルに対して書き込みが行われる。
【０１０２】
この高速セル書き込み時、低速セルに対しても同様の条件で書き込みが行われるが、書き込み電圧は先の低速セル書き込みに対する値より低くしているから、低速セルは書き込みされにくい状態になっている。よって、低速セルのしきい値がここで大きく上昇することはない。
【０１０３】
以上のように、低速セル書き込み用に高いワード線電圧を先に設定し、その後高速セル書き込みのためにワード線電圧を下げる、という方法により、ワード線電圧遷移を高速にすることができる。これは、ワード線ドライバにＮＭＯＳトランジスタよる転送ゲートを用いた場合に、高い電圧に上げるよりも、低い電圧に下げるほうが高速なためである。
【０１０４】
ビット線電圧遷移についても同様のことがいえる。即ち低速セルを先に書き込むことにより、高速セルに対してはビット線をＶｄｄに充電しておき、次いでこれをＶｓｓに引き下げることになり、ワード線遷移と同様の理由で高速のビット線電位遷移が可能になる。
【０１０５】
図１３は、以下同様の書き込みを繰り返す場合の電圧波形を示し、図１４はその書き込みフローを示している。選択ワード線に初期書き込み電圧Ｆ_ＶＰＧＭＣを与えて、レベルＣ書き込みセルに対して書き込みを行う（ステップＳ１１）。そして、レベルＶＣＦＳでのベリファイ読み出しにより高速セルと低速セルの判別を行い（ステップＳ１２）、更にレベルＶＣでのベリファイ読み出しでレベルＣへの書き込み確認を行う（ステップＳ１３）。
【０１０６】
次いで、既書き込みセル及び高速セルに対して書き込み禁止状態として、低速セルのみに書き込みを行い（ステップＳ１４）、続いて高速セルに対して書き込みを行う（ステップＳ１５）。前述のようにこれらの書き込みステップで、低速セルの書き込み電圧をＶＰＧＭ１，高速セルの書き込み電圧をＶＰＧＭ２として、ＶＰＧＭ２＜ＶＰＧＭ１に設定される。従って、ステップＳ１５の高速セル書き込みでは、特に低速セルを書き込み禁止状態に設定する必要はない。
【０１０７】
この後、書き込みベリファイを行い（ステップＳ１６）、未書き込みセルがあれば、書き込み電圧をΔＶＰＧＭだけステップアップして（ステップＳ１７）、以下同様の書き込みをパスするまで繰り返す。
【０１０８】
このようなＦＳＲ書き込みによって、一発書き分布のしきい値分布を次の書き込みで半分程度の分布にすることができるため、書き込みの高速化を図ることが可能である。図１１おいて、通常の書き込みを行った場合（破線）、ターゲットしきい値分布を得るために、６回の書き込みと書き込みベリファイが必要であるのに対し、ＦＳＲ書き込みの場合（実線）は、４回の書き込みと書き込みベリファイで書き込み完了する。
【０１０９】
以上のようなＦＳＲ書き込みを、最上位レベルＣの書き込みに限らず、実施の形態２で説明したように引き続き行うデータレベルＢ，Ａの書き込みについて同様にも適用することができる。これにより、書き込み速度の向上が図られる。或いは、このＦＳＲ書き込みを、大きなレベル遷移を伴うレベルＣの書き込みのみについて適用する、ということも可能である。
【０１１０】
このＦＳＲ書き込みは特に、一発書き分布ｖｐ１がステップアップ電圧ΔＶＰＧＭの４倍以上大きい場合に有効である。
【０１１１】
なお、図１２及び図１３で説明した２回目の書き込み電圧印加後、再度書き込み速度判定を行ってもよい。そのとき基本的に、現状のしきい値分布はｖｐ１／２になっていると考えられるため、このしきい値分布の中心レベルＶＣＦＳ２は、下記数６で表される。
【０１１２】
【数６】
2008257781.tif 000008
【０１１３】
このベリファイ電圧ＶＣＦＳ２を用いたベリファイ読み出しを行うことにより、更に、高速セルと低速セルを分離することが可能である。但しこの時点で判定された高速セルには、最初の書き込みで高速セルとされたものと低速セルとされたものが含まれる可能性があり、同様に低速セルには最初の書き込みで高速セルと判定されたものと低速セルと判定されたものが含まれる可能性がある。
【０１１４】
これらのセル状態を記憶するためのデータラッチも更に必要になる。また次に続く書き込みにおいても、２回の速度判定結果に応じて、４つのワード線電圧を用意するとすれば、動作は非常に複雑になる。
【０１１５】
この実施の形態のＦＳＲ書き込みは、実施の形態２で説明したストレート書き込みの他、実施の形態１で説明した下位ページ書き込み及び上位ページ書き込みにも同様に適用できる。特に、最も高いデータしきい値レベルＣの書き込みにこれを適用すれば有効である。
【０１１６】
［実施の形態４］
ＮＡＮＤフラッシュメモリはできる限り、チップ面積におけるメモリセル領域の比率を上げるために、ワード線長及びビット線長を長くすることによって、ロウデコーダやセンスアンプ回路領域を少なくしている。この結果として、ワード線やビット線の充電には非常に時間がかかる。少しでも書き込みを高速化するためには、これらの時間を削減する必要がある。
【０１１７】
そのための一つの有効な方法は、各データレベル書き込み毎にワード線レベルをリセットすることなく、一つの書き込みパルス内で、そのパルスレベルを少しずつ変えて連続的に各データレベル書き込みを行うことである。
【０１１８】
図１５は、図２で説明した４値データのレベルＡ，Ｂ，Ｃ書き込みを同時に行う場合（上位ページ書き込みの場合）に、実施の形態３のＦＳＲ書き込みを適用した例の選択ワード線電圧波形及び対応するビット線電圧波形を示している。
【０１１９】
レベルＡ，Ｂ，Ｃに書き込まれるメモリセルはそれぞれ、高速セルと低速セルとに分別されているものとする。その判別方法は実施の形態３で説明したと同じ方法でよい。レベルＡ書き込みセルの高速セルと低速セルはそれぞれ、Ａ_ＨＳ，Ａ_ＬＳ、レベルＢ書き込みセルの高速セルと低速セルはそれぞれ、Ｂ_ＨＳ，Ｂ_ＬＳ、レベルＣ書き込みセルの高速セルと低速セルはそれぞれ、Ｃ_ＨＳ，Ｃ_ＬＳとする。
【０１２０】
時刻ｔ１からｔ７の間で、選択ワード線に与える一つの書き込みパルスのレベルを少しずつ変化させて、レベルＣ，Ｂ，Ａの書き込みを行う。まず時刻ｔ１で、Ｃ_ＬＳ以外のセル対応ビット線をＶｄｄに充電する。ビット線充電後、選択ワード線をＣレベル書き込みセルの低速セルＣ_ＬＳ用のレベルＶ_Ｃ_ＬＳレベルに充電し、低速セルＣ_ＬＳに書き込みを行う。
【０１２１】
次に、時刻ｔ２で高速セルＣ_ＨＳの書き込み用ビット線をＶｓｓに放電し、同時に選択ワード線電圧を高速セルＣ_ＨＳ用のレベルＶ_Ｃ_ＨＳまで引き下げて、時刻ｔ２〜ｔ３の間に高速セルＣ_ＨＳに対して書き込みを行う。
【０１２２】
次に、時刻ｔ３でＢレベル書き込みセルの低速セルＢ_ＬＳ書き込み用ビット線をＶｓｓに放電し、同時に選択ワード線電圧を低速セルＢ_ＬＳ用のレベルＶ_Ｂ_ＬＳまで引き下げて、時刻ｔ３〜ｔ４の間に低速セルＢ_ＬＳに対して書き込みを行う。
【０１２３】
以下同様にして、高速セルＢ_ＨＳの書き込み（ｔ４−ｔ５）、低速セルＡ_ＬＳの書き込み（ｔ５−ｔ６）、高速セルＡ_ＨＳの書き込み（ｔ６−ｔ７）を順次行う。時刻ｔ１〜ｔ７までが１回の書き込み電圧印加動作となる。
【０１２４】
この書き込み電圧印加後、ＶＡ，ＶＢ，ＶＣのベリファイ電圧でベリファイ読み出しを行う（ｔ７−ｔ８）。そして各データレベルについてベリファイパスしないセルに対して、以下、先のワード線書き込み電圧からそれぞれのデータレベルＡ，Ｂ，Ｃに応じてΔＶＰＧＭＡ，ΔＶＰＧＭＢ，ΔＶＰＧＭＣだけステップアップした電圧を設定して、同様の書き込みサイクル動作を行う。
【０１２５】
このような書き込み動作によって、レベルＡ，Ｂ，Ｃに書き込むメモリセルに対して、最適なワード線電圧を与え、且つ、できる限り、オーバーヘッドの時間となるワード線やビット線の充電時間を削減することができ、効率的に書き込みを行うことが可能となる。
【０１２６】
図１５ではレベルＡ，Ｂ，Ｃを同時に書き込みする場合について説明した。しかし、最初の書き込みサイクルから、全書き込みレベルに対して同時に書き込みした場合には、レベルＣ書き込みセルがＶＢのしきい値以上になる前に、レベルＢ書き込みセルがＶＢのしきい値以上になる場合がある。
【０１２７】
この場合、注目セルがレベルＢ書き込みセルで、ワード線方向に隣接するセルがレベルＣ書き込みセルの場合、注目セルが先に図４で説明したように寄生ゲート効果を強く受ける。これを回避するための書き込み方法を、図１６Ａ及び図１６Ｂを用いて説明する。
【０１２８】
最初に、図１６ＡのステップＳｔｅｐ１に示すように、レベルＣ書き込みセルに対してのみ、書き込みを行う。即ちこの書き込み時、レベルＢ，Ａ書き込みセルは書き込み禁止状態に設定する。選択ワード線に与える書き込み電圧は、実施の形態１或いは２で説明した手法で求められる好ましい初期値Ｆ_ＶＰＧＭＣとする。
【０１２９】
この書き込み後、実施の形態３で説明したと同様に、ＶＣ及びＶＣＦＳでベリファイ読み出しを行い、レベルＣ書き込みセルを高速セルＣ_ＨＳと低速セルＣ_ＬＳに判別する。
【０１３０】
次に図１６ＡのステップＳｔｅｐ２に示すように、書き込み電圧をΔＶＰＧＭＣだけ上げて、レベルＣに対するＦＳＲ書き込みを行う。書き込み終了後に、ＶＣ及びＶＢのベリファイレベルでベリファイ読み出しを行う。ＶＢレベルでベリファイ読み出しを行うのは、レベルＣ書き込みセルがＶＢのしきい値レベルよりも高くなったかどうかを確認するためである。
【０１３１】
レベルＣ書き込みセルが全て、ＶＢのレベルより高いしきい値になったことを検知した後、図１６ＡのステップＳｔｅｐ３として、レベルＢへの書き込みを開始する。ここでは、実施の形態３で説明した同時書き込みの手法を、レベルＣ，Ｂ書き込みについて適用する。但しこの段階で、レベルＢ書き込みセルについて未だ、高速セルと低速セルの判別はできていない。
【０１３２】
書き込み後のベリファイ読み出しで、レベルＢ書き込みセルを高速セルＢ_ＨＳと低速セルＢ_ＬＳに判別する。
【０１３３】
図１６ＢのステップＳｔｅｐ４では、レベルＢ書き込みセル（Ｂ_ＨＳ，Ｂ_ＬＳ）とレベルＣ書き込みセル（Ｃ_ＨＳ，Ｃ_ＬＳ）に対して、同時にＦＳＲ書き込みを行う。書き込み終了後に、ＶＢ及びＶＡレベルでベリファイ読み出しを行う。ＶＡレベルでベリファイ読み出しを行うのは、レベルＢ書き込みセルがＶＡのしきい値レベルよりも高くなったかどうかを確認するためである。
【０１３４】
レベルＢ，Ｃへの書き込みセルが全て、ＶＡレベルより高いしきい値になったことを検知した後、図１６ＢのステップＳｔｅｐ５として、レベルＡへの書き込みを開始する。ここでも、レベルＣ，Ｂ書き込みの未完了セルが残って入れば、実施の形態３で説明したと同様のレベルＡ，Ｂ，Ｃの同時書き込みを行う。レベルＢ，Ｃ書き込みは、ＦＳＲ書き込みである。
【０１３５】
このステップＳｔｅｐ５の書き込み後のベリファイにおいて、レベルＡ書き込みセルについて、ＶＡレベルでのベリファイ読み出しを行うと共に、書き込み速度ベリファイを行って、低速セルＡ_ＬＳと高速セルＡ_ＨＳを判別する。
【０１３６】
これ以降、レベルＡ，Ｂ，Ｃ書き込みセルに対して同時にＦＳＲ書き込みを行う。図１６ＢのステップＳｔｅｐ６の例では、レベルＣ書き込みセルが全てベリファイパスして書き込み完了していて、レベルＡ，Ｂ書き込みセルについてＦＳＲ書き込みが行われる場合を示している。
【０１３７】
［フラッシュメモリ構成］
以下には、ここまでの実施の形態１〜４で説明した書き込み動作が有効となるフラッシュメモリ構成を具体的に説明する。
【０１３８】
図１７は、ＮＡＮＤ型フラッシュメモリの機能ブロック構成を示している。メモリセルアレイ１，ロウデコーダ２及びセンスアンプ回路３からなるメモリコア部は、図１で説明したとおりである。センスアンプ回路３と外部入出力端子Ｉ／Ｏとの間のデータ授受は、カラムデコーダ７により制御されて、データバス１０及びデータバッファ８を介して行われる。
【０１３９】
内部制御回路であるコントローラ５には、各種の外部制御信号（チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等）が入力される。コントローラ５はこれらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレス“Ａｄｄ”とコマンド“Ｃｏｍ”を識別し、アドレスはアドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ７に転送し、コマンドはコントローラ５においてデコードされる。
【０１４０】
コントローラ５は外部制御信号とコマンドに従って、データ読み出し制御、データ書き込み及び消去のシーケンス制御を行う。各動作モードに必要な内部電圧（電源電圧より昇圧された内部電圧）を発生するために、内部電圧発生回路９が設けられている。この内部電圧発生回路９もコントローラ５により制御されて、必要な電圧を発生する昇圧動作を行う。
【０１４１】
調整データレジスタ４は、各種の電圧調整データ、タイミング調整データを保持する。これらのデータは、メモリセルアレイ１のＲＯＭ領域に予め記憶されていて、パワーオンリセット動作として自動的に読み出されて、レジスタ４に転送保持される。実施の形態２で説明したウェハテストの結果である書き込みサイクル数ＣＮＶＰ，ＣＡＶＰ等のデータも同様である。また、各実施の形態において説明した、書き込みシーケンス内で検知してその後の動作制御に用いる書き込みサイクル数等のデータも、このレジスタ４に一時的に保持すればよい。
【０１４２】
図１８は、メモリセルアレイ１が複数の領域に分けられ、各領域が更に複数のブロックを含む様子を示している。
【０１４３】
メモリセルアレイ１のより具体的な構成とセンスアンプ回路３との関係は、図１で説明したが、上記各実施の形態の動作は、複数のビット線で一つのセンスアンプ兼データラッチＳ／Ａ＆ＤＬを共有する構成でも原理的には可能である。しかしながら、ｎ本のビット線で一つのセンスアンプ兼データラッチＳ／Ａ＆ＤＬを共有した場合、同時に書き込み可能なメモリセルは１本のワード線に接続された全メモリセルの１／ｎになる。
【０１４４】
この場合、先に書き込まれたメモリセルは後に書き込まれた隣接メモリセルからの寄生ゲート効果を受けてしまう。よって、書き込みしきい値の高いほうから書き込みを行うという利点がなくなってしまう。従って、図１では、１本のワード線に接続された全メモリセルを１ページとして同時に書き込み及び読み出しを行う例を示している。
【０１４５】
図１９は、センスアンプ兼データラッチ（Ｓ／Ａ＆ＤＬ）３１の構成を示す。センスアンプ３１は、選択トランジスタを介してビット線ＢＬと接続され、またデータラッチ（ＤＬＳＡ）３１２とも接続されている。このデータラッチ３１２は、データ書き込み時にビット線ＢＬを充放電するデータ（書き込みデータまたはこれを修正したデータ）または、センスした読み出しデータを保持する。
【０１４６】
センスアンプ３１１は、データ演算回路３１３を介してデータ記憶回路３１４と接続される。データ記憶回路３１４には、ｎ（≧２）ビット／セルの多値データ記憶を行う場合、ｎ個のデータラッチＤＬが必要である。２ビット／セルの４値記憶では、二つのデータラッチＤＬ１，ＤＬ２が必要になる。また、実施の形態３，４では、高速セル、低速セルの情報を保持するためのデータラッチＤＬ３も必要になる。
【０１４７】
データバス１０を介して送られている書き込みデータはデータ記憶回路３１４に入力される。ここに保持される書き込みデータは、実際には多値記憶のどのレベルの書き込みであるかに応じて、データ演算回路３１３で修正されて、データラッチ３１２に転送保持される。即ちデータラッチ３１２に保持されるデータが、ビット線ＢＬにＶｄｄを与える“１”書き込みデータ（書き込み禁止）、ビット線にＶｓｓを与える“０”書き込みデータとなる。
【０１４８】
書き込み時、ベリファイ読み出しの結果から書き込み完了を判定するために、ベリファイ判定回路３１５が設けられている。この判定回路３１５は、次のようにして、実施の形態１で説明した書き込みサイクル数ＣＮＶＰ，ＣＡＶＰの判定にも用いられる。
【０１４９】
例えば、中間レベルＬＭのしきい値下限値ＶＬＭをベリファイレベルとして、ベリファイ読み出しを行う場合を考える。書き込まれたメモリセルがすべて、ＶＬＭ以下のしきい値であると、すべてのメモリセルはオンセルと判定される。このデータをセンスアンプ３１１からデータ演算回路３１３に転送する。
【０１５０】
オンセルと判定されたデータの場合に、データ演算回路３１３の出力Ｄ０は“Ｌ”を出力するように設定する。判定信号線ＤＤＬをＶｄｄに充電しておき、検知時に判定信号ＤＤＥ＝“Ｈ”を与えると、すべてのメモリセルがＶＬＭ以下である場合は、信号線ＤＤＬがＶｄｄを保持する。１つでもメモリセルのしきい値がＶＬＭを超えれば、Ｄ０＝“Ｈ”を出力するため、信号線ＤＤＬはＶｓｓに放電される。
【０１５１】
これにより、ＶＬＭ以上のしきい値レベルに達したメモリセルがあることを検知することができ、この結果から書き込みサイクル数ＣＮＶＰを知ることができる。
【０１５２】
書き込みサイクル数ＣＮＶＰの値が決定した後は、ベリファイ読み出し結果とデータ記憶回路３１４の書き込みデータとの演算をデータ演算回路３１３で行い、ＬＭレベルに書き込まれるメモリセルがＶＬＭ以上になった場合にデータ演算回路３１３がＤ０＝“Ｌ”を出力するようにする。これにより、すべてのメモリセルがＬＭレベルに書き込まれた場合には、判定信号線ＤＤＬがＶｄｄを保持する。従ってこの結果から、書き込み完了の判定と共に、書き込みサイクル数ＣＡＶＰを知ることが可能である。
【０１５３】
実際に書き込みサイクル数ＣＮＶＰ，ＣＡＶＰは、図１７のコントローラ５内の書き込みサイクルカウンタによってカウントされ、判定信号線ＤＤＬの信号に基づいてそれらの値が決定される。こうして求められた書き込みサイクル数ＣＮＶＰ，ＣＡＶＰの値は、レジスタ４に記憶させておく。このレジスタ４の書き込みサイクル数データは、上記実施の形態で説明したように上位ページ書き込みに用いられ、その値をもとに、内部電圧発生回路９が最適の書き込み電圧ＶＰＧＭを出力することになる。
【０１５４】
実施の形態３，４において、レベルＸに対してＦＳＲ書き込みを行う場合に、セルの書き込み速度を判別する一発書き分布ｖｐ１の中心しきい値ＶＸＦＳ（Ｃレベルの場合のＶＣＦＳ）を決めるのも、レジスタ４に保持された書き込みサイクル数ＣＮＶＰ，ＣＡＶＰデータを用いることにより可能である。ワード線ステップアップ電圧ΔＶＰＧＭＸ、ベリファイ電圧ＶＸは決められた値であり、これらの値もパワーオン時にＲＯＭフューズ領域から読み出されてデータレジスタ４に保持されている。
【０１５５】
これらの値を用いて、コントローラ５内の演算回路でｖｐ１を求めることができ、それが分かれば、それに基づいてＶＸＦＳを求めることができる。
【０１５６】
ＦＳＲ書き込みにおいて、ベリファイ読み出し時センスアンプにより、ＶＸＦＳのレベル以下のしきい値とセンスされた場合、そのデータは、データ演算回路３１３を介して、データ記憶回路３１４の例えばデータラッチＤＬ３に転送される。そして、データラッチＤＬ１，２，３のデータを元に、データ演算回路３１３で演算を行い、次に続く書き込みにおいてビット線に転送すべきデータをデータラッチ３１２に転送する。
【０１５７】
即ちデータ演算回路３１３は、各書き込みサイクル毎に、ベリファイ読み出し結果を含むデータ記憶回路３１４のデータに基づいて演算を行って、次の書き込みパルス印加のタイミングに合わせてデータラッチ３１２に必要なビット線制御データを転送する。このデータラッチ３１２のデータがビット線ＢＬに転送され、各書き込み時の適切なビット線レベルが設定されることになる。
【０１５８】
図２０は、メモリセルアレイ１のレイアウトを示し、図２１及び図２２はそれぞれ、図２０のＡ−Ａ’及びＢ−Ｂ’断面を示している。
【０１５９】
ｐ型シリコン基板１０１のセルアレイ領域には、ｎ型ウェル１０２により他から分離された形でｐ型ウェル１０３が形成されている。このｐ型ウェル１０３に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法による素子分離絶縁膜１０４を埋め込むことにより、ストライプ状の素子形成領域１０５が形成される。
【０１６０】
素子形成領域１０５上にトンネル絶縁膜１０６を介して第１層多結晶シリコン膜による浮游ゲート１０７が形成され、その上にゲート間絶縁膜１０８を介して第２層多結晶シリコン膜による制御ゲート１０９が形成される。
【０１６１】
具体的な製造プロセスを説明すれば、第１層多結晶シリコン膜を形成した状態で、素子分離溝のエッチングと絶縁膜１０４の埋め込みを行う。即ち素子分離工程で同時に、第１層多結晶シリコン膜による浮游ゲート１０７のワード線方向の分離が行われる。
【０１６２】
更に、第２層多結晶シリコン膜をエッチングしてワード線（ＷＬ）１０９を形成するときに、引き続き第１層多結晶シリコン膜エッチングを行うことにより、ビット線方向の断面（図２１の断面）の浮游ゲート１０７の分離が行われる。
【０１６３】
なお選択ゲート線ＳＧＤ，ＳＧＳについては、浮游ゲート１０７及び制御ゲート１０９と同じ多結晶シリコン膜を用いるが、これらを相互にコンタクトさせて一体のゲート配線としてパターニングされる。
【０１６４】
ワード線及び選択ゲート線がパターニングされた後、イオン注入を行うことにより、セルのソース／ドレイン拡散層１１０、ビット線及びソース線のコンタクト用拡散層１１０ｄ及び１１０ｓが形成される。
【０１６５】
セルアレイ領域は層間絶縁膜１１１で覆われ、この上にビット線（ＢＬ）１１３が形成される。ビット線１１３は、層間絶縁膜１１１に開けられたコンタクト孔を介して、ビット線コンタクト用拡散層１１０ｄにコンタクトする。層間絶縁膜１１１にはまた、ソース線コンタクト用拡散層１１０ｓにコンタクトするソース線（ＣＥＬＳＲＣ）１１２が埋め込み形成される。
【０１６６】
以上のように、電気的書き換え可能な不揮発性メモリセルとしての浮游ゲート型メモリセルが、複数個直列接続されたＮＡＮＤストリングを構成してマトリクス状に配列される。ワード線方向については、複数のメモリセルが、ＳＴＩによる素子分離絶縁膜１０４で互いに分離されて配列される。
【０１６７】
図２２のワード線方向の断面において、現状セルの主要なセルサイズを示せば、トンネル絶縁膜１０６の膜厚はＤ１＝８．２ｎｍ、浮游ゲート１０７のトータル膜厚はＤ２＝８０ｎｍ、素子形成領域１０５の幅（ＡＡ幅）は、Ｄ３＝５０ｎｍ、素子分離絶縁膜１０４の領域幅（ＳＴＩ幅）はＤ４＝５０ｎｍである。
【０１６８】
この様な微細セル構造になると、通常の書き込み法では、図４を用いて説明した寄生ゲート効果の影響が無視できなくなり、その影響を除いてデータの信頼性を保証するためには、上記実施の形態１乃至４で説明したような書き込み法が必要になる。
【０１６９】
特にこの発明が有効になるのは、ＳＴＩ幅Ｄ４が、Ｄ４＝５０ｎｍ〜２０ｎｍの範囲の場合である。その上限値は、ワード線方向の隣接セルの寄生ゲート効果が、通常の書き込み法では、データの誤読み出しが生じる程度に顕著に発現するレベルである。下限値は、現状のセル構造を比例縮小した場合に所望の書き込み／読み出し特性が得られる保証がなくなる限界レベルである。ＡＡ幅は、加工技術の進歩によりＳＴＩ幅と共に縮小されるものとして、上のＳＴＩ幅の範囲に対応するのは、Ｄ３＝５０ｎｍ〜２０ｎｍの範囲である。
【図面の簡単な説明】
【０１７０】
【図１】実施の形態によるフラッシュメモリのメモリコア構成を示す図である。
【図２】同フラッシュメモリの４値データ書き込み法の一例を示す図である。
【図３】同書き込み法の書き込み電圧及びベリファイ電圧変化を示す図である。
【図４】ワード線方向のセル間干渉を説明するための図である。
【図５】ビット線方向のセル間干渉を説明するための図である。
【図６】実施の形態による書き込み法を説明するための図である。
【図７】同実施の形態による書き込み制御シーケンスを示す図である。
【図８】書き込み電圧設定法を説明するための、書き込み時のデータしきい値変化を示す図である。
【図９】他の４値データ書き込み法を説明するための図である。
【図１０】同４値データ書き込み法を適用した実施の形態の書き込みを説明するための図である。
【図１１】通常書き込みとＦＳＲ書き込みによるしきい値変化を対比させて示す図である。
【図１２】ＦＳＲ書き込みのワード線電圧及びビット線電圧波形を示す図である。
【図１３】ＦＳＲ書き込み時のワード線電圧波形を示す図である。
【図１４】ＦＳＲ書き込みの制御シーケンスを示す図である。
【図１５】他の実施の形態による書き込み時のワード線及びビット線電圧波形を示す図である。
【図１６Ａ】同実施の形態の書き込みステップＳｔｅｐ１−３のしきい値変化を示す図である。
【図１６Ｂ】同実施の形態の書き込みステップＳｔｅｐ４−６のしきい値変化を示す図である。
【図１７】各実施の形態が適用されるフラッシュメモリの機能ブロック構成を示す図である。
【図１８】同じくそのセルアレイ構成を示す図である。
【図１９】同じくセンスアンプ兼データラッチ３１の構成を示す図である。
【図２０】同じくセルアレイレイアウトを示す図である。
【図２１】図２１のＡ−Ａ’断面図である。
【図２２】図２１のＢ−Ｂ’断面図である。
【符号の説明】
【０１７１】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…トリミングデータレジスタ、５…コントローラ、６…アドレスレジスタ、７…カラムデコーダ、８…Ｉ／Ｏバッフア、９…内部電圧発生回路、１０…データバス、１０１…ｐ型シリコン基板、１０２…ｎ型ウェル、１０３…ｐ型ウェル、１０４…素子分離絶縁膜、１０５…素子形成領域、１０６…トンネル絶縁膜、１０７…浮游ゲート、１０８…ゲート間絶縁膜、１０９…制御ゲート（ワード線）、１１０…ソース／ドレイン拡散層、１１１…層間絶縁膜、１１２…ソース線、１１３…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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