(57)【要約】      （修正有）【課題】ゲート電極のパターニングずれが引き起こす特性変動を抑制でき、ＳＲＡＭを構成する半導体装置を提供する。【解決手段】直線形状を有する第１の半導体領域１と第２の半導体領域２が互いに平行に配置され、これらの半導体領域と直行するように直線形状を有する第１のゲート電極３と第２のゲート電極４が互いに平行に配置されている。第１の半導体領域１および第１のゲート電極３はトランジスタＴｒ１ａを構成する。また、第２の半導体領域２および第１のゲート電極３はトランジスタＴｒ１ｂを構成する。また、第２の半導体領域２および第２のゲート電極４は、トランジスタＴｒ２を構成する。一方、第１の半導体領域１のうち第２のゲート電極４の両側に位置する部分の一方（第１のゲート電極から遠い側）にはコンタクトが配置されていないため、この領域はトランジスタを構成しない。【選択図】図１
2008021940.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離領域によって区画されて設けられた、直線形状を有する第１の半導体領域と、
前記半導体基板に前記素子分離領域によって区画されて設けられ、且つ、前記第１の半導体領域と前記素子分離領域を挟んで設けられた、直線形状を有する第２の半導体領域と、
前記第１の半導体領域の上から前記第２の半導体領域の上までに亘って形成された第１のゲート電極と、
前記第１の半導体領域の上から前記第２の半導体領域の上までに亘って形成され、且つ、前記第１のゲート電極と離間して形成された第２のゲート電極とを備え、
前記第１の半導体領域において前記第２のゲート電極の両側方に位置する領域のうち、前記第１のゲート電極から遠い側の領域は、外部と電気的に接続されていない領域である、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１の半導体領域および前記第１のゲート電極は第１のＭＩＳトランジスタを構成し、
前記第２の半導体領域および前記第１のゲート電極は第２のＭＩＳトランジスタを構成し、
前記第２の半導体領域および前記第２のゲート電極は第３のＭＩＳトランジスタを構成し、
前記第１の半導体領域および前記第２のゲート電極は、トランジスタ動作をしない構成になっている、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記第１の半導体領域において、前記第１のゲート電極の両側方のうち前記第２のゲート電極から遠い側に形成された第１のコンタクトと、
前記第１の半導体領域において、前記第１のゲート電極と前記第２のゲート電極との間に形成された第２のコンタクトと、
前記第２の半導体領域において、前記第１のゲート電極の両側方のうち前記第２のゲート電極から遠い側に形成された第３のコンタクトと、
前記第２の半導体領域において、前記第１のゲート電極と前記第２のゲート電極との間に形成された第４のコンタクトと、
前記第２の半導体領域において、前記第２のゲート電極の両側方のうち前記第１のゲート電極から遠い側に形成された第５のコンタクトとをさらに備え、
前記第１の半導体領域において、前記第２のゲート電極の両側方のうち前記第１のゲート電極から遠い側には、コンタクトが形成されていない、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
前記第１の半導体領域と前記第２の半導体領域は、実質的に平行に配置し、
前記第１のゲート電極および前記第２のゲート電極は、実質的に平行に配置し、直線形状を有する、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
前記半導体基板に前記素子分離領域によって区画されて設けられ、且つ、前記第２の半導体領域に対して前記第１の半導体領域と反対側に前記素子分離領域を挟んで設けられた第３の半導体領域をさらに備え、
前記第１のゲート電極は、前記第３の半導体領域の上まで伸びている、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記第１の半導体領域および前記第１のゲート電極と、前記第２の半導体領域および前記第１のゲート電極とは、ドライバトランジスタを構成し、
前記第２の半導体領域および前記第２のゲート電極はアクセストランジスタを構成し、
前記第３の半導体領域および前記第１のゲート電極はロードトランジスタを構成する、半導体装置。
【請求項７】
請求項５に記載の半導体装置であって、
前記第１の半導体領域、前記第２の半導体領域、前記第３の半導体領域、前記第１のゲート電極および前記第２のゲート電極は第１の半導体装置であって、
前記半導体基板のうち前記第１の半導体装置に隣接する領域には、前記第１の半導体装置を平面的に１８０度回転させた配置を有する第２の半導体装置が形成され、
前記第１の半導体装置および前記第２の半導体装置はＳＲＡＭセルを構成する、半導体装置。
【請求項８】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
前記第２のゲート電極の両側方のうち、前記第１のゲート電極とは反対側の側方に形成され、前記第１の半導体領域の上から前記第２の半導体領域の上までに亘って形成された第３のゲート電極と、
前記第３のゲート電極の両側方のうち、前記第２のゲート電極とは反対側の側方に形成され、前記第１の半導体領域の上から前記第２の半導体領域の上までに亘って形成された第４のゲート電極とをさらに備え、
前記第１の半導体領域において前記外部と電気的に接続されていない領域は、前記第１の半導体領域のうち前記第２のゲート電極と前記第３のゲート電極との間に位置する領域である、半導体装置。
【請求項９】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記第１の半導体領域における前記外部と電気的に接続されていない領域のゲート長方向の端部は、前記第２の半導体領域におけるゲート長方向の端部と同じ位置まで引き延ばされている、半導体装置。
【請求項１０】
請求項３に記載の半導体装置であって、
前記第１の半導体領域と前記第２の半導体領域には同一の導電型の不純物拡散層が形成されており、
前記第２のコンタクトと前記第４のコンタクトとが同電位であり、
前記第１のコンタクトと前記第３のコンタクトとが同電位である、半導体装置。
【請求項１１】
請求項３に記載の半導体装置であって、
前記第２のコンタクトと前記第４のコンタクトとが異電位であり、
前記第１のコンタクトと前記第３のコンタクトとが異電位である、半導体装置。
【請求項１２】
半導体基板に形成された直線形状の半導体領域と、
前記半導体領域の上において、前記直線形状の伸びる方向に順次並置された第１のゲート電極、第２のゲート電極、第３のゲート電極および第４のゲート電極とを備え、
前記半導体領域において、前記第２のゲート電極と前記第３のゲート電極との間の領域は、外部と電気的に接続されていない、半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記半導体領域および前記第１のゲート電極は第１のＭＩＳトランジスタを構成し、
前記半導体領域および前記第４のゲート電極は第４のＭＩＳトランジスタを構成し、
前記第２のゲート電極および前記第３のゲート電極は、トランジスタ動作をしない構成になっている、半導体装置。
【請求項１４】
請求項１２または１３に記載の半導体装置であって、
前記半導体領域において、前記第１のゲート電極の両側方のうち前記第２のゲート電極から遠い側に形成された第１のコンタクトと、
前記半導体領域において、前記第１のゲート電極と前記第２のゲート電極との間に形成された第２のコンタクトと、
前記半導体領域において、前記第３のゲート電極と前記第４のゲート電極との間に形成された第３のコンタクトと、
前記半導体領域において、前記第４のゲート電極の両側方のうち前記第３のゲート電極から遠い側に形成された第４のコンタクトとをさらに備え、
前記半導体領域において、前記第２のゲート電極と前記第３のゲート電極との間には、コンタクトが形成されていない、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＳＲＡＭセルを構成する半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置では、高速メモリ素子としてスタティックランダムアクセスメモリ（ＳＲＡＭ）が用いられている。ＳＲＡＭセルは、合計６トランジスタで構成されるのが一般的である。そのため、必然的に１セルあたりの面積が大きくなるため、さまざまな構成のＳＲＡＭセルが提案されている（例えば、技術文献１参照）。
【０００３】
以下では、従来技術として、非特許文献１で紹介されているＳＲＡＭセルについて、図面を参照しながら説明する。
【０００４】
図７に示すように、従来のＳＲＡＭセルは、６トランジスタから構成される。すなわち、ドライバトランジスタＱｎ１、Ｑｎ２、アクセストランジスタＱｎ３、Ｑｎ４、ロードトランジスタＱｐ１、Ｑｐ２からＳＲＡＭセルが構成される。アクセストランジスタＱｎ３のゲート電極１０５はワードライン１（ＷＬ１）、アクセストランジスタＱｎ４のゲート電極１０８はワードライン２（ＷＬ２）を構成している。
【０００５】
また、半導体領域１０１のうちアクセストランジスタＱｎ３の活性領域となる部分にはビットライン１（ＢＬ１）が、アクセストランジスタＱｎ４の活性領域となる部分にはビットライン２（ＢＬ２）が、それぞれ接続されている。ここで、ＮＭＩＳトランジスタであるＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４の活性領域は、１つの半導体領域１０１内に形成されている。同じく、ＰＭＩＳトランジスタであるＱｐ１、Ｑｐ２の活性領域は、１つの半導体領域１０２内に形成されている。このように、本ＳＲＡＭセルは、活性領域を共通化することで、セル面積が極力小さくなるような構成になっている。
【非特許文献１】"A LOW COST MICROPROCESSOR COMPATIBLE, 18.4um2,6-T,BULK CELL TECHNOLOGY FOR HIGH SPEED SRAMS."  VLSI Symposium Report, p65-66, 1993
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、本実施形態の構成では、次のような不具合が生じていた。
【０００７】
従来のＳＲＡＭセルにおいては、図８（ａ）に示すように、ゲート長方向におけるゲート電極２０１端から活性領域２０２端までの距離（以下ではＯＤ突き出し量と称す）が短く、また、ゲート電極２０１のパターニングずれにより、ＯＤ突き出し量が変動する構造となっている。図８（ｂ）は、ＯＤ突き出し量と駆動力との関係を示す図である。図８（ｂ）における横軸は、ＯＤ突き出し量をゲートピッチで規格化した値（ゲートピッチを１とした場合のＯＤ突き出し量の比の値）を示している。図８（ｂ）に示すように、規格化されたＯＤ突き出し量が５以下の場合は、５以上の場合と比較して、ＯＤ突き出し量の変化による駆動能力の変動が大きい。つまり、ＯＤ突き出し量が小さい場合には、その量の変動が駆動能力に顕著な影響を与えることがわかる。このようにＯＤ突き出し量が小さい場合には、パターニングずれがもたらすＯＤ突き出し量のばらつきによっても、駆動能力に与える影響が大きいものとなる。
【０００８】
さらに、従来のＳＲＡＭセルでは、次のような問題も生じる。図７に示すＳＲＡＭセルでは、トランジスタＱｎ１とトランジスタＱｎ３とのゲート幅が異なるため、半導体領域１０１には、屈曲部１０３が存在する。同様に、トランジスタＱｎ２、Ｑｎ４の間にも、屈曲部１０４が存在する。このような屈曲部１０３、１０４では、パターニングの際にコーナーラウンディングが発生し、マスクどおりの形状が得られない。例えば、半導体領域１０１に対して、ゲート電極のパターニングずれが発生した場合、トランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４のチャネル幅が変動することとなり、その結果、半導体装置の特性変動を引き起こす不具合が発生する。屈曲部１０３、１０４以外にも屈曲部が存在する場合には、特性変動の影響はさらに大きくなってしまう。
【０００９】
本発明は上記に鑑みてなされたものであり、その目的は、活性領域に対するゲート電極のパターニングずれが引き起こす特性変動が極力小さくなるような半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の半導体装置は、半導体基板に素子分離領域によって区画されて設けられた、直線形状を有する第１の半導体領域と、前記半導体基板に前記素子分離領域によって区画されて設けられ、且つ、前記第１の半導体領域と前記素子分離領域を挟んで設けられた、直線形状を有する第２の半導体領域と、前記第１の半導体領域の上から前記第２の半導体領域の上までに亘って形成された第１のゲート電極と、前記第１の半導体領域の上から前記第２の半導体領域の上までに亘って形成され、且つ、前記第１のゲート電極と離間して形成された第２のゲート電極とを備え、前記第１の半導体領域において前記第２のゲート電極の両側方に位置する領域のうち、前記第１のゲート電極から遠い側の領域は、外部と電気的に接続されていない領域である。
【００１１】
本発明の第１の半導体装置によると、外部と電気的に接続されていない領域の配置を工夫することで、第１の半導体領域と第１のゲート電極が交差する領域、第２の半導体領域と第１のゲート電極が交差する領域、および第２の半導体領域と第２のゲート電極が交差する領域にはトランジスタが形成されるが、第１の半導体領域と第２のゲート電極が交差する領域はトランジスタ動作をしない構造とすることができる。これにより、ＯＤ突き出し量を長くすることができるため、トランジスタの特性変動を抑制することができる。さらに、第１の半導体領域および第２の半導体領域が屈曲部を有さないため、コーナーラウンディングが発生せず、半導体領域とゲート電極のパターニングずれが発生した場合も特性変動を抑制することができる。
【００１２】
本発明の第１の半導体装置において、前記第１の半導体領域および前記第１のゲート電極は第１のＭＩＳトランジスタを構成し、前記第２の半導体領域および前記第１のゲート電極は第２のＭＩＳトランジスタを構成し、前記第２の半導体領域および前記第２のゲート電極は第３のＭＩＳトランジスタを構成し、前記第１の半導体領域および前記第２のゲート電極は、トランジスタ動作をしない構成になっていてもよい。
【００１３】
本発明の第１の半導体装置では、前記第１の半導体領域において、前記第１のゲート電極の両側方のうち前記第２のゲート電極から遠い側に形成された第１のコンタクトと、前記第１の半導体領域において、前記第１のゲート電極と前記第２のゲート電極との間に形成された第２のコンタクトと、前記第２の半導体領域において、前記第１のゲート電極の両側方のうち前記第２のゲート電極から遠い側に形成された第３のコンタクトと、前記第２の半導体領域において、前記第１のゲート電極と前記第２のゲート電極との間に形成された第４のコンタクトと、前記第２の半導体領域において、前記第２のゲート電極の両側方のうち前記第１のゲート電極から遠い側に形成された第５のコンタクトとをさらに備え、前記第１の半導体領域において、前記第２のゲート電極の両側方のうち前記第１のゲート電極から遠い側には、コンタクトが形成されていなくてもよい。
【００１４】
本発明の第１の半導体装置において、前記第１の半導体領域と前記第２の半導体領域は、実質的に平行に配置し、前記第１のゲート電極および前記第２のゲート電極は、実質的に平行に配置し、直線形状を有していてもよい。
【００１５】
本発明の第１の半導体装置において、前記半導体基板に前記素子分離領域によって区画されて設けられ、且つ、前記第２の半導体領域に対して前記第１の半導体領域と反対側に前記素子分離領域を挟んで設けられた第３の半導体領域をさらに備え、前記第１のゲート電極は、前記第３の半導体領域の上まで伸びていてもよい。
【００１６】
本発明の第１の半導体装置において、前記第１の半導体領域および前記第１のゲート電極と、記第２の半導体領域および前記第１のゲート電極とは、ドライバトランジスタを構成し、前記第２の半導体領域および前記第２のゲート電極はアクセストランジスタを構成し、前記第３の半導体領域および前記第１のゲート電極はロードトランジスタを構成してもよい。
【００１７】
本発明の第１の半導体装置において、前記第１の半導体領域、前記第２の半導体領域、前記第３の半導体領域、前記第１のゲート電極および前記第２のゲート電極は第１の半導体装置であって、前記半導体基板のうち前記第１の半導体装置に隣接する領域には、前記第１の半導体装置を平面的に１８０度回転させた配置を有する第２の半導体装置が形成され、前記第１の半導体装置および前記第２の半導体装置はＳＲＡＭセルを構成してもよい。
【００１８】
本発明の第１の半導体装置において、前記第２のゲート電極の両側方のうち、前記第１のゲート電極とは反対側の側方に形成され、前記第１の半導体領域の上から前記第２の半導体領域の上までに亘って形成された第３のゲート電極と、前記第３のゲート電極の両側方のうち、前記第２のゲート電極とは反対側の側方に形成され、前記第１の半導体領域の上から前記第２の半導体領域の上までに亘って形成された第４のゲート電極とをさらに備え、前記第１の半導体領域において前記外部と電気的に接続されていない領域は、前記第１の半導体領域のうち前記第２のゲート電極と前記第３のゲート電極との間に位置する領域であってもよい。
【００１９】
本発明の第１の半導体装置において、前記第１の半導体領域における前記外部と電気的に接続されていない領域のゲート長方向の端部は、前記第２の半導体領域におけるゲート長方向の端部と同じ位置まで引き延ばされていてもよい。具体的には、前記第１のゲート電極端から、前記第１の活性領域のゲート長方向における端部（遠い方の端部）までの長さ（ＯＤ突き出し量）が、前記第１のゲート電極と前記第２のゲート電極との間隔（ゲートピッチ）の２倍であれば、この条件が満たされる。
【００２０】
本発明の第１の半導体装置において、前記第１の半導体領域と前記第２の半導体領域には同一の導電型の不純物拡散層が形成されており、前記第２のコンタクトと前記第４のコンタクトとが同電位であり、 前記第１のコンタクトと前記第３のコンタクトとが同電位であってもよい。
【００２１】
本発明の第１の半導体装置において、前記第２のコンタクトと前記第４のコンタクトとが異電位であり、前記第１のコンタクトと前記第３のコンタクトとが異電位であってもよい。
【００２２】
本発明の第２の半導体装置は、半導体基板に形成された直線形状の半導体領域と、前記半導体領域の上において、前記直線形状の伸びる方向に順次並置された第１のゲート電極、第２のゲート電極、第３のゲート電極および第４のゲート電極とを備え、前記半導体領域において、前記第２のゲート電極と前記第３のゲート電極との間の領域は、外部と電気的に接続されていなくてもよい。
【００２３】
本発明の第２の半導体装置によると、外部と電気的に接続されていない領域の配置を工夫することで、半導体領域と第１のゲート電極が交差する領域および半導体領域と第４のゲート電極が交差する領域にはトランジスタが形成されるが、第１の半導体領域と第２のゲート電極が交差する領域および第１の半導体領域と第３のゲート電極が交差する領域にはトランジスタが形成されない構造とすることができる。これにより、ＯＤ突き出し量を長くすることができるため、トランジスタの特性変動を抑制することができる。さらに、半導体領域が屈曲部を有さないため、コーナーラウンディングが発生せず、半導体領域とゲート電極のパターニングずれが発生した場合も特性変動を抑制することができる。
【００２４】
本発明の第２の半導体装置において、前記半導体領域および前記第１のゲート電極は第１のＭＩＳトランジスタを構成し、前記半導体領域および前記第４のゲート電極は第４のＭＩＳトランジスタを構成し、前記第２のゲート電極および前記第３のゲート電極は、トランジスタ動作をしない構成になっていてもよい。
【００２５】
本発明の第２の半導体装置において、前記半導体領域において、前記第１のゲート電極の両側方のうち前記第２のゲート電極から遠い側に形成された第１のコンタクトと、前記半導体領域において、前記第１のゲート電極と前記第２のゲート電極との間に形成された第２のコンタクトと、前記半導体領域において、前記第３のゲート電極と前記第４のゲート電極との間に形成された第３のコンタクトと、前記半導体領域において、前記第４のゲート電極の両側方のうち前記第３のゲート電極から遠い側に形成された第４のコンタクトとをさらに備え、前記半導体領域において、前記第２のゲート電極と前記第３のゲート電極との間には、コンタクトが形成されていなくてもよい。
【発明の効果】
【００２６】
本発明によれば、以下に示す特長を有する半導体装置を形成することが可能となる。すなわち、ＯＤ突き出し量を長くすることができるため、ＯＤ突き出し量ばらつきによる特性変動が起きにくい。また、活性領域に屈曲部を有さないためコーナーラウンディングが発生せず、活性領域とゲート電極のパターニングずれが発生した場合に特性変動が起きにくい。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
【００２８】
図１は、本発明の第１の実施形態に係る半導体装置を示す概略平面図である。なお、図中には、半導体領域、ゲート電極及びコンタクト（不純物拡散層に接するもののみ）を示しており、配線およびコンタクト（ゲート電極に接するもの）等の図示は省略してある。図１に示すように、本実施形態の半導体装置では、直線形状を有する第１の半導体領域１と、第２の半導体領域２とが互いに平行に配置され、これらの半導体領域１、２と直行するように、半導体領域１、２及び素子分離領域直線形状を有する第１のゲート電極３と第２のゲート電極４が互いに平行に配置されている。半導体領域１と半導体領域２は、半導体基板に形成された素子分離領域によってそれぞれ区画され、互いに素子分離領域を挟んで分離されている。
【００２９】
第１の半導体領域１のうち第１のゲート電極３の両側に位置する部分には、コンタクト５ａとコンタクト５ａ' が配置されている。このコンタクト５ａ、５ａ' は、第１の半導体領域１に形成されたソース・ドレイン領域となる不純物拡散層に接しており、この不純物拡散層と第１のゲート電極３は、トランジスタＴｒ１ａを構成する。なお、コンタクトが不純物拡散層に接しているとは、不純物拡散層上にシリサイド層が形成され、シリサイド層にコンタクトが接している場合も含むことを意味する。
【００３０】
第２の半導体領域２のうち第１のゲート電極３の両側に位置する部分には、コンタクト５ｂとコンタクト５ｂ' が配置されている。このコンタクト５ｂ、５ｂ' は、第２の半導体領域２に形成された不純物拡散層に接しており、この不純物拡散層と第１のゲート電極３は、トランジスタＴｒ１ｂを構成する。
【００３１】
また、第２の半導体領域２において、第２のゲート電極４の両側のうちコンタクト５ｂが形成されていない側、つまり第１のゲート電極３から遠い側に位置する部分には、コンタクト５ｃが配置されている。このコンタクト５ｃは、第２の半導体領域２に形成された不純物拡散層に接している。コンタクト５ｂ、５ｃが接する不純物拡散層と第２のゲート電極４は、トランジスタＴｒ２を構成する。なお、第１の半導体領域１及び第２の半導体領域２にＮ型不純物拡散層を形成することによって、Ｎ型ＭＩＳトランジスタとなるトランジスタＴｒ１ａ、Ｔｒ１ｂ、Ｔｒ２が構成される。
【００３２】
第１の半導体領域１において、第２のゲート電極４の両側に位置する部分のうち第１のゲート電極３から遠い側にはコンタクトが配置されていない。言い換えると、第１の半導体領域１と第２のゲート電極４は、ソース・ドレイン領域となる不純物拡散層の一方にコンタクトが形成されていないため、トランジスタ動作をしない構成になっている。つまり、トランジスタを形成するといった観点からすると、第１の半導体領域１を第２のゲート電極４の配置する部分まで延長させる必要はないが、このように第１の半導体領域１を延長させることにより、第１のトランジスタＴｒ１ａのＯＤ突き出し量Ｘ１を多く確保することができる。このＯＤ突き出し量Ｘ１は、図７（ｂ）に示すように、ゲートピッチの５倍以上であれば、特性変動を効果的に抑制できる。ただし、レイアウトの制約から、５倍未満の値であってもかまわない。たとえば、図１に示すように、第１の半導体領域１におけるゲート長方向の端部のうち第２のゲート電極４に近い側の端部が、第２の半導体領域２のゲート長方向の端部と同じ位置まで引き延ばされていることが好ましい。具体的には、第１の半導体領域において、ＯＤ突き出し量がゲートピッチの２倍以上であることが好ましい。
【００３３】
本発明の第１の実施形態に係る半導体装置では、第１の半導体領域１にコンタクトを形成しない領域を設けることにより、トランジスタＴｒ１ａのＯＤ突き出し量を長くすることができる。したがって、ＯＤ突き出し量ばらつきに伴う特性変動を抑制できる。
【００３４】
また、第１の半導体領域１および第２の半導体領域２を直線形状にすることにより、半導体領域に対するゲート電極のパターニングずれに伴う特性変動を抑制することができる。すなわち、半導体領域に屈曲部が存在する従来の半導体装置では、パターン形成の際に屈曲部でコーナーラウンディングが発生しやすいため、半導体領域とゲート電極のパターニングずれがチャネル幅の変動をもたらし、特性変動の要因となるが、本実施形態では、半導体領域に屈曲部がないため、そのような特性変動を抑制することができる。
【００３５】
さらには、第１の半導体領域１と第２の半導体領域２を同導電型にした上で、コンタクト５ａとコンタクト５ｂ、コンタクト５ａ'とコンタクト５ｂ'をそれぞれ接続して同電位とした場合、トランジスタＴｒ１ａ、Ｔｒ１ｂを並列接続することになり、実効的なチャネル幅が、トランジスタＴｒ１ａのチャネル幅とトランジスタＴｒ１ｂのチャネル幅の合計となるトランジスタＴｒ１を形成することができる。この場合、トランジスタＴｒ１とトランジスタＴｒ２から構成される直列接続トランジスタの特性変動を抑制できる。なお、もちろん、コンタクト５ａとコンタクト５ｂとを異電位にし、コンタクト５ａ'とコンタクト５ｂ'とを異電位にしてもよい。従来、チャネル幅が異なる複数のトランジスタを直列接続する際、半導体領域を共通とする場合は半導体領域中に屈曲部が発生してしまう。また、コンタクトを介して半導体領域を接続する場合も、面積縮小の要請によりＯＤ突き出し量が短くなる。いずれの場合も、直列接続するそれぞれのトランジスタの特性変動が引き起こされるため、結果として、直列接続トランジスタの特性変動の要因となる。しかしながら、本実施形態ではこのような不具合が発生することがない。
【００３６】
なお、本実施形態では、第１の半導体領域１と第２の半導体領域２が平行に配置され、第１のゲート電極３と第２のゲート電極４が平行に配置されている形態を示したが、必要に応じて、半導体領域あるいはゲート電極が、平行に配置されていない構造とすることが可能である。
【００３７】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。
【００３８】
図２は、本発明の第２の実施形態に係る半導体装置を示す概略平面図である。なお、図中には、半導体領域、ゲート電極及びコンタクト（不純物拡散層に接するもののみ）を示しており、配線およびコンタクト（ゲート電極に接するもの）等は省略してある。
【００３９】
図２に示すように、本実施形態の半導体装置では、半導体基板に形成された素子分離領域（図示せず）によって区画された直線形状を有する半導体領域１１に対して、これと直行するように、直線形状を有する第１のゲート電極１２、第２のゲート電極１３、第３のゲート電極１４および第４のゲート電極１５が、一定の間隔を空けて互いに平行に配置されている。
【００４０】
また、半導体領域１１のうち第１のゲート電極１２の両側に位置する部分には、コンタクト１６ａとコンタクト１６ａ' が配置されている。このコンタクト１６ａ、１６ａ' は、半導体領域１１に形成された不純物拡散層に接しており、この不純物拡散層と第１のゲート電極１２は、トランジスタＴｒ１１を構成する。
【００４１】
また、半導体領域１１のうち第３のゲート電極１４の両側に位置する部分には、コンタクト１７ａとコンタクト１７ａ' が配置されている。このコンタクト１７ａ、１７ａ' は、半導体領域１１に形成された不純物拡散層に接しており、この不純物拡散層と第３のゲート電極１４は、トランジスタＴｒ１２を構成する。なお、半導体領域１１にＮ型不純物拡散層を形成することによって、Ｎ型ＭＩＳトランジスタとなるトランジスタＴｒ１１、Ｔｒ１２が構成される。
【００４２】
一方、半導体領域１１において第２のゲート電極１３と第４のゲート電極１５との間に位置する部分にはコンタクトが配置されていない。言い換えると、第２のゲート電極１３および第４のゲート電極１５は、ソース・ドレイン領域となる不純物拡散層の一方にコンタクトが形成されていないため、トランジスタ動作をしない構成になっている。つまり、トランジスタを形成するといった観点からすると、半導体領域１１を第２のゲート電極１３と第４のゲート電極１５との間にまで形成する必要はないが、このように半導体領域１１を延長させることにより、第１のトランジスタＴｒ１１および第２のトランジスタＴｒ１２のＯＤ突き出し量Ｘ２を多く確保することができる。このＯＤ突き出し量Ｘ２は、図８（ｂ）に示すように、第２のゲート電極１３のピッチの５倍以上であれば、特性変動を効果的に抑制できる。ただし、レイアウトの制約から、５倍未満の値であってもかまわない。
【００４３】
本発明の第２の実施形態に係る半導体装置では、トランジスタＴｒ１１、Ｔｒ１２が半導体領域１１を共有しているため、半導体領域１１の占有面積の増大を抑制しつつＯＤ突き出し量を長く設定することができる。しかしながら、半導体領域１１を共有化しているため、半導体領域１１と第２のゲート電極１３及び第４のゲート電極１５が交差する領域に同時にチャネルが形成されないように、第２のゲート電極１３及び第４のゲート電極１５の電位を制御する必要がある。つまり、一方のゲート電極に電圧を印加しているときには他方のゲート電極に電圧を印加しないように制御することにより、一方のチャネルが形成されている間は、他方のチャネルは形成されないようにする。また、半導体領域１１が直線形状を有しているため、半導体領域１１に対するゲート電極１２〜１５のパターニングずれに伴う特性変動を抑制することができる。
【００４４】
本実施形態では、各ゲート電極が平行に配置されている形態を示したが、必要に応じて、ゲート電極が平行に配置されていない構造とすることが可能である。
【００４５】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体装置を示す概略平面図である。本実施形態に係る半導体装置は、第１の実施形態で説明した半導体装置が、２つ、面対称に配置したものである。すなわち、本実施形態の半導体装置では、図１に示す構造と同様のセル１とセル２とが、一部の領域を共有して並置されている。
【００４６】
以下に、より具体的に説明する。本実施形態の半導体装置は、直線形状を有する第１の半導体領域２１と第２の半導体領域２２が互いに平行に配置され、これらの半導体領域２１、２２と直行するように、直線形状を有する第１のゲート電極２３、第２のゲート電極２４、第３のゲート電極２５、第４のゲート電極２６が、一定の間隔を空けて互いに平行に配置されている。半導体領域２１と半導体領域２２は、半導体基板に形成された素子分離領域によってそれぞれ区画され、互いに素子分離領域を挟んで分離されている。
【００４７】
また、第１の半導体領域２１と第１のゲート電極２３とが交差する領域はトランジスタＴｒ２１ａを、第２の半導体領域２２と第１のゲート電極２３が交差する領域はトランジスタＴｒ２１ｂを、第２の半導体領域２２と第２のゲート電極２４が交差する領域はトランジスタＴｒ２２をそれぞれ構成し、トランジスタＴｒ２１ａ、Ｔｒ２１ｂ、Ｔｒ２２は、第１の半導体装置２９を構成する。
【００４８】
一方、第１の半導体領域２１と第３のゲート電極２５が交差する領域はトランジスタＴｒ２３ａを、第２の半導体領域２２と第３のゲート電極２５が交差する領域はトランジスタＴｒ２３ｂを、第２の半導体領域２２と第４のゲート電極２６が交差する領域はトランジスタＴｒ２４をそれぞれ構成し、トランジスタＴｒ２３ａ、Ｔｒ２３ｂ、Ｔｒ２４は第２の半導体装置３０を構成する。
【００４９】
第１の半導体装置２９と第２の半導体装置３０のそれぞれは、第１の実施形態に係る半導体装置と等価である。第１の半導体装置２９と第２の半導体装置３０は、第２のゲート電極２４と第４のゲート電極２６との間を境界として、鏡面像的に配置している。従って、第１の半導体領域２１において第２のゲート電極２４と第４のゲート電極２６との間に位置する部分にコンタクトを配置しないことにより、コンタクトを形成していない不純物拡散層を外部と電気的に接続しない構成とし、これにより第１の半導体領域２１と第２のゲート電極２４又は第４のゲート電極２６によってトランジスタ動作させない構成になっている。
【００５０】
トランジスタＴｒ２１ａ、Ｔｒ２３ａのＯＤ突き出し量Ｘ３は、図８（ｂ）に示すように、ゲートピッチの５倍以上であれば、特性変動を効果的に抑制できる。ただし、レイアウトの制約から、５倍未満の値であってもかまわない。
【００５１】
本発明の第３の実施形態に係る半導体装置では、第１の実施形態に係る半導体装置よりもさらにＯＤ突き出し量が長くなっており、一層、特性変動が起こりにくい構造となっている。また、第１の実施形態と同様に、半導体領域２１、２２に屈曲部を有さないためコーナーラウンディングが発生せず、半導体領域２１、２２とゲート電極２３〜３６のパターニングずれが発生した場合も特性変動が起きにくい。また、第１の実施形態に係る半導体装置に比べて、ＯＤ突き出し量が長くなっており、一層、特性変動が起きにくい構造となっている。
【００５２】
さらには、第１の半導体領域２１と第２の半導体領域２２を同導電型にした上で、コンタクト２７ａとコンタクト２７ｂを、コンタクト２７ａ'とコンタクト２７ｂ'をそれぞれ接続して同電位とした場合、トランジスタＴｒ２１ａとトランジスタＴｒ２１ｂを並列接続することになり、実効的なチャネル幅が、トランジスタＴｒ２１ａのチャネル幅とトランジスタＴｒ２１ｂのチャネル幅の合計となるトランジスタＴｒ２１を形成することができる。トランジスタＴｒ２１、Ｔｒ２２には、半導体領域の屈曲部が存在せず、ＯＤ突き出し量が長い構造になっており、半導体領域とゲート電極のパターニングずれに伴う特性変動を抑制できる。そのため、トランジスタＴｒ２１、Ｔｒ２２から構成される直列接続トランジスタも、パターニングずれに伴う特性変動を抑制することができる。
【００５３】
同様に、コンタクト２８ａとコンタクト２８ｂを、コンタクト２８ａ'とコンタクト２８ｂ'をそれぞれ接続して同電位とした場合、トランジスタＴｒ２３ａとトランジスタＴｒ２３ｂを並列接続することになり、実効的なチャネル幅が、トランジスタＴｒ２３ａのチャネル幅とトランジスタＴｒ２３ｂのチャネル幅の合計となるトランジスタＴｒ２３を形成することができる。この場合も、同様に、トランジスタＴｒ２３とトランジスタＴｒ２４から構成される直列接続トランジスタに関して、パターニングずれに伴う特性変動を抑制することができる。なお、トランジスタＴｒ２３ａからトランジスタＴｒ２１ａへの電流パスが形成されることを回避するために、トランジスタＴｒ２２とトランジスタＴｒ２４を同時にはオン状態にならないように制御する必要がある。
【００５４】
また、ここでは、第１の半導体領域２１と第２の半導体領域２２が平行に配置され、第１のゲート電極２３と第２のゲート電極２４が平行に配置され、第３のゲート電極と第４のゲート電極が平行に配置されている形態を示したが、必要に応じて、半導体領域あるいはゲート電極が、平行に配置されていない構造とすることが可能である。
【００５５】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体装置を示す概略平面図である。本実施形態に係る半導体装置は、第１の実施形態で説明した半導体装置３０に、トランジスタＴｒ３３が追加された構成を有する。
【００５６】
図４に示すように、本実施形態の半導体装置では、第１の半導体領域１、第２の半導体領域２が互いに平行に並び、さらに第３の半導体領域３３がこれらの半導体領域１、２と平行に並んでいる。第１の半導体領域１と第２の半導体領域２と第３の半導体領域３３は、半導体基板に形成された素子分離領域によってそれぞれ区画され、互いに素子分離領域を挟んで分離されている。そして、第１のゲート電極３が、第１の半導体領域１、第２の半導体領域２および第３の半導体領域３３の上に亘って配置している。第１のゲート電極３のうち第３の半導体領域３３の上に配置する部分と、第３の半導体領域３３における不純物拡散層は、トランジスタＴｒ３３を構成する。また、第３の半導体領域３３において、第１のゲート電極３の両側方に位置する部分には、コンタクト３６ｄ、３６ｄ’が接触している。
【００５７】
トランジスタＴｒ１ａのＯＤ突き出し量Ｘ１は、図８（ｂ）に示すように、ゲートピッチの５倍以上であれば、特性変動を効果的に抑制できる。ただし、レイアウトの制約から、５倍未満の値であってもかまわない。
【００５８】
本発明の第４の実施形態に係る半導体装置では、前述の実施形態に係る半導体装置と同様な特性を有している。すなわち、ＯＤ突き出し量が長くなっており、ＯＤ突き出し量ばらつきによる特性変動が起きにくい構造となっている。また、半導体領域に屈曲部を有さないためコーナーラウンディングが発生せず、半導体領域とゲート電極のパターニングずれが発生した場合も特性変動が起きにくい。また、第２の半導体領域２にソース・ドレイン領域となるＮ型不純物拡散層を形成し、第３の半導体領域３３にソース・ドレイン領域となるＰ型不純物拡散層を形成した上で、適切な配線を行うことにより、ＳＲＡＭハーフビットセル構造を形成することができる。すなわち、トランジスタＴｒ１ｂがＳＲＡＭセルのドライバトランジスタに、トランジスタＴｒ２がＳＲＡＭセルのアクセストランジスタに、トランジスタＴｒ３がＳＲＡＭセルのロードトランジスタに対応する。
【００５９】
さらには、第１の半導体領域１と第２の半導体領域２を同導電型にした上で、コンタクト５ａとコンタクト５ｂを、コンタクト５ａ'とコンタクト５ｂ'をそれぞれ接続して同電位とした場合、トランジスタＴｒ１ａ、Ｔｒ１ｂを並列接続することになり、実効的なチャネル幅が、トランジスタＴｒ１ａのチャネル幅とトランジスタＴｒ１ｂのチャネル幅の合計となるトランジスタＴｒ１を形成することができる。トランジスタＴｒ１に関しても、半導体領域とゲート電極のパターニングずれに伴う特性変動を抑制できる特長を有していることは言うまでもない。
【００６０】
なお、ここでは、第１の半導体領域、第２の半導体領域および第３の半導体領域が平行に配置され、かつ、第１のゲート電極および第２のゲート電極が平行に配置されている形態を示したが、必要に応じて、半導体領域あるいはゲート電極が、平行に配置されていない構造とすることが可能である。
【００６１】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置について図面を参照しながら説明する。
【００６２】
図５は、本発明の第５の実施形態に係る半導体装置を示す概略平面図である。本実施形態の半導体装置は、第４の実施形態で説明した半導体装置と同じ構成を有する半導体装置４０、５０が２つ配置されたものである。これらの半導体装置４０、５０は、一方を他方に対して１８０度回転させて配置されている。すなわち、半導体装置４０では、直線形状を有する第１の半導体領域４１、第２の半導体領域４２および第３の半導体領域４３が互いに平行に配置され、これらの半導体領域４１、４２、４３と直行するように、直線形状を有する第１のゲート電極４４と第２のゲート電極４５が互いに平行に配置されている。また、第１の半導体領域４１のうち第１のゲート電極４４の両側に位置する領域には、コンタクト４６ａ、４６ａ'が配置されている。第１のゲート電極４４と、第１の半導体領域４１における不純物拡散層とは、トランジスタＴｒ４１ａを構成する。第２の半導体領域４２のうち第１のゲート電極４４の両側に位置する領域には、コンタクト４６ｂ、４６ｂ'が配置されている。第１のゲート電極４４と、第２の半導体領域４２における不純物拡散層とは、トランジスタＴｒ４１ｂを構成する。また、第２の半導体領域４２のうち第２のゲート電極４５の両側に位置する領域には、コンタクト４６ｂ、４６ｃが配置されており、トランジスタＴｒ４２が形成されている。さらには、第３の半導体領域４３に対して、第１のゲート電極４４の両側に位置する領域には、コンタクト４６ｄ、４６ｄ'が配置されている。第１のゲート電極４４と、第３の半導体領域４３における不純物拡散層は、トランジスタＴｒ４３を構成する。第１のゲート電極４４にはコンタクト４７ａが、第２のゲート電極４５にはコンタクト４７ｂが、それぞれ電位固定のために接触している。
【００６３】
第１の半導体領域４１において第２のゲート電極４５の両側に位置する部分のうちの一方（第１のゲート電極４４から遠い方）にはコンタクトが配置されていない。言い換えると、第１の半導体領域４１と第２のゲート電極４５は、ソース・ドレイン領域となる不純物拡散層の一方にコンタクトが形成されていないため、トランジスタ動作をしない構成になっている。つまり、トランジスタを形成するといった観点からすると、第１の半導体領域４１を第２のゲート電極４５の配置する部分まで延長させる必要はないが、このように第１の半導体領域４１を延長させることにより、トランジスタＴｒ４１ａのＯＤ突き出し量Ｘ１ａを多く確保することができる。
【００６４】
上記トランジスタＴｒ４１ａ、Ｔｒ４１ｂ、Ｔｒ４２、Ｔｒ４３により構成される半導体装置４０が、第４の実施形態で説明した半導体装置に相当する。既に述べたように、本実施形態に係る半導体装置では、半導体装置４０に加えて、半導体装置４０と同様なものを１８０度回転させて配置した半導体装置５０が形成されている。半導体装置５０では、直線形状を有する第４の半導体領域５１、第５の半導体領域５２および第６の半導体領域５３が互いに平行に配置され、これらの半導体領域５１、５２、５３と直行するように直線形状を有する第３のゲート電極５４および第４のゲート電極５５が互いに平行に配置されている。第４の半導体領域５１のうち第３のゲート電極５４の両側に位置する領域にはコンタクト５６ａ、５６ａ'が配置されており、第３のゲート電極５４および第４の半導体領域５１における不純物拡散層は、トランジスタＴｒ５１ａを構成する。第５の半導体領域５２のうち第３のゲート電極５４の両側に位置する領域にはコンタクト５６ｂ、５６ｂ'が配置されており、第３のゲート電極５４および第５の半導体領域５２における不純物拡散層は、トランジスタＴｒ５１ｂを構成する。また、第５の半導体領域５２のうち第４のゲート電極５５の両側に位置する領域には、コンタクト５６ｂ、５６ｃが配置されており、第４のゲート電極５５および第５の半導体領域５２における不純物拡散層は、トランジスタＴｒ５２を構成する。さらには、第６の半導体領域５３のうち第３のゲート電極５４の両側には、コンタクト５６ｄ、５６ｄ'が配置されており、第３のゲート電極５４および第６の半導体領域５３における不純物拡散層は、トランジスタＴｒ５３を構成している。
【００６５】
一方、第４の半導体領域５１において第４のゲート電極５５の両側に位置する部分のうちの一方（第３のゲート電極５４から遠い側）にはコンタクトが配置されていない。言い換えると、第４の半導体領域５１と第４のゲート電極５５は、ソース・ドレイン領域となる不純物拡散層の一方にコンタクトが形成されていないため、トランジスタ動作をしない構成になっている。つまり、トランジスタを形成するといった観点からすると、第４の半導体領域５１を第４のゲート電極５５の配置する部分まで延長させる必要はないが、このように第４の半導体領域５１を延長させることにより、トランジスタＴｒ５１ａのＯＤ突き出し量Ｘ１ｂを多く確保することができる。なお、半導体領域４１、４２、４３、５１、５２、５３は、半導体基板に形成された素子分離領域によってそれぞれ区画され、互いに素子分離領域を挟んで分離されている。
このＯＤ突き出し量Ｘ１ａ、Ｘ１ｂは、図８（ｂ）に示すように、ゲートピッチの５倍以上であれば、特性変動を効果的に抑制できる。ただし、レイアウトの制約から、５倍未満の値であってもかまわない。
【００６６】
本発明の第５の実施形態に係る半導体装置では、前述の実施形態に係る半導体装置と同様な特性を有している。すなわち、ＯＤ突き出し量が長くなっており、ＯＤ突き出し量ばらつきによる特性変動が起きにくい構造となっている。また、半導体領域に屈曲部を有さないためコーナーラウンディングが発生せず、半導体領域とゲート電極のパターニングずれが発生した場合も特性変動が起きにくい。また、第２の半導体領域４２と第５の半導体領域５２にソース・ドレイン領域となるＮ型不純物拡散層を形成し、第３の半導体領域４３と第６の半導体領域５３にソース・ドレイン領域となるＰ型不純物拡散層を形成した上で、適切な配線を行うことにより、ＳＲＡＭ１ビットセル構造を形成することができる。
【００６７】
さらには、第１の半導体領域４１と第２の半導体領域４２を同導電型にした上で、コンタクト４６ａとコンタクト４６ｂを、コンタクト４６ａ'とコンタクト４６ｂ'をそれぞれ接続して同電位とした場合、トランジスタＴｒ４１ａとトランジスタＴｒ４１ｂを並列接続することになり、実効的なチャネル幅が、トランジスタＴｒ４１ａのチャネル幅とトランジスタＴｒ４１ｂのチャネル幅の合計となるトランジスタＴｒ４１を形成することができる。同様に、第４の半導体領域５１と第５の半導体領域５２を同導電型にした上で、コンタクト５６ａとコンタクト５６ｂを、コンタクト５６ａ'とコンタクト５６ｂ'をそれぞれ接続して同電位とした場合、トランジスタＴｒ５１ａとトランジスタＴｒ５１ｂを並列接続することになり、実効的なチャネル幅が、トランジスタＴｒ５１ａのチャネル幅とトランジスタＴｒ５１ｂのチャネル幅の合計となるトランジスタＴｒ５１を形成することができる。トランジスタＴｒ４１あるいはトランジスタＴｒ５１に関しても、半導体領域とゲート電極のパターニングずれに伴う特性変動を抑制できる特長を有していることは言うまでもない。
【００６８】
なお、本実施形態では、第１の半導体領域４１、第２の半導体領域４２および第３の半導体領域４３が平行に配置され、第１のゲート電極４４と第２のゲート電極４５が平行に配置されている形態を示したが、必要に応じて、半導体領域あるいはゲート電極が、平行に配置されていない構造とすることが可能である。同様に、第４の半導体領域５１と第５の半導体領域５２と第６の半導体領域５３が平行に配置され、第３のゲート電極５４と第４のゲート電極５５が平行に配置されている形態を示したが、必要に応じて、半導体領域あるいはゲート電極が、平行に配置されていない構造とすることが可能である。
【００６９】
第５の実施形態に係る半導体装置は、ＳＲＡＭ１ビットセル構造を形成することができる。この構造について、図６を用いてさらに説明する。図６で示した半導体装置６０は、図５で示した半導体装置と等価である。すなわち、半導体装置６０では、直線形状を有する半導体領域６１、６２、６３、６４、６５、６６が互いに平行に配置され、ゲート電極６７は、半導体領域６１、６２、６３と直行している。なお、半導体領域６１、６２、６３、６４、６５、６６は、半導体基板に形成された素子分離領域によってそれぞれ区画され、互いに素子分離領域を挟んで分離されている。ゲート電極６７と平行に配置されたゲート電極６８は、半導体領域６１、６２と直行している。ゲート電極６７と平行に配置されたゲート電極６９は、半導体領域６４、６５、６６と直行している。ゲート電極６９と平行に配置されたゲート電極７０は、半導体領域６５、６６と直行している。また、半導体領域６１、６２、６５、６６にはソース・ドレイン領域となるＮ型不純物拡散層が形成されており、半導体領域６３、６４にはソース・ドレイン領域となるＰ型不純物拡散層が形成されている。半導体領域６１のうちゲート電極６７の両側に位置する領域にはコンタクト７１ａ、７１ａ'が配置されており、半導体領域６２のうちゲート電極６７の両側に位置する領域にはコンタクト７１ｂ、７１ｂ'が配置されており、かつ、コンタクト７１ａとコンタクト７１ｂ、コンタクト７１ａ'とコンタクト７１ｂ'が互いに同電位とされている。ゲート電極６７および半導体領域６１、６２は、ドライバトランジスタＤＴｒ１を構成する。
【００７０】
半導体領域６２のうちゲート電極６８の両側に位置する領域には、コンタクト７１ｂ、７１ｃが配置されている。ゲート電極６８および半導体領域６２は、アクセストランジスタＡＴｒ１を構成する。また、半導体領域６３のうちゲート電極６７の両側に位置する領域には、コンタクト７１ｄ、７１ｄ'が配置されている。半導体領域６３およびゲート電極６７は、ロードトランジスタＬＴｒ１を構成する。半導体領域６６のうちゲート電極６９の両側に位置する領域には、コンタクト７２ａ、７２ａ'が配置されており、半導体領域６５のうちゲート電極６９の両側に位置する領域には、コンタクト７２ｂ、７２ｂ'が配置されている。かつ、コンタクト７２ａとコンタクト７２ｂ、コンタクト７２ａ'とコンタクト７２ｂ'は同電位とされている。半導体領域６５およびゲート電極６９は、ドライバトランジスタＤＴｒ２を構成する。半導体領域６５のうちゲート電極７０の両側に位置する領域には、コンタクト７２ｂとコンタクト７２ｃが配置されている。半導体領域６５およびゲート電極７０は、アクセストランジスタＡＴｒ２を構成する。半導体領域６４に対して、ゲート電極６９の両側の領域にはコンタクト７２ｄとコンタクト７２ｄ'が配置されており、ロードトランジスタＬＴｒ２が形成されている。コンタクト７１ｂとコンタクト７１ｄ、及びゲート電極６９は同電位であり、コンタクト７２ｂとコンタクト７２ｄ、及びゲート電極６７は同電位となっている。
【００７１】
さらに、コンタクト７１ｄ'とコンタクト７２ｄ'は電源電圧に接続されており、コンタクト７１ａ'とコンタクト７２ａ'はＧＮＤに接地されている。ゲート電極６８の電位固定のためにはコンタクト７３ｂが、ゲート電極７０の電位固定のためにはコンタクト７４ｂが形成されており、以上のような配置により６トランジスタからなるＳＲＡＭセルを構成している。ゲート電極６８はワードライン１（ＷＬ１）、ゲート電極７０はワードライン２（ＷＬ２）に対応する。また、コンタクト７１ｃはビットライン１（ＢＬ１）に接続されており、コンタクト７２ｃはビットライン２（ＢＬ２）に接続されている。
【００７２】
本実施形態におけるＳＲＡＭセルは、全て直線形状の半導体領域とゲート電極から構成されており、半導体領域とゲート電極とのパターニングずれで引き起こされる特性変動あるいはＯＤ突き出し量ばらつきによって引き起こされる特性変動が起きにくい構造を有している。
【００７３】
（その他の実施形態）
上述の実施形態では、半導体領域の上にコンタクトを形成しないことにより、半導体領域を外部と電気的に遮断した。しかしながら、本発明では、これ以外の方法で半導体領域を外部と電気的に遮断することにより、その領域がトランジスタとして機能しないようにしてもよい。具体的には、コンタクトを形成して、そのコンタクトの上に配線を形成しないことにより電気的に遮断してもよいし、配線を途中で切断してもよい。
【産業上の利用可能性】
【００７４】
以上説明したように、本発明は、直線形状の半導体領域とゲート電極から構成されており、半導体領域とゲート電極とのパターニングずれで引き起こされる特性変動が少ないことを特徴とする半導体装置を提供することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図２】本発明の第２の実施形態に係る半導体装置を示す平面図である。
【図３】本発明の第３の実施形態に係る半導体装置を示す平面図である。
【図４】本発明の第４の実施形態に係る半導体装置を示す平面図である。
【図５】本発明の第５の実施形態に係る半導体装置を示す平面図である。
【図６】本発明の第５の実施形態に係るＳＲＡＭセルを説明する平面図である。
【図７】従来のＳＲＡＭセルの構成例を説明するための平面図である。
【図８】（ａ）はトランジスタのＯＤ突き出し量を説明する図面であり、（ｂ）はトランジスタの駆動能力のＯＤ突き出し量依存性を示すグラフである。
【符号の説明】
【００７６】
１      第１の半導体領域 
２      第２の半導体領域 
３      第１のゲート電極 
４      第２のゲート電極 
５ａ、５ａ'、５ｂ、５ｂ'、５ｃ    コンタクト 
１１      半導体領域 
１２〜１５      ゲート電極 
１６ａ、１６ａ’、１７ａ、１７ａ’  コンタクト 
２１      第１の半導体領域 
２２      第２の半導体領域 
２３〜２６      ゲート電極 
２７ａ、２７ａ’、２７ｂ、２７ｂ’、２７ｃ    コンタクト
２８ａ、２８ａ’、２８ｂ、２８ｂ’    コンタクト
３３      第３の半導体領域 
３６ｄ、３６ｄ’    コンタクト 
４１、４２、４３      半導体領域 
４４      第１のゲート電極 
４５      第２のゲート電極 
４６ａ、４６ａ’、４６ｂ、４６ｂ’、４６ｃ、４６ｄ、４６ｄ’コンタクト
４７ａ、４７ｂ    コンタクト 
５１、５２、５３      半導体領域 
５４      第３のゲート電極 
５５      第４のゲート電極 
５６ａ、５６ａ’、５６ｂ、５６ｂ’、５６ｃ、５６ｄ、５６ｄ’コンタクト
６１〜６６      半導体領域 
６７〜７０      ゲート電極 
７１ａ、７１ａ’、７１ｂ、７１ｂ’、７１ｃ、７１ｄ、７１ｄ’コンタクト
７２ａ、７２ａ’、７２ｂ、７２ｂ’、７２ｃ、７２ｄ、７２ｄ’コンタクト          ７３ａ、７３ｂ、７４ａ、７４ｂ  コンタクト 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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