(57)【要約】【課題】１つの不揮発性メモリにおいて、高速なデータ処理と消費電力を抑えた大量のデータ処理とを選択することが可能な半導体装置およびその制御方法を提供すること。【解決手段】本発明は、不揮発性メモリセルを有するメモリセルアレイと、メモリセルアレイに含まれ、ページデータ（領域データ）を記憶するページ（領域）と、メモリセルアレイからデータを格納し、その後データを外部に出力するＷＲラッチ回路（第１記憶部）と制御回路を有する半導体装置とその制御方法である。そして、制御回路は、ＷＲラッチ回路にページデータをメモリセルアレイから格納させ、その後ページデータを外部に出力させる標準リードモード（ステップＳ２４〜Ｓ２８）と、ＷＲラッチ回路にページデータを分割した複数の分割データをメモリセルアレイから格納させ、分割データを外部に出力させる高速リードモード（ステップＳ１２〜Ｓ２２）とを選択する。【選択図】  図１４
2008097736.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルを有するメモリセルアレイと、
該メモリセルアレイに含まれ、領域データを記憶する領域と、
前記メモリセルアレイからデータを格納し、その後前記データを外部に出力する第１記憶部と、
前記第１記憶部に前記領域データを前記メモリセルアレイから格納させ、その後前記領域データを外部に出力させる標準リードモードと、前記第１記憶部に前記領域データを分割した複数の分割データを前記メモリセルアレイから格納させ、前記分割データを外部に出力させる高速リードモードとを選択する制御回路と、を具備する半導体装置。
【請求項２】
前記制御回路は、前記高速リードモードにおいて、前記第１記憶部に、前記複数の分割データのうち１つの第１分割データを外部に出力させる間に、前記複数の分割データのうち次の第２分割データを前記メモリセルアレイから格納させる請求項１記載の半導体装置。
【請求項３】
前記高速リードモードにおける前記分割データの前記メモリセルアレイから前記第１記憶部への転送時間は、前記標準リードモードにおける前記領域データの前記メモリセルアレイから前記第１記憶部への転送時間より早い請求項１または２記載の半導体装置。
【請求項４】
前記メモリセルアレイから前記データを読み出すために、前記メモリセルアレイに印加する電圧を生成する高電圧生成回路を具備し、
前記高電圧生成回路は、前記高速リードモードにおいては、前記標準リードモードより、高い電圧を生成する請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記メモリセルアレイから前記データを読み出すためのリード回路を具備し、
前記リード回路は、前記高速リードモードにおいては、前記標準リードモードより大きい消費電流で前記メモリセルアレイからデータを読み出す請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記データを読み出すメモリセルに接続されたビット線と、
前記メモリセルから前記データを読み出す際に、前記ビット線に供給する電流を制御するトランジスタを有し、
前記トランジスタは、前記高速リードモードにおいては、前記標準リードモードより大きな電流を前記ビット線に供給する請求項１から４のいずれか一項記載の半導体装置。
【請求項７】
前記データを読み出すメモリセルに接続されたビット線と、
前記ビット線の電圧と参照電圧とを比較する第１比較回路と、を具備し、
前記第１比較回路が有する電流源トランジスタは、前記高速リードモードにおいては、前記標準リードモードより大きな電流を前記第１比較回路に供給する請求項１から４のいずれか一項記載の半導体装置。
【請求項８】
前記データを読み出すメモリセルの電流に対応した信号とレファレンスセルの電流に対応した信号とを比較する第２比較回路を具備し、
前記第２比較回路が有する電流源トランジスタは、前記高速リードモードにおいては、前記標準リードモードより大きな電流を前記第２比較回路に供給する請求項１から４のいずれか一項記載の半導体装置。
【請求項９】
前記標準リードモードにおいて、前記第１記憶部に格納された前記領域データをさらに格納し、その後外部に出力する第２記憶部を具備する請求項１から８のいずれか一項記載の半導体装置。
【請求項１０】
前記標準リードモードにおいては、前記領域データを前記第１記憶部から前記第２記憶部に転送し、前記高速リードモードにおいては、前記分割データを前記第１記憶部から前記第２記憶部を介さず外部に出力するスイッチを具備する請求項９記載の半導体装置。
【請求項１１】
前記標準リードモードにおいては、前記領域データを前記第１記憶部から前記第２記憶部に転送し、前記高速リードモードにおいては、前記分割データを前記第１記憶部から前記第２記憶部を介さず外部に出力するとともに前記第２記憶部に前記領域データを転送するスイッチを具備する請求項９記載の半導体装置。
【請求項１２】
前記第１分割データの前記メモリセルアレイから前記第１記憶部への転送時間は、前記第２分割データの前記メモリセルアレイから前記第１記憶部への転送時間より早い請求項２記載の半導体装置。
【請求項１３】
前記半導体装置は、前記領域データを前記第１または第２記憶部に格納した後、異なる領域に書き込むコピーバック動作を行うことができ、
前記領域は前記領域データの有効性を示すフラグデータを含むスペアデータを記憶するスペア領域を有し、
前記制御回路は、コピーバック動作において、前記フラグデータを含む前記スペアデータの一部を外部に出力させる請求項１から１２のいずれか一項記載の半導体装置。
【請求項１４】
前記半導体装置は、前記領域データを前記第１または第２記憶部に格納した後、異なる領域に書き込むコピーバック動作を行うことができ、
前記領域は前記領域データの有効性を示すフラグデータを含むスペアデータを記憶するスペア領域を有し、
前記制御回路は、コピーバック動作において、前記第１記憶部に、前記スペアデータを分割した分割スペアデータである第１分割スペアデータを外部に出力させる間に、次の分割スペアデータである第２分割スペアデータを前記メモリセルアレイから格納させる請求項１から１２のいずれか一項記載の半導体装置。
【請求項１５】
前記制御回路は、前記第１記憶部に,複数の分割スペアデータのうち最後の分割スペアデータを外部に出力させる間に、前記領域データの最初の分割データを前記メモリセルアレイから格納させる請求項１４記載の半導体装置。
【請求項１６】
前記半導体装置は、前記領域データを前記第１または第２記憶部に格納した後、異なる領域に書き込むコピーバック動作を行うことができ、
前記領域は前記領域データの有効性を示すフラグデータを含むスペアデータを記憶するスペア領域を有し、
前記制御回路は、コピーバック動作において、前記第１記憶部に、前記領域の前記スペアデータを分割した分割スペアデータである第１分割スペアデータを外部に出力させる間に、異なる領域の分割スペアデータである第２分割スペアデータを前記メモリセルアレイから格納させる請求項１から１２のいずれか一項記載の半導体装置。
【請求項１７】
前記半導体装置は、前記領域データを前記第１または第２記憶部に格納した後、異なる領域に書き込むコピーバック動作を行うことができ、
前記領域は前記領域データの有効性を示すフラグデータを含むスペアデータを記憶するスペア領域を有し、
前記制御回路は、コピーバック動作において、前記第１記憶部に、前記領域の前記スペアデータを分割した分割スペアデータのうち前記フラグデータを含む第１分割スペアデータを外部に出力させる間に、異なる領域のスペアデータを分割した分割スペアデータのうち前記フラグデータを含む第２分割スペアデータを前記メモリセルアレイから格納させる請求項１から１２のいずれか一項記載の半導体装置。
【請求項１８】
前記不揮発性メモリセルは仮想接地型メモリセルを含む請求項１から１７のいずれか一項記載の半導体装置。
【請求項１９】
不揮発性メモリセルを有するメモリセルアレイと、該メモリセルアレイに含まれ領域データを記憶する領域と、前記メモリセルアレイからデータを格納し、その後前記データを外部に出力する第１記憶部と、を具備する半導体装置の制御方法であって、
前記領域データを前記メモリセルアレイから前記第１記憶部に格納するステップと、その後前記領域データを前記第１記憶部から外部に出力するステップとを含む標準読み出しステップと、
前記領域データを分割した複数の分割データを前記メモリセルアレイから前記第１記憶部に格納するステップと、前記分割データを前記第１記憶部から外部に出力するステップとを含む高速読み出しステップと、
前記標準読み出しモードと前記高速読み出しモードとを選択するステップと、を具備する半導体装置の制御方法。
【請求項２０】
前記複数の分割データを格納するステップは、前記複数の分割データのうち１つの第１分割データを前記第１記憶部から外部に出力するステップと、
前記複数の分割データのうち次の分割データである第２分割データを前記メモリセルアレイから前記第１記憶部に格納するステップと、を有し、
前記第２分割データを格納するステップは、前記第１分割データを出力するステップが行われる間に行われる請求項１９記載の半導体装置の制御方法。
【請求項２１】
前記領域データを前記第１記憶部に格納するステップと、その後異なる領域に書き込むステップを含むコピーバックステップを有し、
前記領域は、前記領域データの有効性を示すフラグデータを含むスペアデータを記憶するスペア領域を有し、
前記コピーバックステップは、前記スペアデータを分割した分割スペアデータである第１分割スペアデータを前記第１記憶部から外部に出力するステップと、次の分割スペアデータである第２分割スペアデータを前記メモリセルアレイから前記第１記憶部に格納するステップを含み、
前記第２分割スペアデータを格納するステップは、前記第１分割スペアデータを出力するステップが行われる間に行われる請求項１９記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその制御方法に関し、特に不揮発性メモリセルを有する半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが携帯電話端末やデジタルカメラ等多くの電子機器に広く利用されている。代表的な不揮発性メモリであるフラッシュメモリには、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリがある。プログラムなど小容量のデータを高速に処理する場合はＮＯＲ型フラッシュメモリ、画像など大容量のデータを処理する場合はＮＡＮＤ型フラッシュメモリが用いられることが多い。
【０００３】
ＮＯＲ型フラッシュメモリは、複数のメモリセルのソースが共通に接続されたセルアレイを有する。一度に書き込み、読み出しでアクセスされる単位は数十ビットと小さく、読み出し時のアクセスタイムは１００ｎｓ程度と高速である。一方、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列に接続されたストリングを複数有し、各々のストリングにビット線が接続されたセルアレイを有する。書き込みと読み出しはページ単位（例えば２ｋｂｙｔｅ）で一括して行う。そのため、ページデータを保持するページバッファを有しており、ページバッファからメモリセルアレイにページデータを一括して書き込む。また、メモリセルアレイからページバッファにページデータを一括して読み出す。そのメモリセルアレイの構成上、読み出し時のイニシャルアクセスタイムは５０μｓ程度と遅いが、１ページ分のデータは連続的に出力できる。ＮＡＮＤ型フラッシュメモリは、フローティングゲートを電荷蓄積層とするメモリセルが一般的である。メモリセルの書き込みは、フローティングゲート上のコントロールゲートと基板間に高電位を生成してＦＮトンネル現象により行う。このため、一度に１ページ分の多数のデータを書き込むことができる。
【０００４】
また、ＮＡＮＤ型フラッシュメモリにおいて、コピーバックモードが提案されている。これは、メモリセルに格納されているページデータをページバッファに読み出す。そして、異なるアドレスのページに、そのデータを書き込む（すなわちコピーする）ものである。このモードにおいては、ページバッファに読み出したデータを外部に出力せずに、内部においてコピーできるため、動作時間が短縮できる。コピーバックモードはしばしば、ホスト側（外部）がＮＡＮＤ型フラッシュメモリに格納されているデータに対し、ガーベッジコレクションと呼ばれるファイル管理を行うために使用される。各ページ領域には格納されているデータが有効であるか無効であるかの情報（フラグデータ）が記憶されている。ホスト側はガーベッジコレクションを行うために、事前にそのフラグデータをホスト側に読み出しておく必要がある。
【０００５】
一方、特許文献１には、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型フラッシュメモリの１つとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリが開示されている。このフラッシュメモリはＮＯＲ型フラッシュメモリの一種であり、メモリセルへの書き込みは、メモリセルを構成するトランジスタのドレインとコントロールゲートに高電圧を印加し、ホットエレクトロンを電荷蓄積層に注入することにより行う。
【０００６】
また、特許文献２には、ＮＡＮＤ型フラッシュメモリにおけるデータ読み出し高速化のために、ビット線を分割したフラッシュメモリが開示されている。このフラッシュメモリにおいては、メモリセルアレイを、ページバッファ側ともう一方の２つの領域に分割し、ビット線も同様に分割する。そして、２つの領域の間に分割トランジスタを設ける。分割トランジスタをオフすると、ページバッファ側の領域からは高速にデータを読み出すことができる。一方、分割トランジスタをオンすると、両方の領域から通常の速度でデータを読み出すことができる。
【特許文献１】米国特許第６０１１７２５号明細書
【特許文献２】国際公開第０２／０１５７４号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００７】
データを高速に処理する場合と消費電力を抑えデータを大量に処理する場合がある電子機器においては、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリを準備する必要があった。また、ホスト側はガーベッジコレクションを行う際、予めフラグデータを読み出しておく必要があるが、ＮＡＮＤ型フラッシュメモリではその読み出し時間が遅かった。
【０００８】
本発明は、上記課題に鑑み、１つの不揮発性メモリにおいて、高速なデータ処理と消費電力を抑えた大量のデータ処理とを選択することが可能な半導体装置およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、不揮発性メモリセルを有するメモリセルアレイと、該メモリセルアレイに含まれ、領域データを記憶する領域と、前記メモリセルアレイからデータを格納し、その後前記データを外部に出力する第１記憶部と、前記第１記憶部に前記領域データを前記メモリセルアレイから格納させ、その後前記領域データを外部に出力させる標準リードモードと、前記第１記憶部に前記領域データを分割した複数の分割データを前記メモリセルアレイから格納させ、前記分割データを外部に出力させる高速リードモードとを選択する制御回路と、を具備する半導体装置である。本発明によれば、１つの不揮発性メモリにおいて、高速にデータを処理する高速リードモードと消費電力を抑えた大量のデータを処理する標準リードモードとを選択することができる。
【００１０】
本発明は、前記制御回路は、前記高速リードモードにおいて、前記第１記憶部に、前記複数の分割データのうち１つの第１分割データを外部に出力させる間に、前記複数の分割データのうち次の第２分割データを前記メモリセルアレイから格納させる半導体装置とすることができる。本発明によれば、高速リードモードにおける、不揮発性メモリからのデータ出力時間を短縮することができる。
【００１１】
本発明は、前記高速リードモードにおける前記分割データの前記メモリセルアレイから前記第１記憶部への転送時間は、前記標準リードモードにおける前記領域データの前記メモリセルアレイから前記第１記憶部への転送時間より早い半導体装置とすることができる。本発明によれば、高速リードモードにおける、不揮発性メモリからのデータ出力時間を短縮することができる。
【００１２】
本発明は、前記メモリセルアレイから前記データを読み出すために、前記メモリセルアレイに印加する電圧を生成する高電圧生成回路を具備し、前記高電圧生成回路は、前記高速リードモードにおいては、前記標準リードモードより、高い電圧を生成する半導体装置とすることができる。本発明によれば、高速リードモードにおいて、データのメモリセルアレイから第１記憶部への転送時間を早くすることができる。よって、不揮発性メモリからのデータ出力時間を一層短縮することができる。
【００１３】
本発明は、前記メモリセルアレイから前記データを読み出すためのリード回路を具備し、前記リード回路は、前記高速リードモードにおいては、前記標準リードモードより大きい消費電流で前記メモリセルアレイからデータを読み出す半導体装置とすることができる。本発明によれば、高速リードモードにおいて、データのメモリセルアレイから第１記憶部への転送時間を早くすることができる。よって、不揮発性メモリからのデータ出力時間を一層短縮することができる。
【００１４】
本発明は、前記データを読み出すメモリセルに接続されたビット線と、前記メモリセルから前記データを読み出す際に、前記ビット線に供給する電流を制御するトランジスタを有し、前記トランジスタは、前記高速リードモードにおいては、前記標準リードモードより大きな電流を前記ビット線に供給する半導体装置とすることができる。本発明によれば、高速リードモードにおいて、ビット線のプリチャージを高速に行うことができ、データのメモリセルアレイから第１記憶部への転送時間を早くすることができる。よって、不揮発性メモリからのデータ出力時間を一層短縮することができる。
【００１５】
本発明は、前記データを読み出すメモリセルに接続されたビット線と、前記ビット線の電圧と参照電圧とを比較する第１比較回路と、を具備し、前記第１比較回路が有する電流源トランジスタは、前記高速リードモードにおいては、前記標準リードモードより大きな電流を前記第１比較回路に供給する半導体装置とすることができる。本発明によれば、高速リードモードにおいて、ビット線を参照電圧に昇圧するプリチャージを高速に行うことができ、データのメモリセルアレイから第１記憶部への転送時間を早くすることができる。よって、不揮発性メモリからのデータ出力時間を一層短縮することができる。
【００１６】
本発明は、前記データを読み出すメモリセルの電流に対応した信号と、レファレンスセルの電流に対応した信号とを比較する第２比較回路を具備し、前記第２比較回路が有する電流源トランジスタは、前記高速リードモードにおいては、前記標準リードモードより大きな電流を前記第２比較回路に供給する半導体装置とすることができる。本発明によれば、高速リードモードにおいて、メモリセルとレファレンスセルとの電流の比較を高速に行うことができ、データのメモリセルアレイから第１記憶部への転送時間を早くすることができる。よって、不揮発性メモリからのデータ出力時間を一層短縮することができる。
【００１７】
本発明は、前記標準リードモードにおいて、前記第１記憶部に格納された前記領域データをさらに格納し、その後外部に出力する第２記憶部を具備する半導体装置とすることができる。
【００１８】
本発明は、前記領域データを前記第１記憶部から前記第２記憶部に転送し、前記高速リードモードにおいては、前記分割データを前記第１記憶部から前記第２記憶部を介さず外部に出力するスイッチを具備する半導体装置とすることができる。本発明によれば、高速リードモードにおいて、データを第２記憶部を介し出力する必要がなく、より高速にデータを出力することができる。
【００１９】
本発明は、前記標準リードモードにおいては、前記領域データを前記第１記憶部から前記第２記憶部に転送し、前記高速リードモードにおいては、前記分割データを前記第１記憶部から前記第２記憶部を介さず外部に出力するとともに前記第２記憶部に前記領域データを転送するスイッチを具備する半導体装置とすることができる。本発明によれば、高速リードモードにおいて、データを第２記憶部を介し出力する必要がなく、より高速にデータを出力することができる。さらに、再度外部にデータを出力する際には第２記憶部からデータを出力することができ、高速にデータを出力することができる。
【００２０】
本発明は、前記第１分割データの前記メモリセルアレイから前記第１記憶部への転送時間は、前記第２分割データの前記メモリセルアレイから前記第１記憶部への格納の転送時間より早い半導体装置とすることができる。本発明によれば、高速リードモードにおいて、消費電力を抑えることができる。
【００２１】
本発明は、前記半導体装置は、前記領域データを前記第１または第２記憶部に格納した後、異なる領域に書き込むコピーバック動作を行うことができ、前記領域は前記領域データの有効性を示すフラグデータを含むスペアデータを記憶するスペア領域を有し、前記制御回路は、コピーバック動作において、前記フラグデータを含む前記スペアデータの一部を外部に出力させる半導体装置とすることができる。本発明によれば、外部にフラグデータを出力することにより、外部で領域データの有効性を判断することができる。
【００２２】
本発明は、前記半導体装置は、前記領域データを前記第１または第２記憶部に格納した後、異なる領域に書き込むコピーバック動作を行うことができ、前記領域は前記領域データの有効性を示すフラグデータを含むスペアデータを記憶するスペア領域を有し、前記制御回路は、コピーバック動作において、前記第１記憶部にスペアデータを分割した分割スペアデータである第１分割スペアデータを外部に出力させる間に、次の分割スペアデータである第２分割スペアデータを前記メモリセルアレイから格納させる半導体装置とすることができる。本発明によれば、コピーバックモードにおいて、スペアデータのデータ出力時間を短縮することができる。よって、フラグデータを高速に出力することができる。
【００２３】
本発明は、前記制御回路は、前記第１記憶部に複数の分割スペアデータのうち最後の分割スペアデータを外部に出力させる間に、前記領域データの最初の分割データを前記メモリセルアレイから格納させる半導体装置とすることができる。本発明によれば、さらに、スペアデータのデータ出力時間を短縮することができる。
【００２４】
本発明は、前記半導体装置は、前記領域データを前記第１または第２記憶部に格納した後、異なる領域に書き込むコピーバック動作を行うことができ、前記領域は前記領域データの有効性を示すフラグデータを含むスペアデータを記憶するスペア領域を有し、前記制御回路は、コピーバック動作において、前記第１記憶部に、前記領域の前記スペアデータを分割した分割スペアデータである第１分割スペアデータを外部に出力させる間に、異なる領域の分割スペアデータである第２分割スペアデータを前記メモリセルアレイから格納させる半導体装置とすることができる。本発明によれば、複数のスペアデータを連続して出力する場合も、スペアデータのデータ出力時間を短縮することができる。
【００２５】
本発明は、前記半導体装置は、前記領域データを前記第１または第２記憶部に格納した後、異なる領域に書き込むコピーバック動作を行うことができ、前記領域は前記領域データの有効性を示すフラグデータを含むスペアデータを記憶するスペア領域を有し、前記制御回路は、コピーバック動作において、前記第１記憶部に、前記領域の前記スペアデータを分割した分割スペアデータのうち前記フラグデータを含む第１分割スペアデータを外部に出力させる間に、異なる領域のスペアデータを分割した分割スペアデータのうち前記フラグデータを含む第２分割スペアデータを前記メモリセルアレイから格納させる半導体装置とすることができる。本発明によれば、スペアデータのうちフラグデータを含むデータだけを外部に出力するため、高速なデータ出力が可能となる。
【００２６】
本発明は、前記メモリセルは仮想設置型メモリセルを含む半導体装置とすることができる。本発明によれば、仮想接地型のメモリセルを用いることにより、１つの不揮発性メモリにおいて、高速にデータを処理する高速リードモードと消費電力を抑えた大量のデータを処理する標準リードモードとを選択することができる。
【００２７】
本発明は、不揮発性メモリセルを有するメモリセルアレイと、該メモリセルアレイに含まれ領域データを記憶する領域と、前記メモリセルアレイのデータを格納し、その後格納したデータを外部に出力する第１記憶部と、を具備する半導体装置の制御方法であって、前記領域データを前記メモリセルアレイから前記第１記憶部に格納するステップと、その後格納した前記領域データを前記第１記憶部から外部に出力するステップとを含む標準読み出しステップと、前記領域データを分割した複数の分割データを前記メモリセルアレイから前記第１記憶部に格納するステップと、格納した前記分割データを前記第１記憶部から外部に出力するステップとを含む高速読み出しステップと、前記標準読み出しモードと前記高速読み出しモードとを選択するステップと、を具備する半導体装置の制御方法である。本発明によれば、１つの不揮発性メモリにおいて、高速にデータを処理する高速リードモードと消費電力を抑えた大量のデータを処理する標準リードモードとを選択することができる。
【００２８】
本発明は、前記複数の分割データを格納するステップは、前記複数の分割データのうち１つの第１分割データを前記第１記憶部から外部に出力するステップと、前記複数の分割データのうち次の分割データである第２分割データを前記メモリセルアレイから前記第１記憶部に格納するステップと、を有し、前記第２分割データを格納するステップは、前記第１分割データを出力するステップが行われる間に行われる半導体装置の制御方法とすることができる。本発明によれば、高速リードモードにおける、不揮発性メモリからのデータ出力時間を短縮することができる。
【００２９】
本発明は、前記領域データを前記第１記憶部に格納するステップと、その後異なる領域に書き込むステップを含むコピーバックステップを有し、前記領域は、前記領域データの有効性示すフラグデータを含むスペアデータを記憶するスペア領域を有し、前記コピーバックステップは、前記スペアデータを分割した分割スペアデータである第１分割スペアデータを前記第１記憶部から外部に出力するステップと、次の分割スペアデータである第２分割スペアデータを前記メモリセルアレイから前記第１記憶部に格納するステップを含み、前記第２分割スペアデータを格納するステップは、前記第１分割スペアデータを出力するステップが行われる間に行われ半導体装置の制御方法とすることができる。本発明によれば、コピーバックモードにおいて、スペアデータのデータ出力時間を短縮することができる。
【発明の効果】
【００３０】
本発明によれば、１つの不揮発性メモリにおいて、高速なデータ処理と消費電力を抑えた大量のデータ処理とを選択することが可能な半導体装置およびその制御方法を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００３２】
実施例１は、仮想接地型フラッシュメモリであるが、ＮＡＮＤ型のインターフェース機能を有しており、１ページ（２ｋｂｙｔｅ）単位でデータを外部の回路に出力することができる。さらに、データの出力を低消費電力で行う標準読み出しモードと、消費電力は大きくなるが高速に出力する高速読み出しモードとを選択する機能を有している。図１は実施例１に係るフラッシュメモリのメモリセルアレイと制御回路周辺のブロック図であり、図２は、メモリセルの接続を説明するための図である。
【００３３】
図１を参照に、メモリセルアレイ１０には、横方向に伸びる複数のワード線（図示せず）および縦方向に伸びる複数のビット線（図示せず）に沿ってメモリセルがマトリックス状に複数配置されている。図２のように、メモリセル５２を構成するトランジスタのコントロールゲートにワード線ＷＬが、ソース・ドレインにビット線ＢＬが接続している。メモリセル５２は仮想接地型メモリセルであり、１つのメモリセル５２に２ビットを記憶することができる。同じワード線（実際は後述するように２つのワード線）に接続した領域が、ページデータを記憶するページ（領域）に相当する。図１に戻り、縦方向に複数のページ分の領域が配置されている。このように、メモリセルアレイ１０は複数のページを含む。１ページ分の領域として、通常メモリ領域（Ｒｅｇｕｌａｒ）、リファレンスメモリ領域（Ｒｅｆ）、スペア領域（Ｓｐａｒｅ）を有する。通常メモリ領域は、フラッシュメモリに記憶するデータを記憶する領域であり、レギュラーデータを記憶する領域である。リファレンスメモリ領域はデータ読み出し時のレファレンスとして使用するレファレンスセルを有する領域である。スペア領域はファイル管理データなどを格納するセルを有する領域であり、コピーバック動作の際、ページデータの有効性を示すフラグデータが格納される領域である。
【００３４】
外部からのデータの入力は１ページ単位で行う。実施例１では、１ページデータは２ｋＢｙｔｅである。一般的なＮＡＮＤ型フラッシュメモリにおいては、ＦＮトンネル現象を用いメモリセルへのデータの書き込みを行うのに対し、仮想接地型のフラッシュメモリはホットエレクトロン現象を用いデータ書き込みを行う。このため、仮想接地型のメモリセルは、書き込みに必要な電流が大きく同時に書き込めるデータ数が少ない。また、ＮＯＲ型フラッシュメモリに使用されるタイプのセンスアンプを使用するため、低消費電流化のため一度にセンスできるセル数は少ない。よって、実施例１においては、メモリセルアレイ１０への書き込み、読み出しは、１ページのデータを３２に分割したサブページデータ単位で行う。実施例１では、サブページデータのサイズは５２８ｂｉｔ（このうち、レギュラーデータは５１２ｂｉｔ、スペアデータは１６ｂｉｔ）である。標準リードモードでは、サブページ単位のメモリセルが同時にセンスされる。高速リードモードでは、サブページをさらに分割した分割単位のセルが同時にセンスされる。
【００３５】
制御回路３４には、高速リードモードまたは標準リードモードを選択するためのコマンドが入力する。このコマンドに応じ、高速リードモードまたは標準リードモードを選択し、ＦＲまたはＮＲ信号を出力する。高速リードモードの場合はＦＲはハイレベル、標準リードモードの場合はＮＲはハイレベルとなる。ＦＲＢおよびＮＲＢはそれぞれＦＲおよびＮＲの補信号である。制御回路３４の動作は後述する。
【００３６】
Ｘ−ｄｅｃ＿ｃ２２は、Ｘデコーダであり、メモリセルアレイのワード線を選択する回路である。Ｙ−ｓｅｌ＿ｃ１２は、ビット線を介してメモリセルアレイ１０に接続され、ページデータのうちサブページデータ（５２８ｂｉｔ）単位のメモリセルを選択する回路である。チャージポンプ回路２８およびブースタ回路３０は、Ｘ−ｄｅｃ＿ｃ２２にデータの書き込み、読み出し、消去する場合に必要な高電圧を供給する回路である。メモリセルよりデータを読み出す際は、チャージポンプ回路２８およびブースタ回路３０には制御回路３４よりＦＲまたはＮＲ信号が入力する。チャージポンプ回路２８およびブースタ回路３０は、ＦＲまたはＮＲ信号に応じＸ−ｄｅｃ＿ｃ２２に高電圧を供給する。
【００３７】
ＷＲセンスアンプブロック１５は、Ｙ−ｓｅｌ＿ｃ１２とＤＡＴＡＢで接続され、ＳＲＡＭアレイ１６に保持されたデータをサブページデータ単位でメモリセルアレイ１０に書き込み、または読み出しを行う回路である。また高速リードモードにおいては、ＩＯ＿ＳＡ（１５：０）２０にデータを出力する回路である。ＷＲセンスアンプブロック１５は、メモリセルアレイ１０よりデータを読み出すためのカスコード回路およびセンスアンプ、メモリセルアレイ１０に書き込み、または読み出すためのデータを一時格納するＷＲラッチ回路１４を有している。カスコード回路、センスアンプおよびＷＲラッチ回路はそれぞれサブページデータ分すなわち５２８ｂｉｔ分設けられている。制御回路３４よりＦＲ、ＮＲが入力し、標準リードモードまたは高速リードモードにより後述するように動作する。
【００３８】
ＳＲＡＭアレイ１６は、ＷＲセンスアンプブロック１５とＲＡＭＤＡＴで接続され、Ｙ−ｓｅｌ＿ｓ１８を介しＩＯ＿ＳＡ（１５：０）２０と接続している。ＳＲＡＭアレイ１６は、ＳＲＡＭセルがアレイ状に配置されている。同じワード線に接続された（同じ行の）ＳＲＡＭセルはサブページデータ分に相当する。すなわち、１行に５２８ビット分のＳＲＡＭセルが配置され、図中縦方向に３２行分配置されている。これにより、ＳＲＡＭアレイ１６に１ページ分２ｋＢｙｔｅのＳＲＡＭセルが配置されている。ＳＲＡＭアレイ１６には、メモリセルアレイ１０に対応して通常メモリ領域（Ｒｅｇｕｌａｒ）、リファレンスメモリ領域（Ｒｅｆ）、スペア領域（Ｓｐａｒｅ）を有する。Ｘ−ｄｅｃ＿ｓ２４はＳＲＡＭアレイ１６のＸデコーダであり、ＳＲＡＭアレイ１６のワード線ＷＬ０＿ｓ〜ＷＬ３１＿ｓを選択する。Ｙ−ｓｅｌ＿ｓ１８はＹ−ｄｅｃ＿ｓ２６の指示により、ＳＲＡＭアレイ１６のビット線を選択し、ＩＯ＿ＳＡ（１５：０）２０にデータを転送する。
【００３９】
ＦＲ＿Ｓｅｌ３２は、制御回路３４よりＦＲ、ＮＲ信号が入力し、高速リードモードの場合、ＷＲラッチ回路１４に格納されたデータをＳＲＡＭアレイ１６を介さず直接ＩＯ＿ＳＡ（１５：０）２０に出力する回路である。ＩＯ＿ＳＡ（１５：０）２０は１６ｂｉｔ毎に外部とデータＩＯ  ＤＡＴＡ（１５：０）を入出力する回路である。
【００４０】
図２を参照に、メモリセル５２は８セルで最小デコード単位であるセルブロックを構成する。１セルには左右２ビットのデータを記憶することができる。セルブロック０内のメモリセル５２には、それぞれ左側のビットには０〜７、右側のビットには８〜１５のアドレスが割り当てられる。隣接するセルブロック１内のメモリセル５２には、それぞれ右側のビットに０〜７、左側のビットに８〜１５のアドレスが割り当てられる。このように、隣接するセルブロックでアドレスを対称にしているのは、隣接するセルブロック間のリーク電流を抑えるためである。１つのワード線ＷＬに接続されるセルブロックは５２８個（つまりサブページデータ分）ある。２つのワード線ＷＬに接続されるセルブロック１０５６個×１６ｂｉｔが１ページ分約２ＫＢｙｔｅに相当する。各セルブロックの同じアドレス、例えばアドレス２のデータ５２８個が５２８ｂｉｔのサブページデータを構成する。各セルブロック内のアドレスはＳＥＣＹ１１ａ、Ｙ−ｓｅｌ＿ｃ１２により選択されＤＡＴＡＢを介しＷＲセンスアンプブロック１５中のＷＲラッチ回路１４ａ、１４ｂに接続される。ＤＡＴＡＢ、ＷＲラッチ回路１４は各セルブロックに対し１個配置されている。すなわり、５２８個配置されている。
【００４１】
例えば、メモリセル５２からデータを読み出すため、アドレス２が選択された場合について説明する。まず、Ｘ−ｄｅｃ＿ｃ２２によりメモリセル５２の接続するワード線ＷＬが選択され、コントロールゲートにデータを読み出すための電圧が印加される。セルブロック０においては、アドレス２および１のセルのソース側のビット線ＢＬはＳとなり０Ｖ、アドレス２および３のセルのドレイン側のビット線ＢＬはＤとなり１．４Ｖが印加される。その他のビット線ＢＬはフローティング（Ｆ）にされる。セルブロック１においては、アドレス２および３のセルのソース側のビット線ＢＬはＳとなり０Ｖ、アドレス２および１のセルのドレイン側のビット線ＢＬはＤとなり１．４Ｖが印加される。その他のビット線ＢＬはフローティング（ｆ）にされる。このようにして、各セルブロックのアドレス２のセルからデータが読み出される。
【００４２】
図３は、ＷＲセンスアンプブロック１５の１ｂｉｔ分のブロック図およびレファレンスセルカスコード回路１００のブロック図である。図３を参照に、ＷＲセンスアンプブロック１５は、カスコード回路７０、センスアンプ１６０、ＷＲラッチ回路１４およびライトアンプ１７０を有する。メモリセルアレイ１０は、ＤＡＴＡＢを介してカスコード回路７０に接続される。カスコード回路７０は、メモリセルの電流を電圧に変換する電流電圧変換回路である。カスコード回路７０は、レファレンスセルカスコード回路１００からＲＥＦＢＩＡＳが入力し、メモリセルの電流とレファレンスセルの電流を差動増幅し電圧ＳＡＩをセンスアンプ１６０に出力する。センスアンプ１６０は、カスコード回路７０の出力ＳＡＩとレファレンスセルカスコード回路１００の出力ＳＡＲＥＦを差動増幅する。さらに、ＳＡＩがＳＡＲＥＦおよびＲＥＦＢＩＡＳより大きいか小さいかを比較し、メモリセルのデータがデータ“１”か“０”を判定し“１”または“０”をＷＲラッチ回路１４に出力する。ＷＲラッチ回路１４は、メモリセルアレイ１０よりデータを読み出す際、メモリセルアレイ１０のデータを格納し、その後格納したデータを外部に出力する。また、データ書き込みの際、書き込みデータを格納する。高速リードモードにおいては、メモリセルアレイ１０から読み込んだデータをＦＲＯＵＴに出力し、標準リードモードにおいては、メモリセルアレイ１０から読み込んだデータをＲＡＭＤＡＴに出力する。
【００４３】
レファレンスセルカスコード回路１００はＲｅｆカスコード回路Ａ１００ａ、Ｒｅｆカスコード回路Ｂ１００ｂおよび平均回路１３０を有している。カスコード回路Ａ１００ａは、データ“０”の基準となるレファレンスセルＡに接続し、レファレンスセルＡを流れる電流を電圧ＲＥＦＡに変換する。Ｒｅｆカスコード回路Ｂ１００ｂは、データ“１”の基準となるレファレンスセルＢに接続し、レファレンスセルＢを流れる電流を電圧ＲＥＦＢに接続する。平均回路１３０はＲＥＦＡとＲＥＦＢとを平均し、ＳＡＲＥＦおよびＲＥＦＢＩＡＳを出力する。
【００４４】
図４は、カスコード回路７０の回路図である。メモリセル５２に接続されたビット線はＤＡＴＡＢに接続される。カレントミラー型差動増幅回路９９は、Ｐ−ＦＥＴ７１、７２、Ｎ−ＦＥＴ７６、７７からなり、電源Ｖｃｃとグランドとの間に設けられている。そして、ＦＥＴ７７のゲートにＤＡＴＡＢが入力し、ＦＥＴ７６のゲートに参照電圧ＣＡＳＲＥＦ（１．４Ｖ）が入力する。ＦＥＴ７８は、差動増幅回路９９の電流を調整する電流源であり、ゲートに所定の基準電圧ＣＡＳＢＩＡＳが入力する。ＣＡＳＢＩＡＳ生成回路８６は、標準リードモード用の電圧ＣＡＳＢＩＡ＿ＮＲおよび高速リードモード用の電圧ＣＡＳＢＩＡＳ＿ＦＲを生成する。スイッチ８４は、制御回路３４より出力された信号ＦＲまたはＮＲにより、ＣＡＳＢＩＡ＿ＮＲまたはＣＡＳＢＩＡＳ＿ＦＲを選択し、ＣＡＳＢＩＡＳとする。ここで、ＣＡＳＢＩＡＳ＿ＮＲは１．０Ｖ、ＣＡＳＢＩＡＳ＿ＦＲは１．５Ｖである。このように、高速リードモードの場合、ＣＡＳＢＩＡＳが大きくなるため、ＦＥＴ７８を流れる電流が大きくなる。よって、差動増幅回路９９の動作時間が早くなる。差動増幅回路９９には、Ｎ―ＦＥＴ７９が接続される。ＦＥＴ７９のゲートには、ＰＤＣＡＳＢ＿Ｇｒ（ｎ）が入力する。ＰＤＣＡＳＢ＿Ｇｒ（ｎ）はカスコード回路７０を活性化させる動作信号である。標準リードモードでは５２８個全てのカスコード回路７０を活性化させる。一方、高速リードモードでは、サブページデータを分割して読み出すため、一部のカスコード回路７０を活性化させる。
【００４５】
差動増幅回路９９の出力ＣＡＳＣＴＬと電源Ｖｃｃとの間には動作信号ＰＤＣＡＳＢでオンオフするＰ−ＦＥＴ７５が接続される。差動増幅回路９９の出力ＣＡＳＣＴＬはＰ−ＦＥＴ７４のゲートに接続される。ＦＥＴ７４のドレインはＤＡＴＡＢに接続される。ソースはＰ−ＦＥＴ７３ａ、７３ｂを介しＶｃｃに接続される。ＤＡＴＡＢの電圧が参照電圧ＣＡＳＲＥＦより小さいと、ＦＥＴ７４は電流を多く流し、大きいとＦＥＴ７４は電流を絞る。このようにして、ＤＡＴＡＢを介しビット線を参照電圧ＣＡＳＲＥＦにプリチャージする。ＦＥＴ７４とＶｃｃとの間のＰ−ＦＥＴ７３ａはゲートが接地され抵抗として機能する。Ｐ−ＦＥＴ７３ａと並列に設けられたＦＥＴ７３ｂは、ＦＥＴ７３ａに対し十分大きなＷ／Ｌを有し、ゲートにＦＲの補信号ＦＲＢが入力する。高速リードモードでは、ＦＥＴ７３ｂがオンするため高速にビット線をプリチャージすることができる。
【００４６】
差動増幅回路９９の出力ＣＡＳＣＴＬはＰ−ＦＥＴ８０ａおよび８０ｂのゲートに接続される。ＦＥＴ８０ａおよび８０ｂのソースとＶｃｃとの間にはそれぞれＰ−ＦＥＴ９１ａ、９１ｂが接続される。ＦＥＴ９１ａ、９１ｂは、ゲートにＳＡＩ＿ＳＥＴが入力し、ＳＡＩ＿ＳＥＴがローレベルのとき活性化する。ＦＥＴ８０ａおよび８０ｂのドレインはそれぞれカスコード回路７０の出力ＳＡＩに接続される。ＦＥＴ８０ａおよび８０ｂのゲートはＦＥＴ７４のゲートと共通なため、メモリセル５２に大きい電流が流すためＦＥＴ７４が低インピーダンスとなれば、ＦＥＴ８０ａおよび８０ｂも低インピーダンスとなる。よって、メモリセル５２を流れる電流を電圧ＳＡＩに変換することができる。
【００４７】
Ｎ−ＦＥＴ８１ａおよび８１ｂのドレインはＳＡＩに接続し、ＦＥＴ８１ａおよび８１ｂのソースは接地され、ゲートはそれぞれスイッチ９０ａ、９０ｂを介し、レファレンスセルカスコード回路１００の出力ＲＥＦＢＩＡＳに接続される。スイッチ９０ａは、ＮＲが入力し標準リードモードの場合オンする。一方、スイッチ９０ｂは、ＦＲが入力し高速リードモードの場合オンする。ＦＥＴ９２ａ、９２ｂはそれぞれのゲートにＦＲ及びＮＲが入力され、標準リードモード時はＦＥＴ８１ｂをオフ、高速リードモード時はＦＥＴ８１ａをオフする。高速リードモード用のＦＥＴ８０ｂ、８１ｂおよび９１ｂは標準リードモード用のＦＥＴ８０ａ、８１ａおよび９１ａよりＷ／Ｌを大きくする。例えば、高速リードモードの場合、ＳＡＩを流れる電流が標準リードモードの場合の８倍となるように高速リードモード用のＦＥＴ８０ｂ、８１ｂおよび９１ｂのＷ／Ｌを設定する。このようにして、高速リードモードの場合は標準リードモードの場合の比べカスコード回路７０の出力ＳＡＩに大きい電流を流すことができる。
【００４８】
図５はＲｅｆカスコード回路Ａ１００ａの回路図である。Ｒｅｆカスコード回路Ｂ１００ｂも同様の回路であり説明を省略する。Ｒｅｆカスコード回路Ａ１００ａはデータ“０”の基準のレファレンスセル６２に接続している。差動増幅回路１２９、Ｐ−ＦＥＴ１０３、１０４，１０５はそれぞれカスコード回路７０の図５の差動増幅回路９９、Ｐ−ＦＥＴ７３ａ、７４、７５と同じ機能を有する。よって、レファレンスセルのビット線に接続するＤＡＴＡＢＲＥＦをＣＡＳＲＥＦと同じ電圧となるようにプリチャージする。そして、差動増幅回路１２９の出力ＲＥＦＡが平均回路１３０に出力される。
【００４９】
図６は平均回路１３０の回路図である。平均回路１３０ａと１３０ｂは、出力がそれぞれＲＥＦＢＩＡＳ、ＳＡＲＥＦと異なるのみで、他は同じ回路である。平均回路１３０ａはＰ−ＦＥＴ１３１ａ、１３２ａ、１３３ａ、１３４ａおよびＮ−ＦＥＴ１３５ａを有している。ＦＥＴ１３１ａ、１３２ａはゲートが接地された電流源である。ＦＥＴ１３３ａ、１３４ａのゲートにはそれぞれＲＥＦＡ、ＲＥＦＢが入力し、ソースに、それぞれＦＥＴ１３１ａ、１３２ａが接続され、ドレインはＲＥＦＢＩＡＳに接続されている。ＦＥＴ１３５ａはゲートとドレインがＲＥＦＢＩＡＳに接続され、ソースが接地される。よって、ダイオードとして機能する。以上により、ＲＥＦＡおよびＲＥＦＢが入力したＦＥＴ１３３ａおよびＦＥＴ１３４ａを流れる電流は積算され、出力される。このように、平均回路１３０の出力であるＲｅｆカスコード回路Ａ１００ａの出力（ＲＥＦＡ）とＲｅｆカスコード回路Ｂ１００ｂの出力（ＲＥＦＢ）の平均がレファレンスセルカスコード回路１００の出力として、出力される。
【００５０】
平均回路１３０ｂも平均回路１３０ａと同様であり、説明を省略する。平均回路１３０ａの出力信号（ＲＥＦＢＩＡＳ）はカスコード回路７０に出力され、平均回路１３０ｂの出力信号（ＳＡＲＥＦ）はセンスアンプ１６０に出力される。なお、平均回路を１つとし、出力をＲＥＦＢＩＡＳとＳＡＲＥＦに分けても良いが、平均回路を２つ設けることにより、ＲＥＦＢＩＡＳまたはＳＡＲＥＦのノイズが他の一方に影響するのを防ぐことができる。
【００５１】
図７はセンスアンプ１６０の回路図である。Ｐ−ＦＥＴ１６１、１６２およびＮ−ＦＥＴ１６６、１６７、１６８を有するカレントミラー型差動増幅回路１７５、Ｐ−ＦＥＴ１６３およびＮ−ＦＥＴ１６９を有する増幅回路１７６、Ｐ−ＦＥＴ１６５、Ｎ−ＦＥＴ１７１を有するインバータ１７７を有している。ＦＥＴ１６４、１７０および１７２はそれぞれスイッチ信号ＰＤＣＡＳＢ，ＰＥＣＡＳ＿Ｇｒ（ｎ）およびＩＮＶＳＷによりセンスアンプをオンするスイッチである。
【００５２】
カスコード回路７０の出力ＳＡＩとレファレンスセルカスコード回路１００の出力ＳＡＲＥＦとがそれぞれ差動増幅回路１７５に入力する。ＳＡＩがＳＡＲＥＦより低ければ、増幅回路１７６はローレベルを出力し、インバータ１７７はセンスアンプ１６０の出力ＤＳＩにハイレベルを出力する。ＳＡＩがＳＡＲＥＦより高ければ、増幅回路１７６はハイレベルを出力し、インバータ１７７はＤＳＩにローレベルを出力する。
【００５３】
このように、カスコード回路７０の出力ＳＡＩとレファレンスセルカスコード回路１００の出力ＳＡＲＥＦとを比較することにより、メモリセル５２を流れる電流値をレファレンスセルを流れる電流値と比較し、メモリセル５２が“１”か“０”か、を判定する。
【００５４】
差動増幅回路１７５および増幅回路１７６の電流源であるＦＥＴ１６８および１６９のゲートにはＣＡＳＢＩＡＳが入力する。図４のＦＥＴ７８と同様に、ＣＡＳＢＡＩＳは、ＣＡＳＢＩＡＳ生成回路８６により生成されたＣＡＳＢＩＡＳ＿ＦＲとＣＡＳＢＩＡＳ＿ＮＲとからスイッチ１７８が選択した信号である。高速リードモードの場合は標準リードモードに比べ電流源の電流を大きくできる。よって、高速リードモードの場合は差動増幅回路１７５および増幅回路１７６の動作時間が早くなる。
【００５５】
図８はＷＲラッチ回路１４の回路図である。ＷＲラッチ回路１４はインバータ１８１および１８２からなるフリップフロップ１８８を有している。メモリセル５２からデータを読み出す際は、センスアンプ１６０の出力ＤＳＩがトランスファゲート１８４からフリップフロップ１８８に入力し、格納される。言い換えれば、ＤＳＩはＷＲラッチ回路１４に格納される。スイッチ１８６はＦＲ、ＮＲにより格納されたデータの出力先を選択する。標準リードモードの場合は、格納されたデータはインバータ１８３で反転されＲＡＭＤＡＴに出力される。高速リードモードの場合はＦＲＯＵＴに出力される。メモリセル５２にデータを書き込む際は、ＳＲＡＭアレイ１６から出力されたＲＡＭＤＡＴ（ＳＲＡＭアレイ１６）上のデータがトランスファゲート１８５からフリップフロップ１８８に入力し、フリップフロップ１８８に格納される。そして、そのデータはライトアンプ１７０に出力される。
【００５６】
図９はＸ−ｄｅｃ＿ｃ２２の回路の一部を示す回路図である。チャージポンプ回路２８で生成された標準リードモード用の電圧源ＶｐｐＬとブースタ回路３０で生成された高速リードモード用の電圧源ＶｐｐＨとがそれぞれＰ−ＦＥＴ６８および６６を介しワード線ＷＬに接続されている。ワード線ＷＬはＮ−ＦＥＴ６４を介し接地されている。ＦＥＴ６８、６６にはそれぞれＮＲＢ、ＦＲＢが入力する。これにより、標準リードモードの場合、ＶｐｐＬがワード線ＷＬを通じメモリセル５２のゲートに印加される。高速リードモードの場合、ＶｐｐＬより高電圧のＶｐｐＨがワード線ＷＬを通じメモリセル５２のゲートに印加される。レファレンスセルＡ、Ｂもメモリセル５２と同じワード線ＷＬに接続されているため、メモリセル５２と同様に、高速リードモードの場合、ＶｐｐＬより高電圧のＶｐｐＨが印加される。
【００５７】
図１０（ａ）はチャージポンプ回路２８の回路図である。チャージポンプ回路２８はＦＥＴ１９４と複数の昇圧段１９２１〜１９２ｎを有する。図１０（ｂ）はチャージポンプ回路２８にクロック信号を供給する発振器の構成図である。発振器の一部１９６はＣｌｏｃｋ＿ｅｎによりクロックを出力する。この出力は、インバータ１９７ｃで反転増幅されＯＳＣ０に、インバータ１９７ａおよび１９７ｂで反転増幅されＯＳＣ０Ｂとなる。これにより、ＯＳＣ０とＯＳＣ０Ｂとは互いに相補的なクロック信号となる。図１０（ａ）を参照に、ＦＥＴ１９４は電源Ｖｃｃと昇圧段１９２１の間に設けられ、ゲートにポンプ動作信号ＰＵＭＰ＿ＥＮが入力する。ポンプ動作信号ＰＵＭＰ＿ＥＮによりサブポンプ１９０をオンするスイッチである。昇圧段１９２１では電源ＶｃｃからノードＮ１０に順方向にダイオードＤ１が接続され、ノードＮ１０とＯＳＣ０との間にキャパシタＣ１１が接続されている。Ｎ１０から次段昇圧段１９２２のノードＮ１０に順方向にダイオードＤ１２が接続されている。次段昇圧段１９２２、はキャパシタＣ１１にＯＳＣ０Ｂが接続されている以外は昇圧段１９２１と同様に構成される。このようにして、ｎ段の昇圧段が接続し、ｎ段目の昇圧段１９２ｎからＰｕｍｐ＿ｏｕｔｃが出力される。
【００５８】
昇圧段１９２１のノードＮ１０はダイオードＤ１１により、Ｖｃｃ−Ｖｔｈ（ダイオードの順方向高圧電圧）にプリチャージされている。ＯＳＣ０がハイレベルになるとキャパシタＣ１１が昇圧される。このとき次段のＣ１１に接続されたＯＳＣＢ０はローレベルのため、Ｃ１１にチャージされていた電荷がダイオードＤ１２を介し次段昇圧段１９２２のキャパシタＣ１１にチャージされる。同様にＯＳＣ０Ｂがハイレベルになると、昇圧段１９２２のキャパシタＣ１１にチャージされていた電荷が次段昇圧段１９２３のキャパシタＣ１１にチャージされる。このときダイオードＤ１２により、前段昇圧段１９２１には電荷が流れない。このようにして、ノードＮ１０の電圧は昇圧段を経るごとに昇圧され、ｎ段の昇圧段を経て昇圧された電圧がＰｕｍｐ＿ｏｕｔｃとなる。Ｐｕｍｐ_ｏｕｔｃは図示しないレギュレーション回路によって所定の高電圧に維持される。このようにメモリセルアレイ１０からのデータ読み出しの際は、発振器１９６が動作し、チャージポンプ回路２８を動かし続けることで長時間高電圧を維持することができる。その半面、昇圧に約２μｓ要し低速なため、主に標準リードモードに用いられる。
【００５９】
図１１はブースタ回路３０の構成図である。パルス発生回路２０２がインバータ２０４および昇圧用キャパシタ２０３を介してノードＡに接続されている。ノードＡはスイッチ２０６を介し電源Ｖｃｃに接続されている。スイッチ２０６がオンすると、ノードＡはＶｃｃに充電される。ノードＡがＶｃｃまで充電されると、スイッチ２０６を開いてノードＡをＶｃｃから切り離す。ブースタ回路３０内のパルス発生回路２０２から正パルスを発生させる。正パルスはインバータ２０４により反転増幅され昇圧用キャパシタ２０３に印加される。昇圧用キャパシタ２０３にパルス発生回路２０２からの正パルスを１パルス印加すると、昇圧用キャパシタ２０３の容量結合によってノードＡはＶｃｃより高いレベルに昇圧される。この昇圧された電圧がＢｏｏｓｔ＿ｏｕｔｃとなる。ブースタ回路３０は、キャパシタ２０３を駆動するパルス発生回路２０２及びインバータ２０４の能力を高めており、昇圧に必要な時間は２０ｎｓ程度と高速のため、主に高速リードモードに用いられる。
【００６０】
図１２はメモリセル５２からデータを読み出す際のタイミングチャートである。まず、Ｘ−ｄｅｃ＿ｃ２２によりワード線ＷＬが昇圧される。図９のように、標準リードモードの場合は、チャージポンプ回路２８により生成された電圧ＶｐｐＬが、高速リードモードの場合は、ブースタ回路３０により生成された電圧ＶｐｐＨがワード線ＷＬに印加される。このように、高速リードモードの場合ブースタ回路３０によりワード線ＷＬを昇圧するのはワード線ＷＬを高速に昇圧するためである。これにより、高速リードモードでは、ワード線は高速に昇圧される。
【００６１】
ワード線ＷＬが昇圧されると、ＰＤＣＡＳがローレベルとなる。これにより、図４のカスコード回路７０の差動増幅回路９９が動作し、ＤＡＴＡＢを介しビット線ＢＬをプリチャージする。このとき、高速リードモードでは差動増幅回路９９の電流源のＦＥＴ７８が大きい電流を供給する。これにより、標準リードモードに比較し、差動増幅の時間を短縮できる。また、図４のＦＥＴ７３ｂがオンするため、ビット線ＢＬを高速にプリチャージすることができる。プリチャージが終了すると、ＳＡＩ＿ＳＥＴがローレベルになる。すると、図４のＦＥＴ９１ａ、９１ｂがオンし、カスコード回路７０の出力ＳＡＩが出力される。このとき、前述のように、高速リードモードでは、ＳＡＩの電流を大きくすることができる。
【００６２】
図１３はワード線ＷＬの昇圧終了後のレファレンスセルカスコード回路１００の出力ＲＥＦＢＩＡＳ、ＳＡＲＥＦ、カスコード回路７０の出力ＳＡＩおよびセンスアンプ１６０の出力ＤＳＩの波形を示す図である。破線は標準リードモード、実線は高速リードモードの波形である。ワード線ＷＬの昇圧が終了すると、レファレンスセルカスコード回路１００により、レファレンスセルＡおよびＢの電流が読み出される。このとき、レファレンスセルＡおよびＢのワード線ＷＬに印加される電圧は高速リードモードの場合は標準リードモードの場合より大きい。よって、レファレンスセルＡおよびＢを流れる電流を大きくでき、ＲＥＦＢＩＡＳおよびＳＡＲＥＦが早く安定する。そうすると、カスコード回路７０からＳＡＩを出力するための信号ＳＡＩ＿ＳＥＴを早期にローレベルとすることができる。前述のように、高速リードモードでは、電流源の電流が大きいため、カスコード回路７０の出力ＳＡＩは早期に安定する。ＳＡＩが安定すると、センスアンプ１６０において、センシングされる。センスアンプ１６０の電流源の電流が大きい。さらに、高速リードモードにおいては、ＳＡＩの電流が大きい。これらのため、センスアンプ１６０は早期に出力ＤＳＩを出力することができる。図１３では、ワード線ＷＬが昇圧後、ＤＳＩが出力されるまでの時間は、高速リードモードにおいては標準リードモードの半分以下とすることができる。このように、高速リードモードにおいては、消費電流は増えるものの、メモリセル５２のデータを高速に読み出しすることができる。
【００６３】
次に、制御回路３４が行う動作を説明する。図１４は制御回路３４が行う制御のフローチャートである。制御回路３４は標準リードモードまたは高速リードモードかを判断する（ステップＳ１０）。標準リードモードの場合、ステップＳ２４に進む。高速リードモードの場合、ステップＳ１２に進む。
【００６４】
まず、標準リードモードの場合について説明する。図１５は標準リードモードにおいて、メモリセルアレイ１０からデータを読み出す場合のデータの流れを示した図である。図１５を参照に、１０ａはメモリセルアレイ１０のサブページデータ分を表している。図２で説明したアドレス０〜１５のうちの１つの同じアドレスのメモリセルであり、５２８ｂｉｔ分の領域である。これらアドレスはＹ−ｓｅｌ＿ｃ１２により選択され、５２８ｂｉｔ分のメモリセルは５２８本のＤＡＴＡＢ（ｎ）を介し、５２８個のＷＲラッチ回路（ｎ）１４に接続する。ＷＲラッチ回路（ｎ）１４は、５２８本のＲＡＭＤＡＴ（ｎ）を介しＳＲＡＭアレイ１６に接続する。ＳＲＡＭアレイ１６、Ｙ−ｓｅｌ＿ｓ１８、ＩＯ＿ＳＡ（１５：０）２０の機能は図１と同じであり説明を省略する。さらに、ＷＲラッチ回路（ｎ）１４は、ＦＲＯＵＴに接続する。ページデータ（２ｋｂｙｔｅ）は３２個のサブページデータに分割されており、それぞれのサブページデータがサブページデータ０〜３１である。図１６（ａ）ないし図１６（ｅ）は標準リードモードにおけるメモリセルアレイ１０からデータを読み出す場合のデータの流れを示した図である。メモリセルアレイ１０、ＷＲセンスアンプブロック１５中のＷＲラッチ回路１４およびＳＲＡＭアレイ１６のメモリ領域を模式的に描いた図である。メモリセルアレイ１０は複数のページを有しており、ページｋのデータを出力する例を示している。サブページデータは図２で説明したように、各セルブロック毎に離散しているが、ここでは理解しやすいようにまとめて記載している。
【００６５】
図１４を参照に、制御回路３４は読み出すページアドレスを取得する（ステップＳ２４）。最初のサブページデータ０を読み出してＷＲラッチ回路１４に格納する（ステップＳ２６）。図１５を参照に、メモリセルアレイ１０ａのページデータ（２ｋｂｙｔｅ）はサブページデータ（５２８ｂｉｔ）毎にＤＡＴＡＢ（ｎ）を経由してＷＲラッチ回路（ｎ）１４に格納される。図１６（ａ）を参照に、最初のサブページデータ０がメモリセルアレイ１０からＷＲラッチ回路１４に格納される（ステップＳ２６ａ）。次に、図１６（ｂ）のように、ＷＲラッチ回路１４に格納されたサブページデータ０は、ＳＲＡＭアレイ１６のサブページデータ０に対応する領域に格納される（ステップＳ２６ｂ）。次に、図１６（ｃ）のように、次のサブページデータ１がメモリセルアレイ１０からＷＲラッチ回路１４に格納される（ステップＳ２６ｃ）。次に、図１６（ｄ）のように、ＷＲラッチ回路１４に格納されたサブページデータ１はＳＲＡＭアレイ１６のサブページデータ１に対応する領域に格納される（ステップＳ２６ｄ）。このようにして、ページデータを３２分割したサブページデータ毎にＳＲＡＭアレイ１６に格納する。図１４および図１６（ｅ）を参照に、ページデータをＳＲＡＭアレイ１６からＩＯ＿ＳＡ（１５：１）を経由して外部に出力する（ステップＳ２８）。図１４を参照に、終了する。
【００６６】
次に、高速リードモードの場合に制御回路３４が行う動作について説明する。図１７、図１８（ａ）ないし図１８（ｅ）は、高速リードモードにおけるメモリセルアレイ１０からデータを読み出す場合のデータの流れを示した図である。図１７は図１５と同様であるが、５２８ｂｉｔのサブページデータは各６４ｂｉｔのグループ（０）〜（７）と１６ｂｉｔのスペアデータからなるグループ（ｓ）に分割される。グループ（０）のデータはＤＡＴＡＢ（０）〜（６３）を経由しメモリセルアレイ１０ａからＷＲラッチ回路（０）〜（６３）に格納される。同様にグループ（１）のデータはＤＡＴＡＢ（６４）〜（１２７）を経由しＷＲラッチ回路（６４）〜（１２７）に格納される。以下、グループ（２）〜（７）（ｓ）も同様である。さらに、ＷＲラッチ回路１４からの出力は、ＦＲＯＵＴを経由し行われる。図１７中のＸ内のＳＲＡＭアレイ１６、Ｙ−ｓｅｌ＿ｓ１８については後述する。このようにサブページデータをさらに分割したグループ（０）〜（７）（ｓ）のデータを分割データと称する。図１８（ａ）ないし図１８（ｅ）は、図１６（ａ）ないし図１６（ｅ）と同様の図である。
【００６７】
図１４を参照に、高速リードモードの場合、制御回路３４は読み出すページアドレスを取得する（ステップ１２）。図１４および図１８（ａ）を参照に、ページデータのうち、最初の分割データである６４ｂｉｔのサブページデータ０Ｇ（０）（サブページデータ０のグループ（０）の分割データ）をメモリセルアレイ１０から読み出してＷＲラッチ回路１４に格納する（ステップＳ１４）。図１４および図１８（ｂ）を参照に、ＷＲラッチ回路１４に格納したサブページデータ０Ｇ（０）を外部に出力する（ステップＳ１６ａ）。その間に、次の分割データであるサブページデータ０Ｇ（１）をメモリセルアレイ１０からＷＲラッチ回路１４に格納する（ステップＳ１６ｂ）。以上のステップ１６を図１７を参照に説明する。６４個のＷＲラッチ回路（０）〜（６４）１４に格納されている分割データであるサブページデータ０Ｇ（０）（サブページデータ０のグループ（０）のデータ）をＦＲＯＵＴ、ＦＲ＿Ｓｅｌ３２を経由してＩＯ＿ＳＡ（１５：０）２０に出力する。ＩＯ＿ＳＡ（１５：０）２０から外部に出力する。それと同時に、次の分割データであるサブページデータ０Ｇ（１）（サブページデータ０のグループ（１）のデータ）はメモリセルアレイ１０ａからＤＡＴＡＢ（６４）〜（１２７）を経由しＷＲラッチ回路（６４）〜（１２７）に格納される。
【００６８】
図１４に戻り、次の分割データであるサブページデータ０Ｇ（１）がページデータの最後の分割データか判断する（ステップＳ１８）。最後の分割データではないため、アドレスインクリメントし（ステップＳ２０）、ステップＳ１６に戻る。以下、サブページデータ０の分割データを順次外部に出力する。ここで、サブページデータ０とサブページデータ１の間のデータの流れについて説明する。図１８（ｃ）を参照に、ＷＲラッチ回路１４に格納されたサブページデータ０Ｇ（７）を外部に出力する（ステップＳ１６ｃ）。その間に、サブページデータ０Ｇ（ｓ）をＷＲラッチ回路１４に格納する（ステップＳ１６ｄ）。図１８（ｄ）を参照に、サブページデータ０Ｇ（ｓ）をＷＲラッチ回路１４から外部に出力する（ステップＳ１６ｅ）間に、次のサブページデータの最初の分割データであるサブページデータ１Ｇ（０）をＷＲラッチ回路１４に格納する（ステップＳ１６ｆ）。このように、異なるサブページデータ間についても、サブページデータ内と同様に、分割データを外部に出力する間に、次の分割データをメモリセルアレイ１０からＷＲラッチ回路１４に格納する。図１４に戻り、ステップＳ１８において、次の分割データが最後の分割データすなわちサブページデータ３１Ｇ（ｓ）の場合、ステップＳ２２に進む。図１４および図１８（ｅ）を参照に、ＷＲラッチ回路１４に格納された最後の分割データであるサブページデータ３１Ｇ（ｓ）を外部に出力する。以上により、制御回路３４が行う動作が完了する。
【００６９】
以上、高速リードモード時はＷＲラッチ回路からはＦＲ＿Ｓｅｌを介して外部にデータを出力する例を説明した。変形例として、図１７のＸ内に示すように、データがＦＲ＿Ｓｅｌ３２を経由してＩＯ＿ＳＡ（１５：０）２０に出力されるのと並行してＷＲラッチ回路１４からＳＲＡＭアレイ１６にデータを順次格納してもよい。これにより、外部に一度出力したページデータを、ＳＲＡＭアレイ１６からＹ−ｓｅｌ＿ｓ１８、ＩＯ＿ＳＡ（１５：０）２０を介し、再度外部に出力することができる。このとき、ＳＲＡＭアレイ１６にページデータが格納されているため、ビジー時間を短縮して再度データを出力できる。
【００７０】
図１９（ａ）および図１９（ｂ）はそれぞれ標準リードモードと高速リードモードのメモリセルアレイ１０から外部へのデータの出力に要する時間の差を説明するための模式図である。図１９（ａ）を参照に、標準リードモードにおいては、入力はフラッシュメモリに入力する信号、出力はフラッシュメモリすなわちＩＯ＿ＳＡ（１５：０）２０から出力されるデータ、データ転送はメモリセルアレイ１０からＷＲラッチ回路１４に転送されるデータ、Ｒ／Ｂは外部からのリードビジー信号（ローレベルがビジー状態を示す）を示す。横軸は時間である。まず、標準リードモードを選択するコマンドＯＰ１が入力する。次にページアドレスＡＤ１が入力する。１ページ分（２ｋｂｙｔｅ）のデータＤ１〜Ｄｎがメモリセルアレイ１０からＳＲＡＭアレイ１６に転送される。この時間がイニシャルアクセスタイムである。ＳＲＡＭアレイ１６からＤ１〜Ｄｎが出力する。
【００７１】
図１９（ｂ）を参照に、高速リードモードにおいては、高速リードモードを選択するコマンドＯＰ２が入力する。次にページアドレスＡＤ１が入力する。１ページ分（２ｋｂｙｔｅ）のデータのうち最初の分割データＤ１（サブページデータ０Ｇ（０））がメモリセルアレイ１０からＷＲラッチ回路１４に転送される。この時間がイニシャルアクセスタイムである。分割データＤ１（サブページデータ０Ｇ（０））をＷＲラッチ回路１４から出力する間に、次の分割データＤ２（サブページデータ０Ｇ（１））をメモリセルアレイ１０からＷＲラッチ回路１４に転送する。このようにしてＤｎまでを出力する。このように、高速リードモードは、分割データを外部に出力する間に次の分割データをメモリセルアレイ１０からＷＲラッチ回路１４に転送するため、イニシャルアクセスタイムが短くなる。つまり、リードビジー状態の時間を短くすることができ、フラッシュメモリからのデータ出力時間を短縮することができる。
【００７２】
実施例１によれば、制御回路３４は、ＷＲラッチ回路１４（第１記憶部）にページデータ（領域データ）をメモリセルアレイ１０から格納させ、その後格納したページデータを外部に出力させる標準リードモードと、ＷＲラッチ回路１４にページデータを分割した複数の分割データをメモリセルアレイ１０から格納させ、格納した分割データを出力させる高速リードモードとを選択している。標準リードモードでは、ＮＡＮＤ型フラッシュメモリのように全ページデータをメモリセルアレイ１０からデータを読み出しＷＲラッチ回路１４を経由しＳＲＡＭアレイ１６に格納後、外部に出力するため、イニシャルアクセスタイムはＮＡＮＤ型フラッシュメモリと同等になる。そこで、高速リードモードでは、ページデータを分割し、分割データをメモリセルアレイ１０からＷＲラッチ回路１４に格納することに続けて外部に出力する。全ページデータがメモリ装置内で読み出されるのを待たずに、分割データを出力できるため、イニシャルアクセスタイムは短くなる。実施例１においては、高速リードモードにおいて、ページデータを出力する例を説明したが、1つのサブページデータ（５２８ｋｂｉｔ）や複数のセルブロック（１６ｂｉｔ）を出力することも可能である。これにより、必要なデータをより高速に読み出すことができる。このように、１つのフラッシュメモリにおいて、高速にデータを処理する高速リードモードと消費電力を抑えた大量のデータを処理する標準リードモードとを選択することができる。
【００７３】
また、ステップＳ１６のように、高速リードモードにおいて、制御回路３４は、ＷＲラッチ回路１４に、複数の分割データのうち１つの分割データ（第１分割データ）を外部に出力する間に、複数の分割データのうち次の分割データ(第２分割データ)をメモリセルアレイ１０から格納させている。これにより、図１９（ａ）および図１９（ｂ）を用い説明した様に、高速リードモードにおける、フラッシュメモリからのデータ出力時間を短縮することができる。
【００７４】
さらに、図１３で説明した様に、高速リードモードにおける分割データのメモリセルアレイ１０からＷＲラッチ回路１４への転送時間は、標準リードモードにおけるデータのメモリセルアレイ１０からＷＲラッチ回路１４への転送時間より早い。これにより、図１９（ｂ）の最初の分割データＤ１のデータ転送時間を短縮することができる。さらに、分割データをＷＲラッチ回路１４より外部に出力する間に、次の分割データをメモリセルアレイ１０からＷＲラッチ回路に転送することが可能となる。よって、高速リードモードにおける、フラッシュメモリからのデータ出力時間を一層短縮することができる。
【００７５】
さらに、実施例１に係るフラッシュメモリは、メモリセルアレイ１０からデータを読み出すために、メモリセルアレイ１０のワード線ＷＬに印加する電圧を生成するチャージポンプ回路２８またはブースタ回路３０（高電圧生成回路）を有している。チャージポンプ回路２８またはブースタ回路３０は、高速リードモードにおいては、標準リードモードより、高い電圧を生成している。そして、図９のように、Ｘ−ｄｅｃ＿ｃ２２により、標準リードモードの場合はＶｐｐＬが高速リードモードの場合は電圧の大きいＶｐｐＨがワード線ＷＬに印加される。よって、高速リードモードの場合は、メモリセル５２やレファレンスセルＡ、Ｂを流れる電流を大きくでき、カスコード回路７０の出力ＳＡＩやレファレンスセルカスコード回路１００の出力ＲＥＦＢＩＡＳ，ＳＡＲＥＦを早く安定させることができる。これにより、高速リードモードにおいて、データのメモリセルアレイ１０からＷＲラッチ回路１４への転送時間を早くすることができる。よって、フラッシュメモリからのデータ出力時間を一層短縮することができる。また、ブースタ回路３０は一つのパルス入力によって高速でワード線を昇圧する構成にできるため、高速リードモードにおけるデータ出力時間を短縮することができる。
【００７６】
さらに、実施例１に係るフラッシュメモリは、メモリセルアレイ１０からデータを読み出すためのカスコード回路７０およびセンスアンプ１６０（リード回路）を有している。高速リードモードの場合、標準リードモードに比べ、図４のカスコード回路７０の差動増幅回路９９の電流源ＦＥＴ７８および図７のセンスアンプ１６０の差動増幅回路１７５の電流源ＦＥＴ１６８のように、電流源の電流を大きくしている。また、カスコード回路７０のＦＥＴ７３ｂのように、ビット線ＢＬをプリチャージするための電流を大きくしている。さらに、カスコード回路７０の出力ＳＡＩの電流を大きくしている。このように、カスコード回路７０およびセンスアンプ１６０は、高速リードモードにおいては、標準リードモードより、大きい消費電流でメモリセルアレイ１０からデータを読み出している。これにより、高速リードモードにおいて、データのメモリセルアレイ１０からＷＲラッチ回路１４への転送時間を早くすることができる。よって、フラッシュメモリからのデータ出力時間を一層短縮することができる。
【００７７】
図４のように、実施例１に係るフラッシュメモリは、メモリセルからデータを読み出す際に、データを読み出すメモリセルに接続されたビット線ＢＬ（ＤＡＴＡＢ）を供給する電流を制御するＦＥＴ７３ａ（トランジスタ）を有している。ＦＥＴ７３ａは、高速リードモードにおいてはオンし、標準リードモードより大きな電流をビット線に供給する。これにより、高速リードモードにおいて、ビット線ＢＬのプリチャージを高速に行うことができる。
【００７８】
また、実施例１はビット線ＢＬの電圧ＤＡＴＡＢと参照電圧ＣＡＳＲＥＦとを比較する差動増幅回路９９（第１比較回路）を有する。差動増幅回路９９が有する電流源ＦＥＴ（トランジスタ）７８は、高速リードモードにおいては、標準リードモードより大きな電流を差動増幅回路９９に供給する。これにより、高速リードモードにおいて、ビット線ＢＬのプリチャージを高速に行うことができる。
【００７９】
さらに、図７のように、実施例１は、メモリセルアレイ１０のデータを読み出すメモリセルの電流に対応した信号ＳＡＩと、メモリセルの電流を比較するためのレファレンスセルの電流に対応した信号ＳＡＲＥＦとを比較する差動増幅回路１７５および増幅回路１７６（第２比較回路）を有している。差動増幅回路１７５および増幅回路１７６が有する電流源ＦＥＴ（トランジスタ）１６８および１６９は、高速リードモードにおいては、標準リードモードより大きな電流を差動増幅回路１７５および増幅回路１７６に供給している。これにより、メモリセルとレファレンスセルとの電流の比較を高速に行うことができる。
【００８０】
さらに、実施例１に係るフラッシュメモリは、標準リードモードにおいて、ＷＲラッチ回路１４に格納されたページデータをさらに格納し、その後外部に出力するＳＲＡＭアレイ１６（第２記憶部）を有している。
【００８１】
さらに、図８のように、実施例１に係るフラッシュメモリは、標準リードモードにおいては、ページデータをＷＲラッチ回路１４からＳＲＡＭアレイ１６に転送し、高速リードモードにおいては、分割データをＷＲラッチ回路１４からＳＲＡＭアレイ１６を介さず外部に出力するスイッチ１８６を有している。これにより、高速リードモードにおいて、データをＳＲＡＭアレイ１６を介し出力する必要がなく、より高速にデータを出力することができる。
【００８２】
さらに、図１７のＸ内で示した変形例のように、スイッチ１８６は、高速リードモードにおいては、分割データをＷＲラッチ回路１４からＳＲＡＭアレイ１６を介さず外部に出力するとともに、図１７のＸ内のように、ＳＲＡＭアレイ１６に分割データを転送することもできる。
【００８３】
高速リードモードにおいて、分割データをＷＲラッチ回路１４から外部へ出力するのに要する時間が、分割データをメモリセルアレイ１０からＷＲラッチ回路１４へ転送する時間より長ければ良い。よって、最初の分割データのメモリセルアレイ１０からＷＲラッチ回路１４への転送時間を、その他の分割データのメモリセルアレイ１０からＷＲラッチ回路１４への転送時間より早くすることもできる。このように高速リードモードにおいて、最初の分割データのみ早くし、その他分割データの転送時間を遅くすることにより消費電力を抑えることができる。
【実施例２】
【００８４】
実施例２は実施例１に加えコピーバックモードを有するフラッシュメモリの例である。コピーバックモードにおいては、ページデータの有効性を判断するために用いるデータであるフラグデータがスペアデータの中に含まれている。そこで、まず、１ページのデータの中からスペアデータを外部に出力する。そして、外部の例えばＣＰＵがページデータの有効性を判断する。ページデータが有効な場合、外部からの指示により、ページデータを別のページにコピーする。実施例２は、コピーバックモードの際、スペアデータの外部への出力を高速リードモードを用い行う例である。ここで、ページデータの中のスペアデータを分割したデータを分割スペアデータと称する。
【００８５】
以下、実施例２の制御回路３４が行う動作について説明する。図２０は実施例２における制御回路３４の動作を示すフローチャートである。図２１（ａ）ないし図２１（ｅ）は、図１６（ａ）ないし図１６（ｅ）と同様に、コピーバックモードにおけるデータを読み出す場合のデータの流れを示した図である。メモリセルアレイ１０のページのうち、ページｋをページｘにコピーバックする場合を示している。図２０を参照に、制御回路３４はコピーバックモードかを判断する（ステップＳ３０）。コピーバックモードでなければ終了する。コピーバックモードであれば、コピーバックするページアドレスを取得する（ステップＳ３２）。図２０および図２１（ａ）を参照に、ページｋの１ページ分の最初の分割スペアデータである１６ｂｉｔのサブページデータ０Ｇ（ｓ）をメモリセルアレイ１０からＷＲラッチ回路１４に格納する（ステップＳ３４）。サブページデータ０Ｇ（ｓ）をＷＲラッチ回路１４からＳＲＡＭアレイ１６に格納する（ステップＳ３６）。
【００８６】
図２０および図２１（ｂ）を参照に、ＳＲＡＭアレイ１６に格納したサブページデータ０Ｇ（ｓ）を外部に出力する（ステップＳ３８ａ）。その間に、次の分割スペアデータであるサブページデータ１Ｇ（ｓ）をメモリセルアレイ１０からＷＲラッチ回路１４に格納する（ステップＳ３８ｂ）。サブページデータ１Ｇ（ｓ）をＷＲラッチ回路１４からＳＲＡＭアレイ１６に格納する（ステップＳ４０）。図２０に戻り、次の分割スペアデータ（サブページデータ１Ｇ（ｓ））が最後の分割スペアデータか判断する（ステップＳ４２）。Ｎｏの場合、アドレスインクリメントし（ステップＳ４４）、ステップＳ３８に戻る。このようにして、ページデータのスペアデータを外部に出力する。ステップＳ４２において、Ｙｅｓの場合、ステップＳ４６に進む。図２０および図２１（ｃ）を参照に、ＳＲＡＭアレイ１６に格納された最後の分割スペアデータであるサブページデータ３１Ｇ（ｓ）を外部に出力する（ステップＳ４６ａ）。その間に、ページｋの最初の分割データであるサブページデータ０Ｇ（０）をメモリセルアレイ１０からＷＲラッチ回路１４に格納する（ステップＳ４６ｂ）。サブページデータ０Ｇ（０）をＷＲラッチ回路１４よりＳＲＡＭアレイ１６に格納する（ステップＳ４８）。
【００８７】
図２０を参照に、外部の例えばＣＰＵによりページｋのデータの有効性を確認した結果が入力される。制御回路３４は、この結果に基づき、ページｋのデータの有効性を判断する（ステップＳ５０）。有効でない場合、終了する。有効な場合、ステップＳ５２に進む。図２０および図２１（ｄ）を参照に、ステップＳ５２において、次の分割データであるサブページデータ０Ｇ（１）をメモリセルアレイ１０からＷＲラッチ回路１４に格納する（ステップＳ５２）。サブページデータ０Ｇ（１）をＷＲラッチ回路１４からＳＲＡＭアレイ１６に格納する（ステップＳ５４）。図２０を参照に、ページｋの最後の分割データか判断する（ステップＳ５６）。Ｎｏの場合、アドレスインクリメントし（ステップＳ５８）、ステップＳ５２に戻る。このようにして、ページｋのページデータが分割データに分割されＳＲＡＭアレイ１６に格納される。ステップＳ５６においてＹｅｓの場合、ページｋのページデータがＳＲＡＭアレイ１６に格納されている。コピーバック先のページアドレスを取得する（ステップＳ６０）。図２０および図２１（ｅ）を参照に、ＳＲＡＭアレイ１６のデータをメモリセルアレイ１０のページｘにコピーする（ステップＳ６２）。これにより、メモリセルアレイ１０のページｋからページｘへのコピーバック動作が完了する。以上により、制御回路３４が行う動作が完了する。
【００８８】
実施例２に係るフラッシュメモリは、ページデータをＷＲラッチ回路１４またはＳＲＡＭアレイ１６に格納した後、異なるページに書き込むコピーバック動作を行うことができる。また、ページはページデータ(領域データ)の有効性を確認するために用いるフラグデータを含むスペアデータを記憶するスペア領域を有している。図２０および図２１（ｂ）のステップＳ３８ａのように、制御回路３４はコピーバック動作において、フラグデータを含むスペアデータの一部を外部に出力している。これにより、外部でページデータの有効性を判断することができる。
【００８９】
また、図２０および図２１（ｂ）のステップＳ３８のように、制御回路３４は、ＷＲラッチ回路１４に、複数の分割スペアデータのうち１つの分割スペアデータであるサブページデータ０（ｓ）（第１分割スペアデータ）を外部に出力する間に、複数の分割スペアデータのうち次の分割スペアデータであるサブページデータ１（ｓ）（第２分割スペアデータ）をメモリセルアレイ１０から格納させている。よって、コピーバックモードにおいて、スペアデータのデータ出力時間を短縮することができる。
【００９０】
さらに、図２０および図２１（ｃ）のステップＳ４６のように、制御回路３４は、ＷＲラッチ回路１４に、複数の分割スペアデータのうち、最後の分割スペアデータであるサブページデータ３１Ｇ（ｓ）を外部に出力する間にページｋのページデータ（領域データ）の最初の分割データであるサブページデータ０Ｇ（０）をメモリセルアレイ１０から格納させている。これにより、コピーバックモードにおいて、サブページデータ０Ｇ（０）のＷＲラッチ回路１４への格納する時間を短縮することができる。
【実施例３】
【００９１】
実施例３はコピーバックモードにおいて、コピーバックするブロックに含まれる複数のページのスペアデータを連続して外部に出力する例である。
【００９２】
以下、実施例３における制御回路３４が行う動作について説明する。図２２は実施例３における制御回路３４の動作を示すフローチャートである。図２３（ａ）ないし図２３（ｄ）は、図２１（ａ）ないし図２１（ｅ）と同様に、コピーバックモードにおけるデータを読み出す場合のデータの流れを示した図である。メモリセルアレイ１０のページのうち、ページｋからページｌまでのブロックをコピーバックする場合を示している。図２２を参照に、制御回路３４はコピーバックモードかを判断する（ステップＳ７０）。コピーバックモードでなければ終了する。コピーバックモードであれば、コピーバックするブロックアドレスを取得する（ステップＳ７２）。図２２および図２３（ａ）を参照に、ページｋの１ページ分のスペアデータのうち最初の分割スペアデータである１６ｂｉｔのサブページデータ０Ｇ（ｓ）をメモリセルアレイ１０からＷＲラッチ回路１４に格納する（ステップＳ７４）。サブページデータ０Ｇ（ｓ）をＷＲラッチ回路１４からＳＲＡＭアレイ１６に格納する（ステップＳ７６）。
【００９３】
図２２および図２３（ｂ）を参照に、ＳＲＡＭアレイ１６に格納したサブページデータ０Ｇ（ｓ）を外部に出力する（ステップＳ７８ａ）。その間に、次の分割スペアデータであるサブページデータ１Ｇ（ｓ）をメモリセルアレイ１０からＷＲラッチ回路１４に格納する（ステップＳ７８ｂ）。サブページデータ１Ｇ（ｓ）をＷＲラッチ回路１４からＳＲＡＭアレイ１６に格納する（ステップＳ８０）。図２２に戻り、次の分割スペアデータ（サブページデータ１Ｇ（ｓ））がページｋの最後の分割スペアデータか判断する（ステップＳ８２）。Ｎｏの場合、アドレスインクリメントし（ステップＳ８４）、ステップＳ７８に戻る。ステップＳ８２において、Ｙｅｓの場合、ステップＳ８６に進む。このようにして、１ページ分のスペアデータを出力する。
【００９４】
図２２および図２３（ｃ）を参照に、ページｋの最後の分割スペアデータであるサブページデータ３１Ｇ（ｓ）がＳＲＡＭアレイ１６に格納されている。ステップＳ８６において、最後のページか判断する。Ｎｏの場合、ステップＳ８８に進む。サブページデータ３１Ｇ（ｓ）をＳＲＡＭアレイ１６から外部に出力する（ステップＳ８８ａ）。その間に、次のページｋ＋１の最初の分割スペアデータであるサブページデータ０Ｇ（ｓ）をメモリセルアレイ１０よりＷＲラッチ回路１４に格納する（ステップＳ８８ｂ）。図２２を参照に、ページアドレスをインクリメントし（ステップＳ９０）、ステップＳ７６に戻る。このようにして、ブロック内のページｋからページｌのスペアデータを外部に出力する。
【００９５】
ステップＳ８６で最後のページｌの場合、ステップ９２に進む。図２２および図２３（ｄ）を参照に、ＳＲＡＭアレイ１６の最後のページの最後の分割スペアであるページｌのサブページデータ３１Ｇ（ｓ）をＳＲＡＭアレイ１６より外部に出力する（ステップＳ９２）。
【００９６】
以上により、メモリセルアレイ１０のページｋからページｌのスペアデータの外部への出力が完了する。コピーバック動作は外部の回路が有効と判断したページのデータを、例えば、実施例１の標準リードモードまたは実施例２と同様の方法でＷＲラッチ回路１４からＳＲＡＭアレイ１６に格納し、コピーバック先のページにコピーすることにより行う。以上により制御回路３４が行う動作が完了する。
【００９７】
実施例３によれば、制御回路３４は、図２２および図２３（ｃ）のステップＳ８８のように、複数のスペアデータのうち１つのスペアデータの最後の分割スペアデータであるページｋのサブページデータ３１Ｇ（ｓ）(第１分割スペアデータ)を出力する間に、ページｋとは異なるページｋ＋１の最初の分割スペアデータであるページｋ＋１のサブページデータ０Ｇ（ｓ）（第２分割スペアデータ）をＷＲラッチ回路１４に格納させている。よって、コピーバックモードにおいて、スペアデータのデータ出力時間を短縮することができる。
【実施例４】
【００９８】
実施例４はコピーバックモードにおいて、コピーバックするブロックに含まれる複数のページのスペアデータのうち対応するページの有効性を示すデータ（フラグデータ）を連続して外部に出力する例である。
【００９９】
以下、実施例４の制御回路３４が行う動作について説明する。図２４は実施例４における制御回路３４の動作を示すフローチャートである。図２５（ａ）ないし図２５（ｄ）は、図２３（ａ）ないし図２３（ｄ）と同様に、コピーバックモードにおけるデータを読み出す場合のデータの流れを示した図である。図２４を参照に、制御回路３４はコピーバックモードかを判断する（ステップＳ１００）。コピーバックモードでなければ終了する。コピーバックモードであれば、コピーバックするブロックアドレス、スペア領域内でフラグデータを格納しているフラグアドレスを取得する（ステップＳ１０２）。図２４および図２５（ａ）を参照に、ページｋのフラグデータであるサブページデータｎＧ（ｓ）をＷＲラッチ回路１４に格納する（ステップＳ１０４）。ページｋのフラグデータをＷＲラッチ回路１４からＳＲＡＭアレイ１６に格納する（ステップＳ１０６）。
【０１００】
図２４および図２５（ｂ）を参照に、ＳＲＡＭアレイ１６に格納したページｋのフラグデータを外部に出力する（ステップＳ１０８ａ）。その間に、次のページであるページｋ＋１のフラグデータをメモリセルアレイ１０からＷＲラッチ回路１４に格納する（ステップＳ１０８ｂ）。図２４および図２５（ｃ）を参照に、ページｋ＋１のフラグデータをＷＲラッチ回路１４からＳＲＡＭアレイ１６に格納する（ステップＳ１１０）。図２４を参照に、ページｋ＋１のフラグデータが最後のページか判断する（ステップＳ１１２）。Ｎｏの場合、ページアドレスをインクリメントし（ステップＳ１１４）ステップＳ１０８に進む。このようにして、ブロック内のページｋからページｌのフラグデータを順次出力する。
【０１０１】
ステップＳ１１２で最後のページｌの場合、ステップＳ１１６に進む。図２４および図２５（ｄ）を参照に、ＳＲＡＭアレイ１６に格納された最後のページであるページｌのフラグデータをＳＲＡＭアレイ１６より外部に出力する。
【０１０２】
以上により、メモリセルアレイ１０のページｋからページｌのフラグデータの外部への出力が完了する。コピーバック動作は外部の回路が有効と判断したページのデータを、例えば、実施例１の標準リードモードまたは実施例２と同様の方法でＷＲラッチ回路１４からＳＲＡＭアレイ１６に格納し、コピーバック先のページにコピーすることにより行う。以上により制御回路３４が行う動作が完了する。
【０１０３】
実施例４では、図２４および図２５（ｂ）のように、制御回路３４は、ページｋの有効性を示すフラグデータを含むサブページデータｎＧ（Ｓ）（第１分割スペアデータ）を外部に出力する間に、異なるページであるページｋ＋１のフラグデータを含むサブページデータ（第２分割スペアデータ）をＷＲラッチ回路１４に格納させている。このように、分割スペアデータがフラグデータを含むことにより、ブロック内のフラグデータを高速に外部に出力することができる。また、実施例３に比べ、スペアデータのうちフラグデータを含むデータだけを外部に出力するため、高速なデータ出力が可能となる。
【０１０４】
実施例１ないし実施例４は仮想接地型フラッシュメモリの例であったが、本発明は、その他のＳＯＮＯＳ型フラッシュメモリ、フローティングゲート型フラッシュメモリ、その他の不揮発性メモリにも適用することができる。また、ページとして２ｋｂｙｔｅ、分割データとして６４ｂｉｔ、分割スペアデータとして１６ｂｉｔの例であったがこれらのデータ長に限られるものではない。外部（外部の回路）とは、実施例１ないし実施例４に係るフラッシュメモリを有する半導体装置内のＣＰＵ等の演算回路またはフラッシュメモリを有する半導体装置外のＣＰＵ等の演算回路のいずれであっても良い。
【０１０５】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【０１０６】
【図１】図１は実施例１に係るフラッシュメモリのメモリセルアレイと制御回路周辺のブロック図である。
【図２】図２はメモリセルの接続を説明するための図である。
【図３】図３はＷＲセンスアンプブロックの１ｂｉｔ分およびレファレンスセルカスコード回路のブロック図である。
【図４】図４はカスコード回路の回路図である。
【図５】図５はＲＥＦカスコード回路Ａの回路図である。
【図６】図６は平均回路の回路図である。
【図７】図７はセンスアンプ回路の回路図である。
【図８】図８はＷＲラッチ回路の回路図である。
【図９】図９はＸ−ｄｅｃ＿ｃの回路の一部を示す回路図である。
【図１０】図１０（ａ）および図１０（ｂ）はチャージポンプ回路の回路図である。
【図１１】図１１はブースタ回路の回路図である。
【図１２】図１２はメモリセルからデータを読み出す際のタイミングチャートである。
【図１３】図１３は標準リードモードと高速リードモードのＲＥＦＢＩＡＳ、ＳＡＲＥＦ、ＳＡＩ、ＤＳＩの波形を示す図である
【図１４】図１４は実施例１に係るフラッシュメモリの制御回路が行う制御のフローチャートである。
【図１５】図１５は標準リードモードにおいて、メモリセルアレイからデータを読み出す場合のデータの流れを示した図である。
【図１６】図１６（ａ）ないし図１６（ｅ）は標準リードモードにおけるメモリセルアレイからデータを読み出す場合のデータの流れを示した図である。
【図１７】図１７は高速リードモードにおいて、メモリセルアレイからデータを読み出す場合のデータの流れを示した図である。
【図１８】図１８（ａ）ないし図１８（ｅ）は高速リードモードにおけるメモリセルアレイからデータを読み出す場合のデータの流れを示した図である。
【図１９】図１９（ａ）および図１９（ｂ）はそれぞれ標準リードモードと高速リードモードとのメモリセルアレイ１０から外部へのデータの出力に要する時間の差を説明するための模式図である。
【図２０】図２０は実施例２に係るフラッシュメモリの制御回路が行う制御のフローチャートである。
【図２１】図２１（ａ）ないし図２１（ｅ）は実施例２におけるメモリセルアレイからデータを読み出す場合のデータの流れを示した図である。
【図２２】図２２は実施例３に係るフラッシュメモリの制御回路が行う制御のフローチャートである。
【図２３】図２３（ａ）ないし図２３（ｄ）は実施例３におけるメモリセルアレイからデータを読み出す場合のデータの流れを示した図である。
【図２４】図２４は実施例４に係るフラッシュメモリの制御回路が行う制御のフローチャートである。
【図２５】図２５（ａ）ないし図２５（ｄ）は実施例４におけるメモリセルアレイからデータを読み出す場合のデータの流れを示した図である。
【符号の説明】
【０１０７】
１０                  メモリセルアレイ
１４                  ＷＲラッチ回路
１６                  ＳＲＡＭアレイ
２０                  ＩＯＳＡ（１５：０）
２８                  チャージポンプ回路
３０                  ブースタ回路
３４                  制御回路
５２                  メモリセル
６２                  レファレンスセル
７０                  カスコード回路
８６                  ＣＡＳＢＩＡＳ生成回路
９９                  差動増幅回路
１００                レファレンスセルカスコード回路１００
１２９                差動増幅回路
１３０                平均回路
１６０                センスアンプ
１７５                差動増幅回路
１７６                増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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