(57)【要約】【目的】トップゲート構造内の薄膜の半導体結晶層の形成時に余剰研磨、過剰研磨を防ぎ、厚さのバラツキを小さくしてゲート特性を良好にすると共にゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置を提供すること。【構成】トップゲート構造を備える半導体装置において、ｐ型ウエル領域１２０をユニットセルに沿った選択的平面パターンにすると共に、ポリシリコンゲート電極１０８が、前記ｐ型ウエル領域１２０上であって、第一開口部１０３の外側に位置する基板酸化膜１０４上に半導体結晶層１０６が堆積される範囲の上には形成されない平面パターンにされているＭＯＳ型半導体装置とする。【選択図】        図３
2008306078.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板表面に第一開口部を有する初期絶縁膜と、この第一開口部内に設けられ、前記初期絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜の膜厚と同程度の高さで埋める一導電型半導体結晶層を備え、該一導電型半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型バッファ領域と、該バッファ領域に隣接する他導電型ベース領域と、該ベース領域を挟んで前記バッファ領域に対向する位置の一導電型エミッタ領域とを有し、該エミッタ領域表面と前記バッファ領域表面に挟まれる前記他導電型ベース領域表面にはゲート絶縁膜を介してポリシリコンゲート電極を備えるトップゲート構造を備え、該トップゲート構造を構成するユニットセルの端部の下方に位置する前記半導体基板内に形成され、前記他導電型ベース領域の底面に接触する他導電型ウエル領域を備える半導体装置において、前記他導電型ウエル領域をユニットセルに沿った選択的平面パターンにすると共に前記ポリシリコンゲート電極が、前記他導電型ウエル領域上で、前記第一開口部の外側に位置する前記基板絶縁膜上に前記半導体結晶層が堆積される範囲の上には形成されない平面パターンにされていることを特徴とするＭＯＳ型半導体装置。
【請求項２】
初期絶縁膜の幅が１μｍ乃至５μｍであることを特徴とする請求項１記載のＭＯＳ型半導体装置。
【請求項３】
前記一導電型半導体結晶層によって前記第一開口部内を前記初期絶縁膜と同程度の高さで埋める手段が該一導電型半導体結晶層のエピタキシャル成長後の研磨工程であって、初期絶縁膜露出前の半導体結晶層の研磨レートが、０．１μｍ／分乃至１μｍ／分であることを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。
【請求項４】
前記一導電型半導体結晶層によって前記第一開口部内を前記初期絶縁膜と同程度の高さで埋める手段が該一導電型半導体結晶層のエピタキシャル成長後の研磨工程であって、初期絶縁膜露出後の半導体結晶層の研磨レートが、０．０１μｍ／分乃至０．１μｍ／分であることを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
本発明にかかるＭＯＳ型半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。
【０００３】
以下、本発明にかかるＩＧＢＴの特性等について簡単に説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在し、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほどオン電圧は低いが、スイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を同時に改善することは一般的には困難とされている。最善の策はトレードオフ関係の最適化ができるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。
【０００４】
そのような最適化のための具体策として、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【０００５】
アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げる方法がある。一方、カソード側のキャリア濃度を上げる作用効果はＩＥ効果と呼ばれている。このＩＥ効果については、既にその詳細が発表されている（例えば、非特許文献１参照）。ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。
【０００６】
また、一定のトレードオフ改善効果を示すことが知られているトレンチゲート構造のＭＯＳ型半導体装置は、その製造プロセスがプレーナ構造の製造プロセスに比べてトレンチ形成工程があるため長く複雑であり、セルパターンも微細化されている。そのため、さらに特性改善を進めるには、セルパターンをさらに微細化せざるを得ず、製造コストもさらに高くなるばかりであり、限界がある。従って、製造プロセスの複雑化、セルパターンの微細化を究極にまで進めなくとも、あるいはトレンチゲート構造を採らなくても、前記トレードオフの改善が図れることがＭＯＳ型半導体装置にとって、良品率の観点、製品コストの観点から望まれる。
【０００７】
そのようなトレンチゲート構造を採らなくても、前記トレードオフの改善が図れるＭＯＳ型半導体装置として、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有するＩＧＢＴについても既に特許文献が公開されている（特許文献３、特許文献４、特許文献５）。以下、従来のトップゲート構造を有するＩＧＢＴの製造方法について、本発明にも関係するので詳細に説明する。以下、参照する図面の縮尺は、理解しやすくするために、各部分の寸法比率等を任意に変えてあり、正確ではない。
【０００８】
図９（ａ）に示すように、半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．７μｍの初期酸化膜１０２を形成する。次に初期酸化膜１０２に耐圧維持用のｐ型ウエル領域（後述の図８の１２０）をユニットセルの周端部に相当する位置に形成するために、窓明けとこの窓から基板表面へボロンのイオン注入と熱処理によるドライブ拡散を行っておく（図示せず）。次に初期酸化膜１０２をストライプ状の平面パターンとなるように選択的にエッチングして２０μｍ幅の第一開口部１０３を形成する（図９（ｂ））。ストライプ状平面パターンからなる初期酸化膜１０２の基板面方向の幅は３μｍ程度が望ましい。続いて、図９（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜１０４を０．１μｍの厚さに全面形成した後、図９（ｄ）に示すように、フォトリソグラフィによって基板酸化膜１０４の中央に幅１μｍの第二開口部１０５を形成する。初期酸化膜１０２の突出高さ（膜厚）は前述のように０．７μｍであるが、さらに基板酸化膜１０４の厚さ０．１μｍが加わるので、初期酸化膜１０２の突出高さ（膜厚）は合わせて０．８μｍとなる。
【０００９】
その後、図１０（ｅ）に示すように、第二開口部１０５によって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャルシリコン層１０６を成長させる。ｎ型エピタキシャルシリコン層１０６の成長が第二開口部１０５で始まってから成長面が基板酸化膜１０４の厚みを超えると成長は基板酸化膜１０４上を横方向にも進む。その後、端部の初期酸化膜１０２の突出高さ（膜厚）を乗り越えて第一開口部１０３の全面を初期酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる。図１０（ｅ）に示すように、第一開口部の幅が２０μｍの場合、ｎ型エピタキシャルシリコン層１０６の成長は面方向と厚さ方向の成長速度がほぼ等しいので、その厚さは約１０μｍとなる。
【００１０】
次に、初期酸化膜１０２をストッパー酸化膜として図１０（ｆ）に示すようにｎ型エピタキシャルシリコン層１０６の表面が初期酸化膜１０２の表面と同程度の高さの平坦な断面形状になるまで研磨を行う。この研磨により、酸化膜１０２も少し研磨される。この結果、研磨後の薄膜ｎ型エピタキシャルシリコン層１０６の厚さは約０．６μｍ〜０．７μｍとなる。
【００１１】
次に、図１０（ｇ）のように薄膜のｎ型エピタキシャルシリコン層１０６の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７を全面に形成する。次にゲート電極となるポリシリコン層１０８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、フォトリソグラフィによりポリシリコン層１０８を部分的に除去する。続いて、残ったポリシリコン層１０８をマスクにしてボロンイオン注入とドライブ拡散を行い、ｐ型ベース領域１０９を形成する。さらに、砒素とボロンのイオン注入とドライブ拡散を行ってｐ型ボディ領域１１０とｎ++型エミッタ領域１１１をそれぞれ形成する。図８（ａ）は前述の製造方法により形成されたＩＧＢＴの活性部のトップゲート構造部分の斜視断面図であり、（ｂ）は中心部ユニットセルの端部の拡大斜視断面透視図である。
【００１２】
このようにして元の薄膜ｎ型エピタキシャルシリコン層１０６のまま残された層であるｎ型バッファ領域１０６とｐ型ベース領域１０９とｐ型ボディ領域１１０とｎ++型エミッタ領域１１１が形成された厚さ約０．６μｍ〜０．７μｍの薄膜エピタキシャルシリコン層を、この説明では、以降カソード膜と称することもある。
【００１３】
その後、厚さ約１μｍのＰＳＧ（フォスホシリケートガラス）膜を全面に被覆して層間絶縁膜１１２とする。続いて、この層間絶縁膜１１２にｎ++型エミッタ領域１１１とｐ型ボディ領域１１０とカソード金属電極１１３とのコンタクトのためのコンタクト開口部１１４を窓明けし（図１０（ｇ））、アルミニウム電極（カソード電極）１１３を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、トップゲート構造を有するＩＧＢＴが完成する。
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】米国特許出願公開第２００６／００７６５８３号明細書
【特許文献４】特開２００７−４３０２８号公報
【特許文献５】特開２００６−２３７５５３号公報
【非特許文献１】フロリン・ウドレア、他１名、「ア  ユニファイド  アナリティカル  モデル  フォア  ザ  キャリア  ダイナミクス  イン  トレンチ  インシュレイテッド  ゲート  バイポーラ  トランジスタズ（ＴＩＧＢＴ）（Ａ  ｕｎｉｆｉｅｄ  ａｎａｌｙｔｉｃａｌ  ｍｏｄｅｌｆｏｒ  ｔｈｅ  ｃａｒｒｉｅｒ  ｄｙｎａｍｉｃｓ  ｉｎ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒｓ（ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５、ｐ．１９０−１９５
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前述のトップゲート構造を有するＩＧＢＴは、オン電圧とターンオフ損失のトレードオフを改善することはできるものの、一方で、エピタキシャルシリコン層の形成とその層を研磨して薄膜のシリコン半導体結晶層（カソード膜）１０６を形成するという、通常のＩＧＢＴの製造プロセスにはない特殊プロセスを有している。そのため、ユニットセルの端部において、従来プレーナＩＧＢＴと同じように耐圧維持に係わるｐ型ウエル構造を半導体基板内に設けると、ゲート耐圧が低下するという問題が発生する。さらに、エピタキシャルシリコン層の形成とその層を研磨して薄膜のシリコン半導体結晶層（カソード膜）１０６を形成する際に、現状では研磨後のカソード膜１０６の厚さにバラツキが大きく、特性への影響も大きいという問題もある。
【００１５】
前述の、ゲート耐圧が低下するという問題について以下、詳細に説明する。図５、図６に従来のトップゲート構造を有するＩＧＢＴチップおよびその中心部セルの端部、外周部セルの端部の構造をそれぞれ示す。図５（ａ）、図６（ａ）はＩＧＢＴのチップ全体の平面図であり、図５（ｂ）、図６（ｂ）は同図（ａ）で、それぞれ、太線の縦長の矩形枠で示すセル端部の縦長部分から一部を切り取った部分拡大平面図である。チップ中心部のセル端部および外周部のセル端部においては、電界を緩和して耐圧を維持するために、従来プレーナＩＧＢＴと同様に半導体基板に、同図（ｂ）内で横長の太線の矩形枠で示すｐ型ウエル領域１２０を形成する必要がある。点状のハッチング部分はポリシリコンゲート電極が形成されている領域を示す。図５（ｂ）の中央の点状のハッチング内に点線で示す縦長の矩形枠はアルミニウムゲート電極の接触領域を示す。同図（ｂ）の斜線領域は厚さ０．４μの酸化膜の領域を示す。図６（ｃ）は同図（ｂ）のＢ−Ｂ’線から矢印方向を見た斜視断面透視図である。
【００１６】
また、本発明にかかるＩＧＢＴの製造方法には、前記背景技術の項で図９、図１０を参照して説明したように、半導体基板１０１上に絶縁膜（基板酸化膜）１０４を挟んで、エピタキシャルシリコン層１０６を形成し、その層１０６を研磨して薄膜のシリコン半導体結晶層（カソード膜）を形成するという特殊プロセスがある。さらにまた、図５（ｂ）に示すユニットセル端部においては、エピタキシャルシリコン層１０６の成長に先立って半導体基板内に形成されるｐ型ウエル領域１２０とカソード膜に形成されるチャネルｐ層（ｐ型ベース領域）１０９（図１０（ｇ）参照）とを、それらの間の絶縁膜１０４を取り除き接触させて同電位にする必要がある。具体的には、前記ｐ型ウエル領域１２０と、この図５（ｂ）ではコの字状の領域１２２（すなわち、第一開口部）内にエピタキシャル形成される薄膜のシリコン半導体結晶層（カソード膜）１０６（図１０（ｇ）参照）内であってさらにこのカソード膜１０６表面にイオン注入により形成されるチャネルｐ層（ｐ型ベース領域）１０９（図１０（ｇ）参照）とを、基板酸化膜１０４を除去して直接接触させるために、図５（ｂ）の１０５ａで示すように、エピタキシャル成長に必要な幅１μｍの狭い第二開口部１０５をユニットセル端部では部分的に幅広いスコップ状に形成しておくことにより、基板酸化膜１０４が除去された広い第二開口部１０５aでｐ型ウエル領域１２０の半導体基板１０１の表面とｐ型ベース領域１０９のエピタキシャル層底面とを上下で重ねるように接触させている。このようなｐ型ウエル領域１２０とｐ型ベース領域１０９との接触は図６（ｃ）または図８（ｂ）の斜視断面透視図により示す。
【００１７】
前述のように初期酸化膜１０２の形成後、エピタキシャルシリコン層１０６の成長に先立ってｐ型ウエル領域１２０を形成しておく必要があるため、初期酸化膜１０２の厚さ（研磨後約０．６μｍ〜０．７μｍ）とｐ型ウエル領域１２０上に熱拡散時に形成される酸化膜（初期酸化膜と区別するためにウエル酸化膜と称する）１２１の厚さ（０．４μｍ）に差が生じる。
【００１８】
このようにシリコン酸化膜の厚さが場所により初期酸化膜１０２とウエル酸化膜１２１とで差を有するままの状態で、図５（ｂ）および図６（ｂ）に示し、また、前記背景技術の項でも説明したように、初期酸化膜１０２に幅２０μｍの第一開口部１０３を形成し、厚さ０．１μｍの基板酸化膜１０４を形成し、前記第一開口部１０３内の基板酸化膜１０４に第二開口部１０５を形成し、第二開口部１０５内に露出するシリコン半導体基板１０１をシード層としてシリコンエピタキシャル成長により幅２０μｍの第一開口部１０３内を埋める厚さ１０μｍのシリコン単結晶層（カソード膜）１０６を形成し、初期酸化膜１０２をストッパー膜として研磨して薄膜のカソード膜を形成する工程が行われる。
【００１９】
ところが、厚いエピタキシャルシリコン層１０６を研磨して薄膜のカソード膜を形成する際に、研磨は０．８μｍの初期酸化膜１０２が露出して厚さ０．６μｍになったところでストップさせても、図５の斜線ハッチングで示す厚さ０．４μｍのウエル酸化膜１２１上の成長するエピタキシャルシリコン層については、広口の第二開口部１０５ａからウエル酸化膜の面方向に１０μｍの範囲では、０．６μｍとの差、０．２μｍの厚さ分のシリコン層が残ってしまう。図５（ｂ）で、符号１２３はウエル酸化膜上に形成されるエピタキシャルシリコン層の境界を示す。
【００２０】
図７に製造工程順に従来のトップゲート構造を有するＩＧＢＴの厚さ０．４μｍのウエル酸化膜１２１部分のＤ−Ｄ’線（図７（ａ）〜（ｄ））と０．８μｍの初期酸化膜１０２部分のＦ−Ｆ’線（図７（ｅ）〜（ｈ））の断面図を示す。図７（ｉ）は従来のトップゲート構造を有するＩＧＢＴチップ中心部セル端部の部分拡大平面図であって（図５（ｂ）と同じ）、ｐ型ウエル領域１２０上の斜線ハッチング部分が厚さ０．４μｍのウエル酸化膜１２１の部分である。図７（ａ）はp型ウエル領域１２０の表面の厚さ０．４μｍのウエル酸化膜１２１とその内側の第一開口部１０３、基板酸化膜１０４、第二開口部１０５および第一開口部１０３内にエピタキシャル成長させる厚さ１０μｍのシリコン層１０６を示す。（ｂ）はエピタキシャルシリコン層１０６の研磨が初期酸化膜１０２の厚さを基準に行われるので、０．６μｍまで研磨しても厚さ０．４μｍのウエル酸化膜上にはエピタキシャルシリコン層１０６が０μｍ〜２μｍの厚さで残っていることを示す。０．４μｍ厚のウエル酸化膜１２１による凹部内でも第二開口部１０５ａから１０μｍの面方向距離までしかエピタキシャルシリコン層１０６は成長しないから、０．２μｍの均一の厚さではなく、さらに薄い端部が形成される。（ｃ）はゲート酸化膜１０７を形成するとエピタキシャルシリコン層１０６に薄い部分があるので、ゲート酸化膜１０７にも薄い部分が形成されることを示している。（ｄ）は薄いゲート酸化膜上にポリシリコンゲート電極が形成されることを示している。
【００２１】
同様にして、（ｅ）に示すように、厚さ０．８μｍの初期酸化膜１０２の内側の第一開口部１０３内に厚さ１０μｍで形成されるエピタキシャルシリコン層１０６は、（ｆ）に示すように、初期酸化膜を基準に０．６μｍの厚さに研磨されて面一にされると、初期酸化膜１０２の上にはシリコン層は残らないので、（ｇ）に示すように、ゲート酸化膜１０７の形成後、端部においても前述の（ｄ）のような薄いゲート酸化膜１０７が形成されることがない（ｈ）。
【００２２】
すなわち、厚さ０．４μｍのウエル酸化膜１２１上には、研磨後にも０．２μｍ程度にエピタキシャルシリコン層が残る部分がある。この上にゲート酸化膜１０７が形成されると、厚さ０．２μｍエピタキシャルシリコン層の薄い研磨残り層のある端部上では、熱酸化により形成するゲート酸化膜１０７もまた薄い酸化膜が形成される。その結果、ゲート耐圧が低下するという問題が発生する。一方、厚さ０．８μｍの初期酸化膜上では、エピタキシャルシリコン層の研磨残りが無いために、薄いゲート酸化膜は形成されないから、ゲート耐圧に関する問題は生じない。
【００２３】
本発明は以上述べた従来のトップゲート構造を有するＭＯＳ型半導体装置におけるゲート耐圧に関する問題点に鑑みてなされたものであり、トップゲート構造内の薄膜の半導体結晶層の形成時に余剰研磨、過剰研磨を防ぎ、厚さのバラツキを小さくしてゲート特性を良好にすると共にゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置を提供することである。
【課題を解決するための手段】
【００２４】
前記目的を達成するために、
特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板表面に第一開口部を有する初期絶縁膜と、この第一開口部内に設けられ、前記初期絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜の膜厚と同程度の高さで埋める一導電型半導体結晶層を備え、該一導電型半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型バッファ領域と、該バッファ領域に隣接する他導電型ベース領域と、該ベース領域を挟んで前記バッファ領域に対向する位置の一導電型エミッタ領域とを有し、該エミッタ領域表面と前記バッファ領域表面に挟まれる前記他導電型ベース領域表面にはゲート絶縁膜を介してポリシリコンゲート電極を備えるトップゲート構造を備え、該トップゲート構造を構成するユニットセルの端部の下方に位置する前記半導体基板内に形成され、前記他導電型ベース領域の底面に接触する他導電型ウエル領域を備える半導体装置において、前記他導電型ウエル領域をユニットセルに沿った選択的平面パターンにすると共に前記ポリシリコンゲート電極が、前記他導電型ウエル領域上であって、前記第一開口部の外側に位置する前記基板絶縁膜上に前記半導体結晶層が堆積される範囲の上には形成されない平面パターンにされているＭＯＳ型半導体装置とする。
【００２５】
特許請求の範囲の請求項２記載の発明によれば、初期絶縁膜の幅が１μｍ乃至５μｍである特許請求の範囲の請求項１記載のＭＯＳ型半導体装置とすることが好ましい。
【００２６】
特許請求の範囲の請求項３記載の発明によれば、前記一導電型半導体結晶層によって前記第一開口部内を前記初期絶縁膜と同程度の高さで埋める手段が該一導電型半導体結晶層のエピタキシャル成長後の研磨工程であって、初期絶縁膜露出前の半導体結晶層の研磨レートが、０．１μｍ／分乃至１μｍ／分である特許請求の範囲の請求項１記載のＭＯＳ型半導体装置の製造方法とすることもできる。
【００２７】
特許請求の範囲の請求項４記載の発明によれば、前記一導電型半導体結晶層によって前記第一開口部内を前記初期絶縁膜と同程度の高さで埋める手段が該一導電型半導体結晶層のエピタキシャル成長後の研磨工程であって、初期絶縁膜露出後の半導体結晶層の研磨レートが、０．０１μｍ／分乃至０．１μｍ／分である特許請求の範囲の請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置の製造方法とすることも望ましい。
【発明の効果】
【００２８】
本発明によれば、トップゲート構造内の薄膜の半導体結晶層の形成時に余剰研磨、過剰研磨を防ぎ、厚さのバラツキを小さくしてゲート特性を良好にすると共に、ゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明にかかるＭＯＳ型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【００３０】
図１は本発明にかかるトップゲート構造を有するＩＧＢＴチップの平面図（ａ）およびこのチップの中心部セルの端部の部分拡大平面図（ｂ）である。図２は本発明にかかるトップゲート構造を有する図１と同じＩＧＢＴチップの平面図（ａ）およびこのチップの外周部セルの端部の部分拡大平面図（ｂ）、および、この（ｂ）に示すＡ−Ａ’線から矢印方向を見た斜視透視断面図である。図３はエピタキシャルシリコン層１０６およびゲート酸化膜１０７を形成する工程を順に示すＧ−Ｇ’線における断面図（ａ）〜（ｄ）と、同じくＥ−Ｅ’線における断面図（ｅ）〜（ｈ）および図１（ｂ）と同じ部分拡大平面図（ｉ）である。図４は、図３（ｉ）のＣ−Ｃ’線から矢印方向を見た斜視透視断面図である。図１１はストッパー酸化膜の厚さが１μｍの場合の、チップ中心部と周辺部のカソード膜の厚さのバラツキ範囲と研磨時間との関係図である。図１３はストッパー酸化膜の厚さが５μｍの場合の、図１１と同様に関係図である。
【００３１】
図１、図２、図３、図４に、ウエル領域１２０の上に形成される厚さ０．４μｍのウエル酸化膜１２１上にエピタキシャルシリコン層１０６が成長する領域上には、そのエピタキシャルシリコン層１０６の研磨後、点状ハッチングで示すポリシリコンゲート電極１０８を配線しないパターン構造のＩＧＢＴを示した。このパターン構造が図５、図６、図７に示す従来のＩＧＢＴでは、点状ハッチングで示すポリシリコンゲート電極１０８のパターン構造が、ウエル領域１２０の上に形成される厚さ０．４μｍのウエル酸化膜１２１上にエピタキシャルシリコン層１０６が成長する領域上にも形成される点において、異なっている。さらに、ウエル酸化膜１２１上にエピタキシャルシリコン層１０６が成長する領域端を１２３に示した。この領域端１２３はエピタキシャルシリコン層１０６の研磨後には、第一開口部１０３の幅が２０μｍの場合、第一開口部１０３の境界からウエル酸化膜１２１上に約１０μｍ弱の幅で残る。この境界端の位置は第一開口部幅によって変わる。従って、本発明にかかるポリシリコンゲート電極１０８を配線しないパターンも第一開口部幅によって変わることになる。このような構造とすることで、ゲート耐圧が、厚さ０．４μｍ酸化膜上にエピタキシャルシリコン層残りがある領域上に形成され易い薄いゲート酸化膜によるゲート耐圧劣化の影響を受けなくなる。この結果、従来の図５乃至図７に示す構造のＩＧＢＴのゲート耐圧が２５Ｖに対して、本発明にかかる図３に示す構造のＩＧＢＴのゲート耐圧は６０Ｖに向上した。
【００３２】
本発明は、前記図１乃至図４で説明したように、ゲート酸化膜１０７とポリシリコンゲート電極１０８のパターンを、薄いゲート酸化膜上にゲート電極を形成しないパターンに変えることにより、前記図５、図６、図８に示す従来のＩＧＢＴに比べて、ゲート耐圧が改良されることに加えて、製造方法についても、エピタキシャルシリコン層１０６の膜厚のバラツキを少なくすることができる。その具体的な製造方法を説明すると、従来の製造方法ではエピタキシャルシリコン層１０６の研磨工程において、ストッパー酸化膜（初期酸化膜１０２）露出後にただちに研磨を終了する方法であった。しかし、本発明では、ストッパー酸化膜１０２露出後もストッパー酸化膜１０２とエピタキシャルシリコン層１０６をさらに研磨して薄膜カソード膜を形成するようにした。次に、薄膜カソード膜上にゲート酸化膜１０７とポリシリコンゲート電極１０８を前述の所定のパターンで形成する方法とする製造方法である。その他の工程は、背景技術の項での説明に準じるので省略する。
【００３３】
その結果、従来の薄膜のカソード膜の形成方法では、ウエハ内の特定のパターン部分（例えば中心部）で初期酸化膜が露出した後、ただちに研磨を終了するが、実際にはウエハの外周部などは、研磨レートが中心部より遅く、ストッパー酸化膜（初期酸化膜）が、まだ露出していない状態の場合があって、カソード膜の膜厚が大きくなりやすい。この結果、生じるカソード膜の膜厚のバラツキは、特性バラツキを引き起こし問題である。ストッパー酸化膜露出前は、エピタキシャルシリコン層のみの研磨であり、研磨レートは、０．５μｍ／分程度である。これに対して、本発明にかかる製造方法では、図１１に示したように、ストッパー酸化膜幅１μｍの場合は、ストッパー酸化膜露出前のシリコン研磨レートは０．５μｍ／分、ストッパー酸化膜露出後の酸化膜とシリコンの研磨レートが０．０５μｍ／分と遅くするので、ストッパー酸化膜露出後に、さらに１分の研磨を追加することで、研磨前のカソード膜のバラツキが０．５μｍであるのを０．０５μｍにまで減少させることができる。
【００３４】
また、図１３に示したようにストッパー酸化膜幅５μｍの場合には、ストッパー酸化膜露出後に酸化膜とシリコンの研磨レートは、０．０１μｍ／分とさらに遅くなるので、ストッパー酸化膜幅露出後に１分の研磨を追加することで、カソ−ド膜のバラツキを、０．０１μｍにまでさらに減少させることができる。ストッパー酸化膜の幅は１μｍより狭いと、酸化膜の露出時の研磨速度の変化が小さくなり、検出が次第に難しくなる。５μｍより幅を広くすると、その分、活性領域が狭くなり、電流効率的にも、経済的にも好ましくなくなる。
【図面の簡単な説明】
【００３５】
【図１】本発明にかかるトップゲート構造を有するＩＧＢＴチップの平面図（ａ）およびこのチップの中心部セルの端部の部分拡大平面図（ｂ）である。
【図２】本発明にかかるトップゲート構造を有する図１と同じＩＧＢＴチップの平面図（ａ）およびこのチップの外周部セルの端部の部分拡大平面図（ｂ）、およびこの（ｂ）のＡ−Ａ’線から矢印方向を見た斜視透視断面図である。
【図３】本発明にかかるエピタキシャルシリコン層およびゲート酸化膜を形成する工程を順に示すＧ−Ｇ’線における断面図（ａ）〜（ｄ）と、同じくＥ−Ｅ’線における断面図（ｅ）〜（ｈ）および図１（ｂ）と同じ部分拡大平面図（ｉ）である。
【図４】本発明にかかる図３（ｉ）のＣ−Ｃ’線から矢印方向を見た斜視透視断面図である。
【図５】従来のトップゲート構造を有するＩＧＢＴチップおよびその中心部セルの端部の平面図である。
【図６】従来のトップゲート構造を有するＩＧＢＴチップおよびその外周部セルの端部の平面図およびＢ−Ｂ’線から矢印方向を見た斜視透視断面図である。
【図７】従来のトップゲート構造を有するＩＧＢＴのＤ−Ｄ’線（（ｅ）〜（ｈ））とＦ−Ｆ’線（（ａ）〜（ｄ））におけるの製造工程断面図を示す。（ｉ）は同じく、中心部セル端部の部分拡大平面図である。
【図８】（ａ）は、従来のＩＧＢＴの活性部のトップゲート構造部分の斜視断面図であり、（ｂ）は中心部ユニットセルの端部の拡大斜視透視断面図である。
【図９】トップゲート構造を有するＩＧＢＴの製造方法を示す製造工程断面図（その１）である。
【図１０】トップゲート構造を有するＩＧＢＴの製造方法を示す製造工程断面図（その２）である。
【図１１】本発明にかかる、ストッパー酸化膜の厚さが１μｍの場合の、チップ中心部と周辺部のカソード膜の厚さのバラツキ範囲と研磨時間との関係図である。
【図１２】本発明にかかる、ストッパー酸化膜の厚さが５μｍの場合の、図１１と同様に関係図である。
【符号の説明】
【００３６】
１０１  …半導体基板、シリコン基板
１０２  …初期酸化膜、ストッパー酸化膜
１０３  …第一開口部
１０４  …基板酸化膜
１０５  …第二開口部
１０５ａ…広い第二開口部
１０６  …半導体結晶層、シリコン半導体結晶層、エピタキシャルシリコン層、カソード膜
１０７  …ゲート酸化膜
１０８  …ポリシリコンゲート電極
１０９  …ｐ型ベース領域、チャネル領域
１１０  …ｐ+型ボディ領域
１１１  …ｎ++型エミッタ領域
１１２  …層間絶縁膜
１１３  …カソード電極
１１４  …コンタクト開口部
１２０  …ウエル領域
１２１  …ウエル酸化膜
１２２  …第一開口部
１２３  …エピタキシャルシリコン層の境界。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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