(57)【要約】【課題】ドレイン電圧のオーバーシュートを低減してノイズとスイッチング損失の増大を抑制することが可能な半導体装置であって、特に、高速スイッチングが可能な横型ＭＯＳトランジスタを用いた、小型で安価な半導体装置を提供することを目的としている。【解決手段】半導体基板１０の表層部に、横型ＭＯＳトランジスタ２１が形成されてなる半導体装置であって、横型ＭＯＳトランジスタ２１のゲート駆動信号ラインに、横型ＭＯＳトランジスタ２１のドレイン（Ｄ）と逆の導電型の多結晶シリコン抵抗体５０が挿入配置され、絶縁膜４を介して、横型ＭＯＳトランジスタ２１のドレイン電圧が多結晶シリコン抵抗体５０に印加されてなる半導体装置１００とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表層部に、横型ＭＯＳトランジスタが形成されてなる半導体装置であって、
前記横型ＭＯＳトランジスタのゲート駆動信号ラインに、前記横型ＭＯＳトランジスタのドレインと逆の導電型の多結晶シリコン抵抗体が挿入配置され、
絶縁膜を介して、前記横型ＭＯＳトランジスタのドレイン電圧が前記多結晶シリコン抵抗体に印加されてなることを特徴とする半導体装置。
【請求項２】
前記絶縁膜が、前記横型ＭＯＳトランジスタのドレインのドリフト領域上に形成され、
前記多結晶シリコン抵抗体が、前記絶縁膜上に配置されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜が、ＬＯＣＯＳ酸化膜であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記多結晶シリコン抵抗体が、前記半導体基板における前記横型ＭＯＳトランジスタの形成領域の外周部に配置されてなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記絶縁膜が、前記半導体基板上に形成された層間絶縁膜であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記絶縁膜が、前記横型ＭＯＳトランジスタのドレインのドリフト領域に形成されたトレンチの側壁絶縁膜であり、
前記多結晶シリコン抵抗体が、前記側壁絶縁膜を介して前記トレンチ内に埋め込まれた多結晶シリコンであることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記多結晶シリコン抵抗体と前記横型ＭＯＳトランジスタの多結晶シリコンからなるゲート電極が、配線により接続されてなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記多結晶シリコン抵抗体と前記横型ＭＯＳトランジスタの多結晶シリコンからなるゲート電極が、一体的に形成されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項９】
前記多結晶シリコン抵抗体と前記ゲート電極が、異なる導電型であり、
前記多結晶シリコン抵抗体の一部と前記ゲート電極に当接して、シリサイド層または金属層が形成されてなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記多結晶シリコン抵抗体と前記ゲート電極が、同じ導電型であることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表層部に横型ＭＯＳトランジスタ（ＬＤＭＯＳ，Lateral Diffused Metal Oxide Semiconductor）が形成されてなる半導体装置に関する。
【背景技術】
【０００２】
半導体基板の表層部に横型ＭＯＳトランジスタ素子が形成されてなる半導体装置およびその製造方法が、例えば、特開２００１−３５２７０７号公報（特許文献１）に開示されている。
【０００３】
図１１は、特許文献１に開示ざれた半導体装置で、半導体装置８０の模式的な断面図である。図１１に示す半導体装置８０は、ｐ型シリコン基板２、絶縁層３、ｎ型層１からなるＳＯＩ基板に形成されている。半導体装置８０においては、ｎ＋型ドレイン領域５を囲むように、ｎ型層１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域（ドリフト領域）６が配置されている。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９が、ｎ＋型ソース領域８の下部まで入り込むように形成されている。尚、図１１において、符号４はＬＯＣＯＳ酸化膜、符号１１はゲート電極である。
【０００４】
図１１に示す半導体装置８０は、ｎ型層１の表層部にソースとドレインが配置され、キャリアが半導体基板の横方向に流れる、横型ＭＯＳトランジスタ素子（ＬＤＭＯＳと略記）が形成された半導体装置となっている。ＬＤＭＯＳは、他のトランジスタ素子に較べて高速スイッチングが可能であることから、例えばトランジスタ素子を高速でオン・オフさせるスイッチング回路やスイッチング電源に利用される。
【０００５】
一般的に、ＤＣ−ＤＣコンバータやインバータ等のスイッチング回路では、回路の動作周波数を高周波化するほど、付属するインダクタンスやキャパシタンスが小さくなって、小型化することができる。このため、できるだけ高いスイッチング速度のトランジスタ素子が必要であり、ＬＤＭＯＳは上記用途に好適である。一方、ＬＤＭＯＳに限らず、一般的にトランジスタ素子を高速でスイッチングすると、その急激な電圧変化（ｄＶ／ｄｔ）でドレイン電圧のオーバーシュート（サージ電圧）が生じ、発生ノイズ（リンギング）が増大すると共にスイッチング損失も増大してしまう。
【０００６】
スイッチング回路に適用するトランジスタ素子の上記課題を解決する半導体装置が、特開２００４−６５９８号公報（特許文献２）に開示されている。
【０００７】
図１２は、特許文献２に開示ざれた半導体装置で、半導体装置９０の模式的な斜視図において、要部を部分的に断面で示した図である。図１２に示す半導体装置９０は、半導体基板の両側にソースとドレインが配置され、キャリアが半導体基板の縦方向に流れる、縦型ＭＯＳトランジスタ素子（ＶＤＭＯＳ（VerticalDiffused Metal Oxide Semiconductor）と略記）が形成された半導体装置である。図１２の半導体装置９０は、ｐベース層１２に隣接する位置に、ドレインと反対極性のｐ導電型の不純物を低濃度に含むｐ層１４を設けることを特徴としている。
【０００８】
図１２の半導体装置９０では、ｐ層１４の形成により、ドレイン電圧が高くなるほどゲート−ドレイン間容量を増大させることができ、これによってドレインでのサージ電圧の発生を抑制している。しかしながら、ｐ層１４の形成はＶＤＭＯＳ構造を有する半導体装置９０において有効なものであり、ＬＤＭＯＳ構造を有する半導体装置に同様のｐ層１４を形成すると、キャリア流路への影響が大きくてＬＤＭＯＳの設計が困難となる。また、半導体装置９０ではキャリアが低不純物濃度のｐ層１４を流れるために、オン抵抗が高くなってしまう。さらに、ｐ層１４の形成のみではゲート−ドレイン間容量の増加が不十分で、サージ電圧の抑制効果も不十分である。
【特許文献１】特開２００１−３５２７０７号公報
【特許文献２】特開２００４−６５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、上記スイッチング回路に適用するトランジスタ素子の問題を回避するため、ＭＯＳトランジスタの新規な駆動回路が発明された。
【００１０】
図１３は、上記ＭＯＳトランジスタの新規な駆動回路を用いたスイッチング回路の一例で、破線で囲った部分が、電界効果型のトランジスタ２０（ｎ型ＭＯＳトランジスタ）を駆動するための駆動回路Ｋ１０である。図１３に示すトランジスタ２０の駆動回路Ｋ１０は、トランジスタ２０のゲート入力抵抗として、ＭＯＳ構造を有するＭＯＳ型抵抗体１６０を備えている。
【００１１】
図１３のスイッチング回路において、トランジスタ２０は、負荷３０とグランドの間に接続されている。トランジスタ２０と負荷３０の間には、配線の寄生インダクタンスが接続されている。駆動回路Ｋ１０は、矩形波の駆動電圧Ｖｉｎをトランジスタ２０のゲート電極Ｇに供給し、その駆動電圧Ｖｉｎに基づいてトランジスタ２０のオン・オフを切替える。駆動回路Ｋ１０は、トランジスタ２０のオン・オフを切替えることによって、電圧供給源４０の直流電圧Ｖｄｄを負荷３０に供給する状態と供給しない状態を切替える。
【００１２】
駆動回路Ｋ１０は、駆動電圧生成回路Ｋ１１と、固定抵抗体Ｒ１０と、第１ダイオードＤ１０と、第２ダイオードＤ１２と、ＭＯＳ型抵抗体１６０を備えている。固定抵抗体Ｒ１０と第１ダイオードＤ１０は直列に接続されており、ＭＯＳ型抵抗体１６０と第２ダイオードＤ１２は直列に接続されている。固定抵抗体Ｒ１０と第１ダイオードＤ１０の組とＭＯＳ型抵抗体１６０と第２ダイオードＤ１２の組は、駆動電圧生成回路Ｋ１１とトランジスタ２０の間で並列回路を構成している。第１ダイオードＤ１０のアノードは駆動電圧生成回路Ｋ１１側に接続しており、カソードはトランジスタ２０側に接続している。第２ダイオードＤ１２のアノードはトランジスタ２０側に接続しており、カソードは駆動電圧生成回路Ｋ１１側に接続している。
【００１３】
ＭＯＳ型抵抗体１６０は、酸化シリコンの第１絶縁体領域１６２と、ｐ型の不純物を含む単結晶シリコンのｐ型半導体領域１６４と、酸化シリコンの第２絶縁体領域１６５を備えている。第１絶縁体領域１６２と第２絶縁体領域１６５は、ｐ型半導体領域１６４によって隔てられている。第１電極１６１は、第１絶縁体領域１６２を介してｐ型半導体領域１６４に対向している。第２電極１６６は、第２絶縁体領域１６５を介してｐ型半導体領域１６４に対向している。第１電極１６１と第２電極１６６は、トランジスタ２０のドレイン電極Ｄに電気的に接続している。ｐ型半導体領域１６４の一端は、第３電極１６７を介してトランジスタのゲート電極Ｇに電気的に接続している。ｐ型半導体領域１６４の他端は、第４電極１６３を介して駆動電圧生成回路Ｋ１１に電気的に接続している。
【００１４】
ＭＯＳ型抵抗体１６０は、電界効果によってｐ型半導体領域６４内に伸縮する空乏層の幅を調整することができ、ＭＯＳ型抵抗体１６０の抵抗値Ｒは、印加される電圧Ｖに応じてほぼ連続的に増加する。このため、ＭＯＳ型抵抗体１６０の抵抗値Ｒは、ドレイン・ソース間電圧Ｖｄｓが小さいときに小さく調整され、ドレイン・ソース間電圧Ｖｄｓが大きいときに大きく調整される。すなわち、ゲート入力抵抗であるＭＯＳ型抵抗体１６０の抵抗値Ｒをドレイン電圧が高くなるほど増大させ、スイッチングの初期は高速でスイッチングし、電圧のオーバーシュートが問題になるスイッチング後期でスイッチング速度を低減する。これによって、ドレインでのサージ電圧の発生を、顕著に抑制することができる。
【００１５】
尚、上記ＭＯＳトランジスタの駆動回路の発明については、すでに特許出願（出願番号２００６−２０４７７０）がなされている。
【００１６】
本発明は、駆動回路に上記ＭＯＳ型抵抗体が組み込まれてなり、ドレイン電圧のオーバーシュートを低減してノイズとスイッチング損失の増大を抑制することが可能な半導体装置であって、特に、高速スイッチングが可能な横型ＭＯＳトランジスタを用いた、小型で安価な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１７】
請求項１に記載の半導体装置は、半導体基板の表層部に、横型ＭＯＳトランジスタが形成されてなる半導体装置であって、前記横型ＭＯＳトランジスタのゲート駆動信号ラインに、前記横型ＭＯＳトランジスタのドレインと逆の導電型の多結晶シリコン抵抗体が挿入配置され、絶縁膜を介して、前記横型ＭＯＳトランジスタのドレイン電圧が前記多結晶シリコン抵抗体に印加されてなることを特徴としている。
【００１８】
上記半導体装置は、横型ＭＯＳトランジスタが形成されてなる半導体装置である。半導体基板の一方の表層部にソースとドレインが配置され、キャリアが半導体基板の横方向に流れる横型ＭＯＳトランジスタは、他のトランジスタ素子に較べて高速スイッチングが可能であり、スイッチング回路やスイッチング電源への利用に適している。
【００１９】
スイッチング回路では、一般的に、高速のトランジスタ素子を用いて回路の動作周波数を上げるほど、回路全体を小型化することができるが、スイッチングによる電圧変化（ｄＶ／ｄｔ）がより急激になるため、ドレイン電圧のオーバーシュート（サージ電圧、ノイズ）が増大してしまう。
【００２０】
しかしながら、上記半導体装置においては、横型ＭＯＳトランジスタのゲート駆動信号ラインにドレインと逆の導電型の多結晶シリコン抵抗体が挿入配置されており、該多結晶シリコン抵抗体には、絶縁膜を介して、スイッチング時に電位変動するドレイン電圧が印加される。該多結晶シリコン抵抗体は、不純物濃度を低く設定することでＭＯＳ構造を有するＭＯＳ型抵抗体として機能し、ドレインと逆の導電型であるため、ドレイン電圧が上昇すると該多結晶シリコン抵抗体内に空乏層が広がって、抵抗値が増大する。従って、該横型ＭＯＳトランジスタは、スイッチングの初期においてはゲート入力抵抗である該多結晶シリコン抵抗体の抵抗値が小さいため高速でスイッチングし、スイッチングの後期では該多結晶シリコン抵抗体の抵抗値が大きくなってスイッチング速度が低減する。これにより、ドレイン電圧のオーバーシュート（サージ電圧）を低減してノイズ（リンギング）を抑制すると共に、スイッチング損失の増大も防止することができる。
【００２１】
また、上記多結晶シリコン抵抗体は、多結晶シリコンからなり安価であると共に、半導体基板の種々の場所に形成することができる。このため、上記半導体装置は、小型化が可能である。
【００２２】
以上のようにして、上記半導体装置は、高速スイッチングが可能な横型ＭＯＳトランジスタが形成されてなる半導体装置であって、ドレイン電圧のオーバーシュート（サージ電圧）を低減してノイズとスイッチング損失の増大を抑制した、小型且つ低コストで製造できる半導体装置とすることができる。
【００２３】
上記半導体装置は、例えば請求項２に記載のように、前記絶縁膜が、前記横型ＭＯＳトランジスタのドレインのドリフト領域上に形成され、前記多結晶シリコン抵抗体が、前記絶縁膜上に配置されてなる構成とすることができる。この場合、請求項３に記載のように、前記絶縁膜が、ＬＯＣＯＳ酸化膜であってもよい。
【００２４】
上記半導体装置では、横型ＭＯＳトランジスタのドレインのドリフト領域上に形成された絶縁膜（ＬＯＣＯＳ酸化膜）を介して、ドリフト領域のドレイン電圧がドレインと逆の導電型の多結晶シリコン抵抗体に直接印加されることとなる。従って、上記半導体装置は、該多結晶シリコン抵抗体を配置することによってチップ面積が増大することはなく、構造も簡単であり、安価に製造することができる。
【００２５】
また、横型ＭＯＳトランジスタの形成領域の外周部にドレインのドリフト領域を延長し、請求項４に記載のように、前記多結晶シリコン抵抗体が、前記半導体基板における前記横型ＭＯＳトランジスタの形成領域の外周部におけるＬＯＣＯＳ酸化膜上に配置されてなる構成としてもよい。
【００２６】
横型ＭＯＳトランジスタをパワー素子として用いる場合、横型ＭＯＳトランジスタは、小さいセルが多数並列に並んだ構成となる。従って、チップ面積に余裕がある場合には、多結晶シリコン抵抗体を上記のように横型ＭＯＳトランジスタの形成領域の外周部に配置することで、横型ＭＯＳトランジスタの形成領域におけるセル構造を変えることなくパターン設計を単純化すると共に、該多結晶シリコン抵抗体の配置の自由度を高めることができる。
【００２７】
上記半導体装置は、請求項５に記載のように、前記絶縁膜が、前記半導体基板上に形成された層間絶縁膜であってもよい。この場合にも、該横型ＭＯＳトランジスタのドレインに接続する配線層と該層間絶縁膜を介して、ドレインと逆の導電型の多結晶シリコン抵抗体にドレイン電圧を印加することができる。このように、当該半導体装置も、構造が簡単であり、安価に製造することが可能である。
【００２８】
また、上記半導体装置は、請求項６に記載のように、前記絶縁膜が、前記横型ＭＯＳトランジスタのドレインのドリフト領域に形成されたトレンチの側壁絶縁膜であり、前記多結晶シリコン抵抗体が、前記側壁絶縁膜を介して前記トレンチ内に埋め込まれた多結晶シリコンであるように構成することもできる。当該半導体装置においては、多結晶シリコン抵抗体がトレンチ内に配置されるため、これによっても該多結晶シリコン抵抗体の配置に伴うチップ面積の増大を抑制することができる。
【００２９】
例えば請求項７に記載のように、上記半導体装置においては、前記多結晶シリコン抵抗体と前記横型ＭＯＳトランジスタの多結晶シリコンからなるゲート電極が、配線により接続されてなる構成とすることができる。
【００３０】
一方、請求項８に記載のように、前記多結晶シリコン抵抗体と前記横型ＭＯＳトランジスタの多結晶シリコンからなるゲート電極が、一体的に形成されてなる構造であってもよい。この場合には、多結晶シリコン抵抗体とゲート電極を接続する配線が不要となるため、多結晶シリコン抵抗体の形成による配線効率の低下を抑制することができる。
【００３１】
尚、請求項９に記載のように、横型ＭＯＳトランジスタの閾値電圧制御のために、前記多結晶シリコン抵抗体と前記ゲート電極を、異なる導電型とする場合には、前記多結晶シリコン抵抗体の一部と前記ゲート電極に当接して、シリサイド層または金属層が形成されてなることが好ましい。これによって、多結晶シリコン抵抗体の一部とゲート電極がシリサイド層または金属層により短絡されるため、異なる導電型であっても簡単な構造で多結晶シリコン抵抗体とゲート電極を接続することができる。
【００３２】
一方、請求項１０に記載のように、前記多結晶シリコン抵抗体と前記ゲート電極が、同じ導電型である場合には、多結晶シリコン抵抗体とゲート電極を接続するための特別な構造が必要ないため、構造を簡略化でき、製造コストが低減される。
【発明を実施するための最良の形態】
【００３３】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３４】
図１は、本発明の半導体装置の一例で、半導体装置１００の模式的な断面図である。尚、図１の半導体装置１００において、図１１に示した半導体装置８０と同様の部分については同じ符号を付して、その説明は省略する。
【００３５】
また、図２は、図１の半導体装置１００を等価回路で示したスイッチング回路の回路図で、一点鎖線で囲った部分が図１の半導体装置１００に相当する。尚、図２のスイッチング回路において、図１３に示したスイッチング回路と同様の部分については同じ符号を付して、その説明は省略する。また、図２の回路図においては、簡略化して図を見やすくするため、図１３の回路図に描かれている固定抵抗体Ｒ１０と第１ダイオードＤ１０、および第２ダイオードＤ１２の図示を省略している。
【００３６】
図１に示すように、半導体装置１００は、半導体基板１０の表層部に、横型ＭＯＳトランジスタ（以下、ＬＤＭＯＳと略記）２１が形成されてなる半導体装置である。半導体装置１００では、図１と図２に示すように、ＬＤＭＯＳ２１のゲート駆動信号ラインに、ＬＤＭＯＳ２１のドレイン（Ｎ型）と逆の導電型（Ｐ型）の多結晶シリコン抵抗体５０が挿入配置されている。この多結晶シリコン抵抗体５０は、ＬＤＭＯＳ２１のドレイン（Ｄ）のドリフト領域６上に形成されたＬＯＣＯＳ酸化膜４からなる絶縁膜上に配置されている。このため、ＬＯＣＯＳ酸化膜４を介して、ＬＤＭＯＳ２１のドリフト領域６のドレイン電圧Ｖｄが多結晶シリコン抵抗体５０に印加される構成となっている。
【００３７】
図１に示す半導体装置１００は、図１２に示した半導体装置９０と異なり、ＬＤＭＯＳ２１が形成されてなる半導体装置である。半導体基板１０の一方の表層部にソース（Ｓ）とドレイン（Ｄ）が配置され、キャリアが半導体基板１０の横方向に流れるＬＤＭＯＳ２１は、他のトランジスタ素子に較べて高速スイッチングが可能であり、スイッチング回路やスイッチング電源への利用に適している。
【００３８】
スイッチング回路では、一般的に、高速のトランジスタ素子（ＬＤＭＯＳ２１）を用いて回路の動作周波数を上げるほど、回路全体を小型化することができるが、スイッチングによる電圧変化（ｄＶ／ｄｔ）がより急激になるため、ドレイン電圧のオーバーシュート（サージ電圧、ノイズ）が増大してしまう。
【００３９】
しかしながら、図１の半導体装置１００においては、ＬＤＭＯＳ２１のゲート駆動信号ラインにドレイン（Ｄ）と逆の導電型（Ｐ型）の多結晶シリコン抵抗体５０がゲート入力抵抗Ｒｇとして挿入配置されている。該多結晶シリコン抵抗体５０には、ＬＯＣＯＳ酸化膜４からなる絶縁膜を介して、スイッチング時に電位変動するドレイン電圧Ｖｄが印加される。該多結晶シリコン抵抗体５０は、不純物濃度を例えば１×１０１７ｃｍ−３以下に低く設定（ｐ−）することで、図１３で説明したＭＯＳ構造を有するＭＯＳ型抵抗体として機能する。該多結晶シリコン抵抗体５０の導電型はドレイン（Ｄ）と逆の導電型であるため、ＬＤＭＯＳ２１がオフとなってドレイン電圧Ｖｄが上昇すると、該多結晶シリコン抵抗体５０内に空乏層が広がって抵抗値が増大する。従って、ＬＤＭＯＳ２１は、スイッチングの初期においてはゲート入力抵抗Ｒｇである多結晶シリコン抵抗体５０の抵抗値が小さいため高速でスイッチングし、スイッチングの後期では多結晶シリコン抵抗体５０の抵抗値が大きくなってスイッチング速度が低減する。これにより、ドレイン電圧Ｖｄのオーバーシュート（サージ電圧）を低減してノイズ（リンギング）を抑制すると共に、スイッチング損失の増大も防止することができる。
【００４０】
図３は、上記多結晶シリコン抵抗体５０による効果をシミュレーションにより見積もった結果で、図３（ａ）はシミュレーションの各設定パラメータを示す図であり、図３（ｂ）は、シミュレーションにより得られたＬＤＭＯＳ２１のゲート入力抵抗Ｒｇをそれぞれ３Ω，３０Ωとした場合のドレイン電圧Ｖｄの立ち上り特性を示す図である。
【００４１】
図３（ｂ）に示すように、ゲート入力抵抗Ｒｇをスイッチング途中において３Ωから３０Ωに変更することで、図中にｔｓで示した区間の立ち上り速度がほとんど変わらずに、ドレイン電圧Ｖｄのオーバーシュートおよびリンギングを図中のＶｒ１からＶｒ２に大きく低減することができる。
【００４２】
図１に示す半導体装置１００の多結晶シリコン抵抗体５０は、多結晶シリコンからなり安価であると共に、後述するように半導体基板１０の種々の場所に形成することができる。このため、図１の半導体装置１００は、例えば図１３に示した単結晶シリコンからなるＭＯＳ型抵抗体１６０を半導体基板の別位置や外部素子として独立して設ける場合に較べて、小型化が可能である。特に、図１の半導体装置１００では、ＬＤＭＯＳ２１のドレイン（Ｄ）のドリフト領域６上に形成されたＬＯＣＯＳ酸化膜４を介して、ドリフト領域６のドレイン電圧Ｖｄがドレイン（Ｄ）と逆の導電型の多結晶シリコン抵抗体５０に直接印加されている。従って、図１の半導体装置１００は、多結晶シリコン抵抗体５０を配置することによってチップ面積が増大することはなく、構造も簡単であり、これによっても小型化が図れ、安価に製造することができる。
【００４３】
以上のようにして、図１に示す半導体装置１００は、高速スイッチングが可能なＬＤＭＯＳ２１が形成されてなる半導体装置であって、ドレイン電圧Ｖｄのオーバーシュート（サージ電圧）を低減してノイズとスイッチング損失の増大を抑制した、小型且つ低コストで製造できる半導体装置とすることができる。
【００４４】
次に、図１の半導体装置１００の変形例である種々の半導体装置を説明する。
【００４５】
図４は、本発明における別の半導体装置の例で、半導体装置１０１の模式的な断面図である。尚、図４の半導体装置１０１において、図１の半導体装置１００と同様の部分については、同じ符号を付した。
【００４６】
図４に示す半導体装置１０１では、多結晶シリコン抵抗体５０が、ＬＯＣＯＳ酸化膜４上ではなく、ＬＤＭＯＳ２１のドレイン（Ｄ）のドリフト領域６上に形成されたより薄い絶縁膜４ａ上に配置されている。図４の半導体装置１０１では、図１の半導体装置１００に較べて、多結晶シリコン抵抗体５０の抵抗値のドレイン電圧Ｖｄに対する依存性がより大きくなり、低電圧で動作するＬＤＭＯＳ２１に対して特に効果的である。
【００４７】
図５も別の半導体装置の例で、図５（ａ）は、半導体装置１０２の模式的な断面図である。また、図５（ｂ）は、半導体装置１０２のチップ全体を示した模式的な平面図で、一点鎖線Ａ−Ａでの断面が、図５（ａ）に相当する。尚、図５の半導体装置１０２においても、図１の半導体装置１００と同様の部分については、同じ符号を付した。
【００４８】
半導体装置１０２は、図５（ｂ）に示すように、ＬＤＭＯＳ２１ａの形成領域の外周部にドレイン（Ｄ）のドリフト領域６を延長し、多結晶シリコン抵抗体５０が、半導体基板（チップ）１０におけるＬＤＭＯＳ２１ａの形成領域の外周部におけるＬＯＣＯＳ酸化膜４上に配置された構成となっている。
【００４９】
ＬＤＭＯＳをパワー素子として用いる場合、ＬＤＭＯＳは、小さいセルが多数並列に並んだ構成となる。従って、チップ面積に余裕がある場合には、図５（ｂ）に示す半導体装置１０２のように、多結晶シリコン抵抗体５０をＬＤＭＯＳ２１ａの形成領域の外周部に配置することで、ＬＤＭＯＳ２１ａの形成領域におけるセル構造を変えることなくパターン設計を単純化すると共に、該多結晶シリコン抵抗体５０の配置の自由度を高めることができる。
【００５０】
上記した半導体装置１００〜１０２では、いずれも、多結晶シリコン抵抗体５０がＬＤＭＯＳ２１，２１ａのドレイン（Ｄ）のドリフト領域６上に形成された絶縁膜（ＬＯＣＯＳ酸化膜４、絶縁膜４ａ）上に配置され、該絶縁膜を介して、多結晶シリコン抵抗体５０にドレイン電圧Ｖｄが印加される構成となっていた。
【００５１】
図６（ａ），（ｂ）は、ドレイン電圧Ｖｄを多結晶シリコン抵抗体５０に印加する別の構成を有した半導体装置の例で、それぞれ、半導体装置１０３，１０４の模式的な断面図である。尚、図６（ａ），（ｂ）の半導体装置１０３，１０４においては、それぞれ、図１の半導体装置１００および図１１の半導体装置８０と同様の部分について、同じ符号を付した。
【００５２】
図６（ａ），（ｂ）に示す半導体装置１０３，１０４では、どちらも、多結晶シリコン抵抗体５０の上方において、半導体基板上に形成された層間絶縁膜１５を間に挟んで、ＬＤＭＯＳ２１のドレイン（Ｄ）に接続する配線層１６が配置されている。従って、半導体装置１０３，１０４では、多結晶シリコン抵抗体５０の上方にある層間絶縁膜１５と配線層１６を介して、ドレイン（Ｄ）と逆の導電型の多結晶シリコン抵抗体５０にドレイン電圧Ｖｄを印加する構成となっている。尚、図６（ａ）の半導体装置１０３における多結晶シリコン抵抗体５０は、ＬＤＭＯＳ２１のドリフト領域６上に形成されたＬＯＣＯＳ酸化膜４上に配置されているため、ＬＯＣＯＳ酸化膜４を介してもドレイン電圧Ｖｄが印加される。このように、図６（ａ）の半導体装置１０３では多結晶シリコン抵抗体５０の両側からドレイン電圧Ｖｄが印加されるため、図１の半導体装置１００に較べて、より大きなドレイン電圧Ｖｄ依存性を付与することができる。
【００５３】
一方、図６（ｂ）の半導体装置１０４は、ｐ型シリコン基板２、絶縁層３、ｎ型層１からなるＳＯＩ（Silicon On Insulator）構造の半導体基板に形成されており、ＬＤＭＯＳ２１は、側壁酸化膜１７を介して内部に多結晶シリコン１８が埋め込まれた絶縁層３に達する絶縁分離トレンチにより、周囲から絶縁分離されている。半導体装置１０４の多結晶シリコン抵抗体５０は、絶縁分離トレンチの外側のＬＯＣＯＳ酸化膜４上に配置されているため、層間絶縁膜１５とＬＤＭＯＳ２１のドレイン（Ｄ）に接続する配線層１６を介してのみ、ドレイン電圧Ｖｄが印加される構成となっている。
【００５４】
図６（ａ），（ｂ）に示す半導体装置１０３，１０４は、いずれも構造が簡単であり、安価に製造することが可能である。
【００５５】
図７は、別構成の多結晶シリコン抵抗体を有する半導体装置の例で、図７（ａ）は、半導体装置１０５の模式的な断面図である。また、図７（ｂ）は、図７（ａ）の一点鎖線Ｂで囲った部分を拡大した模式的な断面図であり、図７（ｃ）は、図７（ａ）の二点鎖線Ｃで囲った部分を拡大した模式的な上面図である。尚、図７の半導体装置１０５においても、図１１の半導体装置８０と同様の部分について、同じ符号を付した。
【００５６】
図７に示す半導体装置１０５では、側壁絶縁膜１７を介してトレンチ内に埋め込まれた低濃度（ｐ−）の多結晶シリコン１８が、図１〜図６に示した半導体装置１００〜１０４における多結晶シリコン抵抗体５０と同様の機能有する、多結晶シリコン抵抗体５１となっている。すなわち、半導体装置１０５においては、横型ＭＯＳトランジスタ２１のゲート駆動信号ラインに、横型ＭＯＳトランジスタ２１のドレイン（Ｄ）と逆の導電型の多結晶シリコン抵抗体１８が挿入配置された構成となっており、側壁絶縁膜１７からなる絶縁膜を介して、横型ＭＯＳトランジスタ２１のドリフト領域６のドレイン電圧Ｖｄが、トレンチ内に埋め込まれた多結晶シリコン１８からなる多結晶シリコン抵抗体５１に印加される。従って、図７に示す半導体装置１０５についても、ドレイン電圧Ｖｄのオーバーシュート（サージ電圧）を低減してノイズとスイッチング損失の増大を抑制した半導体装置とすることができる。
【００５７】
また、図７の半導体装置１０５においては、多結晶シリコン抵抗体５１がトレンチ内に配置されるため、この場合にも、多結晶シリコン抵抗体５１の配置に伴うチップ面積の増大を抑制することができる。
【００５８】
以上の図１〜図７に示した半導体装置１００〜１０５においては、多結晶シリコン抵抗体５０，５１とＬＤＭＯＳ２１の多結晶シリコンからなるゲート電極１１が、配線により接続されてなる構成となっている。一方、多結晶シリコン抵抗体５０，５１とＬＤＭＯＳ２１のゲート電極１１は同じ多結晶シリコンからなるため、多結晶シリコン抵抗体とＬＤＭＯＳのゲート電極が、一体的に形成されてなる構造であってもよい。
【００５９】
図８〜図１０は、いずれも上記多結晶シリコン抵抗体とＬＤＭＯＳのゲート電極が一体的に形成されてなる半導体装置の例で、それぞれ、半導体装置１０６〜１０８の模式的な断面図である。
【００６０】
図８に示す半導体装置１０６では、ＬＤＭＯＳ２１の閾値電圧制御のために、多結晶シリコン抵抗体５１とゲート電極１１を、異なる導電型としている。一体形成されたゲート電極１１と多結晶シリコン抵抗体５１における導電型と不純物濃度の異なる各領域は、イオン注入により不純物を打ち分けて形成する。半導体装置１０６のように多結晶シリコン抵抗体５１をゲート電極１１と異なる導電型とする場合には、図８に示すように、多結晶シリコン抵抗体５１の一部とゲート電極１１に当接して、シリサイド層（または金属）１１ａが形成されてなることが好ましい。これによって、多結晶シリコン抵抗体５１の一部とゲート電極１１がシリサイド層（または金属層）１１ａにより短絡されるため、異なる導電型であっても簡単な構造で多結晶シリコン抵抗体５１とゲート電極１１を接続することができる。
【００６１】
一方、図９に示す半導体装置１０６では、多結晶シリコン抵抗体５３とＬＤＭＯＳ２２のゲート電極１３が、同じ導電型（Ｐ型）である。この場合には、ＬＤＭＯＳ２２の閾値電圧は上昇するものの、多結晶シリコン抵抗体５３とゲート電極１３を接続するための特別な構造が必要ないため、構造を簡略化でき、製造コストが低減される。
【００６２】
図１０の半導体装置１０７では、ＬＤＭＯＳ２３のゲート電極１１と多結晶シリコン抵抗体５４を、同じＮ導電型の多結晶シリコンで一体的に形成している。図１０に示す半導体装置１０７は、図９に示した半導体装置１０６の導電型を逆転した半導体装置となっており、図９の半導体装置１０６のＬＤＭＯＳ２２がＮチャネルであるのに対し、図１０の半導体装置１０７のＬＤＭＯＳ２３はＰチャネルである。図１０の半導体装置１０７は、Ｐ導電型のドリフト領域６ａ内に形成されたＬＯＣＯＳ酸化膜４上にＮ導電型の多結晶シリコン抵抗体５４が配置され、ＬＯＣＯＳ酸化膜４を介して、ＬＤＭＯＳ２３のドリフト領域６ａのドレイン電圧Ｖｄが多結晶シリコン抵抗体５４に印加される構成となっている。図１０の半導体装置１０７においても、多結晶シリコン抵抗体５４の導電型がドレイン（Ｄ）と逆の導電型となっているため、先に説明したように、ドレイン電圧Ｖｄのオーバーシュート（サージ電圧）を低減してノイズ（リンギング）を抑制すると共に、スイッチング損失の増大も防止することができる。
【００６３】
図８〜図１０に示した半導体装置１０６〜１０８は、いずれも、多結晶シリコン抵抗体５１，５３，５４とゲート電極１１，１３を接続する配線が不要となるため、多結晶シリコン抵抗体５１，５３，５４の形成による配線効率の低下を抑制することができる。
【００６４】
以上のようにして、図１〜図１０で例示した本願発明の半導体装置は、高速スイッチングが可能な横型ＭＯＳトランジスタが形成されてなる半導体装置であって、ドレイン電圧のオーバーシュート（サージ電圧）を低減してノイズとスイッチング損失の増大を抑制した、小型且つ低コストで製造できる半導体装置となっている。
【図面の簡単な説明】
【００６５】
【図１】本発明の半導体装置の一例で、半導体装置１００の模式的な断面図である。
【図２】図１の半導体装置１００を等価回路で示したスイッチング回路の回路図で、一点鎖線で囲った部分が図１の半導体装置１００に相当する。
【図３】多結晶シリコン抵抗体５０による効果をシミュレーションにより見積もった結果で、（ａ）はシミュレーションの各設定パラメータを示す図であり、（ｂ）は、ＬＤＭＯＳ２１のゲート入力抵抗Ｒｇをそれぞれ３Ω，３０Ωとした場合のドレイン電圧Ｖｄの立ち上り特性を示す図である。
【図４】本発明における別の半導体装置の例で、半導体装置１０１の模式的な断面図である。
【図５】別の半導体装置の例で、（ａ）は、半導体装置１０２の模式的な断面図である。また、（ｂ）は、半導体装置１０２のチップ全体を示した模式的な平面図で、一点鎖線Ａ−Ａでの断面が、（ａ）に相当する。
【図６】（ａ），（ｂ）は、ドレイン電圧Ｖｄを多結晶シリコン抵抗体５０に印加する別の構成を有した半導体装置の例で、それぞれ、半導体装置１０３，１０４の模式的な断面図である。
【図７】別構成の多結晶シリコン抵抗体を有する半導体装置の例で、（ａ）は、半導体装置１０５の模式的な断面図である。また、（ｂ）は、（ａ）の一点鎖線Ｂで囲った部分を拡大した模式的な断面図であり、（ｃ）は、（ａ）の二点鎖線Ｃで囲った部分を拡大した模式的な上面図である。
【図８】多結晶シリコン抵抗体とＬＤＭＯＳのゲート電極が一体的に形成されてなる半導体装置の例で、半導体装置１０６の模式的な断面図である。
【図９】多結晶シリコン抵抗体とＬＤＭＯＳのゲート電極が一体的に形成されてなる半導体装置の例で、半導体装置１０７の模式的な断面図である。
【図１０】多結晶シリコン抵抗体とＬＤＭＯＳのゲート電極が一体的に形成されてなる半導体装置の例で、半導体装置１０８の模式的な断面図である。
【図１１】特許文献１に開示ざれた半導体装置で、半導体装置８０の模式的な断面図である。
【図１２】特許文献２に開示ざれた半導体装置で、半導体装置９０の模式的な斜視図において、要部を部分的に断面で示した図である。
【図１３】ＭＯＳトランジスタの新規な駆動回路を用いたスイッチング回路の一例で、破線で囲った部分が、電界効果型のトランジスタ２０（ｎ型ＭＯＳトランジスタ）を駆動するための駆動回路Ｋ１０である。
【符号の説明】
【００６６】
８０，９０，１００〜１０８  半導体装置
１０  半導体基板
２１，２１ａ，２２，２３  横型ＭＯＳトランジスタ（ＬＤＭＯＳ）
１１，１３  ゲート電極
１１ａ  シリサイド層
６，６ａ  ドリフト領域
５０，５１，５３，５４  多結晶シリコン抵抗体
４  ＬＯＣＯＳ酸化膜
４ａ  絶縁膜
１５  層間絶縁膜
１６  配線層
１７  側壁酸化膜
１８  多結晶シリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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