(57)【要約】【課題】システムの信頼性を向上出来るメモリコントローラを提供すること。【解決手段】電流経路が直列接続され且つ電荷蓄積層を備えた複数のメモリセルＭＴを備えた第１半導体メモリ１１にデータを書き込むメモリコントローラ１２であって、ホスト機器２から第１データを受信するホストインタフェース２１と、第２データを一時的に保持する第２半導体メモリ２５と、前記第１半導体メモリ１１の状態に応じて前記第２データを生成して前記第２半導体メモリ２５に一時的に保持させ、且つ記第１データ及び第２データを前記第１半導体メモリ１１に書き込む演算処理装置２２とを具備し、前記演算処理装置２２は前記第２データの書き込み時において、前記セレクトゲート線ＳＧＤ、ＳＧＳに隣接する前記ワード線ＷＬ０、ＷＬ３１を選択せず、前記セレクトゲート線ＳＧＤ、ＳＧＳに隣接しない前記ワード線ＷＬ１〜ＷＬ３０を選択する。【選択図】      図８
2008021394.tif 000002
【特許請求の範囲】
【請求項１】
第１選択トランジスタのソースと第２選択トランジスタのドレインとの間に電流経路が直列接続され、且つ制御ゲートと電荷蓄積層を備えた複数のメモリセルと、前記第１、第２選択トランジスタのゲートにそれぞれ接続されたセレクトゲート線と、前記制御ゲートにそれぞれ接続されたワード線とを備えた第１半導体メモリにデータを書き込むメモリコントローラであって、前記メモリコントローラは、
ホスト機器に接続可能とされ、前記ホスト機器から第１データを受信するホストインタフェースと、
第２データを一時的に保持する第２半導体メモリと、
前記第１半導体メモリの状態に応じて前記第２データを生成して前記第２半導体メモリに一時的に保持させ、且つ前記ホストインタフェースで受信した前記第１データ、及び前記第２半導体メモリに保持される前記第２データを前記第１半導体メモリに書き込む演算処理装置と
を具備し、前記演算処理装置は前記第２データの書き込み時において、前記セレクトゲート線に隣接する前記ワード線を選択せず、前記セレクトゲート線に隣接しない前記ワード線を選択する
ことを特徴とするメモリコントローラ。
【請求項２】
前記第１半導体メモリは、前記第１、第２選択トランジスタと前記直列接続された複数の前記メモリセルを含むメモリセル群と、
前記メモリセル群毎に前記第１選択トランジスタのドレインに接続されたビット線と、
前記メモリセル群を複数含むメモリブロックを備え、
前記演算処理装置は前記第２データの書き込み時において、前記メモリブロック端部に位置する前記ビット線を選択せず、前記メモリブロック端部に位置しないビット線を選択する
ことを特徴とする請求項１記載のメモリコントローラ。
【請求項３】
第１選択トランジスタのソースと第２選択トランジスタのドレインとの間に電流経路が直列接続され、且つ制御ゲートと電荷蓄積層を備え、少なくとも２ビット以上のデータを保持可能な複数のメモリセルと、前記第１、第２選択トランジスタのゲートにそれぞれ接続されたセレクトゲート線と、前記制御ゲートにそれぞれ接続されたワード線とを備えた第１半導体メモリにデータを書き込むメモリコントローラであって、前記メモリコントローラは、
ホスト機器に接続可能とされ、前記ホスト機器から第１データを受信するホストインタフェースと、
第２データを一時的に保持する第２半導体メモリと、
前記半導体メモリの状態に応じて前記第２データを生成して前記第２半導体メモリに一時的に保持させ、且つ前記ホストインタフェースで受信した前記第１データ、及び前記第２半導体メモリに保持される前記第２データを前記第１半導体メモリに書き込む演算処理装置と
を具備し、前記演算処理装置は前記第２データの書き込み時において、前記セレクトゲート線に隣接する前記ワード線に接続された前記メモリセルに対しては１ビットのデータを書き込み、それ以外のワード線に接続された前記メモリセルに対しては前記２ビット以上のデータを書き込む
ことを特徴とするメモリコントローラ。
【請求項４】
前記演算処理装置は前記第１データの書き込み時においても、前記セレクトゲート線に隣接する前記ワード線に接続された前記メモリセルに対しては１ビットのデータを書き込み、それ以外のワード線に接続された前記メモリセルに対しては前記２ビット以上のデータを書き込む
ことを特徴とする請求項３記載のメモリコントローラ。
【請求項５】
前記第２データは、前記第１半導体メモリにおける論理アドレスと物理アドレスとの対応関係、及び不良メモリセルの情報を含むシステム情報である
ことを特徴とする請求項１または３記載のメモリコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリコントローラに関する。例えば、不揮発性の半導体メモリチップの動作を制御するメモリコントローラに関する。
【背景技術】
【０００２】
近年、デジタルカメラや携帯型オーディオプレーヤの急速な普及により、大容量の不揮発性半導体メモリの需要が拡大している。そして、不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリ（以下、単にフラッシュメモリと呼ぶ場合がある）が広く使用されている。
【０００３】
ＮＡＮＤ型フラッシュメモリにおいては、データは複数のメモリセルにつき一括して消去される。この消去単位を、以下メモリブロックと呼ぶ。またメモリブロック内には、複数のＮＡＮＤセルが含まれる。ＮＡＮＤセルは、ドレインがビット線に接続された選択トランジスタＳＴ１と、ソースがソース線に接続された選択トランジスタＳＴ２と、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に電流経路が直列接続された複数のメモリセルトランジスタＭＴとを有している。
【０００４】
上記従来のＮＡＮＤ型フラッシュメモリでは、データを書き込む際にはいずれかのワード線が選択される（例えば特許文献１、非特許文献１参照）。しかしながら、この場合には重要なデータが失われてシステムの信頼性が低下するという問題があった。
【特許文献１】特開２００５−２８５１８４号公報
【非特許文献１】SmartMediaTM（登録商標）物理フォーマット仕様Ver 1.21、ＳＳＦＤＣフォーラム技術部会発行、１９９９年５月１９日
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、システムの信頼性を向上出来るメモリコントローラを提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係るメモリコントローラは、第１選択トランジスタのソースと第２選択トランジスタのドレインとの間に電流経路が直列接続され、且つ制御ゲートと電荷蓄積層を備えた複数のメモリセルと、前記第１、第２選択トランジスタのゲートにそれぞれ接続されたセレクトゲート線と、前記制御ゲートにそれぞれ接続されたワード線とを備えた第１半導体メモリにデータを書き込むメモリコントローラであって、前記メモリコントローラは、ホスト機器に接続可能とされ、前記ホスト機器から第１データを受信するホストインタフェースと、第２データを一時的に保持する第２半導体メモリと、前記第１半導体メモリの状態に応じて前記第２データを生成して前記第２半導体メモリに一時的に保持させ、且つ前記ホストインタフェースで受信した前記第１データ、及び前記第２半導体メモリに保持される前記第２データを前記第１半導体メモリに書き込む演算処理装置とを具備し、前記演算処理装置は前記第２データの書き込み時において、前記セレクトゲート線に隣接する前記ワード線を選択せず、前記セレクトゲート線に隣接しない前記ワード線を選択する。
【発明の効果】
【０００７】
本発明によれば、システムの信頼性を向上出来るメモリコントローラを提供出来る。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施形態］  
この発明の第１の実施形態に係るメモリコントローラについて、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
【００１０】
図示するようにメモリシステムは、メモリカード１及びホスト機器２を備えている。ホスト機器２は、バスインタフェース１４を介して接続されるメモリカード１に対しアクセスを行うためのハードウェアおよびソフトウェアを備えている。メモリカード１は、ホスト機器２に接続された時に電源供給を受けて動作し、ホスト機器２からのアクセスに応じた処理を行う。
【００１１】
メモリカード１は、ホスト機器２とバスインタフェース１４を介して情報の授受を行う。メモリカード１は、ＮＡＮＤ型フラッシュメモリチップ（単にＮＡＮＤ型フラッシュメモリ、またはフラッシュメモリと呼ぶことがある）１１、フラッシュメモリチップ１１を制御するカードコントローラ１２、および複数の信号ピン（第１ピン乃至第９ピン）１３を備えている。
【００１２】
複数の信号ピン１３は、カードコントローラ１２と電気的に接続されている。複数の信号ピン１３における第１ピン乃至第９ピンに対する信号の割り当ては、例えば図２に示すようになっている。図２は、第１ピン乃至第９ピンと、それらに割り当てられた信号とを示す表である。
【００１３】
データ０乃至データ３は、第７ピン、第８ピン、第９ピン、および第１ピンにそれぞれ割り当てられている。第１ピンは、また、カード検出信号に対しても割り当てられている。さらに、第２ピンはコマンドに割り当てられ、第３ピンおよび第６ピンは接地電位Ｖssに、第４ピンは電源電位Ｖddに、第５ピンはクロック信号に割り当てられている。
【００１４】
また、メモリカード１は、ホスト機器２に設けられたスロットに対して挿抜可能なように形成されている。ホスト機器２に設けられたホストコントローラ（図示せず）は、これら第１ピン乃至第９ピンを介してメモリカード１内のカードコントローラ１２と各種信号およびデータを通信する。例えば、メモリカード１にデータが書き込まれる際には、ホストコントローラは、書き込みコマンドを、第２ピンを介してカードコントローラ１２にシリアルな信号として送出する。このとき、カードコントローラ１２は、第５ピンに供給されているクロック信号に応答して、第２ピンに与えられる書き込みコマンドを取り込む。
【００１５】
ここで、前述したように、書き込みコマンドは、第２ピンのみを利用してカードコントローラ１２にシリアルに入力される。コマンドの入力に割り当てられている第２ピンは、図２に示すように、データ３用の第１ピンと接地電位Ｖss用の第３ピンとの間に配置されている。複数の信号ピン１３とそれに対するバスインタフェース１４は、ホスト機器２内のホストコントローラとメモリカード１とが通信するのに使用される。
【００１６】
これに対し、フラッシュメモリ１１とカードコントローラ１２との間の通信は、ＮＡＮＤ型フラッシュメモリ用のインタフェースによって行われる。したがって、ここでは図示しないが、フラッシュメモリ１１とカードコントローラ１２とは例えば８ビットの入出力（Ｉ／Ｏ）線により接続されている。
【００１７】
例えば、カードコントローラ１２がフラッシュメモリ１１にデータを書き込む際には、カードコントローラ１２は、これらＩ／Ｏ線を介してデータ入力コマンド８０Ｈ、カラムアドレス、ページアドレス、データ、およびプログラムコマンド１０Ｈをフラッシュメモリ１１に順次入力する。ここで、コマンド８０Ｈの“Ｈ”は１６進数を示すものであり、実際には“１０００００００”という８ビットの信号が、８ビットのＩ／Ｏ線にパラレルに与えられる。つまり、このＮＡＮＤ型フラッシュメモリ用のインタフェースでは、複数ビットのコマンドがパラレルに与えられる。
【００１８】
また、ＮＡＮＤ型フラッシュメモリ用のインタフェースでは、フラッシュメモリ１１に対するコマンドとデータが同じＩ／Ｏ線を共用して通信されている。このように、ホスト機器２内のホストコントローラとメモリカード１とが通信するインタフェースと、フラッシュメモリ１１とカードコントローラ１２とが通信するインタフェースとは異なる。
【００１９】
次に、図１に示すメモリカード１の備えるカードコントローラの内部構成について図３を用いて説明する。図３はカードコントローラのブロック図である。
【００２０】
カードコントローラ１２は、フラッシュメモリ１１内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか）を管理する。カードコントローラ１２は、ホストインタフェースモジュール２１、ＭＰＵ（Micro processing unit）２２、フラッシュコントローラ２３、ＲＯＭ（Read-only memory）２４、ＲＡＭ（Random access memory）２５、およびバッファ２６を有する。
【００２１】
ホストインタフェースモジュール２１は、カードコントローラ１２とホスト機器２との間のインタフェース処理を行う。
【００２２】
ＭＰＵ２２は、メモリカード１全体の動作を制御する。ＭＰＵ２２は、例えばメモリカード１が電源供給を受けたときに、ＲＯＭ２４に格納されているファームウェア（制御プログラム）をＲＡＭ２５上に読み出して所定の処理を実行することにより、各種のテーブルをＲＡＭ２５上に作成する。このテーブルのひとつがシステム情報である。ＲＡＭ２５は、例えばＳＲＡＭ等の揮発性半導体メモリである。勿論、不揮発性の半導体メモリであっても良い。システム情報はＮＡＮＤ型フラッシュメモリ１１に関する情報であるが、その詳細は後述する。またＭＰＵ２２は、ホスト機器２から書き込みコマンド、読み出しコマンド、消去コマンドを受け取り、フラッシュメモリ１１に対して所定の処理を実行したり、バッファ２６を通じたデータ転送処理を制御したりする。
【００２３】
ＲＯＭ２４は、ＭＰＵ２２により制御される制御プログラムなどを格納する。ＲＡＭ２５は、ＭＰＵ２２の作業エリアとして使用され、制御プログラムや各種のテーブル（表）を記憶する。フラッシュコントローラ２３は、カードコントローラ１２とフラッシュメモリ１１との間のインタフェース処理を行う。
【００２４】
バッファ２６は、ホスト機器２から送られてくるデータをフラッシュメモリ１１へ書き込む際に、一定量のデータ（例えば、１ページ分）を一時的に記憶したり、フラッシュメモリ１１から読み出されるデータをホスト機器２へ送り出す際に、一定量のデータを一時的に記憶したりする。
【００２５】
次に、ＮＡＮＤ型フラッシュメモリ１１の内部構成について簡単に説明する。図４はＮＡＮＤ型フラッシュメモリ１１のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１１は、メモリセルアレイ３０、ページバッファ３１、及びロウデコーダ３２を備えている。
【００２６】
メモリセルアレイ３０は、複数のメモリブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を含んでいる。なお以下ではメモリブロックＢＬＫ０〜ＢＬＫｎを単純にメモリブロックＢＬＫと呼ぶことがある。また、データの消去はメモリブロックＢＬＫ単位で行われる。すなわち、同一メモリブロックＢＬＫ内のデータは一括して消去される。メモリブロックＢＬＫの各々は、複数のメモリセルトランジスタを備えている。またメモリブロックＢＬＫ内には、複数のワード線ＷＬ０、ＷＬ１、…（以下ワード線ＷＬと呼ぶ）と、ワード線ＷＬに直交するビット線ＢＬ０、ＢＬ１、…（以下ビット線ＢＬと呼ぶ）とが設けられている。そして、同一行にあるメモリセルトランジスタは同一のワード線に共通接続されている。また、同一列にあるメモリセルトランジスタは、複数のメモリセルトランジスタ単位でビット線ＢＬに共通接続されている。なお、データの書き込み及び読み出しは複数のメモリセルトランジスタの集合毎に行われ、このメモリセルトランジスタの集合を１ページと呼ぶ。なお、読み出し時及び書き込み時において、ロウアドレスによっていずれかのワード線ＷＬが選択され、カラムアドレスによっていずれかのビット線ＢＬが選択される。図４の例であると、フラッシュメモリ１１の各ページは、２１１２バイト（５１２バイト分のデータ記憶部×４＋１０バイト分の冗長部×４＋２４バイト分の管理データ記憶部）を有しており、各メモリブロックＢＬＫは例えば１２８ページを含んでいる。
【００２７】
ページバッファ３１は、フラッシュメモリ１１へのデータ入出力を行い、データを一時的に保持する。ページバッファ３１が保持可能なデータサイズは、各メモリブロックＢＬＫのページサイズと同じく２１１２バイト（２０４８バイト＋６４バイト）である。データ書き込みなどの際、ページバッファ１１は、フラッシュメモリ１１に対するデータ入出力処理を、自身の記憶容量に相当する１ページ分の単位で実行する。
【００２８】
ロウデコーダ３２は、データの書き込み時及び読み出し時において、いずれかのワード線ＷＬを選択する。
【００２９】
次に、メモリブロックの詳細な構成について図５を用いて説明する。図５はいずれかのメモリブロックＢＬＫの等価回路図である。  
図示するようにメモリブロックＢＬＫは、ワード線ＷＬ方向に沿って配置された（ｍ＋１）個のＮＡＮＤセルを備えている（ｍは１以上の自然数）。各々のＮＡＮＤセルは、選択トランジスタＳＴ１、ＳＴ２、及び３２個のメモリセルトランジスタＭＴを備えている。各々のＮＡＮＤセルに含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｍに接続され、ゲートがセレクトゲート線ＳＧＤに共通接続されている。また選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートがセレクトゲート線ＳＧＳに共通接続されている。
【００３０】
メモリセルトランジスタＭＴの各々は、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを備えたＭＯＳトランジスタである。積層ゲートは、ゲート絶縁膜上に形成された電荷蓄積層（フローティングゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含んでいる。各々のＮＡＮＤセルにおいて、３２個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、各々の電流経路が直列接続されるように配置されている。そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲートがワード線ＷＬ０〜ＷＬ３１にそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬ３１に接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００３１】
ワード線ＷＬ０〜ＷＬ３１は、メモリブロック内のＮＡＮＤセル間で、メモリセルトランジスタＭＴの制御ゲートを共通に接続している。つまり、メモリブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴの制御ゲートは、同一のワード線ＷＬに接続される。またビット線ＢＬ０〜ＢＬｍは、メモリブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のメモリブロックＢＬＫ内において同一列にあるＮＡＮＤセルは、同一のビット線ＢＬに接続される。
【００３２】
次に図３で触れたシステム情報について図６を用いて説明する。図６は、ＲＡＭ２５に保持されるシステム情報の一例を示す概念図である。  
図示するようにシステム情報は、アドレステーブル（address table）及びバッドブロックテーブル（bad block table）を含む。アドレステーブルとは、論理アドレスと物理アドレスとの対応関係を示すテーブルである。論理アドレスとは、ホスト機器２からメモリカード１にアクセスがなされる際に用いられるアドレスである。他方、物理アドレスとは、ＮＡＮＤ型フラッシュメモリ１１のメモリセルアレイ３０内の物理的な位置を示すアドレスである。そして論理アドレスと物理アドレスとは、必ずしも一致するわけでは無い。従ってＭＰＵ２２は、両者の対応関係をアドレステーブルとしてＲＡＭ２５に保持する。例えば図６の例であるとアドレステーブルは、各物理ブロックアドレスが割り当てられたエントリに、対応する論理ブロックアドレスが保持される。図６の場合、先頭のエントリから順番に論理ブロックアドレス“０”、“１”、“５”が保持されているので、物理ブロックアドレス“０”は論理ブロックアドレス“０”に対応し、物理ブロックアドレス“１”は論理ブロックアドレス“１”に対応し、物理ブロックアドレス“２”は論理ブロックアドレス“５”に対応する。
【００３３】
次にバッドブロックテーブルについて説明する。ＮＡＮＤ型フラッシュメモリ１１において何らかの不良が原因でメモリブロックが使用出来なくなった場合、ＭＣＵ２２はそのメモリブロックを把握しておく必要がある。そのためＭＣＵ２２は、使用すべきでないメモリブロックをバッドブロックテーブルとしてＲＡＭ２５に保持する。例えば図６の例であると、メモリブロックＢＬＫ３、ＢＬＫ１２、ＢＬＫ４８が使用禁止とされる。  
これらのシステム情報は、一時的にＲＡＭ２５に保存され、所定のタイミングにてＮＡＮＤ型フラッシュメモリ１１に書き込まれる。
【００３４】
次に、上記メモリシステムにおけるデータの書き込み方法について図７を用いて説明する。図７は、書き込み時におけるカードコントローラ１２の処理の様子を示すフローチャートである。
【００３５】
カードコントローラ１２は書き込み動作を開始すると（ステップＳ１０）、まずＭＣＵ２２が、書き込むべきデータがホスト機器２から与えられる正味のデータか、またはＲＡＭ２５に保持されているシステム情報であるかを判断する（ステップＳ１１）。システム情報である場合には（ステップＳ１２、ＹＥＳ）、ＭＣＵ２２はワード線ＷＬ０、ＷＬ３１が選択されないようにロウ方向のアドレスを発生する（ステップＳ１３）。より具体的に説明すると、まずＭＣＵ２２はいずれかのメモリブロックを選択すべくブロックアドレスを発生する。更にいずれかのページを選択すべくページアドレスを発生する。この際ＭＣＵ２２は、ワード線ＷＬ０、ＷＬ３１ではなくワード線ＷＬ１〜ＷＬ３０に対応するようにページアドレスを発生する。引き続きフラッシュコントローラ２３が、ＭＣＵ２２で発生されたブロックアドレスとページアドレスとに基づいてロウアドレスを発生する。更にＭＣＵ２２は書き込み命令とシステム情報とを、フラッシュコントローラ２３を介してＮＡＮＤ型フラッシュメモリ１１に与え、更にフラッシュメモリ２３からロウアドレスがＮＡＮＤ型フラッシュメモリ１１に与えられることにより、データの書き込みが行われる（ステップＳ１４）。
【００３６】
ＮＡＮＤ型フラッシュメモリ１１では、ロウデコーダ３２がロウアドレスに基づいてワード線ＷＬ１〜ＷＬ３０のいずれかを選択し、図示せぬ書き込み回路からシステム情報が各ビット線に与えられる。その結果、ワード線ＷＬ１〜ＷＬ３０のいずれかに接続されたメモリセルトランジスタＭＴにシステム情報が書き込まれる。
【００３７】
ステップＳ１２においてシステム情報ではないと判断された場合（ステップＳ１２、ＮＯ）には、ＭＣＵ２２は通常の書き込み動作を行う。すなわちＭＣＵ２２は、ワード線ＷＬ０、ＷＬ３１も含めていずれかのワード線ＷＬ０〜ＷＬ３１が選択されるようにロウ方向のアドレスを発生する（ステップＳ１３）。すなわち、ワード線ＷＬ０〜ＷＬ３１のいずれかに対応するようにページアドレスを発生する。その後、ステップＳ１４にてデータの書き込みが行われる。
【００３８】
上記のように、この発明の第１の実施形態に係るメモリシステムであると、下記（１）の効果が得られる。  
（１）システムの信頼性を向上出来る（その１）。  
図８は、本実施形態に係るフラッシュメモリ１１の備えるメモリブロックＢＬＫの回路図であり、システム情報書き込み時の様子を示している。
【００３９】
図示するように本実施形態に係るメモリシステムであると、カードコントローラ１２はシステム情報をワード線ＷＬ１〜ＷＬ３０に接続されたメモリセルトランジスタＭＴに書き込み、ワード線ＷＬ０、ＷＬ３１に接続されたメモリセルトランジスタＭＴには書き込まない。換言すれば、カードコントローラ１２はシステム情報を書き込む際、セレクトゲート線ＳＧＤ、ＳＧＳに隣接したワード線ＷＬ０、ＷＬ３１を選択せず、セレクトゲート線ＳＧＤ、ＳＧＳに隣接しないワード線ＷＬ１〜ＷＬ３０を選択する。
【００４０】
この点、従来であると、書き込むべきデータの種類にかかわらずワード線ＷＬ０〜ＷＬ３１のいずれかが選択される。従って、ホスト機器から与えられる通常のデータのみならず、システム情報等のシステムが動作する上で重要なデータを書き込む際にも、セレクトゲート線に隣接したワード線ＷＬ０、ＷＬ３１が選択され得る。しかし、メモリブロックＢＬＫ内においてセレクトゲート線ＳＧＤ、ＳＧＳが設けられる領域は、ワード線ＷＬの配置に関する規則性が崩れる領域である。従って、半導体装置の製造プロセス上、セレクトゲート線ＳＧＤ、ＳＧＳに隣接するワード線ＷＬにはビット誤りなど不良が発生しやすい。その結果、信頼性が必要なデータ（つまりシステム情報など、システムが動作する上で必要なデータ）をセレクトゲート線ＳＧＤ、ＳＧＳに隣接するワード線に接続されたメモリセルトランジスタＭＴに書き込むと、システムとしての信頼性が低下する。
【００４１】
しかし本実施形態であると、信頼性が必要なデータを書き込む際には、不良が発生しやすいワード線を避けてワード線を選択することにより、これらのデータが失われること等を防止できる。その結果、メモリシステムの信頼性を向上出来る。
【００４２】
［第２の実施形態］  
この発明の第２の実施形態に係るメモリコントローラについて説明する。本実施形態は多値ＮＡＮＤ型フラッシュメモリにおいて、信頼性の必要なデータを書き込む場合にセレクトゲート線ＳＧＤ、ＳＧＳに隣接したワード線を選択する際には、２値モードで書き込むものである。なお、メモリシステムの構成については上記第１の実施形態と同様であるので説明は省略する。図９は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１１におけるメモリセルトランジスタＭＴの閾値分布を示すグラフである。
【００４３】
本実施形態に係るＮＡＮＤ型フラッシュメモリ１１は、２ビット以上のデータを保持する。このようなフラッシュメモリを以下、多値ＮＡＮＤ型フラッシュメモリと呼ぶことがある。本実施形態では、多値ＮＡＮＤ型フラッシュメモリ１１が２ビットのデータを保持可能であり、各メモリセルトランジスタＭＴに２ビットのデータが書き込まれるモードを４値モード（または多値モード）、１ビットのデータが書き込まれるモードを２値モードと呼ぶことにする。図９においては、横軸が閾値電圧Ｖthを示し、縦軸がメモリセルの存在確率を示す。
【００４４】
まず４値モードについて説明する。図示するようにメモリセルトランジスタは、閾値電圧Ｖthの低い順に“１１”、“０１”、“１０”、“００”の４つのデータを保持出来る。“１１”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、Ｖth＜０Ｖである。“０１”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、０Ｖ＜Ｖth＜Ｖth１である。“１０”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、Ｖth１＜Ｖth＜Ｖth２である。“００”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、Ｖth２＜Ｖth＜Ｖth３である。
【００４５】
次に２値モードについて説明する。図示するようにメモリセルトランジスタは、閾値電圧Ｖthの低い順に“１”、“０”の２つのデータを保持出来る。“１”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、Ｖth＜０Ｖである。“０”データを保持するメモリセルトランジスタの閾値電圧Ｖthは、Ｖth１＜Ｖth＜Ｖth２である。すなわち、“１”データは４値モードにおける“１１”データに等しく、“０”データは４値モードにおける“１０”データに等しい閾値電圧を有する。
【００４６】
つまり、言い換えれば２値モードとは、４値モードにおける２ビットデータのうち、下位ビットのみを用いた動作モードと言うことが出来る。メモリセルトランジスタに対して２値モードでデータを書き込むか、または４値モードでデータを書き込むかについては、カードコントローラ１２によって制御される。
【００４７】
データの書き込みは、まず下位ビットから行われる。消去状態を“１１”（“−−”、−は不定の意味）とすると、まず下位ビットが書き込まれることにより、メモリセルトランジスタＭＴは“１１”（“−１”）、または“１０”（“−０”）を保持する。２値モードの場合には、以上で書き込みは終了である。４値モードで書き込む場合には、次に上位ビットが書き込まれる。その結果、“１１”（“−１”）を保持するメモリセルトランジスタＭＴは、“１１”または“０１”を保持し、“１０”（“−０”）を保持するメモリセルトランジスタは“１０”または“００”を保持する。
【００４８】
次に、上記メモリシステムにおけるデータの書き込み方法について図１０を用いて説明する。図１０は、書き込み時におけるカードコントローラ１２の処理の様子を示すフローチャートである。
【００４９】
まずステップＳ１１までの処理は第１の実施形態と同様である。そして書き込むべきデータがシステム情報ではなかった場合（ステップＳ１２、ＮＯ）には、カードコントローラ１２のＭＣＵ２２は、いずれのワード線ＷＬ０〜ＷＬ３１に対しても多値モード（本実施形態では４値モード）でデータを書き込む（ステップＳ２０）。システム情報であり（ステップＳ１２、ＹＥＳ）、且つワード線ＷＬ０またはＷＬ３１を選択する場合（ステップＳ２１、ＹＥＳ）には、カードコントローラ１２のＭＣＵ２２は、２値モードでデータを書き込む（ステップＳ２２）。他方、ワード線ＷＬ０またはＷＬ３１を選択しない場合（ステップＳ２２、ＮＯ）には、ＭＣＵ２２は多値モードでデータを書き込む（ステップＳ２０）。
【００５０】
上記のように、この発明の第２の実施形態に係るメモリシステムであると、下記（２）の効果が得られる。  
（２）システムの信頼性を向上出来る（その２）。  
図１１は、本実施形態に係るフラッシュメモリ１１の備えるメモリブロックＢＬＫの回路図であり、システム情報書き込み時の様子を示している。
【００５１】
図示するように本実施形態に係るメモリシステムであると、カードコントローラ１２はシステム情報をＮＡＮＤ型フラッシュメモリ１１に書き込む際、ワード線ＷＬ１〜ＷＬ３０を選択する際には多値モードで書き込み、ワード線ＷＬ０、ＷＬ３１を選択する際には２値モードで書き込む。換言すれば、カードコントローラ１２はシステム情報を書き込む際、セレクトゲート線ＳＧＤ、ＳＧＳに隣接したワード線ＷＬ０、ＷＬ３１を選択する際には２値モードで、セレクトゲート線ＳＧＤ、ＳＧＳに隣接しないワード線ＷＬ１〜ＷＬ３０を選択する際には多値モードを適用する。
【００５２】
図９で説明したように、２値モードの場合には、４値モードに比べて各データの閾値電圧差が大きい。また２値モードでの書き込み動作は、４値モードに比べてメモリセルトランジスタＭＴに与えるストレスは小さい。従って、２値モードで書き込みを行うことで、ビット誤りの発生しやすいワード線ＷＬ０、ＷＬ３１であっても、システム情報を正確に保持出来る。その結果、メモリシステムの信頼性を向上出来る。
【００５３】
なお、本実施形態では２値モードは４値モードの下位ビットを用いた動作モードであると説明した。しかし、４値モードの上位ビットを用いた動作モードであっても良い。いずれを用いるかは、データの保持特性や閾値の設定方法などに鑑みて、適宜選択することが出来る。
【００５４】
また、上記実施形態ではシステム情報をワード線ＷＬ０、ＷＬ３１に書き込み際のみ２値モードを適用する場合について説明した。しかし、ホスト機器２から与えられる通常のデータをワード線ＷＬ０、ＷＬ３１に書き込む際にも２値モードを適用しても良い。この場合のカードコントローラ１２の処理のフローチャートを図１２に示す。図示するように処理の流れは、図１０においてステップＳ１１、Ｓ１２を省略したものである。すなわち、まずワード線ＷＬ０、ＷＬ３１を選択するか否かを判定し、データの種類にかかわらず、選択する場合には（ステップＳ２１、ＹＥＳ）２値モードで書き込み（ステップＳ２２）、選択しない場合には（ステップＳ２１、ＮＯ）４値モードで書き込む。本方法によれば、通常データについても信頼性を確保出来る。
【００５５】
［第３の実施形態］  
この発明の第３の実施形態に係るメモリコントローラについて説明する。本実施形態は、上記第１の実施形態において、更にビット線についても考慮したものである。メモリシステムの構成は第１の実施形態とほぼ同様であるが、ＮＡＮＤ型フラッシュメモリ１１はビット線を選択するカラムデコーダを備えている。図１３は、書き込み時におけるカードコントローラ１２の処理の様子を示すフローチャートである。
【００５６】
ステップＳ１１までの処理は第１の実施形態と同様である。システム情報である場合には（ステップＳ１２、ＹＥＳ）、ＭＣＵ２２はワード線ＷＬ０、ＷＬ３１が選択されないようにロウ方向のアドレスを発生する（ステップＳ１３）。引き続きＭＣＵ２２は、ビット線ＢＬ０、ＢＬｍが選択されないようにカラム方向のアドレスを発生する（ステップＳ３０）。すなわちＭＣＵ２２は、ブロックアドレスにより選択したメモリブロックＢＬＫ内において、端部に位置するビット線を選択しないように、カラム方向を選択する。すなわち、ビット線ＢＬ１〜ＢＬ（ｍ−１）を選択するように、カラムアドレスを発生する。そして、ステップＳ１３で発生されたロウアドレスがフラッシュメモリ１１のロウデコーダ３２に与えられ、ステップＳ３０で発生されたカラムアドレスがカラムデコーダに与えられる。そして、ロウデコーダ３２によって選択されたワード線と、カラムデコーダによって選択されたビット線とに接続されたメモリセルトランジスタに、システム情報が書き込まれる（ステップＳ１４）。
【００５７】
ステップＳ１２においてシステム情報ではないと判断された場合（ステップＳ１２、ＮＯ）には、ＭＣＵ２２は通常の書き込み動作を行う。すなわちＭＣＵ２２は、ワード線ＷＬ０、ＷＬ３１も含めていずれかのワード線ＷＬ０〜ＷＬ３１が選択されるようにロウ方向のアドレスを発生する（ステップＳ１３）。すなわち、ワード線ＷＬ０〜ＷＬ３１のいずれかに対応するようにページアドレスを発生する。引き続きＭＣＵ２２は、ビット線ＢＬ０、ＢＬｍも含めていずれかのビット線ＢＬ０〜ＢＬｍが選択されるようにカラムアドレスを発生する（ステップＳ３１）。その後、ステップＳ１４にてデータの書き込みが行われる。
【００５８】
上記のように、この発明の第１の実施形態に係るメモリシステムであると、第１の実施形態で説明した（１）の効果に加えて、下記（３）の効果が得られる。  
（３）システムの信頼性を向上出来る（その３）。  
図１４は、本実施形態に係るフラッシュメモリ１１の備えるメモリブロックＢＬＫの回路図であり、システム情報書き込み時の様子を示している。
【００５９】
図示するように本実施形態に係るメモリシステムであると、カードコントローラ１２はシステム情報をワード線ＷＬ１〜ＷＬ３０及びビット線ＢＬ１〜ＢＬ（ｍ−１）に接続されたメモリセルトランジスタＭＴに書き込み、ワード線ＷＬ０、ＷＬ３１及びビット線ＢＬ０、ＢＬｍに接続されたメモリセルトランジスタＭＴには書き込まない。換言すれば、カードコントローラ１２はシステム情報を書き込む際、セレクトゲート線ＳＧＤ、ＳＧＳに隣接したワード線ＷＬ０、ＷＬ３１を選択せず、セレクトゲート線ＳＧＤ、ＳＧＳに隣接しないワード線ＷＬ１〜ＷＬ３０を選択する。更に、メモリブロックＢＬＫ内において端部に位置するビット線ＢＬ０、ＢＬｍを選択せず、端部に位置しないビット線ＢＬ１〜ＢＬ（ｍ−１）を選択する。
【００６０】
ワード線と同様、メモリブロックＢＬＫ内においてワード線に沿った方向の端部の領域は、ビット線ＢＬの配置に関する規則性が崩れる領域である。つまり、ワード線に沿った方向において、隣接する片側にのみ他のビット線が存在する領域である。従って、この領域も半導体装置の製造プロセス上、ビット誤りなど不良が発生しやすい。
【００６１】
この点本実施形態であると、信頼性が必要なデータを書き込む際には、不良が発生しやすいビット線を避けてビット線を選択することにより、メモリシステムの信頼性を向上出来る。
【００６２】
［第４の実施形態］  
この発明の第４の実施形態に係るメモリコントローラについて説明する。本実施形態は、上記第２、第３の実施形態を組み合わせたものである。すなわち、多値ＮＡＮＤ型フラッシュメモリにおいて、信頼性の必要なデータを書き込む場合にセレクトゲート線ＳＧＤ、ＳＧＳに隣接したワード線、及びメモリブロックＢＬＫ端部に位置するビット線を選択する際には、２値モードで書き込むものである。図１５は、書き込み時におけるカードコントローラ１２の処理の様子を示すフローチャートである。
【００６３】
まずステップＳ２１までの処理は第２の実施形態と同様である。ワード線ＷＬ０、ＷＬ３１が選択された場合（ステップＳ２１、ＹＥＳ）には、第２の実施形態と同様にシステム情報を２値モードで書き込む（ステップＳ２２）。ワード線ＷＬ０、ＷＬ３１が選択されず（ステップＳ２１、ＮＯ）、且つビット線ＢＬ０、ＢＬｍが選択された場合（ステップＳ４０、ＹＥＳ）、この場合にもシステム情報を２値モードで書き込む（ステップＳ２２）。ワード線ＷＬ０、ＷＬ３１が選択されず（ステップＳ２１、ＮＯ）、且つビット線ＢＬ０、ＢＬｍも選択されない場合（ステップＳ４０、ＮＯ）には、システム情報は多値モードで書き込まれる（ステップＳ２０）。
【００６４】
上記のように、この発明の第２の実施形態に係るメモリシステムであると、第２の実施形態で説明した（２）の効果に加えて、下記（４）の効果が得られる。  
（４）システムの信頼性を向上出来る（その４）。  
図１６は、本実施形態に係るフラッシュメモリ１１の備えるメモリブロックＢＬＫの回路図であり、システム情報書き込み時の様子を示している。
【００６５】
図示するように本実施形態に係るメモリシステムであると、カードコントローラ１２はシステム情報をＮＡＮＤ型フラッシュメモリ１１に書き込む際、ワード線ＷＬ１〜ＷＬ３０及びビット線ＢＬ１〜ＢＬ（ｍ−１）を選択する際には多値モードで書き込む。他方、ワード線ＷＬ０、ＷＬ３１及びビット線ＢＬ０、ＢＬｍを選択する際には２値モードで書き込む。換言すれば、カードコントローラ１２はシステム情報を書き込む際、セレクトゲート線ＳＧＤ、ＳＧＳに隣接したワード線ＷＬ０、ＷＬ３１及びメモリブロック端部のビット線ＢＬ０、ＢＬｍを選択する際には２値モードで、セレクトゲート線ＳＧＤ、ＳＧＳに隣接しないワード線ＷＬ１〜ＷＬ３０及びメモリブロック端部でないビット線ＢＬ１〜ＢＬｍを選択する際には多値モードを適用する。
【００６６】
従って、第２の実施形態で説明したように２値モードで書き込みを行うことで、ビット誤りの発生しやすいワード線ＷＬ０、ＷＬ３１、ビット線ＢＬ０、ＢＬｍであっても、システム情報を正確に保持出来る。その結果、メモリシステムの信頼性を向上出来る。
【００６７】
勿論、本実施形態においても、２値モードは４値モードの上位ビットを用いた動作モードであっても良い。また、ホスト機器２から与えられる通常のデータをワード線ＷＬ０、ＷＬ３１及びビット線ＢＬ０、ＢＬｍに書き込む際にも２値モードを適用しても良い。
【００６８】
［第５の実施形態］  
次に、この発明の第５の実施形態に係るメモリコントローラについて説明する。本実施形態は、上記第１乃至第４の実施形態を適用するか否かを決定する手法に関するものである。メモリシステムの構成は上記第１乃至第４の実施形態のとおりであるので説明は省略する。図１７は、カードコントローラ１２のデータ書き込み方法のフローチャートである。
【００６９】
図示するようにＭＣＵ２２は、書き込み動作を開始し（ステップＳ１０）、ブロックアドレスを発生した後（ステップＳ５０）、発生したブロックアドレスに対応するメモリブロックの信頼性を確認する（ステップＳ５２）。ここで言う信頼性とは、データの保持特性に関する信頼性である。ＭＣＵ２２は信頼性が悪いと判断すると（ステップＳ５２、ＹＥＳ）、上記第１乃至第４の実施形態のいずれかに係る方法を用いてデータを書き込む（ステップＳ５３）。他方、信頼性が悪くないと判断すると（ステップＳ５２、ＮＯ）、ＭＣＵ２２は通常の方法にて書き込みを行う（ステップＳ５４）。すなわち、ワード線及びビット線を、その位置を考慮することなく選択する。
【００７０】
上記ステップＳ５１、Ｓ５２の判断方法は適宜選択出来るが、以下２つの例を説明する。図１８は、メモリブロックＢＬＫ０〜ＢＬＫｎの各々と、ＥＣＣ（Error Checking and Correcting）エラー発生率との関係を示すテーブル（以下、エラーテーブルと呼ぶ）である。ＭＣＵ２２は、各メモリブロックＢＬＫ０〜ＢＬＫｎにおいては発生したＥＣＣエラーをカウントし、その発生率Ｒ０〜Ｒｎを計算して、エラーテーブルとしてＲＡＭ２５に保持させる。またＲＡＭ２５は、発生率閾値Ｒthを保持する。そしてステップＳ５１においてＭＣＵ２２は、発生されたブロックアドレスに対応するメモリブロックの発生率Ｒｉ（ｉは０〜ｎのいずれか）と発生率閾値Ｒthを読み出し、Ｒｉ＞Ｒthの場合には信頼性が悪いと判断する。例えばメモリブロックＢＬＫ０に対応するブロックアドレスが発生された場合、ＭＣＵ２２はＲＡＭ２５から発生率Ｒ０と発生率閾値Ｒthとを読み出して、Ｒ０＞Ｒthであれば、メモリブロックＢＬＫ０ではＥＣＣエラーが多発しているから信頼性が悪い（ステップＳ５２、ＹＥＳ）と判断する。
【００７１】
別の方法について図１９を用いて説明する。図１９はメモリセルアレイ３０のブロック図であり、メモリブロックＢＬＫの配置について示している。図示するように、メモリセルアレイ３０内における端部に位置するメモリブロックＢＬＫ（図中において斜線を付したメモリブロック）については、ＭＣＵ２２は信頼性が低いと判断する。すなわち、四方が他のメモリブロックに囲まれたメモリブロックを選択した際には、当該メモリブロックは信頼性が悪くないと判断する。
【００７２】
上記のように、上記実施形態に係るメモリシステムであると、第１乃至第４の実施形態で説明した（１）乃至（４）の効果に加えて、下記（５）の効果が得られる。  
（５）メモリセルアレイを効率的に使用出来る。  
本実施形態であると、信頼性が低いと判断したメモリブロックＢＬＫについてのみ、上記第１乃至第４の実施形態で説明した書き込み方法を適用し、その他のメモリブロックについては従来通りの方法を適用する。従って、上記実施形態に係る手法を適用する必要の無いワード線及びビット線を効率的に使用することが出来る。
【００７３】
上記のように、この発明の第１乃至第５の実施形態に係るメモリシステムであると、信頼性が必要なデータ、例えばシステム情報等を、ビット誤りの多いワード線やビット線を避けて書き込んでいる。従って、メモリシステムとしてシステム情報の保持特性が向上し、メモリシステムの信頼性を向上出来る。
【００７４】
なお、上記実施形態においてはワード線ＷＬ０、ＷＬ３１のみを避けてワード線を選択する場合について説明した。しかし図２０の回路図に示すように、例えばセレクトゲート線ＳＧＤ側の２本のワード線ＷＬ０、ＷＬ１とセレクトゲート線ＳＧＳ側の２本のワード線ＷＬ３０、ＷＬ３１を選択しない、または２値モードで書き込むようにしても良い。勿論、２本だけでなく３本以上であっても良いし、選択しないワード線の本数はセレクトゲート線ＳＧＤ側とセレクトゲート線ＳＧＳ側とで異なっていても良い。勿論、同様のことがビット線にも適用出来る。すなわち、メモリブロック端部のビット線ＢＬ０、ＢＬ１とビット線ＢＬ（ｍ−１）、ＢＬｍを選択しない、または２値モードで書き込むようにしても良い。ビット線の場合も、２本だけでなく３本以上であっても良いし、選択しないビット線の本数はビット線ＢＬ０側とビット線ＢＬｍとで異なっていても良い。
【００７５】
また、セレクトゲート線ＳＧＤとワード線ＷＬ０との間、または／及びセレクトゲート線ＳＧＳとワード線ＷＬ３１との間にダミーワード線を設ける場合にも適用出来る。図２１はＮＡＮＤセルの回路図である。図示するように、ＮＡＮＤセルはダミートランジスタＤＴ１、ＤＴ２を備えている。図示するように、ダミートランジスタＤＴ１のドレインは選択トランジスタＳＴ１のソースに接続され、ソースはワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインに接続される。ダミートランジスタＤＴ２のソースは選択トランジスタＳＴ２のドレインに接続され、ドレインはワード線ＷＬ３１に接続されたメモリセルトランジスタＭＴのソースに接続される。ダミートランジスタＤＴ１、ＤＴ２のゲートは、それぞれダミーワード線に接続される。そしてダミーワード線は、選択されないように接地されている。なお、ダミーワード線に接続されたダミートランジスタＤＴ１、ＤＴ２の閾値電圧は負の値とされ、ダミートランジスタＤＴ１、ＤＴ２は常時オン状態とされている。つまり、ダミーワード線にはロウアドレスが割り当てられず、ワード線ＷＬ０〜ＷＬ３１にのみロウアドレスが割り当てられる。
【００７６】
ダミーワード線を設ける構成は図２２の通りであっても良い。図２２はＮＡＮＤセルの回路図である。図示するように、ＮＡＮＤセルの構成自体は図２１と同様であるが、ダミーワード線が接地されていない点が図２１と異なる。図２２の場合、ダミーワード線もロウデコーダ３２に接続されるが、ロウデコーダ３２はダミーワード線を選択しない。つまり、ダミーワード線に対してもロウアドレスが割り当てられるが、カードコントローラ１２は、ダミーワード線が選択されないようにページアドレスを発生する。
【００７７】
図２１及び図２２に示す構成においても上記第１乃至第５の実施形態を適用し、システム情報を書き込む場合にはワード線ＷＬ０、ＷＬ３１を避ける、または２値モードで書き込んでも良い。但し、信頼性の低いワード線を避ける観点からは、システム情報を書き込む場合、図２１のケースではワード線ＷＬ０、ＷＬ３１を使用し、図２２のケースではワード線ＷＬ０、ＷＬ３１を使用しない、という方法を用いても良い。
【００７８】
また上記第１乃至第５の実施形態は、ＮＡＮＤ型フラッシュメモリ以外の半導体メモリにも適用出来る。すなわち、ＮＡＮＤ型フラッシュメモリのように複数のビット線が規則的に配列され、その規則性が崩れることによりビット誤りが生じるような構成を有する半導体メモリであれば広く適用出来る。例えばセルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」にも適用出来る。図２３は強誘電体メモリの要部の構成例を示すブロック図である。
【００７９】
図示するように、ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルアレイの一部を示す回路図である。図示するようにメモリセルアレイは、セルブロックＢＬＫ及びブロック選択トランジスタＢＳＴを備えている。セルブロックＢＬＫは、直列接続された複数個のメモリセルＭＣを含んでいる。図２３では１つのメモリブロックあたりに含まれるメモリセルＭＣの数は８個であるが、勿論、この数に限定されるものではなく、１６個や３２個の場合であっても良い。メモリセルＭＣは、ＭＯＳトランジスタＴ及び強誘電体キャパシタＣを含んでいる。強誘電体キャパシタＣは、キャパシタ絶縁膜に強誘電体材料を用いたキャパシタ素子である。強誘電体材料としては、例えばジルコン酸チタン酸鉛（Ｐｂ−Ｚｒ−Ｔｉ−Ｏ：ＰＺＴ）、タンタル酸ストロンチウム−ビスマス（Ｓｒ−Ｂｉ−Ｔａ−Ｏ：ＳＢＴ）等を用いることができる。強誘電体キャパシタＣの一方電極はセルトランジスタＴのソースに接続され、他方電極はセルトランジスタＴのドレインに接続されている。そして、セルトランジスタＴのソースは、一方で隣接するメモリセルＭＣのセルトランジスタＴのドレインに接続され、ドレインは、他方で隣接するメモリセルＭＣのセルトランジスタのソースに接続されている。各メモリセルＭＣに含まれるセルトランジスタＴのゲート電極は、それぞれワード線ＷＬ０〜ＷＬ７に接続されている。また、最もソース寄りに位置し、ワード線ＷＬ７に接続されるメモリセルＭＣのセルトランジスタＴのソースは、プレート線ＰＬに接続されている。更に、最もドレイン寄りに位置し、ワード線ＷＬ０に接続されるメモリセルＭＣのセルトランジスタＴのドレインは、ブロック選択トランジスタＢＳＴを介して、ビット線ＢＬに接続されている。すなわち、ブロック選択トランジスタＢＳＴのソースは、ワード線ＷＬ０に接続されるセルトランジスタＴのドレインに接続され、ドレインは、ビット線ＢＬに接続されている。またブロック選択トランジスタＢＳＴのゲートには、ブロック選択信号線ＢＳが接続される。
【００８０】
上記構成であると、ワード線ＷＬ０とブロック選択信号線ＢＳとの隣接箇所、及びワード線ＷＬ７とプレート線ＰＬとの接続箇所において、ワード線ＷＬの規則性が崩れる。従って、信頼性の必要なデータを書き込む際にはワード線ＷＬ０、ＷＬ７を選択しない手法が適用出来る。
【００８１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００８２】
【図１】この発明の第１の実施形態に係るメモリシステムのブロック図。
【図２】この発明の第１の実施形態に係るメモリカードにおける信号ピンに対する信号割り当てを示す図。
【図３】この発明の第１の実施形態に係るメモリカードの備えるカードコントローラのブロック図。
【図４】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図５】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリブロックの回路図。
【図６】この発明の第１の実施形態に係るカードコントローラの備えるシステム情報の概念図。
【図７】この発明の第１の実施形態に係るカードコントローラの書き込み動作時の処理を示すフローチャート。
【図８】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリブロックの回路図であり、システム情報書き込み時の様子を示す図。
【図９】この発明の第２の実施形態に係るフラッシュメモリの閾値分布を示すグラフ。
【図１０】この発明の第２の実施形態に係るカードコントローラの書き込み動作時の処理を示すフローチャート。
【図１１】この発明の第２の実施形態に係るフラッシュメモリの備えるメモリブロックの回路図であり、システム情報書き込み時の様子を示す図。
【図１２】この発明の第２の実施形態の変形例に係るカードコントローラの書き込み動作時の処理を示すフローチャート。
【図１３】この発明の第３の実施形態に係るカードコントローラの書き込み動作時の処理を示すフローチャート。
【図１４】この発明の第３の実施形態に係るフラッシュメモリの備えるメモリブロックの回路図であり、システム情報書き込み時の様子を示す図。
【図１５】この発明の第４の実施形態に係るカードコントローラの書き込み動作時の処理を示すフローチャート。
【図１６】この発明の第４の実施形態に係るフラッシュメモリの備えるメモリブロックの回路図であり、システム情報書き込み時の様子を示す図。
【図１７】この発明の第５の実施形態に係るカードコントローラの書き込み動作時の処理を示すフローチャート。
【図１８】この発明の第５の実施形態に係るカードコントローラの備えるエラーテーブルの概念図。
【図１９】この発明の第５の実施形態に係るフラッシュメモリの備えるメモリセルアレイのブロック図であり、メモリブロックの配置を示す図。
【図２０】この発明の第１乃至第５の実施形態の第１変形例に係るフラッシュメモリの備えるメモリブロックの回路図であり、システム情報書き込み時の様子を示す図。
【図２１】この発明の第１乃至第５の実施形態の第２変形例に係るフラッシュメモリの備えるＮＡＮＤセルの回路図。
【図２２】この発明の第１乃至第５の実施形態の第３変形例に係るフラッシュメモリの備えるＮＡＮＤセルの回路図。
【図２３】ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルアレイの回路図。
【符号の説明】
【００８３】
１…メモリカード、２…ホスト機器、１１…ＮＡＮＤ型フラッシュメモリ、１２…カードコントローラ、１３…信号ピン、２１…ホストインタフェースモジュール、２２…ＭＰＵ、２３…フラッシュコントローラ、２４…ＲＯＭ、２５…ＲＡＭ、２６…バッファ、３０…メモリセルアレイ、３１…ページバッファ、３２…ロウデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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