(57)【要約】【課題】動作速度への影響を抑えつつ低消費電力化することができる半導体装置を実現する。【解決手段】本発明の半導体装置は、第１の電源（ＶＤＤ-Ａ）が供給され、クロック生成のための第１の回路群が第１の方向に沿って配置された第１のレイアウト領域１１ａおよび１１ｂと、ＶＤＤ-Ａより高い電圧の第２の電源（ＶＤＤ-Ｂ）が供給される第２の回路群が第１の方向に沿って配置された第２のレイアウト領域１２ａおよび１２ｂとを有し、レイアウト領域１１ａ、１１ｂ、１２ａ、および１２ｂが、第１の方向に沿って配設された共通のグランド配線（ＧＮＤ）を挟んで第１の方向とほぼ直交する第２の方向に沿って交互に配置されている。【選択図】図１
2008177423.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源が供給され、クロック生成のための第１の回路群が第１の方向に沿って配置された第１のレイアウト領域と、
前記第１の電源より高い電圧の第２の電源が供給される第２の回路群が前記第１の方向に沿って配置された第２のレイアウト領域とを有し、
複数の前記第１および第２のレイアウト領域が、前記第１の方向に沿って配設された共通のグランド配線を挟んで前記第１の方向とほぼ直交する第２の方向に沿って交互に配置されていることを特徴とする半導体装置。
【請求項２】
前記第１のレイアウト領域は、
前記第１の方向に沿って配設され、前記第１の電源が供給される第１の電源配線と、
前記第１の回路群が前記第１の方向に沿って配置された２つのレイアウト列とを有し、
前記２つのレイアウト列が、前記第１の電源配線を共有し、かつ、当該電源配線を挟んで前記第２の方向に沿って配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のレイアウト領域は、
前記第１の方向に沿って配設され、前記第２の電源が供給される第２の電源配線と、
前記第２の回路群が前記第１の方向に沿って配置された２つのレイアウト列とを有し、
前記２つのレイアウト列が、前記第２の電源配線を共有し、かつ、当該電源配線を挟んで前記第２の方向に沿って配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のレイアウト領域は、
前記第１の方向に沿って配設され、前記第１の電源が供給される複数の第１の電源配線と、
前記第１の方向に沿って配設された専用のグランド配線と、
前記第１の回路群が前記第１の方向に沿って配置された複数のレイアウト列とを有し、
前記複数のレイアウト列が、前記第２の方向に沿って交互に配置された前記第１の電源配線および前記専用のグランド配線を共有し、かつ、当該電源配線およびグランド配線を挟んで前記第２の方向に沿って配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２のレイアウト領域は、
前記第１の方向に沿って配設され、前記第２の電源が供給される複数の第２の電源配線と、
前記第１の方向に沿って配置された専用のグランド配線と、
前記第２の回路群が前記第１の方向に沿って配置された複数のレイアウト列とを有し、
前記複数のレイアウト列が、前記第２の方向に沿って交互に配置された前記第１の電源配線および前記専用のグランド配線を共有し、かつ、当該電源配線およびグランド配線を挟んで前記第２の方向に沿って配置されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力を必要とする大規模な半導体装置に関する。
【背景技術】
【０００２】
近年、携帯用システムＬＳＩのシステム規模は高機能化により拡大し、電池駆動のための低消費電力化設計が必要になっている。また、大規模でかつ高速動作のハイエンドのシステムＬＳＩ製品においてもトータルの電力が大きくなりすぎて、パッケージや信頼性対応のためにも、低消費電力化設計が必要になっている。このため、ゲーテッドクロックやConditional-Clock-Flip Flopと呼ばれる技術（例えば、「特許文献１」を参照。）が実現化されている。また、ブロック単位では動作しない時には電源を遮断するということも実行されている。
【０００３】
ゲーテッドクロックとは、必要な時以外はクロックをとめてシステムとしての動作を停止させ低消費電力をはかる技術である。また、Conditional-Clock-Flip Flopとは、フリップフロップへの入力データがフリップフロップ内にあるデータと異なり、入力データに変化が生じた時のみ、フリップフロップのクロック生成回路が起動し、フリップフロップにクロックを供給し低消費電力化をはかる技術である。
【０００４】
しかしながら、これらの技術を用いた従来の半導体装置では、システム動作がアクテイブな状態では消費電力を低減化できないという問題があった。特に、高速動作が必要なシステムＬＳＩ製品では、動作スピードに影響が出てくるため、低消費電力化に最も効果的な電源電圧を下げるという手法が使えず、高速動作と低消費電力とを両立させることが困難であるという問題があった。
【特許文献１】特開２００５−２９３３７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、動作速度への影響を抑えつつ低消費電力化することができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１の電源が供給され、クロック生成のための第１の回路群が第１の方向に沿って配置された第１のレイアウト領域と、前記第１の電源より高い電圧の第２の電源が供給される第２の回路群が前記第１の方向に沿って配置された第２のレイアウト領域とを有し、複数の前記第１および第２のレイアウト領域が、前記第１の方向に沿って配設された共通のグランド配線を挟んで前記第１の方向とほぼ直交する第２の方向に沿って交互に配置されていることを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、クロック生成のための回路群が他と分離してレイアウトされるので、動作速度への影響を抑えつつ半導体装置を低消費電力化することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【０００９】
図１は、本発明の実施例１に係わる半導体装置を示すレイアウト図である。ここでは、一例として、クロック生成のための回路群とその他の回路群のレイアウト面積がほぼ等しい場合を示した。
【００１０】
本発明の実施例１に係わる半導体装置は、クロック生成のための回路群が配置される第１のレイアウト領域１１ａおよび１１ｂ、その他のロジック回路群が配置される第２のレイアウト領域１２ａおよび１２ｂ、および共通のグランド配線ＧＮＤを備えている。
【００１１】
第１および第２のレイアウト領域１１ａ、１１ｂおよび１２ａ、１２ｂは、それぞれ回路がＸ方向（図の紙面左右方向。以下、長手方向ともいう。）に沿って配置され、その長手方向に沿って延在するＧＮＤ配線を挟んでＹ方向（図の紙面上下方向。）に沿って交互に配置されている。
【００１２】
すなわち、図１に示したように、Ｙ方向に沿って第１のレイアウト領域１１ａ、ＧＮＤ配線、第２のレイアウト領域１２ａ、ＧＮＤ配線、第１のレイアウト領域１１ｂ、ＧＮＤ配線、第２のレイアウト領域１２ｂの順で配置されている。
【００１３】
ＧＮＤ配線は、隣接する第１のレイアウト領域１１ａまたは１１ｂと、第２のレイアウト領域１２ａまたは１２ｂとでそれぞれ共有され、共通のグランド配線として使用される。
【００１４】
第１のレイアウト領域１１ａおよび１１ｂには、クロック信号を生成するためのクロック回路（ＣＬＫ回路）およびフリップフロップ回路（Ｆ/Ｆ回路）からなる第１のレイアウト列１３ａ〜１３ｄ、およびこれらの回路群に電源を供給する専用の電源配線ＶＤＤ-Ａが配置されている。
【００１５】
第１のレイアウト領域１１ａは、２つの第１のレイアウト列１３ａおよび１３ｂと、その長手方向に延在するＶＤＤ-Ａ配線とで構成され、第１のレイアウト列１３ａおよび１３ｂは、ＶＤＤ-Ａ配線を挟んで対向して配置されている。ＶＤＤ-Ａ配線は、第１のレイアウト列１３ａおよび１３ｂで共用される。
【００１６】
同様に、第１のレイアウト領域１１ｂは、第１のレイアウト列１３ｃおよび１３ｄとＶＤＤ-Ａ配線とで構成され、第１のレイアウト列１３ｃおよび１３ｄは、ＶＤＤ-Ａ配線を挟んで対向して配置されている。ＶＤＤ-Ａ配線は、第１のレイアウト列１３ｃおよび１３ｄで共用される。
【００１７】
第２のレイアウト領域１２ａおよび１２ｂには、クロック信号の生成に直接関係しないその他のロジック回路からなる第２のレイアウト列１４ａ〜１４ｄ、およびこれらの回路群に電源を供給する専用の電源配線ＶＤＤ-Ｂが配置されている。
【００１８】
第２のレイアウト領域１２ａは、２つの第２のレイアウト列１４ａおよび１４ｂと、その長手方向に延在する共通のＶＤＤ-Ｂ配線とで構成され、第２のレイアウト列１４ａおよび１４ｂは、ＶＤＤ-Ｂ配線を挟んで対向して配置されている。
【００１９】
同様に、第２のレイアウト領域１２ｂは、第２のレイアウト列１４ｃおよび１４ｄと共通のＶＤＤ-Ｂ配線とで構成され、第２のレイアウト列１４ｃおよび１４ｄは、ＶＤＤ-Ｂ配線を挟んで対向して配置されている。
【００２０】
ＶＤＤ-Ｂ配線には、ＶＤＤ-Ａ配線に供給される電圧より高い電源電圧が供給されている。
【００２１】
このように、クロック信号の生成に関係し相対的に消費電力の大きい第１のレイアウト領域１１ａおよび１１ｂにはＶＤＤ-Ａ配線で低い電源電圧を供給し、クロック信号の生成に直接関係しない第２のレイアウト領域１２ａおよび１２ｂにはＶＤＤ-Ｂ配線でより高い電源電圧を供給することで、低消費電力化と高速動作とを両立させている。
【００２２】
上記実施例１によれば、クロック生成のための回路群がレイアウト列１１ａ〜１１ｄとして他のロジック回路群（レイアウト列１２ａ〜１２ｄ）と分離してレイアウトされるので、動作速度への影響を抑えつつ半導体装置を低消費電力化することができる。
【実施例２】
【００２３】
図２は、本発明の実施例２に係わる半導体装置を示すレイアウト図である。本実施例では、クロック生成のための回路群のレイアウト面積がその他の回路群のレイアウト面積より大きい場合のレイアウト構成の一例を示した。
【００２４】
本発明の実施例２に係わる半導体装置は、クロック生成のための回路群が配置される第１のレイアウト領域２１ａおよび２１ｂ、その他のロジック回路群が配置される第２のレイアウト領域２２ａおよび２２ｂ、および共通のグランド配線ＧＮＤを備えている。
【００２５】
第１および第２のレイアウト領域２１ａ、２１ｂおよび２２ａ、２２ｂは、それぞれ回路がＸ方向（図の紙面左右方向。以下、長手方向ともいう。）に沿って配置され、その長手方向に沿って延在するＧＮＤ配線を挟んでＹ方向（図の紙面上下方向。）に沿って交互に配置されている。
【００２６】
すなわち、図２に示したように、Ｙ方向に沿って第１のレイアウト領域２１ａ、ＧＮＤ配線、第２のレイアウト領域２２ａ、ＧＮＤ配線、第１のレイアウト領域２１ｂ、ＧＮＤ配線、第２のレイアウト領域２２ｂの順で配置されている。
【００２７】
ＧＮＤ配線は、隣接する第１のレイアウト領域２１ａまたは２１ｂと、第２のレイアウト領域２２ａまたは２２ｂとでそれぞれ共有され、共通のグランド配線として使用される。
【００２８】
第１のレイアウト領域２１ａ、および第２のレイアウト領域２２ａ、２２ｂのレイアウト構成は、実施例１と同様であるので詳しい説明は省略する。本実施例と実施例１との違いは、第１のレイアウト領域２１ｂが４つの第１のレイアウト列２３ｃ〜２３ｆで構成されていることである。
【００２９】
第１のレイアウト領域２１ｂには、クロック信号を生成するためのクロック回路（ＣＬＫ回路）およびフリップフロップ回路（Ｆ/Ｆ回路）からなる第１のレイアウト列２３ｃ〜２３ｆ、これらの回路群に電源を供給する専用の電源配線ＶＤＤ-Ａ、および第１のレイアウト列２３ｄおよび２３ｅで共用される専用のグランド配線ＧＮＤ-Ａが配置されている。
【００３０】
第１のレイアウト領域２１ｂは、４つの第１のレイアウト列２３ｃ〜２３ｆと、その長手方向に延在する２つのＶＤＤ-Ａ配線および専用のＧＮＤ-Ａ配線とで構成され、第１のレイアウト列２３ｃおよび２３ｄは、１つのＶＤＤ-Ａ配線を挟んで対向して配置され、第１のレイアウト列２３ｅおよび２３ｆは、もう１つのＶＤＤ-Ａ配線を挟んで対向して配置され、第１のレイアウト列２３ｄおよび２３ｅの間には、長手方向に延在するＧＮＤ-Ａ配線が配設されている。
【００３１】
このように、実施例２では、第１のレイアウト領域２１ｂを４つの第１のレイアウト列２３ｃ〜２３ｆで構成することにより、クロック生成のための回路群のレイアウト面積がその他の回路群のレイアウト面積より大きい場合に対応している。
【００３２】
上記実施例２によれば、クロック生成のための回路群のレイアウト面積がその他の回路群のレイアウト面積より大きい場合であっても、実施例１と同様の効果を得ることができる。
【００３３】
上述の実施例２の説明では、第１のレイアウト領域２１ｂは４つの第１のレイアウト列２３ｃ〜２３ｆを有するとしたが、本発明はこれに限られるものではなく、さらに、多くの第１のレイアウト列を第１のレイアウト領域２１ｂに配置することもできる。また、必要であれば、第１のレイアウト領域２１ａにより多くの第１のレイアウト列を配置することもできる。
【実施例３】
【００３４】
図３は、本発明の実施例３に係わる半導体装置を示すレイアウト図である。本実施例では、クロック生成のための回路群のレイアウト面積がその他の回路群のレイアウト面積より小さい場合のレイアウト構成の一例を示した。
【００３５】
本発明の実施例３に係わる半導体装置は、クロック生成のための回路群が配置される第１のレイアウト領域３１ａおよび３１ｂ、その他のロジック回路群が配置される第２のレイアウト領域３２ａおよび３２ｂ、および共通のグランド配線ＧＮＤを備えている。
【００３６】
第１および第２のレイアウト領域３１ａ、３１ｂおよび３２ａ、３２ｂは、それぞれ回路がＸ方向（図の紙面左右方向。以下、長手方向ともいう。）に沿って配置され、その長手方向に沿って延在するＧＮＤ配線を挟んでＹ方向（図の紙面上下方向。）に沿って交互に配置されている。
【００３７】
すなわち、図３に示したように、Ｙ方向に沿って第１のレイアウト領域３１ａ、ＧＮＤ配線、第２のレイアウト領域３２ａ、ＧＮＤ配線、第１のレイアウト領域３１ｂ、ＧＮＤ配線、第２のレイアウト領域３２ｂの順で配置されている。
【００３８】
ＧＮＤ配線は、隣接する第１のレイアウト領域３１ａまたは３１ｂと、第２のレイアウト領域３２ａまたは３２ｂとでそれぞれ共有され、共通のグランド配線として使用される。
【００３９】
第１のレイアウト領域３１ａ、３１ｂおよび第２のレイアウト領域３２ｂのレイアウト構成は、実施例１と同様であるので詳しい説明は省略する。本実施例と実施例１との違いは、第２のレイアウト領域３２ａが４つの第２のレイアウト列３４ａ〜３４ｄで構成されていることである。
【００４０】
第２のレイアウト領域３２ａには、クロック信号の生成に直接関係しないその他のクロック回路からなる第２のレイアウト列３４ａ〜３４ｄ、これらの回路群に電源を供給する専用の電源配線ＶＤＤ-Ｂ、および第２のレイアウト列３４ｂおよび３４ｃで共用される専用のグランド配線ＧＮＤ-Ｂが配置されている。
【００４１】
第２のレイアウト領域３２ａは、４つの第２のレイアウト列３４ａ〜３４ｄと、その長手方向に延在する２つのＶＤＤ-Ｂ配線および専用のＧＮＤ-Ｂ配線とで構成され、第２のレイアウト列３４ａおよび３４ｂは、１つのＶＤＤ-Ｂ配線を挟んで対向して配置され、第２のレイアウト列３４ｃおよび３４ｄは、もう１つのＶＤＤ-Ｂ配線を挟んで対向して配置され、第２のレイアウト列３４ｂおよび３４ｃの間には、長手方向に延在するＧＮＤ-Ｂ配線が配設されている。
【００４２】
このように、実施例３では、第２のレイアウト領域３２ａを４つの第２のレイアウト列３４ａ〜３４ｄで構成することにより、クロック生成のための回路群のレイアウト面積がその他の回路群のレイアウト面積より小さい場合に対応している。
【００４３】
上記実施例３によれば、クロック生成のための回路群のレイアウト面積がその他の回路群のレイアウト面積より小さい場合であっても、実施例１と同様の効果を得ることができる。
【００４４】
上述の実施例３の説明では、第２のレイアウト領域３２ａは４つの第２のレイアウト列３４ａ〜３４ｄを有するとしたが、本発明はこれに限られるものではなく、さらに、多くの第２のレイアウト列を第２のレイアウト領域３２ａに配置することもできる。また、必要であれば、第２のレイアウト領域３２ｂにより多くの第２のレイアウト列を配置することもできる。
【００４５】
さらに、上述の実施例１〜３の説明では、半導体装置は４つのレイアウト領域を備えているとしたが、本発明はこれに限られるものではなく、２つ以上のレイアウト領域であれば、任意の数のレイアウト領域に対して同様に構成することができる。
【００４６】
さらに、上述の実施例１〜３の説明では、第１のレイアウト領域はクロック生成のための回路群を有し、第２のレイアウト領域はその他のロジック回路群を有するとしたが、本発明はこれに限られるものではなく、例えば、電源電圧を下げても高速動作に影響のないロジック回路であれば、第１のレイアウト領域に配置することもできる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例１に係わる半導体装置を示すレイアウト図。
【図２】本発明の実施例２に係わる半導体装置を示すレイアウト図。
【図３】本発明の実施例３に係わる半導体装置を示すレイアウト図。
【符号の説明】
【００４８】
１１ａ、１１ｂ、２１ａ、２１ｂ、３１ａ、３１ｂ  第１のレイアウト領域
１２ａ、１２ｂ、２２ａ、２２ｂ、３２ａ、３２ｂ  第２のレイアウト領域
１３ａ〜１３ｄ、２３ａ〜２３ｆ、３３ａ〜３３ｄ  第１のレイアウト列
１４ａ〜１４ｄ、２４ａ〜２４ｄ、３４ａ〜３４ｆ  第２のレイアウト列
ＶＤＤ-Ａ、ＶＤＤ-Ｂ  専用の電源配線
ＧＮＤ  共通のグランド配線
ＧＮＤ-Ａ、ＧＮＤ-Ｂ  専用のグランド配線
【図１】
2008177423.tif 000003
【図２】
2008177423.tif 000004
【図３】
2008177423.tif 000005