(57)【要約】【課題】本発明の課題は、極力、コンタクトホールの開口面積を増大させることなく、半導体層とバリアメタルとの接触面積を増大させるとともに密着性を向上させ、信頼性のよい低接触抵抗が得られる半導体装置およびその製造方法を提供することである。【解決手段】本発明の半導体装置は、Ｎ＋型ソース層１０と、Ｎ＋型ソース層１０を貫通して設けられたコンタクトホール１０２と、コンタクトホール１０２内に形成されたバリアメタル１６とコンタクトプラグ１７とを有し、Ｎ＋型ソース層１０に対応するコンタクトホール１０２の側面部分に、コンタクトホール１０２開口面に向かって広がるテーパ部を設け、その側面部分と基板面との成す角度を、それ以外の側面部分と基板面との成す角度と異ならせた。【選択図】図1
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【特許請求の範囲】
【請求項１】
半導体基板に形成された半導体層と、
前記半導体基板に前記半導体層を貫通して設けられたコンタクトホールと、
前記コンタクトホール内に形成されたバリアメタルと、
前記コンタクトホールを埋め込むコンタクトプラグとを有する半導体装置において、
前記半導体層に対応する前記コンタクトホールの側面部分はコンタクトホール開口面に向かって広がるテーパ部を有し、前記側面部分と基板面との成す角度が、それ以外の側面部分と基板面との成す角度と異なることを特徴とする半導体装置。
【請求項２】
前記テーパ部のテーパ角θ１は、４５°≦θ１≦７５°であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクトホールのテーパ部上に形成されたバリアメタルの厚さは、それ以外の側面部分上に形成されたバリアメタルの厚さよりも厚いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層はソース層であり、前記コンタクトプラグは前記ソース層と前記半導体基板上に形成されたソース電極とを接続するソースコンタクトプラグである、ＭＯＳＦＥＴとして構成されたことを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ＭＯＳＦＥＴは、ＵＭＯＳＦＥＴであることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
請求項１から５のいずれかに記載の半導体装置の製造方法であって、
半導体基板表面に形成された半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に所定パターンのエッチングマスクを形成し、基板表面が露出するまで異方性エッチングし、所定の開口径の開口部を形成する工程と、
前記層間絶縁膜をマスクとして、前記半導体基板を、前記半導体層の下面深さまで等方性エッチングして、前記半導体層にアンダーカットによるテーパ部を形成する工程と、
前記層間絶縁膜をマスクとして、前記半導体基板を、前記アンダーカット部から下方に連続してさらに所定深さまで異方性エッチングする工程と、
前記層間絶縁膜上に前記アンダーカット部の開口よりも大き目の開口パターンを有するエッチングマスクを形成し、前記アンダーカット部上の庇状の層間絶縁膜をエッチング除去する工程とを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、半導体基板に形成された半導体層と、その側面部分で接触するコンタクトプラグを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一例として、半導体基板表面に形成されたソース層と半導体基板上に形成されたソース電極とを接続するコンタクトプラグを有するＵＭＯＳＦＥＴを図７に示す。図７（ａ）はＵＭＯＳＦＥＴの複数のセルの配列を示す平面図であり、図7（ｂ）は図7（ａ）のＡ−Ａ線における縦断面図である。
【０００３】
図7において、１はＮ＋型シリコン基板、２はＮ−型エピタキシャル層、６はゲートトレンチ、７はゲート酸化膜、８はポリシリコン層、９はＰ型ベース層、１０はＮ＋型ソース層、１１は層間酸化膜、１２はコンタクトホール、１４はＰ＋型ベースコンタクト層、１６はバリアメタル、１７はコンタクトプラグ、１８はソース電極、１９はドレイン電極、２０はユニットセルである。
【０００４】
図7（ａ）に示すように、各ユニットセル２０はゲートトレンチ６によって分離形成されており、各ユニットセル２０の中央にはコンタクトホール１２が配置されている。
【０００５】
尚、図7（ａ）では、四角形のユニットセル２０を格子状に行列配置した例を示したが、セル配置はこれに限らず、行方向の配列位置を相違させて配置した構成であってもよく、セル形状は六角形や丸形であってもよい。
【０００６】
図7（ｂ）に示すように、Ｎ＋型シリコン基板１上に形成されたＮ−型エピタキシャル層２表面にＰ型ベース層９が形成されている。
【０００７】
また、Ｐ型ベース層９表面にＮ+型ソース層１０が形成されている。
【０００８】
また、Ｎ+型ソース層１０およびＰ型ベース層９を貫通してＮ−型エピタキシャル層２に達するゲートトレンチ６が形成され、その内部にはゲート酸化膜７を介してポリシリコン層８が埋め込まれている。
【０００９】
ゲート電極となるポリシリコン層８上には層間酸化膜１１が形成され、隣接するゲートトレンチ６，６間にはＮ＋型ソース層１０を貫通してＰ型ベース層９に達する所定深さのコンタクトホール１２が形成されている。
【００１０】
尚、コンタクトプラグ１７の埋め込みを容易にするため、コンタクトホール１２の側面全体に亘って一定傾斜のテーパ角（ここで、テーパ角とは、基板表面とコンタクトホール側面との成す角度とする）を設けてもよい。
【００１１】
また、コンタクトホール１２底部下にはＰ＋型ベースコンタクト層１４が形成されている。
【００１２】
コンタクトホール１２内には層間酸化膜１１上にまで延在するＴｉＮ（窒化チタン）からなるバリアメタル１６が堆積されている。
【００１３】
また、コンタクトホール１２の内部には、Ｗ（タングステン）からなるコンタクトプラグ１７が形成され、その表面上にはソース電極１８が形成されている。
【００１４】
また、Ｎ＋型シリコン基板１の裏面にはドレイン電極１９が形成されている。
【００１５】
上記のようなＵＭＯＳＦＥＴでは、ゲート電極（図示せず）に所定電圧が印加されると、ゲートトレンチ６側面に対向するＰ型ベース層９が反転してチャネル領域となり、ドレイン電流が流れる。
【００１６】
オン時の電流経路は、ソース電極１８、コンタクトプラグ１７、バリアメタル１６、Ｎ＋型ソース層１０、反転チャネル領域、Ｎ−型エピタキシャル層２、Ｎ＋型シリコン基板１、ドレイン電極１９となる。
【００１７】
次に、上記のＵＭＯＳＦＥＴの製造方法を図８，９を用いて説明する。図８，９は、各製造工程完了毎のデバイス断面図である。
【００１８】
先ず、図８（ａ）に示すように、Ｎ＋型シリコン基板１上に成長させたＮ−型エピタキシャル層２上に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなるエッチングマスク（図示せず）を形成し、シリコンエッチングを行い、Ｎ−型エピタキシャル層２にゲートトレンチ６を形成する。
【００１９】
ここで、ゲートトレンチ６の深さは、Ｎ−型エピタキシャル層２の厚さより浅く、後で形成するＰ型ベース層より深くする。また、シリコン表面に犠牲酸化膜（図示せず）を成長後、エッチング除去して、ゲートトレンチ６の開口部コーナおよび底部コーナを丸める。
【００２０】
その後、熱酸化法によりゲート酸化膜７をＮ−型エピタキシャル層２表面およびゲートトレンチ６内部に形成後、ＣＶＤ法によりポリシリコンを堆積する。
【００２１】
ここで、ゲート電極となるポリシリコンを低抵抗にするため、堆積後にＰ（リン）やＡｓ（砒素）の拡散を行うか、または、それら不純物をドープしながら堆積する。
【００２２】
次に、ポリシリコンをエッチバックして、ゲートトレンチ６内部にポリシリコン層８を形成した後、Ｂ（ボロン）のイオン注入および熱処理を行い、ゲートトレンチ６よりも浅い深さのＰ型ベース層９を形成する。
【００２３】
次に、Ｐ型ベース層９の表面の所定領域に、Ａｓ（砒素）のイオン注入および熱処理を行い、Ｎ＋型ソース層１０を形成する。
【００２４】
次に、図８（ｂ）に示すように、その上にＣＶＤ法により層間酸化膜１１を堆積後、所定パターンのレジストマスク（図示せず）を形成し、それをマスクとして、層間酸化膜１１をプラズマエッチングした後、さらに、Ｎ＋型ソース層１０を貫通してＰ型ベース層９に達する深さまでプラズマエッチングして、コンタクトホール１２を形成する。
【００２５】
その後、ＣＶＤ法により酸化膜１３を堆積後、ＢＦ２のイオン注入および熱処理を行い、コンタクトホール１２底部下にＰ＋型ベースコンタクト層１４を形成する。
【００２６】
次に、この酸化膜１３を除去した後、図９（ｃ）に示すように、スパッタ法によりＴｉＮ（窒化チタン）からなるバリアメタル１６を形成後、ＣＶＤ法によりＷ（タングステン）を堆積しエッチバックして、コンタクトホール１２内にコンタクトプラグ１７を形成する。
【００２７】
次に、図９（ｄ）に示すように、その上にスパッタ法により、ＡｌＳｉ（アルミシリコン）を堆積後、フォトリソグラフィ法およびエッチングによるパターニングによりソース電極１８を形成する。
【００２８】
その後に、Ｎ＋シリコン基板１の裏面を所望の厚さ分だけ研削し、蒸着法によりドレイン電極１９を形成する。（例えば、特許文献１参照。）
【特許文献１】特開２００３−３１８３９６号公報  図１〜図６
【発明の開示】
【発明が解決しようとする課題】
【００２９】
しかしながら、上記のような従来のＵＭＯＳＦＥＴでは、セルシュリンクを目的として、ソースコンタクト用のコンタクトホール１２およびコンタクトプラグ１７を形成し、その側面部分でＮ＋型ソース層１０との接触をとる構造となっているため、接触面積は微小である上に、Ｎ＋型ソース層１０とバリアメタル１６との密着性が十分に確保しにくいという問題があった。
【００３０】
Ｎ＋型ソース層１０とバリアメタル１６との密着性が悪いと接触抵抗（オン抵抗）を増大させたり、温度サイクルなどのストレスにより接触抵抗（オン抵抗）が変動する原因になった。
【００３１】
尚、前述したように、埋め込み性を考慮して、コンタクトホール１２の側面全体に亘ってテーパ部を設けてやる場合でも、テーパ角が大きいと、Ｎ＋型ソース層１０とバリアメタル１６との接触面積の増大や密着性の向上には十分寄与しなかった。また、その側面全体に亘りテーパ角を単純に小さくすると、コンタクトホール１２の開口面積が激増し、ゲートトレンチ６との間隔が狭くなり、ゲート・ソース間の耐圧低下を招くことになった。
【００３２】
本発明の課題は、極力、コンタクトホールの開口面積を増大させることなく、半導体層とバリアメタルとの接触面積を増大させるとともに密着性を向上させ、信頼性のよい低接触抵抗が得られる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００３３】
本発明の半導体装置は、
半導体基板に形成された半導体層と、
半導体基板に半導体層を貫通して設けられたコンタクトホールと、
コンタクトホール内に形成されたバリアメタルと、
コンタクトホールを埋め込むコンタクトプラグとを有する半導体装置において、
半導体層に対応するコンタクトホールの側面部分はコンタクトホール開口面に向かって広がるテーパ部を有し、側面部分と基板面との成す角度が、それ以外の側面部分と基板面との成す角度と異なることを特徴とする半導体装置である。
【００３４】
本発明の半導体装置の製造方法は、
半導体基板表面に形成された半導体層上に層間絶縁膜を形成する工程と、
層間絶縁膜上に所定パターンのエッチングマスクを形成し、基板表面が露出するまで異方性エッチングし、所定の開口径の開口部を形成する工程と、
層間絶縁膜をマスクとして、半導体基板を、半導体層の下面深さまで等方性エッチングして、半導体層にアンダーカットによるテーパ部を形成する工程と、
層間絶縁膜をマスクとして、半導体基板を、アンダーカット部から下方に連続してさらに所定深さまで異方性エッチングする工程と、
層間絶縁膜上にアンダーカット部の開口よりも大き目の開口パターンを有するエッチングマスクを形成し、アンダーカット部上の庇状の層間絶縁膜をエッチング除去する工程とを備えた半導体装置の製造方法である。
【発明の効果】
【００３５】
本発明の半導体装置およびその製造方法によると、極力、コンタクトホールの開口面積を増大させることなく、半導体層とバリアメタルとの接触面積を増大させるとともに密着性を向上させ、信頼性のよい低接触抵抗が得られる半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３６】
本発明は、極力、コンタクトホールの開口面積を増大させることなく、半導体層とバリアメタルとの接触面積を増大させるとともに密着性を向上させ、信頼性のよい低接触抵抗が得られる半導体装置およびその製造方法を提供するという目的を、半導体層に対応するコンタクトホールの側面部分にコンタクトホール開口面に向かって広がるテーパ部を設け、その側面部分と基板面との成す角度を、それ以外の側面部分と基板面との成す角度と異ならせることで実現した。
【実施例】
【００３７】
本発明の半導体装置の一例として、半導体基板表面に形成されたソース層と半導体基板上に形成されたソース電極とを接続するコンタクトプラグを有するＵＭＯＳＦＥＴを図１に示す。図１（ａ）はＵＭＯＳＦＥＴのユニットセルの縦断面図であり、図１（ｂ）は図１（ａ）の要部拡大図である。尚、図７〜図９と同一部分には同一符号を付す。また、ユニットセルの平面図は、従来技術の図７（ａ）と同じであるため図示および説明は省略する。
【００３８】
図１において、１はＮ＋型シリコン基板、２はＮ−型エピタキシャル層、６はゲートトレンチ、７はゲート酸化膜、８はポリシリコン層、９はＰ型ベース層、１０はＮ＋型ソース層、１１は層間酸化膜、１０２はコンタクトホール、１４はＰ＋型ベースコンタクト層、１６はバリアメタル、１７はコンタクトプラグ、１８はソース電極、１９はドレイン電極である。
【００３９】
図１（ａ）に示すように、Ｎ＋型シリコン基板１上に形成されたＮ−型エピタキシャル層２表面にＰ型ベース層９が形成されている。
【００４０】
また、Ｐ型ベース層９表面にＮ+型ソース層１０が形成されている。
【００４１】
また、Ｎ+型ソース層１０およびＰ型ベース層９を貫通してＮ−型エピタキシャル層２に達するゲートトレンチ６が形成され、その内部にはゲート酸化膜７を介してポリシリコン層８が埋め込まれている。
【００４２】
ゲート電極となるポリシリコン層８上には層間酸化膜１１が形成され、隣接するゲートトレンチ６，６間にはＮ＋型ソース層１０を貫通してＰ型ベース層９に達する所定深さのコンタクトホール１０２が形成されている。
【００４３】
尚、コンタクトプラグ１７の埋め込みを容易にするため、コンタクトホール１０２の層間酸化膜１１やＰ型ベース層９に対応する側面部分に一定傾斜のテーパ角（ここで、テーパ角とは、基板表面とコンタクトホール側面との成す角度とする）を設けてもよい。
【００４４】
ここで、図１（ｂ）に示すように、コンタクトホール１０２の側面のうち、Ｎ＋型ソース層１０に対応する側面部分（図中、Ｔで示す部分）はホール開口面に向かって広がるテーパ部を有している。
【００４５】
そして、そのテーパ角θ１は、４５°≦θ１≦７５°の範囲であり、コンタクトホール１０２の側面のうち、層間酸化膜１１やＰ型ベース層９に対応する側面部分（図中、Ｓで示す部分）のテーパ角とは異なり、小さいテーパ角となっている。
【００４６】
テーパ角θ１を設ける目的は、Ｎ＋型ソース層１０とバリアメタル１６との接触面積を増大させるためである。また、スパッタ法や蒸着法でバリアメタル１６を形成する際に、厚さの厚い密着性のよいバリアメタル１６を得るためである。
【００４７】
尚、Ｔ部のバリアメタル１６厚さｔ１は、Ｓ部のバリアメタル１６厚さｔ２の約１．２倍の厚さが得られ好適である。
【００４８】
また、コンタクトホール１０２底部下にはＰ＋型ベースコンタクト層１４が形成されている。
【００４９】
コンタクトホール１０２内には層間酸化膜１１上にまで延在するＴｉＮ（窒化チタン）からなるバリアメタル１６が堆積されている。
【００５０】
また、コンタクトホール１０２の内部には、Ｗ（タングステン）からなるコンタクトプラグ１７が形成され、その表面上にはソース電極１８が形成されている。
【００５１】
また、Ｎ＋型シリコン基板１の裏面にはドレイン電極１９が形成されている。
【００５２】
上記のようなＵＭＯＳＦＥＴでは、ゲート電極（図示せず）に所定電圧が印加されると、ゲートトレンチ６側面に対向するＰ型ベース層９が反転してチャネル領域となり、ドレイン電流が流れる。
【００５３】
オン時の電流経路は、ソース電極１８、コンタクトプラグ１７、バリアメタル１６、Ｎ＋型ソース層１０、反転チャネル領域、Ｎ−型エピタキシャル層２、Ｎ＋型シリコン基板１、ドレイン電極１９となる。
【００５４】
Ｎ＋型ソース層１０とＴ部の厚いバリアメタル１６とは密着性よく接触しているため、接触抵抗（オン抵抗）を増大させたり、温度サイクルなどのストレスにより接触抵抗（オン抵抗）が変動したりしない。
【００５５】
また、側面全体に亘って小さいテーパ角θ１とするのではなく、Ｎ＋型ソース層１０と対応する側面部分のみ小さいテーパ角θ１とするため、コンタクトホール１０２の開口面積を激増させない。
【００５６】
次に、上記のＵＭＯＳＦＥＴの製造方法を図２〜図６用いて説明する。図２〜図６は、各製造工程完了毎のデバイス断面図である。
【００５７】
先ず、図２（ａ）に示すように、Ｎ＋型シリコン基板１上に成長させたＮ−型エピタキシャル層２上に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなるエッチングマスク（図示せず）を形成し、シリコンエッチングを行い、Ｎ−型エピタキシャル層２にゲートトレンチ６を形成する。
【００５８】
ここで、ゲートトレンチ６の深さは、Ｎ−型エピタキシャル層２の厚さより浅く、後で形成するＰ型ベース層より深くする。また、シリコン表面に犠牲酸化膜（図示せず）を成長後、エッチング除去して、ゲートトレンチ６の開口部コーナおよび底部コーナを丸める。
【００５９】
その後、熱酸化法によりゲート酸化膜７をＮ−型エピタキシャル層２表面およびゲートトレンチ６内部に形成後、ＣＶＤ法によりポリシリコンを堆積する。
【００６０】
ここで、ゲート電極となるポリシリコンを低抵抗にするため、堆積後にＰ（リン）やＡｓ（砒素）の拡散を行うか、または、それら不純物をドープしながら堆積する。
【００６１】
次に、ポリシリコンをエッチバックして、ゲートトレンチ６内部にポリシリコン層８を形成した後、Ｂ（ボロン）のイオン注入および熱処理を行い、ゲートトレンチ６よりも浅い深さのＰ型ベース層９を形成する。
【００６２】
次に、Ｐ型ベース層９の表面の所定領域に、Ａｓ（砒素）のイオン注入および熱処理を行い、Ｎ＋型ソース層１０を形成する。
【００６３】
次に、図２（ｂ）に示すように、その上にＣＶＤ法により層間酸化膜１１をする。
【００６４】
次に、図３（ｃ）に示すように、フォトリソグラフィにより所定のパターニングしたレジストマスク（図示せず）をマスクとして、層間酸化膜１１をシリコン面が露出するまでプラズマエッチング（異方性エッチング）し、所定の開口径の開口部を形成する。
【００６５】
次に、図３（ｄ）に示すように、レジストマスク（図示せず）および層間酸化膜１１をマスクとして、シリコンをＮ＋型ソース層１０の下面深さまでウェットエッチング（等方性エッチング）を行う。
【００６６】
このとき、層間酸化膜１１の下のＮ＋型ソース層１０にはアンダーカット部が形成され、開口面に向かって広がるテーパ部が形成される。ここで、テーパ角θ１は、４５°≦θ１≦７５°になるようにする。
【００６７】
引き続き、図４（ｅ）に示すように、レジストマスク（図示せず）および層間酸化膜１１をマスクとして、Ｐ型ベース層９の所定深さまでプラズマエッチング（異方性エッチング）する。
【００６８】
次に、図４（ｆ）に示すように、フォトリソグラフィにより所定のパターニングしたレジストマスク１０３を形成する。ここで、レジストマスク１０３の開口径ｄ１は、アンダーカット部の開口径ｄ２よりやや大き目とする。
【００６９】
次に、図５（ｇ）に示すように、それをマスクとして、Ｎ＋型ソース層１０のアンダーカット部の上の庇状の層間酸化膜をプラズマエッチングで除去する。
【００７０】
その後、レジストマスクを除去して、ＣＶＤ法により酸化膜１３を堆積後、ＢＦ２のイオン注入および熱処理を行い、コンタクトホール１０２の底部下にＰ＋型ベースコンタクト層１４を形成する。
【００７１】
次に、この酸化膜１３を除去後、図５（ｈ）に示すように、スパッタ法によりＴｉＮ（窒化チタン）からなるバリアメタル１６を形成後、ＣＶＤ法によりＷ（タングステン）を堆積しエッチバックして、コンタクトホール１０２内にコンタクトプラグ１７を形成する。
【００７２】
次に、図６（ｉ）に示すように、その上にスパッタ法により、ＡｌＳｉ（アルミシリコン）を堆積後、フォトリソグラフィ法およびエッチングによるパターニングによりソース電極１８を形成する。
【００７３】
その後に、Ｎ＋シリコン基板１の裏面を所望の厚さ分だけ研削し、蒸着法によりドレイン電極１９を形成する。
【００７４】
上記のようにすると、Ｎ＋型ソース層１０と対応する側面部分のみがテーパ角θ１を有するコンタクトホール１０２が形成でき好適である。
【００７５】
また、上記ではＮチャネル型の例で説明したが、Ｐチャネル型であってもよい。
【００７６】
また、上記ではＵＭＯＳＦＥＴの例で説明したが、これに限らず、半導体基板表面に形成された半導体層と、その側面部分で接触して半導体基板上に形成された導電体層に接続するコンタクトプラグ構造を有する半導体装置であれば何でもよく、ＵＭＯＳＦＥＴなどセルシュリンクを目的とした構造において顕著な効果が得られる。
【産業上の利用可能性】
【００７７】
本発明は、極力、コンタクトホールの開口面積を増大させることなく、半導体層とバリアメタルとの接触面積を増大させるとともに密着性を向上させ、信頼性のよい低接触抵抗が得られる半導体装置およびその製造方法に適用できる。
【図面の簡単な説明】
【００７８】
【図１】本発明の半導体装置の一例としてのＵＭＯＳＦＥＴの縦断面図および要部拡大図
【図２】本発明のＵＭＯＳＦＥＴの製造方法を説明する各製造工程完了毎のデバイス断面図
【図３】本発明のＵＭＯＳＦＥＴの製造方法を説明する各製造工程完了毎のデバイス断面図
【図４】本発明のＵＭＯＳＦＥＴの製造方法を説明する各製造工程完了毎のデバイス断面図
【図５】本発明のＵＭＯＳＦＥＴの製造方法を説明する各製造工程完了毎のデバイス断面図
【図６】本発明のＵＭＯＳＦＥＴの製造方法を説明する各製造工程完了毎のデバイス断面図
【図７】従来の半導体装置の一例としてのＵＭＯＳＦＥＴの平面図およびＸ−Ｘ線における縦断面図
【図８】従来のＵＭＯＳＦＥＴの製造方法を説明する各製造工程完了毎のデバイス断面図
【図９】従来のＵＭＯＳＦＥＴの製造方法を説明する各製造工程完了毎のデバイス断面図
【符号の説明】
【００７９】
１    Ｎ＋型シリコン基板
２    Ｎ−型エピタキシャル層
６    ゲートトレンチ
７    ゲート酸化膜
８    ポリシリコン層
９    Ｐ型ベース層
１０    Ｎ＋型ソース層
１１    層間酸化膜
１２，１０２    コンタクトホール
１３    酸化膜
１４    Ｐ＋型ベースコンタクト層
１６    バリアメタル
１７    コンタクトプラグ
１８    ソース電極
１９    ドレイン電極
２０    ユニットセル
１０３    レジストマスク
ｄ１    レジストマスク１０３の開口径
ｄ２    アンダーカット部の開口径
Ｓ    コンタクトホール１０２の層間酸化膜１１およびＰ型ベース層９と対応する側面部分
Ｔ    コンタクトホール１０２のＮ＋型ソース層１０と対応する側面部分
ｔ１    Ｔ部のバリアメタル１６の厚さ
ｔ２    Ｓ部のバリアメタル１６の厚さ
θ１    コンタクトホール１０２の側面のうち、Ｎ＋型ソース層１０に対応する側面部分（Ｔ部）のテーパ角
【図１】
2008160039.tif 000003
【図２】
2008160039.tif 000004
【図３】
2008160039.tif 000005
【図４】
2008160039.tif 000006
【図５】
2008160039.tif 000007
【図６】
2008160039.tif 000008
【図７】
2008160039.tif 000009
【図８】
2008160039.tif 000010
【図９】
2008160039.tif 000011