(57)【要約】【課題】  スタティック型メモリセルに生じた欠陥を高精度、短時間に検査すること。【解決手段】  行列状に配置された複数のスタティック型メモリセル１と、行方向に並ぶ複数のスタティック型メモリセルに共通に接続された複数のワード線２と、列方向に並ぶ複数のスタティック型メモリセルに共通に接続され相補対を成す複数のビット線３と、相補対を成すビット線を電源電位に設定する、各ビット線対毎に設けられた複数の第１のプリチャージ回路４と、相補対を成すビット線を接地電位に設定する、各ビット線対毎に設けられた複数の第２のプリチャージ回路５とを備え、メモリセルの動作不良の検査時、電源電位に設定した前記相補対を成すビット線にメモリセルのデータを読み出す読み出し動作と、接地電位に設定した前記相補対を成すビット線にメモリセルのデータを読み出す読み出し動作とを、上記第１及び第２のプリチャージ回路を切り替えて行うようにした。【選択図】図１
2008059674.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のスタティック型メモリセルと、
行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、
列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、
前記相補対を成すビット線の両方を第１のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第１のプリチャージ回路と、
前記相補対を成すビット線の両方を前記第１のプリチャージ電位とは異なる第２のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第２のプリチャージ回路とを備え、
前記複数のスタティック型メモリセルの動作不良を検査する時、前記第１のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第２のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記第１のプリチャージ回路と前記第２のプリチャージ回路とを切り替えて行う、
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１のプリチャージ回路は、複数のｐ型ＭＯＳトランジスタで構成され、
前記第２のプリチャージ回路は、複数のｎ型ＭＯＳトランジスタで構成される、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
行列状に配置された複数のスタティック型メモリセルと、
行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、
列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、
第１のプリチャージ電位または前記第１のプリチャージ電位と異なる第２のプリチャージ電位を発生する、前記各ビット線対毎に設けられた複数のプリチャージ電位発生回路と、
前記相補対を成すビット線の両方を、該プリチャージ電位発生回路から供給された第１あるいは第２のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数のプリチャージ電位設定回路とを備え、
前記複数のスタティック型メモリセルの動作不良を検査する時、前記第１のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第２のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記プリチャージ電位発生回路で発生する動作を切り替えて行う、
ことを特徴とする半導体記憶装置。
【請求項４】
前記プリチャージ電位設定回路は、複数のＣＭＯＳトランスファーゲートで構成される、
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１のプリチャージ電位は電源電位であり、
前記第２のプリチャージ電位は接地電位である、
ことを特徴とする請求項１から４のうちのいずれかに記載の半導体記憶装置。
【請求項６】
行列状に配置された複数のスタティック型メモリセルと、
行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、
列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、
前記相補対を成すビット線の両方を第１のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第１のプリチャージ回路と、
前記相補対を成すビット線のうちの一方のビット線を第２のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第２のプリチャージ回路と、
前記相補対を成すビット線のうちの他方のビット線を第３のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第３のプリチャージ回路とを備え、
前記複数のスタティック型メモリセルの動作不良を検査する時、前記第１のプリチャージ電位に設定した前記相補対を成すビット線に、その一方のビット線への前記第２のプリチャージ電位の印加のもとで前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第１のプリチャージ電位に設定した前記相補対を成すビット線に、その他方のビット線への前記第３のプリチャージ電位の印加のもとで前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記第２のプリチャージ回路と前記第３のプリチャージ回路とを切り替えて行う、
ことを特徴とする半導体記憶装置。
【請求項７】
前記第１のプリチャージ回路は、複数のｐ型ＭＯＳトランジスタで構成され、
前記第２のプリチャージ回路および前記第３のプリチャージ回路は、それぞれｎ型ＭＯＳトランジスタで構成される、
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第１のプリチャージ電位は電源電位であり、
前記第２のプリチャージ電位および前記第３のプリチャージ電位は、それぞれ接地電位である、
ことを特徴とする請求項６または７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に、スタティック型半導体記憶装置の検査を高精度かつ、高効率化することができる半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、さまざまな半導体記憶装置が考案され、半導体プロセスの微細化と相まって、１デバイス当たりの集積度は増加の一途をたどっている。一方、プロセスの微細化や仕様システムの低消費電力化のため、動作電源電圧は小さくなる一方であり、半導体記憶装置に記憶される電位レベル・電荷量も減少している。
【０００３】
さらに、微細化に伴い、従来までは問題とならなかった極微小な欠陥（オープン、リーク、抵抗変動、トランジスタ特性変動など）が半導体記憶装置の歩留、性能、信頼性に大きな影響を与えるようになってきた。このため、欠陥の検出に要する検査時間は、集積度の向上と相まって増加しており、半導体記憶装置のコスト増の大きな要因となっている。
【０００４】
図１３は、従来の半導体記憶装置の代表的なものとしてスタティック型半導体記憶装置（ＳＲＡＭ）の構成を説明する図であり（例えば、特許文献１参照）、上記の従来のＳＲＡＭの一部を示している。
【０００５】
図１３に示すように、ＳＲＡＭは、マトリックス状に配置されたスタティック型メモリセル１と、それらに接続される複数のワード線２と、上記マトリックス状に配置されたスタティック型メモリセル１に接続される複数の相補対を成すビット線３と、上記各相補対をなすビット線３に接続された複数のビット線プリチャージ回路４と、上記各相補対をなすビット線３に接続された複数のセンスアンプ／コラムセレクタ回路６とから構成されるものである。なお、図中、ＷＬ０，ＷＬ１，ＷＬ２は、メモリセル１ａ，１ｂ，１ｃに接続されたワード線２ａ，２ｂ，２ｃであり、ＢＬ，ＸＢＬは、上記メモリセル１ａ，１ｂ，１ｃに接続された相補対をなすビット線３ａ，３ｂである。
【０００６】
図１３に示す従来のＳＲＡＭにおける動作を以下に説明する。
まず、初期状態において、複数のワード線２は、いずれも選択されておらず、全てのスタティック型メモリセル１は非選択状態にある。この時、ビット線プリチャージ制御信号ＸＢＰｐが“Ｌ”レベルにあり、ビット線プリチャージ回路４を構成するｐ−ＭＯＳトランジスタ４ａ，４ｂ，４ｃは全てｏｎ状態にある。このため、相補対を成すビット線３ａ、３ｂは、いずれも電源電位にプリチャージされている。
【０００７】
つぎに、ビット線プリチャージ制御信号ＸＢＰｐが“Ｈ”レベルになると、ビット線プリチャージ回路４を構成するｐ−ＭＯＳトランジスタ４ａ，４ｂ，４ｃは全てｏｆｆ状態となり、ビット線プリチャージは終了し、ビット線３ａ，３ｂは、“Ｈ”に充電されたまま、ハイインピーダンス状態となる。
【０００８】
図１４は、上記複数のスタティック型メモリセル１の中のあるスタティック型メモリセル１ａの構成を示したもの、図１５は、上記あるスタティック型メモリセル１ａの読み出し動作のタイミング図である。
【０００９】
スタティック型メモリセル１ａは、ｐ−ＭＯＳトランジスタＴｐ１とｎ−ＭＯＳトランジスタＴｎ１から成るインバータと、ｐ−ＭＯＳトランジスタＴｐ２とｎ−ＭＯＳトランジスタＴｎ２から成るインバータを、一方の出力が他方の入力に、他方の出力が一方の入力につながるよう互いにリング状に接続し、ワード線ＷＬ０にゲートを接続したｎ−ＭＯＳトランジスタＴａ１とＴａ２によって、上記２つのインバータの出力とビット線ＢＬ，ＸＢＬとが接続されるようにしたものである。これらスタティック型メモリセルのデータの保持原理は周知のことであり、ここでの詳細の説明は省略する。
【００１０】
次に、上記ビット線３ａ，３ｂに関し、ハイインピーダンス状態の後の読み出し動作について説明する。
図１５における時間ｔ１にてビット線プリチャージ信号ＸＢＰｐが“Ｈ”となり、ビット線プリチャージが終了し、ビット線３ａ，３ｂが、ハイインピーダンス状態となる。その後、時間ｔ２にて、ワード線ＷＬ０が外部より駆動されて“Ｈ”に遷移される。すると、ｎ−ＭＯＳトランジスタＴａ１，Ｔａ２が導通状態となり、スタティック型メモリセルを構成するインバータの出力は、ビット線ＢＬ，ＸＢＬに接続される。このとき、スタティック型メモリセルを構成するインバータの出力Ｎ１，Ｎ２は、いずれかが“Ｈ”であり、もう一方は、“Ｌ”となっている。このため、“Ｌ”となっている側のインバータの出力は、それが接続されるビット線に充電された“Ｈ”の電荷を引き抜き、ビット線の電位を引き下げる。図１５では、インバータ出力Ｎ１が“Ｈ”、インバータ出力Ｎ２が“Ｌ”の場合を示している。
【００１１】
上記したように、ビット線プリチャージ信号ＸＢＰｐが“Ｌ”の間（ｔ０〜ｔ１、ｔ５〜ｔ６）に、あらかじめビット線３ａ，３ｂは、“Ｈ”にプリチャージされている。ビット線プリチャージ終了（ｔ１）の後、時間ｔ２でワード線ＷＬ０が“Ｈ”となり、ｎ−ＭＯＳトランジスタＴａ１，Ｔａ２が導通状態となるが、この時、ビット線ＢＬとインバータ出力Ｎ１は共に“Ｈ”であるため、ＢＬとＮ１の電位は変化しない。一方、ビット線ＸＢＬは“Ｈ”、インバータ出力Ｎ２は“Ｌ”であるため、ビット線ＸＢＬに充電された電荷は、トランジスタＴａ２及びＴｎ２を介して徐々に引き抜かれる。この時、インバータ出力Ｎ２は、ワード線ＷＬ０が“Ｈ”に遷移した後の暫くの間、“Ｌ”レベルより若干高くなるが、ｎ−ＭＯＳトランジスタＴａ２のオン抵抗Ｒｔａ２とＴｎ２のオン抵抗Ｒｔｎ２は、Ｒｔａ２  》  Ｒｔｎ２となるように設計されるため、インバータ出力Ｎ２が、Ｔｐ１とＴｎ１で構成されるインバータのスイッチングレベルを上回ることはなく、インバータ出力Ｎ１に影響することは無い。
【００１２】
その後、時間ｔ３にてセンスアンプ活性信号ＳＡＥが“Ｈ”となり、センスアンプ６がビット線ＢＬ，ＸＢＬの変化を増幅し、ビット線ＢＬは“Ｈ”のままで、ビット線ＸＢＬは、“Ｌ”に遷移する。さらに、時間ｔ４にてワード線ＷＬ０が“Ｌ”になると、ｎ−ＭＯＳトランジスタＴａ１，Ｔａ２がｏｆｆとなり、ビット線ＢＬとインバータ出力Ｎ１、ビット線ＸＢＬとインバータ出力Ｎ２は遮断される。その後、時間ｔ５にてビット線プリチャージ信号ＸＢＰｐが“Ｌ”になり、ビット線ＢＬ，ＸＢＬがプリチャージ状態となり、一連の読み出し動作は完了する。
【特許文献１】特開平９−０１７１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
スタティック型メモリセルを構成する素子が正常に形成されている場合は、上記の従来例の構成における機能でメモリ動作を十分果す。
【００１４】
しかし、スタティック型メモリセルを構成する素子の内、特にｐ−ＭＯＳトランジスタＴｐ１，Ｔｐ２、及び、それにつながる各端子に異常が生じ、いずれか、もしくは双方のｐ−ＭＯＳトランジスタが導通しない異常、または、ｐ−ＭＯＳトランジスタのソース、またはドレインがオープンとなる異常が生じた場合、従来例での構成では、異常検出のための検査を高精度かつ、高効率に実施することは非常に困難であり、信頼性の低下を引き起こすと共に、上記の異常を検出しようとすると以下に示す理由から半導体記憶装置のコスト増大につながる。
【００１５】
以下に、その理由について詳細に説明する。
図１６は、図１４のスタティック型メモリセルにおいて、ｐ−ＭＯＳトランジスタＴｐ１のドレインがオープンとなる欠陥が生じた場合の回路であり、図１７は、図１６のスタティック型メモリセル１ａに論理“１”（Ｎ１に“Ｈ”、Ｎ２に“Ｌ”）を書き込んだ場合の読み出し動作を示すタイミング図である。
【００１６】
図１７において、時間ｔ−３〜ｔ０が書込み動作の一部を示している（これは周知の動作であり、書込み動作全体にかかる詳細な説明は省略する）。
【００１７】
まず、時間ｔ−３までに、外部より所望のデータ（図１７では、Ｎ１に“Ｈ”、Ｎ２に“Ｌ”）を書込み、時間ｔ−２にワード線ＷＬ０を“Ｌ”にしｎ−ＭＯＳトランジスタＴａ１，Ｔａ２を閉じ、ビット線ＢＬとインバータ出力Ｎ１、及び、ビット線ＸＢＬとインバータ出力Ｎ２の間を遮断する。その後、ビット線プリチャージ信号ＸＢＰｐが“Ｌ”となり、書込み動作は完了する。
【００１８】
この時、時間ｔ−２以降、ノードＮ１には、図１６に示すようにｐ−ＭＯＳトランジスタＴｐ１のドレインがオープンであるために電荷が供給されず、ノードＮ１に書き込まれた“Ｈ”は、ノードＮ１が有する寄生容量Ｃｐａｒによって、保持されることになる。
【００１９】
しかし、ノードＮ１には、例えばｎ−ＭＯＳトランジスタＴｎ１やＴａ１のドレイン接合リークとＴｎ１のオフリークＲｎ１、ｎ−ＭＯＳトランジスタＴａ１のオフリークＲａ１、ｐ−ＭＯＳトランジスタＴｐ１のオフリークと接合リークＲｐ１など、様々なリーク成分が存在する。
【００２０】
図１８に、上記ノードＮ１が有する寄生容量Ｃｐａｒおよび各リーク成分（リーク抵抗）Ｒｎ１、Ｒａ１、Ｒｐ１を含んだ、図１６に示す欠陥を有するスタティック型メモリセル１ａの等価回路を示す。図１８において、Ｒｎ１  《  Ｒａ１＋Ｒｐ１の時、図１７の時間ｔ−２以降に示すような誤動作が生じる。
【００２１】
すなわち、時間ｔ−２においてｎ−ＭＯＳトランジスタＴａ１、Ｔａ２がオフするため、時間ｔ−２〜ｔ２の間はノードＮ１はハイインピーダンス状態となる。従って、ノードＮ１の電位は、“Ｈ”レベルからリーク成分Ｒｎ１によって徐々に下がり、図１７の時間ｔ１〜ｔ２の間にノードＮ１が“Ｈ”→“Ｌ”に、ノードＮ２が“Ｌ”→“Ｈ”に変化してしまい、この状態を時間ｔ２以降に読み出すため、誤動作が生じる。
【００２２】
上記は、Ｒｎ１がＲａ１＋Ｒｐ１に対し明らかに小さい場合の動作であるが、もし、リーク抵抗Ｒｎ１、Ｒａ１、Ｒｐ１を介するリークがほとんどない場合には、スタティック型メモリセル１ａの動作タイミングは図１９に示すようなものとなる。
【００２３】
まず、図１９の時間ｔ−２においてｎ−ＭＯＳトランジスタＴａ１、Ｔａ２がオフするため、時間ｔ−２〜ｔ２の間、ノードＮ１はハイインピーダンス状態となる。従って、ノードＮ１の電位は、“Ｈ”レベルからほとんど変化せず、時間ｔ２においてｎ−ＭＯＳトランジスタＴａ１、Ｔａ２がオンするため、トランジスタＴａ２，Ｔｎ２を介してビット線３ｂの電荷が引き抜かれるだけで、時間ｔ２以降の読み出し動作では、正常な動作と同等の動作がなされる。
【００２４】
しかし、温度変化や経時変化によりリーク量の増加が生じる場合や、動作サイクルが伸びた場合（ｔ−２〜ｔ２が長い場合）は、図１９の破線で示すように、時間ｔ１〜ｔ２の間にノードＮ１が“Ｈ”から“Ｌ”に、ノードＮ２が“Ｌ”から“Ｈ”に変化してしまい、時間ｔ２以降の読み出し動作において誤動作が生じる。
【００２５】
以上のように、スタティック型メモリセル内の欠陥を検出するには、温度変化を伴った検査や、長時間サイクルでの検査が必要である。しかし、欠陥に伴うリークは、その欠陥メカニズムにより様々な温度依存性を示すため、全ての欠陥を検出するには様々な温度環境で検査を実施する必要があり、現実的に全ての欠陥を検出することは困難である。
【００２６】
本発明は、上記課題を解決するためになされたもので、スタティック型メモリセルに生じた欠陥を高精度かつ短時間で検査することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記課題を解決するために、本発明の第１の半導体記憶装置は、行列状に配置された複数のスタティック型メモリセルと、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、前記相補対を成すビット線の両方を第１のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第１のプリチャージ回路と、前記相補対を成すビット線の両方を前記第１のプリチャージ電位とは異なる第２のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第２のプリチャージ回路とを備え、前記複数のスタティック型メモリセルの動作不良を検査する時、前記第１のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第２のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記第１のプリチャージ回路と前記第２のプリチャージ回路とを切り替えて行う、ものである。
【００２８】
このような構成の第１の半導体記憶装置では、スタティック型メモリセルを構成するトランジスタが導通しないなどの異常がある場合、スタティック型メモリセルの動作不良の検査時には、第１あるいは第２のいずれかのプリチャージ電位の下での読み出し動作で、書き込まれたデータとは異なるデータが読み出されることとなる。これにより、スタティック型メモリセルに生じた欠陥を、温度変化を伴った検査や長時間サイクルでの検査によらずに高精度、短時間に検査することが可能となる。
【００２９】
また、本発明の第１の半導体記憶装置において、前記第１のプリチャージ回路は複数のｐ型ＭＯＳトランジスタで構成され、前記第２のプリチャージ回路は複数のｎ型ＭＯＳトランジスタで構成されることが好ましい。
【００３０】
また、本発明の第２の半導体記憶装置は、行列状に配置された複数のスタティック型メモリセルと、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、第１のプリチャージ電位または前記第１のプリチャージ電位と異なる第２のプリチャージ電位を発生する、前記各ビット線対毎に設けられた複数のプリチャージ電位発生回路と、前記相補対を成すビット線の両方を、該プリチャージ電位発生回路から供給された第１あるいは第２のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数のプリチャージ電位設定回路とを備え、前記複数のスタティック型メモリセルの動作不良を検査する時、前記第１のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第２のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記プリチャージ電位発生回路で発生する動作を切り替えて行う、ものである。
【００３１】
このような構成の第２の半導体記憶装置では、スタティック型メモリセルを構成するトランジスタが導通しないなどの異常がある場合、スタティック型メモリセルの動作不良の検査時には、第１あるいは第２のいずれかのプリチャージ電位の下での読み出し動作で、書き込まれたデータとは異なるデータが読み出されることとなる。これにより、スタティック型メモリセルに生じた欠陥を、温度変化を伴った検査や長時間サイクルでの検査によらずに高精度、短時間に検査することが可能となる。また、この第２の半導体記憶装置では、プリチャージ電位発生回路とプリチャージ電位設定回路のうちプリチャージ電位設定回路のみをビット線対に接続しているので、ビット線の容量負荷を、各ビット線毎に１つのプリチャージ回路を設けた場合と同じ程度に抑えることができ、これにより、通常の読み出し動作時の動作速度や消費電力を従来のものと同程度に維持することができる。
【００３２】
また、本発明の第２の半導体記憶装置において、前記プリチャージ電位設定回路は、複数のＣＭＯＳトランスファーゲートで構成されることが好ましい。
【００３３】
また、本発明の第１および第２の半導体記憶装置において、前記第１のプリチャージ電位は電源電位であり、前記第２のプリチャージ電位は接地電位であることが好ましい
【００３４】
また、本発明の第３の半導体記憶装置は、行列状に配置された複数のスタティック型メモリセルと、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、前記相補対を成すビット線の両方を第１のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第１のプリチャージ回路と、前記相補対を成すビット線のうちの一方のビット線を第２のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第２のプリチャージ回路と、前記相補対を成すビット線のうちの他方のビット線を第３のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第３のプリチャージ回路とを備え、前記複数のスタティック型メモリセルの動作不良を検査する時、前記第１のプリチャージ電位に設定した前記相補対を成すビット線に、その一方のビット線への前記第２のプリチャージ電位の印加のもとで前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第１のプリチャージ電位に設定した前記相補対を成すビット線に、その他方のビット線への前記第３のプリチャージ電位の印加のもとで前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記第２のプリチャージ回路と前記第３のプリチャージ回路とを切り替えて行う、ものである。
【００３５】
このような構成の第３の半導体記憶装置では、スタティック型メモリセルを構成するトランジスタが導通しないなどの異常がある場合、スタティック型メモリセルの動作不良の検査時には、第１及び第２のプリチャージ電位の下での読み出し動作、あるいは第１及び第３のプリチャージ電位の下での読み出し動作のいずれかで、書き込まれたデータとは異なるデータが読み出されることとなる。これにより、スタティック型メモリセルに生じた欠陥を、温度変化を伴った検査や長時間サイクルでの検査によらずに高精度、短時間に検査することが可能となる。また、この第３の半導体記憶装置では、第２及び第３のプリチャージ回路はそれぞれ、ビット線対のいずれか一方のビット線をプリチャージするものであるので、それぞれ１つのトランジスタで構成することが可能であり、基板上での占有面積の小さいものとすることができる。
【００３６】
また、本発明の第３の半導体記憶装置において、前記第１のプリチャージ回路は、複数のｐ型ＭＯＳトランジスタで構成され、前記第２のプリチャージ回路および前記第３のプリチャージ回路は、それぞれｎ型ＭＯＳトランジスタで構成されることが好ましい。
【００３７】
また、本発明の第３の半導体記憶装置において、前記第１のプリチャージ電位は電源電位であり、前記第２のプリチャージ電位および前記第３のプリチャージ電位は、それぞれ接地電位であることが好ましい。
【発明の効果】
【００３８】
以上のように、本発明の半導体記憶装置によれば、相補対を成すビット線に対し、複数レベルのプリチャージ電位を供給する回路を備え、スタティック型メモリセルからのデータ読み出しを前記プリチャージ電位のレベルを切り替えて行うようにすることで、スタティック型メモリセルに生じた欠陥を高精度、短時間に検査することが可能となる。
【発明を実施するための最良の形態】
【００３９】
（実施の形態１）
本発明の実施の形態１について図１、図２、図３、図４を用いて説明する。
図１は本発明の実施の形態１における半導体記憶装置の回路構成を示す図であり、１つのビット線対に対応する回路構成を示している。
【００４０】
図１において、マトリックス状に配置されたスタティック型メモリセル１（１ａ，１ｂ，１ｃ）の構成は、図１４の従来例におけるスタティック型メモリセル１（１ａ，１ｂ，１ｃ）の構成と同様である。
【００４１】
ここで、スタティック型メモリセル１（１ａ，１ｂ，１ｃ）は、各行ごとにワード線２（２ａ，２ｂ，２ｃ）に、また各列ごとに相補対を成すビット線３（ビット線３ａ，３ｂ）に接続される。ビット線対には、第１のプリチャージ電位をビット線３ａ，３ｂに充電する第１のビット線プリチャージ回路４が接続され、第１のプリチャージ電位は電源電位である。さらに、ビット線対には、第２のプリチャージ電位をビット線３ａ，３ｂに充電する第２のビット線プリチャージ回路５が接続され、第２のプリチャージ電位は接地電位である。
【００４２】
また、ビット線対には、読み出し動作時におけるビット線対の電位差を増幅するセンスアンプ及び複数列のビット線対から任意の１ビット線対を選択するコラムセレクタ（センスアンプ／コラムセレクタ回路６）が接続される。
【００４３】
なお、図１では、第１及び第２のプリチャージ回路はそれぞれ１つのみ示しているが、この実施の形態の半導体記憶装置では、前記第１及び第２のプリチャージ回路はそれぞれ、複数のビット線対の各々に対して設けられている。また、センスアンプ／コラムセレクタ回路６も、複数のビット線対の各々に対して設けられている。
【００４４】
第１のビット線プリチャージ回路４は、ｐ−ＭＯＳトランジスタ４ａ，４ｂ，４ｃで構成される。第１のｐ−ＭＯＳトランジスタ４ａは、ソースが電源電位に接続され、ドレインがビット線３ａに接続され、ゲートが第１のビット線プリチャージ制御信号ＸＢＰｐに接続されている。第２のｐ−ＭＯＳトランジスタ４ｂは、ソースが電源電位に接続され、ドレインがビット線３ｂに接続され、ゲートが上記制御信号ＸＢＰｐに接続されている。第３のｐ−ＭＯＳトランジスタ４ｃは、ソースがビット線３ａに接続され、ドレインがビット線３ｂに接続され、ゲートが上記制御信号ＸＢＰｐに接続されている。ここで、第３のｐ−ＭＯＳトランジスタ４ｃは、ビット線３ａと３ｂの電位を高速にイコライズさせるものであり、高速性能を必要としない場合は省略される場合がある。
【００４５】
第２のビット線プリチャージ回路５は、ｎ−ＭＯＳトランジスタ５ａ，５ｂ，５ｃで構成される。第１のｎ−ＭＯＳトランジスタ５ａは、ソースが接地電位に接続され、ドレインがビット線３ａに接続され、ゲートが第２のビット線プリチャージ制御信号ＢＰｎに接続されている。第２のｎ−ＭＯＳトランジスタ５ｂは、ソースが接地電位に接続され、ドレインがビット線３ｂに接続され、ゲートが上記制御信号ＢＰｎに接続されている。第３のｎ−ＭＯＳトランジスタ５ｃは、ソースがビット線３ａに接続され、ドレインがビット線３ｂに接続され、ゲートが上記制御信号ＢＰｎに接続されている。ここで、第３のｎ−ＭＯＳトランジスタ５ｃは、ビット線３ａと３ｂの電位を高速にイコライズさせるものであり、高速性能を必要としない場合は省略される場合がある。
【００４６】
次に、図２、図３で、図１に示す半導体記憶装置の正常な動作を説明する。
図２は、図１中のスタティック型メモリセル１ａに論理“１”（スタティック型メモリセル内のノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”）に書き込まれた状態において、第１のビット線プリチャージ回路４によりビット線３ａ，３ｂを電源電位にプリチャージする場合の読み出し動作を示すタイミング図である。
【００４７】
図２において、時間ｔ０〜ｔ１の間は、全ワード線２ａ，２ｂ，２ｃは“Ｌ”、第１のビット線プリチャージ制御信号ＸＢＰｐが“Ｌ”、第２のビット線プリチャージ制御信号ＢＰｎが“Ｌ”であり、第１のビット線プリチャージ回路４により、ビット線３ａ，３ｂが電源電位にプリチャージされる。
【００４８】
次に、時間ｔ１で第１のビット線プリチャージ制御信号ＸＢＰｐが“Ｈ”となるため、ビット線３ａ，３ｂへの電源電位プリチャージは終わり、ビット線３ａ，３ｂは高インピーダンス状態となる。
【００４９】
次に、時間ｔ２において、ワード線ＷＬ０は“Ｈ”となり、スタティック型メモリセル１ａ内のｎ−ＭＯＳトランジスタＴａ１，Ｔａ２がオン状態となり、ノードＮ１とビット線３ａ、ノードＮ２とビット線３ｂが導通状態となる。この時、ノードＮ１とビット線３ａは共に“Ｈ”であるため、ビット線３ａに電位変動はあらわれない。一方、ノードＮ２は、“Ｌ”、ビット線３ｂは“Ｈ”であるため、ビット線３ｂは、スタティック型メモリセル１ａ内のトランジスタＴａ２及びＴｎ２を介して電荷が引き抜かれ、徐々に電位が下がっていく。次に、時間ｔ３にてセンスアンプ駆動信号ＳＡＥが活性状態（“Ｈ”）となるため、ビット線３ｂの電位は一気に“Ｌ”レベルに引き抜かれる。この時、ビット線３ａの電位に変動はない。このようにして、スタティック型メモリセル１ａに予め書き込まれたデータが、正しく読み出される。
【００５０】
図３は、図１中のスタティック型メモリセル１ａに論理“１”（スタティック型メモリセル内のノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”）に書き込まれた状態において、第２のビット線プリチャージ回路５によりビット線３ａ，３ｂを接地電位にプリチャージする場合の読み出し動作を示すタイミング図である。
【００５１】
図３において、時間ｔ０〜ｔ１の間は、全ワード線２ａ，２ｂ，２ｃは“Ｌ”、第１のビット線プリチャージ制御信号ＸＢＰｐが“Ｈ”、第２のビット線プリチャージ制御信号ＢＰｎが“Ｈ”であり、第２のビット線プリチャージ回路５により、ビット線３ａ，３ｂが接地電位にプリチャージされる。
【００５２】
次に、時間ｔ１で第２のビット線プリチャージ制御信号ＢＰｎが“Ｌ”となるため、ビット線３ａ，３ｂへの接地電位プリチャージは終わり、ビット線３ａ，３ｂは高インピーダンス状態となる。
【００５３】
次に、時間ｔ２において、ワード線ＷＬ０は“Ｈ”となり、スタティック型メモリセル１ａ内のｎ−ＭＯＳトランジスタＴａ１，Ｔａ２がオン状態となり、ノードＮ１とビット線３ａ、ノードＮ２とビット線３ｂが導通状態となる。この時、ノードＮ２とビット線３ｂは共に“Ｌ”であるため、ビット線３ｂに電位変動はあらわれない。一方、ノードＮ１は、“Ｈ”、ビット線３ａは“Ｌ”であるため、ビット線３ａは、スタティック型メモリセル１ａ内のトランジスタＴｐ１及びＴａ１を介して電荷が供給され、徐々に電位が上がっていく。次に、時間ｔ３にてセンスアンプ駆動信号ＳＡＥが活性状態（“Ｈ”）となるため、ビット線３ａの電位は一気に“Ｈ”レベルに押し上げられる。この時、ビット線３ｂの電位に変動はない。このようにして、スタティック型メモリセル１ａに予め書き込まれたデータが、正しく読み出される。
【００５４】
次に、図４で、図１に示す半導体記憶装置内のスタティック型メモリセル１ａのｐ−ＭＯＳトランジスタＴｐ１のドレインとノードＮ１の間がオープンとなった場合（図１６参照）で、従来例にて課題となる、メモリセルにおける各トランジスタのリークが非常に少ない場合の動作を説明する。
【００５５】
ここで、第１のビット線プリチャージ回路を用いた動作は、図２に示すタイミング図と同様の動作であり、説明を省略する。
【００５６】
次に、第２のビット線プリチャージ回路を用いた動作について、図４に示すタイミング図を用いて説明する。
まず、図４の時間ｔ−２においてＷＬ０が“Ｌ”となりｎ−ＭＯＳトランジスタＴａ１、Ｔａ２がオフする。このため、時間ｔ−２〜ｔ２の間、ノードＮ１はハイインピーダンス状態となる。ノードＮ１には、リークがほとんど無いため、その電位は、“Ｈ”レベルからほとんど変化しない。
【００５７】
次に、時間ｔ−１にて、第２のビット線プリチャージ制御信号ＢＰｎが“Ｈ”になるため、ビット線３ａ，３ｂ共に、接地電位にプリチャージされる。次に、時間ｔ１で接地電位プリチャージが終わる。次に、時間ｔ２でワード線ＷＬ０が“Ｈ”となり、スタティック型メモリセル１ａ内のｎ−ＭＯＳトランジスタＴａ１、Ｔａ２がオン状態となり、ノードＮ１とビット線３ａ、ノードＮ２とビット線３ｂが導通状態となる。この時、ノードＮ１の持つ寄生容量と、ビット線３ａの有する寄生容量とでは、ビット線３ａの持つ寄生容量の方が圧倒的に大きく、このためにノードＮ１の電位は、急激に接地電位に近づく。このノードＮ１の変化のため、ノードＮ２は、“Ｈ”に変わる。このスタティック型メモリセル内部のノードＮ１，Ｎ２の状態変化に伴い、ビット線３ｂが徐々に“Ｈ”レベルに近づく。
【００５８】
次に、時間ｔ３にてセンスアンプ６が活性化され、ビット線３ｂの電位は、一気に“Ｈ”となり、ビット線３ａは“Ｌ”を維持する。つまり、書き込んだデータと異なる読み出しデータが得られ、異常が検出されたことになる。
【００５９】
このように、ビット線プリチャージ回路４を用いた読み出し動作とビット線プリチャージ回路５を用いた読み出し動作の双方を用いることによって、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥が、温度変化を伴った検査や、長時間サイクルでの検査を行うための特殊な検査環境を用いずに、高精度に検出可能となる。
【００６０】
なお、通常の読み出し動作時は、ビット線プリチャージ回路４を用いた読み出し動作、またはビット線プリチャージ回路５を用いた読み出し動作のいずれかを実施すれば良く、双方のビット線プリチャージ回路による動作は、欠陥検出のための検査時に限って実施すればよい。
【００６１】
以上のように本発明の実施の形態１では、行列状に配置された複数のスタティック型メモリセル１ａ，１ｂ，１ｃと、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線２ａ，２ｂ，２ｃと、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線３ａ，３ｂと、前記相補対を成すビット線の両方を電源電位に設定する、各ビット線対毎に設けられた複数の第１のプリチャージ回路４と、前記相補対を成すビット線の両方を接地電位に設定する、各ビット線対毎に設けられた複数の第２のプリチャージ回路５とを備え、前記スタティック型メモリセルの動作不良の検査時、電源電位にプリチャージしたビット線対に、前記スタティック型メモリセルに書き込まれたデータを読み出す動作と、接地電位にプリチャージしたビット線対に、前記スタティック型メモリセルに書き込まれたデータを読み出す動作とを、前記第１のプリチャージ回路４と前記第２のプリチャージ回路５とを切り替えて行うようにしたので、スタティック型メモリセル１ａのｐ−ＭＯＳトランジスタＴｐ１のドレインとノードＮ１の間がオープンとなっている場合、上記接地電位にプリチャージしたビット線対にデータを読み出す動作では、メモリセルに書き込まれた論理“１”のデータが、ノードＮ１にビット線が接続された直後に反転し、書き込まれたデータとは異なるデータが読み出されることとなる。このため、上記のようなスタティック型メモリセル内部の欠陥を、高精度かつ短時間で検出することができる。
【００６２】
なお、上記実施の形態１では、第１のビット線プリチャージ回路４に接続される第１のプリチャージ電位は電源電位、第２のビット線プリチャージ回路５に接続される第２のプリチャージ電位は接地電位とした場合について説明したが、これに限定されるものではなく、例えば、第１のプリチャージ電位が電源電位の１／２より電源電位に近い電位であり、第２のプリチャージ電位が電源電位の１／２より接地電位に近い電位であってもよく、この場合においても上記実施の形態１と同様に、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥を、特殊な検査環境を用いずに高精度に検出することができる。
【００６３】
（実施の形態２）
本発明の実施の形態２について図５、図６、図７、図８を用いて説明する。
図５は本発明の実施の形態２における半導体記憶装置の回路構成を示す図であり、１つのビット線対に対応する回路構成を示している。
【００６４】
図５において、マトリックス状に配置されたスタティック型メモリセル１（１ａ，１ｂ，１ｃ）の構成は、図１４の従来例におけるスタティック型メモリセル１（１ａ，１ｂ，１ｃ）の構成と同様である。
【００６５】
ここで、スタティック型メモリセル１（１ａ，１ｂ，１ｃ）は、各行ごとにワード線２（２ａ，２ｂ，２ｃ）に、また各列ごとに相補対を成す一対のビット線３（ビット線３ａ，３ｂ）に接続される。ビット線対には、第１もしくは第２のプリチャージ電位をビット線３ａ，３ｂに充電するビット線プリチャージ回路４０が接続され、第１のプリチャージ電位は電源電位、第２のプリチャージ電位は接地電位である。
【００６６】
また、ビット線対には、読み出し動作時におけるビット線対の電位差を増幅するセンスアンプ及び複数列のビット線対から任意の１ビット線対を選択するコラムセレクタ（センスアンプ／コラムセレクタ回路６）が接続される。
【００６７】
なお、図５では、１つのビット線対に対応する１つのビット線プリチャージ回路４０のみ示しているが、この実施の形態の半導体記憶装置では、前記ビット線プリチャージ回路４０は、複数のビット線対の各々に対して設けられている。また、センスアンプ／コラムセレクタ回路６も、複数のビット線対の各々に対して設けられている。
【００６８】
ビット線プリチャージ回路４０は、ＣＭＯＳ型トランスファーゲート４ｄ，４ｅ，４ｆ、インバータ４ｇによって構成され、ビット線を所定のプリチャージ電位に設定するプリチャージ電位設定回路４１と、ｐ−ＭＯＳトランジスタ４ｈ、ｎ−ＭＯＳトランジスタ４ｉによって構成され、前記プリチャージ電位設定回路４１に電源電位および接地電位を供給するプリチャージ電位発生回路４２とからなる。
【００６９】
プリチャージ電位設定回路４１中の第１のＣＭＯＳ型トランスファーゲート４ｄは、ソースがプリチャージ・ノードＮｐに接続され、ドレインがビット線３ａに接続され、ｎ型ゲートがビット線プリチャージ制御信号ＢＰｎに接続され、ｐ型ゲートがビット線プリチャージ制御信号ＸＢＰｎに接続されている。第２のＣＭＯＳ型トランスファーゲート４ｅは、ソースがプリチャージ・ノードＮｐに接続され、ドレインがビット線３ｂに接続され、ｎ型ゲートがビット線プリチャージ制御信号ＢＰｎに接続され、ｐ型ゲートがビット線プリチャージ制御信号ＸＢＰｎに接続されている。第３のＣＭＯＳ型トランスファーゲート４ｆは、ソースがビット線３ａに接続され、ドレインがビット線３ｂに接続され、ｎ型ゲートがビット線プリチャージ制御信号ＢＰｎに接続され、ｐ型ゲートがビット線プリチャージ制御信号ＸＢＰｎに接続されている。ここで、第３のＣＭＯＳ型トランスファーゲート４ｆは、ビット線３ａと３ｂの電位を高速にイコライズさせるもので、高速性能を必要としない場合は省略される場合がある。なお、ビット線プリチャージ制御信号ＸＢＰｎはビット線プリチャージ制御信号ＢＰｎの反転信号である。
【００７０】
プリチャージ電位発生回路４２中のｐ−ＭＯＳトランジスタ４ｈは、ソースが電源電位に接続され、ドレインがプリチャージ・ノードＮｐに接続され、ゲートがプリチャージ電位発生制御信号ＸＰＲｐに接続されている。ｎ−ＭＯＳトランジスタ４ｉは、ソースが接地電位に接続され、ドレインがプリチャージ・ノードＮｐに接続され、ゲートがプリチャージ電位発生制御信号ＰＲｎに接続されている。
【００７１】
上記プリチャージ電位発生回路４２をプリチャージ・ノードＮｐを介してプリチャージ電位設定回路４１に接続することで、ビット線プリチャージ回路４０が構成される。
【００７２】
次に、図６、図７で、図１に示す半導体記憶装置の正常な動作を説明する。
図６は、図５中のスタティック型メモリセル１ａに論理“１”（スタティック型メモリセル内のノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”）に書き込まれた状態において、ビット線プリチャージ回路４によりビット線３ａ，３ｂを電源電位にプリチャージする場合の読み出し動作を示すタイミング図である。
【００７３】
図６において、時間ｔ０〜ｔ１の間は、全ワード線２ａ，２ｂ，２ｃは“Ｌ”、ビット線プリチャージ制御信号ＢＰｎが“Ｈ”、プリチャージ電位発生制御信号ＸＰＲｐ，ＰＲｎがともに“Ｌ”であるため、プリチャージ電位は電源電位となり、ビット線３ａ，３ｂは電源電位にプリチャージされる。
【００７４】
次に、時間ｔ１でビット線プリチャージ制御信号ＢＰｎが“Ｌ”となるため、ビット線３ａ，３ｂへの電源電位プリチャージは終わり、ビット線３ａ，３ｂは高インピーダンス状態となる。
【００７５】
次に、時間ｔ２において、ワード線ＷＬ０は“Ｈ”となり、スタティック型メモリセル１ａ内のｎ−ＭＯＳトランジスタＴａ１，Ｔａ２がオン状態となり、ノードＮ１とビット線３ａ、ノードＮ２とビット線３ｂが導通状態となる。この時、ノードＮ１とビット線３ａは共に“Ｈ”であるため、ビット線３ａに電位変動はあらわれない。一方、ノードＮ２は、“Ｌ”、ビット線３ｂは“Ｈ”であるため、ビット線３ｂは、スタティック型メモリセル１ａ内のトランジスタＴａ２及びＴｎ２を介して電荷が引き抜かれ、徐々に電位が下がっていく。次に、時間ｔ３にてセンスアンプ駆動信号ＳＡＥが活性状態（“Ｈ”）となるため、ビット線３ｂの電位は一気に“Ｌ”レベルに引き抜かれる。この時、ビット線３ａの電位に変動はない。このようにして、スタティック型メモリセル１ａに予め書き込まれたデータが、正しく読み出される。
【００７６】
図７は、図５中のスタティック型メモリセル１ａに論理“１”（スタティック型メモリセル内のノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”）に書き込まれた状態において、ビット線プリチャージ回路４０によりビット線３ａ，３ｂを接地電位にプリチャージする場合の読み出し動作を示すタイミング図である。
【００７７】
図７において、時間ｔ０〜ｔ１の間は、全ワード線２ａ，２ｂ，２ｃは“Ｌ”、ビット線プリチャージ制御信号ＢＰｎが“Ｈ”、プリチャージ電位発生制御信号ＸＰＲｐが“Ｈ”、ＰＲｎが“Ｈ”であるため、プリチャージ電位は接地電位となり、ビット線３ａ，３ｂは接地電位にプリチャージされる。
【００７８】
次に、時間ｔ１でビット線プリチャージ制御信号ＢＰｎが“Ｌ”となるため、ビット線３ａ，３ｂへの接地電位プリチャージは終わり、ビット線３ａ，３ｂは高インピーダンス状態となる。
【００７９】
次に、時間ｔ２において、ワード線ＷＬ０は“Ｈ”となり、スタティック型メモリセル１ａ内のｎ−ＭＯＳトランジスタＴａ１，Ｔａ２がオン状態となり、ノードＮ１とビット線３ａ、ノードＮ２とビット線３ｂが導通状態となる。この時、ノードＮ２とビット線３ｂは共に“Ｌ”であるため、ビット線３ｂに電位変動はあらわれない。一方、ノードＮ１は、“Ｈ”、ビット線３ａは“Ｌ”であるため、ビット線３ａは、スタティック型メモリセル１ａ内のトランジスタＴｐ１及びＴａ１を介して電荷が供給され、徐々に電位が上がっていく。次に、時間ｔ３にてセンスアンプ駆動信号ＳＡＥが活性状態（“Ｈ”）となるため、ビット線３ａの電位は一気に“Ｈ”レベルに押し上げられる。この時、ビット線３ｂの電位に変動はない。このようにして、スタティック型メモリセル１ａに予め書き込まれたデータが、正しく読み出される。
【００８０】
次に、図８で、図５に示す半導体記憶装置内のスタティック型メモリセル１ａのｐ−ＭＯＳトランジスタＴｐ１のドレインとノードＮ１の間がオープンとなった場合（図１６参照）で、従来例にて課題となる、メモリセルにおける各トランジスタのリークが非常に少ない場合の動作を説明する。
【００８１】
ここで、ビット線プリチャージ回路４０において、プリチャージ電位発生制御信号ＸＰＲｐ，ＰＲｎがともに“Ｌ”で、ビット線３ａ，３ｂに電源電位をプリチャージする場合の動作は、図６に示すタイミング図と同様の動作であり、説明を省略する。
【００８２】
次に、ビット線プリチャージ回路４０において、プリチャージ電位発生制御信号ＸＰＲｐ，ＰＲｎがともに“Ｈ”でビット線３ａ，３ｂに接地電位をプリチャージする場合の動作タイミング図を図８に示す。
【００８３】
まず、図８の時間ｔ−２においてワード線ＷＬ０が“Ｌ”となりｎ−ＭＯＳトランジスタＴａ１、Ｔａ２がオフする。このため、時間ｔ−２〜ｔ２の間、ノードＮ１はハイインピーダンス状態となる。ノードＮ１には、リークがほとんど無いため、その電位は、“Ｈ”レベルからほとんど変化しない。
【００８４】
次に、時間ｔ−１にて、ビット線プリチャージ制御信号ＢＰｎが“Ｈ”になるため、ビット線３ａ，３ｂ共に、接地電位にプリチャージされる。次に、時間ｔ１でビット線プリチャージ制御信号ＢＰｎが“Ｌ”になるため、接地電位プリチャージが終わる。次に、時間ｔ２でワード線ＷＬ０が“Ｈ”となり、スタティック型メモリセル１ａ内のｎ−ＭＯＳトランジスタＴａ１、Ｔａ２がオン状態となり、ノードＮ１とビット線３ａ、ノードＮ２とビット線３ｂが導通状態となる。この時、ノードＮ１の持つ寄生容量と、ビット線３ａの有する寄生容量とでは、ビット線３ａの持つ寄生容量の方が圧倒的に大きく、このためにノードＮ１の電位は、急激に接地電位に近づく。このノードＮ１の変化のため、ノードＮ２は、“Ｈ”に変わる。このスタティック型メモリセル内部のノードＮ１，Ｎ２の状態変化に伴い、ビット線３ｂが徐々に“Ｈ”レベルに近づく。
【００８５】
次に、時間ｔ３にてセンスアンプ６が活性化され、ビット線３ｂの電位は、一気に“Ｈ”となり、ビット線３ａは“Ｌ”を維持する。つまり、書き込んだデータと異なる読み出しデータが得られ、異常が検出されたことになる。
【００８６】
このように、ビット線プリチャージ回路４０において、プリチャージ電位Ｎｐを電源電位に設定した動作と接地電位に設定した動作の双方を用いることによって、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥が、温度変化を伴った検査や、長時間サイクルでの検査を行うための特殊な検査環境を用いずに、高精度に検出可能となる。
【００８７】
なお、通常の読み出し動作時は、ビット線プリチャージ回路４０のプリチャージ電位は電源電位、もしくは接地電位のいずれかの動作を実施すれば良く、双方のビット線プリチャージ電位による動作は、欠陥検出のための検査時に限って実施すればよい。
【００８８】
以上のように本発明の実施の形態２では、行列状に配置された複数のスタティック型メモリセル１と、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線２と、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線３と、前記相補対を成すビット線の両方を電源電位あるいは接地電位に設定する、各ビット線対毎に設けられた複数のプリチャージ電位設定回路４１と、前記プリチャージ電位設定回路４１に電源電位あるいは接地電位を供給する、各ビット線対毎に設けられた複数のプリチャージ電位発生回路４２とを備え、前記スタティック型メモリセルの動作不良を検査するとき、電源電位にプリチャージしたビット線対に、前記スタティック型メモリセルに書き込まれたデータを読み出す動作と、接地電位にプリチャージしたビット線対に、前記スタティック型メモリセルに書き込まれたデータを読み出す動作とを、前記プリチャージ電位発生回路４２で発生する動作を切り替えて行うようにしたので、スタティック型メモリセル１ａのｐ−ＭＯＳトランジスタＴｐ１のドレインとノードＮ１の間がオープンとなっている場合、接地電位にプリチャージしたビット線対にデータを読み出す動作では、メモリセルに書き込まれた論理“１”のデータが、ノードＮ１にビット線３ａが接続された直後に反転し、書き込まれたデータとは異なるデータが読み出されることとなる。このため、上記のようなスタティック型メモリセル内部の欠陥を、高精度かつ短時間で検出することができる。
【００８９】
また、この実施の形態２では、プリチャージ電位発生回路４２とプリチャージ電位設定回路４１のうちプリチャージ電位設定回路４１のみをビット線対に接続しているので、ビット線の容量負荷を、各ビット線毎に１つのプリチャージ回路を設けている従来の半導体記憶装置におけるものと同じ程度に抑えることができ、これにより、通常の読み出し動作時の動作速度や消費電力を従来のものと同程度に維持することができる。
【００９０】
なお、上記実施の形態２では、プリチャージ電位発生回路４２中のｐ−ＭＯＳトランジスタ４ｈのソース電位が電源電位、ｎ−ＭＯＳトランジスタ４ｉのソース電位が接地電位に接続された場合について説明したが、これに限定されるものではなく、例えば、ｐ−ＭＯＳトランジスタ４ｈのソース電位が電源電位の１／２より電源電位に近い電位であり、ｎ−ＭＯＳトランジスタ４ｉのソース電位が電源電位の１／２より接地電位に近い電位であってもよく、この場合においても上記実施の形態２と同様に、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥を、特殊な検査環境を用いずに高精度に検出することができる。
【００９１】
（実施の形態３）
本発明の実施の形態３について図９、図１０、図１１、図１２を用いて説明する。
図９は本発明の実施の形態３における半導体記憶装置の回路構成を示す図であり、１つのビット線対に対応する回路構成を示している。
【００９２】
図９において、マトリックス状に配置されたスタティック型メモリセル１（１ａ，１ｂ，１ｃ）の構成、接続されるビット線３（３ａ，３ｂ）の構成、ワード線２（２ａ，２ｂ，２ｃ）の構成、ビット線プリチャージ回路４の構成、センスアンプ／コラムセレクタ６の構成は、いずれも実施の形態１のものと同様である。
【００９３】
本実施の形態においては、上記の構成に加え、ビット線３ａ，３ｂにプルダウン回路７が接続されている。プルダウン回路７は、ソースが接地電位に接続され、ドレインがビット線３ａに接続され、ゲートがプルダウン制御信号ＢＤａに接続されたｎ−ＭＯＳトランジスタ７ａと、ソースが接地電位に接続され、ドレインがビット線３ｂに接続され、ゲートがプルダウン制御信号ＢＤｂに接続されたｎ−ＭＯＳトランジスタ７ｂによって構成される。
【００９４】
ここで、ｎ−ＭＯＳトランジスタ（プルダウントランジスタ）７ａはそのオン抵抗が、スタティック型メモリセル１ａ，１ｂ，１ｃにおけるｎ−ＭＯＳトランジスタＴａ１とｐ−ＭＯＳトランジスタＴｐ１のオン抵抗の和よりも大きく、また、ｎ−ＭＯＳトランジスタ（プルダウントランジスタ）７ｂはそのオン抵抗が、ｎ−ＭＯＳトランジスタＴａ２とｐ−ＭＯＳトランジスタＴｐ２のオン抵抗の和よりも大きい。
【００９５】
なお、図８では、１つのビット線対に対応する１つのプルダウン回路のみ示しているが、この実施の形態の半導体記憶装置では、前記プルダウン回路は複数のビット線対の各々に対して設けられている。
【００９６】
この構成において、プルダウン制御信号ＢＤａ、及びＢＤｂを共に“Ｌ”に固定することで、通常の読み出し動作が可能である。
【００９７】
次に、図１０、図１１で、図９に示す半導体記憶装置の正常な動作を説明する。
図１０は、図９中のスタティック型メモリセル１ａに論理“１”（スタティック型メモリセル内のノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”）に書き込まれた状態において、プルダウン制御信号ＢＤａが“Ｈ”となる動作を示すタイミング図である。
【００９８】
図１０において、時間ｔ０〜ｔ１の間は、全ワード線２ａ，２ｂ，２ｃは“Ｌ”、ビット線プリチャージ制御信号ＸＢＰｐが“Ｌ”であるため、ビット線３ａ，３ｂは電源電位にプリチャージされる。
【００９９】
次に、時間ｔ１でビット線プリチャージ制御信号ＸＢＰｐが“Ｈ”となるため、ビット線３ａ，３ｂへの電源電位プリチャージは終わり、ビット線３ａ，３ｂは高インピーダンス状態となる。
【０１００】
次に、時間ｔ２において、ワード線ＷＬ０は“Ｈ”となり、スタティック型メモリセル１ａ内のｎ−ＭＯＳトランジスタＴａ１，Ｔａ２がオン状態となり、ノードＮ１とビット線３ａ、ノードＮ２とビット線３ｂが導通状態になる。この時、ノードＮ１とビット線３ａは共に“Ｈ”であるため、ビット線３ａに電位変動はあらわれない。一方、ノードＮ２は、“Ｌ”、ビット線３ｂは“Ｈ”であるため、ビット線３ｂは、スタティック型メモリセル１ａ内のトランジスタＴａ２及びＴｎ２を介して電荷が引き抜かれ、徐々に電位が下がっていく。
【０１０１】
次に、時間ｔ２０にて、プルダウン制御信号ＢＤａが“Ｈ”になり、ビット線３ａの電位がやや低下する。ここで、プルダウントランジスタ７ａのオン抵抗は、スタティック型メモリセル１ａのｎ−ＭＯＳトランジスタＴａ１とｐ−ＭＯＳトランジスタＴｐ１より大きいため、ビット線３ａの電位に大きな低下は無く、ビット線３ｂより低下することは無い。
【０１０２】
次に、時間ｔ３にてセンスアンプ駆動信号ＳＡＥが活性状態（“Ｈ”）となるため、ビット線３ｂの電位は一気に“Ｌ”レベルに引き抜かれる。この時、ビット線３ａの電位は、完全な“Ｈ”レベルに戻る。このようにして、スタティック型メモリセル１ａに予め書き込まれたデータが、正しく読み出される。
【０１０３】
図１１は、図９中のスタティック型メモリセル１ａに論理“１”（スタティック型メモリセル内のノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”）に書き込まれた状態において、プルダウン制御信号ＢＤｂが“Ｈ”となる動作を示すタイミング図である。
【０１０４】
図１１において、時間ｔ０〜ｔ１の間は、全ワード線２ａ，２ｂ，２ｃは“Ｌ”、ビット線プリチャージ制御信号ＸＢＰｐが“Ｌ”であるため、ビット線３ａ，３ｂは電源電位にプリチャージされる。
【０１０５】
次に、時間ｔ１でビット線プリチャージ制御信号ＸＢＰｐが“Ｈ”となるため、ビット線３ａ，３ｂへの電源電位プリチャージは終わり、ビット線３ａ，３ｂは高インピーダンス状態となる。
【０１０６】
次に、時間ｔ２において、ワード線ＷＬ０は“Ｈ”となり、スタティック型メモリセル１ａ内のｎ−ＭＯＳトランジスタＴａ１，Ｔａ２がオン状態となり、ノードＮ１とビット線３ａ、ノードＮ２とビット線３ｂが導通状態となる。この時、ノードＮ１とビット線３ａは共に“Ｈ”であるため、ビット線３ａに電位変動はあらわれない。一方、ノードＮ２は、“Ｌ”、ビット線３ｂは“Ｈ”であるため、ビット線３ｂは、スタティック型メモリセル１ａ内のトランジスタＴａ２及びＴｎ２を介して電荷が引き抜かれ、徐々に電位が下がっていく。
【０１０７】
次に、時間ｔ２０にて、プルダウン制御信号ＢＤｂが“Ｈ”になり、ビット線３ｂの電位の低下が加速する。なお、図１１では、ビット線３ｂの電位の低下が加速する場合の波形を実線で示し、この場合の比較例として、制御信号ＢＤｂによる加速が無い場合の波形を破線にて示す。ここで、ビット線３ａの電位は“Ｈ”レベルから変動しない。
【０１０８】
次に、時間ｔ３にてセンスアンプ駆動信号ＳＡＥが活性状態（“Ｈ”）となるため、ビット線３ｂの電位は一気に“Ｌ”レベルに引き抜かれる。このようにして、スタティック型メモリセル１ａに予め書き込まれたデータが、正しく読み出される。
【０１０９】
次に、図１２で、図９に示す半導体記憶装置内のスタティック型メモリセル１ａのｐ−ＭＯＳトランジスタＴｐ１のドレインとノードＮ１の間がオープンとなった場合（図１６参照）で、従来例にて課題となる、メモリセルにおける各トランジスタのリークが非常に少ない場合の動作を説明する。
【０１１０】
ここで、プルダウン回路７において、プルダウン制御信号ＢＤｂを活性化する動作は、図１１に示すタイミング図と同様の動作であり、説明を省略する。
【０１１１】
次に、プルダウン回路７において、プルダウン制御信号ＢＤａを活性化する動作について、図１２に示すタイミング図を用いて説明する。
【０１１２】
まず、図１２の時間ｔ−２においてワード線ＷＬ０が“Ｌ”となり、ｎ−ＭＯＳトランジスタＴａ１、Ｔａ２がオフする。このため、時間ｔ−２〜ｔ２の間、ノードＮ１はハイインピーダンス状態となる。ノードＮ１には、リークがほとんど無いため、その電位は、“Ｈ”レベルからほとんど変化しない。
【０１１３】
次に、時間ｔ−１にて、ビット線プリチャージ制御信号ＸＢＰｐが“Ｌ”になるため、ビット線３ａ，３ｂ共に、電源電位にプリチャージされる。次に、時間ｔ１で電源電位プリチャージが終わる。次に、時間ｔ２でワード線ＷＬ０が“Ｈ”となり、スタティック型メモリセル１ａ内のｎ−ＭＯＳトランジスタＴａ１、Ｔａ２がオン状態となり、ノードＮ１とビット線３ａ、ノードＮ２とビット線３ｂが導通状態となる。この時、ノードＮ１とビット線３ａは同電位であり、お互いの電位に変動は無い。
【０１１４】
次に、時間ｔ２０において、プルダウン回路中のプルダウン制御信号ＢＤａが“Ｈ”となると、ビット線３ａ及びノードＮ１は高インピーダンス状態であるため、プルダウントランジスタ７ａを介し一気に電位が下がり、“Ｌ”となる。その影響を受け、ノードＮ２は“Ｌ”から“Ｈ”へと変化する。
【０１１５】
次に、時間ｔ３でセンスアンプ６が活性化することで、ビット線３ｂの電位は“Ｈ”となり、書き込んだデータと異なる読み出しデータが得られ、異常が検出されたことになる。
【０１１６】
このように、プルダウン回路７を用いた読み出し動作を行うことで、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥が、温度変化を伴った検査や、長時間サイクルでの検査を行うための特殊な検査環境を用いずに、高精度に検出可能となる。
【０１１７】
なお、通常の読み出し動作時は、プルダウン回路７を活性化しない読み出し動作のみを実施すれば良く、プルダウン回路７による動作は、欠陥検出のための検査時に限って実施すればよい。
【０１１８】
以上のように本発明の実施の形態３では、行列状に配置された複数のスタティック型メモリセル１と、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線２と、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線３と、前記相補対を成すビット線の両方を電源電位に設定する、各ビット線対毎に設けられた複数のプリチャージ回路４と、プルダウン制御信号により前記相補対を成すビット線の一方あるいは他方から電荷を引き抜く、各ビット線対毎に設けられた複数のプルダウン回路７とを備え、前記スタティック型メモリセルの動作不良の検査時、電源電位にプリチャージした前記相補対を成すビット線に、その一方のビット線３ａから電荷を引き抜きながらメモリセルのデータを読み出す動作と、電源電位にプリチャージした前記相補対を成すビットに、その他方のビット線３ｂから電荷を引き抜きながらメモリセルのデータを読み出す動作とを、前記プルダウン回路７の動作を切り替えて行うので、スタティック型メモリセル１ａのｐ−ＭＯＳトランジスタＴｐ１のドレインとノードＮ１の間がオープンとなっている場合、電源電位にプリチャージした前記相補対を成すビットに、上記ビット線３ａから電荷を引き抜きながらメモリセルのデータを読み出す動作では、メモリセルに書き込まれた論理“１”のデータが、ビット線３ａからの電荷の引き抜きにより反転することとなる。このため、上記のようなスタティック型メモリセル内部の欠陥を、高精度かつ短時間で検出することができる。
【０１１９】
また、この実施の形態３では、読み出し動作を切り替えるプルダウン回路７は、ビット線対の一方あるいは他方のビット線のプルダウンを切り替えて行うものであるので、図９に示すように、ビット線対の一方をプルダウンするトランジスタと、その他方をプルダウンするトランジスタとから構成することにより、回路構成素子の数を最少にでき、基板上での占有面積の小さいものとすることができる。
【０１２０】
なお、上記実施の形態３では、プルダウン回路７のソース電位が接地電位に接続された場合について説明したが、上記プルダウン回路７のソース電位はこれに限定されるものではなく、例えば、電源電位の１／２より接地電位に近い電位であってもよく、この場合においても上記実施の形態３と同様に、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥を、特殊な検査環境を用いずに高精度に検出することができる。
【産業上の利用可能性】
【０１２１】
以上のように、本発明の半導体記憶装置は、スタティック型メモリセルの欠陥を高効率、かつ高精度に検出できるものであり、特に、検査のコスト低減や高精度化することが必要なスタティック型半導体記憶装置等に有用である。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施の形態１によるスタティック型半導体記憶装置を示す回路図である。
【図２】上記実施の形態１における正常なスタティック型メモリセル動作のタイミング図を示す。
【図３】上記実施の形態１における正常なスタティック型メモリセル動作のタイミング図を示す。
【図４】上記実施の形態１における異常なスタティック型メモリセル動作のタイミング図を示す。
【図５】本発明の実施の形態２によるスタティック型半導体記憶装置を示す回路図である。
【図６】上記実施の形態２における正常なスタティック型メモリセル動作のタイミング図を示す。
【図７】上記実施の形態２における正常なスタティック型メモリセル動作のタイミング図を示す。
【図８】上記実施の形態２における異常なスタティック型メモリセル動作のタイミング図を示す。
【図９】本発明の実施の形態３によるスタティック型半導体記憶装置を示す回路図である。
【図１０】上記実施の形態３における正常なスタティック型メモリセル動作のタイミング図を示す。
【図１１】上記実施の形態３における正常なスタティック型メモリセル動作のタイミング図を示す。
【図１２】上記実施の形態３における異常なスタティック型メモリセル動作のタイミング図を示す。
【図１３】従来例のＳＲＡＭにおける回路図を示す。
【図１４】従来例、及び、本発明の各実施の形態におけるスタティック型メモリセルの回路図を示す。
【図１５】従来例における動作のタイミング図を示す。
【図１６】従来例、及び本発明の各実施の形態における欠陥を伴ったスタティック型メモリセルの回路図を示す。
【図１７】従来例における欠陥を伴ったスタティック型メモリセル動作のタイミング図を示す。
【図１８】従来例、及び本発明の各実施の形態における欠陥を伴ったスタティック型メモリセルの等価回路図を示す。
【図１９】従来例における欠陥を伴ったスタティック型メモリセルでの動作タイミング図を示す。
【符号の説明】
【０１２３】
１  マトリックス配置されたスタティック型メモリセルアレー
１ａ，１ｂ，１ｃ  スタティック型メモリセル
２  ワード線群
２，２ａ，２ｂ  ワード線
３  相補対を成すビット線対
３ａ，３ｂ  ビット線
４  ビット線プリチャージ回路
４ａ，４ｂ，４ｃ，４ｈ  ｐ−ＭＯＳトランジスタ
４ｄ，４ｅ，４ｆ    ＣＭＯＳトランスファーゲート
４ｇ  インバーター
４ｈ  ｐ−ＭＯＳトランジスタ
４ｉ  ｎ−ＭＯＳトランジスタ
４１  ビット線プリチャージ電位設定回路
４２  ビット線プリチャージ電位発生回路
５  ビット線プリチャージ回路
５ａ，５ｂ，５ｃ  ｎ−ＭＯＳトランジスタ
６  センスアンプ／コラムセレクタ回路
７  ビット線プルダウン回路
７ａ，７ｂ  ｎ−ＭＯＳトランジスタ
Ｔｐ１，Ｔｐ２  スタティック型メモリセルを構成するｐ−ＭＯＳトランジスタ
Ｔａ１，Ｔａ２，Ｔｎ１，Ｔｎ２  スタティック型メモリセルを構成するｎ−ＭＯＳトランジスタ
Ｒｐ１，Ｒａ１，Ｒｎ１  スタティック型メモリセル内におけるリーク抵抗
Ｃｐａｒ  スタティック型メモリセル内における寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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