(57)【要約】【課題】インダクタの直流抵抗を低減し、品質ファクタＱを増加できる改善されたトロイダルインダクタ１００及びトロイダルインダクタを作製する方法を提案する。【解決手段】本発明は、本発明は、トロイダルインダクタ回路の直流抵抗（ＤＣＲ）を減少することが意図される。回路の品質ファクタＱにおける増加が生成される。トロイダルインダクタは、コア材料の周りに延びて、複数の巻きを定義する細長い導体から形成されるコイルを含む。細長い導体は、１以上のコイルセグメントから構成される。コイルセグメントは、第一のタイプのセグメント１０１及び第二のタイプのセグメントの交互するパターンで配置される。第一のタイプのコイルセグメントのそれぞれは、離れて配置され、それらのそれぞれの長さに沿って予め決定されたインターバルで導電性のリンクにより電気的に接続される複数の細長いパラレルな導体１０４，１０５を含む。第二のタイプのコイルセグメントは、基板に形成される導電性のビア３０２，３０４により定義される単一の導体から形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
コア材料の周りに延び、複数の巻きを定義する細長い導体から形成されるコイルを有するインダクタであって、
前記細長い導体は、第一のタイプの少なくとも１つのコイルセグメントから構成され、前記第一のタイプのコイルセグメントのそれぞれは、離れて配置され、それらのそれぞれの長さに沿った予め決定されたインターバルで導電性のリンクにより電気的に接続される複数の細長いパラレルの導体から構成される、
ことを特徴とするインダクタ。
【請求項２】
前記細長い導体は、第二のタイプの少なくとも１つのコイルセグメントから更に構成され、前記第二のタイプの前記コイルセグメントは、単一の導体から形成される、
請求項１記載のインダクタ。
【請求項３】
前記第一のタイプのコイルセグメントと前記第二のタイプのコイルセグメントは、前記細長い導体を形成するために直列接続で配置される、
請求項２記載のインダクタ。
【請求項４】
前記細長い導体は、複数の前記第一のタイプのコイルセグメントと複数の前記第二のタイプのコイルセグメントとから構成され、前記第二のタイプのコイルセグメントのそれぞれは、前記第一のタイプのコイルセグメント間の直列の電気的な接続を定義する。
請求項３記載のインダクタ。
【請求項５】
前記第二のタイプのコイルセグメントを有する単一の導体は、基板に形成される導電性のビアから構成される、
請求項２記載のインダクタ。
【請求項６】
前記細長いパラレルの導体のそれぞれは、基板の表面に配置される導電性のトレースから構成される、
請求項１記載のインダクタ。
【請求項７】
前記導電性のリンクは、基板において画定されるビアから形成される、
請求項１記載のインダクタ。
【請求項８】
コア材料の周りに延び、複数の巻きを定義する細長い導体から形成されるコイルを有するインダクタであって、
前記細長い導体は、第一のタイプのセグメントと第二のタイプのセグメントの交互するパターンで配置される複数のコイルセグメントから構成され、前記第一のタイプのセグメントは、離れて配置され、前記複数のパラレルのコンダクタの長さに沿った予め決定されたインターバルで電気的に接続される複数のパラレルの導体を有し、前記第二のタイプのセグメントは、単一の細長い導体を有する、
ことを特徴とするインダクタ。
【請求項９】
前記第二のタイプのセグメントは、基板で形成される導電性のビアから構成される、
請求項８記載のインダクタ。
【請求項１０】
前記パラレルの導体のそれぞれは、基板の表面に配置される導電性のトレースから構成され、前記導電性のトレースは、少なくとも１つの導電性のビアにより前記予め決定されたインターバルで接続される、
請求項８記載のインダクタ。
【請求項１１】
複数の巻きを定義するためにコア材料の周りに延びる細長い導体からコイルを形成するステップと、
離れて配置される複数の細長いパラレルの導体から構成される第一のタイプの少なくとも１つのコイルセグメントを含むために前記細長い導体を形成するステップと、
前記複数の細長いパラレルの導体の長さに沿って予め決定されたインターバルで配置される導電性リンクにより前記細長いパラレルの導体を電気的に接続するステップと、
を有するインダクタを製造する方法。
【請求項１２】
第二のタイプの少なくとも１つのコイルセグメントの前記細長い導体を形成するステップを更に有し、前記第二のタイプのコイルセグメントは、単一の導体から形成される、
請求項１１記載の方法。
【請求項１３】
前記第一のタイプの少なくとも１つのコイルセグメントと前記第二のタイプの少なくとも１つのコイルセグメントを直列接続で配置して、前記細長い導体を形成するステップを更に含む、
請求項１２記載の方法。
【請求項１４】
前記第一のタイプの複数のコイルセグメントの間で直列の電気的な接続を、前記第二のタイプの少なくとも１つのコイルセグメントにより形成するステップを更に含む、
請求項１３記載の方法。
【請求項１５】
基板に形成される導電性のビアとして前記第二のタイプのコイルセグメントを形成するステップを更に含む、
請求項１２記載の方法。
【請求項１６】
基板の表面に配置される導電性のトレースとして前記パラレルの導体のそれぞれを形成するステップを更に含む、
請求項１１記載の方法。
【請求項１７】
基板に定義されるビアから前記導電性のリンクを形成するステップを更に含む、
請求項１１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタ全般に関し、より詳細には、トロイダルインダクタに関する。
【背景技術】
【０００２】
埋め込まれたトロイダルインダクタが当該技術分野で知られている。たとえば、Pleskach等による米国特許第６，９９０，７２９号は、埋め込まれたトロイダルインダクタを形成する方法を開示している。この方法は、内側の円周を定義するように、中心軸から第一の距離だけ半径方向に配置された第一の複数の導電性のビアをセラミック基板に形成するステップを含む。第二の複数の導電性のビアは、外側の円周を定義するように、中心軸に関して第二の距離だけ半径方向に配置されて形成される。第一の複数の導電性のビアと第二の複数の導電性のビアのうちの実質的に隣接するビア間の電気的な接続を形成する第一の複数の導電性のトレースは、セラミック基板の第一の表面に形成される。さらに、第一の複数の導電性のビアと第二の複数の導電性のビアのうちの円周方向にオフセットされるビア間の電気的な接続を形成する第二の複数の導電性のトレースは、３次元のトロイダルコイルを定義するために第一の基板から対向するセラミック基板の第二の表面に形成される。
【０００３】
当該技術分野におけるコンベンショナルな埋め込まれたインダクタの設計では、導電性のトレース及び導電性のビアというトロイダルインダクタコイルを有する２つのコンポーネントが存在する。これら２つのコンポーネントのうち、導電性トレースは、導電性ビアに比較して、それらの非常に小さい断面領域のために大部分が直流抵抗（ＤＣＲ）となる。ＤＣＲは、直流を使用して測定されたときにインダクタの巻き線の抵抗として定義される。特に、ＤＣＲの値における増加は、インダクタの品質ファクタ（Ｑ）における減少を引き起こす。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
Ｑは、インダクタにおける相対的な損失の速度であるので、ＤＣＲが高くなると、システムにおけるＱが低くなる。多くの応用では、非常に高いＱをもつインダクタを提供することが望まれる。したがって、インダクタの直流抵抗を低減することができ、これによりＱを増加することができる改善されたトロイダルインダクタの設計が望まれている。同時に、設計は、トロイダルのフットプリントのｘ−ｙ平面のサイズを増加するべきではなく、更なるマシニング又は後処理ステップを必要とするべきではない。
【課題を解決するための手段】
【０００５】
本発明は、インダクタ及びインダクタを形成する方法に関する。インダクタは、コア材料の周りに延び、複数の巻きを定義する細長いコンダクタから形成されるコイルを有する。細長いコンダクタは、第一のタイプの１以上のコイルセグメントを含む。第一のタイプのそれぞれのコイルセグメントは、離れて配置され、それぞれの長さに沿って予め決定されたインターバルで導電性のリンクにより電気的に接続される複数の細長い平行のコンダクタからなる。それぞれの細長い平行のコンダクタは、基板の表面に配置される導電性のトレースから構成される。さらに、導電性のリンクは、基板に定義されるビアから形成される。
【０００６】
さらに、インダクタは、第二のタイプの１以上のコイルセグメントから構成される。第二のタイプのそれぞれのコイルセグメントは、単一の導体から形成される。特に、第二のタイプのコイルセグメントを有する単一のコンダクタは、基板に形成される導電性のビアを有する。第一のタイプのコイルセグメント及び第二のタイプのコイルセグメントは、細長い導体を形成するために直列の構成で配置される。
【０００７】
本発明の１態様によれば、細長い導体は、第一のタイプの複数のコイルセグメントと第二のタイプの複数のコイルセグメントから構成される。第二のタイプのそれぞれのコイルセグメントは、第一のタイプのコイルセグメント間の直列の電気的な接続を定義する。
【０００８】
本発明の更に別の態様によれば、導体は、コア材料の周りに延び、複数の巻きを定義する細長い導体から形成されるコイルを有する。細長い導体は、第一のタイプのセグメントと第二のタイプのセグメントの交互するパターンで配置される複数のコイルセグメントを含む。第一のタイプのセグメントは、離れて配置され、複数のパラレルコンダクタの長さに沿って予め決定されたインターバルで電気的に接続される複数のパラレルコンダクタを有する。第二のタイプのセグメントは、基板に形成される導電性のビアから構成される単一の長く延びたコンダクタを有する。さらに、導電性トレースは、１以上の導電性ビアにより予め決定されたインターバルで接続される。
【０００９】
また、本発明は、インダクタを形成する方法を有する。本方法は、複数の巻きを定義するため、コア材料の周りに延びる細長い導体からコイルを形成することを含む。また、本方法は、離れて配置される複数の細長いパラレルの導体から構成される第一のタイプの少なくとも１つのコイルセグメントを含むために細長い導体を形成するステップを含む。細長いパラレルの導体は、複数の細長いパラレルの導体の長さに沿って、予め決定されたインターバルで配置される導電性のランクにより電気的に接続される。さらに、それぞれのパラレルの導体は、基板の表面に配置される導電性トレースとして形成される。導電性リンクは、基板に定義されるビアから形成される。
【００１０】
また、本方法は、第二のタイプの少なくとも１つのコイルセグメントの細長い導体を形成するステップを含む。第二のタイプのコイルセグメントは、単一の導体から形成される。第二のタイプのそれぞれのコイルセグメントは、基板に形成される導電性のビアとして形成される。さらに、第一のタイプの１以上のコイルセグメント及び第二のタイプの１以上のコイルセグメントは、細長い導体を形成するために直列の構成で配置される。１態様によれば、本方法は、第一のタイプの複数のコイルセグメント間の直列の電気的な接続を第二のタイプの少なくとも１つのコイルセグメントで形成するステップを含む。
【００１１】
本発明の更に別の態様によれば、本発明は、コイルを定義するためにコア材料の周りに複数の巻き（turns）を拡張する長く延びたコンダクタを形成するステップを含む。細長い導体は、第一のタイプのセグメントと第二のタイプのセグメントの交互するパターンで配置される複数のコイルセグメントを含むように選択される。第一のタイプのセグメントは、離れて配置され、複数のパラレルの導体の長さに沿って予め決定されたインターバルで互いに電気的に接続される複数のパラレルの導体を含むために選択される。第二のタイプのセグメントは、単一の導体を含む。本方法は、基板内に配置される導電性ビアとして第二のタイプのセグメントを形成するステップを更に含む。
【００１２】
さらに、それぞれのパラレルの導体は、基板の表面に配置される導電性トレースとして形成される。導電性トレースは、１以上の導電性ビアにより予め決定されたインターバルで接続される。
【発明を実施するための最良の形態】
【００１３】
本発明は、セラミック基板内に集積された改善されたトロイダルインダクタ、及び改善されたトロイダルインダクタを作製する方法に関する。便宜のため、基板は、セラミック基板として本明細書で記載される。しかし、本発明はこの点に関して限定されないことが理解される。他の材料から形成される基板を使用することもできる。たとえば、係る材料は、限定されるものではないが、液晶ポリマー（ＬＣＰ）、ポリマーフィルム、ポリマイドフィルム、エポキシーラミネート、若しくは、シリコン、ガリウム砒素、ガリウム窒化物、ゲルマニウム又はインジウムリン化物のような半導体材料を含む。
【００１４】
図１を参照して、改善されたトロイダルインダクタ１００の概念図が示される。インダクタ１００は、複数の巻きを定義し、コア材料１０３の周りに細長い導体から形成されるコイルを有する。改善されたトロイダルコイルの構造は、交互するパターンで配置される複数のコイルセグメントを含む。コイルセグメントは、第一のタイプのコイルセグメント１０１及び第二のタイプのコイルセグメント１０２を含む。第一のタイプのコイルセグメント１０１は、複数の細長いパラレルな導体１０４，１０５から構成される。第一の細長いパラレルな導体１０４は、第二の細長いパラレルな導体１０５と第一のパラレルな導体のペアを形成する。パラレルな導体１０４，１０５は、互いに離れて配置され、少なくとも１つの第一の導電性のリンク１０８によりそれらの細長い長さに沿った位置で電気的に接続される。第二のタイプのコイルセグメント１０２は、第一のタイプのコイルセグメント１０１のうちで離れて配置されるセグメント間に直列の電気的な接続を提供する。
【００１５】
コンベンショナルな埋め込まれたトロイダルインダクタでは、第一のタイプのコイルセグメント１０１は、基板の表面に配置される単一の導電性のトレースから形成される。しかし、かかる導電性のトレースは、比較的低い断面領域を有する。したがって、これらは比較的高い抵抗を有する傾向がある。本発明では、この問題は、直流の抵抗を減少するために、複数の細長いパラレルの導体１０４，１０５を使用することで克服される。コンベンショナルな埋め込まれたトロイダルインダクタは、第一のタイプのコイルセグメント１０１を形成するために個別のパラレルな導体を利用しない。本発明では、導電性のリンク１０８は、細長いパラレルな導体１０４，１０５の間として存在するキャパシタンスの作用を最小にするために使用される。第二のタイプのコイルセグメント１０２は、コンベンショナルな回路ボードの製作技術を使用して導体が充填されたビアとして形成される。
【００１６】
図１に示される形式を有するトロイダルインダクタを製造する方法は、図２Ａ及び図２Ｂにおけるフローチャート、及び図１及び図３乃至１９を参照して記載される。ここで図３及び図４を参照して、本方法は、加熱されていないセラミック基板レイヤ３００の適切に寸法設計された部分を形成することで、ステップ２０２で開始する。セラミック基板レイヤ３００は、８００℃〜１０５０℃でか焼（calcined）されるように設計される多様な商業的に入手可能なガラスセラミック基板とすることができる。このクラスの材料は、ＬＴＣＣ（low-temperature co-fired ceramics）と一般に呼ばれる。かかるＬＴＣＣ材料は、ＲＦシステムの基板として特に有効にする多数の利点を有する。たとえば、Dupont（登録商標）からのlow temperature 951 co-fire Green Tape TMは、金及び銀と互換性があり、ＴＣＥ（Thermal  Coefficient of Expansion）、及び多数の用途に適した相対的な強度を有する。他の類似のタイプのセラミックテープも使用することができる。セラミックテープのサイズは、特定の用途に依存して様々なファクタにより決定される。たとえば、トロイダルインダクタが大型のＲＦ回路の一部を形成する場合、セラミックテープは、トロイダルインダクタがコンポーネントを形成するＲＦ回路を収容するように設計することができる。
【００１７】
第一の複数の導電性のビア３０２及びビア３１２は、加熱されていないセラミック基板レイヤ３００で形成される。このステップは、コンベンショナルな技術を使用して実行することができる。たとえば、ビアは、加熱されていないセラミックの基板レイヤ３００においてパンチング、レーザカッティング又はエッチングによりホールを設けることで形成される。図３及び図４に示されるように、第一の複数の導電性のビア３０２は、トロイダルインダクタの内部の円周を定義するように、中心軸４０１から第一の距離ｄ１だけ半径方向に配置される。ステップ２０６では、第二の複数の導電性のビア３０４は、外側の円周を定義するように、中心軸４０１に関して第二の距離ｄ２だけ半径方向に離れて形成される。図４に示されるように、ビアは、セラミック基板レイヤ３００の対向する表面３０６，４０８の間に実質的に延びる。それぞれの導電性のビア３０２は、導電性のビア３０４に半径方向に隣接して位置することができる。
【００１８】
一般に、用語「半径方向に隣接して」とは、２つのビアが、中心軸４０１に関して近似的に半径方向に揃えられ、互いに隣り合って位置されることを意味する。ビア３０２Ａ及び３０４Ａは、半径方向に隣接するビアの例である。しかし、半径方向に隣接する導電性のビアは、その用語が本明細書で使用されるように、必ずしも正確に半径方向に配列される必要はない。かかる半径方向に隣り合うビアは、ある程度互いに円周方向にオフセットされるビアを含むこともできる。対照的に、ビア３０２Ａ及び３０４Ｂは、円周方向のオフセットされたビアを表す。図３に見られるように、円周方向にオフセットされたビアは、半径方向に揃えられない。ステップ２０８では、第一及び第二の複数の導電性のビア３０２，３０４のビアホールは、導電性のペースト又は他の適切な導電性のエレメントで充填される。
【００１９】
ここで、図５及び図６を参照して、プロセスは、セラミック基板レイヤ３００に第一の複数の導電性のトレース５１０を配置することで、ステップ２１０で継続する。表面３０６の第一の複数の導電性トレース５１０は、先に定義されたように、実質的に半径方向に隣接する第一の複数の導電性のビアと第二の複数の導電性のビアのうちのそれぞれのビア間に電気的な接続を形成する。さらに、更なる導電性のトレース５１４及び５１６は、電気的な端子の形成を容易にするために追加することもできる。導電性のトレース５１０は、厚膜スクリーンプリンティング、写真製版及びＰＣＢミリングのような、当業者にとって公知のコンベンショナルなＰＣＢ方法を使用して形成することができる。
【００２０】
ここで図７、図８Ａ及び図８Ｂを参照して、プロセスは、第二のセラミック基板レイヤ７００を形成することで継続する。ステップ２１２では、第三の複数の導電性のビア８０３は、第二のセラミックの基板レイヤ７００を通して予め決定されたインターバルで形成される。第三の複数のビア８０３は、（以下に説明される）第二の導電性のトレースのそれぞれの長さのそれぞれに対応する予め決定されたエリア内に位置される。このコンセプトは、図８Ｂを参照することで良好に理解される。図８Ｂに示されるように、それぞれのトレース７１０は、トレース７１０の長さに沿った位置であって、トレース７１０の対向する端に位置される第三の複数のビア８０３を有する。ステップ２１４では、第三の複数の導電性のビア８０３は、導電性のペースト又は他の適切な導電性エレメントで充填される。ステップ２１６では、第二の複数の導電性トレース７１０は、第二の基板レイヤ７００の表面７０６に設けられる。さらに、更なる導電性トレース７１７は、電気的な端子の形成を容易にするために追加することもできる。第一及び第二のセラミック基板レイヤ３００，７００が図９及び図１０に示されるように揃えられ、スタックされるとき、表面７０６のトレース７１０が第一及び第二の複数の導電性のビア３０２，３０４のうちで円周方向にオフセットされたビア間で電気的な接続を提供するように、第二の複数の導電性トレース７１０が配置される。
【００２１】
ここで図１１及び図１２を参照して、プロセスは、第三のセラミック基板レイヤ１１００を形成することで継続する。ステップ２１８では、第四の複数の導電性ビア１２０３は、第三のセラミック基板レイヤ１１００を通して予め決定されたインターバルで形成される。ホールの位置は、（以下に説明される）第三の導電性のトレース１１１０のそれぞれの長さ内で定義される。ステップ２２０では、第四の複数の導電性のビア１２０３は、導電性のペースト又は他の適切な導電性エレメントで充填される。ステップ２２２では、第三の複数の導電性のトレース１１１０は、第三の基板レイヤ１１００の表面１１０６で提供される。さらに、更なる導電性トレース１１１４，１１１６は、電気的な端子の形成を容易にするために追加することもできる。
【００２２】
セラミック基板レイヤ３００及び１１００が図１３及び図１４に示されるように揃えられ、スタックされるとき、表面１１０６のトレース１１１０及び表面３０６の導電性のトレース５１０が複数の細長いパラレルの導体を定義するように、第三の複数の導電性のトレース１１１０が配置される。細長いパラレルの導体は、互いに揃えられ、離れて配置され、第四の複数の導電性のビア１２０３により定義される導電性のリンクにより電気的に接続される。
【００２３】
ここで図１５及び図１６を参照して、第四のセラミック基板レイヤ１５００を形成することでプロセスが継続する。ステップ２２４では、第四の複数の導電性のトレース１５１０は、第四の基板レイヤ１５００の表面１５０６に設けられる。第四の複数の導電性のトレース１５１０は、第二の複数の導電性のトレース７１０と同じやり方で配置される。さらに、更なる導電性トレース１５１７は、電気的な端子の形成を容易にするために追加することができる。
【００２４】
セラミック基板レイヤ７００及び１５００が図１７及び図１８に示されるように整列され、スタックされるときに、表面７０６のトレース７１０及び表面１５０６の導電性のトレース１５１０が複数の細長いパラレルの導体を定義するように、第四の複数の導電性トレース１５１０が配置される。細長いパラレルの導体は、互いに整列され、離れて配置され、第四の複数の導電性ビア１２０３により定義される導電性のリンクにより電気的に接続される。細長いパラレルの導体と導電性のリンクの組み合わせは、トレースの有効な断面のエリアが増加され、これによりインダクタの品質ファクタ（Ｑ）が改善されることで、システムにおける直流抵抗を低下する役割を果たす。たとえば、標準的なＤＣＲ測定機器を使用した検査において、改善されたトロイダルインダクタ設計は、コンベンショナルなトロイダルインダクタに比較して低いＤＣＲ値を有する。特に、ＤＣＲ値は、約２分の１だけ低減される。
【００２５】
導電性のトレース５１０，７１０，１１１０及び１５１０は、適切な導電性フィルム、ペースト、又は、選択されたＬＴＣＣ材料のco-firingプロセスと互換性があるインクから形成することができる。さらに、標準的なＬＴＣＣ処理と整合させるため、図６、図８Ａ、図１２及び図１６に示されるセラミック基板レイヤのそれぞれは、それぞれのセラミック基板レイヤの一方のサイドにのみ配置される導電性のトレースを含む。しかし、本発明は、そのように限定されない。当業者であれば、導電性のトレースを単一レイヤのセラミックテープの反対のサイドに配置することが可能であることを理解されるであろう。かかる代替的なアレンジメントは、本発明の範囲内であることが意図される。たとえば、かかる代替的なアレンジメントは、図１９に示されており、この図１９では、図１８に共通の構造は同じ参照符号化を使用して識別される。図１９は、対向するサイドに配置される導電性のトレース７１０及び１５１０を含む第二のセラミック基板レイヤ７００を示す。ステップ２２６では、様々なＬＴＣＣレイヤ３００，７００，１１００及び１５００は、従来の処理技術を利用して積層化される（laminated）のと同様に、スタックされ（stacked）、互いに整列される（aligned）。
【００２６】
図１８に示されるそれらスタックされたコンフィギュレーションでは、図１８における導電性のビア３０２，３０４，８０３，１２０３及び導電性のトレース５１０，７１０，１１１０及び１５１０は、図１における概念的な表現により最良に例示される３次元の導電性のトロイダルコイル１００を互いに定義する。特に、図１は本発明のアレンジメントのトロイダルコイル構造を理解するために有効である。この点に関して、本発明は、図１８に例示されるようなビア３０２，３０４，８０３，１２０３及びトレース５１０，７１０，１１１０，１５１０の正確なアレンジメント又はパターンに限定されないことが理解されるべきである。代わりに、図１に例示されたものに類似の種類の実質的なトロイダルコイルのアレンジメントが得られるとすると、セラミック基板レイヤで形成される任意のパターン、幾何学的形状、並びに、ビア及びトレースの数が使用される。
【００２７】
図１及び図３乃至１９では、パラレルな導電性のトレースが２つのみの細長いパラレルの導体１０４，１０５から構成されるトロイダルコイルが示される。しかし、本発明はこの点に限定されないことが理解される。３以上のパラレルの細長い導体を使用することもでき、それぞれ細長いパラレルの導体は、それぞれ細長いパラレルの導体の細長い長さに沿って配置される複数の導電性のリンクにより隣接するレイヤとリンクされる。
【００２８】
図３、図５、図７及び図１１を参照して、更なる導電性のビア３１２及び更なる導電性のトレース５１４，５１６、７１７、１１１４、１１１６及び１５１７は、トロイダルインダクタの電気的なコンタクトのセットを定義するために提供される。
【００２９】
ひとたび全てのビア及びトレースが完成されると、セラミック基板レイヤ、ビア及びトレースは、焼結（sinter）及び付加剤をしみ込ませる（densify）特定のタイプのセラミックテープに適した温度及び時間に従って、ステップ２２８で互いに加熱される。
【図面の簡単な説明】
【００３０】
【図１】改善されたトロイダルインダクタの構造を理解するために有効な概念図である。
【図２Ａ】本発明を製作する方法を理解するために有効なフローチャートである。
【図２Ｂ】本発明を製作する方法を理解するために有効なフローチャートである。
【図３】本発明を理解するために有利な、そこに形成されるビアを持つセラミック基板レイヤの上面図である。
【図４】ライン４−４に沿って取られる図３のセラミック基板レイヤの断面図である。
【図５】導電性トレースのパターンの適用後の図３におけるセラミック基板レイヤの上面図である。
【図６】ライン６−６に沿って取られる図５のセラミック基板レイヤの断面図である。
【図７】本発明を理解するために有利な第二のセラミック基板レイヤの上面図である。
【図８Ａ】ライン８Ａ−８Ａに沿って取られる図７の第二のセラミック基板レイヤの断面図である。
【図８Ｂ】ライン８Ｂ−８Ｂに沿って取られる図７の第二のセラミック基板レイヤの部分的に拡大された断面図である。
【図９】第二のセラミック基板レイヤの上に位置される第一のセラミック基板レイヤを示す断面図である。
【図１０】本発明を理解するために有効なスタックされたコンフィギュレーションにおける第一及び第二のセラミック基板レイヤの断面図である。
【図１１】本発明を理解するために有効な第三のセラミック基板レイヤの上面図である。
【図１２】ライン１２−１２の沿って取られる図１１の第三のセラミック基板レイヤの断面図である。
【図１３】第一及び第二のセラミック基板レイヤの上に位置される第三のセラミック基板レイヤを示す断面図である。
【図１４】本発明を理解するために有効なスタックされたコンフィギュレーションにおける第一、第二及び第三のセラミック基板レイヤの断面図である。
【図１５】本発明を理解するために有効な第四のセラミック基板レイヤの上面図である。
【図１６】ライン１６−１６に沿って取られる図１５の第四のセラミック基板レイヤの断面図である。
【図１７】第一、第二及び第三のセラミック基板レイヤの下に位置される第四の基板レイヤを示す断面図である。
【図１８】本発明を理解するために有効なスタックされたコンフィギュレーションにおける第一、第二、第三及び第四のセラミック基板レイヤの断面図である。
【図１９】図１８に示されるトロイダルコイルの第二の代替的な実施の形態の断面図である。
【符号の説明】
【００３１】
１００：トロイダルインダクタ
１０１：第一のタイプのコイルセグメント
１０２：第二のタイプのコイルセグメント
１０３：コア材料
１０４，１０５：複数の細長いパラレルな導体
１０８：第一の導電性のリンク
【図１】
2008177574.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
2008177574.tif 000006
【図４】
2008177574.tif 000007
【図５】
2008177574.tif 000008
【図６】
2008177574.tif 000009
【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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