(57)【要約】【課題】メモリセルアレイからのデータ読み出し速度が律速されない技術を提供する。【解決手段】ワード線（ＷＬ１，ＷＬｎ）と、ビット線（ＢＬ１−１〜ＢＬ１−４，ＢＬｎ−１〜ＢＬｎ−４）と、メモリセル（１３−１〜１３−４，１８−１〜１８−４）と、管理ビット線（ＳＢＬ１，ＳＢＬ２）と、管理ビット形成用メモリセル（２１，２２）とを設ける。そして、上記メモリセルからの出力信号を増幅するサブアンプ（１９−２）と、上記サブアンプの出力信号を増幅するメインアンプ（２０−２）とが階層的に結合されて成るセンスアンプと、上記センスアンプとは異なるアンプにより非階層的に構成され、上記管理ビット形成用メモリセルの出力信号を増幅する管理ビット用アンプ（２３）とを設ける。上記管理ビット用アンプをサブアンプやメインアンプとは別に設けているため、管理ビットの存在によってサブアンプの入力側寄生容量が影響されることはない。【選択図】図１
2008021378.tif 000002
【特許請求の範囲】
【請求項１】
ワード線と、
上記ワード線に交差するように配置されたビット線と、
上記ワード線と上記ビット線とに結合され、データの記憶を可能とするメモリセルと、
上記ワード線に交差するように配置された管理ビット線と、
上記ワード線と上記管理ビット線とに結合され、上記メモリセルの記憶データを管理するための管理ビットを形成可能な管理ビット形成用メモリセルと、
上記メモリセルからの出力信号を増幅するためのサブアンプと、上記サブアンプの出力信号を増幅するメインアンプとが階層的に結合されて成るセンスアンプと、
上記センスアンプとは異なるアンプにより非階層的に構成され、上記管理ビット形成用メモリセルの出力信号を増幅するための管理ビット用アンプと、を含むことを特徴とする半導体記憶装置。
【請求項２】
上記メモリセルがアレイ状に配列されて成るメモリセルアレイと、
上記メモリセルアレイの記憶データを所定の消去ブロック単位で消去可能な制御回路を含み、
上記管理ビットは、上記消去ブロックに対応して設けられることにより、上記メモリセルアレイの記憶データの上記消去ブロック単位での管理を可能とする請求項１記載の半導体記憶装置。
【請求項３】
上記管理ビット用アンプは、上記管理ビットの出力信号を受ける差動アンプとされる請求項１記載の半導体記憶装置。
【請求項４】
上記管理ビット用アンプは、上記サブアンプに比べてゲートサイズの小さな素子が使われることで、上記サブアンプよりも小さな面積で形成された請求項１記載の半導体記憶装置。
【請求項５】
複数の不揮発性メモリセルが配置されて成るメモリセルアレイと、
上記メモリセルアレイからの出力信号を増幅するためのサブアンプと、上記サブアンプの出力信号を増幅するメインアンプとが階層的に結合されて成るセンスアンプと、を含み、
上記メモリセルアレイの記憶データを所定の消去ブロック単位で消去可能な半導体記憶装置であって、
上記メモリセルアレイの記憶データを上記消去ブロック単位で管理するための管理ビットを形成可能な管理ビットエリアと、
上記管理ビットの出力信号を増幅するための管理ビット用アンプと、を含み、
上記管理ビット用アンプは、上記センスアンプとは異なるアンプにより非階層的に構成したことを特徴とする半導体記憶装置。
【請求項６】
上記メモリセルアレイは、第１メモリマットと、
上記サブアンプを介して上記第１メモリマットに対向するように配置された第２メモリマットと、を含み、
上記管理ビットエリアは、上記第１メモリマットに対応して配置された第１管理ビットエリアと、上記第２メモリマットに対応して配置された第２管理ビットエリアと、を含み、
上記管理ビット用アンプは、上記第１管理ビットエリアと上記第２管理ビットエリアとの間に配置された請求項５記載の半導体記憶装置。
【請求項７】
上記メモリセルアレイは、第１メモリマットと、
上記サブアンプを介して上記第１メモリマットに対向するように配置された第２メモリマットと、を含み、
上記管理ビットエリアは、上記第１メモリマットに対応して配置された第１管理ビットエリアと、上記第２メモリマットに対応して配置された第２管理ビットエリアと、を含み、
上記管理ビット用アンプは、上記第１管理ビットエリアと上記第２管理ビットエリアとの間で共有される管理ビット線の信号を差動増幅する請求項５記載の半導体記憶装置。
【請求項８】
複数の不揮発性メモリセルが配置されて成るメモリセルアレイと、
上記メモリセルアレイから出力されたデータを増幅するためのサブアンプと、上記サブアンプの出力信号を増幅するメインアンプとが階層的に結合されて成るセンスアンプと、を含み、
上記メモリセルアレイの記憶データを所定の消去ブロック単位で消去可能な半導体記憶装置であって、
上記メモリセルアレイの記憶領域を上記消去ブロック単位で管理するための管理ビットを形成可能な管理ビットエリアと、
上記管理ビットの出力信号を増幅するための管理ビット用アンプと、を含み、
上記管理ビットエリアは、各消去ブロックにおける任意のワード線に対応する第１管理ビット形成用メモリセルと、各消去ブロックにおける上記任意のワード線とは別のワード線に対応する第２管理ビット形成用メモリセルと、上記第１管理ビット形成用メモリセルに結合された第１管理ビット線と、上記第２管理ビット形成用メモリセルに結合された第２管理ビット線と、を含み、
上記管理ビット用アンプは、第１管理ビット線と第２管理ビット線との間の信号を差動増幅する差動アンプによって上記センスアンプとは別個に構成したことを特徴とする半導体記憶装置。
【請求項９】
上記第１管理ビット線及び上記第２管理ビット線は、読み出し後のディスチャージサイクルが省略されてプリチャージ状態とされ、上記管理ビット用アンプは、上記第１管理ビット線及び上記第２管理ビット線の常時プリチャージ状態から上記管理ビット読み出しのためのセンス動作を開始する請求項８記載の半導体記憶装置。
【請求項１０】
上記管理ビット用アンプの出力信号に基づいて、上記センスアンプからの外部出力を制御可能な制御論理を含む請求項１，５又は８記載の半導体記憶装置。
【請求項１１】
上記管理ビット形成用メモリセルには、対応する消去ブロック毎の書き換え回数情報が書き込まれる請求項２，５又は８記載の半導体記憶装置。
【請求項１２】
上記消去ブロック毎の書き換え回数情報に基づいて、上記消去ブロック毎の書き換え回数が所定の書き換え回数に達した場合、対応するメモリマットを別のメモリマットに切り換えることによって上記消去ブロック単位での救済を可能とするブロック救済論理を含む請求項１１記載の半導体記憶装置。
【請求項１３】
請求項１乃至１２の何れか１項記載の半導体記憶装置と、
上記半導体記憶装置にアクセス可能なＣＰＵと、を含んで一つの半導体基板に形成されたデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイの記憶データを所定の消去ブロック単位で消去可能な半導体記憶装置及びそれを含むデータ処理装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一例としてフラッシュメモリを挙げることができる。フラッシュメモリにおいては、記憶データを消去ブロック単位で消去することができる。また、特定の消去ブロックに対して書き込みや消去動作を禁止して記憶データの消失を防ぐための技術が知られている。具体的には、メモリセルアレイ内に消去ブロック単位への書き込み／消去を許可するか否かを示すデータが書き込まれているロックビットセルを消去ブロック単位で形成し、それに基づいて特定の消去ブロックに対して書き込みや消去動作を禁止するようにしている（例えば特許文献１における図１、特許文献２における図９、特許文献３における図１などを参照）。
【０００３】
【特許文献１】特開平１０−１８８５７７号公報
【特許文献２】特開２００１−３１２８９２号公報
【特許文献３】特開平１１−１２０７８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
消去ブロック単位への書き込み／消去を許可するか否かを示すデータが書き込まれているロックビットセルを消去ブロック単位で対応して形成し、それに基づいて特定の消去ブロックに対して書き込みや消去動作を禁止する技術について本願発明者が検討した。
【０００５】
上記従来技術によれば、上記ロックビットセルから読み出された信号を増幅するセンスアンプについての具体的な記載が無いために、メモリセルアレイから読み出された信号を増幅するセンスアンプと、上記ロックビットセルから読み出された信号を増幅するセンスアンプとの関係が明確ではない。例えばメモリセルアレイにおける最下位ビットをロックビットに割り当てることが考えられるが、かかる場合、このロックビットに対応するセンスアンプの入力側の寄生容量は、ロックビットが接続されない他のセンスアンプと比べて、ロックビットが存在する分だけ大きくなってしまう。センスアンプの入力側の寄生容量が大きくなると、その分、センスアンプの出力レベルが確定するまでの時間が長くなり、それによって、メモリセルアレイからのデータの読み出し速度が律速されてしまう。
【０００６】
本発明の目的は、記憶データの管理を可能とするビットが存在するにもかかわらず、メモリセルアレイからのデータ読み出し速度が律速されない技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕ワード線と、上記ワード線に交差するように配置されたビット線と、上記ワード線と上記ビット線とに結合され、データの記憶を可能とするメモリセルと、上記ワード線に交差するように配置された管理ビット線と、上記ワード線と上記管理ビット線とに結合され、上記メモリセルの記憶データを管理するための管理ビットを形成可能な管理ビット形成用メモリセルとを設けて半導体記憶装置を構成する。このとき、上記メモリセルからの出力信号を増幅するためのサブアンプと、上記サブアンプの出力信号を増幅するメインアンプとが階層的に結合されて成るセンスアンプと、上記センスアンプとは異なるアンプにより非階層的に構成され、上記管理ビット形成用メモリセルの出力信号を増幅するための管理ビット用アンプとを設ける。
【００１０】
上記の手段によれば、管理ビット形成用メモリセルから読み出された信号を増幅するための管理ビット用アンプをサブアンプやメインアンプとは別に設けているため、管理ビットの存在によってサブアンプにおける入力側の寄生容量が影響されることはない。それにより記憶データの管理を可能とするビットが存在するにもかかわらず、メモリセルアレイからのデータ読み出し速度は律速されない。
【００１１】
〔２〕上記〔１〕において、上記メモリセルがアレイ状に配列されて成るメモリセルアレイと、上記メモリセルアレイの記憶データを所定の消去ブロック単位で消去可能な制御回路を含み、上記管理ビットは、上記消去ブロックに対応して設けられることにより、上記メモリセルアレイの記憶データの上記消去ブロック単位での管理を可能とすることができる。
【００１２】
〔３〕上記〔１〕において、上記管理ビット用アンプは、上記管理ビットの出力信号を受ける差動アンプとすることができる。
【００１３】
〔４〕上記〔１〕において、上記管理ビット用アンプは、上記サブアンプに比べてゲートサイズの小さな素子が使われることで、上記サブアンプよりも小さな面積で形成することができる。
【００１４】
〔５〕複数の不揮発性メモリセルが配置されて成るメモリセルアレイと、上記メモリセルアレイからの出力信号を増幅するためのサブアンプと、上記サブアンプの出力信号を増幅するメインアンプとが階層的に結合されて成るセンスアンプと、を含み、上記メモリセルアレイの記憶データを所定の消去ブロック単位で消去可能な半導体記憶装置を構成する。このとき、上記メモリセルアレイの記憶データを上記消去ブロック単位で管理するための管理ビットを形成可能な管理ビットエリアと、上記管理ビットの出力信号を増幅するための管理ビット用アンプとを含み、上記管理ビット用アンプは、上記センスアンプとは異なるアンプにより非階層的に構成する。
【００１５】
管理ビット形成用メモリセルから読み出された信号を増幅するための管理ビット用アンプをサブアンプやメインアンプとは別に設けているため、管理ビットの存在によってサブアンプにおける入力側の寄生容量が影響されることはない。
【００１６】
〔６〕上記〔５〕において、上記メモリセルアレイは、第１メモリマットと、上記サブアンプを介して上記第１メモリマットに対向するように配置された第２メモリマットとを含み、上記管理ビットエリアは、上記第１メモリマットに対応して配置された第１管理ビットエリアと、上記第２メモリマットに対応して配置された第２管理ビットエリアとを含み、上記管理ビット用アンプは、上記第１管理ビットエリアと上記第２管理ビットエリアとの間に配置することができる。
【００１７】
〔７〕上記〔５〕において、上記メモリセルアレイは、第１メモリマットと、上記サブアンプを介して上記第１メモリマットに対向するように配置された第２メモリマットとを含み、上記管理ビットエリアは、上記第１メモリマットに対応して配置された第１管理ビットエリアと、上記第２メモリマットに対応して配置された第２管理ビットエリアとを含み、上記管理ビット用アンプは、上記第１管理ビットエリアと上記第２管理ビットエリアとの間で共有することができる。
【００１８】
〔８〕複数の不揮発性メモリセルが配置されて成るメモリセルアレイと、上記メモリセルアレイから出力されたデータを増幅するためのサブアンプと、上記サブアンプの出力信号を増幅するメインアンプとが階層的に結合されて成るセンスアンプとを含んで、上記メモリセルアレイの記憶データを所定の消去ブロック単位で消去可能な半導体記憶装置を構成する。このとき、上記メモリセルアレイの記憶領域を上記消去ブロック単位で管理するための管理ビットを形成可能な管理ビットエリアと、上記管理ビットの出力信号を増幅するための管理ビット用アンプとを含み、上記管理ビットエリアは、各消去ブロックにおける先頭ワード線に対応する第１管理ビット形成用メモリセルと、各消去ブロックにおける最終ワード線に対応する第２管理ビット形成用メモリセルと、上記第１管理ビット形成用メモリセルに結合された第１管理ビット線と、上記第２管理ビット形成用メモリセルに結合された第２管理ビット線とを含み、上記管理ビット用アンプは、第１管理ビット線と第２管理ビット線との間の信号を差動増幅する差動アンプによって上記センスアンプとは別個に構成する。
【００１９】
〔９〕上記〔８〕において、上記第１管理ビット線及び上記第２管理ビット線は、読み出し後のディスチャージサイクルが省略されてプリチャージ状態とされ、上記管理ビット用アンプは、上記第１管理ビット線及び上記第２管理ビット線の常時プリチャージ状態から上記管理ビット読み出しのためのセンス動作を開始するように構成することができる。
【００２０】
〔１０〕上記〔１〕，〔５〕，〔８〕において、ビット用アンプの出力信号に基づいて上記センスアンプからの外部出力を制御可能な制御論理を設けることができる。
【００２１】
〔１１〕上記〔２〕，〔５〕，〔８〕において、上記管理ビット形成用メモリセルには、対応する消去ブロック毎の書き換え回数情報が書き込まれるように構成することができる。
【００２２】
〔１２〕上記〔１１〕において、消去ブロック毎の書き換え回数情報に基づいて、上記消去ブロック毎の書き換え回数が所定の書き換え回数に達した場合、対応するメモリマットを別のメモリマットに切り換えることによって上記消去ブロック単位での救済を可能とするブロック救済論理を設けることができる。
【００２３】
〔１３〕上記構成の半導体記憶装置と、上記半導体記憶装置にアクセス可能なＣＰＵとを含んでデータ処理装置を構成することができる。
【発明の効果】
【００２４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２５】
すなわち、記憶データの管理を可能とするビットが存在するにもかかわらず、メモリセルアレイからのデータ読み出し速度が律速されないので、データ読み出しの高速化を図ることができる。
【発明を実施するための最良の形態】
【００２６】
図１０には、本発明にかかるデータ処理装置の一例であるマイクロコンピュータが示される。
【００２７】
図１０に示されるマイクロコンピュータ２２０は、特に制限されないが、メモリモジュール２２１、ポート２２２、シーケンサ２２３、ＤＭＡＣ（ダイナミック・メモリ・アクセス・コントローラ）２２４、ＣＰＵ２２５、及びＰＬＬ（フェーズ・ロックド・ループ）２２６を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。また、本マイクロコンピュータ２２０内にはバス２３０が設けられ、上記各種機能モジュール間でのデータのやり取りはこのバス２３０を介して行われる。メモリモジュール２２１は、後に詳述するように不揮発性メモリの一例とされるフラッシュメモリによって形成される。このメモリモジュール２２１には、上記ＣＰＵ２２５で実行されるプログラムなどが格納される。シーケンサ２２３は、上記メモリモジュール２２１における特殊メモリアレイを所定の手順でリードする機能を有する。ＤＭＡＣ２２４は、メモリモジュール２２１やＲＡＭ２２７へのアクセスを制御する。ＣＰＵ２２５は、上記メモリモジュール２２１内のプログラムに従って所定の演算処理を行う。ＰＬＬ２２６は、水晶振動子によって発生されたクロック信号に同期して本マイクロコンピュータ２２０で使用されるシステムクロック信号を形成する。ＲＡＭ２２７は、上記バス２３０を介してランダムアクセス可能とされ、上記ＣＰＵ２２５での演算処理における作業領域などに使用される。ポート２２２，２２８は、外部との間で各種データのやり取りを可能とする。タイマ２２９は、上記ＣＰＵ２２５における演算処理等で時間計測に用いられる。
【００２８】
図１１には、上記メモリモジュール２２１の構成例が示される。
【００２９】
上記メモリモジュール２２１は、特に制限されないが、図１１に示されるように、メモリセルアレイ２１１、ワードデコーダ及びドライバ２１２、カラム選択回路２１４、リード用センスアンプ２１５、書き込みラッチ２１６、ベリファイセンスアンプ２１７、データ入出力回路２１８、入出力制御回路２１９、ファンクション制御回路８４、アドレス発生回路８３、内部電源制御回路８２、及び内部レジスタ８１を含んで成る。
【００３０】
上記メモリセルアレイ２１１は、複数のワード線と複数のビット線とが交差するように設けられ、それに複数のフラッシュメモリセルをアレイ状に配列して成る。このメモリセルアレイ２１１傍には、後に詳述するように、上記メモリセルアレイ２１１の記憶領域を消去ブロック単位で管理するための管理データを記憶可能な管理ビットエリアが形成される。ワードデコーダ及びドライバ２１２は、ワード線を選択レベルに駆動するのに設けられ、カラム選択回路２１４はビット線を選択するために設けられる。リード用センスアンプ２１５は、上記メモリセルアレイ２１１の出力信号を増幅するために設けられる。書き込みラッチ２１６は、書き込みデータを一時的に保持するのに設けられる。ベリファイセンスアンプ２１７は、上記メモリセルアレイ２１１にデータが正しく書き込まれたか否かをチェックする機能を有する。データ入出力回路２１８は、外部との間でデータの入出力を可能とする。書き込みデータは、上記データ入出力回路２１８を介して上記書き込みラッチ２１６に保持され、リード用センスアンプ２１５からのリードデータはデータ入出力回路２１８を介して外部出力可能とされる。入出力制御回路２１９は、上記データ入出力回路２１８の動作を制御する。ファンクション制御回路８４は、上記リード用センスアンプ２１５、上記書き込みラッチ２１６、上記ベリファイセンスアンプ２１７の動作を制御する。アドレス発生回路８３は、行アドレス信号及び列アドレス信号を発生させる。発生された行アドレス信号及び列アドレス信号は、それぞれ上記ワードデコーダ及びドライバ２１２及びカラム選択回路２１４に供給される。内部電源制御回路８２は、メモリモジュール２２１内で使用される各種電圧レベルの内部電源電圧を生成する。内部レジスタ８１は、上記内部電源制御回路８２や上記ファンクション制御回路８４の制御情報の設定を可能とする。上記内部レジスタ８１への制御情報の設定は、上記ＣＰＵ２２５によって行うことができる。
【００３１】
図３には、上記メモリセルアレイ２１１のレイアウト構成が示される。
【００３２】
上記メモリセルアレイ２１１は、特に制限されないが、それぞれ複数のデータ格納用メモリセルがアレイ状に配列されて成る４個のメモリマット３０１，３０２，３０３，３０４を含む。ワードデコーダ及びドライバ２１２は、入力されたアドレス信号をデコードするためのワードデコーダ（「ローアドレスデコーダ」などと称されることもある）１２−１と、ドライバ２１２−２とを含み、このワードドライバ２１２−１の出力信号に基づいて上記メモリマット３０１〜３０４内のワード線が選択レベルに駆動されるようになっている。メモリマット３０２の右側には、メモリマット３０１，３０２の記憶データの管理を可能とする管理ビットエリア３０５が配置され、メモリマット３０４の右側には、メモリマット３０３，３０４の記憶データの管理を可能とする管理ビットエリア３０６が配置される。メモリマット３０１，３０３間にはカラム系回路３０７−１が設けられ、メモリマット３０２，３０４間にはカラム系回路３０７−２が設けられ、管理ビットエリア３０５，３０６間にはカラム系回路３０７−３が設けられる。上記カラム系回路３０７−１〜３０７−２には、ビット線を選択するためのカラム選択回路、ビット線の電荷を放出するためのディスチャージ用ＭＯＳトランジスタ、及び上記メモリマット３０１，３０３の出力信号を増幅するためのサブアンプが含まれる。上記カラム系回路３０７−１内のサブアンプ１９−１の出力信号は、後段のメインアンプ２０−１に伝達され、そこでさらに増幅されるようになっている。上記サブアンプ１９−１とメインアンプ２０−１とで、メモリマット３０１，３０３から読み出された信号を増幅するためのセンスアンプが形成される。上記カラム系回路３０７−２内のサブアンプ１９−２の出力信号は、後段のメインアンプ２０−２に伝達され、そこでさらに増幅されるようになっている。上記サブアンプ１９−２とメインアンプ２０−２とで、メモリマット３０２，３０４から読み出された信号を増幅するためのセンスアンプが形成される。メモリマット３０１，３０３、及び３０２，３０４は、１個のセンスアンプあたり３２ビット（ｂｉｔ）構成とされる。管理ビットエリア３０５，３０６は２ビット構成とされる。上記カラム系回路３０７−３には、上記管理ビットエリア３０５，３０６の出力信号を増幅するための管理ビット用アンプ２３が設けられる。
【００３３】
上記管理ビットエリア３０５，３０６は２ビット幅であるため、上記サブアンプ１９−１，１９−２と同様に３２ビット幅で設計されたアンプでは、矢印３０８で示されるように、上記管理ビットエリア３０５，３０６の２ビット幅に入りきらない。そこで、図４に示されるように管理ビット用アンプ２３を最適化することによって、上記管理ビットエリア３０５，３０６の２ビット幅に納まるようにすると、レイアウトし易くなる。すなわち、図４に示される構成では、管理ビット用アンプ２３を差動アンプとし、管理ビットエリア３０５，３０６で共通の管理用ビット線の信号を管理ビット用アンプ２３の差動入力端子で受けるようにする。この場合において、カラム系回路３０７−１，３０７−２におけるビット線ディスチャージのための複数のＭＯＳトランジスタや、カラム選択スイッチを形成するための複数のＭＯＳトランジスタに相当するものは不要とされる。これにより、管理ビット用アンプ２３が上記管理ビットエリア３０５，３０６の２ビット幅に納まるようになる。
【００３４】
図１には、図４におけるカラム系回路３０７−２や管理ビット用アンプ２３付近の構成例が示される。
【００３５】
ワード線ＷＬ１は、メモリマット３０１，３０２と、管理ビットエリア３０５とで共有され、ワード線ＷＬｎは、メモリマット３０３，３０４と、管理ビットエリア３０６とで共有される（図４参照）。
【００３６】
メモリマット３０２では、上記ワード線ＷＬ１と交差するように複数のビット線ＢＬ１−１〜ＢＬ１−４が設けられ、上記ワード線ＷＬ１と上記ビット線ＢＬ１−１〜ＢＬ１−４とが交差する箇所にメモリセル１３−１〜１３−４が設けられる。このメモリセル１３−１〜１３−４はそれぞれ制御端子とデータ端子とを有し、上記制御端子は上記ワード線ＷＬ１に結合され、上記データ端子は対応するビット線ＢＬ１−１〜ＢＬ１−４に結合される。
【００３７】
メモリマット３０４では、上記ワード線ＷＬｎと交差するように複数のビット線ＢＬｎ−１〜ＢＬｎ−４が設けられ、上記ワード線ＷＬｎと上記ビット線ＢＬｎ−１〜ＢＬｎ−４とが交差する箇所にメモリセル１８−１〜１８−４が設けられる。このメモリセル１８−１〜１８−４は制御端子とデータ端子とを有し、上記制御端子は上記ワード線ＷＬｎに結合され、上記データ端子は対応するビット線ＢＬｎ−１〜ＢＬｎ−４に結合される。
【００３８】
カラム系回路３０７−２は次のように構成される。
【００３９】
上記ビット線ＢＬ１−１〜ＢＬ１−４には、ビット線ディスチャージのための複数のｎチャネル型ＭＯＳトランジスタ１４−１〜１４−４が設けられ、このｎチャネル型ＭＯＳトランジスタ１４−１〜１４−４が導通されることによって、対応するビット線ＢＬ１−１〜ＢＬ１−４の電荷がグランドライン（低電位側電源ライン）に放出される。そして上記ビット線ＢＬ１−１〜ＢＬ１−４は、カラム選択回路２１４（図１１参照）に含まれるカラム選択スイッチを形成するためのｐチャネル型ＭＯＳトランジスタ１５−１〜１５−４を介してサブアンプ１９−２の一方の入力端子に結合される。
【００４０】
上記ビット線ＢＬｎ−１〜ＢＬｎ−４には、ビット線ディスチャージのための複数のｎチャネル型ＭＯＳトランジスタ１７−１〜１７−４が設けられ、このｎチャネル型ＭＯＳトランジスタ１７−１〜１７−４が導通されることによって、対応するビット線ＢＬｎ−１〜ＢＬｎ−４の電荷がグランドラインに放出される。そして上記ビット線ＢＬｎ−１〜ＢＬｎ−４は、カラム選択回路２１４（図１１参照）に含まれるカラム選択スイッチを形成するための複数のｐチャネル型ＭＯＳトランジスタ１６−１〜１６−４を介して上記サブアンプ１９−２の他方の入力端子に結合される。
【００４１】
上記サブアンプ１９−２は、上記ｐチャネル型ＭＯＳトランジスタ１５−１〜１５−４、１６−１〜１６−４を介して入力された信号を増幅する。このサブアンプ１９−２の出力信号は後段のメインアンプ２０−２でさらに増幅されてからデータ入出力回路２１８（図１１参照）を介して外部に出力される。上記サブアンプ１９−２と上記メインアンプ２０−２とによってデータ格納用メモリセルアレイ１１に対応するセンスアンプが形成される。換言すれば、データ格納用メモリセルアレイ１１に対応するセンスアンプは、読み出し速度の高速化のため、上記サブアンプ１９−２と上記メインアンプ２０−２とによって階層的に構成される。尚、上記センスアンプは上記リード用センスアンプ（図１１参照）に含まれる。
【００４２】
上記管理ビットエリア３０５，３０６は次のように構成される。
【００４３】
上記ワード線ＷＬ１，ＷＬｎと交差するように管理用ビット線ＳＢＬ１，ＳＢＬ２が設けられる。上記ワード線ＷＬ１と上記管理用ビット線ＳＢＬ１，ＳＢＬ２とが交差する箇所に管理用ビットを形成するための管理ビット形成用用メモリセル２１が設けられ、上記ワード線ＷＬｎと上記管理用ビット線ＳＢＬ１，ＳＢＬ２とが交差する箇所に管理用ビットを形成するための管理ビット形成用メモリセル２２が設けられる。管理ビット形成用メモリセル２１，２２は制御端子とデータ端子とを有する。管理ビット形成用メモリセル２１は、制御端子がワード線ＷＬ１に結合され、データ端子が管理用ビット線ＳＢＬ１に結合される。管理ビット形成用メモリセル２２は、制御端子がワード線ＷＬ２に結合され、データ端子が管理用ビット線ＳＢＬ２に結合される。管理用ビット線ＳＢＬ１，ＳＢＬ２の信号は、管理ビット用アンプ２３に伝達される。管理ビット用アンプ２３は差動アンプとされ、管理用ビット線ＳＢＬ１，ＳＢＬ２の信号は管理ビット用アンプ２３により差動増幅されてから上記データ格納用メモリセルアレイ１１の記憶データの管理に使用される。記憶データの管理の一例としては、管理ビット形成用メモリセル２１，２２から読み出された論理値によって上記データ格納用メモリセルアレイ１１における特定の記憶データの読み出しを禁止することが挙げられる。
【００４４】
図５には、図１におけるカラム系回路３０７−２における主要部の構成例が示される。
【００４５】
カラム選択スイッチを形成するための複数のｐチャネル型ＭＯＳトランジスタ１５−１〜１５−４と、サブアンプ１９−２との間には、コモンビット線６３と、このコモンビット線６３，６４をサブアンプ１９−２に選択的に結合させるためのｐチャネル型ＭＯＳトランジスタ６１４，６１８が設けられている。ｐチャネル型ＭＯＳトランジスタ６１４，６１８は、それぞれメモリマット３０２，３０４に対応しており、ｐチャネル型ＭＯＳトランジスタ６１４，６１８が導通されることで、メモリマット３０２，３０４の選択が行われる。他のｐチャンネル型ＭＯＳトランジスタ６１１〜６１３、６１５〜６１７は、図示されない他のメモリマットに対応している。また、コモンビット線６３，６４には、このコモンビット線６３，６４を高電位側電源電圧レベルにプリチャージするためのプリチャージ回路６０が結合されている。このプリチャージ回路６０は、プリチャージのためのｐチャンネル型ＭＯＳトランジスタ６０１，６０２と、上記コモンビット線６３，６４をイコライズするためのｐチャネル型ＭＯＳトランジスタ６０３とが結合されて成る。また、管理用ビット線ＳＢＬ１，ＳＢＬ２には、この管理用ビット線ＳＢＬ１，ＳＢＬ２を高電位側電源電圧レベルにプリチャージするためのプリチャージ回路６２が結合されている。このプリチャージ回路６２は、プリチャージのためのｐチャンネル型ＭＯＳトランジスタ６２１，６２２と、上記管理用ビット線ＳＢＬ１，ＳＢＬ２をイコライズするためのｐチャネル型ＭＯＳトランジスタ６２３とが結合されて成る。
【００４６】
次に、上記構成のマイクロコンピュータ２２０におけるメモリモジュール２１１のリード動作について説明する。
【００４７】
図７には上記マイクロコンピュータ２２０の主要部が示され、図８には上記マイクロコンピュータ２２０に含まれるメモリモジュール２１１における通常データリード動作タイミングが示され、図９には上記メモリモジュール２１１における管理ビットリード動作タイミングが示される。
【００４８】
メモリモジュール２１１からのデータリードの場合、図８に示されるように、ＣＰＵクロックに同期してメモリモジュール２１１にアドレス信号Ａ０，Ａ１，Ａ２，Ａ３，Ａ４，Ａ５が供給されると（７７）、同サイクル内でメモリモジュール２１１から出力ドライバ７１を介してデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５が出力される。このデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５はＣＰＵ２２５に取り込まれる（７４）。
【００４９】
これに対してメモリモジュール２１１における管理ビットのリード動作は、図９に示されるように、シーケンサ２２３によって行われる。すなわち、ＣＰＵ２２５から管理ビットのリード動作を指示するコマンド（ＣＰＵ発行コマンド）とアドレス（ＣＰＵ発行アドレス）がシーケンサ２２３に供給されると（７５）、シーケンサ２２３からメモリモジュール２１１に対して管理ビットアドレスが供給され（７８）、それに応じてメモリモジュール２１１内の管理ビットのデータが出力ドライバ７２を介してシーケンサ２２３内のステートレジスタに伝達される（７３）。この間、シーケンサ２２３はビジー状態（／ＢＵＳＹ）になる。シーケンサ２２３内のステートレジスタの保持情報は、ＣＰＵ２２５に伝達される（７６）。
【００５０】
図８と図９とを比較して明らかなように、メモリモジュール２１１における通常データリード動作に比べて管理ビットリード動作の場合のレイテンシのほうが大きい。これは、シーケンサ２２３の動作のほうがＣＰＵ２２５の動作に比べて遅いからである。本例において、シーケンサ２２３は、ＣＰＵ２２５の５倍周期で動作するようになっている。このように管理ビットリード動作は、通常データリード動作に比べて高速性を必要としないため、管理ビット用アンプ２３は、上記サブアンプ１９−１，１９−２に比べてゲートサイズの小さなＭＯＳトランジスタを使用することができ、その分、管理ビット用アンプ２３の縮小化を図ることができる。
【００５１】
図２には、図３及び図４に示される回路の比較対象とされる回路が示される。
【００５２】
図２に示される構成によれば、メモリマット３０２，３０４と管理ビットエリア３０５，３０６とでサブアンプ１９−２が共有され、管理ビットエリア３０５，３０６の出力信号が、信号伝達経路２００を介して上記サブアンプ１９−２に供給されるようになっている。このように図２に示される構成によれば、メモリマット３０２，３０４と管理ビットエリア３０５，３０６とでサブアンプ１９−２が共有されることから、信号伝達経路２００の存在により、サブアンプ１９−２の入力側の寄生容量がサブアンプ１９−１に比べて大きくなってしまう。このため、サブアンプ１９−２の出力信号レベルが確定するまでの時間がサブアンプ１９−１に比べて長くなり、それによって、メモリセルアレイからのデータ読み出し速度が律速されてしまう。
【００５３】
これに対して、図３，図４に示される構成によれば、管理ビット形成用メモリセル２１，２２から読み出された信号を増幅するための管理ビット用アンプ２３がサブアンプ１９−２やメインアンプ２０−２とは別に設けられているため、管理ビットの存在によって、サブアンプ１９−２における入力側の寄生容量が影響されることはない。それにより記憶データの管理を可能とするビットが存在するにもかかわらず、メモリセルアレイ２１１からのデータ読み出し速度は律速されない。また、図３，図４に示される構成において管理ビットは、管理ビット形成用メモリセル２１，２２によって形成される。このとき、１本のワード線に結合される管理ビットは１個だけであり、管理用ビット線（ＳＢＬ１，ＳＢＬ２）は２本であるため、管理用ビット線ＳＢＬ１，ＳＢＬ２の信号を管理ビット用アンプ２３の差動入力端子に直接供給することができる。つまり、本例の場合、管理用ビット線ＳＢＬ１，ＳＢＬ２と管理ビット用アンプ２３との間に、ビット線を選択的に管理ビット用アンプ結合させるためのＭＯＳトランジスタなどを設ける必要がない。このため、管理ビット形成用メモリセル２１，２２の負荷は、データ格納用メモリセルアレイ１１におけるメモリセル１３，１８に比べて小さくなり、十分なメモリセル電流を管理ビット用アンプ２３に供給することができる。このことから、本例における管理ビット用アンプ２３には低利得のアンプを適用することができる。一般に低利得のアンプは、それを構成する素子の数が少なくて良いため、チップ占有面積を小さくすることができる。例えば、０．１５μｍプロセスの場合、サブアンプ１９−２の面積が約３８０μｍ２であるのに対して、管理ビット用アンプ２３の面積は、約１４０μｍ２で構成することができる。
【００５４】
上記例によれば、以下の作用効果を得ることができる。
【００５５】
（１）管理ビット形成用メモリセル２１，２２から読み出された信号を増幅するための管理ビット用アンプ２３をサブアンプ１９−２やメインアンプ２０−２とは別に設けているため、管理ビットの存在によってサブアンプ１９−２における入力側の寄生容量が影響されることはない。それにより記憶データの管理を可能とするビットが存在するにもかかわらず、メモリセルアレイ２１１からのデータ読み出し速度は律速されない。
【００５６】
（２）管理用ビット線ＳＢＬ１，ＳＢＬ２の信号を管理ビット用アンプ２３に直接入力することができ、管理用ビット線ＳＢＬ１，ＳＢＬ２と管理ビット用アンプ２３との間に、ビット線を選択するためのＭＯＳトランジスタなどを設ける必要がない。このため、管理ビット形成用メモリセル２１，２２の負荷は、データ格納用メモリセルアレイ１１におけるメモリセル１３，１８に比べて小さくなり、十分なメモリセル電流を管理ビット用アンプ２３に供給することができるので、管理ビット用アンプ２３として低利得のアンプを適用することができる。一般に低利得のアンプは、それを構成する素子の数が少なくて良いため、管理ビット用アンプ２３のチップ占有面積を小さくすることができる。また、管理ビットリード動作は、通常データリード動作に比べて高速性を必要としないため、管理ビット用アンプ２３は、上記サブアンプ１９−１，１９−２に比べてゲートサイズの小さなＭＯＳトランジスタを使用することができ、その分、管理ビット用アンプ２３の縮小化を図ることができる。
【００５７】
図１２には上記メモリモジュール２２１におけるメモリセルアレイ２１１やカラム系回路３０７の別の構成例が示される。
【００５８】
メモリセルアレイ２０２は、複数のワード線ＷＬと、それに交差するように配置された複数のローカルビット線ＬＢＬと、それらが交差する箇所に設けられた複数のフラッシュメモリセル２２１を含む。ワードデコーダ２１２−１は、入力されたローアドレスをデコードすることによって、ワード線ＷＬを選択するための信号を形成する。この信号は後段のワードドライバ２１２−２に伝達される。ワードドライバ２１２−２は、上記ワードデコーダ２１２−１の出力信号に基づいて対応するワード線ＷＬを選択レベルに駆動する。図１２に示されるメモリモジュール２２１では、複数の消去ブロックＢＬＯＣＫ１〜ＢＬＯＣＫ５が形成され、メモリセルアレイ２０２の記憶データを上記消去ブロック単位で消去することができるようになっている。個々の消去ブロックＢＬＯＣＫ１〜ＢＬＯＣＫ５の大きさは、消去時のローアドレスによって同時に選択されるワード線の本数で決定される。ローカルビット線ＬＢＬには、図１に示されるカラム系回路３０７−２と同様にカラム選択スイッチ、サブアンプ１９、及びメインアンプ２０が設けられ、メモリセルアレイ２０２の記憶データの読み出しが可能とされる。また、上記ローカルビット線ＬＢＬと並行するようにベリファイ及び書込み用のグローバルビット線ＢＷＧＢＬが設けられる。このグローバルビット線ＢＷＧＢＬは、カラムサブスイッチ１２４を介して上記ローカルビット線ＬＢＬに結合される。また、このグローバルビット線ＢＷＧＢＬは、ベリファイ用カラムセレクタ２６４を介してベリファイ用アンプ２６３に結合される。上記グローバルビット線ＢＷＧＢＬ及びベリファイ用アンプ２６３を介して上記メモリセル２２１のデータが読み出されることで書き込みベリファイを行うことができるようになっている。上記カラムサブスイッチ１２４や上記ベリファイ用カラムセレクタ２６４は、カラムアドレスをデコードして得られた制御信号によって動作制御される。
【００５９】
上記メモリセルアレイ２０２の右側には、上記メモリセルアレイ２０２における記憶データを消去ブロック単位で管理するための管理ビットを形成可能な管理ビットエリア２０３が配置される。この管理ビットエリア２０３は、各消去ブロックＢＬＯＣＫ１からＢＬＯＣＫ５における先頭ワード線に対応する管理ビット形成用メモリセル２３１，２３２，２３３，２３４，２３５と、各消去ブロックＢＬＯＣＫ１からＢＬＯＣＫ５における最終ワード線に対応する管理ビット形成用メモリセル２４１，２４２，２４３，２４４，２４５と、上記管理ビット形成用メモリセル２３１，２３２，２３３，２３４，２３５に結合された管理ビット線ＳＢＬ１と、上記管理ビット形成用メモリセル２４１，２４２，２４３，２４４，２４５に結合された管理ビット線ＳＢＬ２を含む。上記管理ビット線ＳＢＬ１，ＳＢＬ２は、管理ビット用アンプ２３に直接結合される。管理ビット用アンプ２３は、差動アンプとされ、上記管理ビット線ＳＢＬ１，ＳＢＬ２間の信号が管理ビット用アンプ２３により差動増幅されるようになっている。そして、上記管理ビット線ＳＢＬ１，ＳＢＬ２には、書込み用セレクタ２５３を介して書き込みラッチ及び定電流回路２５３が結合されている。この書き込みラッチ及び定電流回路２５３は、上記管理ビットエリア２０３への書込み用データをラッチする機能と、そのラッチデータに基づいて書き込み用定電流を上記管理ビット線ＳＢＬ１，ＳＢＬ２に供給するための定電流源としての機能を有する。書き込み用定電流を上記管理ビット線ＳＢＬ１，ＳＢＬ２のいずれに供給するかは、管理ビット選択信号２５１に基づいて書込み用セレクタ２５３によって選択される。また、カラムセレクタ２６１が設けられ、上記管理ビット線ＳＢＬ１，ＳＢＬ２が選択的にベリファイ用アンプ２６３に結合されており、管理ビットのベリファイが可能とされる。
【００６０】
図１４には、図１２における上記サブアンプ１９近傍の構成例が示される。
【００６１】
ローカルビット線ＬＢＬには、カラムセレクタを構成するｐチャンネル型ＭＯＳトランジスタ１５，１６、及びビット線ディチャージセレクタを形成するｎチャネル型ＭＯＳトランジスタ１４，１７が設けられる。サブアンプ１９は差動アンプとされ、差動入力端子に上記ローカルビット線ＬＢＬが結合されることにより、上記メモリセル２２１−１，２２１−２の出力信号が上記サブアンプ１９で増幅されるようになっている。比較電流として、非選択メモリセル側にカラムセレクタと同サイズのセレクタとしてｐチャンネル型ＭＯＳトランジスタ９１，９２が設けられる。さらにこのｐチャネル型ＭＯＳトランジスタ９１，９２に、比較電流源を構成するためのｎチャネル型ＭＯＳトランジスタ９３が結合される。ｐチャネル型ＭＯＳトランジスタ９１，９２のゲート電極に供給される制御信号により、上記サブアンプ１９における差動入力端子の信号側ｓｉｇ、参照側ｒｅｆが決定される。図１４に示される例では、ｐチャネル型ＭＯＳトランジスタ９２が導通されることにより、ｐチャネル型ＭＯＳトランジスタ１５側が信号側ｓｉｇとされ、ｐチャネル型ＭＯＳトランジスタ１６側が参照側ｒｅｆとされる。
【００６２】
図１５には、図１２における上記管理ビット用アンプ２３近傍の構成例が示される。
【００６３】
上記管理ビット用アンプ２３は差動アンプとされ、差動入力端子に上記管理用ビット線ＳＢＬ１，ＳＢＬ２が結合されることにより、上記メモリセル２２１−１，２２１−２の出力信号が上記サブアンプ１９で増幅されるようになっている。比較電流源を構成するためのｎチャネル型ＭＯＳトランジスタ９４，９５が設けられ、このｎチャネル型ＭＯＳトランジスタ９４，９５を選択するためのセレクタを構成するｎチャネル型ＭＯＳトランジスタ９６，９７が設けられる。ｎチャネル型ＭＯＳトランジスタ９６，９７のいずれかが選択されることにより、上記管理ビット用アンプ２３における差動入力端子の信号側ｓｉｇ、参照側ｒｅｆが決定される。図１５に示される例では、ｎチャネル型ＭＯＳトランジスタ９７が導通されてｎチャネル型ＭＯＳトランジスタ９５が選択されることにより、上記管理用ビット線ＳＢＬ１が信号側ｓｉｇに結合され、上記管理用ビット線ＳＢＬ２が信号側端子ｒｅｆに結合される。
【００６４】
尚、図１４，図１５では省略されているが、実際には図５，図６に示されるようなプリチャージ回路６０，６２が設けられる。
【００６５】
図１６には、図１４の構成に対応するリード動作例が示される。
【００６６】
メモリセルアレイ２０２におけるメモリセルからのデータリードは、上記ローカルビット線ＬＢＬがディスチャージされて低電位側電源レベルにされた状態から高電位側電源レベルにプリチャージされた後に、上記サブアンプ１９によるセンス動作が開始される。読み出し終了後はローカルビット線ＬＢＬが低電位側電源レベルにディスチャージされる。
【００６７】
図１７には、図１５の構成に対応するリード動作例が示される。
【００６８】
管理用ビット線ＳＢＬ１，ＳＢＬ２に結合される管理ビット形成用メモリセルの数は、上記メモリセルアレイ２０２におけるローカルビット線ＬＢＬに結合されるメモリセルに比べて大幅に少なく、管理ビット形成用メモリセルのオフリーク電流を気にしなくても良い。このため、図１５に示される構成を採用する場合には、図１７に示されるように、管理用ビット線ＳＢＬ１，ＳＢＬ２のディスチャージを省略することによって、管理用ビット線ＳＢＬ１，ＳＢＬ２を常時プリチャージ状態とし、プリチャージ時間の短縮により管理ビット用アンプ２３におけるセンス動作の開始タイミングを早めることができる。これによって管理用ビット読み出しの高速化を図ることができる。管理用ビット読み出し終了後は、管理用ビット線ＳＢＬ１，ＳＢＬ２のディスチャージが行われることなく、管理用ビット線ＳＢＬ１，ＳＢＬ２がプリチャージ状態とされる。
【００６９】
図１３には、上記の構成における主要動作の流れが示される。
【００７０】
図１３の構成において、管理ビットエリア２０３は、メモリセルアレイ２０２のデータ書き込みを消去ブロック単位で禁止するために用いられるものとする。
【００７１】
先ず、メモリセルアレイ２０２がアクセスされたか否かが判別される（Ｓ２３１）。メモリセルアレイ２０２がアクセスされた場合には、それに対応する消去ブロックにおける先頭ワード線のアドレスを選択するようなアドレス信号がアドレス発生回路８３（図１１参照）によって生成され、対応するワード線ＷＬが選択レベルに駆動される。このとき、当該ワード線ＷＬに対応する管理ビット管理ビットがリードされ（Ｓ２３２）、その管理ビットの論理値（ステータス）がシーケンサ２２３（図７参照）チェックされる（Ｓ２３３）。管理ビットが例えば論理値‘１’とされることで「書き込み禁止状態」が指示されている場合には、当該消去ブロックへのデータ書き込みは行われない。しかし、上記ステップＳ２３３の判別において、管理ビットが例えば論理値‘０’とされることで「書き込み可能状態」とされる場合には当該消去ブロック書き込みが許容される。また、上記ステップＳ２３１の判別において、管理ビットへのアクセスではないと判断された場合にも書き込み可能状態とされる。このようにメモリセルアレイ２０２のデータ書き込みが消去ブロック単位で禁止されることにより、メモリセルアレイ２０２の記憶データが消去ブロック単位で保護される。
【００７２】
上記の例によれば、図１に示される場合と同様の作用効果を得ることができる。
【００７３】
すなわち、管理ビット形成用メモリセル２３１〜２３５、２４１〜２４５から読み出された信号を増幅するための管理ビット用アンプ２３をサブアンプ１９とは別に設けているため、図１などに示される場合と同様に、管理ビットの存在によってサブアンプ１９における入力側の寄生容量が影響されることはない。それにより記憶データの管理を可能とするビットが存在するにもかかわらず、メモリセルアレイ２１１からのデータ読み出し速度は律速されない。また、管理用ビット線ＳＢＬ１，ＳＢＬ２の信号を管理ビット用アンプ２３に直接入力することができ、管理用ビット線ＳＢＬ１，ＳＢＬ２と管理ビット用アンプ２３との間に、ビット線を選択するためのＭＯＳトランジスタなどを設ける必要がない。このため、図１などに示される場合と同様に、管理ビット形成用メモリセル２１，２２の負荷は、データ格納用メモリセルアレイ１１におけるメモリセル１３，１８に比べて小さくなり、十分なメモリセル電流を管理ビット用アンプ２３に供給することができるので、管理ビット用アンプ２３として低利得のアンプを適用することができる。これにより、管理ビット用アンプ２３のチップ占有面積を小さくすることができる。また、管理ビットリード動作は、通常データリード動作に比べて高速性を必要としないため、管理ビット用アンプ２３は、上記サブアンプ１９に比べてゲートサイズの小さなＭＯＳトランジスタを使用することができ、その分、管理ビット用アンプ２３の縮小化を図ることができる。
【００７４】
図１８には、図４におけるカラム系回路３０７−２や管理ビット用アンプ２３付近の構成例が示される。図１８に示される回路が、図１に示されるのと大きく相違するのは、メインアンプ２０−２の出力信号と、低電位側電源Ｖｓｓレベルに固定された信号とを選択的に出力可能なセレクタ２８０２と、管理ビット用アンプ２３の出力信号に基づいて上記セレクタ２８０２の動作を制御するための読み出し阻止制御論理２８０１とが設けられた点である。本例において、管理ビット形成用用メモリセル２１，２２には、メモリマット３０２，３０４からのデータ読み出しを阻止するための情報が記憶されるものとする。例えばワード線ＷＬ１又はＷＬｎが選択された場合に、管理ビット形成用用メモリセル２１又は２２の記憶情報が読み出される。この記憶情報が論理値‘１’である場合、読み出し阻止制御論理２８０１の制御により、セレクタ２８０２は、メインアンプ２０−２の出力に代えて低電位側電源Ｖｓｓレベルに固定された信号を選択的に出力する。これにより、メモリマット３０２，３０４からのデータ読み出しが阻止される。これに対して、管理ビット形成用メモリセル２１又は２２の記憶情報が論理値‘０’である場合、セレクタ２８０２は、メインアンプ２０−２の出力を選択するため、メモリマット３０２，３０４からのデータ読み出しが可能とされる。
【００７５】
図１９には、上記メモリモジュール２２１の別の構成例が示される。
【００７６】
例えば図１９に示されるメモリモジュール２２１が、図１１や図１２などに示されるのと大きく相違するのは、管理ビットエリア２０３には、メモリブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂ，ＢＬＯＣＫ＿Ｃ毎の書き換え回数情報が記憶され、この書き換え回数情報に基づいてメモリブロック毎の救済を可能とするブロック救済論理２９０１を備えている点である。
【００７７】
図１９に示される構成において、カウンタ２９０２は、メモリブロック毎の消去回数や書き込み回数をカウントするのに設けられる。管理ビットエリア２０３には、メモリブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂ，ＢＬＯＣＫ＿Ｃ毎の主要ビットの書き換え回数（カウンタ２９０２のカウント値）が記憶され、そしてこの消去ブロックＢＬＯＣＫ１，ＢＬＯＣＫ２，ＢＬＯＣＫ３毎の書き換え回数が所定値を越えた場合に、ブロック救済論理２９０１によって、メモリブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂ，ＢＬＯＣＫ＿Ｃの切り換えが行われる。ワードデコーダ２１２−１とメモリブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂ，ＢＬＯＣＫ＿Ｃとの間に、Ｘドライバ２１２−３が設けられる。このＸドライバ２１２−３は、ワードデコーダ２１２−１の出力信号とブロック救済論理２９０１の出力信号とのアンド論理を得ることができる。これにより、ワードデコーダ２１２−１の出力信号がメモリブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂ，ＢＬＯＣＫ＿Ｃに伝達されるのを、ブロック救済論理２９０１によって制御することができる。例えばブロック救済論理２９０１によってメモリブロックＢＬＯＣＫ＿Ａに対応する制御信号が論理値‘１’とされた場合、ワードデコーダ２１２−１の出力信号は当該メモリブロックＢＬＯＣＫ＿Ａに供給される。これに対して、ブロック救済論理２９０１によってメモリブロックＢＬＯＣＫ＿Ａに対応する制御信号が論理値‘０’とされた場合、ワードデコーダ２１２−１の出力信号は当該メモリブロックＢＬＯＣＫ＿Ａには供給されなくなる。
【００７８】
図２０には、図１９に示される構成の主要動作が示される。
【００７９】
先ず、メモリブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂ，ＢＬＯＣＫ＿Ｃの順に、対応する管理ビットエリア２０３のアクセス（信頼度アクセス）が行われる（Ｓ３０１）。そして、メモリブロックＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂ，ＢＬＯＣＫ＿Ｃ毎のカウンタ数（書き換え回数）がチェックされ、規定の書き換え回数に達していないメモリブロックが選択される（Ｓ３０２）。このメモリブロック選択において、書き換え回数が所定値に達しているメモリブロックは、信頼性の点から選択されることはない。例えばここでメモリブロックＢＬＯＣＫ＿Ａが選択されたものとする。そして、ファンクション動作（Ｓ３０３）によりメモリブロックＢＬＯＣＫ＿Ａに対して消去や書き込みが起こるたびにカウンタのカウント値がインクリメントされ、そのカウント値がブロック救済論理２９０１で保持される（Ｓ３０４，Ｓ３０５）。そして、上記カウンタ２９０２のカウント値が管理ビットエリア２０３に書き込まれる（Ｓ３０６）。このようにして、管理ビットエリア２０３の記憶情報が更新される。
【００８０】
次に、上記ステップＳ３０２のカウンタ数（書き換え回数）のチェックにおいて、メモリブロックＢＬＯＣＫ＿Ａの書き換え回数が所定値に達していると判断された場合には、このメモリブロックＢＬＯＣＫ＿Ａは選択されることはなく、例えばメモリブロックＢＬＯＣＫ＿Ａに代えてメモリブロックＢＬＯＣＫ＿Ｂが選択される。ブロック救済論理２９０１では、このようにしてメモリブロックの切り換えが行われる。同様にして、メモリブロックＢＬＯＣＫ＿Ｂ，ＢＬＯＣＫ＿Ｃの順に切り換えられるものとすると、図２１に示されるように、個々のメモリブロック毎のデータ保持年数がスペック（ｓｐｅｃ）に達する前に、別のメモリブロックに切り換えられることで、長期にわたりメモリモジュールの信頼性の向上を図ることができる。
【００８１】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種データ処理装置に広く適用することができる。また、メモリモジュール２２１が一つのＬＳＩとして提供される場合も本発明を適用することができる。
【００８３】
本発明は、データの記憶を可能とするメモリセルを含むことを条件に適用することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明にかかるデータ処理装置の一例とされるマイクロコンピュータに含まれるメモリモジュールにおけるカラム系回路や管理ビット用アンプ付近の構成例回路図である。
【図２】図３及び図４に示される回路の比較対象とされる回路のレイアウト説明図である。
【図３】上記メモリモジュールに含まれるメモリセルアレイのレイアウト説明図である。
【図４】上記メモリモジュールに含まれるメモリセルアレイの別のレイアウト説明図である。
【図５】図１におけるカラム系回路における主要部の構成例回路図である。
【図６】図１におけるカラム系回路における主要部の構成例回路図である。
【図７】上記マイクロコンピュータにおける主要部の構成例ブロック図である。
【図８】上記マイクロコンピュータに含まれるメモリモジュールにおける通常データリード動作タイミング図である。
【図９】上記メモリモジュールにおける管理ビットリード動作タイミング図である。
【図１０】上記マイクロコンピュータの全体的な構成例ブロック図である。
【図１１】上記マイクロコンピュータに含まれるモリモジュールの全体的な構成例ブロック図である。
【図１２】上記メモリモジュールにおけるメモリセルアレイやカラム系回路の別の構成例ブロック図である。
【図１３】図１２に示される構成における主要動作のフローチャートである。
【図１４】図１２におけるサブアンプ近傍の構成例回路図である。
【図１５】図１２における管理ビット用アンプ近傍の構成例回路図である。
【図１６】図１４の構成に対応するリード動作の説明図である。
【図１７】図１５の構成に対応するリード動作の説明図である。
【図１８】図４におけるカラム系回路や管理ビット用アンプ付近の構成例回路図である。
【図１９】上記メモリモジュールの別の構成例ブロック図である。
【図２０】図１９に示される構成の主要動作のフローチャートである。
【図２１】図１９に示される構成の作用説明図である。
【符号の説明】
【００８５】
２１１  メモリセルアレイ
２１２  ワードデコーダ及びドライバ
２１５  リード用センスアンプ
２１６  書き込みラッチ
２１７  バリファイセンスアンプ
２１８  データ入出力回路
２１９  入出力制御回路
２２０  マイクロコンピュータ
２２１  メモリモジュール
２２３  シーケンサ
２２４  ＤＭＡＣ
２２５  ＣＰＵ
２２６  ＰＬＬ
２２７  ＲＡＭ
２２２，２２８  ポート
２２９  タイマ
２３０  バス
【図１】
2008021378.tif 000003
【図２】
2008021378.tif 000004
【図３】
2008021378.tif 000005
【図４】
2008021378.tif 000006
【図５】
2008021378.tif 000007
【図６】
2008021378.tif 000008
【図７】
2008021378.tif 000009
【図８】
2008021378.tif 000010
【図９】
2008021378.tif 000011
【図１０】
2008021378.tif 000012
【図１１】
2008021378.tif 000013
【図１２】
2008021378.tif 000014
【図１３】
2008021378.tif 000015
【図１４】
2008021378.tif 000016
【図１５】
2008021378.tif 000017
【図１６】
2008021378.tif 000018
【図１７】
2008021378.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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