(57)【要約】【課題】発熱を抑制し、耐圧を向上させつつ、耐圧特性のばらつきの小さいメサ型半導体素子及びメサ型半導体素子の製造方法を提供する。【解決手段】メサ型半導体素子１は、シリコンからなる基板２に形成されたｎ＋型半導体層３と、ｎ−型半導体層４と、ｐ型半導体層５とを備えるとともに、側面にはメサ溝６が形成されている。ｎ−型半導体層４とｐ型半導体層５との間にはｐｎ接合面７が形成されている。メサ溝６は、深さの異なる下段溝６ａ及び上段溝６ｂの２段構造を有する。メサ溝６は、下段溝６ａ及び上段溝６ｂが形成される領域の不純物濃度を変えた状態でウェットエッチングすることにより形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｐｎ接合面を有し、メサ溝が形成されたメサ型半導体素子において、
前記メサ溝は、深さの異なる上段溝及び下段溝が形成された複数段構造を有し、
前記ｐｎ接合面は、前記下段溝と交差するように形成されていることを特徴とするメサ型半導体素子。
【請求項２】
ｐｎ接合面を有し、メサ溝が形成されたメサ型半導体素子の製造方法において、
基板の所定の領域をエッチングすることにより、前記ｐｎ接合面と交差する下段溝及び前記下段溝と深さの異なる上段溝を有するメサ溝を形成するメサ溝形成工程を備えたことを特徴とするメサ型半導体素子の製造方法。
【請求項３】
前記メサ溝の下段溝が形成される前記基板の領域に不純物をドープする不純物ドープ工程を備えたことを特徴とする請求項２に記載のメサ型半導体素子の製造方法。  
【請求項４】
前記不純物ドープ工程では、ｐ型半導体層又はｎ型半導体層のいずれか一方が形成される前記基板の領域にも同じ不純物をドープすることを特徴とする請求項３に記載のメサ型半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メサ溝が形成されたメサ型半導体素子及びメサ型半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来、ｐ型半導体層とｎ型半導体層との接合面であるｐｎ接合面と交差するようにメサ溝が形成されたメサ型半導体素子が知られている。
【０００３】
例えば、特許文献１には、側面にメサ溝が形成されたメサ型半導体素子が開示されている。このメサ型半導体素子では、低濃度のｎ―型半導体からなる基板の上面に高濃度のｐ型半導体層が形成されるとともに、下面に凹部が形成され、この凹部の表面に高濃度のｎ＋型半導体層が形成されている。
【０００４】
このように特許文献１のメサ型半導体素子では、下面に凹部を形成し、その表面にｎ＋型半導体層を形成することによって、ｐ型半導体層とｎ＋型半導体層との距離を小さくすることができる。これにより、メサ型半導体素子の機械的強度を保ちつつ、順方向電圧及び素子抵抗をある程度小さくすることができた。
【特許文献１】特開平１−１８３１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の特許文献１のメサ型半導体素子では、側面にメサ溝を形成しているので、ｐｎ接合面が小さくなる。このため、素子抵抗が大きくなり、発熱が大きくなるといった課題がある。また、傾斜が小さいメサ溝の中央部とｐｎ接合面とが交差するため、メサ溝とｐｎ接合面とのベベル角度が小さくなり、耐圧が小さくなるといった課題がある。
【０００６】
ここで、メサ溝の幅を小さくすることにより、ｐｎ接合面を大きくして素子抵抗を小さくすることが考えられるが、メサ溝を小さくするためには、レジスト膜から露出する基板の表面を小さくした状態で基板をエッチングすることによってメサ溝を形成しなければならない。しかしながら、このような製造方法では、レジスト膜から露出された基板の上面とエッチング液との接触面積が小さくなるため、メサ溝の深さのばらつきが大きくなる。この結果、各メサ型半導体素子における耐圧特性のばらつきが大きくなるといった課題がある。
【０００７】
本発明は、上述した課題を解決するために創案されたものであり、発熱を抑制し、耐圧を向上させつつ、耐圧特性のばらつきの小さいメサ型半導体素子及びメサ型半導体素子の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１に記載の発明は、ｐｎ接合面を有し、メサ溝が形成されたメサ型半導体素子において、前記メサ溝は、深さの異なる上段溝及び下段溝が形成された複数段構造を有し、前記ｐｎ接合面は、前記下段溝と交差するように形成されていることを特徴とするメサ型半導体素子である。
【０００９】
また、請求項２に記載の発明は、ｐｎ接合面を有し、メサ溝が形成されたメサ型半導体素子の製造方法において、基板の所定の領域をエッチングすることにより、前記ｐｎ接合面と交差する下段溝及び前記下段溝と深さの異なる上段溝を有するメサ溝を形成するメサ溝形成工程を備えたことを特徴とするメサ型半導体素子の製造方法である。
【００１０】
また、請求項３に記載の発明は、前記メサ溝の下段溝が形成される前記基板の領域に不純物をドープする不純物ドープ工程を備えたことを特徴とする請求項２に記載のメサ型半導体素子の製造方法である。
【００１１】
また、請求項４に記載の発明は、前記不純物ドープ工程では、ｐ型半導体層又はｎ型半導体層のいずれか一方が形成される前記基板の領域にも同じ不純物をドープすることを特徴とする請求項３に記載のメサ型半導体素子の製造方法である。
【発明の効果】
【００１２】
本発明のメサ型半導体素子によれば、メサ溝を下段溝及び上段溝の複数段に形成するとともに、ｐｎ接合面を下段溝と交差する位置に形成することによって以下の効果を奏することができる。
【００１３】
まず、第１の効果として、ｐｎ接合面を大きくすることができるので、素子抵抗を小さくすることができる。
【００１４】
第２の効果として、ｐｎ接合面を下段溝の上端部と交差するように形成することにより、ｐｎ接合面と下段溝とのベベル角度を９０°に近づけることができる。これにより降伏電圧を高めて、耐圧を向上させることができる。
【００１５】
更に、第３の効果として、第２の効果である耐圧向上に伴い、耐圧を維持するための抵抗値の高い領域の厚みを小さくすることができる。これにより更に素子抵抗を小さくすることができるので、発熱を抑制することができる。
【００１６】
また、第４の効果として、メサ溝の幅を変えることなく上述の効果を奏することができるので、メサ溝の深さのばらつきを抑制することができ、この結果、耐圧特性のばらつきを抑制することができる。
【００１７】
また、本発明によるメサ型半導体素子の製造方法において、下段溝を形成する領域に不純物をドープすることによって、上段溝が形成される領域よりも下段溝が形成される領域のエッチング速度を速くすることができる。これによりメサ溝を形成する際に、パターニングされた１つのレジスト膜によって下段溝及び上段溝を一度のエッチングにより形成することができるので、工程を簡略化することができる。
【００１８】
また、ｐ型半導体層又はｎ型半導体層を形成する領域にドープする不純物と、下段溝を形成する領域にドープする不純物とを同じ不純物にすることによって、当該ｐ型半導体層又はｎ型半導体層と下段溝を形成するための不純物ドープ工程を一度に行うことができるので、製造工程を簡略化することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明による実施形態を説明する。図１は、本発明の実施形態によるメサ型半導体素子（整流ダイオード）の断面図である。
【００２０】
図１に示すように、メサ型半導体素子１は、シリコンからなる基板２に形成されたｎ＋型半導体層３と、ｎ−型半導体層４と、ｐ型半導体層５とを備えるとともに、側面にはメサ溝６が形成されている。尚、ｐ型半導体層５の上面には、ｐ側電極（図示略）が設けられるとともに、ｎ＋型半導体層３の下面には、ｎ側電極（図示略）が設けられている。
【００２１】
ｎ＋型半導体層３は、ｎ型の不純物であるリン（Ｐ）が高濃度（例えば、約１．４×１０１８ｃｍ−３以上）にドープされたシリコンからなる。ｎ＋型半導体層３は、約１２０μｍの厚みを有し、数ｍΩ・ｃｍ〜約１５ｍΩ・ｃｍの抵抗率を有する。
【００２２】
ｎ−型半導体層４は、ｎ型の不純物であるリンがｎ＋型半導体層３よりも低濃度（例えば、５．００×１０１４ｃｍ−３以下）にドープされたシリコンからなる。ｎ＋型半導体層３は、約１００μｍの厚みを有し、約１５Ω・ｃｍ〜約２０Ω・ｃｍの抵抗率を有する。
【００２３】
ｐ型半導体層５は、ｐ型の不純物であるボロン（Ｂ）が高濃度（約５．０×１０１７ｃｍ−３〜約１．０×１０２０ｃｍ−３、好ましくは約５．０×１０１８ｃｍ−３）にドープされたシリコンからなる。ｐ型半導体層５は、約４０μｍ〜約５０μｍの厚みを有し、約０．１Ω・ｃｍ以下の抵抗率を有する。尚、ｎ−型半導体層４とｐ型半導体層５との間にはｐｎ接合面７が形成されている。
【００２４】
図１に示すように、メサ溝６は、深さの異なる下段溝６ａ及び上段溝６ｂの２段構造を有する。メサ溝６は、最深部の深さｄが約１１０μｍ〜約１２０μｍとなるように形成されている。下段溝６ａは、最深部の深さｄ１が約９０μｍ〜約８０μｍとなるように形成されている。下段溝６ａの上端部は、ｐｎ接合面７と交差している。上段溝６ｂは、最深部の深さｄ２が約３０μｍ〜約４０μｍとなるように形成されている。
【００２５】
次に、上述したメサ型半導体素子１の動作説明を行う。
【００２６】
まず、ｐ側電極及びｎ側電極を介して順方向の電圧が印加されると、ｐ型半導体層５を介してホールが供給され、ｎ＋型半導体層３を介して電子が供給されて、順方向の電流が流れる。ここで本発明によるメサ型半導体素子１では、メサ溝６を下段溝６ａ及び上段溝６ｂの２段に構成することによって、ｐｎ接合面７を大きくすることができるので、素子抵抗を下げることができる。これにより順方向の電流が流す際に、メサ型半導体素子１の発熱を抑制することができる。
【００２７】
一方、ｐ側電極及びｎ側電極を介して逆方向の電圧が印加されると、空乏層が広がり、電流が流れない。ここで、本発明によるメサ型半導体素子１では、メサ溝６を下段溝６ａ及び上段溝６ｂの２段に構成し、下段溝６ａの上端部とｐｎ接合面７とが交差するように構成することによって、メサ溝６とｐｎ接合面７とのベベル角度θが９０°に近づくので、降伏電圧（表面電界の限界値）を上昇させて、耐圧を向上させることができる。尚、参考資料として、ベベル角度θが９０°、７０°、５０°である場合、表面電界強度の限界値はそれぞれ２０５ｋＶ／ｃｍ、１５０ｋＶ／ｃｍ、１０５ｋＶ／ｃｍである。
【００２８】
次に、上述したメサ型半導体素子の製造方法について図面を参照して説明する。図２〜図６は、各製造工程におけるメサ型半導体素子の断面図である。
【００２９】
まず、図２に示すように、リンが低濃度にドープされたシリコンからなるｎ−型半導体層４からなる基板２の下面側にリンをドープして高濃度のｎ＋型半導体層３を形成する。
【００３０】
次に、図３に示すように、基板２の上面のうち、ｐ型半導体層５を形成する領域及びその周辺とメサ溝６の下段溝６ａを形成する領域とにボロンを含むジボラン（Ｂ２Ｈ６）溶液１１を塗布した後、約１１００℃〜約１３００℃で加熱することにより、両領域にそれぞれｐ型の不純物であるボロンがドープされたｐ型半導体層５ａ、５ｂを形成する（不純物ドープ工程）。
【００３１】
次に、図４に示すように、メサ溝６が形成される領域が露出するように、ｐ型半導体層５ａ上にレジスト膜１２を形成する。
【００３２】
次に、図５に示すように、フッ硝酸によって基板２の一部をウェットエッチングにより除去する。ここでレジスト膜１２から露出している基板２の上面のうち、ｐ型半導体層５ｂが形成されている領域は、フッ硝酸によるエッチング速度が速いため、その周りの領域に比べて深くエッチングされる。具体的なエッチング速度の違いとして、ｐ型半導体５ｂの不純物濃度を約５．０×１０１８ｃｍ−３とした場合のエッチング速度が約５．５μｍ／ｍｉｎとなるのに対し、ｎ−型半導体層４の不純物濃度を約５．０×１０１４ｃｍ−３とした場合のエッチング速度は約０．６μｍ／ｍｉｎとなる。
【００３３】
次に、図６に示すように、ｐｎ接合面７と下段溝６ａとが交差するまでウェットエッチングを継続させて、下段溝６ａ及び上段溝６ｂを含むメサ溝６を形成する（メサ溝形成工程）。この後、所定の個所（点線参照）で分割することにより、メサ型半導体素子１が完成する。
【００３４】
次に、上述した本発明によるメサ型半導体素子の特性を調べた実験について説明する。
【００３５】
まず、上述したメサ型半導体素子の耐圧及び発熱に関して調べた第１実験について説明する。本実験では、上述したメサ型半導体素子に対応する試料として第１実施例を１０個用意するとともに、比較用の試料としてメサ溝が１段で構成された比較例を１０個用意した。尚、メサ溝の構造以外は、第１実施例及び比較例ともに同じ構造である。
【００３６】
第１実験では、逆方向に電圧を作用させてそれぞれの耐圧を測定した。以下、第１実験で測定した耐圧に関する実験結果について説明する。
【００３７】
この実験結果では、比較例の耐圧が約９２５Ｖ〜約９４５Ｖ（平均耐圧：約９３３Ｖ）であったのに対し、本発明による第１実施例の耐圧は、比較例よりも約６０Ｖ以上高い約１００５Ｖ〜約１０２０Ｖ（平均耐圧：約１０１４Ｖ）となった。この結果、メサ溝を２段に構成し、下段溝とｐｎ接合面とを交差させることによって、メサ溝とｐｎ接合面とのベベル角度が９０°に近づくことに伴う、耐圧向上の効果が証明された。
【００３８】
ここで、更に、この第１実施例と比較例とに約０．１Ａ及び約１．０Ａの電流を流し、両電流での電圧を測定し、発熱について調べた。尚、以下に述べる発熱に関しては１Ｗの電力を供給した場合に約１００℃の温度上昇を伴うパッケージで覆った場合のものである。この実験において、第１実施例と比較例とに約０．１Ａの電流を流した状態では、第１実施例及び比較例の電極間の電圧がそれぞれ約８０４ｍＶ及び約８０６ｍＶであった。一方、第１実施例と比較例とに約１．０Ａの電流を流した状態では、第１実施例の電極間の電圧が約９６３ｍＶであったのに対し、比較例の電極間の電圧は約９６５ｍＶとなった。これらの電圧を発熱に換算した結果、約１．０Ａの電流を流した状態では、比較例に比べて第１実施例が約０．２℃発熱を抑制することができることがわかった。これにより、メサ溝を２段に構成し、下段溝とｐｎ接合面とを交差させてｐｎ接合面を大きくすることによる素子抵抗の低下に伴う発熱抑制の効果が証明された。
【００３９】
また、耐圧実験の結果から明らかなように、各試料における第１実施例の耐圧の最大値と最小値の差は約１５Ｖであり、これは比較例での耐圧の最大値と最小値の差２０Ｖよりも小さい。この結果、メサ溝の幅を変えることなく上述した耐圧向上及び発熱抑制を実現することにより耐圧特性のばらつきを抑制できる効果も証明された。
【００４０】
しかしながら、発熱が約０．２℃抑制されたことは充分な効果とは言い難く、本出願の発明者は、更なる発熱の抑制を求めた。
【００４１】
そこで、比較例と略同じ耐圧を維持しつつ、発熱を抑制する構成を考えた。具体的には、メサ型半導体素子の全体の厚み（即ち、基板の厚み）を変えることなく、比較例と耐圧が略同等に維持できる程度に、抵抗値の高いｎ−型半導体層を薄く（抵抗値の低いｐ型半導体層を厚く）することにより素子抵抗を小さくすることを考えた。この考えに基づいて第１実施例よりもｎ−型半導体層を約５μｍ〜約１０μｍ程度薄く形成した第２実施例と、上述した比較例とをそれぞれ１０個ずつ用いて、耐圧と発熱に関する第２実験を行った。
【００４２】
第２実験では、第１実験と同様に耐圧を調べた。以下、第２実験で測定した耐圧に関する実験結果について説明する。
【００４３】
第２実験において、本発明による第２実施例の耐圧は、約５μｍ〜約１０μｍのｎ−型半導体層を薄くしたにも関わらず、比較例と略同じか又は少し小さい、約９０５Ｖ〜約９２５Ｖ（平均耐圧：約９１５Ｖ）の耐圧を示した。
【００４４】
また、第１実験と同様の方法により、第２実施例及び比較例の発熱についても調べた。この結果、第２実施例及び比較例とに約０．１Ａの電流を流した状態では、第２実施例及び比較例の電極間の電圧がそれぞれ約８０１ｍＶ及び約８０６ｍＶであった。一方、第２実施例及び比較例とに約１．０Ａの電流を流した状態では、比較例の電極間の電圧が約９６５ｍＶとなったのに対し、第２実施例の電極間の電圧は約９３１Ｖｍとなった。これらの電圧を発熱に換算した結果、約１．０Ａの電流を流した状態では、比較例に比べて第２実施例では約３．４℃の発熱を抑制することができた。このことは、メサ型半導体素子の発熱が約１１０℃程度であることを考慮すると、充分に発熱を抑制できているといえる。
【００４５】
更に、第２実験では、電流サージ耐性についても実験を行った。この結果、比較例ではサージ電流の平均が約６１Ａであったのに対し、第２実施例ではサージ電流の平均が約７６Ａとなった。この結果、第２実施例では発熱を抑制することによってサージ電流が向上することがわかった。
【００４６】
上述したように、本発明によるメサ型半導体素子１では、メサ溝６を下段溝６ａ及び上段溝６ｂの２段に形成するとともに、ｐｎ接合面７を下段溝６ａと交差する位置に形成することによって以下の効果を奏することができる。
【００４７】
まず、第１の効果として、ｐｎ接合面７を大きくすることができるので、素子抵抗を小さくすることができる。
【００４８】
第２の効果として、ｐｎ接合面７を下段溝６ａの上端部と交差するように形成することにより、ｐｎ接合面７と下段溝６ａとのベベル角度θを９０°に近づけることができる。これにより降伏電圧を高めて、耐圧を向上させることができる。
【００４９】
更に、第３の効果として、第２の効果である耐圧向上に伴い、抵抗値の高いｎ−型半導体層４の厚みを小さくすることができる。これにより更に素子抵抗を小さくすることができるので、発熱を抑制することができる。また、発熱を抑制することによりサージ電流を大きくすることができる。
【００５０】
また、第４の効果として、メサ溝６の幅を変えることなく上述の効果を奏することができるので、ウェットエッチングによるメサ溝６の深さｄのばらつきを抑制することができ、この結果、耐圧特性のばらつきを抑制することができる。
【００５１】
また、本発明によるメサ型半導体素子１の製造方法において、下段溝６ａを形成する領域にも不純物をドープしてｐ型半導体層５ｂを形成することによって、上段溝６ｂが形成される領域よりも下段溝６ａが形成される領域のエッチング速度を速くすることができる。これによりメサ溝６を形成する際に、パターニングされた１つのレジスト膜１２によって下段溝６ａ及び上段溝６ｂを一度のウェットエッチングにより形成することができるので、工程を簡略化することができる。
【００５２】
特に、下段溝６ａ及び上段溝６ｂのそれぞれに対応した２つのレジスト膜を形成する製造方法の場合、下段溝６ａを形成した後、既に形成されている下段溝６ａによる表面の凹凸によって上段溝６ｂを形成するためのレジスト膜のパターニングが難しいといった問題があるが、本発明による製造方法では、下段溝６ａ及び上段溝６ｂを１つのレジスト膜１２により同時に形成するので、上述の問題を解消することができる。
【００５３】
また、ｐ型半導体層５を形成する領域にドープする不純物（ボロン）と、下段溝６ａを形成する領域にドープする不純物とを同じ不純物にすることによって、ｐ型半導体層５と下段溝６ａを形成するための不純物をドープする工程を一度に行うことができるので、製造工程を簡略化することができる。
【００５４】
以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施形態を一部変更した変更形態について説明する。
【００５５】
例えば、上述の実施形態では、メサ溝６を下段溝６ａ及び上段溝６ｂの２段に構成したが、３段以上の複数段に構成してもよい。尚、複数段に構成する場合のｐｎ接合面と交差する下段溝は最も下段の溝に限定されるものではなく、最上段の溝以外の下段溝とｐｎ接合面を交差させればよい。
【００５６】
また、上述の実施形態ではシリコンからなる基板２を用いたがその他の材料からなる基板を適用してもよい。ｐ型、ｎ型などの配置は適宜変更可能である。ｐ型及びｎ型の不純物は適宜変更可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態によるメサ型半導体素子（整流ダイオード）の断面図である。
【図２】各製造工程におけるメサ型半導体素子の断面図である。
【図３】各製造工程におけるメサ型半導体素子の断面図である。
【図４】各製造工程におけるメサ型半導体素子の断面図である。
【図５】各製造工程におけるメサ型半導体素子の断面図である。
【図６】各製造工程におけるメサ型半導体素子の断面図である。
【符号の説明】
【００５８】
１     メサ型半導体素子
２     基板
３     ｎ＋型半導体層
４     ｎ−型半導体層
５     ｐ型半導体層
５ａ   ｐ型半導体層
５ｂ   ｐ型半導体層
６     メサ溝
６ａ   下段溝
６ｂ   上段溝
７     ｐｎ接合面
θ     ベベル角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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