(57)【要約】【課題】本発明は、上部表面の範囲内に形成されたダイ受けキャビティと内部の導電性配線とを含む基板と、ダイ受けキャビティ内に配置されるマイクロレンズを含むダイとを有するイメージセンサモジュール構造を提供する。【解決手段】誘電層はダイと基板の上に形成され、再分配伝導層（ＲＤＬ）が誘電層の上に形成され、ＲＤＬがダイおよび導電性配線と接続され、誘電層がマイクロレンズを露出するための開口を有する。基板上にはレンズホルダーが取り付けられており、レンズホルダーは上部にレンズが取り付けられている。フィルタが、レンズとマイクロレンズの間に取り付けられている。構造体は、さらに、レンズホルダー内で基板の上部表面に受動素子を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
上部表面中に形成された第１ダイ受けキャビティと内部に設けられた導電性配線とを有する基板と、
前記第１ダイ受けキャビティ内に配置されるマイクロレンズを有する第１ダイと、
前記第１ダイおよび前記基板の上に形成された第１誘電層と、
前記マイクロレンズを露出する開口を有する前記第１誘電層上に形成され、前記第１ダイおよび前記導電性配線と連結する再分配伝導層（ＲＤＬ）と、
前記基板上に取り付けられ、上部にレンズが取り付けられるレンズホルダーと、
を有するイメージセンサモジュール構造。
【請求項２】
前記レンズホルダーの範囲内の前記基板の前記上部表面上の第１受動素子と、
前記レンズと前記マイクロレンズの間で取り付けられるＩＲフィルタと、
前記第１誘電層内の感光性層と、
粒子汚染を防止するために前記マイクロレンズ上に形成され、撥水性およびはつ油性を有する保護層と、
をさらに有する請求項１記載のイメージセンサモジュール。
【請求項３】
前記基板の下部表面に取り付けられた第２ダイをさらに有する請求項１記載のイメージセンサモジュール。
【請求項４】
前記第２ダイは、前記基板の前記下部表面に形成される第２ダイ受けキャビティに取り付けられ、
さらに、前記第２ダイの活性表面上に形成される第２ＲＤＬを有する請求項３記載のイメージセンサモジュール。
【請求項５】
前記基板を覆うために前記下部表面上に形成される保護誘電層と、
前記基板の前記下部表面上の第２受動素子と、
前記基板の前記下部表面に形成される端子コンタクトと、
を有する請求項３記載のイメージセンサモジュール。
【請求項６】
上部表面の範囲内のダイ受けキャビティと、内部に形成された導電性配線とを有する基板を提供し、
ダイを前記キャビティ内に選択、取り付けし、
ダイ表面とＩ／Ｏパッドを洗浄し、
前記ダイ上にＲＤＬを形成し、
選択および配置用ツールによって、前記基板上に受動素子を選択、配置し、
ＩＲリフローによって前記基板上に前記受動素子をはんだ付けし、
前記基板上にレンズホルダーを取り付ける、
半導体デバイスパッケージの形成方法。
【請求項７】
さらに、フリップチップダイを選択し、続けて、前記ＩＲリフローの実行前に前記基板の下部表面上に前記フリップチップダイを取り付け、
前記ＩＲリフローの実行前に、前記基板上に受動素子を選択、配置する請求項６記載の半導体デバイスパッケージの形成方法。
【請求項８】
上下部表面の範囲中の第１および第２ダイ受けキャビティと、内部の導電性配線とを有する基板を提供し、
前記第１および第２ダイ受けキャビティ内に第１および第２ダイをそれぞれ選択、取り付けし、
前記第１および第２ダイ上にそれぞれビルドアップ層を形成し、
前記基板上にレンズホルダーを取り付ける、
半導体デバイスパッケージの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサの構造に関し、より詳細には、ダイ保持キャビティを有するイメージセンサモジュールに関する。
【背景技術】
【０００２】
家庭用器具として容易に扱えるようなデジタルビデオカメラが開発されている。半導体技術の迅速な発達により、イメージセンサは、デジタルスチルカメラまたは動画カメラに広く適用されている。消費者の要求は、軽量、多機能および高解像度である。このような要求を満たすために、カメラを製造する技術的レベルが改良されている。ＣＣＤまたはＣＭＯＳチップは、これらのカメラで画像を捉えるための装置として普及しており、伝導性接着剤を用いてダイボンディングされる。一般的に、ＣＣＤまたはＣＭＯＳの電極パッドは、金属線によってワイヤーボンディングされる。ワイヤーボンディングは、センサーモジュールのサイズを制限する。装置は、従来の樹脂パッケージ方法によって形成される。
【０００３】
一般的に使用される従来の画像センサデバイスは、ウェハ基板の表面上に形成されるフォトダイオードのアレイを有する。このようなフォトアレイの形成方法は、当業者にとって周知である。一般的に、ウェハ基板は、平らな支持構造物に取り付けられて、複数の電気接点に電気的に接続されている。基板は、導線を使って支持構造物のボンドパッドに電気的に接続される。その構造は、それから、光がフォトダイオードのアレイに衝突できるようにする光透過表面を有するパッケージに組み込まれる。比較的ほとんど歪みまたは色収差がない平面画像を生成するためには、フラットな光軸面を生成するための複数のレンズの実装が必要である。これは、たくさんの高額な光学素子を必要とする。
【０００４】
さらに、半導体デバイスの分野では、継続的に、デバイス密度が増加され、デバイス寸法が減少されている。そのような高密度デバイスにおけるパッケージングや相互連結の技術の要求が、上記状況に合わせるために高まっている。従来は、フリップチップアタッチメント方法で、はんだバンプの配列がダイの表面に形成されていた。はんだバンプの形成は、所望のはんだバンプのパターンを生成するために、ソルダーマスクを介してハンダ複合材料を用いて行われてもよい。チップパッケージの機能は、配電、信号分配、熱消散、保護および支持などである。半導体はより複雑になっているので、従来のパッケージ技術、たとえば、リードフレームパッケージ、屈曲パッケージ、リジッドパッケージ技術は、チップ上に高密度素子を伴うより小さなチップの要求にそぐわない。従来のパッケージ技術はウェハ上のダイを個々のダイに切り分け、それから各ダイをパッケージしなくてはならないので、これらの技術は製造工程において時間がかかっていた。チップパッケージ技術は集積回路の進歩に多大な影響が与えられるので、パッケージ技術と同様に電子機器のサイズの要求が高まってきている。上記理由のために、今日では、パッケージ技術は、ボールグリッドアレイ（ＢＧＡ）、フリップチップ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウェハレベルパッケージ（ＷＬＰ）にむかう傾向にある。「ウエハレベルパッケージ」は、他の処理工程がチップ（ダイ）への分割（ダイシング）の前に実行されるのと同様に、全体的なパッケージングと全てのウェハ上の相互接続の意味として理解される。通常、全ての組立処理またはパッケージ処理が完成した後、個々の半導体パッケージは、複数の半導体ダイを有するウェハから切り離される。ウエハレベルパッケージは、極めて良い電気的特性と組み合わせられる極めて小さい寸法を有する。
【０００５】
ＷＬＰ技術は、高度なパッケージング技術であり、この技術によって、ダイがウェハ上で製造されて試験され、それから表面実装ライン内にアセンブリのためのダイシングによって分割される。ウエハレベルパッケージ技術が１つの物体としてウェハ全体を利用し、単一のチップやダイを利用しないので、スクライビング処理の実行前にパッケージングおよびテストを完了でき、さらに、ＷＬＰがとても優れた技術であるのでワイヤーボンディング、ダイマウンティングおよびアンダーフィル（Ｕｎｄｅｒ−ｆｉｌｌ）の工程を省略できる。ＷＬＰ技術を利用することによって、コストと製造時間は低減でき、ＷＬＰの結果として生じる構造物はダイと同等にでき、したがって、この技術は電子機器の小型化の要求を満たすことができる。
【０００６】
したがって、本発明は、パッケージサイズとコストを低減するためのイメージセンサモジュールを提供する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ＢＧＡ／ＬＧＡ型のために、「コネクタ」なしでＭＢに接続するためのイメージセンサモジュールを提供することである。
【０００８】
本発明の目的は、超薄型モジュールアプリケーションおよび小さな設置面積（フォームファクタ）のために、キャビティを含むＰＣＢを有するイメージセンサと、ＣＩＳモジュールのための単純なプロセスとを提供することである。
【０００９】
さらなる本願発明の目的は、はんだの分離によって再び機能するイメージセンサモジュールを提供することである。
【課題を解決するための手段】
【００１０】
本発明は、上部表面中に形成されたダイ受けキャビティと内部に設けられた導電性配線とを有する基板と、ダイ受けキャビティ内に配置されるマイクロレンズを有するダイと、ダイおよび基板の上に形成された誘電層と、マイクロレンズを露出する開口を有する誘電層上に形成され、ダイおよび導電性配線と連結する再分配伝導層（ＲＤＬ）と、基板上に取り付けられ、上部にレンズが取り付けられ、当該レンズとマイクロレンズとの間に取り付けられたフィルタを有するレンズホルダーと、含むイメージセンサモジュール構造を提供する。構造は、さらに、基板の上面でレンズホルダー内に受動素子を有する。
【００１１】
誘電層およびＣＭＯＳイメージセンサ（ＣＩＳ）のためのダイのマイクロレンズ領域を露出するためのトップ保護層の範囲内に、開口が形成されることに留意が必要である。ＩＲフィルタを覆う透明カバーが保護のためにマイクロレンズ上に選択的に形成される。
【００１２】
マイクロレンズ領域上の保護層（フィルム）によって、イメージセンサチップは覆われており、その保護層（フィルム）は撥水性およびはつ油を有してマイクロレンズ領域上の粒子汚染を防止し、その保護層（フィルム）の厚みは好ましくはおよそ０．１ｕｍ〜０．３ｕｍであり、反射インデックスが空気反射インデックス１の近くにある。処理はＳＯＧ（スピンオングラス）スキルによって実行され、それはシリコンウェハ形式またはパネルウェハ方式のいずれか（さらなる処理中の粒子汚染を避けるためにシリコンウェハ形式が好ましい）で処理される。保護層の材料は、ＳｉＯ２、Ａｌ２Ｏ３またはフッ素重合体などである。
【００１３】
誘電層は、弾性誘電層、シリコーン誘電ベースの材料、ＢＣＢまたはＰＩを含む。シリコーン誘電体ベースの材料は、シロキサン重合体（ＳＩＮＲ）、酸化シリコン、窒化シリコンまたはその複合物を含む。あるいは、誘電層は、感光性層を含む。ＲＤＬは、端子パッドと下方に通信して、スルーホール構造を介して接続する。
【００１４】
基板の材料は、有機エポキシ系ＦＲ５、ＦＲ４、ＢＴ、ＰＣＢ（プリント回路基板）、合金または金属を含む。合金は、合金４２（４２％Ｎｉ−５８％Ｆｅ）またはコバール（２９％Ｎｉ−１７％Ｃｏ−５４％Ｆｅ）を含む。あるいは、基板は、ガラス、セラミックまたはシリコンであってもよい。
【発明を実施するための最良の形態】
【００１５】
本発明は、本発明の好ましい実施形態と添付の図面によってより詳細に説明される。しかしながら、本発明の好ましい実施形態は単に一例を示すだけであることが認識されるべきである。ここで説明される好適な実施形態に加えて、本発明は、明確に説明されたもの以外にも他の実施形態の広い範囲で実践され、本発明の範囲は、添付の請求項で特定される期待を特に制限しない。
【００１６】
本発明は、基板内に形成される所定のキャビティを有する基板を利用するイメージセンサモジュールの構造を開示する。感光性材料は、ダイと予め形成された基板上におおわれている。好ましくは、感光性材料は、弾性体から形成される。イメージセンサチップのためのキャビティを有するＰＣＢマザーボードとビルドアップ層を含むイメージセンサが採用される。超薄型構造を伴うモジュールは、４００ｕｍ未満である。イメージセンサチップは、マイクロレンズ上に保護層を形成するためにＷＬＰによって処理されることができ、受動素子を有するモジュール上にＲＤＬを形成するためにビルドアップ層が用いられる。マイクロレンズ上の保護層は、チップを粒子汚染から防止し、はっ水／はつ油性を有し、厚みが０．５ｕｍ未満である。ＩＲカートを伴うレンズホルダーは、ＲＣＢマザーボード上（マイクロレンズ領域の頂部上）に取り付けられる。本発明によって、高歩留りと高品質処理が達成されることができる。
【００１７】
図１は、本発明の一実施形態のイメージセンサモジュールの横断面図である。図１に示すように、その構造は、ダイ６を保持する保持キャビティ４が形成される基板２を有する。複数の導電性配線８が電気通信のために基板２中に形成される。端子パッド１０は、基板２の下表面に位置し、配線８に接続される。レンズホルダー１２は、レンズと保護物を支持するために基板上に形成される。レンズ１４は、レンズホルダー１２の上部に取り付けられる。フィルタ１６はレンズホルダー１２の範囲内でレンズ１４と基板２のマイクロレンズ１８の間に設置され、フィルタ１６は一旦レンズ１４と一緒に結合されると省略されることができる。マイクロレンズ１８は、その上に形成された保護層２０を有する。
【００１８】
ダイ６は、基板２上のダイ受けキャビティ４内に配置され、粘着（ダイ取付）剤２２によって固定される。知られているように、コンタクトパッド（ボンディングパッド）２８は、ダイ６上に形成される。感光性層または誘電層２４は、ダイ６上に形成され、ダイ６とキャビティ４の側壁との間のギャップに充填される。複数の開口がリソグラフィ工程または露光および現像工程を通じて誘電層２４の範囲内に形成される。コンタクトパッドまたはＩ／Ｏパッド２８に複数の開口が配列される。（金属配線としても参照される）ＲＤＬ（再分配層）３０は、誘電層２４上に形成される金属層の選択された部分を除去することによって誘電層２４上に形成され、ここで、ＲＤＬ３０は、Ｉ／Ｏ２９を介してダイ６との電気的な接続が維持される。ＲＤＬの材料の一部は、誘電層２４の開口へ補充され、それによって、ボンディングパッド２８上にコンタクトビア金属が形成される。保護層２６は、ＲＤＬ３０を覆うために形成される。上記の構造は、ＬＧＡタイプ型イメージセンサモジュールを構成する。
【００１９】
ＣＭＯＳイメージセンサ（ＣＩＳ）のためにダイ６のマイクロレンズ１８を露出するために誘電層２６と層２４の範囲内に、開口３２が形成される点に留意する必要がある。保護層２０は、マイクロレンズ領域上のマイクロレンズ１８上に形成されてもよい。開口３２は、一般的に当業者に公知のフォトリトグラフィ処理によって形成される。一つの場合として、開口３２の下部は、ビア開口の形成中に開けられてもよい。開口３２の上部は、保護層２６の蒸着の後に形成される。あるいは、開口３２の全体は、リソグラフィによる保護層２６の形成後に形成される。
【００２０】
イメージセンサチップは、マイクロレンズ領域上の保護層（フィルム）２０に覆われており、保護層（フィルム）は、撥水性およびはつ油性を有し、マイクロレンズ領域上の粒子汚染を防止する。保護層（フィルム）２０の厚みは、好ましくは約０．１ｕｍから０．３ｕｍであり、空気反射指数１に近い反射指数を有する。その工程は、ＳＯＧ（スピンオングラス）技術によって実行され、シリコンウェハ形式またはパネルウェハ形式（好ましくは、さらなる処理の間粒子汚染を防止するためにシリコンウェハ形式）のいずれか一方で処理される。保護層の材料はＳｉＯ２、Ａｌ２Ｏ３またはフッ素重合体などである。最後に、コーティングＩＲフィルタを有する透明なカバー１６がマイクロレンズ１８上に選択的に形成される。透明カバー１６は、ガラス、石英などで構成される。受動素子２８が基板上であってレンズホルダー１２の範囲内に形成される点に留意する必要がある。
【００２１】
図２は、キャビティ領域３４の断面図を示す。図面から、コンタクト金属パッド３６は、基板２上に形成される。コンタクトビア３８は、コンタクト金属パッド３６に整列配置される。ダイ６は、ＲＤＬ３０とパッド２８を介してＰＣＢの範囲内で、配線８と通信してもよい。層２４の材料は、ダイ６とキャビティ側壁の間のギャップを埋める。
【００２２】
他の実施形態が図３に示され、大部分の構成は図１と同様であるので、詳細な説明は省略する。第２ダイ４０が、基板２の下部表面とレンズホルダー１２の外側に取り付けられる。ある場合においては、第２ダイ４０は、フリップチップパンプとＲＤＬによって取り付けられる。第２ダイは、オートフォーカスのためのＤＳＰまたはＭＣＵである。誘電層４６は、基板の下部表面上に形成される。スルーホール構造４２は層４６の範囲内に形成され、端子コンタクトパッド４４はスルーホール構造４２に連結される。第２受動素子２８ａは、基板２の下部表面上に形成され、誘電層４６によって覆われる。
【００２３】
図４を参照すると、図３の基板２とその上に形成された構成の詳細が示される。第２ダイ４０は、基板２の下部表面上の配線８に結合するためのはんだジョイント４０ａを有する。第１および第２受動素子は、ＳＭＴ（表面実装技術）によって形成される。あるいは、さらに、図５にしめすようなオートフォーカスのためのＤＳＰまたはＭＣＵである第２ダイ４０を保持するためのダイ受けキャビティ４ａが基板２の下部表面上に形成される。第２ＲＤＬ４８は、電気通信のために第２ダイ４０に構成される。第２受動素子２８ａは、より良い微細構成のために基板２の範囲内に形成されてもよい。端子コンタクト４４は、配線８に連結される。図６は、図５の基板２およびその上に形成された構成の詳細を示す。第２ダイ４０は、取付材料４０ｂを介してキャビティ４ａの範囲内で取り付けられる。誘電層５０は第２ダイ４０上に形成され、第２ＲＤＬ５２は誘電層５０上に形成される。保護層５４は、保護のために第２ＲＤＬ５２上に形成される。第２受動素子２８ａは、基板２の範囲内に埋め込まれる。バンプ型端子パッドが配線８に取り付けられる。この型は、ＢＧＡ（ボールグリッドアレイ）型と呼ばれている。
【００２４】
好ましくは、基板２の材料は、定められたキャビティや合金４２を有し、事前にエッチングされた回路を伴うＦＲ５、ＢＴ（ビスマレイミドトリアジン）、ＰＣＢ、有機基板である。高グラス遷移温度（Ｔｇ）を伴う有機基板は、エポキシ系ＦＲ５またはＢＴ（ビスマレイミドトリアジン）系基板である。合金４２は、４２％Ｎｉおよび５８％Ｆｅで構成される。コバールもまた使われてもよく、それは２９％Ｎｉ、１７％Ｃｏおよび５４％Ｆｒで構成される。低いＣＴＥのため、ガラス、セラミック、シリコンを基板として使うことができる。キャビティ４、４ａの深さ寸法は、ダイ６、４０の厚みより大きくてもよい。それは同じ位深くてもよい。
【００２５】
基板は、ウェハ形のような丸形であってもよく、その直径は２００、３００ｍｍ以上であってもよい。パネル形のような矩形が採用されてもよい。基板２は、キャビティ４と内蔵回路８と共に形成されている。
【００２６】
本発明の実施形態において、誘電層２４は、好ましくは、シロキサン重合体（ＳＩＮＲ）を含むシリコーン誘電媒質、酸化シリコン、窒化シリコンおよびその複合物によって作られる弾性誘電媒質である。他の実施形態では、誘電層は、ベンゾシクロブテン（ＢＣＢ）、エポキシ、ポリイミド（ＰＩ）または樹脂を含む材料から形成される。好ましくは、それは、単純なプロセスのために感光性層である。本発明の実施形態において、弾性誘電層は、１００（ｐｐｍ／℃）より大きなＣＴＥ、約４０パーセント（好ましくは、３０パーセント〜５０パーセント）の伸長速度を伴い、硬さがプラスチックとゴムの間であるような材料である。弾性誘電層２４の厚みは、温度サイクル試験の間、ＲＤＬ／誘電層インターフェースにおいて累算されるストレスによる。
【００２７】
本発明の一実施形態において、ＲＤＬの材料は、Ｔｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含み、ＲＤＬの厚みは、２ｕｍから１５ｕｍの間である。Ｔｉ／Ｃｕ合金は、またシード金属層としてスパッタリング技術によって形成され、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕ合金は電気めっきによって形成され、ＲＤＬを形成するための電気めっき処理を利用することによって、温度サイクリングの間のＣＴＥ不整合に耐えるのに十分厚くＲＤＬを形成できる。金属パッド２８は、Ａｌ、Ｃｕまたはそれらの組合せである。ＦＯ−ＷＬＰの構造の場合、弾性誘電層としてＳＩＮＲが、ＲＤＬ金属としてＣｕが利用される。ここで示されない応力解析によれば、ＲＤＬ／誘電層インターフェースにおいて累算されるストレスが低減される。
【００２８】
図１〜６に示すように、ＲＤＬ金属がダイ６を散開し、構造下の端子パッド１０または４４に向かって下方に通信する。ダイ上に層を重ねる従来技術と異なり、パッケージの厚みを増やす。しかし、これはダイパッケージの厚みを減らすというルールに反する。一方、ダイパッド側の反対側にある表面に、端子パッドが設置される。通信配線８が基板２を突き抜ける。したがって、ダイパッケージの厚みは、明らかに縮められる。本発明のパッケージは、従来技術より薄い。しかも、基板はパッケージの前に予め用意される。キャビティ４と配線８は、同様に予め決められる。このようにして、スループットがこれまでよりも改善される。本発明は、ＲＤＬ上にビルドアップ層を重ねずに散開されるＷＬＰを開示する。
【００２９】
本発明は、ＣＩＳダイキャビティを有するＰＣＢ（ＦＲ５／ＢＴ）を提供する。それから、次のステップは、（ブルーテープフレーム：ｂｌｕｅ  ｔａｐｅ  ｆｒａｍｅから）ＣＩＳダイを選び、キャビティ内にダイを取り付ける。それから、取付材料が硬化され、ダイ表面および金属パッドが洗浄される。ビルドアップ層（ＲＤＬ）処理が実行され、ＲＤＬが形成される。それから、選択および配置ツールによってＰＣＢ上の受動素子が選択され、配置される。続いて、ＰＣＢおよび受動素子をはんだ付けするためにＩＲリフローが用いられ、その後、ＰＣＢのフラックス（ｆｌｕｘ）洗浄が行われる。次は、レンズホルダーを取り付けることであり、ＰＣＢ上にホルダーが固定され、続けて、モジュールのテストが実行される。
【００３０】
他の方法は、さらに、フリップチップダイ（ＤＳＰまたはＭＣＵ）および受動素子を取り上げ、続けて、ＩＲリフローの実行前に基板の下部表面にその装置を取り付けることを含む。
【００３１】
マルチチップアプリケーションのために、次のステップ、すなわち、ＣＩＳダイとＭＣＵ／ＤＳＰダイキャビティを有するＰＣＢ（ＦＲ５／ＢＴ）を提供すること、ＭＣＵダイ／ＲＣを選択し、ＦＲ５／ＢＴの底部側に取り付けること、表面を硬化して洗浄しビルドアップ層を形成すること、ＣＩＳダイを選択して、ＦＲ５／ＢＴの上側に取り付けること、ダイ表面と金属パッドを硬化させ洗浄すること、ビルドアップ層（ＲＤＬ）を形成すること、ＰＣＢ上の受動素子を選択および配置すること、ＰＣＢと受動素子をはんだ付けするためにＩＲリフローすること、ＰＣＢをフラックス洗浄すること、ＰＣＢ上にホルダーを固定しレンズホルダーを取り付けること、モジュールテストすること、を含む。
【００３２】
本発明の効果は、以下の通りである。
【００３３】
ＢＧＡ／ＬＧＡタイプのための「コネクタ」なしでＭＢ（マザーボード）に連結できるモジュール。
【００３４】
ＭＢ上にＣＩＳモジュールのためにビルドアップ層処理が訴えられる。
【００３５】
超薄型モジュールのためのキャビティを有するＰＣＢ。
【００３６】
小さな設置面積（フォームファクタ）。
【００３７】
ＣＩＳのための単純な処理。
【００３８】
はんだ接続端子が（ＬＧＡ／ＢＧＡタイプの）標準形式である。
【００３９】
ＭＢからのはんだ分離によって再加工可能なモジュール。
【００４０】
モジュール／システムアセンブリにおける製造中の最高歩留り。
【００４１】
粒子汚染を防止するためにマイクロレンズ上に保護層がある。
【００４２】
基板の最低コスト（ＰＣＢ−ＦＲ４またはＦＲ５／ＢＴタイプ）。
【００４３】
ビルドアップ層処理に起因する高い歩留り。
【００４４】
本発明の好ましい実施形態が説明されてきたが、本発明は上述の好ましい実施の形態に限定されるものではないことは、当業者に理解される。むしろ、特許請求の範囲に定義されるように、様々な変更や改変が本発明の技術的思想の範囲内でなされる。
【図面の簡単な説明】
【００４５】
【図１】本発明のイメージセンサモジュールの構造の横断面図である。
【図２】本発明のキャビティ領域の構造の横断面図である。
【図３】本発明のイメージセンサモジュールの構造の横断面図である。
【図４】本発明のイメージセンサモジュールの構造の横断面図である。
【図５】本発明のイメージセンサモジュールの構造の横断面図である。
【図６】本発明のイメージセンサモジュールの構造の横断面図である。
【符号の説明】
【００４６】
２  基板、
４、４ａ  キャビティ、
６  ダイ、
８  導電性配線、
１０  端子パッド、
１２  レンズホルダー、
１４  レンズ、
１６  カバー、
１８  マイクロレンズ、
２０  保護層、
２２  粘着（ダイ取付）剤、
２４  誘電層、
２６  保護層、
２８  ボンディングパッド、
２８、２８ａ  受動素子、
３２  開口、
３４  キャビティ領域、
３６  コンタクト金属パッド、
３８  コンタクトビア、
４０ａ  ジョイント、
４０  第２ダイ、
４０ｂ  取付材料、
４２  スルーホール構造、
４４  端子コンタクト、
４６、５０  誘電層、
５４  保護層、
ＲＤＬ  ３０、４８、５２。
【図１】
2008235869.tif 000003
【図２】
2008235869.tif 000004
【図３】
2008235869.tif 000005
【図４】
2008235869.tif 000006
【図５】
2008235869.tif 000007
【図６】
2008235869.tif 000008
【外国語明細書】
2008235869000001.pdf
2008235869000002.pdf
2008235869000003.pdf
2008235869000004.pdf