(57)【要約】【課題】電極面積の縮小によってＱ特性と基板実装時の効率を向上させるとともに、電気的接合と基板実装時の電極強度の改善を図る。【解決手段】巻線型インダクタ１０の巻芯部１４に巻回された巻線２８は、引出部２８Ａ，２８Ｂが、鍔１６Ａ，１６Ｂの第１電極２４Ａ，２４Ｂに接合されており、該第１電極２４Ａ，２４Ｂは、第２電極３２Ａ，３２Ｂにより覆われる。前記鍔１６Ａ，１６Ｂ間はモールド樹脂３０により成形されている。前記第１電極２４Ａ，２４Ｂは、実装時に底面側になる側面１８Ａの両端に形成された分離電極２６Ａ，２６Ｂが、端面電極２６Ｃによって端面２０上でつながっている。このため、電極面積の削減によりＱ特性及び基板実装時の効率が向上するとともに、第１電極２４Ａ，２４Ｂと第２電極３２Ａ，３２Ｂとの接触面積が増大して電気的接合が容易になり、電極強度も向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
巻芯部と、その両端に設けられており前記巻芯部の軸と略直交する断面が略方形状の鍔とを有するコア，前記巻芯部に巻回された巻線，前記鍔に形成されており前記巻線の引出部が接続される第１電極，該第１電極及び前記巻線の引出部を覆う第２電極を備えた巻線型インダクタであって、
前記第１電極は、
前記鍔の４つの側面のうち、実装時に底面となる面の両端側に分離形成された分離電極，
前記鍔の端面の底面側に形成されており、前記分離電極をつなぐ端面電極，
前記分離電極が形成された面と隣り合う２つの側面の底面側に形成されており、前記分離電極及び端面電極とつながった側面電極，
を含むことを特徴とする巻線型インダクタ。
【請求項２】
前記側面電極は、前記端面電極と略同一高さに形成されていることを特徴とする請求項１記載の巻線型インダクタ。
【請求項３】
前記分離電極が形成された面の略中央部に、凹部を設けたことを特徴とする請求項１又は２記載の巻線型インダクタ。
【請求項４】
巻芯用素体を加工して、巻芯部と該巻芯部の軸と略直交する断面が略方形状の鍔を有するコアを形成し、前記巻芯部に巻線を巻回するとともに、前記鍔に電極を形成し、前記巻線の引出部を前記電極に接続する巻線型インダクタの製造方法であって、
前記鍔の４つの側面のうち、実装時に底面側となる面の両端側に位置する分離電極と、
前記鍔の端面の底面側に位置するとともに、前記分離電極をつなげる端面電極と、
前記分離電極が形成された面と隣り合う２つの側面の底面側に位置し、前記分離電極及び端面電極とつながる側面電極と、
を転写によって形成することによって、前記電極を形成したことを特徴とする巻線型インダクタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、巻線型インダクタに関し、更に具体的には、面実装型インダクタのＱ特性及び基板実装時の効率向上と、電気的接合及び電極強度の改善に関するものである。
【背景技術】
【０００２】
従来、面実装型コイル（インダクタ）は、フェライトコアにて磁気シールドを行っていたが、小型化，低背化の動きが加速するにつれ、デッドスペース削減のために、シールド部材をフェライトコアからフェライト添加樹脂に移行してきている。しかしながら、フェライト添加樹脂では、フェライトコアに比べてシールド効果が低く、コイル外部への漏れ磁束が発生する。また、実装する上で必要となる電極が形成されるが、主に使用される材料としては、比抵抗の低い金属（Ａｇなど）が多い。そのため、前記電極を磁束が通過する際に、電極表面で渦電流損失が発生し、結果として、Ｑ特性の低下及び基板実装時の効率低下を引き起こしてしまう。
【０００３】
このような渦電流損失を低減するために、面積を縮小した電極を鍔部の底面のみに形成した構造が提案されている。以下の特許文献１には、柱状コアの両端部近傍の少なくとも底面と該底面から端面及び両側面の一部に至る回りこみ部分に亘って直付けの内部電極を設けた面実装コイル部品が開示されている。
【特許文献１】特開２００６−１００７４８公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、Ｑ特性の向上には電極面積の縮小が有効であるが、このような手段をとると、巻線材端部を電極に接合する上で熱圧着を行ったときに、加わる熱の影響で前記巻線材の被覆（ウレタン被膜など）が電極表面に飛び散り、その後に形成する第２電極（Ａｇ添加樹脂など）との間に絶縁物が挟まり、導通を確保し難くなるという不都合がある。また、電極を縮小することは、電極強度の低下を招く要因となる。このため、高いＱ値と実装時の効率を維持しながら、良好な電気的接合と電極強度の向上を実現することが課題となっている。
【０００５】
本発明は、以上の点に着目したもので、その目的は、電極面積の縮小によってＱ特性と基板実装時の効率を向上させるとともに、電気的接合と基板実装時の電極強度の改善を図ることができる巻線型インダクタ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
前記目的を達成するため、本発明の巻線型インダクタは、巻芯部と、その両端に設けられており前記巻芯部の軸と略直交する断面が略方形状の鍔とを有するコア，前記巻芯部に巻回された巻線，前記鍔に形成されており前記巻線の引出部が接続される第１電極，該第１電極及び前記巻線の引出部を覆う第２電極を備えた巻線型インダクタであって、前記第１電極は、前記鍔の４つの側面のうち、実装時に底面となる面の両端側に分離形成された分離電極，前記鍔の端面の底面側に形成されており、前記分離電極をつなぐ端面電極，前記分離電極が形成された面と隣り合う２つの側面の底面側に形成されており、前記分離電極及び端面電極とつながった側面電極，を含むことを特徴とする。
【０００７】
主要な形態の一つは、前記側面電極は、前記端面電極と略同一高さに形成されていることを特徴とする。他の形態は、前記分離電極が形成された面の略中央部に、凹部を設けたことを特徴とする。
【０００８】
本発明の巻線型インダクタの製造方法は、巻芯用素体を加工して、巻芯部と該巻芯部の軸と略直交する断面が略方形状の鍔を有するコアを形成し、前記巻芯部に巻線を巻回するとともに、前記鍔に電極を形成し、前記巻線の引出部を前記電極に接続する巻線型インダクタの製造方法であって、前記鍔の４つの側面のうち、実装時に底面側となる面の両端側に位置する分離電極と、前記鍔の端面の底面側に位置するとともに、前記分離電極をつなげる端面電極と、前記分離電極が形成された面と隣り合う２つの側面の底面側に位置し、前記分離電極及び端面電極とつながる側面電極と、を転写によって形成することによって、前記電極を形成したことを特徴とする。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。
【発明の効果】
【０００９】
本発明は、巻芯部の両端に設けられた断面略方形状の鍔の４つの側面のうち、実装時に底面側となる面の両端に分離形成された分離電極を、前記鍔の端面に設けた端面電極によってつなげることとした。このため、磁束が通過する鍔側面の略中央部分の電極削減によって渦電流損失を低減し、Ｑ特性と基板実装時の効率を向上させるとともに、電気的接合と電極強度の改善が可能になるという効果が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。図１(A)は本実施例の巻線型インダクタの完成品の外観斜視図，図１(B)は、前記図１(A)を＃Ａ−＃Ａ線に沿って切断し矢印方向に見た図に相当し、本実施例の実装状態を示す断面図，図１(C)は本実施例の巻線後の状態を示す外観斜視図である。図２は、本実施例の製造工程を示す図，図３は、電極面積とＱ特性の関係を示す図，図４は、抵抗成分と基板実装時の回路効率の関係を示す図である。
【００１１】
図１に示すように、本実施例の巻線型インダクタ１０は、コア１２の巻芯部１４に巻線２８を巻回し、該巻線２８の引出部２８Ａ及び２８Ｂを、前記巻芯部１４の両端の鍔１６Ａ，１６Ｂに形成された第１電極２４Ａ，２４Ｂにそれぞれ接続した構造となっている。また、前記鍔１６Ａ及び１６Ｂ間は、モールド樹脂３０により全体が略４角柱状になるように成形されており、前記第１電極２４Ａ，２４Ｂと前記引出部２８Ａ，２８Ｂが、第２電極３２Ａ，３２Ｂにより覆われている。
【００１２】
前記鍔１６Ａ，１６Ｂは、前記巻芯部１４の軸と略直交する断面が略方形状となっており、それぞれ、４つの側面１８Ａ〜１８Ｄと端面２０及び内面２１を有している。また、本実施例では、前記側面１８Ａ〜１８Ｄの略中央部に、凹部（ないし溝部）２２が形成されている。前記凹部２２は、実装時に半田３８が流れ出して、鍔１６Ａ，１６Ｂの下面の電極間でショートするのを防止するとともに、外装樹脂を塗布したときに余剰分が流れ込むためのスペースとなるものである。前記第１電極２４Ａ，２４Ｂは、前記４つの側面１８Ａ〜１８Ｄのうち、巻線型インダクタ１０を基板３４に実装するときに底面側（ないし下面側）となる面に形成されている。なお、以下の説明では、側面１８Ａを実装時の底面側として説明しているが、実装前の状態である図１(A)及び図１(C)と、図２においては、前記側面１８Ａは図面の上側に位置している。
【００１３】
前記第１電極２４Ａについて詳述すると、側面１８Ａの凹部２２の両側に形成された分離電極２６Ａ，２６Ｂと、前記端面２０の側面１８Ａ側に形成された端面電極２６Ｃと、前記側面１８Ａと隣り合う２つの側面１８Ｂ及び１８Ｃの上端側に形成された側面電極２６Ｄ，２６Ｅにより形成されている。前記端面電極２６Ｃは、前記分離電極２６Ａ，２６Ｂを端面２０上でつないでいる。また、前記側面電極２６Ｄ，２６Ｅは、前記端面電極２６Ｃと略同一の高さに設定されるとともに、前記分離電極２６Ａ，２６Ｂ及び端面電極２６Ｃとつながっている。すなわち、鍔１６Ａ，１６Ｂの底面側では、分離電極２６Ａ，２６Ｂが形成されており、該分離電極２６Ａ，２６Ｂと端面電極２６Ｃがつながって、側面電極２６Ｄ，２６Ｅを形成している。他方の第１電極２４Ｂについても同様の構成となっている。
【００１４】
ところで、磁束は、磁気抵抗の高い部分を通過する性質を有しているため、図１(C)のようなコア１２を用いた巻線型インダクタ１０においては、巻芯部１４から鍔１６Ａ，１６Ｂを経由して外部へ漏れる。このため、本実施例では、Ｑ特性向上ため、磁束の通過ポイントである側面１８Ａの略中央部の電極を削減する，すなわち、通過する磁束の主要部を遮らないように分離電極２６Ａ，２６Ｂを形成することとしている。以上のような構成の巻線型インダクタ１０は、図１(B)に示すように、基板３４に設けられた電極パターン３６Ａ，３６Ｂ上に、前記第２電極３２Ａ，３２Ｂを半田３８によって接合することによって実装される。
【００１５】
次に、図２を参照して、前記巻線型インダクタ１０の製造方法を説明する。まず、略四角柱状のコア素体（図示せず）を用意する。該コア素体は、例えば、フェライト材を乾式成形することで得られる。そして、コア素体の内側を円柱状に切削加工し、図２(A)に示すように、前記巻芯部１４と鍔１６Ａ，１６Ｂを形成するとともに、該鍔１６Ａ，１６Ｂの側面１８Ａ〜１８Ｄの略中央に凹部２２を形成する。これを焼成するとコア１２が得られる。次に、前記鍔１６Ａ，１６Ｂの一つの側面１８Ａの両端に、図２(B)に示すように、前記凹部２２の両側に分離した分離電極２６Ａ，２６Ｂを形成する。また、端面２０の上端側には端面電極２６Ｃを形成し、前記側面１８Ａと隣り合う２つの側面１８Ｂ，１８Ｃの上端側には、側面電極２６Ｄ，２６Ｅを形成する。前記分離電極２６Ａ，２６Ｂは、前記端面電極２６Ｃにより端面２０でつながっており、前記側面電極２６Ｄ，２６Ｅは、前記分離電極２６Ａ，２６Ｂと端面電極２６Ｃにそれぞれつながっている。このような分離電極２６Ａ，２６Ｂ，端面電極２６Ｃ，側面電極２６Ｄ，２６Ｅからなる第１電極２４Ａ，２４Ｂは、例えば、Ａｇを利用して、転写方式によって形成される。具体的に説明すると、図示しない基板に、所望の電極形状となるようにＡｇペーストを塗布し、該基板に、前記コア１２の鍔１６Ａ，１６Ｂを押し付けることによって、第１電極２４Ａ，２４Ｂを形成する。なお、電極材料は、前記Ａｇ以外に、Ｃｕなどを用いてもよく、Ａｇ及びＣｕの双方を使用するようにしてもよい。また、前記転写方式に限定されるものではなく、他の公知の各種の手法を用いて電極を形成するようにしてもよい。
【００１６】
そして、図２(C)に示すように、コア１２の巻芯部１４に巻線２８を巻回するとともに、該巻線２８の一方の引出部２８Ａを、鍔１６Ａの分離電極２６Ｂに接合し、他方の引出部２８Ｂを、鍔１６Ｂの分離電極２６Ａに接合する。接合は、例えば、熱圧着などの方法で行われる。通常、前記巻線２８は、ウレタン樹脂などによって被覆されており、接合時に熱が加わることによって、分離電極２６Ａ，２６Ｂ上に被覆が飛び散るが、本実施例では、前記分離電極２６Ａ，２６Ｂを端面２０上でつなげているため、飛び散った被覆による導通の不具合を防止することができる。また、後述する第２電極３２Ａ，３２Ｂとの接触面積を増大させて電極強度の向上を図ることもできる。
【００１７】
次に、図２(D)に示すように、鍔１６Ａ，１６Ｂに挟まれた素子の凹部に、モールド樹脂３０を塗布し、素子全体が略４角柱状になるように成形する。前記モールド樹脂３０としては、公知の各種の樹脂を用いることができる。この状態のままでは、前記引出部２８Ａ，２８Ｂが剥き出しになっており、信頼性面で不具合が生じてしまうため、図２(E)に示すように、第１電極２４Ａ，２４Ｂ上に、第２電極３２Ａ，３２Ｂを形成してコーティングする。前記第２電極３２Ａ，３２Ｂは、例えば、Ａｇ添加樹脂を用い、上述した転写方式もしくは他の公知の各種の手法により形成される。このようにして形成された巻線型インダクタ１０は、図１(B)に示すように、前記第２電極３２Ａ，３２Ｂが底面側になるようにして、前記基板３４上の電極パターン３６Ａ，３６Ｂ上に、半田３８によって接合される。このとき、前記第２電極３２Ａ，３２Ｂの略中央部には、前記溝２２によって凹みが設けられているため、接合時に半田３８が流れ出して、鍔１６Ａ，１６Ｂの下面の電極間でショートするのを防止することができる。
【００１８】
＜実験例＞・・・次に、本実施例の実験例を説明する。まず、図３を参照して、電極面積とＱ特性の関係について説明する。図３は、電極面積とＱ特性の関係を示す図であり、横軸は周波数［ＭＨｚ］を表し、縦軸はＱ値を示している。実験に用いた巻線型インダクタは、鍔１６Ａ，１６Ｂに電極を形成しなかったものと、分離電極構造（本実施例）を形成したものに加え、１面電極構造（例えば、背景技術の特許文献１記載の構造）、２面電極構造，３面電極構造，４面電極構造，５面電極構造（４つの側面全てと端面に電極を形成した構造）の７種類とした。図３に示すように、電極面積の縮小に伴ってＱ特性が向上しており、本実施例の分離電極構造では、１面〜３面電極構造よりも明らかにＱ値が大きく、電極なし構造に近づくという特性が確認できた。すなわち、本実施例の分離電極構造とすることで、電極損失のない状態とほぼ同等のＱ特性の実現が可能であることが分かる。
【００１９】
これは、本実施例の巻線型インダクタ１０においては、磁束が通過する箇所（鍔１６Ａ，１６Ｂの側面１８Ａの中央部分）の電極を削減しているため、電極部（第１電極２４Ａ，２４Ｂ及び第２電極３２Ａ，３２Ｂ）における渦電流損失が低減し、Ｑ特性が向上したためと考えられる。また、Ｑ特性の基本式は、Ｑ＝Ｘ／Ｒで表され、Ｘ＝２πｆＬ，すなわち、Ｘはインダクタンス成分を表していることから、同等のインダクタンスのものでＱ特性が改善するということは、単純にＲ成分（交流損失）を下げることを意味している。従って、コイルの損失を下げるということは、基板実装時の損失低減にもつながり、その結果、基板実装時の効率を改善することが可能となる。
【００２０】
図４には、抵抗成分と基板実装時の回路効率の関係が示されており、横軸は電流［ｍＡ］，縦軸は効率η［％］を表している。上述したように、Ｑ＝Ｘ／Ｒ（Ｘ＝２πｆＬ）であるため、インダクタンス成分が同じもので評価した場合には、Ｒ成分（抵抗成分）が低いものほどＱ特性が良好（回路効率良好）となる。図４には、サンプルＳＡ（抵抗成分１．３２０Ω）と、サンプルＳＢ（抵抗成分１．１２０Ω）について、インダクタンス２．２μＨで固定した場合の測定結果が示されている。同図に示すように、抵抗成分が低いサンプルＳＢの方が高い効率を得ており、この結果から、インダクタ製品のＱ特性を改善することによって、基板実装時の回路効率が改善することが実測値として確認されていることが分かる。従って、電極面積の削減は、回路効率改善にも効果があることが分かる。
【００２１】
このように、実施例１によれば、次のような効果がある。
(1)鍔１６Ａ，１６Ｂの一つの側面１８Ａの両端側に、前記側面１８Ａの略中央部で分離する分離電極１６Ａ，１６Ｂを形成するとともに、前記鍔１６Ａ，１６Ｂの端面２０に設けられた端面電極２６Ｃによって、前記分離電極１６Ａ，１６Ｂをつなぐこととした。このため、磁束の通過する鍔１６Ａ，１６Ｂの側面略中央部の電極を削減することで、渦電流損失を低減し、Ｑ特性の向上と実装時の回路効率の向上を図ることができる。
(2)前記分離電極２６Ａ，２６Ｂを、前記端面電極２６Ｃにより端面２０でつなげているため、第１電極２４Ａ，２４Ｂと第２電極３２Ａ，３２Ｂの接触面積を増大させて、電気的接合を容易にするとともに、実装時の電極強度の向上を図ることができる。
(3)前記側面１８Ａの略中央部に凹部２２を設けることとしたので、実装時に半田３８が流れ出して底面側で電極がショートするのを防止することが可能となる。
【００２２】
なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
(1)前記実施例で示した形状，寸法は一例であり、同様の効果を奏するように適宜変更してよい。例えば、インダクタ形状を上下や左右で対称にせずに、電極形成側の側面を他の側面よりも大きくして磁束が鍔内を通りやすいようにしてもよいし、巻芯部１４の断面を略楕円状に形成するようにしてもよい。
(2)前記実施例で示した材料は一例であり、公知の各種の材料を用いてよい。
(3)前記コア１２，第１電極２４Ａ，２４Ｂ及び第２電極３２Ａ，３２Ｂの形成方法，引出部２８Ａ，２８Ｂの接合方法も一例であり、同様の効果を奏するものであれば、公知の各種の手法を用いてよい。
【産業上の利用可能性】
【００２３】
本発明によれば、巻芯部の両端に設けられた断面略方形状の鍔の４つの側面のうち、実装時に底面側となる面の両端側に分離形成した分離電極を、前記鍔の端面の一部に設けた端面電極によってつなぎ、Ｑ特性と基板実装時の効率の向上と、電気的接合及び基板実装時の電極強度の改善を図ることとしたので、巻線型インダクタの用途に適用できる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例１を示す図であり、(A)は本実施例の完成品の外観斜視図，(B)は本実施例の実装状態を示す断面図，(C)は本実施例の巻線後の状態を示す外観斜視図である。
【図２】前記実施例１の製造工程を示す図である。
【図３】電極面積とＱ特性の関係を示す図である。
【図４】抵抗成分と基板実装時の回路効率の関係を示す図である。
【符号の説明】
【００２５】
１０：巻線型インダクタ
１２：コア
１４：巻芯部
１６Ａ，１６Ｂ：鍔
１８Ａ〜１８Ｄ：側面
２０：端面
２１：内面
２２：凹部
２４Ａ，２４Ｂ：第１電極
２６Ａ，２６Ｂ：分離電極
２６Ｃ：端面電極
２６Ｄ，２６Ｅ：側面電極
２８：巻線
２８Ａ，２８Ｂ：引出部
３０：モールド樹脂
３２Ａ，３２Ｂ：第２電極
３４：基板
３６Ａ，３６Ｂ：電極パターン
３８：半田
【図１】
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【図２】
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【図３】
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【図４】
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