(57)【要約】【課題】ＦＢ−ＤＩＭＭに準拠したメモリモジュールに搭載された場合であっても、テストモードによる回路動作の検証結果をモジュールから出力可能とする半導体メモリを提供する。【解決手段】テストモードを起動するためのコマンドを入力し、該コマンドを解読する解読手段としてのコマンドデコーダ（１３０）と、コマンドデコーダによる解読結果に基づき、テストモードの実行結果の出力タイミングを表すデータストローブ信号を生成する信号生成手段としてのコントロールロジック回路（１４０）と、前記データストローブ信号とリードモード時に生成されるデータストローブ信号との論理和を演算する機能を有するデータコントロール回路（５００）とを備える。【選択図】図１
2008097715.tif 000002
【特許請求の範囲】
【請求項１】
リードモードにおいて記憶データと共に該記憶データの出力タイミングを表す第１データストローブ信号を出力し、テストモードにおいて所定の回路動作を実行してその実行結果を出力するように構成された半導体メモリであって、
前記テストモードを起動するためのコマンドを入力し、該コマンドを解読するコマンド解読手段と、
前記解読手段による解読結果に基づき、前記所定の回路動作の実行結果の出力タイミングを表す第２データストローブ信号を生成する信号生成手段と、
前記リードモードにおいて前記第１データストローブ信号を外部端子に出力し、前記テストモードにおいて前記第２データストローブ信号を前記外部端子に出力するデータストローブ信号出力手段と
を備えたことを特徴とする半導体メモリ。
【請求項２】
前記データストローブ信号出力手段は、
前記第１データストローブ信号と前記第２データストローブ信号との論理和を演算する演算手段を備えたことを特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記データストローブ信号出力手段は、
動作モードに応じて前記第１データストローブ信号および前記第２データストローブ信号の一方を選択する選択器を備えたことを特徴とする請求項１記載の半導体メモリ。
【請求項４】
当該半導体メモリの回路構成を規定するデータを格納するためのヒューズ回路を更に備え、前記所定の回路動作は、前記ヒューズ回路が関与する動作であることを特徴とする請求項１ないし３の何れか１項記載の半導体メモリ。
【請求項５】
前記ヒューズ回路は、欠陥救済用のアドレスを格納するためのものであり、
前記所定の回路動作は、前記ヒューズ回路から前記欠陥救済用のアドレスを読み出して出力する動作、及び／又は、前記欠陥救済用のアドレスが前記ヒューズ回路に正しく設定されているか否かを検証する動作であることを特徴とする請求項４記載の半導体メモリ。
【請求項６】
請求項１ないし５の何れか１項に記載された半導体メモリを備えて構成されたＦＢ−ＤＩＭＭ規格に準拠したメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ(Dynamic Random Access Memory)等の半導体メモリに関し、詳しくは、ＦＢ−ＤＩＭＭ(Fully-Buffered DIMM)規格に準拠したメモリモジュールに好適な半導体メモリに関する。
【背景技術】
【０００２】
微細加工技術の発達に伴い、ＤＲＡＭ(Dynamic Random Access Memory)に代表される半導体メモリの大容量化が推し進められている。一般に、半導体メモリは、製品歩留まりを改善するため、欠陥救済用の予備行（冗長行）及び予備列（冗長列）を含む冗長回路を備え、予備行および予備列で置換すべきアドレスはヒューズ回路にプログラムされる。
【０００３】
また、この種の半導体メモリは、テストモードとして、冗長回路が使用されているかどうかを確認するためのロールコール(Roll-Call)機能や、欠陥救済用のアドレスがヒューズ回路に正しく設定されているかどうかを検証するためのベリファイ(verify)機能を備えている。このテストモードを用いることにより、冗長回路の動作を簡易に検証することができ、このテストモードでの検証結果は、データ端子（ＤＱ端子）を介して外部に出力されるようになっている。
【０００４】
ところで、複数個の半導体メモリから構成されたメモリモジュールとして、Ｒ−ＤＩＭＭ(Registered DIMM)規格やＵ−ＤＩＭＭ規格に準拠したメモリモジュールが知られている。図７上段に、Ｒ−ＤＩＭＭ規格に準拠したメモリモジュール７全体構成を示す。同図において、７Ａは半導体メモリ（ＤＲＡＭ）、７Ｂはレジスタ、７Ｃはメモリモジュール７の電極である。この例では６個の半導体メモリ７Ａがメモリモジュール７に搭載されている。同図下段に示す図から理解されるように、半導体メモリ７Ａの入力信号端子はレジスタ７Ｂを介して電極７Ｃに接続され、半導体メモリ７Ａの出力信号端子はレジスタ７Ｂを介さずに直接的にメモリモジュール７の電極７Ｃに接続される。
【０００５】
このＲ−ＤＩＭＭ規格は、チャネル信号線（メモリモジュールの電極７Ｃに接続される外部信号線）への接続形態としてスタブ型を採用するため、１チャネルあたりのメモリモジュールの個数を増やすと、チャネル信号線に付随する容量が増加する上、チャネル信号線上のノイズも増加する。従って、タイミングマージンの少ない高速型の半導体メモリにとって、チャネル信号上での信号遅延や信号劣化が問題になる。そのため、１チャネルあたりのメモリモジュールの数が制約され、高速かつ大容量の半導体メモリを必要とするサーバーシステムにとって、この制約は性能向上のボトルネックとなっていた。Ｕ−ＤＩＭＭ(Unregistered DIMM)規格に準拠した半導体メモリにおいても同様の問題がある。
【０００６】
そこで、近年、システムのデータ転送速度の向上と大容量化に伴い、上述の問題を克服するための新たな規格として、ＦＢ−ＤＩＭＭ(Fully-Buffered DIMM)規格の標準化がＪＥＤＥＣ(Joint Electron Device Engineering Council)において推進されており、このＦＢ−ＤＩＭＭ規格に準拠した高速メモリモジュールが提案されている。
【０００７】
図８上段に、ＦＢ−ＤＩＭＭ規格に準拠したメモリモジュール８の全体構成を示す。同図において、８Ａは半導体メモリ（ＤＲＡＭ）、８ＢはＡＭＢ(Advanced Memory Buffer)と呼ばれるバッファ、８Ｃはメモリモジュール８の電極である。この例では６個の半導体メモリ８Ａがメモリモジュール８に搭載されている。同図下段に示す図から理解されるように、半導体メモリ８Ａの全ての信号端子は、バッファ８Ｂを介して電極８Ｃと接続される。このように全ての信号をバッファ８Ｂによりバッファリングすることにより半導体メモリ８Ａのタイミングマージンを確保している。
【０００８】
また、ＦＢ−ＤＩＭＭ規格は、チャネル信号線の接続形態としてポイント・ツー・ポイント接続方式（シリアル接続方式）を採用するため、１チャネルあたりのメモリモジュールの個数を増やしても、モジュール間を接続するチャネル信号線の容量は一定となり、チャネル信号線上のノイズも抑制される。このため、チャネル信号上での信号遅延や信号劣化が改善され、従って、タイミングマージンの少ない高速型の半導体メモリの特性を十分に活かすことができ、超高速動作を実現できる。
【特許文献１】特開２０００−２１５６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の半導体メモリは、上述のＦＢ−ＤＩＭＭ規格に準拠したメモリモジュールに組み込まれた場合、前述のロールコール機能やベリファイ機能を用いることができなくなるという問題を抱えている。
【００１０】
詳細に説明すると、近年の半導体メモリは、通常のリードモードにおいてデータを出力する場合、データと共にデータストローブ信号を出力する。システム側では、データストローブ信号を参照することにより、データの出力タイミングを把握し、このデータを的確に取り込むことができる。このような仕様の半導体メモリをＦＢ−ＤＩＭＭ規格のメモリモジュールに組み込んだ場合、データを含む全ての信号が上述のＡＭＢによるバッファリングの対象とされるので、半導体メモリは、動作モードを問わず、データを出力する場合にはデータストローブ信号も同時に出力する必要がある。
【００１１】
ところが、従来の半導体メモリは、テストモードにおいてデータストローブ信号を出力することが出来ないものとなっている。即ち、図９に示すように、事項ｔ１０でテストモードとしてベリファイ機能を起動させるコマンドを半導体メモリに与えた場合、その検証結果は、時刻ｔ２０で半導体メモリからデータＤＱとして出力されるが、データストローブ信号ＤＱＳは出力されず、ハイインピーダンス状態に維持される。このため、メモリモジュールのＡＭＢにおいてデータＤＱがバッファリングされず、メモリモジュールからデータＤＱが出力されなくなる。
従って、テストモード（ロールコール機能／ベリファイ機能等）が起動されたとしても、その検証結果をメモリモジュールから出力することができないので、結局のところ、テストモードにより半導体メモリの回路動作を検証することができない。
【００１２】
本発明は、上記事情を考慮してなされたものであって、その目的は、ＦＢ−ＤＩＭＭに準拠したメモリモジュールに搭載された場合であっても、テストモードによる回路動作の検証を可能とする半導体メモリ及び該半導体メモリから構成されたメモリモジュールを提供する事である。
【課題を解決するための手段】
【００１３】
本発明は、リードモードにおいて記憶データと共に該記憶データの出力タイミングを表す第１データストローブ信号を出力し、テストモードにおいて所定の回路動作を実行してその実行結果を出力するように構成された半導体メモリであって、前記テストモードを起動するためのコマンドを入力し、該コマンドを解読するコマンド解読手段と、前記解読手段による解読結果に基づき、前記所定の回路動作の実行結果の出力タイミングを表す第２データストローブ信号を生成する信号生成手段と、前記リードモードにおいて前記第１データストローブ信号を外部端子に出力し、前記テストモードにおいて前記第２データストローブ信号を前記外部端子に出力するデータストローブ信号出力手段とを備えたことを特徴とする半導体メモリの構成を有する。
前記データストローブ信号出力手段は、例えば、前記第１データストローブ信号と前記第２データストローブ信号との論理和を演算する演算手段を備える。或いは、前記データストローブ信号出力手段は、例えば、動作モードに応じて前記第１データストローブ信号および前記第２データストローブ信号の一方を選択する選択器を備える。
【００１４】
この構成によれば、テストモードにおいて、所定の回路動作の実行結果の出力タイミングを表す第２データストローブ信号が第１データストローブ信号と論理和演算されて出力されるので、上記回路動作の実行結果を表すデータの出力タイミングを把握することが可能になる。従って、ＦＢ−ＤＩＭＭに準拠したメモリモジュールに搭載された場合であっても、テストモードによる回路動作の検証が可能になる。
【００１５】
上記半導体メモリにおいて、例えば、当該半導体メモリの回路構成を規定するデータを格納するためのヒューズ回路を更に備え、前記所定の回路動作は、前記ヒューズ回路が関与する動作であることを特徴とする。
上記半導体メモリにおいて、例えば、前記ヒューズ回路は、欠陥救済用のアドレスを格納するためのものであり、前記所定の回路動作は、前記ヒューズ回路から前記欠陥救済用のアドレスを読み出して出力する動作、及び／又は、前記欠陥救済用のアドレスが前記ヒューズ回路に正しく設定されているか否かを検証する動作であることを特徴とする。
本発明は、上記半導体メモリを備えて構成されたＦＢ−ＤＩＭＭ規格に準拠したメモリモジュールの構成を有する。
【発明の効果】
【００１６】
本発明によれば、テストモードにおいてデータストローブ信号を生成して出力するようにしたので、ＦＢ−ＤＩＭＭに準拠したメモリモジュールに搭載された場合であっても、テストモードによる回路動作の検証が可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態を説明する。
図１に、本発明の実施形態に係る半導体メモリの全体構成を示す。この半導体メモリはＤＲＡＭであり、少なくとも、リードモードにおいて記憶データと共にデータストローブ信号を出力するように構成されている。同図において、１１０はクロックジェネレータ、１２０はモードレジスタ、１３０はコマンドデコーダ、１４０はコントロールロジック回路、２１０はローアドレスバッファ、２２０はカラムアドレスバッファ、３００はメモリセルアレイ、４１０はローデコーダ、４２０はセンスアンプ、４３０はカラムデコーダ、５００はデータコントロール回路、６００はデータラッチ回路、７００はデータ入出力バッファ、８００はディレイドロックドループ（ＤＬＬ）、９００は、欠陥救済用のアドレスを格納するためのヒューズ回路である。本半導体メモリは、テストモードにおいては、上記ヒューズ回路９００が関与するベリファイ動作やロールコール動作等の所定の回路動作を実行して、その実行結果を出力するように構成される。
【００１８】
ここで、クロックジェネレータ１１０は、外部からクロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥを入力して内部クロック信号を生成するものである。この内部クロック信号は、コマンドデコーダ１３０、コントロールロジック１４０、カラムデコーダ４３０、データラッチ回路６００に分配され、各回路の動作タイミングの基準とされる。
【００１９】
モードレジスタ１２０は、バースト長やレイテンシなどの各種の動作パラメータを格納するものである。この動作パラメータは、外部からアドレス信号Ａ０〜Ａ１３を流用して入力される。コマンドデコーダ１３０は、リードコマンドやライトコマンドなどの動作コマンドを解読するためのものである。この動作コマンドは、外部から、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを用いて入力される。
なお、本半導体メモリのテストモードを起動するための特殊なコマンドも、コマンドデコーダ１３０で解読される。
【００２０】
コントロールロジック１４０は、コマンドデコーダ１３０で解読された動作コマンドを実行するための各種の信号を生成するものである。
ローアドレスバッファ２１０は、外部から入力されるアドレス信号Ａ０〜Ａ１３及びバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２のうち、メモリセルアレイ３００の行を選択するためのローアドレス信号を入力するためのものである。このローアドレスバッファ２１０は、リフレッシュ動作においてローアドレスを歩進させるためのリフレッシュカウンタを備える。
【００２１】
また、カラムアドレスバッファ２２０は、外部から入力されるアドレス信号Ａ０〜Ａ１３及びバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２のうち、メモリセルアレイ３００の列を選択するためのカラムアドレス信号を入力するためのものである。このカラムアドレスバッファ２２０は、バースト長をカウントするためのバーストカウンタを備える。
【００２２】
メモリセルアレイ３００は、メモリセルをマトリックス状に配列して構成され、その行方向には複数のワード線が敷設されると共に列方向には複数のビット線が敷設され、これらワード線とビット線との交差部にメモリセルが配置されている。各メモリセルは、ワード線とビット線とを選択することにより択一的に選択されるようになっている。ローデコーダ４１０は、ローアドレスバッファ２１０から出力されるローアドレス信号に基づきメモリセルアレイ３００内のワード線を択一的に選択するためのものである。
【００２３】
センスアンプ４２０は、メモリセルアレイ３００のビット線上に現れるメモリセルからの微弱なデータ信号を増幅するためのものである。カラムデコーダ４３０は、メモリセルアレイ３００のビット線を選択するためのものである。
なお、この例では、複数のバンクのそれぞれについて、メモリセルアレイ３００、ローデコーダ４１０、センスアンプ４２０が設けられ、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２により各バンクが選択されるようになっている。
【００２４】
データコントロール回路５００は、バーストモードにおいてメモリセルアレイ３００から読み出されたデータの出力順を制御するためのものである。データラッチ回路６００は、入出力データを一時的に格納するものである。データ入出力バッファ７００は、外部端子へのデータＤＱの出力と、外部端子からのデータＤＱの入力を行うためのものである。ディレイドロックドループ（ＤＤＬ）８００は、外部のクロック信号ＣＫ，／ＣＫを遅延させて、データ入出力バッファ７００の動作タイミングを規定する内部クロック信号を生成するためのものである。
【００２５】
ヒューズ回路９００は、欠陥救済用の冗長構成に関する回路構成を規定するためのデータ、出力データの語構成に関する回路構成を規定するためのデータ、内部電源電圧に関する回路構成を規定するためのデータ、内部回路の動作タイミングに関する回路構成を規定するためのデータなど、各種の回路構成を規定するデータを格納するためのものである。この例では、ヒューズ回路は、アンチヒューズを用いて構成されるものとするが、これに限らず、どのような種類のヒューズ素子を用いても良い。
【００２６】
図２に、上述のデータコントロール回路５００、データラッチ回路６００、データ入出力バッファ７００の詳細な構成を示す。
同図に示すように、データコントロール回路５００は、ＤＱコントロール回路５１０とＤＱＳコントロール回路５２０から構成される。このうち、ＤＱコントロール回路５１０は、上述のようにメモリセルアレイ３００からカラムデコーダ４３０を介して読み出されたデータの出力順を制御するものである。ＤＱＳコントロール回路５２０は、本半導体メモリの特徴部の一つであって論理和ゲート回路から構成され、リードモードでのデータストローブ信号ＤＱＳＲ（第１データストローブ信号）と、テストモードでのデータストローブ信号ＤＱＳＴ（第２データストローブ信号）との論理和を演算して、データストローブ信号ＤＱＳＲまたはデータストローブ信号ＤＱＳＴをデータストローブ信号ＤＱＳとして出力するものである。データストローブ信号ＤＱＳＲ，ＤＱＳＴは、図１に示すコントロールロジック回路１４０で生成される。
【００２７】
データラッチ回路６００は、リードデータラッチ回路６１０とライトデータバッファ６２０（ＦＩＦＯ）から構成される。このうち、リードデータラッチ回路６１０は、リードモードにおいてデータコントロール回路５００から出力されたデータをラッチするためのものである。ライトデータバッファ６２０は、ライトモードにおいて外部から入力されたデータを一時的に格納するためのものである。このライトデータバッファ６２０に格納されたデータは、データコントロール回路５００を介してメモリセルアレイ３００に書き込まれる。
【００２８】
データ入出力バッファ７００は、データ出力バッファ７１０、データ入力バッファ７２０、ＤＱＳ入力バッファ７３０、ＤＱＳ出力バッファ７４０から構成される。このうち、データ出力バッファ７１０は、リードモードにおいてリードデータラッチ回路６１０にラッチされたデータを外部端子に出力するためのものである。データ入力バッファ７２０は、ライトモードにおいて外部端子からデータを入力してライトデータバッファ６２０に出力するものである。なお、リードデータラッチ回路６１０およびデータ出力バッファ７１０は、テストモードにおいて検証結果を表すデータを出力する場合にも使用される。
【００２９】
ＤＱＳ入力バッファ７３０は、ライトモードにおいて外部からデータストローブ信号ＤＱＳを入力するためのものであり、ＤＱＳ出力バッファ７４０は、リードモード（またはテストモード）において、上述のＤＱＳコントロール回路５２０から出力されるデータストローブ信号ＤＱＳを外部端子に出力するためのものである。このデータストローブ信号は、全データの入出力の基準とされる。このデータ入出力バッファ７００は、ディレイドロックドループ８００から入力する内部クロック信号に同期することにより、データを適切なタイミングで入出力するものとなっている。
【００３０】
ここで、上述のＤＱＳコントロール回路５２０とＤＱＳ出力バッファ７４０は、リードモードにおいてデータストローブ信号ＤＱＳＲを外部端子に出力し、テストモードにおいてはデータストローブ信号ＤＱＳＴを外部端子に出力するデータストローブ信号出力手段として機能する。このデータストローブ信号出力手段の機能は、後述するコントロールロジック回路１４０のデータストローブ信号ＤＱＳＴを生成する機能と共に本半導体メモリの重要な構成要素の一つである。
【００３１】
次に、本半導体メモリの動作をデータストローブ信号ＤＱＳに着目して説明する。
先ず、図３を参照して通常のリードコマンドによるリードモードでデータを読み出す場合を説明する。この場合、予めモード設定コマンド（ＭＲＳ）によりレイテンシやバースト長などの動作パラメータがモードレジスタ１２０に設定される。この例では、ＣＡＳレイテンシ（ＣＬ）が「３」に設定され、バースト長（ＢＬ）が「４」に設定されるものとする。このモードレジスタ１２０の設定値は、再設定するか電源を切断するまで保持される。
【００３２】
この後、図示しないアクティブコマンド（ＡＣＴ）の後にリードコマンド（ＲＥＡＤ）が入力されると、時刻ｔ１のクロック信号ＣＬＫ（クロックジェネレータ１１０において外部のクロック信号ＣＫから生成された内部クロック信号）の立ち上がりエッジでリードコマンドがコマンドデコーダ１３０に取り込まれて解読される。この解読結果に基づき、コントロールロジック回路１４０は、リード動作に必要とされる各種の制御信号を出力する。この制御信号に応答して、ローアドレスバッファ２１およびカラムアドレスバッファ２２０がアドレス信号Ａ０〜Ａ１３およびバンク信号ＢＫ０，ＢＫ１，ＢＫ２を入力し、ローデコーダ４１０およびカラムデコーダ４３０がメモリセルアレイ３００内のワード線とビット線とを選択することにより、メモリセルアレイ３００から記憶データが読み出される。
【００３３】
メモリセルアレイ３００から読み出されたデータは、図２に示すＤＱコントロール回路５１０で出力順が制御された後、リードデータラッチ回路６１０にラッチされる。そして、リードコマンド（ＲＥＡＤ）が入力されてからＣＡＳレイテンシ（ＣＬ＝３）で定まる一定時間後の時刻ｔ４で、データ出力バッファ７１０は、リードデータラッチ回路６１０にラッチされているデータＤ０，Ｄ１，Ｄ２，Ｄ３（ＢＬ＝４）をデータＤＱとして一定の周期で連続的に外部端子に出力する。
【００３４】
この一連のリード動作において、図１に示すコントロールロジック回路１４０は、リードコマンド（ＲＥＡＤ）が取り込まれた時刻ｔ１のクロック信号ＣＬＫの立ち上がりエッジを基準とした一定時間後に、ハイレベルのＤＱＳＲ起動信号を生成する。そして、このＤＱＳＲ起動信号がハイレベルに遷移した直後の時刻ｔ３のクロック信号ＣＬＫの立ち上がりエッジで、データストローブ信号ＤＱＳＲをローレベルとし、その後の時刻ｔ４のクロック信号ＣＬＫの立ち上がりエッジを起点として、リード動作が終了するまでデータストローブ信号ＤＱＳＲを一定周期でトグルさせる。
【００３５】
データストローブ信号ＤＱＳＲは、図２に示すＤＱＳコントロール回路５２０（論理和ゲート回路）の一方の入力部に与えられる。ここで、リードモードでは、ＤＱＳコントロール回路５２０の他方の入力部に入力される後述のデータストローブ信号ＤＱＳＴがローレベルに維持される。従って、リードモードでは、コマンドロジック１４０から出力されたデータストローブ信号ＤＱＳＲは、論理和ゲート回路からなるＤＱＳコントロール回路５２０を通過し、ＤＱＳ出力バッファ７４０を介してデータストローブ信号ＤＱＳとして外部端子に出力される。
以上により、リードモードにおいて本半導体メモリからデータＤＱとデータストローブ信号ＤＱＳが出力される。
【００３６】
続いて、図４を参照し、テストモードにおいてベリファイ機能による検証結果を出力する場合を説明する。なお、図１に示すヒューズ回路９００は予めリペア処理されており、欠陥救済用のアドレスがヒューズ回路９００に設定されているものとする。
図４において、ベリファイ機能を起動するコマンドが本半導体メモリに与えられると、このコマンドが時刻ｔ１のクロック信号ＣＬＫの立ち上がりエッジでコマンドデコーダ１３０に取り込まれて解読される。
【００３７】
コマンドデコーダ１３０での解読結果に基づき、コントロールロジック回路１４０は、ベリファイ動作に必要とされる各種の制御信号を出力する。この制御信号に応答して、欠陥救済用のアドレスがヒューズ回路９００に正しく設定されているか否かを検証するための動作が本半導体メモリ内部で実行される。この検証結果を表すデータ、即ち欠陥救済用のアドレスがヒューズ回路９００に正しく設定されているか否かを表すデータ（ＰＡＳＳ／ＦＡＩＬ）は、リードデータラッチ回路６１０にラッチされ、これをデータ出力バッファ７１０が外部端子に出力する。
【００３８】
この一連のベリファイ動作において、図１に示すコントロールロジック回路１４０は、コマンドが取り込まれた時刻ｔ１のクロック信号ＣＬＫの立ち上がりエッジを基準とした一定時間後に、ハイレベルのＤＱＳＴ起動信号を生成する。そして、このＤＱＳＴ起動信号がハイレベルに遷移した直後の時刻ｔ２のクロック信号ＣＬＫの立ち上がりエッジで、それまで高インピーダンス状態（Ｈｉ−Ｚ）にあったデータストローブ信号ＤＱＳＴを強制的にローレベルとし、そ動作が終了するまでデータストローブ信号ＤＱＳＴを一定周期でトグルさせる。このデータストローブ信号ＤＱＳＴは、図２に示すＤＱＳコントロール回路５２０の他方の入力部に入力される。
【００３９】
ここで、テストモードでは、リードモード時にＤＱＳコントロール回路５２０の一方の入力部に入力される上述のデータストローブ信号ＤＱＳＲがローレベルに固定される。従って、テストモードでは、コマンドロジック１４０から出力されたデータストローブ信号ＤＱＳＴは、論理和ゲート回路からなるＤＱＳコントロール回路５２０を通過し、ＤＱＳ出力バッファ７４０を介してデータストローブ信号ＤＱＳとして外部端子に出力される。
【００４０】
以上により、テストモードにおいて本半導体メモリから検証結果を表すデータＤＱと共にデータストローブ信号ＤＱＳが出力される。従って、本半導体メモリを用いてＦＢ−ＤＩＭＭ規格のメモリモジュールを構成した場合であっても、外部のシステム（例えばメモリテスタ）は、このメモリモジュールに搭載された本半導体メモリのテストモードを起動し、その検証結果を得ることができる。
上述の説明では、バリファイ機能を例としたが、ロールコール機能を使用する場合であっても、同様にデータストローブ信号ＤＱＳを出力することができる。
【００４１】
最後に、図５を参照して、本半導体メモリから構成したメモリモジュールのテスト工程を説明する。ここでは、メモリモジュールはＦＢ−ＤＩＭＭ規格に準拠したものとする。
メモリテスタは、テストが開始されると、テスト項目Ｎｏ１からＮｏ１０を実行する（ステップＳ１）。その後、テスト結果に基づいて、欠陥を救済するため、ヒューズ回路９００のアンチヒューズ素子をリペアして、上述のテストモードを起動し、ベリファイを行う（ステップＳ２）。そのベリファイをパスすれば、良品が得られ、フェイルすれば、不良品となる。
このように、本実施形態に係る半導体メモリから構成したＦＢ−ＤＩＭＭ規格に準拠したメモリモジュールによれば、テストモードを実行することが可能になり、ヒューズ回路をリペアする工程において１回のベリファイを実施すればよい。従ってテスト工程を簡略化することができる。
【００４２】
参考までに、図６を参照して、従来の半導体メモリから構成したメモリモジュールのテスト工程を説明する。
メモリテスタは、テストが開始されると、テスト項目Ｎｏ１からＮｏ１０を実行する（ステップＳ１１）。その後、テスト結果に基づいて、欠陥を救済するため、ヒューズ回路９００のアンチヒューズ素子をリペアする（ステップＳ１２）。その後、再び、テスト項目Ｎｏ１からＮｏ１０を実行し、正常に動作するかどうかを検証する（ステップＳ１３）。その検証においてパスすれば、良品が得られ、フェイルすれば、不良品となる。
【００４３】
このように、従来の半導体メモリを搭載したメモリモジュールによれば、ヒューズ回路をリペアする工程の前後で、同じテストを２回繰り返す必要があるが、本実施形態の半導体メモリによれば、前述のように、ヒューズ回路をリペアする工程において１回のベリファイを実施すればよい。従って、本実施形態の半導体メモリによれば、テスト工程を簡略化し、テスト時間を大幅に短縮することができる。
【００４４】
以上、本発明の実施形態を説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内の変更を含む。例えば、上述の実施形態では、テストモードにおいてロールコール機能およびベリファイ機能を起動する場合を説明したが、これに限定されることなく、検証結果をデータＤＱとして出力する限度において、テストモードの内容は限定されない。
【００４５】
また、上述の実施形態では、ＤＱコントロール回路５２０として論理和ゲート回路を例としたが、これに限定されることなく、例えば、２入力１出力型の選択器を用いることができる。この場合、選択器の一方の入力部には、リードモードにおいてコントロールロジック回路１４０から出力されるデータストローブ信号ＤＱＳＲ（第１データストローブ信号）を入力し、他方の入力部には、テストモードにおいて前記コントロールロジック回路１４０から出力されるデータストローブ信号ＤＱＳＴを入力し、これらの信号を動作モード（コマンド）に応じて切り替えるようにすればよい。
また、上述の実施形態では、テストモードで検証する回路動作は、ヒューズ回路９００が関与する動作を検証するものとしたが、これに限定されない。
また、上述の実施形態では、本半導体メモリから構成したメモリモジュールはＦＢ−ＤＩＭＭ規格に準拠するものとしたが、これに限定されない。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態に係る半導体メモリのブロック図である。
【図２】本実施形態に係る半導体メモリが備えるデータコントロール回路、データラッチ回路、データ入出力バッファの詳細な構成図である。
【図３】本実施形態に係る半導体メモリの動作（リードモード）を説明するためのタイミングチャートである。
【図４】本実施形態に係る半導体メモリの動作（テストモード）を説明するためのタイミングチャートである。
【図５】本実施形態に係る半導体メモリを用いて構成されたメモリモジュールのテスト工程の例を示すフローチャートである。
【図６】本実施形態と対比説明するための従来の半導体メモリを用いて構成されたメモリモジュールのテスト工程の例を示すフローチャートである。
【図７】Ｒ−ＤＩＭＭ規格に準拠したモメモリモジュールを説明するための説明図である。
【図８】ＦＢ−ＤＩＭＭ規格に準拠したモメモリモジュールを説明するための説明図である。
【図９】従来技術に係る半導体メモリの動作を説明するためのタイミングチャートである。
【符号の説明】
【００４７】
１１０；クロックジェネレータ、１２０；モードレジスタ、１３０；コマンドデコーダ、１４０；コントロールロジック回路、２１０；ローアドレスバッファ、２２０；カラムアドレスバッファ、３００；メモリセルアレイ、４１０；ローデコーダ、４２０；センスアンプ、４３０；カラムデコーダ、５００；データコントロール回路、５１０；ＤＱコントロール回路、５２０；ＤＱＳコントロール回路、６００；ラッチ回路、６１０；リードデータラッチ回路、６２０；ライトデータバッファ（ＦＩＦＯ）、７００；データ入出力バッファ、７１０；データ出力バッファ、７２０；データ入力バッファ、７３０；ＤＱＳ入力バッファ、７４０；ＤＱＳ出力バッファ、８００；ディレイロックドループ、９００；ヒューズ回路。
【図１】
2008097715.tif 000003
【図２】
2008097715.tif 000004
【図３】
2008097715.tif 000005
【図４】
2008097715.tif 000006
【図５】
2008097715.tif 000007
【図６】
2008097715.tif 000008
【図７】
2008097715.tif 000009
【図８】
2008097715.tif 000010
【図９】
2008097715.tif 000011