(57)【要約】【課題】  画像データのようにデータ量の多いデジタルデータを高速に処理できるようにする。【解決手段】  ノイズ低減の対象である指定の画素データと、周囲の８個の画素データからなる９個の画素データをメモリエリア１００Ａから読み出して、ＲＤ／ＳＰのタイミングに同期して、メディアンフィルタ回路２００に記憶したときには、自動的にそれらの中央値が決定され、その中央値によって、ノイズ低減の対象である指定の画素データの値がメモリエリア１００Ｂに書き込まれるので、９個の画素データを読み出すだけで、他のいかなるデータ処理も必要とすることなく、指定の画素データのノイズを低減するためのデータ処理を大幅に高速化できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
２次元の画像データを記憶する第１の記憶エリアおよび第２の記憶エリアを有する画像メモリ回路において、前記第１の記憶エリアに記憶された２次元の画像データを構成する複数の画素データの中からノイズ低減の対象となる１つの画素データおよび当該対象となる画素データを中心とする周辺のｎ個（ｎは２以上の偶数）の画素データを指定して、当該（ｎ＋１）個の画素データを１個ずつ順に読み出す読出手段と、
それぞれ１個の画像データを記憶できる（ｎ＋１）個の縦列接続された画素記憶回路と、
前記読出手段によって（ｎ＋１）個の画素データが１個ずつ順に読み出されたときに、読み出された画素データの値と前記（ｎ＋１）個の画素記憶回路の各々にそのとき記憶されている画素データの値とを比較して、読み出された画素データを値の昇順又は降順に記憶するための１個の画素記憶回路を指定する記憶制御回路と、
読み出された（ｎ＋１）個の画素データが、前記記憶制御回路の指定に基づいて、前記（ｎ＋１）個の画素記憶回路に値の昇順又は降順に記憶された場合には、所定の書換信号の入力に応じて、（ｎ／２＋１）番目の画素記憶回路に記憶されている画素データの値を前記第２の記憶エリアに書き込む書込手段と、
を備えたことを特徴とするメディアンフィルタ回路。
【請求項２】
前記第１の記憶エリアおよび前記第２の記憶エリアは互いに対応する２次元のアドレスを有し、前記書込手段は、前記読出手段によって前記第１の記憶エリアから読み出された前記対象となる画素データのアドレスに対応する前記第２の記憶エリアのアドレスに、前記（ｎ／２＋１）番目の画素記憶回路に記憶されている画素データの値を書き込むことを特徴とする請求項１に記載のメディアンフィルタ回路。
【請求項３】
入力された複数ビットからなる第１のデジタルデータおよび第２のデジタルデータをビットごとに比較する複数のビット比較回路を備えたデジタルコンパレータ回路であって、
各ビット比較回路は、
上位のビットの比較回路から下位のビットの比較回路に情報を伝達する伝送路の系統と、比較すべき第１のデジタルデータおよび第２のデジタルデータのビット値に応じて情報を出力する伝送路の系統とが分離していることを特徴とするデジタルコンパレータ回路。
【請求項４】
前記各ビット比較回路は、
入力された１ビットの第１のデジタルデータおよび第２のデジタルデータのビット値が一致する場合は一致信号を発生し、当該ビット値が不一致の場合は不一致信号を発生する入力回路と、
前記入力回路によって不一致信号が発生された場合、又は、上位のビット比較回路から不一致信号が受信された場合には、下位のビット比較回路に対して不一致信号を送信し、前記入力回路によって一致信号が発生され、且つ、上位のビット比較回路から一致信号が受信された場合には、下位のビット比較回路に対して一致信号を送信する送受信回路と、
前記入力回路によって不一致信号が発生され、且つ、前記送受信回路によって上位のビット比較回路から一致信号が受信された場合には、前記入力回路に入力されている第１のデジタルデータを出力する出力回路と、
を有することを特徴とする請求項３に記載のデジタルコンパレータ回路。
【請求項５】
前記送受信回路は、上位のビット比較回路から１ビットの不一致信号又は一致信号を受信し、下位のビット比較回路に対して１ビットの不一致信号又は一致信号を送信することを特徴とする請求項４に記載のデジタルコンパレータ回路。
【請求項６】
前記記憶制御回路は、請求項３乃至５のいずれか１項のデジタルコンパレータ回路によって構成されることを特徴とする請求項１に記載のメディアンフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータ処理回路に関し、特に、画像データのように大量のデジタルデータを処理するためのデジタルデータ処理回路としてのメディアンフィルタ回路及びデジタルコンパレータ回路に関するものである。
【背景技術】
【０００２】
近年においては、ＣＰＵの処理速度およびメモリ回路の記憶容量は飛躍的に向上した。例えば、２００７年現在のＣＰＵの処理速度は、数１０年前のＣＰＵの処理速度と比べて１０００倍も速くなった。数１０年前は、周辺のデータ処理回路の処理速度やプログラムの実行速度がＣＰＵの処理速度よりも速く、メモリ回路の記憶容量も少なかったので、システムにおいてはＣＰＵの処理待ちが多かった。しかしながら、この数１０年の間に、ＣＰＵの処理速度およびメモリ回路の記憶容量が飛躍的に向上したため、現在ではＣＰＵの方が周辺のデータ処理回路およびプログラムの実行の処理待ちが多いという逆転現象が起こっている。この要因のひとつとして、ＣＰＵは高価なデバイスであるので、設備や開発人員の資源を投下しても利益が期待できることが挙げられる。一方、周辺のデータ処理回路は安価なデバイスである上、多くの半導体メーカが参入できるので、資源を投下しても利益が期待できない。しかしながら、周辺のデータ処理回路の処理速度を向上させない限りは、ＣＰＵと周辺のデータ処理回路とのミスマッチのために、システムにおけるデータ処理速度のボトルネックはいつまでも解決されない。特に、データ量の多い画像データやオーディオデータを記憶するメモリ回路が飛躍的に向上した現在では、システム全体のデータ処理速度に求められる要望は強い。
【０００３】
大量の画像データを処理する装置として、地上波デジタル放送を受信する携帯電話装置などの携帯端末装置が知られている。このような携帯端末装置は、固定型のテレビ受信装置よりも電波の反射によるマルチパスの影響を受けやすいので、受信信号にノイズが混入する可能性が大きい。特に、映像情報の画像は、文字情報に比べると高精細であるので、混入したノイズによって画質が低下する。大部分のノイズは高周波成分であるので、過去においては、ノイズを低減する対象の画素データを取り囲む周囲の複数の画素データを含めた２剰平均値を算出して、対象の画素データの値に置き換えるノイズ低減法が用いられていた。しかし、２剰平均値の算出のために使用する高域カットフィルタにより画素データ自体の高域成分が劣化するので、近年においては、奇数個（例えば、９個）の画素データの振幅の中央の値となる画素データによって、指定の画素データの値を書き換えるメディアンフィルタ処理によるノイズ低減法が採用されるようになった。
【０００４】
例えば、ある提案の「３×３メディアンフィルタの高速アルゴリズム」においては、９個のデータを３個ずつの３組に分け、組ごとにソートし、各組の中央値の大きい順にＡ、Ｂ、Ｃとする。そして、Ｂの中央値とＡの最小値との大小関係、および、Ｂの中央値とＣの最大値との大小関係を比較するアルゴリズムを実行することによって、平均比較回数を削減することが記載されている。（非特許文献１参照）
【０００５】
また、ある提案の映像信号処理方法および装置においては、第１のメディアンフィルタ演算器２１は、特定の画素に対し、隣り合った水平方向の所定の領域の画素信号を比較器１９で比較し、中央値決定器２０でその中央値を選び、その中央値を特定の画素の信号として第２のメモリ２２に供給して記憶させる。第２のメモリ２２の各画素に記憶された信号は、読み出されて垂直方向の第２のメディアンフィルタ演算器２５に供給される。第２のメディアンフィルタ演算器２５は、特定の画素に対し、隣り合った垂直方向の所定の領域の画素信号を比較器２３で比較し、中央値決定器２４でその中央値を選び、その中央値を特定の画素の信号として第３のメモリ２２に供給して記憶させる構成が記載されている。（特許文献１参照）
【０００６】
また、デジタルデータの大小判別処理に用いられるデータ処理回路として、例えば、４ビットのデータＡおよびデータＢを比較して、Ａ＞Ｂ若しくはＡ＜Ｂ又はＡ＝Ｂを出力する４ビットの比較回路（ＴＴＬでは「７４Ｌ８５」、ＣＭＯＳでは「４０６３、４５８５」）や、また、８ビットの比較回路（ＴＴＬの「７４６８２」）が知られている。このような比較回路では、入力される上位ビットの比較回路の結果であるＡｊ＞Ｂｊ若しくはＡｊ＜Ｂｊ又はＡｊ＝Ｂｊの論理と、演算する比較回路に入力された４ビットのデータＡｋおよびデータＢｋの論理に基づいて演算を行って、その結果であるＡｋ＞Ｂｋ若しくはＡｋ＜Ｂｋ又はＡｋ＝Ｂｋの論理を下位ビットの比較回路に出力する構成になっている。例えば、４ビットの比較回路をカスケード接続することによって、８ビット、１２ビット、１６ビット等の多ビットの大小判別処理のデータ処理ができる。図１０は、従来の４ビットの比較回路である「７４Ｌ８５」の回路図である。また、図１１及び図１２は、従来の８ビットの比較回路である「７４６８２」の回路図である。図１１における符号ｔ０〜ｔ７、ｓ０〜ｓ７、ｒ１〜ｒ７は、図１２における同じ符号と接続される。（非特許文献２参照）
【特許文献１】特開平９−１９８４９８号公報
【非特許文献１】社団法人電子情報通信学会発行「ＦＩＴ２００２情報科学技術フォーラム情報技術レターズＶｏｌ．第１巻２００２年」１４１〜１４２ページ、「３×３メディアンフィルタの高速アルゴリズム」
【非特許文献２】２００３年３月２０日、日本理工出版会刊、中村次男著の「デジタル回路の基礎」９１〜９３ページ、「大小判別回路」
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、非特許文献１においては、ソフトウェアのアルゴリズムによって、画素データの大小比較のデータ処理を行っているので、データ処理の速度が遅くなる上、このアルゴリズムを実行するＣＰＵ等の制御回路の負荷が過剰になり、ノイズ低減のための高速なデータ処理が困難になるという課題がある。
【０００８】
また、特許文献１においては、９個の画素データ読み出して第１のメモリに書き込み、第１のメディアンフィルタ演算器によって、３個の画素データを第１のメモリから読み出して、３個ごとの画素データの中央値を決定し第２のメモリに書き込み、第２のメモリに記憶された中央値の３個の画素データをメディアンフィルタ演算器によって、最終的に９個の画素データの中央値を決定し第３のメモリに書き込むようになっているので、データの読み出しと書き込みとを繰り返す必要があり、高速なデータ処理が困難になるという課題がある。
【０００９】
また、ノイズ低減回路に非特許文献２における図１０の４ビットのデジタルコンパレータ回路や、図１１及び図１２の８ビットのデジタルコンパレータ回路を使用すると、配線パターンが非常に多くなるので、配線パターン間の浮遊容量が大きくなり、配線抵抗Ｒと浮遊容量ＣによるＲＣ遅延のために、高速なデータ処理ができないという課題がある。
【００１０】
本発明は、係る課題を解決するものであり、画像データのようにデータ量の多いデジタルデータを高速に処理するデジタルデータ処理回路を実現することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１に記載のメディアンフィルタ回路は、２次元の画像データを記憶する第１の記憶エリア（実施形態においては、図１のメモリエリア１００Ａに相当する）および第２の記憶エリア（実施形態においては、図１のメモリエリア１００Ｂに相当する）を有する画像メモリ回路（実施形態においては、図１の画像メモリ回路１００に相当する）において、第１の記憶エリアに記憶された２次元の画像データを構成する複数の画素データの中からノイズ低減の対象となる１つの画素データおよび当該対象となる画素データを中心とする周辺のｎ個（ｎは２以上の偶数；実施形態においては８個）の画素データを指定して、当該（ｎ＋１）個の画素データを１個ずつ順に読み出す読出手段（実施形態においては、制御回路に相当する）と、それぞれ１個の画像データを記憶できる（ｎ＋１）個の縦列接続された画素記憶回路（実施形態においては、図２乃至図４のシフトレジスタ回路に相当する）と、読出手段によって（ｎ＋１）個の画素データが１個ずつ順に読み出されたときに、読み出された画素データの値と前記（ｎ＋１）個の画素記憶回路の各々にそのとき記憶されている画素データの値とを比較して、読み出された画素データを値の昇順又は降順に記憶するための１個の画素記憶回路を指定する記憶制御回路（実施形態においては、図２乃至図４のデジタルコンパレータ回路及びゲート回路に相当する）と、読み出された（ｎ＋１）個の画素データが、記憶制御回路の指定に基づいて、（ｎ＋１）個の画素記憶回路に値の昇順又は降順に記憶された場合には、所定の書換信号の入力に応じて、（ｎ／２＋１）番目の画素記憶回路に記憶されている画素データの値を第２の記憶エリアに書き込む書込手段（実施形態においては、制御回路に相当する）と、を備えたことを特徴とする。
【００１２】
請求項３のデジタルコンパレータ回路は、入力された複数ビットからなる第１のデジタルデータおよび第２のデジタルデータをビットごとに比較する複数のビット比較回路を備えたデジタルコンパレータ回路であって、
各ビット比較回路は、
上位のビットの比較回路から下位のビットの比較回路に情報を伝達する伝送路の系統（実施形態においては、図７及び図９のＡＮＤ回路の入出力の縦方向の経路に相当する）と、比較すべき第１のデジタルデータおよび第２のデジタルデータのビット値に応じて情報を出力する伝送路の系統（実施形態においては、図７及び図９のＥＸＯＲ回路から３ＮＡＮＤ回路に至る横方向の経路に相当する）とが分離していることを特徴とするを備えたことを特徴とする。
【発明の効果】
【００１３】
本発明のデジタルデータ処理回路によれば、画像データのようにデータ量の多いデジタルデータを高速に処理することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明によるデジタルデータ処理回路の第１実施形態および第２実施形態について、図１乃至図９を参照して説明する。図１乃至図６は、本発明によるデジタルデータ処理回路の第１実施形態であるメディアンフィルタ回路を説明する図であり、図７乃至図９は、本発明によるデジタルデータ処理回路の第２実施形態であるデジタルコンパレータ回路を説明する図である。
【００１５】
まず、本発明のデジタルデータ処理回路の第１実施形態であるメディアンフィルタ回路の改良について説明する。
【００１６】
図１は、２画面分の画像データを記憶する画像メモリ回路１００、及び、この画像メモリ回路の画像データのノイズを低減するメディアンフィルタ回路２００を有する画像処理回路のブロック図である。図１において、画像メモリ回路１００は、１画面分の２次元の画素データを記憶できるメモリエリア１００Ａ、及び、同じく１画面分の２次元の画素データを記憶できるメモリエリア１００Ｂで構成されている。また、メディアンフィルタ回路２００は、９個の画素データに対してメディアンフィルタ処理を施すことによって、指定した１つの画素データのノイズを低減する。メディアンフィルタ回路２００は、メモリエリア１００Ａから読み出されたノイズ低減の対象となる１個の画素データを含む９個の画素データを処理して、メモリエリア１００Ｂに書き込む。
【００１７】
なお、画像メモリ回路１００およびメディアンフィルタ回路２００には、画像メモリ回路１００から画素データを読み出すための読出制御回路、及び、メディアンフィルタ回路２００に一時的に記憶された画素データを画像メモリ回路１００に書き込むための書込制御回路から、アドレスＡＤ、読出イネーブル信号ＲＥ、書込イネーブル信号ＷＥ、書込信号ＷＴ、読出信号ＲＤ／シフト信号ＳＰ、クリア信号ＣＬのパルス信号が入力される。これら読出制御回路及び書込制御回路は、ＣＰＵ等の制御回路（図示せず）によって構成される。ただし、制御回路は、パルス信号を出力するだけで直接には画像データの処理は行わないので、ノイズ低減に要する負荷は極めて軽い。さらに、これらのパルス信号は、制御回路が動作する際の基本クロック信号に基づいて、パルス発生回路などで自動的に発生することも可能である。
【００１８】
図１において、画像メモリ回路１００の内部回路の詳細は記載されていないが、メモリエリア１００Ａ及びメモリエリア１００Ｂは、互いに対応する２次元のアドレス（ｘ，ｙ）を有する。メモリエリア１００Ａから９個の画素データを読み出すときは、メモリエリア１００Ａの９個の２次元の読出アドレスｄ０〜ｄ８を順にアクティブにするが、ノイズ低減の対象として指定する１個の画素データの読出アドレスはｄ４である。一方、メモリエリア１００Ｂに画素データを書き込むときは、ノイズ低減の対象の画素データの読出アドレスｄ４に対応する書込アドレスｄ４のみがアクティブになる。例えば、メモリエリア１００Ａにおいて、ノイズ低減の対象の画素データの読出アドレスｄ４が（ｘｊ，ｙｋ）の場合には、メモリエリア１００Ｂの書込アドレスｄ４も（ｘｊ，ｙｋ）である。
【００１９】
画像メモリ回路１００において、読出イネーブルポートＲＥは、入力されるイネーブル信号ＲＥがハイレベルのときに、メモリエリア１００Ａの画素データの読み出しが可能となる。読出ポートＲＤは、入力される読出信号のＲＤのパルスの立ち上がりで、読出アドレスｄ０〜ｄ８で順に指定される記憶エリアの画素データを出力ポートＤｏｕｔから読み出すことが可能となる。書込イネーブルポートＷＥは、入力される書込イネーブル信号ＷＥがハイレベルのときにメモリエリア１００Ｂへの画素データの書き込みが可能となる。書込ポートＷＴは、入力される書込信号ＷＴのパルスの立ち上がりで、書込アドレスｄ４で指定される記憶エリアに画像データを入力ポートＤｉｎから書き込むことが可能になる。
【００２０】
いま、画素データの値が１〜２５５の範囲とし、画素データが無い値を０とすると、画素データは８ビットで表される。画素データの値が１〜６５５３５の範囲とし、画素データが無い値を０とすると、画素データは１６ビットで表される。この実施形態においては、８ビットの画素データのノイズ成分を低減する場合を想定するが、４ビット、３２ビット、６４ビット、又は他の任意のビットの画素データの場合も基本動作は同じである。
【００２１】
メディアンフィルタ回路２００は、レジスタブロックＢＬ（１）〜レジスタブロックＢＬ（９）で構成され、各レジスタブロックに共通に、画像メモリ回路１００の出力ポートＤｏｕｔが接続されている。各レジスタブロックには、１つの画素データを記憶することができる。また、あらかじめ設定されているレジスタブロックＢＬ（５）の出力ポートＤｏｕｔは、画像メモリ回路１００の入力ポートＤｉｎに接続されている。
【００２２】
図２〜図４は、メディアンフィルタ回路２００の内部回路を示す図である。図２は、レジスタブロックＢＬ（１）〜レジスタブロックＢＬ（３）の回路図であり、図３は、レジスタブロックＢＬ（３）に続くレジスタブロックＢＬ（４）〜レジスタブロックＢＬ（６）の回路図であり、図４は、レジスタブロックＢＬ（６）に続くレジスタブロックＢＬ（７）〜レジスタブロックＢＬ（９）の回路図である。
【００２３】
次に、図２〜図４のメディアンフィルタ回路２００の機能について説明する。
図２のレジスタブロックＢＬ（１）は、レジスタ回路１１、比較回路１２、インバータ回路１５、およびＡＮＤ回路１６で構成されている。レジスタ回路１１の入力端子Ｄ１は、画像メモリ回路１００の出力ポートＤｏｕｔに接続されている。レジスタ回路１１は、入力端子Ｄ１に供給された画素データをトリガ端子ＣＫに入力されるシフト信号のパルスの立ち下がりで記憶する。記憶した画素データは、出力端子Ｑ１から読み出すことができる。比較回路１２は、画像メモリ回路１００から読み出されて入力端子ｐに供給される画素データの値、すなわち、レジスタ回路１１の入力端子Ｄ１に供給された画素データの値と、レジスタ回路１１に記憶されて入力端子ｑに供給される画素データの値とを比較して、読み出された画素データの値が記憶された画素データの値より大きいときは、出力端子ｒからハイレベル（これを「正論理」とする）の比較信号を出力する。一方、読み出された画素データの値が記憶された画素データの値以下であるときは、出力端子ｒからローレベル（これを「負論理」とする）の比較信号を出力する。インバータ回路１５は、比較回路１２から出力される比較信号の論理を反転して出力する。ＡＮＤ回路１６は、比較回路１２から出力される比較信号がハイレベルのときに、レジスタ回路１１のトリガ端子ＣＫに入力されるシフト信号ＳＰを有効にし、比較信号がローレベルのときに、レジスタ回路１１のトリガ端子ＣＫに入力されるシフト信号ＳＰを無効にする。
【００２４】
図２のレジスタブロックＢＬ（２）は、レジスタ回路２１、比較回路２２、スイッチ回路２３、ＡＮＤ回路２４、インバータ回路２５、ＡＮＤ回路２６、およびＯＲ回路２７で構成されている。レジスタ回路２１の入力端子Ｄ２は、スイッチ回路２３の出力ｄに接続されている。レジスタ回路２１は、入力端子Ｄ２に供給された画素データをトリガ端子ＣＫに入力されるシフト信号のパルスの立ち下がりで記憶する。記憶した画素データは、出力端子Ｑ２から読み出すことができる。比較回路２２は、画像メモリ回路１００から読み出されて入力端子ｐに供給される画素データの値とレジスタ回路２１に記憶された画素データの値とを比較して、読み出された画素データの値が記憶された画素データの値より大きいときは、出力端子ｒからハイレベルの比較信号を出力する。一方、読み出された画素データの値が記憶された画素データの値以下であるときは、出力端子ｒからローレベルの比較信号を出力する。ＡＮＤ回路２４は、比較回路２２から出力される比較信号がハイレベルのとき、且つ、レジスタブロックＢＬ（１）のインバータ回路１５の出力がハイレベルのときに、ハイレベルの選択信号をスイッチ回路２３の制御端子ｃに与え、比較回路２２から出力される比較信号がローレベルのとき、又は、レジスタブロックＢＬ（１）のインバータ回路１５の出力がローレベルのときに、ローレベルの選択信号をスイッチ回路２３の制御端子ｃに与える。スイッチ回路２３は、制御端子ｃの選択信号がハイレベルのときに、画像メモリ回路１００から読み出された画素データを選択して、レジスタ回路２１の入力端子Ｄ２に供給し、制御端子ｃの選択信号がローレベルのときに、前段のレジスタ回路１１に記憶された画素データを選択して、レジスタ回路２１の入力端子Ｄ２に供給する。ＯＲ回路２７は、比較回路２２から出力される比較信号がハイレベルのとき、又は、レジスタブロックＢＬ（１）の比較回路１２から出力される比較信号がハイレベルのときに、ハイレベルの信号を出力する。ＡＮＤ回路２６は、ＯＲ回路２７から出力される信号がハイレベルのときに、レジスタ回路２１のトリガ端子ＣＫに入力されるシフト信号ＳＰを有効にし、ＯＲ回路２７から出力される信号がローレベルのときに、レジスタ回路２１のトリガ端子ＣＫに入力されるシフト信号ＳＰを無効にする。インバータ回路２５は、比較回路２２から出力される比較信号の論理を反転して出力する。
【００２５】
図２のレジスタブロックＢＬ（３）は、レジスタ回路３１、比較回路３２、スイッチ回路３３、ＡＮＤ回路３４、インバータ回路３５、ＡＮＤ回路３６、およびＯＲ回路３７で構成されている。ＯＲ回路３７は、比較回路３２から出力される比較信号がハイレベルのとき、又は、レジスタブロックＢＬ（２）のＯＲ回路２７から出力される比較信号がハイレベルのときに、ハイレベルの信号を出力する。その他の機能については、レジスタブロックＢＬ（２）と全く同一であるので、説明は省略する。
【００２６】
図３のレジスタブロック（４）およびレジスタブロック（６）、図４のレジスタブロック（７）およびレジスタブロック（８）は、図２のレジスタブロックＢＬ（２）およびレジスタブロック（３）と全く同一の回路構成になっている。また、レジスタブロック（５）およびレジスタブロック（９）についても、図２のレジスタブロック（２）およびレジスタブロックＢＬ（３）とほとんど同一の回路構成になっている。
【００２７】
したがって、レジスタブロックＢＬ（４）〜レジスタブロックＢＬ（９）の機能をまとめて説明する。
レジスタ回路４１〜９１の入力端子Ｄ４〜Ｄ９は、スイッチ回路４３〜９３の出力ｄに接続されている。レジスタ回路４１〜９１は、入力端子Ｄ４〜Ｄ９に供給された画素データをトリガ端子ＣＫに入力されるシフト信号のパルスの立ち下がりで記憶する。記憶した画素データは、出力端子Ｑ４〜Ｑ９から読み出すことができる。比較回路４２〜９２は、画像メモリ回路１００から読み出されて入力端子ｐに供給される画素データの値とレジスタ回路４１〜９１に記憶されている画素データの値とを比較して、読み出された画素データの値が記憶された画素データの値より大きいときは、出力端子ｒからハイレベルの比較信号を出力する。一方、読み出された画素データの値が記憶された画素データの値以下であるときは、出力端子ｒからローレベルの比較信号を出力する。ＡＮＤ回路４４〜９４は、比較回路４２〜９２から出力される比較信号がハイレベルのとき、且つ、レジスタブロックＢＬ（３）〜（８）のインバータ回路３５〜８５の出力がハイレベルのときに、ハイレベルの選択信号をスイッチ回路４３〜９３の制御端子ｃに与え、比較回路４２〜９２から出力される比較信号がローレベルのとき、又は、レジスタブロックＢＬ（３）〜（８）のインバータ回路３５〜８５の出力がローレベルのときに、ローレベルの選択信号をスイッチ回路４３〜９３の制御端子ｃに与える。スイッチ回路４３〜９３は、制御端子ｃの選択信号がハイレベルのときに、画像メモリ回路１００から読み出された画素データを選択して、レジスタ回路４１〜９１の入力端子Ｄ４〜Ｄ９に供給し、制御端子ｃの選択信号がローレベルのときに、前段のレジスタ回路３１〜８１に記憶された画素データを選択して、レジスタ回路４１〜９１の入力端子Ｄ４〜Ｄ９に供給する。ＯＲ回路４７〜９７は、比較回路４２〜９２から出力される比較信号がハイレベルのとき、又は、レジスタブロックＢＬ（３）〜（８）のＯＲ回路３７〜８７から出力される信号がハイレベルのときに、ハイレベルの信号を出力する。ＡＮＤ回路４６〜９６は、ＯＲ回路４７〜９７から出力される信号がハイレベルのときに、レジスタ回路４１〜９１のトリガ端子ＣＫに入力されるシフト信号ＳＰを有効にし、ＯＲ回路３７〜８７から出力される信号がローレベルのときに、レジスタ回路４１〜９１のトリガ端子ＣＫに入力されるシフト信号ＳＰを無効にする。
【００２８】
図３のレジスタブロック（４）〜（６）、図４のレジスタブロック（７）およびレジスタブロック（８）において、インバータ回路４５〜８５は、比較回路４２〜８２からの比較信号の論理を反転して、次段のレジスタブロック（５）〜（９）のＡＮＤ回路５４〜９４に入力する。しかし、最終段のレジスタブロック（９）においては、比較回路９２からの比較信号の論理を反転するインバータ回路はない。また、第５段のレジスタブロック（５）において、レジスタ５１の出力端子Ｑ５は、図１において説明したように、画像メモリ回路１００のメモリエリア１００Ａの入力ポートＤｉｎに接続されている。
【００２９】
次に、図１〜図４に示した画像メモリ回路１００およびメディアンフィルタ回路２００の動作について、図５の具体例を参照しながら説明する。実施形態においては、メモリエリア１００Ａに記憶されている画素データの値は全て０よりも大きい値（１〜２５５）とする。
【００３０】
図５（Ａ）は、メモリエリア１００Ａに記憶されているフィルタ処理対象の９個の画素データの値を示している。中央の画素データがノイズ低減の対象として指定される画素データであり、周囲の８個の画素データとの間でメディアンフィルタ処理が行われる。本発明のメディアンフィルタ回路２００においては、９個の画素データを読み出す順序は何ら制約を受けない。図５（Ａ）において、指定の画素データを最初に読み出して、次に、左上、上、右上、左、右、左下、下、右下の順でもよいし、垂直方向の３個の画素データをブロックとして上から順に読み出し、左から右のブロックに移動する方法でもよいし、指定の画素データを中心として、８個の画素データを時計回り又は反時計回りに読み出してもよい。ここでは、通常多く用いられている読み出し順を採用し、９個の画素データを左上、上、右上、左、中央、右、左下、下、右下の順で読み出すこととする。
【００３１】
なお、指定の画素が２次元の画面の端にある場合には、周囲の画素データが８個にならない。この場合には、同じ画素データを複数回読み出して全体を９個の画素データとする。あるいは、メモリエリア１００Ａに記憶されている画素データのうち、２次元の画面の端にある画素データについてはノイズ低減の対象から除いて、残りの画素データだけをノイズ低減の対象とする。例えば、９６０×１２８０画素によって２次元の画面である場合、すなわち、１画面が１，２２８，８００個の画素データからなる場合には、２次元の画面の端にある４，４７６個の画素データについてはノイズ低減の対象から除く。この場合には、ノイズ低減処理がなされた１，２２４，３２４個の画素データがメモリエリア１００Ｂに書き込まれ、メモリエリア１００Ｂの画面の端にある画素データの値は０のままであるが、表示の上では全く問題ない。
【００３２】
図６は、図示しない制御回路又はパルスジェネレータ回路において生成されるパルス信号のタイミングチャートである。図６において、ＣＬＯＣＫは、他のパルス信号の基準となる一定の時間間隔の周期信号である。ＲＤ／ＳＰは、ＣＬＯＣＫの４倍の周期のパルス信号であり、図１において説明したように、読出イネーブル信号ＲＥがハイレベルのときに、ＲＤ／ＳＰのパルス信号の立ち上がりのタイミングで、画像メモリ回路１００の画素データが出力ポートＤｏｕｔから読み出されて、メディアンフィルタ回路２００の各レジスタブロックに供給される。すなわち、番号０〜９で表すＲＤ／ＳＰのうち、ＲＤ／ＳＰ「０」の立ち上がりのタイミングは、読出イネーブル信号ＲＥがローレベルであるので画素データは読み出されない。ＲＤ／ＳＰ「１」〜「９」の立ち上がりのタイミングで、図５（Ａ）の９個の画素データが順に読み出される。
【００３３】
ＲＤ／ＳＰのパルス信号の立ち下がりのタイミングが各レジスタブロックに入力されるシフト信号となる。したがって、ＲＤ／ＳＰ「１」〜「９」の立ち下がりのタイミングで、シフト信号が各レジスタブロックに入力される。ただし、ＲＤ／ＳＰ「１」の立ち上がりのタイミングと立ち下がりのタイミングとの間に、ＣＬが各レジスタブロックのレジスタ回路に入力され、記憶されている画素データが０にクリアされる。なお、装置の電源がオンになったときのイニシャライズにおいても、各レジスタブロックのレジスタ回路は０にクリアされる。すなわち、メモリエリア１００Ａから９個の画素データが読み出された直後で、且つ、シフト信号が各レジスタブロックに入力される直前に、９個のレジスタ回路１１〜９１がクリアされ、各レジスタ回路には「０」が記憶される。
【００３４】
ＲＤ／ＳＰ「１」の立ち上がりのタイミングで、メモリエリア１００Ａから読み出された１番目の画素データ「（値＝）１００」が各レジスタブロックに供給されたときは、読み出された画素データの値「１００」は「０」より大きいので、比較回路１２〜９２の出力端子ｒからは、全てハイレベルの比較信号が出力される。この結果、ＡＮＤ回路２４〜９４には、インバータ回路１５〜８５からローレベルの信号が入力され、ＡＮＤ回路２４〜９４からローレベルの選択信号がスイッチ回路２３〜９３に与えられる。したがって、レジスタ回路２１〜９１の入力端子Ｄ２〜Ｄ９には、それぞれ前段のレジスタ回路１１〜８１に記憶されている値「０」のデータが供給される。また、比較回路１２の出力端子ｒからハイレベルの比較信号がＡＮＤ回路１６およびＯＲ回路２７に入力される。したがって、ＯＲ回路３７〜９７には、それぞれ前段のＯＲ回路２７〜８７から順にハイレベルの信号が入力されるので、レジスタ回路１１〜９１へのシフト信号が有効となる。この結果、ＲＤ／ＳＰ「１」の立ち下がりのタイミングにおいて、レジスタ回路１１には、画像メモリ回路１００から読み出された１番目の画素データの値「１００」が記憶され、残りのレジスタ回路２１〜９１には値「０」のデータが記憶される。
【００３５】
次に、ＲＤ／ＳＰ「２」の立ち上がりのタイミングで、メモリエリア１００Ａから読み出された２番目の画素データの値「１１０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「１００」と、読み出された画素データの値「１１０」とを比較する。この場合には、比較回路１２の出力端子ｒからはハイレベルの比較信号が出力される。同時に、比較回路２２〜９２は、レジスタ回路２１〜９１に記憶されている値「０」のデータと、読み出された２番目の画素データの値「１１０」とを比較する。したがって、比較回路２２〜９２の出力端子ｒからは、全てハイレベルの比較信号が出力される。この結果、ＡＮＤ回路２４〜９４には、インバータ回路１５〜８５からローレベルの信号が入力され、ＡＮＤ回路２４〜９４からローレベルの選択信号がスイッチ回路２３〜９３に与えられる。したがって、レジスタ回路２１の入力端子Ｄ２には、前段のレジスタ回路１１に記憶されている画素データの値「１００」が供給され、レジスタ回路３１〜９１の入力端子Ｄ３〜Ｄ９には、前段のレジスタ回路２１〜８１に記憶されている値「０」のデータが供給される。また、比較回路１２の出力端子ｒからハイレベルの比較信号がＡＮＤ回路１６およびＯＲ回路２７に入力される。したがって、ＯＲ回路３７〜９７には、それぞれ前段のＯＲ回路２７〜８７から順にハイレベルの信号が入力されるので、レジスタ回路１１〜９１へのシフト信号が有効となる。この結果、ＲＤ／ＳＰ「２」の立ち下がりのタイミングにおいて、レジスタ回路１１には、メモリエリアＡから読み出された２番目の画素データの値「１１０」が記憶され、レジスタ回路２１には、レジスタ回路１１に記憶された画素データの値「１００」が記憶され、残りのレジスタ回路３１〜９１には値「０」のデータが記憶される。
【００３６】
次に、ＲＤ／ＳＰ「３」の立ち上がりのタイミングで、メモリエリアＡから読み出された３番目の画素データの値「１２０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「１１０」と、読み出された画素データの値「１２０」とを比較する。この場合には、比較回路１２の出力端子ｒからはハイレベルの比較信号が出力される。同時に、比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１００」と、読み出された画素データの値「１２０」とを比較する。この場合には、比較回路２２の出力端子ｒからはハイレベルの比較信号が出力される。また同時に、比較回路３２〜９２は、レジスタ回路３１〜９１に記憶されている値「０」のデータと、読み出された画素データの値「１２０」とを比較する。したがって、比較回路３２〜９２の出力端子ｒからは、全てハイレベルの比較信号が出力される。この結果、ＡＮＤ回路２４〜９４には、インバータ回路１５〜８５からローレベルの信号が入力され、ＡＮＤ回路２４〜９４からローレベルの選択信号がスイッチ回路２３〜９３に与えられる。したがって、レジスタ回路２１の入力端子Ｄ２には、前段のレジスタ回路１１に記憶されている画素データの値「１１０」が供給され、レジスタ回路３１の入力端子Ｄ３には、前段のレジスタ回路２１に記憶されている画素データの値「１００」が供給され、レジスタ回路４１〜９１の入力端子Ｄ４〜Ｄ９には、前段のレジスタ回路３１〜８１に記憶されている値「０」のデータが供給される。また、比較回路１２の出力端子ｒからハイレベルの比較信号がＡＮＤ回路１６およびＯＲ回路２７に入力される。したがって、ＯＲ回路３７〜９７には、それぞれ前段のＯＲ回路２７〜８７から順にハイレベルの信号が入力されるので、レジスタ回路１１〜９１へのシフト信号が有効となる。この結果、ＲＤ／ＳＰ「３」の立ち下がりのタイミングにおいて、レジスタ回路１１には、メモリエリアＡから読み出された３番目の画素データの値「１２０」が記憶され、レジスタ回路２１には、レジスタ回路１１に記憶された画素データの値「１１０」が記憶され、レジスタ回路３１には、レジスタ回路２１に記憶された画素データの値「１００」が記憶され、残りのレジスタ回路４１〜９１には値「０」のデータが記憶される。
【００３７】
次に、ＲＤ／ＳＰ「４」の立ち上がりのタイミングで、メモリエリアＡから読み出された４番目の画素データの値「９０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「１２０」と、読み出された画素データの値「９０」とを比較する。この場合には、比較回路１２の出力端子ｒからはローレベルの比較信号が出力されて、ＡＮＤ回路１６に入力されるので、レジスタ回路１１へのシフト信号は無効になる。同時に、比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１１０」と、読み出された画素データの値「９０」とを比較する。この場合には、比較回路２２の出力端子ｒからはローレベルの比較信号が出力される。したがって、ＯＲ回路２７には、比較回路１２からローレベルの比較信号が入力され、且つ、比較回路２２からローレベルの比較信号が入力される。この結果、ＡＮＤ回路２６には、ＯＲ回路２７からローレベルの信号が入力されるので、レジスタ回路２１へのシフト信号は無効になる。また同時に、比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１００」と、読み出された画素データの値「９０」とを比較する。この場合には、比較回路３２の出力端子ｒからはローレベルの比較信号が出力される。したがって、ＯＲ回路３７には、ＯＲ回路２７からローレベルの比較信号が入力され、且つ、比較回路３２からローレベルの比較信号が入力される。この結果、ＡＮＤ回路３６には、ＯＲ回路３７からローレベルの信号が入力されるので、レジスタ回路３１へのシフト信号は無効になる。したがって、レジスタ回路１１、２１、３１には新たな画素データは記憶されず、現在記憶している画素データの値「１２０」、「１１０」、「１００」をそのまま維持する。なお、レジスタブロック（１）〜（３）のインバータ回路１５〜３５からはハイレベルの信号が後段のＡＮＤ回路２４〜４４に入力される。
【００３８】
この場合においては、比較回路４２〜９２は、レジスタ回路４１〜９１に記憶されている値「０」のデータと、読み出された画素データの値「９０」とを比較する。したがって、比較回路４２〜９２の出力端子ｒからは、全てハイレベルの比較信号が出力される。この結果、ＡＮＤ回路４４には、インバータ回路３５からハイレベルの信号が入力され、且つ、比較回路４２からハイレベルの信号が入力される。したがって、ＡＮＤ回路４４からはハイレベルの選択信号がスイッチ回路４３の制御端子ｃに与えられ、メモリエリアＡから読み出された画像データの値「９０」がレジスタ回路４１の入力端子Ｄ４に供給される。この場合には、比較回路４２からハイレベルの比較信号がＯＲ回路４７に入力されるので、レジスタ回路４１へのシフト信号は有効になる。この結果、ＲＤ／ＳＰ「４」の立ち下がりのタイミングにおいて、読み出された画像データの値「９０」がレジスタ回路４１に記憶される。
【００３９】
さらにこの場合においては、ＡＮＤ回路５４〜９４には、インバータ回路４５〜８５からローレベルの信号が入力され、ＡＮＤ回路５４〜９４からローレベルの選択信号がスイッチ回路５３〜９３に与えられる。したがって、レジスタ回路５１〜９１の入力端子Ｄ５〜Ｄ９には、前段のレジスタ回路４１〜８１に記憶されている値「０」のデータが供給される。また、比較回路５２の出力端子ｒからハイレベルの比較信号がＯＲ回路５７に入力されるので、ＯＲ回路５７からＡＮＤ回路５６およびＯＲ回路６７にハイレベルの信号が入力される。したがって、ＯＲ回路７７〜９７には、それぞれ前段のＯＲ回路６７〜８７から順にハイレベルの信号が入力される。したがって、レジスタ回路５１〜９１へのシフト信号が有効となる。この結果、レジスタ回路５１〜９１には値「０」のデータが記憶される。
【００４０】
次に、ＲＤ／ＳＰ「５」の立ち上がりのタイミングで、メモリエリアＡから読み出された５番目の画素データの値「２５０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「１２０」と、読み出された画素データの値「２５０」とを比較する。比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１１０」と、読み出された画素データの値「２５０」とを比較する。比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１００」と、読み出された画素データの値「２５０」とを比較する。比較回路４２は、レジスタ回路４１に記憶されている画素データの値「９０」と、読み出された画素データの値「２５０」とを比較する。また、比較回路５２〜９２は、レジスタ回路５１〜９１に記憶されている値「０」のデータと、読み出された画素データの値「２５０」とを比較する。この場合には、比較回路１２〜９２の出力端子ｒからは全てハイレベルの比較信号が出力される。したがって、ＡＮＤ回路２４〜９４には、前段のインバータ回路１５〜８５からローレベルの信号が入力される。したがって、ＡＮＤ回路２４〜９４からローレベルの選択信号がスイッチ回路２３〜９３の制御端子ｃに入力され、レジスタ回路２１〜９１の入力端子Ｄ２〜Ｄ９には、それぞれ前段のレジスタ回路１１〜８１に記憶された画素データの値「１２０」、「１１０」、「１００」、「９０」および、値「０」のデータが供給される。また、比較回路１２の出力端子ｒからハイレベルの比較信号がＡＮＤ回路１６およびレジスタブロック（２）のＯＲ回路２７に入力される。したがって、ＯＲ回路３７〜９７には、それぞれ前段のＯＲ回路２７〜８７から順にハイレベルの信号が入力されるので、レジスタ回路１１〜９１へのシフト信号が有効となる。この結果、ＲＤ／ＳＰ「５」の立ち下がりのタイミングにおいて、レジスタ回路１１には、メモリエリアＡから読み出された５番目の画素データの値「２５０」が記憶され、レジスタ回路２１には、前段のレジスタ回路１１に記憶された画素データの値「１２０」が記憶され、レジスタ回路３１には、前段のレジスタ回路２１に記憶された画素データの値「１１０」が記憶され、レジスタ回路４１には、前段のレジスタ回路３１に記憶された画素データの値「１００」が記憶され、レジスタ回路５１には、前段のレジスタ回路４１に記憶された画素データの値「９０」が記憶される。また、レジスタ回路６１〜９１には値「０」が記憶される。
【００４１】
次に、ＲＤ／ＳＰ「６」の立ち上がりのタイミングで、メモリエリアＡから読み出された６番目の画素データの値「１３０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「２５０」と、読み出された画素データの値「１３０」とを比較する。比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１２０」と、読み出された画素データの値「１３０」とを比較する。比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１１０」と、読み出された画素データの値「１３０」とを比較する。比較回路４２は、レジスタ回路４１に記憶されている画素データの値「１００」と、読み出された画素データの値「１３０」とを比較する。比較回路５２は、レジスタ回路５１に記憶されている画素データの値「９０」と、読み出された画素データの値「１３０」とを比較する。また、比較回路６２〜９２は、レジスタ回路６１〜９１に記憶されている値「０」のデータと、読み出された画素データの値「１３０」とを比較する。この場合には、比較回路１２の出力端子ｒからはローレベルの比較信号が出力されて、ＡＮＤ回路１６に入力されるので、レジスタ回路１１へのシフト信号は無効になる。この結果、ＲＤ／ＳＰ「６」の立ち下がりのタイミングにおいて、レジスタ回路１１には読み出された画素データは記憶されず、現在記憶している画素データの値「２５０」がそのまま維持される。
【００４２】
この場合には、ＡＮＤ回路２４には、前段のインバータ回路１５からハイレベルの信号が入力され、且つ、比較回路２２からハイレベルの比較信号が入力される。したがって、ＡＮＤ回路２４からハイレベルの選択信号がスイッチ回路２３に与えられ、メモリエリアＡから読み出された６番目の画素データの値「１３０」がレジスタ回路２１に供給される。また、比較回路２２の出力端子ｒからはハイレベルの比較信号が出力されて、ＯＲ回路２７に入力される。したがって、ＯＲ回路２７から出力されたハイレベルの信号がＡＮＤ回路２６に入力されるので、レジスタ回路２１へのシフト信号は有効になる。この結果、レジスタ回路２１には、画素データの値「１３０」が記憶される。
【００４３】
さらにこの場合には、ＡＮＤ回路３４〜９４には、前段のインバータ回路２５〜８５からローレベルの信号が入力される。したがって、ＡＮＤ回路３４〜９４からハイレベルの選択信号がスイッチ回路３３〜９３に与えられ、前段のレジスタ回路２１〜５１に記憶されている画素データの値「１２０」、「１１０」、「１００」、「９０」がレジスタ回路３１〜６１に供給され、値「０」のデータがレジスタ回路７１〜９１に供給される。また、ＯＲ回路２７から出力されたハイレベルの信号が次段のＯＲ回路３７に入力され、ＯＲ回路４７〜９７に順に前段のＯＲ回路３７〜８７から出力されたハイレベルの信号が入力されるので、レジスタ回路４１〜９７へのシフト信号は有効になる。この結果、レジスタ回路３１〜６１には、それぞれ画素データの値「１２０」、「１１０」、「１００」、「９０」が記憶され、レジスタ回路７１〜９１には、値「０」が記憶される。
【００４４】
次に、ＲＤ／ＳＰ「７」の立ち上がりのタイミングで、メモリエリアＡから読み出された７番目の画素データの値「８０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「２５０」と、読み出された画素データの値「８０」とを比較する。比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１３０」と、読み出された画素データの値「８０」とを比較する。比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１２０」と、読み出された画素データの値「８０」とを比較する。比較回路４２は、レジスタ回路４１に記憶されている画素データの値「１１０」と、読み出された画素データの値「８０」とを比較する。比較回路５２は、レジスタ回路５１に記憶されている画素データの値「１００」と、読み出された画素データの値「８０」とを比較する。比較回路６２は、レジスタ回路６１に記憶されている画素データの値「９０」と、読み出された画素データの値「８０」とを比較する。また、比較回路７２〜９２は、レジスタ回路７１〜９１に記憶されている値「０」のデータと、読み出された画素データの値「８０」とを比較する。
【００４５】
この場合には、比較回路１２〜６２からは、全てローレベルの比較信号が出力される。したがって、ＡＮＤ回路１６にはローレベルの比較信号が入力されるので、レジスタ回路１１へのシフト信号は無効になる。また、ＯＲ回路２７〜６７には、ローレベルの比較信号が入力され、且つ、前段のＡＮＤ回路１６、ＯＲ回路２７〜６７からローレベルの信号が入力される。したがって、ＯＲ回路２７〜６７からはローレベルの信号がＡＮＤ回路２６〜６６に入力されるので、レジスタ回路２１〜６１へのシフト信号は無効となる。この結果、レジスタ回路１１には読み出された画素データは記憶されず、現在記憶している画素データの値「２５０」がそのまま維持される。また、レジスタ２１〜９１には新たな画素データは記憶されず、現在記憶している画素データの値「１３０」、「１２０」、「１１０」、「１００」、「９０」がそのまま維持される。
【００４６】
ＡＮＤ回路７４には、インバータ回路６５からハイレベルの信号が入力され、且つ、比較回路７２からハイレベルの比較信号が入力される。したがって、ＡＮＤ回路７４からハイレベルの選択信号がスイッチ回路７３に与えられ、この結果、ＲＤ／ＳＰ「７」の立ち下がりのタイミングにおいて、メモリエリアＡから読み出された７番目の画素データの値「８０」がレジスタ回路７１に記憶される。また、インバータ回路７５、８５からローレベルの信号がＡＮＤ回路８４、９４に入力される。したがって、ＡＮＤ回路８４、９４からローレベルの選択信号がスイッチ回路８３、９３に与えられ、それぞれ前段のレジスタ回路７１、８１に記憶された値「０」のデータがレジスタ回路８１、９１の入力端子Ｄ８、Ｄ９に供給される。また、比較回路８２、９２からハイレベルの比較信号がＯＲ回路８７、９７に入力される。したがって、ＯＲ回路８７、９７からハイレベルの信号がＡＮＤ回路８６、９６に入力されるので、レジスタ回路８１、９１へのシフト信号が有効となる。この結果、レジスタ回路８１、９１に値「０」のデータが記憶される。
【００４７】
次に、ＲＤ／ＳＰ「８」の立ち上がりのタイミングで、メモリエリアＡから読み出された８番目の画素データの値「１５０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「２５０」と、読み出された画素データの値「１５０」とを比較する。比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１３０」と、読み出された画素データの値「１５０」とを比較する。比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１２０」と、読み出された画素データの値「１５０」とを比較する。比較回路４２は、レジスタ回路４１に記憶されている画素データの値「１１０」と、読み出された画素データの値「１５０」とを比較する。比較回路５２は、レジスタ回路５１に記憶されている画素データの値「１００」と、読み出された画素データの値「１５０」とを比較する。比較回路６２は、レジスタ回路６１に記憶されている画素データの値「９０」と、読み出された画素データの値「１５０」とを比較する。比較回路７２は、レジスタ回路７１に記憶されている画素データの値「８０」と、読み出された画素データの値「１５０」とを比較する。また、比較回路８２、９２は、レジスタ回路８１、９１に記憶されている値「０」のデータと、読み出された画素データの値「１５０」とを比較する。
【００４８】
この場合には、比較回路１２からはローレベルの比較信号が出力される。また、比較回路２２〜９２からはハイレベルの比較信号が出力される。したがって、ＡＮＤ回路１６にはローレベルの比較信号が入力されるので、レジスタ回路１１へのシフト信号は無効になる。この結果、レジスタ回路１１には読み出された画素データは記憶されず、現在記憶している画素データの値「２５０」がそのまま維持される。また、ＡＮＤ回路２４には、インバータ回路１５からハイレベルの信号が入力され、且つ、比較回路２２からハイレベルの比較信号が入力される。したがって、ＡＮＤ回路２４からハイレベルの選択信号がスイッチ回路２３の制御端子ｃに与えられ、読み出された画素データの値「１５０」がレジスタ回路２１の入力端子Ｄ２に供給される。また、比較回路２２からハイレベルの比較信号がＯＲ回路２７に入力される。したがって、ＯＲ回路２７からハイレベルの信号がＡＮＤ回路２６に入力されるので、レジスタ回路２１へのシフト信号が有効になる。この結果、ＲＤ／ＳＰ「８」の立ち下がりのタイミングにおいて、読み出された画素データの値「１５０」がレジスタ回路２１に記憶される。
【００４９】
この場合には、インバータ回路２５〜８５からローレベルの信号がＡＮＤ回路３４〜９４に入力される。したがって、ＡＮＤ回路３４〜９４からローレベルの選択信号がスイッチ回路３３〜９３の制御端子ｃに与えられ、レジスタ回路３１〜８１の入力端子Ｄ３〜Ｄ８には、それぞれ前段のレジスタ回路２１〜７１に記憶された画素データの値「１３０」、「１２０」、「１１０」、「１００」、「９０」、「８０」が供給される。また、ＯＲ回路２７からハイレベルの信号がＯＲ回路３７に入力され、ＯＲ回路４７〜９７には前段のＯＲ回路３７〜８７からハイレベルの信号が入力される。したがって、ＯＲ回路４７〜９７からハイレベルの信号がＡＮＤ回路３６〜９６に入力されるので、レジスタ回路３１〜９１へのシフト信号が有効になる。この結果、レジスタ回路３１〜８１には画素データの値「１３０」、「１２０」、「１１０」、「１００」、「９０」、「８０」が記憶される。また、レジスタ回路９１には値「０」のデータが記憶される。
【００５０】
次に、ＲＤ／ＳＰ「９」の立ち上がりのタイミングで、メモリエリアＡから読み出された９番目の画素データの値「１４０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「２５０」と、読み出された画素データの値「１４０」とを比較する。比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１５０」と、読み出された画素データの値「１４０」とを比較する。比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１３０」と、読み出された画素データの値「１４０」とを比較する。比較回路４２は、レジスタ回路４１に記憶されている画素データの値「１２０」と、読み出された画素データの値「１４０」とを比較する。比較回路５２は、レジスタ回路５１に記憶されている画素データの値「１１０」と、読み出された画素データの値「１４０」とを比較する。比較回路６２は、レジスタ回路６１に記憶されている画素データの値「１００」と、読み出された画素データの値「１４０」とを比較する。比較回路７２は、レジスタ回路７１に記憶されている画素データの値「９０」と、読み出された画素データの値「１４０」とを比較する。比較回路８２は、レジスタ回路８１に記憶されている画素データの値「８０」と、読み出された画素データの値「１４０」とを比較する。また、比較回路９２は、レジスタ回路９１に記憶されている値「０」のデータと、読み出された画素データの値「１４０」とを比較する。
【００５１】
この場合には、比較回路１２、２２からローレベルの比較信号が出力される。また、比較回路３２〜９２からハイレベルの比較信号が出力される。したがって、ＡＮＤ回路１６にはローレベルの比較信号が入力されるので、レジスタ回路１１へのシフト信号は無効になる。さらに、ＯＲ回路２７には比較回路２２からローレベルの比較信号が入力され、且つ、比較回路１２からローレベルの比較信号が入力される。したがって、ＯＲ回路２７からローレベルの信号がＡＮＤ回路２６に入力されるので、レジスタ回路２１へのシフト信号は無効になる。この結果、レジスタ回路１１には読み出された画素データは記憶されず、現在記憶している画素データの値「２５０」がそのまま維持される。また、レジスタ回路２１には新たな画素データは記憶されず、現在記憶している画素データの値「１５０」がそのまま維持される。
【００５２】
またこの場合には、ＡＮＤ回路３４には、インバータ回路２５からハイレベルの信号が入力され、且つ、比較回路３２からハイレベルの比較信号が出力される。したがって、ＡＮＤ回路３４からハイレベルの選択信号がスイッチ回路３３の制御端子ｃに与えられ、読み出された画素データの値「１４０」がレジスタ回路３１の入力端子Ｄ３に供給される。また、ＯＲ回路３７には比較回路３２からハイレベルの比較信号が出力される。したがって、ＯＲ回路からハイレベルの信号がＡＮＤ回路３６に入力されるので、レジスタ回路３１へのシフト信号が有効になる。この結果、ＲＤ／ＳＰ「９」の立ち下がりのタイミングにおいて、読み出された画素データの値「１４０」がレジスタ回路３１に記憶される。
【００５３】
この場合には、インバータ回路３５〜８５からローレベルの信号がＡＮＤ回路４４〜９４に入力される。したがって、ＡＮＤ回路４４〜９４からローレベルの選択信号がスイッチ回路３３〜９３の制御端子ｃに与えられ、レジスタ回路４１〜９１の入力端子Ｄ４〜Ｄ９には、それぞれ前段のレジスタ回路３１〜８１に記憶された画素データの値「１３０」、「１２０」、「１１０」、「１００」、「９０」、「８０」が供給される。また、ＯＲ回路２７からハイレベルの信号がＯＲ回路３７に入力され、ＯＲ回路４７〜９７には前段のＯＲ回路３７〜８７からハイレベルの信号が入力される。したがって、ＯＲ回路４７〜９７からハイレベルの信号がＡＮＤ回路３６〜９６に入力されるので、レジスタ回路４１〜９１へのシフト信号が有効になる。この結果、レジスタ回路４１〜９１には画素データの値「１３０」、「１２０」、「１１０」、「１００」、「９０」、「８０」が記憶される。
【００５４】
したがって、この場合には、図１６（Ｂ）に示すように、図４のレジスタブロックＢＬ（１）〜（９）に、画素データの値「２５０」、「１５０」、「１３０」、「１２０」、「１１０」、「１００」、「９０」、「８０」が記憶される。すなわち、ノイズ低減の対象となる指定の画素データと、指定の画素データに隣接する周囲の８個の画素データからなる９個の画素データが、値の大きい順序で図４のメディアンフィルタ回路２００に記憶される。したがって、レジスタブロックＢＬ（５）のレジスタ回路、すなわち、図１４に示すレジスタ回路５１に記憶されている画素データの値「１２０」が中央値になる。
【００５５】
また、図６のＲＤ／ＳＰ「９」の立ち下がりのタイミングで、書込イネーブル信号ＷＥがハイレベルとなり、メモリエリアＢへのデータ書き込みが可能になる。このときには、画像メモリ回路１００へのアドレス信号ＡＤは、ノイズ低減の対象となる指定の画素データを指定する。また、同時に、読出イネーブル信号がローレベルとなり、画像メモリ回路１００からのデータ読み出しが禁止になるので、図６において、ＲＤ／ＳＰ「９」の次のＲＤ／ＳＰ「０」の立ち上がりでは、画素データは読み出されない。また、ＲＤ／ＳＰ「０」の立ち上がりと同じタイミングで書込信号ＷＰのパルスが立ち上がる。この結果、レジスタ回路５１に記憶されている画素データの中央値「１２０」によって、画像メモリ回路１００におけるノイズ低減の対象となる指定の画素データの値「２５０」を書き換える。そして、図６のＲＤ／ＳＰ「１」の立ち下がりのタイミングで、次の９個の画像データのうち最初の画素データが画像メモリ回路１００から読み出されて、ＲＤ／ＳＰ「１」の立ち下がりのタイミングのシフト信号の前に、クリア信号ＣＬが入力されるので、メディアンフィルタ回路２００の全てのレジスタ回路１１〜９１に記憶された画素データがクリアされる。
【００５６】
このように、ノイズ低減の対象である指定の画素データと、周囲の８個の画素データからなる９個の画素データをメモリエリア１００Ａから読み出して、ＲＤ／ＳＰのタイミングに同期して、メディアンフィルタ回路２００に記憶したときには、自動的にそれらの中央値が決定され、その中央値によって、ノイズ低減の対象である指定の画素データの値がメモリエリア１００Ｂに書き込まれる。すなわち、９個の画素データを読み出すだけで、他のいかなるデータ処理も必要とすることなく、指定の画素データのノイズを低減するためのデータ処理を大幅に高速化できる。
【００５７】
なお、上記第１実施形態においては、９個の画素データを値が大きい順にレジスタ回路１１〜レジスタ回路９１に記憶する構成にしたが、９個の画素データを値が小さい順にレジスタ回路１１〜レジスタ回路９１に記憶する構成にしてもよい。この場合は、読み出された画素データＤｉｎの値がシフトレジスタ回路に記憶された画素データの値より小さいときに、比較回路１２〜９２からハイレベルの比較信号を出力するように回路を構成するだけでよい。また、上記第１実施形態においては、画像メモリ回路１００の内部に２つのメモリエリア１００Ａ、１００Ｂを設ける構成について説明したが、２つのメモリエリア１００Ａ、１００Ｂを別個のデバイスで構成してもよい。
【００５８】
以上のように、本発明のデジタルデータ処理回路の第１実施形態におけるメディアンフィルタ回路によれば、画像データのようにデータ量の多いデジタルデータを高速に処理することができる。
【００５９】
次に、本発明の第２実施形態のデジタルデータ処理回路であるデジタルコンパレータ回路の改良について、第１実施形態のメディアンフィルタ回路２００に適用した場合を説明する。ただし、第１実施形態における図２乃至図４の８ビットのデジタルコンパレータ回路１２〜９２は、第２実施形態のデジタルコンパレータ回路の一例に過ぎない。デジタルデータを処理する回路においてデジタルコンパレータ回路の用途は極めて広範であり、本発明のデジタルコンパレータ回路の用途は、上記第１実施形態のメディアンフィルタ回路に限定されるものではない。また、比較する２系統のデジタルデータのビット数は、８ビットに限らず、４ビット、１６ビット、３２ビット、６４ビット等、任意のビット数が可能である。
【００６０】
第１実施形態において、図２乃至図４のメディアンフィルタ回路２００において、９個の８ビットのデジタルコンパレータ回路１２、２２、３２、４２、５２、６２、７２、８２、９２が用いられている。これらのデジタルコンパレータ回路は、配線パターンを少なくすれば、浮遊容量に起因するデータの遅延や歪みを低減して、画像データのようにデータ量の多いデジタルデータを高速に処理することが可能になる。
【００６１】
８ビットのデジタルコンパレータ回路１２〜９２の構成及び動作の原理について理解を容易にするために、まず、入力される２系統の４ビットのデータＡおよびＢの大小を比較する４ビットコンパレータ回路について説明する。図７は、４ビットコンパレータ回路３００の回路図である。図７において、排他的論理和であるＥＸＯＲ回路１、１１、２１、３１は、信号ａ０、ａ１、ａ２、ａ３からなるデータＡ、および、信号ｂ０、ｂ１、ｂ２、ｂ３からなるデータＢが入力される。この場合において、ａ３およびｂ３は最上位ビット（ＭＳＢ）であり、ａ０およびｂ０は最下位ビット（ＬＳＢ）である。
【００６２】
ＥＸＯＲ回路１、１１、２１、３１の出力は、３ＮＡＮＤ回路２、１２、２２、３２の第１の入力に接続されている。また、信号ａ０、ａ１、ａ２、ａ３は、それぞれ３ＮＡＮＤ回路２、１２、２２、３２の第２の入力に与えられる。インバータ回路３、１３、２３、３３は、ＥＸＯＲ回路１、１１、２１、３１から出力される信号を反転して、ＡＮＤ回路４、１４、２４、３４の第２の入力に与える。ハイレベルの端子ｄは３ＮＡＮＤ回路３２の第３の入力およびＡＮＤ回路３４の第１の入力に接続されている。ＡＮＤ回路３４の出力は、３ＮＡＮＤ回路２２の第３の入力およびＡＮＤ回路２４の第１の入力に接続されている。ＡＮＤ回路２４の出力は、３ＮＡＮＤ回路１２の第３の入力およびＡＮＤ回路１４の第１の入力に接続されている。ＡＮＤ回路１４の出力は、３ＮＡＮＤ回路２の第３の入力およびＡＮＤ回路４の第１の入力に接続されている。ＡＮＤ回路４の出力は端子ｅに接続されている。
【００６３】
３ＮＡＮＤ回路２、１２、２２、３２の出力はオープンコレクタであり、出力端子ｃに接続されている。端子ｆに入力が接続されたインバータ回路４１の出力もオープンコレクタであり、出力端子ｃに接続されている。すなわち、３ＮＡＮＤ回路２、１２、２２、３２の出力、および、インバータ回路４１の出力は、出力端子ｃに接続されるプルアップ抵抗（図示せず）によって、負論理をアクティブとするワイヤードＯＲ回路を構成する。したがって、３ＮＡＮＤ回路２、１２、２２、３２、および、インバータ回路４１のうち、いずれかの出力がローレベルになると、プルアップ抵抗を介して、そのローレベルの出力に電流が流れ込む。ただし、インバータ回路４１の入力は抵抗Ｒ２によってプルダウンされているので、端子ｆにハイレベルの信号が入力されない限り、インバータ回路４１の出力は常にハイレベルになっている。
【００６４】
端子ｄは、カスケード接続される上位の４ビットコンパレータ回路に接続することができる。また、端子ｅは、カスケード接続される下位の４ビットコンパレータ回路に接続することができる。いま、上位および下位の４ビットコンパレータ回路とカスケードされていない場合を想定する。この場合には、プルアップされた抵抗Ｒ１によって、３ＮＡＮＤ回路３２の第３の入力およびＡＮＤ回路３４の第１の入力はハイレベルになっている。
【００６５】
以下、入力されるデータＡ（信号ａ０、ａ１、ａ２、ａ３）およびデータＢ（信号ｂ０、ｂ１、ｂ２、ｂ３）の各ビットの状態に応じて、図７の４ビットコンパレータ回路の動作を説明する。
【００６６】
信号ａ３がハイレベル、信号ｂ３がローレベルの場合には、ＥＸＯＲ回路３１からハイレベルの信号が３ＮＡＮＤ回路３２の第１の入力に与えられる。このとき、３ＮＡＤ回路３２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路３２はインバータ回路として機能し、ハイレベルのａ３が３ＮＡＮＤ回路３２で反転されて、負論理のローレベルの信号が３ＮＡＮＤ回路３２から出力される。また、インバータ回路３３からローレベルの信号がＡＮＤ回路３４の第２の入力に与えられ、ＡＮＤ回路３４からローレベルの信号が３ＮＡＮＤ回路２２の第３の入力およびＡＮＤ回路２４の第２の入力に与えられる。このため、ＡＮＤ回路２４からローレベルの信号が３ＮＡＮＤ回路１２の第３の入力およびＡＮＤ回路１４の第１の入力に与えられる。このためさらに、ＡＮＤ回路１４からローレベルの信号が３ＮＡＮＤ回路２の第３の入力およびＡＮＤ回路４の第１の入力に与えられる。さらに、ＡＮＤ回路４からローレベルの信号が端子ｅから出力される。この結果、ＥＸＯＲ回路１、１１、２１の出力のレベルに関係なく、３ＮＡＮＤ回路２、１２、２２の出力はハイレベルになる。すなわち、３ＮＡＮＤ回路３２の出力のみによって、出力端子ｃから負論理のローレベルの信号が出力される。この負論理の出力は最上位ビットのａ３がｂ３よりも大きいために生じたので、他の下位ビットａ０およびｂ０、ａ１およびｂ１、ａ２およびｂ２の大小に関係なく、ＡのデータはＢのデータよりも大きい（Ａ＞Ｂ）ことになる。
【００６７】
信号ａ３がローレベル、信号ｂ３がハイレベルの場合には、ＥＸＯＲ回路３１からハイレベルの信号が３ＮＡＮＤ回路３２の第１の入力に与えられる。このとき、３ＮＡＤ回路３２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路３２はインバータ回路として機能し、ローレベルのａ３が３ＮＡＮＤ回路３２で反転されて、ハイレベルの信号が３ＮＡＮＤ回路３２から出力される。また、インバータ回路３３からローレベルの信号がＡＮＤ回路３４の第２の入力に与えられ、ＡＮＤ回路３４からローレベルの信号が３ＮＡＮＤ回路２２の第３の入力およびＡＮＤ回路２４の第１の入力に与えられる。このため、ＡＮＤ回路２４からローレベルの信号が３ＮＡＮＤ回路１２の第３の入力およびＡＮＤ回路１４の第１の入力に与えられ、ＡＮＤ回路１４からローレベルの信号が３ＮＡＮＤ回路２の第３の入力およびＡＮＤ回路４の第１の入力に与えられる。このためさらに、ＡＮＤ回路４からローレベルの信号が端子ｅから出力される。この結果、下位ビットのＥＸＯＲ回路１、１１、２１の出力のレベルに関係なく、３ＮＡＮＤ回路２、１２、２２の第３の入力に与えられたローレベルの信号によって、３ＮＡＮＤ回路２、１２、２２の出力はハイレベルになる。すなわち、４個の３ＮＡＮＤ回路２、１２、２２、３２の出力が全てハイレベルとなり、出力端子ｃからはハイレベルの信号が出力される。このハイレベルの出力は最上位ビットのａ３がｂ３よりも小さいために生じたので、他の下位ビットａ０およびｂ０、ａ１およびｂ１、ａ２およびｂ２の大小に関係なく、ＡのデータはＢのデータよりも小さい（Ａ＜Ｂ）ことになる。
【００６８】
信号ａ３と信号ｂ３とが同じレベルの場合には、ＥＸＯＲ回路３１からローレベルの信号が３ＮＡＮＤ回路３２の第１の入力に与えられる。したがって、ハイレベルの信号が３ＮＡＮＤ回路３２から出力される。また、インバータ回路３３からハイレベルの信号がＡＮＤ回路３４の第２の入力に与えられ、ＡＮＤ回路３４からハイレベルの信号が３ＮＡＮＤ回路２２の第３の入力およびＡＮＤ回路２４の第１の入力に与えられる。
【００６９】
この場合において、信号ａ２がハイレベル、信号ｂ２がローレベルの場合には、ＥＸＯＲ回路２１からハイレベルの信号が３ＮＡＮＤ回路２２の第１の入力に与えられる。このとき、３ＮＡＤ回路２２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路２２はインバータ回路として機能し、ハイレベルのａ２が３ＮＡＮＤ回路２２で反転されて、負論理のローレベルの信号が３ＮＡＮＤ回路２２から出力される。また、インバータ回路２３からローレベルの信号がＡＮＤ回路２４の第２の入力に与えられ、ＡＮＤ回路２４からローレベルの信号が３ＮＡＮＤ回路１２の第３の入力およびＡＮＤ回路１４の第１の入力に与えられる。このため、ＡＮＤ回路１４からローレベルの信号が３ＮＡＮＤ回路２の第３の入力およびＡＮＤ回路４の第１の入力に与えられる。このためさらに、ＡＮＤ回路４からローレベルの信号が端子ｅから出力される。この結果、下位ビットのＥＸＯＲ回路１、１１の出力のレベルに関係なく、３ＮＡＮＤ回路２、１２の出力はハイレベルになる。すなわち、３ＮＡＮＤ回路２２からのローレベルの出力のみによって、出力端子ｃから負論理のローレベルの信号が出力される。この負論理のローレベルの出力はａ３とｂ３とが同じレベルで、且つ、ａ２がｂ２よりも大きいために生じたので、他の下位ビットａ０およびｂ０、ａ１およびｂ１の大小に関係なく、ＡのデータはＢのデータよりも大きい（Ａ＞Ｂ）ことになる。
【００７０】
信号ａ３と信号ｂ３とが同じレベルの場合において、信号ａ２がローレベル、信号ｂ２がハイレベルの場合には、ＥＸＯＲ回路２１からハイレベルの信号が３ＮＡＮＤ回路２２の第１の入力に与えられる。このとき、３ＮＡＤ回路２２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路２２はインバータ回路として機能し、ローレベルのａ２が３ＮＡＮＤ回路２２で反転されて、ハイレベルの信号が３ＮＡＮＤ回路２２から出力される。また、インバータ回路２３からローレベルの信号がＡＮＤ回路２４の第２の入力に与えられ、ＡＮＤ回路２４からローレベルの信号が３ＮＡＮＤ回路１２の第３の入力およびＡＮＤ回路１４の第１の入力に与えられる。このため、ＡＮＤ回路１４からローレベルの信号が３ＮＡＮＤ回路２の第３の入力およびＡＮＤ回路４の第１の入力に与えられる。このためさらに、ＡＮＤ回路４からローレベルの信号が端子ｅから出力される。この結果、下位ビットのＥＸＯＲ回路１、１１の出力のレベルに関係なく、３ＮＡＮＤ回路２、１２の出力はハイレベルになる。すなわち、すなわち、４個の３ＮＡＮＤ回路２、１２、２２、３２の出力が全てハイレベルとなり、出力端子ｃからはハイレベルの信号が出力される。このハイレベルの出力はａ３とｂ３とが同じレベルで、且つ、ａ２がｂ２よりも小さいために生じたので、他の下位ビットａ０およびｂ０、ａ１およびｂ１の大小に関係なく、ＡのデータはＢのデータよりも小さい（Ａ＜Ｂ）ことになる。
【００７１】
信号ａ３と信号ｂ３とが同じレベル、および、信号ａ２と信号ｂ２とが同じレベルの場合には、ＥＸＯＲ回路３１、２１からローレベルの信号が３ＮＡＮＤ回路３２、２２の第１の入力に与えられる。したがって、ハイレベルの信号が３ＮＡＮＤ回路３２および３ＮＡＮＤ回路２２から出力される。また、インバータ回路３３からハイレベルの信号がＡＮＤ回路３４の第２の入力に与えられる。このとき、ＡＮＤ回路３４の第１の入力はハイレベルであるので、ＡＮＤ回路３４からハイレベルの信号がＡＮＤ回路２４の第１の入力に与えられる。また、インバータ回路２３からハイレベルの信号がＡＮＤ回路２４の第１の入力に与えられているので、ＡＮＤ回路２４からハイレベルの信号が３ＮＡＮＤ回路１２の第３の入力およびＡＮＤ回路１４の第１の入力に与えられる。
【００７２】
この場合において、信号ａ１がハイレベル、信号ｂ１がローレベルの場合には、ＥＸＯＲ回路１１からハイレベルの信号が３ＮＡＮＤ回路１２の第１の入力に与えられる。このとき、３ＮＡＤ回路１２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路１２はインバータ回路として機能し、ハイレベルのａ１が３ＮＡＮＤ回路１２で反転されて、負論理のローレベルの信号が３ＮＡＮＤ回路１２から出力される。また、インバータ回路１３からローレベルの信号がＡＮＤ回路１４の第１の入力端子に入力され、ＡＮＤ回路１４からローレベルの信号が３ＮＡＮＤ回路２の第３の入力およびＡＮＤ回路４の第１の入力に与えられる。このため、ＡＮＤ回路４からローレベルの信号が端子ｅから出力される。この結果、下位ビットのＥＸＯＲ回路１の出力のレベルに関係なく、３ＮＡＮＤ回路２の出力はハイレベルになる。すなわち、３ＮＡＮＤ回路１２からのローレベルの出力のみによって、出力端子ｃから負論理のローレベルの信号が出力される。この負論理のローレベルの出力はａ３とｂ３とが同じレベル、且つ、ａ２とｂ２とが同じレベルの場合に、ａ１がｂ１よりも大きいために生じたので、最下位のビットａ０およびｂ０の大小に関係なく、ＡのデータはＢのデータよりも大きい（Ａ＞Ｂ）ことになる。
【００７３】
信号ａ３と信号ｂ３とが同じレベル、および、信号ａ２と信号ｂ２とが同じレベルの場合において、信号ａ１がローレベル、信号ｂ１がハイレベルの場合には、ＥＸＯＲ回路１１からハイレベルの信号が３ＮＡＮＤ回路１２の第１の入力に与えられる。このとき、３ＮＡＤ回路１２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路１２はインバータ回路として機能し、ローレベルのａ１が３ＮＡＮＤ回路１２で反転されて、ハイレベルの信号が３ＮＡＮＤ回路１２から出力される。また、インバータ回路１３からローレベルの信号がＡＮＤ回路１４の第１の入力に与えられ、ＡＮＤ回路１４からローレベルの信号が３ＮＡＮＤ回路２の第３の入力およびＡＮＤ回路４の第１の入力に与えられる。このため、ＡＮＤ回路４からローレベルの信号が端子ｅから出力される。この結果、下位ビットのＥＸＯＲ回路１の出力のレベルに関係なく、３ＮＡＮＤ回路２の出力はハイレベルになる。すなわち、４個の３ＮＡＮＤ回路２、１２、２２、３２の出力が全てハイレベルとなり、出力端子ｃからハイレベルの信号が出力される。したがって、出力端子ｃからハイレベルの信号が出力される。このハイレベルの出力はａ３とｂ３とが同じレベル、および、ａ２とｂ２とが同じレベルで、且つ、ａ１がｂ１よりも小さいために生じたので、最下位のビットａ０およびｂ０の大小に関係なく、ＡのデータはＢのデータよりも小さい（Ａ＜Ｂ）ことになる。
【００７４】
信号ａ３と信号ｂ３とが同じレベル、信号ａ２と信号ｂ２とが同じレベル、および、信号ａ１と信号ｂ１とが同じレベルの場合には、ＥＸＯＲ回路３１、２１、１１からローレベルの信号が３ＮＡＮＤ回路３２、２２、１２の第１の入力端子に入力される。したがって、ハイレベルの信号が３ＮＡＮＤ回路３２、２２、１２から出力される。また、インバータ回路３３からハイレベルの信号がＡＮＤ回路３４の第２の入力に与えられる。このとき、ＡＮＤ回路３４の第１の入力はハイレベルであるので、ＡＮＤ回路３４からハイレベルの信号がＡＮＤ回路２４の第１の入力に与えられる。また、インバータ回路２３からハイレベルの信号がＡＮＤ回路２４の第１の入力端子に入力されるので、ＡＮＤ回路２４からハイレベルの信号が３ＮＡＮＤ回路１２の第３の入力端子およびＡＮＤ回路１４の第２の入力端子に入力される。
【００７５】
この場合において、信号ａ０がハイレベル、信号ｂ０がローレベルの場合には、ＥＸＯＲ回路１からハイレベルの信号が３ＮＡＮＤ回路２の第１の入力端子に入力される。このとき、３ＮＡＤ回路２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路１２はインバータ回路として機能し、ハイレベルのａ０が３ＮＡＮＤ回路１２で反転されて、負論理のローレベルの信号が３ＮＡＮＤ回路２から出力される。また、インバータ回路３からローレベルの信号がＡＮＤ回路４の第１の入力端子に入力され、ＡＮＤ回路４からローレベルの信号が端子ｅから出力される。この結果、３ＮＡＮＤ回路２からのローレベルの出力のみによって、出力端子ｃから負論理のローレベルの信号が出力される。この負論理のローレベルの出力はａ３とｂ３とが同じレベル、ａ２とｂ２とが同じレベル、および、ａ１とｂ１とが同じレベルで、且つ、ａ０がｂ０よりも大きいために生じたので、ＡのデータはＢのデータよりも大きい（Ａ＞Ｂ）ことになる。
【００７６】
信号ａ３と信号ｂ３とが同じレベル、信号ａ２と信号ｂ２とが同じレベル、および、信号ａ１と信号ｂ１とが同じレベルの場合において、信号ａ０がローレベル、信号ｂ０がハイレベルの場合には、ＥＸＯＲ回路１からハイレベルの信号が３ＮＡＮＤ回路２の第１の入力に与えられる。このとき、３ＮＡＤ回路２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路２はインバータ回路として機能し、ローレベルのａ０が３ＮＡＮＤ回路２で反転されて、ハイレベルの信号が３ＮＡＮＤ回路２から出力される。また、インバータ回路３からローレベルの信号がＡＮＤ回路４の第２の入力端子に入力される。このため、ＡＮＤ回路４からローレベルの信号が端子ｅから出力される。この結果、４個の３ＮＡＮＤ回路２、１２、２２、３２の出力が全てハイレベルとなり、出力端子ｃからはハイレベルの信号が出力される。このハイレベルの出力は、ａ３とｂ３とが同じレベル、ａ２とｂ２とが同じレベル、および、ａ１とｂ１とが同じレベルで、且つ、ａ０がｂ０よりも小さいために生じたので、ＡのデータはＢのデータよりも小さい（Ａ＜Ｂ）ことになる。
【００７７】
信号ａ３と信号ｂ３とが同じレベル、信号ａ２と信号ｂ２とが同じレベル、信号ａ１と信号ｂ１とが同じレベル、および、信号ａ０と信号ｂ０とが同じレベルの場合には、ＥＸＯＲ回路３１、２１、１１、１からローレベルの信号が３ＮＡＮＤ回路３２、２２、１２、２の第１の入力端子に入力される。したがって、ハイレベルの信号が全ての３ＮＡＮＤ回路３２、２２、１２、２から出力される。この場合には、インバータ回路３３からハイレベルの信号がＡＮＤ回路３４の第２の入力に与えられる。このとき、ＡＮＤ回路３４の第１の入力はハイレベルであるので、ＡＮＤ回路３４からハイレベルの信号がＡＮＤ回路２４の第１の入力に与えられる。また、インバータ回路２３からハイレベルの信号がＡＮＤ回路２４の第２の入力に与えられる。したがって、ＡＮＤ回路２４からハイレベルの信号がＡＮＤ回路１４の第１の入力に与えられる。また、インバータ回路１３からハイレベルの信号がＡＮＤ回路１４の第２の入力に与えられる。したがって、ＡＮＤ回路１４からハイレベルの信号がＡＮＤ回路４の第１の入力に与えられる。また、インバータ回路３からハイレベルの信号がＡＮＤ回路４の第２の入力に与えられる。したがって、ＡＮＤ回路４からハイレベルの信号が端子ｅから出力される。
【００７８】
このように、図７の４ビットコンパレータ回路３００においては、２系統の４ビットのデータＡとデータＢとを比較し、Ａの値がＢの値より大きい（Ａ＞Ｂ）場合には、負論理のローレベルの信号を出力し、Ａの値がＢの値以下（Ａ≦Ｂ）の場合には、ハイレベルの信号を出力する。また、Ａの値とＢの値とが異なる（Ａ＞Ｂ又はＡ＜Ｂ）場合には、端子ｅからローレベルの信号を出力し、Ａの値とＢの値とが同じ場合、すなわち、信号ａ０、ａ１、ａ２、ａ３、および、信号ｂ０、ｂ１、ｂ２、ｂ３の各ビットの値が同じ場合には、端子ｅからハイレベルの信号を出力する。すなわち、出力端子ｃおよび端子ｅとデータＡおよびデータＢとの関係を「１」、「０」で表すと下記のようになる。
ｃ＝０（Ａ＞Ｂ），１（Ａ≦Ｂ）
ｅ＝０（Ａ≠Ｂ），１（Ａ＝Ｂ）
したがって、端子ｅのレベルによって、ｃ＝１（Ａ≦Ｂ）の中から（Ａ＜Ｂ）と（Ａ＝Ｂ）とを判別することができる。
【００７９】
Ａ＝Ｂ（ｅ＝１）のときに、端子ｅと端子ｆとを接続した場合には、端子ｅからハイレベルの信号がインバータ回路４１に入力される。この結果、インバータ回路４１から負論理のローレベルの信号が出力される。したがって、下記の関係が得られる。
ｃ＝０（Ａ≧Ｂ），１（Ａ＜Ｂ）
ｅ＝０（Ａ≠Ｂ），１（Ａ＝Ｂ）
この場合も、端子ｅのレベルによって、ｃ＝０（Ａ≧Ｂ）の中から（Ａ＞Ｂ）と（Ａ＝Ｂ）とを判別することができる。
すなわち、端子ｅと端子ｆとを接続するか否かに応じて、下記の関係が得られる。
端子ｅと端子ｆとを接続しない場合、ｃ＝０（Ａ＞Ｂ），１（Ａ≦Ｂ）
端子ｅと端子ｆとを接続した場合、ｃ＝０（Ａ≧Ｂ），１（Ａ＜Ｂ）
【００８０】
以上のように、図７の４ビットコンパレータ回路を集積回路によって実現した場合に、従来の４ビットコンパレータ回路（例えば、ＴＴＬでは「７４Ｌ８５」、ＣＭＯＳでは「４０６３、４５８５」）と比べて、配線パターンを大幅に削減できるので、配線パターン間の浮遊容量を小さくしてデータの遅延を抑制することにより、高速なデータ処理が可能になる。
【００８１】
次に、図７の４ビットコンパレータ回路をカスケードする場合について説明する。図８は、上位、中位、下位の３個の４ビットコンパレータ回路３０２、３０１、３００をカスケード接続した、１２ビットコンパレータ回路のブロック図である。図に示すように、上位の回路３０２の端子ｅ２と中位の回路３０１の端子ｄ１とを接続し、中位の回路３０１の端子ｅ１と下位の回路３００の端子ｄ０とを接続する。また。各回路３０２、３０１、３００の出力端子ｃ２、ｃ１、ｃ０を接続し、プルアップ抵抗ＲＬを介して電源に接続する。すなわち、各回路３０２、３０１、３００の出力端子ｃ２、ｃ１、ｃ０が負論理のワイヤードＯＲになっている。上位の回路３０２には、４ビットのデータＡ２（ａ１１、ａ１０、ａ９、ａ８）および４ビットのデータＢ２（ｂ１１、ｂ１０、ｂ９、ｂ８）が入力される。中位の回路３０１には、４ビットのデータＡ１（ａ７、ａ６、ａ５、ａ４）および４ビットのデータＢ１（ｂ７、ｂ６、ｂ５、ｂ４）が入力される。下位の回路３００には、４ビットのデータＡ０（ａ３、ａ２、ａ１、ａ０）および４ビットのデータＢ０（ｂ３、ｂ２、ｂ１、ｂ０）が入力される。
【００８２】
図８は、図７の４ビットコンパレータ回路３００をカスケード接続して１２ビットコンパレータ回路を構成した回路である。次に、この１２ビットコンパレータ回路の動作について説明する。ただし、各回路３０２、３０１、３００の内部における動作は、図７に示した回路と同じであるので、説明を省略する。上位の回路３０２のデータＡ２の値とデータＢ２の値とが比較され、上位の回路３０２のデータＡ２の値がデータＢ２の値より大きい（Ａ２＞Ｂ２）場合には、出力端子ｃ２から負論理のローレベルの信号が出力される。また、端子ｅ２からローレベルの信号が中位の回路３０１の端子ｄ１に与えられる。このため、中位の回路３０１においては、出力端子ｃ１からハイレベルの信号が出力される。また、端子ｅ１からローレベルの信号が下位の回路３００の端子ｄ０に与えられる。このため、下位の回路３００においては、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。
【００８３】
上位の回路３０２のデータＡ２の値がデータＢ２の値以下（Ａ２≦Ｂ２）の場合には、出力端子ｃ２からハイレベルの信号が出力される。また、端子ｅ２からローレベルの信号が中位の回路３０１の端子ｄ１に与えられる。このため、中位の回路３０１においては、出力端子ｃ１からハイレベルの信号が出力される（図７参照）。また、端子ｅ１からローレベルの信号が下位の回路３００の端子ｄ０に与えられる。このため、下位の回路３００においては、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。
【００８４】
上位の回路３０２のデータＡ２の値とデータＢ２とが同じ（Ａ２＝Ｂ２）場合には、出力端子ｃ２からハイレベルの信号が出力される。また、端子ｅ２からハイレベルの信号が中位の回路３０１の端子ｄ１に与えられる。この場合には、中位の回路３０１においては、データＡ１の値とデータＢ１の値とが比較される。中位の回路３０１のデータＡ１の値がデータＢ１の値より大きい（Ａ１＞Ｂ１）場合には、出力端子ｃ１から負論理のローレベルの信号が出力される。また、端子ｅ１からローレベルの信号が下位の回路３００の端子ｄ０に与えられる。このため、下位の回路３００においては、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。
【００８５】
上位の回路３０２のデータＡ２の値とデータＢ２とが同じ（Ａ２＝Ｂ２）場合において
、中位の回路３０１のデータＡ１の値がデータＢ１の値以下（Ａ１≦Ｂ１）の場合には、出力端子ｃ１からハイレベルの信号が出力される。また、端子ｅ１からローレベルの信号が下位の回路３００の端子ｄ０に与えられる。このため、下位の回路３００においては、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。
【００８６】
上位の回路３０２のデータＡ２の値とデータＢ２とが同じ（Ａ２＝Ｂ２）場合で、且つ、中位の回路３０１のデータＡ１の値とデータＢ１とが同じ（Ａ１＝Ｂ１）場合には、出力端子ｃ２および出力ｃ１から共にハイレベルの信号が出力される。また、上位の回路３０２の端子ｅ２からハイレベルの信号が中位の回路３０１の端子ｄ１に与えられ、中位の回路３０１の端子ｅ１からハイレベルの信号が下位の回路３００の端子ｄ０に与えられる。この場合には、下位の回路３００においては、データＡ０の値とデータＢ０の値とが比較される。下位の回路３００のデータＡ０の値がデータＢ０の値より大きい（Ａ０＞Ｂ０）場合には、出力端子ｃ０から負論理のローレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。
【００８７】
上位の回路３０２のデータＡ２の値とデータＢ２とが同じ（Ａ２＝Ｂ２）場合で、且つ、中位の回路３０１のデータＡ１の値とデータＢ１とが同じ（Ａ１＝Ｂ１）場合において、下位の回路３００のデータＡ０の値がデータＢ０の値以下（Ａ０≦Ｂ０）の場合には、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。
【００８８】
上位の回路３０２のデータＡ２の値とデータＢ２とが同じ（Ａ２＝Ｂ２）場合、中位の回路３０１のデータＡ１の値とデータＢ１とが同じ（Ａ１＝Ｂ１）場合、且つ、下位の回路３００のデータＡ０の値とデータＢ０とが同じ（Ａ０＝Ｂ０）場合には、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からハイレベルの信号が出力される。
【００８９】
このように、図８に示した上位、中位、下位の３個の４ビットコンパレータ回路３０２、３０１、３００をカスケード接続した場合には、各４ビットコンパレータ回路があたかも１ビットのコンパレータ回路のような動作になる。これは、上位の４ビットコンパレータ回路と下位の４ビットコンパレータ回路とが１ビットの情報によってカスケードされているからである。この情報は、上位のコンパレータ回路の比較データが異なっているか（ｅ＝０）又は一致しているか（ｅ＝１）を表している。したがって、カスケードするコンパレータ回路のビット数にかかわらず、２系統のパラレルデータを比較するコンパレータ回路をこの１ビットの情報（以下、ｅ信号という）のみによってカスケードする構成が可能となる。
【００９０】
図９は、実施形態のメディアンフィルタ回路２００における８ビットコンパレータ回路４００の構成を示している。図に示すように、カスケード接続する上位のコンパレータ回路からｅ信号を受けて、比較処理を実行し、下位のコンパレータ回路に対してｅ信号を出力する。この場合にも、図７の４ビットコンパレータ回路３００と同様に、１ビットの比較回路を単位として回路が構成されている。８ビットコンパレータ回路４００の動作については、図７の４ビットコンパレータ回路３００と基本的に同様であるので、説明は省略する。
【００９１】
このように、図７の４ビットコンパレータ回路３００、及び、図９の８ビットコンパレータ回路４００は、１ビットの比較回路を単位として回路が構成されている。すなわち、ＥＸＯＲ回路は、入力された１ビットのａ（第１のデジタルデータ）およびｂ（第２のデジタルデータ）のビット値が一致する場合は一致信号「０」を発生し、ビット値が不一致の場合は不一致信号「１」を発生する入力回路の機能として働く。ＡＮＤ回路は、上位のビット比較回路から送信された一致信号「０」又は不一致信号「１」、及び、インバータ回路を介してＥＸＯＲ回路から得られる一致信号「０」又は不一致信号「１」を受信する受信回路の機能として、さらに、下位のビット比較回路に対して一致信号「０」又は不一致信号「１」を送信する送信回路の機能として働く。３ＮＡＮＤ回路は、ＥＸＯＲ回路によって不一致信号「１」が発生され、且つ、上位のビット比較回路のＡＮＤ回路から一致信号「０」が入力された場合には、ＥＸＯＲ回路に入力されている１ビットのａを反転して出力する出力回路の機能として働く。ただし、ＥＸＯＲ回路によって一致信号「０」が発生されたときは、上位のビット比較回路のＡＮＤ回路からの入力の値にかかわらず、他の１ビットの比較回路における３ＮＡＮＤ回路の出力に依存する。言い換えれば、出力回路の機能を停止する。
【００９２】
このように、本発明によるデジタルコンパレータ回路は、１ビットの比較回路を単位として回路が構成され、上位のビットの比較回路から下位のビットの比較回路に情報を伝達する伝送路の系統（図７、図８の端子ｄから端子ｅに至る縦方向）と、比較すべき２つのビット（ａｍ，ｂｍ；ｍ＝０，１，３，…）に応じて情報を出力する伝送路の系統（図７、図８のデータ入力からデータ出力に至る横方向）とが分離している。したがって、任意のビット数ｍからなる第１のデジタルデータ（Ａ＝ａ０，ａ１，ａ２，ａ３，…ａｍ）及び第２のデジタルデータ（Ａ＝ｂ０，ｂ１，ｂ２，ｂ３，…ｂ（ｍ−１））を比較するコンパレータ回路を構成する場合には、１ビットの比較回路をｍ個カスケード接続するだけでよい。
【００９３】
具体的には、各ビット比較回路は、入力された１ビットの第１のデータであるａｍ（ｍ＝０，１，２，３，…）および第２のデータであるｂｍのビット値が一致する場合は一致信号を発生し、そのビット値が不一致の場合は不一致信号を発生する入力回路としてのＥＸＯＲ回路と、入力回路によって不一致信号が発生された場合、又は、上位のビット比較回路から不一致信号が受信された場合には、下位のビット比較回路に対して不一致信号を送信し、入力回路によって一致信号が発生され、且つ、上位のビット比較回路から一致信号が受信された場合には、下位のビット比較回路に対して一致信号を送信する送受信回路としてのＡＮＤ回路と、入力回路によって不一致信号が発生され、且つ、送受信回路によって上位のビット比較回路から一致信号が受信された場合には、入力回路に入力されている第１のデータを出力する出力回路としての３ＮＡＮＤ回路と、を有する。さらにこの場合において、送受信回路としてのＡＮＤ回路は、上位のビット比較回路から１ビットの不一致信号又は一致信号を受信し、下位のビット比較回路に対して１ビットの不一致信号又は一致信号を送信する。この結果、任意のｍビットのデジタルコンパレータ回路を構成する場合に、極めて容易に１ビットの比較回路をｍ個カスケード接続することが可能になる。
【００９４】
このように、本発明のデジタルコンパレータ回路によれば、１ビットの比較回路を単位として回路が構成され、上位のビットの比較回路から下位のビットの比較回路に情報を伝達する伝送路の系統と、比較すべき２つのビットに応じて情報を出力する伝送路の系統とが分離しているので、従来のコンパレータ回路と比べて、回路規模及び配線パターンを大幅に削減することができる。この結果、画像データのようにデータ量の多いデジタルデータを高速に処理することができる。例えば、図７の４ビットコンパレータ回路のゲート回路の数および配線パターンは、図１０に示した従来の４ビットコンパレータ回路（７４Ｌ８５）のゲート回路の数および配線パターンよりも少ない。さらに、図９の８ビットコンパレータ回路のゲート回路の数および配線パターンは、図１１および図１２に示した従来の８ビットコンパレータ回路（７４６８２）のゲート回路の数および配線パターンよりも大幅に少ない。
【００９５】
何故ならば、従来のデジタルコンパレータ回路は、図１０乃至図１２に示すように、上位のビットの比較回路から下位のビットの比較回路に情報を伝達する伝送路の系統と、比較すべき２つの１ビットに応じて情報を出力する伝送路の系統とが同じ方向になっているので、これらの情報を処理するゲート回路の数が多くなり、配線パターンが複雑になるからである。このことは、図１０に示す４ビットコンパレータ回路は比較するビット数が少ないのでカスケード接続できるが、図１１及び図１２の８ビットコンパレータ回路は比較するビット数が多くなってカスケード接続できないことからも明らかである。
【００９６】
以上のように、本発明のデジタルデータ処理回路の第２実施形態におけるデジタルコンパレータ回路によれば、画像データのようにデータ量の多いデジタルデータを高速に処理することができる。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１実施形態のデジタルデータ処理回路であるメディアンフィルタ回路を適用した画像処理回路のブロック図である。
【図２】図１のメディアンフィルタ回路の一部の回路図である。
【図３】図１のメディアンフィルタ回路の一部の回路図である。
【図４】図１のメディアンフィルタ回路の一部の回路図である。
【図５】図１のメディアンフィルタ回路の画素データ処理の動作例を示す図である。
【図６】図１の画像メモリ回路及びメディアンフィルタ回路に入力されるパルス信号のタイミングチャートである。
【図７】本発明の第２実施形態のデジタルデータ処理回路であるデジタルコンパレータ回路の動作を説明するための４ビットのデジタルコンパレータ回路の回路図である。
【図８】図７の４ビットコンパレータ回路の３個をカスケード接続した１２ビットコンパレータ回路のブロック図である。
【図９】図１の第１実施形態のメディアンフィルタ回路に使用する第２実施形態の８ビットのデジタルコンパレータ回路の回路図である。
【図１０】従来の４ビットの比較回路７４Ｌ８５の回路図である。
【図１１】従来の８ビットの比較回路７４６８２の回路図の半分である。
【図１２】従来の８ビットの比較回路７４６８２の回路図の残りの半分である。
【符号の説明】
【００９８】
１００  画像メモリ回路
１００Ａ、１００Ｂ  メモリエリア
２００  メディアンフィルタ回路
３００  ４ビットコンパレータ回路
４００  ８ビットコンパレータ回路
【図１】
2008257368.tif 000003
【図２】
2008257368.tif 000004
【図３】
2008257368.tif 000005
【図４】
2008257368.tif 000006
【図５】
2008257368.tif 000007
【図６】
2008257368.tif 000008
【図７】
2008257368.tif 000009
【図８】
2008257368.tif 000010
【図９】
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【図１０】
2008257368.tif 000012
【図１１】
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【図１２】
2008257368.tif 000014
【手続補正書】
【提出日】平成19年7月17日(2007.7.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力された複数ビットからなる第１のデジタルデータおよび第２のデジタルデータをビットごとに比較する複数のビット比較回路を備えたデジタルデータ処理回路であって、
各ビット比較回路は、
上位のビットの比較回路から下位のビットの比較回路に情報を伝達する第１系統の伝送路と、
比較すべき第１のデジタルデータおよび第２のデジタルデータのビット値に応じて情報を出力する第２系統の伝送路と、
を有することを特徴とするデジタルデータ処理回路。
【請求項２】
入力された複数ビットからなる第１のデジタルデータおよび第２のデジタルデータをビットごとに比較する複数のビット比較回路を備えたデジタルデータ処理回路であって、
各ビット比較回路は、
入力された１ビットの第１のデジタルデータおよび第２のデジタルデータのビット値が一致する場合は一致信号を発生し、当該ビット値が不一致の場合は不一致信号を発生する入力回路と、
前記入力回路によって不一致信号が発生された場合、又は、上位のビット比較回路から不一致信号が受信された場合には、下位のビット比較回路に対して不一致信号を送信し、前記入力回路によって一致信号が発生され、且つ、上位のビット比較回路から一致信号が受信された場合には、下位のビット比較回路に対して一致信号を送信する送受信回路と、
前記入力回路によって不一致信号が発生され、且つ、前記送受信回路によって上位のビット比較回路から一致信号が受信された場合には、前記入力回路に入力されている第１のデジタルデータを出力する出力回路を有することを特徴とするデジタルデータ処理回路。
【請求項３】
前記送受信回路は、上位のビット比較回路から１ビットの不一致信号又は一致信号を受信し、下位のビット比較回路に対して１ビットの不一致信号又は一致信号を送信することを特徴とする請求項２に記載のデジタルデータ処理回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
請求項１に記載のデジタルデータ処理回路は、入力された複数ビットからなる第１のデジタルデータおよび第２のデジタルデータをビットごとに比較する複数のビット比較回路を備えたデジタルコンパレータ回路であって、各ビット比較回路は、上位のビットの比較回路から下位のビットの比較回路に情報を伝達する第１系統の伝送路（実施形態においては、図７及び図９のＡＮＤ回路の入出力の縦方向の経路に相当する）と、比較すべき第１のデジタルデータおよび第２のデジタルデータのビット値に応じて情報を出力する第２系統の伝送路（実施形態においては、図７及び図９のＥＸＯＲ回路から３ＮＡＮＤ回路に至る横方向の経路に相当する）と、を有する構成になっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
請求項２に記載のデジタルデータ処理回路は、入力された複数ビットからなる第１のデジタルデータおよび第２のデジタルデータをビットごとに比較する複数のビット比較回路を備えたデジタルデータ処理回路であって、各ビット比較回路は、入力された１ビットの第１のデジタルデータおよび第２のデジタルデータのビット値が一致する場合は一致信号を発生し、当該ビット値が不一致の場合は不一致信号を発生する入力回路（実施形態においては、図７及び図９のＥＸＯＲ回路に相当する）と、入力回路によって不一致信号が発生された場合、又は、上位のビット比較回路から不一致信号が受信された場合には、下位のビット比較回路に対して不一致信号を送信し、入力回路によって一致信号が発生され、且つ、上位のビット比較回路から一致信号が受信された場合には、下位のビット比較回路に対して一致信号を送信する送受信回路（実施形態においては、図７及び図９のＡＮＤ回路に相当する）と、入力回路によって不一致信号が発生され、且つ、送受信回路によって上位のビット比較回路から一致信号が受信された場合には、入力回路に入力されている第１のデジタルデータを出力する出力回路（実施形態においては、図７及び図９の３ＮＡＮＤ回路に相当する）と、を有する構成になっている。
この場合において、請求項３に記載したように、送受信回路は、上位のビット比較回路から１ビットの不一致信号又は一致信号を受信し、下位のビット比較回路に対して１ビットの不一致信号又は一致信号を送信する構成にしてもよい。