(57)【要約】【課題】セル部の素子特性を劣化させずに、周辺回路部の電解集中を緩和することが可能なフラッシュメモリを提供すること。【解決手段】フラッシュメモリは、半導体基板101の主表面上に形成された第１のゲート絶縁膜102と、前記第１のゲート絶縁膜102の上に形成された浮遊ゲート電極層103とを有するメモリセル部と、前記半導体基板101の主表面上に形成された第２のゲート絶縁膜102と、前記第２のゲート絶縁膜102上に形成されたゲート電極層103とを有する周辺回路部とを具備し、前記第１のゲート絶縁膜102の上面及び底面に接して形成されたバーズビークの侵入深さよりも、前記第２のゲート絶縁膜102の上面及び底面に接して形成されたバーズビークの侵入深さが深い。【選択図】      図１４
2008177277.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された浮遊ゲート電極層とを有するメモリセル部と、
前記半導体基板の主表面上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極層とを有する周辺回路部と
を具備し、
前記第１のゲート絶縁膜の上面及び底面に接して形成されたバーズビークの侵入深さよりも、前記第２のゲート絶縁膜の上面及び底面に接して形成されたバーズビークの侵入深さが深い
ことを特徴とするフラッシュメモリ。
【請求項２】
半導体基板の主表面に、第１のゲート絶縁膜と浮遊ゲート電極層とを有するメモリセル部を素子分離するための第１のアイソレーション溝と、第２のゲート絶縁膜とゲート電極層とを有する周辺回路部を素子分離するための、前記第１のアイソレーション溝よりもゲート幅方向の幅の広い第２のアイソレーション溝とを形成する工程と、
前記第１のアイソレーション溝を一部或いは完全に埋め込み、且つ前記第２のアイソレーション溝を一部埋め込むように、ライナー絶縁膜を堆積させる工程と、
前記第２のアイソレーション溝に堆積した前記ライナー絶縁膜を介して前記半導体基板及び前記ゲート電極層を酸化してシリコン酸化膜を形成することにより、前記第１のゲート絶縁膜の上面及び底面に接して形成されるバーズビークの侵入深さよりも、前記第２のゲート絶縁膜の上面及び底面に接して形成されるバーズビークの侵入深さを深くする工程と、
前記シリコン酸化膜を形成する工程の後に、前記ライナー絶縁膜の上から埋め込み絶縁膜を形成する工程と
を含むことを特徴とするフラッシュメモリの製造方法。
【請求項３】
前記ライナー絶縁膜を介してシリコン酸化膜を形成するための酸化は、プラズマ酸化、またはラジカル酸化であること
を特徴とする請求項２に記載のフラッシュメモリの製造方法。
【請求項４】
前記第１の及び第２のアイソレーション溝に堆積した前記ライナー絶縁膜のゲート幅方向の膜厚は３０nm以下であり、前記ライナー絶縁膜の堆積後の前記第１のアイソレーション溝のゲート幅方向の幅は１０nm以下であること
を特徴とする請求項２に記載のフラッシュメモリの製造方法。
【請求項５】
前記ライナー絶縁膜を堆積させた後であって、前記ライナー絶縁膜の上から埋め込み絶縁膜を形成する工程の前に、
前記第２のアイソレーション溝の側壁にイオン注入を行うこと
を特徴とする請求項２に記載のフラッシュメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離領域にシャロートレンチアイソレーション（Shallow Trench Isolation：ＳＴＩ）を用いるフラッシュメモリ及びフラッシュメモリの製造方法に関するものである。
【背景技術】
【０００２】
近年、フラッシュメモリの微細化は、高集積化によるビットコストの抑制を目的として積極的に進められている。量産レベルでも最小加工寸法が７０nmのフラッシュメモリが生産されるようになってきており、技術的難度が高まってきている。しかしながら、今後も一層の微細化が進展していくことが予測されており、既に開発段階では、５０nm程度まで微細化されたデバイスが試作されている。
【０００３】
このような急激な素子の微細化に伴い、微細化されるセルと、セルほどには微細化が必要とされない周辺回路部との特性を損ねることなく加工を行うことが困難になってきている。
【０００４】
従来、シャロートレンチアイソレーション(Shallow Trench Isolation：ＳＴＩ)のアイソレーション溝を形成したあとに露出したアクティヴエリア（Active Area）の側面を酸化してシリコン熱酸化膜(以下、アクティヴエリア酸化膜)を形成してきた。アクティヴエリア酸化膜の目的としては、ＳＴＩ加工によるアクティヴエリア端部の欠陥を除去する以外に、アクティヴエリア端部の形状を丸めて電界集中を緩和することがあげられる。フラッシュメモリの周辺回路部には３０Ｖ以上の高電圧動作が要求される回路部が存在するので、電界集中の緩和のために十分な丸め酸化がアクティヴエリアの酸化によって行われることが好ましい（例えば、特許文献１、２参照。）。
【０００５】
一方セル部においては、今後ハーフピッチ（Half Pitch）が４５nmから３２nmへ微細化が進められていくと、アクティヴエリア側面の酸化によるアクティヴエリアの「細り」がナローチャネル効果を増大させる。また、アクティヴエリア側面の酸化に起因するバーズビーク（Bird’s Beak）酸化によって、セル部のゲート酸化膜厚が実効的に厚くなってしまい、フラッシュメモリの書き込み/消去電圧増大、書き込み消去速度低下を招くという問題があった。
【０００６】
このようなアクティヴエリアの酸化に対する要求がセル部と周辺回路部とで異なっている問題に対しては、セル部のＳＴＩ形成と周辺回路部のＳＴＩ形成を別作りにすることで、アクティヴエリアの酸化も別々に実行することが考えられる。
【０００７】
しかしこれによって、リソグラフィ工程が倍増してしまい、しかも、最も微細な加工が要求されるセル部に周辺回路部を合わせるには周辺回路部にも高い開口数（ＮＡ）での加工が必要となる等、工程数が大幅に増大してしまうという問題があった。
【特許文献１】特開２００２−１４１４０８号公報
【特許文献２】米国特許第６，５０９，２３２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、セル部の素子特性を劣化させずに、周辺回路部の電解集中を緩和することが可能なフラッシュメモリ及びフラッシュメモリの製造方法を提供する。
【課題を解決するための手段】
【０００９】
この発明の第１の態様に係るフラッシュメモリは、半導体基板の主表面上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された浮遊ゲート電極層とを有するメモリセル部と、前記半導体基板の主表面上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極層とを有する周辺回路部とを具備し、前記第１のゲート絶縁膜の上面及び底面に接して形成されたバーズビークの侵入深さよりも、前記第２のゲート絶縁膜の上面及び底面に接して形成されたバーズビークの侵入深さが深い。
【００１０】
この発明の第２の態様に係るフラッシュメモリの製造方法は、半導体基板の主表面に、第１のゲート絶縁膜と浮遊ゲート電極層とを有するメモリセル部を素子分離するための第１のアイソレーション溝と、第２のゲート絶縁膜とゲート電極層とを有する周辺回路部を素子分離するための、前記第１のアイソレーション溝よりもゲート幅方向の幅の広い第２のアイソレーション溝とを形成する工程と、前記第１のアイソレーション溝を一部或いは完全に埋め込み、且つ前記第２のアイソレーション溝を一部埋め込むように、ライナー絶縁膜を堆積させる工程と、前記第２のアイソレーション溝に堆積した前記ライナー絶縁膜を介して前記半導体基板及び前記ゲート電極層を酸化してシリコン酸化膜を形成することにより、前記第１のゲート絶縁膜の上面及び底面に接して形成されるバーズビークの侵入深さよりも、前記第２のゲート絶縁膜の上面及び底面に接して形成されるバーズビークの侵入深さを深くする工程と、前記シリコン酸化膜を形成する工程の後に、前記ライナー絶縁膜の上から埋め込み絶縁膜を形成する工程とを含む。
【発明の効果】
【００１１】
本発明によれば、セル部の素子特性を劣化させずに、周辺回路部の電解集中を緩和することが可能なフラッシュメモリ及びフラッシュメモリの製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００１３】
(第１の実施形態)
本発明の第１の実施形態に関わるフラッシュメモリの製造方法を図１乃至図１５を用いて説明する。本実施形態においてはフラッシュメモリのセル部をあらかじめＣＶＤシリコン酸化膜で埋め込んでおいてから、アクティヴエリア側面の酸化を行ったあとにＳＴＩを形成する。
【００１４】
まず、図１に示すように半導体基板１０１の上に、ゲート絶縁膜となるシリコン熱酸窒化膜１０２を、公知のリソグラフィ工程及びエッチング工程を経ることによりセル部では膜厚が８nm（第１のゲート絶縁膜）、周辺回路の高電圧回路では膜厚が４０nm（第２のゲート絶縁膜）となるように作り分けて形成する。
【００１５】
次に、図２に示すように、フローティングゲートとなるＰドープ多結晶シリコン膜１０３（浮遊ゲート電極層）を９０nm、ＣＭＰの研磨ストッパーとなるシリコン窒化膜１０４を７０nm形成する。さらに基板全面に反応性イオンエッチング(ＲＩＥ)のマスクとなるＣＶＤシリコン酸化膜１０５を形成し、その上にフォトレジスト膜(図示せず)を塗布する。
【００１６】
次に、通常のリソグラフィ技術によってフォトレジス膜を加工し、フォトレジスト膜をマスクとして、ＣＶＤシリコン酸化膜１０５をＲＩＥによって加工してハードマスクを形成する(図示せず)。フォトレジストはアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【００１７】
次いで、図３に示すように、ＣＶＤシリコン酸化膜１０５のハードマスクを用いてＲＩＥにより、シリコン窒化膜１０４、Ｐドープ多結晶シリコン膜１０３、シリコン熱酸窒化膜１０２、半導体基板１０１を順次加工して、半導体基板にエッチング深さ２２０nmのアイソレーション溝１０６−１及び１０６−２を形成する。アイソレーション溝１０６−１及び１０６−２はＳＴＩとなる。セル部のアイソレーション溝１０６−１のＳＴＩ幅は４５nm、周辺回路部のアイソレーション溝１０６−２のＳＴＩ幅は１００nm以上である。
【００１８】
続いて、図４に示すように基板全面にシランとＮ２Ｏとを原料として用いるＣＶＤ法でシリコン酸化膜１０７（ライナー絶縁膜）を２５nmの膜厚となるように堆積して形成する。この結果、アイソレーション溝１０６−１の内部はシリコン酸化膜１０７でほぼ完全に埋め込まれ、アイソレーション溝１０６−２もシリコン酸化膜１０７で全面が覆われる。
【００１９】
次に図５に示すように、プラズマ酸化によってシリコン酸化膜１０７越しにアクティヴエリアとなる半導体基板１０１及びＰドープ多結晶シリコン膜１０３の側壁に６nmの膜厚のシリコン酸化膜１０８を形成する。このプラズマ酸化は、ＩＣＰ(誘導結合プラズマ)で励起した活性酸素によって温度８５０℃でテストピース上で行った。ＣＶＤ法で堆積して形成されたシリコン酸化膜１０７に比べて、下地の半導体基板１０１及びＰドープ多結晶シリコン膜１０３を酸化させて形成した酸化膜１０８は高密度の膜となっている。
【００２０】
このプラズマ酸化はシリコン酸化膜１０７を介して、酸化種である活性酸素によってなされる。活性酸素はＣＶＤ法で形成されたシリコン酸化膜の中を３０nmを超える深さまで拡散すると失活する、即ち酸化剤としての酸化力が失われる。このことは、図６からも明らかである。
【００２１】
図６は、ＣＶＤ法で形成されたシリコン酸化膜越しにプラズマ酸化を実行した場合において、当初の酸化膜厚、即ち、本実施形態におけるシリコン酸化膜１０７の膜厚を横軸に、プラズマ酸化によって形成された酸化膜１０８による膜厚増加量を縦軸にして示したものである。図６に示されるように、ＣＶＤ法で形成されたシリコン酸化膜１０７の酸化膜厚が３０nmを越すと、活性酸素が失活して膜厚増加量は殆どなくなる。
【００２２】
本実施形態では、シリコン酸化膜１０７は膜厚が３０nm以下である２５nmとなるように形成されるが、セル部のアイソレーション溝１０６−１の当初の溝幅は４５nmである。よって、図４に示されるようにアイソレーション溝１０６−１の内部はシリコン酸化膜１０７でほぼ完全に埋め込まれている。
【００２３】
従って、周辺回路部では酸化剤を失活させることなくアクティヴエリアの側壁に到達させることができるので、図５に示されるようにアイソレーション溝１０６−２ではシリコン酸化膜１０７の下のアクティヴエリアの側壁に酸化膜１０８が形成される。同時に、シリコン熱酸窒化膜１０２と半導体基板１０１との界面及びシリコン熱酸窒化膜１０２とＰドープ多結晶シリコン膜１０３との界面に沿って酸化膜１０８が侵入してゆき、いわゆるバーズビークが形成される。このときの周辺回路でのアクティヴエリア端部におけるバーズビークの侵入長は、図５に示したように１３nmである。
【００２４】
しかし、セル部では、アイソレーション溝１０６−１の内部はシリコン酸化膜１０７でほぼ完全に埋め込まれているため、活性酸素がアクティヴエリアの側壁まで到達できない。従って、シリコン窒化膜１０４の表面の一部は酸化されるものの、アイソレーション溝１０６−１に面したシリコン基板１０１は殆ど酸化されない。
【００２５】
以上説明したように本実施形態においては、セル部のアクティヴエリア側壁にはプラズマ酸化による酸化膜を殆ど形成することなく、周辺回路部のアクティヴエリア側壁にのみ厚い酸化膜を形成し、バーズビークによってアクティヴエリアの端部を丸めた形状とすることが可能となる。
【００２６】
ところで、プラズマ酸化の酸化剤として用いられる活性酸素はプラズマ源でプラズマ化されることにより電荷を有して励起状態になっているので、狭い溝内では溝の壁面との相互作用で失活してしまう。従って、本実施形態のようにアイソレーション溝１０６−１内部をシリコン酸化膜１０７でほぼ完全に埋め込まないで、セル内部に細くスリット状に埋め残しを作った場合でもほぼ同様の効果が得られる。
【００２７】
シリコン酸化膜１０７を堆積した後の溝幅とゲート酸化膜の上下界面にそって形成されるバーズビークの侵入長は、図７に示されるような相関関係がある。従って、シリコン酸化膜１０７の堆積後のセル部の埋め残し領域の幅（シリコン酸化膜１０７の堆積後のアイソレーション溝１０６−１の幅）を１０nm以下にすることによりバーズビークの形成を抑制できる。
【００２８】
さらに、プラズマ酸化においては、高圧にすると酸化剤同士がぶつかって失活する。よって、セル部の埋め残し領域の幅を狭くすることによって酸化剤が拡散しにくくすると同時に、このような条件(高圧条件)を選択することにより溝内での酸化膜の成長を抑制できるようにすることが重要である。
【００２９】
本実施形態においては、半導体基板１０１及びＰドープ多結晶シリコン膜１０３からなる下地の上に熱酸化膜を形成することなく、シリコン酸化膜１０７（ライナー絶縁膜）を堆積した。しかし、シリコン酸化膜１０７の堆積に先んじて、導体基板１０１及びＰドープ多結晶シリコン膜１０３をバーズビークが問題にならない程度に熱酸化しておくことも可能である。下地の熱酸化にはシリコン表面の有機物等を酸化除去してクリーニングする効果があるためである。このような場合にもシリコン酸化膜１０７を介してプラズマ酸化することにより周辺回路部にだけ更に厚く深いバーズビーク酸化領域を形成することができるのでアクティヴエリア端部の丸めによる耐圧の向上等の効果が期待できる。
【００３０】
図５で示した酸化膜１０８を形成後、図８に示すようにウエットエッチングによって前記シリコン酸化膜１０７を５nm程度の幅だけエッチングすることにより、セル部に埋め込まれたシリコン酸化膜１０７のシーム部（継ぎ目部）を開いて溝１０６−１を再び開口する。
【００３１】
次に、図９に示すように、基板全面にポリシラザン膜１０９を形成することにより、アイソレーション溝１０６−１及び１０６−２を完全に埋め込む。ポリシラザン膜は成膜時に流動性を有している絶縁膜である。
【００３２】
ポリシラザン膜１０９の形成は以下のように行う。
【００３３】
平均分子量が２０００〜６０００の過水素化シラザン(パーハイドロシラザン)重合体[(ＳｉＨ２ＮＨ)ｎ]をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成する。次に、その過水素化シラザン重合体溶液をスピンコーティング法により、半導体基板１０１の表面に塗布する。
【００３４】
液体の塗布であるために、本実施形態のような１０nm程度の狭いアイソレーション溝１０６−１の内部にもボイド（未充填）やシーム(継ぎ目状の未充填）を生じることなく、過水素化シラザン重合体が埋め込まれる。スピンコーティング法の条件は例えば半導体基板１０１の回転速度１２００rpm、回転時間３０秒、過水素化シラザン重合体溶液の滴下量２ccで、狙い塗布膜厚はベーク直後で４５０nmである。
【００３５】
次に塗膜を形成した半導体基板１０１をホットプレート上で１５０℃に加熱し、不活性ガス雰囲気中で３分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態では塗膜中には溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存しており、この状態では過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。
【００３６】
以上のようにして形成された過水素化ポリシラザン膜に対して、温度２５０℃、気圧４００Torr、で１時間の減圧水蒸気酸化を行うことで、膜中に残存したＣ、Ｎを除去する。更に、８００℃から１０００℃の不活性ガス雰囲気中でアニールを行うことにより、ポリシラザン膜を緻密化する。
【００３７】
次に図１０に示すように、ＣＭＰ技術により、シリコン窒化膜１０４をストッパーとして、ＣＶＤシリコン酸化膜１０５、シリコン酸化膜１０７、及びポリシラザン膜１０９を研磨する。この結果、アイソレーション溝１０６−１及び１０６−２の内部にのみポリシラザン膜１０９が残存することになる。
【００３８】
次に図１１に示すように、反応性イオンエッチングによって、アイソレーション溝１０６−１及び１０６−２の内部に残存する埋め込み絶縁膜(シリコン酸化膜１０７、及びポリシラザン膜１０９)を７０nmエッチバックする。
【００３９】
さらに、図１２に示すように、公知のリソグラフィ技術及びＲＩＥ技術により、セル部ＳＴＩ領域となるアイソレーション溝１０６−１内をさらに５０nmエッチバックする。
【００４０】
次いで、図１３に示すようにホット燐酸中でシリコン窒化膜１０４を除去することにより、セル部及び周辺回路部におけるＳＴＩ領域が形成された。ここで、ホット燐酸中でのシリコン酸化膜１０７とポリシラザン膜１０９のエッチングレートの違いから、図示されるようにポリシラザン膜１０９の上部がやや凹んでしまう。
【００４１】
次に、図１４に示すように電極間絶縁膜(ＩＰＤ:Inter-Poly-Dielectric)となるＯＮＯ膜１１０を形成し、更にコントロールゲート電極となるＰドープ多結晶シリコン膜１１１を形成する。公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜１１１、ＯＮＯ膜１１０、Ｐドープ多結晶シリコン膜１０３を順次加工して、コントロールゲート及びフローティングゲートを形成する（図示せず）。
【００４２】
この後、詳細な工程の説明は省略するが、図１５に示すように層間絶縁膜(ＰＭＤ:Pre-Metal-Dielectric)１１２、１１３、１１４、及び配線１１５、１１６、コンタクトプラグ１１７、１１８を有する多層配線形成を行なうことにより、最終構造のデバイスとなる。
【００４３】
本実施形態においては、プラズマ酸化における酸化剤が拡散中に失活して酸化速度が急激に低下することを利用している。即ち、酸化剤が拡散しなければならない距離を短くした周辺回路部ではアクティヴエリアの側壁に厚い酸化膜が形成され、当該距離を長くしたセル部では殆どアクティヴエリアの側壁が酸化されないような酸化を実現することができる。
【００４４】
実際には、プラズマ酸化以降の後工程において、セル部にも微小なバーズビークが形成される可能性がある。しかしながらそれを考慮に入れたとしても、本実施形態の手法によりメモリセル部に形成されたバーズビークの侵入深さよりも、周辺回路部に形成されたバーズビークの侵入深さを深くすることが可能となる。その結果、セル部と周辺回路部とで異なるアクティヴエリア端部の酸化形状を有する構造を実現することが可能となる。
【００４５】
従って、セル部はバーズビークを少なくして書き込み特性の劣化を防ぎ、それと同時に、周辺回路部ではアクティヴエリア端部に深くバーズビークを形成して端部を丸めることによりアクティヴエリア端部の形状に起因した電界集中を抑制することが可能となる。これにより、非常に微細なＳＴＩを形成した場合にも良好なセル特性と良好な周辺回路特性とを具備したフラッシュメモリを製造することができるので、フラッシュメモリの一層の微細化による集積度向上が可能になる。
【００４６】
なお、本実施形態においては、幅が４５nmの狭いＳＴＩとなる溝をボイドなく完全に埋め込むことが可能な膜としてポリシラザン膜を用いた。しかし、別種のＳＯＧ膜、例えばＨＳＱ（Hydrogen Silises Quioxane：水素シルセスキオサン：(ＨＳｉＯ３／２)ｎ、但しｎは整数）膜、あるいは凝縮ＣＶＤ膜を用いて幅が狭いＳＴＩ用の溝を埋め込むことも可能である。
【００４７】
(第２の実施形態)
本発明の第２の実施形態に関わるフラッシュメモリの製造方法を図１６乃至図２９を用いて説明する。本実施形態は第１の実施形態と同様に周辺回路部のアクティヴエリア側壁にのみ厚い酸化膜を形成するが、アクティヴエリアの側壁をラジカル酸化するときのマスクとなるシリコン酸化膜（ライナー絶縁膜）を斜めイオン注入のマスクにも用いる。
【００４８】
まず、図１６に示すように半導体基板２０１の上に、ゲート絶縁膜となるシリコン熱酸窒化膜２０２を、公知のリソグラフィ工程及びエッチング工程を経ることによりセル部では膜厚が８nm（第１のゲート絶縁膜）、周辺回路の高電圧回路では膜厚が４０nm（第２のゲート絶縁膜）となるように作り分けて形成する。
【００４９】
次に、図１７に示すように、フローティングゲートとなるＰドープ多結晶シリコン膜２０３（浮遊ゲート電極層）を１２０nm、ＣＭＰの研磨ストッパーとなるシリコン窒化膜２０４を１００nm形成する。さらに基板全面に反応性イオンエッチング(ＲＩＥ)のマスクとなるＣＶＤシリコン酸化膜２０５を形成し、その上にフォトレジスト膜(図示せず)を塗布する。
【００５０】
次に、通常のリソグラフィ技術によってフォトレジス膜を加工し、フォトレジスト膜をマスクとして、ＣＶＤシリコン酸化膜２０５をＲＩＥによって加工してハードマスクを形成する(図示せず)。フォトレジストはアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【００５１】
次いで、図１８に示すように、ＣＶＤシリコン酸化膜２０５のハードマスクを用いてＲＩＥにより、シリコン窒化膜２０４、Ｐドープ多結晶シリコン膜２０３、シリコン熱酸窒化膜２０２、半導体基板２０１を順次加工して、半導体基板にエッチング深さ２２０nmのアイソレーション溝２０６−１及び２０６−２を形成する。アイソレーション溝２０６−１及び２０６−２はＳＴＩとなる。セル部のアイソレーション溝２０６−１のＳＴＩ幅は３２nm、周辺回路部のアイソレーション溝２０６−２のＳＴＩ幅は１００nm以上である。
【００５２】
続いて、図１９に示すように基板全面にＴＥＯＳ(Tetra Ethyl Ortho Silicate)を原料として用いるＣＶＤ法でシリコン酸化膜２０７（ライナー絶縁膜）を１５nmの膜厚となるように堆積して形成する。この結果、アイソレーション溝２０６−１の内部はシリコン酸化膜１０７でほぼ完全に埋め込まれ、アイソレーション溝２０６−２もシリコン酸化膜１０７で全面が覆われる。
【００５３】
次に図２０に示すように、ラジカル酸化によってシリコン酸化膜２０７越しにアクティヴエリアとなる半導体基板２０１及びＰドープ多結晶シリコン膜２０３の側壁に４nmの膜厚のシリコン酸化膜２０８を形成する。ラジカル酸化は基板を９００℃以上に加熱し、減圧雰囲気下で水素及び酸素を供給して基板上で反応させることによって行う。本実施形態においては、９５０℃でテストピース上で行った。ＣＶＤ法で堆積して形成されたシリコン酸化膜２０７に比べて、下地の半導体基板２０１及びＰドープ多結晶シリコン膜２０３を酸化させて形成した酸化膜２０８は高密度の膜となっている。
【００５４】
このラジカル酸化はシリコン酸化膜２０７を介して、酸化種である活性酸素によってなされる。第１の実施形態でも述べたように活性酸素はＣＶＤ法で形成されたシリコン酸化膜の中を３０nmを超える深さまで拡散すると失活する、即ち酸化剤としての酸化力が失われる。
【００５５】
本実施形態では、シリコン酸化膜２０７は膜厚が３０nm以下である１５nmとなるように形成されるが、セル部のアイソレーション溝２０６−１の当初の溝幅は３２nmである。よって、図１９に示されるようにアイソレーション溝２０６−１の内部はシリコン酸化膜２０７でほぼ完全に埋め込まれている。
【００５６】
従って、周辺回路部では酸化剤を失活させることなくアクティヴエリアの側壁に到達させることができるので、図２０に示されるようにアイソレーション溝２０６−２ではシリコン酸化膜２０７の下のアクティヴエリアの側壁に酸化膜２０８が形成される。同時に、シリコン熱酸窒化膜２０２と半導体基板２０１との界面及びシリコン熱酸窒化膜２０２とＰドープ多結晶シリコン膜２０３との界面に沿って酸化膜２０８が侵入してゆき、いわゆるバーズビークが形成される。このときの周辺回路でのアクティヴエリア端部におけるバーズビークの侵入長は、図２０に示したように１０nmである。
【００５７】
しかし、セル部では、アイソレーション溝２０６−１の内部はシリコン酸化膜２０７でほぼ完全に埋め込まれているため、活性酸素がアクティヴエリアの側壁まで到達できない。従って、シリコン窒化膜２０４の表面の一部は酸化されるものの、アイソレーション溝２０６−１に面したシリコン基板２０１は殆ど酸化されない。
【００５８】
以上説明したように本実施形態においては、セル部のアクティヴエリア側壁にはラジカル酸化による酸化膜を殆ど形成することなく、周辺回路部のアクティヴエリア側壁にのみ厚い酸化膜を形成し、バーズビークによってアクティヴエリアの端部を丸めた形状とすることが可能となる。
【００５９】
プラズマ酸化に対し、ラジカル酸化の酸化剤として用いられる活性酸素はプラズマ源から離れているため、励起状態になってエネルギーは有しているものの電気的には中性となっている。しかしながら、プラズマ酸化の場合と同様に活性酸素は、狭い溝内では溝の壁面との相互作用で失活してしまう。従って、本実施形態のようにアイソレーション溝２０６−１内部をシリコン酸化膜２０７でほぼ完全に埋め込まないで、セル内部に細くスリット状に埋め残しを作った場合でもほぼ同様の効果が得られる。
【００６０】
シリコン酸化膜２０７を堆積した後の溝幅とゲート酸化膜の上下界面にそって形成されるバーズビークの侵入長は、プラズマ酸化の場合と同様に図７に示されるような相関関係がある。従ってラジカル酸化の場合においても、シリコン酸化膜２０７の堆積後のセル部の埋め残し領域の幅（シリコン酸化膜２０７の堆積後のアイソレーション溝２０６−１の幅）を１０nm以下にすることによりバーズビークの形成を抑制できる。
【００６１】
さらに、ラジカル酸化においても、高圧にすると酸化剤同士がぶつかって失活する。よって、セル部の埋め残し領域の幅を狭くすることによって酸化剤が拡散しにくくすると同時に、このような条件(高圧条件)を選択することにより溝内での酸化膜の成長を抑制できるようにすることが重要である。
【００６２】
本実施形態においても、半導体基板２０１及びＰドープ多結晶シリコン膜２０３からなる下地の上に熱酸化膜を形成することなく、シリコン酸化膜２０７（ライナー絶縁膜）を堆積した。しかし、第１の実施形態で述べたようにシリコン酸化膜２０７の堆積に先んじて、導体基板２０１及びＰドープ多結晶シリコン膜２０３をバーズビークが問題にならない程度に熱酸化しておくことも可能である。
【００６３】
図２０で示した酸化膜２０８を形成後、図２１に示すように、Ｂ（ボロン）を１×１０１１cm−２の面密度で、入射角度３°〜４°の斜めイオン注入を行う。これによって、周辺回路部のアクティヴエリア側壁にのみＢドーピングを行って拡散層２０９を形成する。このイオン注入によって周辺回路部のアクティヴエリア側壁の不純物濃度を高め、ＳＴＩ耐圧を向上することができる。
【００６４】
このようなイオン注入をセル部に対しても行ってしまうと、アクティヴエリアの幅の狭いセル部では、十分なトランジスタのオン電流が確保できなくなってしまい、動作速度が遅くなってしまうという問題があった。しかしながら本実施形態においては、セル部のＳＴＩのみシリコン酸化膜２０７で埋め込んでしまった状態でそれをマスクにしてイオン注入を行う。これにより、リソグラフィ工程なしに、セル部を除いた周辺回路部にのみドーピングを行うことが可能となる。
【００６５】
この結果、周辺回路部のアクティヴエリア端部のみトランジスタのしきい値を高めることができるので、ＳＴＩ埋め込み材の固定電荷の影響による逆ナローチャネル効果の抑制等を実現することができる。逆ナローチャネル効果とはＳＴＩの固定電荷がトランジスタのしきい値に影響を与える現象であり、１μｍ程度の幅のアクティヴエリアでも問題となっていた。
【００６６】
次に、図２２に示すようにウエットエッチングによって前記シリコン酸化膜２０７を５nm程度の幅だけエッチングすることにより、セル部に埋め込まれたシリコン酸化膜２０７のシーム部（継ぎ目部）を開いて溝２０６−１を再び開口する。
【００６７】
次に、図２３に示すように、基板全面にポリシラザン膜２１０を形成することにより、アイソレーション溝２０６−１及び２０６−２を完全に埋め込む。ポリシラザン膜２１０の成膜方法及び条件は第１の実施形態と同様である。
【００６８】
次に図２４に示すように、ＣＭＰ技術により、シリコン窒化膜２０４をストッパーとして、ＣＶＤシリコン酸化膜２０５、シリコン酸化膜２０７、及びポリシラザン膜２１０を研磨する。この結果、アイソレーション溝２０６−１及び２０６−２の内部にのみポリシラザン膜２１０が残存することになる。
【００６９】
次に図２５に示すように、反応性イオンエッチングによって、アイソレーション溝２０６−１及び２０６−２の内部に残存する埋め込み絶縁膜(シリコン酸化膜２０７、及びポリシラザン膜２１０)を１００nmエッチバックする。
【００７０】
さらに、図２６に示すように、公知のリソグラフィ技術及びＲＩＥ技術により、セル部ＳＴＩ領域となるアイソレーション溝２０６−１内をさらに６０nmエッチバックする。
【００７１】
次いで、図２７に示すようにホット燐酸中でシリコン窒化膜２０４を除去することにより、セル部及び周辺回路部におけるＳＴＩ領域が形成された。ここで、ホット燐酸中でのシリコン酸化膜２０７とポリシラザン膜２１０のエッチングレートの違いから、図示されるようにポリシラザン膜２１０の上部がやや凹んでしまう。
【００７２】
次に、図２８に示すように電極間絶縁膜(ＩＰＤ:Inter-Poly-Dielectric)となるＯＮＯ膜２１１を形成し、更にコントロールゲート電極となるＰドープ多結晶シリコン膜２１２を形成する。公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜２１２、ＯＮＯ膜２１１、Ｐドープ多結晶シリコン膜２０３を順次加工して、コントロールゲート及びフローティングゲートを形成する（図示せず）。
【００７３】
この後、詳細な工程の説明は省略するが、図２９に示すように層間絶縁膜(ＰＭＤ:Pre-Metal-Dielectric)２１３、２１４、２１５、及び配線２１６、２１７、コンタクトプラグ２１８、２１９を有する多層配線形成を行なうことにより、最終構造のデバイスとなる。
【００７４】
本実施形態においては、ラジカル酸化における酸化剤が拡散中に失活して酸化速度が急激に低下することを利用している。即ち、酸化剤が拡散しなければならない距離を短くした周辺回路部ではアクティヴエリアの側壁に厚い酸化膜が形成され、当該距離を長くしたセル部では殆どアクティヴエリアの側壁が酸化されないような酸化を実現することができる。
【００７５】
実際には、ラジカル酸化以降の後工程において、セル部にも微小なバーズビークが形成される可能性がある。しかしながらそれを考慮に入れたとしても、本実施形態の手法によりメモリセル部に形成されたバーズビークの侵入深さよりも、周辺回路部に形成されたバーズビークの侵入深さを深くすることが可能となる。その結果、セル部と周辺回路部とで異なるアクティヴエリア端部の酸化形状を有する構造を実現することが可能となる。
【００７６】
従って、第１の実施形態と同様に、セル部はバーズビークを少なくして書き込み特性の劣化を防ぎ、それと同時に、周辺回路部ではアクティヴエリア端部の形状を丸めることにより電界集中を抑制することが可能となる。これにより、非常に微細なＳＴＩを形成した場合にも良好なセル特性と良好な周辺回路特性とを具備したフラッシュメモリを製造することができるので、フラッシュメモリの集積度のさらなる向上が可能になる。
【００７７】
なお、本実施形態においても、幅が３２nmの狭いＳＴＩとなる溝をボイドなく完全に埋め込むことが可能な膜としてポリシラザン膜を用いた。しかし、別種のＳＯＧ膜、例えばＨＳＱ（Hydrogen Silises Quioxane：水素シルセスキオサン：(ＨＳｉＯ３／２)ｎ、但しｎは整数）膜、あるいは凝縮ＣＶＤ膜を用いて幅が狭いＳＴＩ用の溝を埋め込むことも可能である。
【００７８】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一製造工程を示す断面図。
【図２】図１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図３】図２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４】図３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図５】図４に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６】初期酸化膜厚（ライナー絶縁膜の膜厚）を変えたときの、プラズマ酸化による酸化膜厚の増加量の変化を示す図。
【図７】ライナー絶縁膜を堆積した後の溝幅とゲート酸化膜の上下界面にそって形成されるバーズビークの侵入長の関係を示した図。
【図８】図５に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図９】図８に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１０】図９に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１１】図１０に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１２】図１１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１３】図１２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１４】図１３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１５】図１４に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１６】本発明の第２の実施形態に係る半導体装置の製造方法の一製造工程を示す断面図。
【図１７】図１６に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１８】図１７に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１９】図１８に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２０】図１９に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２１】図２０に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２２】図２１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２３】図２２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２４】図２３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２５】図２４に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２６】図２５に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２７】図２６に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２８】図２７に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２９】図２８に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【符号の説明】
【００８０】
１０１、２０１…半導体基板、  １０２、２０２…シリコン熱酸窒化膜、
１０３、２０３、１１１、２１２…Ｐドープ多結晶シリコン膜、
１０４、２０４…シリコン窒化膜、
１０６−１、１０６−２、２０６−１、２０６−２…アイソレーション溝、
１０８、２０８…アクティヴエリア酸化膜、  １０５、２０５…ＣＶＤシリコン酸化膜、
１０７、２０７…シリコン酸化膜（ライナー絶縁膜）、  １１０、２１１…ＯＮＯ膜、
２０９…拡散層、  １０９、２１０…ポリシラザン膜、
１１２、１１３、１１４、２１３、２１４、２１５…層間絶縁膜(ＰＭＤ)、
１１５、１１６、２１６、２１７…配線、
１１７、１１８、２１８、２１９…コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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