(57)【要約】【課題】書き込み速度と読み出し速度の低下を回避する島状半導体層の側壁を利用したメモリセルからなる不揮発性半導体メモリを提供することを課題とする。【解決手段】半導体基板上に島状半導体層が形成され、島状半導体層は、その上部に形成されたドレイン拡散層と、その下部に形成されたソース拡散層と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートを有する不揮発性半導体メモリセルを行列状に配列し、ドレイン拡散層に接続されたビット線を列方向に配線し、制御ゲート線を行方向に配線し、ソース拡散層に接続されたソース線を列方向に配線した不揮発性半導体メモリにおいて、所定数の制御ゲート線毎に、ソース線に接続された共通ソース線を形成し、その共通ソース線はメタルで形成され、その共通ソース線を行方向に配線することを特徴とする不揮発性半導体メモリにより上記課題を解決する。【選択図】図２
2008021782.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の列方向に整列したメモリセルのソース領域を相互に接続するよう列方向に配線された複数のソース線と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
を含んで構成された、ホット・エレクトロン注入を使用して電荷蓄積層へ電荷の注入を行う不揮発性半導体メモリ。
【請求項２】
ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の行および列の方向にそれぞれ整列したメモリセルのソース領域を相互に接続するように配線されたソース面と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
を含んで構成された、ホット・エレクトロン注入を使用して電荷蓄積層へ電荷の注入を行う不揮発性半導体メモリ。
【請求項３】
ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の列方向に整列したメモリセルのソース領域を相互に接続するよう列方向に配線された複数のソース線と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、前記ソース線とは異なる層において列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
前記行列のｐ行（ｐ＜ｎ）置きに１行ずつ配線される共通ソース線であって、前記ソース線を相互に接続するメタルで形成された共通ソース線と、
を含んでいる不揮発性半導体メモリ。
【請求項４】
ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の行および列の方向にそれぞれ整列したメモリセルのソース領域を相互に接続するように配線されたソース面と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、前記ソース面とは異なる層において列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
前記ソース面に接続されるメタルで形成された共通ソース線であって、前記行列のｐ行（ｐ＜ｎ）置きに１行ずつ配線される共通ソース線と、
を含んでいる不揮発性半導体メモリ。
【請求項５】
請求項３または４に記載の不揮発性半導体メモリへの書き込み方法であって、
選択したビット線に０Vまたは正の第一電圧を印加し、非選択のビット線に０Vを印加し、選択した制御ゲート線に正の第二電圧を印加し、非選択の制御ゲート線に０Vを印加し、ソース線またはソース面と共通ソース線に０Vを印加することで、選択したメモリセルにホット・エレクトロンを利用して電荷蓄積層へ電荷の注入を行う、不揮発性半導体メモリへの書き込み方法。
【請求項６】
請求項３または４に記載の不揮発性半導体メモリからの読み出し方法であって、
選択した制御ゲート線に正の第一電圧を印加し、非選択の制御ゲート線に、0Vを印加し、ソース線またはソース面と共通ソース線に0Vを印加し、選択したビット線に正の第二電圧を印加することで、選択したメモリセルを読み出す、不揮発性半導体メモリからの読み出し方法。
【請求項７】
請求項３または４に記載の不揮発性半導体メモリの消去方法であって、
ビット線とソース線またはソース面と共通ソース線に正の第一電圧を印加し、制御ゲート線に0Vを印加することで、FNトンネル電流を利用して全メモリセルの電荷蓄積層から電荷を放出する、不揮発性半導体メモリの消去方法。
【請求項８】
請求項３または４に記載の不揮発性半導体メモリの消去方法であって、
ビット線とソース線またはソース面と共通ソース線に正の第一電圧を印加し、選択した制御ゲート線に0Vを印加し、非選択の制御ゲート線に正の第二電圧を印加することで、FNトンネル電流を利用して選択した制御ゲート線に接続されたメモリセルの電荷蓄積層から電荷を放出する、不揮発性半導体メモリの消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体メモリ及びその駆動方法に関するものである。
【背景技術】
【０００２】
小さな基板占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができ、優れた書き込み、消去効率を持つ、半導体基板の表面に形成された島状半導体層の側壁に島状半導体層を取り囲むように形成された電荷蓄積層及び制御ゲートを有するメモリセルからなるフラッシュメモリが提案されている（例えば、特許文献１および非特許文献１参照）。
【０００３】
上記フラッシュメモリでは、ホット・エレクトロンを利用して電荷蓄積層への電荷の注入が行われる。この電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“0”、“1”として記憶する。例えば、電荷蓄積層に浮遊ゲートを用いたＮチャネルのメモリセルの場合、浮遊ゲートに電荷を注入するには、制御ゲートとドレイン拡散層に高電圧を与え、ソース拡散層と、半導体基板とを接地する。このとき、ソース・ドレイン間の電圧によって、半導体基板の電子のエネルギーを高め、トンネル酸化膜のエネルギー障壁を乗り越えさせて電気蓄積層に注入する。この電荷注入によりメモリセルのしきい値電圧は正方向に移動する。ソース・ドレイン間を流れる電流のうち、電荷蓄積層に注入される比率は小さい。そのため、書き込みに必要な電流がセル当たり100μAオーダーとなる。また、NOR型フラッシュメモリでは、読み出し時に流れる電流は、30μA程度である。
【０００４】
上記島状半導体層の側壁を利用したメモリセルからなるフラッシュメモリセルアレイは、ソース線もしくはソース面に拡散層を用いている。拡散層は、金属と比べて高抵抗である。抵抗に電流が流れると、電位差が生じる。そのため、書き込み時にメモリセルのソース拡散層の電圧は、0Vより高い電圧となり、ソース・ドレイン間の電圧は低下し、ソース・ドレイン間に流れる電流は減少し、書き込み速度が低下する。また、読み出し時においても、メモリセルのソース拡散層の電圧は、0Vより高い電圧となり、ソース・ドレイン間の電圧は低下し、ソース・ドレイン間に流れる電流は減少し、読み出し速度は低下する。
【０００５】
【特許文献１】特開平8-148587号公報
【非特許文献１】Howard Pein他 IEEE Electron Device Letters, Vol.14, No.8, pp.415-pp.417, 1993年
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、書き込み速度と読み出し速度の低下を回避する島状半導体層の側壁を利用したメモリセルからなる不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために本発明では以下の構成を有する。本発明の一つの特徴によれば、ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の列方向に整列したメモリセルのソース領域を相互に接続するよう列方向に配線された複数のソース線と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
を含んで構成された、ホット・エレクトロン注入を使用して電荷蓄積層へ電荷の注入を行う不揮発性半導体メモリが提供される。
【０００８】
また、本発明の別の特徴によると、ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の行および列の方向にそれぞれ整列したメモリセルのソース領域を相互に接続するように配線されたソース面と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
を含んで構成された、ホット・エレクトロン注入を使用して電荷蓄積層へ電荷の注入を行う不揮発性半導体メモリが提供される。
【０００９】
また、本発明の別の特徴によると、ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の列方向に整列したメモリセルのソース領域を相互に接続するよう列方向に配線された複数のソース線と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、前記ソース線とは異なる層において列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
前記行列のｐ行（ｐ＜ｎ）置きに１行ずつ配線される共通ソース線であって、前記ソース線を相互に接続するメタルで形成された共通ソース線と、
を含んでいる不揮発性半導体メモリが提供される。
【００１０】
また、本発明のさらなる別の特徴によると、ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の行および列の方向にそれぞれ整列したメモリセルのソース領域を相互に接続するように配線されたソース面と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、前記ソース面とは異なる層において列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
前記ソース面に接続されるメタルで形成された共通ソース線であって、前記行列のｐ行（ｐ＜ｎ）置きに１行ずつ配線される共通ソース線と、
を含んでいる不揮発性半導体メモリが提供される。
【００１１】
また、本発明に係る不揮発性半導体メモリの駆動方法の特徴によれば、不揮発性半導体メモリへの書き込み方法であって、
選択したビット線に０Vまたは正の第一電圧を印加し、非選択のビット線に０Vを印加し、選択した制御ゲート線に正の第二電圧を印加し、非選択の制御ゲート線に０Vを印加し、ソース線またはソース面と共通ソース線に０Vを印加することで、選択したメモリセルにホット・エレクトロンを利用して電荷蓄積層へ電荷の注入を行う、不揮発性半導体メモリへの書き込み方法が提供される。
【００１２】
また、本発明に係る不揮発性半導体メモリの駆動方法の別の特徴によれば、不揮発性半導体メモリからの読み出し方法であって、
選択した制御ゲート線に正の第一電圧を印加し、非選択の制御ゲート線に、0Vを印加し、ソース線またはソース面と共通ソース線に0Vを印加し、選択したビット線に正の第二電圧を印加することで、選択したメモリセルを読み出す、不揮発性半導体メモリからの読み出し方法が提供される。
【００１３】
また、本発明に係る不揮発性半導体メモリの駆動方法のさらなる別の特徴によれば、不揮発性半導体メモリの消去方法であって、
ビット線とソース線またはソース面と共通ソース線に正の第一電圧を印加し、制御ゲート線に0Vを印加することで、FN（Fowler-Nordheim）トンネル電流を利用して全メモリセルの電荷蓄積層から電荷を放出する、不揮発性半導体メモリの消去方法が提供される。
【００１４】
また、本発明に係る不揮発性半導体メモリの駆動方法のさらなる別の特徴によれば、不揮発性半導体メモリの消去方法であって、
ビット線とソース線またはソース面と共通ソース線に正の第一電圧を印加し、選択した制御ゲート線に0Vを印加し、非選択の制御ゲート線に正の第二電圧を印加することで、FNトンネル電流を利用して選択した制御ゲート線に接続されたメモリセルの電荷蓄積層から電荷を放出する、不揮発性半導体メモリの消去方法が提供される。
【発明の効果】
【００１５】
この発明によれば、所定数の制御ゲート線毎に、メタルを用いて形成された共通ソース線を持つため、ソース線を低抵抗化することができ、書き込み時にメモリセルのソース拡散層に0Vを与えることができ、ソース・ドレイン間に十分な電圧を与えることができ、ソース・ドレイン間に十分な電流を流すことができ、書き込み速度の低下を回避することができる。また、読み出し時においても、メモリセルのソース拡散層に0Vを与えることができ、ソース・ドレイン間に十分な電圧を与えることができ、ソース・ドレイン間に十分な電流を流すことができ、読み出し速度の低下を回避することができる。
【発明を実施するための最良の形態】
【００１６】
この発明に係る不揮発性半導体メモリは、半導体基板上に形成された多数の島状半導体層を含む。島状半導体層は、その上部に形成されたドレイン拡散層と、その下部に形成されたソース拡散層と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートを有する不揮発性半導体メモリセルからなる。そして、不揮発性半導体メモリは、この不揮発性半導体メモリセルを行列状に配列するとともに、ドレイン拡散層に接続されたビット線を列方向に配線した構造である。
【００１７】
また、この不揮発性半導体メモリは、この不揮発性半導体メモリセルを行列状に配列するとともに、ドレイン拡散層に接続されたビット線を列方向に配線し、制御ゲート線を行方向に配線し、ソース拡散層に接続されたソース線を列方向に配線した構造とすることもできる。さらに、この不揮発性半導体メモリにおいて、所定数（例えば６４本）の制御ゲート線毎に１本ずつ、メタルで形成された共通ソース線を行方向に配線し、このとき、この共通ソース線をソース線に接続する構造とすることもできる。
【００１８】
また、この不揮発性半導体メモリにおいて、この不揮発性半導体メモリセルを拡散層で形成されたソース面上に行列状に配列するとともに、ドレイン拡散層に接続されたビット線を列方向に配線し、制御ゲート線を行方向に配線した構造とすることもできる。さらに、この不揮発性半導体メモリにおいて、所定数（例えば６４本）の制御ゲート線毎に１本ずつ、メタルで形成された共通ソース線を行方向に配線し、このとき、この共通ソース線をソース面に接続する構造とすることもできる。
【００１９】
この発明の駆動方法は、選択したビット線に0Vまたは正の第一電圧を印加し、非選択のビット線に0Vを印加し、選択した制御ゲート線に正の第二電圧を印加し、非選択の制御ゲート線に0Vを印加し、ソース線またはソース面と共通ソース線に0Vを印加することで、選択したメモリセルにホット・エレクトロンを利用して電荷蓄積層へ電荷の注入を行うことができる。
【００２０】
この発明の駆動方法は、選択した制御ゲート線に正の第一電圧を印加し、非選択の制御ゲート線に、0Vを印加し、ソース線またはソース面と共通ソース線に0Vを印加し、選択したビット線に正の第二電圧を印加することで、選択したメモリセルを読み出すことができる。
【００２１】
この発明の駆動方法は、ビット線とソース線またはソース面と共通ソース線に正の第一電圧を印加し、制御ゲート線に0Vを印加することで、FNトンネル電流を利用して全メモリセルの電荷蓄積層から電荷を放出することができる。
【００２２】
この発明の駆動方法は、ビット線とソース線またはソース面と共通ソース線に正の第一電圧を印加し、選択した制御ゲート線に0Vを印加し、非選択の制御ゲート線に正の第二電圧を印加することで、FNトンネル電流を利用して選択した制御ゲート線に接続されたメモリセルの電荷蓄積層から電荷を放出することができる。
【実施例】
【００２３】
以下、図面に示す実施形態に基づいてこの発明を記述する。なお、この発明は、これによって限定されるものではない。
【００２４】
この発明に係る不揮発性半導体メモリのレイアウトと断面構造を、それぞれ図1、図2、図3、図4に示す。この実施例では、シリコン酸化膜1上に、ソース線2とソース拡散層3が形成され、その上に島状半導体層4が形成され、該当島状半導体層4の上部にドレイン拡散層5が形成され、ドレイン拡散層5とソース拡散層3に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層6が形成され、電荷蓄積層6上に制御ゲート7が形成され、メモリセルを形成する。ドレイン拡散層上に、ビット線8が形成される。また、所定数の制御ゲート線毎（ここでは64本毎）に、ソース線上に、行に配属するメタルからなる共通ソース線9が形成される。
【００２５】
また、この発明に係る不揮発性半導体メモリのレイアウトと断面構造を、それぞれ図5、図6、図7、図8に示す。この実施例では、シリコン酸化膜1上に、ソース面10とソース拡散層3が形成され、その上に島状半導体層4が形成され、該当島状半導体層4の上部にドレイン拡散層5が形成され、ドレイン拡散層5とソース拡散層3に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層6が形成され、電荷蓄積層6上に制御ゲート7が形成され、メモリセルを形成する。ドレイン拡散層上に、ビット線8が形成される。また、所定数の制御ゲート線毎（ここでは64本毎）に、ソース上に、行に配属するメタルからなる共通ソース線9が形成される。
【００２６】
以下に、この発明に係る不揮発性半導体メモリが備えるメモリセルアレイの構造を形成するための製造工程の一例を図9〜図65を参照して説明する。図9は、シリコン酸化膜1上に、P型シリコン100が形成されているSOI基板のＸ1-Ｘ’1断面図である。また、図10は、Ｙ1-Ｙ’1断面図、図11は、Ｙ2-Ｙ’2断面図である。Ｘ1-Ｘ’1断面は図2に対応し、Ｙ1-Ｙ’1断面は図3に対応し、Ｙ2-Ｙ’2断面は図3に対応する断面である。
【００２７】
レジストをマスクとして、反応性イオンエッチングによりP型シリコン100をエッチングして、ソース線2を形成する（図12（Ｘ1-Ｘ’1）、図13（Ｙ1-Ｙ’1）、図14（Ｙ2-Ｙ’2））。
【００２８】
酸化膜を堆積し、ＣＭＰにより平坦化を行い、反応性イオンエッチングを用いてエッチバックを行う（図15（Ｘ1-Ｘ’1）、図16（Ｙ1-Ｙ’1）、図17（Ｙ2-Ｙ’2））。
【００２９】
レジストをマスクとして用いて、反応性イオンエッチングによりP型シリコン100をエッチングして、島状半導体層101を形成する（図18（Ｘ1-Ｘ’1）、図19（Ｙ1-Ｙ’1）、図20（Ｙ2-Ｙ’2））。島状半導体層101の下部は、ソース線となる。
【００３０】
続いて、酸化を行い、トンネル絶縁膜102を形成する（図21（Ｘ1-Ｘ’1）、図22（Ｙ1-Ｙ’1）、図23（Ｙ2-Ｙ’2））。
【００３１】
続いて、多結晶シリコン膜103を堆積する（図24（Ｘ1-Ｘ’1）、図25（Ｙ1-Ｙ’1）、図26（Ｙ2-Ｙ’2））。
【００３２】
続いて、多結晶シリコン膜を、反応性イオンエッチングによりエッチングし、島状半導体側壁に、サイドウォールスペーサ状に残存させ、電荷蓄積層6を形成する（図27（Ｘ1-Ｘ’1）、図28（Ｙ1-Ｙ’1）、図29（Ｙ2-Ｙ’2））。
【００３３】
続いて、酸化を行い、インターポリ絶縁膜104を形成する（図30（Ｘ1-Ｘ’1）、図31（Ｙ1-Ｙ’1）、図32（Ｙ2-Ｙ’2））。CVDにより絶縁膜を堆積させてもよい。
【００３４】
続いて、多結晶シリコン膜105を堆積する（図33（Ｘ1-Ｘ’1）、図34（Ｙ1-Ｙ’1）、図35（Ｙ2-Ｙ’2））。
【００３５】
続いて、多結晶シリコン膜をＣＭＰにより平坦化した後、エッチバックする（図36（Ｘ1-Ｘ’1）、図37（Ｙ1-Ｙ’1）、図38（Ｙ2-Ｙ’2））。
【００３６】
続いて、公知のフォトリソグラフィ技術によりパターニングされたレジスト106を形成する（図39（Ｘ1-Ｘ’1）、図40（Ｙ1-Ｙ’1）、図41（Ｙ2-Ｙ’2））。
【００３７】
続いて、レジストをマスクとして用いて、多結晶シリコン膜105を反応性イオンエッチングによりエッチングし、電荷蓄積層側壁にサイドウォールスペーサ状に残存させ、制御ゲート7を形成する（図42（Ｘ1-Ｘ’1）、図43（Ｙ1-Ｙ’1）、図44（Ｙ2-Ｙ’2））。
【００３８】
続いて、イオン注入法などによりソース線2及びソース拡散層3及びドレイン拡散層5を形成する（図45（Ｘ1-Ｘ’1）、図46（Ｙ1-Ｙ’1）、図47（Ｙ2-Ｙ’2））。
【００３９】
続いて、シリコン酸化膜といった層間絶縁膜107を堆積し、CMPなどを用いて平坦化を行った後、レジストをマスクとして用いて、層間絶縁膜を反応性イオンエッチングによりエッチングする（図48（Ｘ1-Ｘ’1）、図49（Ｙ1-Ｙ’1）、図50（Ｙ2-Ｙ’2））。
【００４０】
続いて、メタル108をスパッタなどにより堆積する（図51（Ｘ1-Ｘ’1）、図52（Ｙ1-Ｙ’1）、図53（Ｙ2-Ｙ’2））。
【００４１】
続いて、メタルを反応性イオンエッチングによりエッチングを行い、共通ソース線9を形成する（図54（Ｘ1-Ｘ’1）、図55（Ｙ1-Ｙ’1）、図56（Ｙ2-Ｙ’2））。
【００４２】
続いて、層間絶縁膜109を堆積する（図57（Ｘ1-Ｘ’1）、図58（Ｙ1-Ｙ’1）、図59（Ｙ2-Ｙ’2））。
【００４３】
続いて、CMPなどを用いてドレイン拡散層を露出させる（図60（Ｘ1-Ｘ’1）、図61（Ｙ1-Ｙ’1）、図62（Ｙ2-Ｙ’2））。
【００４４】
続いて、メタルをスパッタなどにより堆積し、レジストをマスクとして用いてメタルをエッチングし、ビット線8を形成する（図63（Ｘ1-Ｘ’1）、図64（Ｙ1-Ｙ’1）、図65（Ｙ2-Ｙ’2））。
【００４５】
以下に、この発明の不揮発性半導体メモリセルアレイの駆動方法を図66〜図69を参照して説明する。
【００４６】
選択したメモリセルM1の電荷蓄積層へ、ホット・エレクトロンにより電荷を注入する（書き込む）動作は、図66に示すように行う。選択したビット線200に0Vもしくはホット・エレクトロンが発生する程度の電圧（5V）を印加し、非選択のビット線201に、0Vを印加し、選択した制御ゲート線202に、高電圧（9V）を印加し、非選択の制御ゲート線203に、0Vを印加し、ソース線204と共通ソース線205に0Vを印加する。以上の動作で、ホット・エレクトロンを用いて電荷を電荷蓄積層に注入することができる。
【００４７】
選択したメモリセルM1のデータの読み出し動作は、図67に示すように行う。選択した制御ゲート線202に電圧（3V）を印加し、非選択の制御ゲート線203に0Vを印加し、ソース線204と共通ソース線205に0Vを印加し、選択したビット線200に電圧（0.5V）を印加することで、選択したメモリセルを読み出すことができる。
【００４８】
メモリセルアレイの全メモリセルの電荷蓄積層から、FNトンネル電流により電荷を放出する（消去）動作は、図68に示すように行う。全ビット線と全ソース線と共通ソース線に消去電圧(18V)を印加し、全制御ゲート線に0Vを印加することで、FNトンネル電流を利用して全メモリセルの電荷蓄積層から電荷を放出することができる。
【００４９】
メモリセルアレイの選択した制御ゲート線に接続されたメモリセルの電荷蓄積層から、FNトンネル電流により電荷を放出する（消去）動作は、図69に示すように行う。全ビット線とソース線と共通ソース線に消去電圧(18V)を印加し、選択した制御ゲート線202に0Vを印加し、非選択の制御ゲート線203に消去を阻止できる程度の電圧（9V）を印加することで、FNトンネル電流を利用して選択した制御ゲート線に接続されたメモリセルの電荷蓄積層から電荷を放出することができる。
【００５０】
また、実施例では、島状半導体層のドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して、島状半導体を取り囲む単一の電荷蓄積層の構造のメモリセルを用いたが、電荷蓄積層は必ずしも単一の電荷蓄積層である必要はなく、図70に示すように、島状半導体の側壁のチャネル領域上の一部を一または複数個の電荷蓄積層300が取り囲んでいてもよい。また、制御ゲートと島状半導体層の間に、一または複数個の粒子状の電荷蓄積層301あるいは電荷蓄積可能な領域を持つホット・エレクトロンを利用して書き込み可能な構造の不揮発性半導体メモリセル（図71）を用いてもよい（図72）。
【００５１】
上述したように、この発明によれば、所定数の制御ゲート線毎に、メタルを用いて形成された共通ソース線を持つため、ソース線を低抵抗化することができ、書き込み時にメモリセルのソース拡散層に0Vを与えることができ、ソース・ドレイン間に十分な電圧を与えることができ、ソース・ドレイン間に十分な電流を流すことができ、書き込み速度の低下を回避することができる。また、読み出し時においても、メモリセルのソース拡散層に0Vを与えることができ、ソース・ドレイン間に十分な電圧を与えることができ、ソース・ドレイン間に十分な電流を流すことができ、読み出し速度の低下を回避することができる。
【図面の簡単な説明】
【００５２】
【図１】この発明に係る不揮発性半導体メモリのレイアウトである。
【図２】この発明に係る不揮発性半導体メモリの図1におけるX1-X’1断面図に対応する断面図である。
【図３】この発明に係る不揮発性半導体メモリの図1におけるY1-Y’1断面図に対応する断面図である。
【図４】この発明に係る不揮発性半導体メモリの図1におけるY2-Y’2断面図に対応する断面図である。
【図５】この発明に係る不揮発性半導体メモリのレイアウトである。
【図６】この発明に係る不揮発性半導体メモリの図1におけるX1-X’1断面図に対応する断面図である。
【図７】この発明に係る不揮発性半導体メモリの図1におけるY1-Y’1断面図に対応する断面図である。
【図８】この発明に係る不揮発性半導体メモリの図1におけるY2-Y’2断面図に対応する断面図である。
【図９】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図１０】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図１１】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図１２】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図１３】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図１４】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図１５】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図１６】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図１７】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図１８】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図１９】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図２０】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図２１】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図２２】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図２３】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図２４】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図２５】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図２６】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図２７】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図２８】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図２９】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図３０】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図３１】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図３２】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図３３】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図３４】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図３５】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図３６】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図３７】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図３８】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図３９】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図４０】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図４１】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図４２】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図４３】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図４４】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図４５】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図４６】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図４７】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図４８】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図４９】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図５０】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図５１】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図５２】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図５３】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図５４】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図５５】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図５６】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図５７】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図５８】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図５９】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図６０】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図６１】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図６２】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図６３】この発明に係るメモリセルアレイの製造例を示すX1-X’1断面工程図である。
【図６４】この発明に係るメモリセルアレイの製造例を示すY1-Y’1断面工程図である。
【図６５】この発明に係るメモリセルアレイの製造例を示すY2-Y’2断面工程図である。
【図６６】データ書き込み時の電位関係を示す図である。
【図６７】データ読み出し時の電位関係を示す図である。
【図６８】全メモリセル消去時の電位関係を示す図である。
【図６９】選択された制御ゲート線に接続されたメモリセル消去時の電位関係を示す図である。
【図７０】この発明に係る他の実施例を示す鳥瞰図である。
【図７１】この発明に係る他の実施例を示す鳥瞰図である。
【図７２】この発明に係る他の実施例を示す断面図である。
【符号の説明】
【００５３】
１  シリコン酸化膜
２  ソース線（ＳＬ）
３  ソース拡散層
４  島状半導体層
５  ドレイン拡散層
６  電荷蓄積層
７  制御ゲート（ＷＬ）
８  ビット線
９  共通ソース線
１０  ソース面
１００  Ｐ型シリコン
１０１  島状半導体層
１０２  トンネル絶縁膜
１０３  多結晶シリコン膜
１０４  インターポリ絶縁膜
１０５  多結晶シリコン膜
１０６  レジスト
１０７  層間絶縁膜
１０８  メタル
１０９  層間絶縁膜
２００  選択したビット線
２０１  非選択のビット線
２０２  選択した制御ゲート線
２０３  非選択の制御ゲート線
２０４  ソース線
２０５  共通ソース線
３００  電荷蓄積層
３０１  粒子状電荷蓄積層
【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
2008021782.tif 000071
【図７０】
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【図７１】
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【図７２】
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