(57)【要約】【課題】輝点を滅点化した場合の黒表示において視角方向に依存しない視認性を確保した液晶パネルを提供する。【解決手段】輝点となった画素Ｇに対しては、薄膜トランジスタ14のゲート電極15とドレイン電極25との間を電気的に短絡し、蓄積容量電極31と画素電極35とを電気的に切り離し、蓄積容量電極31から電極容量形成部41を電気的に切り離し、ソース線23と薄膜トランジスタ14のソース電極24とを電気的に切り離し、薄膜トランジスタ14のドレイン電極25と画素電極35とを電気的に切り離す。滅点化した画素Ｇに印加する電圧を、正常な画素の黒表示時の印加電圧と同等にして、黒表示において視角方向に依存しない視認性を確保できる。【選択図】図１
2008039982.tif 000002
【特許請求の範囲】
【請求項１】
アレイ基板と、このアレイ基板に対して対向配置された対向基板と、これらアレイ基板と対向基板との間に介在された液晶層とを具備し、
前記アレイ基板は、
透光性基板と、
この透光性基板の一主面上に設けられた複数段の走査線と、
前記透光性基板の一主面上に、前記走査線と交差状に設けられた信号線と、
前記透光性基板の一主面上に設けられ、前記走査線にゲート電極が電気的に接続されるとともに、前記信号線にソース電極が電気的に接続される薄膜トランジスタと、
前記透光性基板の一主面上に設けられ、前段の前記ゲート電極との間に絶縁層を介在して蓄積容量を形成する蓄積容量電極と、
前記透光性基板の一主面上に設けられ、前記薄膜トランジスタのドレイン電極および前記蓄積容量電極と電気的に接続された画素電極とを備え、
前記薄膜トランジスタのドレイン電極は、前記画素電極との間に容量絶縁層が介在されて液晶容量との容量比が予め設定された所定値となる補助容量を形成する電極容量形成部を有している
ことを特徴とした液晶表示素子。
【請求項２】
アレイ基板と、このアレイ基板に対して対向配置された対向基板と、これらアレイ基板と対向基板との間に介在された液晶層とを具備し、
前記アレイ基板は、
透光性基板と、
この透光性基板の一主面上に設けられた複数段の走査線と、
前記透光性基板の一主面上に、前記走査線と交差状に設けられた信号線と、
前記透光性基板の一主面上に設けられ、前記走査線にゲート電極が電気的に接続されるとともに、前記信号線にソース電極が電気的に接続される薄膜トランジスタと、
前記透光性基板の一主面上に設けられ、前段の前記ゲート電極との間に絶縁層を介在して蓄積容量を形成する蓄積容量電極と、
前記透光性基板の一主面上に設けられ、前記薄膜トランジスタのドレイン電極および前記蓄積容量電極と電気的に接続された画素電極とを備え、
前記蓄積容量電極は、前記画素電極との間に容量絶縁層が介在されて液晶容量との容量比が予め設定された所定値となる補助容量を形成する容量形成部を有している
ことを特徴とした液晶表示素子。
【請求項３】
アレイ基板と、このアレイ基板に対して対向配置された対向基板と、これらアレイ基板と対向基板との間に介在された液晶層とを具備し、前記アレイ基板が、透光性基板と、この透光性基板の一主面上に設けられた複数段の走査線と、前記透光性基板の一主面上に、前記走査線と交差状に設けられた信号線と、前記透光性基板の一主面上に設けられ、前記走査線にゲート電極が電気的に接続されるとともに、前記信号線にソース電極が電気的に接続される薄膜トランジスタと、前記透光性基板の一主面上に設けられ、前段の前記ゲート電極との間に絶縁層を介在して蓄積容量を形成する蓄積容量電極と、前記透光性基板の一主面上に設けられ、前記薄膜トランジスタのドレイン電極および前記蓄積容量電極と電気的に接続された画素電極とを備え、前記薄膜トランジスタのドレイン電極が、前記画素電極との間に容量絶縁層が介在されて液晶容量との容量比が予め設定された所定値となる補助容量を形成する電極容量形成部を有している液晶表示素子の画素欠陥修復方法であって、
前記薄膜トランジスタのゲート電極とドレイン電極との間を電気的に短絡し、
前記蓄積容量電極と前記画素電極とを電気的に切り離し、
前記蓄積容量電極から前記電極容量形成部を電気的に切り離し、
前記信号線と前記薄膜トランジスタのソース電極とを電気的に切り離し、
前記薄膜トランジスタのドレイン電極と前記画素電極とを電気的に切り離す
ことを特徴とした液晶表示素子の画素欠陥修復方法。
【請求項４】
アレイ基板と、このアレイ基板に対して対向配置された対向基板と、これらアレイ基板と対向基板との間に介在された液晶層とを具備し、前記アレイ基板が、透光性基板と、この透光性基板の一主面上に設けられた複数段の走査線と、前記透光性基板の一主面上に、前記走査線と交差状に設けられた信号線と、前記透光性基板の一主面上に設けられ、前記走査線にゲート電極が電気的に接続されるとともに、前記信号線にソース電極が電気的に接続される薄膜トランジスタと、前記透光性基板の一主面上に設けられ、前段の前記ゲート電極との間に絶縁層を介在して蓄積容量を形成する蓄積容量電極と、前記透光性基板の一主面上に設けられ、前記薄膜トランジスタのドレイン電極および前記蓄積容量電極と電気的に接続された画素電極とを備え、前記蓄積容量電極が、前記画素電極との間に容量絶縁層が介在されて液晶容量との容量比が予め設定された所定値となる補助容量を形成する容量形成部を有している液晶表示素子の画素欠陥修復方法であって、
前記蓄積容量電極と前段の前記走査線との間を電気的に短絡し、
前記蓄積容量電極と前記画素電極とを電気的に切り離し、
前記薄膜トランジスタのドレイン電極をこの薄膜トランジスタから電気的に切り離す
ことを特徴とした液晶表示素子の画素欠陥修復方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを用いた液晶表示素子および画素欠陥修復方法に関する。
【背景技術】
【０００２】
従来、この種の液晶表示素子としてのアクティブマトリクス型の液晶パネルは、アレイ基板と、対向基板と、これら基板間に介在された液晶層とを備えている。
【０００３】
アレイ基板は、透光性基板としての絶縁基板であるガラス基板の一主面上に、例えば複数段の走査線としてのゲート線、絶縁膜、ａ−Ｓｉ膜、チャネル保護膜、ソース電極、ドレイン電極、保護膜および画素電極を形成したアレイチップに配向膜を塗布することで形成され、ゲート線と信号線とが格子状となって、これらゲート線と信号線との交差位置に対応して薄膜トランジスタ（ＴＦＴ）がそれぞれ形成されて、ゲート線がこれら薄膜トランジスタの各ゲート電極となっているとともに、ソース電極が信号線に電気的に接続されている。
【０００４】
また、対向基板は、透光性基板としての絶縁基板であるガラス基板の一主面上に、例えばブラックマトリクス（ＢＭ）、カラーフィルタ層（ＣＦ）および対向電極などが形成され、配向膜が塗布されている。
【０００５】
さらに、これらアレイ基板と対向基板との間には、各配向膜をラビング処理した後、セルギャップを形成するためにスペーサが均一に散布され、アレイ基板と対向基板とを対向させて位置合わせし、貼り合わせた後、所定の大きさに分割され、液晶材料を基板間に注入することで液晶パネルが形成される。
【０００６】
また、液晶パネルの各基板の外面には、位相フィルムおよび偏光板が貼り付けられている。
【０００７】
そして、液晶パネルは、信号線および走査線を介して入力される信号に応じて薄膜トランジスタが制御され、この薄膜トランジスタの制御により、各画素の点灯が制御される。
【０００８】
このような液晶パネルの視角表示特性の改善のため、様々な手法が考案、技術確立されているが、なかでも光学補償フィルム方式が最も一般的な視野角改善手段として用いられている。
【０００９】
ここで、液晶パネルの表示欠陥である輝点が生じた場合、その対策として、画素電極とゲート線を接続加工し、正面方向から眺めた場合、正常な滅点となるようにする画素欠陥修復方法が知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−１２５１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の液晶パネルでは、滅点化した画素を反主視角方向（黒潰れしない上、あるいは下視角方向）から眺めた場合に、液晶層に過大な電圧が印加されており、液晶層と位相フィルムとの光学補償ずれから、黒表示画面で光漏れが生じ、薄輝点となるという問題点を有している。
【００１１】
本発明は、このような点に鑑みなされたもので、輝点を滅点化した場合の黒表示において視角方向に依存しない視認性を確保した液晶表示素子およびその画素欠陥修復方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、アレイ基板と、このアレイ基板に対して対向配置された対向基板と、これらアレイ基板と対向基板との間に介在された液晶層とを具備し、前記アレイ基板は、透光性基板と、この透光性基板の一主面上に設けられた複数段の走査線と、前記透光性基板の一主面上に、前記走査線と交差状に設けられた信号線と、前記透光性基板の一主面上に設けられ、前記走査線にゲート電極が電気的に接続されるとともに、前記信号線にソース電極が電気的に接続される薄膜トランジスタと、前記透光性基板の一主面上に設けられ、前段の前記ゲート電極との間に絶縁層を介在して蓄積容量を形成する蓄積容量電極と、前記透光性基板の一主面上に設けられ、前記薄膜トランジスタのドレイン電極および前記蓄積容量電極と電気的に接続された画素電極とを備え、前記薄膜トランジスタのドレイン電極は、前記画素電極との間に容量絶縁層が介在されて液晶容量との容量比が予め設定された所定値となる補助容量を形成する電極容量形成部を有しているものである。
【００１３】
そして、輝点となった画素に対しては、薄膜トランジスタのゲート電極とドレイン電極との間を電気的に短絡し、蓄積容量電極と画素電極とを電気的に切り離し、蓄積容量電極から電極容量形成部を電気的に切り離し、信号線と薄膜トランジスタのソース電極とを電気的に切り離し、薄膜トランジスタのドレイン電極と画素電極とを電気的に切り離す。
【００１４】
また、本発明は、アレイ基板と、このアレイ基板に対して対向配置された対向基板と、これらアレイ基板と対向基板との間に介在された液晶層とを具備し、前記アレイ基板は、透光性基板と、この透光性基板の一主面上に設けられた複数段の走査線と、前記透光性基板の一主面上に、前記走査線と交差状に設けられた信号線と、前記透光性基板の一主面上に設けられ、前記走査線にゲート電極が電気的に接続されるとともに、前記信号線にソース電極が電気的に接続される薄膜トランジスタと、前記透光性基板の一主面上に設けられ、前段の前記ゲート電極との間に絶縁層を介在して蓄積容量を形成する蓄積容量電極と、前記透光性基板の一主面上に設けられ、前記薄膜トランジスタのドレイン電極および前記蓄積容量電極と電気的に接続された画素電極とを備え、前記蓄積容量電極は、前記画素電極との間に容量絶縁層が介在されて液晶容量との容量比が予め設定された所定値となる補助容量を形成する容量形成部を有しているものである。
【００１５】
そして、輝点となった画素に対しては、蓄積容量電極と前段の走査線との間を電気的に短絡し、蓄積容量電極と画素電極とを電気的に切り離し、薄膜トランジスタのドレイン電極をこの薄膜トランジスタから電気的に切り離す。
【発明の効果】
【００１６】
本発明によれば、滅点化した画素に印加される電圧を、正常な画素の黒表示時の印加電圧と同等にして、黒表示において視角方向に依存しない視認性を確保できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施の形態の液晶表示素子の構成を、図面を参照して説明する。
【００１８】
図１ないし図３において、１は液晶表示素子としての液晶パネルを示し、この液晶パネル１は、アレイ基板２と、このアレイ基板２に対して対向配置された対向基板３と、これらアレイ基板２と対向基板３との間に介在された液晶層４とを備えている。
【００１９】
アレイ基板２は、透光性基板としての絶縁基板であるガラス基板11を有し、このガラス基板11の一主面である対向基板３側の主面には、シリコン窒化膜やシリコン酸化膜などにて構成された図示しないアンダーコート層が積層されて成膜され、このアンダーコート層上には、走査線としてのゲート線13が配設され、このゲート線13には、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）14のゲート電極15が一体に形成されている。このゲート電極15上には、絶縁膜16を介して半導体層としてのａ−Ｓｉ膜17が形成されている。さらに、このａ−Ｓｉ膜17上で、かつ、ゲート電極15の上方の所定位置には、チャネル保護膜21が形成され、このチャネル保護膜21を覆うａ−Ｓｉ膜17上には、Ｎ＋型ａ−Ｓｉ膜22が形成され、このＮ＋型ａ−Ｓｉ膜22上のチャネル保護膜21の一側には、信号線としてのソース線23と一体に薄膜トランジスタ14のソース電極24が形成され、かつ、Ｎ＋型ａ−Ｓｉ膜22上のチャネル保護膜21の他側には、薄膜トランジスタ14のドレイン電極25がソース電極24と離間されて形成されている。
【００２０】
さらに、ガラス基板11の他主面である対向基板３側と反対側の主面には、位相フィルム27が付いたクロスニコル偏光板28が貼着されている。
【００２１】
また、ゲート線13の上方のゲート電極15と異なる所定位置には、Ｎ＋型ａ−Ｓｉ膜22を覆って蓄積容量電極31が形成され、この蓄積容量電極31とゲート線13との間に、蓄積容量Csが形成されている。
【００２２】
さらに、薄膜トランジスタ14および蓄積容量電極31を含むａ−Ｓｉ膜17上には、絶縁層としての容量絶縁層である保護膜33が設けられ、薄膜トランジスタ14のドレイン電極25から蓄積容量電極31に亘る部分の保護膜33の上方には、画素Ｇを構成する画素電極35が設けられ、この画素電極35を含む保護膜33を覆って、配向膜37が形成されている。
【００２３】
ゲート線13は、各薄膜トランジスタ14のオンオフを制御する信号が図示しない回路から供給されるものであり、図１に示す左右方向に沿って略直線状に複数段形成されている。
【００２４】
ゲート電極15は、図示しないドライバ回路により、図８および図９に示すように、ゲートオン電圧Vgonが印加された際に薄膜トランジスタ14をオン状態とし、ゲートオフ電圧Vgoffが印加された際に薄膜トランジスタ14をオフ状態とする。
【００２５】
図１ないし図３に戻って、ソース線23は、各薄膜トランジスタ14により画素電極35に書き込まれる映像信号が図示しない回路から供給されるものであり、図１に示す上下方向に沿って略直線状に複数列形成されている。したがって、これらソース線23は、ゲート線13と格子状すなわちマトリクス状に配設され、これらゲート線13とソース線23との各交点に対応して、薄膜トランジスタ14が形成されている。
【００２６】
ソース電極24は、ソース線23のゲート線13b近傍にて、このゲート線13bと略平行に突出して形成され、先端部が平面視でゲート電極15の上方に重なるように位置している。そして、このソース電極24には、図８および図９に示すように、ソース中心電位Vsigcを中心として、ソース電圧Vsig+，Vsig-が印加される。
【００２７】
再度図１ないし図３に戻って、ドレイン電極25は、ゲート線13bと略平行に形成され、一端部である図１に示す左端部がゲート電極15の上方に重なるように位置し、このゲート電極15との間に、寄生容量Cgを形成している。そして、このドレイン電極25には、ドレイン電圧Vdが印加される。
【００２８】
また、ドレイン電極25の他端部である図１に示す右端部は、画素電極35の一部に平面視で重なるように位置した電極容量形成部41となっており、この電極容量形成部41と画素電極35との間に保護膜33（図２）が介在されていることで、これら電極容量形成部41と画素電極35との間に補助容量としてのドレイン補助容量Cc1を形成している。
【００２９】
ここで、この電極容量形成部41は、平面視で略四角形状に形成され、ドレイン補助容量Cc1の液晶容量Clcとの容量比が予め設定された所定値、すなわち、自段すなわち第（ｎ＋１）フレームの薄膜トランジスタ14のゲート電圧Vg(n+1)と正常な画素Ｇの黒表示時の液晶印加電圧Vlc1とを共通電位Vcomから引いた値と、液晶印加電圧Vlc1との比と等しくなるように設定されている。すなわち、Cc1／Clc＝（Vcom−Vg(n+1)−Vlc1）／Vlc1となるようにドレイン補助容量Cc1が設定されている。
【００３０】
さらに、ドレイン電極25の左右方向の略中間部には、ゲート線13bと反対方向である図１に示す上側へと第１突出部としてのドレイン突出部44が突設され、このドレイン突出部44が画素電極35の一部に平面視で重なり、この画素電極35からドレイン突出部44へと第１コンタクト部45が保護膜33を貫通して突設されることで、ドレイン電極25と画素電極35とが電気的に接続されている。
【００３１】
蓄積容量電極31は、ゲート線13aの上方にて隣接するソース線23間に位置し、このゲート線13aに対して略平行な長手状に形成されている。また、この蓄積容量電極31の左右両側部には、ゲート線13aと反対方向に突出した容量電極突出部47と容量形成部48とが形成されている。
【００３２】
容量電極突出部47は、画素電極35の一部と平面視で重なり、この画素電極35から容量電極突出部47へとコンタクト部49が保護膜33を貫通して突設されることで、蓄積容量電極31と画素電極35とが電気的に接続されている。
【００３３】
また、容量形成部48は、この容量形成部48と画素電極35との間に保護膜33（図２）が介在されていることで、これら容量形成部48と画素電極35との間に補助容量としての蓄積補助容量Cc2を形成している。
【００３４】
ここで、この容量形成部48は、平面視で略四角形状に形成され、蓄積補助容量Cc2の液晶容量Clcとの容量比が予め設定された所定値、すなわち、前段すなわち第ｎフレームの薄膜トランジスタ14のゲート電圧Vg(n)と正常な画素Ｇの黒表示時の液晶印加電圧Vlc1とを共通電位Vcomから引いた値と、液晶印加電圧Vlc1との比と等しくなるように設定されている。すなわち、Cc2／Clc＝（Vcom−Vg(n)−Vlc1）／Vlc1となるように蓄積補助容量Cc2が設定されている。
【００３５】
そして、画素電極35は、ゲート線13a，13bおよびソース線23，23間に、平面視で略四角形状に形成されており、薄膜トランジスタ14近傍の角部にて、ドレイン電極25の電極容量形成部41とドレイン突出部44とのそれぞれの基端部に位置する切欠部53が形成されている。さらに、この画素電極35には、図８および図９に示すように、画素電極電位Vpに設定される。この画素電極電位Vpは、画素電極35とドレイン電極25とがコンタクト部49にて電気的に短絡されているため、通常、図８に示すように、ドレイン電極25のドレイン電圧Vdと等しくなっている。
【００３６】
一方、図１ないし図３に戻って、対向基板３は、透光性基板としての絶縁基板であるガラス基板61の一主面であるアレイ基板２側の主面には、図示しないアンダーコート層と、ブラックマトリクス（ＢＭ）62と、カラーフィルタ層（ＣＦ）63と、対向電極64と、配向膜65とが順次積層され、アレイ基板２側と反対側の主面には、位相フィルム67が付いたクロスニコル偏光板68とが順次貼着されている。
【００３７】
ここで、対向電極64は、対向電位である共通電位Vcomに設定されている。このため、液晶層４に印加される液晶印加電圧Vlcは、Vlc＝Vcom−Vpで設定される。
【００３８】
また、液晶層４は、アレイ基板２と対向基板３と貼り合わせる図示しないシール部材により周囲が囲まれた領域に、アレイ基板２と対向基板３との隙間を保持する図示しないスペーサを含む液晶材料を封入して形成されている。そして、この液晶層４は、配向膜37，65間に位置し、これら配向膜37，65のラビング方向に沿って所定の配向方向に配置されたネマティック液晶である。
【００３９】
次に、上記一実施の形態の液晶表示素子の画素欠陥修復方法を説明する。
【００４０】
液晶パネル１を所定の検査装置により点灯検査した際に、画素Ｇが輝点となっている場合には、まず、その輝点の原因を特定する。一般に、輝点の原因となるのは、蓄積容量Csに問題が発生した場合と、薄膜トランジスタ14に問題が発生した場合とのいずれかに分類される。
【００４１】
蓄積容量Csに問題が発生して画素Ｇが輝点となった場合には、図４に示すように、まず、ゲート線13bと薄膜トランジスタ14のドレイン電極25とを、短絡部71にて電気的に短絡する。
【００４２】
次いで、容量電極突出部47をカットラインCL1からカットすることで蓄積容量電極31と画素電極35とを電気的に切り離す。
【００４３】
また、容量形成部48をカットラインCL2からカットすることで蓄積容量電極31から電気的に切り離す。
【００４４】
さらに、ソース線23と薄膜トランジスタ14のソース電極24とを、カットラインCL3からカットすることで電気的に切り離す。
【００４５】
そして、薄膜トランジスタ14のドレイン電極25と画素電極35とを、カットラインCL4からドレイン突出部44をカットすることで電気的に切り離して画素Ｇを滅点化する。
【００４６】
この結果、図５に示すように、この画素Ｇの液晶印加電圧Vlc2は、共通電位Vcomと自段すなわち第（ｎ＋１）フレームのゲート線13bのゲート電圧Vg(n+1)との差に、液晶容量Clcとドレイン補助容量Cc1との和に対する液晶容量Clcの比を積算した値、すなわち、Vlc2＝Vcom−Vp＝（Clc／（Clc＋Cc1））×（Vcom−Vg(n+1)）となる。
【００４７】
したがって、ドレイン補助容量Cc1が、Cc1／Clc＝（Vcom−Vg(n+1)−Vlc1）／Vlc1となるように設定していることにより、このドレイン補助容量Cc1を上式に代入すると、Vlc2＝Vlc1、すなわち、滅点化された画素Ｇに対する液晶印加電圧Vlc2が正常な画素の黒表示時の液晶印加電圧Vlc1と等しくなるため、黒表示画面において、液晶パネル１を正面方向から眺めた場合、あるいは、反主視角方向（黒潰れしない上、あるいは下視角方向）から眺めた場合などに拘らず、液晶層４に過大な電圧が印加されずに画素Ｇが滅点となり、視角方向に依存しない視認性を確保できる。
【００４８】
また、薄膜トランジスタ14に問題が発生して画素Ｇが輝点となった場合には、図６に示すように、まず、蓄積容量電極31とゲート線13aとを、短絡部72にて電気的に短絡する。
【００４９】
次いで、容量電極突出部47をカットラインCL5からカットすることで蓄積容量電極31と画素電極35とを電気的に切り離す。
【００５０】
そして、薄膜トランジスタ14のドレイン電極25を、カットラインCL6からカットすることで、この薄膜トランジスタ14から切り離して画素Ｇを滅点化する。
【００５１】
この結果、図７に示すように、この画素Ｇの液晶印加電圧Vlc2は、共通電位Vcomと前段すなわち第ｎフレームのゲート線13aのゲート電圧Vg(n)との差に、液晶容量Clcと蓄積補助容量Cc2との和に対する液晶容量Clcの比を積算した値、すなわち、Vlc2＝Vcom−Vp＝（Clc／（Clc＋Cc2））×（Vcom−Vg(n)）となる。
【００５２】
したがって、蓄積補助容量Cc2が、Cc2／Clc＝（Vcom−Vg(n)−Vlc1）／Vlc1となるように設定していることにより、この蓄積補助容量Cc2を上式に代入すると、Vlc2＝Vlc1、すなわち、滅点化された画素Ｇに対する液晶印加電圧Vlc2が正常な画素の黒表示時の液晶印加電圧Vlc1と等しくなるため、黒表示画面において、液晶パネル１を正面方向から眺めた場合、あるいは、反主視角方向（黒潰れしない上、あるいは下視角方向）から眺めた場合などに拘らず、液晶層４に過大な電圧が印加されずに画素Ｇが滅点となり、視角方向に依存しない視認性を確保できる。
【００５３】
また、ドレイン補助容量Cc1と蓄積補助容量Cc2との双方を設けることにより、蓄積容量Csに問題が発生して画素Ｇが輝点となる場合と、薄膜トランジスタ14に問題が発生して画素Ｇが輝点となる場合との双方に対応できる。
【００５４】
そして、見かけ上、正常な画素と同等の視認性を得ることができるので、高表示品質の表示画像を提供可能な液晶パネル１を実現できる。
【００５５】
さらに、電極容量形成部41およびドレイン突出部44をドレイン電極25から突出させ、容量電極突出部47および容量形成部48を蓄積容量電極31から突出させたことにより、画素欠陥を修復する際に、これら電極容量形成部41、ドレイン突出部44、容量電極突出部47および容量形成部48をカットラインCL1〜CL6にて容易にカットできる。
【００５６】
なお、上記一実施の形態において、ドレイン補助容量Cc1と蓄積補助容量Cc2とのいずれか一方のみを設ける構成としてもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施の形態の液晶表示素子を示す平面図である。
【図２】同上液晶表示素子を示す図１のＡ−Ａ断面図である。
【図３】同上液晶表示素子の一部を示す回路図である。
【図４】同上液晶表示素子の蓄積容量側の問題により輝点となった画素の画素欠陥修復方法を示す平面図である。
【図５】同上液晶表示素子の画素欠陥修復方法による画素欠陥修復状態を示す回路図である。
【図６】同上液晶表示素子の薄膜トランジスタ側の問題により輝点となった画素の画素欠陥修復方法を示す平面図である。
【図７】同上液晶表示素子の画素欠陥修復方法による画素欠陥修復状態を示す回路図である。
【図８】同上液晶表示素子の正常画素の駆動電圧を示す波形図である。
【図９】同上液晶表示素子の滅点画素の駆動電圧を示す波形図である。
【符号の説明】
【００５８】
１    液晶表示素子としての液晶パネル
２    アレイ基板
３    対向基板
４    液晶層
11    透光性基板としてのガラス基板
13    走査線としてのゲート線
14    薄膜トランジスタ
15    ゲート電極
23    信号線としてのソース線
24    ソース電極
25    ドレイン電極
31    蓄積容量電極
33    絶縁層としての容量絶縁層である保護膜
35    画素電極
41    電極容量形成部
48    容量形成部
Cc1   補助容量としてのドレイン補助容量
Cc2   補助容量としての蓄積補助容量
Clc   液晶容量
Cs    蓄積容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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