(57)【要約】【課題】動作電流による内部電源電圧低下を最小限に抑え、動作電源電圧範囲で安定な内部回路動作速度を実現することのできる内部電源回路を提供する。【解決手段】内部電源回路１２は、給電ノードＡの内部電源電圧ＩｎＶｃｃＳよりもΔＶだけ高い又は低い電圧と参照電圧Ｖｒｅｆとの電位差を増幅する差動アンプ５０と、差動アンプ５０の出力により負帰還制御され、給電ノードを通して内部回路に電流を供給する駆動トランジスタ５１と、極性切替回路５８を備える。極性切替回路５８は、通常状態では、差動アンプ５０を、ＩｎＶｃｃＳ＋ΔＶとＶｒｅｆとの電位差を増幅するように機能させ、活性化信号が入力された後の一定期間は、差動アンプ５０を、ＩｎＶｃｃＳ−ΔＶとＶｒｅｆとの電位差を増幅するように機能させる。【選択図】図３
2008257757.tif 000002
【特許請求の範囲】
【請求項１】
内部回路に供給する一定の内部電源電圧を給電ノードに発生させる内部電源回路であって、
前記給電ノードの内部電源電圧よりも所定値ΔＶ（＞０）だけ高い又は低い電圧と参照電圧との電位差を増幅する差動アンプと、
前記差動アンプの出力電圧により負帰還制御され、前記給電ノードを通して内部回路に電流を供給する駆動回路と、
通常状態では、前記差動アンプを、前記給電ノードの内部電源電圧から所定値ΔＶだけ高い電圧と参照電圧との電位差を増幅するように機能させ、活性化信号が入力されたときは、その活性化信号が入力された後の一定の期間（以下「昇圧期間」という。）、前記差動アンプを、前記給電ノードの内部電源電圧から所定値ΔＶだけ低い電圧と参照電圧との電位差を増幅するように機能させるように切り替えを行う極性切替回路と、
を備えたことを特徴とする内部電源回路。
【請求項２】
前記極性切替回路は、前記差動アンプの動作極性を電気的に切り替えることによって、前記参照電圧に対する前記内部電源電圧の高低を切り替えることを特徴とする請求項１記載の内部電源回路。
【請求項３】
前記差動アンプは、カレントミラー型差動アンプであることを特徴とする請求項１記載の内部電源回路。
【請求項４】
前記カレントミラー型差動アンプは、
前記参照電圧が入力されるＮチャネル型の第１の入力トランジスタと、
前記第１の入力トランジスタと差動対をなし、前記第１の入力トランジスタよりも大サイズに構成され、前記給電ノードの内部電源電圧が入力されるＮチャネル型の第２の入力トランジスタと、
前記第１の入力トランジスタのドレインにドレインが接続された第１の負荷トランジスタと、
ドレインが前記第２の入力トランジスタのドレインに接続され、ゲートが前記第１の負荷トランジスタのゲートに接続された第２の負荷トランジスタと、
前記第１及び第２の入力トランジスタの共通ソースと接地ノード間に介在する活性化用トランジスタと、
を備え、
前記極性切替回路は、
通常状態では、前記第１の負荷トランジスタをダイオード接続するとともに、前記第２の負荷トランジスタと第２の入力トランジスタとの共通ドレインの電圧を前記カレントミラー型差動アンプの出力電圧として出力ノードに出力するように切り替え、
前記昇圧期間は、前記第１の負荷トランジスタをダイオード接続するとともに、前記第２の負荷トランジスタと第２の入力トランジスタとの共通ドレインの電圧を前記カレントミラー型差動アンプの出力電圧として出力ノードに出力するように切り替えることを特徴とする請求項３記載の内部電源回路。
【請求項５】
前記極性切替回路は、
前記第１及び第２の負荷トランジスタの共通ゲートと前記前記第１の負荷トランジスタと第１の入力トランジスタとの共通ドレインとの間に介設された第１のトランスファ・ゲートと、
前記第１及び第２の負荷トランジスタの共通ゲートと前記前記第２の負荷トランジスタと第２の入力トランジスタとの共通ドレインとの間に介設された第２のトランスファ・ゲートと、
前記前記第１の負荷トランジスタと第１の入力トランジスタとの共通ドレインと前記出力ノードとの間に介設された第３のトランスファ・ゲートと、
前記前記第２の負荷トランジスタと第２の入力トランジスタとの共通ドレインと前記出力ノードとの間に介設された第４のトランスファ・ゲートと、
を備え、
前記第１及び第４のトランスファ・ゲートは、通常状態では導通され、前記昇圧期間は差断されるものであり、
前記第２及び第３のトランスファ・ゲートは、通常状態では遮断され、前記昇圧期間は導通されるものであることを特徴とする請求項４記載の内部電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧を降圧して内部電源電圧を発生する内部電源回路に関し、特に、ダイナミック・ランダムアクセス・メモリに使用するのに適した内部電源回路に関する。
【背景技術】
【０００２】
回路の消費電力を低減させるには、電源電圧の低電圧化が有効である。電源電圧を下げると、負荷容量の充放電電流がその低減分だけ減少する。従って、電源電圧の低電圧化を実施すると、電圧の低減率の２乗に比例して消費電力が減少する。
【０００３】
例えば、現在広く使われている汎用メモリを例にとると、内部回路に使用されているトランジスタのゲート長を、世代世代において微細加工の限界付近までスケールダウンし、オンチップ化した内部電源回路によって汎用ＬＳＩと外部供給電圧を等しく保ちながら、メモリ自身の内部電位を降圧して動作させ、高信頼性・低消費電力を実現することができる。
【０００４】
この降圧方式のもう一つの特徴は、降圧電位を外部電源電圧よりも充分低く一定値に設定してあれば、外部電源電圧が変動しても、その影響を受けることなく安定した動作を行わせることができる。
【０００５】
図８に、代表的な内部電源回路（以下「ＶＤＣ（voltage down converter）回路」という。）を示す（特許文献１，２，非特許文献１参照）。ＶＤＣ回路は、一般に、基準電圧（Vref）発生回路とカレントミラー増幅器の２つで構成されている。動作原理を説明すると、まず、定電流源で外部電源Ｖｃｃへの依存性の少ない一定電流ｉを発生させる。この電流ｉをＶｒｅｆ発生回路（ａ）に入力し、Ｐチャネル・トランジスタ１０１のチャネル抵抗で電圧に変換し参照電圧Ｖｒｅｆを発生させる。発生された電圧は、それぞれ差動アンプで構成されたメインアンプ（ａ）、サブアンプ（ｂ）に入力される。メインアンプ（ｂ）は、アクティブ用として、サブアンプ（ｃ）はスタンバイ用として用いられる。どちらもＶｒｅｆ電位と内部Ｖｃｃ電位を差動アンプで比較し、差動アンプの出力を受けるＰチャネルの駆動トランジスタ１０２，１０３を制御することで、内部電源電圧ＩｎｔＶｃｃを調節するフィードバック型の回路である。
【０００６】
サブアンプ（ｃ）は常に動作する必要があるが、消費電流低減のため、その差動アンプはBIASLという一定の中間電位で電流を制限される。また、メインアンプ（ａ）はチップが大電流を消費する期間だけ活性化される。このメインアンプ（ａ）は信号ATCで活性期間が制御される。メインアンプ（ａ）はサブアンプ（ｃ）に比べて多くの電流を消費する代わりに、高駆動能力で高速動作するように設計されており、駆動トランジスタ１０２も大きなサイズのものが使用される。また、強制停止用トランジスタ１０４は、信号ＡＴＣがＬｏｗレベルの時、出力ノードＡの電位が一意的に決まらないので、駆動トランジスタ１０２を強制的にＯＦＦにしてメインアンプ（ｂ）を非活性化するために入れてある。
【０００７】
図９に、ＶＤＣ回路に要求される電圧を示す。図９に示すように、ＶＤＣ回路は、内部電源電圧を常に一定の電位に降圧することが要求される。これは、ＶＤＣ回路により駆動される内部回路の動作状態にかかわらず要求される特性である。
【特許文献１】特開２００７−８１６５４号公報，図５
【特許文献２】特開２０００−９９１７２号公報
【非特許文献１】伊藤清男著，「アドバンストエレクトロニクスシリーズ〈Ｉ‐９〉  超ＬＳＩメモリ」，初版，培風館，１９９４年１１月５日，pp．２６７−３１０．
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、実際には図１０に示すように、過渡的に大電流が流れた場合に、特に、発生しようとする内部電源電圧ＩｎｔＶｃｃと外部電源電圧Ｖｃｃとの差が小さい領域では、ＶＤＣ回路の利得が低下してしまい、回路が動作している期間に内部電源電圧ＩｎｔＶｃｃがドロップしてしまうという現象が生じる。
【０００９】
この利得低下の原因は以下のように考えられる。すなわち、図１１に示すように、ＶＤＣ回路のうち、メインアンプ（ｂ）のアクティブ回路では、駆動トランジスタ１０２のドレインが接地電位に比べて少し高い値（例えば、１．０Ｖ）を持っているため、出力ノードＡは１．０Ｖ以下に下がることはなく、駆動トランジスタ１０２のゲート電位を完全に接地電位まで下げることはできない。この制限のもとで、更に外部電源電圧Ｖｃｃが低下すると、駆動トランジスタ１０２のゲート-ドレイン間電圧Ｖｇｄが小さくなってゆき、駆動能力が低下するのである。
【００１０】
利得の低下が引き起こす内部電源電圧ＩｎｔＶｃｃの低下は、ＶＤＣ回路により駆動される内部回路の高速動作を困難にしている。特に、低い外部電源電圧Ｖｃｃが要求され、それから作られる内部電源電圧ＩｎｔＶｃｃとの差が小さくなってきている近年においては、図１０で示したような、外部電源電圧Ｖｃｃの動作条件下限での内部発生電圧の低下は無視できないものとなっている。
【００１１】
そこで、本発明の目的は、内部回路に動作電流が流れることによる内部電源電圧の低下を最小限に抑え、動作電源電圧範囲で安定な内部回路動作速度を実現することのできる内部電源回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の内部電源回路の第１の構成は、内部回路に供給する一定の内部電源電圧を給電ノードに発生させる内部電源回路であって、
前記給電ノードの内部電源電圧よりも所定値ΔＶ（＞０）だけ高い又は低い電圧と参照電圧との電位差を増幅する差動アンプと、
前記差動アンプの出力電圧により負帰還制御され、前記給電ノードを通して内部回路に電流を供給する駆動回路と、
通常状態では、前記差動アンプを、前記給電ノードの内部電源電圧から所定値ΔＶだけ高い電圧と参照電圧との電位差を増幅するように機能させ、活性化信号が入力されたときは、その活性化信号が入力された後の一定の期間（以下「昇圧期間」という。）、前記差動アンプを、前記給電ノードの内部電源電圧から所定値ΔＶだけ低い電圧と参照電圧との電位差を増幅するように機能させるように切り替えを行う極性切替回路と、を備えたことを特徴とする。
【００１３】
この構成によれば、通常状態では、差動アンプは給電ノードの内部電源電圧ＩｎＶｃｃからΔＶだけ高い電圧ＩｎＶｃｃ＋ΔＶと参照電圧Ｖｒｅｆとの差電圧を増幅し、駆動回路は、この差電圧により給電ノードを通して内部回路に供給する電流を負帰還制御する。従って、内部電源電圧ＩｎＶｃｃはＶｒｅｆよりΔＶだけ低い電圧に設定される。一方、活性化信号が入力された後の昇圧期間は、差動アンプは給電ノードの内部電源電圧ＩｎＶｃｃからΔＶだけ低い電圧ＩｎＶｃｃ−ΔＶと参照電圧Ｖｒｅｆとの差電圧を増幅し、駆動回路は、この差電圧により給電ノードを通して内部回路に供給する電流を負帰還制御する。従って、内部電源電圧ＩｎＶｃｃはＶｒｅｆよりΔＶだけ高い電圧に設定される。この結果、昇圧期間において内部回路に動作電流が流れた場合であっても、内部電源電圧の低下を最小限に抑えることができる。
【００１４】
本発明の内部電源回路の第２の構成は、前記第１の構成において、前記極性切替回路は、前記差動アンプの動作極性を電気的に切り替えることによって、前記参照電圧に対する前記内部電源電圧の高低を切り替えることを特徴とする。
【００１５】
本発明の内部電源回路の第３の構成は、前記第１の構成において、前記差動アンプは、カレントミラー型差動アンプであることを特徴とする。
【００１６】
本発明の内部電源回路の第４の構成は、前記第３の構成において、前記カレントミラー型差動アンプは、
前記参照電圧が入力されるＮチャネル型の第１の入力トランジスタと、
前記第１の入力トランジスタと差動対をなし、前記第１の入力トランジスタよりも大サイズに構成され、前記給電ノードの内部電源電圧が入力されるＮチャネル型の第２の入力トランジスタと、
前記第１の入力トランジスタのドレインにドレインが接続された第１の負荷トランジスタと、
ドレインが前記第２の入力トランジスタのドレインに接続され、ゲートが前記第１の負荷トランジスタのゲートに接続された第２の負荷トランジスタと、
前記第１及び第２の入力トランジスタの共通ソースと接地ノード間に介在する活性化用トランジスタと、を備え、
前記極性切替回路は、
通常状態では、前記第１の負荷トランジスタをダイオード接続するとともに、前記第２の負荷トランジスタと第２の入力トランジスタとの共通ドレインの電圧を前記カレントミラー型差動アンプの出力電圧として出力ノードに出力するように切り替え、
前記昇圧期間は、前記第１の負荷トランジスタをダイオード接続するとともに、前記第２の負荷トランジスタと第２の入力トランジスタとの共通ドレインの電圧を前記カレントミラー型差動アンプの出力電圧として出力ノードに出力するように切り替えることを特徴とする。
【００１７】
本発明の内部電源回路の第５の構成は、前記第４の構成において、前記極性切替回路は、
前記第１及び第２の負荷トランジスタの共通ゲートと前記前記第１の負荷トランジスタと第１の入力トランジスタとの共通ドレインとの間に介設された第１のトランスファ・ゲートと、
前記第１及び第２の負荷トランジスタの共通ゲートと前記前記第２の負荷トランジスタと第２の入力トランジスタとの共通ドレインとの間に介設された第２のトランスファ・ゲートと、
前記前記第１の負荷トランジスタと第１の入力トランジスタとの共通ドレインと前記出力ノードとの間に介設された第３のトランスファ・ゲートと、
前記前記第２の負荷トランジスタと第２の入力トランジスタとの共通ドレインと前記出力ノードとの間に介設された第４のトランスファ・ゲートと、を備え、
前記第１及び第４のトランスファ・ゲートは、通常状態では導通され、前記昇圧期間は差断されるものであり、
前記第２及び第３のトランスファ・ゲートは、通常状態では遮断され、前記昇圧期間は導通されるものであることを特徴とする。
【発明の効果】
【００１８】
以上のように、本発明によれば、大電流が流れるタイミングがあらかじめ知られている回路において、特に、外部電源電圧の下限で劣化するＶＤＣ特性を改善し、十分な駆動能力をもったＶＤＣ回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００２０】
図１は、本発明の実施例１に係るダイナミック・ランダムアクセス・メモリの構成を表す図である。先に、従来の問題点として、過渡的に大電流が流れたときに、内部電源電圧が低下してしまう点を指摘したが、一般に、内部回路に大電流が流れる際には、何らかのトリガーとなる信号のレベルが変化し、それにつながる内部回路が駆動されてはじめて大電流が流れる場合が多い。そこで、本実施例では、その顕著な例として、ダイナミック・ランダムアクセス・メモリ（以下「ＤＲＡＭ」という。）を取り上げ、ＤＲＡＭにおけるリード動作を用いて、本発明に係る内部電源回路の説明を行う。
【００２１】
図１は、ＤＲＡＭ １のブロック図を示している。このＤＲＡＭ １は、メモリセル・アレイ２、クロック発生回路３、行デコーダ４、列デコーダ５、センスアンプ６、入出力回路７、アドレスバッファ８、入力バッファ９，１０、出力バッファ１１、及び内部電源回路（ＶＤＣ回路）１２を備えている。
【００２２】
クロック発生回路３は、ＤＲＡＭ １のクロックを生成する回路である。
【００２３】
メモリセル・アレイ２には、複数のワード線１３が行方向に沿って配置され、複数のビット線対１４が列方向に沿って配置されている。更に、複数のメモリ・セルが、ワード線１３とビット線対１４の各交点に配置されている。
【００２４】
行デコーダ４は、アドレスバッファ８から供給される行アドレス信号に応答して、複数のワード線１３のうち１つを選択して駆動する。列デコーダ５は、アドレスバッファ８から供給される列アドレス信号に応答して、複数のビット線対のうち一つを選択する。
【００２５】
複数のセンスアンプ６は、複数のビット線対１４に対応して設けられる。各センスアンプ６は、その対応するビット線対１４間の電位差を増幅する。
【００２６】
入出力回路７は、行デコーダ４によって選択されたビット線対１４の電位を出力バッファ１１に供給する。出力バッファ１１は、その供給された電位を増幅し、出力データＤＱ１〜ＤＱ４として外部に出力する。
【００２７】
入力バッファ９，１０は、外部から供給された入力データＤＱ１〜ＤＱ４を増幅する。入出力回路７は、入力バッファ１０において増幅された入力データを、列デコーダ５によって選択されたビット線対１４に供給する。
【００２８】
アドレスバッファ８は、外部から供給されたアドレス信号を、行デコーダ４及び列デコーダ５に選択的に供給する。
【００２９】
内部電源回路１２は、ＤＲＡＭ １内の各内部回路に供給する内部電源電圧を発生する回路である。内部電源回路１２の詳細については後述する。ここで、内部電源回路１２は、内部電源電圧としてＩｎｔＶｃｃＰとＩｎｔＶｃｃＳとの２つの電圧を発生させる。ＩｎｔＶｃｃＳはＩｎｔＶｃｃＰに比べて低い内部電源電圧である。
【００３０】
図１において、右下がりの斜線で示した内部回路には、電源電圧としてＩｎｔＶｃｃＰが供給され、左下がりの斜線で示した内部回路には、電源電圧としてＩｎｔＶｃｃＳが供給される。図１から分かるように、内部回路の電源電圧は、外部電圧ＥｘＶｃｃを降圧して使用する場合が多い。特に、メモリセル・アレイ２及びセンスアンプ６は、消費電流の低減並びにメモリセルのキャパシタ誘電膜の保護のため、ＩｎｔＶｃｃＰに比べて低い電位であるＩｎｔＶｃｃＳが供給される。一方、行デコーダ４、列デコーダ５、入出力回路７、アドレスバッファ８、入力バッファ９，１０、及び出力バッファ１１には、高い信頼性を保ちつつ動作速度の低下を最小限に抑えるため、ＩｎｔＶｃｃＳよりも少し高いＩｎｔＶｃｃＰが内部電源電圧として用いられる。
【００３１】
図２は、図１に示したメモリセル・アレイ２、センスアンプ６等及び入出力回路７の一部の詳細を示した回路図である。
【００３２】
メモリセル・アレイ２には、複数のワード線ＷＬ１，ＷＬ２，…と、これらのワード線と交差して設けられたビット線対ＢＬ０，／ＢＬ０、…とが配設されている。ビット線対ＢＬ０，／ＢＬ０は、２つの部分ＢＬ０Ｌ，／ＢＬ０Ｌ及びＢＬ０Ｒ，／ＢＬ０Ｒに分けられる。
【００３３】
各ビット線ＢＬ０Ｌ，／ＢＬ０Ｌと各ワード線ＷＬ１，ＷＬ２との交点には、メモリセル２０，２０が配置されている。また、ビット線対ＢＬ０Ｌ，／ＢＬ０Ｌ及びＢＬ０Ｒ，／ＢＬ０Ｒに対応して、共通の１つのセンスアンプ２１が配設されている。ビット線対ＢＬ０Ｌ，／ＢＬ０Ｌは、ビット線選択回路２２を介してセンスアンプ２１に接続されている。ビット線選択回路２２は、ビット線選択信号ＢＬＩに応答してビット線対ＢＬ０，／ＢＬ０をセンスアンプ２１に接続する。これにより、センスアンプ２１はビット線対ＢＬ０，／ＢＬ０間の電位差を増幅する。
【００３４】
また、センスアンプ２１に対応して１つのビット線用プリチャージ回路２３が設けられている。このビット線用プリチャージ回路２３は、ビット線イコライズ信号ＢＬＥＱに応答してビット線対ＢＬ０，／ＢＬ０を１／２Ｖｃｃ発生回路２４で制御される電位ＶＢＬにプリチャージする。
【００３５】
また、一つ又は複数のセンスアンプ２１に対応して１つのコラム選択回路２５が設けられている。このコラム選択回路２５は、コラム選択信号ＣＳＬに応答してビット線対ＢＬ０，／ＢＬ０を入出力線対ＩＯ／ＩＯに接続する。
【００３６】
また、センスアンプ２１を駆動するためのセンスアンプ駆動線２６Ａ，２６Ｂの間には、駆動用プリチャージ回路２７が設けられている。このプリチャージ回路２７は、ビット線イコライズ信号ＢＬＥＱに応答してセンスアンプ駆動線２６ａ、２６ｂを所定の電位ＶＢＬにプリチャージする。センスアンプ駆動線２６ａは、制御信号Ｓ０Ｎに応答して導通状態となるＮチャネルＭＯＳトランジスタＱｓ１を介して接地ノードに接続される。センスアンプ駆動線２６ｂは、制御信号／Ｓ０Ｐに応答して導通状態となるＰチャネルＭＯＳトランジスタＱｓ２を介して電源ノードに接続される。
【００３７】
センスアンプ２１は、ビット線対ＢＬ０，／ＢＬ０の間に直列に接続されたＮチャネルＭＯＳトランジスタＱｎ１及びＱｎ２と、同様にビット線対ＢＬ０，／ＢＬ０の間に直列に接続されたＰチャネルＭＯＳトランジスタＱｐ１及びＯｐ２とを備えている。トランジスタＱｎ１及びＱｐ１のゲート電極は、ともにビット線／ＢＬ０に接続され、トランジスタＱｎ２及びＱｐ２のゲート電極は共にビット線ＢＬ０に接続される。トランジスタＱｎ１及びＱｎ２のソース電極は、ともにセンスアンプ駆動線２６ａに接続され、トランジスタＱｐ１及びＱｐ２のソース電極はともにセンスアンプ駆動線２６ｂに接続される。
【００３８】
各メモリセル２０は、トランスファーゲートとして機能するＮチャネルＭＯＳトランジスタＱｍと、データをストアするキャパシタＣｍとを備える。トランジスタＱｍのゲート電極は、対応するワード線ＷＬ１又はＷＬ２に接続され、一方のソース／ドレイン電極は、対応するビット線／ＢＬ０又は／ＢＬ０に接続される。キャパシタＣｍの一方電極はトランジスタＱｍの他方のソース／ドレイン電極に接続され、その他方電極にはセルプレート電位ＶＣＰが与えられる。
【００３９】
ビット線選択回路２８は、ビット線選択信号ＢＬＩに応答して導通状態となる２つのＮチャネルＭＯＳトランジスタＱｂを備える。
【００４０】
ビット線用プリチャージ回路２３は、ビット線対ＢＬ０，／ＢＬ０の間に接続されたＭチャネルＭＯＳトランジスタＱｅと、ビット線対ＢＬ０，／ＢＬ０の間に直列に接続された２つのＮチャネルＭＯＳトランジスタＱｐｃを備える。これらのトランジスタＱｅ，Ｑｐｃのゲート電極は、共にイコライズ線２９に接続される。トランジスタＱｐｃのソース電極はともにプリチャージ線３０に接続される。
【００４１】
コラム選択回路２５は、ビット線ＢＬ０と入出力線ＩＯとの間に接続され、コラム選択信号ＣＳＬに応答して導通状態となるＮチャネルＭＯＳトランジスタＱｉｏと、ビット線／ＢＬ０と入出力線／ＩＯとの間に接続されコラム選択信号ＣＳＬに応答して導通状態となるＮチャネルＭＯＳトランジスタＱｉｏとを備える。
【００４２】
駆動線用プリチャージ回路２７は、センスアンプ駆動線２６ａ及び６１ｂの間に接続されたＮチャネルＭＯＳトランジスタＱｓｅと、センスアンプ駆動線２６ａ，２６ｂの間に直列接続された２つのＮチャネルＭＯＳトランジスタＱｓｐとを備える。これらのトランジスタＱｓｅ，Ｑｓｐのゲート電極は、ともにイコライズ線２９に接続される。トランジスタＱｓｐのソース電極は共にプリチャージ線３０に接続される。
【００４３】
ＤＲＡＭ １のリード動作では、メモリセル２０から読み出されたデータをビット線ＢＬ０，／ＢＬ０に伝達し、それをセンスアンプ２１の活性化により増幅（以下「センス動作」という。）してから出力線に伝達してゆく。このとき、ビット線ＢＬ０，／ＢＬ０に寄生的に存在している容量の充電に大電流を必要とし、センスアンプ２１用の内部電位ｉｎｔＶｃｃＳが下がってしまい、センス動作が大きく遅延してしまっている。しかし、この場合、消費される電流はビット線ＢＬ０，／ＢＬ０の電位を１／２・ＩｎｔＶｃｃＳからＩｎｔＶｃｃＳまで引き上げるために必要なものであり、その消費電流はあらかじめ見積もることもできる。また、電流が消費されるのはセンスアンプ２１が活性化された直後であり、そのタイミングを知るのも容易である。
【００４４】
図３に、本発明の実施例１に係る内部電源回路（ＶＤＣ回路）１２の構成を示す。内部電源回路１２は、上述したセンスアンプ２１葉の内部電源電圧ＩｎｔＶｃｃＳを発生させる。内部電源回路１２は、Ｖｒｅｆ発生回路４１、メインアンプ４２、サブアンプ４３、及びＡＴＣＦ発生回路４４を備えている。図３において、Ｖｒｅｆ発生回路４１及びサブアンプ４３は、従来例の図８で説明したＶｒｅｆ発生回路（ａ）及びサブアンプ（ｃ）と同様のものである。
【００４５】
メインアンプ４２は、カレントミラー型差動アンプ５０、駆動トランジスタ５１、強制停止用トランジスタ５２を備えている。
【００４６】
カレントミラー型差動アンプ５０は、Ｖｒｅｆ発生回路４１から入力される参照電圧Ｖｒｅｆに対して出力ノードＡに所定の電圧を発生させる。駆動トランジスタ５１は、出力ノードＡの電圧を受けて内部電位ｉｎｔＶｃｃを調整する。強制停止用トランジスタ５２は、信号ＡＴＣがＬｏｗレベルの時、駆動トランジスタ１０２を強制的にＯＦＦにしてメインアンプ（ｂ）を非活性化する。駆動トランジスタ５１及び強制停止用トランジスタ５２については、機能的には図８の駆動トランジスタ１０２及び強制停止用トランジスタ１０４と同様である。
【００４７】
また、カレントミラー型差動アンプ５０は、２つのＮチャネル型の入力トランジスタ５４，５５、２つのＰチャネル型の負荷トランジスタ５６，５７、極性切替回路５８、及び活性化用トランジスタ５９を備えている。
【００４８】
負荷トランジスタ５６，５７は、ソースが電源ノードに接続され、互いのゲートが接続されている。入力トランジスタ５４，５５は、ソースが活性化用トランジスタ５９のチャネルを介して接地ノードに接続され、それぞれのドレインは負荷トランジスタ５６，５７のドレインに接続されている。また、極性切替回路５８は、負荷トランジスタ５６及び入力トランジスタ５４のドレイン同士が接続された共通ノードＢと、負荷トランジスタ５７及び入力トランジスタ５５のドレインが接続された共通ノードＣとの間に接続されている。
【００４９】
極性切替回路５８は、デフォルトでＯＮのトリガ・スイッチ５８ａ，５８ｂとデフォルトでＯＦＦのトリガ・スイッチ５８ｃ，５８ｄを備えている。トリガ・スイッチ５８ａとトリガ・スイッチ５８ｃは、ノードＢ，Ｃ間に直列に接続され、トリガ・スイッチ５８ｄトリガ・スイッチ５８ｂは、ノードＢ，Ｃ間に直列に接続されている。そして、トリガ・スイッチ５８ａ，５８ｃの接続点は負荷トランジスタ５６，５７のゲートに接続され、トリガ・スイッチ５８ｄ，５８ｂの接続点は、駆動トランジスタ５１のゲートに繋がる出力ノードＡに接続されている。各トリガ・スイッチ５８ａ，５８ｂ，５８ｃ，５８ｄには、ＡＴＣＦ発生回路４４が生成する信号ＡＴＣＦ（後述）が入力される。
【００５０】
本実施例の内部電源回路１２におけるメインアンプ４２は、従来例で説明した図８のものと比較して、以下の点で相違している：
【００５１】
（１）図８のメインアンプ（ａ）ではカレントミラー型差動アンプ５０を構成する入力トランジスタ１０５，１０６が同サイズであるのに対し、本実施例の内部電源回路１２におけるメインアンプ４２のカレントミラー型差動アンプ５０を構成する入力トランジスタ５４，５５は、チャネル幅が１：１０とされている点；
【００５２】
（２）図８のメインアンプ（ａ）ではＶｒｅｆ＝ＩｎｔＶｃｃであるのに対して、本実施例の内部電源回路１２ではＶｒｅｆ＝ＩｎｔＶｃｃ＋ΔＶである点（ΔＶについては後述する。尚、図８と表記を併せるため、以下では特に床割らない限りＩｎｙＶｃｃＳをＩｎｔＶｃｃと記す。）；
【００５３】
（３）本実施例の内部電源回路１２では、ＡＣＴ信号直後の一定期間、カレントミラー型差動アンプ５０の極性を反転させる極性切替回路５８を備えている点。
【００５４】
従来例では、図１１に示したように、メインアンプ回路で、出力ノードＡが１．０Ｖ以下に下がることはない。従って、先に指摘したとおり、駆動トランジスタ１０２のゲート電位を完全に接地電位まで下げることはできず、駆動能力に限界がある。
【００５５】
これに対して、本実施例のメインアンプ４２では、極性切替回路５８によりカレントミラー型差動アンプ５０の極性を変えることで、ＡＴＣ信号が活性化した直後の一定時間（以下「昇圧期間」という。）だけ出力電圧を高め、その後に必要な消費電荷を供給できる工夫がされている。
【００５６】
入力トランジスタ５４，５５のチャネル幅Ｗの比を変えることで、図４に示したように、ＩｎｔＶｃｃ＝Ｖｒｅｆ−ΔＶの関係を作り出すことができる。例えば、ＩｎｔＶｃｃ＝２Ｖが必要な場合、ΔＶ＝０．１Ｖとして、Ｖｒｅｆには２．１Ｖがあらかじめ供給されることになる。これが通常動作の電圧関係である。
【００５７】
これに対して、ＡＣＴＦが活性化されている一定期間は、トリガ・スイッチ５８ａ，５８ｂがＯＦＦ、トリガ・スイッチ５８ｃ，５８ｄがＯＮとなり、比較器（カレントミラー型差動アンプ５０）の極性が全く逆になるため、ＩｎｔＶｃｃ＝Ｖｒｅｆ＋ΔＶのように関係を変えることができる。この期間は、すなわちＩｎｔＶｃｃ＝２．２Ｖが供給される。こうしたプリブースト動作を実施しておくことで、回路で電流消費することによる電圧ドロップを見越した電圧設定が可能となり、動作速度の低下を防止することができる。
【００５８】
ＡＴＣＦ発生回路４４は、ＡＴＣ信号から、ＡＴＣ信号の活性化時点から最初の一定期間、ワンショット・パルスＡＴＣＦを発生する回路である。
【００５９】
ＡＴＣＦ発生回路４４は、Ｄｅｌａｙ回路６１、インバータ６２，６４、ＮＡＮＤゲート６３から構成されている。ＡＴＣはＤｅｌａｙ回路６１及びＮＡＮＤゲート６３の一方の入力端子に入力される。Ｄｅｌａｙ回路６１の出力はインバータ６２を介してＮＡＮＤゲート６３の他方の入力端子に接続されている。また、ＮＡＮＤゲート６３の出力端子は、インバータ６４の入力端子に接続され、インバータ６４の出力からＡＣＴＦ信号が出力される。尚、Ｄｅｌａｙ回路６１は、インバータ・チェーンのような論理反転を伴うＤｅｌａｙ素子が奇数段配置された構成からなる。
【００６０】
図５は、図４のトリガ・スイッチ５８ａ，５８ｂ，５８ｃ，５８ｄの回路構成例を示す図である。トリガ・スイッチ５８ａ，５８ｂは、Ｎチャネル・トランジスタ６５とＰチャネル・トランジスタ６６からなるトランスファ・ゲートで構成される。Ｐチャネル・トランジスタ６６にはＡＣＴＦ信号が入力され、Ｎチャネル・トランジスタ６５には、インバータ６７を介してＡＣＴＦ信号が入力される。
一方、トリガ・スイッチ５８ｃ，５８ｄは、Ｐチャネル・トランジスタ６８とＮチャネル・トランジスタ６９からなるトランスファ・ゲートで構成される。Ｎチャネル・トランジスタ６９にはＡＣＴＦ信号が入力され、Ｐチャネル・トランジスタ６８には、インバータ７０を介してＡＣＴＦ信号が入力される。
【００６１】
カレントミラー型差動アンプ５０内のインバータの極性の反転には、単にカレントミラー型差動アンプ５０の入力（ＶｒｅｆとＩｎｔＶｃｃ）をつなぎ換えることでも実現可能である。しかし、Ｖｒｅｆ信号線は、低電力化のために非常に高インピーダンス（低電流駆動）な信号となっており、本実施例では、カレントミラー型差動アンプ５０内のノードＢ，Ｃをつなぎ換えることで、極性の反転を実現している。
【００６２】
図６に、センス動作に合わせた各信号の制御タイミングを示す。図６（ａ）は図２のＳＯＮ信号のタイミング、図６（ｂ）は図２の／ＳＯＰ信号のタイミング、図６（ｃ）は図２のＡＣＴ信号のタイミング、図６（ｄ）は図２のＡＣＴＦ信号のタイミング、図６（ｅ）は図２のＢＬ信号のタイミングである。また、併せて、内部で消費される電流（ｈ）と、そのときに内部電源電位ＩｎｔＶｃｃＳが改善される様子（ｇ）も示す。
【００６３】
また、図７に示すように、ＡＴＣＦを活性化しておく期間を、図６に示した期間よりも長く設定しておけば、センスアンプ２１用の内部電位ＩｎｔＶｃｃＳのレベルは、一定期間だけ高めのレベル（２．２Ｖ）を維持できるため（本実施例の内部電源回路１２は、下がった電圧を上げる機能はあるが、上がった電圧を下げる機能はないため、電流消費が無くなるまでパルス幅を長くするればよい）、次のサイクルの動作の時のセンス動作開始時のセンスアンプの駆動能力も大きくなり、実質的に読み出しデータのセンス動作に必要な時間を短縮することができる。
【００６４】
以上のように、本実施例によれば、大電流が消費されるタイミング（センス動作が開始されるとき）よりも早いタイミングで、ＶＤＣ出力電圧を一時的に上げてやることで、従来生じていた内部電源電圧レベルの低下の問題を低減し、内部回路の回路動作（センス動作）の遅延を大きく改善することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例１に係るダイナミック・ランダムアクセス・メモリの構成を表す図である。
【図２】図１に示したメモリセル・アレイ２、センスアンプ６等及び入出力回路７の一部の詳細を示した回路図である。
【図３】本発明の実施例１に係る内部電源回路（ＶＤＣ回路）１２の構成を示す図である。
【図４】入力トランジスタ５４，５５のゲート電圧とドレイン-ソース電流との関係を示す図である。
【図５】図４のトリガ・スイッチ５８ａ，５８ｂ，５８ｃ，５８ｄの回路構成例を示す図である。
【図６】センス動作に合わせた各信号の制御タイミングを表すタイミング・チャートである。
【図７】ＡＴＣＦを活性化しておく期間を、図６に示した期間よりも長く設定した場合のＡＣＴＦ，ＢＬ信号のタイミング及び内部電源電圧の変化を示すタイミング・チャートである。
【図８】従来の代表的な内部電源回路（ＶＤＣ回路）である。
【図９】ＶＤＣ回路に要求される電圧を表す図である。
【図１０】過渡的に大電流が流れた場合の内部電源電圧の変化を示す図である。
【図１１】図８のメインアンプの回路構成を示す図である。
【符号の説明】
【００６６】
ＤＲＡＭ １
メモリセル・アレイ２
クロック発生回路３
行デコーダ４
列デコーダ５
センスアンプ６
入出力回路７
アドレスバッファ８
入力バッファ９，１０
出力バッファ１１
内部電源回路（ＶＤＣ回路）１２
ワード線１３
ビット線対１４
メモリセル２０
センスアンプ２１
ビット線選択回路２２
ビット線用プリチャージ回路２３
１／２Ｖｃｃ発生回路２４
コラム選択回路２５
センスアンプ駆動線２６ａ，２６ｂ
駆動用プリチャージ回路２７
ビット線選択回路２８
イコライズ線２９
プリチャージ線３０
Ｖｒｅｆ発生回路４１
メインアンプ４２
サブアンプ４３
ＡＴＣＦ発生回路４４
カレントミラー型差動アンプ５０
駆動トランジスタ５１
強制停止用トランジスタ５２
入力トランジスタ５４，５５
負荷トランジスタ５６，５７
極性切替回路５８
トリガ・スイッチ５８ａ，５８ｂ，５８ｃ，５８ｄ
活性化用トランジスタ５９
Ｄｅｌａｙ回路６１
インバータ６２，６３
ＮＡＮＤゲート６４
Ｎチャネル・トランジスタ６５，６９
Ｐチャネル・トランジスタ６６，６８
インバータ６７，７０
出力ノードＡ
ワード線ＷＬ１，ＷＬ２
ビット線対ＢＬ０，／ＢＬ０、ＢＬ０Ｌ，／ＢＬ０Ｌ、ＢＬ０Ｒ，／ＢＬ０Ｒ
ビット線選択信号ＢＬＩ
ビット線イコライズ信号ＢＬＥＱ
コラム選択信号ＣＳＬ
入出力線対ＩＯ／ＩＯ
コラム選択信号ＣＳＬ
ＮチャネルＭＯＳトランジスタＱｓｅ
ＮチャネルＭＯＳトランジスタＱｓｐ
Ｐチャネル・トランジスタ１０１
駆動トランジスタ１０２，１０３
強制停止用トランジスタ１０４
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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