(57)【要約】【課題】シリコン電界効果トランジスタの性能を凌駕するとともに、カーボンナノチューブの問題点を克服する革新的かつ実用的な電子デバイス用基板を提供することにある。【解決手段】シリコン基板１上に形成された第１の酸化シリコン膜２と、第１の酸化シリコン膜２の上に配置される第２の酸化シリコン膜３と、第２の酸化シリコン膜３上に配置されるグラファイト膜４とを有するようにした。【選択図】図１
2008235520.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたグラファイト膜とを有し、
前記グラファイト膜は、前記絶縁膜を介して前記基板に接着された後に薄膜化された膜である
ことを特徴とする電子デバイス用基板。
【請求項２】
請求項１に記載された電子デバイス用基板であって、
前記基板は、シリコン基板であり、
前記絶縁膜は、第１の酸化シリコン膜と、前記第１の酸化シリコン膜上に形成された当該第１の酸化シリコン膜と異なる第２の酸化シリコン膜とを有する
ことを特徴とする電子デバイス用基板。
【請求項３】
請求項２に記載された電子デバイス用基板であって、
前記第２の酸化シリコン膜は、前記第１の酸化シリコン膜上に塗布された、少なくともシリコン原子と酸素原子とを含んだ分子の溶液が熱処理されて形成された膜である
ことを特徴とする電子デバイス用基板。
【請求項４】
請求項１乃至請求項３の何れか一項に記載された電子デバイス用基板であって、
前記グラファイト膜は、グラフェン膜である
ことを特徴とする電子デバイス用基板。
【請求項５】
請求項１乃至請求項３の何れか一項に記載された電子デバイス用基板であって、
前記グラファイト膜の厚さは、０．１５ｎｍ以上１ｎｍ以下である
ことを特徴とする電子デバイス用基板。
【請求項６】
請求項２または請求項３に記載された電子デバイス用基板を製造する電子デバイス用基板の製造方法であって、
前記第１の酸化シリコン膜上に、少なくともシリコン原子と酸素原子を含む溶液が塗布されて塗布膜を形成する工程と、
前記塗布膜にグラファイト膜を付着させる工程と、
前記グラファイト膜が付着したシリコン基板が熱処理されて、前記塗布膜が酸化して第２の酸化シリコン膜を形成する一方、前記グラファイト膜が前記第１の酸化シリコン膜を介して前記シリコン基板に接着する工程と、
前記グラファイト膜を薄膜化させる薄膜工程とを有する
ことを特徴とする電子デバイス用基板の製造方法。
【請求項７】
請求項６に記載された電子デバイス用基板の製造方法であって、
前記薄膜工程は、オゾンを含むガスを用いた化学反応によるエッチングにより行われる
ことを特徴とする電子デバイス用基板の製造方法。
【請求項８】
請求項６に記載された電子デバイス用基板の製造方法であって、
前記薄膜工程は、酸素プラズマを用いたエッチングにより行われる
ことを特徴とする電子デバイス用基板の製造方法。
【請求項９】
請求項６に記載された電子デバイス用基板の製造方法であって、
前記薄膜工程は、酸素ガスを用いた酸化反応によるエッチングにより行われる
ことを特徴とする電子デバイス用基板の製造方法。
【請求項１０】
請求項６に記載された電子デバイス用基板の製造方法であって、
前記薄膜工程は、粘着シートを用いた、前記グラファイト膜を構成するグラフェン膜を一層あるいは複数層ずつの剥離により行われる
ことを特徴とする電子デバイス用基板の製造方法。
【請求項１１】
請求項６に記載された電子デバイス用基板の製造方法であって、
前記薄膜工程は、ケミカルメカニカルポリッシングにより行われる
ことを特徴とする電子デバイス用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス用基板およびその製造方法に関し、詳細には超ＬＳＩ製造用の電界効果トランジスタ用基板およびその製造方法に関する。
【背景技術】
【０００２】
超ＬＳＩ（大規模集積回路：Large Scale Integration）の高集積化・高機能化にともない超ＬＳＩを構成するトランジスタの微細化が進展している。非特許文献１の記載によれば、今後１０数年、トランジスタの微細化は３年で約７０％の縮小率で推移していくとも報告されている。現在、マイクロプロセッサユニット（ＭＰＵ）やダイナミックランダムアクセスメモリ（ＤＲＡＭ）に代表される超ＬＳＩの最小線幅は６５ｎｍ〜９０ｎｍが主流であるが、２０１０年には３０ｎｍ〜４５ｎｍとなり、さらに、２０２０年には１０ｎｍレベルになるものと予測されている。
【０００３】
従来の超ＬＳＩは、高速・低消費電力で高集積化に適している電界効果型のトランジスタで構成されており、シリコン基板を用いて製造されている。しかし、シリコン電界効果トランジスタはゲート長が５ｎｍ近傍で物理的な性能限界に達するとみられている（非特許文献１参照）。
【０００４】
近年、シリコンに代わる電界効果トランジスタとして、カーボンナノチューブが注目され精力的に研究開発が行われている。カーボンナノチューブ３０は、図７に示されているようにグラファイト膜を丸めて直径が約１ｎｍの円筒状にしたような構造をしている。カーボンナノチューブの高伝導特性を利用したカーボンナノチューブ電界効果トランジスタでは、電界効果トランジスタの性能指標の一つであるトランスコンダクタンスがシリコン電界効果トランジスタの６倍以上高い値のものも得られている（非特許文献２参照）。
【０００５】
今後、カーボンナノチューブを利用することにより、トランジスタのより一層の微細化による超ＬＳＩの飛躍的な高集積化・高機能化が期待されている。
【０００６】
【非特許文献１】"ITRS 2005 Edition（国際半導体技術ロードマップ２００５年度版の概要）",JEITA Review,2006年2月,p.22-25
【非特許文献２】篠原久典著，「化学フロンティア１５  ナノカーボンの新展開  −世界に挑む日本の先端技術」，株式会社  化学同人，第１版，2005年10月10日，p.113-117
【非特許文献３】Novoselov et al.,SCIENCE，第306巻，2004年，666頁
【非特許文献４】藤永  茂著，「分子軌道法」，株式会社  岩波書店，第１版，1980年9月18日，p.195
【非特許文献５】日本化学会編，「有機合成  Ｖ  −酸化反応−」，実験化学講座、丸善株式会社，第4版，第23巻，457頁
【非特許文献６】持田  勲著，「現代応用科学シリーズ３  炭素材の化学と工学」，第１版，株式会社  朝倉書店，1990年，39頁
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のカーボンナノチューブには、以下のような問題があった。
（１）同一の直径、長さを有するカーボンナノチューブを大量かつ安価に製造することが困難であった。
（２）カーボンナノチューブの成長位置、方向を制御することが困難なため、従来の超ＬＳＩ製造技術を用いて、多数のカーボンナノチューブ電界効果トランジスタを集積化することが困難であった。
（３）カーボンナノチューブと配線材料との接合面が高抵抗となり良好なトランジスタ特性を安定して得られなかった。
【０００８】
そこで、本発明の目的は、前述した問題に鑑み提案されたもので、シリコン電界効果トランジスタの性能を凌駕するとともに、カーボンナノチューブの問題点を克服する革新的かつ実用的な電子デバイス用基板とその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、第１の発明に係る電子デバイス用基板にあたっては、基板上に形成された絶縁膜と、前記絶縁膜上に形成されたグラファイト膜とを有し、前記グラファイト膜は、前記絶縁膜を介して前記基板に接着された後に薄膜化された膜であることを特徴とする電子デバイス用基板を提供する。
【００１０】
上述した課題を解決する第２の発明に係る電子デバイス用基板にあたっては、第１の発明に係る電子デバイス用基板であって、前記基板が、シリコン基板であり、前記絶縁膜が、第１の酸化シリコン膜と、前記第１の酸化シリコン膜上に形成された当該第１の酸化シリコン膜と異なる第２の酸化シリコン膜とを有することを特徴とする。
【００１１】
図１は本発明の一実施形態に係る電子デバイス用基板の部分的拡大図である。
この電子デバイス用基板２０は、図１に示すように、シリコン基板１の表層が酸化されて第１の酸化シリコン膜２が形成され、その第１の酸化シリコン膜２上に第２の酸化シリコン膜３が形成され、さらにその第２の酸化シリコン膜３上にグラファイト膜４が形成される。
【００１２】
グラファイト膜４は、カーボンナノチューブと同様に炭素原子で構成されており、図１に示されているように、亀の甲状の平面層状物質である。グラファイト膜４は、現在、大量かつ安価に製造されており、少なくともカーボンナノチューブよりは実用性が高いものである。
【００１３】
また、前述のカーボンナノチューブ電界効果トランジスタと同様の高性能な電界効果トランジスタが平面基板上に形成可能となるため、従来のシリコン基板を用いた超ＬＳＩ製造技術の適用が可能となり集積化が行いやすい。
【００１４】
さらに、電極形成において、グラファイト膜４は半金属であり、かつ平面であるため接触面積を大きくとれることにより、カーボンナノチューブと比較して配線材料との接触抵抗が小さくなる。
【００１５】
グラファイト膜４は、前記のように材料的には半金属の物性を示す。半金属の場合、シリコンなどの半導体とは異なり、電界効果トランジスタの動作を可能とする電界効果は１ｎｍ以下という極めて短い距離で遮蔽されてしまう（非特許文献３参照）。したがって、電界効果トランジスタを製造するためには、グラファイト膜の厚さは少なくとも１ｎｍ以下にする必要がある。
【００１６】
上述した課題を解決する第３の発明に係る電子デバイス用基板にあたっては、第２の発明に係る電子デバイス用基板であって、前記第２の酸化シリコン膜が、前記第１の酸化シリコン膜上に塗布された、少なくともシリコン原子と酸素原子とを含んだ分子の溶液が熱処理されて形成された膜であることを特徴とする。
【００１７】
図１に示すように、第２の酸化シリコン膜３は、第１の酸化シリコン膜２とグラファイト膜４との間にあって、両者の接着剤としての役目を果たすものである。また、接着剤の役目のほかに、前記第１の酸化シリコン膜２と同様に、グラファイト膜４をシリコン基板１から絶縁する役目も担っている。すなわち、第１，第２の酸化シリコン膜２，３は絶縁膜である。
【００１８】
また、上述した課題を解決する第４の発明に係る電子デバイス用基板にあたっては、第１の発明乃至第３の発明の何れか一つに係る電子デバイス用基板であって、前記グラファイト膜が、グラフェン膜であることを特徴とする。
【００１９】
グラフェン膜は、グラファイト膜４の究極の形態であり、炭素原子１層からなるグラファイト膜である（グラファイト膜は、グラフェン膜が約０．３ｎｍの間隔で積層された膜である）。グラフェン膜の厚さは、量子化学的計算により求められた炭素原子の電子雲の広がりから、約０．１５ｎｍと見積もられる（非特許文献４参照）。したがって、厚さが１ｎｍ以下なので、電界効果が作用し、電界効果トランジスタを製造することが可能である。
【００２０】
また、上述した課題を解決する第５の発明に係る電子デバイス用基板にあたっては、第１の発明乃至第３の何れか一つに係る電子デバイス用基板であって、前記グラファイト膜の厚さが、０．１５ｎｍ以上１ｎｍ以下であることを特徴とする。
【００２１】
また、上述した課題を解決する第６の発明に係る電子デバイス用基板の製造方法にあたっては、第２の発明または第３の発明に係る電子デバイス用基板を製造する電子デバイス用基板の製造方法であって、前記第１の酸化シリコン膜上に、少なくともシリコン原子と酸素原子を含む溶液が塗布されて塗布膜を形成する工程と、前記塗布膜にグラファイト膜を付着させる工程と、前記グラファイト膜が付着したシリコン基板が熱処理されて、前記塗布膜が酸化して第２の酸化シリコン膜を形成する一方、前記グラファイト膜が前記第１の酸化シリコン膜を介して前記シリコン基板に接着する工程と、前記グラファイト膜を薄膜化させる薄膜工程とを有することを特徴とする。
【００２２】
上述した課題を解決する第７の発明に係る電子デバイス用基板の製造方法にあたっては、第６の発明に係る電子デバイス用基板の製造方法であって、前記薄膜工程が、オゾンを含むガスを用いた化学反応によるエッチングにより行われることを特徴とする。
【００２３】
オゾンは強力な酸化剤であり、一般に有機化合物を酸化するが、とくに炭素二重結合およびベンゼン環と反応して、これらを開裂させる作用がある（例えば、非特許文献５参照）。グラファイト膜はベンゼン環から構成されており、したがって、オゾンとの化学反応により分解されエッチングされる。
【００２４】
オゾンを含むガスを用いた化学反応によるエッチング工程においては、エッチレートは、オゾンの濃度と反応温度に依存し、エッチング量（薄膜化）はエッチング時間で制御することができる。グラファイト膜の残存膜厚の精度は、エッチレートで制御でき、エッチレートを小さくすれば、サブナノメータの精度でグラファイト膜を薄膜化することが可能である。例えば、エッチレートを仮に１ｎｍ／分とできれば、エッチング時間を０．３分（１８秒）に設定することにより、グラフェン膜１層分ずつエッチングすることが技術的に可能となる。
【００２５】
上述した課題を解決する第８の発明に係る電子デバイス用基板の製造方法にあたっては、第６の発明に係る電子デバイス用基板の製造方法であって、前記薄膜工程が、酸素プラズマを用いたエッチングにより行われることを特徴とする。
【００２６】
酸素プラズマを用いた化学反応によるエッチング工程においては、エッチレートは酸素ガスの流量とガス圧、印加する高周波のパワー、基板温度に依存し、エッチング量（薄膜化）はエッチング時間で制御することができる。また、グラファイト膜の残存膜厚の精度は、上述した第６の発明に係る電子デバイス用基板の製造方法と同様に、エッチレートで制御でき、エッチレートを小さくすれば、サブナノメータの精度でグラファイト膜を薄膜化することが可能である。
【００２７】
上述した課題を解決する第９の発明に係る電子デバイス用基板の製造方法にあたっては、第６の発明に係る電子デバイス用基板の製造方法であって、前記薄膜工程が、酸素ガスを用いた酸化反応によるエッチングにより行われることを特徴とする。
【００２８】
酸素ガスを用いた化学反応によるエッチング工程においては、エッチレートは酸素ガスの流量と圧力、反応温度に依存し、エッチング量（薄膜化）はエッチング時間で制御することができる。また、グラファイト膜は、酸素雰囲気中では４００℃まで耐性があるが、４００℃以上に加熱されると、酸化されエッチングされる。また、グラファイト膜の残存膜厚の精度は、上述した第６の発明に係る電子デバイス用基板の製造方法と同様に、エッチレートで制御でき、エッチレートを小さくすれば、サブナノメータの精度でグラファイト膜を薄膜化することが可能である。なお、グラファイト膜は酸化反応により二酸化炭素（ＣＯ2）として除去される。
【００２９】
上述した課題を解決する第１０の発明に係る電子デバイス用基板の製造方法にあたっては、第６の発明に係る電子デバイス用基板の製造方法であって、前記薄膜工程が、粘着シートを用いた、前記グラファイト膜を構成するグラフェン膜を一層あるいは複数層ずつの剥離により行われることを特徴とする。
【００３０】
粘着シートを用いた剥離工程においては、粘着シートの剥離力（粘着力）がグラファイト膜の層間の結合力より大きくなればグラファイト膜は剥離される。グラファイト膜の剥離に必要な最小応力は約０．４ＭＰａと報告されている（例えば、非特許文献６参照）。したがって、０．４ＭＰａ以上の粘着力を有する粘着シートを使用することによりグラファイト膜を剥離することが可能となる。
【００３１】
上述した課題を解決する第１１の発明に係る電子デバイス用基板の製造方法にあたっては、第６の発明に係る電子デバイス用基板の製造方法であって、前記薄膜工程が、ケミカルメカニカルポリッシング（化学・機械的な研磨加工（ＣＭＰ））により行われることを特徴とする。
【００３２】
ＣＭＰ工程においては、ポリッシングレートは、研磨剤の種類、グラファイト膜の研磨パッドに対する圧力、研磨パッドの回転数に依存し、ポリッシング量（薄膜化）はポリッシング時間（研磨時間）で制御することができる。ＣＭＰ技術は、現在、サブナノメータレベルの研磨が可能であり、したがって、グラファイト膜をサブナノメータレベルの精度で薄膜化することが可能である。ＣＭＰは、現在、シリコンウェハの製造や超ＬＳＩ製造プロセスでの平坦化プロセスに広く使用されている汎用技術であり、本発明に容易に適用が可能である。
【発明の効果】
【００３３】
以上説明したように、本発明によれば、現在超ＬＳＩの主流となっているシリコン電界効果トランジスタの性能を凌駕するとともに、カーボンナノチューブの問題点を克服する革新的かつ実用的な電子デバイス用基板およびその製造方法が実現可能となる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明の最良の形態に係る電子デバイス用基板およびその製造方法について、実施例に基づき具体的に説明する。
【実施例１】
【００３５】
以下に、本発明の第１の実施例に係る電子デバイス用基板の製造方法について、図面を参照して具体的に説明する。
図２は、本発明の第１の実施例に係る電子デバイス用基板の製造方法を説明するための図である。
【００３６】
図２（ａ）に示すように、まず直径５０ｎｍのシリコン基板１の表層を熱酸化し、第１の酸化シリコン膜２を形成した。熱酸化は、現在のシリコン超ＬＳＩの製造に使用されている方法・プロセス条件（例えば、１０００℃，１時間）を適用した。
【００３７】
次に、図２（ｂ）に示すように、前記熱酸化で形成された第１の酸化シリコン膜２上にシリコン原子と酸素原子を含んだ分子の溶液を塗布して当該第１の酸化シリコン膜２上にシリコン原子と酸素原子を含んだ分子の溶液の塗布膜１３を形成した。
【００３８】
次に、前記シリコン原子と酸素原子を含んだ分子の溶液の塗布膜１３の上に直径５０ｎｍのグラファイト膜１４（厚さ約４００μｍ）を付着させた後（図２（ｃ）参照）、８０℃にて１分（ホットプレート（ＨＰ）），１５０℃にて１分（ＨＰ），２００℃にて１分（ＨＰ），４５０℃にて３０分（ベーク炉）で段階的に熱処理し、第２の酸化シリコン膜３を形成するとともに、グラファイト膜１４を、第１の酸化シリコン膜２を介して、シリコン基板１に接着させた（図２（ｄ）参照）。本実施例では、グラファイト膜１４は市販のもの（例えば、日本カーボン社製、ＦＬ３００ＳＨ）を使用した。また、シリコン原子と酸素原子とを含んだ分子の溶液についても、市販のスピンオングラス液（例えば、東京応化工業社製、ＯＣＤ  Ｔ−２Ｓｉ−Ｔ５９００ＳＧ）を使用した。上記のように段階的に温度を上昇させることで、スピンオングラス液内での気泡の発生を抑制し、この気泡による膜質および接着力の低下を抑制することができる。
【００３９】
スピンオングラス液は、スピンコートプロセスを使って基板に塗布する溶剤ベースのシリコン二酸化物であり、硬化した後に続いてシリコン二酸化物（ガラス）の薄い固体膜を形成するものである。本実施例では、スピンオングラス液の塗布膜の厚さを０．１μｍとしたが、他の膜厚でも良い。スピンオングラス液の塗布膜はシリコン基板１とグラファイト膜１４とを接着させるのが目的であるので、両者の接着が可能であれば、スピンオングラス液の塗布膜は薄いほど好ましい。また、前記熱処理温度条件は、一実施例であり、他の処理条件でも行ってもかまわない。例えば、前記熱処理後に１０００℃以上で熱処理を行っても良い。前記熱処理後の熱処理温度が高温であるほど第２の酸化シリコン膜３の膜質は向上する。
【００４０】
つぎに、グラファイト膜１４が接着されたシリコン基板１を、オゾン発生器と基板加熱用ヒータを備えた装置（図示せず）内に入れ、図２（ｅ）に示すように、オゾン５の雰囲気中で加熱しながらグラファイト膜１４をエッチングした（薄膜工程）。この工程において、オゾン５に酸素ガスを混入させてもよい。この場合、グラファイト（炭素）に対する活性反応種である酸素ラジカルを発生させるために紫外線を照射しても良い。
【００４１】
グラファイト膜１４の残存膜厚は、前述したように、エッチング時間によりサブナノメートルレベルでの制御が可能であり、上記エッチング工程において、グラファイト膜４の超薄膜を得ることができた（図２（ｆ）参照）。
【００４２】
得られたグラファイト膜４の膜厚は約１ｎｍであり、これはグラフェン膜３層分に相当するものである。前述したように、グラファイト膜が１ｎｍ以下であれば、電界効果が作用し、電界効果トランジスタが製造可能となる。したがって、本実施例によりグラファイト膜を有する電子デバイス用基板である電界効果トランジスタ製造用基板が製造された。
【００４３】
本実施例では、膜厚約１ｎｍのグラファイト膜を有する基板が得られたが、電界効果トランジスタが製造可能であれば、他の膜厚のグラファイト膜を有する基板であっても良い。
【００４４】
また、エッチング工程をさらに精密に進めることにより、グラフェン膜１層の基板を製造することも技術的に可能である。
【００４５】
さらに、本実施例では、シリコン基板１に直径５０ｎｍのものを使用したが、本発明は、現在超ＬＳＩ製造で主流となっている３００ｍｍのシリコン基板にも適用可能である。
【００４６】
本実施例で製造された膜厚１ｎｍのグラファイト膜を用いてゲート長２０ｎｍの電界効果トランジスタを作製したところ、同じ２０ｎｍのゲート長を有するシリコン電界効果トランジスタに比較して、約２倍のスイッチング速度が得られた。
【００４７】
なお、上記では、スピンオングラス液を接着剤として用いた電子デバイス用基板の製造方法について説明したが、ポリイミド、ベンゾシクロブタン（ＢＣＢ、相間絶縁膜材料）、エポキシ樹脂、レジストなどを接着剤として用いても良く、このような接着剤を用いた電子デバイス用基板の製造方法でも、上述した電子デバイス用基板の製造方法と同様な作用効果を奏する。
【００４８】
本実施例においては、スピンオングラス液などの接着剤を塗布する前にＳｉ基板の熱酸化を施したが、熱酸化以外の処理（例えば、有機溶剤処理、プラズマ処理など）でも接着剤が基板表面に均一に良好な密着性をもって塗布できれば良い。また、このような処理を施さなくても接着剤が基板表面に均一に良好な密着性をもって塗布できれば良い。
【００４９】
本実施例では、基板にＳｉ結晶を用いたが、ＧａＡｓ、ＩｎＰ等の他の半導体でも良いし、基板材質は非晶質でも良いし、ＳｉＣ、サファイア、ガラス等であっても構わない。
【実施例２】
【００５０】
以下に、本発明の第２の実施例に係る電子デバイス用基板の製造方法について、図面を参照して具体的に説明する。
図３は、本発明の第２の実施例に係る電子デバイス用基板の製造方法を説明するための図である。
グラファイト膜１４をシリコン基板１に接着するまでの工程（図３（ａ）〜図３（ｄ））は、上述した本発明の第１の実施例に係る電子デバイス用基板の製造方法における工程（図２（ａ）〜図２（ｄ））と同一であり、その説明を省略する。
【００５１】
接着工程後、グラファイト膜１４が接着されたシリコン基板１を市販の酸素プラズマエッチング装置（図示せず）内に入れ、酸素ガスを導入後、図３（ｅ）に示すように、高周波を印加した酸素プラズマ６を発生させてグラファイト膜１４をエッチングした（薄膜工程）。
【００５２】
グラファイト膜１４の残存膜厚は、上述した実施例１に係る電子デバイス用基板の製造方法と同様に、前述したようにエッチング時間によりサブナノメータレベルでの制御が可能であり、前記エッチング工程において、グラファイト膜４の超薄膜を得ることができた（図３（ｆ）参照）。
【００５３】
得られたグラファイト膜４の膜厚は約１ｎｍであり、これはグラフェン膜３層分に相当するものである。前述したように、グラファイト膜が１ｎｍ以下であれば、電界効果が作用し、電界効果トランジスタが製造可能となる。したがって、本実施例によりグラファイト膜を有する電子デバイス用基板である電界効果トランジスタ製造用基板が製造された。
【００５４】
本実施例では、膜厚約１ｎｍのグラファイト膜４を有する基板が得られたが、電界効果トランジスタが製造可能であれば、他の膜厚のグラファイト膜を有する基板であっても良い。
【００５５】
また、エッチング工程をさらに精密に進めることにより、グラフェン膜１層の基板を製造することも技術的に可能である。
【００５６】
さらに、本実施例では、シリコン基板１に直径５０ｍｍのものを使用したが、本発明は、現在超ＬＳＩ製造で主流となっている直径３００ｍｍのシリコン基板にも適用可能である。
【実施例３】
【００５７】
以下に、本発明の第３の実施例に係る電子デバイス用基板の製造方法について、図面を参照して具体的に説明する。
図４は、本発明の第３の実施例に係る電子デバイス用基板の製造方法を説明するための図である。
グラファイト膜１４をシリコン基板１に接着するまでの工程（図４（ａ）〜図４（ｄ））は、上述した本発明の第１の実施例に係る電子デバイス用基板の製造方法における工程（図２（ａ）〜図２（ｄ））と同一であり、その説明を省略する。
【００５８】
接着工程後、グラファイト膜１４の接着されたシリコン基板１に酸素ガス７の雰囲気中で、４５０℃の熱９を加えることにより、図４（ｅ）に示すように、グラファイト膜１４を酸素ガス７でエッチングした（薄膜工程）。
【００５９】
グラファイト膜１４の残存膜厚は、上述した第１の実施例に係る電子デバイス用基板の製造方法と同様に、前述したようにエッチング時間によりサブナノメータレベルでの制御が可能であり、前記エッチング工程において、グラファイト膜４の超薄膜を得ることができた（図４（ｆ）参照）。なお、グラファイト膜１４は二酸化炭素８として除去される。
【００６０】
得られたグラファイト膜４の膜厚は約１ｎｍであり、これはグラフェン膜３層分に相当するものである。前述したように、グラファイト膜が１ｎｍ以下であれば、電界効果が作用し、電界効果トランジスタが製造可能となる。したがって、本実施例によりグラファイト膜を有する電子デバイス用基板である電界効果トランジスタ製造用基板が製造された。
【００６１】
本実施例では、膜厚約１ｎｍのグラファイト膜４を有する基板が得られたが、電界効果トランジスタが製造可能であれば、他の膜厚のグラファイト膜を有する基板であっても良い。
【００６２】
また、エッチング工程をさらに精密に進めることにより、グラフェン膜１層の基板を製造することも技術的に可能である。
【００６３】
さらに、本実施例では、シリコン基板１に直径５０ｍｍのものを使用したが、本発明は、現在超ＬＳＩ製造で主流となっている直径３００ｍｍのシリコン基板にも適用可能である。
【実施例４】
【００６４】
以下に、本発明の第４の実施例に係る電子デバイス用基板の製造方法について、図面を参照して具体的に説明する。
図５は、本発明の第４の実施例に係る電子デバイス用基板の製造方法を説明するための図である。
グラファイト膜１４をシリコン基板１に接着するまでの工程（図５（ａ）〜図５（ｄ））は、上述した本発明の第１の実施例に係る電子デバイス用基板の製造方法における工程（図２（ａ）〜図２（ｄ））と同一であり、その説明を省略する。
【００６５】
接着工程後、グラファイト膜１４にグラファイト膜１４の形状（直径５０ｍｍの円）と同形状の粘着シート１０を粘着した後、図５（ｅ）に示すように、シリコン基板１を固定しながら粘着シート１０を上方に引き上げた（薄膜工程）。この際、前述したように、粘着シート１０のグラファイト膜１４に対する粘着力はグラファイト膜１４の層間の結合力よりも大きいので、図に示されているように、粘着シート１０にグラファイト膜１４ｂが付着してグラファイト膜１４ａが剥離された。この剥離工程を繰り返すことにより、グラファイト膜４を薄膜化することができた（図５（ｆ）参照）。この場合、剥離される単位がグラフェン膜１層ずつでは効率が悪いので、実際には、剥離開始を促すための切込みをグラファイト膜１４ａの厚さ方向の所望の位置に入れ、複数層のグラフェン膜を一度に剥離した。
【００６６】
得られたグラファイト膜４の膜厚は約１ｎｍであり、これはグラフェン膜３層分に相当するものである。前述したように、グラファイト膜が１ｎｍ以下であれば、電界効果が作用し、電界効果トランジスタが製造可能となる。したがって、本実施例によりグラファイト膜を有する電子デバイス用基板である電界効果トランジスタ製造用基板が製造された。
【００６７】
本実施例では、膜厚約１ｎｍのグラファイト膜４を有する基板が得られたが、電界効果トランジスタが製造可能であれば、他の膜厚のグラファイト膜を有する基板であっても良い。
【００６８】
また、剥離工程をさらに精密に進めることにより、グラフェン膜１層の基板を製造することも技術的に可能である。
【００６９】
さらに、本実施例では、シリコン基板１に直径５０ｍｍのものを使用したが、本発明は、現在超ＬＳＩ製造で主流となっている直径３００ｍｍのシリコン基板にも適用可能である。
【００７０】
なお、本実施例で使用した粘着シート１０は、市販の粘着シートを使用したが、現在超ＬＳＩ製造プロセスで使用されている粘着シートの転用も可能である。
【実施例５】
【００７１】
以下に、本発明の第５の実施例に係る電子デバイス用基板の製造方法について、図面を参照して具体的に説明する。
図６は、本発明の第５の実施例に係る電子デバイス用基板の製造方法を説明するための図である。
グラファイト膜１４をシリコン基板１に接着するまでの工程（図６（ａ）〜図６（ｄ））は、上述した本発明の第１の実施例に係る電子デバイス用基板の製造方法における工程（図２（ａ）〜図２（ｄ））と同一であり、その説明を省略する。
【００７２】
接着工程後、研磨パッド１２上に研磨剤１１を適量滴下し、図６（ｅ）に示すように、シリコン基板１に接着されたグラファイト膜１４を研磨パッド１２上に押付けながら、研磨パッド１２を回転させることにより、グラファイト膜１４を研磨した（薄膜工程）。グラファイト膜１４の残膜の膜厚精度は、前述したように、サブナノメートルレベルでの制御が可能であり、前記研磨工程において、グラファイト膜４の超薄膜を得ることができた（図６（ｆ）参照）。
【００７３】
得られたグラファイト膜４の膜厚は約１ｎｍであり、これはグラフェン膜３層分に相当するものである。前述したように、グラファイト膜が１ｎｍ以下であれば、電界効果が作用し、電界効果トランジスタが製造可能となる。したがって、本実施例によりグラファイト膜を有する電子デバイス用基板である電界効果トランジスタ製造用基板が製造された。
【００７４】
本実施例では、膜厚約１ｎｍのグラファイト膜４を有する基板が得られたが、電界効果トランジスタが製造可能であれば、他の膜厚のグラファイト膜を有する基板であっても良い。
【００７５】
また、研磨工程をさらに精密に進めることにより、グラフェン膜１層の基板を製造することも技術的に可能である。
【００７６】
さらに、本実施例では、シリコン基板１に直径５０ｍｍのものを使用したが、本発明は、現在超ＬＳＩ製造で主流となっている直径３００ｍｍのシリコン基板にも適用可能である。この場合、ウェハ製造プロセスや超ＬＳＩ製造プロセスで使用されているＣＭＰ製造装置の利用が可能である。
【００７７】
以上、本発明に関して、実施例１から実施例５まで５つの実施例について述べたが、本発明に係る電子デバイス用基板の製造方法は、個々の実施例を単独に行っても良いし、あるいは、複数の実施例を組み合わせて行っても良い。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施形態に係る電子デバイス用基板の部分的拡大図である。
【図２】本発明の第１の実施例に係る電子デバイス用基板の製造方法を説明するための図である。
【図３】本発明の第２の実施例に係る電子デバイス用基板の製造方法を説明するための図である。
【図４】本発明の第３の実施例に係る電子デバイス用基板の製造方法を説明するための図である。
【図５】本発明の第４の実施例に係る電子デバイス用基板の製造方法を説明するための図である。
【図６】本発明の第５の実施例に係る電子デバイス用基板の製造方法を説明するための図である。
【図７】カーボンナノチューブを説明するための図である。
【符号の説明】
【００７９】
１      シリコン基板
２      第１の酸化シリコン膜
３      第２の酸化シリコン膜
４，１４，１４ａ，１４ｂ  グラファイト膜
５      オゾン
６      酸素プラズマ
７      酸素ガス
８      二酸化炭素
９      熱
１０    粘着シート
１１    研磨剤
１２    研磨パッド
１３    シリコン原子と酸素原子とを含んだ分子の溶液の塗布膜
２０    電子デバイス用基板
３０    カーボンナノチューブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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