(57)【要約】      （修正有）【課題】省電力モードにおけるクロックがオフ状態から、オン状態に移行する時パフォーマンスを低下させることなく動的なクロック及び電圧制御と小さい実行単位での回路のクロック調整を可能にする。【解決手段】データ処理のための装置及び方法が提供され、そこでは、パフォーマンスカウンタによって特徴付けられる内部作業負荷に基づいて、フィードバックループと、ホストプロセッサと、によって電力が自動的に制御される。上記ホストプロセッサは、作業負荷に見合うよう内部の周波数又は電圧レベルを自動的に調整する。上記フィードバックループは、電力の消失を制御するよう周波数又は電圧のチューニングを可能にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
一つ以上のクロック信号又は電圧レベルを調整可能な、一つ以上のクロック又は電圧レベル調整回路と、
前記一つ以上のクロック信号又は電圧レベルに応じて、データを処理可能な、一つ以上のデータ処理ブロックと、
リアルタイムで、前記一つ以上のデータ処理ブロックの一回以上のパフォーマンス計測に従って動作可能な、一つ以上のパフォーマンスフィードバック信号と、
を有し、
前記一つ以上のクロック又は電圧レベル調整回路は、リアルタイムで、前記一つ以上のパフォーマンスフィードバック信号に応じて、前記一つ以上のクロック信号又は電圧レベルを調整可能である
ことを特徴とするデータ処理装置。
【請求項２】
前記一つ以上のデータ処理ブロックの階層型グルーピングが、リアルタイムで、システムパフォーマンスアルゴリズムに従って、前記一回以上のパフォーマンス計測から決定され、前記一つ以上のクロック又は電圧レベル調整回路は、リアルタイムで、省電力アルゴリズムに従い、前記一つ以上のパフォーマンスフィードバック信号に応じて、前記階層型グルーピングの前記一つ以上のクロック信号又は電圧レベルを調整可能であり、それによってシステムパフォーマンスを低減させることなく、電力消費が最小化されることを特徴とする、請求項１に記載のデータ処理装置。
【請求項３】
前記システムパフォーマンスアルゴリズム及び前記省電力アルゴリズムは、外部プロセッサによって実行されることを特徴とする、請求項２に記載のデータ処理装置。
【請求項４】
前記外部プロセッサは、一つ以上のハードウェア回路を有することを特徴とする、請求項３に記載のデータ処理装置。
【請求項５】
前記外部プロセッサは、一つ以上のソフトウェアドライバを有することを特徴とする、請求項３に記載のデータ処理装置。
【請求項６】
電子回路を表す一つ以上のデータ構造を含む、コンピュータで読み出し可能な記録媒体であって、
少なくとも一つのデータ構造はネットリストを有し、
前記電子回路は、
一つ以上のクロック信号又は電圧レベルを調整可能な一つ以上のクロック又は電圧レベル調整回路と、
前記一つ以上のクロック信号又は電圧レベルに応じてデータの処理が可能な一つ以上のデータ処理ブロックと、
リアルタイムで、前記一つ以上のデータ処理ブロックの一回以上のパフォーマンス計測に従って動作可能な、一つ以上のパフォーマンスフィードバック信号と、
を有し、
前記一つ以上のクロック又は電圧レベル調整回路は、リアルタイムで、前記一つ以上のパフォーマンスフィードバック信号に応じて、前記一つ以上のクロック信号又は電圧レベルを調整可能である、
ことを特徴とする記録媒体。
【請求項６】
リアルタイムで、一つ以上のパフォーマンスフィードバック信号に従って、一つ以上のクロック信号又は電圧レベルを調整するステップと、
前記一つ以上のクロック信号又は電圧レベルに応じて、一つ以上のデータ処理ブロックを使用してデータを処理するステップと、
リアルタイムで、前記一つ以上のデータ処理ブロックの一回以上のパフォーマンス計測に応じて、前記一つ以上のパフォーマンスフィードバック信号を発生するステップと、
を有するデータ処理方法。
【請求項７】
前記一つ以上のデータ処理ブロックの階層型グルーピングが、リアルタイムで、システムパフォーマンスアルゴリズムに従って、前記一回以上のパフォーマンス計測から決定され、前記一つ以上のクロック又は電圧レベル調整回路が、リアルタイムで、省電力アルゴリズムに従い、前記一つ以上のパフォーマンスフィードバック信号に応じて、前記階層型グルーピングにおける前記一つ以上のクロック信号又は電圧レベルを調整可能であり、それによって、システムのパフォーマンスを低減させることなく、電力消費が最小化されることを特徴とする、請求項６に記載のデータ処理方法。
【請求項８】
優勢であるデータ処理ブロックが、前記システムパフォーマンスアルゴリズムに従って決定され、前記優勢であるデータ処理ブロックに対応するクロック信号又は電圧レベル以外の、前記一つ以上のクロック信号又は電圧レベルの一つ以上の周波数又はレベルを低減することによって、前記電力消費が低減されることを特徴とする、請求項７に記載のデータ処理方法。
【請求項９】
一つ以上のクロック信号又は電圧レベルを調整可能である、一つ以上のクロック又は電圧レベル調整回路を定義するステップと、
前記一つ以上のクロック信号又は電圧レベルに応じてデータを処理可能である、一つ以上のデータ処理ブロックを定義するステップと、
リアルタイムで、前記一つ以上のデータ処理ブロックの一回以上のパフォーマンス計測に従って動作可能な、一つ以上のパフォーマンスフィードバック信号を定義するステップと、
を有し、
前記一つ以上のクロック又は電圧レベル調整回路は、リアルタイムで、前記一つ以上のパフォーマンスフィードバック信号に応じて、前記一つ以上のクロック信号又は電圧レベルを調整可能である
ことを特徴とするデータ処理装置の設計方法。
【請求項１０】
前記一つ以上のデータ処理ブロックの階層型グルーピングが、リアルタイムで、システムパフォーマンスアルゴリズムに従って、前記一回以上のパフォーマンス計測から決定され、前記一つ以上のクロック又は電圧レベル調整回路は、リアルタイムで、省電力アルゴリズムに従い、前記一つ以上のパフォーマンスフィードバック信号に応じて前記階層型グルーピングにおける前記一つ以上のクロック信号又は電圧レベルを調整可能であり、それによって、システムのパフォーマンスを低減させることなく、電力消費が最小化される、ことを特徴とする、請求項９に記載のデータ処理装置の設計方法。
【請求項１１】
リアルタイムで、一つ以上の電力調整入力信号に従って、一つ以上のクロック信号又は電圧レベルを調整するステップと、
前記一つ以上のクロック信号又は電圧レベルに応じて、一つ以上のデータ処理ブロックを使用してデータを処理するステップと、
リアルタイムで、前記一つ以上のデータ処理ブロックの一回以上のパフォーマンス計測に応じて、一つ以上のパフォーマンスフィードバック出力信号を発生するステップと、
を有し、
前記一つ以上の電力調整入力信号は、テストパターンルックアップ法によって、前記一つ以上のパフォーマンスフィードバック出力信号に従って、外部のテスターから発生される、
ことを特徴とする、データ処理装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータシステム分野に関し、特にグラフィックプロセッサの電力制御に関する。
【背景技術】
【０００２】
一般的に、様々な大きさ及び形状の、三次元及び二次元グラフィックプロセッサは、最低レベルでクロックのゲーティングをするよう設計されている。電力消費を低減するため、省電力モードでは、回路の全ブロックに対するクロックがオフ状態になる。省電力モードからの抜出しを誘発するようなあるイベントが発生すると、このクロックはグラフィック処理機能を実行するためオン状態になる。電力消費を低減させる間の静的なクロック制御と大きな実行単位の回路ブロックはパフォーマンスを低下させる。よって、パフォーマンスを低下させることなく省電力になるよう、動的なクロック及び電圧制御と小さい実行単位での回路のクロック調整が必要である。
【発明の開示】
【０００３】
シングルチップ三次元及び二次元両立式グラフィックプロセッサは、三次元及び二次元のグラフィックと、イメージスケーラと、埋め込みメモリとを有する。システムレベルでは、電力は次の機構によって制御される。電力はパフォーマンスカウンタによって特徴付けられる内部作業負荷に基づいてホストプロセッサと、フィードバックループと、によって自動的に制御される。ホストプロセッサは、作業負荷に見合うようリアルタイムで動的に内部の周波数又は電圧レベルを自動的に調整する。フィードバックループは、電力消失を制御するため、周波数又は電圧のチューニングを可能にする。クロック周波数のチューニングに加えて、チップに対する内部又は外部の電圧調節は、動的な電力低減のためにスケーリングされた電圧でありうる。もしそのブロックが必要でない場合、電圧は最終的に完全にシャットダウンされる。
【０００４】
ある例として、チップレベルでは、電力は、ブロックレベルでクロックのゲーティングによって自動的に制御される。ここで、回路ブロックに作業負荷がない場合、回路ブロックへのクロックはゲートオフされる。また、他の例として、チップレベルでは、電力はバーテックスパイプ及びピクセルパイプをスケーリングする独立した周波数によって制御される。これはブロックレベルよりも実行単位がより大きいスケーリングである。バーテックスパイプは、バーテックス及びポリゴンを処理する回路ブロックの集合体である。ピクセルパイプは、ピクセルを処理する回路ブロックの集合体である。グラフィック処理では、処理時間の異なる時間帯に、これら２つのグループのうちの一方が優勢である。優勢でないもう一方のグループは、その周波数をスケールダウンされる。さらに他の例として、チップレベルでは、電力はバーテックスパイプ及びピクセルパイプをスケーリングする独立した電圧によって制御される。優勢でない方のグループは、その電圧をスケールダウンされる。さらに他の例として、現在のプロセス演算に使用されていないブロックは、（動的及び静的な）すべての電力消費を除去するためその電圧を完全にシャットダウンされる。たとえば、二次元のアプリケーションを実行しているとき、パフォーマンスや機能性を低減させることなく、主要な三次元のブロックはシャットダウンされている。一例として、電圧スケーリングが実行されている場合には、それに応じてインターフェイスが設計されなければならない。電圧レベルアダプタ又はシフタはブロック間で使用されなければならない。ブロックへの電圧をシャットダウンするとき、バイパス回路は上流及び下流のブロックがお互いに通信するのを可能にしなければならない。他の例として、シャットダウンしたブロック由来の、他のブロックへの入力は、不活性又は静的な状態で抑止されなければならない。これは、最終値を維持するメモリを使用すること又は、入力を不活性レベルにするためにセルにゲートをかけることによってなされる。
【０００５】
チップは、パフォーマンスカウンタ由来のパフォーマンスフィードバックデータをホストプロセッサへ出力する。ホストプロセッサは、パフォーマンスを最適化する回路ブロックの階層型グルーピングを決定するシステムパフォーマンスアルゴリズムを使用する。ホストプロセッサは、低電力制御の複数のレベルでの電力消費を低減させる回路ブロックの階層型グルーピングの、適切なクロックゲーティング、周波数スケーリング、又は電圧スケーリングを決定する省電力アルゴリズムを使用する。
【０００６】
上述した本発明の特徴、利点及び目的がどのようにして達成されるのか、その詳細を理解できるよう、添付図面に示された実施例を参照して、上記に簡潔に要約された発明をより詳細に説明する。
【０００７】
しかしながら、その添付図面は、本発明の典型的な実施例のみを図示したのであって、ゆえに、本発明の範囲を限定するものではなく、本発明は他の同等の効果を持つ実施例も許容するということに注意しなければならない。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明の一実施例に係るシステムブロック図である。シングルチップ三次元及び二次元グラフィックプロセッサ１０２は、三次元及び二次元グラフィックと、イメージスケーラと、埋め込みメモリと、を有する。一例として、システムレベルでは、電力は次の機構で制御される。電力は、グラフィックプロセッサ１０２内のパフォーマンスカウンタによって特徴付けられる内部作業負荷に基づいて、パフォーマンスフィードバックデータ１０３を受け取り、フィードバックループ１０３及び１０４と、ホストプロセッサ１０１と、によって自動的に制御される。ホストプロセッサ１０１は、電力調整制御１０４を介して、作業負荷に見合うようリアルタイムで動的に内部の周波数又は電圧レベルを自動的に調整する。フィードバックループは、電力消失を制御するため、グラフィックプロセッサ１０２内の周波数又は電圧のチューニングを可能にする。
【０００９】
図２は、本発明の一実施例に係る回路レベルでのブロック図である。シングルチップ三次元及び二次元両立式グラフィックプロセッサ２００は、クロック周波数を調整するクロックスケーリング回路２０１及び２０２と、クロックをオンオフするクロックゲーティング回路２０３−２１０と、電圧レベルを調整する電圧スケーリング回路２２２及び２２３と、グラフィックス処理回路ブロック２１１−２１８と、を有する。ある例として、チップレベルでは、電力はブロックレベルでクロックのゲーティングによって自動的に制御される。たとえば、ある回路ブロックに作業負荷がない場合、その回路ブロックへのクロックはゲートオフされる。システムレベルでは、チップ２００は、（図示されていない）ホストコンピュータに、パフォーマンスカウンタ２１９由来のパフォーマンスフィードバックデータ２２０を出力する。ホストプロセッサは、パフォーマンスを最適化する回路ブロックの階層型グルーピングを決定するシステムパフォーマンスアルゴリズムを使用する。ホストプロセッサは、低電力制御の複数のレベルでの電力消費を低減させる回路ブロックの階層型グルーピングの、適切なクロックゲーティング、周波数スケーリング、又は電圧スケーリングを決定する省電力アルゴリズムを使用する。一例として、ホストプロセッサは、バーテックスパイプとピクセルパイプとを有する回路ブロックの階層型グルーピングを決定するシステムパフォーマンスアルゴリズムを使用する。バーテックスパイプは、回路ブロック２１１−２１４を有する。ピクセルパイプは、回路ブロック２１５−２１８を有する。バーテックスパイプは、バーテックス及びポリゴンを処理する回路ブロックの集合体である。ピクセルパイプは、ピクセルを処理する回路ブロックの集合体である。グラフィック処理では、これら２つのグループのうちの一方は、その処理時間が、異なる時間帯に優勢になる。優勢でないもう一方のグループは、その周波数又は電圧を、システム全体のパフォーマンスを低下させることなくスケールダウンされる。ホストプロセッサは、バーテックスパイプ及びピクセルパイプの作業負荷を表すリアルタイムのパフォーマンスフィードバックデータ２２０に従って、リアルタイムで動的に、バーテックスパイプ及びピクセルパイプの独立した周波数又は電圧スケーリングを決定する。これは、ブロックレベルよりも実行単位の大きいスケーリングである。以上が、システムパフォーマンスアルゴリズムの一例である。他の例では、種々の改良や変更が、上述の実現方法に対してなされる。
【００１０】
他の例として、ホストプロセッサは、複数レベルでの電力制御をなすための回路ブロック２１１−２１８へのクロック又は電圧を調整（たとえば、スケーリング、オン、オフ等）するため、リアルタイムで動的に電力調整制御２２１を決定する。ホストプロセッサは、パフォーマンスレベルを維持するようこの調整がなされる間、パフォーマンスフィードバックデータを監視する。たとえば、望ましい電力の総節約量に依存して、各々の回路ブロック２１１−２１８は、省電力の一部を割り当てられる。電力調整制御２２１の種々の制御信号は、各々の回路ブロックに割り当てられた省電力を達成するため、回路ブロック２１１−２１８へのクロックをスケーリングする。また他の例として、電力調整制御２２１の制御信号は、各々の回路ブロックに割り当てられた省電力を達成するため、回路ブロック２１１−２１８への電圧レベルをスケーリングする。さらに他の例として、電力調整制御２２１の制御信号は、各々の回路ブロックに割り当てられた省電力を達成するため、回路ブロック２１１−２１８のうちの一つ以上へのクロック又は電圧をオフする。以上が省電力アルゴリズムの一例である。他の改良も上の記述により自明とされ、実現方法は、上述された項目に限定されない。
【００１１】
図３は、本発明の一実施例に係るフローチャートである。このフローチャートは、処理方法を図示している。ここで、一つ以上のデータ処理ブロックの階層型グルーピングは、リアルタイムでのシステムパフォーマンスアルゴリズムに従って、一回以上のパフォーマンス計測から決定される。（３０１）たとえば、一回以上のパフォーマンス計測は、バーテックス処理、ポリゴン処理又はピクセル処理のような処理作業負荷を表す。一例として、優勢であるバーテックス処理負荷は、ピクセル処理作業負荷が必要とする処理時間の１０倍以上の処理時間を必要とする。他の例としては、ピクセル処理作業負荷が優勢である場合もある。バーテックス及びポリゴン処理に関連する種々の回路は、バーテックスパイプにグルーピングされる。ピクセル処理に関連する種々の回路は、ピクセルパイプにグルーピングされる。以上がシステムパフォーマンスアルゴリズムの一例である。他の例では、種々の改良や変更が上述の実現方法に対してなされる。
【００１２】
これらの階層型グルーピングに対応して、リアルタイムの省電力アルゴリズムに従って、一つ以上のパフォーマンスフィードバック信号に応答し、一つ以上のクロック信号又は電圧レベルが、調整（たとえば、スケーリング、オン、オフ等）される。（３０２）たとえば、一つ以上のパフォーマンスフィードバック信号は、ピクセル処理作業負荷よりも１０倍優勢であるバーテックス処理作業負荷を反映する。ある例として、一つ以上のピクセルパイプへのクロックが、ピクセル処理を２倍遅くさせて５０％まで電力消費を減少させるために、スケールダウン或いはオフされる。他の例として、一つ以上のピクセルパイプへの電圧が、ピクセル処理を３倍遅くさせて３０％まで電力消費を減少させるために、スケールダウン或いはオフされる。さらに他の例として、ピクセルパイプへの一つ以上のクロック及び電圧が、ピクセル処理を６倍遅くさせて１５％まで電力消費を減少させるために、スケールダウン或いはオフされる。ホストプロセッサは、望ましい省電力レベルに応じて、一つ以上のクロック又は電圧の適切な調整を決定する。以上が省電力アルゴリズムの一例である。他の改良も上の記述により自明とされ、実現方法は、上述された項目に限定されない。
【００１３】
これらの調整とともに、一つ以上のデータ処理ブロックは、一つ以上のクロック信号又は電圧レベルに応じて、データを処理する。（３０３）たとえば、優勢であるバーテックス処理作業負荷は、クロック周波数又は電圧レベルの調整に先立って、ピクセル処理作業負荷で必要とされる処理時間の１０倍の処理時間を必要とする。この調整に続いて、ピクセル処理作業負荷は、以前の６倍以上の処理時間を必要とするが、その時点でもまだバーテックス処理作業負荷が優勢である。したがって、システム全体のパフォーマンスは、電力消費が望ましいレベルに低減されている間も維持される。このように、一つ以上のパフォーマンスフィードバック信号は、リアルタイムで１つ以上のデータ処理ブロックの一回以上のパフォーマンス計測に応じて発生し、アップデートされた処理作業負荷を反映する。（３０４）
【００１４】
本発明の実施例の一つとして、データ処理のための装置は、一つ以上のクロック信号又は電圧レベルの調整が可能な一つ以上のクロック又は電圧調整回路と、一つ以上のクロック信号又は電圧レベルに応じてデータの処理が可能な一つ以上のデータ処理ブロックと、リアルタイムで一つ以上のデータ処理ブロックの一回以上のパフォーマンス計測に従って操作可能な一つ以上のパフォーマンスフィードバック信号と、を有する。そして、その一つ以上のクロック調整回路が、リアルタイムで一つ以上のパフォーマンスフィードバック信号に応じて、一つ以上のクロック信号又は電圧レベルを調整することが可能である。望ましくは、一つ以上のデータ処理ブロックの階層型グルーピングは、リアルタイムでシステムパフォーマンスアルゴリズムに従って、一回以上のパフォーマンス計測から決定され、一つ以上のクロック又は電圧レベル調整回路は、リアルタイムで省電力アルゴリズムに従い、一つ以上のパフォーマンスフィードバック信号に応じて、階層型グルーピングの一つ以上のクロック信号又は電圧レベルを調整することが可能であり、それによって、電力消費はシステムパフォーマンスを低減させることなく最小限度にされる。任意で、システムパフォーマンスアルゴリズム及び省電力アルゴリズムは外部のプロセッサによって実行される。また、任意で、外部のプロセッサは一つ以上のハードウェア回路を有する。また、任意で、外部のプロセッサは、一つ以上のソフトウェアドライバで構成される。
【００１５】
本発明の実施例の一つとして、コンピュータで読み出し可能な記録媒体であって、電子回路を表す一つ以上のデータ構造を含み、そのうち少なくとも一つのデータ構造はネットリストを有する。そして、その電子回路は、一つ以上のクロック信号又は電圧レベルを調整可能な一つ以上のクロック又は電圧レベル調整回路と、一つ以上のクロック信号又は電圧レベルに応じて、データの処理が可能な一つ以上のデータ処理ブロックと、リアルタイムで前記一つ以上のデータ処理ブロックの一回以上のパフォーマンス計測に従って動作可能な一つ以上のパフォーマンスフィードバック信号と、を有する。そして、一つ以上のクロック又は電圧レベル調整回路は、リアルタイムで、一つ以上のパフォーマンスフィードバック信号に応じて、一つ以上のクロック信号又は電圧レベルの調整が可能である。
【００１６】
本発明の実施例の一つとして、データの処理方法は、リアルタイムで一つ以上のパフォーマンスフィードバック信号に従って一つ以上のクロック信号又は電圧レベルを調整するステップと、一つ以上のクロック信号又は電圧レベルに応じて一つ以上のデータ処理ブロックを使用してデータの処理をするステップと、リアルタイムで一つ以上のデータ処理ブロックの一回以上のパフォーマンス計測に応じて一つ以上のパフォーマンスフィードバック信号を発生するステップと、を有する。望ましくは、一つ以上のデータ処理ブロックの階層型グルーピングはリアルタイムでシステムパフォーマンスアルゴリズムに従って、一回以上のパフォーマンス計測から決定され、一つ以上のクロック又は電圧レベル調整回路はリアルタイムで、省電力アルゴリズムに従い、一つ以上のパフォーマンスフィードバック信号に応じて、階層型グルーピングの一つ以上のクロック信号を調整可能であり、その電力消費はシステムパフォーマンスを低下させることなく最小限にされる。任意で、優勢であるデータ処理ブロックはシステムパフォーマンスアルゴリズムに従って決定されてもよい。そして、その電力消費は、優勢であるデータ処理ブロックに対応するクロック信号又は電圧レベル以外の一つ以上のクロック信号又は電圧レベルの一つ以上の周波数を低減することによって低減される。
【００１７】
本発明の実施例の一つとして、データ処理装置の設計方法は、一つ以上のクロック信号又は電圧レベルを調整する一つ以上のクロック又は電圧レベル調整回路を定義するステップと、一つ以上のクロック信号又は電圧レベルに応じてデータを処理可能な一つ以上のデータ処理ブロックを定義するステップと、リアルタイムで、一つ以上のデータ処理ブロックの一回以上のパフォーマンス計測に従って動作可能な、一つ以上のパフォーマンスフィードバック信号を定義するステップと、を有する。そして、その一つ以上のクロック又は電圧レベル調整回路は、リアルタイムで一つ以上のパフォーマンスフィードバック信号に応じて、一つ以上のクロック信号又は電圧レベルを調整可能である。望ましくは、一つ以上のデータ処理ブロックの階層型グルーピングは、リアルタイムでシステムパフォーマンスアルゴリズムに従って一回以上のパフォーマンス計測から決定され、一つ以上のクロック又は電圧レベル調整回路は、リアルタイムで省電力アルゴリズムに従い、一つ以上のパフォーマンスフィードバック信号に応じて、階層型グルーピングの一つ以上のクロック信号又は電圧レベルを調整可能であり、電力消費はシステムパフォーマンスを低減させることなく最小限にされる。
【００１８】
本発明の実施例の一つとして、データ処理装置を試験する方法は、リアルタイムで一つ以上の電力調整入力信号に従って、一つ以上のクロック信号又は電圧レベルを調整するステップと、一つ以上のクロック信号又は電圧レベルに応じて、一つ以上のデータ処理ブロックを使用してデータを処理するステップと、リアルタイムで一つ以上のデータ処理ブロックの一回以上のパフォーマンス計測に応じて、一つ以上のパフォーマンスフィードバック出力信号を発生するステップと、を有する。そして、その一つ以上の電力調整入力信号は、テストパターンルックアップ法によって一つ以上のパフォーマンスフィードバック出力信号に従って外部のテスターから発生される。
【００１９】
上述の発明の実施例は、図と説明によって提供される。それらは、本発明を記述された厳密な形式に限定することを意図するものではない。特に、本明細書に記載された発明の機能的な実現方法は、同等のハードウェア、ソフトウェア、ファームウェア、及び／或いは利用可能な機能的な構成要素、或いはブロックの形成によって実施されることが予想される。また、ネットワークは有線、ワイヤレス、或いは有線とワイヤレスとの組合せによって実施されることが予想される。上記の教示から考えると、他の変形及び実施例も可能であり、発明の範囲は、詳細な説明によって限定されるものではなく、むしろ請求項の記載によって限定される。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明の一実施例に係るシステムブロック図である。
【図２】図２は、本発明の一実施例に係る回路レベルのブロック図である。
【図３】図３は、本発明の一実施例に係るフローチャートである。
【図１】
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【図２】
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【図３】
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【外国語明細書】
[Title of the invention] A single chip 3D and 2D graphics processor with embedded memory and multiple levels of  power controls
[Technical field]
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[Background art]
2008059556.tif 000007
[Disclosure of the invention]
[The problem to be solved by the invention]
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2008059556.tif 000009
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2008059556.tif 000015
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[Brief description of the drawings]
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[Summary]
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[Selected figure]Fig.1
【図１】
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【図２】
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【図３】
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