(57)【要約】【課題】納入されたＳＯＩ基板のＳＯＩ層厚のばらつきにも拘らず、均一な特性及び品質のＳＯＩ半導体集積回路の製造方法及び装置を提供する。【解決手段】本発明による半導体集積回路製造方法は、ＳＯＩ基板の識別データ毎にＳＯＩ層の厚さの実測データを対応付けたＳＯＩ層厚データベースを作成し、当該ＳＯＩ層厚データベースからＳＯＩ基板毎の実測データを抽出して、これに基づいてＳＯＩ基板毎の層厚調整表面処理をなす。本発明による半導体集積回路製造装置は、ＳＯＩ層厚データベースを記憶するＳＯＩ層厚データベース記憶部と、当該ＳＯＩ層厚データベースからＳＯＩ基板毎の実測データを抽出してこれに基づいて前記層厚調整表面処理の条件を設定する層厚調整条件制御部と、当該条件に従ってＳＯＩ層に対して表面処理を施してＳＯＩ層の層厚を調整する表面処理部とを含む。【選択図】図４
2008235538.tif 000002
【特許請求の範囲】
【請求項１】
複数のＳＯＩ基板を用意するＳＯＩ基板用意ステップと、
前記ＳＯＩ基板の表面に形成されているＳＯＩ層に層厚調整表面処理を施して前記ＳＯＩ層の厚さを調整する層厚調整ステップと、
当該層厚調整後において前記ＳＯＩ層上に半導体集積回路を形成する半導体集積回路形成ステップとを含む半導体集積回路製造方法であって、
前記層厚調整ステップは、
前記ＳＯＩ基板毎の識別データと前記ＳＯＩ層の厚さの実測データとを対応付けたＳＯＩ層厚データベースを作成するＳＯＩ層厚データベース作成ステップと、
前記ＳＯＩ層厚データベースから前記ＳＯＩ基板毎の実測データを抽出してこれに基づいた処理条件によって前記ＳＯＩ基板毎の層厚調整表面処理をなす表面処理ステップと、を含むことを特徴とする半導体集積回路製造方法。
【請求項２】
前記表面処理ステップにおいては、前記実測データの内の互いに近似しているＳＯＩ基板同士を同一群として群分けして、同一群に属するＳＯＩ基板について同時に層厚調整表面処理を施すことを特徴とする請求項１に記載の半導体集積回路製造方法。
【請求項３】
前記層厚調整ステップは、前記ＳＯＩ基板毎に前記ＳＯＩ層の厚さを実測して前記実測データとする実測ステップを含むことを特徴とする請求項１に記載の半導体集積回路製造方法。
【請求項４】
前記層厚調整ステップは、前記ＳＯＩ基板に付随して供給される層厚データを前記実測データとするデータ取込ステップを含むことを特徴とする請求項１に記載の半導体集積回路製造方法。
【請求項５】
複数のＳＯＩ基板を格納する基板格納部と、
前記基板格納部から前記ＳＯＩ基板を取り出して、前記ＳＯＩ基板の各々の表面に形成されているＳＯＩ層の厚さを調整する層厚調整部と、
当該層厚調整後において前記ＳＯＩ層上に半導体集積回路を形成する半導体回路形成部とを含む半導体集積回路製造装置であって、
前記層厚調整部は、
前記ＳＯＩ基板毎の識別データと前記ＳＯＩ層の厚さの実測データとを対応付けたＳＯＩ層厚データベースを記憶するＳＯＩ層厚データベース記憶部と、
前記ＳＯＩ層厚データベースから前記ＳＯＩ基板毎の実測データを抽出してこれに基づいて前記層厚調整表面処理の条件を設定する層厚調整条件制御部と、
前記条件に従って前記ＳＯＩ層に対して表面処理を施して前記ＳＯＩ層の層厚を調整する表面処理部と、を含むことを特徴とする半導体集積回路製造装置。
【請求項６】
前記層厚調整条件制御部は、前記実測データの内の互いに近似しているＳＯＩ基板同士を同一群として群分けする基板群分け部を含み、前記基板群分け部が群分けした同一群毎に前記層厚調整表面処理の条件を設定し、
前記表面処理部は同一群に属するＳＯＩ基板について同時に表面処理を施して層厚を調整することを特徴とする請求項５に記載の半導体集積回路製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の製造方法に関し、特にＳＯＩ(Silicon On Insulator)基板を用いたＦＤ（fully-Depleted）ＳＯＩ ＣＭＯＳデバイスの製造方法及び装置に関する。
【背景技術】
【０００２】
近年、トランジスタの性能効率を向上させる観点からＳＯＩ(Silicon On Insulator)技術が注目されている。通常のバルクＣＭＯＳではシリコン基板上にトランジスタを形成する。一方、ＳＯＩ ＣＭＯＳではシリコン基板上と素子領域との間に絶縁物を有するＳＯＩ基板上にトランジスタを形成する。そのため、ＳＯＩ ＣＭＯＳは、バルクＣＭＯＳに比較して、寄生容量の削減やリーク電流の低減による低消費電力化や接合容量の低減による動作高速化などの利点があることが知られている。
【０００３】
ＳＯＩ ＣＭＯＳでは絶縁物の上に形成したシリコン薄膜にゲートを形成するが、当該シリコン薄膜（以下、ＳＯＩ層と称する）の厚さに基づいて、部分空乏型ＳＯＩ(Partially Depleted SOI、以下、ＰＤ−ＳＯＩと称する)と、完全空乏型ＳＯＩ(Fully Depleted SOI、以下ＦＤ−ＳＯＩと称する)とに分類される。通常、ＦＤ−ＳＯＩでは、０．２μｍ程度のデザインルールの場合、ＳＯＩ層の厚さは５０ｎｍ程度以下である。ＳＯＩ層の厚さがこれよりも大きい場合にはトランジスタのチャネル領域に中性領域が生じるためＰＤ−ＳＯＩとなる。ＳＯＩ層を薄膜化することによって得られたＦＤ−ＳＯＩは、ＰＤ−ＳＯＩに比較してサブスレッシュホールド領域でのゲート電圧値（Ｓ値）を低減可能であり、オフリーク電圧の低減や低Ｖｔ値（スレッシュホールド電圧値）化などにより、高速動作性や低消費電流動作性の観点で有利となることが知られている。
【０００４】
ＳＯＩ層の厚さが適正でない場合、上記したＦＤ−ＳＯＩの特徴が損なわれる。ＳＯＩ層厚が厚くなり過ぎた場合、トランジスタのチャネル領域に中性領域が生じるため、ＦＤ−ＳＯＩではなくＰＤ−ＳＯＩとなる。一方、ＳＯＩ層厚が薄くなり過ぎた場合に、ＳＯＩ層から成るソース領域及びドレイン領域にコバルトシリサイド（ＣｏＳｉ２）を形成すると、チャネル部分のＳｉとＣｏが反応し、これがリークの原因となる。
【０００５】
ところで、通常、半導体集積回路製造用の基板は製造ロット単位で管理、製造されることが多い。製造ロット単位での管理、製造技術として例えば、特許文献１には製造ロットを複数のロット単位に分割し、当該分割したときにロット毎に分割ロット番号を割り当て、他の工程を経た後に分割ロット番号に基づいて当該分割された複数のロットを合流して元の製造ロットとするロット管理装置が開示されている。また、特許文献２には各基板の表面に光学的に予め読み取り可能な識別コードを付しておき、ロット編成時に各基板の表面に付された識別コードを読み取り、当該読み取った識別コードに基づいてロットを編成するロット編成方法及び装置が開示されている。
【０００６】
また、特許文献３においては、ソース及びドレインへの不純物の打ち込み後に実際の打ち込み深さを検査し、実際の打ち込み深さが所望の深さと異なることが判明した場合に、実際の打ち込み深さと所定の数式とに基づいてゲート長を変更する処理が示されている。
【０００７】
特許文献４にはある工程で処理がなされた製造中の半導体チップを検査し、当該検査によって得られた結果及び次工程での処理条件とを用いて、最終的に製造される半導体チップの動作並びに特性をシミュレーションし、当該シミュレーションの結果より、製造中の半導体チップに対する次工程での処理条件を最適化する半導体製造ラインのシステム化に関する技術が開示されている。
【特許文献１】特開平５−７３５７８号公報
【特許文献２】特開平４−２３９１５２号公報
【特許文献３】特開平７−３０２８２６号公報
【特許文献４】昭６３−２４９３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、納入された複数のＳＯＩ基板間でＳＯＩ層厚にばらつきがあった場合、特許文献１〜４の各文献に開示される技術においては、均一な品質のＦＤ−ＳＯＩを製造することができないという問題点があった。
【０００９】
特許文献１に開示されるロット管理装置においては、ＳＯＩ層の厚さとは無関係にＳＯＩ基板を複数のロット単位に分割し、分割ロットに対してロット番号を割り当てているため、分割ロット内に含まれる複数のＳＯＩ基板間で、やはりＳＯＩ層厚にばらつきがある。ＳＯＩ層にばらつきのある複数のＳＯＩ基板を含む分割ロット単位で一括して半導体集積回路を製造すると、均一な品質のＦＤ−ＳＯＩを製造することができない。
【００１０】
特許文献２に開示されるロット編成方法及び装置においては、基板毎にＳＯＩ層の厚さとは無関係に予め付された識別番号に基づいてロットを再編成するため、再編成後の同一ロット内に含まれる複数のＳＯＩ基板間で、やはりＳＯＩ層厚にばらつきがある。ＳＯＩ層にばらつきのある複数のＳＯＩ基板を含む再編成後のロット単位で一括して半導体集積回路を製造すると、均一な品質のＦＤ−ＳＯＩを製造することができない。
【００１１】
特許文献３に示される実施例においては、ソース及びドレインへの不純物の打ち込み後に実際の打ち込み深さを検査している。ＦＤ−ＳＯＩ製造においては、ＳＯＩ層にソース及びドレインを形成するため、複数のＳＯＩ基板間でＳＯＩ層厚にばらつきがあった場合、均一な品質のＦＤ−ＳＯＩを製造することができない。
【００１２】
特許文献４に開示される製造システムにおいては、ある工程での処理結果に基づいて次工程の処理条件を設定する。通常、ＦＤ−ＳＯＩ製造の各工程においては、複数のＳＯＩ基板を一括して処理するため、特許文献４に開示される如くある工程での処理結果に基づいて次工程の処理条件を設定しても、複数のＳＯＩ基板間でＳＯＩ層厚にばらつきがあった場合、均一な品質のＦＤ−ＳＯＩを製造することができない。
【００１３】
本発明は、上記した如き問題点に鑑みてなされたものであって、納入されるＳＯＩ基板のＳＯＩ層厚のばらつきにも拘らず、均一な特性及び品質のＳＯＩ半導体集積回路の製造方法及びシステムを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明による半導体集積回路製造方法は、複数のＳＯＩ基板を用意するＳＯＩ基板用意ステップと、前記ＳＯＩ基板の表面に形成されているＳＯＩ層に層厚調整表面処理を施して前記ＳＯＩ層の厚さを調整する層厚調整ステップと、当該層厚調整後において前記ＳＯＩ層上に半導体集積回路を形成する半導体集積回路形成ステップとを含む半導体集積回路製造方法であって、前記層厚調整ステップは、前記ＳＯＩ基板毎の識別データと前記ＳＯＩ層の厚さの実測データとを対応付けたＳＯＩ層厚データベースを作成するＳＯＩ層厚データベース作成ステップと、前記ＳＯＩ層厚データベースから前記ＳＯＩ基板毎の実測データを抽出してこれに基づいた処理条件によって前記ＳＯＩ基板毎の層厚調整表面処理をなす表面処理ステップと、を含むことを特徴とする。
【００１５】
また、本発明による半導体集積回路製造装置は、複数のＳＯＩ基板を格納する基板格納部と、前記基板格納部から前記ＳＯＩ基板を取り出して、前記ＳＯＩ基板の各々の表面に形成されているＳＯＩ層の厚さを調整する層厚調整部と、当該層厚調整後において前記ＳＯＩ層上に半導体集積回路を形成する半導体回路形成部とを含む半導体集積回路製造装置であって、前記層厚調整部は、前記ＳＯＩ基板毎の識別データと前記ＳＯＩ層の厚さの実測データとを対応付けたＳＯＩ層厚データベースを記憶するＳＯＩ層厚データベース記憶部と、前記ＳＯＩ層厚データベースから前記ＳＯＩ基板毎の実測データを抽出してこれに基づいて前記層厚調整表面処理の条件を設定する層厚調整条件制御部と、前記条件に従って前記ＳＯＩ層に対して表面処理を施して前記ＳＯＩ層の層厚を調整する表面処理部と、
を含むことを特徴とする。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１７】
図１は本発明による半導体集積回路製造方法によって製造される半導体集積回路の断面図である。半導体集積回路1はＳＯＩ構造をなしており、シリコン基板２上に形成される埋め込み酸化膜３上に更に形成されるＳＯＩ層に対してソース４及びドレイン５が形成される。ソース４とドレイン５とに挟まれるチャネル領域６の上に形成されるゲート酸化膜７上に更にゲート８が形成される。ＦＤ−ＳＯＩを製造する際にはＳＯＩ層厚Ｄ１を適正な厚さにする必要がある。図２はＳＯＩ層が厚い場合の半導体集積回路１の断面図である。比較的厚いＳＯＩ層厚Ｄ２のＳＯＩ層が埋め込み酸化膜３上に形成された場合、チャネル領域６に中間領域９が形成されるため、製造される半導体集積回路1はＦＤ−ＳＯＩではなくＰＤ−ＳＯＩとなってしまう。図３はＳＯＩ層が薄い場合の半導体集積回路１の断面図である。比較的薄いＳＯＩ層厚Ｄ３のＳＯＩ層が埋め込み酸化膜３上に形成された場合、ソース４及びドレイン５に対してコバルトシリサイド１０及び１１を形成したときに、コバルトがチャネル領域６のシリコンと反応してリークＬＫが生じてしまう。このため、ＳＯＩ層を適正な厚さとすることが重要である。
【００１８】
図４は本発明による半導体集積回路製造方法の処理ステップを表すフローチャートである。図５ａは本発明による半導体集積回路製造装置を表すブロック図である。以下に図４及び図５ａを適宜参照しつつ半導体集積回路製造方法の処理ステップ及び半導体集積回路製造装置について説明する。
【００１９】
半導体集積回路製造装置は、基板格納部３０と、基板搬送部３１、３３及び３５と、基板仕分け部３２と、層厚調整部３４−０〜ｎ（ここでのｎは正整数）と、半導体回路形成部３６とを含む。図５ｂは層厚調整部３４−０を表すブロック図である。層厚調整部３４−０は入力部４１と、ＳＯＩ層厚データベース記憶部４２と、層厚調整条件制御部４３とを含む。また、層厚調整条件制御部４３は基板群分け部４４と、層厚調整条件設定部４５とを含む。層厚調整部３４−１〜ｎの各々も層厚調整部３４−０と同様の構成である。
【００２０】
最初にＳＯＩ基板用意ステップ（Ｓ１）において、複数のＳＯＩ基板を用意する。通常、半導体集積回路製造工場にはＳＯＩ基板が製造ロット単位で納入される。納入時、基板格納部３０が工場に納入された複数のＳＯＩ基板を格納する。この時点においては通常、基板格納部３０はＳＯＩ基板を製造ロット単位で格納する。例えばＳＯＩ基板の検査処理などが完了したら、基板搬送部３１がＳＯＩ基板を製造ロット単位で基板仕分け部３２に搬送する。
【００２１】
図６は製造ロットとこれらに含まれるＳＯＩ基板を表す図である。製造ロットＬ１にはＳＯＩ基板Ｌ１−１〜ｍ（ｍは正整数）が、製造ロットＬ２にはＳＯＩ基板Ｌ２−１〜ｍが、・・・、製造ロットＬｎにはＳＯＩ基板Ｌｎ−１〜ｍが含まれる。図７はＳＯＩ基板Ｌ１−１の断面図である。シリコン基板２上に形成される埋め込み酸化膜３上に更にＳＯＩ層厚Ｄ４のＳＯＩ層１３が形成されている。ＳＯＩ基板Ｌ１−２〜Ｌｎ−ｍの各々の断面もＳＯＩ基板Ｌ１−１と同様である。
【００２２】
次にＳＯＩ層厚データベース作成ステップ（Ｓ２）において、ＳＯＩ基板毎の識別データとＳＯＩ層の厚さの実測データとを対応付けたＳＯＩ層厚データベースを作成する。通常、半導体集積回路製造装置の管理者などがＳＯＩ基板毎の識別データとＳＯＩ層の厚さの実測データとを対応付けて入力部４１に入力する。入力部４１は、入力されたＳＯＩ基板毎の識別データとＳＯＩ層の厚さの実測データとを受け入れ、これをＳＯＩ層厚データベース記憶部４２に供給する。ＳＯＩ層厚データベース記憶部４２は受け取ったＳＯＩ基板毎の識別データとＳＯＩ層の厚さの実測データとを対応付けたＳＯＩ層厚データベースを記憶する。
【００２３】
図８はＳＯＩ層厚データベースの一例を表す図である。「製造ロット番号」は製造ロットの識別番号を表す。製造ロットの識別番号は納入時に製造ロット単位毎に予め割り当てられている番号、若しくは、ＳＯＩ層厚データベース作成ステップにおいて、新たに製造ロット単位毎に割り当てた番号である。同図中においては、納入時に製造ロット単位毎に予め割り当てられている番号Ｌ１〜Ｌ３を示している。「ＳＯＩ基板番号」はＳＯＩ基板の識別番号を表す。ＳＯＩ基板の識別番号も同様に納入時にＳＯＩ基板毎に予め割り当てられている番号、若しくは、ＳＯＩ層厚データベース作成ステップにおいて、新たにＳＯＩ基板毎に割り当てた番号である。同図中においては、納入時にＳＯＩ基板毎に予め割り当てられている番号Ｌ１−１〜Ｌ３−３としている。「ＳＯＩ層厚値」は「最大値」、「最小値」、「ばらつき」、「平均値」及び「ロット平均」の項目毎に記憶される。「最大値」及び「最小値」は同一ＳＯＩ基板面内におけるＳＯＩ層厚Ｄ４の実測データの最大値及び最小値である。「ばらつき」は同一ＳＯＩ基板面内におけるＳＯＩ層厚Ｄ４の実測データの最大値と最小値の差分である。「平均値」は同一ＳＯＩ基板面内におけるＳＯＩ層厚Ｄ４の実測データの最大値と最小値の平均値である。「ロット平均値」は同一製造ロット内に含まれる各ＳＯＩ基板の「平均値」を平均した値である。
【００２４】
「ＳＯＩ層厚値」は納入時の実測データをそのまま使用しても良いし、納入後に各基板のＳＯＩ層厚Ｄ４を実測して得た実測データでも良い。また、「ＳＯＩ層厚値」は上記した項目以外の形式にてデータベース化されていても良い。同図中の数値はＳＯＩ層厚の中心値を１００ｎｍとした場合の一例であり、本発明においては当該数値の限定はない。
【００２５】
次に表面処理ステップ（Ｓ３）において、ＳＯＩ層厚データベースからＳＯＩ基板毎の実測データを抽出してこれに基づいてＳＯＩ基板毎の層厚調整表面処理をなす。当該ステップにおいては、先ず、実測データの内の互いに近似しているＳＯＩ基板同士を同一群として群分け（ソーティング）して、同一群に属するＳＯＩ基板について同時に層厚調整表面処理を施す。
【００２６】
基板群分け部４４が、ＳＯＩ層厚データベース記憶部４２に記憶されているＳＯＩ層厚データベースのＳＯＩ層厚を読み出し、当該読み出したＳＯＩ層厚に基づいて複数のＳＯＩ基板を複数の基板グループに群分けして基板グループテーブルを作成する。以下にＳＯＩ基板を群分けして作成した基板グループテーブルの例を述べる。
【００２７】
図９はロット平均値別基板グループテーブルの一例を表す図である。当該テーブルはＳＯＩ層厚データベース「ＳＯＩ層厚値」の「ロット平均値」に基づいて群分けした場合のテーブルである。「ＳＯＩ基板グループ」にはＳＯＩ基板を群分けしたときに各基板グループに割り当てた基板グループ番号が示される。同図は「ロット平均」が１００ｎｍ以上の製造ロットＬ１及びＬ３を基板グループＧ１、１００ｎｍ以下の製造ロットＬ２を基板グループＧ２とした例である。ここでは製造ロット番号Ｌ１及びＬ３に含まれるＳＯＩ基板Ｌ１−１〜３及びＬ３−１〜３が基板グループＧ１に、製造ロット番号Ｌ２に含まれるＳＯＩ基板Ｌ２−１〜３が基板グループＧ２に群分けされる。通常、製造ロット単位でＳＯＩ層厚が偏る傾向があるときに、製造ロット番号別に群分けする。
【００２８】
図１０は層厚平均値別グループテーブルの一例を表す図である。当該テーブルはＳＯＩ層厚データベース「ＳＯＩ層厚値」の「平均値」に基づいて群分けした場合のテーブルである。同図はＳＯＩ層厚が１００ｎｍ以上のＳＯＩ基板を基板グループＧ１に、１００ｎｍ以下のＳＯＩ基板を基板グループＧ２に群分けした場合の例である。ここでは、ＳＯＩ基板Ｌ１−２、Ｌ３−１、Ｌ１−３、Ｌ２−２及びＬ３−２が基板グループＧ１に、ＳＯＩ基板Ｌ２−１、Ｌ１−１、Ｌ３−３及びＬ２−３が基板グループＧ２に群分けされる。通常、全てのＳＯＩ層厚をできる限り均一にしたい場合に層厚平均値別に群分けする。
【００２９】
図１１は層厚ばらつき別基板グループテーブルの一例を表す図である。当該テーブルはＳＯＩ層厚データベース「ＳＯＩ層厚値」の「ばらつき」に基づいて群分けした場合のテーブルである。同図は同一ウエハ内におけるＳＯＩ層厚のばらつきが２ｎｍ以上のＳＯＩ基板を基板グループＧ３に、ばらつきが２ｎｍ以下且つＳＯＩ層厚の平均値が１００ｎｍ以上のＳＯＩ基板を基板グループＧ１に、ばらつきが２ｎｍ以下且つＳＯＩ層厚の平均値が１００ｎｍ以下のＳＯＩ基板を基板グループＧ２に群分けした場合の例である。ここでは、ＳＯＩ基板Ｌ１−３、Ｌ２−２、Ｌ２−３、Ｌ１−１、Ｌ３−３及びＬ３−２が基板グループＧ３に、ＳＯＩ基板Ｌ１−２及びＬ３−１が基板グループＧ１に、ＳＯＩ基板Ｌ２−１が基板グループＧ２に群分けされる。通常、ばらつきの大きい基板グループＧ３に含まれるＳＯＩ基板はＳＯＩ層厚の調整はせず、層厚均一性を要求しないデバイスへ適用し、ばらつきの小さい基板グループＧ１及びＧ２に含まれるＳＯＩ基板に対してはグループ毎に適正な条件にてＳＯＩ層厚を調整した後、層厚均一性が要求されるデバイスへ適用する。
【００３０】
なお、上記した基板グループは一例であり、他の基準によりＳＯＩ基板を群分けしても良い。表面処理ステップにおいては、上記した製造ロット番号別、層厚平均値順及び層厚ばらつき順の各基板グループテーブルの内、何れのテーブルを作成するか選択できる。
【００３１】
基板群分け部４４は、基板グループテーブルを作成したら、当該基板グループテーブルを基板仕分け部３２に供給する。基板仕分け部３２は基板群分け部４４から受け取った基板グループテーブルに基づいて複数のＳＯＩ基板を基板グループ毎に仕分ける。
【００３２】
続いて、表面処理ステップ（Ｓ３）において、ＳＯＩ層厚データベースからＳＯＩ基板毎の実測データを抽出して、これに基づいて基板グループの各々に対応付けて層厚調整表面処理条件を設定する。当該ステップにおいては、納入された各ＳＯＩ基板のＳＯＩ層厚のばらつきが小さくなるように、層厚調整表面処理条件を基板グループ毎に設定する。
【００３３】
基板群分け部４４が基板グループテーブルを作成したら、層厚調整条件設定部４５はＳＯＩ層厚データベース記憶部４２に記憶されているＳＯＩ層厚データベースのＳＯＩ層厚を読み出し、当該読み出したＳＯＩ層厚に基づいて基板グループ毎に層厚調整表面処理条件を設定する。
【００３４】
図１２は層厚調整表面処理条件テーブルの一例を表す図である。「基板グループ」には基板グループ番号が示される。「温度」は層厚調整表面処理の処理温度である。「時間」は層厚調整表面処理の処理時間である。「雰囲気」は層厚調整表面処理を行うチャンバー内における雰囲気条件である。ここでの雰囲気条件とは例えば酸素などのガスの濃度条件などであり、予めガスの構成比率などに基づいて基板グループ分け（同図中ではＡ及びＢ）しておいたものである。表面処理ステップにおいて、層厚調整表面処理条件を予め定められた条件に基づいて設定する。
【００３５】
図１３はロット平均値別の層厚調整表面処理条件設定ルーチンを表すフローチャートである。半導体集積回路製造装置の管理者などがＳＯＩ基板毎の識別データとＳＯＩ層の厚さの実測データとを対応付けて入力部４１に入力すると、入力部４１は当該入力されたＳＯＩ基板毎の識別データとＳＯＩ層の厚さの実測データとを受け入れ、これをＳＯＩ層厚データベース記憶部４２に供給する（Ｓ１１）。ＳＯＩ層厚データベース記憶部４２は受け取ったＳＯＩ基板毎の識別データとＳＯＩ層の厚さの実測データとを対応付けたＳＯＩ層厚データベースを記憶する（Ｓ１２）。基板群分け部４４がＳＯＩ層厚データベース記憶部４２に記憶されているＳＯＩ層厚データベースのＳＯＩ層厚を読み出し、当該読み出したＳＯＩ層厚に基づいて複数のＳＯＩ基板を複数の基板グループに群分けしてロット平均値別基板グループテーブルを作成する（Ｓ１２）。基板群分け部４４が当該基板グループテーブルを作成したら、層厚調整条件設定部４５はＳＯＩ層厚データベース記憶部４２に記憶されているＳＯＩ層厚データベースのＳＯＩ層厚を読み出し、当該読み出したＳＯＩ層厚に基づいて基板グループ毎に層厚調整表面処理条件を設定する。ここでは、層厚調整条件設定部４５は一例として同一ロット内のＳＯＩ層厚平均値が１００ｎｍ以上であれば（Ｓ１３）、ＳＯＩ層厚平均値が１００ｎｍ以上の基板が最適層厚に仕上がる層厚調整条件Ａ（温度、時間及び雰囲気条件など）を設定する（Ｓ１４）。また、層厚調整条件設定部４５は同一ロット内のＳＯＩ層厚平均値が１００ｎｍ以下であれば（Ｓ１３）、ＳＯＩ層厚平均値が１００ｎｍ以下の基板が最適層厚に仕上がる層厚調整条件Ｂを設定する（Ｓ１５）。続いて層厚調整表面処理工程へと移行する（Ｓ１６）。
【００３６】
図１４は層厚平均値別の層厚調整表面処理条件設定ルーチンを表すフローチャートである。ＳＯＩ層厚データベース記憶部４２がＳＯＩ層厚データベースを記憶するまでの処理は図１３と同様になされる。基板群分け部４４がＳＯＩ層厚データベース記憶部４２に記憶されているＳＯＩ層厚データベースのＳＯＩ層厚を読み出し、当該読み出したＳＯＩ層厚に基づいて複数のＳＯＩ基板を複数の基板グループに群分けして層厚平均値別基板グループテーブルを作成する（Ｓ２２）。基板群分け部４４が当該基板グループテーブルを作成したら、層厚調整条件設定部４５はＳＯＩ層厚データベース記憶部４２に記憶されているＳＯＩ層厚データベースのＳＯＩ層厚を読み出し、当該読み出したＳＯＩ層厚に基づいて基板グループ毎に層厚調整表面処理条件を設定する。ここでは、層厚調整条件設定部４５は一例として同一ＳＯＩ基板内のＳＯＩ層厚平均値が１００ｎｍ以上であれば（Ｓ２３）、ＳＯＩ層厚平均値が１００ｎｍ以上の基板が最適層厚に仕上がる層厚調整条件Ａを設定する（Ｓ２４）。また、層厚調整条件設定部４５は同一ＳＯＩ基板内のＳＯＩ層厚平均値が１００ｎｍ以下であれば（Ｓ２３）、ＳＯＩ層厚平均値が１００ｎｍ以下の基板が最適層厚に仕上がる層厚調整条件Ｂを設定する（Ｓ２５）。続いて層厚調整表面処理工程へと移行する（Ｓ２６）。
【００３７】
図１５は層厚ばらつき別の層厚調整表面処理条件設定ルーチンを表すフローチャートである。ＳＯＩ層厚データベース記憶部４２がＳＯＩ層厚データベースを記憶するまでの処理は図１３と同様になされる。基板群分け部４４がＳＯＩ層厚データベース記憶部４２に記憶されているＳＯＩ層厚データベースのＳＯＩ層厚を読み出し、当該読み出したＳＯＩ層厚に基づいて複数のＳＯＩ基板を複数の基板グループに群分けして層厚ばらつき別基板グループテーブルを作成する（Ｓ３２）。基板群分け部４４が当該基板グループテーブルを作成したら、層厚調整条件設定部４５はＳＯＩ層厚データベース記憶部４２に記憶されているＳＯＩ層厚データベースのＳＯＩ層厚を読み出し、当該読み出したＳＯＩ層厚に基づいて基板グループ毎に層厚調整表面処理条件を設定する。ここでは一例として同一ＳＯＩ基板のＳＯＩ層厚のばらつきが２ｎｍ以上であれば（Ｓ３３）、層厚調整部３４−０〜ｎは当該ＳＯＩ基板に対して層厚調整表面処理を行わない（Ｓ３４）。当該ＳＯＩ基板は層厚均一性を要求しないデバイスへ適用することとする。また、層厚調整条件設定部４５は一例として同一ＳＯＩ基板内のＳＯＩ層厚平均値が１００ｎｍ以上であれば（Ｓ３５）、ＳＯＩ層厚平均値が１００ｎｍ以上の基板が最適層厚に仕上がる層厚調整条件Ａを設定する（Ｓ３６）。また、層厚調整条件設定部４５は同一ＳＯＩ基板内のＳＯＩ層厚平均値が１００ｎｍ以下であれば（Ｓ３５）、ＳＯＩ層厚平均値が１００ｎｍ以下の基板が最適層厚に仕上がる層厚調整条件Ｂを設定する（Ｓ３７）。続いて層厚調整表面処理工程へと移行する（Ｓ３８）。
【００３８】
層厚調整条件設定部４５は設定した層厚調整表面処理条件を表面処理部４６に供給する。表面処理部４６は受け取った層厚調整表面処理条件に基づいて、例えば温度、時間及び雰囲気などの処理条件を設定する。基板搬送部３３は表面処理部４６が処理条件を設定し終わったら、基板仕分け部３２が仕分けたＳＯＩ基板を基板グループ毎に表面処理部４６に供給する。
【００３９】
表面処理ステップ（Ｓ３）において、基板グループＧ１〜Ｇ３の各々に対応付けて設定した層厚調整表面処理条件にて、基板グループＧ１、Ｇ２、Ｇ３毎に層厚調整表面処理を施す。表面処理部４６は受け取った層厚調整表面処理条件に基づいて、ＳＯＩ層に対して層厚調整表面処理を施してＳＯＩ層の厚さを調整する。
【００４０】
図１６は納入時の製造ロットと仕分け後の基板グループを表す図である。納入時の製造ロットＬ１〜Ｌｎの各々には、ＳＯＩ層厚に基づいた仕分けがなされていないＳＯＩ基板Ｌ１−１〜ｍ、Ｌ２−１〜ｍ、・・・、Ｌｎ−１〜ｍがそれぞれ基板格納部３０に格納されている。表面処理ステップにおいて、基板群分け部４４が作成した基板グループテーブルに基づいて、基板仕分け部３２が上記した如くＳＯＩ基板Ｌ１−１〜Ｌｎ−ｍを基板グループＧ１、Ｇ２、・・・、Ｇｎに仕分けする。例えば、基板群分け部４４が層厚平均値別グループテーブルを作成した場合、基板仕分け部３２はＳＯＩ基板Ｌ１−１、Ｌ１−２及びＬ３−３を基板グループＧ１、ＳＯＩ基板Ｌ１−３、Ｌ３−１及びＬ３−２を基板グループＧ２、ＳＯＩ基板Ｌ２−１、Ｌ２−２及びＬ２−３を基板グループＧ３にそれぞれ仕分けする。
【００４１】
当該ステップにおいては、基板仕分け部３２が仕分けした基板グループＧ１〜Ｇｎの内、Ｇ１を層厚調整部３４−０に、Ｇ２を層厚調整部３４−２に、・・・、Ｇｎを層厚調整部３４−ｎに、基板搬送部３３が搬送する。層厚調整部３４−０〜ｎの各々が基板搬送部３３から基板グループを受け取ったら、表面処理部４６は層厚調整条件設定部４５から受け取った層厚調整表面処理条件にて、基板グループに含まれるＳＯＩ層に対して層厚調整表面処理を行う。また、表面処理部４６は受け取った基板グループに含まれる複数のＳＯＩに対して同時に層厚調整表面処理を行う。
【００４２】
図１７はＳＯＩ層厚調整表面処理時のＳＯＩ基板の断面図である。シリコン基板２上に形成される埋め込み酸化膜３上に更にＳＯＩ層厚Ｄ４のＳＯＩ層１３が形成されている。層厚調整表面処理として、ＳＯＩ層の表面に酸化及びエッチング処理を施してＳＯＩ層の厚さを調整する層厚調整酸化処理が挙げられる。層厚調整酸化処理において、表面処理部４６は先ずＳＯＩ層１３の表面に酸化処理を施してＳＯＩ層１３の表面を犠牲酸化膜１４化する。続いて表面処理部４６は犠牲酸化層厚Ｄ６の犠牲酸化膜１４に対してエッチング処理を施すことにより犠牲酸化膜１４を除去して、ＳＯＩ層厚Ｄ５のＳＯＩ層１３とする。
【００４３】
上記したように、納入されるＳＯＩ基板のＳＯＩ層厚Ｄ４のばらつき傾向に応じて、製造ロット番号別、層厚平均値順基板グループあるいは層厚ばらつき順に群分けし、当該基板グループ毎に設定した層厚調整酸化条件にて層厚調整酸化処理をなすため、基板グループ毎に犠牲酸化層厚Ｄ６を調整でき、各ＳＯＩ基板のＳＯＩ層厚Ｄ５のばらつきを抑えることができる。
【００４４】
基板搬送部３５は層厚調整部３４−０〜ｎの各々によって層厚調整表面処理されたＳＯＩ基板を半導体回路形成部３６に搬送する。
【００４５】
最後に半導体集積回路形成ステップ（Ｓ４）において、ＳＯＩ層上に半導体集積回路を形成する。半導体回路形成部３６が通常のフォトリソグラフィ、イオン注入などの処理によりＳＯＩ基板上に半導体集積回路を形成する。表面処理ステップにおいて、各ＳＯＩ基板のＳＯＩ層厚のばらつきを抑制しているため、半導体集積回路形成ステップにおいて、半導体回路形成部３６が均一な特性及び品質のＳＯＩ半導体集積回路を製造することができる。
【００４６】
上記した如く、本実施例によれば、納入時の各ＳＯＩ基板のＳＯＩ層厚に基づいて、当該ＳＯＩ基板を群分けし、当該基板グループ毎に層厚調整表面処理条件を設定し、当該層厚調整表面処理条件に基づいて基板グループ毎に層厚調整表面処理を施すことにより、半導体集積回路製造の初期段階において、各ＳＯＩ基板のＳＯＩ層厚のばらつきを抑制して、均一な特性及び品質のＳＯＩ半導体集積回路の製造することができる。
【００４７】
特許文献１に開示されるロット管理装置においては、ＳＯＩ層の厚さとは無関係にＳＯＩ基板を複数のロット単位に分割し、当該分割したロット単位で一括して半導体集積回路を製造するため、均一な品質のＦＤ−ＳＯＩを製造することができない。また、特許文献２に開示されるロット編成方法及び装置においては、基板毎にＳＯＩ層の厚さとは無関係に予め付された識別番号に基づいてロットを再編成するため、再編成後のロット単位で一括して半導体集積回路を製造するため、均一な品質のＦＤ−ＳＯＩを製造することができない。本発明は、複数のＳＯＩ基板をＳＯＩ層厚の実測値に基づいて、ＳＯＩ基板を群分けしているという点において、特許文献１及び２と明確に異なる。本実施例の如く、複数のＳＯＩ基板をＳＯＩ層厚の実測値に基づいて群分けし、当該群分けしたグループ毎に層厚調整表面処理条件を設定し、当該グループ毎に層厚調整表面処理を施すことによって、各ＳＯＩ基板のＳＯＩ層厚のばらつきを抑制して、均一な特性及び品質のＳＯＩ半導体集積回路の製造することができるのである。
【００４８】
特許文献３に示される実施例においては、ソース及びドレインへの不純物の打ち込み後に実際の打ち込み深さを検査し、実際の打ち込み深さと所定の数式とに基づいてゲート長を変更している。本発明は、ＳＯＩ基板納入時における各ＳＯＩ基板のＳＯＩ層厚の実測値に基づいて層厚調整表面処理条件を設定しているという点において、特許文献３と明確に異なる。ＦＤ−ＳＯＩ製造においては、ＳＯＩ層にソース及びドレインを形成するため、特許文献３に示される如くソース及びドレインへの実際の打ち込み深さを検査する方法では、複数のＳＯＩ基板間でＳＯＩ層厚にばらつきがあった場合、均一な品質のＦＤ−ＳＯＩを製造することができない。本実施例の如く、半導体回路製造の初期段階（納入時）において得られる実測値（各ＳＯＩ基板のＳＯＩ層厚の実測値）に基づいて層厚調整表面処理条件を設定することによって、各ＳＯＩ基板のＳＯＩ層厚のばらつきを抑制して、均一な特性及び品質のＳＯＩ半導体集積回路の製造することができるのである。
【００４９】
また、特許文献２においては各ワーク（ウエハ）に光学的に読み取り可能な固有の識別コード(いわゆるウェハマーキング）がそれぞれ付され、ロット編成時に識別コードに基づいて予め設定された条件毎にワーク群が各ロットにそれぞれ編成されるが、本発明においてはウエハ（基板）にウェハマーキングは付されておらず、ウエハの投入時にＳＯＩ層厚に基づいて仕分けを行う点が異なる。特許文献３においては、複数の実測値(本実施例ではＳＯＩ層厚)に基づいて複数のモノ（本実施例ではＳＯＩ基板）を仕分け(ソーティング)するという概念やＳＯＩ基板及びＳＯＩ層厚という概念が無い点が本発明とは異なる。そのため、特許文献２及び特許文献３と本発明とは明確に異なり、特許文献２と特許文献３とを組み合わせた場合でも本発明による効果を奏することはできない。
【００５０】
また、特許文献４に開示される製造システムにおいては、ある工程での処理結果に基づいて次工程の処理条件を設定しているが、通常、ＦＤ−ＳＯＩ製造の各工程においては、複数のＳＯＩ基板を一括して処理するため、特許文献４に開示される如くある工程での処理結果に基づいて次工程の処理条件を設定しても、一括して処理する複数のＳＯＩ基板間でＳＯＩ層厚にばらつきがあった場合、均一な品質のＦＤ−ＳＯＩを製造することができない。本発明は、納入時における各ＳＯＩ基板のＳＯＩ層厚の実測値に基づいてＳＯＩ基板を群分けし、当該群分けしたグループ毎に層厚調整表面処理条件を設定しているという点において特許文献４と明確に異なる。本実施例の如く、ＳＯＩ層厚の実測値に基づいてＳＯＩ基板を群分けし、当該群分けしたグループ毎に層厚調整表面処理条件を設定し、群分けしたグループ内に含まれる複数のＳＯＩ基板を一括して処理することによって、はじめて各ＳＯＩ基板のＳＯＩ層厚のばらつきを抑制して、均一な特性及び品質のＳＯＩ半導体集積回路の製造することができるのである。
【００５１】
また、本発明による半導体集積回路製造装置は、層厚調整部がＳＯＩ層厚データベースを記憶するＳＯＩ層厚データベース記憶部と、当該ＳＯＩ層厚データベースからＳＯＩ基板毎の実測データを抽出してこれに基づいて前記層厚調整表面処理の条件を設定する層厚調整条件制御部と、当該条件に従ってＳＯＩ層に対して表面処理を施してＳＯＩ層の層厚を調整する表面処理部とを含むことによって、各ＳＯＩ基板のＳＯＩ層厚のばらつきを抑制して、均一な特性及び品質のＳＯＩ半導体集積回路の製造することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明による半導体集積回路製造方法によって製造される半導体集積回路の断面図である。
【図２】ＳＯＩ層が厚い場合の半導体集積回路の断面図である。
【図３】ＳＯＩ層が薄い場合の半導体集積回路の断面図である。
【図４】本発明による半導体集積回路製造方法の処理ステップを表すフローチャートである。
【図５ａ】本発明による半導体集積回路製造装置を表すブロック図である。
【図５ｂ】層厚調整部を表すブロック図である。
【図６】製造ロットとこれらに含まれるＳＯＩ基板を表す図である。
【図７】ＳＯＩ基板の断面図である。
【図８】ＳＯＩ層厚データベースの一例を表す図である。
【図９】ロット平均値別基板グループテーブルの一例を表す図である。
【図１０】層厚平均値別グループテーブルの一例を表す図である。
【図１１】層厚ばらつき別グループテーブルの一例を表す図である。
【図１２】層厚調整表面処理条件テーブルの一例を表す図である。
【図１３】ロット平均値別の層厚調整表面処理条件設定ルーチンを表すフローチャートである。
【図１４】層厚平均値別の層厚調整表面処理条件設定ルーチンを表すフローチャートである。
【図１５】層厚ばらつき別の層厚調整表面処理条件設定ルーチンを表すフローチャートである。
【図１６】納入時の製造ロットと仕分け後のＳＯＩ基板グループを表す図である。
【図１７】ＳＯＩ層厚調整表面処理時のＳＯＩ基板の断面図である。
【符号の説明】
【００５３】
１  半導体集積回路
２  シリコン基板
３  埋め込み酸化膜
４  ソース
５  ドレイン
６  チャネル領域
７  ゲート酸化膜
８  ゲート
９  中性領域
１０、１１  コバルトシリサイド
１２  ＳＯＩ基板
１３  ＳＯＩ層
１４  犠牲酸化膜
３０  基板格納部
３１、３３、３５  基板搬送部
３２  基板仕分け部
３４−０〜ｎ  層厚調整部
３６  半導体回路形成部
４１  入力部
４２  ＳＯＩ層厚データベース記憶部
４３  層厚調整条件制御部
４４  基板群分け部
４５  層厚調整条件設定部
４６  表面処理部
Ｄ１〜Ｄ５  ＳＯＩ層厚
Ｄ６  犠牲酸化層厚
Ｇ１〜Ｇｎ  基板グループ
Ｌ１〜Ｌｎ  製造ロット
Ｌ１−１〜Ｌｎ−ｍ  ＳＯＩ基板
ＬＫ  リーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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