(57)【要約】【課題】クロックパルスの伝送距離を低減することのできる技術を提供する。【解決手段】アナログクロック生成回路１２０は、周期的なアナログ波形形状を有するアナログクロック信号を生成する。クロックパルス生成回路１５０は、アナログクロック信号に応じて、アナログクロック信号の周期の１／Ｎの周期を有するクロックパルス信号を生成する。クロック同期回路１３０，１４０は、クロックパルス生成回路１５０で生成されたクロックパルス信号に同期して動作する。【選択図】図１
2008160797.tif 000002
【特許請求の範囲】
【請求項１】
データ転送を行う回路であって、
可変電源電圧を生成する可変電源電圧生成回路と、
前記可変電源電圧の下で動作し、多値アナログ信号を生成して他の回路に送信する送信回路と、
前記可変電源電圧の下で動作し、前記多値アナログ信号を受信しＡＤ変換して多値デジタル信号を生成する受信回路と、
前記可変電源電圧、又は、前記可変電源電圧に比例する電圧値を有する信号から、前記ＡＤ変換に使用される閾値電圧を生成して前記受信回路に供給する閾値電圧生成回路と、
を備える回路。
【請求項２】
請求項１記載の回路であって、更に
前記可変電源電圧が低下するほど周期が長くなる正弦波クロック信号を生成して前記送信回路及び前記受信回路に送信する正弦波クロック生成回路を備え、
前記送信回路及び前記受信回路は、前記正弦波クロック信号を受信し、前記正弦波クロック信号の周期の１／Ｎ（Ｎは２以上の値）の周期を有するクロックパルス信号をそれぞれ生成するとともに、前記クロックパルス信号に応じて動作を実行する、回路。
【請求項３】
請求項２記載の回路であって、
前記正弦波クロック信号は、前記可変電源電圧に比例するピーク電圧を有し、
前記閾値電圧生成回路は、前記正弦波クロック信号のピーク電圧に基づいて前記閾値電圧を生成する、回路。
【請求項４】
請求項１記載の回路を備える装置。
【請求項５】
請求項４記載の装置であって、
前記装置は携帯機器である、装置。
【請求項６】
請求項４記載の装置であって、
前記装置は移動体である、装置。
【請求項７】
データ転送方法であって、
可変電源電圧を生成する工程と、
前記可変電源電圧の下で動作する送信回路を用いて、多値アナログ信号を生成して他の回路に送信する工程と、
前記可変電源電圧の下で動作する受信回路を用いて、前記多値アナログ信号を受信してＡＤ変換することによって多値デジタル信号を生成する工程と、
前記可変電源電圧、又は、前記可変電源電圧に比例する電圧値を有する信号から、前記ＡＤ変換に使用される閾値電圧を生成して前記受信回路に供給する工程と、
を備える方法。
【請求項８】
クロックパルスを利用する回路であって、
周期的なアナログ波形形状を有するアナログクロック信号を生成するアナログクロック生成回路と、
前記アナログクロック信号に応じて、前記アナログクロック信号の周期の１／Ｎ（Ｎは２以上の値）の周期を有するクロックパルス信号を生成するクロックパルス生成回路と、
前記クロックパルス信号に同期して動作するクロック同期回路と、
を備える回路。
【請求項９】
請求項８記載の回路であって、
前記アナログクロック生成回路は、前記アナログクロック信号の周期を変更可能であり、
前記クロックパルス信号の周期は、前記アナログクロック信号の周期の変更に応じて変更される、回路。
【請求項１０】
請求項８又は９記載の回路であって、
第１と第２のクロック同期回路を含む複数の前記クロック同期回路を備えており、
前記クロックパルス生成回路は、各クロック同期回路毎に設けられている、回路。
【請求項１１】
請求項１０記載の回路であって、
前記Ｎの値は、各クロックパルス生成回路毎に独立に設定可能である、回路。
【請求項１２】
請求項１０記載の回路であって、
前記第１のクロック同期回路は、前記第１のクロック同期回路のために設けられた第１のクロックパルス生成回路で生成された第１のクロックパルス信号に同期して動作し、前記第２のクロック同期回路に転送すべきデジタル値を表す多値アナログ信号を生成する多値アナログ信号生成回路を備え、
前記第２のクロック同期回路は、前記第２のクロック同期回路のために設けられた第２のクロックパルス生成回路で生成された第２のクロックパルス信号に同期して動作し、前記多値アナログ信号を多値デジタル信号に変換する多値デジタル信号生成回路を備える、回路。
【請求項１３】
請求項８ないし１２のいずれかに記載の回路であって、
前記アナログクロック信号は正弦波波形を有する、回路。
【請求項１４】
請求項８記載の回路を備える装置。
【請求項１５】
請求項１４記載の装置であって、
前記装置は携帯機器である、装置。
【請求項１６】
請求項１４記載の装置であって、
前記装置は移動体である、装置。
【請求項１７】
クロックパルスを生成する方法であって、
（ａ）周期的なアナログ波形形状を有するアナログクロック信号を生成する工程と、
（ｂ）前記アナログクロック信号に応じて、前記アナログクロック信号の周期の１／Ｎ（Ｎは２以上の値）の周期を有するクロックパルス信号を生成する工程と、
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データ転送を行う回路及びその方法、及び、クロックパルスを利用する回路及び方法に関する。
【背景技術】
【０００２】
データ転送は、デジタル信号を用いて実行されるのが普通である。但し、近年では、多値アナログ信号を用いてデータ転送を行おうとする試みもなされている（下記特許文献１〜４）。また、コンピュータシステムにおける消費電力を削減するために、システム内の各回路に供給する電源電圧を可変とする技術が利用されている（下記特許文献５）。
【０００３】
【特許文献１】特開平７−１９３６０５号公報
【特許文献２】特開２０００−４７７６８号公報
【特許文献３】特開２００１−２８５３８８号公報
【特許文献４】特開２００２−１５２０２９号公報
【特許文献５】特開平８−４４４６５号公報
【０００４】
しかしながら、可変電源電圧を用いた装置では、電源電圧が変化するため、多値アナログ信号を多値デジタル信号に一義的に変換することが困難であるという問題があった。
【０００５】
ところで、よく知られているように、電子信号や光信号を用いるほとんどの装置は、クロックパルスに同期して個々の回路が動作するものである（例えば特許文献６）。
【０００６】
【特許文献６】特開２００６−２５９７５３号公報
【０００７】
しかしながら、高周波数のクロックパルスを装置内の多数の回路に伝送すると、高調波ノイズが発生し易く、また、パルス波形が劣化し易いという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、可変電源電圧を用いた回路において、多値アナログ信号を多値デジタル信号に適切に変換することを可能とする技術を提供することを第１の目的とする。
【０００９】
本発明は、クロックパルスの伝送距離を低減することのできる技術を提供することを第２の目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
【００１１】
本発明の一局面による回路は、
データ転送を行う回路であって、
可変電源電圧を生成する可変電源電圧生成回路と、
前記可変電源電圧の下で動作し、多値アナログ信号を生成して他の回路に送信する送信回路と、
前記可変電源電圧の下で動作し、前記多値アナログ信号を受信しＡＤ変換して多値デジタル信号を生成する受信回路と、
前記可変電源電圧、又は、前記可変電源電圧に比例する電圧値を有する信号から、前記ＡＤ変換に使用される閾値電圧を生成して前記受信回路に供給する閾値電圧生成回路と、
を備える。
【００１２】
この回路によれば、可変電源電圧、又は、可変電源電圧に比例する電圧値を有する信号からＡＤ変換に使用される閾値電圧を生成するので、受信回路において、多値アナログ信号を多値デジタル信号に適切に変換することが可能である。
【００１３】
上記回路は、更に
前記可変電源電圧が低下するほど周期が長くなる正弦波クロック信号を生成して前記送信回路及び前記受信回路に送信する正弦波クロック生成回路を備え、
前記送信回路及び前記受信回路は、前記正弦波クロック信号を受信し、前記正弦波クロック信号の周期の１／Ｎ（Ｎは２以上の値）の周期を有するクロックパルス信号をそれぞれ生成するとともに、前記クロックパルス信号に応じて動作を実行するものとしてもよい。
【００１４】
この構成によれば、可変電源電圧に応じて正弦波クロック信号及びクロックパルス信号の周期も変わるので、可変電源電圧とこれらのクロック信号の両方の作用によって消費電力を低減することができる。
【００１５】
なお、前記正弦波クロック信号は、前記可変電源電圧に比例するピーク電圧を有し、
前記閾値電圧生成回路は、前記正弦波クロック信号のピーク電圧に基づいて前記閾値電圧を生成するものとしてもよい。
【００１６】
この構成によれば、正弦波クロック信号からＡＤ変換に用いる適切な閾値電圧を生成することが可能である。
【００１７】
本発明の他の局面による回路は、
クロックパルスを利用する回路であって、
周期的なアナログ波形形状を有するアナログクロック信号を生成するアナログクロック生成回路と、
前記アナログクロック信号に応じて、前記アナログクロック信号の周期の１／Ｎ（Ｎは２以上の値）の周期を有するクロックパルス信号を生成するクロックパルス生成回路と、
前記クロックパルス信号に同期して動作するクロック同期回路と、
を備える。
【００１８】
この回路によれば、クロック信号がアナログクロック信号として伝送され、このアナログクロック信号からクロックパルス信号が生成されてクロック同期回路で利用されるので、クロックパルスの伝送距離を低減することが可能である。
【００１９】
前記アナログクロック生成回路は、前記アナログクロック信号の周期を変更可能であり、
前記クロックパルス信号の周期は、前記アナログクロック信号の周期の変更に応じて変更されるものとしてもよい。
【００２０】
この構成によれば、消費電力の低減等の目的に合わせて、アナログクロック信号の周期を変更することによって、クロック同期回路で利用されるクロックパルス信号の周期を変更することが可能である。
【００２１】
また、上記回路は、
第１と第２のクロック同期回路を含む複数の前記クロック同期回路を備えており、
前記クロックパルス生成回路は、各クロック同期回路毎に設けられているものとしてもよい。
【００２２】
この構成によれば、クロックパルス生成回路が各クロック同期回路毎に設けられているので、クロックパルス信号の伝送距離をさらに短縮することが可能である。
【００２３】
なお、前記Ｎの値は、各クロックパルス生成回路毎に独立に設定可能であるものとしてもよい。
【００２４】
この構成では、個々のクロック同期回路に適した周期を有するクロックパルス信号を生成することが可能である。
【００２５】
前記第１のクロック同期回路は、前記第１のクロック同期回路のために設けられた第１のクロックパルス生成回路で生成された第１のクロックパルス信号に同期して動作し、前記第２のクロック同期回路に転送すべきデジタル値を表す多値アナログ信号を生成する多値アナログ信号生成回路を備え、
前記第２のクロック同期回路は、前記第２のクロック同期回路のために設けられた第２のクロックパルス生成回路で生成された第２のクロックパルス信号に同期して動作し、前記多値アナログ信号を多値デジタル信号に変換する多値デジタル信号生成回路を備えるようにしてもよい。
【００２６】
この構成によれば、第１と第２のクロック同期回路の間のデータ転送を多値アナログ信号を用いて行えるので、データ転送用の信号線の数を削減することができ、また、高調波ノイズを更に低減することができる。
【００２７】
前記アナログクロック信号は正弦波波形を有するものとしてもよい。
【００２８】
この構成では、高調波ノイズの低減と、パルス波形の劣化抑制との両方を最も効率良く達成することが可能である。
【００２９】
なお、本発明は、種々の形態で実現することが可能であり、例えば、方法、回路、回路集合体、装置、それらの方法、回路、回路集合体または装置の機能を実現するためのコンピュータプログラム、そのコンピュータプログラムを記録した記録媒体等の形態で実現することができる。
【発明を実施するための最良の形態】
【００３０】
次に、本発明の実施の形態を以下の順序で説明する。
A．装置の構成と動作
B．特定位相信号生成部の内部構成と動作
C．変形例
【００３１】
A．装置の構成と動作：
図１は、本発明の一実施例としてのコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、可変電圧／可変クロック生成回路１１０と、正弦波クロック生成回路１２０と、ＣＰＵ１３０と、メモリ回路１４０とを備えている。
【００３２】
可変電圧／可変クロック生成回路１１０は、コンピュータシステム内の複数の回路において使用される可変電源電圧Ｖvarを生成するとともに、可変電源電圧Ｖvarのレベルに関連付けられた周波数を有する可変クロック信号ＶＣＬＫを生成する。可変電源電圧Ｖvarは、他の回路の電源電圧端子Ｖddinに供給されている。正弦波クロック生成回路１２０は、可変クロック信号ＶＣＬＫに応じて、可変クロック信号ＶＣＬＫの周期に関連付けられた周期を有する正弦波クロック信号Ｓwaveを生成する。
【００３３】
ＣＰＵ１３０とメモリ回路１４０内には、局所クロック生成回路１５０と多値信号処理回路１６０とがそれぞれ設けられている。局所クロック生成回路１５０は、正弦波クロック信号Ｓwaveに応じて、正弦波クロック信号Ｓwaveの周期の１／Ｎ（Ｎは２以上の値）の周期を有する局所クロックパルスを生成する。ＣＰＵ１３０とメモリ回路１４０は、それぞれの局所クロック生成回路１５０で生成された局所クロックパルスに同期して動作する回路ユニットである。ＣＰＵ１３０又はメモリ回路１４０内の多値信号処理回路１６０は、転送すべきデジタル値を表す多値アナログ信号Ｓmultiを生成し、この多値アナログ信号Ｓmultiを相手側の多値信号処理回路１６０に転送する。また、多値信号処理回路１６０は、多値アナログ信号Ｓmultiを受けたときに、これを多値デジタル値に変換する。多値アナログ信号Ｓmultiは、３値以上の多値の信号レベルを有する信号である。
【００３４】
なお、ＣＰＵ１３０及びメモリ回路１４０はそれぞれ１チップの半導体回路として構成されていることが好ましい。この場合に、局所クロック生成回路１５０も同じチップ内に実装されていることが好ましい。
【００３５】
図２は、可変電圧／可変クロック生成回路１１０（図１）の内部構成を示すブロック図である。可変電圧／可変クロック生成回路１１０は、基準発振器１１２と、ＰＬＬ回路１１４と、可変電圧生成回路１１６とを備えている。ＰＬＬ回路１１４は、位相比較部２１０と、ループフィルタ（ＬＰＦ）２１２と、電圧制御発振器（ＶＣＯ）２１４と、分周器２１６とを備えている。
【００３６】
分周器２１６は、バスを介してＣＰＵ１３０に接続されており、ＣＰＵ１３０によって設定される分周値Ｍａを記憶している。水晶振動子などの発振子を含む基準発振器１１２は、一定の周波数の基準クロック信号ＣＬＫ０を生成する。
【００３７】
基準クロック信号ＣＬＫ０は、位相比較部２１０に基準信号として入力される。一方、分周器２１６によって生成される分周信号ＤＶＣＬＫは、位相比較部２１０に比較信号として入力される。位相比較部２１０は、これら２つの信号ＣＬＫ０，ＤＶＣＬＫの位相差を示す誤差信号ＣＰＳを生成する。この誤差信号ＣＰＳは、チャ−ジポンプ回路を内蔵するループフィルタ２１２に送られる。ループフィルタ２１２は、誤差信号ＣＰＳのパルスレベルとパルス数とに応じた電圧レベルを有する電圧制御信号ＬＰＳを生成して出力する。
【００３８】
電圧制御信号ＬＰＳは、電圧制御発振器（ＶＣＯ）２１４と可変電圧生成回路１１６とに供給される。電圧制御発振器２１４は、電圧制御信号ＬＰＳの電圧レベルに応じた周波数を有する可変クロック信号ＶＣＬＫを出力する。この可変クロック信号ＶＣＬＫは、分周器２１６で１／Ｍａに分周されて、分周信号ＤＶＣＬＫが生成される。この分周信号ＤＶＣＬＫは、前述したように、位相比較部２１０に送られて基準クロック信号ＣＬＫ０と位相比較される。この結果、２つの信号ＣＬＫ０，ＤＶＣＬＫの位相差が０になるように、可変クロック信号ＶＣＬＫの周波数が収束する。収束後の可変クロック信号ＶＣＬＫの周波数は、基準クロック信号ＣＬＫ０の周波数に分周値Ｍａを乗じた値となる。ＣＰＵ１３０が、分周器２１６内の分周値Ｍａの値を書き換えると、可変クロック信号ＶＣＬＫの周波数を所望の値に設定することが可能である。例えば、消費電力がより低い動作モードに移行する場合には、分周値Ｍａがより小さな値に設定される。
【００３９】
可変電圧生成回路１１６は、ループフィルタ２１２から与えられた電圧制御信号ＬＰＳの電圧レベルに応じて出力電圧Ｖvarのレベルを制御している。この可変電圧生成回路１１６は、例えばＤＣ−ＤＣコンバータで実現可能である。こうして生成された可変電源電圧Ｖvarは、コンピュータシステム内のいくつかの回路１２０，１３０，１４０に供給される。すなわち、これらの回路は、電源電圧端子Ｖddinに供給された可変電源電圧Ｖvarの下で動作する。よく知られているように、各回路の消費電力は、電源電圧のレベルに依存する。従って、可変電源電圧Ｖvarのレベルを低下させることによって、これらの回路の消費電力を低下させることが可能である。
【００４０】
なお、本実施例では、可変クロック信号ＶＣＬＫの周波数も、電圧制御信号ＬＰＳの電圧レベルに応じて制御されている。換言すれば、可変クロック信号ＶＣＬＫの周波数とシステムの可変電源電圧Ｖvarとは互いに関連付けられており、可変電源電圧Ｖvarが低くなるほど可変クロック信号ＶＣＬＫの周波数が低下する。この可変クロック信号ＶＣＬＫは、正弦波クロック生成回路１２０（図１）によって正弦波クロック信号Ｓwaveに変換されて個々の局所クロック生成回路１５０に供給され、その回路１５０で局所クロックパルスに変換される。従って、局所クロックパルスは、可変クロック信号ＶＣＬＫの周波数と比例した周波数を有するクロックである。この説明から理解できるように、コンピュータシステム内のいくつかの回路（例えばＣＰＵ１３０やメモリ回路１４０）は、可変電源電圧Ｖvarの下で動作し、かつ、可変クロック信号ＶＣＬＫの周波数と比例した周波数を有する局所クロックパルスに同期して動作する。これらの回路は、可変クロック信号ＶＣＬＫの周波数に比例した速度で動作するので、その消費電力も可変クロック信号ＶＣＬＫの周波数の低下に応じて低減される。また、可変クロック信号ＶＣＬＫの周波数の低下とともに可変電源電圧Ｖvarも低下するので、各回路１３０，１４０の消費電力をさらに低減することが可能である。
【００４１】
図３は、正弦波クロック生成回路１２０（図１）の内部構成を示すブロック図である。正弦波クロック生成回路１２０は、ＲＡＭ１２２と、ラッチ１２４と、ＤＡ変換器１２６と、電圧増幅器１２８と、分周器１２９とを備えている。ＲＡＭ１２２には、正弦波波形を表すｎ個の波形値Ｋ１〜Ｋｎが格納されている。これらの波形値Ｋ１〜ＫｎはＣＰＵ１３０によって必要に応じて書き換え可能である。
【００４２】
なお、ＲＡＭ１２２の代わりにＥＥＰＲＯＭなどの不揮発性メモリを使用するようにしてもよい。不揮発性メモリを使用した場合には、波形形状を出荷時に書き込むことによって、システムに用いられている回路基板の波形特性に合わせた波形を実現できる。また、波形値Ｋ１〜Ｋｎとして、一周期（２πの期間）のうちの１／４（例えば位相０〜π／２の期間）の値のみを格納し、他の期間（π／２〜π、π〜３π／２、３π／２〜２π）の波形を演算等により決定するようにしてもよい。この場合には、メモリ容量を抑制することが可能である。
【００４３】
分周器１２９は、可変クロック信号ＶＣＬＫを１／Ｍｂに分周することによって、タイミングクロックＴＣＬＫを生成する。分周値Ｍｂは所定の一定値とすることが好ましい。但し、ＣＰＵ１３０によって分周値Ｍｂを任意に書き換えられるものとしてもよい。なお、分周器１２９は省略することも可能である。
【００４４】
ＲＡＭ１２２は、このタイミングクロックＴＣＬＫのパルスに同期して、読出アドレスｊ（ｊ＝１〜ｎ）を１つずつ更新し、この読出アドレスｊに応じて波形値Ｋｊを出力する。なお、読出アドレスｊが最大値ｎに達すると、次のパルスで読出アドレスｊが１に戻る。従って、ＲＡＭ１２２からは、ｎ個の波形値Ｋ１〜Ｋｎが周期的に順次読み出される。
【００４５】
ＲＡＭ１２２から読み出された波形値Ｋｊは、ラッチ１２４で保持され、ＤＡ変換器１２６でアナログ信号に変換される。ＤＡ変換器１２６の出力アナログ信号は、電圧増幅器１２８で増幅されて正弦波クロック信号Ｓwaveとして出力される。
【００４６】
正弦波クロック信号Ｓwaveは、可変クロック信号ＶＣＬＫに同期して生成されるので、可変クロック信号ＶＣＬＫの周期に比例した周期を有していることが理解できる。なお、正弦波クロック生成回路１２０の全体はその電源電圧端子Ｖddinに供給された可変電源電圧Ｖvarの下で動作するので、正弦波クロック信号Ｓwaveのピーク電圧Ｅｐも可変電源電圧Ｖvarに比例した値となる。より具体的に言えば、正弦波クロック信号Ｓwaveのピーク電圧Ｅｐは、波形値Ｋｊの最大値Ｋmaxと可変電源電圧Ｖvarとを乗じた値（Ｋmax・Ｖvar）、または、これに比例した値となる。
【００４７】
図４は、局所クロック生成回路１５０（図１）の内部構成を示すブロック図である。局所クロック生成回路１５０は、特定位相信号生成部１５２と、ＰＬＬ回路１５４と、閾値電圧生成部１５６とを有している。特定位相信号生成部１５２は、正弦波クロック信号Ｓwaveの特定の位相を示す周期的な特定位相信号ＰＣＬＫを生成する。「特定の位相」としては、例えば、正弦波クロック信号Ｓwaveのピーク位置の位相や、中位点（ゼロクロス点）の位置の位相等を利用することができる。
【００４８】
ＰＬＬ回路１５４は、特定位相信号ＰＣＬＫの周波数をＮａ倍することによって、局所クロックパルス信号ＬＣＬＫを生成する。整数Ｎａの値は所定の一定値とすることが好ましいが、ＣＰＵ１３０によって整数Ｎａの値を任意に設定できるものとしてもよい。後述するように、本実施例において、特定位相信号ＰＣＬＫの周期は正弦波クロック信号Ｓwaveの周期の１／２であり、従って、局所クロックパルス信号ＬＣＬＫの周期は正弦波クロック信号Ｓwaveの周期の１／（２・Ｎａ）倍となる。但し、一般には、局所クロックパルス信号ＬＣＬＫの周期を、正弦波クロック信号Ｓwaveの周期の１／Ｎ倍（Ｎは２以上の値）に設定することが可能である。Ｎの値を整数で無い値に設定したい場合には、ＰＬＬ回路１５４の前段に分周器を追加するようにしてもよい。この構成では、追加した分周器における分周比と、ＰＬＬ回路１５４の逓倍数Ｎａとを調節することによって、Ｎの値を、小数を含む任意の値に設定することが可能である。なお、このＮの値は、複数の局所クロック生成回路１５０に共通する値に設定されるようにしてもよく、また、個々の局所クロック生成回路１５０毎に独立に設定されるようにしてもよい。後者の場合には、各局所クロック生成回路１５０を含む回路ユニット毎に適切な周波数の局所クロックパルス信号ＬＣＬＫを得ることができる。
【００４９】
局所クロックパルス信号ＬＣＬＫは、局所クロック生成回路１５０の近傍に設けられた他の回路要素に供給される。例えば、ＣＰＵ１３０内の局所クロック生成回路１５０で生成された局所クロックパルス信号ＬＣＬＫは、ＣＰＵ１３０内の各回路要素に供給される。従って、ＣＰＵ１３０内の回路要素は、この局所クロックパルス信号ＬＣＬＫに同期して動作する。また、メモリ回路１４０内の局所クロック生成回路１５０で生成された局所クロックパルス信号ＬＣＬＫはメモリ回路１４０内の各回路要素に供給され、この結果、メモリ回路１４０内の回路要素がこの局所クロックパルス信号ＬＣＬＫに同期して動作する。本明細書では、局所クロックパルス信号ＬＣＬＫに同期して動作する回路を、「局所クロック同期回路」、又は、単に「クロック同期回路」とも呼ぶ。
【００５０】
閾値電圧生成部１５６は、正弦波クロック信号Ｓwaveのレベル変化を解析することによって、複数の閾値電圧Ｖth1〜Ｖth3を生成する。これらの閾値電圧Ｖth1〜Ｖth3は、多値信号処理回路１６０（図１）に供給されて利用される。なお、このうちの１つの閾値電圧Ｖth2は、特定位相信号生成部１５２にも供給されている。
【００５１】
図５（Ａ）は、閾値電圧生成部１５６（図４）の内部構成を示すブロック図である。閾値電圧生成部１５６は、ピーク電圧フィルタ１５８と、分電圧回路１５９とを有している。ピーク電圧フィルタ１５８は、正弦波クロック信号Ｓwaveのピーク電圧Ｅｐを検出する回路である。このピーク電圧Ｅｐは、分電圧回路１５９によって分圧されて、複数の閾値電圧Ｖth1〜Ｖth3が生成される。図５（Ｂ）は、分電圧回路１５９の一例を示している。ここでは、４つの抵抗Ｒ１によってピーク電圧Ｅｐから複数の閾値電圧Ｖth1〜Ｖth3が生成されている。なお、閾値電圧の数は、３に限らず任意の数に設定することが可能である。また、異なる数の閾値電圧を生成するための複数の分電圧回路を設けておき、これらの複数の分電圧回路の１つを選択して、選択された分電圧回路から出力される閾値電圧を利用するように回路を構成することも可能である。
【００５２】
図６は、特定位相信号生成部１５２（図４）の動作例を示すタイミングチャートである。図６（ａ）は正弦波クロック信号Ｓwaveを示している。図６（ｂ）は、正弦波クロック信号Ｓwaveと、閾値電圧Ｅｐ／２とを比較した結果として得られる比較信号Ｓ１１０を示している。この比較信号Ｓ１１０は、正弦波クロック信号Ｓwaveの中位点（通常の交流正弦波信号のゼロクロス点に相当する点）において立ち上がりエッジ又は立ち下がりエッジが発生するパルス信号となる。図６（ｃ）は、この比較信号Ｓ１１０から得られる上ピーク信号Ｓ１１１Ｕを示している。上ピーク信号Ｓ１１１Ｕは、正弦波クロック信号Ｓwaveの上ピークの位置を示すパルス信号である。図６（ｄ）は、比較信号Ｓ１１０の反転信号／Ｓ１１０を示し、図６（ｅ）は、この反転信号／Ｓ１１０から得られる下ピーク信号Ｓ１１１Ｄを示している。下ピーク信号Ｓ１１１Ｄは、正弦波クロック信号Ｓwaveの下ピークの位置を示すパルス信号である。図６（ｆ）は、上ピーク信号Ｓ１１１Ｕと下ピーク信号Ｓ１１１Ｄとの論理和を取ることによって得られる特定位相信号ＰＣＬＫである。この特定位相信号ＰＣＬＫは、正弦波クロック信号Ｓwaveの上ピークと下ピークの両方の位置を示すパルス信号である。換言すれば、この特定位相信号ＰＣＬＫは、正弦波クロック信号Ｓwaveの位相が（ｍ＋１／２）πとなるタイミング（ここでｍは任意の整数）を示す信号である。
【００５３】
図７は、特定位相信号生成部１５２の他の動作例を示すタイミングチャートである。この例では、比較信号Ｓ１１０の立ち上がりエッジと立ち下がりエッジに応じて特定位相信号ＰＣＬＫのパルスを発生させている。この特定位相信号ＰＣＬＫは、正弦波クロック信号Ｓwaveの位相がｍπとなるタイミング（ここでｍは任意の整数）を示す信号であることが理解できる。図６（ｆ）と図７（ｃ）に示した２種類の特定位相信号ＰＣＬＫは、いずれも正弦波クロック信号Ｓwaveにおける特定の位相差（ここではπ）毎にパルスが発生する信号である。従って、これらのいずれかの特定位相信号ＰＣＬＫの周波数を図４に示したＰＬＬ回路１５４でＮａ倍することによって、同じ局所クロックパルス信号ＬＣＬＫが得られる。この局所クロックパルス信号ＬＣＬＫは、複数の閾値電圧Ｖth1〜Ｖth3とともに多値信号処理回路１６０（図１）に供給される。
【００５４】
図８は、多値信号処理回路１６０（図１）の内部構成を示すブロックである。多値信号処理回路１６０は、多値アナログ信号生成回路１６２と、多値デジタル信号生成回路１６４とを備えている。多値アナログ信号生成回路１６２は、多値デジタル信号Ｄmultiを内部回路から受信すると、この多値デジタル信号Ｄmultiを多値アナログ信号Ｓmultiに変換して外部回路に出力する。ここで、「内部回路」とは、多値信号処理回路１６０が属する回路ユニット（例えば同じチップ）の中に存在する他の回路を意味する。具体的には、ＣＰＵ１３０内に設けられている多値信号処理回路１６０にとっての「内部回路」は、ＣＰＵ１３０内の他の回路を意味している。また、「外部回路」とは、多値信号処理回路１６０が属する回路ユニットの外部に存在する回路を意味する。具体的には、ＣＰＵ１３０内に設けられている多値信号処理回路１６０にとっての「外部回路」は、ＣＰＵ１３０以外の他の回路（例えばメモリ回路１４０）を意味している。多値デジタル信号生成回路１６４は、多値アナログ信号Ｓmultiを外部回路から受信すると、この多値アナログ信号Ｓmultiを多値デジタル信号Ｄmultiに変換して内部回路に送信する。なお、多値アナログ信号Ｓmultiは、３値以上の多値の信号レベルを有する信号である。
【００５５】
図９は、多値デジタル信号生成回路１６４（図８）の動作例を示すタイミングチャートである。多値アナログ信号Ｓmultiは、局所クロックパルス信号ＬＣＬＫの立ち下がりエッジにおいてＡＤ変換される。このＡＤ変換において、局所クロック生成回路１５０（図４）から供給された複数の閾値電圧Ｖth1〜Ｖth3が利用される。すなわち、多値アナログ信号Ｓmultiのレベルが複数の閾値電圧Ｖth1〜Ｖth3と比較されてＡＤ変換され、多値デジタル信号Ｄmultiが生成される。なお、多値デジタル信号生成回路１６４としては種々のタイプのＡＤ変換器を利用することが可能である。多値アナログ信号生成回路１６２は、図９とほぼ逆の動作によって多値アナログ信号Ｓmultiを生成する。
【００５６】
なお、多値信号処理回路１６０内のＡＤ変換やＤＡ変換において、局所クロック生成回路１５０（図４）で得られた閾値電圧Ｖth1〜Ｖth3を利用する理由は、以下の通りである。多値信号処理回路１６０を含む回路ユニット（ＣＰＵ１３０及びメモリ回路１４０）は可変電源電圧Ｖvarの下で動作しており、多値信号処理回路１６０もこの可変電源電圧Ｖvarの下で動作する。従って、多値アナログ信号生成回路１６２で生成される多値アナログ信号Ｓmultiの多値レベルは、可変電源電圧Ｖvarに比例したものとなる。同様に、正弦波クロック生成回路１２０で生成される正弦波クロック信号Ｓwaveのピーク電圧Ｅｐも、可変電源電圧Ｖvarに比例している（図３参照）。そこで、局所クロック生成回路１５０（図４）において、正弦波クロック信号Ｓwaveのピーク電圧Ｅｐを検出し、このピーク電圧Ｅｐを分圧して得られる閾値電圧Ｖth1〜Ｖth3を利用すれば、多値アナログ信号Ｓmultiに関するＡＤ変換やＤＡ変換を正しく実行することが可能である。
【００５７】
なお、多値信号処理回路１６０で使用する閾値電圧は、可変電源電圧Ｖvarから生成するようにしてもよい。換言すれば、多値信号処理回路１６０で使用する閾値電圧は、可変電源電圧Ｖvarそのものか、又は、可変電源電圧Ｖvarに比例して変化する電圧（例えば正弦波クロック信号Ｓwaveのピーク電圧Ｅｐ）を利用して生成することができる。
【００５８】
なお、可変電源電圧Ｖvarを用いずに常に一定の電源電圧を用いるシステムにも多値信号処理回路１６０を利用可能である。この場合には、多値信号処理回路１６０で用いる１つ又は複数の閾値電圧として固定的な電圧レベルを使用してもよい。
【００５９】
以上のように、本実施例では、装置内の複数の回路ユニット（ＣＰＵ１３０及びメモリ回路１４０）にはクロック信号として正弦波クロック信号Ｓwaveが伝送されており、これらの回路ユニットに高周波のクロックパルスを伝送する必要が無い。従って、高周波のクロックパルスを伝送することに起因する高調波ノイズを低減することができ、また、伝送に伴うクロックパルスの波形劣化という問題点も回避することができる。なお、高調波ノイズを低減する意味からは、可変電圧／可変クロック生成回路１１０と正弦波クロック生成回路１２０とを同一のチップ内に実装して、可変クロック信号ＶＣＬＫの伝送距離を短くすることが好ましい。
【００６０】
なお、正弦波クロック信号Ｓwaveは、装置内のなるべく多数の回路に伝送することが好ましいが、すべての回路に正弦波クロック信号Ｓwaveを伝送する必要は無く、予め選択された１つ又は複数の回路に正弦波クロック信号Ｓwaveを伝送するようにしてもよい。
【００６１】
また、上述したように、本実施例では、可変電源電圧Ｖvarの電圧レベルに比例して可変クロック信号ＶＣＬＫ及び居所クロック信号ＬＣＬＫの周波数が変化する。従って、可変電源電圧Ｖvarの電圧レベルとクロック周波数の両方の作用によって、各回路の消費電力を効率よく低減することが可能である。
【００６２】
さらに、本実施例では、ＣＰＵ１３０とメモリ回路１４０とがそれぞれ多値信号処理回路１６０を有しており、多値アナログ信号Ｓmultiを用いてデータ転送を実行している。従って、デジタル信号を転送する場合に比べて、各信号線上でより多くの情報を高速に転送することが可能である。なお、多値アナログ信号Ｓmultiの転送用の信号線の数は、一度に転送すべき情報量（すなわち転送ビット幅）に応じて任意に設定可能である。
【００６３】
B．特定位相信号生成部の内部構成と動作：
図１０は、特定位相信号生成部１５２（図４）の内部構成の一例を示す説明図である。この特定位相信号生成部１５２は、上部ピーク検出部３００と、下部ピーク検出部４００と、比較器５００と、ＰＬＬ回路５１０と、制御部５２０と、ＯＲ回路５３０とを備えている。比較器５００は、正弦波クロック信号Ｓwaveと閾値電圧Ｅｐ／２とを比較して比較信号Ｓ１１０（図６（ｂ）参照）を生成する。
【００６４】
上部ピーク検出部３００は、カウンタ部３２０と，カウンタ値記憶部３３０と，演算値記憶部３４０と，乗算回路３５０と，演算結果記憶部３６０と，比較部３７０とを備えている。下部ピーク検出部は、インバータ（ＮＯＴ回路）４１０と、カウンタ部４２０と、カウンタ値記憶部４３０と、演算値記憶部４４０と、乗算回路４５０と、演算結果記憶部４６０と、比較部４７０とを備えている。下部ピーク検出部４００は、上部ピーク検出部３００に、インバータ４１０が追加された構成を有していることが理解できる。このインバータ４１０は、比較信号Ｓ１１０を反転してカウンタ値４２０に供給するためのものである。上部ピーク検出部３００と下部ピーク検出部４００の対応する要素は、それぞれ同じ機能を有している。ＰＬＬ回路５１０は、ピーク信号生成部２００内で使用されるクロック信号ＣＬＫを生成するためのクロック信号を生成するクロック信号生成部として機能する。制御部５２０は、このクロック信号ＣＬＫをカウンタ部３２０，４２０に供給するとともに、カウンタ値記憶部３３０，４３０や演算値記憶部３６０，４６０に適切な保持タイミング（ラッチタイミング）を供給する。上部ピーク検出部３００は、正弦波クロック信号Ｓwaveの上部ピーク位置を実質的に示す第１の検出信号Ｓ１１１Ｕ（「上部ピーク信号」とも呼ぶ）を生成する。下部ピーク検出部４００は、正弦波クロック信号Ｓwaveの下部ピーク位置を実質的に示す第２の検出信号Ｓ１１１Ｄ（「下部ピーク信号」とも呼ぶ）を生成する。ＯＲ回路は、これらの２つの検出信号Ｓ１１１Ｕ，Ｓ１１１Ｄの論理和を取ることによって、最終的な特定位相信号（「ピーク信号」とも呼ぶ）ＰＣＬＫを生成する。上部ピーク検出部３００と下部ピーク検出部４００の動作はほぼ同じなので、以下では主に上部ピーク検出部３００の動作について説明する。
【００６５】
図１１は、上部ピーク検出部３００の動作を示すタイミングチャートである。上部ピーク検出部３００は以下のように動作する。まず、カウンタ部３２０は、比較信号Ｓ１１０を入力すると共に、制御部５２０から供給されるクロック信号ＣＬＫに基づき、入力された比較信号Ｓ１１０がハイレベルの期間におけるクロック数を順次カウントすると共に、得られたカウンタ値を比較部３７０に順次出力する。そして、カウンタ部３２０は、比較信号Ｓ１１０がハイレベルからローレベルになった段階で、そのときのカウンタ値Ｕｉ（ｉは周期の番号）をカウンタ値記憶部３３０に記憶させる。
【００６６】
なお、図１１の例では正弦波クロック信号Ｓwaveの周波数が極端に変化しているが、可変電圧／可変クロック生成回路１１０内の分周値Ｍａ（図２）が変化しなければ、正弦波クロック信号Ｓwaveは一定の周期を有するきれいな正弦波となる。これは図１２〜図１４でも同様である。
【００６７】
演算値記憶部３４０は、ＣＰＵ１３０により設定された演算値Ｋｕを記憶する。乗算回路３５０は、カウンタ値記憶部３３０に記憶されたカウンタ値Ｕｉと、演算値記憶部３４０に記憶された演算値Ｋｕと、を掛合わせ、得られた演算結果を演算結果記憶部３６０に記憶させる。図１０、図１１の例では、Ｋｕ＝０．４である。比較部３７０は、上部ピーク信号Ｓ１１１Ｕを生成して出力すると共に、カウンタ部３２０から順次入力されるカウンタ値と、演算結果記憶部３６０に記憶されている演算結果（＝Ｕｉ×Ｋｕ）と、を比較し、これらが一致した場合に上部ピーク信号Ｓ１１１Ｕを所定期間だけハイレベルにする。
【００６８】
図１２は、下部ピーク検出部４００の動作を示すタイミングチャートである。下部ピーク検出部４００の動作は、比較信号Ｓ１１０を反転した信号を使用する点以外は上部ピーク検出部３００の動作と同じなので、詳しい説明を省略する。
【００６９】
図１３は、本実施例における正弦波クロック信号Ｓwaveの各周期の前半における特定位相検出の概要を示す説明図である。図１３において、上部は正弦波クロック信号Ｓwaveの波形を示し、下部は比較信号Ｓ１１０を示している。また、白抜きの三角の印はピーク位置を示し、黒い三角の印はピーク位置の代わりとして検出する、位相を比較するための基準となる位置（以下、「位相検出点」と呼ぶ。）を示す。
【００７０】
図１３の１番目の周期Ｎ（０〜２π）において、期間ａ１は、前半の１／２周期（０〜π）を示し、期間ｂ１は、比較信号Ｓ１１０がハイレベルの期間を示す。なお、周期Ｎ＋１における期間ａ２，ｂ２、及び周期Ｎ＋２における期間ａ３，ｂ３は、前述の期間ａ１，ｂ２と同様であるので説明を省略する。
【００７１】
正弦波クロック信号Ｓwaveは正弦波なので、期間ａ１の中心位置（π／２）であるピーク位置と、期間ｂ１の中心位置と、は一致する。従って、期間ｂ１を「１」としたときの中心位置から０．１だけずれた位置は、期間ａ１において、期間ａ１を「１」としたときの、ピーク位置から所定の割合となる期間ｄ１だけずれた位置に相当する。ここで、期間ｂ１において、中心位置から０．１だけずれた位置は、期間ｂ１の開始位置から中心位置までの期間を１００％とした場合の、中心位置から２０％手前に相当し、比較的中心位置に近い位置となる。そして、この位置は、期間ａ１においても、ピーク位置に比較的近い位置となるために、前述の期間ｄ１は、０．１に近い値となる。
【００７２】
同様に、次の周期Ｎ＋１についても、期間ｂ２において、期間ｂ２を「１」としたときの、中心位置から０．１だけずれた位置は、期間ａ２において、期間ａ２を「１」とした場合の、ピーク位置から期間ｄ２だけずれた位置に相当し、この期間ｄ２も０．１に近い値となる。また、周期Ｎ＋２についても、同様に、図１３に示す期間ｄ３は０．１に近い値となる。
【００７３】
このように、比較信号Ｓ１１０がハイレベルの期間について、中心位置から０．１だけずれた位置、すなわち、中心位置までの期間の２０％手前となる位置を位相検出点とすると、各周期において、位相検出点は上部ピーク位置（位相π／２）から０．１だけずれた位置となり、上部ピーク位置に対する相対的な位置は一定となる。そこで、例えば、比較信号Ｓ１１０のハイレベルの期間の中心位置から０．１だけずれた位置を位相検出点として採用することができる。但し、比較信号Ｓ１１０がハイレベルの期間の中心位置を位相検出点としてもよい。
【００７４】
図１４は、上部ピーク信号Ｓ１１１Ｕの生成動作と、位相検出点の定め方と、を模式的に示す説明図である。図１４において、上部は正弦波クロック信号Ｓwaveの波形を示し、下部は比較信号Ｓ１１０，図１０に示したＰＬＬ回路５１０が出力するクロック信号，カウンタ値記憶部３３０に記憶されるカウンタ値Ｕｉ，上部ピーク信号Ｓ１１１Ｕ，位相検出点及びピーク位置を示す。
【００７５】
ここで周期Ｎ＋１が開始する時点を考える。このとき、１つ前の周期Ｎにおいて、カウンタ部３２０（図１０）は、図１４に示す期間ｂ１におけるクロック数をカウントし、得られたカウンタ値Ｕ１をカウンタ値記憶部３３０に記憶させると共に、乗算回路３５０は、このカウンタ値「Ｕ１」と、演算値記憶部３４０に記憶されている演算値「０．４」と、を掛け合わせて得られた「Ｕ１＊０．４」を演算結果記憶部３６０に記憶させている。
【００７６】
周期Ｎ＋１が始まり正弦波クロック信号Ｓwaveがしきい値Ｅｐ／２に達すると、比較信号Ｓ１１０はハイレベルとなり、カウンタ部３２０はクロック数のカウントを開始する。そして、比較部３７０は、カウンタ部３２０がカウントするカウンタ値と、演算結果記憶部３６０に記憶されている「Ｕ１＊０．４」と、を順次比較していき、カウンタ値が「Ｕ１＊０．４」となった段階で上部ピーク信号Ｓ１１１Ｕを所定期間だけハイレベルにする。そして、比較信号Ｓ１１０がハイレベルからローレベルになり、期間ｂ２が終了した段階で、カウンタ部３２０は、そのときのカウンタ値（Ｕ２）をカウンタ値「Ｕ１」に上書きしてカウンタ値記憶部３３０に記憶させる。そして、乗算回路３５０は、このカウンタ値「Ｕ２」と、演算値記憶部３４０に記憶されている演算値「０．４」と、を掛け合わせ、得られた「Ｕ２＊０．４」を、既に記憶されている「Ｕ１＊０．４」に上書きして演算結果記憶部３６０に記憶させる。
【００７７】
図１４に示すように、隣り合う周期において、比較信号Ｓ１１０のハイレベルの期間の変化は小さく、特に、正弦波クロック信号Ｓwaveの周波数が一定に保たれる状態においては、正弦波クロック信号Ｓwaveの振幅も一定となるので、ハイレベルの期間も同じとなる。したがって、図１４に示す期間ｄ１〜ｄ３は、１／２周期（０〜π）を「１」とした場合に、いずれもほぼ「０．１」となり、各位相検出点の上部ピーク位置に対する相対的な位置はほぼ一定となる。なお、上部ピーク信号Ｓ１１１Ｕのパルスを上部ピークそのものを示すタイミングで発生することも可能である。この場合には、演算値記憶部３４０に記憶されている演算値を「０．５」とすれば良い。下部ピーク位置に関しても同様である。
【００７８】
図１０に示したＯＲ回路５３０は、こうして得られた上部ピーク信号Ｓ１１１Ｕと下部ピーク信号Ｓ１１１Ｄの論理和を取ることによって、特定位相信号ＰＣＬＫを生成する。このように、特定位相信号生成部１５２は、ピーク位置に対する相対的な位置が一定である特定位相信号ＰＣＬＫを生成することが可能である。
【００７９】
C．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００８０】
C１．変形例１：
上記実施例では、下記の複数の特徴が互いに関連するものとしていたが、これらの特徴の一部のみを有する装置を任意に構成することが可能である。
（１）可変電源電圧Ｖvarの採用。
（２）可変クロック信号ＶＣＬＫの採用。
（３）正弦波クロック信号Ｓwaveの伝送と、正弦波クロック信号Ｓwaveからの局所クロックパルス信号ＬＣＬＫの生成。
（４）多値信号処理回路１６０の利用。
【００８１】
具体的には、例えば、可変電源電圧Ｖvarのレベルと正弦波クロック信号Ｓwaveの周期とが比例するものとしていたが、これらを別個に設定してもよい。具体的には、正弦波クロック信号Ｓwaveの周期が、可変電源電圧Ｖvarのレベルに依らずに一定に維持されるようにしてもよい。この場合にも、正弦波クロック信号Ｓwaveのピーク電圧Ｅｐは可変電源電圧Ｖvarのレベルに比例することが好ましい。また、可変電源電圧Ｖvarの代わりに常に一定の電源電圧を用いる装置において、正弦波クロック信号Ｓwaveを利用することも可能である。
【００８２】
また、上記実施例では、多値信号処理回路１６０が、正弦波クロック信号Ｓwaveから生成されたクロック信号に同期して処理を実行するものとしていたが、正弦波クロック信号Ｓwaveを利用しない装置内において多値信号処理回路１６０を利用することも可能である。
【００８３】
C２．変形例２：
上記実施例では、正弦波クロック信号の周期（周波数）が可変であるものとしていたが、正弦波クロック信号の周期（周波数）が一定であるものとしてもよい。また、正弦波クロックの代わりに、正弦波以外の周期的なアナログ波形形状を有するアナログクロック信号を利用することも可能である。ここで、「アナログ波形形状」とは、矩形波でない曲線的な波形形状を意味する。なお、高調波ノイズを防止する観点からは、正弦波クロック信号を使用することが好ましい。
【００８４】
C３．変形例３：
図１及び図８の例では、２つの回路ユニット（ＣＰＵ１３０とメモリ回路１４０）内に設けられた多値信号処理回路１６０が、それぞれ多値アナログ信号生成回路１６２と多値デジタル信号生成回路１６４を備えており、２つの回路１３０，１４０のそれぞれが送信回路としても受信回路としても機能するものとしていた。但し、一般には、多値アナログ信号を他の回路に送信する送信回路内に多値アナログ信号生成回路１６２が設けられており、多値アナログ信号を受信して多値デジタル信号を生成する受信回路内に多値デジタル信号生成回路１６４が設けらていればよい。
【００８５】
C４．変形例４：
図１〜図５及び図８に示す各回路の構成は単なる例示であり、各回路の内部構成や接続関係、設置位置等は任意に変更可能である。例えば、可変電圧／可変クロック生成回路１１０を可変電圧生成回路と可変クロック生成回路の２つに分離して実装してもよい。また、可変電圧／可変クロック生成回路１１０と正弦波クロック生成回路１２０を１つの回路（チップ）にまとめて実装してもよい。さらに、個々の多値信号処理回路１６０毎に局所クロック生成回路１５０を設ける代わりに、複数の多値信号処理回路１６０に共用される１つの局所クロック生成回路１５０を設けても良い。
【００８６】
C５．変形例５：
上記実施例では、各種の信号が電気信号であるものとしていたが、光信号などの他の種類の信号を用いた装置にも本発明を適用可能である。
【００８７】
C６．変形例６：
本発明による回路や装置は、携帯電話、携帯用パソコン、ＰＤＡ等の携帯機器にも適用可能である。本発明を携帯機器に適用した場合には、上述した種々の効果（低消費電力、高周波ノイズ低減）が特に顕著である。同様に、本発明による回路や装置は、車両等の移動体にも適用可能であり、携帯機器に適用した場合と同様の効果を有する。
【００８８】
図１５は、本発明の実施例による回路を利用した携帯電話を示す説明図である。図１５（Ａ）は携帯電話７００の外観を示しており、図１５（Ｂ）は、内部構成の例を示している。携帯電話７００は、携帯電話７００の動作を制御する制御回路７１０と、燃料電池７３０とを備えている。燃料電池７３０は、制御回路７１０に電源を供給する。制御回路７１０は、ＭＰＵ７１２と周辺回路７１４とを備えている。ＭＰＵ７１２は図１のＣＰＵ１３０に相当し、周辺回路７１４は、図１の回路１１０，１２０，１４０を含んでいる。この制御回路７１０内において、上記実施例で説明した種々の処理を実現することが可能である。
【００８９】
図１６は、本発明の実施例による回路を利用した移動体の一例としての電動自転車（電動アシスト自転車）を示す説明図である。この自転車８００は、前輪にモータ８１０が設けられており、サドルの下方のフレームに制御回路８２０と充電池８３０とが設けられている。モータ８１０は、充電池８３０からの電力を利用して前輪を駆動することによって、走行をアシストする。また、ブレーキ時にはモータ８１０で回生された電力が充電池８３０に充電される。制御回路８２０は、モータの駆動と回生とを制御する回路であり、図１の回路１１０，１２０，１３０，１４０を含んでいる。この制御回路８２０内においても、上記実施例で説明した種々の処理を実現することが可能である。
【図面の簡単な説明】
【００９０】
【図１】本発明の一実施例としてのコンピュータシステムの構成を示すブロック図である。
【図２】可変電圧／可変クロック生成回路の内部構成を示すブロック図である。
【図３】正弦波クロック生成回路の内部構成を示すブロック図である。
【図４】局所クロック生成回路の内部構成を示すブロック図である。
【図５】閾値電圧生成部の内部構成を示すブロック図である。
【図６】特定位相信号生成部の動作例を示すタイミングチャートである。
【図７】特定位相信号生成部の他の動作例を示すタイミングチャートである。
【図８】多値信号処理回路の内部構成を示すブロック図である。
【図９】多値デジタル信号生成回路の動作例を示すタイミングチャートである。
【図１０】特定位相信号生成部の内部構成を示す説明図である。
【図１１】上ピーク検出部の動作を示すタイミングチャートである。
【図１２】下ビーク検出部の動作を示すタイミングチャートである。
【図１３】正弦波クロック信号の各周期の前半における特定位相検出の概要を示す説明図である。
【図１４】上部ピーク信号の生成動作と、位相検出点の定め方と、を模式的に示す説明図である。
【図１５】本発明の実施例による回路を利用した携帯電話を示す説明図である。
【図１６】本発明の実施例による回路を利用した移動体の一例としての電動自転車（電動アシスト自転車）を示す説明図である。
【符号の説明】
【００９１】
１１０…可変電圧／可変クロック生成回路
１１２…基準発振器
１１４…ＰＬＬ回路
１１６…可変電圧生成回路
１２０…正弦波クロック生成回路（アナログクロック生成回路）
１２２…ＲＡＭ
１２４…ラッチ
１２６…ＤＡ変換器
１２８…電圧増幅器
１２９…分周器
１３０…ＣＰＵ
１４０…メモリ回路
１５０…局所クロック生成回路（クロックパルス生成回路）
１５２…特定位相信号生成部
１５４…ＰＬＬ回路
１５６…閾値電圧生成部
１５８…ピーク電圧フィルタ
１５９…分電圧回路
１６０…多値信号処理回路
１６２…アナログ信号生成回路
１６４…デジタル信号生成回路
２００…ピーク信号生成部
２１０…位相比較部
２１２…ループフィルタ
２１４…電圧制御発振器
２１６…分周器
３００…上部ピーク検出部
３２０…カウンタ部
３３０…カウンタ記憶部
３４０…Ｕ演算値記憶部
３５０…乗算回路
３６０…Ｕ演算結果記憶部
３７０…比較部
４００…下部ピーク検出部
４１０…インバータ
４２０…カウンタ部
４３０…カウンタ記憶部
４４０…演算値記憶部
４５０…乗算回路
４６０…演算結果記憶部
４７０…比較部
５００…比較器
５１０…ＰＬＬ回路
５２０…制御部
５３０…ＯＲ回路
７００…携帯電話
７１０…制御回路
７１２…ＭＰＵ
７１４…周辺回路
８００…電動自転車
８１０…モータ／発電機
８２０…制御回路
８３０…充電池
【図１】
2008160797.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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