(57)【要約】【課題】接合不具合を抑制することが可能な半導体レーザ素子を提供する。【解決手段】この半導体レーザ素子１０は、ＧａＡｓ基板１１と、ＧａＡｓ基板１１上に形成され、複数の半導体層を含む半導体積層部と、ＧａＡｓ基板１１の半導体積層部とは反対側の下面上に形成されたｎ側電極１９とを備えている。また、ｎ側電極１９は、アロイ処理が施された第１電極層１９ａと、アロイ処理が施されていない第２電極層１９ｂとから構成されている。【選択図】図２
2008235682.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも砒素を含む基板と、
前記基板の上面上に形成され、複数の半導体層を含む半導体積層部と、
前記基板の前記半導体積層部とは反対側の下面上に形成された電極層とを備え、
前記電極層は、少なくとも、アロイ処理が施された第１金属層と、前記第１金属層の前記基板とは反対側の表面上に形成され、アロイ処理が施されていない第２金属層とを含むことを特徴とする、半導体レーザ素子。
【請求項２】
前記基板は、ＧａＡｓから構成されており、
前記第１金属層および前記第２金属層は、それぞれ、金層から構成されていることを特徴とする、請求項１に記載の半導体レーザ素子。
【請求項３】
前記第１金属層と前記基板との間には、前記第１金属層とは異なる材料から構成された第３金属層が形成されていることを特徴とする、請求項１または２に記載の半導体レーザ素子。
【請求項４】
前記第３金属層は、白金層から構成されていることを特徴とする、請求項３に記載の半導体レーザ素子。
【請求項５】
前記半導体積層部には、１０μｍ以上の電流注入幅を有する電流注入領域が形成されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体レーザ素子。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体レーザ素子と、
前記半導体レーザ素子が接合される支持基板とを備え、
前記半導体レーザ素子は、電極層と前記支持基板とが対向するように配置された状態で、前記支持基板上に接合されていることを特徴とする、半導体レーザ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ素子およびそれを用いた半導体レーザ装置に関し、特に、電極層を備えた半導体レーザ素子およびそれを用いた半導体レーザ装置に関する。
【背景技術】
【０００２】
従来、基板の一方の面上に活性層を含む複数の半導体層が積層されるとともに、基板の他方の面上に電極層が形成された半導体レーザ素子が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、ｎ型ＧａＡｓ基板の上面上に、発光層を含む複数の半導体層が形成されるとともに、ｎ型ＧａＡｓ基板の下面上にｎ側電極が形成された半導体レーザ素子が記載されている。なお、上記特許文献１に記載の半導体レーザ素子では、ｎ型ＧａＡｓ基板の上面側である、半導体層の最上部にｐ側電極が形成されている。このような半導体レーザ素子では、半導体に接触する電極をオーミック電極とするために、その製造プロセスにおいてアロイ処理（熱処理）が施される場合がある。
【０００４】
一方、レーザ光を出射する半導体レーザ素子は、半導体レーザ装置を構成するために、パッケージに装着されるサブマウントなどの支持基板上に半田などの融着材によって接合される。
【特許文献１】特開２００６−３２４５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本願発明者らが、鋭意検討した結果、アロイ処理が施された従来の半導体レーザ素子では、ｎ側電極と支持基板とが対向するように配置した状態で半田材によって支持基板上に接合した場合に、半導体レーザ素子の接合不具合の発生する確率が高くなるという不都合があることを見いだした。すなわち、アロイ処理が施された従来の半導体レーザ素子では、半導体レーザ素子の接合不具合を抑制することが困難であるという問題点があることを見いだした。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、接合不具合を抑制することが可能な半導体レーザ素子を提供することである。
【０００７】
この発明のもう１つの目的は、半導体レーザ素子の接合不具合が抑制された半導体レーザ装置を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本願発明者らが鋭意検討した結果、アロイ処理を施すことよって基板から電極層に砒素が拡散するとともに、この拡散した砒素が半導体レーザ素子の接合不具合に影響を及ぼしている可能性があることを見いだした。
【０００９】
すなわち、この発明の第１の局面による半導体レーザ素子は、少なくとも砒素を含む基板と、基板の上面上に形成され、複数の半導体層を含む半導体素子部と、基板の半導体素子部とは反対側の下面上に形成された電極層とを備え、この電極層は、少なくとも、アロイ処理が施された第１金属層と、第１金属層の基板とは反対側の表面上に形成され、アロイ処理が施されていない第２金属層とを含む。
【００１０】
この第１の局面による半導体レーザ素子では、上記のように、電極層を、少なくとも、アロイ処理が施された第１金属層と、第１金属層の基板とは反対側の表面上に形成され、アロイ処理が施されていない第２金属層とを含むように構成することによって、アロイ処理が施されていない第２金属層により、接合不具合に及ぼす砒素の影響を低減させることができるので、半導体レーザ素子を融着材によって支持基板上に接合する際に、電極層と支持基板とが対向するように半導体レーザ素子を配置した状態で接合したとしても、半導体レーザ素子の接合不具合を抑制することができる。その理由については、以下のように考えられる。すなわち、アロイ処理を施すことによって、基板から電極層に砒素が拡散するとともに、拡散した砒素が、第２金属層が形成される前の電極層の表面近傍領域に濃縮する。この濃縮した砒素は他の元素（酸素など）と反応して砒素化合物（砒素酸化物など）を形成する。そして、形成された砒素化合物は、融着材による半導体レーザ素子の接合を阻害する働きをすると考えられる。一方、第１金属層の表面上に第２金属層を形成することによって、形成された砒素化合物を第２金属層によって覆うことができるので、電極層と支持基板とが対向するように半導体レーザ素子を配置した状態で接合した際に、砒素化合物による半導体レーザ素子の接合阻害機能が有効に抑制される。これにより、半導体レーザ素子の接合不具合が効果的に抑制されると考えられる。
【００１１】
上記第１の局面による半導体レーザ素子において、好ましくは、基板は、ＧａＡｓから構成されているとともに、第１金属層および第２金属層は、それぞれ、金層から構成されている。このように構成すれば、半導体レーザ素子をＡｕＳｎ半田などの融着材によって支持基板上に接合する際に、電極層と支持基板とが対向するように半導体レーザ素子を配置した状態で接合したとしても、容易に、半導体レーザ素子の接合不具合を抑制することができる。
【００１２】
上記第１の局面による半導体レーザ素子において、好ましくは、第１金属層と基板との間には、第１金属層とは異なる材料から構成された第３金属層が形成されている。このように構成すれば、半導体レーザ素子を融着材によって支持基板上に接合する際に、電極層と支持基板とが対向するように半導体レーザ素子を配置した状態で接合したとしても、より容易に、半導体レーザ素子の接合不具合を抑制することができる。その理由については、以下のように考えられる。すなわち、第３金属層を形成することによって、基板からの砒素の拡散が第３金属層の位置で抑止される。このため、第２金属層が形成される前の電極層の表面近傍領域に濃縮する砒素の量が、第３金属層が形成されていない場合に比べて少なくなる。それに伴い、形成される砒素化合物の量も少なくなるので、電極層と支持基板とが対向するように半導体レーザ素子を配置した状態で接合した際に、砒素化合物による半導体レーザ素子の接合阻害機能がより有効に抑制される。その結果、半導体レーザ素子の接合不具合がより効果的に抑制されると考えられる。
【００１３】
この場合において、好ましくは、第３金属層は、白金層から構成されている。このように構成すれば、さらに容易に、半導体レーザ素子の接合不具合を抑制することができる。
【００１４】
上記第１の局面による半導体レーザ素子において、好ましくは、半導体積層部には、１０μｍ以上の電流注入幅を有する電流注入領域が形成されている。このように構成すれば、容易に、接合不具合の発生を抑制することが可能なブロードエリア型の半導体レーザ素子を得ることができる。
【００１５】
この発明の第２の局面による半導体レーザ装置は、上記第１の局面による半導体レーザ素子と、半導体レーザ素子が接合される支持基板とを備え、半導体レーザ素子が、電極層と支持基板とが対向するように配置された状態で支持基板上に接合された半導体レーザ装置である。このように構成すれば、半導体レーザ素子を融着材によって支持基板上に接合する際に、電極層と支持基板とが対向するように半導体レーザ素子を配置した状態で接合した場合でも、半導体レーザ素子の接合不具合が抑制された半導体レーザ装置を容易に得ることができる。
【発明の効果】
【００１６】
以上のように、本発明によれば、接合不具合を抑制することが可能な半導体レーザ素子を容易に得ることができる。
【００１７】
また、本発明によれば、半導体レーザ素子の接合不具合が抑制された半導体レーザ装置を容易に得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。なお、第１実施形態および第２実施形態では、半導体レーザ素子の一例である、高出力でレーザ光を出射可能なブロードエリア型の半導体レーザ素子に本発明を適用した例について説明する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態による半導体レーザ装置の構造を示した全体斜視図であり、図２は、本発明の第１実施形態による半導体レーザ素子の構造を示した断面図である。図３は、図２に示した本発明の第１実施形態による半導体レーザ素子の発光層の構造を示した断面図であり、図４は、図２に示した本発明の第１実施形態による半導体レーザ素子のｎ側電極の構造を示した断面図である。図５〜図７は、図１に示した本発明の第１実施形態による半導体レーザ装置の構造を説明するための図である。まず、図１〜図７を参照して、本発明の第１実施形態による半導体レーザ素子１０およびその半導体レーザ素子１０が搭載された半導体レーザ装置の構造について説明する。
【００２０】
第１実施形態による半導体レーザ装置は、図１に示すように、キャンパッケージ型の半導体レーザ装置である。また、第１実施形態による半導体レーザ装置は、ステム１と、ステム１の上面上に固定されたヒートシンク２と、ヒートシンク２に取り付けられたサブマウント３と、サブマウント３に接合（実装）された半導体レーザ素子１０と、ステム１の上面上に半導体レーザ素子１０などを覆うように取り付けられたキャップ４と、３本のリードピン６、７および８とを備えている。
【００２１】
ステム１は、鉄または銅などの金属材料から構成されており、円板状に形成されている。また、ヒートシンク２は、銅などの金属材料によって構成されており、ステム１の上面（主面）の中央部近傍領域に固定されている。このヒートシンク２は、半導体レーザ素子１０の熱を、サブマウント３を介して放熱する機能を有している。なお、ヒートシンク２は、ステム１に一体に形成された構成となる場合もある。
【００２２】
また、サブマウント３は、ヒートシンク２の所定領域に固定されている。このサブマウント３は、図５に示すように、サブマウント基板３ａと、サブマウント基板３ａの上面上および下面上にそれぞれ形成された金属膜３ｂおよび３ｃと、金属膜３ｂ上の所定領域に形成された、ＡｕＳｎ（Ａｕ：７０ｗｔ％程度）からなる半田層（融着材）３ｄとから構成されている。なお、サブマウント３は、本発明の「支持基板」の一例である。
【００２３】
また、第１実施形態による半導体レーザ素子１０の具体的な構造としては、図２に示すように、約１００μｍの厚みを有するＧａＡｓ基板１１上に、約３．３μｍの厚みを有するｎ型Ａｌ０．４８Ｇａ０．５２Ａｓからなるｎ型クラッド層１２が形成されている。ｎ型クラッド層１２上には、発光層１３が形成されている。この発光層１３は、図３に示すように、約９ｎｍの厚みを有するＧａＡｓからなる２つの量子井戸層１３ａと、約８ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる１つの障壁層１３ｂとが交互に積層されたＭＱＷ（多重量子井戸）構造を有する活性層１３ｃを含んでいる。また、活性層１３ｃを挟むように、約３０ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる光ガイド層１３ｄおよび１３ｅが設けられている。そして、活性層１３ｃと、光ガイド層１３ｄおよび１３ｅとによって、発光層１３が構成されている。なお、ＧａＡｓ基板１１は、本発明の「基板」の一例である。
【００２４】
また、図２に示すように、発光層１３の光ガイド層１３ｅ（図３参照）上には、約１．２μｍの厚みを有するｐ型Ａｌ０．４９Ｇａ０．５１Ａｓからなるｐ型クラッド層１４が形成されている。ｐ型クラッド層１４上には、約１．０μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層１５が形成されている。ｐ型コンタクト層１５上には、約１．０μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層１６が形成されている。ｐ型キャップ層１６上の所定の領域には、電流ブロック層１７が形成されている。この電流ブロック層１７は、電流注入領域２０に対応する領域に開口部１７ｃを有している。また、電流ブロック層１７の開口部１７ｃに対応する領域に形成された電流注入領域２０は、約３６０μｍの幅Ｗを有するとともに、平面的に見て、光の出射方向に延びるストライプ状（細長状）に形成されている。
【００２５】
また、電流ブロック層１７は、ｐ型キャップ層１６側から、約０．６μｍの厚みを有するｎ型Ａｌ０．７Ｇａ０．３Ａｓからなるｎ型ＡｌＧａＡｓ層１７ａと、約０．３μｍの厚みを有するｎ型ＧａＡｓ層１７ｂとが積層された２層構造を有している。なお、ＧａＡｓ基板１１上に形成された半導体各層１２〜１７は、本発明の「半導体積層部」の一例である。
【００２６】
そして、ｐ型キャップ層１６上および電流ブロック層１７上には、ｐ型キャップ層１６および電流ブロック層１７側から、Ｃｒ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが順次積層された約２．３μｍの合計厚みを有するｐ側電極１８が形成されている。また、ＧａＡｓ基板１１の裏面上には、約１．３μｍの合計厚みを有するｎ側電極１９が形成されている。なお、ｎ側電極１９は、本発明の「電極層」の一例である。
【００２７】
ここで、第１実施形態では、図２に示すように、ｎ側電極１９は、ＧａＡｓ基板１１側から形成された、アロイ処理が施された第１電極層１９ａと、アロイ処理が施されていない第２電極層１９ｂとから構成されている。なお、アロイ処理は、半導体に接触する電極をオーミック電極とするために行われる。
【００２８】
また、第１実施形態では、図４に示すように、ｎ側電極１９の第１電極層１９ａは、ＧａＡｓ基板１１側から順次形成された、約０．００７μｍの厚みを有する第１Ａｕ層１９１ａと、約０．０２μｍの厚みを有するＧｅ層１９２ａと、約０．１６μｍの厚みを有する第２Ａｕ層１９３ａと、約０．０３μｍの厚みを有するＮｉ層１９４ａと、約０．８μｍの厚みを有する第３Ａｕ層１９５ａとから構成されている。なお、第３Ａｕ層１９５ａは、本発明の「第１金属層」の一例である。
【００２９】
また、第１実施形態では、アロイ処理が施されていない第２電極層１９ｂは、約０．３μｍの厚みを有する第４Ａｕ層１９ｂから構成されているとともに、第１電極層１９ａの第３Ａｕ層１９５ａ上に形成されている。なお、第２電極層１９ｂおよび第４Ａｕ層１９ｂは、本発明の「第２金属層」の一例である。
【００３０】
また、第１実施形態では、図６および図７に示すように、半導体レーザ素子１０は、ジャンクションアップ方式でサブマウント３上に接合されている。具体的には、半導体レーザ素子１０は、ｎ側電極１９とサブマウント３の上面とが対向するように配置された状態で、半田層３ｅによってサブマウント３上に接合されている。なお、図７に示す半田層３ｅは、ｎ側電極１９の第２電極層（第４Ａｕ層）１９ｂおよび第１電極層１９ａの第３Ａｕ層１９５ａと、サブマウント３の半田層３ｄ（ＡｕＳｎ、図５参照）とが共晶反応することによって形成されている。
【００３１】
また、ブロードエリア型の半導体レーザ素子１０では、発熱量が比較的大きくなるため、半導体レーザ素子１０とサブマウント３（サブマウント基板３ａ）との熱膨張係数の差に起因して半導体レーザ素子１０に生じる熱応力も比較的大きくなる。このため、半導体レーザ素子１０を、発光層１３がサブマウント３から遠ざかるジャンクションアップ方式でサブマウント３上に接合した場合の方が、発光層１３がサブマウント３に近付くジャンクションダウン方式でサブマウント３上に接合した場合に比べて、発光層１３へのひずみの導入が抑制される。したがって、半導体レーザ素子１０をジャンクションアップ方式でサブマウント３上に接合することによって、ジャンクションダウン方式でサブマウント３上に接合する場合に比べて、放熱性は劣るものの、発光層１３へのひずみの導入が抑制される分、素子特性の低下が抑制される。
【００３２】
また、図１に示すように、キャップ４は、銅などの金属材料によって構成されるとともに、一面を開放した円筒形状を有している。このキャップ４の開放端には、フランジ部４ａが設けられており、キャップ４の閉鎖端には、半導体レーザ素子１０から出射されるレーザ光を取り出すための出射孔４ｂが設けられている。また、その出射孔４ｂは、ガラス５によって覆われている。また、キャップ４は、そのフランジ部４ａがステム１に溶接されることによって、半導体レーザ素子１０などを覆うように、ステム１の上面上に固定されている。
【００３３】
第１実施形態では、上記のように、ｎ側電極１９を、第３Ａｕ層１９５ａを含むアロイ処理が施された第１電極層１９ａと、第３Ａｕ層１９５ａの上面上に形成されたアロイ処理が施されていない第２電極層（第４Ａｕ層）１９ｂとから構成することによって、半導体レーザ素子１０を半田層３ｄによってサブマウント３上に接合する際に、ｎ側電極１９とサブマウント３とが対向するように半導体レーザ素子１０を配置した状態で接合したとしても、半導体レーザ素子１０の接合不具合を抑制することができる。すなわち、上記のように構成することによって、半導体レーザ素子１０をジャンクションアップ方式でサブマウント３上に接合したとしても、半導体レーザ素子１０の接合不具合を抑制することができる。
【００３４】
その理由については、以下のように考えられる。すなわち、アロイ処理を施すことによって、ＧａＡｓ基板１１からｎ側電極１９に砒素（Ａｓ）が拡散するとともに、拡散した砒素が、第１電極層１９ａ（第３Ａｕ層１９５ａ）の表面近傍領域に濃縮する。この濃縮した砒素は他の元素（酸素など）と反応して砒素化合物（砒素酸化物など）を形成する。そして、形成された砒素化合物は、半田層３ｄによる半導体レーザ素子１０の接合を阻害する働きをすると考えられる。一方、第１電極層１９ａ（第３Ａｕ層１９５ａ）の表面上に第２電極層（第４Ａｕ層）１９ｂを形成することによって、形成された砒素化合物を第２電極層（第４Ａｕ層）１９ｂによって覆うことができるので、ｎ側電極１９とサブマウント３とが対向するように半導体レーザ素子１０を配置した状態（ジャンクションアップ方式）で接合した際に、砒素化合物による半導体レーザ素子１０の接合阻害機能が有効に抑制される。これにより、半導体レーザ素子１０の接合不具合が効果的に抑制されると考えられる。
【００３５】
また、第１実施形態では、半導体レーザ装置に半導体レーザ素子１０を搭載することによって、半導体レーザ素子１０をジャンクションアップ方式で半田層３ｄによってサブマウント３上に接合した場合でも、半導体レーザ素子１０の接合不具合が抑制された半導体レーザ装置を容易に得ることができる。
【００３６】
図８〜図１５は、図２に示した本発明の第１実施形態による半導体レーザ素子の製造方法を説明するための断面図である。次に、図２〜図４、および、図８〜図１５を参照して、本発明の第１実施形態による半導体レーザ素子１０の製造方法について説明する。
【００３７】
まず、図８に示すように、ＭＯＣＶＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長法）を用いて、約３５０μｍの厚みを有するとともに、｛１００｝結晶面から約４°傾斜したＧａＡｓ基板１１の上面上に、約３．３μｍの厚みを有するｎ型Ａｌ０．４８Ｇａ０．５２Ａｓからなるｎ型クラッド層１２、発光層１３、約１．２μｍの厚みを有するｐ型Ａｌ０．４９Ｇａ０．５１Ａｓからなるｐ型クラッド層１４、約１．０μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層１５、および、約１．０μｍの厚みを有するｐ型ＧａＡｓからなるｐ型キャップ層１６を順次成長させる。
【００３８】
なお、発光層１３は、図３に示したように、約３０ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる光ガイド層１３ｄ上に、ＭＱＷ構造を有する活性層１３ｃ、および、約３０ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる光ガイド層１３ｅを順次成長させることにより形成する。また、活性層１３ｃは、約９ｎｍの厚みを有するＧａＡｓからなる２つの量子井戸層１３ａと、約８ｎｍの厚みを有するＡｌ０．３９Ｇａ０．６１Ａｓからなる１つの障壁層１３ｂとを交互に積層することにより形成する。
【００３９】
次に、図９に示すように、ｐ型キャップ層１６上に、ｐ型キャップ層１６側から、約０．６μｍの厚みを有するｎ型Ａｌ０．７Ｇａ０．３Ａｓからなるｎ型ＡｌＧａＡｓ層１７ａと、約０．３μｍの厚みを有するｎ型ＧａＡｓ層１７ｂとを順次成長させることによって、ｎ型ＡｌＧａＡｓ層１７ａとｎ型ＧａＡｓ層１７ｂとの２層からなる電流ブロック層１７を形成する。
【００４０】
そして、図１０に示すように、フォトリソグラフィ技術などを用いて、電流ブロック層１７上の所定領域にレジスト膜３０を形成する。その後、図１１に示すように、形成したレジスト膜３０をマスクとして、電流ブロック層１７をエッチングする。これにより、図２に示したような、幅Ｗ（約３６０μｍ）を有する、電流注入領域２０に対応する開口部１７ｃが電流ブロック層１７に形成される。その後、形成したレジスト膜３０を除去することにより、図１２に示す形状を得る。
【００４１】
次に、図１３に示すように、真空蒸着法などを用いて、ｐ型キャップ層１６上および電流ブロック層１７上に、ｐ型キャップ層１６および電流ブロック層１７側から、Ｃｒ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが順次積層された約２．３μｍの合計厚みを有するｐ側電極１８を形成する。
【００４２】
続いて、ＧａＡｓ基板１１の裏面を研磨等の方法を用いて、ＧａＡｓ基板１１の厚みが約１００μｍの厚みになるまで薄くする。
【００４３】
次に、図２に示したように、真空蒸着法などを用いて、ＧａＡｓ基板１１の裏面上に、約１．３μｍの合計厚みを有するｎ側電極１９を形成する。具体的には、図１４および図１５に示すように、まず、ＧａＡｓ基板１１の裏面上に、ＧａＡｓ基板１１側から、約０．００７μｍの厚みを有する第１Ａｕ層１９１ａと、約０．０２μｍの厚みを有するＧｅ層１９２ａと、約０．１６μｍの厚みを有する第２Ａｕ層１９３ａと、約０．０３μｍの厚みを有するＮｉ層１９４ａと、約０．８μｍの厚みを有する第３Ａｕ層１９５ａとが順次積層された第１電極層１９ａを形成する。次に、処理温度３７０℃（許容誤差±１０℃）、処理時間３５分のアロイ処理条件で半導体レーザ素子１０のアロイ処理を行う。これは、半導体に接触する電極をオーミック電極とするためである。そして、図４に示したように、真空蒸着法などを用いて、第１電極層１９ａの第３Ａｕ層１９５ａの表面上に、約０．３μｍの厚みを有する第４Ａｕ層１９ｂを形成する。これにより、ＧａＡｓ基板１１の裏面上に、アロイ処理が施された第１電極層１９ａと、アロイ処理が施されていない第２電極層１９ｂとから構成されるｎ側電極１９が形成される。
【００４４】
このようにして、図２に示した本発明の第１実施形態による半導体レーザ素子１０が形成される。
【００４５】
図１６は、本発明の第１実施形態による半導体レーザ素子をサブマウント上に接合する方法を説明するための断面図である。次に、図７および図１６を参照して、第１実施形態による半導体レーザ素子１０をサブマウント３上に接合する方法について説明する。まず、図１６に示すように、サブマウント３をヒータステージ４０上に載置するとともに、そのサブマウント３上に、ピックアップコレット５０によって、半導体レーザ素子１０を載置する。この際、半導体レーザ素子１０は、ｎ側電極１９とサブマウント３の半田層３ｄとが接触するように、サブマウント３上に載置する。次に、ヒータステージ４０により、サブマウント３の半田層３ｄが溶融する所定温度まで昇温（加熱）することによって、半田層３ｄを溶融させる。そして、ピックアップコレット５０によって、約２８ｇの加重を加えた状態で所定時間保持する。これにより、ＡｕＳｎからなる半田層３ｄとｎ側電極１９とが共晶反応し、図７に示したような半田層３ｅが形成される。その後、窒素ガスを１．４Ｌ／ｍｉｎの流量で流しながら冷却を行うことによって、半田層３ｅを固化させる。このようにして、サブマウント３上に、ジャンクションアップ方式で半導体レーザ素子１０が接合される。
【００４６】
続いて、上記第１実施形態の効果を確認するために行った実験について説明する。この実験では、ｎ側電極の構造を変えた場合の半導体レーザ素子の接合状態を確認するために、ｎ側電極にアロイ処理が施されていない第２電極層を含む実施例１と、ｎ側電極にアロイ処理が施されていない第２電極層を含まない比較例１とについて、サブマウント上に接合された半導体レーザ素子を剥がした後の半導体レーザ素子の剥がれ状態を比較した。
【００４７】
なお、実施例１には、上記第１実施形態による半導体レーザ素子１０と同様の構造を有する半導体レーザ素子を用いた。具体的には、実施例１では、図２に示したように、半導体レーザ素子のｎ側電極を、アロイ処理が施された第１電極層１９ａと、アロイ処理が施されていない第２電極層１９ｂとから構成した。
【００４８】
また、比較例１には、上記第１実施形態による半導体レーザ素子１０とｎ側電極の構造のみが異なる半導体レーザ素子を用いた。図１７は、比較例１による半導体レーザ素子のｎ側電極の構造を示した断面図である。図１７を参照して、この比較例１による半導体レーザ素子には、実施例１の第１電極層１９ａ（図４参照）と同様の構造を有するｎ側電極６０が形成されている。すなわち、この比較例１による半導体レーザ素子では、アロイ処理が施された第１電極層のみからｎ側電極６０が構成されている。したがって、ｎ側電極６０にアロイ処理が施されていない第２電極層１９ｂ（図４参照）が形成されていない点のみが、実施例１と異なる。また、実施例１および比較例１のいずれも、半導体レーザ素子の共振器長を１０００μｍとし、半導体レーザ素子の共振器幅を８００μｍとした。
【００４９】
そして、上記した半導体レーザ素子１０の接合方法と同様の方法を用いて、実施例１および比較例１による半導体レーザ素子を、それぞれ、サブマウント上に接合した。また、ヒータステージによる加熱温度および加熱時間については、接合条件１および接合条件２の２条件で行った。なお、接合条件１は、加熱温度が４００℃、加熱時間が１０秒であり、接合条件２は、加熱温度が３５０℃、加熱時間が２０秒である。また、実施例１および比較例１について、接合条件１で接合した試料をそれぞれ２個ずつ作製するとともに、接合条件２で接合した試料もそれぞれ２個ずつ作製した。
【００５０】
上記のようにして作製した実施例１および比較例１のそれぞれ試料について、サブマウント上から半導体レーザ素子を剥がした。図１８は、半導体レーザ素子をサブマウント上から剥がす方法について説明するための概略図である。図１８を参照して、サブマウント３上から半導体レーザ素子１０を剥がす際には、半導体レーザ素子１０が接合されたサブマウント３を載置台７０上に固定した後、フック部材８０を半導体レーザ素子１０の側面に当接させる。そして、フック部材８０をサブマウント３の主表面と平行に矢印Ｙ１方向に移動させる。これにより、サブマウント３から半導体レーザ素子１０が剥がれる。
【００５１】
そして、実施例１および比較例１のそれぞれについて、半導体レーザ素子を剥がした後の半導体レーザ素子の剥がれ状態を観察した。なお、半導体レーザ素子の剥がれ状態の観察においては、半導体レーザ素子を剥がした後のサブマウント上に、半導体レーザ素子の欠片が残存しているか否かを重点的に観察した。これらの結果を表１に示す。
【００５２】
【表１】
2008235682.tif 000003
ここで、上記表１中のＡは、半導体レーザ素子を剥がした後のサブマウント上に、半導体レーザ素子の欠片が残存していたことを示しており、上記表１中のＢは、半導体レーザ素子の欠片が残存していなかったことを示している。また、上記表１中の◎印は、接合領域のほぼ全体に半導体レーザ素子の欠片が残存していたことを示しており、○印は、接合領域のほぼ半分に半導体レーザ素子の欠片が残存していたことを示している。また、△印は、接合領域の一部に半導体レーザ素子の欠片が残存していたことを示しており、×印は、接合領域に半導体レーザ素子の欠片が残存していなかったことを示している。なお、半導体レーザ素子の欠片が残存していた場合には、半導体レーザ素子が破断する程の接合強度を有することを意味する。このため、この場合には、半導体レーザ素子の接合不具合が生じていなかったと判断できる。また、残存する欠片の量が多い程、その接合状態が良好であると判断できるので、半導体レーザ素子の接合状態は、×印＜△印＜○印＜◎印の順で良好であると判断できる。一方、半導体レーザ素子の欠片が残存していない場合（Ｂおよび×印）は、半導体レーザ素子の接合不具合が生じていたと判断できる。
【００５３】
上記表１に示すように、実施例１と比較例１とを比べた結果、実施例１の方が、比較例１よりも、良好な接合状態で半導体レーザ素子がサブマウント上に接合されていたことが判明した。具体的には、アロイ処理が施された第１電極層１９ａの表面上に、アロイ処理が施されていない第２電極層１９ｂを形成した実施例１では、接合条件１および接合条件２のいずれの条件でも、半導体レーザ素子をサブマウント上から剥がした後に、半導体レーザ素子の欠片の残存が観察された。また、その残存量は、ほぼ全体（◎）およびほぼ半分（○）であり、半導体レーザ素子の接合状態は良好であった。これに対して、アロイ処理が施された第１電極層のみからｎ側電極６０を構成した比較例１では、接合条件１および接合条件２のいずれの条件でも、半導体レーザ素子をサブマウント上から剥がした後に、半導体レーザ素子の欠片の残存が観察されなかった。すなわち、半導体レーザ素子の接合不具合が生じていた。
【００５４】
以上のように、ｎ側電極を、アロイ処理が施された第１電極層と、第１電極層の表面上に形成された、アロイ処理が施されていない第２電極層とから構成することによって、半導体レーザ素子をジャンクションアップ方式でサブマウント上に接合した場合に、半導体レーザ素子の接合不具合が抑制されることが確認された。
【００５５】
（第２実施形態）
図１９は、本発明の第２実施形態による半導体レーザ素子の構造を示した断面図である。図２０は、図１９に示した本発明の第２実施形態による半導体レーザ素子のｎ側電極の構造を示した断面図である。次に、図１９および図２０を参照して、本発明の第２実施形態による半導体レーザ素子１００の構造について説明する。なお、ｎ側電極１１９以外の構造は、上記第１実施形態と同様であるのでその説明を省略する。
【００５６】
この第２実施形態による半導体レーザ素子１００では、図１９に示すように、ＧａＡｓ基板１１の裏面上に、約１．２μｍの合計厚みを有するｎ側電極１１９が形成されている。なお、ｎ側電極１１９は、本発明の「電極層」の一例である。このｎ側電極１１９は、上記第１実施形態のｎ側電極１９（図４参照）の合計厚み（約１．３μｍ）よりも小さい厚みに構成されている。
【００５７】
また、第２実施形態では、上記第１実施形態と同様、ｎ側電極１１９は、ＧａＡｓ基板１１側から形成された、アロイ処理が施された第１電極層１１９ａと、アロイ処理が施されていない第２電極層１１９ｂとから構成されている。
【００５８】
また、ｎ側電極１１９の第１電極層１１９ａは、図２０に示すように、ＧａＡｓ基板１１側から順次形成された、約０．００７μｍの厚みを有する第１Ａｕ層１１９１ａと、約０．０２μｍの厚みを有するＧｅ層１１９２ａと、約０．１６μｍの厚みを有する第２Ａｕ層１１９３ａと、約０．０３μｍの厚みを有するＮｉ層１１９４ａと、約０．１μｍの厚みを有する第３Ａｕ層１１９５ａと、約０．２μｍの厚みを有するＰｔ層（白金層）１１９６ａと、約０．４μｍの厚みを有する第４Ａｕ層１１９７ａとから構成されている。すなわち、第２実施形態では、上記第１実施形態と異なり、第４Ａｕ層１１９７ａと第３Ａｕ層１１９５ａとの間にＰｔ層１１９６ａが形成されている。なお、第４Ａｕ層１１９７ａは、本発明の「第１金属層」の一例であり、Ｐｔ層１１９６ａは、本発明の「第３金属層」の一例である。
【００５９】
また、第２実施形態による半導体レーザ素子１００では、アロイ処理が施されていない第２電極層１１９ｂは、約０．３μｍの厚みを有する第５Ａｕ層１１９ｂから構成されているとともに、第１電極層１１９ａの第４Ａｕ層１１９７ａの表面上に形成されている。なお、第２電極層１１９ｂおよび第５Ａｕ層１１９ｂは、本発明の「第２金属層」の一例である。
【００６０】
また、第２実施形態による半導体レーザ素子１００は、上記第１実施形態と同様、ジャンクションアップ方式でサブマウント３（図７参照）上に接合されている。
【００６１】
第２実施形態では、上記のように、第４Ａｕ層１１９７ａと第３Ａｕ層１１９５ａとの間に、約０．２μｍの厚みを有するＰｔ層１１９６ａを形成することによって、半導体レーザ素子１００を半田層３ｄ（図５参照）によりサブマウント３（図７参照）上に接合する際に、半導体レーザ素子１００をジャンクションアップ方式でサブマウント３上に接合したとしても、より容易に、半導体レーザ素子１００の接合不具合を抑制することができる。
【００６２】
その理由については、以下のように考えられる。すなわち、第４Ａｕ層１１９７ａと第３Ａｕ層１１９５ａとの間にＰｔ層１１９６ａを形成することによって、ＧａＡｓ基板１１からの砒素の拡散がＰｔ層１１９６ａの位置で抑止される。このため、第１電極層１１９ａ（第４Ａｕ層１１９７ａ）の表面近傍領域に濃縮する砒素の量が、Ｐｔ層１１９６ａが形成されていない場合に比べて少なくなる。それに伴い、形成される砒素化合物の量も少なくなるので、ｎ側電極１１９とサブマウント３とが対向するように半導体レーザ素子１００を配置した状態（ジャンクションアップ方式）で接合した際に、砒素化合物による半導体レーザ素子１００の接合阻害機能がより有効に抑制される。その結果、半導体レーザ素子１００の接合不具合がより効果的に抑制されると考えられる。
【００６３】
なお、第２実施形態のその他の効果は、上記した第１実施形態の効果と同様である。
【００６４】
図２１および図２２は、図１９に示した本発明の第２実施形態による半導体レーザ素子の製造方法を説明するための断面図である。次に、図８〜図１３、および、図１９〜図２２を参照して、本発明の第２実施形態による半導体レーザ素子１００の製造方法について説明する。
【００６５】
まず、図８に示した第１実施形態と同様の製造方法を用いて、ｎ型ＧａＡｓ基板１１上に、ｎ型クラッド層１２、発光層１３、ｐ型クラッド層１４、ｐ型コンタクト層１５、および、ｐ型キャップ層１６を順次成長させる。次に、図９に示した第１実施形態と同様の製造方法を用いて、ｐ型キャップ層１６上に、ｐ型キャップ層１６側から、ｎ型ＡｌＧａＡｓ層１７ａと、ｎ型ＧａＡｓ層１７ｂとを順次成長させることによって、ｎ型ＡｌＧａＡｓ層１７ａとｎ型ＧａＡｓ層１７ｂとの２層からなる電流ブロック層１７を形成する。そして、図１０〜図１２に示した第１実施形態と同様の製造方法を用いて、電流ブロック層１７に、電流注入領域２０に対応する開口部１７ｃを形成する。その後、図１３に示した第１実施形態と同様の製造方法を用いて、ｐ型キャップ層１６上および電流ブロック層１７上に、ｐ型キャップ層１６および電流ブロック層１７側から、Ｃｒ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが順次積層された約２．３μｍの合計厚みを有するｐ側電極１８を形成する。
【００６６】
続いて、ＧａＡｓ基板１１の裏面を研磨等の方法を用いて、ＧａＡｓ基板１１の厚みが約１００μｍの厚みになるまで薄くした後、図２１に示したように、真空蒸着法などを用いて、ＧａＡｓ基板１１の裏面上に、約１．２μｍの合計厚みを有するｎ側電極１１９を形成する。具体的には、図２１に示すように、まず、ＧａＡｓ基板１１の裏面上に、ＧａＡｓ基板１１側から、約０．００７μｍの厚みを有する第１Ａｕ層１１９１ａと、約０．０２μｍの厚みを有するＧｅ層１１９２ａと、約０．１６μｍの厚みを有する第２Ａｕ層１１９３ａと、約０．０３μｍの厚みを有するＮｉ層１１９４ａと、約０．１μｍの厚みを有する第３Ａｕ層１１９５ａと、約０．２μｍの厚みを有するＰｔ層１１９６ａと、約０．４μｍの厚みを有する第４Ａｕ層１１９７ａとが順次積層された第１電極層１１９ａを形成する。次に、処理温度３７０℃（許容誤差±１０℃）、処理時間３５分のアロイ処理条件で半導体レーザ素子１００のアロイ処理を行う。これは、半導体に接触する電極をオーミック電極とするためである。そして、図２０に示したように、真空蒸着法などを用いて、第１電極層１１９ａの第４Ａｕ層１１９７ａの表面上に、約０．３μｍの厚みを有する第５Ａｕ層１１９ｂを形成する。これにより、ＧａＡｓ基板１１の裏面上に、アロイ処理が施された第１電極層１１９ａと、アロイ処理が施されていない第２電極層１１９ｂとから構成されるｎ側電極１１９が形成される。
【００６７】
このようにして、図１９に示した本発明の第２実施形態による半導体レーザ素子１００が形成される。
【００６８】
また、このようにして製造された半導体レーザ素子１００は、上記した第１実施形態と同様の方法によって、ジャンクションアップ方式でサブマウント３上に接合される。
【００６９】
続いて、上記第２実施形態の効果を確認するために行った実験について説明する。この実験では、ｎ側電極の第１電極層にＰｔ層を形成した場合の効果を確認するために、アロイ処理が施された第１電極層にＰｔ層を含み、第１電極層の表面上にアロイ処理が施されていない第２電極層を含む実施例２と、アロイ処理が施された第１電極層にＰｔ層を含み、第１電極層の表面上にアロイ処理が施されていない第２電極層を含まない比較例２および比較例３とについて、サブマウント上に接合された半導体レーザ素子を剥がした後の半導体レーザ素子の剥がれ状態を比較した。また、第１電極層にＰｔ層を形成した実施例２と、第１電極層にＰｔ層が形成していない第１実施形態による実施例１とについても、サブマウント上に接合された半導体レーザ素子を剥がした後の半導体レーザ素子の剥がれ状態を比較した。
【００７０】
なお、実施例２には、上記第２実施形態による半導体レーザ素子１００と同様の構造を有する半導体レーザ素子を用いた。具体的には、実施例２では、図２０に示すように、半導体レーザ素子のｎ側電極を、アロイ処理が施された第１電極層１１９ａと、アロイ処理が施されていない第２電極層１１９ｂとから構成するとともに、第１電極層１１９ａの第４Ａｕ層１１９７ａと第３Ａｕ層１１９５ａとの間に、約０．２μｍの厚みを有するＰｔ層１１９６ａを形成した。
【００７１】
また、比較例２には、実施例２の第１電極層と同様の構造を有するｎ側電極が形成された半導体レーザ素子を用いた。図２３は、比較例２による半導体レーザ素子のｎ側電極の構造を示した断面図である。図２０および図２３を参照して、この比較例２による半導体レーザ素子には、実施例２の第１電極層１１９ａ（図２０参照）と同様の構造を有するｎ側電極１２０が形成されている。すなわち、この比較例２による半導体レーザ素子では、アロイ処理が施された第１電極層のみからｎ側電極１２０が構成されている。したがって、ｎ側電極１２０にアロイ処理が施されていない第２電極層１１９ｂ（図２０参照）が形成されていない点のみが、実施例２と異なる。
【００７２】
また、比較例３には、実施例２のｎ側電極と同じ合計厚みを有するｎ側電極が形成された半導体レーザ素子を用いた。図２４は、比較例３による半導体レーザ素子のｎ側電極の構造を示した断面図である。図２０および図２４を参照して、この比較例３による半導体レーザ素子では、ｎ側電極１２１の第４Ａｕ層１１９７ｂの厚みを、実施例２の第４Ａｕ層１１９７ａと第５Ａｕ層１１９ｂとを足した厚みと同じ厚み（約０．７μｍ）に構成した。なお、比較例３のｎ側電極１２１には、アロイ処理が施されている。
【００７３】
また、実施例２、比較例２および比較例３のいずれも、上記第１実施形態と同様、半導体レーザ素子の共振器長を１０００μｍにし、半導体レーザ素子の共振器幅を８００μｍとした。
【００７４】
そして、上記第１実施形態による接合方法と同様の方法を用いて、実施例２、比較例２および比較例３の半導体レーザ素子を、それぞれ、サブマウント上に接合した。なお、ヒータステージによる加熱温度および加熱時間については、上記第１実施形態と同様、接合条件１および接合条件２の２条件で行った。また、接合条件１は、加熱温度が４００℃、加熱時間が１０秒であり、接合条件２は、加熱温度が３５０℃、加熱時間が２０秒である。また、実施例２、比較例２および比較例３について、接合条件１で接合した試料をそれぞれ２個ずつ作製するとともに、接合条件２で接合した試料もそれぞれ２個ずつ作製した。
【００７５】
上記ようにして作製した実施例２、比較例２および比較例３のそれぞれの試料について、上記第１実施形態と同様の方法を用いて、サブマウント上から半導体レーザ素子を剥がした。そして、実施例２、比較例２および比較例３のそれぞれについて、半導体レーザ素子を剥がした後の半導体レーザ素子の剥がれ状態を観察した。これらの結果を、上記第１実施形態の実施例１とともに、表２に示す。なお、剥がれ状態の観察は、第１実施形態と同様に行った。また、表２中の表記については、表１中の表記と同様であるので、その説明は省略する。
【００７６】
【表２】
2008235682.tif 000004
上記表２に示すように、実施例２と比較例２とを比べた結果、実施例２の方が、比較例２よりも、良好な接合状態で半導体レーザ素子がサブマウント上に接合されていたことが判明した。具体的には、アロイ処理が施された第１電極層の表面上に、アロイ処理が施されていない第２電極層を形成した実施例２では、接合条件１および接合条件２のいずれの条件でも、半導体レーザ素子をサブマウント上から剥がした後に、半導体レーザ素子の欠片の残存が観察された。また、その残存量は、接合条件１および接合条件２のいずれの条件でも、ほぼ全体（◎）であり、半導体レーザ素子の接合状態は非常に良好であった。これに対して、アロイ処理が施された第１電極層のみからｎ側電極１２０を構成した比較例２では、接合条件２でのみ、半導体レーザ素子をサブマウント上から剥がした後に、半導体レーザ素子の欠片の残存が一部に観察されたものの、接合条件１では、半導体レーザ素子の欠片の残存が観察されなかった。
【００７７】
一方、実施例２と実施例１とを比べた結果、実施例２の方が、実施例１よりも、より良好な接合状態で半導体レーザ素子がサブマウント上に接合されていたことが判明した。すなわち、実施例２および実施例１のいずれも、半導体レーザ素子をサブマウント上から剥がした後に、半導体レーザ素子の欠片の残存が観察されたが、その残存量に違いが認められた。具体的には、実施例２では、接合条件１および接合条件２のいずれの条件でも、その残存量は、２つともほぼ全体（◎）であったのに対し、実施例１では、接合条件１および接合条件２のいずれの条件でも、その残存量は、１つがほぼ全体（◎）であり、もう１つがほぼ半分（○）であった。
【００７８】
このように、ｎ側電極にアロイ処理が施されていない第２電極層を含まない場合には、第１電極層にＰｔ層を形成した場合でも、半導体レーザ素子の接合不具合を抑制することが困難である一方、ｎ側電極にアロイ処理が施されていない第２電極層を含む場合には、第１電極層にＰｔ層を形成することによって、半導体レーザ素子の接合状態がさらに良好になることが判明した。
【００７９】
さらに、実施例２と比較例３とを比べた結果、実施例２の方が、比較例３よりも、良好な接合状態で半導体レーザ素子がサブマウント上に接合されていたことが判明した。具体的には、実施例２では、上記のように、接合条件１および接合条件２のいずれの条件でも、良好な接合状態であったのに対し、比較例３では、接合条件１および接合条件２のいずれの条件でも、半導体レーザ素子をサブマウント上から剥がした後に、半導体レーザ素子の欠片の残存が観察されず、半導体レーザ素子の接合不具合が生じていた。すなわち、ｎ側電極の合計厚みを同じにしたとして、ｎ側電極にアロイ処理が施されていない第２電極層を含まない場合には、半導体レーザ素子の接合状態を良好にすることが困難であることが判明した。
【００８０】
なお、実施例２では、ｎ側電極の合計厚みを実施例１よりも小さく構成したにも関わらず、より良好な結果が得られている。このことより、ｎ側電極を、アロイ処理が施された第１電極層と、アロイ処理が施されていない第２電極層とから構成するとともに、第１電極層にＰｔ層を形成することによって、ｎ側電極の厚みを必要以上に大きくすることなく、半導体レーザ素子の接合不具合を効果的に抑制可能である。したがって、ｎ側電極が厚くなり過ぎることに起因して、基板の裏面上にｎ側電極を形成する際に、ｎ側電極をパターンニングしなければならなくなるという不都合が生じるのを抑制することが可能となる。
【００８１】
以上のように、ｎ側電極を、アロイ処理が施された第１電極層と、第１電極層の表面上に形成された、アロイ処理が施されていない第２電極層とから構成するとともに、さらに、第１電極層にＰｔ層を形成することによって、半導体レーザ素子をジャンクションアップ方式でサブマウント上に接合した場合に、半導体レーザ素子の接合不具合がより効果的に抑制されることが確認された。
【００８２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８３】
たとえば、上記第１および第２実施形態では、キャンパッケージ型の半導体レーザ装置に本発明を適用した例について説明したが、本発明はこれに限らず、フレームパッケージ型の半導体レーザ装置に本発明を適用してもよい。
【００８４】
また、上記第１および第２実施形態では、ブロードエリア型の半導体レーザ素子に本発明を適用した例を示したが、本発明はこれに限らず、ブロードエリア型以外の半導体レーザ素子に本発明を適用してもよい。
【００８５】
また、上記第１および第２実施形態では、ＡｕＳｎ半田を用いて、半導体レーザ素子をサブマウント上に接合した例を示したが、本発明はこれに限らず、ＡｕＳｎ半田以外の融着材を用いて、半導体レーザ素子をサブマウント上に接合してもよい。
【００８６】
また、上記第１および第２実施形態では、半導体レーザ素子をサブマウント上に接合した例を示したが、本発明はこれに限らず、サブマウント以外の支持基板上に半導体レーザ素子を接合してもよい。
【００８７】
また、上記第１および第２実施形態では、ｎ型の基板を用いて半導体レーザ素子を作製した例を示したが、本発明はこれに限らず、ｐ型の基板を用いて半導体レーザ素子を作製してもよい。
【００８８】
また、上記第２実施形態では、ｎ側電極における第３Ａｕ層と第４Ａｕ層との間に、Ｐｔ層を形成した例を示したが、本発明はこれに限らず、Ｐｔ層以外の他の金属層を形成してもよい。たとえば、Ｐｔ層の代わりにＴｉ層やＮｉ層などを形成してもよい。また、Ｇｅ層などの半導体層を形成してもよい。
【００８９】
また、上記実施形態では、ＭＯＣＶＤ法を用いて、半導体各層を結晶成長させた例を示したが、本発明はこれに限らず、ＭＯＣＶＤ法以外の方法を用いて、半導体各層を結晶成長させるようにしてもよい。ＭＯＣＶＤ法以外の方法としては、たとえば、ＨＶＰＥ法（Ｈｙｄｒｉｄｅ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ハライド気相成長法）、および、ガスソースＭＢＥ法（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシャル成長法）などが考えられる。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態による半導体レーザ装置の構造を示した全体斜視図である。
【図２】本発明の第１実施形態による半導体レーザ素子の構造を示した断面図である。
【図３】図２に示した本発明の第１実施形態による半導体レーザ素子の発光層の構造を示した断面図である。
【図４】図２に示した本発明の第１実施形態による半導体レーザ素子のｎ側電極の構造を示した断面図である。
【図５】図１に示した本発明の第１実施形態による半導体レーザ装置のサブマウントの構造を示した断面図である。
【図６】半導体レーザ素子をサブマウント上に搭載した状態を示した斜視図である。
【図７】図２に示した本発明の第１実施形態による半導体レーザ素子をサブマウント上に接合した状態を示した断面図である。
【図８】図２に示した本発明の第１実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図９】図２に示した本発明の第１実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１０】図２に示した本発明の第１実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１１】図２に示した本発明の第１実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１２】図２に示した本発明の第１実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１３】図２に示した本発明の第１実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１４】図２に示した本発明の第１実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１５】図２に示した本発明の第１実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図１６】本発明の第１実施形態による半導体レーザ素子をサブマウント上に接合する方法を説明するための断面図である。
【図１７】比較例１による半導体レーザ素子のｎ側電極の構造を示した断面図である。
【図１８】半導体レーザ素子をサブマウント上から剥がす方法について説明するための概略図である。
【図１９】本発明の第２実施形態による半導体レーザ素子の構造を示した断面図である。
【図２０】図１９に示した本発明の第２実施形態による半導体レーザ素子のｎ側電極の構造を示した断面図である。
【図２１】図１９に示した本発明の第２実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図２２】図１９に示した本発明の第２実施形態による半導体レーザ素子の製造方法を説明するための断面図である。
【図２３】比較例２による半導体レーザ素子のｎ側電極の構造を示した断面図である。
【図２４】比較例３による半導体レーザ素子のｎ側電極の構造を示した断面図である。
【符号の説明】
【００９１】
１                                      ステム
２                                      ヒートシンク
３                                      サブマウント（支持基板）
３ｄ、３ｅ                              半田層
４                                      キャップ
５                                      ガラス
６、７、８                              リードピン
１０、１００                            半導体レーザ素子
１１                                    ＧａＡｓ基板（基板）
１２                                    ｎ型クラッド層
１３                                    発光層
１４                                    ｐ型クラッド層
１５                                    ｐ型コンタクト層
１６                                    ｐ型キャップ層
１７                                    電流ブロック層
１８                                    ｐ側電極
１９、１１９                            ｎ側電極（電極層）
１９ａ、１１９ａ                        第１電極層
１９ｂ                                  第２電極層、第４Ａｕ層（第２金属層）
１１９ｂ                                第２電極層、第５Ａｕ層（第２金属層）
２０                                    電流注入領域
１９１ａ、１１９１ａ                    第１Ａｕ層
１９２ａ、１１９２ａ                    Ｇｅ層
１９３ａ、１１９３ａ                    第２Ａｕ層
１９４ａ、１１９４ａ                    Ｎｉ層
１９５ａ                                第３Ａｕ層（第１金属層）
１１９５ａ                              第３Ａｕ層
１１９６ａ                              Ｐｔ層（第３金属層）
１１９７ａ                              第４Ａｕ層（第１金属層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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