(57)【要約】【課題】任意のタイミングで制御回路に対して、Ａ／Ｄ変換結果の読み出しを要求するための割り込みを発生可能なＡ／Ｄ変換装置を提供する。【解決手段】チャネル選択部６で選択されたチャネルのアナログ信号がＡ／Ｄ変換部７に入力されて順次Ａ／Ｄ変換され、その結果がＦＩＦＯ８の異なる段に順次格納される。段数計数部９は、Ａ／Ｄ変換結果が格納されたＦＩＦＯ８の段数を計数し、割り込み信号出力部１１は、段数計数部９での計数値が、割り込み発生段数設定部１０に設定された割り込み発生段数と一致した場合に、ＣＰＵ２１に対して読み出しを要求するための割り込み信号を出力する。【選択図】図１
2008306514.tif 000002
【特許請求の範囲】
【請求項１】
複数のチャネルから入力されるアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換装置において、
前記複数のチャネルから、前記アナログ信号をＡ／Ｄ変換するチャネルを選択するチャネル選択部と、
選択された前記チャネルの前記アナログ信号を前記チャネルごとに順次Ａ／Ｄ変換するＡ／Ｄ変換部と、
複数段の格納領域を有し、前記チャネルごとのＡ／Ｄ変換結果を順次異なる段に格納していくＦＩＦＯと、
前記Ａ／Ｄ変換結果が格納された前記ＦＩＦＯの段数を計数する段数計数部と、
割り込み発生段数が設定された割り込み発生段数設定部と、
前記段数計数部による計数値が、前記割り込み発生段数と一致した場合に、前記Ａ／Ｄ変換結果を読み出す制御回路に対して読み出しを要求するための割り込み信号を出力する割り込み信号出力部と、
を有することを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記アナログ信号をＡ／Ｄ変換する前記複数のチャネルからなるチャネルグループが設定されたチャネル設定部と、
前記チャネル設定部に設定された前記チャネルグループを読み込み、前記チャネル選択部に前記チャネルグループの前記チャネルを順次選択させるための選択信号を供給する制御部を有することを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項３】
Ａ／Ｄ変換をリピートするか否かが設定されたリピート設定部を有し、
前記制御部は、前記チャネルグループのＡ／Ｄ変換の終了時に、前記リピート設定部で、Ａ／Ｄ変換を継続する旨が設定されている場合には、前記チャネル設定部に設定された前記チャネルグループを読み込み、読み込んだ前記チャネルグループの前記チャネルを順次選択させるための前記選択信号を前記チャネル選択部に供給することを特徴とする請求項２記載のＡ／Ｄ変換装置。
【請求項４】
前記制御部は、前記Ａ／Ｄ変換部での前記チャネルグループのＡ／Ｄ変換の終了時に、前記チャネル設定部に設定された前記チャネルグループを読み込むことを特徴とする請求項２または３の何れか一項に記載のＡ／Ｄ変換装置。
【請求項５】
前記割り込み発生段数は、任意のタイミングで前記割り込み発生段数設定部に設定されることを特徴とする請求項１乃至４の何れか一項に記載のＡ／Ｄ変換装置。
【請求項６】
前記チャネルグループは、任意のタイミングで前記チャネル設定部に設定されることを特徴とする請求項２乃至５の何れか一項に記載のＡ／Ｄ変換装置。
【請求項７】
リピートするか否かは、任意のタイミングで前記リピート設定部に設定されることを特徴とする請求項３乃至６の何れか一項に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡ／Ｄ（Analogue/Digital）変換装置に関し、特に、複数のチャネルから入力されるアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
複数チャネルのアナログ入力から任意のチャネルを選択して、Ａ／Ｄ変換を行うＡ／Ｄ変換装置が知られている。
このようなＡ／Ｄ変換装置において、Ａ／Ｄ変換結果を格納するレジスタが１つの場合、１つのチャネルのアナログ信号のＡ／Ｄ変換を行うたびに、外部の制御回路（ＣＰＵ（Central Processing Unit）など）に、Ａ／Ｄ変換結果の読み出しを要求するための割り込みを発生する必要があった。そのため、割り込みが頻繁に発生して、外部の制御回路の処理能力が低下する。また、全てのチャネルごとにレジスタを備えた場合には、回路規模が増大するとともに、全てのチャネルが使用されるとは限らないため、無駄なレジスタを設けてしまう場合があった。
【０００３】
そのため、チャネル数よりも少ないレジスタを設けて、チャネルをいくつかのグループ（以下チャネルグループという）に分けて、チャネルグループのＡ／Ｄ変換終了ごとに読み出しを要求する割り込みを発生するようにしたＡ／Ｄ変換装置が知られている。たとえば、特許文献１には、外部のＣＰＵではなく内部のシーケンサによって入力チャネルを切り替えることで、チャネルグループの切り替え時にかかる時間を短縮可能なＡ／Ｄ変換装置を開示している。
【特許文献１】特開平９−２６９８７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来のＡ／Ｄ変換装置は、チャネルグループの変換が終了した時点で割り込みが発生するため、外部へのＡ／Ｄ変換結果の転送処理が間に合わない場合、レジスタに次のチャネルグループのＡ／Ｄ変換結果が上書きされてしまうという問題があった。
【０００５】
また、特定のチャネルの情報の変化などを調べたいとき同じチャネルのＡ／Ｄ変換を繰り返すことになるが、従来では、Ａ／Ｄ変換結果を格納するレジスタは、チャネルごとに固定であったため、同じチャネルのＡ／Ｄ変換を繰り返した場合、前のＡ／Ｄ変換結果を上書きしてしまう。そのため、１回のＡ／Ｄ変換ごとに、一旦、ＣＰＵなどの制御回路に対して割り込みを発生させ、レジスタの情報を読み出してもらう必要があり、制御回路の負荷がかかり処理時間が増大する問題もあった。
【０００６】
本発明はこのような点に鑑みてなされたものであり、任意のタイミングで制御回路に対して、Ａ／Ｄ変換結果の読み出しを要求するための割り込みを発生可能なＡ／Ｄ変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者は、複数のチャネルから、アナログ信号をＡ／Ｄ変換するチャネルを選択するチャネル選択部６と、選択されたチャネルのアナログ信号をチャネルごとに順次Ａ／Ｄ変換するＡ／Ｄ変換部７と、複数段の格納領域を有し、チャネルごとのＡ／Ｄ変換結果を順次異なる段に格納していくＦＩＦＯ８と、Ａ／Ｄ変換結果が格納されたＦＩＦＯ８の段数を計数する段数計数部９と、割り込み発生段数が設定された割り込み発生段数設定部１０と、段数計数部９による計数値が、割り込み発生段数と一致した場合に、Ａ／Ｄ変換結果を読み出す制御回路（図１ではＣＰＵ２１）に対して読み出しを要求するための割り込み信号を出力する割り込み信号出力部１１と、を有することを特徴とするＡ／Ｄ変換装置１を提案する。
【０００８】
上記の構成によれば、チャネル選択部６で選択されたチャネルのアナログ信号がＡ／Ｄ変換部７に入力されて順次Ａ／Ｄ変換され、その結果がＦＩＦＯ８の異なる段に順次格納される。段数計数部９は、Ａ／Ｄ変換結果が格納されたＦＩＦＯ８の段数を計数し、割り込み信号出力部１１は、段数計数部９での計数値が、割り込み発生段数設定部１０に設定された割り込み発生段数と一致した場合に、制御回路に対して読み出しを要求するための割り込み信号を出力する。
【発明の効果】
【０００９】
本発明によれば、割り込み発生段数設定部に設定された割り込み発生段数によって、Ａ／Ｄ変換の結果の読み出しを要求するための割り込み信号の出力タイミングが決まるので、割り込み発生段数を変更することで、システムに応じて簡単に割り込みタイミングを変更することができる。これにより、Ａ／Ｄ変換結果が、意図に反して上書きされることを防止できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態のＡ／Ｄ変換装置の構成を示す図である。
Ａ／Ｄ変換装置１は、スキャンチャネル設定部２、リピート設定部３、Ａ／Ｄ変換タイミング制御部４、Ａ／Ｄ変換制御部５、チャネル選択部６、Ａ／Ｄ変換部７、ＦＩＦＯ８、段数計数部９、割り込み発生段数設定部１０、割り込み信号出力部１１を有している。
【００１１】
スキャンチャネル設定部２は、順次にＡ／Ｄ変換するアナログ信号の複数のチャネル（スキャンチャネル）からなるチャネルグループを設定するためのレジスタであり、チャネルに対応したビットから構成される。たとえば、チャネル数が３２の場合、チャネルｃｈ０−ｃｈ３１に対応したビットをＡＮ０−ＡＮ３１とする。ここで、チャネルｃｈ１，ｃｈ３，ｃｈ５，ｃｈ２３を順次にＡ／Ｄ変換する場合、ＡＮ１，ＡＮ３，ＡＮ５，ＡＮ２３のビットを、たとえば“１”に設定する。チャネルグループは、任意のタイミングで変更可能である。
【００１２】
リピート設定部３は、スキャンチャネル設定部２に設定したチャネルのＡ／Ｄ変換を繰り返すか否かを設定するレジスタで、たとえば、リピートを行う場合には、“１”、リピートを行わない場合には、“０”を設定する。この設定は、Ａ／Ｄ変換の起動開始後でも任意のタイミングで変更可能である。
【００１３】
Ａ／Ｄ変換タイミング制御部４は、Ａ／Ｄ変換を制御するためのビットなどが設定されるレジスタである。たとえば、Ａ／Ｄ変換の停止中に“１”を書き込むことで、Ａ／Ｄ変換を開始する。なお、Ａ／Ｄ変換の開始には、Ａ／Ｄ変換制御部５に入力されるＡ／Ｄ変換起動トリガ（タイマの信号など）を用いてもよい。
【００１４】
これらの各レジスタは、外部のバス２０に接続されており、バス２０に接続されるＣＰＵ２１の制御のもと、入力Ｉ／Ｆ（インターフェース）２２からのユーザの入力に応じて値が設定される。
【００１５】
なお、本実施の形態では、スキャンチャネル設定部２、リピート設定部３、Ａ／Ｄ変換タイミング制御部４は、３つに分けて図示したが、たとえば１つのレジスタとしてもよい。
【００１６】
Ａ／Ｄ変換制御部５は、図示しないデコーダを有し、スキャンチャネル設定部２、リピート設定部３、Ａ／Ｄ変換タイミング制御部４に設定された情報をもとに、チャネル選択部６でチャネルを選択するための選択信号や、Ａ／Ｄ変換部７の動作を制御するための制御信号を生成する。
【００１７】
チャネル選択部６は、複数のチャネルｃｈ０，ｃｈ１，…，ｃｈｎから複数のアナログ信号を入力している。そして、Ａ／Ｄ変換制御部５からの選択信号に応じて、アナログ信号をＡ／Ｄ変換するチャネルを選択する。
【００１８】
Ａ／Ｄ変換部７は、チャネル選択部６で選択されたチャネルのアナログ信号を、チャネルごとに順次Ａ／Ｄ変換する。
ＦＩＦＯ８は、複数段の格納領域を有したレジスタを有し、チャネルごとのＡ／Ｄ変換結果を順次異なる段に格納していく。ＦＩＦＯ８は、たとえば、チャネル数よりも少ない段数の格納領域を有している。なお、各段には、チャネルを示す情報も格納され、格納されたＡ／Ｄ変換結果がどのチャネルのものか特定可能となっている。また、ＦＩＦＯ８はバス２０に接続され、ＣＰＵ２１の制御によって、Ａ／Ｄ変換結果が読み出される。
【００１９】
段数計数部９は、Ａ／Ｄ変換結果が格納されたＦＩＦＯ８の段数を計数する。
割り込み発生段数設定部１０は、たとえばレジスタであり、割り込みを発生させる割り込み発生段数が設定されている。たとえば、ＦＩＦＯ８の１段目で割り込みを発生させたい場合は“００００”、３段目で割り込みを発生させたい場合は“００１０”、１６段目で割り込みを発生させたい場合は“１１１１”などとビットを設定する。割り込み発生段数設定部１０は、バス２０に接続されており、ＣＰＵ２１の制御のもと、入力Ｉ／Ｆ２２からのユーザの入力に応じて値が任意のタイミングで変更される。
【００２０】
割り込み信号出力部１１は、段数計数部９による計数値が、割り込み発生段数設定部１０に設定された割り込み発生段数と一致した場合に、ＣＰＵ２１に対して、Ａ／Ｄ変換の読み出しを要求する割り込み信号を出力する。
【００２１】
なお、図１では、スキャンチャネル設定部２、リピート設定部３、Ａ／Ｄ変換タイミング制御部４、ＦＩＦＯ８、割り込み発生段数設定部１０は、外部のバス２０に接続するようにしているが、図示しない内部バスを介して、外部のバス２０に接続するようにしてもよい。
【００２２】
また、以上のＡ／Ｄ変換装置１は１チップの回路で実現可能である。
以下、本実施の形態のＡ／Ｄ変換装置１の動作を説明する。
Ａ／Ｄ変換タイミング制御部４において、Ａ／Ｄ変換を開始させるためのビットに“１”が書き込まれるか、Ａ／Ｄ変換起動トリガが入力されると、スキャンチャネル設定部２に設定されたチャネルグループがＡ／Ｄ変換制御部５にロードされる。これにより、Ａ／Ｄ変換制御部５は、チャネルグループのチャネルを順次選択させる旨の選択信号を生成し、チャネル選択部６に供給する。チャネル選択部６は、選択信号に応じてチャネルを順次選択して、選択したチャネルのアナログ信号をＡ／Ｄ変換部７に供給する。Ａ／Ｄ変換部７は、Ａ／Ｄ変換制御部５の制御信号をもとにＡ／Ｄ変換を実行する。
【００２３】
Ａ／Ｄ変換結果は、チャネルごとにＦＩＦＯ８の異なる段に格納されていく。このとき、段数計数部９は、Ａ／Ｄ変換結果が格納されたＦＩＦＯ８の段数を計数する。そして、割り込み信号出力部１１は、段数計数部９での計数値が、割り込み発生段数設定部１０に格納されている割り込み発生段数と一致した場合に、ＣＰＵ２１に対して割り込み信号を出力する。
【００２４】
なお、リピート設定部３にリピートを行う旨の設定がされている場合には、スキャンチャネル設定部２に設定されたチャネルのＡ／Ｄ変換が繰り返し行われる。
図２は、リピートを行う場合のＦＩＦＯへのＡ／Ｄ変換結果の格納例を示す図である。
【００２５】
ここでは、１０段のＦＩＦＯ８を示している。チャネル選択部６において、チャネルｃｈ１，ｃｈ５，ｃｈ８，ｃｈ２０が順に選択された場合、ＦＩＦＯ８の１段目から順に、チャネルｃｈ１，ｃｈ５，ｃｈ８，ｃｈ２０のＡ／Ｄ変換結果が格納される。リピート設定部３にリピートを行う旨の設定がされている場合、５段目から再びチャネルｃｈ１，ｃｈ５，ｃｈ８，ｃｈ２０のＡ／Ｄ変換結果を格納する。また、割り込み発生段数設定部１０に、“１０００”が設定されている場合、８段目で割り込みが発生して、格納されたデータが、１段目から順にＣＰＵ２１によって読み出される。
【００２６】
このように、本実施の形態のＡ／Ｄ変換装置１では、割り込み発生段数設定部１０に格納した割り込み発生段数によって、読み出し要求のための割り込み発生タイミングを決定しているので、割り込み発生段数の設定を変更することで割り込み発生タイミングをシステムに応じて容易に変更できる。これにより、Ａ／Ｄ変換結果が、意図に反して上書きされることを防止できる。
【００２７】
また、割り込み発生段数によって、割り込み発生タイミングを決定することで、同一のチャネルのデータの遷移を調べたり、平均を求めたい場合に、図２のように、同じチャネルの複数のＡ／Ｄ変換結果をＦＩＦＯ８の異なる段に格納し、１回の割り込みでこれらのＡ／Ｄ変換結果の読み出しを行うようにすることも可能になる。つまり、割り込み発生の頻度を少なくできるため、ＣＰＵ２１にかかる負荷を低減させ、処理速度を向上させることができる。
【００２８】
以下、本実施の形態のＡ／Ｄ変換装置１の動作の一例をタイミングチャートで説明する。
図３は、本実施の形態のＡ／Ｄ変換装置の動作の一例を示すタイミングチャートである。
【００２９】
上から、Ａ／Ｄ変換の起動トリガ、Ａ／Ｄ変換部７でのＡ／Ｄ変換中のチャネル、スキャンチャネル設定部２の設定値、Ａ／Ｄ変換制御部５にロードされるチャネルグループ、リピート設定部３の設定値、割り込み発生段数設定部１０における割り込み発生段数の設定値、段数計数部９で計数された段数の計数値、割り込み信号、ＦＩＦＯ８の内容を示している。
【００３０】
図３では、スキャンチャネル設定部２において、チャネルグループとして、まず、チャネルｃｈ０，ｃｈ３，ｃｈ５，ｃｈ７が設定されている場合について示している。すなわち、チャネルｃｈ０，ｃｈ３，ｃｈ５，ｃｈ７に対応するビットＡＮ０，ＡＮ３，ＡＮ５，ＡＮ７が“１”に設定されている。
【００３１】
スキャンチャネル設定部２に設定された値は、Ａ／Ｄ変換起動トリガが入力されると、Ａ／Ｄ変換制御部５にロードされる。Ａ／Ｄ変換制御部５は、まず、チャネルｃｈ０を選択する旨の選択信号をチャネル選択部６に入力し、チャネル選択部６は、チャネルｃｈ０のアナログ信号をＡ／Ｄ変換部７に供給する。Ａ／Ｄ変換部７は、チャネルｃｈ０のアナログ信号をＡ／Ｄ変換してその結果をＦＩＦＯ８の１段目に格納する。このとき段数計数部９における段数の計数値は“１”となる。同様に、Ａ／Ｄ変換制御部５は、チャネルｃｈ３，ｃｈ５，ｃｈ７を選択する旨の選択信号を順にチャネル選択部６に入力し、チャネル選択部６は、チャネルｃｈ３，ｃｈ５，ｃｈ７を順に選択して、Ａ／Ｄ変換部７は、チャネルｃｈ３，ｃｈ５，ｃｈ７のアナログ信号をＡ／Ｄ変換し、その結果をＦＩＦＯ８の２段目から順に格納する。
【００３２】
但し、図３のように割り込み発生段数設定部１０に設定されている割り込み段数の設定値は“３”である。そのため、割り込み信号出力部１１は、段数計数部９において、計数された段数が“３”になると、割り込み信号を出力する。図３の例だと、チャネルｃｈ５のＡ／Ｄ変換結果がＦＩＦＯ８に格納されると、割り込み信号が出力されている。外部のＣＰＵ２１は、割り込み信号を受けると、バス２０を介して、ＦＩＦＯ８から３段分のＡ／Ｄ変換結果を１段目から読み出す。なお、割り込み信号が出力されている際にも、チャネルｃｈ７のアナログ信号のＡ／Ｄ変換は行われており、３段目の読み出しが終わり、ＦＩＦＯ８が空になった後に、チャネルｃｈ７のアナログ信号のＡ／Ｄ変換が終了すると、チャネルｃｈ７のＡ／Ｄ変換結果は、ＦＩＦＯ８の１段目に格納される。なお、チャネルｃｈ５の読み出しが終わる前にチャネルｃｈ７のＡ／Ｄ変換が終了した場合には、チャネルｃｈ７のＡ／Ｄ変換結果は４段目に格納され、チャネルｃｈ５の読み出しが終わった後に続いて読み出される。
【００３３】
図３の例では、チャネルｃｈ７のアナログ信号のＡ／Ｄ変換終了時に、リピート設定部３の設定値が“１”に変更されているため、Ａ／Ｄ変換を継続するが、スキャンチャネル設定部２の設定値が、前もってチャネルｃｈ１，ｃｈ４，ｃｈ６，ｃｈ８，ｃｈ１０に変更されている。このチャネルグループの変更は、前のチャネルグループ（ｃｈ０，ｃｈ３，ｃｈ５，ｃｈ７）のＡ／Ｄ変換が終了すると、Ａ／Ｄ変換制御部５にロードされる。そして、同様にチャネルｃｈ１，ｃｈ４，ｃｈ６，ｃｈ８，ｃｈ１０のアナログ信号を順にＡ／Ｄ変換し、ＦＩＦＯ８の２段目から格納していく。本例では、割り込み発生段数の設定値が“６”に変更されているため、割り込み信号出力部１１は、ＦＩＦＯ８の６段目にチャネルｃｈ１０のアナログ信号のＡ／Ｄ変換結果が格納されたことを、段数計数部９の計数値で認識すると、割り込み信号を出力する。ＣＰＵ２１はこれを受けて、ＦＩＦＯ８の６段分のＡ／Ｄ変換結果を読みだす。
【００３４】
チャネルｃｈ１０のアナログ信号のＡ／Ｄ変換終了時において、リピート設定部３の設定値は“１”であり、スキャンチャネル設定部２の設定値はそのままであるので、チャネルｃｈ１，ｃｈ４，ｃｈ６，ｃｈ８，ｃｈ１０を再び、同様にＡ／Ｄ変換し、ＦＩＦＯ１０が空の場合には、１段目から順にＡ／Ｄ変換結果を格納していく。割り込み発生段数の設定値は、“５”に変更されているため、割り込み信号出力部１１は、ＦＩＦＯ８の５段目にチャネルｃｈ１０のアナログ信号のＡ／Ｄ変換結果が格納されたことを、段数計数部９の計数値で認識すると、割り込み信号出力する。ＣＰＵ２１はこれを受けて、ＦＩＦＯ８の５段分のＡ／Ｄ変換結果を読み出す。チャネルｃｈ１０のＡ／Ｄ変換終了時に、リピート設定部３の設定値が“０”になっているため、Ａ／Ｄ変換を終了する。
【００３５】
上記のように、本実施の形態のＡ／Ｄ変換装置１によれば、割り込み発生段数を任意に変更することによって、ＦＩＦＯ８に格納されたＡ／Ｄ変換結果を、Ａ／Ｄ変換中の任意のタイミングで読み出すことができる。
【００３６】
また、Ａ／Ｄ変換を停止することなく、次にＡ／Ｄ変換するチャネルグループを変更することができる。また、割り込み発生段数もＡ／Ｄ変換を停止することなく変更することができ、割り込み発生タイミング、Ａ／Ｄ変換するチャネル、リピートするか否かなど、各種の条件を自由に組み合わせることができる。
【００３７】
以上、本発明を実施例に基づいて説明したが、本発明は上記に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
たとえば、ＣＰＵ２１はＡ／Ｄ変換装置１の外部に設けるようにしているが、Ａ／Ｄ変換装置１の内部に、ＦＩＦＯ８からＡ／Ｄ変換結果を読み出すための制御回路を設けるようにしてもよい。
【図面の簡単な説明】
【００３８】
【図１】本実施の形態のＡ／Ｄ変換装置の構成を示す図である。
【図２】リピートを行う場合のＦＩＦＯへのＡ／Ｄ変換結果の格納例を示す図である。
【図３】本実施の形態のＡ／Ｄ変換装置の動作の一例を示すタイミングチャートである。
【符号の説明】
【００３９】
１  Ａ／Ｄ変換装置
２  スキャンチャネル設定部
３  リピート設定部
４  Ａ／Ｄ変換タイミング制御部
５  Ａ／Ｄ変換制御部
６  チャネル選択部
７  Ａ／Ｄ変換部
８  ＦＩＦＯ
９  段数計数部
１０  割り込み発生段数設定部
１１  割り込み信号出力部
２０  バス
２１  ＣＰＵ
２２  入力Ｉ／Ｆ
【図１】
2008306514.tif 000003
【図２】
2008306514.tif 000004
【図３】
2008306514.tif 000005