(57)【要約】【課題】本発明は、バス上を伝送されるバス信号を適切に分離する。【解決手段】デバイス基板側である一次側と基板側である二次側との間のバス接続の開閉を行う接続開閉ゲート２０３と、接続開閉ゲートを開閉させる接続開閉信号を前記接続開閉ゲートへ送信する接続管理部２０６とを備える。【選択図】      図１
2008097400.tif 000002
【特許請求の範囲】
【請求項１】
バス接続によりスロット間を電気的に接続可能な基板に接続されるデバイス基板のバス接続回路において、
デバイス基板側である一次側と基板側である二次側との間のバス接続の開閉を行う接続開閉ゲートと、
前記接続開閉ゲートを開閉させる接続開閉信号を前記接続開閉ゲートへ送信する接続管理部と
を備えることを特徴とするバス接続回路。
【請求項２】
予め定めた接続開閉モード情報を記憶したモード記憶部を更に備え、
前記接続管理部は、更に、
前記モード記憶部に記憶した接続開閉モード情報を読み込み、読み込んだ接続開閉モード情報が閉であった場合に、前記接続開閉ゲートへ接続閉信号を送信し、又は、読み込んだ接続開閉モード情報が開であった場合に、前記接続開閉ゲートへ接続開信号を送信する第１の接続判定手段を備える
ことを特徴とする請求項１に記載のバス接続回路。
【請求項３】
前記接続開閉ゲートの一次側の構成要素を記憶した第１の構成記憶部と、
前記接続開閉ゲートの二次側の構成要素を記憶した第２の構成記憶部と、
前記第１の構成記憶部に記憶した一次側の構成要素データを読み込み、読み込んだ一次側の構成要素データと前記接続開閉ゲートの二次側から受信した接続要求先を示す接続要求データとを比較し、これらが一致するか否かを判定する第１の比較部と、
前記第２の構成記憶部に記憶した二次側の構成要素データを読み込み、読み込んだ二次側の構成要素データと前記接続開閉ゲートの一次側から受信した接続要求先を示す接続要求データとを比較し、これらが一致するか否かを判定する第２の比較部とを更に備え、
前記接続管理部は、更に、
前記第１の比較部により前記一次側の構成要素データと前記二次側からの接続要求データとが一致すると判定した場合に、前記接続開閉ゲートへ接続開信号を送信し、若しくは、前記第１の比較部により前記一次側の構成要素データと前記二次側からの接続要求データとが一致しないと判定した場合に、前記接続開閉ゲートへ接続閉信号を送信し、または、前記第２の比較部により前記二次側の構成要素データと前記一次側からの接続要求データとが一致すると判定した場合に、前記接続開閉ゲートへ接続開信号を送信し、若しくは、前記第２の比較部により前記二次側の構成要素データと前記一次側からの接続要求データとが一致しないと判定した場合に、前記接続開閉ゲートへ接続閉信号を送信する第２の接続判定手段を備える
ことを特徴とする請求項１に記載のバス接続回路。
【請求項４】
予め定めた接続開閉モード情報を記憶したモード記憶部を更に備え、
前記接続管理部は、更に、
前記モード記憶部に記憶した接続開閉モード情報を読み込み、読み込んだ接続開閉モード情報が閉であった場合に、前記接続開閉ゲートへ接続閉信号を送信し、又は、読み込んだ接続開閉モード情報が開であった場合に、前記接続開閉ゲートへ接続開信号を送信する第１の接続判定手段を備える
ことを特徴とする請求項３に記載のバス接続回路。
【請求項５】
前記接続管理部は、
前記第１の接続判定手段により送信される信号が接続閉信号である場合は、前記第１の接続判定手段により送信される接続閉信号を優先させ、
前記第１の接続判定手段により送信される信号が接続開信号である場合は、前記第２の接続判定手段により送信される接続開閉信号を優先させる
ことを特徴とする請求項４に記載のバス接続回路。
【請求項６】
前記モード記憶部は、
予め定められたプロセッサの稼動優先順位に基づいて、前記接続開閉モード情報を記憶する
ことを特徴とする請求項２、４又は５のうちいずれか１項に記載のバス接続回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バス上を伝送されるバス信号を適切に分離できる非透過型のバス接続回路に関する。
【背景技術】
【０００２】
例えば鉄鋼プラント等のようなＦＡ（Factory Automation）用途の制御装置では、一般的に、バス規格として信頼性の高いCompactＰＣＩバス（Compact Peripheral Component Interconnect bus）規格に準拠したＰＣＩデバイス基板が用いられている。
【０００３】
このCompactＰＣＩ規格のＰＣＩデバイス基板において、バス接続回路として用いられるＰＣＩ−ＰＣＩブリッジは、ＰＣＩバスの物理的拡張を行うものである。この一般的なＰＣＩ−ＰＣＩブリッジにおいては、その一次側と二次側においてＰＣＩバス信号を透過させるものが知られている（例えば、非特許文献１参照）。
【０００４】
しかし、非特許文献１のＰＣＩ−ＰＣＩブリッジは、ＰＣＩバス信号を透過させるので、バックプレーンに挿入された複数のＰＣＩデバイス基板が互いに干渉し合い、この干渉により制御装置が誤作動する可能性があった。
【０００５】
そこで、ローカルプロセッサの独立した動作が可能なように、構成処理とアドレス変換により一次側と二次側のＰＣＩバスを分離する非透過型ＰＣＩ−ＰＣＩブリッジが提案されている（例えば、非特許文献２参照）。
【非特許文献１】Interface編集部 編「改訂新版 PCIデバイス設計入門」ＣＱ出版社、２００５年４月１日
【非特許文献２】21555 Non-Transparent PCI-to-PCI Bridge  datasheet  P5-6、[online]、２００１年、intel社、[平成18年6月29日検索]、インターネット＜ＵＲＬ：http://developer.intel.com/design/bridge/datashts/278320.htm＞
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、非特許文献２の非透過型ＰＣＩ−ＰＣＩブリッジは、デバイス基板のうちペリフェラルスロットマスタを分離できるが、システムスロットホストを分離できない。そのため、各スロットのプロセッサが独立した動作をした場合、システムスロットホストがペリフェラルスロットマスタの影響を受け、システムスロットホストが誤作動する可能性があった。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、デバイス基板の種類に関係なく、バス上を伝送されるバス信号からデバイス基板を適切に分離することができる非透過型のバス接続回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明に係るバス接続回路の第１の特徴は、バス接続によりスロット間を電気的に接続可能な基板に接続されるデバイス基板のバス接続回路において、デバイス基板側である一次側と基板側である二次側との間のバス接続の開閉を行う接続開閉ゲートと、接続開閉ゲートを開閉させる接続開閉信号を接続開閉ゲートへ送信する接続管理部とを備えることにある。
【０００９】
上記目的を達成するため、本発明に係るバス接続回路の第２の特徴は、予め定めた接続開閉モード情報を記憶したモード記憶部を更に備え、接続管理部は、更に、モード記憶部に記憶した接続開閉モード情報を読み込み、読み込んだ接続開閉モード情報が閉であった場合に、接続開閉ゲートへ接続閉信号を送信し、又は、読み込んだ接続開閉モード情報が開であった場合に、接続開閉ゲートへ接続開信号を送信する第１の接続判定手段を備えることにある。
【００１０】
上記目的を達成するため、本発明に係るバス接続回路の第３の特徴は、接続開閉ゲートの一次側の構成要素を記憶した第１の構成記憶部と、接続開閉ゲートの二次側の構成要素を記憶した第２の構成記憶部と、第１の構成記憶部に記憶した一次側の構成要素データを読み込み、読み込んだ一次側の構成要素データと接続開閉ゲートの二次側から受信した接続要求先を示す接続要求データとを比較し、これらが一致するか否かを判定する第１の比較部と、第２の構成記憶部に記憶した二次側の構成要素データを読み込み、読み込んだ二次側の構成要素データと接続開閉ゲートの一次側から受信した接続要求先を示す接続要求データとを比較し、これらが一致するか否かを判定する第２の比較部とを更に備え、接続管理部は、更に、第１の比較部により一次側の構成要素データと二次側からの接続要求データとが一致すると判定した場合に、接続開閉ゲートへ接続開信号を送信し、若しくは、第１の比較部により一次側の構成要素データと二次側からの接続要求データとが一致しないと判定した場合に、接続開閉ゲートへ接続閉信号を送信し、または、第２の比較部により二次側の構成要素データと一次側からの接続要求データとが一致すると判定した場合に、接続開閉ゲートへ接続開信号を送信し、若しくは、第２の比較部により二次側の構成要素データと一次側からの接続要求データとが一致しないと判定した場合に、接続開閉ゲートへ接続閉信号を送信する第２の接続判定手段を備えることにある。
【００１１】
上記目的を達成するため、本発明に係るバス接続回路の第４の特徴は、予め定めた接続開閉モード情報を記憶したモード記憶部を更に備え、接続管理部は、更に、モード記憶部に記憶した接続開閉モード情報を読み込み、読み込んだ接続開閉モード情報が閉であった場合に、接続開閉ゲートへ接続閉信号を送信し、又は、読み込んだ接続開閉モード情報が開であった場合に、接続開閉ゲートへ接続開信号を送信する第１の接続判定手段を備えることにある。
【００１２】
上記目的を達成するため、本発明に係るバス接続回路の第５の特徴は、接続管理部が、第１の接続判定手段により送信される信号が接続閉信号である場合は、第１の接続判定手段により送信される接続閉信号を優先させ、第１の接続判定手段により送信される信号が接続開信号である場合は、第２の接続判定手段により送信される接続開閉信号を優先させることにある。
【発明の効果】
【００１３】
本発明によれば、デバイス基板の種類に関係なく、バス上を伝送されるバス信号からデバイス基板を適切に分離することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係るバス接続回路の一実施の形態について図面を参照して説明する。
【００１５】
本実施形態では、予めモードレジスタを設定しておくことにより、バス上を伝送されるバス信号からデバイス基板を適切に分離することができる非透過型のＰＣＩ−ＰＣＩブリッジをバス接続回路の一例として挙げる。
【００１６】
図１は、本実施形態に係るＰＣＩ−ＰＣＩブリッジを含む制御装置のＰＣＩバス全体構成を示したブロック図である。
【００１７】
図１において、制御装置１は、システムスロットに接続され稼動系として機能するＰＣＩデバイス基板２と、待機系として機能するＰＣＩデバイス基板３と、同じく待機系として機能するＰＣＩデバイス基板４とがバックプレーン上のバス１０７を介して互いに物理的に接続されている。
【００１８】
ＰＣＩデバイス基板２は、制御装置全体を制御するホストプロセッサ１００と、ホストバス１０２と、ＰＣＩバス番号０が附番されているＰＣＩバス１０３と、ホストバス１０２とＰＣＩバス１０３とを接続するホスト−ＰＣＩブリッジ１０１と、ＰＣＩバス番号０上でデータ入出力するＰＣＩデバイス１０４と、ＰＣＩバス番号０のＰＣＩバスを拡張するＰＣＩ−ＰＣＩブリッジ１０５とを備えている。
【００１９】
また、ＰＣＩデバイス基板３は、制御装置１の一部を制御する第１のローカルプロセッサ１０８と、第１のローカルバス１１１と、ＰＣＩバス番号２が附番されているＰＣＩバス１１２と、第１のローカルバス１１１とＰＣＩバス１１２とを接続するローカル−ＰＣＩブリッジ１０９と、ＰＣＩバス番号２上でデータ入出力するＰＣＩデバイス１１３と、ＰＣＩバス番号２のＰＣＩバスを拡張するＰＣＩ−ＰＣＩブリッジ１１０とを備えている。
【００２０】
同様に、ＰＣＩデバイス基板４は、制御装置の一部を制御する第２のローカルプロセッサ１１４と、第２のローカルバス１１７と、ＰＣＩバス番号３が附番されているＰＣＩバス１１８と、第２のローカルバス１１７とＰＣＩバス１１８とを接続するローカル−ＰＣＩブリッジ１１５と、ＰＣＩバス番号２上でデータ入出力するＰＣＩデバイス１１９と、ＰＣＩバス番号２のＰＣＩバスを拡張するＰＣＩ−ＰＣＩブリッジ１１６とを備えている。
【００２１】
図２は、本実施形態に係るＰＣＩ−ＰＣＩブリッジ１０５、１１０、及び１１６の構成を示したブロック図である。
【００２２】
例えば、ＰＣＩ−ＰＣＩブリッジ１０５について説明すると、ホストプロセッサ１００側を一次側としてＰＣＩバス２００、バス１０７側を二次側としてＰＣＩバス２０１とすると、ＰＣＩ−ＰＣＩブリッジ１０５は、ＰＣＩバス２００とＰＣＩバス２０１との間のバス接続の開閉を行う接続開閉ゲート２０３ａ，２０３ｂと、接続開閉ゲート２０３ａ，２０３ｂへ接続開閉信号を送信する接続管理部２０６と、予め定めた接続開閉モード情報を記憶したモードレジスタ２０２とを備える。
【００２３】
接続管理部２０６は、モードレジスタ２０２に記憶した接続開閉モード情報を読み込み、読み込んだ接続開閉モード情報が閉であった場合に、接続開閉ゲート２０３ａ，２０３ｂへ接続閉信号を送信し、又は、読み込んだ接続開閉モード情報が開であった場合に、接続開閉ゲート２０３ａ，２０３ｂへ接続開信号を送信する第１の接続判定手段２０６ａを備える。
【００２４】
次に、図１及び図２を参照して、本実施形態に係るＰＣＩ−ＰＣＩブリッジの動作について説明する。
【００２５】
ここでは、ホストプロセッサ１００が存在していないＰＣＩデバイス４００へ接続要求を行う場合を例に挙げて本実施形態に係るＰＣＩ−ＰＣＩブリッジを含む制御装置１の処置手順を説明する。
【００２６】
まず、ホストプロセッサ１００は、ＰＣＩ−ＰＣＩブリッジ１０５へＰＣＩデバイス４００への接続要求要求データを送信する。
【００２７】
そして、ＰＣＩデバイス４００への接続要求データを受信したＰＣＩ−ＰＣＩブリッジ１０５は、他のＰＣＩ−ＰＣＩブリッジへＰＣＩデバイス４００への接続要求データを送信する。
【００２８】
そして、ＰＣＩデバイス４００への接続要求データを受信したＰＣＩ−ＰＣＩブリッジ１１０は、予めローカルプロセッサ１０８によってモードレジスタ２０２に記憶された接続開閉ゲート２０３ｂの接続開閉モード情報が“閉”に設定されている場合、第１の接続判定手段２０６ａによって接続開閉ゲート２０３ｂが切断されているので、ＰＣＩデバイス４００への接続要求を遮断する。
【００２９】
また、同様に、ＰＣＩデバイス４００への接続要求データを受信したＰＣＩ−ＰＣＩブリッジ１１６は、予めローカルプロセッサ１１４によってモードレジスタ２０２に記憶された接続開閉ゲート２０３ｂの接続開閉モード情報が“閉”に設定されている場合、第１の接続判定手段２０６ａによって接続開閉ゲート２０３ｂが切断されているので、ＰＣＩデバイス４００への接続要求を遮断する。
【００３０】
これにより、ホストプロセッサ１００は、接続要求に対する応答がないので、ＰＣＩデバイス４００が存在しないと認識する。
【００３１】
次に、第１のローカルプロセッサが、ＰＣＩデバイス４００へ接続要求を行う場合を例に挙げて本実施形態に係るＰＣＩ−ＰＣＩブリッジを含む制御装置の処置手順を説明する。
【００３２】
この場合にも、まず第１のローカルプロセッサ１０８が、ＰＣＩ−ＰＣＩブリッジ１１０へＰＣＩデバイス４００への接続要求要求データを送信する。
【００３３】
そして、ＰＣＩデバイス４００への接続要求データを受信したＰＣＩ−ＰＣＩブリッジ１１０は、稼動系であるＰＣＩデバイス基板２のＰＣＩ−ＰＣＩブリッジ１０５へＰＣＩデバイス４００への接続要求データを送信する。
【００３４】
そして、ＰＣＩデバイス４００への接続要求データを受信したＰＣＩ−ＰＣＩブリッジ１０５は、予めホストプロセッサ１００によってモードレジスタ２０２に記憶された接続開閉ゲート２０３ｂの接続開閉モード情報が“開”に設定されている場合、第１の接続判定手段２０６ａによって接続開閉ゲート２０３ｂが開放されているので、ＰＣＩデバイス４００への接続要求を通過させる。これにより、第１のローカルプロセッサ１０８は、ホスト−ＰＣＩブリッジ１０１にて、ＰＣＩデバイス４００が存在しないと認識する。
【００３５】
また、ＰＣＩデバイス４００への接続要求データを受信したＰＣＩ−ＰＣＩブリッジ１１６は、予めローカルプロセッサ１１４によってモードレジスタ２０２に記憶された接続開閉ゲート２０３ｂの接続開閉モード情報が“閉”に設定されている場合、第１の接続判定手段２０６ａによって接続開閉ゲート２０３ｂが切断されているので、ＰＣＩデバイス４００への接続要求を遮断する。
【００３６】
これにより、第１のローカルプロセッサ１０８は、接続要求に対する応答がないので、ＰＣＩデバイス４００が存在しないと認識する。
【００３７】
このように、予めローカルプロセッサ１０８，１１４がモードレジスタ２０２に記憶された接続開閉ゲート２０３ｂの接続開閉モード情報を“閉”に設定し、第１の接続判定手段２０６ａが接続開閉ゲート２０３ｂを切断することによって、バス上を伝送されるＰＣＩバス信号が待機系であるＰＣＩデバイス基板側に通り抜けないように適切に制御することができる。
【００３８】
ここで、モードレジスタ２０２に記憶する接続開閉モード情報は、予め定められたプロセッサの稼動優先順位に基づいて、記憶されるようにしてもよい。
【００３９】
例えば、予め定めたプロセッサの稼動優先順位をＰＣＩバス１０７上の記憶部に記憶し、現在稼動中のホストプロセッサに何らかの障害が発生した場合、各ローカルプロセッサが記憶部から稼動優先順位を読み込み、読み込んだ稼動優先順位により障害が発生した稼動系のホストプロセッサの次に高い稼動優先順位として位置づけられているプロセッサが、新たなホストプロセッサとして、ＰＣＩ−ＰＣＩブリッジのモードレジスタ２０２に接続開閉モード情報を“開”として設定する。
【００４０】
これによって、予め定められたプロセッサの稼動優先順位に基づいて、稼動系であるホストプロセッサのＰＣＩ−ＰＣＩブリッジの接続開閉ゲート２０３ａ，２０３ｂが開となるため、待機系のローカルプロセッサのＰＣＩ−ＰＣＩブリッジの接続開閉ゲート２０３ａ，２０３ｂは常に閉の状態となり、待機系であるローカルプロセッサへのＰＣＩ信号を常に遮断することができる。
【００４１】
また、本実施形態では、バス接続回路としてＰＣＩ−ＰＣＩブリッジによりバス上を伝送されるバス信号からＰＣＩデバイス基板を適切に分離するが、バス接続回路としてＰＣＩ−ＰＣＩブリッジ及びホスト−ＰＣＩブリッジによりバス上を伝送されるバス信号からＰＣＩデバイス基板を適切に分離する構成にしてもよい。
【００４２】
この構成にした場合でも、ホスト−ＰＣＩブリッジ１０１によりホストバス１０２へ不要なバス信号を分離するので、プロセッサ１００へ不要なバス信号が到達せず、ＰＣＩデバイス基板を適切に分離することができる。
【００４３】
＜変形例１＞
本実施形態に係るＰＣＩ−ＰＣＩブリッジは、予めモードレジスタを設定しておくことにより、バス上を伝送されるバス信号からＰＣＩデバイス基板を適切に分離する。
【００４４】
一方、変形例１に係るＰＣＩ−ＰＣＩブリッジは、予め記憶した構成要素データと接続要求データとを比較することにより、バス上を伝送されるバス信号からＰＣＩデバイス基板を適切に分離する。
【００４５】
図３は、変形例１に係るＰＣＩ−ＰＣＩブリッジ１０５、１１０、及び１１６の構成を示したブロック図である。
【００４６】
例えば、ＰＣＩ−ＰＣＩブリッジ１０５について説明すると、ホストプロセッサ１００側を一次側としてＰＣＩバス２００、バス１０７側を二次側としてＰＣＩバス２０１とすると、ＰＣＩ−ＰＣＩブリッジ１０５は、ＰＣＩバス２００とＰＣＩバス２０１との間のバス接続の開閉を行う接続開閉ゲート２０３ａ，２０３ｂと、接続開閉ゲート２０３ａ，２０３ｂへ接続開閉信号を送信する接続管理部２０６と、接続開閉ゲート２０３ａ，２０３ｂの一次側の構成要素を記憶した第１の構成記憶部３００と、接続開閉ゲート２０３ａ，２０３ｂの二次側の構成要素を記憶した第２の構成記憶部３０１と、第１の構成記憶部３００に記憶した一次側の構成要素データを読み込み、読み込んだ一次側の構成要素データと接続開閉ゲート２０３ａ，２０３ｂの二次側から受信した接続要求先を示す接続要求データとを比較し、これらが一致するか否かを判定する第１の比較部３０３と、第２の構成記憶部３０１に記憶した二次側の構成要素データを読み込み、読み込んだ二次側の構成要素データと接続開閉ゲート２０３ａ，２０３ｂの一次側から受信した接続要求先を示す接続要求データとを比較し、これらが一致するか否かを判定する第２の比較部３０５とを備える。
【００４７】
接続管理部２０６は、第１の比較部３０３により一次側の構成要素データと二次側からの接続要求データとが一致すると判定した場合に、接続開閉ゲート２０３ｂへ接続開信号を送信し、若しくは、第１の比較部３０３により一次側の構成要素データと二次側からの接続要求データとが一致しないと判定した場合に、接続開閉ゲート２０３ｂへ接続閉信号を送信し、または、第２の比較部により二次側の構成要素データと一次側からの接続要求データとが一致すると判定した場合に、接続開閉ゲート２０３ａへ接続開信号を送信し、若しくは、第２の比較部３０５により二次側の構成要素データと一次側からの接続要求データとが一致しないと判定した場合に、接続開閉ゲート２０３ａへ接続閉信号を送信する第２の接続判定手段２０６ｂを備える。
【００４８】
次に、図１及び図３を参照して、変形例１に係るＰＣＩ−ＰＣＩブリッジの動作について説明する。
【００４９】
ここでは、ホストプロセッサ１００がＰＣＩデバイス１１３へ接続要求を行う場合を例に挙げて変形例１に係るＰＣＩ−ＰＣＩブリッジを含む制御装置の処置手順を説明する。
【００５０】
まず、ホストプロセッサ１００は、ＰＣＩ−ＰＣＩブリッジ１０５へＰＣＩデバイス１１３への接続要求データを送信する。
【００５１】
そして、ＰＣＩデバイス１１３への接続要求データを受信したＰＣＩ−ＰＣＩブリッジ１０５は、他のＰＣＩ−ＰＣＩブリッジへＰＣＩデバイス１１３への接続要求データを送信する。
【００５２】
具体的には、まずＰＣＩデバイス１１３への接続要求データを受信したＰＣＩ−ＰＣＩブリッジ１０５の第２の比較部３０５が、第２の構成記憶部３０１に記憶した二次側の構成要素データを読み込み、読み込んだ二次側の構成要素データと接続開閉ゲート２０３ａ，２０３ｂの一次側から受信したＰＣＩデバイス１１３への接続要求データとを比較し、これらが一致するか否かを判定する。
【００５３】
図４は、ＰＣＩ−ＰＣＩブリッジ１０５における第２の構成記憶部３０１に記憶した二次側の構成要素データの一例を示す。
【００５４】
図４に示すように、第２の構成記憶部３０１には、ＰＣＩ−ＰＣＩブリッジ１０５より下位である二次側に存在するプロセッサやＰＣＩデバイス等の構成要素が構成要素データとして記憶されている。
【００５５】
図４では、第２の比較部３０５が、第２の構成記憶部３０１に記憶した二次側の構成要素データとして、“１０８”、“１１３”、“１１４”、“１１９”を読み込み、読み込んだ構成要素データとＰＣＩデバイス“１１３”への接続要求データとを比較する。そして、第２の比較部３０５は、構成要素データに“１１３”が含まれるので、読み込んだ二次側の構成要素データと接続開閉ゲートの一次側から受信した接続要求データとが一致することを示す接続デバイス一致信号を第２の接続判定手段２０６ｂへ送信する。
【００５６】
第２の比較部により接続デバイス一致信号を受信した第２の接続判定手段２０６ｂは、接続開閉ゲート２０３ａへ接続開信号を送信し、それにより接続開閉ゲート２０３ａが開となる。これにより、ＰＣＩデバイス１１３への接続要求データが二次側のＰＣＩバス１０７上に伝送される。
【００５７】
次に、ＰＣＩ−ＰＣＩブリッジ１１６は、ＰＣＩバス１０７上を伝送されたＰＣＩデバイス１１３への接続要求データを受信し、受信したＰＣＩ−ＰＣＩブリッジ１１６の第１の比較部３０３が、第１の構成記憶部３００に記憶した一次側の構成要素データを読み込み、読み込んだ一次側の構成要素データと接続開閉ゲート２０３ａ，２０３ｂの二次側から受信したＰＣＩデバイス１１３への接続要求データとを比較し、これらが一致するか否かを判定する。
【００５８】
図５は、ＰＣＩ−ＰＣＩブリッジ１１６における第１の構成記憶部３００に記憶した一次側の構成要素データの一例を示す。
【００５９】
図５に示すように、第１の構成記憶部３００には、ＰＣＩ−ＰＣＩブリッジ１１６より上位である一次側に存在するプロセッサやＰＣＩデバイス等の構成要素が構成要素データとして記憶されている。
【００６０】
図５では、第１の比較部３０３が、第１の構成記憶部３００に記憶した一次側の構成要素データとして、“１１４”、“１１９”を読み込み、読み込んだ構成要素データとＰＣＩデバイス“１１３”への接続要求データとを比較する。そして、第１の比較部３０３は、この接続要求データが構成要素データのいずれにも一致しないので、読み込んだ一次側の構成要素データと接続開閉ゲートの二次側から受信した接続要求データとが不一致であることを示す接続デバイス不一致信号を第２の接続判定手段２０６ｂへ送信する。
【００６１】
第１の比較部３０３により接続デバイス不一致信号を受信した第２の接続判定手段２０６ｂは、接続開閉ゲート２０３ｂへ接続閉信号を送信し、それにより接続開閉ゲート２０３ｂが閉じることで、ＰＣＩデバイス１１３への接続要求データは遮断される。
【００６２】
一方、ＰＣＩ−ＰＣＩブリッジ１１０は、ＰＣＩバス２０１上を伝送されたＰＣＩデバイス１１３への接続要求データを受信し、受信したＰＣＩ−ＰＣＩブリッジ１１０の第１の比較部３０３が、第１の構成記憶部３００に記憶した一次側の構成要素データを読み込み、読み込んだ一次側の構成要素データと接続開閉ゲート２０３ａ，２０３ｂの二次側から受信したＰＣＩデバイス１１３への接続要求データとを比較し、これらが一致するか否かを判定する。
【００６３】
図６は、ＰＣＩ−ＰＣＩブリッジ１１０における第１の構成記憶部３００に記憶した一次側の構成要素データの一例を示す。
【００６４】
図６に示すように、第１の構成記憶部３００には、ＰＣＩ−ＰＣＩブリッジ１１０より上位である一次側に存在するプロセッサやＰＣＩデバイス等の構成要素が構成要素データとして記憶されている。
【００６５】
図６では、第１の比較部３０３が、第１の構成記憶部３００に記憶した一次側の構成要素データとして、“１０８”、“１１３”を読み込み、読み込んだ構成要素データとＰＣＩデバイス“１１３”への接続要求データとを比較する。そして、第１の比較部３０３は、構成要素データに“１１３”が含まれるので、読み込んだ一次側の構成要素データと接続開閉ゲートの二次側から受信した接続要求データとが一致することを示す接続デバイス一致信号を第２の接続判定手段２０６ｂへ送信する。
【００６６】
第１の比較部３０３により接続デバイス一致信号を受信した第２の接続判定手段２０６ｂは、接続開閉ゲート２０３ｂへ接続開信号を送信し、それにより接続開閉ゲート２０３ｂが開となる。これにより、ＰＣＩデバイス１１３への接続要求データが一次側のＰＣＩバス１１２上に伝送される。
【００６７】
これにより、ＰＣＩデバイス１１３への接続要求データがＰＣＩデバイス１１３へ到達するので、ホストプロセッサ１００は、ＰＣＩデバイス１１３が存在すると認識できる。
【００６８】
以上のように、予め記憶した構成要素データと接続要求データとを比較し、その比較結果に基づいて接続開閉ゲート２０３ａ，２０３ｂの開閉を制御することにより、バス上を伝送されるバス信号からＰＣＩデバイス基板を適切に分離することができる。
【００６９】
＜変形例２＞
本実施形態に係るＰＣＩ−ＰＣＩブリッジは、予めモードレジスタを設定しておくことにより、バス上を伝送されるＰＣＩバス信号からＰＣＩデバイス基板を適切に分離し、変形例１に係るＰＣＩ−ＰＣＩブリッジは、予め記憶した構成要素データと接続要求データとを比較することにより、バス上を伝送されるバス信号からＰＣＩデバイス基板を適切に分離する。
【００７０】
一方、変形例２では、本実施形態に係るＰＣＩ−ＰＣＩブリッジと変形例１に係るＰＣＩ−ＰＣＩブリッジとを組み合わせることによって、バス上を伝送されるバス信号からＰＣＩデバイス基板を適切に分離する。
【００７１】
図７は、変形例１に係るＰＣＩ−ＰＣＩブリッジ１０５、１１０、及び１１６の構成を示したブロック図である。
【００７２】
図７に示すように、接続管理部２０６は、第１の接続判定手段２０６ａと、第２の接続判定手段２０６ｂとを備える。
【００７３】
第１の接続判定手段２０６ａと、第２の接続判定手段２０６ｂの各々の動作は本実施形態に係るＰＣＩ−ＰＣＩブリッジと変形例１に係るＰＣＩ−ＰＣＩブリッジの説明に示したとおりである。
【００７４】
接続管理部２０６は、第１の接続判定手段２０６ａにて判定した信号が接続閉信号である場合は、接続開閉ゲート２０３ａ，２０３ｂへ接続閉信号を送信し、第１の接続判定手段２０６ａにて判定した信号が接続開信号である場合は、第２の接続判定手段２０６ｂにて判定した接続開閉ゲート２０３ａ，２０３ｂへの接続開閉信号を優先制御する。
【００７５】
これにより、第１の接続判定手段２０６ａにて判定した信号が接続閉信号である場合は、接続管理部２０６は、第２の接続判定手段２０６ｂからの接続開閉信号に関わらず、第１の接続判定手段２０６ａからの接続閉信号を接続開閉ゲート２０３ａ，２０３ｂへ送信する。
【００７６】
また、第１の接続判定手段２０６ａにて判定した信号が接続開信号である場合は、接続管理部２０６は、第２の接続判定手段２０６ｂからの接続開閉信号に従って接続開閉ゲート２０３ａ，２０３ｂへ送信する。
【００７７】
以上のように、本実施形態に係るＰＣＩ−ＰＣＩブリッジと変形例１に係るＰＣＩ−ＰＣＩブリッジとを組み合わせることによって、ＰＣＩバス信号の制御の設定をより詳細に行うことができるので、バス上を伝送されるバス信号を適切に分離することができる。
【図面の簡単な説明】
【００７８】
【図１】本実施形態に係るＰＣＩ−ＰＣＩブリッジを含む制御装置のバス全体構成を示したブロック図である。
【図２】本実施形態に係るＰＣＩ−ＰＣＩブリッジの構成を示したブロック図である。
【図３】変形例１に係るＰＣＩ−ＰＣＩブリッジの構成を示したブロック図である。
【図４】ＰＣＩ−ＰＣＩブリッジ１０５における第２の構成記憶部３０１に記憶した二次側の構成要素データの一例を示す。
【図５】ＰＣＩ−ＰＣＩブリッジ１１６における第１の構成記憶部３００に記憶した一次側の構成要素データの一例を示す。
【図６】ＰＣＩ−ＰＣＩブリッジ１１０における第１の構成記憶部３００に記憶した一次側の構成要素データの一例を示す。
【図７】変形例１に係るＰＣＩ−ＰＣＩブリッジの構成を示したブロック図である。
【符号の説明】
【００７９】
１…制御装置
２，３，４…ＰＣＩデバイス基板
１００…ホストプロセッサ
１０１…ホスト−ＰＣＩブリッジ
１０２…ホストバス
１０３，１０７，１１２，１１８…ＰＣＩバス
１０４，１１３，１１９…ＰＣＩデバイス
１０５，１１０，１１６…ＰＣＩ−ＰＣＩブリッジ（バス接続回路）
１０８…第１のローカルプロセッサ
１０９，１１５…ローカル−ＰＣＩブリッジ
１１１…第１のローカルバス
１１４…第２のローカルプロセッサ
１１７…第２のローカルバス
２００…一次側ＰＣＩバス
２０１…二次側ＰＣＩバス
２０２…モードレジスタ（モード記憶部）
２０３ａ，２０３ｂ…接続開閉ゲート
２０６…接続管理部
２０６ａ…第１の接続判定手段
２０６ｂ…第２の接続判定手段
３００…第１の構成記憶部
３０１…第２の構成記憶部
３０３…第１の比較部
３０５…第２の比較部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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