(57)【要約】【課題】データの読み出しまたは書き込み動作の安定性を向上させる。【解決手段】メモリセル領域１０１内に設けられた複数のビットラインＢＬと、前記複数のビットラインＢＬに交差して設けられた複数のワードラインＷＬと、前記複数のワードラインＷＬに沿って設けられた複数の拡散ソースラインＶＳＬと、前記複数のビットラインＢＬ及び前記複数のワードラインＷＬが交差する交差部に設けられ、前記複数のビットラインＢＬ、前記複数のワードラインＷＬ、及び前記複数の拡散ソースラインＶＳＬに接続された、データを格納する不揮発性の複数のアクティブセルＡＣと、前記複数のアクティブセルＡＣのうち、少なくとも２以上のアクティブセルＡＣに対し、同時にデータの書き込みまたは読み出しを行う制御部と、を具備し、前記複数のアクティブセルＡＣの数は、前記交差部の数よりも少ないことを特徴とする半導体装置。【選択図】図６
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【特許請求の範囲】
【請求項１】
メモリセル領域内に設けられた複数のビットラインと、
前記複数のビットラインに交差して設けられた複数のワードラインと、
前記複数のワードラインに沿って設けられた複数の拡散ソースラインと、
前記複数のビットライン及び前記複数のワードラインが交差する交差部に設けられ、前記複数のビットライン、前記複数のワードライン、及び前記複数の拡散ソースラインに接続された、データを格納する不揮発性の複数のアクティブセルと、
前記複数のアクティブセルのうち少なくとも２以上のアクティブセルに対し、同時にデータの書き込みまたは読み出しを行う制御部と、
を具備し、
前記複数のアクティブセルの数は、前記交差部の数よりも少ないことを特徴とする半導体装置。
【請求項２】
前記制御部は、前記複数のアクティブセルのうち少なくとも２以上のアクティブセルに対し、同時に、同一の１ビットのデータの書き込みまたは読み出しを行うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、前記メモリセル領域を複数具備し、
前記制御部は、前記複数のメモリセル領域のうち少なくとも２以上の前記メモリセル領域における前記アクティブセルに対し、同時に、同一の１ビットのデータの書き込みまたは読み出しを行うことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記交差部のうち、前記複数のアクティブセルが設けられていない前記交差部には、前記複数のビットラインと非接続のダミーセルがそれぞれ設けられていることを特徴とする請求項１から３のうちいずれか１項に記載の半導体装置。
【請求項５】
前記複数のビットラインのうち１つに接続された前記複数のアクティブセルの数は、該ビットラインにおける前記交差部の数より少なく、前記複数のワードラインのうち１つに接続された前記複数のアクティブセルの数は、該ワードラインにおける前記交差部の数より少ないことを特徴とする請求項１から４のうちいずれか１項に記載の半導体装置。
【請求項６】
前記複数のビットラインのうち１つに接続された前記複数のアクティブセルの数は１以下であり、前記複数のワードラインのうち１つに接続された前記複数のアクティブセルの数は１以下であることを特徴とする請求項１から４のうちいずれか１項に記載の半導体装置。
【請求項７】
前記複数の拡散ソースラインのうち１つに接続された前記複数のアクティブセルの数は、１以下であることを特徴とする請求項１から６のうちいずれか１項に記載の半導体装置。
【請求項８】
前記複数のワードラインのうち前記アクティブセルに接続されたワードラインの間に、前記複数のワードラインのうち前記アクティブセルと非接続のワードラインが設けられていることを特徴とする請求項１から６のうちいずれか１項に記載の半導体装置。
【請求項９】
前記複数のビットラインに沿って、前記複数のビットラインの間にそれぞれ設けられ、前記複数の拡散ソースラインに接続された金属ソースラインを具備することを特徴とする請求項１から８のうちいずれか１項に記載の半導体装置。
【請求項１０】
前記アクティブセルのそれぞれに接続された前記複数のビットラインの間に、前記アクティブセルのそれぞれと非接続の前記複数のビットラインが設けられていることを特徴とする請求項１から９のうちいずれか１項に記載の半導体装置。
【請求項１１】
前記メモリセル領域における、前記複数のアクティブセルには、同一のデータが格納されていることを特徴とする請求項１から１０のうちいずれか１項に記載の半導体装置。
【請求項１２】
前記メモリセル領域における、前記複数のアクティブセルには、異なるデータが格納されていることを特徴とする請求項１から１０のうちいずれか１項に記載の半導体装置。
【請求項１３】
前記複数のアクティブセルには、電源投入時またはリセット後の初期設定時に読み込まれる制御情報が格納されていることを特徴とする請求項１から１２のうちいずれか１項に記載の半導体装置。
【請求項１４】
メモリセル領域内に設けられた複数のビットラインと、前記複数のビットラインに交差して設けられた複数のワードラインと、前記複数のワードラインに沿って設けられた複数の拡散ソースラインと、前記複数のビットライン及び前記複数のワードラインが交差する交差部に設けられ、前記複数のビットライン、前記複数のワードライン、及び前記複数の拡散ソースラインに接続された、データを格納する不揮発性の複数のアクティブセルとを具備し、前記複数のアクティブセルの数は、前記交差部の数よりも少ないことを特徴とする半導体装置の制御方法であって、
前記複数のアクティブセルのうち、少なくとも２以上のアクティブセルに同一の１ビットのデータを同時に格納するステップと、
前記同一の１ビットのデータが格納された前記少なくとも２以上のアクティブセルから、前記同一の１ビットのデータを同時に読み出すステップと、
を有することを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法に関し、特に複数の不揮発性のメモリセルに対し、同時にデータの書き込みまたは読み出しを行う半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
特許文献１には、電源投入時やリセット時の初期設定期間における制御情報の読み出し時間を短縮した不揮発性半導体記憶装置が示されている。これによれば、１本のビットライン又は１本のワードラインに接続された、複数の不揮発性のメモリセル（以下アクティブセル）に、同一の１ビットの制御情報が格納されている。制御情報の読み出し時には１ビットごとに複数のアクティブセルから同時に読み出しを行うため、通常の数倍のデータ電流を得ることができる。これにより、読み出し経路の駆動能力が強化されるため、制御情報の読み出しに電圧の増幅を必要とせず、電源投入時やリセット時の初期設定期間における読み出し時間を短縮することができ、速やかに通常のアクセス動作に移行することができる。
【０００３】
特許文献２には、ソースラインの電圧上昇を防止するため、セルアレイ内にダミーのソースラインを設けた不揮発性半導体記憶装置が示されている。また特許文献３には、バルク電圧を調節するため、セルアレイ内にバルクバイアスコンタクト構造を設けた不揮発性半導体記憶装置が示されている。
【特許文献１】ＷＬ２００７／００４２５３  Ａ１
【特許文献２】特開平１１−３０７７４６号公報
【特許文献３】特開２００１−１１０９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に示されるように、１本のビットラインまたは１本のワードラインに接続された複数のアクティブセルに対し、同時にデータの読み出しまたは書き込みを行う場合、複数のアクティブセルが１本のビットラインまたは１本のソースラインを共有しているために、通常の数倍の大きな電流が流れ、データの読み出しまたは書き込みの動作が不安定になるという課題があった。
【０００５】
本発明は、データを格納する複数のメモリセルに対し、同時に読み出しまたは書き込みを行う場合において、データの読み出しまたは書き込み動作の安定性を向上させた半導体装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、メモリセル領域内に設けられた複数のビットラインと、前記複数のビットラインに交差して設けられた複数のワードラインと、前記複数のワードラインに沿って設けられた複数の拡散ソースラインと、前記複数のビットライン及び前記複数のワードラインが交差する交差部に設けられ、前記複数のビットライン、前記複数のワードライン、及び前記複数の拡散ソースラインに接続された、データを格納する不揮発性の複数のアクティブセルと、前記複数のアクティブセルのうち少なくとも２以上のアクティブセルに対し、同時にデータの書き込みまたは読み出しを行う制御部と、を具備し、前記複数のアクティブセルの数は、前記交差部の数よりも少ないことを特徴とする半導体装置である。本発明によれば、２以上のアクティブセルに対し、同時にデータの書き込みまたは読み出しを行う場合において、ビットライン及び拡散ソースラインに流れる電流の大きさを小さくすることができるため、データの書き込みまたは読み出し動作の安定性を向上させることができる。
【０００７】
上記構成において、前記制御部は、前記複数のアクティブセルのうち少なくとも２以上のアクティブセルに対し、同時に、同一の１ビットのデータの書き込みまたは読み出しを行う構成とすることができる。
【０００８】
上記構成において、前記半導体装置は、前記メモリセル領域を複数具備し、前記制御部は、前記複数のメモリセル領域のうち少なくとも２以上の前記メモリセル領域における前記アクティブセルに対し、同時に、同一の１ビットのデータの書き込みまたは読み出しを行う構成とすることができる。これによれば、２以上のメモリセル領域におけるアクティブセルに、同一の１ビットのデータを格納し、同時に読み出しまたは書き込みを行うことができる。
【０００９】
上記構成において、前記交差部のうち、前記複数のアクティブセルが設けられていない前記交差部には、前記複数のビットラインと非接続のダミーセルがそれぞれ設けられている構成とすることができる。
【００１０】
上記構成において、前記複数のビットラインのうち１つに接続された前記複数のアクティブセルの数は、該ビットラインにおける前記交差部の数より少なく、前記複数のワードラインのうち１つに接続された前記複数のアクティブセルの数は、該ワードラインにおける前記交差部の数より少ない構成とすることができる。これによれば、１本のビットラインまたは拡散ソースラインに流れる電流の大きさをさらに小さくすることができるため、データの書き込みまたは読み出し動作の安定性をさらに向上させることができる。
【００１１】
上記構成において、前記複数のビットラインのうち１つに接続された前記複数のアクティブセルの数は１以下であり、前記複数のワードラインのうち１つに接続された前記複数のアクティブセルの数は１以下である構成とすることができる。これによれば、１本のビットラインまたは拡散ソースラインに流れる電流の大きさをさらに小さくすることができるため、データの書き込みまたは読み出し動作の安定性をさらに向上させることができる。
【００１２】
上記構成において、前記複数の拡散ソースラインのうち１つに接続された前記複数のアクティブセルの数は、１以下である構成とすることができる。これによれば、１本の拡散ソースラインに流れる電流の大きさをさらに小さくすることができるため、データの書き込みまたは読み出し動作の安定性をさらに向上させることができる。
【００１３】
上記構成において、前記複数のワードラインのうち前記アクティブセルに接続されたワードラインの間に、前記複数のワードラインのうち前記アクティブセルと非接続のワードラインが設けられている構成とすることができる。これによれば、１本の拡散ソースラインに流れる電流の大きさをさらに小さくすることができるため、データの書き込みまたは読み出し動作の安定性をさらに向上させることができる。
【００１４】
上記構成において、前記複数のビットラインに沿って、前記複数のビットラインの間にそれぞれ設けられ、前記複数の拡散ソースラインに接続された金属ソースラインを具備する構成とすることができる。これによれば、１本の金属ソースラインに流れる電流の大きさを小さくすることができるため、データの書き込みまたは読み出し動作の安定性をさらに向上させることができる。
【００１５】
上記構成において、前記アクティブセルのそれぞれに接続された前記複数のビットラインの間に、前記アクティブセルのそれぞれと非接続の前記複数のビットラインが設けられている構成とすることができる。これによれば、データの書きこみまたは読み出しに使用されるビットラインの間に、データの書き込みまたは読み出しに使用されないダミーのビットラインが設けられているため、データの書き込みまたは読み出しの際の干渉を抑制することができる。
【００１６】
上記構成において、前記メモリセル領域における、前記複数のアクティブセルには、同一のデータが格納されている構成とすることができる。
【００１７】
上記構成において、前記メモリセル領域における、前記複数のアクティブセルには、異なるデータが格納されている構成とすることができる。
【００１８】
上記構成において、前記複数のアクティブセルには、電源投入時またはリセット後の初期設定時に読み込まれる制御情報が格納されている構成とすることができる。
【００１９】
本発明は、メモリセル領域内に設けられた複数のビットラインと、前記複数のビットラインに交差して設けられた複数のワードラインと、前記複数のワードラインに沿って設けられた複数の拡散ソースラインと、前記複数のビットライン及び前記複数のワードラインが交差する交差部に設けられ、前記複数のビットライン、前記複数のワードライン、及び前記複数の拡散ソースラインに接続された、データを格納する不揮発性の複数のアクティブセルとを具備し、前記複数のアクティブセルの数は、前記交差部の数よりも少ないことを特徴とする半導体装置の制御方法であって、前記複数のアクティブセルのうち、少なくとも２以上のアクティブセルに同一の１ビットのデータを同時に格納するステップと、前記同一の１ビットのデータが格納された前記少なくとも２以上のアクティブセルから、前記同一の１ビットのデータを同時に読み出すステップと、を有することを特徴とする半導体装置の制御方法である。本発明によれば、２以上のアクティブセルに対し、同時にデータの書き込みまたは読み出しを行う場合において、ビットライン及び拡散ソースラインに流れる電流の大きさを小さくすることができるため、データの書き込みまたは読み出し動作の安定性を向上させることができる。
【発明の効果】
【００２０】
本発明によれば、データを格納する２以上のアクティブセルに対し、同時にデータの書き込みまたは読み出しを行う場合において、ビットライン及び拡散ソースラインに流れる電流の大きさを小さくすることができるため、データの書き込みまたは読み出し動作の安定性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を用い本発明に係る実施例について説明する。
【比較例】
【００２２】
図１〜図３において、比較例に係る半導体装置を示す。なお、以降の実施例は全て、本発明を主記憶領域外の不揮発性のメモリセル領域に利用する例である。主記憶領域外のメモリセル領域とは、半導体装置の主記憶領域の外部に設けられた記憶領域であって、例えば電源投入時またはリセット後の初期設定期間に読み込まれる各種制御情報などが格納される領域を指す。
【００２３】
図１は比較例及び実施例に共通の、半導体装置の構成を示したブロック図である。半導体装置は、全体の動作を制御する主制御部２００、データを格納するための主記憶領域２０２、外部とデータのやり取りをするための主入出力回路２０４、主記憶領域２０２内のセルのアドレスを格納するためのアドレス格納領域２０６、書き込みまたは読み出しの際に必要な電圧を加えるための主昇圧回路２０８、電源投入時やリセット時の初期設定期間に読み出される各種の制御情報を格納するための制御情報格納領域２１０、主記憶領域２０２内の所定のセルに読み出しまたは書き込みを行うための主アドレスデコーダ２１２からなる。
【００２４】
図２は、制御情報格納領域２１０の構成を示したブロック図である。制御情報格納領域２１０は、制御情報格納領域２１０を制御するためのメモリセル制御部２２０、制御情報を格納するためのメモリセル領域１００、メモリセル領域１００と主制御部２００の間でデータのやり取りをするための入出力回路２２４、データの書き込みまたは読み出しの際に電圧を加えるための昇圧回路２２８、メモリセル領域１００内の所定のセルにアクセスを行うためのアドレスデコーダ２３０からなる。これらの動作については実施例１において説明する。
【００２５】
図３は比較例に係るメモリセル領域１００の構成を模式的に示した上面図である。メモリセル領域１００には、縦方向に８本のビットラインＢＬが設けられ、横方向に８本のワードラインＷＬが設けられている。また、ワードラインＷＬに沿って４本の拡散ソースライン（不図示、図４を参照）が設けられている。ビットラインＢＬの外側には、ビットラインＢＬに沿って金属ソースラインＭＳＬが設けられており、拡散ソースラインは金属ソースラインＭＳＬに接続されている。ビットラインＢＬ及びワードラインＷＬの交差部には、データを格納するためのメモリセルであるアクティブセルＡＣが設けられている。アクティブセルＡＣは不揮発性のメモリセルであり、例えば電源投入時またはリセット後の初期設定期間に読み込まれる制御情報が格納されている。メモリセル制御部２２０（図２）は、複数のアクティブセルＡＣに対して同時に書き込みまたは読み出しを行うことができる。
【００２６】
図４及び図５はメモリセル領域１００の一部（図３の領域１０）を示した回路図である。アクティブセルＡＣはビットラインＢＬ、ワードラインＷＬ、及び拡散ソースラインＶＳＬにそれぞれ接続されている。拡散ソースラインＶＳＬは金属ソースラインＭＳＬに接続されている。また、メモリセル領域１００の面積を小さくするために、２本のワードラインＷＬに接続されたアクティブセルＡＣが、１本の拡散ソースラインＶＳＬを共有している。例えば、ワードラインＷＬ１に接続された８つのアクティブセルＡＣと、ワードラインＷＬ２に接続された８つのアクティブセルＡＣは、全て拡散ソースラインＶＳＬ１に接続されている。アクティブセルＡＣに対しデータを書き込む場合には、ビットラインＢＬ及びワードラインＷＬに高電圧（例えば１２Ｖ）を、ソースラインＶＳＬに低電圧（例えば０Ｖ）を加えることで、後述するフローティングゲートに高エネルギーの電子が注入され、データが保存される。また、アクティブセルＡＣからデータを読み出す場合には、ビットライン及びワードラインに高電圧（例えば６Ｖ）を、ソースラインＶＳＬに低電圧（例えば０Ｖ）を加え、流れる電流を電圧信号に変換することでデータの読み出しを行う。いずれの場合も、ビットラインＢＬからアクティブセルＡＣを介してソースラインＶＳＬへと電流が流れる。
【００２７】
図４を参照に、１本のワードラインＷＬ１上に接続された８つのアクティブセルＡＣ１〜ＡＣ８（ＡＣ５〜ＡＣ８は不図示）に対し、同一の１ビットのデータを格納し、同時に書き込みまたは読み出しを行う場合の課題を説明する。データの書き込みまたは読み出しが行われると、拡散ソースラインＶＳＬ１に８セル分の大きな電流２２が流れる。拡散ソースラインＶＳＬ１は抵抗値が比較的大きく、大きな電流が流れることで電位が上昇してしまうため、データの書き込みまたは読み出し動作が不安定になってしまう。
【００２８】
図５を参照に、１本のビットラインＢＬ１上に接続された８つのアクティブセルＡＣ１及びＡＣ９〜ＡＣ１５（ＡＣ１２〜ＡＣ１５は不図示）に対し、同一の１ビットのデータを格納し、同時に書き込みまたは読み出しを行う場合の課題を説明する。データの書き込みまたは読み出しが行われると、ビットラインＢＬ１に８セル分の大きな電流２０が流れる。このとき、ビットラインＢＬ１は非常に細いため、電流密度基準を超えてしまう場合がある。また、ビットラインＢＬ１の電圧が低下してデータの書き込みまたは読み出しに十分な電圧を供給することができないため、データの書き込みまたは読み出し動作が不安定になってしまう。
【００２９】
このように、一列に並んだ複数のアクティブセルＡＣに対し、同時に書き込みまたは読み出しを行う場合、１本のビットラインＢＬまたは１本のソースラインＶＳＬに大きな電流が流れることで、書き込みまたは読み出しの動作が不安定になるという課題があった。
【実施例１】
【００３０】
実施例１は本発明の基本構成を示したものである。メモリセル領域１００の構成が異なる以外は、半導体装置の構成（図１及び図２）は比較例と同じである。図６は実施例１に係る半導体装置における、メモリセル領域１０１の構成を模式的に示した上面図である。比較例（図３）と共通の構成については説明を省略する。メモリセル領域１０１には、８本のビットラインＢＬ、８本のワードラインＷＬ、及び４本の拡散ソースライン（不図示、図７参照）が設けられている。ビットラインＢＬの外側には金属ソースラインＭＳＬが設けられ、拡散ソースラインに接続されている。ビットラインＢＬ及びワードラインＷＬが交差する交差部には、８つのアクティブセルＡＣが斜めに設けられている。すなわち、１本のビットラインＢＬにはアクティブセルＡＣが１つ設けられており、１本のワードラインＷＬにはアクティブセルＡＣが１つ設けられている。交差部のうち、アクティブセルが設けられていない交差部には、ダミーセルＤＣが設けられている。ダミーセルＤＣはアクティブセルＡＣと異なり、データを格納しないセルである。
【００３１】
図７は実施例１に係るメモリセル領域１０１の一部（図６の領域１１）を示した回路図である。アクティブセルＡＣ１は、ビットラインＢＬ１及びワードラインＷＬ１に接続されている。アクティブセルＡＣ２〜ＡＣ４についても同様に、それぞれビットラインＢＬ２〜ＢＬ４及びワードラインＷＬ２〜ＷＬ４に接続されている。また、アクティブセルＡＣ１及びＡＣ２は拡散ソースラインＶＳＬ１に、アクティブセルＡＣ３及びＡＣ４は拡散ソースラインＶＳＬ２にそれぞれ接続されている。拡散ソースラインＶＳＬ１及びＶＳＬ２は、ワードラインＷＬに沿って設けられており、金属ソースラインＭＳＬ１及びＭＳＬ２にそれぞれ接続されている。一方、ダミーセルＤＣはビットラインＢＬと非接続である。このため、ダミーセルＤＣに対しデータの読み出しまたは書き込みを行うことはできない。
【００３２】
図８は領域１１の上面図である。ワードラインＷＬ１〜ＷＬ４、及び拡散ソースラインＶＳＬ１〜ＶＳＬ２は平行に設けられている。ワードラインＷＬ及び拡散ソースラインＶＳＬの上部には、ビットラインＢＬが、ワードラインＷＬ及び拡散ソースラインＶＳＬと交差する方向に設けられている。アクティブセルＡＣ１は、ビットラインＢＬ１とワードラインＷＬ１の交差部に設けられており、拡散ソースラインＶＳＬ１及び後述するドレイン領域にまたがるように配置されている。アクティブセルＡＣ２〜ＡＣ４についても同様である。それ以外の交差部にはダミーセルＤＣが設けられている。アクティブセルＡＣが設けられたビットラインＢＬにはビットラインコンタクト３０が形成されている。
【００３３】
図９（ａ）は図８におけるＡ−Ａ１線に沿ったアクティブセルＡＣ１の断面模式図、図９（ｂ）は図８におけるＢ−Ｂ１線に沿ったダミーセルＤＣの断面図である。図９（ａ）を参照に、ｐ型シリコン半導体からなる基板４０内に、電子が供給されるｎ型ソース領域４１と、電子が排出されるｎ型ドレイン領域４２が設けられている。基板４０の上面にはトンネル酸化膜４３を介して、電子を格納するためのフローティングゲート４４が設けられている。フローティングゲート４４の上面には層間誘電膜４５を介して、バイアス電圧を加えるためのコントロールゲート４６が設けられている。ソース領域４１は拡散ソースラインＶＳＬ１に、コントロールゲート４６はワードラインＷＬ１にそれぞれ対応する。ドレイン領域４２は、ビットラインコンタクト３０によってビットラインＢＬ１と接続されている。図９（ｂ）を参照に、ダミーセルＤＣのドレイン領域４２にはビットラインコンタクト３０が形成されておらず、ダミーセルＤＣとビットラインＢＬ２とは非接続である。
【００３４】
図１０及び図１１を用い、実施例１に係る半導体装置の制御方法について説明する。図１０はデータの書き込み動作のフローを示した図である。図２及び図１０を参照に、まずステップＳ１０において、メモリセル制御部２２０が、アドレスデコーダ２２２に対し書き込み対象となるアクティブセルＡＣのアドレスを指定する。これにより、書き込み対象となるアクティブセルＡＣが選択される。次にステップＳ１２において、メモリセル制御部２２０がアドレスデコーダ２２２に、電圧を加えるべきビットラインＢＬ及びワードラインＷＬを導通させる。これによりデータ書き込みの経路が選択される。次にステップＳ１４において、メモリセル制御部２２０が昇圧回路２２８に、選択されたアクティブセルＡＣに電圧を印加させる。これにより、入出力回路２２４を介して主制御部２００から取り込まれた同一の１ビットのデータが、選択されたアクティブセルＡＣに同時に格納される。
【００３５】
図１１はデータの読み出し動作のフローを示した図である。図２及び図１１を参照に、まずステップＳ２０において、メモリセル制御部２２０が、アドレスデコーダ２２２に対し読み出し対象となるアクティブセルＡＣのアドレスを指定する。これにより、読み出し対象となるアクティブセルＡＣが選択される。次にステップＳ２２において、メモリセル制御部２２０がアドレスデコーダ２２２に、電圧を加えるべきビットラインＢＬ及びワードラインＷＬを導通させる。これによりデータ読み出しの経路が選択される。次にステップＳ２４において、メモリセル制御部２２０が昇圧回路２２８に、選択されたアクティブセルに電圧を印加させる。これにより、選択されたアクティブセルＡＣから、同一の１ビットのデータが同時に読み出される。次にステップＳ２６において、メモリセル制御部２２０が入出力回路２２４に、読み出されたデータを主制御部２００へと出力させる。
【００３６】
図６及び図７を参照に、メモリセル領域１０１内の８つのアクティブセルＡＣに対し同時に書き込みまたは読み出しを行うと、ビットラインＢＬに１セル分の電流２０が、拡散ソースラインＶＳＬに２セル分の電流２２が流れる。これに対し比較例では、１本のビットラインＢＬまたは１本のワードラインＷＬに８セル分の電流が流れる。従って、実施例１の構成によればビットラインＢＬ及び拡散ソースラインＶＳＬに流れる電流を小さくすることができる。これにより、電流の大きさがビットラインＢＬ及び拡散ソースラインＶＳＬの電流密度基準を超えてしまうことを抑制することができる。また、ビットラインＢＬの電位降下を抑制すると共に、拡散ソースラインＶＳＬの電位上昇を抑制することで、データの書き込みまたは読み出しに十分な電圧を供給することができる。以上のことから、複数のアクティブセルＡＣに対し同時にデータの書き込みまたは読み出しを行う場合において、書き込みまたは読み出し動作の安定性を向上させることができる。
【００３７】
また、実施例１ではビットラインＢＬとワードラインＷＬの交差部のうち、アクティブセルＡＣが設けられていない交差部にダミーセルＤＣを設けている。アクティブセルＡＣとダミーセルＤＣの違いはビットラインコンタクト３０の有無であり、両者の構成はほぼ同じである。これにより、メモリセル領域１０１内にほぼ同じ構造が繰り返し現れることになるので、同じ露光技術を用いた場合でもメモリセル領域１０１を微細化することが容易になる。また、メモリセル領域１０１に主記憶領域２０２のメモリセルアレイのレイアウトを流用することが可能となるため、半導体装置の設計及び開発が容易になる。
【００３８】
実施例１では、メモリセル制御部２２０は、同一の１ビットのデータを格納する８つのアクティブセルＡＣに対し、同時に書き込みまたは読み出しを行ったが、複数のアクティブセルＡＣのうち少なくとも２以上のアクティブセルＡＣに対し、同時に、同一の１ビットのデータの書き込みまたは読み出しを行うものであれば、他の構成及び制御方法を用いてもよい。例えば、アクティブセルＡＣ１〜ＡＣ４に同一の１ビットのデータを格納し、残りのアクティブセル（ＡＣ５〜ＡＣ８とする）に他の同一の１ビットのデータを格納してもよい。
【００３９】
実施例１では、メモリセル制御部２２０が同時に書き込みまたは読み出しを行うアクティブセルＡＣの数を８としたが、メモリセル領域１０１におけるビットラインＢＬとワードラインＷＬとの交差部の数よりも少ない数であれば、８以外の数であってもよい。例えば、１本のビットラインＢＬに接続されたアクティブセルＡＣの数は１本のビットラインＢＬにおける交差部の数より少なく、かつ、１本のワードラインＷＬに接続されたアクティブセルＡＣの数は１本のワードラインＷＬにおける交差部の数より少ない構成としてもよい。また、１本のビットラインに接続されたアクティブセルの数は１以下（１本のビットラインに対し、アクティブセルが１つ接続されている、または１つも接続されていない状態）であり、かつ、１本のワードラインに接続されたアクティブセルの数は１以下（１本のワードラインに対し、アクティブセルが１つ接続されている、または１つも接続されていない状態）である構成としてもよい。いずれの場合も比較例に比べて、１本のビットラインまたは１本のソースラインに接続されたアクティブセルの数が少ないため、データの書き込みまたは読み出し時に流れる電流を小さくすることができる。これにより、データの書き込みまたは読み出し動作の安定性を向上させることができる。
【実施例２】
【００４０】
実施例２は、ワードライン１本おきにアクティブセルを設けた例である。図１２は実施例２に係る半導体装置における、メモリセル領域１０２の構成を模式的に示した上面図である。実施例１（図６）と共通の構成については説明を省略する。メモリセル領域１０２には、８本のビットラインＢＬ、１６本のワードラインＷＬ、及び８本の拡散ソースライン（不図示、図１３参照）が設けられている。ビットラインＢＬとワードラインＷＬの交差部には、８つのアクティブセルＡＣが斜めに設けられている。すなわち、１本のビットラインＢＬに対してアクティブセルＡＣが１つずつ設けられるとともに、アクティブセルＡＣが１つ設けられたワードラインＷＬと、アクティブセルＡＣが設けられていないワードラインＷＬとが交互に設けられている。ビットラインＢＬとワードラインＷＬの交差部のうち、アクティブセルＡＣが設けられていない交差部には、ダミーセルＤＣが設けられている。
【００４１】
図１３はメモリセル領域１０２の一部（図１２の領域１２）を示した回路図である。実施例１（図７）と共通の構成については説明を省略する。アクティブセルＡＣ１はビットラインＢＬ１、ワードラインＷＬ１、及び拡散ソースラインＶＳＬ１に接続されている。アクティブセルＡＣ２はビットラインＢＬ２、ワードラインＷＬ３、及び拡散ソースラインＶＳＬ２に接続されている。実施例１と異なり、ワードラインＷＬ２及びＷＬ４にはアクティブセルＡＣが接続されていない。実施例１及び実施例２に係る半導体装置は、メモリセル領域の面積を小さくするために、２本のワードラインＷＬに接続されたセル（アクティブセルＡＣまたはダミーセルＤＣ）が、１本の拡散ソースラインＶＳＬを共有するものである。従って、実施例２のようにアクティブセルＡＣが接続されたワードラインＷＬと、アクティブセルＡＣが接続されていないワードラインＷＬとを交互に設けることで、１本の拡散ソースラインＶＳＬに接続されたアクティブセルＡＣの数は１つになる。
【００４２】
図１２及び図１３を参照に、メモリセル領域１０２内の８つのアクティブセルＡＣに対し同時にデータの書き込みまたは読み出しを行うと、ビットラインＢＬに１セル分の電流２０が、拡散ソースラインＶＳＬに１セル分の電流２２が流れる。実施例１では拡散ソースラインＶＳＬに流れる電流２２の大きさは２セル分であったため、実施例２では１本の拡散ソースラインＶＳＬに流れる電流が小さくなっている。このように、アクティブセルＡＣが接続されたワードラインＷＬと、アクティブセルＡＣが接続されていないワードラインＷＬとを交互に設け、拡散ソースラインＶＳＬに接続されたアクティブセルＡＣの数を１つにすることで、拡散ソースラインＶＳＬに流れる電流が１セル分の大きさとなるので、拡散ソースラインＶＳＬに流れる電流をさらに小さくすることができる。これにより、拡散ソースラインＶＳＬの電位上昇をさらに抑制することができ、データの書き込みまたは読み出し動作の安定性をさらに向上させることができる。
【００４３】
実施例２ではアクティブセルＡＣが接続されたワードラインＷＬと、アクティブセルＡＣが接続されていないワードラインＷＬとを交互に設けたが、１本の拡散ソースラインＶＳＬに接続されたアクティブセルＡＣの数が１つであるならば、他の構成としてもよい。例えば、メモリセル領域１０２内に、８本のワードラインＷＬと８本の拡散ソースラインＶＳＬを平行して交互に設けた構成とすることも可能である。
【実施例３】
【００４４】
実施例３は、ビットラインの間に金属ソースラインを設けた例である。図１４は実施例３に係る半導体装置における、メモリセル領域１０３の構成を模式的に示した上面図である。実施例２（図１２）と共通の構成については説明を省略する。メモリセル領域１０３には、８本のビットラインＢＬ、１６本のワードラインＷＬ、及び８本の拡散ソースライン（不図示、図１５参照）が設けられている。また、ビットラインＢＬの間及び外側に、９本の金属ソースラインＭＳＬが、ビットラインＢＬに沿って設けられている。ビットラインＢＬとワードラインＷＬの交差部には、実施例２の場合と同じく、８つのアクティブセルＡＣが斜めに設けられている。すなわち、１本のビットラインＢＬに対してアクティブセルＡＣが１つずつ設けられるとともに、アクティブセルＡＣが１つ設けられたワードラインＷＬと、アクティブセルＡＣが設けられていないワードラインＷＬとが交互に設けられている。ビットラインＢＬとワードラインＷＬの交差部のうち、アクティブセルＡＣが設けられていない交差部には、ダミーセルＤＣが設けられている。ワードラインＷＬと金属ソースラインＭＳＬの交差部には、アクティブセルＡＣまたはダミーセルＤＣのいずれも設けられていない。
【００４５】
図１５はメモリセル領域１０３の一部（図１４の領域１３）を示した回路図である。アクティブセルＡＣ１はビットラインＢＬ１、ワードラインＷＬ１、及び拡散ソースラインＶＳＬ１に接続されている。アクティブセルＡＣ２はビットラインＢＬ２、ワードラインＷＬ３、及び拡散ソースラインＶＳＬ２に接続されている。拡散ソースラインＶＳＬ１及びＶＳＬ２は、金属ソースラインＭＳＬ１〜ＭＳＬ３にそれぞれ接続されている。
【００４６】
図１６は領域１３の上面図である。アクティブセルＡＣのドレイン領域（不図示）とビットラインＢＬとは、ビットラインコンタクト３０によって接続されている。拡散ソースラインＶＳＬと金属ソースラインＭＳＬは、ソースラインコンタクト３２によって接続されている。拡散ソースラインＶＳＬは直線であるが、ワードラインＷＬはソースラインコンタクト３２の付近（領域１８）において、ソースラインコンタクト３２との接触を避けるために曲がっている。
【００４７】
図１５を参照に、アクティブセルＡＣに対し同時にデータの書き込みまたは読み出しを行うと、アクティブセルＡＣ１から拡散ソースラインＶＳＬ１に流れる電流２２ａは、拡散ソースラインＶＳＬ１が接続された金属ソースラインＭＳＬ１及びＭＳＬ２に流れ、アクティブセルＡＣ２から拡散ソースラインＶＳＬ２に流れる電流２２ｂは、拡散ソースラインＶＳＬ２が接続された金属ソースラインＭＳＬ２及びＭＳＬ３に流れる。図１４を参照に、他のアクティブセルＡＣについても同様である。すなわち、金属ソースラインＭＳＬに流れる電流の大きさはそれぞれ１セル分以下である。
【００４８】
実施例２（図１２及び図１３）においては、拡散ソースラインＶＳＬの本数が８本であるのに対し、金属ソースラインＭＳＬの本数が２本であったため、１本の金属ソースラインＭＳＬに流れる電流の大きさは４セル分であった。金属ソースラインＭＳＬは拡散ソースラインＶＳＬよりも抵抗値が小さく、大きい電流を流すことができるものの、電流による負荷は小さいほうが好ましい。実施例３ではビットラインＢＬの間に金属ソースラインＭＳＬを設けており、８本の拡散ソースラインＶＳＬに対して金属ソースラインＭＳＬの数が９本であるため、１本の金属ソースラインＭＳＬに流れる電流の大きさは１セル分より小さい。これにより、金属ソースラインに流れる電流の大きさを小さくすることができ、金属ソースラインに対する電流の負荷を小さくすると共に、金属ソースラインにおける電位上昇を抑制することができる。
【実施例４】
【００４９】
実施例４は、複数のメモリセル領域に設けられたアクティブセルに、同一の１ビットのデータを格納する例である。図１７は実施例４に係るメモリセル領域の構成を模式的に示した図である。メモリセル領域１０４は、ワードラインＷＬの方向に連続して設けられた８つのメモリセル領域１０４ａ〜１０４ｈにより構成されている。メモリセル領域１０４ａ〜１０４ｈはワードラインＷＬ及び拡散ソースライン（不図示）を共有している。
【００５０】
図１８は図１７のメモリセル領域１０４ａの構成を模式的に示した図である。実施例２（図１２）と共通の構成については説明を省略する。メモリセル領域１０４ａには、１６本のビットラインＢＬ、１６本のワードラインＷＬ、及び８本のソースライン（不図示、図１９参照）が設けられている。ビットラインＢＬとワードラインＷＬの交差部には、８つのアクティブセルＡＣが斜めに設けられている。すなわち、アクティブセルＡＣが１つ設けられたビットラインＢＬとアクティブセルが設けられていないビットラインＢＬが交互に設けられ、アクティブセルＡＣが１つ設けられたワードラインＷＬとアクティブセルが設けられていないワードラインＷＬが交互に設けられている。
【００５１】
図１９はメモリセル領域１０４ａの一部（図１８の領域１４）を示した回路図である。アクティブセルＡＣ１ａはビットラインＢＬ１ａ、ワードラインＷＬ１、拡散ソースラインＶＳＬ１に接続されている。アクティブセルＡＣ２ａは、ビットラインＢＬ３ａ、ワードラインＷＬ３、拡散ソースラインＶＳＬ２に接続されている。ビットラインＢＬ２ａ及びＢＬ４ａにはアクティブセルＡＣは１つも接続されておらず、いわゆるダミーラインとなっている。
【００５２】
図２０は領域１４の上面図である。アクティブセルＡＣ１ａのドレイン領域（不図示）とビットラインＢＬ１ａ、及びアクティブセルＡＣ２ａのドレイン領域（不図示）とビットラインＢＬ３ａとは、ビットラインコンタクト３０によってそれぞれ接続されている。ビットラインＢＬ２ａ及びＢＬ４ａにはアクティブセルＡＣが設けられていないため、ビットラインコンタクト３０が形成されていない。実施例３の図１６と比較すると、図２０ではソースラインコンタクト３２が形成されておらず、ワードラインＷＬが直線に設けられているため、ビットラインＢＬ同士及びワードラインＷＬ同士の距離が小さくなっている。
【００５３】
図１７を参照に、メモリセル領域１０４ａ〜１０４ｈにおいて、ワードラインＷＬ１に接続されたアクティブセルＡＣ１ａ〜ＡＣ１ｈには、同一の１ビットのデータが格納されている。同様に、アクティブセルＡＣ２ａ〜ＡＣ２ｈ（不図示）には、他の同一の１ビットのデータが格納されている。メモリセル制御部２２０（図２）は、同一の１ビットのデータが格納されたセルに対し、同時にデータの書き込みまたは読み出しを行うことができる。図１７から図１９を参照に、メモリセル領域１０４ａ〜１０４ｈにおける、アクティブセルＡＣ１ａ〜ＡＣ１ｈ及びＡＣ２ａ〜ＡＣ２ｈに対し、同時にデータの書き込みまたは読み出しを行うと、ビットラインＢＬには電流２０が、拡散ソースラインＶＳＬには電流２２がそれぞれ流れる。
【００５４】
実施例４の構成によれば、２以上のメモリセル領域におけるアクティブセルＡＣに、同一の１ビットのデータを格納し、同時に読み出しまたは書き込みを行うことができる。
【００５５】
また、実施例４ではメモリセル領域１０４ａ内のアクティブセルＡＣ１ａ及びＡＣ２ａ（図１９）に、異なる１ビットのデータを格納している。ここで、アクティブセルＡＣ１ａとＡＣ２ａの距離が小さい場合、データの書き込みまたは読み出しの際に、２つのアクティブセルに加えられる電圧が干渉し、データの書き込みまたは読み出しが不安定になる場合がある。実施例４ではアクティブセルが１つ接続されたビットラインと、アクティブセルが接続されていないビットラインとが交互に設けられるとともに、アクティブセルが１つ接続されたワードラインと、アクティブセルが接続されていないワードラインとが交互に設けられている。これにより、データの書きこみまたは読み出しに使用されるビットラインＢＬの間に、データの書き込みまたは読み出しに使用されないビットラインＢＬ（ダミーライン）が設けられているため、データの書き込みまたは読み出しの際の干渉を抑制することができる。
【００５６】
上記の効果は、実施例３（図１５）のように、ビットラインの間に金属ソースラインを設けることでも同様の効果を得ることができる。しかし、実施例３（図１６）ではソースラインコンタクト３２の付近（領域１８）でワードラインＷＬが婉曲しているため、ビットラインＢＬ同士及びワードラインＷＬ同士の間隔が大きくなり、メモリセル領域１０３の面積が大きくなってしまう。実施例４では金属ソースラインＭＳＬではなく、アクティブセルＡＣが接続されていないビットラインＢＬ（ダミーライン）を用いている。これにより、ビットラインＢＬ間に金属ソースラインＭＳＬを設ける場合に比べてビットラインＢＬ同士及びワードラインＷＬ同士の間隔を小さくすることができ、メモリセル領域１０４ａの面積を小さくすることができる。
【００５７】
実施例４ではメモリセル領域１０４の数を８つとしたが、２以上であれば他の数であってもよい。また、１本のワードラインＷＬを共有する８つのアクティブセルＡＣに対し同一の１ビットのデータを格納したが、同一の１ビットのデータを格納する２以上のアクティブセルＡＣの組合せは、他のものであってもよい。
【００５８】
実施例４では、ビットラインＢＬのうちアクティブセルＡＣが設けられていないビットラインＢＬにはダミーセルＤＣが設けられていたが、ダミーセルＤＣが設けられていない構成としてもよい。これにより、ビットラインＢＬ同士の距離をさらに小さくすることができるため、メモリセル領域１０４ａの面積をさらに小さくすることができる。
【００５９】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００６０】
【図１】図１は比較例、及び実施例１〜実施例４にかかる半導体装置の構成を示したブロック図である。
【図２】図２は図１における、制御情報格納領域の構成を示したブロック図である。
【図３】図３は比較例に係る半導体装置の構成を模式的に示した上面図である。
【図４】図４は図３における、領域１０の詳細を示した回路図である。
【図５】図５は図３における、領域１０の詳細を示した回路図である。
【図６】図６は実施例１に係る半導体装置の構成を模式的に示した上面図である。
【図７】図７は図６における、領域１１の詳細を示した回路図である。
【図８】図８は図６における、領域１１の構造を示した上面図である。
【図９】図９（ａ）は図８における、Ａ−Ａ１線に沿った断面図であり、図９（ｂ）は図８における、Ｂ−Ｂ１線に沿った断面図である。
【図１０】図１０は実施例１に係る半導体装置の制御の流れを示したフローチャートである。
【図１１】図１１は実施例１に係る半導体装置の制御の流れを示したフローチャートである。
【図１２】図１２は実施例２に係る半導体装置の構成を模式的に示した上面図である。
【図１３】図１３は図１２における、領域１２の詳細を示した回路図である。
【図１４】図１４は実施例３に係る半導体装置の構成を模式的に示した上面図である。
【図１５】図１５は図１４における、領域１３の詳細を示した回路図である。
【図１６】図１６は図１４における、領域１３の構造を示した上面図である。
【図１７】図１７は実施例４に係る半導体装置の構成を模式的に示した上面図である。
【図１８】図１８は図１７における、メモリセル領域１０４ａの構成を模式的に示した上面図である。
【図１９】図１９は図１８における、領域１４の詳細を示した回路図である。
【図２０】図２０は図１８における、領域１４の構造を示した上面図である。
【符号の説明】
【００６１】
１０              メモリセル領域上の領域
２０、２２        電流
３０              ビットラインコンタクト
３２              ソースラインコンタクト
４０              基板
４１              ソース領域
４２              ドレイン領域
４３              トンネル酸化膜
４４              フローティングゲート
４５              層間誘電膜
４６              コントロールゲート
１００〜１０４    メモリセル領域
２００            主制御部
２０２            主記憶領域
２０４            主入出力回路
２０６            主アドレス格納領域
２０８            主昇圧回路
２１０            制御情報格納領域
２１２            主アドレスデコーダ
２２０            メモリセル制御部
２２２            アドレスデコーダ
２２４            入出力回路
２２８            昇圧回路
【図１】
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【図２】
2008306008.tif 000004
【図３】
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【図４】
2008306008.tif 000006
【図５】
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【図６】
2008306008.tif 000008
【図７】
2008306008.tif 000009
【図８】
2008306008.tif 000010
【図９】
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【図１０】
2008306008.tif 000012
【図１１】
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【図１２】
2008306008.tif 000014
【図１３】
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【図１４】
2008306008.tif 000016
【図１５】
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【図１６】
2008306008.tif 000018
【図１７】
2008306008.tif 000019
【図１８】
2008306008.tif 000020
【図１９】
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【図２０】
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