(57)【要約】【課題】隣り合うメモリセル間の干渉を抑制できるようにする。【解決手段】Ｘ方向に隣り合うドレインコンタクトＤＣ間にダミーコンタクトＵＣを設けている。すると、Ｙ方向にドレインコンタクトＤＣを挟んで隣り合うメモリセルトランジスタＴｍ１およびＴｍ２のデータ保持特性を維持することができ、当該メモリセルトランジスタＴｍ１およびＴｍ２間の干渉を抑制できる。【選択図】図２Ｂ
2008177483.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された積層ゲート電極と、前記積層ゲート電極の一方の脇に位置して前記半導体基板の表層に形成される第１のソース領域と、前記積層ゲート電極の他方の脇に位置して前記半導体基板の表層に形成される第１のドレイン領域とをそれぞれ備えた一対のメモリセルトランジスタであって、前記一対のメモリセルトランジスタ間で第１のドレイン領域を共用して構成された一対のメモリセルトランジスタと、
前記第１のドレイン領域に並設して前記半導体基板の表層に形成される第２のドレイン領域と、
前記第１のドレイン領域上に形成されたドレインコンタクトプラグと、
前記第２のドレイン領域上に形成されたダミーコンタクトプラグとを備えたことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された積層ゲート電極と、前記積層ゲート電極の一方の脇に位置して前記半導体基板の表層に形成される第１のソース領域と、前記積層ゲート電極の他方の脇に位置して前記半導体基板の表層に形成される第１のドレイン領域とをそれぞれ備えた一対のメモリセルトランジスタであって、前記一対のメモリセルトランジスタ間で第１のドレイン領域を共用して構成された一対のメモリセルトランジスタと、
前記半導体基板上にゲート絶縁膜を介して形成されたダミーゲート電極と、前記ダミーゲート電極の一方の脇の前記半導体基板の表層に位置して形成された第２のソース領域と、前記ダミーゲート電極の他方の脇の前記半導体基板の表層に位置して形成された第２のドレイン領域とをそれぞれ備えた一対のダミートランジスタであって、一対のダミートランジスタ間で第２のドレイン領域を共用して構成されると共に、前記ダミーゲート電極、第２のソース領域、第２のドレイン領域が、前記一対のメモリセルトランジスタの積層ゲート電極、第１のソース領域、第１のドレイン領域にそれぞれ並設された一対のダミートランジスタと、
前記メモリセルトランジスタの第１のソース領域上と前記ダミートランジスタの第２のソース領域上とを渡り前記半導体基板上に構成されたローカルソース線と、
前記一対のメモリセルトランジスタが共用した第１のドレイン領域上に形成されたドレインコンタクトプラグと、
前記ドレインコンタクトプラグに並設され前記一対のダミートランジスタが共用した第２のドレイン領域上に形成されたダミーコンタクトプラグとを備えたことを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された積層ゲート電極と当該積層ゲート電極の一方の脇に位置して前記半導体基板の表層に形成される第１のソース領域と、前記積層ゲート電極の他方の脇に位置して前記半導体基板の表層に形成される第１のドレイン領域とをそれぞれ備えた一対のメモリセルトランジスタを複数列配列した複数列のメモリセルトランジスタであって、前記一対のメモリセルトランジスタ間で第１のドレイン領域をそれぞれ共用して複数並設された複数列のメモリセルトランジスタと、
前記複数列のメモリセルトランジスタの積層ゲート電極の配列方向に並設されたダミーゲート電極と、前記複数列のメモリセルトランジスタの第１のドレイン領域の配列方向に並設された第２のドレイン領域と、前記複数列のメモリセルトランジスタの第１のソース領域の配列方向に並設された第２のソース領域とを備えた一対のダミートランジスタであって、前記第２のドレイン領域を共用して構成された一対のダミートランジスタと、
前記複数列のメモリセルトランジスタの第１のドレイン領域上にそれぞれ形成された複数のドレインコンタクトプラグと、
前記複数列のメモリセルトランジスタのうちの対となるメモリセルトランジスタの一方側または他方側の第１のソース領域上、および前記ダミートランジスタの第２のソース領域上を連結して渡り形成されたローカルソース線と、
前記ダミートランジスタの第２のドレイン領域上に形成されたダミーコンタクトプラグとを備えたことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置を製造する製造方法であって、
前記ダミーコンタクトプラグと前記複数のドレインコンタクトプラグとを同一間隔で形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置を製造する製造方法であって、
前記複数のドレインコンタクトプラグのそれぞれの上に位置して前記所定方向に配列して前記所定方向に交差する交差方向に沿って複数のビット線を形成すると共に、前記ダミートランジスタ上に位置して前記複数のビット線の配列方向に並設すると共に前記ダミーコンタクトプラグとは電気的に非接続で且つ前記ダミートランジスタの第２のソース領域と電気的に接続するメインソース線を前記複数のビット線と同一間隔で形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対のメモリセルトランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば、ＮＯＲ型のフラッシュメモリ装置は、メモリセルトランジスタがマトリクス状に配設されることによってセルアレイを構成している。このような半導体装置の一例が特許文献１に開示されている。この特許文献１に開示されているように、ＮＯＲ型のフラッシュメモリ装置のセルアレイは、隣り合う２個で一組をなすメモリセルがそれぞれドレイン領域を共有すると共に、隣り合う２組のメモリセルがそれぞれのソース領域を共有した構造をなしている。しかしながら、特許文献１に開示されている構造のものでは、隣り合うメモリセル間の干渉が大きくなってしまうという不具合を生じている。
【特許文献１】特開２００５−７９２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、隣り合うメモリセル間の干渉を抑制できるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された積層ゲート電極と、前記積層ゲート電極の一方の脇に位置して前記半導体基板の表層に形成される第１のソース領域と、前記積層ゲート電極の他方の脇に位置して前記半導体基板の表層に形成される第１のドレイン領域とをそれぞれ備えた一対のメモリセルトランジスタであって、前記一対のメモリセルトランジスタ間で第１のドレイン領域を共用して構成された一対のメモリセルトランジスタと、前記第１のドレイン領域に並設して前記半導体基板の表層に形成される第２のドレイン領域と、前記第１のドレイン領域上に形成されたドレインコンタクトプラグと、前記第２のドレイン領域上に形成されたダミーコンタクトプラグとを備えたことを特徴とする半導体装置を提供する。
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された積層ゲート電極と、前記積層ゲート電極の一方の脇に位置して前記半導体基板の表層に形成される第１のソース領域と、前記積層ゲート電極の他方の脇に位置して前記半導体基板の表層に形成される第１のドレイン領域とをそれぞれ備えた一対のメモリセルトランジスタであって、前記一対のメモリセルトランジスタ間で第１のドレイン領域を共用して構成された一対のメモリセルトランジスタと、前記半導体基板上にゲート絶縁膜を介して形成されたダミーゲート電極と、前記ダミーゲート電極の一方の脇の前記半導体基板の表層に位置して形成された第２のソース領域と、前記ダミーゲート電極の他方の脇の前記半導体基板の表層に位置して形成された第２のドレイン領域とをそれぞれ備えた一対のダミートランジスタであって、一対のダミートランジスタ間で第２のドレイン領域を共用して構成されると共に、前記ダミーゲート電極、第２のソース領域、第２のドレイン領域が、前記一対のメモリセルトランジスタの積層ゲート電極、第１のソース領域、第１のドレイン領域にそれぞれ並設された一対のダミートランジスタと、前記メモリセルトランジスタの第１のソース領域上と前記ダミートランジスタの第２のソース領域上とを渡り前記半導体基板上に構成されたローカルソース線と、前記一対のメモリセルトランジスタが共用した第１のドレイン領域上に形成されたドレインコンタクトプラグと、前記ドレインコンタクトプラグに並設され前記一対のダミートランジスタが共用した第２のドレイン領域上に形成されたダミーコンタクトプラグとを備えたことを特徴とする半導体装置を提供する。
【０００６】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された積層ゲート電極と当該積層ゲート電極の一方の脇に位置して前記半導体基板の表層に形成される第１のソース領域と、前記積層ゲート電極の他方の脇に位置して前記半導体基板の表層に形成される第１のドレイン領域とをそれぞれ備えた一対のメモリセルトランジスタを複数列配列した複数列のメモリセルトランジスタであって、前記一対のメモリセルトランジスタ間で第１のドレイン領域をそれぞれ共用して複数並設された複数列のメモリセルトランジスタと、前記複数列のメモリセルトランジスタの積層ゲート電極の配列方向に並設されたダミーゲート電極と、前記複数列のメモリセルトランジスタの第１のドレイン領域の配列方向に並設された第２のドレイン領域と、前記複数列のメモリセルトランジスタの第１のソース領域の配列方向に並設された第２のソース領域とを備えた一対のダミートランジスタであって、前記第２のドレイン領域を共用して構成された一対のダミートランジスタと、前記複数列のメモリセルトランジスタの第１のドレイン領域上にそれぞれ形成された複数のドレインコンタクトプラグと、前記複数列のメモリセルトランジスタのうちの対となるメモリセルトランジスタの一方側または他方側の第１のソース領域上、および前記ダミートランジスタの第２のソース領域上を連結して渡り形成されたローカルソース線と、前記ダミートランジスタの第２のドレイン領域上に形成されたダミーコンタクトプラグとを備えたことを特徴とする半導体装置を提供する。
【発明の効果】
【０００７】
本発明によれば、隣り合うメモリセル間の干渉を抑制できるようになる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の半導体装置をＮＯＲ型のフラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。なお、以下に参照する図面の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
図１は、ＮＯＲ型のフラッシュメモリ装置のセルアレイの一部の電気的構成の等価回路図を示しており、図２Ａおよび図２Ｂは、図１に示す電気的構成に対応した部分についての平面図を示している。尚、図２Ａは、上層部分を主として描いた平面図を示しており、図２Ｂはその下層部分を主として描いた平面図を示している。
【００１０】
ＮＯＲ型のフラッシュメモリ装置１は、メモリセル領域Ｍと周辺回路領域（図示せず）とに区画されており、メモリセル領域Ｍに形成されるセルアレイＡｒを周辺回路領域に形成される周辺回路（図示せず）によって駆動するように構成されている。
【００１１】
図１に示すように、セルアレイＡｒは、メモリセルトランジスタＴｍ１およびＴｍ２（以下、それぞれトランジスタＴｍ１、トランジスタＴｍ２と略す）がＸＹ方向（シリコン基板２の表面内方向）に対して行列状に配列されることによって構成されている。尚、Ｘ方向およびＹ方向は、シリコン基板２（図２Ａおよび図２Ｂ参照）の表面内において互いに直交交差する方向である。
【００１２】
図１に示すように、Ｙ方向に隣り合う２個（一対）のトランジスタＴｍ１およびＴｍ２はＹ方向に対して対称配置されており、これらの一対のトランジスタＴｍ１およびＴｍ２はドレイン領域を共用していると共に、当該ドレイン領域はＹ方向に延びるビット線ＢＬに接続されている。
【００１３】
これらの一対のトランジスタＴｍ１およびＴｍ２はＹ方向に複数対配列されている。これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２のドレイン領域が１本のビット線ＢＬに共通接続されている。尚、Ｙ方向に隣り合う二対のトランジスタＴｍ１およびＴｍ２は、ローカルソース線ＬＳＬ１またはＬＳＬ２を挟んで線対称に配設されている。
【００１４】
これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２が、Ｘ方向に離間して複数列に配列されている。これにより、トランジスタＴｍ１およびＴｍ２がＸＹ方向に対して行列状に配列されておりセルアレイＡｒを構成している。
【００１５】
これらのＸ方向に離間して複数列に配列されたトランジスタＴｍ１およびＴｍ２に対応して複数のビット線ＢＬが並設されている。これらの複数のビット線ＢＬは互いにＸ方向に同一間隔で形成されており、２（複数）本のビット線ＢＬ間にはメインソース線ＭＳＬが配設されている。このメインソース線ＭＳＬは、ソース電位となる線である。
【００１６】
Ｘ方向に配列されたトランジスタＴｍ１は、そのゲート（制御ゲート電極ＣＧ（図４、図６参照））がワード線ＷＬ１によって共通接続されている。Ｘ方向に配列されたトランジスタＴｍ２は、そのゲート（制御ゲート電極ＣＧ（図４、図６参照））がワード線ＷＬ２によって共通接続されている。ワード線ＷＬ１およびＷＬ２は、互いに平行にＸ方向に延設されている。
【００１７】
また、Ｘ方向に配列されたトランジスタＴｍ１は、そのソースがＸ方向に延びるローカルソース線ＬＳＬ１（ローカルソース線コンタクトプラグに相当）に共通接続されていると共に、Ｘ方向に配列されたトランジスタＴｍ２は、そのソースがＸ方向に延びるローカルソース線ＬＳＬ２（ローカルソース線コンタクトプラグに相当）に共通接続されている。複数のローカルソース線ＬＳＬ１およびＬＳＬ２は、互いにＹ方向に離間して配設されると共にＸ方向に延設されており、Ｙ方向に延びるメインソース線ＭＳＬに共通接続されている。
【００１８】
図２Ａおよび図２Ｂに示すように、ワード線ＷＬ１とビット線ＢＬとの交差領域には、トランジスタＴｍ１のゲート電極ＭＧ１が構成されており、ワード線ＷＬ２とビット線ＢＬとの交差領域には、トランジスタＴｍ２のゲート電極ＭＧ２が構成されている。これらのトランジスタＴｍ１およびＴｍ２のゲート電極ＭＧ１およびＭＧ２はＸＹ方向に並設されている。
【００１９】
Ｙ方向に隣り合うトランジスタＴｍ１およびＴｍ１は、そのゲート電極ＭＧ１およびＭＧ１間のＹ方向中央に配設された１本のローカルソース線ＬＳＬ１を共用している。また、同様に、Ｙ方向に隣り合うトランジスタＴｍ２およびＴｍ２は、そのゲート電極ＭＧ２およびＭＧ２間のＹ方向中央に配設された１本のローカルソース線ＬＳＬ２を共用している。
【００２０】
メインソース線ＭＳＬとワード線ＷＬ１との交差領域には、ダミーゲート電極ＤＧ１が設けられている。このダミーゲート電極ＤＧ１は、図２Ａに示すようにメインソース線ＭＳＬがその上層に配設されている関係上、実質的にメモリセルトランジスタＴｍ１およびＴｍ２のゲート電極ＭＧ１およびＭＧ２を配設できない領域に構成されている。ダミーゲート電極ＤＧ１のＹ方向両脇のシリコン基板２の表層に位置して第２のドレイン領域２ａａ（後述の図５、図６参照）および第２のソース領域２ｂｂ（後述の図６、図７参照）が形成されている。ダミートランジスタ（ダミーセルトランジスタ）ＴＤ１がダミーゲート電極ＤＧ１および第２のドレイン領域２ａａ並びに第２のソース領域２ｂｂによって構成されている。
【００２１】
メインソース線ＭＳＬとワード線ＷＬ２との交差領域には、ダミーゲート電極ＤＧ２が設けられている。このダミーゲート電極ＤＧ２は、図２Ａに示すようにメインソース線ＭＳＬがその上層に配設されている関係上、実質的にメモリセルトランジスタＴｍ１およびＴｍ２のゲート電極ＭＧ１およびＭＧ２を配設できない領域に構成されている。ダミーゲート電極ＤＧ２のＹ方向両脇のシリコン基板２の表層に位置して第２のドレイン領域２ａａおよび第２のソース領域２ｂｂが形成されている。ダミートランジスタＴＤ２は、ダミーゲート電極ＤＧ２および第２のドレイン領域２ａａ並びに第２のソース領域２ｂｂによって構成されている。
【００２２】
ダミーゲート電極ＤＧ１およびＤＧ２は過消去メモリセルを構成しており、正常な書き込みを行うことができず通常使用されないゲート電極である。これらのダミーゲート電極ＤＧ１およびＤＧ２を設けている理由は、Ｘ方向に対してゲート電極の配置規則性、配置周期性を保つためであり、製造時におけるゲート電極の寸法制御性を向上できるという効果を奏する。
【００２３】
図２Ａおよび図２Ｂに示すように、隣り合うワード線ＷＬ１およびＷＬ２間の例えば中央で且つビット線ＢＬの直下に位置してドレインヴィアプラグＤＶおよびドレインコンタクトプラグ（以下、ドレインコンタクトと称す）ＤＣが設けられている。これらのドレインヴィアプラグＤＶおよびドレインコンタクトＤＣは、シリコン基板２上から縦方向（ＸＹ平面に直交したＺ方向）に延設して構成されており、トランジスタＴｍ１およびＴｍ２の第１のドレイン領域２ａ（図４、図５参照）とその縦方向の上層に配設されるビット線ＢＬとを電気的に接続するために設けられている。
【００２４】
メインソース線ＭＳＬおよびローカルソース線ＬＳＬ１の交差領域には、ソースヴィアプラグＳＶ１が設けられている。このソースヴィアプラグＳＶ１は、ローカルソース線ＬＳＬ１の一部上およびメインソース線ＭＳＬの一部直下に挟まれるように配設されており、ローカルソース線ＬＳＬ１とメインソース線ＭＳＬとを電気的に接続するために設けられている。
【００２５】
尚、ワード線ＷＬ１は、Ｘ方向に配列されるトランジスタＴｍ１の制御ゲート電極ＣＧ（図４、図６参照）を共通接続する配線であり、ワード線ＷＬ２は、Ｘ方向に配列されるトランジスタＴｍ２の制御ゲート電極ＣＧ（図４、図６参照）を共通接続する配線である。
【００２６】
メインソース線ＭＳＬおよびローカルソース線ＬＳＬ２の交差領域には、ソースヴィアプラグＳＶ２が設けられている。このソースヴィアプラグＳＶ２は、ローカルソース線ＬＳＬ２の一部上に配設されており、ローカルソース線ＬＳＬ２とメインソース線ＭＳＬとを電気的に接続するために設けられている。
【００２７】
メインソース線ＭＳＬの一部の直下方に位置し且つＹ方向に隣り合うワード線ＷＬ１およびＷＬ２間（Ｙ方向に隣り合うローカルソース線ＬＳＬ１およびＬＳＬ２間）の例えば中央に位置してダミーコンタクトプラグＵＣ（以下、ダミーコンタクトＵＣと称す）が設けられている。このダミーコンタクトＵＣは、ドレインコンタクトＤＣとＸ方向に並設されている。
【００２８】
ダミーコンタクトＵＣは、電気構造的には例えばＹ方向に隣り合うトランジスタＴｍ１およびＴｍ２のゲート電極ＭＧ１およびＭＧ２間の干渉を防止するために設けられている。
【００２９】
以下、本実施形態の特徴に係るダミーコンタクトＵＣとその周辺の縦断面構造について説明する。図３は、図２Ａおよび図２ＢのＸ方向のＥ−Ｅ線に沿う縦断面図を示しており、図４は、図２Ａおよび図２ＢのＹ方向のＡ−Ａ線に沿う縦断面図を示している。また、図５は、図２Ａおよび図２ＢのＢ−Ｂ線に沿う縦断面図を示しており、図６は、図２Ａおよび図２ＢのＣ−Ｃ線に沿う縦断面図を示しており、図７は、図２Ａおよび図２ＢのＤ−Ｄ線に沿う縦断面図を示している。
【００３０】
以下、トランジスタＴｍ１、Ｔｍ２、ＴＤ１、ＴＤ２の断面構造の詳細を説明する。尚、図４に示すように、トランジスタＴｍ２はトランジスタＴｍ１とドレインコンタクトＤＣを挟んでＹ方向に対称構造で構成されており、トランジスタＴｍ２はトランジスタＴｍ１の構造とほぼ同一であるため、トランジスタＴｍ１の構造説明を行い、トランジスタＴｍ２の具体的な構造説明を省略する。
【００３１】
また、トランジスタＴＤ１およびＴＤ２のダミーゲート電極ＤＧ１およびＤＧ２の積層構造は、トランジスタＴｍ１およびＴｍ２のゲート電極ＭＧ１およびＭＧ２の積層ゲート電極構造と同様であるため、トランジスタＴｍ１のゲート電極ＭＧ１の具体的構造説明を行い、トランジスタＴｍ２のゲート電極ＭＧ２やダミーゲート電極ＤＧの構造説明を省略する。
【００３２】
図３、図５、図７に示すように、半導体基板としてのｐ型のシリコン基板２にはＸ方向に離間して複数の素子分離溝３が形成されている。これらの素子分離溝３はＸ方向に離間してＹ方向に沿って複数並設されておりシリコン基板２の素子領域ＳａをＸ方向に複数に区画している。これらの素子領域Ｓａは、図４に示すように、トランジスタＴｍ１およびＴｍ２の第１のドレイン領域２ａ、第１のソース領域２ｂおよびその間に挟まれたチャネル領域を含む領域であり、ビット線ＢＬの直下方に位置して形成される。また、素子領域Ｓａは、図６に示すように、ダミートランジスタＴＤ１およびＴＤ２を構成する第２のドレイン領域２ａａ、第２のソース領域２ｂｂおよびその間に挟まれたチャネル領域を含む領域も示しており、この素子領域Ｓａはメインソース線ＭＳＬの直下方に位置して形成される。
【００３３】
図３、図５、図７に示すように、複数の素子分離溝３にはそれぞれ素子分離絶縁膜４が埋込まれており、素子分離領域Ｓｂを構成している。これらの素子分離絶縁膜４は、素子分離溝３の内面に沿って形成されたシリコン酸化膜４ａと、このシリコン酸化膜４ａの内側に埋め込まれたシリコン酸化膜４ｂとによって積層構造で構成され、シリコン基板２の表面より上方に突出して構成されている。
【００３４】
素子分離溝３により区画されたシリコン基板２の素子領域Ｓａ上にはシリコン酸化膜５が形成されている。このシリコン酸化膜５は、第１のゲート絶縁膜、トンネル絶縁膜として機能する膜である。
【００３５】
このシリコン酸化膜５上にはＸ方向に隣り合う素子分離絶縁膜４間に位置して多結晶シリコン層６が形成されている。この多結晶シリコン層６は、リン等の不純物がドープされた非晶質シリコンが多結晶化して構成されており、その上面は、素子分離絶縁膜４の上面とほぼ一致するように形成されている。
【００３６】
多結晶シリコン層６の上には、多結晶シリコン層７が形成されている。この多結晶シリコン層７は、リン等の不純物がドープされた非晶質シリコンが多結晶化して構成されており、隣接する素子分離絶縁膜４の上に張り出して形成されている。これらの多結晶シリコン層６および７は、Ｘ方向断面において所謂Ｔ型形状に形成されており、トランジスタＴｍ１の浮遊ゲート電極ＦＧ（図４、図６参照）として構成される。図３、図５、図７に示すように、多結晶シリコン層７は、Ｘ方向に隣り合う浮遊ゲート電極ＦＧ間において素子分離絶縁膜４上で分断されている。
【００３７】
多結晶シリコン層７および当該多結晶シリコン層７が分断された素子分離絶縁膜４の上にはＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）８がＸ方向に沿って形成されている。このＯＮＯ膜８は、第２のゲート絶縁膜、ゲート間絶縁膜、インターポリ絶縁膜、導電層間絶縁膜として機能する。
【００３８】
このＯＮＯ膜８の上には多結晶シリコン層９が形成されている。この多結晶シリコン層９は、リン等の不純物がドープされた非晶質シリコンが多結晶化して構成された層である。多結晶シリコン層９の上にはタングステンシリサイド（ＷＳｉ）層１０が形成されており、タングステンシリサイド層１０の上にはキャップ膜としてシリコン酸化膜１１が形成されている。
【００３９】
図４および図６に示すように、制御ゲート電極ＣＧは、多結晶シリコン層９およびタングステンシリサイド層１０により構成される。トランジスタＴｍ１のゲート電極ＭＧ１やトランジスタＴｍ２のゲート電極ＭＧ２（積層ゲート電極に相当）は、シリコン基板２の上にシリコン酸化膜５を介して層６〜１０によって構成されている。
【００４０】
図４に示すように、Ｙ方向断面においては層６〜１１は、その側面が面一に形成されている。シリコン基板２の表層においてゲート電極ＭＧ１およびＭＧ２のＹ方向両脇には、一方に第１のドレイン領域２ａが形成され、他方に第１のソース領域２ｂが形成されている。これらの第１のドレイン／ソース領域２ａおよび２ｂ上にはシリコン酸化膜５を介してシリコン酸化膜１２、シリコン窒化膜１３が順に薄く形成されており、この上にはゲート電極ＭＧ１およびＭＧ２の側方に位置してＢＰＳＧ（Boro-phospho silicate glass）膜１４が埋込まれている。
【００４１】
さらに詳述すれば、図３および図４に示すように、多結晶シリコン層６および７、ＯＮＯ膜８、多結晶シリコン層９、タングステンシリサイド膜１０の側壁面にはシリコン酸化膜１２が薄く形成されている。シリコン酸化膜１１および１２の上を覆うようにバリア膜としてシリコン窒化膜１３が形成されている。シリコン窒化膜１３のＹ方向側部にはＢＰＳＧ膜１４が形成されている。
【００４２】
このＢＰＳＧ膜１４は、ドレインコンタクトＤＣやダミーコンタクトＵＣの周囲（外周部）に埋め込まれている。ＢＰＳＧ膜１４は、その上面がシリコン窒化膜１３の上面と面一になるように形成されている。
【００４３】
シリコン窒化膜１３およびＢＰＳＧ膜１４の上にはシリコン酸化膜１５が形成されている。また、シリコン酸化膜１５の上（上層）にはシリコン酸化膜１６が積層されている。これらのシリコン酸化膜１５および１６はゲート電極ＭＧ１およびＭＧ２の上層における層間絶縁膜を構成する。
【００４４】
シリコン基板２の第１のドレイン領域２ａ上にはそれぞれドレインコンタクトＤＣが形成されている。このドレインコンタクトＤＣは、第１のドレイン領域２ａ直上からＺ方向に沿って延設されており、シリコン酸化膜１５、ＢＰＳＧ膜１４、シリコン窒化膜１３、シリコン酸化膜１２、シリコン酸化膜５に対して貫通形成されている。図５に示すように、これらのドレインコンタクトＤＣはＸ方向に同一間隔および同一幅で並設されている。      
【００４５】
図５に示すように、第１のドレイン領域２ａはＸ方向に並設されており、素子分離絶縁膜４によって互いに電気的に絶縁されている。シリコン基板２の表層には第１のドレイン領域２ａに並設して第２のドレイン領域２ａａが形成されている。第２のドレイン領域２ａａは隣り合う第１のドレイン領域２ａおよび２ａ間の間隔と同一間隔をもって第１のドレイン領域２ａに対してＸ方向に並設されている。複数の第１のドレイン領域２ａと第２のドレイン領域２ａａは、素子分離絶縁膜４によって互いに電気的に絶縁されている。
【００４６】
第２のドレイン領域２ａａ上にはダミーコンタクトＵＣが形成されている。ドレインコンタクトＤＣはＸ方向に並設されているが、ダミーコンタクトＵＣは、隣り合うドレインコンタクトＤＣ間のＸ方向の間隔と同一間隔をもって当該ドレインコンタクトＤＣに並設されていると共に、ドレインコンタクトＤＣのＸ方向幅と同一幅で形成されている。ダミーコンタクトＵＣとドレインコンタクトＤＣとは層１２〜１４によってＸ方向に互いに電気的に分離されている。
【００４７】
ドレインコンタクトＤＣおよびダミーコンタクトＵＣは、同一材料によって構成されている。これらのドレインコンタクトＤＣおよびダミーコンタクトＤＣは、タングステン層１７と、このタングステン層１７の下面および側面を覆うように形成されたバリアメタル膜１８とによって金属配線層として構成されている。
【００４８】
他方、図７に示すように、シリコン基板２の表層には第１のソース領域２ｂがＸ方向に並設されている。複数の第１のソース領域２ｂは素子分離絶縁膜４によってＸ方向に互いに電気的に絶縁されている。また、シリコン基板２の表層には第１のソース領域２ｂに並設して第２のソース領域２ｂｂが形成されている。第２のソース領域２ｂｂは、隣り合う第１のソース領域２ｂおよび２ｂ間の間隔と同一間隔をもって第１のソース領域２ｂに対してＸ方向に並設されている。複数の第１のソース領域２ｂおよび第２のソース領域２ｂｂは、素子分離絶縁膜４によって互いに電気的に絶縁されている。
【００４９】
これらの第１および第２のソース領域２ｂおよび２ｂｂ上にはローカルソース線ＬＳＬ１が形成されている。ローカルソース線ＬＳＬ１は、それぞれＸ方向に複数設けられた第１および第２のソース領域２ｂおよび２ｂｂ（素子領域Ｓａ）上を連結して渡り当該複数の第１および第２のソース領域２ｂおよび２ｂｂに対して構造的および電気的に接続して構成されている。ローカルソース線ＬＳＬ１は、それぞれ複数の素子領域Ｓａおよび素子分離領域Ｓｂを跨いでＸ方向に沿って形成されている。尚、構造断面を図示しないが、ローカルソース線ＬＳＬ２もローカルソース線ＬＳＬ１と同様の構造である。
【００５０】
図４ないし図６に示すように、ドレインコンタクトＤＣ、ダミーコンタクトＵＣ、シリコン酸化膜１５、ローカルソース線ＬＳＬ１およびＬＳＬ２の上面は平面状に形成されている。図４および図７に示すように、シリコン酸化膜１５、ダミーコンタクトＵＣ、ローカルソース線ＬＳＬ１およびＬＳＬ２の上には層間絶縁膜１６が形成されている。
【００５１】
図４および図５に示すように、ドレインコンタクトＤＣ上の一部にはドレインヴィアプラグＤＶが形成されている。このドレインヴィアプラグＤＶは、個々のドレインコンタクトＤＣの上に形成されている。
【００５２】
他方、図６および図７に示すように、ローカルソース線ＬＳＬ１上の一部にはソースヴィアプラグＳＶ１が形成されており、ローカルソース線ＬＳＬ２上の一部にはソースヴィアプラグＳＶ２が形成されている。
【００５３】
ドレインヴィアプラグＤＶ、ソースヴィアプラグＳＶ１およびＳＶ２は、同一の積層構造によって構成されており、それぞれ、タングステン層１９と、このタングステン層１９の下面および側面を覆うように形成されたバリアメタル膜２０とにより金属配線層として形成されている。図４ないし図７に示すように、層間絶縁膜１６、ドレインヴィアプラグＤＶ、ソースヴィアプラグＳＶ１およびＳＶ２の上面は平面状に形成されている。
【００５４】
図４および図５に示すように、ビット線ＢＬは、層間絶縁膜１６およびドレインヴィアプラグＤＶの上に形成され、図２Ａに示すように、Ｙ方向に離間して形成された複数のドレインヴィアプラグＤＶを連結結合している。
【００５５】
図６および図７に示すように、メインソース線ＭＳＬは、層間絶縁膜１６およびソースヴィアプラグＳＶ１およびＳＶ２の上に形成され、図２Ａおよび図６に示すように、Ｙ方向に離間して形成された複数のソースヴィアプラグＳＶ１およびＳＶ２を連結結合している。このメインソース線ＭＳＬの下方にはダミーコンタクトＵＣも構成されているが、メインソース線ＭＳＬはダミーコンタクトＵＣとは電気的に接続していない。
【００５６】
図３ないし図７に示すように、メモリセル領域Ｍ内においてはシリコン基板２上に多層構造で構成されており、下層側から上層側に向けて（１）シリコン基板２の表層ＬＹ１、（２）コンタクトプラグ形成層ＬＹ２、（３）ヴィアプラグ形成層ＬＹ３、（４）配線層ＬＹ４の多層構造で構成されている。尚、（２）コンタクトプラグ形成層ＬＹ２と同一層の一部に（２ａ）積層ゲート電極層ＬＹ２ａが設けられる。コンタクトプラグ形成層ＬＹ２の高さは、積層ゲート電極の構成層ＬＹ２ａの高さよりも高い。
【００５７】
これらの層（１）〜（４）内には、以下に示す電気的導電要素が形成されている。
（１）表層ＬＹ１
ドレイン領域２ａ、２ａａ、ソース領域２ｂ、２ｂｂ
（２）コンタクトプラグ形成層ＬＹ２
ドレインコンタクトＤＣ、ダミーコンタクトＵＣ、ローカルソース線ＬＳＬ１、ＬＳＬ２
（２ａ）積層ゲート電極層ＬＹ２ａ
メモリセルトランジスタＴｍ１の積層ゲート電極ＭＧ１（浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ）、メモリセルトランジスタＴｍ２の積層ゲート電極ＭＧ２（浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ）、ダミートランジスタＴＤ１のゲート電極ＤＧ１、ダミートランジスタＴＤ２のゲート電極ＤＧ２
（３）ヴィアプラグ形成層ＬＹ３
ドレインヴィアプラグＤＶ、ソースヴィアプラグＳＶ１、ＳＶ２
（４）配線層ＬＹ４
ビット線ＢＬ、メインソース線ＭＳＬ
詳細は後述するが、これらの層（１）〜（４）の同一層内の各電気的導電要素は製造プロセス上同一工程で形成される。
【００５８】
本実施形態においては、ドレインコンタクトＤＣとＸ方向に並設してダミーコンタクトＵＣを設けている。ダミーコンタクトＵＣは、隣り合うドレインコンタクトＤＣ間に対して当該ドレインコンタクトＤＣ間のＸ方向間隔と同一間隔で配設されている。また、ダミーコンタクトＵＣは、Ｙ方向に隣り合うワード線ＷＬ１およびＷＬ２間のほぼ中央に配設されている。
【００５９】
発明者らは、上述説明したような配設関係でダミーコンタクトＵＣを設けた場合と、当該ダミーコンタクトＵＣを設けずダミーコンタクトＵＣの構成領域に層間絶縁膜を埋め込んだ従来構造との特性結果を比較している。
【００６０】
例えば図２Ｂに示すように、ダミーコンタクトＵＣのＸ方向両脇にはドレインコンタクトＤＣが構成されているが、当該ドレインコンタクトＤＣをＹ方向に挟んだトランジスタＴｍ１およびＴｍ２のゲート電極ＭＧ１およびＭＧ２間の干渉（図２Ａおよび図２Ｂに示す干渉経路Ｋ参照）は、
（Ａ）ダミーコンタクトＵＣを設けない場合  ５ｍＶ
（Ｂ）ダミーコンタクトＵＣを設けた場合    ０．５ｍＶ
として測定されている。すなわちこの実験結果によれば、干渉電圧が１０倍程度の大きな差として検出されており、ダミーコンタクトＵＣを設けることによって干渉を抑制できることが確認されている。
【００６１】
図２Ａおよび図２Ｂに示すように、Ｘ方向に隣り合うトランジスタＴｍ１のゲート電極ＭＧ１間で且つメインソース線ＭＳＬの直下にはダミーゲート電極ＤＧ１が設けられており、Ｘ方向に隣り合うトランジスタＴｍ２のゲート電極ＭＧ２間にはダミーゲート電極ＤＧ２が設けられているが、これらのダミーゲート電極ＤＧ１またはＤＧ２にワード線ＷＬ１またはＷＬ２から電圧が与えられダミートランジスタＴＤ１またはＴＤ２がオンになると、当該ダミートランジスタＴＤ１またはＴＤ２にオン電流が流れ、ソースコンタクトＬＳＬ１またはＬＳＬ２からダミーコンタクトＵＣに対してリークが生じる。
【００６２】
しかし、このときダミートランジスタＴＤ１およびＴＤ２のオン抵抗が高いため、ソースコンタクトＬＳＬ１およびダミーコンタクトＵＣ間、および、ソースコンタクトＬＳＬ２およびダミーコンタクトＵＣ間の電圧降下が大きいことも確認されており、このリーク電流の影響はメモリセルトランジスタＴｍ１およびＴｍ２のデータ保持特性に影響を与えるほどではないことが確認されている。
【００６３】
本実施形態に係る構造によれば、ドレインコンタクトＤＣに並設してダミーコンタクトＵＣを設けたので、メモリセルトランジスタＴｍ１およびＴｍ２のデータ保持特性を維持しながら、ドレインコンタクトＤＣをＹ方向に挟んで隣り合うゲート電極ＭＧ１およびＭＧ２間の干渉を抑制することができる。
【００６４】
ダミーコンタクトＵＣがＸ方向の複数のドレインコンタクトＤＣ間に設けられているため、ダミーコンタクトＵＣのＸ方向両脇の複数のドレインコンタクトＤＣをＹ方向に挟んで隣り合うゲート電極ＭＧ１およびＭＧ２間の干渉を抑制することができる。
【００６５】
＜製造方法について＞
以下、上述構造の製造方法について、図８ないし図２０Ｄを参照しながら説明する。
図８ないし図１３は、製造途中におけるＹ方向に沿う断面図を前述説明した図３に対応して示している。
【００６６】
図８に示すように、シリコン基板２を８００℃の酸素雰囲気中で加熱し、シリコン基板２の表面に１０［ｎｍ］のシリコン酸化膜５を形成し、次に、減圧ＣＶＤ(Low Pressure Chemical Vapor Deposition)法によりリン等の不純物がドープされた非晶質シリコンを６０［ｎｍ］程度堆積し、次に、減圧ＣＶＤ法によりシリコン窒化膜２１を１００［ｎｍ］程度堆積すると共に、シリコン酸化膜２２を１５０［ｎｍ］程度堆積する。尚、非晶質シリコンは、後に熱処理されることによって多結晶化するため、図８以降の図面には多結晶シリコン層６として符号６を付している。
【００６７】
次に、図９に示すように、フォトレジスト（図示せず）を塗布し、通常のフォトリソグラフィ技術によりパターンニングし、当該フォトレジストのマスクパターンをマスクとしてＲＩＥ(Reactive Ion Etching)法によりシリコン酸化膜２２を除去加工すると共にシリコン窒化膜２１を除去加工する。次に、Ｏ２プラズマ中に晒すことでフォトレジストを除去し、シリコン酸化膜２２をマスクとして多結晶シリコン層６を除去加工する。
【００６８】
次に、図１０に示すように、シリコン酸化膜２２をマスクとしてシリコン酸化膜５を加工し、シリコン基板２の表層に素子分離溝３を形成し、酸素雰囲気中で１０００℃に加熱することで素子分離溝３の内面に沿って６［ｎｍ］のシリコン酸化膜４ａを形成する。
【００６９】
次に、図１１に示すように、素子分離溝３内のシリコン酸化膜４ａの内側にＨＤＰ（High Density Plasma）−ＣＶＤ法によりシリコン酸化膜４ｂを堆積し、ＣＭＰ（Chemical Mechanical Polishing）法によりシリコン窒化膜２１をストッパーとしてシリコン酸化膜４ｂを平坦化処理し、９００℃の窒素雰囲気中で加熱する。
【００７０】
次に、図１２に示すように、バッファードフッ酸溶液（ＢＨＦ）に１０秒程度浸すと共に１５０℃のリン酸処理を施すことによってシリコン窒化膜２１を除去し、ダイリュートフッ酸（ＤＨＦ）溶液でシリコン酸化膜４ｂを２０［ｎｍ］程度エッチング処理し、減圧ＣＶＤ法によりリン等の不純物がドープされた非晶質シリコンを堆積すると共に、非晶質シリコン上にフォトレジスト（図示せず）を塗布し、フォトレジストを通常のフォトリソグラフィ技術によってパターンニングし、当該フォトレジストによるマスクパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法によりシリコン酸化膜４ｂ上で非晶質シリコンを分断処理加工する。尚、この非晶質シリコンは、後の熱処理によって多結晶化するため、図１２以降の図面には多結晶シリコン層７として符号７を付している。
【００７１】
次に、図１３に示すように、減圧ＣＶＤ法によりＯＮＯ膜８（シリコン酸化膜を５［ｎｍ］、シリコン窒化膜を５［ｎｍ］、シリコン酸化膜を５［ｎｍ］）を形成すると共に、リン等の不純物がドープされた非晶質シリコン（多結晶シリコン層９）を１００［ｎｍ］堆積し、その上にタングステンシリサイド膜１０を１００［ｎｍ］形成した後、シリコン酸化膜１１を２００［ｎｍ］堆積する。
【００７２】
図１４Ａ〜図２０Ａは、製造途中における図２Ａおよび図２ＢのＡ−Ａ線に沿う縦断面図を図４に対応して示している。図１４Ｂ〜図１９Ｂは、製造途中における図２Ａおよび図２ＢのＢ−Ｂ線に沿う縦断面図を図５に対応して示している。図１４Ｃ〜図２０Ｃは、製造途中における図２Ａおよび図２ＢのＣ−Ｃ線に沿う縦断面図を図６に対応して示している。図１４Ｄ〜図１９Ｄは、製造途中における図２Ａおよび図２ＢのＤ−Ｄ線に沿う縦断面図を図７に対応して示している。
【００７３】
図１４Ａないし図１４Ｄは、それぞれ、図１３の製造工程完了時におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線の各断面線に沿った縦断面構造を示している。これらの図１４Ａないし図１４Ｄに示すように、この時点では前述した図１３に示す積層構造がＸ方向に沿って同一構造で形成されている。
【００７４】
次に、図１５Ａないし図１５Ｄに示すように、シリコン酸化膜１１の上にフォトレジスト（図示せず）を塗布し、当該フォトレジストをパターンニングし、当該フォトレジストのマスクパターンをマスクとしてシリコン酸化膜１１をＲＩＥ法によって除去処理加工し、マスクパターンを除去する。
【００７５】
次に、図１６Ａないし図１６Ｄに示すように、シリコン酸化膜１１をマスクとしてタングステンシリサイド膜１０、多結晶シリコン層９、ＯＮＯ膜８、多結晶シリコン層７および６をＲＩＥ法により順次、除去処理加工し、不純物をイオン注入しソース／ドレイン領域２ａ、２ｂ、２ａａ、２ｂｂを形成する。尚、必要に応じて、この後の工程においてスペーサを形成して高濃度の不純物をイオン注入することで特にドレイン領域２ａ、２ａａに対して高濃度のドレイン領域を形成しても良い。
【００７６】
次に、図１７Ａないし図１７Ｄに示すように、１０００℃に設定した酸素雰囲気中で加熱し、多結晶シリコン層９、ＯＮＯ膜８、多結晶シリコン層７および６の側壁面およびシリコン酸化膜５の上面に沿ってシリコン酸化膜１２を形成する。
【００７７】
次に、図１８Ａないし図１８Ｄに示すように、減圧ＣＶＤ法により各層５〜１１を覆うように２０［ｎｍ］程度のシリコン酸化膜（図示せず）を形成し、その上を覆うように３０［ｎｍ］程度のシリコン窒化膜１３を堆積する。
【００７８】
次に、図１９Ａないし図１９Ｄに示すように、常圧ＣＶＤ法により７００［ｎｍ］程度の膜厚でＢＰＳＧ膜１４を堆積し、８５０℃のＮ２雰囲気中で加熱しＢＰＳＧ膜１４をリフロー処理する。次に、プラズマＣＶＤ法により２００［ｎｍ］程度の膜厚でシリコン酸化膜１５を堆積する。
【００７９】
次に、図２０Ａないし図２０Ｄに示すように、シリコン酸化膜１５の上にレジスト（図示せず）を塗布し、当該レジストをパターンニングし、当該マスクパターンをマスクとしてシリコン酸化膜１５、ＢＰＳＧ膜１４をＲＩＥ法により除去加工処理する。次に、Ｏ２プラズマ処理し、フォトレジストを除去する。次に、シリコン窒化膜１３、シリコン酸化膜１２および５を除去加工処理する。次に、バリアメタル膜１８をスパッタ処理し、ＣＶＤ法によりタングステン１７を堆積し、シリコン酸化膜１５をストッパーとしてＣＭＰ法によりタングステン１７およびバリアメタル膜１８を平坦化処理する。
【００８０】
次に、図３ないし図７に示すように、ドレインコンタクトＤＣ、ローカルソース線コンタクトＬＳＬ１、ＬＳＬ２、ダミーコンタクトＤＣ、シリコン酸化膜１５上にシリコン酸化膜１６を堆積し、当該シリコン酸化膜１６上にレジストを塗布してパターンニングし、シリコン酸化膜１６をＲＩＥ法により除去加工処理する。次に、バリアメタル膜２０をスパッタ処理すると共に、その内側にタングステン１９を埋込み、ＣＭＰ法により平坦化処理する。これにより、ソースヴィアプラグＳＶ１、ＳＶ２およびドレインヴィアプラグＤＶを同一工程で形成できる。さらに、ドレインヴィアプラグＤＶの上にビット線ＢＬをＹ方向に沿って形成すると同時に、ソースヴィアプラグＳＶ１、ＳＶ２の上を渡るようにメインソース線ＭＳＬをＹ方向に沿って形成する。さらに、上層配線を形成する工程や、後工程などを経てＮＯＲ型のフラッシュメモリ装置１を構成できる。
【００８１】
本実施形態に係る製造方法によれば、ダミーコンタクトＵＣと複数のドレインコンタクトＤＣとをＸ方向に対して周期的、規則的に同一間隔で形成しているため当該コンタクトＤＣおよびＵＣを形成するために必要なマスクパターンをＸ方向に同一間隔で形成すれば良くなり、ドレインコンタクトＤＣの寸法制御が容易になる。しかも、フォトマスクの設計スピードを向上でき製造性を向上できる。
【００８２】
また、ビット線ＢＬとメインソース線ＭＳＬとをＸ方向に同一間隔で並設するように形成しているため、当該ビット線ＢＬとメインソース線ＭＳＬとを形成するために必要なマスクパターンをＸ方向に同一間隔で形成すれば良くなり、寸法制御が容易になる。しかもフォトマスクの設計スピードを向上でき製造性を向上できる。
【００８３】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
メインソース線ＭＳＬおよび複数のビット線ＢＬをＸ方向に同一幅および同一間隔で形成した実施形態を示したが、本発明では異なる幅または／および異なる間隔で形成しても良い。
【００８４】
複数のドレインコンタクトＤＣをＸ方向に同一幅および同一間隔で形成した実施形態を示したが、本発明では異なる幅または／および異なる間隔に形成しても良い。
複数のドレインコンタクトＤＣの間にダミーコンタクトＵＣを設けた実施形態を示したが、複数のドレインコンタクトＤＣとダミーコンタクトＵＣが並設されておりトランジスタＴｍ１、Ｔｍ２間の干渉抑制効果があれば端部にダミーコンタクトＵＣを設けた構造にも適用可能である。
【００８５】
多結晶シリコン層７が隣接する素子分離絶縁膜４の上に張り出して形成された実施形態を示したが、本発明では多結晶シリコン層７が隣接する素子分離絶縁膜４の上に張り出さない構造にも適用可能である。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施形態に係るフラッシュメモリ装置のメモリセル領域の一部を示す電気的構成図
【図２Ａ】図１に対応した領域の構造を示す平面図（上層領域および下層領域を含む）
【図２Ｂ】図１に対応した領域の構造を示す平面図（下層領域のみ）
【図３】図２Ａおよび図２ＢのＥ−Ｅ線に沿って模式的に示す縦断面図
【図４】図２Ａおよび図２ＢのＡ−Ａ線に沿って模式的に示す縦断面図
【図５】図２Ａおよび図２ＢのＢ−Ｂ線に沿って模式的に示す縦断面図
【図６】図２Ａおよび図２ＢのＣ−Ｃ線に沿って模式的に示す縦断面図
【図７】図２Ａおよび図２ＢのＤ−Ｄ線に沿って模式的に示す縦断面図
【図８】製造途中において図２Ａおよび図２ＢのＥ−Ｅ線に沿って模式的に示す縦断面図（その１）
【図９】製造途中において図２Ａおよび図２ＢのＥ−Ｅ線に沿って模式的に示す縦断面図（その２）
【図１０】製造途中において図２Ａおよび図２ＢのＥ−Ｅ線に沿って模式的に示す縦断面図（その３）
【図１１】製造途中において図２Ａおよび図２ＢのＥ−Ｅ線に沿って模式的に示す縦断面図（その４）
【図１２】製造途中において図２Ａおよび図２ＢのＥ−Ｅ線に沿って模式的に示す縦断面図（その５）
【図１３】製造途中において図２Ａおよび図２ＢのＥ−Ｅ線に沿って模式的に示す縦断面図（その６）
【図１４Ａ】製造途中において図２Ａおよび図２ＢのＡ−Ａ線に沿って模式的に示す縦断面図（その１）
【図１４Ｂ】製造途中において図２Ａおよび図２ＢのＢ−Ｂ線に沿って模式的に示す縦断面図（その１）
【図１４Ｃ】製造途中において図２Ａおよび図２ＢのＣ−Ｃ線に沿って模式的に示す縦断面図（その１）
【図１４Ｄ】製造途中において図２Ａおよび図２ＢのＤ−Ｄ線に沿って模式的に示す縦断面図（その１）
【図１５Ａ】製造途中において図２Ａおよび図２ＢのＡ−Ａ線に沿って模式的に示す縦断面図（その２）
【図１５Ｂ】製造途中において図２Ａおよび図２ＢのＢ−Ｂ線に沿って模式的に示す縦断面図（その２）
【図１５Ｃ】製造途中において図２Ａおよび図２ＢのＣ−Ｃ線に沿って模式的に示す縦断面図（その２）
【図１５Ｄ】製造途中において図２Ａおよび図２ＢのＤ−Ｄ線に沿って模式的に示す縦断面図（その２）
【図１６Ａ】製造途中において図２Ａおよび図２ＢのＡ−Ａ線に沿って模式的に示す縦断面図（その３）
【図１６Ｂ】製造途中において図２Ａおよび図２ＢのＢ−Ｂ線に沿って模式的に示す縦断面図（その３）
【図１６Ｃ】製造途中において図２Ａおよび図２ＢのＣ−Ｃ線に沿って模式的に示す縦断面図（その３）
【図１６Ｄ】製造途中において図２Ａおよび図２ＢのＤ−Ｄ線に沿って模式的に示す縦断面図（その３）
【図１７Ａ】製造途中において図２Ａおよび図２ＢのＡ−Ａ線に沿って模式的に示す縦断面図（その４）
【図１７Ｂ】製造途中において図２Ａおよび図２ＢのＢ−Ｂ線に沿って模式的に示す縦断面図（その４）
【図１７Ｃ】製造途中において図２Ａおよび図２ＢのＣ−Ｃ線に沿って模式的に示す縦断面図（その４）
【図１７Ｄ】製造途中において図２Ａおよび図２ＢのＤ−Ｄ線に沿って模式的に示す縦断面図（その４）
【図１８Ａ】製造途中において図２Ａおよび図２ＢのＡ−Ａ線に沿って模式的に示す縦断面図（その５）
【図１８Ｂ】製造途中において図２Ａおよび図２ＢのＢ−Ｂ線に沿って模式的に示す縦断面図（その５）
【図１８Ｃ】製造途中において図２Ａおよび図２ＢのＣ−Ｃ線に沿って模式的に示す縦断面図（その５）
【図１８Ｄ】製造途中において図２Ａおよび図２ＢのＤ−Ｄ線に沿って模式的に示す縦断面図（その５）
【図１９Ａ】製造途中において図２Ａおよび図２ＢのＡ−Ａ線に沿って模式的に示す縦断面図（その６）
【図１９Ｂ】製造途中において図２Ａおよび図２ＢのＢ−Ｂ線に沿って模式的に示す縦断面図（その６）
【図１９Ｃ】製造途中において図２Ａおよび図２ＢのＣ−Ｃ線に沿って模式的に示す縦断面図（その６）
【図１９Ｄ】製造途中において図２Ａおよび図２ＢのＤ−Ｄ線に沿って模式的に示す縦断面図（その６）
【図２０Ａ】製造途中において図２Ａおよび図２ＢのＡ−Ａ線に沿って模式的に示す縦断面図（その７）
【図２０Ｂ】製造途中において図２Ａおよび図２ＢのＢ−Ｂ線に沿って模式的に示す縦断面図（その７）
【図２０Ｃ】製造途中において図２Ａおよび図２ＢのＣ−Ｃ線に沿って模式的に示す縦断面図（その７）
【図２０Ｄ】製造途中において図２Ａおよび図２ＢのＤ−Ｄ線に沿って模式的に示す縦断面図（その７）
【符号の説明】
【００８７】
図面中、１はフラッシュメモリ装置（半導体装置）、２ａはメモリセルトランジスタの第１のドレイン領域、２ｂはメモリセルトランジスタの第１のソース領域、２ａａはダミートランジスタの第２のドレイン領域、２ｂｂはダミートランジスタの第２のソース領域、Ｔｍ１、Ｔｍ２はメモリセルトランジスタ、ＤＣはドレインコンタクトプラグ、ＴＤ１、ＴＤ２はダミートランジスタ、ＵＣはダミーコンタクトプラグ、ＬＳＬ１、ＬＳＬ２はローカルソース線コンタクトプラグ、ＳＶ１、ＳＶ２はソースヴィアプラグ、ＭＳＬはメインソース線、ＢＬはビット線である。
【図１】
2008177483.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2008177483.tif 000016
【図１４Ａ】
2008177483.tif 000017
【図１４Ｂ】
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【図１４Ｃ】
2008177483.tif 000019
【図１４Ｄ】
2008177483.tif 000020
【図１５Ａ】
2008177483.tif 000021
【図１５Ｂ】
2008177483.tif 000022
【図１５Ｃ】
2008177483.tif 000023
【図１５Ｄ】
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【図１６Ａ】
2008177483.tif 000025
【図１６Ｂ】
2008177483.tif 000026
【図１６Ｃ】
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【図１６Ｄ】
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【図１７Ａ】
2008177483.tif 000029
【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
2008177483.tif 000032
【図１８Ａ】
2008177483.tif 000033
【図１８Ｂ】
2008177483.tif 000034
【図１８Ｃ】
2008177483.tif 000035
【図１８Ｄ】
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【図１９Ａ】
2008177483.tif 000037
【図１９Ｂ】
2008177483.tif 000038
【図１９Ｃ】
2008177483.tif 000039
【図１９Ｄ】
2008177483.tif 000040
【図２０Ａ】
2008177483.tif 000041
【図２０Ｂ】
2008177483.tif 000042
【図２０Ｃ】
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【図２０Ｄ】
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