(57)【要約】【課題】静電気等のサージ電圧から内部回路を保護する性能（動作速度や静電破壊耐性）を向上させた静電破壊保護回路を提供することを目的とする。【解決手段】配線３とＶＳＳ（接地電圧）配線４との間にＮチャネル型のＭＯＳトランジスタ５を接続する。配線３とＭＯＳトランジスタ５のゲートとの間に第１のキャパシタ６を、ＶＳＳ配線４とゲートとの間に第２のキャパシタ７を接続する。入出力端子２に印加される電圧は、これら容量素子によって分圧され、当該分圧電圧がゲートに印加される。サージが発生した場合には、分圧電圧によってＭＯＳトランジスタ５が強制的にオンして電流が流れ、内部回路１が保護される。更に過大なサージに対しては寄生バイポーラトランジスタがオンする。ゲートとＶＳＳ配線４との間にツェナーダイオード８を配置し、ゲートに印加される電圧が一定電圧以上に上昇しないようにする。【選択図】図１
2008021735.tif 000002
【特許請求の範囲】
【請求項１】
端子と内部回路とを繋ぐ第１の配線に接続された静電破壊保護回路であって、
第１の電圧を供給する第２の配線と、
前記第１の配線と前記第２の配線との間に接続され、前記端子を通して前記第１の配線に印加される電圧を分圧する第１及び第２の容量素子と、
ドレインが前記第１の配線と接続され、ソースが前記第２の配線と接続され、ゲートに前記第１及び第２の容量素子によって分圧された電圧が印加されたＭＯＳトランジスタとを有することを特徴とする静電破壊保護回路。
【請求項２】
前記ゲートと前記第２の配線との間に、前記ゲートに印加される電圧を制限する第１の電圧制限素子を有することを特徴とする請求項１に記載の静電破壊保護回路。
【請求項３】
前記ゲートと前記第１の配線との間に、前記ゲートに印加される電圧を制限する第２の電圧制限素子を有することを特徴とする請求項１または請求項２に記載の静電破壊保護回路。
【請求項４】
前記電圧制限素子はツェナーダイオードであることを特徴とする請求項２または請求項３に記載の静電破壊保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の静電破壊を防止するための静電破壊保護回路に関するものである。
【背景技術】
【０００２】
従来より半導体集積回路では、静電気，過電圧，周辺機器から放射される電磁ノイズ等のサージ電圧に対する耐性を強化するため、入出力端子の近辺に保護回路（以下、静電破壊保護回路と称する）が設けられている。
【０００３】
従来の静電破壊保護回路について、図５を参照しながら説明する。シリコンウェハ等から成る半導体基板上には内部回路１００が設けられている。内部回路１００はアナログ回路やデジタル回路であり、入力回路，出力回路，入出力回路等を含む。そして、内部回路１００と入出力端子１０１とを繋ぐ配線１０２には、ソースが接地配線に接続され、ドレインが配線１０２に接続され、ゲートとソースとがいわゆるダイオード接続されたＮチャネル型ＭＯＳトランジスタＮから成るＭＯＳトランジスタ型保護回路１０３が接続されている。
【０００４】
ＭＯＳトランジスタ型保護回路１０３の動作について説明する。入出力端子１０１を通してサージ電圧１０４が印加されると、ソース・ドレイン間でブレークダウンが生じ、これによりＭＯＳトランジスタＮの寄生バイポーラトランジスタがオンし、入出力端子１０１側から接地電圧ＧＮＤ側に電流が流れる。
【０００５】
以上のような動作によって、内部回路１００は静電破壊から保護される。なお、上記のようなＭＯＳトランジスタを静電破壊保護回路の素子として利用したもの以外にもＰＮダイオードを利用したものや，サイリスタを利用したものなど様々な種類の静電破壊保護回路が考案されている。
【０００６】
本発明に関連する技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開平５−１０２４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年の半導体デバイスの微細化・高集積化により、静電破壊の発生が増大する傾向にある。しかしながら、上述したような従来の静電破壊保護回路では静電破壊に対する保護が十分でないという懸念があった。
【０００８】
例えば、過大なサージ電圧に耐え切れず、保護回路のＭＯＳトランジスタＮ自身が静電破壊されてしまうという問題がある。
【０００９】
また、上述した従来のＭＯＳトランジスタ型保護回路では、ソース・ドレイン間ブレークダウンと寄生バイポーラ動作を利用している。そのため、ソース・ドレイン間ブレークダウンが生じる前にサージ電圧が内部回路に印加され、内部回路素子に静電破壊等の悪影響が生じるという問題がある。
【００１０】
そこで本発明は、静電気等のサージ電圧から内部回路を保護する性能（静電破壊耐性や動作速度）を向上させた静電破壊保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の静電破壊保護回路は、端子と内部回路とを繋ぐ第１の配線に接続された静電破壊保護回路であって、第１の電圧を供給する第２の配線と、前記第１の配線と前記第２の配線との間に接続され、前記端子を通して前記第１の配線に印加される電圧を分圧する第１及び第２の容量素子と、ドレインが前記第１の配線と接続され、ソースが前記第２の配線と接続され、ゲートに前記第１及び第２の容量素子によって分圧された電圧が印加されたＭＯＳトランジスタとを有することを特徴とする。
【００１２】
また、本発明の保護回路は、前記ゲートと前記第２の配線との間に、前記ゲートに印加される電圧を制限する第１の電圧制限素子を有することを特徴とする。
【００１３】
また、本発明の保護回路は、前記ゲートと前記第１の配線との間に、前記ゲートに印加される電圧を制限する第２の電圧制限素子を有することを特徴とする。
【発明の効果】
【００１４】
本発明の静電破壊保護回路は、端子に印加される電圧を容量素子で分圧し、当該分圧電圧をＭＯＳトランジスタのゲートに印加するように構成した。ゲートに印加される電圧は、第１及び第２の容量素子の各容量値（電圧制限素子を設けた場合には当該容量値を含む）を調整することで、任意の値とすることができる。かかる構成によれば、異常なサージ電圧が発生した場合、当該分圧電圧でＭＯＳトランジスタをオンさせて電流を流すことができ、内部回路を静電破壊から素早く保護することができる。
【００１５】
また、ＭＯＳトランジスタのゲートに印加される電圧を制限するための電圧制限素子を接続した場合には、サージ電圧によるＭＯＳトランジスタのゲート破壊を抑え、結果として保護回路自身の破壊を抑止することができる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の第１の実施形態について図面を参照しながら説明する。図１は本実施形態の静電破壊保護回路を含む回路図の概略であり、図２は当該保護回路のデバイス構造の断面図である。
【００１７】
シリコンウェハ等から成る半導体基板上には内部回路１が設けられている。内部回路１はアナログ回路やデジタル回路であり、入力回路，出力回路，入出力回路等を含む。そして、内部回路１と入力端子または出力端子（以下、入出力端子２と称する）とを繋ぐ配線３（第１の配線）には、本実施形態の静電破壊保護回路が接続されている。
【００１８】
本実施形態の静電破壊保護回路は、ソースがＶＳＳ（通常は接地電圧）配線４（第２の配線）と接続され、ドレインが配線３に接続されたＮチャネル型のＭＯＳトランジスタ５と、ＭＯＳトランジスタ５のゲートと配線３（ＭＯＳトランジスタ５のドレイン）との間に接続された第１のキャパシタ６と、ＭＯＳトランジスタ５のゲートとＶＳＳ配線４（ＭＯＳトランジスタ５のソース）との間に接続された第２のキャパシタ７と、ＭＯＳトランジスタ５のゲートとＶＳＳ配線４（ＭＯＳトランジスタ５のソース）との間に接続されたツェナーダイオード８とから構成されている。ツェナーダイオード８のアノードはＶＳＳ配線４と接続され、カソードはＭＯＳトランジスタ５のゲートと接続されている。
【００１９】
ＭＯＳトランジスタ５のゲートと、第１のキャパシタ６，第２のキャパシタ７，及びツェナーダイオード８との接続点をノードＸとし、当該ノードの電圧をＶｘとする。Ｖｘは、入出力端子２に印加される電圧を、第１及び第２のキャパシタ６，７の容量（Ｃ１，Ｃ２）及びツェナーダイオード８の寄生容量（Ｃｚ）によって分圧した電圧である。このゲートに印加される電圧Ｖｘは、第１の及び第２のキャパシタ６，７及びツェナーダイオード８の各容量値（Ｃ１，Ｃ２，Ｃｚ）を調整することで任意の値とすることができる。ＭＯＳトランジスタ５のゲート絶縁膜の膜厚にもよるが、電圧Ｖｘは例えば１０ボルト以下になるように設定し、ゲート絶縁膜の破壊が生じないようにする。
【００２０】
また、入出力端子２にサージ電圧が印加されると、Ｖｘの上昇によってＭＯＳトランジスタ５がオンするように、第１及び第２のキャパシタ６、７の容量値、ツェナーダイオード８の寄生容量値は調節されている。また、後述するように、ＭＯＳトランジスタ５のブレークダウンが生じて寄生バイポーラトランジスタ３０がオンする前に、ＭＯＳトランジスタ５が強制的にオンになるようにも調節されている。さらには、入出力端子２に接地電圧から電源電圧の電圧が印加される通常動作の状態では、分圧電圧ＶｘによってＭＯＳトランジスタ５がオンしないように調節されている。
【００２１】
なお、第１及び第２のキャパシタ６，７として、ＭＯＳトランジスタ５のゲート電極とソース及びドレイン層との間にある寄生的な容量を用いることも可能ではある。しかしながら、ＭＯＳトランジスタ５をオンさせる目的の値の分圧電圧Ｖｘを精度良く得る観点からは、容量素子を別途設けることが好ましい。
【００２２】
次に、上述した第１の実施形態に係る静電破壊保護回路のデバイス構造について図２を参照しながら説明する。Ｐ型の半導体基板１０上にはＮ型のエピタキシャル層１１が形成され、エピタキシャル層１１の表面にはＰ型のウェル層１２，１３が形成されている。そして、上述したＭＯＳトランジスタ５がウェル層１２内に形成され、ツェナーダイオード８がウェル層１３内に形成されている。
【００２３】
ＭＯＳトランジスタ５は、ウェル層１２の表面に形成された高濃度のドレイン層１４，ソース層１５，不図示のゲート絶縁膜上に形成されたゲート電極１６とを有している。また、このＭＯＳトランジスタ５と隣接して、ウェル層１２の表面には基板バイアス用のＰ＋＋層１７が形成されている。
【００２４】
ツェナーダイオード８は、ウェル層１３表面に形成された高濃度のアノード層１８とカソード層１９とを有している。
【００２５】
高濃度（Ｎ＋型）の埋め込み層２０が、半導体基板１０の底部とエピタキシャル層１１との境界領域に跨って形成されている。また、ＭＯＳトランジスタ５とツェナーダイオード８とは、Ｐ型の下分離層２１及び上分離層２２によって電気的に分離されている。下分離層２１は、半導体基板１０の底部側からボロンなどの不純物を上方拡散することにより形成される。一方、上分離層２２は、エピタキシャル層１１の上面からボロンなどの不純物を下方拡散することにより形成される。下分離層２１の上部と上分離層２２の下部はエピタキシャル層１１内で重畳され、一体化された分離層を構成している。
【００２６】
エピタキシャル層１１の表面の素子形成領域以外には、素子分離用のフィールド絶縁膜２３が形成されている。フィールド絶縁膜２３は、例えばＬＯＣＯＳ(Local Oxidation Of Silicon)法により形成される。
【００２７】
また、過大なサージ電圧が入出力端子２に印加された場合には、ＭＯＳトランジスタ５のドレイン層１４，ウェル層１２，ソース層１５をそれぞれコレクタ層，ベース層，エミッタ層とするＮＰＮ型の寄生バイポーラトランジスタ３０が形成される。
【００２８】
次に、以上のように構成された第１の実施形態に係る静電破壊保護回路の動作について図１及び図２を参照しながら説明する。
【００２９】
上述のとおり、本実施形態では入出力端子２の電圧が所定の電圧を越えたときであって、ＭＯＳトランジスタ５のソース・ドレイン間でブレークダウンし、寄生バイポーラ動作を起こす前に、ＭＯＳトランジスタ５が強制的にオンになるように、第１及び第２のキャパシタ６、７の容量（Ｃ１，Ｃ２）、ツェナーダイオード８の寄生容量（Ｃｚ）が調節されている。そのため、入出力端子２に正のサージ電圧が印加された場合、それとほぼ同時に所定の値の分圧電圧Ｖｘがチャージされ、これによってＭＯＳトランジスタ５がオンし、ＶＳＳ配線４側へと電流が流れる。このＭＯＳトランジスタ動作は、ＭＯＳトランジスタ５がブレークダウンする前に起こる。
【００３０】
また、入出力端子１に更に過大な正のサージ電圧が生じ、ＭＯＳトランジスタ５の電流能力のみでは電流を流しきれない場合には、ドレイン側の電圧が上がり、図２に示すようにＮＰＮ型の寄生バイポーラトランジスタ３０もオンし、ＭＯＳトランジスタ５及び寄生バイポーラトランジスタ３０の両者を介してＶＳＳ配線４側へと電流が流れる。この寄生バイポーラ動作は、ドレイン層１４とウェル層１２との接合がブレークダウンしてウェル層１２を電流が流れると、ウェル層１２の電圧が上昇し、ウェル層１２からソース層１５にベース電流が流れ、これによって寄生バイポーラトランジスタ３０がオンする現象である。
【００３１】
従来（図５参照）は、ＭＯＳトランジスタのソース・ドレイン間でのブレークダウンと寄生バイポーラ動作を利用して電流を流していた。これに対して本実施形態では、ソース・ドレイン間ブレークダウン及び寄生バイポーラ動作の開始が起こるよりも以前にＭＯＳトランジスタ５がオンし、電流を逃がす構成をとっている。そのため、従来に比して高速動作が可能であり、電流能力の高い静電破壊保護回路を実現している。
【００３２】
また、ＭＯＳトランジスタ５のゲートに印加される電圧Ｖｘが過度に上昇し、ゲート耐圧以上になるとＭＯＳトランジスタ５自身が破壊されてしまうが、本実施形態ではツェナーダイオード８によってゲート・ソース間の電圧が一定以上に上昇しないようにクランプしてある。そのため、ＭＯＳトランジスタ５自身の破壊を低減できる。このように、静電破壊保護回路素子（本実施形態ではＭＯＳトランジスタ５）自身をサージ電圧から保護するために、電圧制限素子を配置することが好ましい。
【００３３】
なお、入出力端子１に負のサージ電圧が印加された場合も、ＭＯＳトランジスタ５がオンして、同様に内部回路１が保護される。つまり、分圧電圧ＶｘによってＭＯＳトランジスタ５がオンし、この場合はＶＳＳ配線４側から入出力端子２側に電流が流れ、内部回路１が保護される。また、ウェル領域１２及びＰ＋＋層１７と、ドレイン層１４間のＰＮ接合を通しても電流が流れ、内部回路１が保護される。
【００３４】
次に、本発明の第２の実施形態について図面を参照しながら説明する。図３は第２の実施形態の静電破壊保護回路を含む回路図の概略であり、図４は当該保護回路のデバイス構造の断面図である。なお、第１の実施形態と同様の構成については同一符号を用い、その説明を省略するか簡略する。
【００３５】
第２の実施形態の静電破壊保護回路は、ソースがＶＳＳ配線４と接続され、ドレインが配線３に接続されたＮチャネル型のＭＯＳトランジスタ５と、ＭＯＳトランジスタ５のゲートと配線３（ＭＯＳトランジスタ５のドレイン）との間に接続された第１のキャパシタ６と、ＭＯＳトランジスタ５のゲートとＶＳＳ配線４（ＭＯＳトランジスタ５のソース）との間に接続された第２のキャパシタ７と、ＭＯＳトランジスタ５のゲートとＶＳＳ配線４（ＭＯＳトランジスタ５のソース）との間に接続されたツェナーダイオード８と、ＭＯＳトランジスタ５のゲートと配線３（ＭＯＳトランジスタのドレイン）との間に接続されたツェナーダイオード３１とから構成されている。ツェナーダイオード３１のアノードは配線３と接続され、カソードはＭＯＳトランジスタ５のゲートと接続されている。
【００３６】
次に、上述した第２の実施形態に係る静電破壊保護回路のデバイス構造について図４を参照しながら説明する。Ｎ型のエピタキシャル層１１の表面にはＰ型のウェル層３２が形成され、ツェナーダイオード３１が当該ウェル層３２内に形成されている。ツェナーダイオード３１は、ウェル層３２の表面に形成された高濃度のアノード層３３とカソード層３４とを有している。他の構成は上述した第１の実施形態と同様である。
【００３７】
このように、第２の実施形態では配線３とＭＯＳトランジスタ５のゲートとの間にツェナーダイオード３１を設けたことが特徴である。なお、ツェナーダイオード３１の寄生容量（Ｃｚ）も考慮して、ＭＯＳトランジスタ５のソース・ドレイン間でのブレークダウン及び寄生バイポーラ動作を起こす前に、ＭＯＳトランジスタ５が強制的にオンするように調節されている。
【００３８】
以上のように構成された第２の実施形態に係る静電破壊保護回路は、第１の実施形態に係る構成で得られる効果に加えて以下の効果を有する。つまり、ＭＯＳトランジスタ５のゲートに過大な電圧が印加されるとＭＯＳトランジスタ５が破壊されてしまうが、本実施形態ではツェナーダイオード３１によってゲートに印加される電圧が過大にならないようにクランプしてある。そのため、第２の実施形態の構成によれば、正極性のみならず負極性のサージ電圧からＭＯＳトランジスタ５自身を保護することが可能である。
【００３９】
このように、上述した第１及び第２の実施形態のいずれの構成であっても、入出力端子側の電圧を容量素子で分圧し、当該分圧電圧をＭＯＳトランジスタのゲートに印加するように構成した。そのため、入出力端子から異常なサージ電圧が生じた場合、当該分圧電圧でＭＯＳトランジスタがオンし、従来に比して素早く内部回路を保護することができる。
【００４０】
また、ＭＯＳトランジスタ動作に加えて寄生バイポーラ動作も可能であるため、従来に比して大電流を流して内部回路を保護することができる。
【００４１】
また、ＭＯＳトランジスタのゲートに印加される電圧を制限するための電圧制限素子を接続した場合には、サージ電圧による保護素子自身の破壊を防止することができる。
【００４２】
なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。具体的には例えば、上記実施形態ではＶＳＳ電圧を供給する配線（ＶＳＳ配線４）に保護回路を接続していたが、高電源電圧を供給する配線に保護回路を接続し、Ｐチャネル型ＭＯＳトランジスタを保護回路素子として使用することも可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係る静電破壊保護回路を説明する回路図である。
【図２】本発明の第１の実施形態に係る静電破壊保護回路のデバイス構造を説明する断面図である。
【図３】本発明の第２の実施形態に係る静電破壊保護回路を説明する回路図である。
【図４】本発明の第２の実施形態に係る静電破壊保護回路のデバイス構造を説明する断面図である。
【図５】従来の静電破壊保護回路を説明する回路図である。
【符号の説明】
【００４４】
１  内部回路    ２  入出力端子    ３  配線    ４  ＶＳＳ配線    
５  ＭＯＳトランジスタ    ６  第１のキャパシタ    ７  第２のキャパシタ
８  ツェナーダイオード    １０  半導体基板    １１  エピタキシャル層
１２  ウェル層    １３  ウェル層    １４  ドレイン層    １５  ソース層
１６  ゲート電極    １７  Ｐ＋＋層    １８  アノード層    １９  カソード層
２０  埋め込み層    ２１  下分離層    ２２  上分離層
２３  フィールド絶縁膜    ３０  寄生バイポーラトランジスタ
３１  ツェナーダイオード    ３２  ウェル層    ３３  アノード層
３４  カソード層    １００  内部回路    １０１  入出力端子    １０２  配線    
１０３  ＭＯＳトランジスタ型保護回路    １０４  サージ電圧
【図１】
2008021735.tif 000003
【図２】
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【図３】
2008021735.tif 000005
【図４】
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【図５】
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