(57)【要約】【課題】  相異なる導電型領域に好適なゲート群が使用される浮遊ボディメモリセル（ＦＢＣ）の製造方法、及びそれにより得られるＦＢＣを提供する。【解決手段】  一実施形態において、より厚い絶縁体を有するｐ型背面ゲートが、より薄い絶縁体を有するｎ型正面ゲートともに使用される。アライメントの不整合を補償するプロセスにより、相異なる酸化物厚さ及び／又はゲート材料を有するゲートを形成することが可能になる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体フィン；
前記フィンの片側に配置された第１のゲート構造；及び
前記フィンの反対側に配置された第２のゲート構造；
を有する記憶デバイスであって：
前記第１及び第２のゲート構造の一方は、前記フィン内に電荷を保持することに関して、他方のゲート構造より適した特性を有する、記憶デバイス。
【請求項２】
前記第１及び第２のゲート構造の一方は、他方のゲート構造のゲートとは異なる仕事関数を有するゲートを有する、請求項１に記載の記憶デバイス。
【請求項３】
前記第１及び第２のゲート構造の一方は、他方のゲート構造とは異なるゲート誘電体厚さを有する、請求項１に記載の記憶デバイス。
【請求項４】
前記フィンはｎ型のソース及びドレイン領域を含んでおり、前記第１のゲート構造は前記第２のゲート構造より薄いゲート酸化物を有し、且つ前記第２のゲート構造はｐ型デバイスに好ましい仕事関数のゲートを有する、請求項１に記載の記憶デバイス。
【請求項５】
前記フィンはバルクシリコン基板から形成されている、請求項４に記載の記憶デバイス。
【請求項６】
前記フィンはｐ型ドーパントでドープされている、請求項５に記載の記憶デバイス。
【請求項７】
空間的に隔てられた平行な、複数の第１及び第２のフィンであり、該フィン間に、隣接し合うフィンの互いに対向する側面によって定められる第１の領域及び第２の領域を交互に有する第１及び第２のフィン；
前記フィンの１つおきの第１の領域に配置された第１のゲート構造；及び
前記フィンの１つおきの第２の領域に配置された第２のゲート構造；
を含むメモリであって：
前記第２のゲート構造は、前記第１のゲート構造とは異なるゲート酸化物厚さ及びゲート材料の少なくとも一方を有する、メモリ。
【請求項８】
前記フィンはｎ型のソース及びドレイン領域を含んでおり、前記第２のゲート構造のゲート酸化物厚さは、前記第１のゲート構造のゲート酸化物厚さより厚い、請求項７に記載のメモリ。
【請求項９】
前記第２のゲート構造のゲート材料は、およそ４．６ｅＶから５．２ｅＶの範囲内の仕事関数を有する金属から形成されている、請求項８に記載のメモリ。
【請求項１０】
前記フィンはバルクシリコン基板に一体化されている、請求項９に記載のメモリ。
【請求項１１】
底部領域及び頂部領域を有する半導体フィン；
前記フィンの前記底部領域を囲む層を有する、前記フィンから絶縁された第１のゲート；及び
前記フィンの前記頂部領域に形成されたトランジスタ；
を有するメモリ。
【請求項１２】
前記層はポリシリコンから成る、請求項１１に記載のメモリ。
【請求項１３】
前記ポリシリコンはｐ型ドーパントを有する、請求項１２に記載のメモリ。
【請求項１４】
前記トランジスタはトライゲート型トランジスタを有する、請求項１１に記載のメモリ。
【請求項１５】
前記トライゲート型トランジスタは、高誘電率誘電体の絶縁体と、およそ４．６ｅＶから５．２ｅＶの範囲内の仕事関数を有する金属ゲートとを有する、請求項１４に記載のメモリ。
【請求項１６】
前記フィンはバルクシリコン基板に一体化されている、請求項１５に記載のメモリ。
【請求項１７】
前記第１のゲートは、前記トランジスタのゲート絶縁体に使用される酸化物より厚い酸化物によって絶縁されている、請求項１１に記載のメモリ。
【請求項１８】
第１の１つおきの領域及び第２の１つおきの領域を間に有する、空間的に隔てられた平行な複数の半導体フィンを形成する工程；
前記第１の１つおきの領域内で互いに対向する２つの第１のフィン表面上に延在するように、第１の厚さを有する連続的な第１のゲート絶縁体を形成する工程；及び
前記第２の１つおきの領域内で互いに対向する２つの第２のフィン表面上に延在するように、第２の厚さを有する連続的な第２のゲート絶縁体を形成する工程；
を有する方法であって：
前記第１の厚さは前記第２の厚さより大きい、方法。
【請求項１９】
前記第１のゲート絶縁体上に第１のゲート材料が形成され、前記第２のゲート絶縁体上に第２のゲート材料が形成される、請求項１８に記載の方法。
【請求項２０】
前記第１のゲート材料はｐチャネル型デバイスに好ましいものであり、前記第２のゲート材料はｎチャネル型デバイスに好ましいものである、請求項１９に記載の方法。
【請求項２１】
前記第１のゲート材料はおよそ４．６ｅＶから５．２ｅＶの範囲内の仕事関数を有し、前記第２のゲート材料はおよそ３．９ｅＶから４．６ｅＶの範囲内の仕事関数を有する、請求項２０に記載の方法。
【請求項２２】
前記第１のゲート絶縁体及び前記第２のゲート絶縁体は基板のメモリ部分に形成され、且つ前記第２のゲート絶縁体は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタにて使用されるように前記基板の論理部分にも形成される、請求項１８に記載の方法。
【請求項２３】
空間的に隔てられた平行な複数の半導体フィンを形成する工程；
空間的に隔てられた前記フィン間に犠牲層を堆積する工程；
前記フィン間に１つおきの被覆領域と１つおきの露出領域とが存在するように、交互に、隣接し合う２つのフィンの頂面間にマスク材を形成する工程；及び
前記フィン間の前記１つおきの露出領域にて、前記犠牲層をウェットエッチングする工程；
を有する方法。
【請求項２４】
前記犠牲層の除去後、前記露出領域内に第１のゲート絶縁体が形成される、請求項２３に記載の方法。
【請求項２５】
前記被覆領域からの前記犠牲層の除去後、先ほどまで前記被覆領域であった領域及び先ほどまで前記露出領域であった領域の双方内に第２のゲート絶縁体が形成される、請求項２３に記載の方法。
【請求項２６】
空間的に隔てられた平行な複数のフィンを形成する工程；
前記フィンの下側部分を実質的に囲む、前記フィンから絶縁された底部ゲートを形成する工程；及び
前記フィンの上側部分にトランジスタを形成する工程；
を有する方法。
【請求項２７】
前記トランジスタはトライゲート型トランジスタである、請求項２６に記載の方法。
【請求項２８】
前記トランジスタはプレーナ型トランジスタである、請求項２６に記載の方法。
【請求項２９】
前記底部ゲートはｐ型ポリシリコンゲートであり、且つ前記トランジスタはｎチャネル型トランジスタである、請求項２６に記載の方法。
【請求項３０】
前記底部ゲートは、前記トランジスタで使用されるゲート誘電体より厚いゲート誘電体によって前記フィンから絶縁される、請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）及び二重ゲートを有するデバイスに関し、特に、浮遊ボディセル（ＦＢＣ）としても知られる浮遊ボディを有するトランジスタを用いたそのようなデバイスに関する。
【背景技術】
【０００２】
最も一般的なＤＲＡＭセルは、キャパシタに電荷を蓄積し、そのキャパシタにアクセスするために単一のトランジスタを用いている。より最近になり、トランジスタの浮遊ボディに電荷を蓄積するセルが提案されている。背面ゲートをバイアスすることにより、電荷は浮遊ボディ内に維持される。
【０００３】
１つの提案においては、シリコン基板上に酸化物層が形成され、この酸化物層上にアクティブデバイス用のシリコン層が形成される（ＳＯＩ基板）。このシリコン層から浮遊ボディが形作られ、基板は背面（バック）ゲートすなわちバイアスゲートとして使用される。この構造に伴う１つの問題は、厚い酸化物のために比較的高い電圧が背面ゲートに与えられる必要があることである。この構造及びその他の構造では、ＦＢＣが最新のゲート長にスケーリングされるとき、ボディ内に追加の正孔を保持するために高電圧の背面ゲートバイアス又は一層薄い背面ゲート酸化物の何れかを用いる必要がある。背面ゲートの界面に集められる正孔は、背面ゲート／フラットバンド電位差とゲート酸化物厚さとに依存する。酸化物が薄層化されると、ゲートリークが増大し、蓄積電荷を消去してしまうという影響を有する電子のトンネリングを引き起こす。
【０００４】
上述の比較的高いバイアス電位を低減するため、二重ゲート浮遊ボディ及びシリコンのピラーを用いることを含む幾つかの構造が提案されている。これ及びその他に関する技術はM.ChanのElectron  Devices  Letters（1994年1月）を受けての非特許文献１、非特許文献２乃至６、特許文献１、及び米国特許出願第１１／３２１１４７号（出願日2005年12月28日）に記載されている。しかしながら、これらの構造は製造が困難である。
【０００５】
非特許文献７には、バルク基板上に形成された別の浮遊ボディメモリが記載されている。記載されているように浮遊ｐウェルはシャロー・トレンチ・アイソレーション（ＳＴＩ）領域と下にあるｎウェルとによって隣接するデバイスから分離されている。同一の列にあるデバイス群に対して読み取り又は書き込みが行われるとき、ドレインの乱れ（disturbance）が発生する。この乱された条件下では、ソース、ドレイン及びボディ間、及びソース、ボディ及びｎウェル間の寄生バイポーラトランジスタが電荷の損失を引き起こし得る。この問題は本発明の一実施形態において解決される。高い電圧バイアスに関する問題もまた解決される。
【特許文献１】米国特許出願公開第２００５／０２２４８７８号明細書
【非特許文献１】C.Kuo、「A  Hypothetical  Construction  of  the  Double  Gate  Floating  Body  Cell」、2002年12月、IEDM2002
【非特許文献２】T.Ohsawa等、2002年11月、IEEE  Journal  of  Solid-State  Circuits、第37巻、第11号
【非特許文献３】David.M.Fried等、「Improved  Independent  Gate  N  type  FinFET  Fabrication  and  Characterization」、2003年9月、IEEE  Electron  Devices  Letters、第24巻、第9号
【非特許文献４】T.Shino、「Highly  Scalable  FBC  with  25nm  BOX  Structure  for  Embedded  DRAM  Applications」、2004年、IEDM2004、p.265-268
【非特許文献５】T.Shino、「Fully-Depleted  FBC（Floating  Body  Cell）  with  enlarged  Signal  Window  and  Excellent  Logic  Process  Compatibility」、2004年、IEDM2004、p.265-268
【非特許文献６】T.Tanaka、「Scalability  Study  on  a  Capacitorless  1T-DRAM  ：  From  Single-gate  PD-SOI  to  Double-gate  FinDRAM」、2004年、IEDM2004、p.265-268
【非特許文献７】R.Ranica等、2005年、Symposium  on  VLSI  Technology  Digest  of  Technical  Papers、p.38
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上述の電荷損失及び／又は高い電圧バイアスに関する問題を解決可能な、二重ゲートを有する浮遊ボディメモリセル及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に従った記憶デバイスは、半導体フィン；フィンの片側に配置された第１のゲート構造；及びフィンの反対側に配置された第２のゲート構造を有し、第１及び第２のゲート構造の一方は、フィン内に電荷を保持することに関して、他方のゲート構造より適した特性を有する。
【０００８】
本発明の他の一態様に従ったメモリは、空間的に隔てられた平行な、複数の第１及び第２のフィンであり、該フィン間に、隣接し合うフィンの互いに対向する側面によって定められる第１及び第２の領域を交互に有する第１及び第２のフィン；フィンの１つおきの第１の領域に配置された第１のゲート構造；及びフィンの１つおきの第２の領域に配置された第２のゲート構造を含み、第２のゲート構造は、第１のゲート構造とは異なるゲート酸化物厚さ及びゲート材料の少なくとも一方を有する。
【０００９】
本発明の他の一態様に従ったメモリは、底部領域及び頂部領域を有する半導体フィン；フィンの底部領域を囲む層を有する、フィンから絶縁された第１のゲート；及びフィンの頂部領域に形成されたトランジスタを有する。
【００１０】
本発明の他の一態様に従った方法は、第１の１つおきの領域及び第２の１つおきの領域を間に有する、空間的に隔てられた平行な複数の半導体フィンを形成する工程；第１の１つおきの領域内で互いに対向する２つの第１のフィン表面上に延在するように、第１の厚さを有する連続的な第１のゲート絶縁体を形成する工程；及び第２の１つおきの領域内で互いに対向する２つの第２のフィン表面上に延在するように、第２の厚さを有する連続的な第２のゲート絶縁体を形成する工程を有し、第１の厚さは第２の厚さより大きい。
【００１１】
本発明の他の一態様に従った方法は、空間的に隔てられた平行な複数の半導体フィンを形成する工程；空間的に隔てられたフィン間に犠牲層を堆積する工程；フィン間に１つおきの被覆領域と１つおきの露出領域とが存在するように、交互に、隣接し合う２つのフィンの頂面間にマスク材を形成する工程；及びフィン間の１つおきの露出領域にて、犠牲層をウェットエッチングする工程を有する。
【００１２】
本発明の他の一態様に従った方法は、空間的に隔てられた平行な複数のフィンを形成する工程；フィンの下側部分を実質的に囲む、フィンから絶縁された底部ゲートを形成する工程；及びフィンの上側部分にトランジスタを形成する工程を有する。
【発明を実施するための最良の形態】
【００１３】
以下、メモリとその製造方法について説明する。本発明の完全な理解を提供するため、例えば特定の導電型などの多数の具体的詳細事項が説明される。しかしながら、当業者に認識されるように、本発明はこれら具体的詳細事項を用いずに実施され得るものである。また、本発明をいたずらに不明瞭にしないよう、周知の処理工程及び回路については詳細には説明しないこととする。
【００１４】
先ず、浮遊ボディセルの動作及び従来のデバイスを説明する。図１には、単一のメモリセルが概略的に示されている。例えば単結晶シリコン層からエッチングされて、酸化物層（例えば、図２のＢＯＸ250）上に形成された半導体ボディ又はフィン120の一部が示されている。ボディ120は、空間的に隔てられた一対のドープト領域110及び130を含んでいる。これらのドープト領域110及び130はボディの反対端に配置されており、それによりチャネル領域100が定められている。一実施形態において、チャネル領域はｐ型領域であり、ソース領域130及びドレイン領域110はｎ型ドーパントで一層高濃度にドープされている。チャネル領域はその反対端に隣接して、２つの異なるドーピング濃度にドープされていてもよい。
【００１５】
正面ゲート（ＦＧ）140及び背面ゲート（ＢＧ）150として識別される一対のゲートがボディ120の周りに形成されている。ゲート140及び150は、それぞれ、酸化物層又は高誘電率（以下、ｈｉｇｈ−ｋ）誘電体層160及び170によって、シリコンボディ120のチャネル領域100から絶縁されている。図１においては図を簡略化するために、これらのゲートはボディの両側に示されている。より正確なセルの描写は図２の斜視図に示されている。典型的に、セルはメモリ内でセルのアレイ状に形成されている。
【００１６】
図１のメモリセルは四端子デバイスであり、メモリの周辺回路に結合されている。図示されたｎチャネル型の実施形態の場合、ソース領域はグランドに結合され、背面ゲート150は、例えば−１Ｖの、（定電圧）バイアス源に結合される。ドレイン端子110はメモリのビット線230に接続される。正面ゲート140はメモリのワード線240に接続され、セルの選択が可能にされる。後述されるように、このセルはダイナミック・ランダムアクセスメモリであり、故に、記憶されたデータは周期的なリフレッシュ動作を必要とする。
【００１７】
先ず、図１のセルは電荷を蓄積しておらず、且つゲート140に結合されたワード線240への正電位の印加によってセルが選択されると仮定する。さらに、電荷の蓄積によって表される二値の１がセルに記録される（書き込まれる）と仮定する。（二値の０は電荷が存在しないことによって表される。）増幅器190がビット線230に正電位を供給することにより、電界効果トランジスタにて一般的に起こるように、ボディ120のチャネル領域100の反転チャネル210内に導通が生じる。これが生じると、（概してインパクトイオン化に基づく）ｎチャネル型の実施形態の場合には、インパクトイオン化によって生成された正孔は、ゲート150に印加されたバイアスの影響下でゲート150に向かってドリフトする。これらの正孔は、ワード線240から電位が除去され且つビット線230から電位が除去された後も、ボディ領域120の格納領域200に保持されたままとなる。セルにデータを書き込むことには、その他の帯電機構が使用されてもよい。例えば、ゲート誘起ドレインリーク（ＧＩＤＬ）もまた、異なるバイアスセット（ＶＦＧ＜０、Ｖｄ＞０、ＶＢＧ＜０）にて電子／正孔対を発生させる。
【００１８】
セルが二値の１又は０の何れを記憶しているかを決定する必要があると仮定する。セルはワード線240への正電位の印加によって選択される。セルの閾値電圧は、正孔が領域200に格納されているかに応じてシフトする。領域200に格納された電荷が存在するとき、セルは低めの閾値電圧を有し、一層容易に導通する。この閾値電圧のシフトは検知増幅器180によって検知され、セルが二値の１又は０の何れを記憶しているかの読み出し値が得られる。この読み出し値はＩ／Ｏ出力線に供給されるか、セル状態のリフレッシュのためにリフレッシュ回路に供給されるかする。
【００１９】
セルの閾値電圧は、読み出し電流を、クロス結合された検知増幅器の参照電流と比較することによって決定されてもよい。この参照電流は、一方が状態“１”を有し、他方が状態“０”を有する一対の参照セル上で平均をとることによって作り出され得る。
【００２０】
ダイナミック型メモリセルの１つの特性はその保持時間である。これは、二値状態を表す格納電荷を回復させるために必要なリフレッシュサイクル間の時間である。理想的には、セルをリフレッシュすることに伴うオーバーヘッドを低減し、且つセルがアクセスされ得る期間を長くするために、保持時間は可能な限り長い時間であるべきである。理想的には、保持時間は、例えば読み出し電圧やセルサイズ等のその他のセル特性に悪影響を及ぼすことなく増大されるべきである。後述されるように、セルサイズやバイアス電圧を増大させることなく、改善された保持時間が得られる。これは、後述のような非対称なゲート構造によって実現される。
【００２１】
１つの従来技術に係るＦＢＣにおいては、セルは図２のＢＯＸ250上に形成される。ＢＯＸ250は図示されていないシリコン基板上に形成されている。メモリの能動素子は、例えば、ＢＯＸ250上に配置された単結晶シリコン層内に形成される。このＳＯＩ基板は半導体産業において周知である。例として、これは、基板にシリコン層を接合し、その後、シリコン層をかなり薄くなるように平坦化することによって製造される。このかなり薄い低ボディ効果層が能動素子のために使用される。ＳＯＩ基板を形成するための他の技術も知られている。例えば、埋込酸化物層が形成されるようにシリコン基板に酸素を打ち込むことが含まれる。図２の従来技術に係るデバイスにおいては、ゲート140及び150はフィン120及びソース領域130に沿って示されている。
【００２２】
続いて、非対称なゲート構造を有するＦＢＣの実施形態とその利点について説明する。図３を参照するに、ＦＢＣの一実施形態において、フィン264は埋込酸化物上に形成されている。フィン264のソース領域263が図示されている。正面ゲート261及び背面ゲート262は窒化シリコン部材265によって隔てられている。図２の構造と異なり、図３においては、ゲート構造261及び262は異なるものである。これらゲートの各々の金属の仕事関数及び／又はゲート酸化膜厚さは異なっている。ｎチャネル型の実施形態の場合、ゲート261はｎ＋型にドープされたポリシリコン又はｎチャネルデバイスに好ましい仕事関数を有する金属とし得る。一方、ゲート262はｐ＋型にドープされたポリシリコン又はｐチャネルデバイスに好ましい仕事関数を有する金属とし得る。以下では、これらのゲートをそれぞれｎ＋ゲート及びｐ＋ゲートと呼ぶことにする。これらが金属から形成されるとき、一般的にｈｉｇｈ−ｋ誘電体が使用される。
【００２３】
例えば金属酸化物誘電体などの高い誘電率（ｋ）を有するゲート誘電体は、例えば、ＨｆＯ２若しくはＺｒＯ２、又はＰＺＴ若しくはＢＳＴ等のその他のｈｉｇｈ−ｋ誘電体である（以下では、ゲート酸化物と称する）。このゲート誘電体は、例えば原子層堆積法（ＡＬＤ）又は化学気相堆積法（ＣＶＤ）等の如何なる周知の技術によって形成されてもよい。他の例では、このゲート誘電体は成長された誘電体であってもよい。例えば、このゲート誘電体はウェット酸化又はドライ酸化プロセスを用いて成長された二酸化シリコン膜であってもよい。
【００２４】
ｎチャネル型の実施形態では、ｐ＋ゲートは電荷の通過を防止し、ひいては保持時間を向上させるために厚めの酸化物を有する。また、フィンの背面ゲート側にはソース／ドレインの斜めイオン注入（tip  implant）領域は形成されない。
【００２５】
金属ゲートがゲート酸化物上に形成される。ゲート材料は、一実施形態において、例えばタングステン、タンタル、チタン、及び／又はそれらの窒化物及び合金を含む。ｎチャネル型デバイスでは、３．９ｅＶから４．６ｅＶの範囲内の仕事関数が用いられ得る。ｐチャネル型デバイスでは、４．６ｅＶから５．２ｅＶの仕事関数が用いられ得る。従って、ｎチャネル型トランジスタとｐチャネル型トランジスタとの双方を有する基板の場合、２つの別個の金属の堆積プロセスが使用される必要がある。もう一方のゲートは、以下にて示される一実施形態において行われるように、別の金属又はポリシリコンから成っていてもよい。
【００２６】
図２のデバイスと図３のデバイスとでの正孔蓄積の比較が図４に示されている。矢印170は、図２のゲート170に関する正孔蓄積をゲート電圧の関数として表す直線を指し示している。背面ゲート150はｎ＋ゲートであると仮定している。同様に、矢印262は、図３のゲート262の正孔蓄積に関する直線を指し示している。背面ゲート262はｐ＋ゲートであると仮定している。図２のゲート170の電圧が−１．５Ｖであると仮定すると、図３のゲート262では、たった−０．４Ｖの電圧で同一の正孔密度を達成することができる。ｐ＋ゲートは所与の電圧で、対応する図２のｎ＋ゲートより実質的に多くの正孔を引き付ける。
【００２７】
ボディからゲートへのトンネル障壁に関する図５のウェンツェル−クレイマー−ブリルアンによる近似（ＷＫＢ近似）を用いて、通過確率の電圧依存性に関する図６のグラフを作成した。図６には、格納電荷を消去する効果がある電荷移動の確率が示されている。図６は３つの近似を示しており、１つはｐ＋ゲート、別の１つはｎ＋ゲート、そして中間の１つはミッドギャップゲートの近似である。図示されるように、通過確率は、図２の形態の場合に相当するｎ＋ゲートでは、図３のｐ＋ゲートを用いる場合と比較して大きさにして約４桁高くなっている。ミッドギャップゲートでさえ、大きさにして２桁の向上をもたらす。通過確率は保持時間に直接的に影響するものである。ｎチャネル型ＦＢＣにおけるｐ＋背面ゲートの場合、低下された電子通過確率によってＦＢＣの保持時間が向上される。
【００２８】
図３の構造を実現する上での１つの課題、特に、プロセスの臨界的な寸法でフィンがアレイ状に形成される場合においての１つの課題は、２つの相異なるゲート酸化物及び／又はゲート材料の製造のためのマスキングである。マスキング処理においては完全な位置整合は稀にしか達成できないので、一般的に、位置不整合を補償するために幾つかの機構が使用される。後述されるように、位置不整合の補償が提供され、所与のプロセスに関する最小寸法においても図２のデバイスの製造が可能にされる。さらに、後述されるように、ＦＢＣが論理デバイスと同一のバルク基板上に製造される。
【００２９】
続いて、非対称なゲート構造を有するＦＢＣの製造方法を説明する。以下にて説明されるプロセスは、メモリアレイ内のＦＢＣの製造方法に焦点を当てたものである。しかし、集積回路には、その一部にメモリアレイが製造され、その他の部分にメモリの周辺回路、又はプロセッサ等に使用されるその他の論理回路が製造される。また、以下の説明はバルク基板上へのセルの製造に向けられたものであるが、例えば図３に示されたＳＯＩ基板などのその他の基板が使用されてもよい。
【００３０】
図７Ａは、ＦＢＣ及び論理回路が形成されるｐ型基板300の一部を例示している。この実施形態の基板は通常の単結晶ｐ型シリコン（バルク）基板である。なお、バルク基板上に形成されたボディはＳＯＩ基板でのような直感的にフローティングなものではないが、このようなボディに対しても用語“浮遊”ボディを使用することとする。メモリデバイスは、ｐ型のままの基板の上部領域の下方に形成されたｎウェル310内に製造される。図７Ｂは基板のその他の部分を例示している。ｎチャネル型トランジスタが形成されるｐウェル312と、ｐチャネル型トランジスタが形成されるｎウェル314とが形成されている。認識されるように、ｎウェル310、ｐウェル312、及びｎウェル314は、所望の導電型の論理トランジスタが必要な場所に配置され得るように基板上に散在させられることができる。基板300は、一般的に行われるように、最初に基板上に成長させられたパッド酸化物320を有している。そして、基板上に窒化シリコン層が堆積され、この窒化シリコン層は、図７に示されるようにハードマスク材325を形成するようにマスクされ、エッチングされる。図７Ｂには対応する部材は示されていない。これらの部材は、メモリ部分と論理部分との双方においてフィンの規定を可能にするために使用されている。通常のトレンチプロセスが使用され、やはり基板のメモリ部分と論理部分との双方において、窒化物の部材325間にトレンチ315が形成される。図７Ａ及び７Ｂに示された平坦な表面を得るために平坦化工程が用いられる。これに続き、論理部分のみにおいて、窒化シリコン部材が除去される。これにより図７Ａ及び７Ｂに示された構造が得られる。
【００３１】
次に、図８Ａ及び８Ｂに示されるように、図７Ａ及び７Ｂのトレンチ酸化物領域315をエッチバックするためにプラズマ（ドライ）エッチング工程が用いられる。これは時間指定のエッチングであり、図８Ａ及び８Ｂに示されるようなトレンチ分離315が残される。これが行われる時、図８Ａのフィン350が露出される。これらのフィンはＦＢＣに使用されるものである。同様に、ｐウェル312内のフィン330及びｎウェル314内のフィン340も露出される。なお、このエッチング工程は論理部分内の酸化物320をも除去しているが、メモリ部分内の酸化物320は窒化シリコン部材325による保護によって残されている。フィン330はｎチャネル論理トライゲート（tri-gate）型トランジスタに使用されるものであり、フィン340はｐチャネル論理トライゲート型トランジスタに使用されるものである。
【００３２】
次に図９Ａ及び９Ｂを参照するに、基板全体上へのブランケット堆積を用いて第１のゲート誘電体層326が形成される。これに代えて、熱成長された酸化物が使用されてもよい。一実施形態において、これは二酸化シリコン又はその他の酸化物から成る堆積層である。理解されるように、この誘電体層は、ＦＢＣの背面ゲートが形成される箇所を除いて後に除去されるものであるとともに、背面ゲートの絶縁体の厚さを追加するものである。
【００３３】
次に、例えばスピンオンプロセスを用いて、基板全体上に犠牲光吸収材料（ＳＬＡＭ）層360が形成される。ＳＬＡＭに代えて、その他の犠牲層が用いられてもよい。ＳＬＡＭ360は、平坦化された後の図１０Ａ及び図１０Ｂの双方に示されている。
【００３４】
図１１Ａに示されるように、フォトレジスト層から、基板のメモリアレイ部分内の隣接する一対のフィン350上にマスク材361が形成される。このマスク材361は、メモリアレイ部分内でフィン間の領域を１つおきに露出させている。この時点では、論理部分内にはマスク材は形成されない。次に、露出されたＳＬＡＭ層が通常のウェットエッチング溶液でエッチングされ、図１１Ａ及び１１Ｂに示された構造が残される。
【００３５】
なお、図１１Ａにおいて、マスク材361をフィン構造のエッジに正確に位置合わせすることは困難である。より一般的には、このマスクは下にあるフィンと完全には整合しない。図１１Ａの点線362は、このマスクが下地の構造に対して左にずれた場合の典型的なマスクアライメントを示している。ウェットエッチング溶液が使用されるので、ＳＬＡＭは矢印363で示された領域においても除去される。このマスク位置不整合の許容性により、理解されるように、各ＦＢＣの両側に相異なるゲート構造を設ける実用的なプロセスが可能になる。
【００３６】
次に、フォトレジスト部材361が除去された後、基板のメモリアレイ部分及び論理部分の双方において、露出された全ての酸化物を除去するためのウェットエッチング工程が行われる。なお、使用された酸化物がＳｉＯ２である場合、それは部材361の除去に先立って除去される。この酸化物がｈｉｇｈ−ｋ材料である場合、それは部材361が除去された後に除去されてもよい。そして、残されていたＳＬＡＭが除去され、図１２Ａ及び１２Ｂに示された構造が得られる。図１２Ａに示されるように、領域366として示されたフィン350間の１つおきの領域には酸化物326が残されており、その中間の領域365には酸化物は残されていない。故に、図１２Ａの空間的に隔てられた平行なフィンを見ると、領域366内では隣接する２つのフィンからの互いに対向する表面は誘電体を有しており、その隣の領域365内では対向する２つの表面は誘電体を有していない。後述されるように、領域366はＦＢＣの背面ゲートに使用される領域である。このＦＢＣ群は、１つのセルはその背面ゲートをフィンの右側に有し、隣のセルはその背面ゲートをフィンの左側に有するように配列されている。論理部分内のフィン330及び340には、図１２Ｂに示されるように、酸化物は残されていない。
【００３７】
次に、基板全体上にゲート酸化物367が形成される。この酸化物367は、論理部分のｐチャネル型トランジスタ及びｎチャネル型トランジスタの双方のゲート酸化物とＦＢＣの正面ゲートのゲート酸化物とになるものである（図１３Ａ及び１３Ｂ参照）。この場合も、この酸化物は例えば上述のｈｉｇｈ−ｋ材料などの如何なる絶縁体であってもよい。ＦＢＣの背面ゲート（領域366）には、この時点で２つの酸化物層326及び367が存在しており、故に、図５及び６に関連して示された電荷の移動を防止するために必要な厚めの酸化物がもたらされる。
【００３８】
次に、ｐ型デバイスに適した仕事関数を有するゲート金属層、又はｐ型にドープされたポリシリコンゲート層が、メモリ部分及び論理部分の双方を含む基板全体上にブランケット堆積される。金属が使用される場合、図４に関連して説明された利益を得るために、層375はｐチャネル型デバイスに適した仕事関数（例えば、４．６ｅＶから５．２ｅＶ）を有している。その後、先とは異なるＳＬＡＭ層が堆積され、基板が平坦化される。そして、図１１に示されたマスク工程が再び行われる。しかしながら、今回はｐチャネル型トランジスタのｐ型金属を保護するために、ｎウェル314上にもマスク材が形成される。ウェットエッチングが再び使用され、露出されたＳＬＡＭとＳＬＡＭによって保護されていないｐ型金属とが除去される。より微細な設計ルールを可能にするため、仮に全てがドライエッチングされるとしたときにＰＭＯＳとＮＭＯＳとの間に必要とされる空間を削減するように、このＳＬＡＭは先ずドライエッチングを用いてエッチングされた後でウェットエッチングされてもよい。得られる構造が図１４Ａ及び１４Ｂに示されている。図１４Ａにおいて、メモリ部分内に得られたＳＬＡＭ部材370は領域366を保護している。ＳＬＡＭの直下に示されるように、ｐ型金属層375が存在している。同様に、論理部分のｎウェル構造を覆うＳＬＡＭマスク材370は、ｐチャネル型トランジスタのゲートに使用されることになるｐ型金属層375を保護している。
【００３９】
図１４においては、隣接する２つのフィン340上に連続して延在する金属ゲート材料375が示されている。後の処理にて、ｐウェル312内の隣接するフィン上にゲートが形成される。基板の論理部分においては、ゲートは、個々のトランジスタを形成するように単一のフィン上のみに延在するように形成されることが多い。場合によっては、図示された２つ以上のトランジスタを単一のゲートが駆動する。認識されるように、論理部分内に個々のトライゲート型トランジスタを形成するために、フィンの間隔が変更されたり、その他のプロセスが用いられたりすることができる。
【００４０】
層375の形成及び選択的エッチングに続いて、残されていたＳＬＡＭ370が除去される。次に、基板上にｎ型金属ゲート材料376が堆積される。この金属はｐ型金属上とｎチャネル型デバイスのゲート酸化物上とに堆積される。ｐ型金属の仕事関数は、ｐチャネル型デバイス及びＦＢＣの背面ゲートのｎ型金属が重ねられることによっては影響されない。
【００４１】
次に、ポリシリコン層380のブランケット堆積とそれに続く平坦化が行われ、図１５Ａ及び１５Ｂに示された構造が得られる。平坦化の後、ゲートは図示された断面に垂直な方向において所望のゲート長にパターニングされることができる。なお、領域366においては、ＦＢＣの背面ゲートは２つの酸化物層326及び367と、最初のｐ型金属375及びその上のｎ型金属376という２つの金属層とを有している。領域365のＦＢＣの正面ゲートにおいては、単一の酸化物層367及び単一のｎ型金属層376のみが存在している。各背面ゲートは２つの隣接するセルに仕え、同様に各正面ゲートは２つの隣接するセルに仕える。
【００４２】
再び図３を参照するに、図７−１５に関して説明されたプロセスは、メモリアレイ部分のゲート構造とそれに対応する論理部分のゲート構造との形成を含んでいる。故に、これらの図の表示はゲート領域を通るものであった。一方、図１６Ａ及び１６Ｂは、概して図３の切断線１６−１６によって示される、ゲートから空間的に離れたフィンの領域を通るようにとられた断面図である。なお、図１６Ａに示された処理段階において、酸化物層320及び窒化シリコン層325は依然としてフィン上にある。これは、理解されるように、斜めイオン注入を容易にすることに役立つものである。
【００４３】
次に、図１６Ａに示されたＳＬＡＭ部材390を形成するために、図１０Ａ及び１０ＢのＳＬＡＭ及びマスク工程が繰り返される。また、ｐチャネル型デバイスの部分を保護するために、基板の論理部分のｎウェル上に通常のフォトレジスト層391が堆積され、エッチングされる。そして、図１６Ａ及び１６Ｂに示されるように、ｎ型の傾斜（tip）ソース及びドレイン領域を形成するために、角度付けられた２つのイオン注入工程（Ｎｔｉｐ）が用いられる。部材390により、ＦＢＣの正面ゲートに隣接する領域に相当するフィン350の片側のみがイオン注入される。上述のような背中合わせのセル配置により、これらのフィン350の斜めイオン注入領域は交互にフィンの右側又は左側になる。
【００４４】
次に、ｎチャネル型デバイス及びｐチャネル型デバイスの双方に対して、論理部分のｐチャネル型デバイスへの斜めイオン注入、（使用されるならば）ハローインプラント、及びメインのソース及びドレイン領域のドーピングを可能にするスペーサ形成を含む通常のプロセスが用いられ、論理部分及びメモリ部分に、それぞれ、トライゲート型デバイス及び二重ゲートデバイスが製造される。
【００４５】
最後に、図１７に示されるように、ポリシリコン上にシリサイド又はサリサイドが形成されて正面ゲート及び背面ゲートが完成される。
【００４６】
上述の構造を実現することには、幾つもある代替的なプロセス、工程、及び工程順序が用いられてもよい。例えば、図１３において厚い酸化物326が形成された後に薄めの酸化物367が形成されていたが、これらのプロセスは逆にされてもよい。薄い酸化物367が先ず形成され、それを保護するためにＳＬＡＭ層が用いられ、その一方で背面ゲート用の厚めの酸化物が形成されることも可能である。同様に、図１４Ａ及び１４Ｂにおいては、先ずｐ型金属ゲートが形成され、必要な場所でＳＬＡＭ層によって保護されていたが、先ずｎチャネル型デバイスに対してｎ型金属ゲートが形成され、それがＳＬＡＭ層によって保護され、その後、ｐ型金属の形成が行われることも可能である。その他の代替的な処理工程及び処理順序が上述のプロセスとともに用いられてもよい。
【００４７】
続いて、底部に背面ゲートを有し且つ頂部にトランジスタを有する実施形態を説明する。図１８は、メモリアレイが、上述の実施形態での背面ゲートの機能を果たす底部ゲートを含んでいる代替的な実施形態を示す平面図である。図１８に示されるように、底部ゲート415はフィンを囲んでおり、ＦＢＣ内で正孔を保持するようにバイアスされる。頂部ゲートはＦＢＣのワード線として機能し、このワード線に直交する方向にてビット線（ＢＬ）がドレインに接続されている。個々のセルは互いに分離される必要はないが、カットマスクを用いてレイアウト面積への影響が小さい拡散分離が用いられてもよい。トランジスタ間の分離を有する場合であっても、セル毎又はセルの対毎の背面ゲート及び正面ゲートへのコンタクトが排除されることにより、セル面積は独立した二重ゲートに関するそれより小さくされることができる。さらに、一部において、セル毎又はセルの対毎にゲートコンタクトを分離する必要がないので、アレイを接続するために必要とされるのは２つの金属層のみである。
【００４８】
図１９は、ｎウェル400内に形成された２つのセルの完成形を示している。これは、図１８の切断線１９−１９に沿って見たときの断面図である。上述のように、底部ゲート415はフィン410を囲んでおり、フィン410内に電荷を保持するためにバイアスを供給する。ＦＢＣのトランジスタはフィン410の頂部に形成されており、後述されるようにドープされたｎ型ソース及びドレイン領域420を含んでいる。図２０は、図１９に直交する方向の断面図であり、やはりフィン410を示している。図１９及び２０の双方に示されるように、底部ゲート（ＢＧ）は酸化物418によってウェル400から絶縁され、また酸化物430によって頂部ゲート（ＴＧ）429から絶縁されている。
【００４９】
図２１及び２２を参照するに、上述のように、図示された実施形態ではメモリはバルク基板上に実現されているが、ＳＯＩ基板上に実現されていてもよい。先ず、メモリアレイが形成される領域内でｎウェル400がｐ型バルクウェハ内にイオン注入される。そして、ＳＴＩプロセスで一般的に行われるように、薄いパッド酸化物層462がウェハ全体に堆積あるいは成長され、それに続いて分離用の窒化物堆積が行われる。メモリアレイ部分内の分離用トレンチは、先ず、論理部分に使用されるウェハ部分を除いてマスキングすることによってパターニングされることができる。代替例として、論理部分内の素子分離をメモリ部分と同時に処理し、それに続いて、メモリ部分内の底部ゲートを保護しながら論理部分から底部ゲートを除去することも可能である。
【００５０】
分離用トレンチの形成後、図２１及び２２に示されるように、ｎウェル400内に形成され且つ酸化物462及び窒化シリコンハードマスク材461で上を覆われた複数のフィン410が残される。次に、例えば二酸化シリコン又はポリマーなどの絶縁体の層が堆積され、平坦化され、そしてエッチバックされて、図２３の絶縁体418として示されるように、分離用トレンチの底部に絶縁体層が残される。この絶縁体は、図２３内の線465によって示されるような隣接デバイス間の寄生トランジスタがオンすること（この問題は背景技術にて上述されている）を防止するために使用されるものである。絶縁体418は、底部ゲート酸化物の厚さ及びｎウェル400のドーピング濃度には必ずしも依存しなくてもよい。底部ゲート酸化物は、分離用トレンチの底部とフィン410の両側の側面とに形成される。
【００５１】
続いて、底部ゲート用のゲート酸化物が、例えばドライ雰囲気中で、図２３の表面419上に成長される。この酸化物は、図５及び６に関連して説明された理由により、底部ゲートとフィン410の格納領域との間での電荷の損失を防止するように比較的厚くされる。続いて、底部ゲート415を形成するようにポリシリコン層が堆積される。これはポリシリコンのブランケット堆積であり、図２４のポリシリコン底部ゲート415が設けられるように平坦化及びエッチバックが行われる。このポリシリコンをドーピングするために垂直イオン注入工程が使用され得る。このポリシリコンは、図３に示された理由により、（ｎチャネル型ＦＢＣでは）ｎ型ドーパントでドープされ得るが、ｐ型ドーパントが好ましい。底部ゲートの形成の前及び／又は後に、フィン410のｐウェル内のドーピング濃度を調整するため、角度付けられたイオン注入が使用されることができる。続いて、分離用トレンチが充填され、平坦化され、そしてエッチバックされて、図１９及び２０に示された絶縁体430が得られる。
【００５２】
次に、フィン410の上部領域にトライゲート型トランジスタ又はプレーナ型トランジスタを形成するために既知のプロセスが使用され得る。これは、一例として、置換ゲートプロセスを用いて行われることが可能である。置換ゲートプロセスでは、ｎ型ドーパントを用いての斜めイオン注入が行われ、図１９のスペーサ425が形成され、その後メインのソース及びドレイン領域420のドーピングが行われる。ソース及びドレイン領域420はｎウェル400に短絡するほど深くはされない。ソース及びドレイン領域420と底部ゲートとのある程度の重なりは許容可能なものである。何故なら、底部ゲートは浮遊ボディ内に電荷を蓄積するようにバイアスされているからである。電荷が蓄積するように底部ゲートをバイアスすることにより、このゲートは、さもなければ存在するであろうソース及びドレイン領域、ｐボディ及びｎウェルの間の寄生バイポーラトランジスタを排除することになる。これにより乱された条件における電荷保持が改善される。図示された実施形態におけるトランジスタはトライゲート型トランジスタであるが、フィン410の頂面にはプレーナ型トランジスタが形成されてもよい。
【００５３】
何れの場合でも、より伝統的な二酸化シリコンとポリシリコンとのゲートが使用されてもよいし、ｈｉｇｈ−ｋ絶縁体とｎ型仕事関数が好ましい金属とのゲートが使用されてもよい。なお、頂部ゲートは底部ゲートとは別々に形成されるので、ゲート誘電体の厚さは２つのゲートの間で異なるようにされることができ、保持時間を向上させるように底部ゲート絶縁体を厚くすることが可能である。
【００５４】
以上により、相異なるゲート絶縁体厚さ及び相異なるゲート材料が各セル内で使用されるＦＢＣについて、幾つかの実施形態が説明された。
【図面の簡単な説明】
【００５５】
【図１】従来技術に係る浮遊ボディセル（ＦＢＣ）及びメモリ内の周辺回路への該ＦＢＣの接続を示す平面図である。
【図２】シリコン・オン・インシュレータ（ＳＯＩ）基板上に形成された従来技術に係るＦＢＣを示す斜視図である。
【図３】ＳＯＩ基板上に形成された本発明の一実施形態に従ったＦＢＣを示す斜視図である。
【図４】ｎ＋型仕事関数のゲート及びｐ＋型仕事関数のゲートに関する、異なる背面ゲートバイアスでの蓄積正孔密度を示すエネルギー図である。
【図５】図６のゲートから浮遊ボディへの電子の通過確率を計算するために使用されるウェンツェル−クレイマー−ブリルアン（ＷＫＢ）近似を示す図である。
【図６】背面ゲート酸化物を横切る電位と電子の通過確率との関係を示す図である。
【図７Ａ】分離領域によって隔てられたＦＢＣ用のフィンがｎウェル内に定められている基板を示す断面図である。なお、図３のＳＯＩ基板とは異なりバルク基板が使用されてあるが、図７−１５は概して、図３の直線７−７に対応する切断線に沿った断面図である。
【図７Ｂ】分離領域がｐウェル及びｎウェル内に形成されている、図７Ａの基板の異なる部分を示す断面図である。なお、基板のこの部分は論理ＣＭＯＳトランジスタの製造に使用されるものである。
【図８Ａ】分離領域のエッチング後の図７Ａの構造を例示する断面図である。
【図８Ｂ】分離領域のエッチング後の図７Ｂの構造を例示する断面図である。
【図９Ａ】誘電体層の形成後の図８Ａの構造を例示する断面図である。
【図９Ｂ】誘電体層の形成後の図８Ｂの構造を例示する断面図である。
【図１０Ａ】ＳＬＡＭ層の形成及び平坦化の後の図９Ａの構造を例示する断面図である。
【図１０Ｂ】ＳＬＡＭ層の形成及び平坦化の後の図９Ｂの構造を例示する断面図である。
【図１１Ａ】マスク工程後の図１０Ａの構造を例示する断面図である。
【図１１Ｂ】ＳＬＡＭ層の除去後の図１０Ｂの構造を例示する断面図である。
【図１２Ａ】ＳＬＡＭ層と下にある酸化物層とを選択的に除去し、且つマスク材と残りのＳＬＡＭとを除去するエッチング工程の後の図１１Ａの構造を例示する断面図である。
【図１２Ｂ】酸化物層の除去後の図１１Ｂの構造を例示する断面図である。
【図１３Ａ】更なる酸化物層の形成後の図１２Ａの構造を例示する断面図である。
【図１３Ｂ】酸化物層の形成後の図１２Ｂの構造を例示する断面図である。
【図１４Ａ】更なるマスク工程、ＳＬＡＭエッチング工程及び露出領域からのｐ型金属の除去の後の図１３Ａの構造を例示する断面図である。
【図１４Ｂ】ｐウェル領域からのｐ型金属の除去の後の図１３Ｂの構造を例示する断面図である。
【図１５Ａ】ｎ型金属層とポリシリコン層との堆積、及び平坦化の後の図１４Ａの構造を例示する断面図である。
【図１５Ｂ】ｎ型金属層とポリシリコン層との堆積、及び平坦化の後の図１４Ｂの構造を例示する断面図である。
【図１６Ａ】更なるマスク工程及びＳＬＡＭエッチング工程の後で、斜めイオン注入の際の、ゲート領域から空間的に隔ててとられた（概して、図３の直線１６−１６に対応する切断線に沿った）図１５Ａに示された構造を示す断面図である。
【図１６Ｂ】斜めイオン注入の際の、ゲート領域から空間的に隔ててとられた図１５Ｂの構造を例示する断面図である。
【図１７】概して図３の直線７−７に対応する切断線に沿った、シリサイド形成後のＦＢＣを示す断面図である。
【図１８】ＦＢＣを用いたメモリの別の実施形態を示す平面図であり、頂部ゲートとは異なる酸化物厚さ及び仕事関数を有する底部ゲートが用いられている。
【図１９】図１８の切断線１９−１９に沿ってとられた、メモリ内の２つのセルを示す断面図である。
【図２０】図１８の切断線２０−２０に沿ってとられた、メモリ内の２つのセルを示す断面図である。
【図２１】図１８の切断線１９−１９に沿って見たときの、図１９及び２０のＦＢＣを製造するために使用される処理を示す断面図である。
【図２２】図１８の切断線２０−２０に沿って見たときの、図１９及び２０のＦＢＣを製造するために使用される処理を示す断面図である。
【図２３】酸化物領域の形成後の図２１の構造を例示する断面図である。
【図２４】ＦＢＣの背面ゲートに相当する底部ゲートの形成後の図２３の構造を例示する断面図である。
【符号の説明】
【００５６】
261  …  正面（フロント）ゲート
262  …  背面（バック）ゲート
263  …  ソース領域
264、350、410  …  フィン
265、325、461  …  窒化シリコン（ハードマスク材）
300  …  基板
310、314、400  …  ｎウェル
312  …  ｐウェル
315、418  …  トレンチ（素子分離酸化物）
320、462  …  パッド酸化物
326  …  第１のゲート誘電体
330、340  …  フィン（論理部分内）
360、370、390  …  犠牲層（マスク材）
361、391  …  レジスト
365  …  フィン間領域（露出領域）
366  …  フィン間領域（被覆領域）
367  …  第２のゲート誘電体
375、376  …  ゲート金属層
380  …  ポリシリコンゲート
392  …  シリサイド又はサリサイド
415  …  底部ゲート
425  …  スペーサ
429  …  頂部ゲート
【図１】
2008160125.tif 000003
【図２】
2008160125.tif 000004
【図３】
2008160125.tif 000005
【図４】
2008160125.tif 000006
【図５】
2008160125.tif 000007
【図６】
2008160125.tif 000008
【図７Ａ】
2008160125.tif 000009
【図７Ｂ】
2008160125.tif 000010
【図８Ａ】
2008160125.tif 000011
【図８Ｂ】
2008160125.tif 000012
【図９Ａ】
2008160125.tif 000013
【図９Ｂ】
2008160125.tif 000014
【図１０Ａ】
2008160125.tif 000015
【図１０Ｂ】
2008160125.tif 000016
【図１１Ａ】
2008160125.tif 000017
【図１１Ｂ】
2008160125.tif 000018
【図１２Ａ】
2008160125.tif 000019
【図１２Ｂ】
2008160125.tif 000020
【図１３Ａ】
2008160125.tif 000021
【図１３Ｂ】
2008160125.tif 000022
【図１４Ａ】
2008160125.tif 000023
【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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