(57)【要約】【課題】不純物導入工程の回数を少なくすることにより、生産効率の向上を図った半導体装置の製造方法を提供する。【解決手段】トンネル拡散層２４を有する不揮発性メモリセルと、ドレイン領域のチャネル部側に前記ドレイン領域よりも低不純物濃度の低濃度層を有するＭＯＳトランジスタと、静電破壊対策トランジスタとを、共通の半導体基板１上に備える半導体装置が製造される。この製造方法は、半導体基板１において不揮発性メモリセル用領域２０Ｒおよび静電破壊対策トランジスタ用領域１０Ｒに第１濃度で不純物を選択的に導入することによって、トンネル拡散層２４を形成し、同時に静電破壊対策トランジスタのソース領域１１およびドレイン領域１２を形成する工程を含む。【選択図】図３Ｂ
2008306061.tif 000002
【特許請求の範囲】
【請求項１】
トンネル拡散層を有する不揮発性メモリセルと、ドレイン領域のチャネル部側に前記ドレイン領域よりも低不純物濃度の低濃度層を有するＭＯＳトランジスタと、静電破壊対策トランジスタとを、共通の半導体基板上に備える半導体装置の製造方法であって、
前記半導体基板において前記不揮発性メモリセル用の領域および前記静電破壊対策トランジスタ用の領域に第１濃度で不純物を選択的に導入することによって、前記不揮発性メモリセル用の領域に前記トンネル拡散層を形成し、同時に前記静電破壊対策トランジスタのソース領域およびドレイン領域を形成する第１不純物導入工程と、
前記半導体基板において前記ＭＯＳトランジスタ用の領域に、前記第１濃度よりも低い第２濃度で不純物を選択的に導入することによって、前記低濃度層を形成する第２不純物導入工程と、
前記ＭＯＳトランジスタ用の領域に前記第２濃度よりも高い第３濃度で不純物を選択的に導入することによって、前記ＭＯＳトランジスタのソース領域およびドレイン領域を形成する第３不純物導入工程とを含む、半導体装置の製造方法。
【請求項２】
前記第３不純物導入工程が、前記ＭＯＳトランジスタ用の領域および前記静電破壊対策トランジスタ用の領域に、前記第３濃度で不純物を選択的に導入することによって、前記ＭＯＳトランジスタのソース領域およびドレイン領域を形成し、同時に前記静電破壊対策トランジスタのソース領域およびドレイン領域内に、これらのソース領域およびドレイン領域よりも高不純物濃度の高濃度層をそれぞれ形成する工程である、請求項１記載の半導体装置の製造方法。
【請求項３】
前記不揮発性メモリセル用の領域に前記トンネル拡散層に対向するフローティングゲートを形成するとともに、前記ＭＯＳトランジスタ用の領域および前記静電破壊対策トランジスタ用の領域にそれぞれゲートを形成するゲート形成工程と、
前記ゲートの側壁に絶縁物からなるサイドウォールを形成するサイドウォール形成工程とをさらに含み、
前記第１不純物導入工程が、前記ゲート形成工程よりも前に行われ、
前記第２不純物導入工程が、前記ゲート形成工程の後、前記サイドウォール形成工程よりも前に行われ、
前記第３不純物導入工程が、前記サイドウォール形成工程よりも後に行われる、請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第３不純物導入工程が、前記サイドウォールに対して自己整合的に不純物を前記半導体基板に導入する工程を含む、請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２不純物導入工程が、前記ＭＯＳトランジスタのソース領域およびドレイン領域よりも深い領域まで広がる低濃度層を形成する工程を含み、
前記第３不純物導入工程が、前記低濃度層内に前記ソース領域およびドレイン領域を形成する工程を含む、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トンネル拡散層を有する不揮発性メモリセルを備えた半導体装置を製造するための方法に関する。
【背景技術】
【０００２】
FLOTOX（Floating Gate Tunnel Oxide）型ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）は、スタックド・ゲート型メモリセルトランジスタと、これに直列に接続された選択トランジスタとで不揮発性メモリセルを構成した半導体メモリである。ＥＥＰＲＯＭは、複数のメモリセルを集積したメモリセル部と、行・列デコーダその他の周辺回路を集積した周辺回路部と、入出力パッドを配置した入出力部とを一つの半導体基板上に形成して構成されている。
【０００３】
メモリセル部には、前述のような不揮発性メモリセルが複数個配列されている。周辺回路部には、ＭＯＳトランジスタその他の回路素子からなるロジック回路が形成されている。入出力部は、半導体基板の周縁部に配列された複数の入出力パッドと、これらのパッドからのサージによる素子破壊対策のための静電破壊（ＥＳＤ：Electrostatic Discharge）対策トランジスタとを備えている。
【０００４】
図４は、不揮発性メモリセル、周辺回路を構成するＭＯＳトランジスタ、および静電破壊対策トランジスタの構成例を説明するための断面図である。不揮発性メモリセル７０、ＭＯＳトランジスタ８０および静電破壊対策トランジスタ９０は、ｐ型半導体基板６０上に共通に形成されている。
不揮発性メモリセル７０は、スタックド・ゲート型のメモリセルトランジスタ７１と、選択トランジスタ７２とを有している。メモリセルトランジスタ７１は、半導体基板６０の表層部に間隔を開けて形成されたｎ型ソース領域７３およびｎ型トンネル拡散層７４と、これらの間のチャネル領域７５に対向するように配置されたフローティングゲート７６と、このフローティングゲート７６に積層されたコントロールゲート７７とを備えている。ｎ型トンネル拡散層７４は、メモリセルトランジスタ７１のドレイン領域として機能する。一方、選択トランジスタ７２は、ｎ型トンネル拡散層７４をそのソース領域とし、これに対して所定間隔だけ隔てて半導体基板６０に形成されたｎ型ドレイン領域７８と、トンネル拡散層７４とドレイン領域７８との間のチャネル領域に対向するよう配置されたゲート７９とを備えている。
【０００５】
半導体基板６０とフローティングゲート７６およびゲート７９との間にはゲート絶縁膜６１が介在されている。また、フローティングゲート７６とコントロールゲート７７との間は、絶縁膜６２によって絶縁されている。ゲート絶縁膜６１において、トンネル拡散層７４と、フローティングゲート７６との間には、薄膜部が形成されている。この薄膜部は、トンネル拡散層７４とフローティングゲート７６との間で、ＦＮ（ファウラー・ノルドハイム）トンネリングによって電子を通過させるためのトンネルウィンドウ６５である。
【０００６】
周辺回路を形成するＭＯＳトランジスタ８０は、ホットエレクトロン効果を抑制するために、ＬＤＤ（Lightly Doped Drain）構造を有している。すなわち、ＭＯＳトランジスタ８０は、半導体基板６０の表層部に間隔を開けて形成されたｎ型ソース領域８１およびｎ型ドレイン領域８２と、これらの間のチャネル領域に対向するようにゲート絶縁膜６１を介して配置されたゲート８４と、ゲート８４の縁部とソース・ドレイン領域８１，８２との間の領域に配置されたｎ型低濃度層８５とを備えている。低濃度層８５の不純物濃度は、ソース・ドレイン領域８１，８２よりも低くなっている。低濃度層８５を確保するために、ゲート８４の両側面に沿ってサイドウォール８６が設けられている。すなわち、低濃度層８５のための低濃度イオン注入（ＬＤＤ注入）を行った後に、サイドウォール８６をマスクとしてソース・ドレイン領域８１，８２のための高濃度イオン注入を行うことによって、ＬＤＤ構造が形成されている。
【０００７】
静電破壊対策トランジスタ９０は、半導体基板６０に形成されたソース領域９１およびドレイン領域９２と、これらの間のチャネル領域に対向してゲート絶縁膜６１を介して配置されたゲート９４とを備えたシングルドレイン構造を有している。ゲート９４の両側面には、ＭＯＳトランジスタ８０の形成時に同時に形成されたサイドウォール９５が形成されている。ソース・ドレイン領域９１，９２は、サイドウォール９５の直下の領域まで延びて形成されている。すなわち、ソース・ドレイン領域９１，９２は、それぞれ、サイドウォール９５の形成前に予めイオン注入（ＥＳＤ注入）を行って形成されている。そして、サイドウォール９５の形成後には、ＭＯＳトランジスタ８０のソース・ドレイン領域８１，８２のためのイオン注入と同工程で、高濃度層９１ａ，９２ａがソース・ドレイン領域９１，９２内に形成される。ソース・ドレイン領域９１，９２は、ＭＯＳトランジスタ８０の低濃度層８５よりも不純物濃度が高くなっている。これにより、静電破壊対策トランジスタ９０は、ＬＤＤ構造ではなく、シングルドレイン構造とされ、これにより、静電パルス印加後のソフトリークの問題を解決している（特許文献１参照）。
【特許文献１】特開平６−１３２４８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＥＳＤ注入では、静電破壊対策トランジスタ９０をシングルドレイン構造とするために、ＬＤＤ注入よりも高濃度のイオン注入を行う必要がある。そのため、ＬＤＤ注入とＥＳＤ注入とは、別工程としなければならない。
したがって、上述のような構成のＥＥＰＲＯＭを作製するためには、トンネル拡散層のためのイオン注入、ＥＳＤ注入、ＬＤＤ注入、およびＭＯＳトランジスタのソース・ドレイン領域のためのイオン注入を行わなければならない。このように多数回のイオン注入工程を必要とするために、ＥＥＰＲＯＭの生産工程が長く、生産効率が悪いという課題があった。
【０００９】
さらに、ＥＥＰＲＯＭには、高耐圧ＭＯＳトランジスタが周辺回路に備えられる場合があり、この場合には、高耐圧ＭＯＳトランジスタは、ホットキャリア対策のために、ＤＤＤ（Double Diffused Drain）構造を有することになる。ＤＤＤ構造を形成するためには、高エネルギーで半導体基板の深い位置への低濃度イオン注入を行う必要があるから、さらにイオン注入工程の回数が多くなる。
【００１０】
そこで、この発明の目的は、不純物導入工程の回数を少なくすることにより、生産効率の向上を図った半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
上記の目的を達成するための請求項１記載の発明は、トンネル拡散層を有する不揮発性メモリセルと、ドレイン領域のチャネル部側に前記ドレイン領域よりも低不純物濃度の低濃度層を有するＭＯＳトランジスタと、静電破壊対策トランジスタとを、共通の半導体基板上に備える半導体装置の製造方法であって、前記半導体基板において前記不揮発性メモリセル用の領域および前記静電破壊対策トランジスタ用の領域に第１濃度で不純物を選択的に導入することによって、前記不揮発性メモリセル用の領域に前記トンネル拡散層を形成し、同時に前記静電破壊対策トランジスタのソース領域およびドレイン領域を形成する第１不純物導入工程と、前記半導体基板において前記ＭＯＳトランジスタ用の領域に、前記第１濃度よりも低い第２濃度で不純物を選択的に導入することによって、前記低濃度層を形成する第２不純物導入工程と、前記ＭＯＳトランジスタ用の領域に前記第２濃度よりも高い（好ましくは前記第１濃度よりも高い）第３濃度で不純物を選択的に導入することによって、前記ＭＯＳトランジスタのソース領域およびドレイン領域を形成する第３不純物導入工程とを含む、半導体装置の製造方法である。
【００１２】
この方法によれば、第１不純物導入工程において、トンネル拡散層の形成と同時に静電破壊対策トランジスタのソース領域およびドレイン領域が形成される。そのため、静電破壊対策トランジスタのソース領域およびドレイン領域を形成するための専用の不純物導入工程を省くことができるので、不純物導入工程の回数を少なくすることができる。こうして、不揮発性メモリセル、低濃度層を有するＭＯＳトランジスタ、および静電破壊対策トランジスタを共通の半導体基板上に備える半導体装置を製造する際に、不純物導入工程の回数を少なくできる。これにより、半導体装置の生産工程を短縮して、生産効率を高めることができる。
【００１３】
請求項２記載の発明は、前記第３不純物導入工程が、前記ＭＯＳトランジスタ用の領域および前記静電破壊対策トランジスタ用の領域に、前記第３濃度で不純物を選択的に導入することによって、前記ＭＯＳトランジスタのソース領域およびドレイン領域を形成し、同時に前記静電破壊対策トランジスタのソース領域およびドレイン領域内に、これらのソース領域およびドレイン領域よりも高不純物濃度の高濃度層をそれぞれ形成する工程である、請求項１記載の半導体装置の製造方法である。この構成により、ＭＯＳトランジスタのソース・ドレイン領域の形成と同時に、静電破壊対策トランジスタのソース・ドレイン領域を電極にオーミック接触させるための高濃度層を同時に形成できる。
【００１４】
請求項３記載の発明は、前記不揮発性メモリセル用の領域に前記トンネル拡散層に対向するフローティングゲートを形成するとともに、前記ＭＯＳトランジスタ用の領域および前記静電破壊対策トランジスタ用の領域にそれぞれゲートを形成するゲート形成工程と、前記ゲートの側壁に絶縁物からなるサイドウォールを形成するサイドウォール形成工程とをさらに含み、前記第１不純物導入工程が、前記ゲート形成工程よりも前に行われ、前記第２不純物導入工程が、前記ゲート形成工程の後、前記サイドウォール形成工程よりも前に行われ、前記第３不純物導入工程が、前記サイドウォール形成工程よりも後に行われる、請求項１または２記載の半導体装置の製造方法である。
【００１５】
フローティングゲートは、トンネル拡散層に対向するように形成する必要がある。そのため、フローティングゲートの形成よりも前にトンネル拡散層の形成のための第１不純物導入工程を行わなければならない。したがって、フローティングゲートと同工程で形成される静電破壊対策トランジスタのゲートは、そのソース・ドレイン領域の形成よりも後の工程で形成されることになる。静電破壊対策トランジスタのゲート長は、メモリセル領域の周辺回路などを構成する微細なＭＯＳトランジスタよりも長い。そこで、静電破壊対策トランジスタのゲートは、第１不純物導入工程のためのマスクとゲート形成のためのマスクとのマスクずれを考慮して、そのソース・ドレイン領域に重なるように大きめの幅を有するように形成することが好ましい。
【００１６】
一方、ＭＯＳトランジスタのゲートを形成した後に第２不純物導入工程を行い、そのゲートの側壁にサイドウォールを形成した後に第３不純物導入工程を行えば、サイドウォールの直下に低濃度層の領域を確保できる。こうして、ＭＯＳトランジスタは、ドレイン領域のチャネル領域側に確実に低濃度層を有することができる。そして、サイドウォールの形成よりも前に、第１不純物導入工程が行われるので、静電破壊対策トランジスタでは、サイドウォールの直下の領域まで第１濃度のソース・ドレイン領域が広がっている。その結果、静電破壊対策トランジスタは、シングルドレイン構造を有することができる。
【００１７】
前記第２不純物導入工程は、ＭＯＳトランジスタおよび静電破壊対策トランジスタの各ゲートに対して自己整合的に不純物を導入する工程であってもよい。
前記ゲート形成工程では、前記不揮発性メモリセル用領域において、前記フローティングゲートから所定距離離隔した位置に、前記トンネル拡散領域に一縁部が重なるように選択ゲートが同時に形成されることが好ましい。この場合、さらに、前記トンネル拡散層に対して所定距離離隔して対向し、前記フローティングゲートと一部重なる領域にソース領域を形成する工程と、前記トンネル拡散層に対して所定距離離隔して対向し、前記選択ゲートと一部重なる領域にドレイン領域を形成する工程とをさらに含むことが好ましい。これにより、メモリセルトランジスタと選択トランジスタとを直列接続した構造のメモリセルを形成できる。
【００１８】
また、前記方法は、前記フローティングゲートに対して絶縁膜を介して積層するようにコントロールゲートを形成するコントロールゲート形成工程をさらに含んでいてもよい。これにより、メモリセルトランジスタをスタックド・ゲート型トランジスタとして形成できる。
請求項４記載の発明は、前記第３不純物導入工程が、前記サイドウォールに対して自己整合的に不純物を前記半導体基板に導入する工程を含む、請求項３記載の半導体装置の製造方法である。この方法により、ＭＯＳトランジスタ用領域では、サイドウォールの直下にのみ低濃度層を残すことができ、いわゆるＬＤＤ構造を形成できる。
【００１９】
請求項５記載の発明は、前記第２不純物導入工程が、前記ＭＯＳトランジスタのソース領域およびドレイン領域よりも深い領域まで広がる低濃度層を形成する工程を含み、前記第３不純物導入工程が、前記低濃度層内に前記ソース領域およびドレイン領域を形成する工程を含む、請求項１〜４のいずれか一項に記載の半導体装置の製造方法である。この方法により、ＭＯＳトランジスタ用領域において、いわゆるＤＤＤ構造を形成できる。ＭＯＳトランジスタを高耐圧仕様とする場合には、このＤＤＤ構造とするとよい。
【発明を実施するための最良の形態】
【００２０】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置であるＥＥＰＲＯＭの構成を説明するための図解的な平面図である。この半導体装置は、たとえばシリコンからなるｐ型半導体基板１と、この半導体基板１の中央部分に設定されたメモリセル領域２と、このメモリセル領域２の周辺に配置された周辺回路領域３，４，５，６と、半導体基板１の周縁部に配置された入出力領域７とを備えている。
【００２１】
メモリセル領域２には、複数の不揮発性メモリセルが行列状に配列されている。メモリセル領域２は、ほぼ矩形に形成されており、その一辺に沿って周辺回路領域３が配置されていて、前記一辺と直交する他の一辺に沿って別の周辺回路領域４が配置されている。
周辺回路領域３，４は、メモリセル領域２内の不揮発性メモリセルに対して、選択的に、書き込み、読み出しおよび消去の各動作を行うためのデコーダ回路である。不揮発性メモリセルは高耐圧仕様であるため、周辺回路領域３，４には、デコーダを構成する高耐圧仕様のＭＯＳトランジスタが配置されている。後述するように、この高耐圧仕様のＭＯＳトランジスタはＤＤＤ構造を有している。
【００２２】
他の周辺回路領域５，６は、外部からの入力信号や、外部への出力信号を処理するための回路であり、通常の耐圧のＭＯＳトランジスタで構成されている。これらのＭＯＳトランジスタは、後述するＬＤＤ構造のトランジスタである。
入出力領域７には、半導体基板１の周縁部に沿って複数の入出力パッド９が配列されている。そして、各入出力パッド９に対応して、静電気放電に起因するサージ電流を吸収してメモリセル領域２および周辺回路領域３〜６の静電破壊を抑制または防止するための静電破壊対策トランジスタ１０（図１において斜線を付して示す。）が半導体基板１上に設けられている。
【００２３】
図２は、不揮発性メモリセル、高耐圧ＭＯＳトランジスタ、通常耐圧ＭＯＳトランジスタ、および静電破壊対策トランジスタの構成を説明するための断面図である。半導体基板１上のメモリセル領域２に不揮発性メモリセル２０が形成されており、周辺回路領域３，４に高耐圧のＤＤＤ−ＭＯＳトランジスタ４０が形成されており、周辺回路領域５，６に通常耐圧のＬＤＤ−ＭＯＳトランジスタ５０が形成されており、入出力領域７に静電破壊対策トランジスタ１０が形成されている。
【００２４】
不揮発性メモリセル２０は、スタックド・ゲート型のメモリセルトランジスタ２１と、選択トランジスタ２２とを直列接続した構成を有している。より具体的には、メモリセルトランジスタ２１は、半導体基板１の表層部に間隔を開けて形成されたｎ型ソース領域２３およびｎ型トンネル拡散層２４と、これらの間のチャネル領域２５に対向するように配置されたフローティングゲート２６と、このフローティングゲート２６に積層されたコントロールゲート２７とを備えている。ｎ型ソース領域２３の内方には、ｎ型不純物を高濃度に拡散して形成したコンタクト領域３７（高濃度層）が形成されている。このコンタクト領域３７に、ソース電極（図示省略）がオーミック接合されている。
【００２５】
ｎ型トンネル拡散層２４は、フローティングゲート２６の一部に対向する領域に形成されており、また、メモリセルトランジスタ２１のドレイン領域として機能する。一方、選択トランジスタ２２は、ｎ型トンネル拡散層２４をそのソース領域とし、これに対して所定間隔だけ隔てて半導体基板１に形成されたｎ型ドレイン領域２８と、トンネル拡散層２４とドレイン領域２８との間のチャネル領域に対向するよう配置されたゲート２９（選択ゲート）とを備えている。
【００２６】
半導体基板１とフローティングゲート２６およびゲート２９との間には、たとえば酸化シリコンからなるゲート絶縁膜３１が介在されている。また、フローティングゲート２６とコントロールゲート２７との間は、絶縁膜３２によって絶縁されている。この絶縁膜３２は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜-窒化膜-酸化膜）構造の膜からなる。ゲート絶縁膜３１において、トンネル拡散層２４と、フローティングゲート２６との間の部分には、たとえば、膜厚５０Å〜１００Åの薄膜部が形成されている。この薄膜部は、トンネル拡散層２４とフローティングゲート２６との間で、ＦＮ（ファウラー・ノルドハイム）トンネリングによって電子を通過させるためのトンネルウィンドウ３５である。
【００２７】
コントロールゲート２７は、この実施形態では、フローティングゲート２６の上面に対向する上部と、この上部の両側縁からフローティングゲート２６の両側面に対向するように垂れ下がった一対の側部とを有し、断面視略逆Ｕ字形に形成されている。このコントロールゲート２７の両側面は、酸化シリコン等の絶縁物からなるサイドウォール３４で覆われている。
【００２８】
選択トランジスタ２２のゲート２９の両側面も、同様に、酸化シリコン等の絶縁物からなるサイドウォール３６で覆われている。この選択トランジスタ２２のドレイン領域２８には、ｎ型不純物を高濃度に拡散して形成したコンタクト領域３８（高濃度層）が形成されている。このコンタクト領域３８に、ドレイン電極（図示省略）がオーミック接合されている。
【００２９】
フローティングゲート２６に対する電子の注入は、たとえば、ソースをオープンとするとともに、ゲート２９に高電圧を印加して選択トランジスタ２２をオン状態として行われる。この状態で、コントロールゲート２７に高電圧を印加し、ドレインをグランド電位とすると、トンネル拡散層２４からトンネルウィンドウ３５を介するＦＮトンネリングによって、フローティングゲート２６に電子が注入される。
【００３０】
フローティングゲート２６からの電子の引き抜きは、たとえば、ソースをオープンとするとともに、ゲート２９に高電圧を印加して選択トランジスタ２２をオン状態として行われる。この状態で、コントロールゲート２７をグランド電位とし、ドレインに高電圧を印加すると、フローティングゲート２６からトンネルウィンドウ３５を介するＦＮトンネリングによって、トンネル拡散層２４へと電子が引き抜かれる。
【００３１】
フローティングゲート２６に電子が注入されると、このフローティングゲート２６が帯電している状態では、メモリセルトランジスタ２１を導通させるためにコントロールゲート２７に印加すべき閾値電圧が高くなる。そこで、コントロールゲート２７に与えるべき読出電圧を、フローティングゲート２６が非帯電状態（電子が引き抜かれた状態）のときにソース領域２３−トンネル拡散層２４間を導通させることができ、かつ、フローティングゲート２６が帯電状態（電子が注入された状態）のときにソース２３−トンネル拡散層２４間が遮断状態に保持される値に設定しておく。そして、選択トランジスタ２２のゲート２９をハイレベルとし、ドレインをハイレベルとし、コントロールゲート２７に前記読出電圧を印加する。このとき、ソース側に電流が流れるか否かを調べることにより、フローティングゲート２６に電子が注入されているかどうかを区別できる。
【００３２】
こうして、不揮発性メモリセル２０に対する情報の書き込み、消去および読み出しの各動作を行うことができる。
一方、ＤＤＤ−ＭＯＳトランジスタ４０は、半導体基板１の表層領域に間隔を開けて形成されたｎ型ソース領域４１およびｎ型ドレイン領域４２を備えている。ソース領域４１およびドレイン領域４２の間のチャネル領域４３に対向するように、ゲート絶縁膜３１を挟んでゲート４４が形成されている。ゲート４４の両側面は、酸化シリコン等の絶縁物からなるサイドウォール４５で覆われている。
【００３３】
ソース領域４１およびドレイン領域４２は、サイドウォール４５の直下から広がるｎ型低濃度層４６，４７内にそれぞれ形成されており、こうして、二重拡散ドレイン（ＤＤＤ）構造が形成されている。ｎ型低濃度層４６，４７は、ソース・ドレイン領域４１，４２よりも低濃度に形成され、かつ、これらよりも深く不純物イオンを注入して形成した領域である。ｎ型低濃度層４６，４７は、ゲート４４に対して自己整合的に形成されている。また、ソース・ドレイン領域４１，４２は、サイドウォール４５から離れた領域に形成されている。ｎ型低濃度層４６，４７は、ドレイン領域４２の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【００３４】
ＬＤＤ−ＭＯＳトランジスタ５０は、半導体基板１の表層領域に間隔を開けて形成したｎ型ソース領域５１およびｎ型ドレイン領域５２を備えている。ソース・ドレイン領域５１，５２の間のチャネル領域５３に対向するように、ゲート絶縁膜３１を挟んでゲート５４が形成されている。ゲート５４の両側面は、酸化シリコン等の絶縁物からなるサイドウォール５５で覆われている。
【００３５】
ソース領域５１およびドレイン領域５２とゲート５４との間、すなわち、サイドウォール５５の直下の領域には、ｎ型低濃度層５６，５７が形成されている。こうして、ＬＤＤ構造が形成されている。低濃度層５６，５７は、ソース・ドレイン領域５１，５２よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型低濃度層５６，５７は、ゲート５４に対して自己整合的に形成されており、ソース・ドレイン領域５１，５２はサイドウォール５５に対して自己整合的に形成されている。ｎ型低濃度層５６，５７は、ドレイン領域５２の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【００３６】
静電破壊対策トランジスタ１０は、半導体基板１の表層領域に間隔を開けて形成されたｎ型ソース領域１１およびｎ型ドレイン領域１２と、これらの間のチャネル領域１３に対向してゲート絶縁膜３１を介して配置されたゲート１４とを備えたシングルドレイン構造を有している。ゲート１４の両側面には、酸化シリコン等の絶縁物からなるサイドウォール１５が形成されている。ソース・ドレイン領域１１，１２は、サイドウォール１５の直下の領域まで延びて形成されている。より詳細には、ソース・ドレイン領域１１，１２は、それぞれ、サイドウォール１５の形成前に予めイオン注入（ＥＳＤ注入）を行って形成されている。また、ソース・ドレイン領域１１，１２の各内方の領域には、ソース・ドレイン領域１１，１２よりも高不純物濃度のコンタクト領域１８，１９（高濃度層）が、サイドウォール１５に対して自己整合的に形成されている。これらのコンタクト領域１８，１９は、ソース電極およびドレイン電極とのオーミック接合をとるための領域であり、サイドウォール１５の形成後に、ＭＯＳトランジスタ４０，５０のソース・ドレイン領域のためのイオン注入と同工程で形成されたものである。
【００３７】
ソース・ドレイン領域１１，１２は、コンタクト領域１８，１９よりは低不純物濃度であるが、ＭＯＳトランジスタ４０，５０の低濃度層４６，５６よりも不純物濃度が高くなっている。これにより、静電破壊対策トランジスタ１０は、ＤＤＤ構造またはＬＤＤ構造ではなく、シングルドレイン構造となっていて、静電パルス印加後に生じるいわゆるソフトリークの問題を解決している。
【００３８】
図３Ａ〜３Ｊは、前述のような構成を有するＥＥＰＲＯＭの製造工程の要部を説明するための断面図である。まず、図３Ａに示すように、ＬＯＣＯＳ（Local Oxidation of Silicon)法により、半導体基板１上にフィールド酸化膜１７が形成され、素子形成領域を分離する素子分離工程が行われる。これにより、個々の不揮発性メモリセル２０用の領域２０Ｒ、個々のＤＤＤ−ＭＯＳトランジスタ４０用の領域４０Ｒ、個々のＬＤＤ−ＭＯＳトランジスタ５０用の領域５０Ｒ、および個々の静電破壊対策トランジスタ１０用の領域１０Ｒがそれぞれ確保される。
【００３９】
次に、図３Ｂに示すように、ｎ型トンネル拡散層２４を形成するためのイオン注入（トンネル注入が行われる（第１不純物導入工程）。具体的には、半導体基板１上に所定のパターンのレジスト膜１０１が形成され、このレジスト膜１０１をマスクとして、ｎ型不純物イオンが半導体基板１に注入される。レジスト膜１０１は、不揮発性メモリセル用の領域２０Ｒにおいてｎ型ソース領域２３およびｎ型トンネル拡散層２４を形成すべき領域にそれぞれ開口１０１ａ，１０１ｂを有している。また、レジスト膜１０１は、ＭＯＳトランジスタ用領域４０Ｒ，５０Ｒの領域をいずれも被覆している。そして、レジスト膜１０１は、静電破壊対策トランジスタ用領域１０Ｒにおいて、ゲート１４を形成すべき領域以外の領域を露出させる開口１０１ｃ，１０１ｄを有している。たとえば、ｎ型不純物イオンとしてＡｓ＋イオンまたはＰ＋イオンが用いられ、そのドーズ量は１×１０１４〜１×１０１５/cm２（第１濃度）とされ、その注入エネルギーは１００ｋｅＶ〜２００ｋｅＶとされる。こうして、ｎ型トンネル拡散層２４の形成のためのイオン注入と同工程で、静電破壊対策トランジスタ１０のソース・ドレイン領域１１，１２のためのイオン注入が行われる。
【００４０】
次の工程は、図３Ｃに示すように、トンネルウィンドウ３５を有するゲート絶縁膜３１の形成である。すなわち、レジスト膜１０１を剥離した後に、半導体基板１の表面を熱酸化することによって、たとえば、膜厚１００Å〜２００Åの酸化シリコン膜が形成され、これがゲート絶縁膜３１となる。このとき、図３Ｂの工程で注入されたｎ型不純物イオンが同時に活性化され、不揮発性メモリセル用領域２０Ｒにｎ型ソース領域２３およびｎ型トンネル拡散層２４が形成され、静電破壊対策トランジスタ用領域１０Ｒにｎ型ソース・ドレイン領域１１，１２が形成される。
【００４１】
トンネルウィンドウ３５の形成は既知の方法で行われる。すなわち、トンネル拡散層２４上の所定領域（トンネルウィンドウ３５を形成すべき領域）に開口を有するレジスト膜を形成し、このレジスト膜をマスクとしたエッチングによって、当該領域のゲート絶縁膜３１が選択的に除去される。レジスト膜を除去した後、熱酸化法によって、電子をＦＮトンネリングさせることができる所定膜厚（５０Å〜１００Å）だけ酸化膜を成長させる。これにより、当該膜厚からなる薄膜のトンネルウィンドウ３５が形成され、ゲート絶縁膜３１も同じ膜厚だけ厚膜化される。トンネルウィンドウ３５以外の領域における最終的なゲート絶縁膜３１の膜厚は、たとえば、２００Å〜３００Åである。こうして、局所的な薄膜部（残余の部分よりも膜厚の小さい部分）であるトンネルウィンドウ３５を有するゲート絶縁膜３１が、不揮発性メモリセル用領域２０Ｒ、ＭＯＳトランジスタ用領域４０Ｒ，５０Ｒ、および静電破壊対策トランジスタ用領域１０Ｒの半導体基板１表面に形成される。
【００４２】
次に、図３Ｄに示すように、ゲート形成工程が行われる。すなわち、不揮発性メモリセル用領域２０Ｒにおいて、ゲート絶縁膜３１上に、ｎ型ソース領域２３からｎ型トンネル拡散層２４に渡る領域にフローティングゲート２６が形成され、このフローティングゲート２６とは間隔を開けて、選択トランジスタ２２のゲート２９が形成される。フローティングゲート２６は、ｎ型ソース領域２３とは反対側にｎ型トンネル拡散層２４と重なり合う領域を有し、この領域において、トンネルウィンドウ３５を挟んでｎ型トンネル拡散層２４に対向するように形成される。ゲート２９は、ｎ型トンネル拡散層２４においてフローティングゲート２６とは反対側の縁部に整合するように形成される。また、ＭＯＳトランジスタ用領域４０Ｒ，５０Ｒにおいては、ゲート絶縁膜３１上に、各領域のほぼ中央にそれぞれゲート４４，５４が形成される。そして、静電破壊対策トランジスタ用領域１０Ｒにおいては、ゲート絶縁膜３１上において、ｎ型ソース・ドレイン領域１１，１２の両方の縁部に重なるように、ゲート１４が形成される。
【００４３】
フローティングゲート２６およびゲート２９，４４，４５，１４の形成は、たとえば、導電化のための不純物（たとえば燐）を添加したポリシリコン膜を半導体基板１の全面に形成し、これをフォトリソグラフィでパターニングすることによって行える。すなわち、全面に形成されたポリシリコン膜上に、レジスト膜のパターンを形成する。このレジスト膜のパターンは、フローティングゲート２６およびゲート２９，４４，４５，１４を形成すべき領域を選択的に被覆し、その他の領域を露出させるパターンである。このレジスト膜をマスクとしてエッチングを行うことにより、導電化されたポリシリコン膜からなるフローティングゲート２６およびゲート２９，４４，４５，１４を形成することができる。
【００４４】
次に、図３Ｅに示すように、不揮発性メモリセル２０のための絶縁膜３２が形成される。絶縁膜３２の形成は、たとえば、ＣＶＤ（化学的気相成長）法によって、半導体基板１の全面に対して行われる。具体的には、まず、膜厚１００Å程度の酸化シリコン膜が形成され、次いで、膜厚１００Å程度の窒化シリコン膜が形成され、引き続き、膜厚１００Å程度の酸化シリコン膜が形成される。こうして、酸化膜／窒化膜／酸化膜構造（ＯＮＯ構造）の絶縁膜３２が形成される。
【００４５】
次の工程は、図３Ｆに示すコントロールゲート形成工程である。具体的には、導電化のための不純物（たとえば燐）を添加したポリシリコン膜が半導体基板１の全面に形成され、これをパターニングすることによって、コントロールゲート２７が形成される。パターニングは、フォトリソグラフィによって行われる。すなわち、ポリシリコン膜上に、フローティングゲート２６の上方を覆い、さらに、フローティングゲート２６の側方へと所定距離だけ広がった領域に至るレジスト膜のパターンが形成される。このレジスト膜のパターンは、フローティングゲート２６の近傍の領域以外の領域は露出させるものである。この状態で、ドライエッチングが行われ、その後にレジスト膜が剥離されることによって、コントロールゲート２７が形成される。このコントロールゲート２７は、フローティングゲート２６を、絶縁膜３２を介して、その上面および両側面から覆うパターンとなる。ポリシリコン膜をパターニングするためのドライエッチングの際に、コントロールゲート２７で覆われる領域以外の領域において、絶縁膜３２がエッチングされて除去される。これにより、ゲート２９，４４，４５，１４が露出することになる。
【００４６】
次に、図３Ｇに示すＤＤＤ注入工程が行われる（第２不純物導入工程）。すなわち、レジスト膜１０２をマスクとして、半導体基板１の表面に向けて選択的にｎ型不純物イオンが注入される。レジスト膜１０２は、不揮発性メモリセル用領域２０Ｒにおいてｎ型ドレイン領域２８に対応する領域に開口１０２ａを有し、ＤＤＤ−ＭＯＳトランジスタ用領域４０Ｒにおいてｎ型低濃度層４６，４７に対応する開口１０２ｂを有し、残余の領域を覆っている。このレジスト膜１０２をマスクとしてｎ型不純物イオンを注入することによって、不揮発性メモリセル用領域２０Ｒにｎ型ドレイン領域２８が形成され、ＤＤＤ−ＭＯＳトランジスタ用領域４０Ｒでは、ゲート４４の両側にｎ型低濃度層４６，４７がそれぞれ形成される。たとえば、ｎ型不純物イオンとしてＡｓ＋イオンまたはＰ＋イオンが用いられ、そのドーズ量は１×１０１２〜１×１０１３/cm２（第２濃度）とされ、その注入エネルギーは５０ｋｅＶ〜１００ｋｅＶとされる。こうして、選択トランジスタ２２のｎ型ドレイン領域２８の形成のためのイオン注入と同工程で、ＤＤＤ−ＭＯＳトランジスタ４０のサイドウォール３４直下を含む領域へのイオン注入が行われてｎ型低濃度層４６，４７が形成される。
【００４７】
レジスト膜１０２を剥離した後、次に、図３Ｈに示すＬＤＤ注入工程が行われる（第２不純物導入工程）。すなわち、レジスト膜１０３をマスクとして、半導体基板１の表面に向けて選択的にｎ型不純物イオンが注入される。レジスト膜１０３は、不揮発性メモリセル用領域２０ＲおよびＤＤＤ−ＭＯＳトランジスタ用領域４０Ｒを覆っているとともに、ＬＤＤ−ＭＯＳトランジスタ用領域５０Ｒおよび静電破壊対策トランジスタ用領域１０Ｒを露出させる開口１０３ａを有している。これにより、ＬＤＤ−ＭＯＳトランジスタ用領域５０Ｒおよび静電破壊対策トランジスタ用領域１０Ｒに対して選択的にｎ型不純物イオンが注入されることになる。その結果、ＬＤＤ−ＭＯＳトランジスタ用領域５０Ｒではゲート５４の両側にｎ型低濃度層５６，５７が形成される。たとえば、ｎ型不純物イオンとしてＡｓ＋イオンまたはＰ＋イオンが用いられ、そのドーズ量は１×１０１２〜１×１０１３/cm２（第２濃度）とされ、その注入エネルギーは２０ｋｅＶ〜５０ｋｅＶとされる。注入エネルギーは、ＤＤＤ注入の場合よりも小さくされ、これにより、ＤＤＤ−ＭＯＳトランジスタ４０のｎ型低濃度層４６，４７よりも浅い領域にｎ型低濃度層５６，５７が形成される。
【００４８】
このとき、静電破壊対策トランジスタ用領域１０Ｒでは、ゲート１４の両側のソース・ドレイン領域１１，１２にもｎ型不純物が導入される。しかし、トンネル注入工程（図３Ｂ参照）において、より高濃度でｎ型不純物イオンが注入されているので、静電破壊対策トランジスタ用領域１０Ｒにおいては実質的な変化はない。したがって、レジスト膜１０３は、静電破壊対策トランジスタ用領域１０Ｒを覆うパターンに形成されてもよい。
【００４９】
レジスト膜１０３を剥離した後、図３Ｉに示すように、サイドウォール形成工程が行われる。すなわち、たとえば、ＣＶＤ法によって、半導体基板１の全面に酸化シリコン膜等の絶縁膜が形成された後、その絶縁膜がドライエッチングによってエッチバックされる。このエッチバックを、コントロールゲート２７およびゲート２９，４４，５４，１４が露出するまで行うと、それらの各両側面にサイドウォール３４，４５，５５，１５が形成される。
【００５０】
次に、図３Ｊに示すように、ソース−ドレイン注入工程が行われる（第３不純物導入工程）。すなわち、レジスト膜１０４をマスクとして、半導体基板１の表面に向けて選択的にｎ型不純物イオンが注入される。レジスト膜１０４には、開口１０４ａ，１０４ｂ，１０４，１０４ｄ，１０４ｅが形成されている。開口１０４ａは、不揮発性メモリセル用領域２０Ｒにおいてソース領域２３を露出させ、開口１０４ｂは、同じく不揮発性メモリセル用領域２０Ｒにおいてドレイン領域２８の内方の一部の領域を露出させる。開口１０４ｃ，１０４ｄは、ＤＤＤ−ＭＯＳトランジスタ用領域４０Ｒにおいて、低濃度層４６，４７の内方の一部の領域（ソース・ドレイン領域４１，４２の対応領域）をそれぞれ露出させる。開口１０４ｅは、ＬＤＤ−ＭＯＳトランジスタ用領域５０Ｒおよび静電破壊対策トランジスタ用領域１０Ｒを露出させる。したがって、レジスト膜１０４をマスクとしてｎ型不純物イオンを注入することによって、不揮発性メモリセル２０のコンタクト領域３７，３８が形成され、ＤＤＤトランジスタ４０のソース・ドレイン領域４１，４２が形成され、ＬＤＤ−ＭＯＳトランジスタ５０のソース・ドレイン領域５１，５２が形成され、静電破壊対策トランジスタ１０のコンタクト領域１８，１９が形成される。たとえば、ｎ型不純物イオンとしてＡｓ＋イオンまたはＰ＋イオンが用いられ、そのドーズ量は、トンネル拡散層２４のためのイオン注入（図３Ｂ）のときよりも多く、たとえば、１×１０１５〜１×１０１６/cm２（第３濃度）とされる。または、注入エネルギーは、トンネル拡散層２４のための注入（図３Ｂ）およびＤＤＤ注入（図３Ｇ）のときよりも小さく、かつ、ＬＤＤ注入（図３Ｈ）のときよりも大きく、たとえば、４０ｋｅＶ〜７０ｋｅＶとされる。
【００５１】
この後は、レジスト膜１０４を剥離し、全面を覆う保護膜（図示せず）が形成される。そして、この保護膜に、コンタクト領域３７，３８；１８，１９およびソース・ドレイン領域４１，４２；５１，５２をそれぞれ露出させる複数のコンタクトホールが形成され、これらのコンタクトホールを介して各領域にそれぞれ接触する複数の電極が形成される。
以上のように、この実施形態によれば、静電破壊対策トランジスタ１０のソース・ドレイン領域１１，１２を形成するためのイオン注入は、不揮発性メモリセル２０のｎ型トンネル拡散層２４を形成するためのイオン注入工程において同時に行われる（図３Ｂ）。これにより、イオン注入工程の数を削減することができるから、製造工程を短縮でき、生産性の向上に寄与することができる。
【００５２】
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、ＤＤＤ−ＭＯＳトランジスタ４０およびＬＤＤ−ＭＯＳトランジスタ５０の両方が半導体基板１上に形成される構成について説明したが、これらのうちの一方のみが半導体基板１上に形成される構成に対してもこの発明を適用することができる。また、前述の実施形態で示したドーズ量等の数値は一例であり、必要とされる仕様に応じて別の値が適用されてもよい。
【００５３】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００５４】
【図１】この発明の一実施形態に係る半導体装置であるＥＥＰＲＯＭの構成を説明するための図解的な平面図である。
【図２】不揮発性メモリセル、高耐圧ＭＯＳトランジスタ、通常耐圧ＭＯＳトランジスタ、および静電破壊対策トランジスタの構成を説明するための断面図である。
【図３Ａ】ＥＥＰＲＯＭの製造工程の要部を説明するための断面図であり、素子分離工程を示す。
【図３Ｂ】ＥＥＰＲＯＭの製造工程の要部を説明するための断面図であり、トンネルイオン注入工程を示す。
【図３Ｃ】ＥＥＰＲＯＭの製造工程の要部を説明するための断面図であり、トンネルウィンドウ形成工程を示す。
【図３Ｄ】ＥＥＰＲＯＭの製造工程の要部を説明するための断面図であり、ゲート形成工程を示す。
【図３Ｅ】ＥＥＰＲＯＭの製造工程の要部を説明するための断面図であり、絶縁膜形成工程を示す。
【図３Ｆ】ＥＥＰＲＯＭの製造工程の要部を説明するための断面図であり、コントロールゲート形成工程を示す。
【図３Ｇ】ＥＥＰＲＯＭの製造工程の要部を説明するための断面図であり、ＤＤＤ注入工程を示す。
【図３Ｈ】ＥＥＰＲＯＭの製造工程の要部を説明するための断面図であり、ＬＤＤ注入工程を示す。
【図３Ｉ】ＥＥＰＲＯＭの製造工程の要部を説明するための断面図であり、サイドウォール形成工程を示す。
【図３Ｊ】ＥＥＰＲＯＭの製造工程の要部を説明するための断面図であり、ソース−ドレイン注入工程を示す。
【図４】不揮発性メモリセル、周辺回路を構成するＭＯＳトランジスタ、および静電破壊対策トランジスタの構成例を説明するための断面図である。
【符号の説明】
【００５５】
１    半導体基板
２    メモリセル領域
３〜６    周辺回路領域
７    入出力領域
９    入出力パッド
１０    静電破壊対策トランジスタ
１０Ｒ  静電破壊対策トランジスタ用領域
１１    ｎ型ソース領域
１２    ｎ型ドレイン領域
１３    チャネル領域
１４    ゲート
１５    サイドウォール
１７    フィールド酸化膜
１８，１９    コンタクト領域
２０    不揮発性メモリセル
２０Ｒ  不揮発性メモリセル用領域
２１    メモリセルトランジスタ
２２    選択トランジスタ
２３    ｎ型ソース領域
２４    ｎ型トンネル拡散層
２５    チャネル領域
２６    フローティングゲート
２７    コントロールゲート
２８    ｎ型ドレイン領域
２９    ゲート
３１    ゲート絶縁膜
３２    絶縁膜
３４    サイドウォール
３５    トンネルウィンドウ
３６    サイドウォール
３７，３８    コンタクト領域
４０    ＤＤＤ−ＭＯＳトランジスタ
４０Ｒ  ＤＤＤ−ＭＯＳトランジスタ用領域
４１    ｎ型ソース領域
４２    ｎ型ドレイン領域
４３    チャネル領域
４４    ゲート
４５    サイドウォール
４６，４７  ｎ型低濃度層
５０    ＬＤＤ−ＭＯＳトランジスタ
５０Ｒ  ＬＤＤ−ＭＯＳトランジスタ用領域
５１    ｎ型ソース領域
５２    ｎ型ドレイン領域
５３    チャネル領域
５４    ゲート
５５    サイドウォール
５６，５７  ｎ型低濃度層
１０１〜１０４    レジスト膜
【図１】
2008306061.tif 000003
【図２】
2008306061.tif 000004
【図３Ａ】
2008306061.tif 000005
【図３Ｂ】
2008306061.tif 000006
【図３Ｃ】
2008306061.tif 000007
【図３Ｄ】
2008306061.tif 000008
【図３Ｅ】
2008306061.tif 000009
【図３Ｆ】
2008306061.tif 000010
【図３Ｇ】
2008306061.tif 000011
【図３Ｈ】
2008306061.tif 000012
【図３Ｉ】
2008306061.tif 000013
【図３Ｊ】
2008306061.tif 000014
【図４】
2008306061.tif 000015