(57)【要約】【課題】パリティデータを格納した場合においてもデータ圧縮を行いつつテストを実行することを可能にした半導体記憶装置を提供する。【解決手段】メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣを有する。メモリセルアレイは複数のセグメントＳＧに分割され、各セグメントＳＧからは４本のメインデータ線ＭＤＬが延びている。また、パリティデータ記憶用のセグメントＳＧＰからは、パリティ用メインデータ線ＭＤＬＰが延びている。第１判定回路１０Ａは、メインデータ線ＭＤＬから読み出されたデータとその期待値とを比較してその一致・不一致を判定する。第２判定回路１０Ｂは、複数のパリティ用メインデータ線ＭＤＬＰから読み出されるデータとその期待値とを比較してその一致・不一致を判定する。第２判定回路１０Ｂは、その判定結果を選択的に出力する選択回路１０５を備えている。【選択図】図２
2008059711.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線の交点に形成された複数のメモリセルを有するメモリセルアレイと、  
選択された前記ビット線と接続されて前記メモリセルアレイ中の第１領域に格納された通常のデータを読み出すための複数のデータ線と、
前記メモリセルに格納される前記通常のデータの誤り訂正に用いられるパリティデータを前記メモリセルアレイ中の前記第１領域とは異なる第２領域より読み出すための複数のパリティ用データ線と、
前記複数のデータ線から読み出される通常のデータとその期待値とを比較してその一致・不一致を判定する第１判定回路と、
前記複数のパリティ用データ線から読み出されるパリティデータとその期待値とを比較してその一致・不一致を判定する第２判定回路と
を備え、
前記第２判定回路は、前記複数のパリティ用データ線のうちの一部に関する判定結果を選択的に出力する選択回路を備えている
ことを特徴とする半導体記憶装置。
【請求項２】
前記複数のデータ線は、前記第１領域に存在する一記憶単位としてのセグメント毎にＱ本ずつ延びており、
前記第１判定回路は、前記Ｑ本のデータ線を介して出力されたデータについての判定結果の論理積を演算する論理積回路を備えた
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
Ｑ個の入出力パッドからＱビットのテストデータの入力を受け複数の前記セグメントにそれぞれ前記Ｑビットのテストデータを入力する入力制御回路と、
複数の前記セグメントからそれぞれ読み出されたＱビットのテストデータについての前記第１判定回路の判定結果をデータ圧縮した後、それぞれ前記Ｑ個の入出力パッドから出力させる出力制御回路と
を備えたことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第２判定回路の判定結果を示す第２判定信号を出力するパリティ用パッドをさらに備えたことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
複数のワード線と複数のビット線の交点に形成された複数のメモリセルを有するメモリセルアレイと、  
選択された前記ビット線と接続されて前記メモリセルに格納された通常のデータを読み出すための複数のデータ線と、
前記メモリセルに格納される前記通常のデータの誤り訂正に用いられるパリティデータを前記メモリセルアレイの一部より読み出すための複数のパリティ用データ線と、
前記複数のパリティデータ線のうちの一部を選択して前記パリティデータを転送するよう切り替えを行う切り替え回路と、
前記複数のデータ線から読み出される通常のデータとその期待値とを比較してその一致・不一致を判定する第１判定回路と、
前記複数のパリティ用データ線から読み出されるパリティデータとその期待値とを比較してその一致・不一致を判定する第２判定回路と
を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、更に詳しくは、メモリセルに対するダイソートテストを実行可能にされた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体の製造工程においては、半導体チップをパッケージングする前のベアチップの状態で各種特性や機能等のテストを行うダイソートテストが一般的に行なわれている。このダイソートテストは、ダイシング後のみならず、ダイシング前の半導体ウエハの状態でも実行される。
【０００３】
また、この半導体ウエハの状態でのダイソートテストでは、テスト時間の短縮化が求められており、このため、例えばウエハ上に形成された複数個のチップを一括してプロービングすることが行なわれている（例えば特許文献１参照）。
【０００４】
また、このような一括プロービングを行う場合、１つのチップ毎にプロービングすべきピンの数が少なければ、その分一度にテストできるチップの数を増加させることができ、テスト時間の短縮に寄与する。このため、１つのチップ中の複数のデータ線に対する入出力を圧縮して、これより少ない数の入出力パッドにおいてテストデータを入出力すること（データ圧縮）が行われている。
【０００５】
しかし、このデータ圧縮の手法は、エラー訂正のためのパリティデータを格納可能とされた半導体記憶装置には単純に適用することが困難であるという問題がある。すなわち、パリティデータを格納するメモリ領域に対しても、通常のデータを格納するメモリ領域に対するのと同様のデータ圧縮を実行した場合、通常のデータと、そのエラー訂正のためのパリティデータとを対応付けて読み出すことができず、このため冗長救済を行うべきか否かの判断が困難になる場合があった。
【特許文献１】特開２００２−３３３６０号公報（段落［０００２］〜［０００７］欄等）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、パリティデータを格納した場合においてもデータ圧縮を行いつつテストを実行することを可能にした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、複数のワード線と複数のビット線の交点に形成された複数のメモリセルを有するメモリセルアレイと、選択された前記ビット線と接続されて前記メモリセルに格納されたセルデータを読み出すための複数のデータ線と、前記メモリセルに格納されるセルデータの誤り訂正に用いられるパリティデータを前記メモリセルアレイの一部より読み出すための複数のパリティ用データ線と、前記複数のデータ線から読み出されるセルデータとその期待値とを比較してその一致・不一致を判定する第１判定回路と、前記複数のパリティ用データ線から読み出されるパリティデータとその期待値とを比較してその一致・不一致を判定する第２判定回路とを備え、前記第２判定回路は、前記複数のパリティ用データ線のうちの一部に関する判定結果を選択的に出力する選択回路を備えていることを特徴とする。
【０００８】
本発明の一態様に係る半導体記憶装置は、複数のワード線と複数のビット線の交点に形成された複数のメモリセルを有するメモリセルアレイと、選択された前記ビット線と接続されて前記メモリセルに格納された通常のデータを読み出すための複数のデータ線と、前記メモリセルに格納される前記通常のデータの誤り訂正に用いられるパリティデータを前記メモリセルアレイの一部より読み出すための複数のパリティ用データ線と前記複数のパリティデータ線のうちの一部を選択して前記パリティデータを転送するよう切り替えを行う切り替え回路と、前記複数のデータ線から読み出される通常のデータとその期待値とを比較してその一致・不一致を判定する第１判定回路と、前記複数のパリティ用データ線から読み出されるパリティデータとその期待値とを比較してその一致・不一致を判定する第２判定回路とを備えたことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、パリティデータを格納した場合においてもデータ圧縮を行いつつテストを実行することを可能にした半導体記憶装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１１】
［第１の実施の形態］
［全体構成］
本発明の実施の形態に係るダイナミックメモリ（ＤＲＡＭ）の概略構成を図１Ａに示す。このＤＲＡＭは、メモリセルアレイ１、センスアンプＳ／Ａ、ロウデコーダ２、カラムデコーダ３、センスアンプ制御回路４、メインデータアンプ５、入出力回路６及び入出力パッド９を備えて構成されている。
【００１２】
メモリセルアレイ１は、ロウ方向に延在する複数のワード線ＷＬと、カラム方向に延在する複数のビット線ＢＬとの交差箇所に複数のメモリセルＭＣをマトリクス状に配列させて構成されている。メモリセルアレイ１は、複数のセグメントＳＧｉ（０〜３、Ｐ）に分割されている。各セグメントＳＧｉにも、複数のワード線ＷＬと複数のビット線ＢＬが交差するように配置されている。セグメントＳＧ０〜３は通常のデータを記憶するための領域であり、一方、セグメントＳＧＰは、セグメントＳＧ０〜３に記憶された通常のデータの誤りを判定するためのパリティデータを記憶するための領域とされている。
【００１３】
セグメントＳＧのカラム方向の両側にはビット線ＢＬの電圧を検知・増幅するセンスアンプＳ／Ａが設けられている。ロウデコーダ２は、外部から入力されたロウアドレス信号をデコードしてワード線ＷＬを選択する機能を有する。カラムデコーダ３は、外部から入力されたカラムアドレス信号をデコードしてカラム選択線ＣＬを選択する機能を有する。センスアンプ制御回路４は、センスアンプＳ／Ａを制御して、センスアンプＳ／Ａの検知・増幅動作及びメモリセルＭＣに対するリフレッシュ動作等を制御する機能を有する。
【００１４】
カラム選択線ＣＬはカラムスイッチＣＳに接続され、カラムスイッチＣＳは選択的にセンスアンプＳ／Ａとサブデータ線ＳＤＬとを接続する。サブデータ線ＳＤＬは、セグメントＳＧの両側のセンスアンプＳ／Ａが形成される領域に沿って、１つのセグメントＳＧに対し片側に２本ずつ、合計で４本配線されている（１本のサブデータ線ＳＤＬは相補データを伝送可能なように２本の配線の対からなっている）。１つのカラム選択線ＣＬが活性化されることにより、４本のサブデータ線ＳＤＬに、４本のビット線ＢＬ（１本のビット線は相補データを伝送する２本の配線の対からなっている）が、センスアンプＳ／Ａを介して選択的に接続される。また、この４本のサブデータ線ＳＤＬに接続される４本のメインデータ線ＭＤＬがカラム方向に延びるように配列されている。メインデータ線ＭＤＬに生じた信号は、メインデータアンプ５により増幅された後、入出力回路６の出力制御回路７を介して入出力パッド９から出力される。
【００１５】
メインデータ線ＭＤＬは、１つのセグメントＳＧに対して例えば４本ずつ配列され（ただし、１本のメインデータ線ＭＤＬは相補データを伝送する配線対となっている）、これにより、４つのセグメントＳＧに対し、１６ビットデータの同時読み出し及び同時書き込みが可能とされている。なお、セグメントＳＧＰからも同様のメインデータ線ＭＤＬＰが延びており、パリティデータの書き込み、読み出しがこのメインデータ線ＭＤＬＰを介して実行される。
【００１６】
入出力回路６は、メモリセルアレイ１から読み出されたデータの出力を制御する出力制御回路７と、入出力パッド９から入力されるデータの入力を制御する入力制御回路８と、ダイソートテスト実行時に、メモリセルアレイ１から読み出されたデータの誤りを判定する誤り判定回路１０を備えている。なお、入出力パッド９は、ここでは、通常のデータの読み出し及び書き込みのための１６個のパッドＰ０〜Ｐ１５と、パリティデータについてのデータ誤りの判定結果を出力するパリティ用パッドＰＰとからなるものとする。
【００１７】
この実施の形態では、入力制御回路８と出力制御回路７とが別個独立に構成され、書き込み時のデータパスと、読み出し時のデータパスとが異なるものとされている。このようにされているのは、後述するように、ダイソートテストを実行する際においてデータ圧縮を実行し、少ない入出力パッドでのテストの実行を可能にするためである。なお、データ圧縮の単位は、不良救済の置換え単位と同一とされている。すなわち、テスト時に用いる入出力パッド数が４個の場合、メモリセルアレイでの不良救済も４本のビット線を単位として行われる。
【００１８】
この実施の形態では、通常のデータ書き込み・読み出し動作では、パッドＰ０〜Ｐ１５により１６ビット同時書き込み及び読み出しを可能にしている。
【００１９】
（通常のデータ書き込み動作）
第１の実施の形態の半導体記憶装置における通常のデータ書き込み動作のタイミングチャートを図１Ｂを参照して説明する。図示しない制御回路より書き込みイネーブル信号ＷＥ、アドレス信号及び入力データが入力されると、このアドレス信号がロウデコーダ２、カラムデコーダ３によりデコードされる。選択されたワード線ＷＬ及びこれに対応するセンスアンプＳ／Ａが活性化された後、デコードされたカラムアドレスに従ってカラム選択線ＣＬが活性化される。同時にメインデータ線ＭＤＬにパッドＰ０〜Ｐ１５からの入力データが転送される。これらによって、メインデータ線ＭＤＬのデータがサブデータ線ＳＤＬを介してカラムスイッチＣＳにより特定のセンスアンプに転送される。センスアンプに転送されたデータはビット線ＢＬを介してセルキャパシタに転送される。
（通常のデータ読み出し動作）
また、第１の実施の形態の半導体記憶装置における通常のデータ読み出し動作のタイミングチャートを図１Ｃを参照して説明する。図示しない制御回路より読み出しイネーブル信号ＲＥ、アドレス信号が入力されると、このアドレス信号がロウデコーダ２、カラムデコーダ３によりデコードされる。また、選択されたワード線ＷＬ及びこれに対応するセンスアンプＳ／Ａが活性化される。これにより、ワード線ＷＬで接続されたセルキャパシタに格納された情報がビット線ＢＬに発生し、これがセンスアンプＳ／Ａにより検知・増幅される。その後、デコードされたカラムアドレスに従ってカラム選択線ＣＬが活性化される。これにより、メインデータ線ＭＤＬに、読み出されたデータが転送され、更に出力制御回路７等を介して入出力パッドＰ０〜Ｐ１５に出力される。
（ダイソートテスト）
一方、ダイソートテスト実行時には、データ圧縮を行ってパッド数を少なくしテストを実行可能としている。これにより一度にテストできるチップの数を増加させ、テスト時間の短縮を図っている。ここでは、パッドＰ０〜Ｐ１５のうち、Ｐ０、Ｐ４、Ｐ８、Ｐ１２の４つの入出力パッドと、１つのパリティ用パッドＰＰをダイソートテスト時に用いるものとする。この４つの入出力パッドＰ０、Ｐ４、Ｐ８、Ｐ１２から入力されるテストデータを、２０本のデータ線を介してそれぞれ５つのセグメントＳＧ１〜４、ＳＧＰに書き込み、これを読み出すことによりダイソートテストを行う。
【００２０】
具体的には、４つの入出力パッドＰ０、Ｐ４、Ｐ８、Ｐ１２にそれぞれテストデータとして“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”が入力された場合、セグメントＳＧ０のメインデータ線ＭＤＬ０〜３にそれぞれ“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”が転送され該データがセグメントＳＧ０に書き込まれる。同様にセグメントＳＧ１のメインデータ線ＭＤＬ４〜７にそれぞれ“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”が、セグメントＳＧ２のメインデータ線ＭＤＬ８〜１１にそれぞれ“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”が、セグメントＳＧ３のメインデータ線ＭＤＬ１２〜１５にそれぞれ“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”が転送され、対応するセグメントに書き込まれる。読み出し時には、書き込まれたテストデータが各セグメントＳＧから読み出される。後述するように、これらテストデータは誤り判定回路１０において期待値Ｅと比較され、これによりセグメントＳＧ毎に誤り判定が行われる。誤りがあると判定される場合、そのセグメントＳＧは不良であり、不良救済の対象とされる。
【００２１】
このような通常のデータ書き込み・読み出し時と、ダイソートテスト実行時との間で行われるデータパスの切換えは、入力制御回路８及び出力制御回路７により行われる。
［入力制御回路８、出力制御回路７、誤り判定回路１０］
次に、入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を図２に示す。前述のように、入力制御回路８は、通常のデータ書き込み動作時と、ダイソートテスト実行時とでデータパスを異なるものとするよう切り替え制御を行う。
【００２２】
この入力制御回路８の機能を、図３及び図４を参照して説明する。入力制御回路８は、通常のデータの書き込みの際には、図３に示すように、１６個のパッドＰ０〜Ｐ１５からデータを同時に入力させる。これらのデータは、対応する内部データ線ＩＤＬ０〜１５にそのまま出力される。内部データ線ＩＤＬ０〜３、ＩＤＬ４〜７、ＩＤＬ８〜１１、ＩＤＬ１２〜１５は、それぞれメインデータ線ＭＤＬ０〜３、ＭＤＬ４〜７、ＭＤＬ８〜１１、ＭＤＬ１２〜１５に接続され、通常のデータのセグメントＳＧ０〜３への書き込みが行なわれる。
【００２３】
一方、ダイソートテスト実行時には、入力制御回路８内に含まれる図示しないマルチプレクサにより、図４に示すような動作がなされる。すなわち、入出力パッドからのテストデータの入力においては、１６個のうち、パッドＰ０、Ｐ４、Ｐ８、Ｐ１２の４個が用いられ、他のパッドは用いられない。この４個のパッドＰ０、Ｐ４、Ｐ８、Ｐ１２に入力された４ビットのデータが、それぞれ各セグメントＳＧ０、ＳＧ１、ＳＧ２、ＳＧ３、ＳＧＰに書き込まれる。
【００２４】
例えば、パッドＰ０からのテストデータは、各セグメントＳＧの一番目のメインデータ線ＭＤＬ０、ＭＤＬ４、ＭＤＬ８、ＭＤＬ１２、ＭＤＬＰ０に対応する内部データ線ＩＤＬ０、ＩＤＬ４、ＩＤＬ８、ＩＤＬ１２、ＩＤＬＰ０に入力される。
【００２５】
また、パッドＰ４からのテストデータは、各セグメントＳＧの２番目のメインデータ線ＭＤＬ１、ＭＤＬ５、ＭＤＬ９、ＭＤＬ１３、ＭＤＬＰ１に対応する内部データ線ＩＤＬ１、ＩＤＬ５、ＩＤＬ９、ＩＤＬ１３、ＩＤＬＰ１に入力される。
【００２６】
またパッドＰ８からのテストデータは、各セグメントＳＧの３番目のメインデータ線ＭＤＬ２、ＭＤＬ６、ＭＤＬ１０、ＭＤＬ１４、ＭＤＬＰ２に対応する内部データ線ＩＤＬ２、ＩＤＬ６、ＩＤＬ１０、ＩＤＬ１４、ＩＤＬＰ２に入力される。
【００２７】
またパッドＰ１２からのテストデータは、各セグメントＳＧの４番目のメインデータ線ＭＤＬ３、７、１１、１５、ＭＤＬＰ３に対応する内部データ線ＩＤＬ３、ＩＤＬ７、ＩＤＬ１１、ＩＤＬ１５、ＩＤＬＰ３に入力される。
【００２８】
このようにして各セグメントＳＧに書き込まれたテストデータは、メインデータ線ＭＤＬ、メインデータアンプ５、及び内部データ線ＩＤＬを介して、誤り判定回路１０に読み出され、誤り判定更には不良判定が行われる。
【００２９】
図２に示すように、誤り判定回路１０は、各セグメントＳＧ０〜３のそれぞれの誤り判定のために設けられた第１判定回路１０Ａと、パリティデータ記憶用のセグメントＳＧＰの誤り判定のために設けられた第２判定回路１０Ｂとを備えている。
【００３０】
第１判定回路１０Ａは、４個で１組をなす計１６個の比較回路１０１と、１組の比較回路１０１毎に１つ設けられた４個のＡＮＤ回路１０２とを備えている。各セグメントＳＧ毎に、１組（４個）の比較回路１０１と、１つのＡＮＤ回路１０２とが割り当てられている。各セグメントＳＧの１つの比較回路１０１は、対応する内部データ線ＩＤＬの１つと、前述の期待値Ｅｉが入力される入力線とを入力端子に接続され、両入力端子の入力信号の一致信号を出力端子から出力する構成とされている。
【００３１】
比較回路１０１の構成例を図５に示す。この構成例では、比較回路１０１はインバータ回路１１１、１１２と、ＮＯＲ回路１１３、１１４、１１５とを備えて構成される。インバータ回路１１１の入力端子には内部データ線ＩＤＬｉが接続され、もう１つのインバータ回路１１２の入力端子には外部の期待値取込回路より期待値Ｅが入力される。
【００３２】
インバータ回路１１１、１１２の後段にはそれぞれＮＯＲ回路１１３、１１４が接続され、ＮＯＲ回路１１３の入力端子には、インバータ回路１１１の出力信号と、期待値Ｅが入力される。一方、ＮＯＲ回路１１４の入力端子には、インバータ１１２の出力信号と、内部データ線ＩＤＬｉが入力される。これらＮＯＲ回路１１３、１１４の出力信号がＮＯＲ回路１１５に入力され、その出力信号１１５が比較回路１０１の出力信号とされる。この構成によれば、内部データ線ＩＤＬｉの信号と、期待値Ｅとが一致する場合に比較回路１０１の出力信号は“Ｈ”となり、一致しない場合には“Ｌ”となる。
【００３３】
このような４つの比較回路１０１の出力信号がＡＮＤ回路１０２に入力されている。ＡＮＤ回路１０２の出力信号は、１つのセグメントＳＧから４対のメインデータ線ＭＤＬを介して読み出されたテストデータがすべて期待値通りであり、誤りは発生していないと認定される場合に“Ｈ”とされ、１つでも期待値通りでなければ“Ｌ”とされる。この出力信号は１ビットであり、４ビットのデータが１ビットに、全体としては１６ビットのデータが４ビットにデータ圧縮されることとなる。圧縮されたデータは、出力制御回路７により、入出力パッドＰ０、Ｐ４、Ｐ８、Ｐ１２に出力される。
【００３４】
なお、通常のデータ読み出し動作の場合には、１６本のメインデータ線ＭＤＬ０−１５に読み出されたデータは誤り判定回路１０を通らず直接出力制御回路７に出力され、対応する入出力パッドＰ０〜Ｐ１５に読み出される。
【００３５】
次に、第２判定回路１０Ｂの構成を説明する。この第２判定回路１０Ｂは、パリティデータ記憶用のセグメントＳＧＰに格納されたテストデータに誤りがあるか否かを判定するものであり、比較回路１０３と、ＡＮＤ回路１０４Ａ、１０４Ｂと、選択回路１０５とからなる。比較回路１０３は、前述の比較回路１０１と同様の構成を有し、外部から入力される期待値Ｅと内部データ線ＩＤＬＰ０〜Ｐ３の値とを比較して比較信号を出力する。ＡＮＤ回路１０４Ａ、１０４Ｂは、２つの比較回路１０３の出力を入力端子に入力させ、両者の論理積信号を出力する。すなわち、ＡＮＤ回路１０４Ａは、内部データ線ＩＤＬＰ０、Ｐ１から読み出されたデータがいずれも期待値通りであるか否かを判断する。ＡＮＤ回路１０４Ｂは、内部データ線ＩＤＬＰ２、Ｐ３から読み出されたデータがいずれも期待値通りであるか否かを判断する。
【００３６】
選択回路１０５は、ダイソートテスト実行時において、図示しない制御回路で指定されたアドレス信号の切り替わりに従い、２つのＡＮＤ回路１０５の入力端子のいずれか一方のみを選択的に出力し他方は遮断する機能を有する。上述のように、ダイソートテストにおいてデータ圧縮が行われる場合、パリティデータを格納するセグメントＳＧＰにも、通常のデータを格納するセグメントＳＧ０〜３と同様、４ビットのデータが格納される。しかし、セグメントＳＧ０〜３から読み出される１６ビットの通常のデータの誤り判定に必要なパリティデータは、これよりも少ない２ビットである。そこで本実施の形態では、セグメントＳＧＰからも４ビットのデータを読み出しつつ、選択回路１０５において対応する２ビットのみをアドレス信号に基づいて選択的に読み出し、残りは遮断する（マスキングする）ようにしている。具体的には、選択されたカラム選択線ＣＬに応じて、内部データ線ＩＤＬＰ０、Ｐ１に出力されたデータか、或いは内部データ線ＩＤＬＰ２、Ｐ３に出力されたデータのいずれかを選択的に読み出し、他方は読み出しを禁止するようにしている。第２判定回路１０Ｂがこのように構成されていることにより、パリティデータがメモリセルアレイ１に格納される場合において、パリティデータを格納するためのセグメントＳＧＰに対しても通常のセグメントＳＧ０〜３に対するのと同様のデータ圧縮手法でデータの書き込み、読み出しを実行することができる。このようにしても、前述の選択がなされることにより、通常のデータの誤り訂正を行うことができ、冗長救済を行うべきか否かの判定を行うことが可能になる。
【００３７】
図６Ａに、前述した期待値取込回路の構成例を示す。この期待値取込回路１２０は、２つのクロックドインバータ回路１２１、１２４と２つのインバータ回路１２２、１２３を備えて構成されている。クロックドインバータ回路１２１は、入出力パッドＰ０、Ｐ４、Ｐ８、Ｐ１２に入力される入力データを入力されている。一方、インバータ回路１２２は、期待値を取り込むためのトリガ信号としての期待値取込パルスを入力され期待値取込パルスの反転信号を生成する。期待値取込パルスとその反転信号は、クロックドインバータ１２１、１２４にそれぞれ逆に接続するように入力される。インバータ回路１２３、クロックドインバータ回路１２４は互いの出力端子を入力端子に接続されてラッチ回路を構成している。この構成において、入出力パッドＰ０、Ｐ４、Ｐ８、Ｐ１２から入力されたデータを、期待値取込パルスの“Ｌ”期間中に内部に伝達し、“Ｈ”となったときにインバータ回路１２３及びクロックドインバータ回路１２４からなるラッチ回路にラッチされる。
【００３８】
また、図６Ｂに、選択回路１０５の構成例を示す。この選択回路１０５は、２つのクロックドインバータ回路１０５１，１０５２と、２つのインバータ回路１０５３、１０５４から構成されている。クロックドインバータ回路１０５１は、ＡＮＤ回路１０４Ａの出力を入力され、インバータ回路１０５２はＡＮＤ回路１０４Ｂの出力を入力されている。インバータ回路１０５３はアドレス信号を入力され、その論理に従いクロックドインバータ回路１０５１及び１０５２の出力のいずれか一方をインバータ回路１０５４に出力する。
【００３９】
次に、本実施の形態の半導体記憶装置におけるダイソートテスト実行時の動作（読み出し）のタイミングチャートを図７に示す。読み出しイネーブル信号ＲＥが立ち上がると、期待値取り込みパルスが立下がり、これにより期待値取込回路１２０から期待値Ｅ０〜Ｅ３として取り込まれ期待値取込パルスの立ち上がりでラッチされる。カラム選択線ＣＬの立ち上がり毎に、期待値Ｅ０〜３と比較することで誤り判定が行われる。その結果が各セグメント毎に入出力パッドＰ０、Ｐ４、Ｐ８、Ｐ１２、ＰＰから出力される。なお、読み出しイネーブル信号ＲＥの立ち上がりから出力データが出力されるまでの間には一定の遅延時間が生じるが、この遅延時間内において、期待値取り込みパルスに従い期待値取込回路１２０から期待値を取り込むことができる。
【００４０】
［第２の実施の形態］
続いて、本発明の第２の実施の形態に係る半導体記憶装置を、図８等を参照して説明する。その全体構成は、第１の実施の形態と同様の図１に示す通りである。図８は、第２の実施の形態の入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を示している。この実施の形態では、入出力制御回路８、内部データ線ＩＤＬ、及び第２判定回路１０Ｂの構成が、第１の実施の形態とは異なっており、その他は第１の実施の形態（図２）と略同様である。第１の実施の形態と同一の構成要素については同一の符号を付し、その詳細な説明は省略する。図９は、第２判定回路１０Ｂとその周辺の拡大図である。
【００４１】
この実施の形態では、入力制御回路８内に、パリティデータを記憶するためのセグメントＳＧＰに対応して入出力パッドＰ０、Ｐ４、Ｐ８、Ｐ１２のデータをラッチするラッチ回路１３１が設けられている。
ラッチ回路１３１は、ダイソートテストの実行の際、テストデータの書き込みのため入出力パッドＰ０、Ｐ４、Ｐ８、Ｐ１２から転送されてきた４ビットのデータをラッチする。そして更に、ラッチされた４ビットのうち２ビットのデータを選択回路１３２で選択する。その選択された２ビットのデータのみを、内部データ線ＩＤＬＰ０〜Ｐ１を介してセグメントＳＧＰのメインデータ線ＭＤＬＰ０〜Ｐ３のいずれか２つに転送するように構成している。メインデータ線ＭＤＬＰ０〜Ｐ３のうちの２つの選択は、メインデータアンプ５内の切り替え回路５Ａにより、アドレス信号に基づいて行われる。
すなわち、この実施の形態では、ダイソートテストの際、パリティデータを記憶するためのセグメントＳＧＰでは、内部データ線ＩＤＬＰ０〜Ｐ２の２本のみにより２ビットのデータが書き込まれ、また、読み出しは、同様に２本の内部データ線ＩＤＬＰ０〜Ｐ１を介して行われる。このように、この実施の形態では、セグメントＳＧＰへの書き込みのための内部データ線の数が削減されている。その分、チップ面積を削減することができる。
【００４２】
また、図８では図示を省略するが、図６Ａで示したような期待値取込回路１２０が４つ設けられ、ラッチ回路１３１から期待値を取りこんで保存している。この期待値が、選択回路１３３に転送され、選択回路１３３は、アドレス信号に従い、４つの期待値のうち対応する２つの期待値を期待値として比較回路１３４に出力する。比較回路１３４、及びＡＮＤ回路１３５の構成及び動作は第１の実施の形態の比較回路１０３、ＡＮＤ回路１０４と同様である。
【００４３】
このように、本実施の形態では、このラッチ回路１３１と選択回路１３２の動作により、パリティデータを記憶するためのセグメントＳＧＰに対しては２ビットのテストデータのみが格納され、テストデータの読み出しの際もこの２ビットのパリティデータのみが出力される。従って、第１の実施の形態のような選択回路１０５は不要である。この実施の形態においても、セグメントＳＧＰに対しても、通常のデータを格納するセグメントＳＧ０〜３に対するのと同様のデータ圧縮手法を適用することができる。
【００４４】
［第３の実施の形態］
続いて、本発明の第３の実施の形態に係る半導体記憶装置を、図１０等を参照して説明する。この半導体記憶装置の全体構成は、第１の実施の形態と同様の図１に示すのと略同様である。ただし、この実施の形態ではパリティ用入出力パッドＰＰは省略されている。すなわち、第１判定回路１０Ａの判定結果及び第２判定回路１０Ｂの判定結果が、同一の入出力パッドから出力されるように構成されている。その他の部分は同様であるので、以下では詳細な説明は省略する。
【００４５】
図１０は、第３の実施の形態の入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を示している。ここでも、第１の実施の形態と同様の構成要素については同一の符号を付して詳細な説明は省略する。
【００４６】
この実施の形態では、図１０に示すように、パリティ用入出力パッドＰＰが設けられておらず、セグメントＳＧＰに関する誤り判定の結果は、パッドＰ８及びＰ１２から出力されるように構成されている点において、上記の実施の形態と異なっている。
【００４７】
また、この実施の形態では、パリティデータ記憶用のセグメントＳＧＰに対しても、第１の実施の形態と同様に、４本の内部データ線ＩＤＬＰ０〜３が設けられている。ダイソートテストの実行時、セグメントＳＧＰにはセグメントＳＧ０〜３と同様に４ビットのテストデータが書き込まれる。この４ビットのデータは、セグメントＳＧＰから同時に読み出され、比較回路１０３にて期待値と比較される。ＡＮＤ回路１０４Ａ、１０４Ｂはそれぞれ、この４ビットのうちの２ビットがいずれも期待値どおりである場合に“Ｈ”を出力する。
【００４８】
第１の実施の形態と同様、セグメントＳＧ０〜ＳＧ３に格納されるデータの誤り判定に必要なパリティデータは２ビットであるので、ＡＮＤ回路１０４Ａ、１０４Ｂの判定出力も、いずれか一方のみを選択的に出力する必要がある。本実施の形態では、選択回路１３６が、クロック信号ＣＫの立下りをトリガとして、このクロックＣＫの立ち上がり時にはＡＮＤ回路１０２の出力を出力し、クロックＣＫの立下り時にはＡＮＤ回路１０４Ａ又は１０４Ｂの出力を出力する。本実施の形態によれば、パリティデータを記憶するセグメントＳＧＰの不良判定の判定結果を出力するためのパッドＰＰが不要となる。
【００４９】
図１１に、この実施の形態によるダイソートテストの読み出し動作のタイミングチャートを示す。クロックＣＫに同期して読み出しイネーブル信号ＲＥ、アドレス信号が入力されるが、この信号ＲＥ、アドレス信号に対するワード線ＷＬ、センスアンプＳ／Ａ、カラム選択線ＣＬの動作等は、第１の実施の形態と同様である。ただし、データ出力では、クロックＣＫの立ち上がりに従いセグメントＳＧ２〜ＳＧ３の誤り判定結果が出力され、その合間のクロックＣＫの立下りに従いセグメントＳＧＰの不良判定結果が出力される。
【００５０】
［第４の実施の形態］
本発明の第４の実施の形態を、図１２を参照して説明する。全体構成は、第１の実施の形態と同様の図１に示すのと略同様である。図１２は、第４の実施の形態の入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を示している。この実施の形態では、通常のデータを格納するためのセグメントＳＧが少なくされている例を示している。第１の実施の形態と同様に、ダイソートテスト実行時において、４つの入出力パッドＰ０、Ｐ４、Ｐ８、Ｐ１２から書き込まれるテストデータは、１つのセグメントＳＧ０に書き込まれる。書き込まれたテストデータはその後内部データ線ＩＤＬ０〜３に読み出され、第１の実施の形態と同様に第１判定回路１０Ａで誤り判定が行われ、その結果は出力制御回路７により例えば入出力パッドＰ０に出力される。
【００５１】
また、パリティデータ記憶用のセグメントＳＧＰにも同様に４つの内部データ線ＩＤＬＰ０〜３を介して４ビットのテストデータが書き込まれ、その後内部データ線Ｐ０〜Ｐ３に読み出される。しかし、通常のデータの数が４ビットと少ないため、セグメントＳＧＰから読み出すべきパリティデータは１ビットである。従って、この実施の形態では、比較回路１０３が出力した比較結果のうち、対応する１つのデータのみを、選択回路１０５から出力する。選択回路１０５は、アドレス信号に従い、４つの比較回路１０３の出力のうちいずれかを選択的に出力制御回路７を介してパッドＰＰに出力する。
【００５２】
選択回路１０５の構成例を図１３に示す。この選択回路１０５は、インバータ１０５１〜１０５２、１０６３〜１０６６、クロックドインバータ１０７３〜１０７７と、ＮＡＮＤゲート１０５３〜１０５７とを備えて構成される。
【００５３】
この回路には、上述の４ビットデータのうちの１ビットを選択するためのアドレスデータＡ［０］、Ａ［／０］、Ａ［１］、Ａ［／１］が入力される。インバータ１０５１、１０５２の入力端子には、それぞれＡ［０］、Ａ［１］が入力され、上述のアドレスデータＡ［０］、Ａ［／０］、Ａ［１］、Ａ［／１］を生成している。ＮＡＮＤゲート１０５３〜１０５７はこれらデータの論理積の否定値を出力する。
【００５４】
これらＮＡＮＤゲート１０５３〜１０５７の出力は、インバータ１０６３〜１０６７で反転される。インバータ１０７３〜１０７６の入力端子には、４つの比較回路１０３の比較信号が入力され、これらインバータ１０７３〜１０７６は、ＮＡＮＤゲート１０５３〜１０５７及びインバータ１０６３〜１０６７により駆動される。これにより、４つの比較回路１０３の出力のいずれか１つが選択的に出力される。
【００５５】
［第５の実施の形態］
次に、本発明の第５の実施の形態を、図１４を参照して説明する。全体構成は、第１の実施の形態と同様の図１に示す通りである。図１４は、第５の実施の形態の入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を示している。この実施の形態では、内部データ線ＩＤＬに沿って期待値取込回路１４０が設けられ、ダイソートテストのデータ書き込み時に期待値の取り込みが行われるように構成している点で、上記の実施の形態と異なっている。この期待値取込回路１４０で取り込まれた期待値が比較回路１０３に入力される。その他は第１の実施の形態と同様である。
【００５６】
［第６の実施の形態］
次に、本発明の第６の実施の形態を、図１５を参照して説明する。全体構成は、第１の実施の形態と同様の図１に示す通りである。図１５は、第６の実施の形態の入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を示している。この実施の形態では、内部データ線ＩＤＬに沿って期待値取込回路１４０が設けられ、ダイソートテストのデータ書き込み時に期待値の取り込みが行われるように構成している点で、第５の実施の形態と共通している。ただし、この実施の形態では、パリティデータは格納されず、通常のデータに関してのみ、データ圧縮手法に従った、期待値を用いての誤り判定が行われている点で、上記の実施の形態と異なっている。
【００５７】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、１つのセグメントから延びる４本のメインデータ線により、１６ビット同時読出しを実施していたが、例えばカラムアドレスの一部を無視することにより、１つのセグメントにおいて動作させるカラム選択線の数を増加させ、同時読出しビット数を増加させることも可能である。
【図面の簡単な説明】
【００５８】
【図１Ａ】本発明の第１の実施の形態に係るダイナミックメモリ（ＤＲＡＭ）の概略構成を示す。
【図１Ｂ】第１の実施の形態の半導体記憶装置における通常のデータ書き込み動作のタイミングチャートを示す。
【図１Ｃ】第１の実施の形態の半導体記憶装置における通常のデータ読み出し動作のタイミングチャートを示す。
【図２】図１の入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を  示す。
【図３】入力制御回路８の機能を説明する。
【図４】入力制御回路８の機能を説明する。
【図５】比較回路１０１の構成例を示す。
【図６Ａ】期待値取込回路１２０の構成例を示す。
【図６Ｂ】選択回路１０５の構成例を示す。
【図７】第１の実施の形態の半導体記憶装置におけるダイソートテスト実行時の動作（読み出し）のタイミングチャートを示す。
【図８】本発明の第２の実施の形態に係る入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を示す。
【図９】第２判定回路１０Ｂとその周辺の拡大図である。
【図１０】本発明の第３の実施の形態に係る入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を示す。
【図１１】第３の実施の形態によるダイソートテストの読み出し動作のタイミングチャートを示す。
【図１２】本発明の第４の実施の形態に係る入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を示す。
【図１３】選択回路１０５の構成例を示す。
【図１４】本発明の第５の実施の形態に係る入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を示す。
【図１５】本発明の第６の実施の形態に係る入力制御回路８、出力制御回路７、誤り判定回路１０の構成及び動作を示す。
【符号の説明】
【００５９】
１・・・メモリセルアレイ、Ｓ／Ａ・・・センスアンプ、２・・・ロウデコーダ、３・・・カラムデコーダ、４・・・センスアンプ制御回路、５・・・メインデータアンプ、６・・・入出力回路、９・・・入出力パッド、１０・・・誤り判定回路、１０１、１０３、１３４・・・比較回路、  １０２、１０４Ａ、１０４Ｂ、１３５・・・ＡＮＤ回路、１０５・・・選択回路。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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