(57)【要約】【課題】ヒューズ回路の誤プログラムを防止することができる半導体装置を提供する。【解決手段】回路構成を規定する第１データを格納するためのヒューズエレメント回路群（９１１）と、前記ヒューズエレメント回路群に対するプログラムを禁止することを表す第２データを格納するためのヒューズエレメント回路（９１３）と、前記ヒューズエレメント回路に前記第１及び第２データをそれぞれプログラムするためのコントロールロジック回路（１４０）と、前記ヒューズエレメント回路（９１３）がプログラムされたことを条件として、前記コントロールロジック回路（１４０）による前記ヒューズエレメント回路群（９１１）に対するプログラムを禁止するＡＮＤゲート回路（９１４）とを備える。【選択図】図２
2008097696.tif 000002
【特許請求の範囲】
【請求項１】
回路構成が規定可能に構成された半導体装置であって、
前記回路構成を規定する第１データを格納するための第１ヒューズ手段と、
前記第１ヒューズ手段に対するプログラムの禁止を表す第２データを格納するための第２ヒューズ手段と、
前記第１及び第２ヒューズ手段をプログラムして前記第１及び第２データを前記第１及び第２ヒューズ手段に格納させるためのプログラム制御手段と、
前記第２ヒューズ手段がプログラムされたことを条件として、前記プログラム制御手段による前記第１ヒューズ手段のプログラムを禁止するゲート手段とを備えた半導体装置。
【請求項２】
前記回路構成は、欠陥アドレスを救済するための冗長構成であり、
前記第１ヒューズ手段は、前記第１データとして前記欠陥アドレスに関するデータを格納するための複数の第１ヒューズエレメント回路と、前記複数の第１ヒューズエレメント回路に格納されたデータが有効か否かを表すフラグデータを格納するための第２ヒューズエレメント回路とを含み、
前記第２ヒューズ手段は、前記第２ヒューズエレメント回路と共用されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ヒューズ手段は、前記第１データとして複数のデータを格納するための複数のヒューズ手段からなり、
前記第２ヒューズ手段は、前記複数のヒューズ手段の全部または一部で共用されたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１データは、当該半導体装置の出力データの語構成に関する回路構成を変更するためのデータと、当該半導体装置の内部電源電圧に関する回路構成を変更するためのデータと、当該半導体装置の内部回路の動作タイミングに関する回路構成を変更するためのデータとのうちの何れかを含むことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１及び／又は第２ヒューズ手段は、破壊型のアンチヒューズを用いて構成されたことを特徴とする請求項１ないし４の何れか１項記載の半導体装置。
【請求項６】
欠陥アドレスを救済するための冗長回路を備えた半導体装置であって、
前記欠陥アドレスに関する第１データを格納するための第１ヒューズ手段と、
当該半導体装置の語構成、内部電源電圧、動作タイミングの何れかに関する回路構成を規定する第２データを格納するための第２ヒューズ手段と、
前記第１ヒューズ手段に対するプログラムの禁止を表す第３データを格納するための第３ヒューズ手段と、
前記第１ないし第３ヒューズ手段をプログラムして前記第１ないし第３データを前記第１ないし第３ヒューズ手段にそれぞれ格納させるためのプログラム制御手段と、
前記第３ヒューズ手段がプログラムされたことを条件として、前記プログラム制御手段による前記第１ないし第３ヒューズ手段のプログラムを禁止するゲート手段とを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくは半導体装置内部の回路構成を規定するデータを格納するヒューズ回路の書き換えを防止するための技術に関する。
【背景技術】
【０００２】
従来、内部回路の構成（語構成、冗長構成など）を規定するデータを格納するためのヒューズ回路を備えた半導体装置が知られている。例えば、ダイナミックＲＡＭに代表される半導体メモリには、出力データの語構成が×４ビット構成や×８ビット構成の製品仕様が存在する。このような複数の製品仕様に対応するため、製造工場においてパッケージ組み立て前またはパッケージ組み立て後に半導体メモリ内のヒューズ回路をプログラムすることにより、入出力データの語構成を変更することが可能となっている。
【０００３】
この種の半導体メモリでは、例えば、ヒューズ回路がプログラムされていないデフォルト状態では語構成が×８ビット構成に設定され、ヒューズ回路をプログラムすることにより、その語構成が×４ビット構成に変更される。従って、最終選別テストにおいて、×８ビット構成の製品として試験し、製品出荷前にヒューズ回路をプログラムすることにより、顧客の要求に応じた語構成の製品を迅速に提供することができる。また、語構成の異なる複数種類の製品を製造する必要がなくなるので、在庫を削減することができ、それによるコストを削減することができる。更に、×８ビット構成の製品として試験することにより、×４構成の製品として試験する場合に比較して試験時間を半分に低減することができ、それによるコストを削減することもできる。
【０００４】
一般には、上述のヒューズ回路として所謂アンチヒューズが使用されている。アンチヒューズは、通常は高抵抗状態（オープン状態）にあり、所定のプログラム電圧を加えることにより低抵抗状態（ショート状態）になる特性を有するヒューズであり、電気的にプログラム可能なヒューズの一種である（特許文献１参照）。このアンチヒューズを用いれば、パッケージに組み立てた後であっても半導体メモリのヒューズ回路をプログラムすることができる。この種のヒューズ回路のプログラムは、ユーザーには開放されていない特殊コマンドを用いて、半導体メモリが製造工場から出荷される前に実施され、ユーザーがヒューズ回路をプログラムすることは許されていない。
【特許文献１】特開２００２−４２４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の従来技術によれば、半導体メモリが製品として工場から出荷された後、例えば誤ったタイミングの信号が半導体メモリの外部端子に印加されることにより、上述のヒューズ回路をプログラムするための特殊なコマンドが偶発的に入力される可能性がある。このような場合、ユーザーの意図に反して、その製品の回路構成が変更されてしまう。上述の例では、語構成が×４ビット構成に変更される結果、その半導体メモリは×８ビット構成の製品としては不良品に転化する。
【０００６】
この問題について、図１２及び図１３を参照して詳しく説明する。
図１２は、従来のヒューズ回路１０の構成例を示す。同図において、１０−０，１０−１，…，１０−２は、アンチヒューズを含むヒューズエレメント回路である。このうち、ヒューズエレメント回路１０−０は、内部電源電圧を調整する場合にプログラムされるものであり、ヒューズエレメント回路１０−１は、出力データの語構成を変更する場合にプログラムされるものであり、ヒューズエレメント回路１０−２は、内部回路の遅延時間を調整する場合にプログラムされるものである。また、同図において、１１は、各ヒューズエレメント回路をプログラムするためのプログラム信号を出力するコントロールロジック回路である。
【０００７】
図１３を参照して従来のヒューズ回路１０の動作を説明する。
例えば、出荷前に製造工場において半導体メモリの内部電源電圧を調整するためにヒューズエレメント回路１０−０をプログラムする場合、外部から特殊コマンドＣＭＤ１をその外部端子に印加する。この特殊コマンドＣＭＤ１は、半導体メモリ内のコマンドデコーダで解読され、この解読結果に基づきコントロールロジック回路１１がヒューズエレメント回路１０−０をプログラムするための信号ＰＧＭ−０を出力する。この例では、ヒューズエレメント回路１０−１はプログラムされず、この半導体メモリは、×８ビット構成の製品として出荷される。
【０００８】
出荷後、誤ったタイミングの信号が半導体メモリの外部端子に印加されたことにより、偶発的に、ヒューズエレメント回路１０−１をプログラムするための特殊コマンドＣＭＤ２が入力されると、この特殊コマンドＣＭＤ２に基づきコントロールロジック回路１１がヒューズエレメント回路１０−１をプログラムするための信号ＰＧＭ−１を出力する。これにより、ヒューズエレメント回路１０−１が誤プログラムされ、語構成が×８ビット構成から×４ビット構成に変更される。この結果、この半導体メモリは、ユーザーの意図に反した動作を行うようになり、×８ビット構成の製品としては不良品に転化する。
【０００９】
上述の語構成に関する回路構成を変更するためのヒューズ回路に限らず、冗長回路における欠陥アドレスデータを格納するためのヒューズ回路など、半導体装置が備える全てのヒューズ回路が同様の誤プログラムに関する問題を抱えている。
本発明は、上記事情を考慮してなされたものであって、その目的は、ヒューズ回路の誤プログラムを防止することができる半導体装置を提供する事である。
【課題を解決するための手段】
【００１０】
本発明は、回路構成が規定可能に構成された半導体装置であって、前記回路構成を規定する第１データを格納するための第１ヒューズ手段（例えば図２、図９〜図１１に示すヒューズエレメント回路群９１１、ヒューズエレメント回路９１２、ヒューズエレメント回路９２１に相当する構成要素）と、前記第１ヒューズ手段に対するプログラムの禁止を表す第２データを格納するための第２ヒューズ手段（例えば図２に示すヒューズエレメント回路９１３、ヒューズエレメント回路９２３に相当する構成要素、図９に示すヒューズエレメント回路９１２、ヒューズエレメント回路９２３に相当する構成要素、図１０に示すヒューズエレメント回路９５０に相当する構成要素、図１１に示すヒューズエレメント回路９１２、ヒューズエレメント回路９６０に相当する構成要素）と、前記第１及び第２ヒューズ手段をプログラムして前記第１及び第２データを前記第１及び第２ヒューズ手段に格納させるためのプログラム制御手段（例えば図２、図９〜図１１に示すコントロールロジック回路１４０に相当する構成要素）と、前記第２ヒューズ手段がプログラムされたことを条件として、前記プログラム制御手段による前記第１ヒューズ手段のプログラムを禁止するゲート手段（例えば図２、図９〜図１１に示すＡＮＤゲート回路９１４、ＡＮＤゲート回路９２４に相当する構成要素）とを備えた半導体装置の構成を有する。
【００１１】
この構成によれば、プログラム制御手段により第２ヒューズ手段が一旦プログラムされた後は、ゲート手段がプログラム制御手段による第１ヒューズ手段のプログラムを禁止するので、第１ヒューズ手段に格納されたデータが書き換えられることがなくなる。従って、仮にプログラム制御手段が誤って第１ヒューズ手段をプログラムしようとしても、その誤プログラムを防止することができる。
【００１２】
上記半導体装置において、例えば、前記回路構成は、欠陥アドレスを救済するための冗長構成であり、前記第１ヒューズ手段は、前記第１データとして前記欠陥アドレスに関するデータを格納するための複数の第１ヒューズエレメント回路（例えば図９に示すヒューズエレメント回路群９１１に相当する構成要素）と、前記複数の第１ヒューズエレメント回路に格納されたデータが有効か否かを表すフラグデータを格納するための第２ヒューズエレメント回路（例えば図９に示すヒューズエレメント回路９１２に相当する構成要素）とを含み、前記第３ヒューズ手段は、前記第２ヒューズエレメント回路と共用されたことを特徴とする。
【００１３】
上記半導体装置において、例えば、前記第１ヒューズ手段は、前記第１データとして複数のデータを格納するための複数のヒューズ手段（例えば図１０に示すユニットブロック９１０Ｃ，９２０Ｃ、図１１に示すユニットブロック９１０Ｂ，９２０Cに相当する構成要素）からなり、前記第２ヒューズ手段（例えば図１０に示すヒューズエレメント回路９５０、図１１に示すヒューズエレメント回路９６０に相当する構成要素）は、前記複数のヒューズ手段の全部または一部で共用されたことを特徴とする。
【００１４】
上記半導体装置において、例えば、前記第１データは、冗長回路における欠陥アドレスデータを格納することを特徴とする。前記第２データは、当該半導体装置の出力データの語構成に関する回路構成を変更するためのデータと、当該半導体装置の内部電源電圧に関する回路構成を変更するためのデータと、当該半導体装置の内部回路の動作タイミングに関する回路構成を変更するためのデータとのうちの何れかを含むことを特徴とする。
上記半導体装置において、例えば、前記第１および第２ヒューズ手段は、破壊型のアンチヒューズを用いて構成されたことを特徴とする。
【００１５】
本発明は、欠陥アドレスを救済するための冗長回路を備えた半導体装置であって、前記欠陥アドレスに関する第１データを格納するための第１ヒューズ手段（例えば図２に示す欠陥アドレスを格納するためのヒューズエレメント回路群９１１、および、ヒューズエレメント回路群９１１に格納されたデータが有効か否かを表すフラグデータを格納するためのヒューズエレメント回路９１２に相当する構成要素）と、当該半導体装置の語構成、内部電源電圧、動作タイミングの何れかに関する回路構成を規定する第２データを格納するための第２ヒューズ手段（例えば図２に示すヒューズエレメント回路９２１）と、前記第１ヒューズ手段に対するプログラムの禁止を表す第３データを格納するための第３ヒューズ手段（例えば図２に示すヒューズエレメント回路９１３，９２３に相当する構成要素）と、前記第１ないし第３ヒューズ手段をプログラムして前記第１ないし第３データを前記第１ないし第３ヒューズ手段にそれぞれ格納させるためのプログラム制御手段（例えば図２に示すコントロールロジック回路１４０に相当する構成要素）と、前記第３ヒューズ手段がプログラムされたことを条件として、前記プログラム制御手段による前記第１ないし第３ヒューズ手段のプログラムを禁止するゲート手段（例えば図２に示すＡＮＤゲート回路９１４，９２４に相当する構成要素）とを備えた半導体装置の構成を有する。前記第１ないし第３ヒューズ手段は、例えば破壊型のアンチヒューズを用いて構成される。
【００１６】
この構成によれば、プログラム制御手段により第３ヒューズ手段が一旦プログラムされた後は、ゲート手段がプログラム制御手段による第１および第２ヒューズ手段のプログラムを禁止するので、第１および第２ヒューズ手段に格納されたデータが書き換えられることがなくなる。従って、仮にプログラム制御手段が誤って第１または第２ヒューズ手段をプログラムしようとしても、その誤プログラムを防止することができる。
【発明の効果】
【００１７】
本発明によれば、プログラム禁止用ヒューズ回路がプログラムされた場合、プログラム制御回路による回路構成用ヒューズ回路に対するプログラムを禁止するようにしたので、ヒューズ回路の誤プログラムを防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態を説明する。
＜第１実施形態＞
図１に、本発明の第１実施形態に係る半導体装置の全体構成を示す。この半導体装置は、半導体メモリの一種であるシンクロナスＤＲＡＭ(Synchronous Dynamic Random Access Memory)であって、回路構成が規定可能（定義可能）に構成された半導体装置であり、同図において、１１０はクロックジェネレータ、１２０はモードレジスタ、１３０はコマンドデコーダ、１４０はコントロールロジック回路、２１０はローアドレスバッファ、２２０はカラムアドレスバッファ、３００はメモリセルアレイ、４１０はローデコーダ、４２０はセンスアンプ、４３０はカラムデコーダ、５００はデータコントロール回路、６００はデータラッチ回路、７００はデータ入出力バッファ、８００はディレイドロックドループ（ＤＬＬ）、９００は、本半導体装置の特徴部に係るヒューズ回路である。
【００１９】
ここで、クロックジェネレータ１１０は、外部からクロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥを入力して内部クロック信号を生成するものである。この内部クロック信号は、コマンドデコーダ１３０、コントロールロジック１４０、カラムデコーダ４３０、データラッチ回路６００に分配され、各回路の動作タイミングの基準とされる。
【００２０】
モードレジスタ１２０は、バースト長やレイテンシなどの各種の動作パラメータを格納するものである。この動作パラメータは、外部からアドレス信号Ａ０〜Ａ１３を流用して入力される。コマンドデコーダ１３０は、リードコマンドやライトコマンドなどの動作コマンドを解読するためのものである。この動作コマンドは、外部から、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを用いて入力される。
【００２１】
コントロールロジック１４０は、コマンドデコーダ１３０で解読された動作コマンドを実行するための各種の信号を生成するものである。
ローアドレスバッファ２１０は、外部から入力されるアドレス信号Ａ０〜Ａ１３及びバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２のうち、メモリセルアレイ３００の行を選択するためのローアドレス信号を入力するためのものである。このローアドレスバッファ２１０は、リフレッシュ動作においてローアドレスを歩進させるためのリフレッシュカウンタを備える。
【００２２】
また、カラムアドレスバッファ２２０は、外部から入力されるアドレス信号Ａ０〜Ａ１３及びバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２のうち、メモリセルアレイ３００の列を選択するためのカラムアドレス信号を入力するためのものである。このカラムアドレスバッファ２２０は、バースト長をカウントするためのバーストカウンタを備える。
【００２３】
メモリセルアレイ３００は、メモリセルをマトリックス状に配列して構成され、その行方向には複数のワード線が敷設されると共に列方向には複数のビット線が敷設され、これらワード線とビット線との交差部にメモリセルが配置されている。各メモリセルは、ワード線とビット線とを選択することにより択一的に選択されるようになっている。ローデコーダ４１０は、ローアドレスバッファ２１０から出力されるローアドレス信号に基づきメモリセルアレイ３００内のワード線を択一的に選択するためのものである。
【００２４】
センスアンプ４２０は、メモリセルアレイ３００のビット線上に現れるメモリセルからの微弱なデータ信号を増幅するためのものである。カラムデコーダ４３０は、メモリセルアレイ３００のビット線を選択するためのものである。
なお、この例では、複数のバンクのそれぞれについて、メモリセルアレイ３００、ローデコーダ４１０、センスアンプ４２０が設けられ、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２により各バンクが選択されるようになっている。
【００２５】
データコントロール回路５００は、バーストモードにおいてメモリセルアレイ３００から読み出されたデータの出力順を制御するためのものである。データラッチ回路６００は、入出力データを一時的に格納するものである。データ入出力バッファ７００は、外部端子へのデータＤＱの出力と、外部端子からのデータＤＱの入力を行うためのものである。ディレイドロックドループ（ＤＤＬ）８００は、外部のクロック信号ＣＫ，／ＣＫを遅延させて、データ入出力バッファ７００の動作タイミングを定める内部クロック信号を生成するためのものである。
【００２６】
本半導体装置の特徴部に係るヒューズ回路９００は、欠陥救済用の冗長構成に関する回路構成を規定するためのデータ、出力データの語構成に関する回路構成を規定するためのデータ、内部電源電圧に関する回路構成を規定するためのデータ、内部回路の動作タイミングに関する回路構成を規定するためのデータなど、各種の回路構成を規定するデータを格納するためのものである。
【００２７】
図２を参照して、ヒューズ回路９００の構成を詳細に説明する。同図に示すように、ヒューズ回路９００は、冗長構成に関する回路構成を規定する場合に使用されるヒューズブロック９１０と、語構成、内部電源電圧、内部回路の動作タイミング等に関する回路構成を規定する場合に使用されるヒューズブロック９２０とを備えて構成され、後述するようにヒューズ素子としてアンチヒューズを用いて構成される。前述の図１に示すコントロールロジック回路１４０から、ヒューズ回路９００のプログラムを制御するためのプログラム信号が発生される。プログラム電圧ジェネレータ９４０は、ヒューズ回路９００をプログラムする際に印加する所定のプログラム電圧を発生するものである。
【００２８】
ここで、ヒューズブロック９１０は、複数のユニットブロック９１０Ａから構成される。各ユニットブロック９１０Ａは、ヒューズエレメント回路９１１−０，９１１−１，９１１−２，…，９１１−Ｎ，９１２，９１３と、ＡＮＤゲート回路９１４とから構成される。このうち、ヒューズエレメント回路９１１−０，９１１−１，９１１−２，…，９１１−Ｎからなるヒューズエレメント回路群９１１は、欠陥アドレスのビットデータＢ０，Ｂ１，Ｂ２，…，ＢＮ（Ｎは自然数）を格納するためのものであり、ヒューズエレメント回路９１２は、ヒューズエレメント群９１１に格納されたデータが有効であるか否かを表すフラグデータＦを格納するためのものである。ヒューズエレメント回路群９１１に格納される欠陥アドレスと、ヒューズエレメント回路９１２に格納されるフラグデータＦは、冗長構成に関する回路構成を規定するデータをなす。
【００２９】
ヒューズエレメント回路９１３は、ヒューズエレメント回路群９１１およびヒューズエレメント回路９１２に対するプログラムの禁止を表すデータＳを格納するためのものである。ＡＮＤゲート回路９１４は、ヒューズエレメント回路９１３がプログラムされ、このヒューズエレメント回路９１３にデータＳが格納されたことを条件として、コントロールロジック回路１４０によるユニットブロック９１０Ａに対するプログラムを禁止するためのものである。
【００３０】
なお、図２では簡略化しているが、コントロールロジック回路１４０は、ヒューズエレメント回路群９１１を構成するＮ＋１個のヒューズエレメント回路と、１個のヒューズエレメント回路９１２と、１個のヒューズエレメント回路９１３との合計Ｎ＋３個のヒューズエレメント回路を個別的にプログラムするためのプログラム信号ＳＢを出力する。また、ＡＮＤゲート回路９１４は、コントロールロジック回路１４０から出力されたプログラム信号ＳＢに対し、ヒューズエレメント回路９１３から出力される２値信号ＳＡの値を乗算し、その乗算結果として得られるプログラム信号をヒューズエレメント回路群９１１と、ヒューズエレメント回路９１２と、ヒューズエレメント回路９１３とにそれぞれ印加するように構成されている。
【００３１】
次に、出力データの語構成等に関する回路構成を規定する場合に使用されるヒューズブロック９２０は、複数のユニットブロック９２０Ａから構成される。この例では、１番目のユニットブロック９２０Ａは、語構成に関する回路構成を規定するビットデータＷを格納するためのヒューズエレメント回路９２１と、ヒューズエレメント回路９２１に対するプログラムを禁止することを表すプログラム禁止データを格納するためのヒューズエレメント回路９２３と、このヒューズエレメント回路９２３にプログラム禁止データがプログラムされたことを条件としてヒューズエレメント回路９２１に対するプログラムを禁止するＡＮＤゲート回路９２４とから構成される。他のヒューズエレメント回路９２０Ａも同様に構成されるが、この例では、２番目のヒューズエレメント回路９２０Ａには、内部電源電圧に関する回路構成を規定するデータＶが格納され、３番目のヒューズエレメント回路９２０Ａには、内部回路の動作タイミングに関する回路構成を規定するデータＴが格納される。
【００３２】
なお、図２では簡略化しているが、コントロールロジック回路１４０は、ヒューズエレメント回路９２１，９２３を個別的にプログラムするためのプログラム信号を出力するように構成され、ＡＮＤゲート回路９２４は、コントロールロジック回路１４０から出力されたプログラム信号に対し、ヒューズ部９２３から出力される２値信号の値を乗算し、その乗算結果として得られたプログラム信号をヒューズエレメント回路９２１，９２３に印加するように構成されている。
【００３３】
次に、図３、図４を参照して、上記ヒューズエレメント回路の詳細について説明する。上記ヒューズエレメント回路は、ＭＯＳトランジスタからなる破壊型のアンチヒューズＡＦを主体として構成され、そのゲート酸化膜が破壊されていない状態（アンチヒューズがブローされていない状態）がプログラムされていない状態に対応する（図３（ａ）参照）。このプログラムされていない状態では、ゲートとソースドレインとの間は電気的にオープン状態にあり、アンチヒューズＡＦが高抵抗状態にある。これに対し、ゲート酸化膜が破壊された状態（アンチヒューズがブローされた状態）がプログラムされた状態に対応する（図３（ｂ）参照）。この状態では、ゲートとソースドレインとの間が電気的にショート状態となり、アンチヒューズＡＦが低抵抗状態となる。
【００３４】
アンチヒューズＡＦのプログラムは、ＭＯＳトランジスタのゲートとソースドレインとの間に所定のプログラム電圧を印加することにより、そのゲート酸化膜を破壊することにより実施される。このアンチヒューズＡＦによれば、ゲート酸化膜が破壊され、ゲートとソースドレインとの間がショート状態になると、その後にゲートとソースドレインとの間がオープン状態に回復することはないので、このアンチヒューズＡＦに書き込まれたデータは消失することがない。
【００３５】
即ち、このような破壊型のアンチヒューズは、１度しかプログラムすることができないことからワンタイム型とも呼ばれ、この種のアンチヒューズの場合、顧客への製品出荷後に未プログラムのアンチヒューズがプログラムされることを防ぐ手段を備えればよく、既にプログラムされたアンチヒューズのデータ消失を防ぐ手段は必要ない。本実施形態では、プログラムを禁止することを表すデータを格納するヒューズエレメント回路９１３，９２３は、一旦プログラムされると、その後はデータが消失することはないので、未プログラム状態のアンチヒューズを含む例えばヒューズエレメント回路群９１１に対する誤プログラムを有効に防止することができる。
【００３６】
図４（ａ）に、ヒューズエレメント回路９１１−０の構成例を示す。ヒューズエレメント回路９１３，９２３を除いては、他のヒューズエレメント回路もヒューズエレメント回路９１１−０と構成が同じである。
図４（ａ）に示すように、ヒューズエレメント回路９１１−０は、電圧変換ロジック９１１Ａ、アンチヒューズＡＦ、選択回路９１１Ｂから構成される。ここで、電圧変換回路９１１Ａは、プログラム時にプログラム信号ＳＣに応答してアンチヒューズＡＦの一端に所定のプログラム電圧ＶＰＰＳＶＴ（例えば６Ｖ）を印加するものである。アンチヒューズＡＦの他端には、プログラム時に所定の負電圧ＶＢＢＳＶＴ（例えば−２Ｖ）が印加される。選択回路９１１Ｂは、アンチヒューズＡＦに格納されたデータを読み出す時にアンチヒューズＡＦを選択するためのものである。
【００３７】
このヒューズエレメント回路９１１−０の構成によれば、プログラムされていない状態では信号ＳＡＦとしてローレベルが出力され、プログラムされた状態では信号ＳＡＦとしてハイレベルが出力される。従って、ヒューズエレメント回路９１１−０，９１１−１，９１１−２，…，９１１−Ｎを選択的にプログラムすることにより、欠陥アドレスの各ビットデータをヒューズエレメント回路群９１１に書き込むことができる。
【００３８】
図４（ｂ）に、ヒューズエレメント回路９１３の構成例を示す。同図に示すように、ヒューズエレメント回路９１３は、上述のヒューズエレメント回路９１１−０の構成において、出力部にインバータ９１３Ｃを更に備え、このインバータ９１３Ｃにより信号ＳＡＦを反転して信号ＳＡとして出力するように構成される。このヒューズエレメント回路９１３によれば、プログラムされていない状態では信号ＳＡとしてハイレベルが出力され、プログラムされた状態では信号ＳＡとしてローレベルが出力される。
【００３９】
次に、図５に示すタイミングチャートを参照しながら、欠陥救済のために冗長構成をヒューズ回路に規定する場合を例として本半導体装置の動作を説明する。
先ず、本半導体装置のパッケージ組み立て工程が終了すると、最終選別テストが行われる。その最終選別テストにおいて欠陥セルがメモリテスタにより検出されると、その欠陥セルのアドレス（欠陥アドレス）がメモリテスタに記憶される。そしてメモリテスタは、その欠陥アドレスで特定される欠陥セルを救済するために、本半導体メモリに欠陥救済用の特殊コマンド（例えばアドレス信号Ａ７＝１とした製造元に特有なモードレジスタ設定コマンド（ＭＲＳコマンド））を与える。
【００４０】
この特殊コマンドＭＲＳは、図１に示すコマンドデコーダ１３０で解読され、コントロールロジック１４０は、その解読結果に基づき、冗長構成を規定するために必要とされる制御信号をヒューズ回路９００に与える。この制御信号がヒューズ回路９００に与えられると、コントロールロジック回路１４０は、ヒューズエレメント回路群９１１およびヒューズエレメント回路９１２，９１３をプログラムするためのプログラム信号ＳＢを出力し、これらヒューズエレメント回路群９１１およびヒューズエレメント回路９１２，９１３をプログラムして、欠陥アドレスデータ、フラグデータF、プログラム禁止データSをそれぞれ格納させる。
【００４１】
ここで、ヒューズエレメント回路９１３がプログラムされる前の初期状態では、ヒューズエレメント回路９１３から出力される信号ＳＡはハイレベルであるから、コントロールロジック回路１４０からプログラム信号ＳＢが出力されると、ＡＮＤゲート回路９１４は、このプログラム信号ＳＢを通過させ、プログラム信号ＳＣとしてヒューズエレメント回路群９１１およびヒューズエレメント回路９１２，９１３に与える。即ち、ヒューズエレメント回路９１３がプログラムされていない状態でコマンドＭＲＳが入力された場合には、ヒューズエレメント回路群９１１およびヒューズエレメント回路９１２，９１３がプログラムされる。
【００４２】
このとき、ヒューズエレメント回路９１３のプログラムの進行に伴って信号ＳＡがローレベルに遷移すると、これを入力するＡＮＤゲート回路９１４の出力信号ＳＣがローレベルに固定されるため、ユニットブロック回路９１０Ａ内の各ヒューズエレメント回路のプログラムが不完全な状態で終了することになる。そこで、ＡＮＤゲート回路９１４は、コントロールロジック回路１４０からプログラム信号ＳＢが出力されてから、ユニットブロック回路９１０Ａ内の全ヒューズエレメント回路が完全にプログラムされるまでの一定期間にわたってプログラム信号ＳＡを強制的にハイレベルに保持する。
【００４３】
これによりヒューズエレメント回路群９１１及びヒューズエレメント回路９１２に欠陥アドレスの各ビットデータとフラグデータFがそれぞれ格納され、ヒューズエレメント回路９１３にプログラム禁止データSが格納される。図５の例では、ヒューズエレメント回路９１３がプログラムされると、このヒューズエレメント回路９１３が出力する信号ＳＡはローレベルになり、欠陥アドレスのビットデータＢ０とフラグデータＦがローレベルになり、ビットデータＢ１〜ＢＮはハイレベル（初期値）を維持する。
【００４４】
次に、同じく図５を参照して、上述のプログラムの後に本半導体装置に不正な信号が印加されたために誤って特殊コマンドＭＲＳが入力され、コントロールロジック回路１４０がプログラム信号ＳＢを誤って出力した場合の動作を説明する。この場合、ＡＮＤゲート回路９１４の一方の入力部には、ヒューズエレメント回路９１３よりローレベルの信号ＳＡが印加されているので、その他方の入力部にコントロールロジック回路１４０からプログラム信号ＳＢが印加されても、ＡＮＤゲート回路９１４が出力するプログラム信号ＳＣはローレベルに固定された状態に維持される。即ち、コントロールロジック回路１４０から出力されたプログラム信号ＳＢが無効化される。
【００４５】
この結果、ユニットブロック９１０Ａ（ヒューズエレメント回路群９１１及びヒューズエレメント回路９１２，９１３）のプログラムが禁止されるので、誤った特殊コマンドＭＲＳに基づく誤プログラムが防止され、その後も欠陥救済動作が正しく行われる。なお、本実施形態では、破壊型のアンチヒューズＡＦを用いているので、一旦プログラムされたヒューズエレメント回路９１３のデータが変化することはない。従って、信号ＳＡは安定的にローレベルに固定されるので、その後の誤プログラムが安定的に防止される。
【００４６】
以上、冗長構成を規定する場合を例としてヒューズ回路９００の動作を説明したが、語構成を規定する場合の動作も同様に説明される。
即ち、語構成を規定する場合、図２に示すヒューズブロック９２０のユニットブロック９２０Ａを構成するヒューズエレメント回路９２１，９２３がプログラムされる。その後、上述のヒューズエレメント９１３に相当するヒューズエレメント回路９２３の出力信号がローレベルに固定されるので、これを入力するＡＮＤゲート回路９２４の出力信号は、コントロールロジック回路１４０からのプログラム信号に関わらず、ローレベルに固定され、ユニットブロック９２０Ａに対する誤プログラムが防止される。
【００４７】
次に、図６を参照して、本半導体装置が、語構成の変更を例として、テスト工程の一例を説明する。ここでは、図２に示すヒューズ回路９００において、ヒューズブロック９１０，９２０を構成する複数のユニットブロックのうち、語構成変更用のデータＷを格納するための１つのユニットブロック９２０Ａのみが存在し、欠陥救済用の複数のユニットブロック９１０Ａと、内部電源電圧調整用のデータＶを格納するためのユニットブロック９２０Ａと、動作タイミング調整用のデータＴを格納するためのユニットブロック９２０Ａは存在しないものとする。また、ヒューズ回路９００がプログラムされていない初期状態では、誤構成は×８ビット構成に設定されるものとする。
【００４８】
先ず、語構成変更用の１つのユニットブロック９２０Ａのみからなる上述のヒューズ回路９００を備えた半導体装置が形成されたウェハテストを実施する（ステップＳ１）。続いて、本半導体装置をパッケージに実装するための組み立て工程を実施し（ステップＳ２）、最終選別テストを行う（ステップＳ３）。その後、顧客の要求に応じて語構成を変更する場合（ステップＳ４；ＹＥＳ）、語構成変更用のユニットブロック９２０Ａのヒューズエレメント回路９２１に対するプログラムを実施して語構成を×４ビット構成に変更し（ステップＳ５）、そして、ヒューズエレメント回路９２３をプログラムし、これにプログラム禁止用のデータＳを格納する（ステップＳ６）。これにより、語構成が×４ビット構成の製品が得られる。
【００４９】
一方、上述のステップＳ４において、語構成を変更しない場合（ステップＳ４；ＮＯ）、ヒューズエレメント回路９２１をプログラムせず、プログラム禁止用のヒューズエレメント回路９２３をプログラムし、これにプログラム禁止用のデータＳを格納する（ステップＳ７）。これにより、語構成が×８ビット構成の製品が得られる。本半導体装置によれば、最終選別テストは１回で足りる。
【００５０】
ここで、前述のステップＳ６は、省略可能である。その理由は、図３（ｂ）のように既にプログラムされたヒューズエレメント９２１が低抵抗状態（破壊後の状態）から高抵抗状態（破壊前の状態）に復帰することは極めて稀であり、事実上、そのデータが書き替えられることはないからである。すなわち、ヒューズエレメント回路９２３がプログラムされないとしても、ヒューズエレメント回路９２１は、すでにプログラムされているので、製品出荷後に誤って顧客先で誤プログラムされたとしても、そのデータは変わらないないからである。また、ヒューズエレメント回路９２３は、誤プログラムを防止するために使用されるものであって、仮に製品出荷後に誤って顧客先で誤プログラムされたとしても、そのことにより語構成等が変更されることはなく、製品の機能に影響を与えないからである。
【００５１】
次に、図７を参照して、図２に示すように、ヒューズ回路９００が、不良ビットを冗長メモリで救済するための欠陥救済用のユニットブロック９１０Ａ、語構成変更用のユニットブロック９２０Ａ、内部電源電圧調整用のユニットブロック９２０Ａ、動作タイミング調整用のユニットブロック９２０Ａの全てを有する場合における本半導体装置のテスト工程の一例を説明する。
【００５２】
この場合、上述の図６に示すステップＳ１〜Ｓ３と同様に、ウェハテストを実施し（ステップＳ１）、組み立て工程を実施し（ステップＳ２）、最終選別テストを実施する（ステップＳ３）。続いて、上記最終選別テストのテスト結果に基づいて、内部電源電圧を調整する必要があるかどうかを判断する（ステップＳ１０４）。内部電源電圧を調整する必要がある場合（ステップＳ１０４；ＹＥＳ）、内部電源電圧変更用のヒューズユニット９２０Ａをプログラムする（ステップＳ１０５）。内部電源電圧を調整する必要がなければ（ステップＳ１０４；ＮＯ）、上述のステップＳ１０５を行わずに、次のステップに移る。
【００５３】
続いて、上記最終選別テストのテスト結果に基づいて、内部回路の動作タイミングを調整する必要があるかどうかを判断する（ステップＳ１０６）。動作タイミングを調整する必要がある場合（ステップＳ１０６；ＹＥＳ）、動作タイミング変更用のヒューズユニット９２０Ａをプログラムする（ステップＳ１０７）。動作タイミングを調整する必要がなければ（ステップＳ１０６；ＮＯ）、上述のステップＳ１０７を行わずに、次のステップに移る。
【００５４】
続いて、上記最終選別テストのテスト結果に基づいて、不良メモリセルによる欠陥を救済する必要があるかどうかを判断する（ステップＳ１０８）。欠陥を救済する必要がある場合（ステップＳ１０８；ＹＥＳ）、欠陥救済用のヒューズユニット９１０Ａをプログラムする（ステップＳ１０９）。欠陥を救済する必要がなければ（ステップＳ１０８；ＮＯ）、上述のステップＳ１０９を行わずに、次のステップに移る。
【００５５】
続いて、語構成を変更する必要があるかどうかを判断する（ステップＳ１１０）。語構成を変更する必要がある場合（ステップＳ１１０；ＹＥＳ）、語構成変更用のヒューズユニット９１０Ａをプログラムする（ステップＳ１１１）。そして、全てのプログラム禁止用のヒューズユニット９１３，９２３をプログラムする（ステップＳ１１２）。これにより、最終選別テストの結果に応じて内部電源電圧および動作タイミングが調整され、欠陥救済がなされた×４ビット構成の良品の製品が得られる。
【００５６】
一方、上述のステップＳ１１０において、語構成を変更する必要がなければ（ステップＳ１１０；ＮＯ）、上述のステップＳ１１１を行わずに、全てのプログラム禁止用のヒューズユニット９１３，９２３をプログラムする（ステップＳ１１３）。これにより、最終選別テストの結果に応じて内部電源電圧および動作タイミングが調整されると共に、欠陥救済がなされる。従って、語構成の変更もしくは、内部電源電圧および動作タイミングの最適化による歩留まりの向上、不良メモリの救済による歩留まりの向上が図られた製品が得られる。
【００５７】
参考までに、図８を参照して、レーザーヒューズまたはボンディングオプションにより語構成を切り替えるように構成された従来装置のテスト工程を説明する。
先ず、ウェハテストを行う（ステップＳ２１）。そのウェハテストの結果、出力データに不良ビットが存在するものについては、組み立て工程において、レーザーヒューズまたはボンディングオプションにより語構成を×４ビット構成に切り替える（ステップＳ２２）。その後、×４ビット構成の製品としての最終選別テストを行い（ステップＳ２３）、それにパスすれば、×４ビット構成の製品が得られる。
【００５８】
一方、ウェハテストにおいて不良ビットが検出されなかったものについては、組み立て工程において、レーザーヒューズまたはボンディングオプションにより語構成を×８ビット構成に切り替える（ステップＳ２４）。その後、×８ビット構成の製品としての最終選別テストを行い（ステップＳ２５）、それにパスすれば、×８ビット構成の製品が得られる。このように、従来装置によれば、ウェハテストの後、語構成に応じた最終選別テストを実施しなければならず、テスト工程が複雑になる。
【００５９】
＜第２実施形態＞
図９を参照して、本発明の第２実施形態を説明する。
本第２実施形態と上述の第１実施形態との違いは、図２に示したヒューズ回路９００において、プログラム禁止データを格納するためのヒューズエレメント回路９１３が、フラグデータＦを格納するためのヒューズエレメント回路９１２と共用されたことにある。即ち、本第２実施形態では、ヒューズエレメント回路９１３を省略し、ヒューズエレメント回路９１２から出力信号ＳＡを取り出している。その他の構成は第１実施形態と同様である。このように、ヒューズエレメント回路９１２がヒューズエレメント回路９１３を兼ねることにより、ヒューズ回路の構成を簡略化することができる。
【００６０】
＜第３実施形態＞
図１０を参照して、本発明の第３実施形態を説明する。
本第３実施形態と上述の第１実施形態との違いは、図２に示したヒューズ回路９００において、複数の回路構成を規定する複数のデータを格納するための複数のヒューズブロック９１０，９２０が備えるヒューズエレメント回路９１４，９２４に代えて、１個のヒューズエレメント回路９５０を設け、このヒューズエレメント回路９５０から信号ＳＡを取り出すことにより、この１個のヒューズエレメント回路９５０を複数のヒューズブロック９１０，９２０で共用している。その他の構成は第１実施形態と同様である。このように、複数のヒューズブロック９１０，９２０で１個のヒューエレメント回路９５０を共用することにより、ヒューズ回路の構成を一層簡略化することができる。
【００６１】
＜第４実施形態＞
図１１を参照して、本発明の第４実施形態を説明する。
本第４実施形態は、上述の図９に示す第２実施形態に係るヒューズ回路の構成において、複数のユニットブロック９２０Ａに代えて、ヒューズエレメント回路９２１，９２３からなる複数のユニットブロック９２０Ｃ（複数の回路構成を規定する複数のデータを格納するための複数のヒューズ手段）を備え、複数のユニットブロック９１０Ｂおよび複数のユニットブロック９２０Ｃのうち、一部の複数のヒューズブロック９２０Ｃが１個のヒューズエレメント回路９６０を共用している。その他の構成は第２実施形態と同様である。
【００６２】
このように、一部のユニットブロック９２０Ｃにおいて複数のヒューズブロック９２０Ｃが１個のヒューエレメント回路９６０を共用することにより、他の複数のユニットブロック９１０Ｂをプログラム可能な状態としながら、複数のユニットブロック９２０Ｃの誤プログラムを防止することができると共に、このヒューズブロック９２０Ｃの構成を簡略化することができる。
【００６３】
以上、本発明の実施形態を説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内の変更を含む。例えば、上述の実施形態では、アンチヒューズとしてＭＯＳトランジスタを例として説明したが、これに限定されることなく、例えば、フラッシュメモリやＥＰＲＯＭ等の不揮発性記憶素子、電気ヒューズ等を利用することができる。
また、上述の実施形態では、本発明を半導体メモリに適用する場合を例として説明したが、ＣＰＵ(Central Proccesing Unit)やＦＰＬＤ(Field Programmable Logic Device)等のロジック製品に適用することも可能である。
【００６４】
また、例えば、上述の第１実施形態では、プログラム禁止データを格納するヒューズエレメント回路９１３もＡＮＤゲート回路９１４を介してコントロールロジック回路１４０から供給されるプログラム信号ＳＢでプログラムされるものとしたが、ヒューズエレメント回路９１３を破壊型のアンチヒューズで構成した場合には、そのプログラム信号ＳＢをコントロールリジック回路１４０からヒューズエレメント回路９１３に直接供給するようにしてもよい。この場合、一旦プログラムされたヒューズエレメント回路９１３は、その後に誤プログラムされたとしても、そのデータは消失することがない。従って、ヒューズエレメント回路群９１１などに対する誤プログラムを防止する機能は損なわれない。他の実施形態についても同様である。
【００６５】
また、上述の実施形態では、欠陥救済用のユニットブロック９１０Ａ、語構成／内部電源電圧／動作タイミング調整用の各ユニットブロック９２０Ａを例として説明したが、これに限定されることなく、必要に応じて任意のユニットブロックを備えるものとすればく、他の任意のユニットブロックを追加してもよい。
また、上述の実施形態では、×８ビット構成を×４ビット構成に変更する場合を例として説明したが、これに限定されることなく、任意に語構成を変更するものに拡張できる。
また、上述の実施形態では、ヒューズエレメント回路群９１１に破壊型のアンチヒューズを用いるものとしたが、これに限定されることなく、他のヒューズを用いても良い。
また、上述の実施形態では、回路構成をヒューズ回路に規定可能（定義可能）なものとして本半導体装置を説明したが、本半導体装置は、回路構成がプログラマブルなもの、変更可能なもの、修正可能なもの等を含む。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態に係る半導体装置のブロック図である。
【図２】第１実施形態に係る半導体装置が備えるヒューズ回路の構成図である。
【図３】第１実施形態に係るヒューズ回路のプログラムを説明するための説明図である。
【図４】第１実施形態に係るヒューズ回路が備えるヒューズエレメント回路の構成図である。
【図５】第１実施形態に係る半導体装置の動作を説明するためのタイミングチャートである。
【図６】第１実施形態に係る半導体装置のテスト工程（語構成を変更する場合）の一例を説明するためのフローチャートである。
【図７】第１実施形態に係る半導体装置のテスト工程（冗長回路等を使用する場合）の一例を説明するためのフローチャートである。
【図８】第１実施形態において、従来装置によるテスト工程を説明するためのフローチャートである。
【図９】本発明の第２実施形態に係る半導体装置が備えるヒューズ回路の構成図である。
【図１０】本発明の第３実施形態に係る半導体装置が備えるヒューズ回路の構成図である。
【図１１】本発明の第４実施形態に係る半導体装置が備えるヒューズ回路の構成図である。
【図１２】従来技術に係る半導体装置が備えるヒューズ回路の構成図である。
【図１３】従来技術に係る半導体装置の動作を説明するためのタイミングチャートである。
【符号の説明】
【００６７】
１１０；クロックジェネレータ、１２０；モードレジスタ、１３０；コマンドデコーダ、１４０；コントロールロジック回路、２１０；ローアドレスバッファ、２２０；カラムアドレスバッファ、３００；メモリセルアレイ、４１０；ローデコーダ、４２０；センスアンプ、４３０；カラムデコーダ、５００；データコントロール回路、６００；ラッチ回路、７００；データ入出力バッファ、８００；ディレイロックドループ、９００；ヒューズ回路、９１０，９２０；ヒューズブロック、９１０Ａ，９１０Ｂ，９１０Ｃ，９２０Ａ，９２０Ｃ；ユニットブロック、９１１−０，９１１−２，９１１−Ｎ，９１２，９１３，９２１，９２３，９５０，９６０；ヒューズエレメント回路、９１４，９２４；ＡＮＤゲート回路、９４０；プログラム電圧ジュネレータ、ＡＦ；アンチヒューズ。
【図１】
2008097696.tif 000003
【図２】
2008097696.tif 000004
【図３】
2008097696.tif 000005
【図４】
2008097696.tif 000006
【図５】
2008097696.tif 000007
【図６】
2008097696.tif 000008
【図７】
2008097696.tif 000009
【図８】
2008097696.tif 000010
【図９】
2008097696.tif 000011
【図１０】
2008097696.tif 000012
【図１１】
2008097696.tif 000013
【図１２】
2008097696.tif 000014
【図１３】
2008097696.tif 000015