(57)【要約】【課題】遅延セルのデューティ比崩れを測定すること。【解決手段】遅延セルの入出力間をループ状に接続して、該ループ内に前記遅延セルの遅延時間より短いパルス幅の単パルス信号を入力させて該ループを巡回させ、該ループを巡回する前記単パルス信号の数をカウントし、該カウント値によって前記遅延セルのデューティ比崩れを測定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
遅延セルの入出力間をループ状に接続して、該ループ内に前記遅延セルの遅延時間より短いパルス幅の単パルス信号を入力させて該ループを巡回させ、該ループを巡回する前記単パルス信号の数をカウントし、該カウント値によって前記遅延セルのデューティ比崩れを測定することを特徴とするデューティ比崩れ測定方法。
【請求項２】
請求項１に記載のデューティ比崩れ測定方法において、
前記単パルスとしてＨパルス信号を入力したときの前記カウント値と、Ｌパルス信号を入力したときの前記カウント値とをそれぞれ求め、両カウント値の内の小さいカウント値を前記遅延セルのデューティ比崩れを示す値として採用することを特徴とするデューティ比崩れ測定方法。
【請求項３】
遅延セルの入出力間をループ状に接続するループ回路と、該ループ回路内に前記遅延セルの遅延時間より短いパルス幅の単パルス信号を入力する単パルス信号入力手段と、該単パルス信号入力手段を能動／非能動に切り替えるセレクト手段と、前記ループ回路内を巡回する前記単パルス信号をカウントするカウント手段とを備えたことを特徴とするデューティ比崩れ測定回路。
【請求項４】
一方の入力が単パルス信号入力端子に接続され、他方の入力がインバータを介してセレクト信号入力端子に接続される第１のナンド回路と、
一方の入力が前記セレクト信号入力端子に接続され、他方の入力が遅延セルの出力に接続される第２のナンド回路と、
一方の入力が前記第１のナンド回路の出力に接続され、他方の入力が前記第２のナンド回路の出力に接続され、出力が前記遅延セルの入力に接続される第３のナンド回路と、
該第３のナンド回路の出力パルス信号、前記遅延セルの出力パルス信号、又は前記第２のナンド回路の出力パルス信号をカウントするカウンタと、
を備えることを特徴とするデューティ比崩れ測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延セルを通過するパルス信号のデューティ崩れを測定する方法および回路に関するものである。
【背景技術】
【０００２】
例えば、ＤＤＲ（ダブルデータレート）型メモリデバイスに対してデータの入出力を行うメモリコントローラでは、クロック信号の立上りと立下りの両エッジに同期してその書き込みや読み出しを制御することで、高速化を図っている。
【０００３】
図４はこのメモリコントローラのデータ出力側（読み出し側）の構成を示す図である。メモリデバイスから読み出されたｎビットのデータＤＱはストローブ信号ＤＱＳ１に同期している。このデータＤＱは、ストローブ信号ＤＱＳ１をπ／２だけ遅延セル１で位相遅延させて生成したストローブ信号ＤＱＳ２の立上りエッジによって一方のｎビット構成のフリップフロップ３に取り込まれ、立下りエッジによって他方のｎビット構成のフリップフロップ４に取り込まれる。遅延セル１はＤＬＬ回路等で構成される。
【０００４】
図５にこのデータ出力側の動作のタイミンチャートを示した。ストローブ信号ＤＱＳ２がデータＤＱに対して正確にπ／２だけ遅延していれば、フリップフロップ３におけるデータＤ１のセットアップ時間Ｔｓ１とホールド時間Ｔｈ１、フリップフロップ４におけるデータＤ２のセットアップ時間Ｔｓ２とホールド時間Ｔｈ２を、それぞれ十分確保できる（例えば、特許文献１の図２（Ｂ）参照）。
【特許文献１】特開２００１−３３７８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、遅延セル１の特性が不十分で、立下り時間が立上り時間よりも短くなった場合は、図６のタイミングチャートに示すように、フリップフロップ３におけるデータＤ１のセットアップ時間Ｔｓ１とホールド時間Ｔｈ１は確保することができても、フリップフロップ４におけるデータＤ２のセットアップ時間Ｔｓ２が短くなり、データＤ２の取り込みが不可能になる場合が生じる。
【０００６】
一方、立下り時間が立上り時間より長くなった場合は、図７のタイミングチャートに示すように、フリップフロップ３におけるデータＤ１のセットアップ時間Ｔｓ１とホールド時間Ｔｈ１は確保することができても、フリップフロップ４におけるデータＤ２のホールド時間Ｔｈ２が短くなり、データＤ２の取り込みが不可能になる場合が生じる。
【０００７】
このように、遅延セル１の立上り時間と立下り時間に差が生じると、そこで遅延されるプローブ信号のデューティ比が５０％から崩れて、フリップフロップにおけるセットアップ時間とホールド時間のどちらかが削られ、タイミングマージンが減少し、誤動作を引き起こす恐れが生じる。
【０００８】
以上では、メモリコントローラのデータ出力側について説明したが、データ入力側（書き込み側）においても、ストローブ信号を遅延させる遅延セルの立上り時間と立下り時間に差が生じると、データをフリップフロップに取り込み際に、同様な問題が生じる。
【０００９】
以上のように、遅延セルを通過するパルス信号の立上り時間と立下り時間に差異が生じると、タイミングマージンが減少し、特にデータ転送レートの高いシステムでは誤動作が生じる恐れがあるので、遅延セルの検査段階でデューティ比崩れを測定することが重要となる。
【００１０】
本発明の目的は、遅延セルのデューティ比崩れを簡単に測定できるようにしたデューティ比測定方法および回路を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１にかかる発明のデューティ比崩れ測定方法は、遅延セルの入出力間をループ状に接続して、該ループ内に前記遅延セルの遅延時間より短いパルス幅の単パルス信号を入力させて該ループを巡回させ、該ループを巡回する前記単パルス信号の数をカウントし、該カウント値によって前記遅延セルのデューティ比崩れを測定することを特徴とする。
請求項２にかかる発明は、請求項１に記載のデューティ比崩れ測定方法において、前記単パルスとしてＨパルス信号を入力したときの前記カウント値と、Ｌパルス信号を入力したときの前記カウント値とをそれぞれ求め、両カウント値の内の小さいカウント値を前記遅延セルのデューティ比崩れを示す値として採用することを特徴とする。
請求項３にかかる発明のデューティ比崩れ測定回路は、遅延セルの入出力間をループ状に接続するループ回路と、該ループ回路内に前記遅延セルの遅延時間より短いパルス幅の単パルス信号を入力する単パルス信号入力手段と、該単パルス信号入力手段を能動／非能動に切り替えるセレクト手段と、前記ループ回路内を巡回する前記単パルス信号をカウントするカウント手段とを備えたことを特徴とする。
請求項４にかかる発明のデューティ比崩れ測定回路は、一方の入力が単パルス信号入力端子に接続され、他方の入力がインバータを介してセレクト信号入力端子に接続される第１のナンド回路と、一方の入力が前記セレクト信号入力端子に接続され、他方の入力が遅延セルの出力に接続される第２のナンド回路と、一方の入力が前記第１のナンド回路の出力に接続され、他方の入力が前記第２のナンド回路の出力に接続され、出力が前記遅延セルの入力に接続される第３のナンド回路と、該第３のナンド回路の出力パルス信号、前記遅延セルの出力パルス信号、又は前記第２のナンド回路の出力パルス信号をカウントするカウンタと、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明のデューティ比崩れ測定方法および回路によれば、遅延セルの入出力間をループ接続してそのループ内に単パルス信号を巡回させ、その単パルス信号の巡回回数をカウントするので、その遅延セルのデューティ比が崩れているほど単パルス信号のパルス幅が早期に減少し、パルス信号のカウントが早期に不能になり、よってカウント値によってデューティ崩れの程度を測定することができる。
【発明を実施するための最良の形態】
【００１３】
図１は本発明の１つの実施例のデューティ比測定回路の構成を示す回路図である。１はＤＬＬ回路等で構成される遅延時間がＴ１の遅延セル、２はｍビットカウンタ、ＩＮＶ１はインバータ、ＮＡＮＤ１〜ＮＡＮＤ３はナンド回路、ＩＮ１は単パルス信号入力端子、ＩＮ２はセレクト信号入力端子である。ナンド回路ＮＡＮＤ３の出力ノードＡのパルス信号がカウンタ２および遅延セル１に入力する。請求項との関係では、ループ回路は、遅延セル１，ナンド回路ＮＡＮＤ２，ＮＡＮＤ３により構成される。また、単パルス信号入力手段は、単パルス信号入力端子ＩＮ１、ナンド回路ＮＡＮＤ１、ナンド回路ＮＡＮＤ３によって構成される。また、セレクト手段は、セレクト信号入力端子ＩＮ２、インバータＩＮＶ１、ナンド回路ＮＡＮＤ１〜ＮＡＭＮＤ３によって構成される。
【００１４】
このデューティ比測定回路では、当初は遅延セル１の出力は“Ｌ”であるので、入力端子ＩＮ１，ＩＮ２が共に“Ｌ”のときは、ナンド回路ＮＡＮＤ１，ＮＡＮＤ２の出力は“Ｈ”、ナンド回路ＮＡＮＤ３の出力は“Ｌ”となる。この状態で、図２に示すように、単パルス信号入力端子ＩＮ１に遅延セル１の遅延時間Ｔ１より短い時間Ｔ２だけ“Ｈ”になるＨパルス信号Ｓ１を入力させると、そのＨパルス信号Ｓ１がナンド回路ＮＡＮＤ１で反転され、ナンド回路ＮＡＮＤ３でさらに反転されて、ノードＡにＨパルス信号Ｓ３として出力し、遅延セル１に入力する。これにより、この遅延セル１から時間Ｔ１だけ遅延されたＨパルス信号がナンド回路ＮＡＮＤ２に入力する。
【００１５】
そこで、図２に示すように、セレクト信号Ｓ２を、Ｈパルス信号Ｓ１が入力端子ＩＮ１に印加してから遅延セル１の出力が“Ｈ”に立ち上がる以前に、つまり時間Ｔ２経過後でＴ１経過前に、“Ｌ”から“Ｈ”に切り替えておく（この時、カウンタ２もそのリセット信号を“Ｌ”から“Ｈ”に切り替えておく）と、その切替時点でナンド回路ＮＡＮＤ１がゲートを閉じ、ナンド回路ＮＡＮＤ２がゲートを開くので、今後、遅延セル１から出力するＨパルス信号がナンドゲートＮＡＮＤ２で反転され、ナンドゲートＮＡＮＤ３で更に反転されてＨパルス信号Ｓ３としてノードＡに出力する。つまり、ナンドゲートＮＡＮＤ２，ＮＡＮＤ３がインバータとして機能し、遅延セル１に入力したＨパルス信号Ｓ３がナンドゲートＮＡＮＤ２，ＮＡＮＤ３と遅延セル１のループを巡回する。
【００１６】
このとき、遅延セル１の立上りと立下りに差異があると、ノードＡのＨパルス信号Ｓ３は前記ループを巡回する毎にそのパルス幅が短くなり、デューティ比がさらに崩れてくる。なお、ナンドゲートＮＡＮＤ２，ＮＡＮＤ３はインバータとして働くので、これらにおける立上りと立下りに差異があっても、それらはキャンセルされる。ノードＡのＨパルス信号Ｓ３は巡回毎にカウンタ２によってカウントされるが、そのパルス幅がカウンタ２の入力ＦＦ（フリップフロップ）で認識されなくなると、カウンタ２の動作が停止し、カウント値がそこで停止する。
【００１７】
したがって、デューティ比崩れＸは、ＨパルスＳ１のパルス幅をＴ２、カウンタ２の入力ＦＦの最小認識パルス幅をＴmin、カウンタ２のカウント停止時のカウント値をCとすると、
Ｘ＝（Ｔ２−Ｔmin）／C                                      (1)
で求めることができる。
【００１８】
ここで、例えば、Ｈパルス信号Ｓ１のパルス幅Ｔ２＝５ｎｓ、遅延セル１の遅延時間Ｔ１＝１０ｎｓとし、また、カウンタ２のビット幅を１０ビットとすると、この条件では、カウンタ２は１０２４までカウント可能であるので、「１０ｎｓ×１０２４＝１０μｓ」を経過するまで巡回を繰り返えさせることができる。
【００１９】
遅延セル１の立上り時間が立下り時間よりも大きい場合は、図２に示すように、ノードＡ点のＨパルス信号Ｓ３のパルス幅が順次短くなり、例えば、カウンタ２がパルスｐ１を認識できずに、２５６（＝８０ｈ）のカウント値でカウント動作を停止したとする。このときのデューティ比崩れＸは、カウンタ２の入力ＦＦが認識する最小パルス幅Ｔmin＝０．５ｎｓであったとすると、(1)式から、
Ｘ＝（５ｎｓ−０．５ｎｓ）／２５６＝１７．５ｐｓ            (2)
となる。これは、Ｈパルス信号が遅延セル１を通過するたびにそのパルス幅が１７．５ｐｓづつ削られていくことを示している。
【００２０】
一方、遅延セル１の立上り時間が立下り時間よりも小さい場合は、図３に示すように、図２のＨパルス信号Ｓ１に代えて、パルス幅Ｔ２のＬパルス信号Ｓ１’を単パルス入力端子ＩＮ１に入力させる。この場合も、Ｌパルス信号Ｓ１’を入力した後にセレクト信号Ｓ２を“Ｌ”から“Ｈ”に切り替えて（カウンタ２のリセット信号も“Ｌ”から“Ｈ”に切り替えて）、その単パルス入力端子ＩＮ１を切り離すと、このＬパルス信号Ｓ１’がナンドゲートＮＡＮＤ２，ＮＡＮＤ３と遅延セル１のループを巡回する。
【００２１】
このときは、ノードＡのＬパルス信号Ｓ３’のパルス幅がループを巡回する毎に短くなり、デューティ比が崩れてくる。このＬパルス信号Ｓ３’は巡回毎にカウンタ２によってカウントされる。例えば、上記と同じ条件で、カウンタ２がパルスｐ２を認識できず、２５６（＝８０ｈ）のカウント値でカウント動作を停止したとすると、デューティ比崩れＸは、(2)式で表されるものと同じとなり、Ｌパルス信号Ｓ１’が遅延セル１を通過するたびにそのパルス幅が１７．５ｐｓづつ削られていく。
【００２２】
以上のように、遅延セル１のデューティ比の崩れを測定するには、Ｈパルス信号とＬパルス信号の両方のパルス信号を入力端子ＩＮ１に入力させることが望ましい。Ｈパルス信号Ｓ１の入力時のカウント値をＣ１、Ｌパルス信号Ｓ１’の入力時のカウント値をＣ２、カウンタ２の最大カウント値をＣmaxとすると、
(a)：Ｃ１＜Ｃ２
(b)：Ｃ１＞Ｃ２
(c)：Ｃ１＝Ｃ２＝Ｃmax
の場合があり得る。カウント値が小さいほどデューティ比の崩れが大きいと言えるので、(a)の場合はＣ１が、(b)の場合はＣ２が当該遅延セルのデューティ比崩れを表す。(c)の場合はデューティ比崩れは非常に小さいと言える。
【００２３】
従って、カウント値Ｃ１，Ｃ２を予め設定したしきい値Ｃthと比較回路（図示せず）で比較し、カウント値Ｃ１，Ｃ２がしきい値Ｃthを下回る場合は、ＮＧというフラグを生成させる判定回路を設けておけば、ＬＳＩテスタにより、遅延セルの出荷前のテストを実施して、デューティ比崩れの大きな遅延セルの選別が可能となり、製品出荷後の誤動作を低減できる。
【００２４】
なお、以上説明した図１のデューティ比崩れ測定回路において、カウンタ２に取り込む単パルスは、ナンド回路ＮＡＮＤ３の出力からに限られず、遅延セル１の出力側、ナンド回路ＮＡＮＤ２の出力側等から取り込んでも良い。
【図面の簡単な説明】
【００２５】
【図１】本発明の１つの実施例のデューティ比崩れ測定回路の回路図である。
【図２】図１のデューティ比崩れ測定回路の単パルス入力端子にＨパルスを入力してデューティ比崩れを測定する場合の波形図である。
【図３】図１のデューティ比崩れ測定回路の単パルス入力端子にＬパルスを入力してデューティ比崩れを測定する場合の波形図である。
【図４】メモリコントローラのデータ出力側の構成を示すブロック図である。
【図５】図４のデータ出力側においてストローブ信号のデューティ比が正規な場合の波形図である。
【図６】図４のデータ出力側においてストローブ信号の立上り時間が立下り時間より大きい場合の波形図である。
【図７】図４のデータ出力側においてストローブ信号の立上り時間が立下り時間より小さい場合の波形図である。
【符号の説明】
【００２６】
１：遅延セル
２：カウンタ
３，４：フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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