(57)【要約】【課題】プリント配線基板のインピーダンス特性を向上させる。【解決手段】プリント配線基板には、順番に並べられたＬ１層乃至Ｌ６層が設けられている。Ｌ３層およびＬ４層は、電源に接続される電源層とされ、互いに隣接して設けられている。Ｌ３層とＬ４層とは、インダクタンス成分を有し、充分に近接して設けられているので電磁結合し、電磁結合による相互インダクタンスの分だけ、プリント配線基板の電源とグランドとの間のインピーダンスが低減される。本発明は、プリント配線基板に適用することができる。【選択図】図２
2008235364.tif 000002
【特許請求の範囲】
【請求項１】
複数の層から構成されるプリント配線基板であって、
複数の前記層のうちの電源に接続される層である第１の電源層および第２の電源層が絶縁体により絶縁されて、互いに隣接して配置されている
プリント配線基板。
【請求項２】
複数の前記層のうちのグランドに接続される層である第１のグランド層と、第２のグランド層との間に、前記第１の電源層および前記第２の電源層が配置されている
請求項１に記載のプリント配線基板。
【請求項３】
前記第１の電源層と前記第１のグランド層とが絶縁体により絶縁されて、互いに隣接して配置され、
前記第２の電源層と前記第２のグランド層とが絶縁体により絶縁されて、互いに隣接して配置されている
請求項２に記載のプリント配線基板。
【請求項４】
複数の前記層のうちの一番外側に配置された層に、データが伝送される伝送線路が設けられている
請求項３に記載のプリント配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプリント配線基板に関し、特に、インピーダンス特性を向上させることができるようにしたプリント配線基板に関する。
【背景技術】
【０００２】
近年、テレビジョン受像機等の電子機器に、高速でデータの読み書きを行うことのできるDDR（Double Data Rate）、DDR2などの規格に準拠したメモリが搭載されるようになってきている。このようなメモリは、電子機器内に設けられた、複数の層から構成されるプリント配線基板上に配置される。
【０００３】
プリント配線基板には、電源と接続されるパターンである電源パターンが設けられた電源層や、グランドに接続されるパターンであるグランドパターンが設けられたグランド層などの層が設けられ、例えば、６層のプリント配線基板においては、プリント配線基板の内層、つまりプリント配線基板の内側にある層として、１つの電源層と、１または２つのグランド層とが設けられる。
【０００４】
すなわち、プリント配線基板としての６層の貫通基板やビルドアップ基板に、１つの電源層と、１つのグランド層とが設けられる場合、例えば、図１Ａに示すように、プリント配線基板には、図中、上から下方向に順番に並べられたＬ１層乃至Ｌ６層が設けられている。
【０００５】
そして、図中、最も上側、すなわちプリント配線基板の表面に設けられたＬ１層は、データの伝送される伝送線路が設けられる信号層とされ、Ｌ１層の下側に隣接するＬ２層はグランド層とされ、Ｌ２層の下に連続して隣接するＬ３層およびＬ４層は信号層とされる。また、Ｌ４層の図中、下側に隣接するＬ５層は電源層とされ、Ｌ５層の下側に隣接するＬ６層は信号層とされる。
【０００６】
さらに、プリント配線基板に、１つの電源層と、２つのグランド層とが設けられる場合、例えば、図１Ｂに示すように、プリント配線基板には、図中、上から下方向に順番に並べられたＬ１層乃至Ｌ６層が設けられている。
【０００７】
そして、図中、最も上側、すなわちプリント配線基板の表面に設けられたＬ１層は信号層とされ、Ｌ１層の下側に隣接するＬ２層はグランド層とされ、Ｌ２層の下に隣接するＬ３層は信号層とされる。また、Ｌ３層の下側に隣接するＬ４層は電源層とされ、Ｌ４層の下側に隣接するＬ５層はグランド層とされ、Ｌ５層の下側に隣接するＬ６層は信号層とされる。
【０００８】
また、プリント配線基板には、プリント配線基板の内層のビアの外周部分に設けられたクリアランスホールの直径を大きくすることで、ビアに対してキャパシタンス成分を削減し、伝送される信号の波形の変形を抑制するものもある（例えば、特許文献１参照）。
【０００９】
【特許文献１】特開２００１−２４４６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、プリント配線基板においては、インピーダンスの増加を抑制することは容易ではなかった。プリント配線基板におけるインピーダンスの増加は、プリント配線基板上にDDR2などに準拠したメモリや、高速I/F LSI（Interface Large Scale Integration）などが配置される場合、プリント配線基板におけるSSO（Simultaneous Switching Output noise）ジッタ、すなわち同時スイッチングノイズによるジッタや、クロックジッタ、電源とグランドとの間のノイズなどを悪化させる要因となっていた。
【００１１】
また、データの転送速度が高速になるにつれて、プリント配線基板がDDRやDDR2の規格を満たすように信号のジッタを抑えることが難しくなってきており、プリント配線基板がDDRやDDR2の規格を満たすようにするためには、プリント配線基板におけるインピーダンス特性を向上させる必要があった。
【００１２】
本発明は、このような状況に鑑みてなされたものであり、プリント配線基板のインピーダンス特性を向上させることができるようにするものである。
【課題を解決するための手段】
【００１３】
本発明の一側面のプリント配線基板は、複数の層から構成されるプリント配線基板であって、複数の前記層のうちの電源に接続される層である第１の電源層および第２の電源層が絶縁体により絶縁されて、互いに隣接して配置されている。
【００１４】
プリント配線基板には、複数の前記層のうちのグランドに接続される層である第１のグランド層と、第２のグランド層との間に、前記第１の電源層および前記第２の電源層を配置することができる。
【００１５】
プリント配線基板においては、前記第１の電源層と前記第１のグランド層とが絶縁体により絶縁されて、互いに隣接して配置され、前記第２の電源層と前記第２のグランド層とが絶縁体により絶縁されて、互いに隣接して配置されるようにすることができる。
【００１６】
プリント配線基板には、複数の前記層のうちの一番外側に配置された層に、データが伝送される伝送線路を設けることができる。
【００１７】
本発明の一側面においては、複数の層から構成されるプリント配線基板に、複数の前記層のうちの電源に接続される層である第１の電源層および第２の電源層が絶縁体により絶縁されて、互いに隣接して配置される。
【発明の効果】
【００１８】
本発明の一側面によれば、プリント配線基板のインピーダンス特性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００２０】
本発明の一側面のプリント配線基板は、複数の層（例えば、図３のＬ１層乃至Ｌ６層）から構成されるプリント配線基板であって、複数の前記層のうちの電源に接続される層である第１の電源層（例えば、図３のＬ３層）および第２の電源層（例えば、図３のＬ４層）が、絶縁体により絶縁されて、互いに隣接して配置されている。
【００２１】
プリント配線基板には、複数の前記層のうちのグランドに接続される層である第１のグランド層（例えば、図３のＬ２層）と、第２のグランド層（例えば、図３のＬ５層）との間に、前記第１の電源層および前記第２の電源層を配置することができる。
【００２２】
プリント配線基板には、複数の前記層のうちの一番外側に配置された層（例えば、図３のＬ１層またはＬ６層）に、データが伝送される伝送線路を設けることができる。
【００２３】
以下、図面を参照して、本発明を適用した実施の形態について説明する。
【００２４】
図２は、本発明を適用した一実施の形態のプリント配線基板の層構成の例を示している。
【００２５】
プリント配線基板は、Ｌ１層乃至Ｌ６層が図中、上から下方向に順番に並べられて設けられた６層の貫通基板、ビルドアップ基板、パッケージ基板などとされる。図２において図中、最も上側、すなわちプリント配線基板の表面に設けられたＬ１層は、データの伝送される伝送線路が設けられたり、各種の電子部品が配置されたりする信号層とされており、Ｌ１層の下側に隣接するＬ２層は、グランドと接続されるグランドパターンが設けられたグランド層とされている。
【００２６】
また、Ｌ２層の下側に順番に隣接するＬ３層およびＬ４層は、電源、より詳細には電力を供給する電子部品と接続される電源パターンが設けられた電源層とされており、Ｌ４層の下側に隣接するＬ５層はグランド層とされている。さらに、Ｌ５層の下側に隣接し、プリント配線基板のＬ１層に対向する側の表面に設けられたＬ６層は、信号層とされている。
【００２７】
このように、プリント配線基板には、内層に２つの電源層と、２つのグランド層とが設けられている。そして、プリント配線基板に設けられた電源層は、互いに隣接するように配置され、２つのグランド層、つまりＬ２層とＬ５層との間に設けられている。また、図中、上側に設けられたグランド層は、電源層であるＬ３層に隣接して配置され、下側に設けられたグランド層は、電源層であるＬ４層に隣接して配置されている。さらに、プリント配線基板の表面に設けられた一番外側の層、つまりＬ１層とＬ６層とが信号層とされる。
【００２８】
また、より具体的には、図２に示したＬ１層乃至Ｌ６層の各層と層との間には、図３に示すように、絶縁体からなる絶縁層が設けられており、Ｌ１層乃至Ｌ６層の互いに隣接する層のそれぞれは、絶縁体により絶縁されている。
【００２９】
例えば、信号層であるＬ１層のパターン厚、つまりＬ１層に設けられた伝送線路の図中、上下方向の厚さは、４０μｍとされ、Ｌ１層とＬ２層との間の絶縁層の厚さは、７５μｍとされている。また、グランド層であるＬ２層の厚さは３５μｍとされ、Ｌ２層とＬ３層との間の絶縁層の厚さは１００μｍとされ、電源層であるＬ３層の厚さは３５μｍとされている。
【００３０】
さらに、Ｌ３層とＬ４層との間の絶縁層の厚さは６００μｍとされ、電源層であるＬ４層の厚さは３５μｍとされ、Ｌ４層とＬ５層との間の絶縁層の厚さは１００μｍとされており、グランド層であるＬ５層の厚さは３５μｍとされ、Ｌ５層とＬ６層との間の絶縁層の厚さは７５μｍとされ、信号層であるＬ６層のパターン厚は４０μｍとされている。
【００３１】
なお、プリント配線基板は、６層の基板に限らず、８層の基板などとされてもよい。そのような場合においても、プリント配線基板のうち、互いに隣接する２つの層が電源層とされ、それらの２つの層の外側に隣接する層がグランド層とされる。つまり、２つのグランド層の間に、互いに隣接する２つの電源層が設けられる。
【００３２】
また、図２に示したプリント配線基板の表面に設けられたＬ１層には、例えば、図４に示すように各種の電子部品が配置される。
【００３３】
図４は、プリント配線基板１１のＬ１層を示しており、プリント配線基板１１のＬ１層には、DDR2の規格に準拠したメモリ２１−１およびメモリ２１−２と、それらのメモリ２１−１およびメモリ２１−２へのデータの読み書きを制御するＩＣ（Integrated Circuit）からなるメモリコントローラ２２とが配置されている。
【００３４】
メモリコントローラ２２と、メモリ２１−１およびメモリ２１−２とは、Ｌ１層またはＬ６層に設けられた伝送線路を介して接続されており、メモリコントローラ２２は、伝送線路を介してメモリ２１−１またはメモリ２１−２にデータを送信して記録させたり、伝送路を介してメモリ２１−１またはメモリ２１−２からデータを読み出したりする。なお、以下、メモリ２１−１およびメモリ２１−２を特に区別する必要のない場合、単にメモリ２１と称する。
【００３５】
また、プリント配線基板１１のＬ１層には、電源層であるＬ３層またはＬ４層を介して、メモリ２１およびメモリコントローラ２２に電力を供給する電力供給部２３が配置されている。すなわち、メモリ２１、メモリコントローラ２２、および電力供給部２３は、それぞれプリント配線基板１１に設けられたビアを介して、Ｌ３層またはL４層に設けられた電源パターンに電気的に接続されており、電力供給部２３は、電源パターンを介してメモリ２１およびメモリコントローラ２２に電力を供給する。さらに、メモリ２１、メモリコントローラ２２、および電力供給部２３は、Ｌ２層およびＬ５層に設けられたグランドパターンにも接続されている。
【００３６】
電力供給部２３は、例えば、ＤＣ（Direct Current）／ＤＣ（Direct Current）コンバータや、電解コンデンサなどの電子部品から構成される。また、電力供給部２３は、図示せぬ電子部品やケーブルなどを介して、電力を供給する電源としての電源ユニットに接続されており、電力供給部２３は、グランドにも接続されている。したがって、Ｌ３層またはＬ４層に設けられた電源パターンは、電力供給部２３を介して電源に接続されていることになり、Ｌ２層およびＬ５層に設けられたグランドパターンのそれぞれは、電力供給部２３を介してグランドに接続されていることになる。
【００３７】
電力供給部２３は、電源ユニットから供給される直流電流を、所定の電圧、例えば1.8Vの直流電流に変換し、変換により得られた直流電流をＬ３層またはＬ４層に設けられた電源パターンを介して、メモリ２１およびメモリコントローラ２２に供給することにより、メモリ２１およびメモリコントローラ２２に電力を供給する。
【００３８】
ところで、Ｌ３層およびＬ４層を電源に接続される電源層とし、Ｌ２層およびＬ５層をグランドに接続されるグランド層とすることで、Ｌ３層としての電源層からＬ４層としての電源層までの距離、および電源層からグランド層までの距離をできるだけ短くすることができる。したがって、Ｌ２層乃至Ｌ５層のそれぞれを、互いに隣接する層と充分に近接して設けることができ、さらに、Ｌ２層乃至Ｌ５層のそれぞれは、インダクタンス成分を有しているので、Ｌ２層乃至Ｌ５層のうちの互いに隣接する層を電磁結合させることができる。
【００３９】
ここで、プリント配線基板１１のグランド層であるＬ２層、および電源層であるＬ３層は、それぞれインダクタンス成分を有している。また、Ｌ２層およびＬ３層は、絶縁層を介して隣接して設けられているので、Ｌ２層とＬ３層とは充分に近接しており、Ｌ２層とＬ３層との間にはキャパシタンス成分が付加されることになるので、Ｌ２層およびＬ３層は、図５に示す回路と等価である。
【００４０】
図５に示す等価回路５１においては、Ｌ３層に相当するコイル６１の一方の端と、Ｌ２層に相当するコイル６２の一方の端とが、コンデンサ６３に接続されている。すなわち、コンデンサ６３の一方の端は、コイル６１に接続され、他方の端はコイル６２に接続されている。また、コイル６１の両方の端は電源に接続され、コイル６２の両方の端はグランドに接続される。
【００４１】
ここで、図２のＬ２層とＬ３層とは電磁結合するように充分に近接して設けられている。したがって、コイル６１とコイル６２とは電磁結合するため、コイル６１およびコイル６２の相互インダクタンスＭは、コイル６１の自己インダクタンスをＬｖ、コイル６２の自己インダクタンスをＬｇ、結合係数をＫとすると、次式（１）により表すことができる。
【００４２】
【数１】
2008235364.tif 000003
【００４３】
したがって、等価回路５１の等価インダクタンスＬは、コイル６１の自己インダクタンスＬｖ、コイル６２の自己インダクタンスＬｇ、および式（１）から、式（２）により表すことができる。
【００４４】
【数２】
2008235364.tif 000004
【００４５】
また、等価回路５１のインピーダンスＺは、コンデンサ６３のキャパシタンスをＣとすると、式（３）により表すことができる。
【００４６】
【数３】
2008235364.tif 000005
【００４７】
したがって、式（１）乃至式（３）から、等価回路５１のインピーダンスＺは、キャパシタンスＣが大きいほど小さくなり、また相互インダクタンスＭが大きいほど小さくなる。ここで、Ｌ２層とＬ３層とを隣接して設けるときに、Ｌ２層からＬ３層までの距離をより短くすると、等価回路５１におけるキャパシタンスＣ、および相互インダクタンスＭ、すなわち結合係数Ｋはより大きくなるので、インピーダンスＺをより小さくすることができる。
【００４８】
このように、グランド層であるＬ２層と、電源層であるＬ３層とを隣接して設けることにより、Ｌ２層とＬ３層とを電磁結合させ、相互インダクタンスＭの分だけＬ２層およびＬ３層のインダクタンス成分を減少させることができるとともに、Ｌ２層およびＬ３層の間にキャパシタンス成分を付加することができる。これにより、電源とグランドとの間のインピーダンスを低減させることができる。
【００４９】
また、Ｌ２層およびＬ３層のインダクタンス成分を減少させることにより、グランドパターンを基準とする電源パターンの電位の変動により生じる同時スイッチングノイズを低減させることができる。すなわち、等価回路５１の等価インダクタンスＬにより生じる、グランドパターンを基準とする電源パターンの電位の変動量ΔＶは、Ｌ３層に設けられた電源パターンを流れる電流をＩｖとすると、次式（４）により表すことができる。
【００５０】
【数４】
2008235364.tif 000006
【００５１】
ここで、式（４）において、ｄ（Ｉｖ）／ｄｔは、電流Ｉｖを時間ｔで微分したもの、つまり電流Ｉｖの時間変化率を示している。電位の変動量ΔＶは、等価インダクタンスＬに比例するので、Ｌ２層とＬ３層とを隣接して設けて等価インダクタンスＬを小さくすることにより、電位の変動量ΔＶをより小さくすることができ、その結果同時スイッチングノイズを低減させることができる。
【００５２】
また、Ｌ２層およびＬ３層における場合と同様に、電源層であるＬ４層、およびグランド層であるＬ５層は、隣接して設けられているので、Ｌ４層とＬ５層とを電磁結合させ、相互インダクタンスＭの分だけＬ４層およびＬ５層のインダクタンス成分を減少させることができるとともに、Ｌ４層およびＬ５層の間にキャパシタンス成分を付加することができ、電源とグランドとの間のインピーダンスを低減させることができる。さらに、Ｌ４層とＬ５層とを隣接して設けることで、Ｌ４層およびＬ５層のインダクタンス成分を減少させることができ、同時スイッチングノイズを低減させることができる。
【００５３】
さらに、また、プリント配線基板１１においては、電源層であるＬ３層に設けられた電源パターンと、Ｌ４層に設けられた電源パターンとは、ビアを介して接続されており、Ｌ３層およびＬ４層は、それぞれインダクタンス成分を有しているので、Ｌ３層およびＬ４層は、２つのコイルが並列に接続された回路と等価である。２つのコイルが並列に接続されると、それらのコイルが設けられた回路における等価インダクタンスは低下するので、Ｌ３層およびＬ４層のインダクタンス成分も低下する。例えば、Ｌ３層およびＬ４層のインダクタンスが同じ大きさである場合、Ｌ３層およびＬ４層のインダクタンスは半分の大きさとなる。
【００５４】
さらに、Ｌ３層およびＬ４層は、絶縁層を介して隣接するように設けられているので、Ｌ３層およびＬ４層は充分に近接しており、電磁結合する。したがって、Ｌ３層およびＬ４層のインダクタンス成分は、図５の等価回路５１における場合と同様に、相互インダクタンスの分だけさらに減少する。
【００５５】
このように、電源層であるＬ３層およびＬ４層を隣接して設けることにより、Ｌ３層とＬ４層とを電磁結合させ、相互インダクタンスの分だけＬ３層およびＬ４層のインダクタンス成分を減少させることができる。また、Ｌ３層およびＬ４層はビアを介して並列に接続されているので、Ｌ３層およびＬ４層のインダクタンス成分をさらに低減させることができる。
【００５６】
さらに、Ｌ３層およびＬ４層のインダクタンス成分を減少させることで、式（４）により示されるように、電源層の電源パターンの電位の変動量をより小さくすることができ、同時スイッチングノイズを低減させることができる。
【００５７】
以上のように、２つの電源層を互いに隣接するように設け、さらにそれらの電源層の外側に隣接するように２つのグランド層を設けることにより、プリント配線基板１１の電源とグランドとの間のインピーダンスの増加を抑制することができる。すなわちプリント配線基板１１のインピーダンス特性を向上させることができる。
【００５８】
また、プリント配線基板１１における電源とグランドとの間のインピーダンスの増加を抑制することで、プリント配線基板１１におけるメモリコントローラ２２とメモリ２１との間のSSOジッタや、メモリコントローラ２２内のシリコンの特性により生じるクロックジッタ、EMI（Electro Magnetic Interference）、電源とグランドとの間のノイズなどを低減することができる。
【００５９】
さらに、プリント配線基板１１におけるインピーダンス特性を向上させることができるので、プリント配線基板１１上や、メモリコントローラ２２の内部にバイパスコンデンサを配置する必要がなくなるだけでなく、プリント配線基板１１上、またはメモリコントローラ２２内部に配置されるPLL（Phase Locked Loop）回路やDLL（Digital Locked Loop）回路の内部にもバイパスコンデンサを配置する必要がなくなり、プリント配線基板１１の大きさをより小さくすることができる。これにより、バイパスコンデンサの削減およびプリント配線基板１１の小型化が可能となり、プリント配線基板１１の製造コストを削減することができる。
【００６０】
さらに、また、一般にプリント配線基板を構成する層の数が減ると、SSOジッタ、クロックジッタなどが増加するが、２つの電源層を互いに隣接するように設けたり、電源層に隣接するようにグランド層を設けたりすることにより、プリント配線基板１１におけるインピーダンス特性を向上させ、SSOジッタ、クロックジッタなどの増加を抑制することができる。したがって、プリント配線基板１１を構成する層の数を減らすことができる。例えば、６層の基板であるプリント配線基板１１を、４層の基板とすることができ、また、プリント配線基板１１が８層の基板であれば、プリント配線基板１１を６層の基板とすることができる。
【００６１】
また、プリント配線基板１１において、メモリ２１やメモリコントローラ２２の周囲に設けられるビアの直径をより小さくすると、ビアのインダクタンス成分をより低減させることができるとともに、ビアの外周部分に設けられたクリアランスホールによって、電源パターンやグランドパターンが複数の領域に分断されることを防止することができる。その結果、プリント配線基板１１のインピーダンス特性を向上させることができる。
【００６２】
なお、以上においては、プリント配線基板１１に、２つの電源層が隣接して設けられ、それらの電源層の外側、すなわち表面側にそれぞれグランド層が設けられると説明したが、２つのグランド層が隣接して設けられ、それらのグランド層に隣接して電源層が設けられるようにしてもよい。
【００６３】
そのような場合、例えばプリント配線基板１１のＬ３層およびＬ４層がグランド層とされ、Ｌ２層およびＬ５層が電源層とされる。
【００６４】
ここで、Ｌ２層の電源層およびＬ３層のグランド層の等価回路と、Ｌ４層のグランド層およびＬ５層の電源層の等価回路は、図５に示した等価回路５１と同じになるため、電源層とグランド層との間に付加されるキャパシタンス成分、および電磁結合による相互インダクタンスにより、プリント配線基板１１の電源とグランドとの間のインピーダンスを低減させることができる。
【００６５】
また、Ｌ３層およびＬ４層としてのグランド層は、インダクタンス成分を有し、ビアを介して接続されるので、並列に接続された２つのコイルと等価であるため、グランド層のインダクタンス成分がさらに低減される。さらに、互いに隣接して設けられたＬ３層およびＬ４層としてのグランド層は電磁結合するので、相互インダクタンスの分だけＬ３層およびＬ４層のインダクタンス成分を減少させることができる。したがって、プリント配線基板１１の電源とグランドとの間のインピーダンスを低減させることができる。
【００６６】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００６７】
【図１】従来のプリント配線基板の層構成を示す図である。
【図２】本発明を適用した一実施の形態のプリント配線基板の層構成を示す図である。
【図３】プリント配線基板のより詳細な構成例を示す図である。
【図４】プリント配線基板のＬ１層に配置される電子部品を示す図である。
【図５】Ｌ２層およびＬ３層の等価回路を示す図である。
【符号の説明】
【００６８】
１１  プリント配線基板，  ２１−１，２１−２，２１  メモリ，  ２２  メモリコントローラ，  ２３  電力供給部，  ６１  コイル，  ６２  コイル，  ６３  コンデンサ
【図１】
2008235364.tif 000007
【図２】
2008235364.tif 000008
【図３】
2008235364.tif 000009
【図４】
2008235364.tif 000010
【図５】
2008235364.tif 000011