(57)【要約】【課題】低消費電力化を実現できる受信回路や、回路の小規模化や低消費電力化や安定した増幅動作を実現できる増幅回路を提供すること。【解決手段】受信回路は、受信信号が入力され、アッテネーションを行うアッテネータ４０と、アッテネーション後の信号のＤＣレベルシフトを行うＤＣレベルシフタ５０と、バンドパスフィルタの周波数特性を有し、ＤＣレベルシフト後の信号を増幅する増幅部６０と、増幅部６０の出力信号に基づいて、アッテネータ４０の減衰量を制御する制御回路７０を含む。制御回路７０は、増幅部６０の出力信号の振幅に応じてアッテネータ４０のフィルタ特性を変化させることで、受信信号の振幅が変化した場合にも増幅部６０の出力信号の振幅が一定になるようにアッテネータ４０の減衰量を制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
受信信号が入力され、前記受信信号のアッテネーションを行うアッテネータと、
アッテネーション後の信号のＤＣレベルシフトを行うＤＣレベルシフタと、
バンドパスフィルタの周波数特性を有し、ＤＣレベルシフト後の信号を増幅する増幅部と、
前記増幅部の出力信号に基づいて、前記アッテネータの減衰量を制御する制御回路とを含み、
前記制御回路は、
前記増幅部の前記出力信号の振幅に応じて前記アッテネータのフィルタ特性を変化させることで、前記受信信号の振幅が変化した場合にも前記増幅部の前記出力信号の振幅が一定になるように前記アッテネータの減衰量を制御することを特徴とする受信回路。
【請求項２】
請求項１において、
前記アッテネータは、ハイパスフィルタの特性を有し、
前記制御回路は、
前記ハイパスフィルタのカットオフ周波数を前記増幅部の前記出力信号の振幅に応じて変化させることで、前記アッテネータにおける減衰量を制御することを特徴とする受信回路。
【請求項３】
請求項２において、
前記制御回路は、
前記増幅部の前記出力信号の振幅が大きくなるにつれて前記ハイパスフィルタのカットオフ周波数を高くして、前記受信信号の搬送波の周波数帯域での減衰量を大きくする制御を行うことを特徴とする受信回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記制御回路は、
充電ノードと第１の電源との間に設けられた充電用キャパシタと、前記充電ノードと第２の電源との間に設けられた充電用トランジスタを含み、前記増幅部の前記出力信号の振幅と基準電圧の比較処理を行い、比較結果に基づいて前記充電用トランジスタにより前記充電用キャパシタを充電し、前記充電ノードの電圧を制御電圧として前記アッテネータに出力することを特徴とする受信回路。
【請求項５】
請求項４において、
前記制御回路は、
前記充電ノードと第１の電源との間に設けられ、第１の電源側に定電流を流す放電用トランジスタを含むことを特徴とする受信回路。
【請求項６】
請求項５において、
前記放電用トランジスタに流れる定電流と前記充電用キャパシタの容量により設定される放電期間は、ＡＳＫ変調される前記受信信号の第１の論理レベルの転送期間よりも長いことを特徴とする受信回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記アッテネータは、
前記受信信号の入力ノードと前記アッテネータの出力ノードとの間に設けられたアッテネーション用キャパシタと、
前記出力ノードと第１の電源との間に設けられ、そのゲートに前記制御回路からの制御電圧が入力されるアッテネーション用トランジスタを含むことを特徴とする受信回路。
【請求項８】
その第１の入力端子に、入力信号が入力される第１のオペアンプと、
その第１の入力端子に前記第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び前記第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプと、
増幅回路のゲインを設定するためのゲイン設定部とを含み、
前記第１のオペアンプに流れる第１のバイアス電流をＩＢ１とし、前記第２のオペアンプに流れる第２のバイアス電流をＩＢ２とした場合に、ＩＢ１＞ＩＢ２に設定することでバンドパスフィルタの周波数特性を持たせたことを特徴とする増幅回路。
【請求項９】
請求項８において、
前記バンドパスフィルタの低周波数側のカットオフ周波数は、前記第２のオペアンプの出力インピーダンスと前記第２のオペアンプの出力ノードの負荷容量とにより設定され、前記バンドパスフィルタの高周波数側のカットオフ周波数は、前記第１のオペアンプの出力インピーダンスと前記第１のオペアンプの出力ノードの負荷容量とにより設定されることを特徴とする増幅回路。
【請求項１０】
請求項８又は９において、
前記ゲイン設定部は、
前記第１のオペアンプの出力と前記第１のオペアンプの前記第２の入力端子との間に設けられる第１のキャパシタと、
前記第２のオペアンプの出力と第１の電源との間に設けられる第２のキャパシタを含むことを特徴とする増幅回路。
【請求項１１】
請求項８乃至１０のいずれかにおいて、
前記第１のオペアンプのオフセット電圧をＶＯＦ１とし、前記第２のオペアンプのオフセット電圧をＶＯＦ２とした場合に、ＶＯＦ１＞ＶＯＦ２に設定されることを特徴とする増幅回路。
【請求項１２】
請求項１１において、
前記第１のオペアンプを構成する差動対トランジスタのゲート長をＬ１、ゲート幅をＷ１とし、前記第２のオペアンプを構成する差動対トランジスタのゲート長をＬ２、ゲート幅をＷ２とした場合に、Ｌ１×Ｗ１＜Ｌ２×Ｗ２に設定されることを特徴とする増幅回路。
【請求項１３】
その第１の入力端子に、入力信号が入力される第１のオペアンプと、
その第１の入力端子に前記第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び前記第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプと、
増幅回路のゲインを設定するためのゲイン設定部とを含み、
前記第２のオペアンプがレール・ツー・レール型のオペアンプにより構成されることを特徴とする増幅回路。
【請求項１４】
請求項１３において、
前記第２のオペアンプは、
第１のカレントミラー回路と、第１の差動対トランジスタと、第１の電流源トランジスタを有する第１の差動部と、
第２のカレントミラー回路と、第２の差動対トランジスタと、第２の電流源トランジスタを有する第２の差動部と、
前記第１の差動部の出力が入力される出力部と、
前記第１の差動部の前記第１の差動対トランジスタの一方のトランジスタのドレインノードである第１のノードと第１の電源との間に設けられ、そのゲートに、前記第２の差動部の前記第２の差動対トランジスタの一方のトランジスタのドレインノードである第３のノードが接続される第１のトランジスタと、
前記第１の差動対トランジスタの他方のトランジスタのドレインノードである第２のノードと第１の電源との間に設けられ、そのゲートに、前記第２の差動対トランジスタの他方のトランジスタのドレインノードである第４のノードが接続される第２のトランジスタを含み、
前記第１の差動対トランジスタの前記一方のトランジスタのゲートと前記第２の差動対トランジスタの前記他方のトランジスタのゲートが共通接続され、
前記第１の差動対トランジスタの前記他方のトランジスタのゲートと前記第２の差動対トランジスタの前記一方のトランジスタのゲートが共通接続されることを特徴とする増幅回路。
【請求項１５】
請求項８乃至１３のいずれかにおいて、
前記第１のオペアンプは差動部により構成され、
前記第２のオペアンプは第１、第２の差動部により構成され、
前記第１のオペアンプの前記差動部の出力は、前記第２のオペアンプの前記第１、第２の差動部の第１の入力端子に接続され、
前記第１の差動部の出力と第２の差動部の出力は共通接続されると共に、前記第１、第２の差動部の出力は、前記第１、第２の差動部の第２の入力端子に接続されることを特徴とする増幅回路。
【請求項１６】
請求項１５において、
前記第１のオペアンプの前記差動部は、
カレントミラー回路と、
一方のトランジスタのゲートに前記入力信号が入力され、他方のトランジスタのゲートに前記第１、第２の差動部の出力が接続される差動対トランジスタと、
前記カレントミラー回路及び前記差動対トランジスタに流れるバイアス電流を供給する電流源トランジスタとを含み、
前記第２のオペアンプの前記第１の差動部は、
Ｐ型トランジスタにより構成される第１のカレントミラー回路と、
一方のＮ型トランジスタのゲートに前記差動部の出力が接続され、他方のＮ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第１の差動対トランジスタと、
前記第１のカレントミラー回路及び前記第１の差動対トランジスタに流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタを含み、
前記第２のオペアンプの前記第２の差動部は、
Ｎ型トランジスタにより構成される第２のカレントミラー回路と、
一方のＰ型トランジスタのゲートに前記差動部の出力が接続され、他方のＰ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第２の差動対トランジスタと、
前記第２のカレントミラー回路及び前記第２の差動対トランジスタに流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタを含むことを特徴とする増幅回路。
【請求項１７】
請求項１６において、
前記差動部の前記差動対トランジスタ、前記第１の差動部の前記第１の差動対トランジスタ、前記第２の差動部の前記第２のカレントミラー回路は、第１の方向に沿って配置され、
前記第１の方向に直交する方向を第２の方向とした場合に、前記第２の差動部の前記第２の差動対トランジスタは前記第２のカレントミラー回路の前記第２の方向側に配置されることを特徴とする増幅回路。
【請求項１８】
請求項１７において、
前記差動部の出力線は、前記差動対トランジスタから前記第２のカレントミラー回路に向かって前記第１の方向に沿って配線され、前記第２のカレントミラー回路から前記第２の差動対トランジスタに向かって前記第２の方向に沿って配線されることを特徴とする増幅回路。
【請求項１９】
請求項１８において、
前記ゲイン設定部は、
前記第１のオペアンプの出力と前記第１のオペアンプの前記第２の入力端子との間に設けられる第１のキャパシタと、
前記第２のオペアンプの出力と第１の電源との間に設けられる第２のキャパシタを含み、
前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記差動部の前記出力線は、前記第２の差動対トランジスタから前記第１のキャパシタに向かって前記第３の方向に沿って配線されて、前記第１のキャパシタの一端に接続され、
前記第１のキャパシタの他端からの接続線が、前記第１のキャパシタから前記差動部の前記差動対トランジスタに向かって前記第４の方向に沿って配線されることを特徴とする増幅回路。
【請求項２０】
請求項１７乃至１９のいずれかにおいて、
前記第２の方向の反対方向を第４の方向とした場合に、前記差動部の前記電流源トランジスタは、前記差動対トランジスタの前記第４の方向側に配置され、前記第１の差動部の前記第１の電流源トランジスタは、前記第１の差動対トランジスタの前記第４の方向側に配置されることを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路及び増幅回路等に関する。
【背景技術】
【０００２】
従来より、スマートキーの携帯機を所持したユーザが車に近づくと、ＩＤ認証を行い、正規なユーザであることが確認されると、車のドアをアンロックするスマートエントリシステムが知られている（特許文献１）。
【０００３】
このスマートエントリシステムでは、車載機は、ＬＦ帯域のＡＳＫ変調の信号を送信する。携帯機を所持したユーザが車に近づき、携帯機のアンテナ部がこの信号の電界を検知し、携帯機の受信部が車載機からのリクエスト信号を受信すると、携帯機の送信部がＩＤコードを送信する。そしてＩＤコードが一致すると、車のドアのアンロック等が行われるようになる。
【０００４】
しかしながら、このスマートエントリシステムでは、携帯機の受信部は、車載機からの信号の検知動作を常時行う必要があるため、携帯機の電池の消耗が大きく、電池切れなどの事態が生じやすい。従って、携帯機の受信部に対する低消費電力化の要求が厳しいという課題がある。
【０００５】
また無線信号等の受信回路では、受信信号を増幅するための増幅回路が設けられる。そしてＳ／Ｎ比を向上するためには、所望信号の周波数成分だけを選択的に抽出するバンドパスフィルタを設けることが望ましい。
【０００６】
しかしながら、これまでの受信回路では、増幅回路とは別個にバンドパスフィルタを設けていた。このため、増幅回路とバンドパスフィルタの２つの回路要素が必要になり、回路が大規模化したり、消費電力が大きくなってしまうという課題がある。
【０００７】
また、受信号の小振幅である場合には、増幅率を高めるため、複数の増幅回路をカスケード接続することが望ましい。
【０００８】
しかしながら、複数の増幅回路をカスケード接続した場合に、各増幅回路での増幅にアンバランスがあると、増幅信号の動作点がシフトしまい、安定した増幅動作を実現できないという課題がある。
【特許文献１】特開２００６−３７４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の幾つかの態様によれば、低消費電力化を実現できる受信回路を提供できる。
【００１０】
また本発明の他の態様によれば、回路の小規模化や低消費電力化を実現できる増幅回路を提供できる。
【００１１】
また本発明の他の態様によれば、安定した増幅動作を実現できる増幅回路を提供できる。
【課題を解決するための手段】
【００１２】
本発明は、受信信号が入力され、前記受信信号のアッテネーションを行うアッテネータと、アッテネーション後の信号のＤＣレベルシフトを行うＤＣレベルシフタと、バンドパスフィルタの周波数特性を有し、ＤＣレベルシフト後の信号を増幅する増幅部と、前記増幅部の出力信号に基づいて、前記アッテネータの減衰量を制御する制御回路とを含み、前記制御回路は、前記増幅部の前記出力信号の振幅に応じて前記アッテネータのフィルタ特性を変化させることで、前記受信信号の振幅が変化した場合にも前記増幅部の前記出力信号の振幅が一定になるように前記アッテネータの減衰量を制御する受信回路に関係する。
【００１３】
本発明によればアッテネータにより受信信号の減衰量が制御され、ＤＣレベルシフタによりＤＣレベルがシフトされ、増幅部により信号が増幅される。そして制御回路は、増幅部の出力信号の振幅に基づいてアッテネータのフィルタ特性を変化させて、アッテネータの減衰量を制御し、増幅部の出力信号の振幅を一定に維持する。このようにすれば、増幅部自体に自動ゲイン調整機能を持たせなくても済むため、増幅部の構成を簡素化でき、低消費電力化を実現できる。またアッテネータについてはその減衰量を制御するだけでよいため、アッテネータの回路構成も簡素化でき、更なる低消費電力化を実現できる。
【００１４】
また本発明では、前記アッテネータは、ハイパスフィルタの特性を有し、前記制御回路は、前記ハイパスフィルタのカットオフ周波数を前記増幅部の前記出力信号の振幅に応じて変化させることで、前記アッテネータにおける減衰量を制御してもよい。
【００１５】
このようにすれば、ハイパスフィルタのカットオフ周波数を増幅部の出力信号の振幅に応じて変化させるだけで、アッテネータの減衰量を制御できるため、アッテネータをシンプルな回路要素で構成できる。
【００１６】
また本発明では、前記制御回路は、前記増幅部の前記出力信号の振幅が大きくなるにつれて前記ハイパスフィルタのカットオフ周波数を高くして、前記受信信号の搬送波の周波数帯域での減衰量を大きくする制御を行ってもよい。
【００１７】
このようにすれば、増幅部のバンドパスフィルタにより通過させる搬送波の信号振幅を、アッテネータのハイパスフィルタにより減衰させることが可能になり、アッテネータによる適正な減衰制御を実現できる。
【００１８】
また本発明では、前記制御回路は、充電ノードと第１の電源との間に設けられた充電用キャパシタと、前記充電ノードと第２の電源との間に設けられた充電用トランジスタを含み、前記増幅部の前記出力信号の振幅と基準電圧の比較処理を行い、比較結果に基づいて前記充電用トランジスタにより前記充電用キャパシタを充電し、前記充電ノードの電圧を制御電圧として前記アッテネータに出力してもよい。
【００１９】
このようにすれば、増幅部の出力信号の振幅に応じた制御電圧を充電ノードに生成することができ、この制御電圧を用いてアッテネータの減衰量を制御できる。
【００２０】
また本発明では、前記制御回路は、前記充電ノードと第１の電源との間に設けられ、第１の電源側に定電流を流す放電用トランジスタを含んでもよい。
【００２１】
このようにすれば、ノイズ信号等に起因してアッテネータの減衰量が大きな値に設定されてしまうなどの事態を防止できる。
【００２２】
また本発明では、前記放電用トランジスタに流れる定電流と前記充電用キャパシタの容量により設定される放電期間は、ＡＳＫ変調される前記受信信号の第１の論理レベルの転送期間よりも長くしてもよい。
【００２３】
このようにすれば、データ転送期間における適正なデータ転送を実現できる。
【００２４】
また本発明では、前記アッテネータは、前記受信信号の入力ノードと前記アッテネータの出力ノードとの間に設けられたアッテネーション用キャパシタと、前記出力ノードと第１の電源との間に設けられ、そのゲートに前記制御回路からの制御電圧が入力されるアッテネーション用トランジスタを含んでもよい。
【００２５】
このようにすれば、アッテネーション用キャパシタとアッテネーション用トランジスタを設けるだけで、減衰量を制御できるため、アッテネータの回路の簡素化や低消費電力化を図れる。
【００２６】
また本発明では、前記アッテネータは、前記出力ノードと第１の電源との間に設けられるプルダウン用トランジスタを含んでもよい。
【００２７】
このようにすれば、出力ノードの電位をプルダウンできるため、ノイズ耐性を向上できる。
【００２８】
また本発明では、前記増幅部は、少なくとも１つの増幅回路を含み、前記増幅回路は、その第１の入力端子に、前記ＤＣレベルシフタからの入力信号が入力される第１のオペアンプと、その第１の入力端子に前記第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び前記第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプと、前記増幅回路のゲインを設定するためのゲイン設定部とを含んでもよい。
【００２９】
このようにすれば、ゲイン設定部により例えば中心周波数でのゲインが設定され、第２のオペアンプによるフィードバックによりＤＣレベルがカットされるバンドパスフィルタ特性を実現できる。
【００３０】
また本発明は、その第１の入力端子に、入力信号が入力される第１のオペアンプと、その第１の入力端子に前記第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び前記第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプと、増幅回路のゲインを設定するためのゲイン設定部とを含み、前記第１のオペアンプに流れる第１のバイアス電流をＩＢ１とし、前記第２のオペアンプに流れる第２のバイアス電流をＩＢ２とした場合に、ＩＢ１＞ＩＢ２に設定することでバンドパスフィルタの周波数特性を持たせた増幅回路に関係する。
【００３１】
本発明によれば、第１のオペアンプの出力が、ボルテージフォロワ接続の第２のオペアンプを介して、第１のオペアンプの第２の入力端子にフィードバックされる。そして第１、第２のオペアンプの第１、第２のバイアス電流ＩＢ１、ＩＢ２には、ＩＢ１＞ＩＢ２の関係が成り立ち、これにより第１のオペアンプは高速なオペアンプに設定され、第２のオペアンプは低速なオペアンプに設定される。従って、低周波数側の減衰特性は第２のオペアンプの特性により設定され、高周波数側の減衰特性は第１のオペアンプの特性により設定されたバンドパスフィルタ特性を、増幅回路に持たせることが可能になる。従って、増幅回路にバンドパスフィルタ機能と増幅機能の両方を持たせることが可能になり、回路の小規模化や低消費電力化を実現できる。
【００３２】
また本発明では、前記バンドパスフィルタの低周波数側のカットオフ周波数は、前記第２のオペアンプの出力インピーダンスと前記第２のオペアンプの出力ノードの負荷容量とにより設定され、前記バンドパスフィルタの高周波数側のカットオフ周波数は、前記第１のオペアンプの出力インピーダンスと前記第１のオペアンプの出力ノードの負荷容量とにより設定されてもよい。
【００３３】
このようにすれば、第２のオペアンプの出力インピーダンスや負荷容量を調整することで、バンドパスフィルタの低周波数側のカットオフ周波数を設定し、第１のオペアンプの出力インピーダンスや負荷容量を調整することで、バンドパスフィルタの高周波数側のカットオフ周波数を設定することが可能になる。
【００３４】
また本発明では、前記ゲイン設定部は、前記第１のオペアンプの出力と前記第１のオペアンプの前記第２の入力端子との間に設けられる第１のキャパシタと、前記第２のオペアンプの出力と第１の電源との間に設けられる第２のキャパシタを含んでもよい。
【００３５】
このようにすれば、第１、第２のキャパシタの容量比で、例えばバンドパスフィルタの中心周波数での増幅回路のゲイン等を設定できる。
【００３６】
また本発明では、前記第１のオペアンプのオフセット電圧をＶＯＦ１とし、前記第２のオペアンプのオフセット電圧をＶＯＦ２とした場合に、ＶＯＦ１＞ＶＯＦ２に設定されてもよい。
【００３７】
このようにすれば、増幅回路のオフセット電圧を最小限に抑えることが可能になり、動作点のシフトの防止と低消費電力化を両立できる。
【００３８】
また本発明では、前記第１のオペアンプを構成する差動対トランジスタのゲート長をＬ１、ゲート幅をＷ１とし、前記第２のオペアンプを構成する差動対トランジスタのゲート長をＬ２、ゲート幅をＷ２とした場合に、Ｌ１×Ｗ１＜Ｌ２×Ｗ２に設定されてもよい。
【００３９】
このようにすれば差動対トランジスタのゲート長やゲート幅の設定で、オフセット電圧にＶＯＦ１＞ＶＯＦ２の関係を成り立たせることが可能になる。
【００４０】
また本発明は、その第１の入力端子に、入力信号が入力される第１のオペアンプと、その第１の入力端子に前記第１のオペアンプの出力が入力され、その出力がその第２の入力端子及び前記第１のオペアンプの第２の入力端子に入力されるボルテージフォロワ接続の第２のオペアンプと、増幅回路のゲインを設定するためのゲイン設定部とを含み、前記第２のオペアンプがレール・ツー・レール型のオペアンプにより構成される増幅回路に関係する。
【００４１】
本発明によれば、第１のオペアンプの出力が、ボルテージフォロワ接続の第２のオペアンプを介して、第１のオペアンプの第２の入力端子にフィードバックされる。そして第２のオペアンプはレール・ツー・レール型のオペアンプにより構成される。このようにすれば、第２のオペアンプにより、小信号振幅の動作点を中心に上側も下側もバランス良く信号増幅できるようになる。この結果、第１のオペアンプの出力からその反転入力端子への信号のフィードバックのアンバランスを軽減でき、動作点がシフトしてしまうなどの事態を防止できる。
【００４２】
また本発明では、前記第２のオペアンプは、第１のカレントミラー回路と、第１の差動対トランジスタと、第１の電流源トランジスタを有する第１の差動部と、第２のカレントミラー回路と、第２の差動対トランジスタと、第２の電流源トランジスタを有する第２の差動部と、前記第１の差動部の出力が入力される出力部と、前記第１の差動部の前記第１の差動対トランジスタの一方のトランジスタのドレインノードである第１のノードと第１の電源との間に設けられ、そのゲートに、前記第２の差動部の前記第２の差動対トランジスタの一方のトランジスタのドレインノードである第３のノードが接続される第１のトランジスタと、前記第１の差動対トランジスタの他方のトランジスタのドレインノードである第２のノードと第１の電源との間に設けられ、そのゲートに、前記第２の差動対トランジスタの他方のトランジスタのドレインノードである第４のノードが接続される第２のトランジスタを含み、前記第１の差動対トランジスタの前記一方のトランジスタのゲートと前記第２の差動対トランジスタの前記他方のトランジスタのゲートが共通接続され、前記第１の差動対トランジスタの前記他方のトランジスタのゲートと前記第２の差動対トランジスタの前記一方のトランジスタのゲートが共通接続されてもよい。
【００４３】
このようにすれば、第２のオペアンプへの入力信号の電圧が高くなったり、低くなった場合にも、第１、第２の差動部のいずれか一方により信号を増幅することができ、電源電圧範囲の上側や下側に不感帯が生じるのを防止できる。これにより動作点を中心に上側も下側もバランス良く信号増幅できるようになる。
【００４４】
また本発明では、前記第１のオペアンプは差動部により構成され、前記第２のオペアンプは第１、第２の差動部により構成され、前記第１のオペアンプの前記差動部の出力は、前記第２のオペアンプの前記第１、第２の差動部の第１の入力端子に接続され、前記第１の差動部の出力と第２の差動部の出力は共通接続されると共に、前記第１、第２の差動部の出力は、前記第１、第２の差動部の第２の入力端子に接続されてもよい。
【００４５】
このようにすれば、第１のオペアンプを差動部により構成し、第２のオペアンプを第１、第２の差動部により構成できるため、回路規模を小さくでき、低消費電力化を図れる。また第１、第２の差動部により、動作点を中心に上側も下側もバランス良く信号増幅できるため、第１のオペアンプの出力から反転入力端子への信号のフィードバックのアンバランスを軽減できる。
【００４６】
また本発明では、前記第１のオペアンプの前記差動部は、カレントミラー回路と、一方のトランジスタのゲートに前記入力信号が入力され、他方のトランジスタのゲートに前記第１、第２の差動部の出力が接続される差動対トランジスタと、前記カレントミラー回路及び前記差動対トランジスタに流れるバイアス電流を供給する電流源トランジスタとを含み、前記第２のオペアンプの前記第１の差動部は、Ｐ型トランジスタにより構成される第１のカレントミラー回路と、一方のＮ型トランジスタのゲートに前記差動部の出力が接続され、他方のＮ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第１の差動対トランジスタと、前記第１のカレントミラー回路及び前記第１の差動対トランジスタに流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタを含み、前記第２のオペアンプの前記第２の差動部は、Ｎ型トランジスタにより構成される第２のカレントミラー回路と、一方のＰ型トランジスタのゲートに前記差動部の出力が接続され、他方のＰ型トランジスタのゲートに前記第１及び第２の差動部の出力が接続される第２の差動対トランジスタと、前記第２のカレントミラー回路及び前記第２の差動対トランジスタに流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタを含んでもよい。
【００４７】
このようにすれば、第１、第２の差動部を用いたレール・ツー・レール型のオペアンプを、簡素な回路構成で実現できると共に、消費電力の軽減も容易になる。
【００４８】
また本発明では、前記差動部の前記差動対トランジスタ、前記第１の差動部の前記第１の差動対トランジスタ、前記第２の差動部の前記第２のカレントミラー回路は、第１の方向に沿って配置され、前記第１の方向に直交する方向を第２の方向とした場合に、前記第２の差動部の前記第２の差動対トランジスタは前記第２のカレントミラー回路の前記第２の方向側に配置されてもよい。
【００４９】
このようにトランジスタを配置すれば、差動部と第１、第２の差動部を第１の方向に沿ってコンパクトに配置できるようになる。
【００５０】
また本発明では、前記差動部の出力線は、前記差動対トランジスタから前記第２のカレントミラー回路に向かって前記第１の方向に沿って配線され、前記第２のカレントミラー回路から前記第２の差動対トランジスタに向かって前記第２の方向に沿って配線されてもよい。
【００５１】
このようにすれば差動部の出力線を第１の方向及び第２の方向に沿って無駄なく配線できる。
【００５２】
また本発明では、前記ゲイン設定部は、前記第１のオペアンプの出力と前記第１のオペアンプの前記第２の入力端子との間に設けられる第１のキャパシタと、前記第２のオペアンプの出力と第１の電源との間に設けられる第２のキャパシタを含み、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記差動部の前記出力線は、前記第２の差動対トランジスタから前記第１のキャパシタに向かって前記第３の方向に沿って配線されて、前記第１のキャパシタの一端に接続され、前記第１のキャパシタの他端からの接続線が、前記第１のキャパシタから前記差動部の前記差動対トランジスタに向かって前記第４の方向に沿って配線されてもよい。
【００５３】
このようにすれば出力線の無駄の無い配線が可能になり、出力線の寄生容量を軽減できるため、第１のオペアンプの高速化を実現できる。
【００５４】
また本発明では、前記第２の方向の反対方向を第４の方向とした場合に、前記差動部の前記電流源トランジスタは、前記差動対トランジスタの前記第４の方向側に配置され、前記第１の差動部の前記第１の電流源トランジスタは、前記第１の差動対トランジスタの前記第４の方向側に配置されてもよい。
【００５５】
このようにすれば差動対トランジスタの第４の方向の空き領域を有効活用して差動部の電流源トランジスタや第１の差動部の第１の電流源トランジスタを配置することができ、コンパクトなレイアウトを実現できる。
【発明を実施するための最良の形態】
【００５６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００５７】
１．受信回路
図１に本実施形態の受信回路の構成例を示す。なお本実施形態の受信回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００５８】
図１の受信回路は、アッテネータ４０、ＤＣレベルシフタ５０、増幅部６０、制御回路７０を含む。また復調回路９０を含むことができる。
【００５９】
コイル（ＬＣ共振回路）等で構成されるアンテナ部１０からの受信信号ＩＮはアッテネータ４０に入力される。アッテネータ４０（フィルタ回路）は、受信信号ＩＮのアッテネーションを行う。スマートエントリシステムを例にとれば、搬送波の振幅を入力デジタル信号に対応させて変化させるＡＳＫ（Amplitude Shift keying）変調されたＬＦ（LowFrequency）帯域の受信信号ＩＮが、アッテネータ４０に入力される。そしてアッテネータ４０は、制御回路７０からの制御電圧ＶＣ（制御信号）に基づいて、ＡＳＫ変調（振幅変調）された例えば１２０〜１４０ＫＨｚのＬＦ帯域の受信信号ＩＮの振幅を減衰させる。
【００６０】
アッテネータ４０は、受信信号ＩＮの入力ノードＮＡ０とアッテネータ４０の出力ノードＮＡ１との間に設けられたアッテネーション用のキャパシタＣＡ１と、出力ノードＮＡ１とＶＳＳ（広義には第１の電源）との間に設けられ、そのゲートに制御回路７０からの制御電圧ＶＣが入力されるアッテネーション用のＮ型のトランジスタＴＡ１を含む。このアッテネータ４０は例えばハイパスフィルタの周波数特性を有する。即ちキャパシタＣＡ１の容量とトランジスタＴＡ１のオン抵抗によりハイパスフィルタが構成される。なおアッテネータ４０にローパスフィルタの特性を持たせ、ローパスフィルタのカットオフ周波数を制御して減衰量を制御してもよい。
【００６１】
ＤＣレベルシフタ５０は、アッテネーション後の信号ＶＳ１のＤＣレベルシフトを行って、ＤＣレベルシフト後の信号ＶＳ２を出力する。即ちＤＣレベルシフタ５０は、増幅部６０の小信号増幅の動作点（増幅中心）に信号ＶＳ２のＤＣレベルが設定されるようにレベルシフト変換を行う。このＤＣレベルシフタ５０は、ＶＳＳ（第１の電源）とその出力ノードＮＡ２との間に設けられ、そのゲートにアッテネータ４０からの信号ＶＳ１が入力されるＮ型のトランジスタＴＢ１と、ＶＤＤ（第２の電源）とその出力ノードＮＡ２との間に設けられる電流源ＩＳ１を含む。
【００６２】
増幅部６０はＤＣレベルシフト後の信号ＶＳ２を増幅し、増幅後の信号ＶＳ６を出力する。この増幅部６０は例えばバンドパスフィルタの周波数特性を有する。具体的には受信信号ＩＮの搬送波（所望信号）の周波数帯域（例えば１２０〜１４０ＫＨｚ）を中心周波数とするバンドパスフィルタ特性を有する。
【００６３】
復調回路９０は、増幅部６０からの信号ＶＳ６に基づいて復調処理を行う。即ちＡＳＫ変調された信号から入力デジタル信号を得るため復調処理を行う。
【００６４】
制御回路７０は、増幅部６０の出力信号ＶＳ６の振幅（振幅の大きさ）に応じて、アッテネータ４０の減衰量を変化させる。例えば信号ＶＳ６の振幅を検出し、振幅検出結果に基づいてアッテネータ４０の減衰量を変化させる自動ゲイン調整を行う。
【００６５】
具体的にはアッテネータ４０のフィルタ特性（カットオフ周波数）を変化させることで、受信信号ＩＮの振幅が変動した場合にも増幅部６０の出力信号ＶＳ６の振幅が一定（ほぼ一定を含む）になるように、アッテネータ４０の減衰量を制御する。例えばアッテネータ４０がハイパスフィルタの特性を有する場合には、制御回路７０は、ハイパスフィルタのカットオフ周波数を信号ＶＳ６の振幅（振幅検出結果）に基づいて変化させることで、アッテネータ４０における減衰量を制御する。例えば増幅部６０の出力信号ＶＳ６の振幅が大きくなるにつれてハイパスフィルタのカットオフ周波数を高くして、受信信号の搬送波の周波数帯域での減衰量を大きくする制御を行う。
【００６６】
即ちスマートエントリシステムでは、車載機からの信号は無線でスマートキーの携帯機（電子機器）に送信されるため、車載機と携帯機との間の距離に応じて受信信号の振幅が、例えば１ｍＶ〜数百ｍＶというように大きく変動する。従って受信信号の振幅が変動した場合にも、増幅部６０の出力信号ＶＳ６の振幅が一定になるようにゲインを自動調整する必要がある。このような自動ゲイン調整を行うことで、復調回路９０には一定の振幅の信号ＶＳ６が入力されるようになり、復調回路９０での復調処理が容易になる。
【００６７】
この場合に比較例の手法として、増幅部６０自体のゲイン（増幅率）を自動調整して信号ＶＳ６の振幅を一定にする手法が考えられる。
【００６８】
しかしながら、この比較例の手法によると、増幅部６０に自動ゲイン調整機能を持たせる必要があり、増幅部６０の回路構成が複雑化したり、増幅部６０を構成するオペアンプに流れるバイアス電流が増加し、低消費電力化の実現が難しくなる。特にスマートエントリシステムでは、携帯機は車載機からの送信信号を常時受信する必要があるため、増幅部６０での消費電流の増加は無視できない。
【００６９】
この点、本実施形態では、アッテネータ４０での減衰量を調整することで、自動ゲイン調整を実現している。従って、増幅部６０自体には自動ゲイン調整機能を持たせなくても済むため、増幅部６０を構成するオペアンプの設計を簡素化できる。従って、増幅部６０のオペアンプに流れるバイアス電流の低減も容易になり、受信回路の消費電力を大幅に低減でき、スマートエントリシステム等に最適な受信回路を提供できる。
【００７０】
即ち図１では、受信信号ＩＮの振幅が最小の場合（例えば１ｍＶ）に、アッテネータ４０での減衰量は最小になり、その時の信号振幅で適正な信号増幅ができると共に消費電流を最小限に抑えられるように、増幅部６０のオペアンプが最適設計される。そして受信信号ＩＮの振幅の増加に応じて、アッテネータ４０の減衰量も増加し、受信信号ＩＮの振幅が最大の場合（例えば数百ｍＶ）に減衰量は最大になる。従って、受信信号ＩＮの振幅が最大である場合にも、振幅が最小の時とほぼ同じ振幅の信号が増幅部６０に入力されるため、振幅が最小の場合を想定して最適設計されたオペアンプを用いて信号増幅を行うことが可能になる。
【００７１】
また本実施形態では、増幅部６０は、図２のＡ１に示すようなバンドパスフィルタの特性を持つ。具体的には搬送波の周波数ｆｄの帯域が中心周波数に設定され、低周波数側のカットオフ周波数がｆｃ１に設定され、高周波数側のカットオフ周波数がｆｃ２に設定されたバンドパスフィルタの特性を持つ。
【００７２】
このようなバンドパスフィルタ特性を増幅部６０に持たせれば、搬送波（所望信号）の周波数成分を通過させ、不要信号の周波数成分を除去できるようになる。これにより、ノイズ信号などの不要信号を増幅部６０のバンドパスフィルタ特性により除去できるため、Ｓ／Ｎ比を改善でき、後段の復調回路９０の安定動作等を実現できる。またＤＣ成分をカットできるため、いわゆるＤＣオフセットフリーの実現が容易になる。
【００７３】
一方、アッテネータ４０は、図２のＡ２に示すようなハイパスフィルタの特性を持つ。そして制御回路７０は、このハイパスフィルタのカットオフ周波数ｆｃを振幅検出結果に基づき変化させることで、アッテネータ４０の減衰量を制御する。
【００７４】
具体的には、例えば受信信号ＩＮの振幅が小さい場合には、アッテネータ４０のカットオフ周波数ｆｃは図２のＡ３に示すようになり、ハイパスフィルタ特性はＡ４に示すような特性になる。
【００７５】
即ちアッテネータ４０のキャパシタＣＡ１の容量をＣＡとし、トランジスタＴＡ１のオン抵抗をＲＡとすると、アッテネータ４０のカットオフ周波数はｆｃ＝１／（２π×ＣＡ×ＲＡ）となる。そして受信信号ＩＮの振幅が小さい場合には、制御回路７０からの制御電圧ＶＣが低くなるため（例えばＶＣ＝０Ｖ）、ＶＣがそのゲートに入力されるトランジスタＴＡ１のオン抵抗ＲＡは大きくなる。従って、カットオフ周波数ｆｃ＝１／（２π×ＣＡ×ＲＡ）は小さくなり、図２のＡ３に示すようにｆｃ＜ｆｄになる。そしてｆｃ＜ｆｄになると、搬送波の周波数ｆｄでのハイパスフィルタのゲインが例えば１になるため、アッテネータ４０の減衰量は小さくなる（ほぼ零になる）。
【００７６】
一方、受信信号ＩＮの振幅が大きくなると、アッテネータ４０のカットオフ周波数ｆｃは図２のＡ５に示すようになり、ハイパスフィルタ特性はＡ６に示すような特性になる。即ち受信信号ＩＮの振幅が大きくなると、制御回路７０からの制御電圧ＶＣが高くなり（例えばＶＣ＝ＶＤＤ）、トランジスタＴＡ１のオン抵抗ＲＡは小さくなる。従って、カットオフ周波数ｆｃ＝１／（２π×ＣＡ×ＲＡ）は大きくなり、図２のＡ５に示すようにｆｃ＞ｆｄになる。そしてｆｃ＞ｆｄになると、周波数ｆｄでのハイパスフィルタのゲインが１よりも小さくなるため、アッテネータ４０の減衰量は大きくなる。従って、受信信号ＩＮの振幅が変動した場合にも、ほぼ一定の振幅の信号が増幅部６０に入力されるようになる。
【００７７】
そして図１では、アッテネータ４０はキャパシタＣＡ１とトランジスタＴＡ１により構成されているため、回路規模の増加を最小限に抑えることができる。また減衰量の調整にオペアンプ等を用いていないため、消費電力の増加も最小限に抑えることができる。従って増幅部６０での省電力化と相まって、受信回路の消費電力を大幅に削減できる。
【００７８】
２．詳細な構成例
図３に受信回路の詳細な構成例を示す。なお図３は受信回路の構成の一例であり、本発明の受信回路は図３の構成に限定されるものではなく、例えばアッテネータ４０、ＤＣレベルシフタ５０、増幅部６０、制御回路７０として図３とは異なる構成を採用してもよい。
【００７９】
アッテネータ４０は、キャパシタＣＡ１、トランジスタＴＡ１に加えて、プルダウン用トランジスタＴＡ２を含む。このプルダウン用のトランジスタＴＡ２は、アッテネータ４０の出力ノードＮＡ１とＶＳＳ（第１の電源）との間に設けられ、出力ノードＮＡ１のプルダウンを行う。具体的にはＮ型のプルダウン用トランジスタＴＡ２は、そのゲートにバイアス電圧ＢＡ１が入力されてＶＳＳ側に定電流を流す。またアッテネーション用トランジスタＴＡ１よりも、その電流供給能力が低くなっている。例えばプルダウン用トランジスタＴＡ２は、そのＷ／Ｌ（ゲート幅／ゲート長）が、アッテネーション用トランジスタＴＡ１の例えば１／１０〜１／５０程度になっている。
【００８０】
このようなプルダウン用トランジスタＴＡ２を設ければ、車載機と携帯機の距離が離れており、受信信号ＩＮが入力されていない場合に、ノードＮＡ１を例えば０Ｖ（ＶＳＳ）にプルダウンできる。即ちアッテネータ４０にはＤＣカット用のキャパシタＣＡ１が設けられているため、受信信号ＩＮが到来していない場合には、ノードＮＡ１はフローティング状態になる。従ってプルダウン用トランジスタＴＡ２が設けられていないと、ノードＮＡ１の電位が安定せず、ノイズ耐性が悪化する可能性がある。
【００８１】
この点、図３ではプルダウン用トランジスタＴＡ２が設けられている。従って、受信信号ＩＮが到来しておらず、制御電圧ＶＣが例えば０Ｖである場合にも、ノードＮＡ１の電位がプルダウンされて、安定化されるため、ノイズ耐性を向上できる。
【００８２】
ＤＣレベルシフタ５０は、そのゲートに信号ＶＳ１が入力されるＮ型のトランジスタＴＢ１と、そのゲートにバイアス電圧ＢＢ１が入力されるＰ型のトランジスタＴＢ２を含む。このトランジスタＴＢ２は図１の電流源ＩＳ１として機能する。なおトランジスタＴＢ２の代わりに電流源として機能する抵抗等を設けてもよい。
【００８３】
増幅部６０はカスケード接続された複数の増幅回路６１、６２を含む。具体的には増幅回路６１は、ＤＣレベルシフタ５０からの出力信号ＶＳ２を増幅し、増幅後の信号ＶＳ４を増幅回路６２に出力する。また増幅回路６２は、増幅回路６１からの出力信号ＶＳ４を増幅し、増幅後の信号ＶＳ６を復調回路９０、制御回路７０に出力する。なお増幅部６０に、１個のみの増幅回路を設けてもよいし、３個以上のカスケード接続された増幅回路を設けてもよい。
【００８４】
増幅回路６１は第１、第２のオペアンプＯＰＣ１、ＯＰＣ２を含む。また増幅回路６１のゲインを設定するためのゲイン設定部として機能するキャパシタＣＣ１、ＣＣ２を含む。
【００８５】
オペアンプＯＰＣ１は、その非反転入力端子（広義には第１の入力端子）に、ＤＣレベルシフタ５０からの入力信号ＶＳ２が入力される。オペアンプＯＰＣ２は、その非反転入力端子（第１の入力端子）にオペアンプＯＰＣ１の出力が入力され、その出力がその反転入力端子（広義には第２の入力端子）及びオペアンプＯＰＣ１の反転入力端子（第２の入力端子）に入力される。即ちＯＰＣ２はボルテージフォロワ接続のオペアンプとなっている。なお増幅回路６２の構成も増幅回路６１と同様であるため、その説明を省略する。またオペアンプＯＰＣ２にゲイン調整機能を持たせる変形実施も可能である。
【００８６】
基準電圧生成回路８０は基準電圧ＶＲＥＦを生成して出力する。
【００８７】
制御回路７０は、充電ノードＮＣとＶＳＳ（第１の電源）との間に設けられた充電用キャパシタＣＤ１と、充電ノードＮＣとＶＤＤ（広義には第２の電源）との間に設けられた充電用トランジスタＴＤ１を含む。制御回路７０が含む比較回路７２（充電制御回路）は、増幅部６０の出力信号ＶＳ６と基準電圧ＶＲＥＦの比較処理を行い、比較結果に基づいて充電用トランジスタＴＤ１により充電用キャパシタＣＤ１の充電を制御する。これにより充電ノードＮＣの電圧が制御電圧ＶＣとしてアッテネータ４０に出力される。
【００８８】
図４に受信回路の動作を説明するための信号波形例を示す。図４のＢ１に示すように、バースト期間ＴＢにおいて、車載機から所与のパルス数のバースト信号を、受信信号ＩＮとして受信する。このバースト期間ＴＢはプリアンブル期間に相当し、バースト期間ＴＢにおいてはＡＳＫ変調されていないバースト信号が受信される。このバースト期間ＴＢ内において受信信号ＩＮの自動ゲイン調整が行われる。
【００８９】
図４のＢ２に示すように、バースト期間ＴＢに続く転送期間Ｔ０、Ｔ１において、デジタル信号の論理レベル０、１に相当するＡＳＫ変調された信号が送信される。この期間Ｔ０とＴ１の長さは異なっており（例えばＴ０＜Ｔ１）、この期間の長さを検出することで、車載機から論理レベル０、１のいずれのデジタル信号が送信されたのかを検知できる。なお図４ではＴ０＜Ｔ１となっているが、Ｔ０＞Ｔ１としてもよい。
【００９０】
図４のＢ３では、受信信号ＩＮは０Ｖを中心とした信号になっている。Ｂ４に示すようにＤＣレベルシフタ５０は、この受信信号ＩＮのＤＣレベルを、増幅部６０の小信号増幅の動作点（増幅中心）の電圧レベル（ＶＭ）にシフトする。そしてＢ５に示すように増幅部６０の増幅回路６１は、ＤＣレベルシフト後の信号ＶＳ２を増幅して、増幅後の信号ＶＳ４を出力する。またＢ６に示すように増幅回路６２は、信号ＶＳ４を増幅して、増幅後の信号ＶＳ６を出力する。
【００９１】
増幅部６０の出力信号ＶＳ６の振幅が、基準電圧生成回路８０からの基準電圧ＶＲＥＦよりも大きい場合には、比較回路７２が含むコンパレータの出力信号が変化し、信号ＶＳ７がＬレベルになる。具体的には信号ＶＳ６のパルス出力の振幅が基準電圧ＶＲＥＦを上回る毎に、信号ＶＳ７がＬレベルになり、Ｐ型のトランジスタＴＤ１がオン状態になる。すると充電用トランジスタＴＤ１を介して充電用キャパシタＣＤ１への充電が行われ、図４のＢ７に示すように制御電圧ＶＣが上昇する。これにより、アッテネーション用のトランジスタＴＡ１のオン抵抗が減少する。
【００９２】
例えばアッテネーション用のキャパシタＣＡ１の容量をＣＡとし、トランジスタＴＡ１のオン抵抗をＲＡとすると、アッテネータ４０の伝達関数は下式のように表される。
【００９３】
Ｓ＝ＶＳ１／ＩＮ＝ｊω×ＣＡ×ＲＡ／（１＋ｊω×ＣＡ×ＲＡ）    （１）
従って、アッテネータ４０のハイパスフィルタのカットオフ周波数ｆｃは下式のように表される。
【００９４】
ｆｃ＝１／（２π×ＣＡ×ＲＡ）                                  （２）
またトランジスタＴＡ１のオン抵抗ＲＡは下式のように表される。
【００９５】
ＲＡ＝１／｛μ×Ｃｏｘ×（Ｗ／Ｌ）×Ｖｇｓ｝                    （３）
ここでμはトランジスタの移動度であり、Ｃｏｘはゲート容量であり、Ｗ、Ｌはトランジスタのゲート幅、ゲート長であり、Ｖｇｓはゲート・ソース間電圧である。
【００９６】
上式（３）から明らかなように、制御電圧ＶＣが上昇すると、Ｖｇｓが大きくなるため、オン抵抗ＲＡが減少する。そして上式（２）から明らかなようにオン抵抗ＲＡが減少すると、図２のＡ５、Ａ６に示すようにハイパスフィルタのカットオフ周波数ｆｃが上昇する。これによりアッテネータ４０での減衰量が増加し、アッテネータ４０による自動ゲイン調整が実現される。
【００９７】
そしてこのように自動ゲイン調整が行われると、図４のＢ８に示すようにバースト期間ＴＢ内において増幅部６０の出力信号ＶＳ６の振幅がほぼ一定になる。このように信号ＶＳ６の振幅が一定になることで、この信号ＶＳ６を受けた復調回路９０は、バースト期間ＴＢの後の期間Ｔ０、Ｔ１でのＡＳＫ変調された信号を安定して復調できる。
【００９８】
なお制御回路７０は、充電ノードＮＣとＶＳＳ（第１の電源）との間に設けられ、ＶＳＳ側に定電流を流す放電用トランジスタＴＤ２を含む。この放電用のトランジスタＴＤ２は、充電用トランジスタＴＤ１に比べて例えば電流供給能力が低いトランジスタになっている。例えば放電用トランジスタＴＤ２のＷ／Ｌ（ゲート幅／ゲート長）はＴＤ１のＷ／Ｌよりも小さくなっている。
【００９９】
更に具体的には、放電用トランジスタＴＤ２に流れる定電流と充電用キャパシタＣＤ１の容量により設定される放電期間は、ＡＳＫ変調される受信信号の論理レベル１（広義には第１の論理レベル）の転送期間Ｔ１よりも長くなっている。即ち放電用トランジスタＴＤ２のゲートにはバイアス電圧ＢＤ１が入力され、これにより定電流が流れる。放電用トランジスタＴＤ２による放電期間は、この定電流の大きさと充電用キャパシタＣＤ１の容量により設定される。そしてこの放電期間が、論理レベル１の転送期間Ｔ１よりも十分に長い期間（例えばＴ１の１０倍以上の期間）になるように、放電用トランジスタＴＤ２に流れる定電流が設定される。具体的にはバイアス電圧ＢＤ１の大きさや放電用トランジスタＴＤ２のＷ／Ｌが設定される。
【０１００】
即ち受信信号ＩＮの振幅は、車載機と携帯機との距離が離れると小さくなるため、本実施形態の受信回路では、微少な振幅の受信信号ＩＮについても検知できるように、受信回路の回路定数が設定されている。従って、ノイズ信号についても受信信号ＩＮとして検知してしまい、これにより制御電圧ＶＣが上昇してしまうおそれがある。そしてノイズ信号により制御電圧ＶＣが上昇し、アッテネーション用トランジスタＴＡ１のオン抵抗が小さくなると、本来の受信信号ＩＮが入力される前に、アッテネータ４０の減衰量が大きな値に設定されてしまう。そして減衰量がそこから戻らなくなり、適正な減衰制御を実現できなくなるおそれがある。
【０１０１】
この点、図３では、放電用トランジスタＴＤ２により、微少な定電流がＶＳＳ側に常に流れる。従って、ノイズ信号により制御電圧ＶＣの電位が上昇したとしても、その電位が放電用トランジスタＴＤ２によりＶＳＳ側に戻される。この結果、ノイズ信号に起因してトランジスタＴＡ１のオン抵抗が小さくなり、本来の受信信号ＩＮの入力前にアッテネータ４０の減衰量が大きな値に設定されてしまう事態を防止できる。
【０１０２】
また、この時、放電用トランジスタＴＤ２による放電期間は、長い方の転送期間である論理レベル１の転送期間Ｔ１よりも十分に長くなるように設定されている。従って、本来のデータ転送期間においては、放電用トランジスタＴＤ２による放電についてはほとんど無視できるようになり、適正なデータ転送を実現できる。
【０１０３】
また図３では、ウェイクアップ用のトランジスタＴＤ３も設けられている。このＮ型のトランジスタＴＤ３は、そのゲートに制御電圧ＶＣが入力され、そのソースはＶＳＳに接続され、そのドレインにウェイクアップ信号ＷＡＫＥを出力する。従って、制御電圧ＶＣが上昇し、例えばトランジスタＴＤ３のしきい値電圧よりも大きくなると、ウェイクアップ信号ＷＡＫＥがアクティブになる（ＨレベルからＬレベルに変化する）。これにより、受信回路や、受信回路を含む集積回路装置の他の回路に対して、バースト期間ＴＢでのバースト信号が検出され、ウェイクアップすべきことを伝えることが可能になる。
【０１０４】
更に図３では、リセット用のトランジスタＴＤ９も設けられている。このＮ型のトランジスタＴＤ９は、そのゲートにリセット信号が入力され、そのソースはＶＳＳに接続される。そしてリセット信号がＨレベル（アクティブ）になると、充電ノードＮＣをＶＳＳレベルにリセットする。
【０１０５】
３．復調回路
図５に復調回路９０の構成例を示し、図６のその動作を説明するための信号波形例を示す。復調回路９０は、基準電圧生成回路９２、コンパレータＣＰＦ１、ＣＰＦ２（比較回路）、チャージポンプ回路９４（ＳＣＦ回路）を含む。
【０１０６】
図６のＤ１に示すように増幅部６０からの出力信号ＶＳ６が入力されると、コンパレータＣＰＦ１は、信号ＶＳ６の電圧レベルと基準電圧生成回路９２からの第１の基準電圧ＶＲＥＦ１との比較処理を行う。これによりＤ２に示すように２値化されたクロック信号ＶＳ１１がコンパレータＣＰＦ１から出力され、このクロック信号ＶＳ１１がチャージポンプ回路９４に入力される。するとチャージポンプ回路９４は、このクロック信号ＶＳ１１に基づいて、図示しないポンピング・キャパシタやバックアップ・キャパシタを用いたチャージポンプ動作を行う。これにより図６のＤ３に示すように信号ＶＳ１２の電圧レベルが上昇する。すると、コンパレータＯＰＦ２は、信号ＶＳ１２の電圧レベルと基準電圧生成回路９２からの第２の基準電圧ＶＲＥＦ２との比較処理を行う。そして信号ＶＳ１２の電圧レベルがＶＲＥＦ２を上回った場合にＨレベル（アクティブ）になる復調後の信号ＶＳ１３を出力する。これにより車載機からの信号の復調が実現される。
【０１０７】
なお図５の復調回路９０は一例であり、本発明の復調回路９０は図５の構成に限定されるものではない。例えば信号ＶＳ６の包絡線を検波する手法を採用するなどの種々の変形実施が可能である。
【０１０８】
４．増幅回路
図７に本実施形態の増幅回路６１の構成例を示す。なお本実施形態の増幅回路６１は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の増幅回路は図１に示す受信回路以外の回路にも適用できる。
【０１０９】
本実施形態の増幅回路６１は、第１のオペアンプＯＰＣ１と、第２のオペアンプＯＰＣ２を含む。またゲイン設定部６３を含むことができる。
【０１１０】
ここで第１のオペアンプＯＰＣ１は、その非反転入力端子（第１の入力端子）に入力信号ＶＳ２が入力される。第２のオペアンプＯＰＣ２は、その非反転入力端子（第１の入力端子）にオペアンプＯＰＣ１の出力（ＶＳ４）が入力され、その出力（ＶＳ３）がその反転入力端子（第２の入力端子）及びオペアンプＯＰＣ１の反転入力端子（第２の入力端子）に入力される。即ちＯＰＣ２はボルテージフォロワ接続のオペアンプとなっている。
【０１１１】
ゲイン設定部６３は、増幅回路６１のゲインを設定するものであり、第１、第２のキャパシタＣＣ１、ＣＣ２を含む。具体的には第１のキャパシタＣＣ１は、オペアンプＯＰＣ１の出力とＯＰＣ１の反転入力端子（第２の入力端子）との間に設けられる。また第２のキャパシタＣＣ２は、オペアンプＯＰＣ２の出力とＶＳＳ（広義には第１の電源）との間に設けられる。なおゲイン設定部６３の構成は図７に限定されず、その接続関係を変更したり回路要素を変更するなどの種々の変形実施が可能である。
【０１１２】
そして本実施形態では、例えばオペアンプＯＰＣ１として高速なオペアンプを用い、オペアンプＯＰＣ２として低速なオペアンプを用いる。具体的には例えばオペアンプＯＰＣ１に流れるバイアス電流を、オペアンプＯＰＣ２に流れるバイアス電流よりも大きくしたり、オペアンプＯＰＣ１を構成するトランジスタのゲート長を小さくする。例えば、オペアンプＯＰＣ１に流れる第１のバイアス電流をＩＢ１とし、オペアンプＯＰＣ２に流れる第２のバイアス電流をＩＢ２とした場合に、ＩＢ１＞ＩＢ２に設定する。例えばバイアス電流ＩＢ２をＩＢ１の１／１０〜１／４０程度に設定する。即ちオペアンプＯＰＣ１として、高周波数帯域でも動作する高速なオペアンプを採用し、オペアンプＯＰＣ２として、低周波数帯域でしか動作しない低速なオペアンプを採用する。このようにすることで、増幅回路６１にバンドパスフィルタの周波数特性を持たせることが可能になる。
【０１１３】
例えば図８において、Ｅ１は増幅回路６１のバンドパスフィルタ特性を表し、Ｅ２はオペアンプＯＰＣ２のローパスフィルタ特性を表す。オペアンプＯＰＣ２は、バイアス電流ＩＢ２が小さい低速なオペアンプであり、Ｅ２に示すようなローパスフィルタの特性を有する。従ってオペアンプＯＰＣ２は、そのカットオフ周波数ｆｃ３よりも低い周波数帯域では、そのゲインがＧ２＝１のボルテージフォロワ接続のオペアンプとして機能するが、ｆｃ３よりも十分に高い周波数帯域では、ボルテージフォロワ接続のオペアンプとして機能しなくなる。
【０１１４】
カットオフ周波数ｆｃ３よりも低い周波数帯域では、ＯＰＣ２がボルテージフォロワ接続のオペアンプとして機能する。従って、オペアンプＯＰＣ１の出力信号ＶＳ４が、ボルテージフォロワ接続のオペアンプＯＰＣ２を介して、入力信号ＶＳ３としてＯＰＣ１の反転入力端子にフィードバックされる。従って、結局、ＯＰＣ１もボルテージフォロワ接続のオペアンプとして機能し、増幅回路６１のゲインＧ１はほぼ１に設定される。
【０１１５】
そして信号周波数が高くなり、図８のＥ３のようにオペアンプＯＰＣ２のゲインＧ２が下がって行くと、ＯＰＣ２がボルテージフォロワ接続のオペアンプとしては徐々に機能しなくなる。これによりＥ４に示すように増幅回路６１のゲインＧ１は徐々に上昇する。
【０１１６】
そして信号周波数がオペアンプＯＰＣ２のカットオフ周波数ｆｃ３よりも十分に高くなると、ＯＰＣ２はボルテージフォロワ接続のオペアンプとしては全く機能しなくなり、ＯＰＣ２はその存在が無いものと同然になる。すると、増幅回路６１は、オペアンプＯＰＣ１とキャパシタＣＣ１、ＣＣ２とで構成される回路と同等になる。従って、キャパシタＣＣ１、ＣＣ２の容量をＣ１、Ｃ２とすると、増幅回路６１のゲインはＧ１＝Ｃ１／Ｃ２に設定される。即ち図８のＥ５に示すバンドパスのピークの周波数ｆｄ（所望信号、搬送波の周波数）におけるゲインは、Ｇ１＝Ｃ１／Ｃ２に設定される。そして信号周波数が周波数ｆｄよりも高くなると、Ｅ６に示すように増幅回路６１のゲインＧ１は徐々に減少する。このようにして、Ｅ４、Ｅ５、Ｅ６に示すバンドパスのフィルタ特性が設定される。
【０１１７】
つまり図９のＦ１に示すように、増幅回路６１のバンドパスフィルタの低周波数側のカットオフ周波数ｆｃ１は、オペアンプＯＰＣ２の出力インピーダンスＲＯＵＴ２と、ＯＰＣ２の出力ノードＮＡ３の負荷容量ＣＯＵＴ２により設定される。即ち図８のＥ３に示すオペアンプＯＰＣ２のローパスフィルタの減衰特性は、ＯＰＣ２の出力インピーダンスＲＯＵＴ２とノードＮＡ３の負荷容量ＣＯＵＴ２により決まる。そしてＥ４に示す増幅回路６１のバンドパスフィルタの減衰特性は、Ｅ３に示すオペアンプＯＰＣ２のローパスフィルタの減衰特性により決まる。従って、バンドパスフィルタの低周波数側のカットオフ周波数ｆｃ１はオペアンプＯＰＣ２の出力インピーダンスＲＯＵＴ２と負荷容量ＣＯＵＴ２により決まることになる。
【０１１８】
なおオペアンプＯＰＣ２の出力インピーダンスＲＯＵＴ２（電流供給能力）は、ＯＰＣ２のバイアス電流や、ＯＰＣ２を構成するトランジスタのゲート長などにより決まる。例えばバイアス電流が大きくなるほど、或いはゲート長が短くなるほど、出力インピーダンスＲＯＵＴ２は小さくなる。
【０１１９】
またノードＮＡ３の負荷容量ＣＯＵＴ２は、キャパシタＣＣ１、ＣＣ２の容量や、オペアンプＯＰＣ１の反転入力端子のゲート容量や、オペアンプＯＰＣ２自身のトランジスタのドレイン容量や、ノードＮＡ３の配線の寄生容量などにより決まる。
【０１２０】
一方、図９のＦ２に示すように、バンドパスフィルタの高周波数側のカットオフ周波数ｆｃ２は、オペアンプＯＰＣ１の出力インピーダンスＲＯＵＴ１と、ＯＰＣ１の出力ノードＮＡ４の負荷容量ＣＯＵＴ１により設定される。即ち図８のＥ７に示すローパスフィルタの減衰特性は、オペアンプＯＰＣ１の出力インピーダンスＲＯＵＴ１とノードＮＡ４の負荷容量ＣＯＵＴ１により決まる減衰特性である。そしてＥ６に示す増幅回路６１のバンドパスフィルタの減衰特性は、Ｅ７に示すオペアンプＯＰＣ１のローパスフィルタの減衰特性により決まる。従って、バンドパスフィルタの高周波数側のカットオフ周波数ｆｃ２は、オペアンプＯＰＣ１の出力インピーダンスＲＯＵＴ１と、ノードＮＡ４の負荷容量ＣＯＵＴ１により決まることになる。
【０１２１】
なおオペアンプＯＰＣ１の出力インピーダンスＲＯＵＴ１は、ＯＰＣ１のバイアス電流や、ＯＰＣ１を構成するトランジスタのゲート長などにより決まる。またノードＮＡ４の負荷容量ＣＯＵＴ１は、キャパシタＣＣ１の容量や、オペアンプＯＰＣ２の非反転入力端子のゲート容量や、オペアンプＯＰＣ１自身のトランジスタのドレイン容量や、ノードＮＡ４の配線の寄生容量などにより決まる。
【０１２２】
このように本実施形態では、オペアンプＯＰＣ１としてそのバイアス電流が大きな高速のオペアンプを使用し、オペアンプＯＰＣ２としてそのバイアス電流が小さな低速のオペアンプを使用しているため、図８に示すようなバンドパスフィルタ特性を実現できる。これにより、所望信号（搬送波）の周波数ｆｄの帯域の信号だけを通過させ、ノイズ信号等の他の周波数帯域の信号を除去できるため、Ｓ／Ｎ比等を向上できる。また増幅回路６１に対して、増幅機能とバンドパスフィルタ機能の両方を持たせることができる。従って、増幅回路６１と別個にバンドパスフィルタを設ける必要がないため、回路の小規模化を図れると共に、回路要素を減らすことで低消費電力化も図れる。
【０１２３】
５．レール・ツー・レール型オペアンプ
本実施形態では図１０に示すように、増幅回路６１のオペアンプＯＰＣ２として、レール・ツー・レール型のオペアンプを採用できる。但し本実施形態では、オペアンプＯＰＣ２としてレール・ツー・レール型以外のオペアンプを採用してもよい。
【０１２４】
例えば図１１において、オペアンプＯＰＣ１の出力信号ＶＳ４は、小信号増幅の動作点を中心とした所与の振幅の信号となっている。そしてこの出力信号ＶＳ４が入力されるオペアンプＯＰＣ２がレール・ツー・レール型オペアンプではないと、ＶＳＳ〜ＶＤＤの電源範囲の上側及び下側に不感帯領域が形成されてしまう。これらの不感帯領域においてはオペアンプＯＰＣ２による適正な信号増幅ができなくなる。
【０１２５】
一方、図８で説明したようにＤＣ帯域などの低周波数帯域では、オペアンプＯＰＣ２は、ボルテージフォロワ接続のオペアンプとして動作して、オペアンプＯＰＣ１の出力信号ＶＳ４をＯＰＣ１の反転入力端子にフィードバックしている。従って、出力信号ＶＳ４の動作点の電圧レベルを安定化するためには、ＤＣ帯域でのオペアンプＯＰＣ２による信号のフィードバックを適正に行う必要がある。
【０１２６】
ところが、オペアンプＯＰＣ２がレール・ツー・レール型オペアンプではないと、図１１に示す不感帯領域において、オペアンプＯＰＣ２によるオペアンプＯＰＣ１の反転入力端子への信号のフィードバックが適正に行われなくなってしまう。このため、出力信号ＶＳ４の動作点がＶＤＤ側やＶＳＳ側にシフトしてしまい、適正な小振幅信号増幅を実現できない。
【０１２７】
また図１２に示すように、高い増幅率を得るために、複数の増幅回路６１-1、６１-2をカスケード接続する場合がある。しかしながら、このようなカスケード接続を行うと、動作点のシフト量が更に増えてしまう。これにより動作点が不感帯領域に入ってしまい、復帰できなくなる事態も生じる。
【０１２８】
この点、本実施形態では、オペアンプＯＰＣ２としてレール・ツー・レール型のオペアンプを用いている。従って、動作点を中心に上側も下側もバランス良く信号増幅できるようになる。この結果、オペアンプＯＰＣ１の出力からＯＰＣ１の反転入力端子への信号のフィードバックのアンバランスを軽減でき、信号ＶＳ４の中心レベルがシフトしてしまう現象を防止できる。これにより、図１２のように複数の増幅回路６１-1、６１-2をカスケード接続した場合にも、安定した信号増幅を実現できる。また、増幅回路の後段の回路（例えば後述する復調回路）への出力信号の中心レベルがシフトして、後段の回路の処理が困難になるなどの事態も防止できる。
【０１２９】
６．第１の構成例
図１３にレール・ツー・レール型のオペアンプＯＰＣ２の第１の構成例を示す。このオペアンプＯＰＣ２は、第１、第２の差動部１０２、１０４と、出力部１０６と、第１、第２のトランジスタＴＧ１１、ＴＧ１２を含む。
【０１３０】
第１の差動部１０２は、トランジスタＴＧ１、ＴＧ２により構成される第１のカレントミラー回路と、第１の差動対トランジスタＴＧ３、ＴＧ４と、第１の電流源トランジスタＴＧ５を含む。ここでＴＧ１、ＴＧ２はＰ型トランジスタであり、ＴＧ３、ＴＧ４、ＴＧ５はＮ型トランジスタである。
【０１３１】
第２の差動部１０４は、トランジスタＴＧ６、ＴＧ７より構成される第２のカレントミラー回路と、第２の差動対トランジスタＴＧ８、ＴＧ９と、第２の電流源トランジスタＴＧ１０を含む。ここでＴＧ６、ＴＧ７はＮ型トランジスタであり、ＴＧ８、ＴＧ９、ＴＧ１０はＰ型トランジスタである。なおトランジスタＴＧ１３、ＴＧ１４は、トランジスタＴＧ１０のバイアス電圧を生成する回路である。
【０１３２】
出力部１０６には、差動部１０２の出力が入力される。具体的には出力部１０６は、差動部１０２の出力がそのゲートに接続されるＰ型のトランジスタＴＧ１５と、バイアス電圧ＢＳ５がそのゲートに接続されるＮ型のトランジスタＴＧ１６を含む。
【０１３３】
第１のトランジスタＴＧ１１は、第１のノードＮＧ１とＶＳＳ（第１の電源）との間に設けられる。ここで第１のノードＮＧ１は第１の差動部１０２の第１の差動対トランジスタの一方のトランジスタＴＧ３のドレインノードである。このノードＮＧ１は出力部１０６のトランジスタＴＧ１５のゲートに接続される。またトランジスタＴＧ１１は、そのゲートに第３のノードＮＧ３が接続される。ここでノードＮＧ３は第２の差動部１０４の第２の差動対トランジスタの一方のトランジスタＴＧ９のドレインノードである。
【０１３４】
第２のトランジスタＴＧ１２は、第２のノードＮＧ２とＶＳＳとの間に設けられる。ここで第２のノードＮＧ２は第１の差動対トランジスタの他方のトランジスタＴＧ４のドレインノードである。またトランジスタＴＧ１２は、そのゲートに第４のノードＮＧ４が接続される。ここでノードＮＧ４は第２の差動対トランジスタの他方のトランジスタＴＧ８のドレインノードである。
【０１３５】
そして図１３では第１の差動対トランジスタの一方のトランジスタＴＧ３のゲートと第２の差動対トランジスタの他方のトランジスタＴＧ８のゲートが共通接続される。即ちこれらのゲートには信号ＶＳ４が入力される。また第１の差動対トランジスタの他方のトランジスタＴＧ４のゲートと第２の差動対トランジスタの一方のトランジスタＴＧ９のゲートが共通接続される。即ちこれらのゲートには出力部１０６の出力信号ＶＳ３が入力される。
【０１３６】
図１３では、信号ＶＳ４の電圧が低くなり、差動部１０２のＮ型トランジスタＴＧ３がオフ状態になっても、差動部１０４のＰ型トランジスタＴＧ８がオン状態になるため、差動部１０４を用いて信号ＶＳ４を増幅することが可能になる。従って電源電圧範囲の下側に不感帯領域が形成されるのを防止できる。
【０１３７】
また図１３では、信号ＶＳ４の電圧が高くなり、差動部１０４のＰ型トランジスタＴＧ８がオフ状態になっても、差動部１０２のＰ型トランジスタＴＧ３がオン状態になるため、差動部１０２を用いて信号ＶＳ４を増幅することが可能になる。従って電源電圧範囲の上側に不感帯領域が形成されるのを防止できる。
【０１３８】
このように図１３の構成によれば、電源電圧範囲の下側及び上側に不感帯領域が形成されるのを防止でき、レール・ツー・レール型のオペアンプを実現できる。従って、動作点を中心に上側も下側もバランス良く信号増幅できるようになる。この結果、オペアンプＯＰＣ１の出力からＯＰＣ１の反転入力端子への信号のフィードバックのアンバランスを軽減でき、動作点がシフトしてしまう事態を防止できる。
【０１３９】
７．第２の構成例
図１４にレール・ツー・レール型のオペアンプＯＰＣ２の第２の構成例及びオペアンプＯＰＣ１の構成例を示す。
【０１４０】
図１４において、オペアンプＯＰＣ１は差動部（差動段）により構成され、出力部（出力段）を含まない構成になっている。またオペアンプＯＰＣ２は、第１、第２の差動部６６、６８により構成され、各々の差動部は出力部を含まない構成になっている。
【０１４１】
そしてオペアンプＯＰＣ１の差動部６４の出力（ＮＡ４、ＶＳ４）は、オペアンプＯＰＣ２の差動部６６、６８の非反転入力端子（第１の入力端子）に接続される。具体的には例えば差動対トランジスタの一方のトランジスタのゲートに接続される。また差動部６６の出力と差動部６８の出力は共通接続されると共に、差動部６６、６８の出力（ＮＡ３、ＶＳ３）は、差動部６６、６８の反転入力端子（第２の入力端子）に接続される。具体的には差動対トランジスタの一方とは異なる他方のトランジスタのゲートに接続される。
【０１４２】
このように、オペアンプＯＰＣ１、ＯＰＣ２として、出力部を設けずに、差動部６４、６６、６８だけにより構成されるオペアンプを採用することで、低消費電力化を図れる。
【０１４３】
即ち図１３の第１の構成例では、出力部１０６や第１、第２のトランジスタＴＧ１１、ＴＧ１２に電流が流れるため、その電流の分だけオペアンプの消費電流が増えてしまう。この点、図１４のように出力部等を設けない構成とすれば、出力部等に流れる電流を節約でき、低消費電力化を図れる。
【０１４４】
特に図１４では、差動部６６、６８に流れるバイアス電流ＩＢ２を極力小さくすることで、図８のＥ３に示すようなオペアンプＯＰＣ２のローパスフィルタの減衰特性を実現し、これによりＥ４に示すような増幅回路６１のバンドパスフィルタの減衰特性を実現している。即ち高周波数帯域においてボルテージフォロワ接続のオペアンプＯＰＣ２の存在を無くすことで、バンドパスフィルタの周波数特性を実現しているため、差動部６６、６８に流れるバイアス電流は例えば数ｎＡ程度に絞られており、非常に小さい。従って、これらの差動部６６、６８の出力をショート接続しても、それにより生じる貫通電流も数ｎＡ程度であり、無視できる。
【０１４５】
一方、図１４では、差動部６４に流れるバイアス電流ＩＢ１については、差動部６６、６８に流れるバイアス電流ＩＢ２よりも大きくすることで、図８のＥ７に示すようなオペアンプＯＰＣ１のローパスフィルタの減衰特性を実現し、これによりＥ６に示すような増幅回路６１のバンドパスフィルタの減衰特性を実現している。従ってバイアス電流ＩＢ１が大きいため、差動部６４に出力部を設けなくても、その出力の負荷容量については十分に駆動できる。
【０１４６】
従って図１４の構成によれば、増幅回路６１に対して増幅機能とバンドパスフィルタ機能の両方を持たせることができると共に、低消費電力化も実現できるという効果がある。
【０１４７】
図１５に差動部６４、６６、６８の更に詳細な構成例を示す。なお差動部６４、６６、６８は図１５の構成に限定されず、その構成要素の一部を省略したり他の構成要素を追加する等の種々の変形実施が可能である。
【０１４８】
図１５に示すようにオペアンプＯＰＣ１の差動部６４は、トランジスタＴＣ１、ＴＣ２により構成されるカレントミラー回路を含む。また一方のトランジスタＴＣ３のゲートに入力信号ＶＳ２が入力され、他方のトランジスタＴＣ４のゲートに第１、第２の差動部６６、６８の出力（ＮＡ３）が接続される差動対トランジスタＴＣ３、ＴＣ４を含む。またカレントミラー回路（ＴＣ１、ＴＣ２）及び差動対トランジスタＴＣ３、ＴＣ４に流れるバイアス電流を供給する電流源トランジスタＴＣ５を含む。
【０１４９】
なお図１５ではＴＣ１、ＴＣ２はＰ型トランジスタになっており、ＴＣ３、ＴＣ４、ＴＣ５はＮ型トランジスタになっている。またトランジスタＴＣ５のゲートにはバイアス電圧ＢＣ１が入力される。
【０１５０】
オペアンプＯＰＣ２の第１の差動部６６は、Ｐ型トランジスタＴＣ６、ＴＣ７により構成される第１のカレントミラー回路を含む。また一方のＮ型トランジスタＴＣ８のゲートに差動部６４の出力（ＮＡ４）が接続され、他方のＮ型トランジスタＴＣ９のゲートに第１及び第２の差動部６６、６８の出力（ＮＡ３）が接続される第１の差動対トランジスタＴＣ８、ＴＣ９を含む。また第１のカレントミラー回路（ＴＣ６、ＴＣ７）及び第１の差動対トランジスタＴＣ８、ＴＣ９に流れるバイアス電流を供給し、Ｎ型トランジスタにより構成される第１の電流源トランジスタＴＣ１０を含む。
【０１５１】
オペアンプＯＰＣ２の第２の差動部６８は、Ｎ型トランジスタＴＣ１１、ＴＣ１２により構成される第２のカレントミラー回路を含む。また一方のＰ型トランジスタＴＣ１４のゲートに差動部６４の出力（ＮＡ４）が接続され、他方のＰ型トランジスタＴＣ１３のゲートに第１及び第２の差動部６６、６８の出力（ＮＡ３）が接続される第２の差動対トランジスタＴＣ１３、ＴＣ１４を含む。また第２のカレントミラー回路（ＴＣ１１、ＴＣ１２）及び第２の差動対トランジスタＴＣ１３、ＴＣ１４に流れるバイアス電流を供給し、Ｐ型トランジスタにより構成される第２の電流源トランジスタＴＣ１５を含む。
【０１５２】
図１５によれば、差動部６６、６８によりレール・ツー・レール型のオペアンプを構成できる。
【０１５３】
即ちノードＮＡ４に出力される信号ＶＳ４は、その小信号増幅の動作点（増幅中心）が例えば０．８〜１．０Ｖに設定されている。従ってオペアンプＯＰＣ２に差動部６６しか設けないと、動作点の下側の電圧範囲で、差動部６６のＮ型トランジスタＴＣ８がオフ状態になり、電源電圧範囲の下側に不感帯領域が形成されてしまうおそれがある。
【０１５４】
この点、図１５では差動部６６の他に差動部６８が設けられている。従ってノードＮＡ４の電圧が低くなっても、差動部６８のＰ型トランジスタＴＣ１４がオン状態になるため、差動部６８を用いて信号ＶＳ４を増幅することが可能になる。従って、電源電圧範囲の下側に不感帯領域が形成されるのを防止できる。
【０１５５】
一方、オペアンプＯＰＣ２に差動部６８しか設けないと、動作点の上側の電圧範囲で、差動部６８のＰ型トランジスタＴＣ１４がオフ状態になり、電源電圧範囲の上側に不感帯領域が形成されてしまうおそれがある。
【０１５６】
この点、図１５では差動部６８の他に差動部６６が設けられている。従ってノードＮＡ４の電圧が高くてなっても、差動部６６のＮ型トランジスタＴＣ８がオン状態になるため、差動部６６を用いて信号ＶＳ４を増幅することが可能になる。従って、電源電圧範囲の上側に不感帯領域が形成されるのを防止できる。
【０１５７】
このように図１５の構成によれば、電源電圧範囲の下側及び上側に不感帯領域が形成されるのを防止できる。従って、レール・ツー・レール型のオペアンプを実現でき、動作点を中心に上側も下側もバランス良く信号増幅できる。従って、オペアンプＯＰＣ１の出力からＯＰＣ１の反転入力端子への信号のフィードバックのアンバランスを軽減でき、信号ＶＳ４の中心レベルがシフトしてしまう現象を防止できる。
【０１５８】
また前述したように差動部６６、６８に流れるバイアス電流ＩＢ２は極力絞られている。具体的には電流源トランジスタＴＣ１０のＷ／Ｌ（ゲート幅／ゲート長）を極力小さくしている（例えばＷ／Ｌ＝１／１０〜１／３０）。またトランジスタＴＣ１５のＷ／Ｌを小さくしたり、トランジスタＴＣ１５のバイアス電圧ＢＣ３を生成するＮ型トランジスタのＷ／Ｌを極力小さくしている。これによりバイアス電流ＩＢ２は例えば数ｎＡに絞られる。
【０１５９】
従って例えばＶＤＤからトランジスタＴＣ７、ＴＣ１１を介してＶＳＳに至る経路や、ＶＤＤからトランジスタＴＣ１５、ＴＣ１３、ＴＣ９、ＴＣ１０を介してＶＳＳに至る経路などで貫通電流が流れても、その貫通電流は例えば数ｎＡ程度であり非常に小さい。従って、図１５のように差動部６６、６８の出力をショート接続しても、貫通電流による悪影響はほとんど無視できる。そして差動部６６、６８の出力をショート接続することで、オペアンプＯＰＣ２に出力部等を設けなくても済むため、低消費電力化や回路の小規模化を図れる。
【０１６０】
８．オフセット電圧
本実施形態では図１６に示すように、オペアンプＯＰＣ１のオフセット電圧をＶＯＦ１とし、オペアンプＯＰＣ２のオフセット電圧をＶＯＦ２とした場合に、ＶＯＦ１＞ＶＯＦ２に設定している。具体的にはオペアンプＯＰＣ１を構成する差動対トランジスタＴＣ３、ＴＣ４のゲート長をＬ１、ゲート幅をＷ１とし、オペアンプＯＰＣ２を構成する差動対トランジスタＴＣ８、ＴＣ９のゲート長をＬ２、ゲート幅をＷ２とした場合に、Ｌ１×Ｗ１＜Ｌ２×Ｗ２に設定している。
【０１６１】
例えば図７等の増幅回路を複数設けて、これらをカスケード接続することで、高い増幅率を得ることができる。この場合に、各増幅回路のオフセット電圧が大きいと、動作点がシフトしてしまい、適正な増幅動作を実現できなくなるおそれがある。
【０１６２】
この場合に、例えば１段目の増幅回路と２段目の増幅回路の間にＤＣカット用のキャパシタを設けて、オフセット電圧の影響を排除する手法も考えられる。しかしながら、この手法によると、ＤＣカット用のキャパシタを充放電するために、オペアンプＯＰＣ１の電流供給能力を高める必要があり、消費電力が増加する。
【０１６３】
従って、動作点のシフトの防止と低消費電力化を両立するためには、オペアンプＯＰＣ２（ＯＰＣ４）の差動対トランジスタのＬ×Ｗ＝Ｌ２×Ｗ２を大きくして、オフセット電圧を小さくすると共に、複数の増幅回路をＤＣカット用のキャパシタを介さずに直接接続することが望ましい。
【０１６４】
ところが、本実施形態では、前述したように低消費電力化のために、オペアンプＯＰＣ１として高速なオペアンプを用い、オペアンプＯＰＣ２として低速なオペアンプを用いている。従って、オフセット電圧を小さくするためにオペアンプＯＰＣ１の差動対トランジスタＴＣ４のＬ×Ｗ＝Ｌ１×Ｗ１を大きくすると、ＴＣ４のドレイン容量も増えてしまい、オペアンプＯＰＣ１の高速化の妨げとなる。
【０１６５】
一方、オペアンプＯＰＣ２については、オフセット電圧を小さくするために差動対トランジスタＴＣ８、ＴＣ９のＬ×Ｗ＝Ｌ２×Ｗ２を大きくしても、オペアンプＯＰＣ２は元々低速で動作すれば十分であるため、それほど問題が生じない。
【０１６６】
そこで本実施形態では、オペアンプＯＰＣ２の差動対トランジスタＴＣ８、ＴＣ９のＬ２×Ｗ２を大きくして、そのオフセット電圧ＶＯＦ２を小さくする。一方、オペアンプＯＰＣ１の差動対トランジスタＴＣ４のＬ１×Ｗ１については、Ｌ２×Ｗ２よりも小さくして、そのオフセット電圧をＶＯＦ１＞ＶＯＦ２に設定する。これにより、動作点のシフトの防止と低消費電力化を両立できる。
【０１６７】
９．レイアウト
図１７に本実施形態の増幅回路のレイアウト例を示す。図１７は、図１５の詳細な構成例に対応するレイアウトである。なお図１７では、右方向がＤ１方向（第１の方向）、上方向がＤ２方向（第２の方向）、左方向がＤ３方向（第３の方向）、下方向がＤ４方向（第４の方向）になっている。但しこれらの方向は任意であり、例えば左方向をＤ１方向にしたり、下方向をＤ２方向にしてもよい。
【０１６８】
図１７のＧ１に示すように、図１５の差動部６４の差動対トランジスタＴＣ３、ＴＣ４と、第１の差動部６６の第１の差動対トランジスタＴＣ８、ＴＣ９と、第２の差動部６８の第２のカレントミラー回路のトランジスタＴＣ１１、ＴＣ１２は、Ｄ１方向に沿って配置される。具体的にはトランジスタＴＣ３、ＴＣ４のＤ１方向側にトランジスタＴＣ８、ＴＣ９が配置され、トランジスタＴＣ８、ＴＣ９のＤ１方向側にトランジスタＴＣ１１、ＴＣ１２に配置される。
【０１６９】
またＤ１方向に直交する方向をＤ２方向とした場合に、図１７のＧ２に示すように第２の差動部６８の第２の差動対トランジスタＴＣ１３、ＴＣ１４は、第２のカレントミラー回路のトランジスタＴＣ１１、ＴＣ１２のＤ２方向側に配置される。具体的には、Ｎ型のトランジスタＴＣ１１、ＴＣ１２は、Ｎ型のトランジスタＴＣ３、ＴＣ４、ＴＣ８、ＴＣ９と共に、Ｎ型トランジスタ領域（Ｐウェル）に形成される。これに対して、Ｐ型のトランジスタＴＣ１３、ＴＣ１４は、Ｐ型のトランジスタＴＣ１、ＴＣ２、ＴＣ６、ＴＣ７と共に、Ｐ型トランジスタ領域（Ｎウェル）に形成される。
【０１７０】
このようにトランジスタを配置すれば、差動部６４、６６、６８を、Ｄ１方向に沿ってコンパクトに配置できるため、増幅回路のレイアウト面積を縮小できる。また差動部６４、６６、６８間を接続する信号線をショートパスで接続でき、配線長の短縮化や寄生容量の低減を図れる。
【０１７１】
また図１７のＧ３に示すように、差動部６４の出力線ＬＮＡ４（ノードＮＡ４）は、差動部６４の差動対トランジスタＴＣ３、ＴＣ４から、差動部６８の第２のカレントミラー回路のトランジスタＴＣ１１、ＴＣ１２に向かって、Ｄ１方向に沿って配線される。
【０１７２】
またＧ４に示すように出力線ＬＮＡ４は、差動部６８の第２のカレントミラー回路のトランジスタＴＣ１１、ＴＣ１２から、差動部６８の第２の差動対トランジスタＴＣ１３、ＴＣ１４に向かってＤ２方向に沿って配線される。そしてこのように配線された出力線ＬＮＡ４は、トランジスタＴＣ４のドレインに接続されると共に、トランジスタＴＣ８及びＴＣ１４のゲートに接続される。
【０１７３】
このようにすれば差動部６４の出力線ＬＮＡ４を、Ｄ１方向及びＤ２方向に無駄なく配線して、トランジスタＴＣ４のドレインやトランジスタＴＣ８及びＴＣ１４のゲートに接続し、図１５に示す接続構成の増幅回路を実現できる。また出力線ＬＮＡ４の配線長を短くできるため、出力線ＬＮＡ４の寄生容量を低減できる。
【０１７４】
またＤ１方向の反対方向をＤ３方向とし、Ｄ２方向の反対方向をＤ４方向とした場合に、図１７のＧ５に示すように差動部６４の出力線ＮＬＡ４は、差動対トランジスタＴＣ１３、ＴＣ１４からキャパシタＣＣ１に向かってＤ３方向に沿って配線されて、キャパシタＣＣ１の一端に接続される。
【０１７５】
そしてＧ６に示すようにキャパシタＣＣ１の他端からの接続線ＬＮＡ３（ノードＮＡ３）は、キャパシタＣＣ１から差動部６４の差動対トランジスタＴＣ３、ＴＣ４に向かってＤ４方向に沿って配線され、トランジスタＴＣ４のゲートに接続される。
【０１７６】
このようにすればトランジスタＴＣ４からの出力線ＬＮＡ４が、図１７に示すように略コの字状に配線されてキャパシタＣＣ１の一端に配線され、キャパシタＣＣ２の他端からの接続線ＬＮＡ３がトランジスタＴＣ４の場所に戻って来るようになる。即ち出力線ＬＮＡ４と接続線ＬＮＡ３とで略四角形状の無駄の無い配線が行われる。また差動部６４、６６、６８を構成するトランジスタとキャパシタＣＣ１をコンパクトにまとめてレイアウトすることができ、レイアウト面積を縮小できる。
【０１７７】
即ち前述したように本実施形態では、バンドパスフィルタ特性の実現や応答性の向上のために、差動部６４により構成されるオペアンプＯＰＣ１として高速なオペアンプを採用している。具体的にはトランジスタＴＣ５に流れるバイアス電流ＩＢ１を、トランジスタＴＣ１０に流れるバイアス電流ＩＢ２に比べて十分に大きくすると共に、トランジスタＴＣ１〜ＴＣ４のゲート長を短くする。
【０１７８】
しかしながら、このようにバイアス電流ＩＢ１を大きくしても、ノードＮＡ４の負荷容量が大きいと、オペアンプＯＰＣ１の高速化が妨げられる。
【０１７９】
この点、図１７では、ノードＮＡ４の出力線ＬＮＡ４の引き回しを極力排除し、最小限の距離でトランジスタＴＣ８、ＴＣ１４のゲートやキャパシタＣＣ１の一端に接続されるように配線している。従って出力線ＬＮＡ４の配線長を最小限に抑えることができ、その寄生容量を低減できるため、オペアンプＯＰＣ１の高速化を図れる。
【０１８０】
また図１７のＧ７に示すように、差動部６４の電流源トランジスタＴＣ５は、差動対トランジスタＴＣ３、ＴＣ４のＤ４方向側に配置される。またＧ８に示すように、差動部６６の電流源トランジスタＴＣ１０（及びＴＣ１５のバイアス電圧を生成するためのトランジスタ）は、差動対トランジスタＴＣ８、ＴＣ９のＤ４方向側に配置される。こうすることで効率的なレイアウトが可能になる。
【０１８１】
即ち差動部６４の電流源トランジスタＴＣ５のゲート幅Ｗは、オペアンプＯＰＣ１を高速化するために、大きな値に設定される。またトランジスタＴＣ５に流れる定電流を安定化するために、ゲート長Ｌも大きな値に設定される。従って、電流源トランジスタＴＣ５のゲート面積であるＬ×Ｗは図１７のＧ７に示すように大きくなる。
【０１８２】
一方、差動部６６の電流源トランジスタＴＣ１０のゲート長Ｌは、オペアンプＯＰＣ２を低速化して電流を絞るために、極めて大きな値に設定される。従って、電流源トランジスタＴＣ１０（及びＴＣ１５のバイアス電圧生成用のＮ型トランジスタ）のゲート面積であるＬ×Ｗは図１７のＧ１０に示すように大きくなる。
【０１８３】
そして図１７では、トランジスタＴＣ３、ＴＣ４のＤ４方向側の空き領域を利用して、トランジスタＴＣ５を配置し、トランジスタＴＣ８、ＴＣ９のＤ４方向側の空き領域を利用して、トランジスタＴＣ１０を配置している。従って、トランジスタを無駄なく配置でき、レイアウト面積をコンパクト化できる。
【０１８４】
即ち図１７では、トランジスタＴＣ１〜ＴＣ４、ＴＣ６〜ＴＣ９、ＴＣ１１〜ＴＣ１４をひとまとめにして配置することで、出力線ＬＮＡ４の配線長を短くして、その寄生容量を少なくする。一方、これらのトランジスタＴＣ１〜ＴＣ４、ＴＣ６〜ＴＣ９、ＴＣ１１〜ＴＣ１４のＤ４方向側の空き領域に、Ｌ×Ｗが大きなトランジスタＴＣ５、ＴＣ１０を配置している。こうすることで、配線長を短くしながら、オペアンプを構成するトランジスタをコンパクトに効率的に配置でき、レイアウト効率の向上と回路特性の向上を両立できる。
【０１８５】
１０．受信回路の変形例
図１８に受信回路の変形例を示す。図１８では増幅部６０が図７、図１０、図１３〜図１５等で説明した本実施形態の増幅回路を含む。そしてアッテネータを設けない代わりに、増幅部６０に自動ゲイン調整機能を持たせている。
【０１８６】
具体的には、制御回路７１が増幅部６０の出力信号ＶＳ６の振幅を検出する。そして振幅検出結果に基づいて、ゲインを調整するための制御信号ＶＳを増幅部６０に出力する。すると増幅部６０は、この制御信号ＶＳに基づいて、信号ＶＳ６の振幅が一定になるようにゲインを自動調整する。そして調整後の信号ＶＳ６を復調回路９０に出力する。復調回路９０はこの信号ＶＳ６に基づいて、変調された信号の復調処理を行う。
【０１８７】
図１８の構成においても、本実施形態によれば、増幅回路６１にバンドパスフィルタ機能と増幅機能を持たせることができるため、バンドパスフィルタを別途設ける必要がない。従って、その分だけ回路を小規模化できると共に低消費電力化を図れる。
【０１８８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１の論理レベル等）と共に記載された用語（ＶＳＳ、ＶＤＤ、論理レベル１等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また受信回路、増幅回路の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１８９】
【図１】本実施形態の受信回路の構成例。
【図２】増幅部のバンドパスフィルタ特性の説明図。
【図３】受信回路の詳細な構成例。
【図４】受信回路の動作を説明するための信号波形例。
【図５】復調回路の構成例。
【図６】復調回路の動作を説明するための信号波形例。
【図７】本実施形態の増幅回路の構成例。
【図８】増幅回路のバンドパスフィルタ特性の説明図。
【図９】バンドパスフィルタのカットオフ周波数の説明図。
【図１０】本実施形態の増幅回路の構成例。
【図１１】不感帯領域の説明図。
【図１２】動作点のシフトについての説明図。
【図１３】レール・ツー・レール型オペアンプの第１の構成例。
【図１４】レール・ツー・レール型オペアンプの第２の構成例。
【図１５】第２の構成例の詳細例
【図１６】オフセット電圧の設定手法の説明図。
【図１７】増幅回路のレイアウト例。
【図１８】受信回路の変形例。
【符号の説明】
【０１９０】
ＯＰＣ１、ＯＰＣ３  第１のオペアンプ、ＯＰＣ２、ＯＰＣ４  第２のオペアンプ、
ＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４  キャパシタ、ＴＤ１  充電用トランジスタ、
ＴＤ２  放電用トランジスタ、ＣＤ１  充電用キャパシタ、
ＴＡ１  アッテネーション用トランジスタ、ＣＡ１  アッテネーション用キャパシタ、
４０  アッテネータ、５０  ＤＣレベルシフタ、６０  増幅部、６１  第１の増幅回路、
６２  第２の増幅回路、６３  ゲイン設定部、６４  差動部、６６  第１の差動部、
６８  第２の差動部、７０  制御回路、８０  基準電圧生成回路、９０  復調回路、
９２  基準電圧生成回路、９４  チャージポンプ回路、１０２  第１の差動部、
１０４  第２の差動部、１０６  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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