(57)【要約】【課題】半導体装置と同じ基板に形成されたディープトレンチからなるマスクアライメントの合わせマーク部を、ディープトレンチ内に埋め込まれた多結晶シリコンを最適な深さに形成することにより、アライメント時の信号強度をあげ、マスク位置あわせの精度を向上させる。【解決手段】合わせマーク部３００のトレンチ上部に形成する溝１５０を半導体基板表面よりも深く形成することにより、合わせマークを用いたアライメントの信号強度を上げる。溝１５０を半導体基板表面よりも深く形成する方法として、不純物を注入することによって溝形成時のエッチング速度をかえる手法を用いる。【選択図】図１
2008021853.tif 000002
【特許請求の範囲】
【請求項１】
ディープトレンチからなり、内部に第一のシリコンが埋め込まれた第一のキャパシタを有
する半導体装置と同じ基板に形成され、
内部に第二のシリコンが埋め込まれた第二のキャパシタを有し、
前記基板の表面から前記第一のシリコンの上端面までの深さよりも、前記基板の表面から
前記第二のシリコンの上端面までの深さが異なることを特徴とする半導体装置。
【請求項２】
前記第二のキャパシタをアライメントマークとすることを特徴とする請求項１記載の半導
体装置。
【請求項３】
前記アライメントマークは複数のトレンチ溝幅を有する複数のトレンチ群からなることを
特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板にトレンチ溝を形成する工程と、
前記トレンチ溝内に多結晶シリコンを埋め込む工程と、
前記半導体基板全面に不純物を注入する工程において、前記半導体基板の一部にレジスト
を形成し、前記多結晶シリコンに不純物が注入される第一のトレンチ領域と、不純物が注
入されない第二のトレンチ領域とを形成する工程と、
前記レジストを剥離し、第一および第二のトレンチ領域内の多結晶シリコンの一部をエッ
チングする工程において、第一のトレンチ溝内の多結晶シリコンは第二のトレンチ溝内の
多結晶シリコンよりも深くエッチングされる工程と、
前記第二のトレンチ溝をアライメントマークとして用い、前記半導体基板上に素子を形成
する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記不純物は、ボロン、砒素、燐から選ばれる少なくとも１つを含み、前記不純物の注入
量は１ｘ１０１２ｃｍ−２以上１ｘ１０１４ｃｍ−２以下であることを特徴とする請求項
４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリソグラフィーのマスクアライメントマークに関する半導体装置およびその製
造方法に関する。
【背景技術】
【０００２】
近年、システムＬＳＩや高密度メモリに代表される超ＬＳＩデバイスの高集積化が進展
し、従来トレンド以上の微細化が要求されている。そのため、半導体製造プロセスの中で
リソグラフィー （転写）技術のマスクアライメント（位置あわせ）の正確さが一段と重
要となっている。（例えば特許文献１参照。）。
【０００３】
たとえば、ディープトレンチ型のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ａｃｃｅｓｓ  Ｍｅｍｏ
ｒｙ）では、基板に形成されたディープトレンチからなるマスクアライメントマーク位置
と整合させてゲート電極を形成し、さらにビット線コンタクト形成工程では、マスクアラ
イメントマーク位置とゲート電極位置に正確に合わせてビット線コンタクトの位置を転写
する必要がある。
【０００４】
しかし、素子の微細化にともないマスクアライメントの精度を保つのがますます困難に
なる傾向がある。この要因としては、微細化によりアライメントマークのピッチの散乱光
、回折光の検出の困難性、レジストの塗布ムラ及びアライメントマークの非対称断面形状
から起こる重ね合わせ精度の劣化等が挙げられる。特にディープトレンチ型アライメント
マーク部の場合、トレンチのリセス深さに依存する信号波形反転領域を含んでいるため、
マスクの合わせずれの許容スペックを満足できないという問題がある。
【特許文献１】特開２００３−２７３０１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、従来の半導体装置で用いてきたディープトレンチ型アライメントマー
クでは、マスクの合わせずれによる問題が微細化により許容スペックを満足できなくなっ
たという問題があった。
【課題を解決するための手段】
【０００６】
本発明の一態様は、ディープトレンチからなり、内部に第一のシリコンが埋め込まれた
第一のキャパシタを有する半導体装置と同じ基板に形成され、内部に第二のシリコンが埋
め込まれた第二のキャパシタを有し、前記基板の表面から前記第一のシリコンの上端面ま
での深さよりも、前記基板の表面から前記第二のシリコンの上端面までの深さが異なるこ
とを特徴としている。
【０００７】
また、本発明の一態様は、半導体基板にトレンチ溝を形成する工程と、前記トレンチ溝
内に多結晶シリコンを埋め込む工程と、前記半導体基板全面に不純物を注入する工程にお
いて、前記半導体基板の一部にレジストを形成し、前記多結晶シリコンに不純物が注入さ
れる第一のトレンチ領域と、不純物が注入されない第二のトレンチ領域とを形成する工程
と、前記レジストを剥離し、第一および第二のトレンチ領域内の多結晶シリコンの一部を
エッチングする工程において、第一のトレンチ溝内の多結晶シリコンは第二のトレンチ溝
内の多結晶シリコンよりも深くエッチングされる工程と、前記第二のトレンチ溝をアライ
メントマークとして用い、前記半導体基板上に素子を形成する工程とを備えることを特徴
としている。
【発明の効果】
【０００８】
ディープトレンチ型アライメントマークの合わせマーク部を最適な深さに形成すること
により、アライメントマークの信号強度をあげ、位置合わせの精度を上げる。
【発明を実施するための最良の形態】
【０００９】
以下に本発明による実施形態を図１から図１１を用いて説明する。
【００１０】
図１は本発明の実施例１におけるＤＲＡＭの製造工程の途中段階の構成を概略的に示す
断面図である。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚
みや比率は現実のものとは異なることに留意すべきである。図１には、マスクアライメン
トマークに用いられるあわせマーク部３００と、あわせマーク部３００とは異なる位置に
形成されるＤＲＡＭのキャパシタのディープトレンチ部２００を比較のために並べて示し
ている。
【００１１】
ＤＲＡＭのキャパシタのディープトレンチ部２００は、半導体基板中にトレンチ溝が形
成され、このトレンチ溝にキャパシタ絶縁膜５０を介して多結晶シリコン６０が埋め込ま
れている。キャパシタ絶縁膜５０、多結晶シリコン６０はトレンチ溝の途中の深さまで埋
め込まれており、トレンチ溝のキャパシタ絶縁膜５０上にはシリコン酸化膜８０ａが、多
結晶シリコン６０上には多結晶シリコン９０ａが形成されている。シリコン酸化膜８０ａ
、多結晶シリコン９０ａ上には多結晶シリコン１３０ａが基板表面付近の深さまで埋め込
み形成されている。なお、基板表面にはシリコン酸化膜２０、シリコン窒化膜３０が形成
されている。
【００１２】
合わせマーク部３００は、基板中に形成されたトレンチ溝内壁にキャパシタ絶縁膜５０
を備え、トレンチ内部を多結晶シリコン６０で埋め込み形成している点でディープトレン
チ部２００と共通している。多結晶シリコン６０の上部には、トレンチ内壁にシリコン酸
化膜８０ｂを備え、多結晶シリコン６０の上部に不純物が添加された多結晶シリコン９０
ｂが埋め込まれている。シリコン９０ｂの上部は半導体基板表面から約０．５ｕｍから３
．０ｕｍ程度であることが好ましい。この深さは合わせマーク部３００を用いてマスクの
アライメントを行う際の波長などによって最適値に設定されている。
【００１３】
次に、図２から図１０の工程断面図を参照しながら、本実施例における半導体装置の製
造方法を説明する。本工程断面図においては、素子分離ならびにＭＯＳＦＥＴ形成工程は
省略し、本実施例にかかる合わせマークの形成方法に直接関わる工程部分のみを説明する
。本実施例はディープトレンチ型キャパシタに類似したアライメントの合わせマークを形
成していることから、キャパシタと合わせマークの違いが明確となるように、両者の製造
工程を比較しながら説明する。
【００１４】
シリコンの基板上１０に、シリコン酸化膜２０およびシリコン窒化膜３０およびハード
マスク材等を形成し、レジストを塗布し、リソグラフィー技術および異方性エッチングを
用いてレジストにパターニングを転写する。次に、レジストに転写されたパターンをマス
クとして、ハードマスク材等をエッチング加工し、その後、ハードマスク等をマスクとし
て、シリコン窒化膜３０、シリコン酸化膜２０および基板１０を順次エッチング加工しデ
ィープトレンチ４０を形成する。（図２参照）。
【００１５】
次に、ディープトレンチの内壁にキャパシタ絶縁膜５０を形成し、ディープトレンチ内
に不純物がドープされた多結晶シリコン６０をトレンチ内に埋め込む。（図３参照）。
【００１６】
次に、ディープトレンチ内のキャパシタ絶縁膜５０および多結晶シリコン６０を異方性
または等方性エッチングを用いて所望の深さまで除去し、窪み７０を形成する。（図４参
照）。
【００１７】
次に、ディープトレンチ上部の窪み７０内部を含む全面にシリコン酸化膜８０を約２０
ｎｍ程度堆積形成する。（図５参照）。このシリコン酸化膜８０は縦方向の寄生トランジ
スタ発生を抑制するためのものである。
【００１８】
次に、異方性エッチング等の方法を用いて、窪みの底部に形成されたシリコン酸化膜８
０を除去し、ディープトレンチ上部の側壁のみにシリコン酸化膜８０ａが残る形状にする
。
【００１９】
次に、多結晶シリコン９０を２０００ｎｍ程度堆積し、窪み７０を完全に埋め込む。（
図６参照）。
【００２０】
次に、シリコン酸化膜８０ａおよび多結晶シリコン９０を、等方性または異方性エッチ
ングを用いて所望の深さまでエッチバックし、溝１００を形成する。(図７参照)。続いて
溝１００の中に多結晶シリコン１３０を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈ
ａｎｉｃａｌ  Ｐｏｌｉｓｉｎｇ）などの平坦化技術を用いてシリコン窒化膜2界面まで
表面を平坦化する。
【００２１】
ここで、レジスト等からなるマスク材１１０を全面に形成し、通常のリソグラフィー法
およびエッチング法を用いて合わせマークを形成する領域のみに開口部１２０を形成する
。（図８参照）。続いて、通常のイオン注入法を用いて全面に不純物を注入する。このと
き、注入された不純物イオンの濃度分布のピークが、多結晶シリコン１３０の深さの中間
部になることが好ましい。このような深さ方向の濃度分布とするためのイオン注入の条件
として、例えばボロン（Ｂ）を注入する場合には、加速電圧は約４０ＫｅＶから約６０Ｋ
ｅＶ、ドーズ量は約１ｘ１０１２ｃｍ−２から約１ｘ１０１４ｃｍ−２などを用いること
ができる。また、マスク１１０によって覆われた領域には不純物がマスク中に注入され、
基板には注入されない条件であることが好ましい。その後、マスク材１１０を除去する。
この工程によって、合わせマーク部３００の多結晶シリコンは不純物を添加された多結晶
シリコン９０ｂとなる。（図９参照）。
【００２２】
次に、異方性エッチング等を用いてシリコン窒化膜３０とシリコン酸化膜２０を所望の
深さまでエッチバックし、溝１４０を形成する。（図１０参照）。
【００２３】
ここで、異方性エッチングを用いたエッチングを行う。このとき、アライメントマーク
に用いるディープトレンチにはあらかじめ多結晶シリコン９０ｂ中に不純物が導入されて
いることにより、多結晶シリコン９０ａのエッチング速度よりも速くなる。この結果、エ
ッチング時にアライメントマークに用いる溝１５０を、深く形成することが可能となる。
（図１１参照）。また、溝１５０の深さ制御が容易になることから、最適な深さにエッチ
ングすることが可能となる。
【００２４】
このように、合わせマーク部３００の溝をエッチングして深く形成することにより、溝
が浅い場合に比較して信号強度を上げ、マスク位置あわせの精度を上げることが可能とな
る。
【００２５】
なお、合わせマーク部３００は、トレンチの溝幅の異なるトレンチ群が形成されている
ことが好ましい。さらに、隣り合う溝間の距離が異なる形状に連続して形成されたトレン
チ群であることが好ましい。このようにトレンチの溝幅および隣り合うトレンチ間の距離
の異なる合わせマーク３００を形成することにより、信号波形の反転しない条件を容易に
見つけることが可能となり、アライメント時のあわせの精度を向上させることが可能とな
る。
【００２６】
なお、実施例１は、注入する不純物をボロンとした場合について説明をしたが、不純物
は砒素（Ａｓ）や燐（Ｐ）などを用いてもよい。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施例１に係る半導体装置の断面構造を示す図。
【図２】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【図１１】本発明の実施例１に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００２８】
１０  基板
２０  シリコン酸化膜
３０  シリコン窒化膜
４０  ディープトレンチ
５０  キャパシタ絶縁膜
６０  多結晶シリコン
７０  窪み
８０  ８０ａ  シリコン酸化膜
９０  多結晶シリコン
１００  溝
１１０  マスク
１２０  開口部
１３０  多結晶シリコン
１４０  溝
１５０  溝
【図１】
2008021853.tif 000003
【図２】
2008021853.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008021853.tif 000009
【図８】
2008021853.tif 000010
【図９】
2008021853.tif 000011
【図１０】
2008021853.tif 000012
【図１１】
2008021853.tif 000013