(57)【要約】【課題】できるだけ少ない端子数でラスタ表示や横ストライプ表示によるテスト（検査）のみならず、縦ストライプ表示によるテストをも行うことを可能にする。【解決手段】画素列に対応して配置されたテストスイッチ群からなるテストスイッチ回路６０Ａにおいて、テストスイッチ群を奇数番の画素列用の第１のテストスイッチ群と偶数番の画素列用の第２のテストスイッチ群とに分け、第１，第２のテストスイッチ群を２系統のテストスイッチ制御信号ｔｅｓｔｏ，ｔｅｓｔｅで別々にオン／オフ制御して、テストスイッチ群の隣り合うテストスイッチ（…、６１−ｉ−１と６１−ｉ、６１−ｉと６１−ｉ＋１、…）を１Ｈ期間の異なるタイミングで動作させ、テストデータ信号ｔｅｓｔＲ／ｔｅｓｔＧ／ｔｅｓｔＢを書き込むようにする。【選択図】図４
2008026507.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子を含む画素がマトリクス状に配置されてなる画素アレイ部と、
前記画素アレイ部の画素列に対応して配置されたテストスイッチ群からなり、当該テストスイッチ群の隣り合うテストスイッチを１水平走査期間の異なるタイミングで動作させてテストデータ信号を書き込むテストスイッチ回路と
を備えたことを特徴とする表示装置。
【請求項２】
前記テストスイッチ回路は、前記テストスイッチ群を奇数番の画素列用の第１のテストスイッチ群と偶数番の画素列用の第２のテストスイッチ群とに分け、前記第１，第２のテストスイッチ群を２系統のテストスイッチ制御信号で別々にオン／オフ制御することによって前記テストデータ信号を書き込む
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記テストスイッチ回路は、前記テストスイッチ群をピクセル単位の１ピクセルを構成するＲ（赤），Ｇ（緑），Ｂ（青）の画素列ごとに第１，第２，第３のテストスイッチ群に分け、これら第１，第２，第３のテストスイッチ群を３系統のテストスイッチ制御信号で別々にオン／オフ制御することによって前記テストデータ信号を書き込む
ことを特徴とする請求項２記載の表示装置。
【請求項４】
電気光学素子を含む画素がマトリクス状に配置されてなる画素アレイ部を具備する表示装置の検査方法であって、
前記画素アレイ部の画素列に対応して配置されたテストスイッチ群における隣り合うテストスイッチを１水平走査期間の異なるタイミングで動作させてテストデータ信号を書き込み、
前記テストデータ信号の書き込みに伴う表示結果から前記画素アレイ部の検査を行う
ことを特徴とする表示装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および表示装置の検査方法に関し、特にパネル型の表示装置および当該表示装置の検査方法に関する。
【背景技術】
【０００２】
近年、表示装置の分野では、液晶表示装置（ＬＣＤ；liquid crystal display）、ＥＬ(electro luminescence)表示装置、プラズマ表示装置（ＰＤＰ；Plasma Display Panel）等のパネル型の表示装置が、薄型、軽量、高精細などの特長を有するために、従来のＣＲＴ(Cathode Ray Tube)表示装置に代わって主流になりつつある。
【０００３】
これらのパネル型の表示装置では、パネルのさらなる小型化、薄型化を図るために、画素が行列状に配置されてなる画素アレイ部と同じ基板（パネル）上に、例えばＣＯＧ(Chip On Glass)技術により、画素アレイ部の各画素を駆動する周辺の駆動回路、具体的には画素アレイ部の各画素を行単位で選択走査するための駆動を行う垂直駆動回路や、当該垂直駆動回路によって選択された行の各画素に表示信号を書き込むための駆動を行う水平駆動回路などを搭載する傾向にある。
【０００４】
ただし、垂直駆動回路および水平駆動回路の両方を画素アレイ部と同じ基板上に搭載する場合に限らず、垂直駆動回路および水平駆動回路のいずれか一方のみを画素アレイ部と同じ基板上に搭載する場合もある。
【０００５】
このように、垂直駆動回路および水平駆動回路の少なくとも一方を画素アレイ部と同じ基板上に搭載した構成を採るパネル型の表示装置にあっては、製造段階において、垂直駆動回路あるいは水平駆動回路を実装しないと、画表示を行うことができないために、画素アレイ部の各画素や配線などの検査（テスト）を行うことができない。もし、垂直駆動回路あるいは水平駆動回路を実装した後の検査において、画素の不良や配線の不良などが発見された場合には、垂直駆動回路および水平駆動回路の少なくともを実装したパネル自体を廃棄処分にしなければならないことになる。
【０００６】
このような無駄を無くすために、画素アレイ部のデータ信号ごとにテストスイッチを画素アレイ部の周辺に配置し、当該テストスイッチを介してデータ線に表示信号をパネル外部から供給して画表示を行うことにより、垂直駆動回路あるいは水平駆動回路を実装しなくても、画素アレイ部の各画素や配線などの検査を行うようにしている（例えば、特許文献１，２，３参照）。
【０００７】
【特許文献１】特開２００５−１２２２０９号公報
【特許文献２】特開２００６−０５８３３７号公報
【特許文献３】特開２００６−０７８７６４号公報
【０００８】
図８に、従来例１に係るテストスイッチ回路の構成例を示す。従来例１では、画素アレイ部１０１には、例えば図の左側からＲ（赤），Ｇ（緑），Ｂ（青）の順で繰り返して画素１０２Ｒ，１０２Ｇ，１０３Ｂが配置され、画素列ごとに信号線１０３−１，１０３−２，１−３−３，…が配線されている。ここでは、図示を省略しているが、画素アレイ部１０１にはさらに、画素行ごとに走査線が配線されている。
【０００９】
この画素アレイ部１０１において、画素１０２Ｒ，１０２Ｇ，１０３Ｂ個々を１ドットとしたとき、Ｒ，Ｇ，Ｂの３ドットを１ピクセル（１絵素）とし、このピクセル単位でテストデータ信号が書き込まれるものとする。
【００１０】
テストスイッチ１０４−１，１０４−２，１０４−３，…は、例えばＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが並列接続されてなるＣＭＯＳアナログスイッチによって構成され、信号線１０３−１，１０３−２，１−３−３，…の各々と、Ｒ，Ｇ，Ｂごとに配線された３本のデータ供給線１０５Ｒ，１０５Ｇ，１０５Ｂの各々との間に各色に対応して接続されている。３本のデータ供給線１０５Ｒ，１０５Ｇ，１０５Ｂには、パネル外部から３個のテスト端子１０６Ｒ，１０６Ｇ，１０６Ｂを介して各色に対応したテストデータ信号ｔｅｓｔＲ，ｔｅｓｔＧ，ｔｅｓｔＢが入力される。
【００１１】
ＣＭＯＳテストスイッチ１０４−１，１０４−２，１０４−３，…の各ゲートは、２本のスイッチ制御線１０７−１，１０７−２にそれぞれ接続されている。２本のスイッチ制御線１０７−１，１０７−２には、２個の制御端子１０８−１，１０８−２を介して互いに逆相のテストスイッチ制御信号ｔｅｓｔ，ｘｔｅｓｔが入力される。
【００１２】
図９に、従来例２に係るテストスイッチ回路の構成例を示す。この従来例２でも、画素アレイ部１０１については従来例１と同様の構成とする。従来例１と異なるのは、データ供給線１０５Ｒ，１０５Ｇ，１０５Ｂとして、奇数ピクセル列用と偶数ピクセル列用として計６本のデータ供給線１０５Ｒｏ，１０５Ｇｏ，１０５Ｂｏ，１０５Ｒｅ，１０５Ｇｅ，１０５Ｂｅが配線されている点である。
【００１３】
６本のデータ供給線１０５Ｒｏ，１０５Ｇｏ，１０５Ｂｏ，１０５Ｒｅ，１０５Ｇｅ，１０５Ｂｅの各々には、パネル外部から６個のテスト端子１０６Ｒｏ，１０６Ｇｏ，１０６Ｂｏ，１０６Ｒｅ，１０６Ｇｅ，１０６Ｂｅを介して各色に対応したテストデータ信号ｔｅｓｔＲｏ，ｔｅｓｔＧｏ，ｔｅｓｔＢｏ，ｔｅｓｔＲｅ，ｔｅｓｔＧｅ，ｔｅｓｔＢｅが入力される。
【００１４】
そして、奇数ピクセル列、ここでは１番目のピクセル列のＣＭＯＳテストスイッチ１０４−１，１０４−２，１０４−３が奇数ピクセル列用のデータ供給線１０５Ｒｏ，１０５Ｇｏ，１０５Ｂｏに接続され、偶数ピクセル列、ここでは２番目のピクセル列のＣＭＯＳテストスイッチ１０４−４，１０４−５，１０４−６が偶数ピクセル列用のデータ供給線１０５Ｒｅ，１０５Ｇｅ，１０５Ｂｅに接続されている。
【００１５】
従来例１，２のいずれの場合にも、ＣＯＧ技術等でＩＣを搭載する前に、簡易的な画表示を行うテストモードのときは、実使用時にデータを書き込む水平駆動回路側のデータ書き込みスイッチはオフ状態となっている。当然のことながら、画表示を行うためには、テストモードでも実使用時と同様に垂直走査が行われる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来例１に係るテストスイッチの配置構成の場合、奇数ピクセル列および偶数ピクセル列に対して共通に３本のデータ供給線１０５Ｒ，１０５Ｇ，１０５Ｂによってテストデータ信号ｔｅｓｔＲ，ｔｅｓｔＧ，ｔｅｓｔＢを書き込む構成となっているために、全面Ｒ／Ｇ／Ｂのラスタ表示や横ストライプ表示によるテストは行うことができるが、縦ストライプ表示によるテストは行うことができない。
【００１７】
一方、従来例２に係るテストスイッチの配置構成の場合、奇数ピクセル列および偶数ピクセル列に対して別系統のデータ供給線１０５Ｒｏ，１０５Ｇｏ，１０５Ｂｏとデータ供給線１０５Ｒｅ，１０５Ｇｅ，１０５Ｂｅによってテストデータ信号ｔｅｓｔＲｏ，ｔｅｓｔＧｏ，ｔｅｓｔＢｏとテストデータ信号ｔｅｓｔＲｅ，ｔｅｓｔＧｅ，ｔｅｓｔＢｅを別々に書き込む構成となっているために、全面Ｒ／Ｇ／Ｂのラスタ表示や横ストライプ表示によるテストに加えて、縦ストライプ表示によるテストも行うことができる。
【００１８】
しかし、従来例２に係るテストスイッチの配置構成の場合、従来例１に係るテストスイッチの配置構成の場合に比べて、縦ストライプ表示によるテストを行うことができる利点がある反面、端子数が３個多くなってしまう。テストモードで使用する端子は実使用時には必要のない端子である。したがって、テストモードで使用する端子の数はできるだけ少ない方が良い。
【００１９】
そこで、本発明は、できるだけ少ない端子数でラスタ表示や横ストライプ表示による検査のみならず、縦ストライプ表示による検査をも行うことが可能な表示装置および当該表示装置の検査方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明は、電気光学素子を含む画素がマトリクス状に配置されてなる画素アレイ部を具備する表示装置において、前記画素アレイ部の画素列に対応して配置されたテストスイッチ群における隣り合うテストスイッチを１水平走査期間の異なるタイミングで動作させてテストデータ信号を書き込み、このテストデータ信号の書き込みに伴う表示結果から前記画素アレイ部の検査を行うようにする。
【００２１】
上記構成の表示装置において、テストスイッチ群における隣り合うテストスイッチを１水平走査期間の異なるタイミングで動作させることで、書き込むテストデータ信号の系統数を増やさなくても、ラスタ表示や横ストライプ表示だけでなく、縦ストライプ表示も実現できる。特に、テストスイッチ群における隣り合うテストスイッチを１水平走査期間の異なるタイミングで動作させることで、１ピクセル単位ではなく、１ドット（画素）単位でテストデータ信号を書き込むことができる。
【発明の効果】
【００２２】
本発明によれば、書き込むテストデータ信号の系統数を増やさなくても、ラスタ表示や横ストライプ表示だけでなく、縦ストライプ表示も実現できるために、できるだけ少ない端子数でラスタ表示や横ストライプ表示による検査のみならず、縦ストライプ表示による検査をも行うことができ、特に、１ドット単位でテストデータ信号を書き込むことができるために、配線間ショートの検査も実現できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２４】
図１は、本発明の一実施形態に係る表示装置のシステム構成図である。ここでは、一例として、画素の電気光学素子として有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明するものとする。
【００２５】
図１に示すように、本実施形態に係る有機ＥＬ表示装置は、有機ＥＬ素子を含む画素１０、当該画素１０がマトリクス状（行列状）に２次元配置されてなる画素アレイ部２０、走査回路３０、データ書き込み回路４０、セレクトスイッチ回路５０およびテストスイッチ回路６０を有し、画素１０に映像信号データを書き込むための駆動方式として、画素にライン単位（行単位）で順番に映像信号を書き込むいわゆる線順次駆動方式を採用した構成となっている。
【００２６】
画素１０は、Ｒ，Ｇ，Ｂの各光を発光する有機ＥＬ素子を含む画素１０Ｒ，１０Ｇ，１０Ｂからなり、これら画素１０Ｒ，１０Ｇ，１０Ｂが例えば画素列単位で縦ストライプ状に配置されている。ここで、画素１０Ｒ，１０Ｇ，１０Ｂの個々を１ドット（サブピクセル）とし、Ｒ，Ｇ，Ｂの３ドットを１ピクセル（１絵素）とする。そして、このピクセル単位で映像信号データが書き込まれるものとする。
【００２７】
（画祖アレイ部）
画素アレイ部２０は、通常、ガラス基板などの透明絶縁性基板上に、走査回路３０、データ書き込み回路４０、セレクトスイッチ回路５０およびテストスイッチ回路６０と共に一体的に形成され、平面型（フラット型）の表示パネル７０となっている。画素アレイ部２０には、ｘ列ｙ行の画素配列に対して、画素列ごとにｘ列の信号線（データ線）２２−１〜２２−ｘが、画素行ごとにｙ行の走査線２１−１〜２１−ｙがそれぞれ直交するように配線されている。
【００２８】
図２に、画素１０およびセレクトスイッチ回路５０の具体的な回路構成の一例を示す。ここでは、あるｎ行目におけるｎ番目のピクセル列およびｎ＋１番目のピクセル列の２ピクセル分の画素およびセレクトスイッチを示している。
【００２９】
（画素回路）
図２に示すように、画素１０は、カソード電極が第一電源Ｖｃａｔｈに接続された有機ＥＬ素子１１と、第二電源Ｖｃｃｐと有機ＥＬ素子のアノード電極との間に接続された駆動トランジスタ１２と、信号線２２（２２−１〜２２−ｘ）と駆動トランジスタ１２のゲートとの間に接続された書き込みトランジスタ１３とを少なくとも有する構成となっている。
【００３０】
ここでは、画素１０として、有機ＥＬ素子１１に加えて、駆動トランジスタ１２および書き込みトランジスタ１３の２つのトランジスタを最低限有する回路構成を示したが、これは一例に過ぎず、これに限られるものではない。
【００３１】
有機ＥＬ素子１１は、デバイスに流れる電流値によって発光輝度が変化する電流駆動型の電気光学素子である。書き込みトランジスタ１３は、走査回路３０（図１参照）から走査線２１（２１−１〜２１−ｙ）を介してゲートに印加される書き込み信号（走査信号）ＷＳに応答して、信号線２２（２２−１〜２２−ｘ）を通して供給される映像信号データをサンプリングして信号電圧として画素内に書き込む。駆動トランジスタ１２は、書き込みトランジスタ１３によって書き込まれた信号電圧に応じた電流によって有機ＥＬ素子１１を駆動する（電流駆動）。
【００３２】
（走査回路＆データ書き込み回路）
図１に説明を戻す。走査回路３０は、画素アレイ部２０の各画素１０を行単位で選択走査するための駆動を行う垂直駆動回路である。データ書き込み回路４０は、走査回路３０によって選択された行の各画素１０に映像信号データを書き込むための駆動を行う水平駆動回路であり、ドライバＩＣとしてパネル外部に設けられ、１ピクセルを単位としてＲ，Ｇ，Ｂの各映像信号データを時系列でデータ供給線７１−１〜７１−ｚ（ｚ＝ｘ／３）を通してパネル内部へ入力する。
【００３３】
（セレクトスイッチ回路）
セレクトスイッチ回路５０は、画素アレイ部２０とデータ書き込み回路４０との間に介在し、データ書き込み回路４０からデータ供給線７１−１〜７１−ｚを通して時系列で入力されるＲ，Ｇ，Ｂの各映像信号データを時分割にて信号線２２（２２−１〜２２−ｘ）を通してＲ，Ｇ，Ｂの各画素１０Ｒ，１０Ｇ，１０Ｂに書き込む。
【００３４】
このセレクトスイッチ回路５０およびその周辺の構成について、図２を用いて詳細に説明する。ここでは、ｎ番目のピクセル列のセレクトスイッチ回路５０−ｎについて代表して説明するものとする。ここで、ｎ番目のピクセル列における３個の画素１０を画素１０−ｉ−１，１０−ｉ，１０−ｉ＋１とし、またｎ番目のピクセル列における３本の信号線２２を信号線２２−ｉ−１，２２−ｉ，２２−ｉ＋１とする。
【００３５】
セレクトスイッチ回路５０−ｎは、画素行に沿った方向に配列された３個のセレクトスイッチ５１−ｉ−１，５１−ｉ，５１−ｉ＋１によって構成されている。セレクトスイッチ５１−ｉ−１，５１−ｉ，５１−ｉ＋１は、例えばＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが並列接続されてなるＣＭＯＳアナログスイッチによって構成され、各一端がデータ供給線７１−ｎの一端に共通に接続され、各他端が３本の信号線２２−ｉ−１，２２−ｉ，２２−ｉ＋１の各一端にそれぞれ接続されている。
【００３６】
一方、表示パネル（ガラス基板）７０上には、Ｒ，Ｇ，Ｂに対応して２本ずつ計６本のスイッチ制御線７２−１〜７２−６が、セレクトスイッチ５１−ｉ−１，５１−ｉ，５１−ｉ＋１の配列方向に沿って配線されている。セレクトスイッチ５１−ｉ−１の各ゲートは、スイッチ制御線７２−１，７２−２にそれぞれ接続されている。セレクトスイッチ５１−ｉの各ゲートは、スイッチ制御線７２−３，７２−４にそれぞれ接続されている。セレクトスイッチ５１−ｉ＋１の各ゲートは、スイッチ制御線７２−５，７２−６にそれぞれ接続されている。
【００３７】
スイッチ制御線７２−１，７２−２には、セレクトスイッチ５１−ｉ−１を駆動するための互いに逆相のセレクトスイッチ制御信号ｓｅｌ１，ｘｓｅｌ１がパネル外部から与えられる。スイッチ制御線７２−３，７２−４には、セレクトスイッチ５１−ｉを駆動するための互いに逆相のセレクトスイッチ制御信号ｓｅｌ２，ｘｓｅｌ２が表示パネル７０の外部から与えられる。スイッチ制御線７２−５，７２−６には、セレクトスイッチ５１−ｉ＋１を駆動するための互いに逆相のセレクトスイッチ制御信号ｓｅｌ３，ｘｓｅｌ３がパネル外部から与えられる。
【００３８】
セレクトスイッチ５１−ｉ−１，５１−ｉ，５１−ｉ＋１の外に、プリチャージスイッチ８１−ｉ−１，８１−ｉ，８１−ｉ＋１がパネル上に設けられている。これらプリチャージスイッチ８１−ｉ−１，８１−ｉ，８１−ｉ＋１は、スイッチ制御線７２−１〜７２−６に沿って配線され、表示パネル７０の外部から所定レベルのプリチャージ信号Ｐｓｉｇが供給されるプリチャージ信号線７３と信号線２２−ｉ−１，２２−ｉ，２２−ｉ＋１の各々との間に接続されており、表示パネル７０の外部から与えられるプリチャージスイッチ制御パルスｐｃｇに応答してオン状態となる。
【００３９】
図３に、ｎ−１行目、ｎ行目、ｎ＋１行目の書き込み信号ＷＳ（ｎ−１），ＷＳ（ｎ），ＷＳ（ｎ＋１）、プリチャージスイッチ制御信号ｐｃｇ、セレクトスイッチ制御信号ｓｅｌ１，ｓｅｌ２，ｓｅｌ３およびＲ，Ｇ，Ｂが時系列に並ぶ映像信号データＤＡＴＡの各タイミング関係を示す。
【００４０】
図３のタイミングチャートから明らかなように、書き込み信号ＷＳ（ｎ−１），ＷＳ（ｎ），ＷＳ（ｎ＋１）の発生直前に、プリチャージスイッチ制御信号ｐｃｇが発生する。これにより、映像信号データＤＡＴＡがセレクトスイッチ５１−ｉ−１，５１−ｉ，５１−ｉ＋１によって信号線２２−ｉ−１，２２−ｉ，２２−ｉ＋１に書き込まれるのに先立って、所定レベルのプリチャージ信号Ｐｓｉｇがプリチャージスイッチ８１−ｉ−１，８１−ｉ，８１−ｉ＋１によって信号線２２−ｉ−１，２２−ｉ，２２−ｉ＋１に書き込まれる。
【００４１】
プリチャージ信号Ｐｓｉｇの書き込み後、書き込み信号ＷＳ（ｎ−１），ＷＳ（ｎ），ＷＳ（ｎ＋１）のアクティブ期間において、セレクトスイッチ制御信号ｓｅｌ１，ｓｅｌ２，ｓｅｌ３が順番にアクティブ状態になることで、映像信号データＤＡＴＡにおいて時系列に並ぶＲ，Ｇ，Ｂの各データが順番に信号線２２−ｉ−１，２２−ｉ，２２−ｉ＋１に書き込まれる。
【００４２】
（テストスイッチ回路）
再び図１に説明を戻す。テストスイッチ回路６０は、本有機ＥＬ表示装置の製造過程の検査段階で、例えば表示パネル７０の外部ＩＣであるデータ書き込み回路４０を実装しない状態において、画素アレイ部２０の画素１０Ｒ，１０Ｇ，１０Ｂや走査線２１−１〜２１−ｙ、信号線２２−１〜２２−ｘ等の配線の検査を行うために用いられる。このテストスイッチ回路６０の具体的な構成が本発明の特徴とするところである。以下に、本発明の特徴とするテストスイッチ回路６０の具体的な実施例について説明する。
【００４３】
［実施例１］
図４は、本発明の実施例１に係るテストスイッチ回路の構成例を示す回路図である。ここでは、実施例１に係るテストスイッチ回路６０Ａにおいて、ｎ番目のピクセル列のテストスイッチ回路６０Ａ−ｎについて代表して説明するものとする。
【００４４】
なお、図２で説明したセレクトスイッチ回路５０の場合と同様に、ｎ番目のピクセル列における３個の画素１０を画素１０−ｉ−１，１０−ｉ，１０−ｉ＋１（画素１０Ｒ，１０Ｇ，１０Ｂに相当）とし、またｎ番目のピクセル列における３本の信号線２２を信号線２２−ｉ−１，２２−ｉ，２２−ｉ＋１とする。ここで、ｉは偶数とする。
【００４５】
テストスイッチ回路６０Ａ−ｎは、画素行に沿った方向（画素行の各画素の配列方向）に配列された３個のテストスイッチ６１−ｉ−１，６１−ｉ，６１−ｉ＋１によって構成されている。テストスイッチ６１−ｉ−１，６１−ｉ，６１−ｉ＋１は、例えばＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが並列接続されてなるＣＭＯＳアナログスイッチによって構成され、各一端が信号線２２−ｉ−１，２２−ｉ，２２−ｉ＋１の各一端にそれぞれ接続されている。
【００４６】
テストスイッチ６１−ｉ−１，６１−ｉ，６１−ｉ＋１の各他端は、Ｒ，Ｇ，Ｂごとに表示パネル７０上にテストスイッチ６１−ｉ−１，６１−ｉ，６１−ｉ＋１の配列方向に沿って互いに並行に配線された３本のデータ供給線７４Ｒ，７４Ｇ，７４Ｂの各々に各色に対応して接続されている。３本のデータ供給線線７４Ｒ，７４Ｇ，７４Ｂには、表示パネル７０の外部から３個のテスト端子７５Ｒ，７５Ｇ，７５Ｂを介して各色に対応したテストデータ信号ｔｅｓｔＲ，ｔｅｓｔＧ，ｔｅｓｔＢが入力される。
【００４７】
表示パネル７０上にはさらに、奇数画素列用の２本のスイッチ制御線７６−１，７６−２と偶数画素列用の２本のスイッチ制御線７７−１，７７−２とがそれぞれ、テストスイッチ６１−ｉ−１，６１−ｉ，６１−ｉ＋１の配列方向に沿って並行に配線されている。そして、表示パネル７０の外部から制御端子７８，７９を介して例えば０−３Ｖ振幅のテストスイッチ制御信号ｔｅｓｔｏ，ｔｅｓｔｅがそれぞれ入力される。
【００４８】
テストスイッチ制御信号ｔｅｓｔｏは、レベルシフト（Ｌ／Ｓ）回路６２で例えば０−９Ｖ振幅の信号にレベルシフト（レベル変換）されてスイッチ制御線７６−１に供給されるとともに、インバータ６３で極性が反転されてスイッチ制御線７６−２に供給される。同様に、テストスイッチ制御信号ｔｅｓｔｅは、レベルシフト回路６４で例えば０−９Ｖ振幅の信号にレベルシフトされてスイッチ制御線７７−１に供給されるとともに、インバータ６５で極性が反転されてスイッチ制御線７７−２に供給される。
【００４９】
次に、上記構成の実施例１に係るテストスイッチ回路６０Ａの回路動作について説明する。このテストスイッチ回路６０Ａによる画素アレイ部２０の検査（テスト）時は、基本的に、セレクトスイッチ回路５０の各セレクトスイッチについてはオフ状態とする。
【００５０】
ただし、テストスイッチ回路６０Ａとセレクトスイッチ回路５０とは別制御となっているため、セレクトスイッチ回路５０の各セレクトスイッチをノーマリオン／オフとして使用することや、パルスでオン／オフ制御を行って使用することが可能である。以下では、セレクトスイッチ回路５０の各セレクトスイッチをオフとした場合の動作について説明するものとする。
【００５１】
（ラスタ表示による検査）
先ず、テストスイッチ制御信号ｔｅｓｔｏ，ｔｅｓｔｅが共にアクティブ（“Ｈ”レベル）の状態、即ちテストスイッチ回路６０Ａの各テストスイッチが全てオンの状態において、テストデータ信号ｔｅｓｔＲ／ｔｅｓｔＧ／ｔｅｓｔＢを制御することによって所定の色のラスタ表示を実現できる。
【００５２】
このラスタ表示の状態において、テストスイッチ回路６０Ａの各テストスイッチを全てオフにすることで、信号線２２−１〜２２−ｘの隣り合う２本の信号線間のショートチェック（検査）を行うことができる。何故ならば、ある２本の信号線間がショートしている場合は、一方の信号線の電位が他方の信号線の電位になるために、これら２本の信号線に繋がる画素列の各画素の輝度に変化が起こるためである。
【００５３】
ラスタ表示においてはさらに、画素１０Ｒ，１０Ｇ，１０Ｂ個々の不良や、走査線２１−１〜２１−ｙおよび信号線２２−１〜２２−ｘの断線などを目視チェックにて検査することができる。具体的には、あるピクセルの画素１０Ｒ，１０Ｇ，１０Ｂのいずかに画素不良があった場合には、当該ピクセルの発光色が他のピクセルの発光色と異なるために画素不良をチェックできる。また、走査線２１−１〜２１−ｙまたは信号線２２−１〜２２−ｘに断線があると、その断線箇所から先に走査信号またはデータ信号が伝送されず、その先の画素での表示が行われないことになるために走査線２１−１〜２１−ｙまたは信号線２２−１〜２２−ｘの断線をチェックできる。
【００５４】
（縦ストライプ表示による検査）
また、図５のタイミングチャートに示すように、１Ｈ（Ｈは水平走査期間）の前半でテストスイッチ制御信号ｔｅｓｔｏをアクティブ状態（“Ｈ”レベル）、テストスイッチ制御信号ｔｅｓｔｅを非アクティブ状態（“Ｌ”レベル）にして奇数画素列の各画素に対してテストデータ信号ｔｅｓｔＲ，ｔｅｓｔＢを書き込み、１Ｈの後半でテストスイッチ制御信号ｔｅｓｔｅをアクティブ状態、テストスイッチ制御信号ｔｅｓｔｏを非アクティブ状態にして偶数画素列の各画素に対してテストデータ信号ｔｅｓｔＧを書き込む動作を１Ｈごとに繰り返すことで、縦ストライプ表示による画素アレイ部２０の各画素１０Ｒ，１０Ｇ，１０Ｂの検査を行うことができる。
【００５５】
この縦ストライプ表示においても、基本的に、ラスタ表示の場合と同様に目視チェックにより、画素１０Ｒ，１０Ｇ，１０Ｂ個々の不良や、走査線２１−１〜２１−ｙおよび信号線２２−１〜２２−ｘの断線などを検査することができる。
【００５６】
（データ書き込み回路−セレクトスイッチ回路間配線の検査）
さらに、図１において、データ書き込み回路４０とセレクトスイッチ回路５０との間の配線のショートチェックを行うこともできる。このショートチェックの場合、セレクトスイッチ回路５０の各セレクトスイッチについてはパルスによるオン／オフ制御が行われることになる。
【００５７】
具体的には、例えば、ｎ番目のピクセル列のセレクトスイッチ回路５０−ｎ（図２を参照）において、セレクトスイッチ５０−ｉ−１，５０−ｉ＋１を共にオフ状態とし、セレクトスイッチ５０−ｉをオン状態とする一方、テストスイッチ制御信号ｔｅｓｔｅをアクティブ状態、テストスイッチ制御信号ｔｅｓｔｏを非アクティブ状態にしてｎ番目のピクセル列のＧの画素列に対してテストデータ信号ｔｅｓｔＧを書き込むようにする。
【００５８】
このとき、隣のピクセル列、即ちｎ＋１番目、ｎ−１番目のピクセル列においては、Ｇの画素列のテストスイッチ６１−ｉがテストスイッチ制御信号ｔｅｓｔｏのスイッチ制御線７６−１，７６−２に接続されているために、テストデータ信号ｔｅｓｔＧの書き込みは行われない。したがって、データ書き込み回路４０とセレクトスイッチ回路５０との間の配線、具体的にはデータ供給線７１−ｎと隣のピクセル列のデータ供給線７１−ｎ＋１（または、７１−ｎ−１）との間のショートチェックを行うことができる。
【００５９】
何故ならば、データ供給線７１−ｎとｎ＋１番目のピクセル列のデータ供給線７１−ｎ＋１との間、またはｎ−１番目のピクセル列のデータ供給線７１−ｎ−１との間にショートがあれば、ｎ番目のピクセル列のテストデータ信号ｔｅｓｔＧの電位に反応して、ｎ＋１番目（または、ｎ−１番目）のピクセル列の画素１０Ｇの輝度が変化することになるからである。
【００６０】
ここでは、セレクトスイッチ５０−ｉ−１，５０−ｉ＋１を共にオフ状態とし、セレクトスイッチ５０−ｉをオン状態としたときに、テストスイッチ制御信号ｔｅｓｔｅをアクティブ状態、テストスイッチ制御信号ｔｅｓｔｏを非アクティブ状態にするとしたが、テストスイッチ制御信号ｔｅｓｔｅを非アクティブ状態、テストスイッチ制御信号ｔｅｓｔｏをアクティブ状態にしても、同様にして、隣接するピクセル列間におけるデータ書き込み回路４０−セレクトスイッチ回路５０間配線のショートチェックを行うことができる。
【００６１】
また、テストデータ信号ｔｅｓｔＧの書き込みに限らず、セレクトスイッチ５０−ｉ，５０−ｉ＋１を共にオフ状態とし、セレクトスイッチ５０−ｉ−１をオン状態としてテストデータ信号ｔｅｓｔＲを書き込んだり、セレクトスイッチ５０−ｉ−１，５０−ｉを共にオフ状態とし、セレクトスイッチ５０−ｉ＋１をオン状態としてテストデータ信号ｔｅｓｔＢを書き込んだりしても、同様にして、隣接するピクセル列間におけるデータ書き込み回路４０−セレクトスイッチ回路５０間配線のショートチェックを行うことができる。
【００６２】
（横ストライプ表示による検査）
また、横ストライプ表示については、テストスイッチ制御信号ｔｅｓｔｏ，ｔｅｓｔｅが共にアクティブの状態、即ちテストスイッチ回路６０Ａの各テストスイッチが全てオンの状態において、走査回路３０による垂直走査に同期して、所定の周期でテストデータ信号ｔｅｓｔＲ／ｔｅｓｔＧ／ｔｅｓｔＢを制御することによって実現できる。この横ストライプ表示においても、基本的に、ラスタ表示の場合と同様に目視チェックにより、画素１０Ｒ，１０Ｇ，１０Ｂ個々の不良や、走査線２１−１〜２１−ｙおよび信号線２２−１〜２２−ｘの断線などを検査することができる。
【００６３】
なお、テストモードの実施時には、先述したように、データ書き込み回路（ＩＣ）４０が実装されていないために、データ書き込み回路４０とセレクトスイッチ回路５０との間の配線、即ちデータ供給線（…，７１−ｎ−１，７１−ｎ７１−ｎ＋１，…）のデータ書き込み回路４０側は電気的にオープン状態にある。
【００６４】
上述したように、画素列に対応して配置されたテストスイッチ群からなるテストスイッチ回路６０Ａにおいて、当該テストスイッチ群の隣り合うテストスイッチを１Ｈ期間の異なるタイミングで動作させる構成を採る、例えばテストスイッチ群を奇数番の画素列用の第１のテストスイッチ群と偶数番の画素列用の第２のテストスイッチ群とに分け、第１，第２のテストスイッチ群を２系統のテストスイッチ制御信号ｔｅｓｔｏ，ｔｅｓｔｅで別々にオン／オフ制御する構成を採ることで、書き込むテストデータ信号の系統数を増やさなくて済むために、図８に示した従来例１に比べてテスト用の端子が計４個（ｔｅｓｔ，ｘｔｅｓｔで１個）から計５個に１個増えるものの、ラスタ表示や横ストライプ表示によるテストに加えて、縦ストライプ表示によるテストも行うことができる。
【００６５】
特に、テストスイッチ群において、隣り合うテストスイッチを１Ｈ期間の異なるタイミングで動作させることにより、１ピクセル単位ではなく、１ドット（画素）単位でテストデータ信号ｔｅｓｔＲ，ｔｅｓｔＧ，ｔｅｓｔＢを書き込むことができるために、配線間ショート、例えばデータ書き込み回路４０とセレクトスイッチ回路５０との間の配線間ショートについても検査することができる。
【００６６】
また、同じように、ラスタ表示や横ストライプ表示によるテストに加えて、縦ストライプ表示によるテストも行うことができる図９に示した従来例２に比べた場合には、テスト用の端子が計７個（ｔｅｓｔ，ｘｔｅｓｔで１個）から計５個に２個削減できる利点がある。
【００６７】
［実施例２］
図６は、本発明の実施例２に係るテストスイッチ回路の構成例を示す回路図であり、図中、図４と同等部分には同一符号を付して示している。ここでは、実施例２に係るテストスイッチ回路６０Ｂにおいて、ｎ番目のピクセル列のテストスイッチ回路６０Ｂ−ｎについて代表して説明するものとする。
【００６８】
なお、図２で説明したセレクトスイッチ回路５０の場合と同様に、ｎ番目のピクセル列における３個の画素１０を画素１０−ｉ−１，１０−ｉ，１０−ｉ＋１（画素１０Ｒ，１０Ｇ，１０Ｂに相当）とし、またｎ番目のピクセル列における３本の信号線２２を信号線２２−ｉ−１，２２−ｉ，２２−ｉ＋１とする。ここで、ｉは偶数とする。
【００６９】
テストスイッチ回路６０Ｂ−ｎは、画素行に沿った方向（画素行の各画素の配列方向）に配列された３個のテストスイッチ６１−ｉ−１，６１−ｉ，６１−ｉ＋１によって構成されている。テストスイッチ６１−ｉ−１，６１−ｉ，６１−ｉ＋１は、例えばＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが並列接続されてなるＣＭＯＳアナログスイッチによって構成され、各一端が信号線２２−ｉ−１，２２−ｉ，２２−ｉ＋１の各一端にそれぞれ接続されている。
【００７０】
テストスイッチ６１−ｉ−１，６１−ｉ，６１−ｉ＋１の各他端は、Ｒ，Ｇ，Ｂごとに表示パネル７０上にテストスイッチ６１−ｉ−１，６１−ｉ，６１−ｉ＋１の配列方向に沿って互いに並行に配線された２本のデータ供給線８１，８２の一方、ここではデータ供給線８１に共通に接続されている。なお、隣のピクセル列、即ちｎ−１行目、ｎ＋１行目のテストスイッチの各他端は、データ供給線８２に共通に接続される。
【００７１】
すなわち、３個を単位とするテストスイッチの各他端は、２本のデータ供給線８１，８２に対してピクセル列ごとに交互に接続されることになる。２本のデータ供給線８１，８２には、表示パネル７０の外部から２個のテスト端子８３，８４を介してテストデータ信号ｔｅｓｔ１，ｔｅｓｔ２が入力される。
【００７２】
表示パネル７０上にはさらに、Ｒ画素列用の２本のスイッチ制御線８５−１，８５−２とＧ画素列用の２本のスイッチ制御線８６−１，８６−２とＢ画素列用の２本のスイッチ制御線８７−１，８７−２とがそれぞれ、テストスイッチ６１−ｉ−１，６１−ｉ，６１−ｉ＋１の配列方向に沿って並行に配線されている。そして、表示パネル７０の外部から制御端子８８，８９，９０を介して例えば０−３Ｖ振幅のテストスイッチ制御信号ｔｅｓｔＡ，ｔｅｓｔＢ，ｔｅｓｔＣがそれぞれ入力される。
【００７３】
テストスイッチ制御信号ｔｅｓｔＡは、レベルシフト回路６２で例えば０−９Ｖ振幅の信号にレベルシフトされてスイッチ制御線８５−１に供給されるとともに、インバータ６３で極性が反転されてスイッチ制御線８５−２に供給される。同様に、テストスイッチ制御信号ｔｅｓｔＢ，ｔｅｓｔＣは、レベルシフト回路６４，６６で例えば０−９Ｖ振幅の信号にレベルシフトされてスイッチ制御線８６−１，８７−１にそれぞれ供給されるとともに、インバータ６５，６７で極性が反転されてスイッチ制御線８６−２，８７−２にそれぞれ供給される。
【００７４】
次に、上記構成の実施例２に係るテストスイッチ回路６０Ｂの回路動作について説明する。このテストスイッチ回路６０Ｂによる画素アレイ部２０の検査（テスト）時は、基本的に、セレクトスイッチ回路５０の各セレクトスイッチについてはオフ状態とする。
【００７５】
ただし、テストスイッチ回路６０Ｂとセレクトスイッチ回路５０とは別制御となっているため、セレクトスイッチ回路５０の各セレクトスイッチをノーマリオン／オフとして使用することや、パルスでオン／オフ制御を行って使用することが可能である。以下では、セレクトスイッチ回路５０の各セレクトスイッチをオフとした場合の動作について説明するものとする。
【００７６】
（ラスタ表示による検査）
先ず、テストスイッチ制御信号ｔｅｓｔＡ，ｔｅｓｔＢ，ｔｅｓｔＣが共にアクティブ（“Ｈ”レベル）の状態、即ちテストスイッチ回路６０Ｂの各テストスイッチが全てオンの状態において、テストデータ信号ｔｅｓｔ１／ｔｅｓｔ２を制御することによって所定の色のラスタ表示を実現できる。
【００７７】
このラスタ表示の状態において、テストスイッチ回路６０Ｂの各テストスイッチを全てオフにすることで、テストスイッチ回路６０Ａの場合と同様の動作原理により、信号線２２−１〜２２−ｘの隣り合う２本の信号線間のショートチェック（検査）を行うことができる。ラスタ表示においてはさらに、テストスイッチ回路６０Ａの場合と同様に、画素１０Ｒ，１０Ｇ，１０Ｂ個々の不良や、走査線２１−１〜２１−ｙおよび信号線２２−１〜２２−ｘの断線などを目視で検査することができる。
【００７８】
（縦ストライプ表示による検査）
また、図７のタイミングチャートに示すように、１Ｈ期間を３分割して、最初の分割期間Ａでテストスイッチ制御信号ｔｅｓｔＡをアクティブ状態にし、２番目の分割期間Ｂでテストスイッチ制御信号ｔｅｓｔＢをアクティブ状態にし、最後の分割期間Ｃでテストスイッチ制御信号ｔｅｓｔＣをアクティブ状態にすることにより、Ｒ，Ｇ，Ｂの各画素列に対してテストデータ信号ｔｅｓｔ１，ｔｅｓｔ２を時分割で書き込むとともに、テストデータ信号ｔｅｓｔ１，ｔｅｓｔ２をピクセル列ごとに交互に書き込む動作を１Ｈごとに繰り返すことで、縦ストライプ表示による画素アレイ部２０の各画素１０Ｒ，１０Ｇ，１０Ｂの検査を、テストスイッチ回路６０Ａの場合と同様にして行うことができる。
【００７９】
（データ書き込み回路−セレクトスイッチ回路間配線の検査）
また、データ書き込み回路４０とセレクトスイッチ回路５０との間の配線のショートチェックについても、基本的に、テストスイッチ回路６０Ａの場合と同様の動作原理によって行うこともできる。
【００８０】
（横ストライプ表示による検査）
さらに、横ストライプ表示についても、テストスイッチ制御信号ｔｅｓｔＡ，ｔｅｓｔＢ，ｔｅｓｔＣが共にアクティブの状態、即ちテストスイッチ回路６０Ｂの各テストスイッチが全てオンの状態において、走査回路３０による垂直走査に同期して、所定の周期でテストデータ信号ｔｅｓｔＲ／ｔｅｓｔＧ／ｔｅｓｔＢを制御することによって実現できる。
【００８１】
上述したように、画素列に対応して配置されたテストスイッチ群からなるテストスイッチ回路６０Ｂにおいて、当該テストスイッチ群の隣り合うテストスイッチを１Ｈ期間の異なるタイミングで動作させる構成、例えばテストスイッチ群を１ピクセルを構成するＲ，Ｇ，Ｂの画素列ごとに第１，第２，第３のテストスイッチ群に分け、第１，第２，第３のテストスイッチ群を３系統のテストスイッチ制御信号ｔｅｓｔＡ，ｔｅｓｔＢ，ｔｅｓｔＣで別々にオン／オフ制御する構成を採ることで、書き込むテストデータ信号の系統数を増やさなくて済むために、図８に示した従来例１に比べて１個増えるものの、ラスタ表示や横ストライプ表示によるテストに加えて、縦ストライプ表示によるテストも行うことができるとともに、従来例２に比べて２個少ない端子数で同等以上の検査を実現できる。
【００８２】
特に、テストスイッチ回路６０Ａの場合と同様に、テストスイッチ群において、隣り合うテストスイッチを１Ｈ期間の異なるタイミングで動作させることにより、１ピクセル単位ではなく、１ドット（画素）単位でテストデータ信号ｔｅｓｔ１，ｔｅｓｔ２を書き込むことができるために、配線間ショート、例えばデータ書き込み回路４０とセレクトスイッチ回路５０との間の配線間ショートについても検査することができる。
【００８３】
また、上記実施形態では、画素１０Ｒ，１０Ｇ，１０Ｂの電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明は、この適用例に限られるものではなく、電気光学素子として液晶セルを用いた液晶表示装置など、テストスイッチ回路を搭載したパネル型の表示装置全般に適用可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の一実施形態に係る表示装置のシステム構成図である。
【図２】画素およびセレクトスイッチ回路の具体的な回路構成の一例を示す回路図である。
【図３】書き込み信号ＷＳ（ｎ−１），ＷＳ（ｎ），ＷＳ（ｎ＋１）、プリチャージスイッチ制御信号ｐｃｇ、セレクトスイッチ制御信号ｓｅｌ１，ｓｅｌ２，ｓｅｌ３および映像信号データＤＡＴＡの各タイミング関係を示すタイミングチャートである。
【図４】本発明の実施例１に係るテストスイッチ回路の構成例を示す回路図である。
【図５】実施例１に係るテストスイッチ回路の回路動作の説明に供するタイミングチャートである。
【図６】本発明の実施例２に係るテストスイッチ回路の構成例を示す回路図である。
【図７】実施例２に係るテストスイッチ回路の回路動作の説明に供するタイミングチャートである。
【図８】従来例１に係るテストスイッチ回路の構成例を示す回路図である。
【図９】従来例２に係るテストスイッチ回路の構成例を示す回路図である。
【符号の説明】
【００８５】
１０（１０Ｒ，１０Ｇ，１０Ｂ）…画素、１１…有機ＥＬ素子、１２…駆動トランジスタ、１３…書き込みトランジスタ、２０…画素アレイ部、２１−１〜２１−ｙ…走査線、２２−１〜２２−ｘ…信号線（データ線）、走査回路３０、４０…データ書き込み回路、５０（５０−ｎ）…セレクトスイッチ回路、５１−ｉ−１，５１−ｉ，５１−ｉ＋１…セレクトスイッチ，６０，６０Ａ（６０Ａ−ｎ），６０Ｂ（６０Ｂ−ｎ）…テストスイッチ回路，６１−ｉ−１，６１−ｉ，６１−ｉ＋１…テストスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008026507.tif 000008
【図７】
2008026507.tif 000009
【図８】
2008026507.tif 000010
【図９】
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