(57)【要約】【課題】マスクの数および工程段階を減少させて、製造コストを低減することができる半導体装置の製造方法を提供する。【解決手段】トランジスタ及びキャパシタ形成領域の基板上に半導体層を形成する段階と、トランジスタ形成領域に第1感光膜パターンを、キャパシタ形成領域に第1感光膜パターンより薄い第2感光膜パターンを形成する段階と、それらのパターンをマスクとして利用して半導体層をパタニーングする段階と、第2感光膜パターンを除去してキャパシタ形成領域の半導体層を露出させる段階と、露出された半導体層にイオンを注入してキャパシタの下部電極を形成する段階と、第1感光膜パターンを除去した後全体上部面に絶縁膜を形成する段階と、トランジスタ形成領域にゲート電極を、キャパシタ形成領域に上部電極を形成段階と、ゲート電極両側部の半導体層にソース・ドレイン領域を形成する段階と、を含む。【選択図】図3b
2008235848.tif 000002
【特許請求の範囲】
【請求項１】
トランジスター形成領域およびキャパシター形成領域の基板上に半導体層を形成する段階と、
前記トランジスター形成領域には第1感光膜パターンを形成し、前記キャパシター形成領域には前記第1感光膜パターンより薄い第2感光膜パターンを形成する段階と、
前記第1および第2感光膜パターンをマスクで利用して前記半導体層をパタニーングする段階と、
前記第2感光膜パターンを除去して前記キャパシター形成領域の半導体層を露出させる段階と、
露出された前記半導体層にイオンを注入してキャパシターの下部電極を形成する段階と、
前記第1感光膜パターンを除去した後全体上部面に絶縁膜を形成する段階と、
前記トランジスター形成領域にゲート電極を形成して前記キャパシター形成領域に上部電極を形成する段階と、
前記ゲート電極両側部の前記半導体層にソースおよびドレイン領域を形成する段階と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第1および第2感光膜パターンは、ハーフトーンマスクを使った写真工程で形成することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項３】
前記第2感光膜パターンを除去する過程において、前記第1感光膜パターンが一定厚さほど除去されるようにすることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項４】
前記半導体層にイオン注入の際、前記第1感光膜パターンをマスクとして利用することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極および前記上部電極を同時に形成することを特徴とする請求項1記載の半導体装置の製造方法。
【請求項６】
全体上部面に第1絶縁膜を形成した後、前記ソースまたはドレイン領域が露出するようにコンタクトホールを形成する段階と、
前記コンタクトホールを通じて、前記ソースまたはドレイン領域と接続されるようにソースおよびドレイン電極を形成する段階と、
全体上部面に第2絶縁膜を形成した後、前記ソースまたはドレイン電極が露出するようにピアホールを形成する段階と、
前記ピアホールを通じて、前記ソースまたはドレイン電極と接続される有機電界発光素子を形成する段階と、
をさらに含むことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項７】
前記有機電界発光素子を形成する段階は、前記ソースまたはドレイン電極と接続される第1電極を形成する段階と、
前記第1電極を含む前記第2絶縁膜上に第3絶縁膜を形成した後前記第1電極の所定の部分を露出させる段階と、
露出された部分の前記第1電極上に有機薄膜層を形成する段階と、
前記有機薄膜層を含む上部面に第2電極を形成する段階と、
を含むことを特徴とする請求項6記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳細には、薄膜トランジスターおよびキャパシターを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体素子や半導体素子を含む平板表示装置の製造過程で絶縁層や導電層は、フォトリソグラフィ(ligthography)工程とエッチング工程を通じてパタニーングされる。写真工程はマスクを利用した露光工程および現象工程で感光膜パターンを形成する過程であり、エッチング工程は写真工程を通じて形成された感光膜パターンを利用して、絶縁層や導電層を所定のパターンに作る過程である。この時、使われるマスクには一般的にクロム(Cr)と同じように光の透過が防止される物質でパターンが形成されながら、クロムパターンによって、露光ならない部分の感光膜が残留されたり除去されて、感光膜パターンが形成される。
【０００３】
NチャンネルMOS(NMOS)または、PチャンネルMOS(PMOS)薄膜トランジスター(TFT)とキャパシターを含む平板表示装置の場合、薄膜トランジスターとキャパシターを形成する過程で互いに異なるマスクを使わなければならないので多くのマスクおよび工程段階が必要となる。
【０００４】
例えば、トランジスターの活性層とキャパシターの下部電極を形成するためのマスク、キャパシターの下部電極にイオンを注入するためのマスク、ゲート電極を形成するためのマスク、ソースおよびドレイン領域を形成するためのマスク、ソースおよびドレイン領域を露出させるためのマスクおよびソースまたはドレイン電極を形成するためのマスクなどが必要である。したがって、マスク製作費用が大いに必要とされ、多くの工程段階による歩留まりの低下によって製造コストが上昇するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、マスクの数および工程段階を減少させて、製造コストを低減することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明の一側面による半導体装置の製造方法は、トランジスター形成領域およびキャパシター形成領域の基板上に半導体層を形成する段階と、前記トランジスター形成領域には第1感光膜パターンを形成して、前記キャパシター形成領域には前記第1感光膜パターンより薄い第2感光膜パターンを形成する段階と、前記第1および第2感光膜パターンをマスクで利用して、前記半導体層をパタニーングする段階と、前記第2感光膜パターンを除去して、前記キャパシター形成領域の半導体層を露出させる段階と、露出された前記半導体層にイオンを注入して、キャパシターの下部電極を形成する段階と、前記第1感光膜パターンを除去した後全体上部面に絶縁膜を形成する段階と、前記トランジスター形成領域にゲート電極を形成して、前記キャパシター形成領域に上部電極を形成段階と、および前記ゲート電極両側部の前記半導体層にソースおよびドレイン領域を形成する段階と、を含むことを特徴とする。
【発明の効果】
【０００７】
以上のように、本発明の半導体装置の製造方法によれば、マスクの数および工程段階を減少させて、製造コストを低減することができる。
【発明を実施するための最良の形態】
【０００８】
以下、添付された図面を参照して本発明の望ましい実施例を詳細に説明する。
以下の実施例はこの技術分野において通常の知識を有する者に本発明が十分に理解されるように提供されるもので、色々な形態で変形し得るし、本発明の範囲が次の実施例に限定されるものではない。
【０００９】
図1および図2は、本発明の一実施例であり、本発明が適用された有機電界発光表示装置の単位画素部を概略的に図示した回路図およびレイアウト図である。
【００１０】
図1および図2を参照すれば、単位画素部は画素を選択するためのスキャンライン(ScanLine；SL)と画素に電圧を印加するためのデータライン(Data  Line；DL)により定義され、スキャンラインSLの信号によりデータの流れを制御するスイッチング素子T1、データラインDLに印加される電圧と電源ライン(Power  Line；PL)に印加される電圧によって、電荷が蓄積される保存キャパシターCs、保存キャパシターCsに蓄積された電荷量により電流を制御する駆動素子T2および駆動素子T2を通じて提供される電流によって、発光される有機電界発光素子Pを含む。
【００１１】
スイッチング素子T1および駆動素子T2は、NチャンネルMOS(NMOS)またはPチャンネルMOS(PMOS)薄膜トランジスターTFTで構成されるか、NチャンネルMOS(NMOS)およびPチャンネルMOS(PMOS)薄膜トランジスターからなる相補型MOS(CMOS)薄膜トランジスターで構成されることができる。
【００１２】
図3aないし図3eは、本発明による半導体装置の製造方法を説明するための断面図で、図2の線I1-I2に沿って切り取られた駆動素子T2および有機電界発光素子P形成領域A1と保存キャパシターCs形成領域A2を概略的に示す。
【００１３】
図3aを参照すれば、基板100上にバッファー層101、半導体層102および感光膜103を順次形成する。バッファー層101は熱による基板100の被害を防止して基板100からイオンが外部へ広がることを遮断するためのもので、シリコン酸化膜SiO2やシリコン窒化膜SiNxのような絶縁物で形成する。
【００１４】
半導体層102は非晶質シリコンを蒸着した後結晶化させるか、レーザー熱処理が含まれた低温ポリシリコン(Low  Temperature  PolySilicon)工程によって形成することができる。
【００１５】
図3bを参照すれば、駆動素子T2の活性層および保存キャパシターCsの下部電極を形成するためのマスク200を使って、感光膜103を露光させた後現像し、駆動素子T2形成領域A1には感光膜パターン103aが形成されて、保存キャパシターCs形成領域A2には感光膜パターン103aより薄い、例えば、1/2厚さの感光膜パターン103bが形成されるようにする。
【００１６】
この時、厚さが互いに異なる感光膜パターン(103aおよび103b)を形成するために透過率が互いに異なる半遮光パターン(201aおよび201b)および遮光パターン202を具備するハーフトーン(half-tone)マスクを利用することができる。半遮光パターン(201aおよび201b)はMoSiなどのように光が一部透過される物質で形成されて、遮光パターン202はクロムCr等のように光が遮断される物質で形成される。
【００１７】
したがって、例えば、保存キャパシターCsの下部電極と対応される部分には半遮光パターン201bが形成されて、駆動素子T2の活性層と対応される部分には半遮光パターン201bおよび遮光パターン201aが積層された構造で形成されたハーフトーンマスク200を利用すれば保存キャパシターCsの下部電極と対応される部分の感光膜103は所定厚さ例えば、1/2厚さのみ露光される反面、駆動素子T2の活性層と対応される部分の感光膜103は露光されないので、厚さが互いに異なる感光膜パターン(103aおよび103b)が形成されることができる。
【００１８】
この時半遮光パターン201bの厚さを調節したり露光時間を調節して透過度を変化させることによって感光膜パターン103bの厚さを調節することができる。
【００１９】
上記のように形成された感光膜パターン(103aおよび103b)をマスクとして利用したエッチング工程で露出された部分の半導体層102を除去すれば駆動素子T2形成領域A1には感光膜パターン103aと同じ大きさの半導体層102aが残留され、保存キャパシターCs形成領域A2には感光膜パターン103bと同じ大きさの半導体層102bが残留される。
【００２０】
図3cを参照すれば、保存キャパシターCs形成領域A2の半導体層102bが露出されるように感光膜パターン(103aおよび103b)を除去する。この時、半導体層102b上部の感光膜パターン103bが完全に除去されるまでアッシング(ashing)工程を進行すれば感光膜パターン103bより厚い感光膜パターン103aは一部残留される。
【００２１】
残留された感光膜パターン103aをマスクとして利用したイオン注入工程で露出された半導体層102bにイオンを注入することによって保存キャパシターCsの下部電極102cが完成される。
【００２２】
図3dを参照すれば、半導体層102a上部の感光膜パターン103aを除去して、半導体層102aと下部電極102cを含む全体上部面にゲート絶縁膜104、導電層105および感光膜106を順次的に形成する。導電層105はモリブデンMo、タングステンW、チタニウムTi、アルミニウムAl等の金属、またはこれら金属の合金や積層構造で形成することができる。
【００２３】
駆動素子T2のゲート電極および保存キャパシターCsの上部電極を形成するためのマスク(図示せず)を使って、感光膜106を露光および現像させて、駆動素子T2形成領域A1には感光膜パターン106aが形成されて、保存キャパシターCs形成領域A2には感光膜パターン106bが形成されるようにする。
【００２４】
図3eを参照すれば、感光膜パターン(106aおよび106b)をマスクとして利用したエッチング工程で露出された部分の導電層105を除去すれば、駆動素子T2形成領域A1には感光膜パターン106aと同じ大きさのゲート電極105aが形成されて、保存キャパシターCs形成領域A2には感光膜パターン106bと同じ大きさの上部電極106bが形成されることによって下部電極102c、誘電体104および上部電極106bからなる保存キャパシターCsが完成される。
【００２５】
この後、感光膜パターン(106aおよび106b)を除去したり残留させた状態でゲート電極106aをマスクとして利用したイオン注入工程でゲート電極106a両側部の半導体層102aにイオンを注入して、ソースおよびドレイン領域(112aおよび112b)を形成することによってゲート電極106aとソースおよびドレイン(領域112aおよび112b)からなる駆動素子T2が完成される。
【００２６】
図3fを参照すれば、駆動素子T2形成領域A1および保存キャパシターCs形成領域A2を含む全体上部面に層間絶縁膜107および感光膜108を形成した後コンタクトホールを形成するためのマスク(図示せず)を使って、感光膜108を露光および現像させて、感光膜パターン108が形成されるようにする。
【００２７】
図3gを参照すれば、感光膜パターン108をマスクとして利用したエッチング工程で露出された部分の層間絶縁膜107とゲート絶縁膜104をエッチングしてソースおよびドレイン領域(112aまたは112b)の所定の部分が露出するようにコンタクトホールを形成する。コンタクトホールが埋めたてられるように全体上部面に導電層を形成して感光膜を利用した写真およびエッチング工程で導電層をパタニーングしてコンタクトホールを通じて、ソースおよびドレイン領域(112aおよび112b)と接続されるソースおよびドレイン電極(109aおよび109b)を形成する。
【００２８】
ソースおよびドレイン電極(109aおよび109b)はモリブデンMo、タングステンW、チタニウムTi、アルミニウムAl等の金属、またはこれら金属の合金や積層構造で形成することができる。
【００２９】
図3hを参照すれば、全体上部面に平坦化層110を形成し、表面を平坦化させる。感光膜を利用した写真およびエッチング工程で平坦化層110をパタニーングしてソースまたはドレイン電極(109aまたは109b)の所定の部分が露出されるようにビアホール110aを形成する。
【００３０】
図3iを参照すれば、ビアホール110aを通じて、ソースまたはドレイン電極(109aまたは109b)に連結されるアノード電極120を形成する。
【００３１】
アノード電極120を含む全体上部面に画素定義膜121を形成した後、発光領域のアノード電極120が露出するようにパタニーングする。発光領域の露出されたアノード電極120上に有機薄膜層122を形成して、有機薄膜層122を含む全体上部面にカソード電極123を形成する。この後、カソード電極123を含む全体上部面に保護膜(図示せず)を形成することができる。
【００３２】
上記の通りに本発明は透過率が互いに異なる半遮光パターン(201aおよび201b)および遮光パターン202が備えられたハーフトーンマスク200を利用して、駆動素子T2形成領域A1および保存キャパシターCs形成領域A2に互いに異なる厚さの感光膜パターン(103aおよび103b)を形成して、互いに異なる厚さの感光膜パターン(103aおよび103b)を利用して、駆動素子T2の活性層と保存キャパシターCsの下部電極を形成する。
【００３３】
したがって、駆動素子T2形成領域A1および保存キャパシターCs形成領域A2に半導体層(102aおよび102b)を形成する工程と、半導体層102bにイオンを注入して保存キャパシターCsの下部電極102cを形成する工程が一つのマスク使用で行なえるためにマスクの数および工程段階を減少させることができる。
【００３４】
また、基板の大きさが増加するほど保存キャパシターCsの電気的特性がばらつきになるという問題点があるが、このような問題点はドーズ(dose)量の減少によるキャパシタンス(capacitance)の減少によるものと判断される。このような問題点を解決するためにはMIM(Metal  Insulator  Metal)キャパシターを使用する方法があるが、MIMキャパシターを製造するためにはマスクが追加されなければならない。
【００３５】
しかし、発明によれば保存キャパシターCsがドープ(doped)ポリシリコン/絶縁膜/金属構造で形成されるからドズ量によるキャパシタンスの変化が少なく、低い駆動周波数(100Hz)で良好な特性を示すことができる。
【００３６】
前記実施例ではポジティブ(positive：ポジ)感光膜を使った場合を例として説明したが、ネガティブ(negative)感光膜を使った場合にも本発明の適用が可能であることはもちろんである。ネガティブ感光膜を使った場合にはマスクおよび工程の順序が変更されうるし、これは本発明の属する技術分野に熟達した者ならば、具体的な説明がなくても理解するはずである。
【００３７】
上記発明の詳細な説明と図面は、本発明の例示的なものであって、これは、単に本発明を説明するための目的で使用されたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するものではない。そのため、以上説明した内容を通じて、当業者なら本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることが分かる。したがって、本発明の技術的な保護範囲は、明細書の詳細な説明に記載された内容に限定されるのではなく、特許請求の範囲により決定されなければならない。
【図面の簡単な説明】
【００３８】
【図１】本発明が適用される有機電界発光素子を説明するための回路図である。
【図２】本発明が適用される有機電界発光素子を説明するためのおよびレイアウト図である。
【図３ａ】本発明による半導体装置の製造方法を説明するための断面図である。
【図３ｂ】本発明による半導体装置の製造方法を説明するための断面図である。
【図３ｃ】本発明による半導体装置の製造方法を説明するための断面図である。
【図３ｄ】本発明による半導体装置の製造方法を説明するための断面図である。
【図３ｅ】本発明による半導体装置の製造方法を説明するための断面図である。
【図３ｆ】本発明による半導体装置の製造方法を説明するための断面図である。
【図３ｇ】本発明による半導体装置の製造方法を説明するための断面図である。
【図３ｈ】本発明による半導体装置の製造方法を説明するための断面図である。
【図３ｉ】本発明による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００３９】
100:基板
101:バッファー層
102、102a、102b:半導体層
102c:下部電極
103:感光膜
103a、103b、106a、106b、108:感光膜パターン
104:絶縁膜
105:導電層
105a:ゲート電極
105b:上部電極
107:層間絶縁膜
109aおよび109b:ソースおよびドレイン電極
110:平坦化膜
110a:ビアホール
120:アノード電極
121:画素定義膜
122:有機薄膜層
123:カソード電極
【図１】
2008235848.tif 000003
【図２】
2008235848.tif 000004
【図３ａ】
2008235848.tif 000005
【図３ｂ】
2008235848.tif 000006
【図３ｃ】
2008235848.tif 000007
【図３ｄ】
2008235848.tif 000008
【図３ｅ】
2008235848.tif 000009
【図３ｆ】
2008235848.tif 000010
【図３ｇ】
2008235848.tif 000011
【図３ｈ】
2008235848.tif 000012
【図３ｉ】
2008235848.tif 000013