(57)【要約】      （修正有）【課題】ＤＲＡＭのメモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供する。【解決手段】半導体装置の製造方法は、まず、ゲート電極７の上面に窒化シリコン膜８を形成し、その側面に窒化シリコンからなる第１サイドウォールスペーサ１４および酸化シリコンからなる第２サイドウォールスペーサ１５を形成する。次に、ＤＲＡＭのメモリセル領域の選択ＭＩＳＦＥＴＱｓにおいては接続孔１９，２１が第１サイドウォールスペーサ１４に対して自己整合で開口され、導電体２０およびビット線ＢＬの接続部が形成される。また、ＤＲＡＭのメモリセル領域以外のＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１においては、高濃度Ｎ形半導体領域１６，１６ｂおよび高濃度Ｐ形半導体領域１７が第２サイドウォールスペーサ１５に対して自己整合に形成される。【選択図】図１
2008160129.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが形成されるメモリセル領域及び周辺回路が形成される周辺回路領域を有する半導体集積回路装置であって、
ゲート絶縁膜を介して前記メモリセル領域の半導体基板上に設けられた第１のゲート電極と、前記第１のゲート電極の下部に位置するチャネル領域の外側に設けられた第１の低濃度半導体領域とを含む第１のトランジスタと、
ゲート絶縁膜を介して前記周辺回路領域の半導体基板上に設けられた第２のゲート電極と、前記第２のゲート電極の下部に位置するチャネル領域の外側に設けられた第２の低濃度半導体領域と、前記第２の低濃度半導体領域の外側に設けられた第１の高濃度半導体領域とを含む第２のトランジスタと、
それぞれ前記第１及び第２のゲート電極の上面を覆う第１及び第２のキャップ絶縁膜と、
それぞれ前記第１及び第２のゲート電極の側面を覆う第１及び第２のサイドウォールスペーサと、
前記第２のサイドウォールスペーサの側面を覆う第３のサイドウォールスペーサと、
前記第１及び第２のトランジスタを覆う層間絶縁膜と、を備え、
前記第１及び第２の低濃度半導体領域は、それぞれ前記第１及び第２のゲート電極に対して自己整合的に形成されており、
前記第１の高濃度半導体領域は、前記第３のサイドウォールスペーサに対して自己整合的に形成されており、
前記第１の低濃度半導体領域にドープされた第１のｎ型不純物よりも、前記第２の低濃度半導体領域にドープされた第２のｎ型不純物の方が熱拡散係数が小さく、
前記層間絶縁膜には、前記第１の低濃度半導体領域に達する第１の接続孔と、前記第１の高濃度半導体領域に達する第２の接続孔とが設けられており、
前記第１のキャップ絶縁膜及び前記第１のサイドウォールスペーサは、前記第１の接続孔の形成時において、前記層間絶縁膜よりもエッチング速度の遅い材料からなり、
前記第２のキャップ絶縁膜及び前記第２のサイドウォールスペーサは、前記第２の接続孔の形成時において、前記層間絶縁膜よりもエッチング速度の遅い材料からなる
ことを特徴とする半導体集積回路装置。
【請求項２】
前記第１のｎ型不純物はリン（Ｐ）であり、前記第２のｎ型不純物はヒ素（Ａｓ）であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２のトランジスタは、前記第２の低濃度半導体領域の下部に設けられたｐ型不純物を含むパンチスルーストッパをさらに有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記周辺回路領域において前記第２のトランジスタと前記層間絶縁膜との間に設けられたエッチングストッパ膜をさらに備え、
前記エッチングストッパ膜は、前記第２の接続孔の形成時において、前記層間絶縁膜よりもエッチング速度の遅い材料からなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路装置。
【請求項５】
前記エッチングストッパ膜は前記周辺回路領域に対して選択的に設けられており、前記メモリセル領域においては前記第１のトランジスタと前記層間絶縁膜との間に前記エッチングストッパ膜が介在しないことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
ゲート絶縁膜を介して前記周辺回路領域の半導体基板上に設けられた第３のゲート電極と、前記第３のゲート電極の下部に位置するチャネル領域の外側に設けられた第３の低濃度半導体領域と、前記第３の低濃度半導体領域の外側に設けられた第２の高濃度半導体領域とを含む第３のトランジスタと、
前記第３のゲート電極の上面を覆う第３のキャップ絶縁膜と、
前記第３のゲート電極の側面を覆う第４のサイドウォールスペーサと、
前記第４のサイドウォールスペーサの側面を覆う第５のサイドウォールスペーサとをさらに備え、
前記第３の低濃度半導体領域は、前記第３のゲート電極に対して自己整合的に形成されており、
前記第２の高濃度半導体領域は、前記第５のサイドウォールスペーサに対して自己整合的に形成されており、
前記層間絶縁膜には、前記第２の高濃度半導体領域に達する第３の接続孔がさらに設けられており、
前記第３のキャップ絶縁膜及び前記第４のサイドウォールスペーサは、前記第３の接続孔の形成時において、前記層間絶縁膜よりもエッチング速度の遅い材料からなり、
前記第３の低濃度半導体領域には、前記第１のｎ型不純物がドープされている
ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体集積回路装置。
【請求項７】
前記第１及び第２の高濃度半導体領域には、前記第２のｎ型不純物がドープされていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
メモリセルが形成されるメモリセル領域及び周辺回路が形成される周辺回路領域を有する半導体基板を準備する第１の工程と、
前記半導体基板の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上に導体材料及び絶縁材料をこの順に堆積させる第２の工程と、
前記絶縁材料及び前記導体材料をパターニングすることによって、前記メモリセル領域に第１のゲート電極及び第１のキャップ絶縁膜を形成し、前記周辺回路領域に第２のゲート電極及び第２のキャップ絶縁膜を形成する第３の工程と、
前記第１のキャップ絶縁膜及び前記第１のゲート電極をマスクとして前記半導体基板に第１のｎ型不純物を導入することにより、前記メモリセル領域に第１の低濃度半導体領域を形成する第４の工程と、
前記第２のキャップ絶縁膜及び前記第２のゲート電極をマスクとして前記半導体基板に第２のｎ型不純物を導入することにより、前記周辺回路領域に第２の低濃度半導体領域を形成する第５の工程と、
前記第１及び第２のゲート電極の側面にそれぞれ第１及び第２のサイドウォールスペーサを形成する第６の工程と、
前記第２のサイドウォールスペーサの側面に第３のサイドウォールスペーサを形成する第７の工程と、
前記第３のサイドウォールスペーサをマスクとして前記半導体基板に第３のｎ型不純物を導入することにより、前記周辺回路領域に第１の高濃度半導体領域を形成する第８の工程と、
前記半導体基板の全面に層間絶縁膜を形成する第９の工程と、
それぞれ前記第１の低濃度半導体領域及び前記第１の高濃度半導体領域に達する第１及び第２の接続孔を前記層間絶縁膜に形成する第１０の工程と、を備え、
前記第２のｎ型不純物は前記第１のｎ型不純物よりも熱拡散係数が小さく、
前記第１のキャップ絶縁膜及び前記第１のサイドウォールスペーサは、前記第１０の工程において前記第１の接続孔を形成する際、前記層間絶縁膜よりもエッチング速度の遅い材料からなり、
前記第２のキャップ絶縁膜及び前記第２のサイドウォールスペーサは、前記第１０の工程において前記第２の接続孔を形成する際、前記層間絶縁膜よりもエッチング速度の遅い材料からなる
ことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
前記第１のｎ型不純物はリン（Ｐ）であり、前記第２及び第３のｎ型不純物はヒ素（Ａｓ）であることを特徴とする請求項８に記載の半導体集積回路装置の製造方法。
【請求項１０】
前記第２のキャップ絶縁膜及び前記第２のゲート電極をマスクとして前記半導体基板にｐ型不純物を導入することにより、前記第２の低濃度半導体領域の下部にパンチスルーストッパを形成する工程をさらに備えることを特徴とする請求項８又は９に記載の半導体集積回路装置の製造方法。
【請求項１１】
前記第８の工程の後、前記第９の工程の前に、
前記半導体基板の全面にエッチングストッパ膜を形成する工程と、
前記メモリセル領域に形成された前記エッチングストッパ膜を除去する工程と、
をさらに備え、
前記エッチングストッパ膜は、前記第１０の工程において前記第２の接続孔を形成する際、前記層間絶縁膜よりもエッチング速度の遅い材料からなることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体集積回路装置の製造方法。
【請求項１２】
前記第１０の工程は、
前記エッチングストッパ膜が露出するまで前記層間絶縁膜をエッチングする工程と、
露出した前記エッチングストッパ膜を除去する工程と、
を含んでいることを特徴とする請求項１１に記載の半導体集積回路装置の製造方法。
【請求項１３】
前記第３の工程において、前記周辺回路領域に第３のゲート電極及び第３のキャップ絶縁膜をさらに形成し、
前記第４の工程において、前記第３のキャップ絶縁膜及び前記第３のゲート電極をマスクとして前記半導体基板に前記第１のｎ型不純物を導入することにより、前記周辺回路領域に第２の低濃度半導体領域をさらに形成し、
前記第６の工程において、前記第３のゲート電極の側面に第４のサイドウォールスペーサを形成さらに形成し、
前記第７の工程において、前記第４のサイドウォールスペーサの側面に第５のサイドウォールスペーサをさらに形成し、
前記第８の工程において、前記第５のサイドウォールスペーサをマスクとして前記半導体基板に前記第３のｎ型不純物を導入することにより、前記周辺回路領域に第２の高濃度半導体領域をさらに形成し、
前記第１０の工程において、前記第２の高濃度半導体領域に達する第３の接続孔を前記層間絶縁膜にさらに形成し、
前記第３のキャップ絶縁膜及び前記第４のサイドウォールスペーサは、前記第１０の工程において前記第３の接続孔を形成する際、前記層間絶縁膜よりもエッチング速度の遅い材料からなる
ことを特徴とする請求項８乃至１２のいずれか一項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）あるいは電気的書き換え可能な不揮発性メモリの高集積化および高性能化、またはロジック回路とＤＲＡＭあるいは電気的書き換え可能な不揮発性メモリとが混載された高集積半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
大容量メモリを代表する半導体メモリとしてＤＲＡＭがある。このＤＲＡＭのメモリ容量は益々増大する傾向にあり、それに伴ってＤＲＡＭのメモリセルの集積度を向上させる観点からメモリセルの専有面積も縮小せざるを得ない方向に進んでいる。
【０００３】
しかし、ＤＲＡＭのメモリセルにおける情報蓄積用容量素子（キャパシタ）の蓄積容量値は、ＤＲＡＭの動作マージンやソフトエラー等を考慮する観点等から世代によらず一定量が必要であり、一般に比例縮小できないことが知られている。
【０００４】
そこで、限られた小さな占有面積内に必要な蓄積容量を確保できるようなキャパシタ構造の開発が進められており、その構造として、ポリシリコン等からなる２層の電極を容量絶縁膜を介して積み重ねてなる、いわゆるスタックトキャパシタ等のような立体的なキャパシタ構造が採用されている。
【０００５】
スタックトキャパシタは、キャパシタ電極をメモリセルの選択ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)の上層に配置する構造が一般的であり、この場合、小さな占有面積で大きな蓄積容量を確保できるとともに、必要とする蓄積容量が小さくて済むという特徴がある。
【０００６】
このようなスタックトキャパシタ構造として、たとえばキャパシタをビット線の上方に配置する、いわゆるキャパシタ・オーバー・ビットライン（Capacitor Over Bitline;  以下、ＣＯＢと略す）構造と、キャパシタをビット線の下方に配置するキャパシタ・アンダー・ビットライン（Capacitor Under Bitline;  以下、ＣＵＢと略す）構造とがある。
【０００７】
これらのＣＯＢ、ＣＵＢ構造のＤＲＡＭにおいて、そのキャパシタ用接続孔内の導体膜またはビット線がワード線と短絡しないようにその接続孔を形成する必要があるために、互いに隣接するワード線の間隔を、接続孔の位置合わせずれ等を考慮して、ある程度広くしなければならず、素子集積度の向上やチップサイズの縮小を阻害する。したがって、高集積化を実現するためには、高度な合わせ技術や工程管理が必要となっている。
【０００８】
そこで、このような問題を回避すべく、ワード線の上面および側壁を、窒化膜等のような層間絶縁膜とは異種の絶縁材料で被覆することにより、キャパシタ用接続孔およびビット線接続孔をエッチング処理によってワード線に対して自己整合的に形成する技術がある。
【０００９】
この技術の場合、キャパシタ用接続孔およびビット線接続孔をエッチング処理によって穿孔する場合に、その接続孔が平面的にはワード線にかかるようであってもワード線の周りの窒化膜がエッチングストッパとして機能するので、その接続孔からワード線が露出してしまうこともなく、接続孔を形成することができる。
【００１０】
なお、キャパシタ用接続孔およびビット線接続孔をワード線に対して自己整合的に形成する技術については、特開平９−５５４７９号公報に記載がある。
【００１１】
ところで、本発明者は、上記したキャパシタ用接続孔またはビット線接続孔をワード線に対して自己整合的に形成する技術について検討した。以下は公知とされた技術ではないが、本発明者によって検討された技術であり、その概要は次のとおりである。
【００１２】
前述のＤＲＡＭは、以下のプロセスフローによって形成される。
【００１３】
まず、半導体基板上にゲート絶縁膜を介して、導体層を形成する。その導体層上に第１窒化膜を堆積する。第１窒化膜と導体膜とを同一マスクでパターニングすることにより、メモリセル選択用ＭＩＳＦＥＴのゲート電極と周辺回路用ＭＩＳＦＥＴのゲート電極を形成する。ここで、メモリセルアレイの行方向に配置された複数のメモリセルのゲート電極は、一体に形成され、ＤＲＡＭのワード線として機能する。次に、メモリセル選択用ＭＩＳＦＥＴのゲート電極と周辺回路用ＭＩＳＦＥＴのゲート電極に対して自己整合的にメモリセル選択用ＭＩＳＦＥＴ及び周辺回路用ＭＩＳＦＥＴの低濃度半導体領域を形成する。次に、半導体基板上に第２窒化膜を堆積し、第２窒化膜に異方性エッチングを施すことによって、メモリセル選択用ＭＩＳＦＥＴのゲート電極と周辺回路用ＭＩＳＦＥＴのゲート電極の側壁に窒化膜のサイドウォールスペーサを形成する。サイドウォールスペーサに対して自己整合的に周辺回路用ＭＩＳＦＥＴの高濃度半導体領域を形成する。半導体基板上に、酸化膜系の層間絶縁膜を堆積し、メモリセル領域に、ビット線接続孔及びキャパシタ用接続孔をワード線に対して自己整合的に開口する。この、層間絶縁膜に対するビット線接続孔及びキャパシタ用接続孔の開口工程は、サイドウォールを構成する窒化膜と層間絶縁膜を構成する酸化膜とのエッチング選択比が大となる条件で行われるので、ワード線を露出することなく、ビット線接続孔及びキャパシタ用接続孔を形成することが可能となる。
【００１４】
一方、ＤＲＡＭのメモリセルの集積度を向上する為には、ワード線間隔も小さくする必要が有る。このワード線間隔が小となったワード線上に前述の第２窒化膜を所定の膜厚以上堆積すると、メモリセル領域においてワード線間が第２窒化膜で完全に埋まってしまい、サイドウォールスペーサを形成するために異方性エッチングを施しても、半導体基板表面が露出しない。または、露出面積が非常に小さくビット線またはキャパシタ電極との接触抵抗が大となるという問題がある。
【００１５】
また、メモリセル選択用ＭＩＳＦＥＴのゲート電極と周辺回路用ＭＩＳＦＥＴのゲート電極の側壁に形成されるサイドウォールスペーサは、ＬＤＤ構造を有する周辺回路用ＭＩＳＦＥＴの低濃度半導体領域の長さを決めており、このサイドウォールスペーサ幅が小になると、周辺回路用ＭＩＳＦＥＴのショートチャネル効果が顕著になるとか、ソース／ドレイン間のパンチスルー耐圧が低下するという問題がある。従って、サイドウォールスペーサを形成するための第２窒化膜の膜厚は、所定の厚さ以上必要となる。
【００１６】
すなわち、ＭＩＳＦＥＴの所定の性能を確保するためにはＬＤＤ構造を最適化する必要がある。ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴの微細化で、サイドウォールスペーサの幅を小さくするとき、周辺回路用ＭＩＳＦＥＴの高濃度半導体領域が低濃度半導体領域を越えて拡散することを防止するため、サイドウォールスペーサの幅は所定の幅以上にする必要がある。つまり、サイドウォールスペーサの幅に下限が存在する。
【００１７】
一方、メモリアレイの微細化を進めると必然的にゲート電極の間隔、すなわち、隣接するメモリセルの選択ＭＩＳＦＥＴ間の間隔が狭くなり、自己整合接続される部分の幅も狭くなる。接続面積の狭小化はコンタクト抵抗の顕著な増加を来すため、サイドウォールスペーサの幅はできるだけ小さくしたいという要求が生じる。このような要求は、最適化されたＬＤＤ構造を実現するための要求とは相反するものであり、極端な場合には、最適化されたＬＤＤ構造を実現しようとすればメモリアレイ領域において隣接するサイドウォールスペーサが重なり、自己整合接続が実現できない状況も生じる。
【００１８】
本発明の目的は、ＤＲＡＭを搭載した半導体集積回路装置において、ＤＲＡＭのメモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供することにある。
【００１９】
本発明の他の目的は、ＤＲＡＭの他に電気的書き換え可能な不揮発性メモリをも搭載した半導体集積回路装置において、メモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供することにある。
【００２０】
本発明のさらに他の目的は、ＤＲＡＭのリフレッシュ特性に優れるとともに高性能な半導体集積回路技術を提供することにある。
【００２１】
本発明のさらに他の目的は、接続孔開孔の際の半導体基体の素子分離領域の過剰エッチングを防止して、信頼性の高い半導体集積回路技術を提供することにある。
【００２２】
本発明のさらに他の目的は、ＤＲＡＭおよび電気的書き換え可能な不揮発性メモリをも搭載した半導体集積回路装置において、その製造工程を簡略化する技術を提供することにある。
【００２３】
本発明のさらに他の目的は、ＤＲＡＭを搭載した半導体集積回路装置において、ＤＲＡＭのメモリセルを微細化して高集積化するとともに、周辺回路用ＭＩＳＦＥＴの信頼性を向上することが可能な半導体集積回路技術を提供することにある。
【００２４】
本発明の目的は、高集積化されたＤＲＡＭのメモリセル領域においても、接続孔を自己整合的に形成するとともに、接続孔底部の素子分離領域の過剰エッチングを防止する技術を提供することにある。
【００２５】
また、本発明の他の目的は、接続孔を自己整合的に形成するとともに接続孔底部の素子分離領域の過剰エッチングを防止する場合に、その接続孔の加工マージンを向上させることのできる技術を提供することにある。
【００２６】
また、本発明の他の目的は、接続孔を自己整合的に形成するとともに接続孔底部の素子分離領域の過剰エッチングを防止する場合に、工程の増加を抑制することのできる技術を提供することにある。
【００２７】
また、本発明の他の目的は、半導体集積回路装置の高集積化を実現するとともに、ＤＲＡＭのリフレッシュ特性を向上し、メモリセル領域のトランジスタ特性を向上することのできる技術を提供することにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の開示】
【００２９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３０】
（１）本発明の半導体集積回路装置は、半導体基体の主面上にゲート絶縁膜を介して形成されたゲート電極およびゲート電極下部の半導体基体の主面のチャネル領域に接する半導体領域を含む第１ＭＩＳＦＥＴと、半導体基体の主面上にゲート絶縁膜を介して形成されたゲート電極、ゲート電極下部の半導体基体の主面のチャネル領域に接する低濃度半導体領域および低濃度半導体領域の外側に設けられた高濃度半導体領域を含む第２ＭＩＳＦＥＴと、を有する半導体集積回路装置であって、第１および第２ＭＩＳＦＥＴのゲート電極の上面にはキャップ絶縁膜が形成され、第２ＭＩＳＦＥＴのゲート電極の側面には、第１の絶縁膜で形成した第１サイドウォール、およびその外側に第１の絶縁膜とは異なる部材からなる第２の絶縁膜で形成された第２サイドウォールが形成され、第１ＭＩＳＦＥＴの半導体領域と第１ＭＩＳＦＥＴの上層に形成された部材とを接続する導体部が、第１の絶縁膜で形成された第３サイドウォールに対して自己整合で形成され、第２ＭＩＳＦＥＴの高濃度半導体領域が、第２の絶縁膜で形成された第２サイドウォールに対して自己整合で形成されているものである。
【００３１】
このような半導体集積回路装置によれば、ゲート電極側面に第１および第２の絶縁膜を形成し、第１のＭＩＳＦＥＴについてはその上層に形成された部材との接続部を第１の絶縁膜で形成した第３サイドウォールに対して自己整合で形成し、第２のＭＩＳＦＥＴについては高濃度半導体領域を第２の絶縁膜で形成した第２サイドウォールに対して自己整合で形成するため、半導体集積回路装置の集積度を向上するとともにその性能を向上することができる。
【００３２】
すなわち、第１の絶縁膜で形成した第３サイドウォールにより第１のＭＩＳＦＥＴの半導体領域と第１のＭＩＳＦＥＴの上層に形成された部材とを接続する導体部の自己整合性を確保し、第２の絶縁膜で形成した第２サイドウォールにより第２のＭＩＳＦＥＴのいわゆるＬＤＤを形成するに必要な高濃度半導体領域の位置を最適化して第２ＭＩＳＦＥＴの性能を高く保持することが可能となる。つまり、第１の絶縁膜として、一般的な層間絶縁膜の材料であるシリコン酸化膜に対してエッチング選択比を持つ材料たとえばシリコン窒化膜を用いることができ、第２の絶縁膜としてＬＤＤを形成するに必要な注入イオンの阻止能を有するシリコン酸化膜を用いることができ、第１のＭＩＳＦＥＴに対しては第２の絶縁膜は自己整合接合を行うための障害とはならず、一方、第２のＭＩＳＦＥＴに対しては第１および第２の絶縁膜はＬＤＤ形成のための有効なスペーサとして作用させることができる。したがって、第１の絶縁膜については、ＬＤＤ構造を形成するに必要なスペースを考慮して設計する必要がなく、自己整合接続を実現するに十分な膜厚とすればよいため、その膜厚を低減して、第１のＭＩＳＦＥＴを高集積に形成することができ、一方、第２の絶縁膜については、第１のＭＩＳＦＥＴ形成領域におけるゲート電極配線間の間隔を考慮する必要がなく、第２のＭＩＳＦＥＴの性能保持に必要な十分な膜厚のサイドウォールスペーサスペーサを形成することが可能となって、第２のＭＩＳＦＥＴの性能を高性能なものとすることが可能となる。
【００３３】
なお、第１の絶縁膜は、ゲート電極の側面に形成されたシリコン窒化膜からなる第１および第３のサイドウォールスペーサとし、第２の絶縁膜は、第１のサイドウォールスペーサを挟んでゲート電極の側面に形成されたシリコン酸化膜からなる第２のサイドウォールスペーサとすることができる。
【００３４】
また、第１の絶縁膜は、ゲート電極の側面を含む半導体基体に形成されたシリコン窒化膜とし、第２の絶縁膜は、シリコン窒化膜を挟んでゲート電極の側面に形成されたシリコン酸化膜からなるサイドウォールスペーサとすることができる。このような場合、ＭＩＳＦＥＴに接続するための接続孔の開口の際に、エッチング工程をシリコン酸化膜をエッチングするための第１のエッチング工程と、シリコン窒化膜をエッチングするための第２のエッチング工程との２段階のエッチング工程に分け、シリコン窒化膜を第１のエッチング工程のエッチングストッパに用いることが可能である。このようにエッチング工程を２段階に分離することにより、第１のエッチング工程を確実に開口するとともに、第２のエッチング工程において過剰なエッチングを防止することが可能となる。
【００３５】
さらに、本発明の半導体集積回路装置は、第２のＭＩＳＦＥＴにＮチャネルＭＩＳＦＥＴおよびＰチャネルＭＩＳＦＥＴを含み、Ｃ（Complementary)ＭＩＳＦＥＴ構造を有するものとすることができる。このような半導体集積回路装置によれば、ＣＭＩＳＦＥＴ構造により高性能かつ低消費電力の半導体集積回路装置とすることができ、第２のＭＩＳＦＥＴによりＤＲＡＭの周辺回路のみならず、ロジック回路をも構成することができ、メモリおよびロジック混載形の半導体集積回路装置とすることもできる。
【００３６】
（２）本発明の半導体集積回路装置は、前記（１）記載の半導体集積回路装置であって、第１のＭＩＳＦＥＴをＤＲＡＭセルのメモリアレイ領域に配置されたＤＲＡＭの選択ＭＩＳＦＥＴとし、第１のＭＩＳＦＥＴの上層に形成された部材をＤＲＡＭの蓄積容量またはビット線とするものである。
【００３７】
このような半導体集積回路装置によれば、ＤＲＡＭメモリセルの集積度を向上するとともに、前記第２のＭＩＳＦＥＴにより形成される周辺回路の性能を向上し、高速動作等が可能な高性能なＤＲＡＭ集積回路装置とすることができる。
【００３８】
また、選択ＭＩＳＦＥＴの半導体領域にドープされた不純物はリンとし、第２のＭＩＳＦＥＴのうちＮチャネルＭＩＳＦＥＴの低濃度半導体領域または高濃度半導体領域には、少なくともヒ素がドープされているものとすることができる。また、ＮチャネルＭＩＳＦＥＴは、第１のＮチャネルＭＩＳＦＥＴと第２のＮチャネルＭＩＳＦＥＴとを含み、第１のＮチャネルＭＩＳＦＥＴは、ヒ素がドープされた低濃度半導体領域およびヒ素がドープされた高濃度半導体領域を含み、第２のＮチャネルＭＩＳＦＥＴは、リンがドープされた低濃度半導体領域およびヒ素がドープされた高濃度半導体領域を含むことができる。さらに、第１のＮチャネルＭＩＳＦＥＴは低濃度半導体領域の下部の高濃度半導体領域に接する領域にボロンがドープされた半導体領域を含み、第２のＮチャネルＭＩＳＦＥＴはボロンがドープされた半導体領域を含まないものとすることができる。
【００３９】
このように、選択ＭＩＳＦＥＴの半導体領域にドープされる不純物をリンとすることにより選択ＭＩＳＦＥＴの耐圧を向上することができ、ソース、ドレイン間のリーク電流を減少してＤＲＡＭのリフレッシュ特性を向上することができる。また、第１のＮチャネルＭＩＳＦＥＴの低濃度半導体領域および高濃度半導体領域の双方にヒ素をドープすることにより、第１のＮチャネルＭＩＳＦＥＴのチャネル長を短くすることができ、第２のＮチャネルＭＩＳＦＥＴの低濃度半導体領域にリンをドープし高濃度半導体領域にヒ素をドープすることにより、第２のＮチャネルＭＩＳＦＥＴを高耐圧なＭＩＳＦＥＴとすることができる。さらに、第１のＮチャネルＭＩＳＦＥＴにパンチスルーストッパとなるボロンがドープされた半導体領域を形成することによりさらにチャネル長を短くすることが可能となり、第２のＮチャネルＭＩＳＦＥＴにパンチスルーストッパを設けないことによりさらに高耐圧化することが可能となる。
【００４０】
また、選択ＭＩＳＦＥＴの半導体領域の表面にはシリサイド層が形成されず、高濃度半導体領域の表面にはシリサイド層が形成されているものとすることができる。選択ＭＩＳＦＥＴの半導体領域の表面にシリサイド層を設けないことによりチャネル間リークを抑制してリフレッシュ特性に優れたＤＲＡＭを形成することができ、高濃度半導体領域の表面にシリサイド層を設けることにより、第２のＭＩＳＦＥＴの接続孔における接続抵抗および半導体領域のシート抵抗を低減して、高速動作可能なＭＩＳＦＥＴとすることができ、半導体集積回路装置の性能を向上することが可能となる。
【００４１】
さらに、選択ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚に比較して厚いものとすることができる。第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚を薄くすることにより第２のＭＩＳＦＥＴのチャネル長を短くすることができ、選択ＭＩＳＦＥＴのゲート絶縁膜の膜厚を厚くすることにより耐圧に優れたＭＩＳＦＥＴとすることができ、リフレッシュ特性に優れたＤＲＡＭを形成することが可能となる。なお、第２のＭＩＳＦＥＴのチャネル長を短くすることは、ＭＩＳＦＥＴの駆動電流を増加する作用を有し、高性能なすなわち高速動作可能な半導体集積回路装置とすることができるという効果を有するものである。
【００４２】
（３）本発明の半導体集積回路装置は、前記（１）記載の半導体集積回路装置であって、第１のＭＩＳＦＥＴを、そのゲート絶縁膜がトンネル絶縁膜であり、ゲート電極にフローティングゲート電極およびフローティングゲート電極上に絶縁膜を介して形成された制御ゲート電極を含む不揮発性メモリセルのメモリアレイ領域に配置されたフローティングゲート形ＭＩＳＦＥＴとするものである。
【００４３】
このような半導体集積回路装置によれば、前記（２）に記載したＤＲＡＭと同様に、不揮発性メモリセルのメモリアレイ領域を高集積化することができるとともに、第２のＭＩＳＦＥＴで構成される不揮発性メモリの周辺回路のＭＩＳＦＥＴを高性能化することが可能である。
【００４４】
なお、第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚は、第１のＭＩＳＦＥＴのゲート絶縁膜の膜厚に比較して厚いものとすることができる。このように第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚を厚くすることにより、一般的に高い電圧で駆動される不揮発性メモリの周辺回路用ＭＩＳＦＥＴを高耐圧なＭＩＳＦＥＴとすることができる。
【００４５】
（４）本発明の半導体集積回路装置は、前記（２）および（３）に記載したＤＲＡＭおよび不揮発性メモリを両方含むものである。すなわち、第１のＭＩＳＦＥＴには、選択ＭＩＳＦＥＴおよびフローティングゲート形ＭＩＳＦＥＴの両方が含まれるものである。
【００４６】
このような半導体集積回路装置によれば、ＤＲＡＭおよび不揮発性メモリのメモリアレイ領域において高集積化が実現され、それらの周辺回路あるいはロジック回路領域において高性能化された半導体集積回路装置を形成することができる。
【００４７】
なお、ＤＲＡＭのビット線とフローティングゲート形ＭＩＳＦＥＴの上層に形成された配線とは、同一の工程で形成されたものとすることができる。これにより工程を短縮することが可能である。
【００４８】
また、選択ＭＩＳＦＥＴ、フローティングゲート形ＭＩＳＦＥＴ、ＤＲＡＭを駆動する周辺回路またはロジック回路のＭＩＳＦＥＴおよびフローティングゲート形ＭＩＳＦＥＴを駆動する周辺回路のＭＩＳＦＥＴの各ゲート絶縁膜の膜厚は相互に相違し、フローティングゲート形ＭＩＳＦＥＴを駆動する周辺回路のＭＩＳＦＥＴのゲート絶縁膜の膜厚は、フローティングゲート形ＭＩＳＦＥＴのゲート絶縁膜の膜厚に比較して厚く、フローティングゲート形ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、選択ＭＩＳＦＥＴのゲート絶縁膜の膜厚に比較して厚く、選択ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、ＤＲＡＭを駆動する周辺回路またはロジック回路のＭＩＳＦＥＴのゲート絶縁膜の膜厚に比較して厚いものとすることができる。これにより、選択ＭＩＳＦＥＴ、フローティングゲート形ＭＩＳＦＥＴ、ＤＲＡＭを駆動する周辺回路またはロジック回路のＭＩＳＦＥＴおよびフローティングゲート形ＭＩＳＦＥＴを駆動する周辺回路のＭＩＳＦＥＴの各ＭＩＳＦＥＴに最適なゲート絶縁膜の膜厚とすることができる。
【００４９】
なお、前記（１）〜（４）記載の半導体集積回路装置は、第２のＭＩＳＦＥＴが形成された領域に、第２のＭＩＳＦＥＴおよび半導体基体を覆うシリコン窒化膜が形成されているものとすることができる。
【００５０】
このような半導体集積回路装置によれば、周辺回路あるいはロジック回路領域において、半導体基体上にシリコン窒化膜が形成されているため、半導体基体の素子分離領域上に接続孔が形成された場合であっても、素子分離領域を過剰にエッチングすることがなく、素子間リークを発生することがない。この結果、半導体集積回路装置の不良発生を防止し、その信頼性および性能を向上することができる。
【００５１】
（５）本発明の半導体集積回路装置の製造方法は、（ａ）半導体基体の主面にゲート絶縁膜を形成する工程、（ｂ）ゲート絶縁膜上に、ゲート電極およびキャップ絶縁膜を形成する工程、（ｃ）ゲート電極に対して自己整合で第１および第２ＭＩＳＦＥＴの低濃度半導体領域を形成する工程、（ｄ）ゲート電極の側面に第１のサイドウォールスペーサを形成する工程、（ｅ）第１のサイドウォールスペーサの外側に第２のサイドウォールスペーサを形成する工程、（ｆ）第２ＭＩＳＦＥＴの第２のサイドウォールスペーサに対して自己整合で高濃度半導体領域を形成する工程、（ｇ）半導体基体の全面にシリコン酸化膜からなる層間絶縁膜を堆積する工程、（ｈ）第１ＭＩＳＦＥＴの第１のサイドウォールスペーサに対して自己整合で層間絶縁膜および第２のサイドウォールスペーサをエッチングし、接続孔を開口する工程、（ｉ）接続孔に導体部を形成する工程、を含むものである。
【００５２】
また、本発明の半導体集積回路装置の製造方法は、（ａ）半導体基体の主面にゲート絶縁膜を形成する工程、（ｂ）ゲート絶縁膜上に、ゲート電極およびキャップ絶縁膜を形成する工程、（ｃ）ゲート電極に対して自己整合で第１および第２ＭＩＳＦＥＴの低濃度半導体領域を形成する工程、（ｄ）ゲート電極の側面を含む半導体基体の全面にシリコン窒化膜を堆積する工程、（ｅ）シリコン窒化膜を挟んだゲート電極の側面にサイドウォールスペーサを形成する工程、（ｆ）第２ＭＩＳＦＥＴのサイドウォールスペーサに対して自己整合で高濃度半導体領域を形成する工程、（ｇ）半導体基体の全面にシリコン酸化膜からなる層間絶縁膜を堆積する工程、（ｈ）シリコン窒化膜に対して自己整合で層間絶縁膜およびサイドウォールスペーサをエッチングして開口を形成し、さらに開口底部のシリコン窒化膜をエッチングして接続孔を開口する工程、（ｉ）接続孔に導体部を形成する工程、を含むものである。
【００５３】
このような半導体集積回路装置の製造方法によれば、前記した（１）記載の半導体集積回路装置を形成することができる。
【００５４】
（６）本発明の半導体集積回路装置の製造方法は、前記（ｃ）工程において、第１のＭＩＳＦＥＴの半導体領域にリンを注入し、第２のＭＩＳＦＥＴの低濃度半導体領域のうち少なくとも１つ以上の低濃度半導体領域にヒ素を注入することができる。このような半導体集積回路装置の製造方法によれば、第１のＭＩＳＦＥＴの耐圧を向上し、第２のＭＩＳＦＥＴの低濃度半導体領域にヒ素が注入されたものについてはチャネル長を短くすることが可能となる。
【００５５】
また、前記（ａ）工程において、第１のＭＩＳＦＥＴのゲート絶縁膜と、第２のＭＩＳＦＥＴのゲート絶縁膜とは、同一の工程で形成することができる。
【００５６】
このような場合、ゲート絶縁膜の形成工程を短縮して工程を簡略化することができる。
【００５７】
また、（ａ）工程においてゲート絶縁膜の形成を、第１および第２のＭＩＳＦＥＴが形成される領域に第１のゲート絶縁膜を形成する工程、第２のＭＩＳＦＥＴが形成される領域の第１のゲート絶縁膜を選択的に除去する工程、第２のＭＩＳＦＥＴが形成される領域に第２のゲート絶縁膜を形成する工程が含まれるものとすることができる。このような場合、第１および第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚を相互に異なるものとすることができ、第１のゲート絶縁膜を形成した後に第２のゲート絶縁膜を形成するため、第２のゲート絶縁膜を第１のゲート絶縁膜よりも薄く形成することが可能である。
【００５８】
（７）本発明の半導体集積回路装置の製造方法は、前記（５）記載の半導体集積回路装置の製造方法であって、ゲート絶縁膜を不揮発性メモリを構成するフローティングゲート形ＭＩＳＦＥＴのトンネル絶縁膜とし、ゲート電極の形成には、トンネル絶縁膜上にフローティングゲート形ＭＩＳＦＥＴのフローティングゲート電極を形成する工程およびフローティングゲート電極上に絶縁膜を介してフローティングゲート形ＭＩＳＦＥＴの制御ゲート電極を形成する工程を含めることができる。このような半導体集積回路装置の製造方法によれば、メモリアレイ領域において高集積化し、周辺回路領域において高性能化を実現した不揮発性メモリを形成することができる。
【００５９】
（８）本発明の半導体集積回路装置の製造方法は、前記（５）または（６）記載の半導体集積回路装置の製造方法であって、（ａ）工程の前に、半導体基体の主面上に不揮発性メモリを構成するフローティングゲート形ＭＩＳＦＥＴのトンネル絶縁膜を形成し、トンネル絶縁膜上にフローティングゲート形ＭＩＳＦＥＴのフローティングゲート電極を形成する工程を有するものである。
【００６０】
このような半導体集積回路装置の製造方法によれば、メモリアレイ領域において高集積化し、周辺回路領域において高性能化を実現したＤＲＡＭおよび不揮発性メモリが混載された半導体集積回路装置を製造することができる。
【００６１】
なお、（ｂ）工程におけるゲート電極の形成と、フローティングゲート形ＭＩＳＦＥＴの制御ゲート電極の形成とを、同一の工程で形成し、工程を簡略化することも可能である。
【００６２】
さらに、トンネル絶縁膜の膜厚を、（ａ）工程におけるゲート絶縁膜の膜厚よりも厚く形成することも可能である。
【００６３】
（９）本発明の半導体集積回路装置の製造方法は、前記（５）〜（８）記載の半導体集積回路装置の製造方法であって、（ｇ）工程の前に、第２のＭＩＳＦＥＴが形成される領域に第２のシリコン窒化膜を堆積し、第２のＭＩＳＦＥＴとその上層に形成される部材とを接続する導電部が形成される領域の層間絶縁膜を第２のシリコン窒化膜に対してエッチング選択比がとれる条件でエッチングして開口を形成し、さらに開口底部の第２のシリコン窒化膜をエッチングして接続孔を開口し、導電部を形成する工程を有するものとすることができる。
【００６４】
このような半導体集積回路装置の製造方法によれば、第２のシリコン窒化膜により層間絶縁膜のエッチングをストップし、層間絶縁膜に比較して極めて薄くすることができる第２のシリコン窒化膜をその後エッチングすることができるため、エッチングのオーバーエッチは第２のシリコン窒化膜の膜厚の２分の１に相当する程度で十分であり、接続孔が半導体基体の素子分離領域にかかった場合であっても素子分離領域が過剰にエッチングされることがない。この結果、エッチング工程のプロセスマージンが確保されるとともに、素子分離領域の素子分離能が確保され、半導体集積回路装置の性能および信頼性を確保することができる。
【００６５】
なお、第２のシリコン窒化膜は、第１の絶縁膜として形成されるシリコン窒化膜と同一の工程で形成することが可能である。
【００６６】
以上開示される発明のうち、代表的なものによって得られる効果を簡単にまとめて説明すれば以下のとおりである。
【００６７】
（１）ＤＲＡＭまたは不揮発性メモリを搭載した半導体集積回路装置において、ＤＲＡＭまたは不揮発性メモリのメモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供することができる。
【００６８】
（２）ＤＲＡＭおよび電気的書き換え可能な不揮発性メモリを搭載した半導体集積回路装置において、メモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供することができる。
【００６９】
（３）ＤＲＡＭのリフレッシュ特性に優れるとともに高性能な半導体集積回路技術を提供することができる。
【００７０】
（４）接続孔開孔の際の半導体基体の素子分離領域の過剰エッチングを防止して、信頼性の高い半導体集積回路技術を提供することができる。
【００７１】
（５）ＤＲＡＭおよび電気的書き換え可能な不揮発性メモリを搭載した半導体集積回路装置において、その製造工程を簡略化することができる。
【発明を実施するための最良の形態】
【００７２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００７３】
（実施の形態１）
【００７４】
図１は本発明の一実施の形態である半導体集積回路装置の一例を示した要部断面図である。図２は本実施の形態１の半導体集積回路装置に含まれるＤＲＡＭのメモリセル領域における平面図であり、図３は本実施の形態１の半導体集積回路装置のブロック図である。また、図４は本実施の形態１の半導体集積回路装置に含まれるＤＲＡＭの等価回路図である。
【００７５】
本実施の形態１の半導体集積回路装置は、図１の領域Ａに示すように、ＤＲＡＭのメモリセルを構成する情報記憶用蓄積容量素子Ｃ２，Ｃ３と、これに接続された選択ＭＩＳＦＥＴＱｓ２，Ｑｓ３およびこれらに隣接するワード線ＷＬ１，ＷＬ４を含むものである。図１に示すＤＲＡＭの断面は、図２に示すＤＲＡＭのメモリセル領域の平面図のＩ−Ｉ線断面を示したものである。また、本実施の形態１の半導体集積回路装置は、図１の領域Ｂに示すように、ＤＲＡＭのメモリセル以外の周辺回路あるいは他の論理回路を構成するためのＮチャネルＭＩＳＦＥＴＱｎ１、ＰチャネルＭＩＳＦＥＴＱｐ１および第２のＮチャネルＭＩＳＦＥＴＱｎ２を含むものである。
【００７６】
また、本実施の形態１の半導体集積回路装置は、図３に示すように、情報処理部ＣＰＵ、入出力部ＰＯＲＴ、アナログデジタル回路部ＡＤＣ、タイマー等の他の論理回路部ＬＧ、ＯＳ等のデータ記憶用のＲＯＭおよびメモリとしてのＤＲＡＭを同一の半導体基体１に形成されたマイクロコンピュータであり、各々の回路はバスＢＵＳにより相互に接続されている。そして、ＮチャネルＭＩＳＦＥＴＱｎ１とＰチャネルＭＩＳＦＥＴＱｐ１とは情報処理部ＣＰＵ等の論理構成に使用することができる。
【００７７】
また、図４の等価回路に示すように、１ビットのメモリセルは情報記憶用蓄積容量素子Ｃと選択ＭＩＳＦＥＴＱｓ（Ｑｓ２，Ｑｓ３）とで構成され、情報記憶用蓄積容量素子Ｃと選択ＭＩＳＦＥＴＱｓ（Ｑｓ２，Ｑｓ３）は直列に接続される。選択ＭＩＳＦＥＴＱｓのゲート電極はワード線ＷＬ（ＷＬ０，ＷＬ１，ＷＬｎ）に電気的に接続され、かつ、一体に構成される。ワード線ＷＬは、ワード線ドライバＷＤに接続されている。選択ＭＩＳＦＥＴＱｓのソースまたはドレイン領域の一方は、情報記憶用蓄積容量素子Ｃの一方の電極と電気的に接続される。また選択ＭＩＳＦＥＴＱｓのソースまたはドレイン領域の他方はビット線ＢＬに接続され、ビット線ＢＬはセンスアンプＳＡに接続されている。このように、１ビットのメモリセルは、ワード線ＷＬとビット線ＢＬとの交点に配置される。後述するように、ワード線ＷＬは第１方向に延在し、ビット線ＢＬは第１方向に垂直な第２方向に延在する。
【００７８】
なお、センスアンプＳＡは特に限定はされないが、前記ＮチャネルＭＩＳＦＥＴＱｎ１とＰチャネルＭＩＳＦＥＴＱｐ１で構成することができる。ワード線ドライバＷＤを構成するＮチャネルＭＯＳＦＥＴは後述するようにＮチャネルＭＩＳＦＥＴＱｎ１とは低濃度の半導体領域の不純物が異なるＮチャネルＭＩＳＦＥＴＱｎ２で構成することができる。さらにこのＮチャネルＭＩＳＦＥＴＱｎ２はチャージポンプ回路や必要に応じて入出力部ＰＯＲＴ等で、ＮチャネルＭＩＳＦＥＴＱｎ１よりも高い電圧で動作する回路部に使用される。
【００７９】
次に図１の要部断面図を用いて各部の構成を説明する。
【００８０】
１ビットのメモリセルは情報記憶用蓄積容量素子Ｃ（Ｃ２，Ｃ３）と選択ＭＩＳＦＥＴＱｓ（Ｑｓ２，Ｑｓ３）とから構成される。選択ＭＩＳＦＥＴＱｓはＰ形の半導体基体１の主面に形成されたＰ形ウエル領域５に形成される。メモリセルのＰ形ウエル領域５はＮ形のＮ形半導体領域３でＰ形の半導体基体１から電気的に分離されている。これにより同一の半導体基体１に搭載された他の回路からのノイズの防止やＤＲＡＭのビット線蓄積容量を低減するために選択ＭＩＳＦＥＴＱｓのチャネル領域であるＰ形ウエル領域５に基板バイアスを印加することができる。
【００８１】
選択ＭＩＳＦＥＴＱｓは、Ｐ形ウエル領域５においてフィールド絶縁膜２で規定された活性領域５ｂに形成され、Ｐ形ウエル領域５（チャネル形成領域）、ゲート絶縁膜６、ゲート電極７およびソース・ドレイン領域を構成する一対の低濃度に不純物がドープされた低濃度Ｎ形半導体領域９から構成される。ゲート電極７は低抵抗化のためにリン（Ｐ）等からなる不純物を含んだシリコン膜あるいはシリコン膜上部にタングステンシリサイド（ＷＳｉ）等のシリサイドまたはタングステン（Ｗ）等の金属膜を形成した多層構造とすることができる。
【００８２】
ゲート電極７の上部は窒化シリコン膜８で覆われ、ゲート電極７および窒化シリコン膜８の側面には窒化シリコンからなる第１サイドウォールスペーサ１４と酸化シリコンからなる第２サイドウォールスペーサ１５とが形成されている。なお、窒化シリコン膜８は、ゲート電極７上に同じパターンを有するように構成される。
【００８３】
低濃度Ｎ形半導体領域９には不純物として、たとえばリンをドープすることができる。これにより、ゲート電極７の端部とＰ形ウエル領域５との間での電界強度（ドレイン端部における電界強度）を弱め、さらに不純物注入時に発生する結晶欠陥の発生を防止してリーク電流を減らし、リフレッシュ時間を長くすることができる。
【００８４】
また、後述する図６に示すように、選択ＭＩＳＦＥＴＱｓは、２つのメモリセルを一単位としてフィールド絶縁膜２でメモリセルと電気的に分離され、活性領域５ｂはフィールド絶縁膜２で規定されている。
【００８５】
選択ＭＩＳＦＥＴＱｓの一方の低濃度Ｎ形半導体領域９は接続孔１９を介して導電体２０に接続され、導電体２０は情報記憶用蓄積容量素子Ｃの一方の電極に接続されている。
【００８６】
導電体２０は窒化シリコンからなる第１サイドウォールスペーサ１４に対して自己整合で形成されている。すなわち接続孔１９がゲート電極７の側面に形成された窒化シリコンからなる第１サイドウォールスペーサ１４に対して自己整合で形成されている。このように、導電体２０が第１サイドウォールスペーサ１４に対して自己整合で低濃度Ｎ形半導体領域９と接続できるのは第２サイドウォールスペーサ１５が後に説明する絶縁膜１８と同一の材料である酸化シリコンで形成され、かつ、第２サイドウォールスペーサ１５および絶縁膜１８は、第１サイドウォールスペーサ１４とエッチングレートが異なる材料で形成されているためである。すなわち、絶縁膜１８および第２サイドウォールスペーサ１５をエッチングするとき、第１サイドウォールスペーサ１４は酸化シリコンに比べてエッチングされにくい条件で行う。これにより、エッチングにより接続孔１９を形成するとき、導電体２０が第１サイドウォールスペーサ１４に対して自己整合で接続されているため接続孔１９の開口を大きくし、マージンを大きくとれるためゲート電極７の間隔を小さくして集積度を向上することが可能となる。すなわち、図１８を用いて後述するように、第２方向に隣接するワード線ＷＬ間の間隔、すなわちゲート電極７間の間隔を小さくして集積度を向上しても、接続孔１９の開口を大きくとることができ、コンタクト抵抗を低減することができる。また、接続孔１９をリソグラフィで形成する際に、第２方向における合わせ余裕を小さくすることができるので、第２方向における間隔を縮小することができる。
【００８７】
なお、本実施の形態１においては接続孔１９はゲート電極７の上部に位置しないように形成されているが、ゲート電極７の上部にも窒化シリコン膜８が形成されているので接続孔１９をゲート電極７に位置するように開孔してもよい。これによりマージンをさらに大きくすることができる。
【００８８】
選択ＭＩＳＦＥＴＱｓの他方の低濃度Ｎ形半導体領域９は接続孔２１を介してビット線ＢＬと一体に構成されて導電体２２に接続されている。
【００８９】
導電体２２は導電体２０と同様に、ゲート電極７の側面に形成された窒化シリコンからなる第一サイドウォールスペーサに対して自己整合で形成されている。また、前記接続孔１９と同様に、ビット線ＢＬへの接続孔２１もゲート電極７の上部に延びて位置するようにしてもよい。これにより、接続孔１９と同様に接続孔２１の開口を大きくし、マージンを大きくとれるため、ゲート電極７の間隔（ワード線ＷＬの間隔）を小さくして集積度を向上することが可能となる。すなわち、図２０を用いて後述するように、第２方向に隣接するメモリセルの選択ＭＩＳＦＥＴＱｓの間隔、すなわちゲート電極７間の間隔を小さくして集積度を向上させても、接続孔２１の開口を大きくとることができ、コンタクト抵抗を低減することができる。また、接続孔２１をリソグラフィで形成する際に、第２方向における合わせ余裕を小さくすることができるので、第２方向における間隔を縮小できる。
【００９０】
また、導電体２０および導電体２２は低抵抗化のためにリン等からなる不純物を含んだシリコンあるいはＷＳｉ等のシリサイドとしてもよい。
【００９１】
情報記憶用蓄積容量素子Ｃは一方の電極（下部電極）を構成する導電体２５と導電体２７、誘電体膜２８と他方の電極を構成する上部電極２９とから構成されている。図２２を用いて後述するように、導電体２５および導電体２７は接続孔２４を介して導電体２０に接続され、他の情報記憶用蓄積容量素子Ｃの一方の電極と一つずつ電気的に分離され、各々の一方の電極はこれに対応した一つの選択ＭＩＳＦＥＴＱｓの一方の低濃度Ｎ形半導体領域９に接続されている。情報記憶用蓄積容量素子Ｃの他方の電極は複数のメモリセル間で電気的に接続され、図示しない領域において、たとえば電源電圧の１／２であるプレート電位の発生回路に接続されている。
【００９２】
導電体２５、導電体２７および上部電極２９は、たとえば低抵抗化のためにリン等からなる不純物を含んだシリコン膜から形成されている。誘電体膜２８は、たとえば窒化シリコン膜と酸化シリコン膜とからなる積層膜、あるいは酸化タンタル膜等から形成されている。
【００９３】
ＮチャネルＭＩＳＦＥＴＱｎ１はＰ形ウエル領域５に形成され、Ｐ形ウエル領域５（チャネル形成領域）、ゲート絶縁膜６、ゲート電極７、ソースおよびドレインを構成する一対の低濃度Ｎ形半導体領域１０および高濃度Ｎ形半導体領域１６から構成される。低濃度Ｎ形半導体領域１０の下部にはＮチャネルＭＩＳＦＥＴＱｎ１のゲート長を短くして短チャネルなＮチャネルＭＩＳＦＥＴを得るためにＰ形半導体領域１１が形成されている。Ｐ形半導体領域１１はいわゆるＭＩＳＦＥＴのパンチスルーストッパの働きをしている。
【００９４】
ＤＲＡＭの選択ＭＩＳＦＥＴＱｓと同様にゲート電極７の上部には窒化シリコン膜８が形成され、ゲート電極７の側面には窒化シリコンからなる第１サイドウォールスペーサ１４と酸化シリコンからなる第２サイドウォールスペーサ１５が形成されている。そして、高濃度Ｎ形半導体領域１６は後述するように酸化シリコンからなる第２サイドウォールスペーサ１５に対して自己整合で形成されている。このように高濃度Ｎ形半導体領域１６を第２サイドウォールスペーサ１５に対して自己整合で形成するため、第２サイドウォールスペーサ１５の厚さを最適化してＮチャネルＭＩＳＦＥＴＱｎ１の性能を向上することができる。
【００９５】
低濃度Ｎ形半導体領域１０はゲート長の短チャネルなＮチャネルＭＩＳＦＥＴを得るためにたとえばヒ素（Ａｓ）が不純物として注入されている。ヒ素はリンに比べて熱拡散係数が小さいので横方向の拡散を短くできるため、ゲート長の短チャネルなＮチャネルＭＩＳＦＥＴを得ることができる。さらに熱拡散係数が小さいことから低濃度Ｎ形半導体領域１０の濃度を高くでき、この結果寄生抵抗も小さくできるので高性能なＮチャネルＭＩＳＦＥＴを得ることができる。なお、低濃度Ｎ形半導体領域１０は、ゲート電極７および窒化シリコン膜８に対して自己整合的に形成される。
【００９６】
低濃度Ｎ形半導体領域１０の下部にパンチスルーストッパとして作用するＰ形半導体領域１１はボロン（Ｂ）を不純物として注入して形成されている。このＰ形半導体領域１１が設けられているため空乏層の延びを抑えることができ、さらに短チャネル特性を良好にすることができる。
【００９７】
ＰチャネルＭＩＳＦＥＴＱｐ１はＮ形ウエル領域４内に形成され、Ｎ形ウエル領域４（チャネル形成領域）、ゲート絶縁膜６、ゲート電極７、ソースおよびドレインを構成する一対の低濃度Ｐ形半導体領域１２および高濃度Ｐ形半導体領域１７から構成される。低濃度Ｐ形半導体領域１２は、チャネル形成領域と高濃度Ｐ形半導体領域１７との間に形成される。低濃度Ｐ形半導体領域１２の下部にはＰチャネルＭＩＳＦＥＴＱｐ１のゲート長を短くして短チャネルなＰチャネルＭＩＳＦＥＴを得るためにＮ形半導体領域１３が形成されている。Ｎ形半導体領域１３はいわゆるＭＩＳＦＥＴのパンチスルーストッパの働きをしている。ＤＲＡＭの選択ＭＩＳＦＥＴＱｓと同様にゲート電極７の上部には窒化シリコン膜８が形成され、ゲート電極７および窒化シリコン膜８の側面には窒化シリコンからなる第１サイドウォールスペーサ１４と酸化シリコンからなる第２サイドウォールスペーサ１５が形成されている。そして、高濃度Ｐ形半導体領域１７は後述するように酸化シリコンからなる第２サイドウォールスペーサ１５に対して自己整合で形成されている。このように高濃度Ｐ形半導体領域１７を第２サイドウォールスペーサ１５に対して自己整合で形成するため、第２サイドウォールスペーサ１５の厚さを最適化してＰチャネルＭＩＳＦＥＴＱｐ１の性能を向上することができる。これにより、高濃度Ｐ形半導体領域１７が低濃度Ｐ形半導体領域１２を越えて拡散しないようにすることができる。
【００９８】
低濃度Ｐ形半導体領域１２はボロンを不純物として注入されている。低濃度Ｐ形半導体領域１２の下部にパンチスルーストッパとして作用するＮ形半導体領域１３はヒ素またはリンを不純物として注入して形成されている。このＮ形半導体領域１３が設けられているため空乏層の延びを抑えることができ、さらに短チャネル特性を良好にすることができる。
【００９９】
ＮチャネルＭＩＳＦＥＴＱｎ２はＰ形ウエル領域５に形成され、Ｐ形ウエル領域５（チャネル形成領域）、ゲート絶縁膜６、ゲート電極７、ソースおよびドレインを構成する一対の低濃度Ｎ形半導体領域１０ｂおよび高濃度Ｎ形半導体領域１６ｂから構成される。低濃度Ｎ形半導体領域１０ｂは、チャネル形成領域と高濃度Ｎ形半導体領域１６ｂとの間に形成される。ＤＲＡＭの選択ＭＩＳＦＥＴＱｓと同様にゲート電極７の上部には窒化シリコン膜８が形成され、ゲート電極７の側面には窒化シリコンからなる第１サイドウォールスペーサ１４と酸化シリコンからなる第２サイドウォールスペーサ１５が形成されている。そして、低濃度Ｎ形半導体領域１０ｂはゲート電極７および窒化シリコン膜８に対して自己整合で形成され、高濃度Ｎ形半導体領域１６ｂは後述するように酸化シリコンからなる第２サイドウォールスペーサ１５に対して自己整合で形成されている。このように高濃度Ｎ形半導体領域１６ｂを第２サイドウォールスペーサ１５に対して自己整合で形成して、高濃度Ｎ形半導体領域１６ｂが低濃度Ｎ形半導体領域１０ｂを越えて拡散せずに、かつ、低濃度Ｎ形半導体領域１０ｂで電界強度を緩和するとともに所定の抵抗値を持つように第２サイドウォールスペーサ１５の厚さを最適化してＮチャネルＭＩＳＦＥＴＱｎ２の性能を向上することができる。すなわち、ＮチャネルＭＩＳＦＥＴＱｎ２の性能を向上するため、第２サイドウォールスペーサ１５の厚さを最適化したとしても、メモリセルアレイにおいて、第２方向におけるワード線ＷＬ間すなわち選択ＭＩＳＦＥＴＱｓのゲート電極７間の間隔を小さくできるとともに、接続孔１９，２１の開口を大きくし、マージンを大きくとれるので、コンタクト抵抗を低減することができる。
【０１００】
低濃度Ｎ形半導体領域１０ｂには不純物としてたとえばリンを注入し、その下部にはＰ形半導体領域のパンチスルーストッパが設けられていない。このように、ＮチャネルＭＩＳＦＥＴＱｎ２の低濃度Ｎ形半導体領域１０ｂの不純物がリンで形成されているので、同じ低濃度Ｎ形半導体領域１０をヒ素で形成したＮチャネルＭＩＳＦＥＴＱｎ１よりも耐圧を高くできる。また、パンチスルーストッパが設けられていないため耐圧を高くすることができる。このＮチャネルＭＩＳＦＥＴＱｎ２はＤＲＡＭのワード線ドライバＷＤやチャージポンプ回路あるいは入出力部ＰＯＲＴ等、ＮチャネルＭＩＳＦＥＴＱｎ１よりも高い電圧での動作が必要な回路に使用することができる。
【０１０１】
ＮチャネルＭＩＳＦＥＴＱｎ１、ＮチャネルＭＩＳＦＥＴＱｎ２、ＰチャネルＭＩＳＦＥＴＱｐ１の各ソースおよびドレインを構成する半導体領域は接続孔３０を介して、第一の配線３２に接続される接続部材３１に接続されている。接続部材３１は必要に応じてＭＩＳＦＥＴのゲート電極７の側面に形成された窒化シリコンからなる第１サイドウォールスペーサ１４に対して自己整合で形成することができる。図１においてはＰチャネルＭＩＳＦＥＴＱｐ１の左側の接続領域が該当する。
【０１０２】
さらに、各々の第一の配線３２は接続孔３４を介して、第二の配線３６と接続される接続部材３５に接続され、各々の第二の配線３６は接続孔３８を介して、第三の配線４０と接続される接続部材３９に接続されている。そして、その上部にはパッシベーション膜４１が形成され、パッシベーション膜４１にはボンディング領域４２が形成されている。
【０１０３】
上下の配線を接続する接続部材３１，３５，３９は特に限定されないがタングステン（Ｗ）を用いることができる。配線３２，３６，４０は特に限定されないが窒化チタン（ＴｉＮ）と銅（Ｃｕ）を含むアルミニウム（Ａｌ）との積層膜で形成することができる。
【０１０４】
各々の配線３２，３６，４０は、絶縁膜１８，２３，３３，３７により絶縁され、絶縁膜１８，２３，３３，３７は酸化シリコン膜あるいはボロン、リンの一方または両方を含むドープされた酸化シリコン膜で形成することができる。パッシベーション膜４１は酸化シリコン膜あるいはボロン、リンの一方または両方を含むドープされた酸化シリコン膜またはその上部に形成された窒化シリコン膜で形成することができる。
【０１０５】
次に、本実施の形態１の半導体集積回路装置の製造方法を図５〜図２５を用いて説明する。図５〜図２５は、本実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図または平面図である。
【０１０６】
まず、図５および図６に示すように、Ｐ形の半導体基体１の所定領域にフィールド絶縁膜２を形成する。フィールド絶縁膜２は公知の窒化シリコンによる選択酸化法によるＬＯＣＯＳ（Local Oxidation of Silicon）法あるいは次に概要を説明する浅溝アイソレーション法等により形成することができる。
浅溝アイソレーション法はＰ形の半導体基体１の主平面に図示しない酸化シリコン膜および窒化シリコン膜を順次形成する。そしてフォトレジスト等によりフィールド絶縁膜２の形成領域の前記酸化シリコン膜と窒化シリコン膜を除去した後、Ｐ形の半導体基体１を深さ方向にたとえば０.３〜０.４μｍの溝を形成する。次に前記窒化シリコン膜を酸化マスクとして前記溝の側面と底面に熱酸化シリコンを形成する。そして、ＣＶＤ（Chemical Vapor Deposition)法により全面に酸化シリコン膜を堆積した後に、ＣＭＰ（Chemical Mechanical Polishing)法あるいはドライエッチング法により溝以外の領域の前記ＣＶＤ法による酸化シリコン膜を除去して、構内に酸化シリコンを選択的に埋め込む。酸化性雰囲気で前記ＣＶＤ法による酸化シリコン膜のデンシファイ（緻密化のための熱処理）を行う。そして、前記窒化シリコン膜を除去することにより浅溝アイソレーション法によるフィールド絶縁膜２を形成することができる。残った部分は活性領域５ｂを形成する。
次に、図７に示すように、Ｎ形半導体領域３を形成する。Ｎ形半導体領域３は、たとえばフォトレジストをマスクにして、リンをイオン注入法により、加速エネルギ５００〜１０００ｋｅＶ、ドーズ量約１×１０１２atoms/cm２の条件で１、あるいは条件を変えて数回注入することにより形成することができる。この後、１０００℃程度の熱処理により不純物の活性化を行う。この場合、１％程度の酸素を含む窒素雰囲気で２０〜３０分程度行うことができる。望ましくは赤外線による加熱を用いたＲＴＡ（Rapid Thermal Annealing)法により短時間で熱処理を行い、不純物分布の制御を行うことができる。
【０１０７】
次にＮ形ウエル領域４とＰ形ウエル領域５を形成する。Ｎ形ウエル領域４はたとえばフォトレジストをマスクにして、リンをイオン注入法により、加速エネルギ３００〜５００ｋｅＶ、ドーズ量約１×１０１３atoms/cm２の条件で１回あるいは条件を変えて数回注入することにより形成することができる。Ｐ形ウエル領域５はたとえばフォトレジストをマスクにして、ボロンをイオン注入法により、加速エネルギ２００〜３００ｋｅＶ、ドーズ量約１×１０１３atoms/cm２の条件で１回あるいは条件を変えて数回注入することにより形成することができる。この後、１０００℃程度の熱処理により不純物の活性化を行う。この場合、１％程度の酸素を含む窒素雰囲気で２０〜３０分程度行うことができる。望ましくはＲＴＡ法により短時間熱処理を行い、不純物分布の制御を行うことができる。
【０１０８】
次に、図８および図９に示すように、Ｐ形の半導体基体１上の酸化シリコン膜を除去して新たに清浄なゲート絶縁膜６を形成する。ゲート絶縁膜６は７００〜８００℃の熱酸化法で酸化シリコン膜を形成した後に、ＮＯあるいはＮ２Ｏからなる酸化窒素雰囲気にて熱処理することにより窒素を含んだ酸化シリコン膜からなるゲート絶縁膜６を形成する。酸化窒素雰囲気の熱処理はＮＯ雰囲気の場合は９００〜１０００℃、Ｎ２Ｏ雰囲気の場合は１０００〜１１００℃で２０〜３０分程度行うことができる。あるいはＲＴＡ法により１０００〜１１００℃の短時間熱処理を行う。この熱処理によりゲート絶縁膜６とＰ形の半導体基体１の界面が良好となり、ＭＩＳＦＥＴの動作により発生するホットキャリアによるゲート絶縁膜６の劣化を抑制できる。この界面が良好になるのは、ゲート絶縁膜６と半導体基体１との界面にＳｉ−Ｏ結合よりも強い結合を有するＳｉ−Ｎ結合が形成されるからと考えられている。
【０１０９】
ゲート絶縁膜６の膜厚は動作時の最大電界が５ＭｅＶ／ｃｍ以下になるように設定する。たとえば、3.３Ｖで動作する場合は７〜９ｎｍ、2.５Ｖで動作する場合は５〜７ｎｍ、1.８Ｖで動作する場合には４〜５ｎｍに設定することができる。
【０１１０】
次にゲート電極７と窒化シリコン膜８とを順次形成する。ゲート電極７は低抵抗化のためにリン等からなる不純物を含んだシリコン膜あるいはシリコン膜の上部にＷＳｉ等のシリサイドまたはＷ等の金属を形成した多層構造で構成されている。これらの導体膜をＣＶＤ法あるいはスパッタ法で全面に堆積させ、次に、窒化シリコン膜８をＣＶＤ法あるいはプラズマＣＶＤ法で全面に堆積させた後、たとえばフォトレジストをマスクにして窒化シリコン膜および導電膜を順次所定のパターンでパターニングを行う。これによりＤＲＡＭのメモリセルの選択ＭＩＳＦＥＴＱｓ、ＮチャネルＭＩＳＦＥＴＱｎ１、ＮチャネルＭＩＳＦＥＴＱｎ２やＰチャネルＭＩＳＦＥＴＱｐ１等のゲート電極７、第１方向に延在するワード線ＷＬを形成する。ゲート電極７のチャネル長は０.２〜０.４μｍ程度に形成する。このゲート電極７、ワード線ＷＬの上部には窒化シリコン膜８が同じ平面パターンを有するように形成される。
【０１１１】
なお、ＭＩＳＦＥＴのしきい値（Ｖｔｈ）を制御するチャネル不純物の注入はゲート絶縁膜６の形成前あるいはゲート電極７の形成後にイオン注入法で形成することができる。
【０１１２】
次に、図１０および図１１に示すように、選択ＭＩＳＦＥＴＱｓの低濃度Ｎ形半導体領域９とＮチャネルＭＩＳＦＥＴＱｎ２の低濃度Ｎ形半導体領域１０ｂをフォトレジストをマスクにして選択的に形成する。低濃度Ｎ形半導体領域９，１０ｂは、たとえばイオン注入法により、リンを加速エネルギ２０〜４０ｋｅＶ、ドーズ量約５×１０１３atoms/cm２の条件で注入して形成する。このように低濃度Ｎ形半導体領域９，１０ｂは、ゲート電極７および窒化シリコン膜８に対して自己整合的に不純物を導入することにより形成される。すなわち、低濃度Ｎ形半導体領域９，１０ｂは、ゲート電極７および窒化シリコン膜８に対して自己整合的に形成される。
【０１１３】
次に、ＮチャネルＭＩＳＦＥＴＱｎ１の低濃度Ｎ形半導体領域１０とその下部のＰ形半導体領域１１をフォトレジストをマスクにして選択的に形成する。低濃度Ｎ形半導体領域１０は、たとえばイオン注入法により、ヒ素を加速エネルギ２０〜４０ｋｅＶ、ドーズ量約１×１０１４atoms/cm２の条件で注入して形成する。この場合、特に限定されないがゲート電極７の側面に対して３０〜５０度傾けて（Ｐ形半導体領域の垂線に対して３０〜５０度傾けて）注入することができる。これによりゲート電極７の下部にも低濃度Ｎ形半導体領域１０が形成されるのでホットキャリア耐性を良くすることができる。このように、低濃度Ｎ形半導体領域１０は、ゲート電極７および窒化シリコン膜８に対して自己整合的に不純物を導入することにより形成される。すなわち、低濃度Ｎ形半導体領域１０は、ゲート電極７および窒化シリコン膜８に対して自己整合的に形成される。
【０１１４】
Ｐ形半導体領域１１は、たとえばイオン注入法により、ボロンを加速エネルギ１０〜２０ｋｅＶ、ドーズ量約１×１０１３atoms/cm２の条件で注入して形成する。この場合、特に限定されないがゲート電極７の側面に対して３０〜５０度傾けて（Ｐ形半導体領域の垂線に対して３０〜５０度傾けて）注入することができる。これにより低濃度Ｎ形半導体領域１０の下部に充分に回り込ませることができるので良好な短チャネル特性を得ることができる。
【０１１５】
さらに、ＰチャネルＭＩＳＦＥＴＱｐ１の低濃度Ｐ形半導体領域１２とその下部のＮ形半導体領域１３を形成する。低濃度Ｐ形半導体領域１２は、たとえばイオン注入法により、ボロンを加速エネルギ５〜１０ｋｅＶ、ドーズ量約５×１０１３atoms/cm２の条件で注入して形成する。この場合、特に限定されないがゲート電極７の側面に対して３０〜５０度傾けて（Ｐ形半導体領域の垂線に対して３０〜５０度傾けて）注入することができる。Ｎ形半導体領域１３は、たとえばイオン注入法により、リンを加速エネルギ５０〜８０ｋｅＶ、ドーズ量約１×１０１３atoms/cm２の条件で注入して形成する。この場合、特に限定されないがゲート電極７の側面に対して３０〜５０度傾けて（Ｐ形半導体領域の垂線に対して３０〜５０度傾けて）注入することができる。これにより低濃度Ｐ形半導体領域１２の下部に充分に回り込ませることが出来るので良好な短チャネル特性を得ることができる。
【０１１６】
この後、８５０℃程度の熱処理により不純物の活性化を行う。この場合、１％程度の酸素を含む窒素雰囲気で２０〜３０分程度行う。望ましくはＲＴＡ法により１０００℃程度の短時間熱処理を行い、不純物分布の制御を行うことができる。
【０１１７】
なお、好ましくは、前記各低濃度半導体領域を形成する前に７００〜８００℃程度で酸化性雰囲気で熱処理を行うことができる。これによりゲート電極７のパターニング時に薄くなったゲート電極７の端部を補強でき、そのためゲート耐圧を向上することができる。
【０１１８】
次に、図１２および図１３に示すように、ゲート電極７および窒化シリコン膜８の側面に窒化シリコンからなる第１サイドウォールスペーサ１４を形成する。第１サイドウォールスペーサ１４はＣＶＤ法あるいはプラズマＣＶＤで窒化シリコン膜を全面に堆積した後に異方性ドライエッチングでエッチングすることにより形成することができる。窒化シリコンからなる第１サイドウォールスペーサ１４の厚さはゲート電極７の下部でチャネル長方向（第２方向）における厚さｔ1が０.０４〜０.０８μｍ程度になるように形成する。これによりゲート電極７は上部を窒化シリコン膜８、側面を窒化シリコン膜からなる第１サイドウォールスペーサ１４で覆われることとなり、後に説明する接続孔１９，２１の開口の際に自己整合な接続孔の開口を実現できる。また、第１サイドウォールスペーサ１４の厚さｔ1を０.０４〜０.０８μｍ程度に薄く形成することができるため、第２方向における選択ＭＩＳＦＥＴＱｓのゲート電極７間の間隔を小さくして半導体集積回路装置の高集積化を図ることができる。
【０１１９】
なお、窒化シリコンからなる第１サイドウォールスペーサ１４を薄く形成して、前記低濃度の半導体領域をこの第１サイドウォールスペーサ１４の形成後に形成してもよい。この場合にはさらに短チャネルな特性を得ることができる。すなわち、図４８に示すように、第１サイドウォールスペーサ１４を形成した後、図４９に示すように低濃度Ｎ形半導体領域９，１０，１０ｂおよび低濃度Ｐ形半導体領域１２は、第１サイドウォールスペーサ１４に対して自己整合的に形成することにより、第１サイドウォールスペーサ１４に対して自己整合的に形成される。
【０１２０】
次に、図１４および図１５に示すように、第１サイドウォールスペーサ１４の側面に酸化シリコンからなる第２サイドウォールスペーサ１５を形成する。第２サイドウォールスペーサ１５は、ＣＶＤ法あるいはプラズマＣＶＤで酸化シリコン膜を全面に堆積した後に異方性ドライエッチングによりエッチングすることで形成することができる。第２サイドウォールスペーサ１５は、その厚さ（幅）が第１サイドウォールスペーサ１４よりも大となるようにする。窒化シリコンからなる第１サイドウォールスペーサ１４と酸化シリコンからなる第２サイドウォールスペーサ１５を合わせた厚さｔ2はゲート電極７の下部でチャネル方向における厚さｔ2が0.１−0.１５μｍ程度になるように形成する。この時、第２方向において選択ＭＩＳＦＥＴＱｓの二つのゲート電極７の間が酸化シリコンからなる第２サイドウォールスペーサ１５で埋められても、後述するように問題はない。すなわち窒化シリコンからなる第１サイドウォールスペーサ１４の隙間（スペース）ｔ3があればよい。すなわち、接続孔１９，２１は第１サイドウォールスペーサ１４に対して自己整合で開口することができるので、図１３に示すように、第２方向における第１サイドウォールスペーサ１４の間隔ｔ3が接続孔１９，２１の開口になる。すなわち、第１サイドウォールスペーサ１４の厚さｔ1を十分小さくして、第２方向に厚さｔ1を微細化するとともに、第１サイドウォールスペーサ１４間の間隔ｔ3が所定のコンタクト抵抗をとれる大きさにまで小さくすることができる。
【０１２１】
次に、図１６に示すように、ＮチャネルＭＩＳＦＥＴＱｎ１の高濃度Ｎ形半導体領域１６とＮチャネルＭＩＳＦＥＴＱｎ２の高濃度Ｎ形半導体領域１６ｂを形成する。高濃度Ｎ形半導体領域１６，１６ｂは、たとえばイオン注入法により、ヒ素を加速エネルギ２０〜６０ｋｅＶ、ドーズ量約１〜５×１０１５atoms/cm２の条件で注入して形成する。この時、選択ＭＩＳＦＥＴＱｓには高濃度の半導体領域を形成しない。これにより高濃度の半導体領域を形成するときのイオン注入により発生する結晶欠陥を抑制し、ＰＮ接合のリーク電流が増加してＤＲＡＭのリフレッシュ時間を短くするという不具合の発生を防止することができる。
【０１２２】
さらに、ＰチャネルＭＩＳＦＥＴＱｐ１の高濃度Ｐ形半導体領域１７を形成する。高濃度Ｐ形半導体領域１７は、たとえばイオン注入法により、ボロンを加速エネルギ１０〜２０ｋｅＶ、ドーズ量約１〜５×１０１５atoms/cm２の条件で注入して形成する。この後、８５０℃程度の熱処理により不純物の活性化を行う。この場合、１％程度の酸素を含む窒素雰囲気で２０〜３０分程度行う。望ましくはＲＴＡ法により１０００℃程度の短時間熱処理を行い、不純物分布の制御を行うことができる。
【０１２３】
このように、第２サイドウォールスペーサ１５を設け、最適なサイドウォールスペーサの長さｔ2で高濃度の半導体領域を形成できるので高性能なＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１を得ることができる。一方、メモリアレイにおいては、第１サイドウォールスペーサ１４の厚さｔ1を小さくするとともに、第１サイドウォールスペーサ１４間の間隔ｔ3を小さくできるので、第２方向における微細化を図ることができ、かつ、接続孔１９，２１の開口マージンを大きくし、コンタクト抵抗を低減することができる。
【０１２４】
次に、図１７および図１８に示すように、酸化シリコン膜またはボロンとリンの両方あるいは一方を含むドープされた酸化シリコン膜からなる絶縁膜１８を形成する。絶縁膜１８は、たとえばＣＶＤ法あるいはプラズマＣＶＤ法により全面に酸化シリコン膜あるいはボロンとリンの両方あるいは一方を含むドープされた酸化シリコン膜を堆積した後、リフローあるいはＣＭＰ法により、全面において基体表面からの高さが均一になるように平坦化する。
【０１２５】
さらに、ＤＲＡＭのメモリセルの情報記憶用蓄積容量素子Ｃの一方の電極に接続するための接続孔１９を形成する。接続孔１９はドライエッチングにより行い、ゲート電極７上部の窒化シリコン膜８や窒化シリコンからなる第１サイドウォールスペーサ１４と、酸化シリコンからなる第２サイドウォールスペーサ１５および酸化シリコンからなる絶縁膜１８との選択比を大きくした条件で行う。つまり、窒化シリコンのエッチング速度（エッチング量）を小さく、酸化シリコンのエッチング速度（エッチング量）が速くなるエッチング条件で行う。このようなエッチングは、たとえばＣ４Ｆ８とＯ２の混合ガスにＡｒスパッタを併用することで達成できる。このような条件でエッチングを行うことにより、接続孔１９を第１サイドウォールスペーサ１４に対して自己整合で開口することができる。すなわち光リソグラフィを用いて接続孔１９を形成するために第２方向における合わせ余裕を小さくでき、第２方向において微細化を図ることができる。
【０１２６】
さらに、半導体基体１の全面に低抵抗化のためのリン等の不純物を含んだ多結晶シリコン膜を形成する。そして異方性エッチングにより接続孔１９以外の前記多結晶シリコン膜を除去して、接続孔１９内に導電体２０を形成する。
【０１２７】
次に、図示しない絶縁膜（シリコン酸化膜）を堆積し、導電体２０を被覆する。
【０１２８】
次に、図１９および図２０に示すように、ＤＲＡＭのメモリセルのビット線ＢＬに接続するための接続孔２１を形成する。接続孔２１はドライエッチングにより行い、前記接続孔１９の場合と同様に窒化シリコンと酸化シリコンとの選択比を大きくした条件で行う。これにより接続孔２１を第１サイドウォールスペーサ１４に対して自己整合で開口することができる。これにより、接続孔１９と同様に、光リソグラフィを用いて接続孔２１を形成する際に、第２方向における合わせ余裕を小さくでき、第２方向において微細化を図ることができる。
【０１２９】
さらに、低抵抗化のためのリン等の不純物を含んだシリコン膜あるいはＷＳｉ等のシリサイド膜を形成する。そしてフォトレジストをマスクに接続孔２１内に導電体２２を形成するとともにワード線ＷＬと垂直方向（第２方向）に延在してビット線ＢＬとなるようパターニングする。
【０１３０】
次に、図２１および図２２に示すように、酸化シリコンまたはボロンとリンの両方あるいは一方を含むドープされた酸化シリコンからなる絶縁膜２３を形成する。絶縁膜２３は、たとえば前記絶縁膜１８と同様にＣＶＤ法あるいはプラズマＣＶＤ法により、全面に酸化シリコン膜またはボロンとリンの両方あるいは一方を含むドープされた酸化シリコン膜を堆積した後、リフローあるいはＣＭＰ法により、全面において基体表面からの高さが均一になるように平坦化する。そしてＤＲＡＭのメモリセルの情報記憶用蓄積容量素子Ｃの一方の電極に接続するための接続孔２４を形成する。接続孔２４はドライエッチングによりエッチングを行い、導電体２０に達する孔を形成する。このようなエッチングはＣＦ４とＣＨＦ３の混合ガスにＡｒスパッタを併用することで達成できる。
【０１３１】
さらに、ＤＲＡＭのメモリセルの情報記憶用蓄積容量素子Ｃの一方の電極となる導電体２５を形成する。導電体２５は低抵抗化のためのリン等の不純物を含んだ多結晶シリコン膜あるいはＷＳｉ等のシリサイド膜で形成する。次に、たとえば酸化シリコンからなる絶縁膜２６を形成し、そしてフォトレジストをマスクに接続孔２４内に導電体２５を形成するとともに絶縁膜２６と前記導電体２５を情報記憶用蓄積容量素子Ｃの一方の電極となるようパターニングする。
【０１３２】
次に、図２３に示すように、低抵抗化のためのリン等の不純物を含んだ多結晶シリコン膜あるいはＷＳｉ等のシリサイド膜を形成する。そして異方性のドライエッチングを行うことにより、絶縁膜２６の側面に導電体２５に接続された導電体２７を形成する。導電体２５と導電体２７で情報記憶用蓄積容量素子Ｃの一方の電極を形成する。
【０１３３】
次に、図２４に示すように、絶縁膜２６を除去した後、情報記憶用蓄積容量素子Ｃの誘電体膜２８と上部電極２９を順次形成する。誘電体膜２８は酸化シリコンと窒化シリコンからなる積層膜、あるいは酸化タンタル（Ｔａ２Ｏ３）膜で形成する。上部電極２９は低抵抗化のためのリン等の不純物を含んだ多結晶シリコン膜あるいはＷＳｉ等のシリサイド膜を形成する。
【０１３４】
次に、図２５に示すように、第一の配線３２とゲート電極あるいは半導体領域とを接続するための接続孔３０を形成する。接続孔３０は前記接続孔１９，２１の形成時と同様に窒化シリコン膜８や窒化シリコンからなる第１サイドウォールスペーサ１４と、酸化シリコンからなる第２サイドウォールスペーサ１５および酸化シリコンからなる絶縁膜１８との選択比を大きくした条件で行う。そして、接続孔３０内に接続部材３１を形成する。接続部材３１はたとえばスパッタ法でチタン（Ｔｉ）膜を１０〜５０ｎｍとチタンナイトライド（ＴｉＮ）膜を約１００ｎｍ形成した後にＣＶＤ法でタングステン（Ｗ）膜を形成し、ドライエッチングあるいはＣＭＰ法で接続孔３０以外の前記タングステン膜を除去する。
【０１３５】
さらに、第一の配線３２を形成する。第一の配線はスパッタ法によりチタンナイトライド（ＴｉＮ）膜と銅（Ｃｕ）を含むアルミニウム（ＡＬ）膜の積層膜で形成することができる。
【０１３６】
最後に、絶縁膜３３、接続孔３４、接続部材３５、第二の配線３６、絶縁膜３７、接続孔３８、接続部材３９と第二の配線４０を順次形成する。絶縁膜３３と３７は前記絶縁膜２３と同様に形成する。接続孔３４と３８は前記接続孔３０と同様に形成する。接続部材３５と３９および第二の配線３６と第三の配線４０は前記接続部材３１および第一の配線３２と同様に形成する。そしてプラズマＣＶＤ法により、窒化シリコンあるいはその下部に酸化シリコンからなる積層のパッシベーション膜４１を形成した後、ボンディング領域４２を形成して図１に示す半導体集積回路装置がほぼ完成する。
【０１３７】
（実施の形態２）
【０１３８】
図２６は、本発明の他の実施の形態である半導体集積回路装置の一例をその要部について示した断面図である。
【０１３９】
本実施の形態２の半導体集積回路装置が前記実施の形態１の半導体集積回路装置と異なる点は、ＮチャネルＭＩＳＦＥＴＱｎ１、ＮチャネルＭＩＳＦＥＴＱｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１の上部に窒化シリコン膜１０４が形成され、この窒化シリコン膜１０４を接続孔３０を形成する時のエッチングストッパとして使用している点である。したがって、その他の構成は実施の形態１と同様であるため、説明を省略する。本実施の形態２の半導体集積回路装置では、窒化シリコン膜１０４を設けているため、たとえば図２６においてＰチャネルＭＩＳＦＥＴＱｐ１の右側に示すように接続孔３０の一部がフィールド絶縁膜２に重なっても、接続孔３０の開口の際にフィールド絶縁膜２を過剰にエッチングすることがなく、過剰エッチングに起因するリーク電流等を発生せず、半導体集積回路装置の性能と信頼性を保持することができる。
【０１４０】
本実施の形態２の半導体集積回路装置の製造方法の一例を図２７〜図２９を用いて説明する。図２７〜図２９は、本実施の形態２の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【０１４１】
実施の形態１の製造方法と同様に、図１６に示す選択ＭＩＳＦＥＴＱｓ、ＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１を形成した後、ＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１の上層に約５０ｎｍの膜厚の窒化シリコン膜１０４を堆積する。次に、フォトレジスト等をマスクにして、少なくともＤＲＡＭのメモリセルの接続孔１９，２１が形成される領域の窒化シリコン膜１０４を除去する。（図２７）。
【０１４２】
その後、絶縁膜１８、ビット線ＢＬ、情報記憶用蓄積容量素子Ｃを形成するまでは、実施の形態１と同様である。その後、接続孔３０を開口するに際して、まず、第１段階のエッチングを行う（図２８）。第１段階のエッチングでは、窒化シリコンに対して酸化シリコンのエッチング速度が高いいわゆるエッチング選択比の大きくなる条件でエッチングする。これにより、接続孔３０は、窒化シリコン膜１０４の上面まで確実に開口することができる。また、この第１段階のエッチングの際には、窒化シリコン膜１０４がエッチングストッパとして作用するため、オーバーエッチングの危険を考慮する必要がなく、十分な時間のエッチングを行ってプロセスマージンを大きくとることができる。
【０１４３】
次に、第２段階のエッチングを行って、接続孔３０の底面の窒化シリコン膜１０４をエッチングする（図２９）。この第２段階のエッチングの条件は、窒化シリコンがエッチングされる条件とするが、酸化シリコンに対してエッチング選択比がとれる必要はない。この時のエッチング量を窒化シリコン膜１０４の膜厚よりも若干だけ多くする。たとえば窒化シリコン膜１０４の膜厚の１１０〜１３０％にする。このようなエッチングはＣＦ４とＣＨＦ３の混合にＡｒスパッタを併用することで達成できる。この結果フィールド絶縁膜２がほとんどエッチングされない。これによりエッチングされた接続孔３０の底面がソースおよびドレインを構成する半導体領域よりも深い位置に来ることがなくなる。すなわち、窒化シリコン膜１０４の膜厚はフィールド絶縁膜２の膜厚に対して十分に薄い膜厚とすることができ、窒化シリコン膜１０４を十分にエッチングするためにオーバーエッチングを行ったとしても、フィールド絶縁膜２がエッチングされる量は、高々窒化シリコン膜１０４の膜厚の半分以下であり、このようなオーバーエッチングはプロセス上ほとんど問題とはならない。
【０１４４】
このように窒化シリコン膜１０４を用いて２段階のエッチングを行うことにより、接続孔３０を確実にかつ十分なプロセスマージンをもって開口することができ、半導体集積回路装置の性能と信頼性を保持することが可能となる。
【０１４５】
なお、この後の製造方法は実施の形態１と同様であるため説明を省略する。
【０１４６】
（実施の形態３）
【０１４７】
図３０は、本発明のさらに他の実施の形態である半導体集積回路装置の一例をその要部について示した断面図である。
【０１４８】
本実施の形態３の半導体集積回路装置が実施の形態１および実施の形態２と異なる点は、少なくともＤＲＡＭのメモリセルの選択ＭＩＳＦＥＴＱｓのソースおよびドレインを構成する低濃度Ｎ形半導体領域９を除く、半導体領域の上部にシリサイド層１０５が形成されていることである。また本実施の形態３においては実施の形態２と同様に窒化シリコン膜１０４も設けられている。これにより、ＤＲＡＭのメモリセルのリーク電流を増加することなく、ＭＩＳＦＥＴＱｎ１，Ｑｎ２，Ｑｐ１のソースおよびドレインを構成する半導体領域の寄生抵抗を低減してＭＩＳＦＥＴＱｎ１，Ｑｎ２，Ｑｐ１を高性能化できる。
【０１４９】
次に、本実施の形態３の半導体集積回路装置の製造方法の一例を図３１〜図３３を用いて説明する。図３１〜図３３は、本実施の形態３の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【０１５０】
まず、実施の形態１と同様に、図１６に示す高濃度Ｎ形半導体領域１６，１６ｂと高濃度Ｐ形半導体領域１７まで形成する。次に絶縁膜１０６を形成した後、フォトレジスト等をマスクにして、少なくともＤＲＡＭのメモリセルの以外の絶縁膜１０６を除去する（図３１）。なお、絶縁膜１０６の形成以前に半導体領域の上部に絶縁膜がある場合には、絶縁膜１０６を形成せずに前記絶縁膜の選択的な除去に代えることができる。
【０１５１】
次に、たとえばチタン（Ｔｉ）またはコバルト（Ｃｏ）からなる金属膜１０７をスパッタ法等により全面に堆積する（図３２）。次に、約５００℃の不活性雰囲気で第一のシリサイド反応を行った後、半導体領域以外の未反応な金属膜１０７を除去する。次に７００〜９００℃の不活性雰囲気で第二のシリサイド反応を行い低抵抗化し、シリサイド層１０５を形成する（図３３）。これにより、ＤＲＡＭのメモリセルの選択ＭＩＳＦＥＴＱｓのソースおよびドレインを構成する低濃度Ｎ形半導体領域９を除くＭＩＳＦＥＴＱｎ１，Ｑｎ２，Ｑｐ１のソースおよびドレインを構成する半導体領域上にシリサイド層１０５が形成される。なお、出力回路の出力ＭＩＳＦＥＴ、入力保護用ＭＩＳＦＥＴのソースおよびドレインを構成する半導体領域上にはシリサイド層１０５を設けなくてよい。
【０１５２】
その後の工程は、実施の形態２における図２７以降の工程と同様であるため、説明を省略する。
【０１５３】
（実施の形態４）
【０１５４】
図３４は、本発明の他の実施の形態である半導体集積回路装置の一例をその要部について示した断面図である。
【０１５５】
本実施の形態４の半導体集積回路装置は、実施の形態１の図３のブロック図においてＲＯＭとしてフラッシュメモリを使用した場合の例であり、図３４において領域Ａおよび領域Ｂは、各々実施の形態１の領域Ａおよび領域Ｂと同様である。そのため該当部分の説明は省略する。
【０１５６】
図３５は、図３４における領域Ｃおよび領域Ｄの拡大図である。また、図３６は、本実施の形態４の半導体集積回路装置に含まれる電気的に書き換え可能な一括消去形不揮発性メモリいわゆるフラッシュメモリのメモリアレイ領域の平面図であり、図３７は、フラッシュメモリの部分の等価回路図である。以下図３５〜図３７に基づいて説明する。
【０１５７】
本実施の形態４のフラッシュメモリは、１ビットのメモリセルがトンネル絶縁膜２０２、フローティングゲート電極２０３、層間絶縁膜２０４、ワード線と一体に構成された制御ゲート電極７、Ｐ形ウエル領域５（チャネル形成領域）とソースおよびドレインを構成する一対のＮ形半導体領域を有するフローティングゲート形ＭＩＳＦＥＴＱｆから構成されている。
【０１５８】
フローティングゲート形ＭＩＳＦＥＴＱｆのソースは実施の形態１におけるＮチャネルＭＩＳＦＥＴＱｎ１と同様な低濃度Ｎ形半導体領域１０、その下部のＰ形半導体領域１１および高濃度Ｎ形半導体領域１６から形成されている。フローティングゲート形ＭＩＳＦＥＴＱｆのドレインは高濃度Ｎ形半導体領域２０５から形成されている。トンネル絶縁膜２０２はその膜厚が９〜１０ｎｍに設定されている。高濃度Ｎ形半導体領域２０５は、低濃度Ｎ形半導体領域１０よりも高い不純物濃度を有し、かつ、情報書き込み時にフローティングゲート電極２０３下において、高濃度Ｎ形半導体領域２０５の表面がデプレション化するのを低減する程度に高い不純物濃度を有する。
【０１５９】
フローティングゲート形ＭＩＳＦＥＴＱｆのドレインは接続孔３０を介して第一の配線３２に接続されている。第一の配線３２は本実施の形態４では副ビット線ｓｕｂＢＬを構成している。副ビット線ｓｕｂＢＬには１６ビット〜６４ビットのメモリセルが選択ＭＩＳＦＥＴＱｓｆを介して、第二の配線３６からなる主ビット線ＢＬに接続されている。すなわち本実施の形態４のフラッシュメモリは選択ＭＩＳＦＥＴＱｓｆでブロックに分割された構成となっている。ブロック選択線ｔＷＬ１，ｔＷＬ２は、選択ＭＩＳＦＥＴＱｓｆのゲート電極２０３と一体に構成される。
【０１６０】
またメモリセルのソースは接続孔２１を介してソース線ＳＬに接続され、前記の分割された単位毎にブロック共通ソース線ＢＳＬに接続されている。
【０１６１】
ブロックの選択は選択ＭＩＳＦＥＴＱｓｆで行う。すなわち、メモリセルへの主ビット線ＢＬの電位の供給は主ビット線ＢＬの電位を選択ＭＩＳＦＥＴＱｓｆを介して行う。図３６に示すように、ワード線ＭＷＬ（７）、ブロック選択線ｔＷＬ１，ｔＷＬ２、ソース線ＳＬは、第１方向に延在し、副ビット線ｓｕｂＢＬ（３２）は、第２方向に延在する。
【０１６２】
選択ＭＩＳＦＥＴＱｓｆはゲート絶縁膜２０１と、フローティングゲート電極２０３と同層のゲート電極２０３と、ソースおよびドレインを構成する高濃度Ｎ形半導体領域２０５とから構成される。図３４においてゲート電極が２層構造となっているが、図示しない領域においてワード線と一体に構成された制御ゲート電極７は第一の配線３２に接続され、さらに第三の配線４０によりシャントされている。ゲート絶縁膜２０１の膜厚は約２０ｎｍに設定されている。
【０１６３】
フローティングゲート形ＭＩＳＦＥＴＱｆのソースおよびドレインヘ接続するための接続孔２１，３０は、後述する図４５、図４６に示すように、実施の形態１の接続孔１９，２１と同様に窒化シリコンからなる第１サイドウォールスペーサ１４に対して自己整合で形成される。また、これらのメモリセルは次に述べる書き込みと消去の動作を行うためにＮ形半導体領域３で分離されている。
【０１６４】
本発明のフラッシュメモリの書き込みはフローティングゲート電極２０３から電子を放出してしきい値（Ｖｔｈ）を下げることで行う。すなわち、制御ゲート電極７に９Ｖ程度の負電圧を加える。そしてドレインに７Ｖ程度の正電圧を加えることでトンネル絶縁膜を介したＦＮ（ファウラーノルドハイム）トンネルにより、フローティングゲート電極２０３からドレインである高濃度Ｎ形半導体領域２０５へ電子を放出してしきい値（Ｖｔｈ）を下げる。
【０１６５】
消去はフローティングゲート電極２０３に電子を注入してしきい値を上げることで行う。すなわち、制御ゲート電極７に９Ｖ程度の正電圧を加える。そしてソースおよびＰ形ウエル領域５に９Ｖ程度の負電圧を加えることでトンネル絶縁膜を介したＦＮトンネルにより、チャネル領域に形成される反転層からフローティングゲート電極に電子を注入し、しきい値を上げる。
【０１６６】
ＮチャネルＭＩＳＦＥＴＱｎ３とＰチャネルＭＩＳＦＥＴＱｐ２はフラッシュメモリの書き込みと消去を行う回路に使用するＭＩＳＦＥＴである。
【０１６７】
このような半導体集積回路装置により、フラッシュメモリを搭載した場合でも第１サイドウォールスペーサ１４および第２サイドウォールスペーサ１５を形成してそのメモリセル領域を微細化し、周辺回路領域のＭＩＳＦＥＴＱｎ１，Ｑｎ２，Ｑｎ３，Ｑｐ１，Ｑｐ２に最適なＬＤＤ構造を形成することが可能となり、半導体集積回路装置の微細化と性能向上をともに実現することができる。
【０１６８】
次に、本実施の形態４の半導体集積回路装置の製造方法の一例を図３８〜図４６を用いて説明する。図３８〜図４６は、本実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図または平面図である。
【０１６９】
まず、実施の形態１と同様に、フィールド絶縁膜２、Ｎ形半導体領域３、Ｎ形ウエル領域４とＰ形ウエル領域５を形成する。フィールド絶縁膜２を形成した後のフラッシュメモリ領域の平面図を図３８に示す。
【０１７０】
次に、図３９および図４０に示すように、熱酸化法によりゲート絶縁膜２０１を形成する。そして選択ＭＩＳＦＥＴＱｓｆ、ＮチャネルＭＩＳＦＥＴＱｎ３とＰチャネルＭＩＳＦＥＴＱｐ２以外のゲート絶縁膜２０１を除去した後、新たにトンネル絶縁膜２０２を熱酸化法により形成する。このようにゲート絶縁膜２０１を除去した後にトンネル絶縁膜２０２を形成することにより、ゲート絶縁膜２０１の膜厚よりも薄い膜厚のトンネル絶縁膜２０２を容易に形成することができる。そして、フラッシュメモリのフローティングゲート電極２０３、選択ＭＩＳＦＥＴＱｓｆ、ＮチャネルＭＩＳＦＥＴＱｎ３とＰチャネルＭＩＳＦＥＴＱｐ２のフローティングゲート電極２０３となる導電体２０６を形成する。導電体２０６は低抵抗化のためのリン等の不純物を注入したシリコン膜で形成する。この後、フォトレジストをマスクにしてパターニングを行う。
【０１７１】
次に、図４１に示すように、フラッシュメモリのフローティングゲート電極２０３と制御ゲート電極７の間の層間絶縁膜２０４を形成する。層間絶縁膜２０４は酸化シリコン膜と窒化シリコン膜とを順次積層した多層膜で形成する。次にＤＲＡＭメモリセルの選択ＭＩＳＦＥＴＱｓ、ＮチャネルＭＩＳＦＥＴＱｎ１、ＮチャネルＭＩＳＦＥＴＱｎ２とＰチャネルＭＩＳＦＥＴＱｐ１の形成される領域の層間絶縁膜２０４を選択的に除去する。そして、層間絶縁膜２０４の上部の窒化シリコン膜を耐酸化のマスクとして使用し、実施の形態１と同様にしてゲート絶縁膜６を形成する。
【０１７２】
次に、図４２および図４３に示すように、制御ゲート電極７とその上部の窒化シリコン膜８を形成して、フォトレジストをマスクにパターニングを行う。これにより、フラッシュメモリのフローティングゲート電極２０３および制御ゲート電極７を形成する。
【０１７３】
この後の工程は、実施の形態１における図１０以降の工程とほぼ同様である。すなわち、図４４に示すように、第１サイドウォールスペーサ１４および第２サイドウォールスペーサ１５をＤＲＡＭのメモリセル領域に形成すると同時にフラッシュメモリのメモリセル領域にも形成する。これにより工程を短縮することができる。
【０１７４】
次に、実施の形態１と同様にして、絶縁膜１８を形成した後、図４５に示すように、接続孔２１を形成する。
【０１７５】
次に、絶縁膜２３を形成した後、図４６に示すように、接続孔３０を形成する。
【０１７６】
接続孔２１，３０は、実施の形態１の接続孔１９，２１と同様に、窒化シリコンからなる第１サイドウォールスペーサ１４に対して自己整合的に形成されるため、第２方向におけるワード線ＷＬ（ゲート電極７）の間隔ｔ3、ワード線ＷＬ（ゲート電極７）とブロック選択線ｔＷＬ１，ｔＷＬ２との間隔ｔ3、ブロック選択線ｔＷＬ１，ｔＷＬ２間の間隔ｔ3を縮小することができ、第２方向において微細化することができる。
【０１７７】
また、第２方向における合わせ余裕を小さくすることができるので、第２方向において微細化することができる。すなわち、第２方向におけるメモリセル間の間隔を縮小することができ、高集積化をすることができる。
【０１７８】
次に、実施の形態１と同様にして第１の配線３２を形成する。これにより、ＤＲＡＭメモリセルのビット線ＢＬとフラッシュメモリのソース線ＳＬとを同一工程で形成することができので、工程を短縮することが可能である。
【０１７９】
本実施の形態４の半導体集積回路装置の製造方法によれば、フラッシュメモリが搭載された半導体集積回路装置を実施の形態１と同様に製造することができ、フラッシュメモリにおいてメモリセルアレイを高集積化することができる。また、ＭＩＳＦＥＴの要求に応じてゲート絶縁膜の膜厚を変えることができる。
【０１８０】
なお、本実施の形態４の半導体集積回路装置および製造方法に、実施の形態２〜３で説明した窒化シリコン膜１０４あるいはシリサイド層１０５を組み合わせてもよいことはいうまでもない。また、本実施の形態４では、ＤＲＡＭおよびフラッシュメモリの双方を有する半導体集積回路装置について説明したが、フラッシュメモリのみを有する半導体集積回路装置にも本発明が適用できることはいうまでもない。
【０１８１】
（実施の形態５）
【０１８２】
図４７は、本発明のさらに他の実施の形態である半導体集積回路装置の一例をその要部について示した断面図である。
【０１８３】
本実施の形態５の半導体集積回路装置が実施の形態１の半導体集積回路装置と異なる点は、第１サイドウォールスペーサ１４の代わりに窒化シリコン膜（第１サイドウォールスペーサ）２０７が形成されている点である。したがって、その他の構成は実施の形態１と同様であるため、説明を省略する。本実施の形態５の半導体集積回路装置では、厚さｔ1の窒化シリコン膜（第１サイドウォールスペーサ）２０７を設けているため、実施の形態１と同様にメモリセル領域の集積度を向上するとともに、第２サイドウォールスペーサ１５によりメモリセル領域以外のＭＩＳＦＥＴのＬＤＤ構造を最適化して半導体集積回路装置の性能を向上することができる。
【０１８４】
なお、本実施の形態５の半導体集積回路装置の製造方法は、実施の形態１における図１２の第１サイドウォールスペーサ１４の形成工程の代わりに、半導体基体１の全面に窒化シリコン膜２０７を堆積する工程を置き換えることにより行うことができる。このため、異方性エッチング等の工程を省略し、工程を簡略化することができる。ただし、接続孔１９、２１の開口の工程においては、実施の形態２で説明したような２段階のエッチングが必要となる。このため、工程は増加するものの、接続孔１９、２１の底面の半導体基体１を過剰にエッチングすることがなく、コンタクトを信頼性高くすることができる。
【０１８５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１８６】
たとえば、上記実施の形態１〜５では、Complementary（相補形）ＭＩＳＦＥＴにより周辺回路あるいはロジック回路を構成した例を説明したが、ＮチャネルＭＩＳＦＥＴあるいはＰチャネルＭＩＳＦＥＴのみで周辺回路等を構成してもよい。
【０１８７】
また、上記実施の形態１〜５では、ＤＲＡＭのメモリセル領域の選択ＭＩＳＦＥＴＱｓのゲート絶縁膜の膜厚をＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１のゲート絶縁膜の膜厚と同じものとした例を示したが、これらゲート絶縁膜の膜厚を相互に異なるものとしてもよい。特に、ＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１のゲート絶縁膜の膜厚を選択ＭＩＳＦＥＴＱｓのゲート絶縁膜の膜厚よりも薄くすると、ＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１をさらに短チャネル化することが可能となり、半導体集積回路装置の性能をより向上することとが可能である。この際のゲート絶縁膜の製造方法は、実施の形態４で説明したフラッシュメモリ領域とＤＲＡＭ領域とのゲート絶縁膜を別工程で形成した方法と同様の製造方法を用いることができる。
【０１８８】
また、上記実施の形態１〜５のメモリセルは、ＤＲＡＭまたは不揮発性メモリであるフラッシュメモリを用いて説明したが、これに限定されず、ＳＲＡＭ（Static RAM）、マスクＲＯＭ等、たとえばワード線間にサイドウォールスペーサを用いて自己整合的に導電対をＭＩＳＦＥＴのソースまたはドレイン領域に接続させるメモリセル構造に適用して良いのは無論である。
【０１８９】
（実施の形態６）
【０１９０】
図５０（ａ）は、本発明の一実施の形態であるＤＲＡＭの一例をそのメモリセル領域について示した断面図であり、（ｂ）は、周辺回路領域について示した断面図である。また、図５１は、本実施の形態６のＤＲＡＭのメモリセル領域の平面図である。さらに、図５２は、本実施の形態６のＤＲＡＭのメモリセル領域の断面図であり、（ａ）は、図５１におけるIIIa-IIIa線断面、（ｂ）は、図５１におけるIIIb-IIIb線断面を示す。なお、図５１において、図面を見やすくするため、一部の部材についてはハッチングを施し、あるいは破線で示しており、図５１におけるIa-Ia線は、図５０（ａ）に示す断面図の切断部を示す。
【０１９１】
本実施の形態６のＤＲＡＭのメモリセル領域には、半導体基板３０１の主面上にメモリセルの選択用ＭＩＳＦＥＴＱｔが形成され、選択用ＭＩＳＦＥＴＱｔに接続される電荷蓄積用の容量素子およびビット線ＢＬが形成されている。
【０１９２】
また、ＤＲＡＭの周辺回路領域には、周辺回路を構成するｎ形ＭＩＳＦＥＴＱｎが形成されている。なお、周辺回路にｐ形ＭＩＳＦＥＴ（図示せず）を形成し、ｎ形ＭＩＳＦＥＴＱｎとｐ形ＭＩＳＦＥＴとでＣＭＩＳＦＥＴを構成してもよい。また、ｎ形ＭＩＳＦＥＴＱｎの他に、高耐圧用のｎ形ＭＩＳＦＥＴ（図示せず）を形成してもよい。
【０１９３】
半導体基板３０１は、たとえばｐ−形のシリコン（Ｓｉ）単結晶からなり、その主面には浅溝３０２ａが形成されている。また、浅溝３０２ａには、たとえば二酸化シリコン（ＳｉＯ２)からなる素子分離用絶縁膜３０２ｂが埋め込まれ、浅溝素子分離領域が形成されている。
【０１９４】
半導体基板３０１の上部には、ｐウェル３０３が形成されている。ｐウェル３０３には、たとえばｐ形不純物のホウ素が導入されている。また、メモリセルの選択用ＭＩＳＦＥＴＱｔが形成される領域のｐウェル３０３の下部にはディープウェル３０３ｂが形成されている。ディープウェル３０３ｂには、ｎ形不純物のリンが導入されており、選択用ＭＩＳＦＥＴＱｔを基板電位から絶縁して、耐ノイズ性を向上することができる。
【０１９５】
なお、ｐ形ＭＩＳＦＥＴが形成される場合には、ｐ形ＭＩＳＦＥＴが形成される領域にたとえばリンが導入されたｎウェル（図示せず）が形成される。また、ｐウェル３０３およびそれが存在する場合にはｎウェルには、ＭＩＳＦＥＴのしきい値制御層が形成されていてもよい。
【０１９６】
メモリセルの選択用ＭＩＳＦＥＴＱｔは、素子分離用絶縁膜３０２ｂで囲まれた活性領域上に形成され、１つの活性領域に２個の選択用ＭＩＳＦＥＴＱｔが形成されている。また、選択用ＭＩＳＦＥＴＱｔは、ｐウェル３０３の活性領域上に形成されたゲート絶縁膜３０４を介して半導体基板３０１上に形成された多結晶シリコン膜３０５ａおよびタングステンシリサイド（ＷＳｉ２)膜３０５ｂからなるゲート電極３０５と、ゲート電極３０５の両側のｐウェル３０３に互いに離間して形成された一対のｎ形半導体領域３０６ａ，３０６ｂとを有する。
【０１９７】
ゲート電極３０５は、ＤＲＡＭのワード線ＷＬとして作用するものである。また、ｎ形半導体領域３０６ａ，３０６ｂにはｎ形不純物が導入されるが、リンまたはヒ素（Ａｓ）の何れの不純物が導入されてもよい。ただし、選択用ＭＩＳＦＥＴＱｔのチャネル間耐圧を向上してＤＲＡＭのリフレッシュ特性を向上するためには、リンを導入することが好ましい。
【０１９８】
ｎ形半導体領域３０６ａは、２個の選択用ＭＩＳＦＥＴＱｔに共有され、また、ｎ形半導体領域３０６ａ，３０６ｂの間に選択用ＭＩＳＦＥＴＱｔのチャネル領域が形成される。ゲート絶縁膜３０４は、たとえばＳｉＯ２からなり、後に説明する周辺回路領域のｎ形ＭＩＳＦＥＴＱｎのゲート絶縁膜３０４よりも厚くして選択用ＭＩＳＦＥＴＱｔの絶縁耐圧を向上してもよい。このような場合には、選択用ＭＩＳＦＥＴＱｔの絶縁耐圧が向上し、ＤＲＡＭのリフレッシュ特性を向上することができる。
【０１９９】
ゲート電極３０５（ワード線ＷＬでもある）の上面は、たとえばＳｉＯ２からなる絶縁膜３０７ａを介して、たとえば窒化シリコンからなるキャップ絶縁膜３０７ｂが形成されている。キャップ絶縁膜３０７ｂは、後に説明する接続孔３１１ａ，３１１ｂの開口工程において、接続孔をゲート電極３０５に対して自己整合的に開口するためのブロッキング膜として作用するものであり、プラグ等の接続部材とゲート電極３０５とのショートを防止するためのものである。
【０２００】
キャップ絶縁膜３０７ｂの上面およびゲート電極３０５の側面ならびに半導体基板３０１の主面は、接続孔３１１ａ，３１１ｂの底面部を除き、たとえばシリコン窒化膜からなる自己整合加工用絶縁膜３０９により被覆されている。自己整合加工用絶縁膜３０９は、接続孔３１１ａおよび接続孔３１１ｂをワード線に対して自己整合的に開口する際のエッチングストッパとして作用するとともに、接続孔３１１ａおよび接続孔３１１ｂの開口の際の半導体基板３０１、特に素子分離用絶縁膜３０２ｂの過剰エッチングを防止する作用を有する。
【０２０１】
なお、ゲート電極３０５の側面と自己整合加工用絶縁膜３０９との界面には、たとえばＳｉＯ２からなる絶縁膜（図示せず）が形成されていてもよい。このような絶縁膜および絶縁膜３０７ａは、キャップ絶縁膜３０７ｂおよび自己整合加工用絶縁膜３０９を形成する際のＷＳｉ２膜３０５ｂを構成する金属による成膜処理装置の汚染防止、およびキャップ絶縁膜３０７ｂおよび自己整合加工用絶縁膜３０９への熱応力の緩和のために設けられるものである。
【０２０２】
自己整合加工用絶縁膜３０９は、たとえばＳＯＧ（Spin On Glass)からなる層間絶縁膜３１０ａによって被覆されている。層間絶縁膜３１０ａは、ＢＰＳＧ（Boro Phospho Silicate Glass)であってもよいが、窒化珪素膜に対してエッチング選択比が確保できる酸化珪素膜とする。そして、層間絶縁膜３１０ａには、半導体基板３０１の上層部のｎ形半導体領域３０６ａが露出するような接続孔３１１ａおよび半導体基板３０１の上層部のｎ形半導体領域３０６ｂが露出するような接続孔３１１ｂが形成されている。
【０２０３】
なお、キャップ絶縁膜３０７ｂおよび自己整合加工用絶縁膜３０９を、接続孔３１１ａおよび接続孔３１１ｂを自己整合的に開口する際のエッチングストッパとして作用させることができるのは前記したとおりである。また、自己整合加工用絶縁膜３０９が形成され、後に説明するように接続孔３１１ａおよび接続孔３１１ｂを、層間絶縁膜３１０ａがエッチングされやすく（エッチング量、エッチング速度が大）自己整合加工用絶縁膜３０９がエッチングされにくい（エッチング量、エッチング速度が小）第１のエッチング工程と自己整合加工用絶縁膜３０９がエッチングされやすく、層間絶縁膜３１０ａまたはシリコン基板または素子分離用絶縁膜３０２ｂがエッチングされにくい条件での第２のエッチング工程との２段階エッチングにより開口するため、図５２（ａ）および（ｂ）に示すように接続孔３１１ａおよび接続孔３１１ｂの底部が半導体基板３０１の活性領域から外れ、素子分離用絶縁膜３０２ｂの一部にかかるような場合でも、そのような接続孔３１１ａおよび接続孔３１１ｂの底部にかかる素子分離用絶縁膜３０２ｂの過剰なエッチングが防止され、接続孔３１１ａおよび接続孔３１１ｂの底部は素子分離用絶縁膜３０２ｂの深い領域には至らない。すなわち、素子分離用絶縁膜３０２ｂが過剰にエッチングされるとしてもプロセス上問題とはならない程度、たとえば自己整合加工用絶縁膜３０９の膜厚相当分以下の過剰エッチングに抑えることができる。
【０２０４】
接続孔３１１ｂには、たとえばリンが高濃度に導入された多結晶シリコンからなるプラグ３１４が形成されている。プラグ３１４の底面は、素子分離用絶縁膜３０２ｂが過剰にエッチングされた領域にも形成されるが、その深さは前記したとおりプロセス上問題とはならない程度であり、ＤＲＡＭのリフレッシュ特性等の性能にはほとんど問題を生じない。
【０２０５】
層間絶縁膜３１０ａおよびプラグ３１４の上には層間絶縁膜３１０ｂが形成されている。層間絶縁膜３１０ｂはたとえばＴＥＯＳ（テトラエトキシシシラン）を用いて熱ＣＶＤ法により堆積したシリコン酸化膜とすることができる。
【０２０６】
層間絶縁膜３１０ｂ上には、ビット線ＢＬが形成されている。このビット線ＢＬは、多結晶シリコン膜３１２およびＷＳｉ２膜３１３から構成され、接続孔３１１ａを介してｎ形半導体領域３０６ａと電気的に接続されている。多結晶シリコン膜３１２の底面は、前記したプラグ３１４と同様に、素子分離用絶縁膜３０２ｂが過剰にエッチングされた領域にも形成されるが、その深さは前記したとおりプロセス上問題とはならない程度であり、ＤＲＡＭの性能にはほとんど問題を生じない。
【０２０７】
このビット線ＢＬは、たとえばＴＥＯＳを用いて熱ＣＶＤ法により堆積したシリコン酸化膜からなる層間絶縁膜３１０ｃで覆われ、さらに層間絶縁膜３１０ｃの上層には、たとえばＣＭＰ法により研磨されて平坦化された層間絶縁膜３１０ｄが形成されている。層間絶縁膜３１０ｄは、たとえばＴＥＯＳを用いてプラズマＣＶＤ法により堆積したシリコン酸化膜をＣＭＰ法により研磨したものである。なお、層間絶縁膜３１０ｄは、ＳＯＧあるいはＢＰＳＧ等を用いることができ、その平坦化にはエッチバック法等を用いることができる。
【０２０８】
層間絶縁膜３１０ｄ上には、たとえばシリコン窒化膜からなる層間絶縁膜３１０ｅが形成されている。層間絶縁膜３１０ｅは、後に説明するクラウン形状の蓄積容量ＳＮを形成する際のブロッキング膜となるものである。
【０２０９】
層間絶縁膜３１０ｄの上層には、円筒形のクラウン形状を有する蓄積容量ＳＮが形成されている。蓄積容量ＳＮは、接続孔３１１ｃを介してｎ形半導体領域３０６ｂに接続される第１電極３２０ａおよび半導体基板３０１に対して垂直方向に立設された第２電極３２０ｂからなるキャパシタ電極３２０と、キャパシタ絶縁膜３２１と、所定の配線と電気的に接続されているプレート電極３２２とから構成される。第１電極３２０ａおよび第２電極３２０ｂは、たとえばリンが高濃度に導入された多結晶シリコン膜とすることができる。キャパシタ絶縁膜３２１は、たとえば窒化シリコン膜上にＳｉＯ２膜が堆積された積層膜とすることができるが、酸化タンタル等の高誘電率薄膜を用いてもよい。プレート電極３２２は、たとえばリンが高濃度に導入された多結晶シリコン膜とすることができるが、タングステンシリサイド等の金属化合物を用いてもよい。
【０２１０】
なお、第１電極３２０ａの下部には、多結晶シリコン膜３２０ｃおよび多結晶シリコンからなるサイドウォール３２０ｄが形成され、キャパシタ電極３２０の一部となっている。多結晶シリコン膜３２０ｃおよびサイドウォール３２０ｄは、接続孔３１１ｃを開口する際のハードマスクとして作用するものであり、接続孔３１１ｃの開口径をフォトリソグラフィの解像度以下の微小な開口径とすることができる。
【０２１１】
一方、周辺回路領域のｎ形ＭＩＳＦＥＴＱｎは、素子分離用絶縁膜３０２ｂで囲まれた活性領域上に形成され、ｐウェル３０３の活性領域上に形成されたゲート絶縁膜３０４を介して半導体基板３０１上に形成された多結晶シリコン膜３０５ａおよびＷＳｉ２膜３０５ｂからなるゲート電極３０５と、ゲート電極３０５の両側のｐウェル３０３に互いに離間して形成された一対のｎ形半導体領域３０６ｃとを有する。
【０２１２】
ゲート電極３０５は、ワード線ＷＬと同時に形成されるものである。ｎ形半導体領域３０６ｃは、低濃度ｎ形半導体領域３０６ｃ−１と、後に説明する第２のサイドウォール３２３ｂに対して自己整合的に形成された高濃度ｎ形半導体領域３０６ｃ−２（低濃度ｎ形半導体領域３０６ｃ−１よりも高濃度）とを含むものである。すなわち、ｎ形半導体領域３０６ｃは、いわゆるＬＤＤ（Lightly Doped Drain)構造を有するものである。また、低濃度ｎ形半導体領域３０６ｃ−１の下部の高濃度ｎ形半導体領域３０６ｃ−２とチャネル領域の間には、パンチスルーストッパとして機能するｐ形半導体領域３０６ｄが形成されている。ｎ形半導体領域３０６ｃには、たとえばリンまたはヒ素が導入される。ただし、ｎ形ＭＩＳＦＥＴＱｎのチャネル長を短くしてその高性能化を図るためにはヒ素を導入することが好ましい。なお、高耐圧ｎ形ＭＩＳＦＥＴを形成する場合には、低濃度ｎ形半導体領域３０６ｃ−１に導入される不純物はリンとすることが好ましい。これによりチャネル間の耐圧を向上することが可能となる。
【０２１３】
ゲート絶縁膜３０４は、前記した選択用ＭＩＳＦＥＴＱｔのものと同様であるため説明を省略する。
【０２１４】
ゲート電極３０５の上面に絶縁膜３０７ａを介してキャップ絶縁膜３０７ｂが形成されていることも前記した選択用ＭＩＳＦＥＴＱｔのものと同様であるため説明を省略する。
【０２１５】
ゲート電極３０５の側面には、第１のサイドウォール３２３ａが形成され、その外側には第２のサイドウォール３２３ｂが形成されている。
【０２１６】
第１のサイドウォール３２３ａは、後に説明するように自己整合加工用絶縁膜３０９を異方性エッチングして形成されるものであり、たとえばシリコン窒化膜からなる。この第１のサイドウォール３２３ａは、周辺回路領域において接続孔を形成する際に、ゲート電極３０５に対して自己整合的に接続孔を開口するためのサイドウォールとして作用させることも可能である。
【０２１７】
第２のサイドウォール３２３ｂは、たとえばシリコン酸化膜からなり、高濃度ｎ形半導体領域３０６ｃ−２を形成するための不純物をイオン注入する際のマスクとして作用させ、高濃度ｎ形半導体領域３０６ｃ−２を自己整合的に形成するために用いることができる。この第２のサイドウォール３２３ｂの膜厚を制御することによりＬＤＤ構造を最適化し、ｎ形ＭＩＳＦＥＴＱｎの性能を向上することができる。
【０２１８】
なお、前記したとおり、半導体基板３０１上の自己整合加工用絶縁膜３０９は異方性エッチングにより除去し、周辺回路領域には自己整合加工用絶縁膜３０９は設けられていない。これにより周辺回路領域の接続孔の開口を２段階で行う必要がなく、容易に開口することができる。また、周辺回路領域のゲート電極３０５と上層の配線を接続する場合にも、その接続孔の開口を容易に行うことができる。このように周辺回路領域に自己整合加工用絶縁膜３０９を設ける必要がないのは、周辺回路領域に形成されるＭＩＳＦＥＴにはあまり高い集積度は要求されず、その配置間隔に余裕があるため、活性領域の形成にも余裕があり、接続孔の目外れを考慮して設計することができることに基づく。したがって、周辺回路領域にも高い集積度が要求される場合には、実施の形態２で説明したエッチングストッパ１０４を第２のサイドウォールス３２３ｂ形成後に周辺回路領域に選択的に形成してもよいことはいうまでもない。
【０２１９】
また、ｐ形ＭＩＳＦＥＴが形成される場合には、前記ｎ形ＭＩＳＦＥＴＱｎの場合と導電性を逆にした構成で、同様に構成されることもいうまでもない。
【０２２０】
また、ゲート電極３０５の側面と第１のサイドウォール３２３ａとの界面には、たとえばＳｉＯ２からなる絶縁膜（図示せず）が形成されていてもよく、このような絶縁膜および絶縁膜３０７ａは、キャップ絶縁膜３０７ｂおよび第１のサイドウォール３２３ａを形成する際のＷＳｉ２膜３０５ｂを構成する金属による成膜処理装置の汚染防止、およびキャップ絶縁膜３０７ｂおよび第１のサイドウォール３２３ａへの熱応力の緩和のために設けられるものである。
【０２２１】
ｎ形ＭＩＳＦＥＴＱｎは、たとえばＴＥＯＳを用いて熱ＣＶＤ法により堆積したシリコン酸化膜からなる層間絶縁膜３１０ｆで覆われ、さらに層間絶縁膜３１０ｆの上層には、たとえばＣＭＰ法により平坦化された層間絶縁膜３１０ｇが形成されている。層間絶縁膜３１０ｇは、たとえばＴＥＯＳを用いてプラズマＣＶＤ法により堆積したシリコン酸化膜とすることができる。なお、層間絶縁膜３１０ｇは、ＳＯＧあるいはＢＰＳＧ等を用いることができ、その平坦化にはエッチバック法等も用いることができる。
【０２２２】
層間絶縁膜３１０ｇ上には、前記した層間絶縁膜３１０ｂが形成され、層間絶縁膜３１０ｂ上には、前記したビット線ＢＬが形成されている。また、ビット線ＢＬは、前記した層間絶縁膜３１０ｃで覆われ、さらに層間絶縁膜３１０ｃの上層には、前記した層間絶縁膜３１０ｄが形成されている。
【０２２３】
層間絶縁膜３１０ｄおよびプレート電極３２２の上層には、たとえばＢＰＳＧからなる層間絶縁膜３２４が形成されている。層間絶縁膜３２４は、リフローにより平坦化されている。
【０２２４】
周辺回路領域の層間絶縁膜３２４上には第１配線層３２５が形成されている。第１配線層３２５は、接続孔３２６を介してｎ形ＭＩＳＦＥＴＱｎの高濃度ｎ形半導体領域３０６ｃ−２に接続されている。第１配線層３２５は窒化チタン、チタンあるいはアルミニウム等金属膜の積層膜とすることができ、たとえばスパッタ法により堆積することができる。なお、接続孔３２６内に、たとえばタングステンからなるプラグを形成してもよい。タングステンプラグはタングステンＣＶＤ法により形成することができる。この際、窒化チタンを接着層として接続孔３２６内にあらかじめ形成することが好ましい。
【０２２５】
第１配線層３２５は、層間絶縁膜３２７により覆われ、層間絶縁膜３２７上には第２配線層３２８が形成されている。第２配線層３２８は接続孔３２９を介して第１配線層３２５に接続される。層間絶縁膜３２７は、たとえばシリコン酸化膜とＳＯＧからなるシリコン酸化膜とすることができるが、そのシリコン酸化膜をＴＥＯＳを用いてプラズマＣＶＤ法により堆積されたシリコン酸化膜でサンドイッチした構成の積層膜とすることが好ましい。なお、第２配線層３２８は第１配線層３２５と同様の構成とすることができる。
【０２２６】
第２配線層３２８は、層間絶縁膜３３０により覆われ、層間絶縁膜３３０上には第３配線層３３１が形成されている。第３配線層３３１は接続孔３３２を介して第２配線層３２８に接続される。層間絶縁膜３３０は層間絶縁膜３２７と同様の構成とすることができ、第３配線層３３１は第１配線層３２５と同様の構成とすることができる。
【０２２７】
第３配線層３３１はパッシベーション膜３３３により覆われている。パッシベーション膜３３３はシリコン酸化膜とシリコン窒化膜との積層膜とすることができる。
【０２２８】
次に、前記ＤＲＡＭの製造方法について、図５３〜図７９を用いて説明する。図５３〜図７９は、本実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。なお、図５３〜図７９は、図６３、図６５、図６７、図６９、図７１を除き、（ａ）において図５１におけるIa-Ia線断面に相当する部分を表し、（ｂ）において周辺回路領域の断面を表す。また、図６３、図６５、図６７、図６９、図７１は、（ａ）において図５１におけるIIIa-IIIa線断面に相当する部分を表し、（ｂ）において図５１におけるIIIb-IIIb線断面に相当する部分を表す。
【０２２９】
まず、図５３に示すように、半導体基板３０１の所定領域に浅溝素子分離領域を形成する。浅溝素子分離領域は、半導体基板３０１の主面に図示しない酸化シリコン膜および窒化シリコン膜を順次形成する。そしてフォトレジスト等により浅溝３０２ａの形成領域の前記酸化シリコン膜と窒化シリコン膜とを除去した後、半導体基板３０１を深さ方向にたとえば0.３〜0.４μｍの溝を形成する。次に前記窒化シリコン膜を酸化マスクとして前記溝の側面と底面に熱酸化シリコン（図示せず）を形成する。そして、ＣＶＤ（Chemical Vapor Deposition)法により半導体基板３０１の全面にシリコン酸化膜を堆積した後に、ＣＭＰ（Chemical Mechanical Polishing)法あるいはドライエッチング法により浅溝３０２ａ以外の領域の前記シリコン酸化膜を除去して、浅溝３０２ａにシリコン酸化膜を選択的に埋め込む。
【０２３０】
なお、酸化性雰囲気で素子分離用絶縁膜３０２ｂのデンシファイを行うことが好ましい。そして、前記窒化シリコン膜を熱リン酸により除去し、素子分離用絶縁膜３０２ｂを形成する。この際、素子分離用絶縁膜３０２ｂも熱リン酸により若干エッチングされて半導体基板３０１の活性領域よりも低くなる。これによりゲート電極３０５のパターニングが良好となり、ＭＩＳＦＥＴの性能を向上することができる。
【０２３１】
次に、図５４に示すように、フォトレジストをマスクにして、ｎ形不純物たとえばリンをイオン注入により半導体基板３０１のメモリセルアレイの形成領域に導入し、次いで、上記フォトレジストを除去した後に、ｐ形不純物たとえばボロンをイオン注入により半導体基板３０１のメモリセルアレイの形成領域およびｎ形ＭＩＳＦＥＴＱｎが形成される領域に導入する。さらに、上記フォトレジストを除去した後に、半導体基板３０１に熱拡散処理を施すことによりディープウェル３０３ｂおよびｐウェル３０３を形成する。なお、ｐ形ＭＩＳＦＥＴを形成する場合には、当該領域にたとえばリンを導入し、ｎウェルを形成する。
【０２３２】
なお、チャネル領域での不純物濃度を最適化して、所望するメモリセル選択用ＭＩＳＦＥＴＱｔあるいはｎ形ＭＩＳＦＥＴＱｎのしきい値電圧を得るために、ｐウェル３０３の活性領域の主面にｐ形不純物たとえばボロンをイオン注入することができる。
【０２３３】
次に、図５５に示すように、半導体基板３０１の表面にゲート絶縁膜３０４を形成する。このゲート絶縁膜３０４は熱酸化法で形成され、その膜厚は約７ｎｍである。さらに、半導体基板３０１の全面にリンが導入された多結晶シリコン膜３０５ａおよびＷＳｉ２膜３０５ｂを順次堆積する。多結晶シリコン膜３０５ａおよびＷＳｉ２膜３０５ｂはＣＶＤ法で形成され、これらの膜厚は、たとえばそれぞれ４０ｎｍおよび１００ｎｍである。次に、ＷＳｉ２膜３０５ｂ上に酸化シリコン膜からなる絶縁膜３０７ａおよび窒化シリコン膜からなるキャップ絶縁膜３０７ｂを順次堆積する。絶縁膜３０７ａおよびキャップ絶縁膜３０７ｂはＣＶＤ法で形成され、これらの膜厚は、たとえばそれぞれ１０ｎｍおよび１６０ｎｍである。
【０２３４】
次に、図５６に示すように、フォトレジストをマスクにして、キャップ絶縁膜３０７ｂ、絶縁膜３０７ａ、ＷＳｉ２膜３０５ｂおよび多結晶シリコン膜３０５ａからなる積層膜を順次エッチングすることにより、多結晶シリコン膜３０５ａおよびＷＳｉ２膜３０５ｂからなるメモリセルの選択用ＭＩＳＦＥＴＱｔおよび周辺回路用ＭＩＳＦＥＴＱｎのゲート電極３０５を形成する。
【０２３５】
次に、上記フォトレジストを除去した後、半導体基板３０１に熱酸化処理を施すことにより、ゲート電極３０５を構成する多結晶シリコン膜３０５ａおよびＷＳｉ２膜３０５ｂの側壁に薄い酸化シリコン膜を形成することができる。
【０２３６】
次に、図５７に示すように、上記積層膜およびフォトレジストをマスクにして、周辺回路領域のｎ形ＭＩＳＦＥＴＱｎが形成される領域のｐウェル３０３の主面にｐ形不純物たとえばボロンをイオン注入し、次いでｎ形不純物たとえばヒ素をイオン注入する。さらに上記フォトレジストを除去した後、上記積層膜およびフォトレジストをマスクにして選択用ＭＩＳＦＥＴＱｔが形成されるｐウェル３０３の主面にｎ形不純物たとえばリンをイオン注入する。これら不純物を引き伸ばし拡散することにより、ｎ形ＭＩＳＦＥＴＱｎの低濃度ｎ形半導体領域３０６ｃ−１およびｐ形半導体領域３０６ｄならびに選択用ＭＩＳＦＥＴＱｔのｎ形半導体領域３０６ａ，３０６ｂを形成する。なお、高耐圧用のｎ形ＭＩＳＦＥＴを形成する場合には当該領域にリンを注入する。また、ｐ形ＭＩＳＦＥＴを形成する場合には、当該領域にパンチスルーストッパ用のヒ素および低濃度半導体領域用のボロン（ＢＦ２)を注入する。周辺回路用のＭＩＳＦＥＴＱｎの低濃度ｎ型半導体領域３０６ｃ−１およびメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域３０６ａ、３０６ｂは、ゲート電極に自己整合的に形成される。
【０２３７】
次に、図５８に示すように、シリコン窒化膜３３４を堆積する。シリコン窒化膜３３４の膜厚はたとえば８０ｎｍとすることができる。次いで、ＳＯＧ膜３３５を堆積し、その後、フォトレジストでメモリアレイ領域をマスクして、ＳＯＧ膜３３５およびシリコン窒化膜３３４をエッチングする。前記エッチングは、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングを用いることができ、これにより周辺回路領域のＳＯＧ膜３３５およびシリコン窒化膜３３４を除去し、メモリアレイ領域に自己整合加工用絶縁膜３０９および層間絶縁膜３１０ａを形成する。層間絶縁膜３１０ａは、ＳＯＧからなるため、ゲート電極３０５、キャップ絶縁膜３０７ｂにより形成された表面の凹部を埋め込んで平坦化することができる。また、エッチングには異方性エッチングを用いるため、周辺回路領域のｎ形ＭＩＳＦＥＴＱｎのゲート電極３０５およびキャップ絶縁膜３０７ｂの側面には、シリコン窒化膜からなる第１のサイドウォール３２３ａが形成される。
【０２３８】
次に、図５９に示すように、半導体基板３０１の全面にＴＥＯＳシリコン酸化膜（図示せず）を形成し、これを異方性エッチングでエッチングして、第１のサイドウォール３２３ａの側面に第２のサイドウォール３２３ｂを形成する。第２のサイドウォール３２３ｂの厚さ（幅）は、第１のサイドウォール３２３ａの厚さ（幅）よりも大とする。これにより、メモリセルの微細化と周辺回路用ＭＩＳＦＥＴの特性向上を図ることができる。
【０２３９】
次に、図６０に示すように、ゲート電極３０５、キャップ絶縁膜３０７ｂおよび第２のサイドウォール３２３ｂならびにフォトレジストをマスクにして、周辺回路領域のｎ形ＭＩＳＦＥＴＱｎが形成される領域にｎ形不純物たとえばヒ素およびリンをイオン注入する。さらに上記フォトレジストを除去した後、不純物を引き伸ばし拡散することにより、ｎ形ＭＩＳＦＥＴＱｎの高濃度ｎ形半導体領域３０６ｃ−２を形成する。なお、ｐ形ＭＩＳＦＥＴを形成する場合には、当該領域に高濃度半導体領域用のボロン（ＢＦ２)を注入する。この高濃度ｎ形半導体領域３０６ｃ−２は、第２のサイドウォール３２３ｂに対して自己整合で形成される。
【０２４０】
次に、図６１に示すように、ＴＥＯＳシリコン酸化膜を堆積し、層間絶縁膜３１０ｆを形成する。さらにプラズマＣＶＤ法によりＴＥＯＳを用いてシリコン酸化膜を堆積し、前記シリコン酸化膜をＣＭＰ法（研磨）により平坦化して層間絶縁膜３１０ｇを形成する。メモリセル部は、ＳＯＧ膜３３５を残したまま、ＴＥＯＳシリコン酸化膜３１０ｆおよび酸化シリコン膜を堆積し、ＣＭＰ法により平坦化する。平坦化後、メモリセル部には、ＳＯＧ膜３３５、ＴＥＯＳシリコン酸化膜３１０ｆおよび研磨された酸化シリコン膜が残る。この３層の絶縁膜を層間絶縁膜３１０ｇと称す。
【０２４１】
次に、図６２〜図６５に示すように、フォトレジストをマスクとして層間絶縁膜３１０ａをエッチングし、接続孔３１１ｂを形成する。接続孔３１１ｂの開口は、２段階のエッチングにより行う。
【０２４２】
まず、第１のエッチング工程として、シリコン酸化膜がエッチングされやすく、シリコン窒化膜がエッチングされにくい条件でエッチングを行う。このようなエッチングは、たとえばＣ４Ｆ８およびアルゴンを含む混合ガスを原料ガスとした異方性プラズマエッチングにより実現することが可能である。この第１のエッチング工程では、シリコン窒化膜がエッチングされにくい条件であるためシリコン酸化膜からなる層間絶縁膜３１０ａのエッチングはシリコン窒化膜からなる自己整合加工用絶縁膜３０９が露出する段階まで進行する。この状態を図６２および図６３に示す。すなわち、自己整合加工用絶縁膜３０９は、第１のエッチング工程でのエッチングストッパとして機能する。
【０２４３】
次に、第２のエッチング工程として、シリコン窒化膜がエッチングされる条件でエッチングを行う。このようなエッチングは、たとえばＣＨＦ３、ＣＦ４およびアルゴンを含む混合ガスを原料ガスとした異方性プラズマエッチングにより実現することが可能である。この第２のエッチング工程では、第１のエッチング工程により厚い層間絶縁膜３１０ａがすでに除去されているため、薄い自己整合加工用絶縁膜３０９のみをエッチングすればよいこととなる。すなわち、自己整合加工用絶縁膜３０９の下地へのオーバーエッチングを抑制して、プロセスマージンの十分とれた状態でエッチングを実施することができる。つまり、シリコン窒化膜がエッチングされる条件では、シリコン窒化膜とシリコン酸化膜とのエッチング選択比がとれず、シリコン窒化膜をエッチングするとともに、シリコン酸化膜をエッチングしてしまうこととなるため、図６５に示すように、接続孔３１１ｂの底部が素子分離用絶縁膜３０２ｂにかかる場合には、シリコン酸化膜からなる素子分離用絶縁膜３０２ｂをもエッチングしてしまうこととなる。理想的には自己整合加工用絶縁膜３０９のみをエッチングして、自己整合加工用絶縁膜３０９が除去された直後にエッチングを終了するジャストエッチとすることが望ましいが、エッチング速度の基板内分布等の存在により基板面内全ての領域で確実に接続孔３１１ｂが開口され、かつジャストエッチとすることは一般には困難である。そのため、ある程度のオーバーエッチングが必要となる。このため、接続孔３１１ｂの底部が活性領域からはみ出し素子分離用絶縁膜３０２ｂにかかる場合には、素子分離用絶縁膜３０２ｂが過剰にエッチングされる恐れがあるが、本方法では、自己整合加工用絶縁膜３０９が８０ｎｍ程度と薄く、かつ、自己整合加工用絶縁膜３０９のみのエッチングでよいため、オーバーエッチングの量は自己整合加工用絶縁膜３０９の膜厚の３０〜５０％程度で十分であり、多くても自己整合加工用絶縁膜３０９の膜厚相当分で十分である。そのため素子分離用絶縁膜３０２ｂの過剰エッチングを最小限に抑制することができ、この結果、ＤＲＡＭのリフレッシュ特性等を向上してＤＲＡＭの性能を高くすることが可能である。
【０２４４】
また、第２のエッチング工程においては、図６４に示すように、ゲート電極３０５が自己整合加工用絶縁膜３０９およびキャップ絶縁膜３０７ｂにより覆われた状態となっているため、接続孔３１１ｂがゲート電極３０５にかかるように設計されていてもゲート電極３０５を露出することはなく、したがって、接続孔３１１ｂは自己整合的に開口することが可能である。すなわち、自己整合加工用絶縁膜３０９は、接続孔３１１ｂをゲート電極３０５に対して自己整合的に開口する機能とともに、素子分離用絶縁膜３０２ｂの過剰エッチングを抑制する機能とを併せ持っているものである。
【０２４５】
このような、自己整合加工用絶縁膜３０９を用いて２段階エッチングを行う方法は、集積度が向上され、ゲート電極３０５の間隔が狭くなっているＤＲＡＭにおいては特に有効である。すなわち、ゲート電極３０５に対する自己整合的な開口のためのサイドウォールをゲート電極３０５の側面に形成した場合には、さらに素子分離用絶縁膜３０２ｂの過剰エッチングを抑制するためのストッパ膜を形成しようとすると、接続孔３１１ｂを形成するべきゲート電極３０５の間が埋まってしまうか、あるいは埋まらないにしても接続孔３１１ｂの底面積が極端に小さくなり十分な接続導電性を確保することが難しくなる。ところが、本実施の形態６の製造方法では、ゲート電極３０５に対する自己整合的な開口のためのサイドウォールを形成せず、自己整合加工用絶縁膜３０９に自己整合的な開口のための機能を持たせているため、ゲート電極３０５の間に十分なスペースを確保することができ、接続孔３１１ｂの開口のためのプロセスマージンを保持しつつ十分な接続信頼性を得ることが可能である。
【０２４６】
次に、図６６および図６７に示すように、接続孔３１１ｂにプラグ３１４を形成する。プラグ３１４はリンが導入された多結晶シリコンとすることができ、半導体基板３０１の全面に多結晶シリコン膜を堆積した後に、これをエッチバックすることにより形成することができる。なお、接続孔３１１ｂの底部が素子分離用絶縁膜３０２ｂの深い部分にまで形成されることがないため、プラグ３１４の底面は、接続孔３１１ｂが素子分離用絶縁膜３０２ｂにかかる領域においても浅い領域で形成されており、ＤＲＡＭの信頼性を向上することができる。
【０２４７】
次に、図６８および図６９に示すように、半導体基板３０１の全面にＴＥＯＳシリコン酸化膜からなる層間絶縁膜３１０ｂを形成した後、接続孔３１１ａを形成する。接続孔３１１ａの形成は接続孔３１１ｂと同様に２段階のエッチング工程で行う。接続孔３１１ａにおいても、接続孔３１１ｂと同様に、素子分離用絶縁膜３０２ｂの深い部分に形成されることはない。
【０２４８】
次に、図７０および図７１に示すように、リンが導入された多結晶シリコン膜３１２およびＷＳｉ２膜３１３をＣＶＤ法で順次堆積し、これをパターニングしてビット線ＢＬを形成する。ビット線ＢＬは、接続孔３１１ａを通じてメモリセル選択用ＭＩＳＦＥＴＱｔの一方のｎ形半導体領域３０６ａに接続されている。多結晶シリコン膜３１２もプラグ３１４と同様に、その底面は、接続孔３１１ａが素子分離用絶縁膜３０２ｂにかかる領域においても浅い領域で形成されており、ＤＲＡＭの信頼性を向上することができる。
【０２４９】
次に、図７２に示すように、半導体基板３０１上に酸化シリコン膜からなる層間絶縁膜３１０ｃおよび層間絶縁膜３１０ｄをＣＶＤ法で堆積した後、この層間絶縁膜３１０ｄの表面を、たとえばＣＭＰ法によって平坦化し、次いで、半導体基板３０１上にシリコン窒化膜からなる層間絶縁膜３１０ｅを形成する。
【０２５０】
次に、図７３に示すように、シリコン酸化膜３３６を堆積した後、多結晶シリコン膜３２０ｃを堆積し、フォトレジストをマスクにして多結晶シリコン膜３２０ｃをパターニングする。さらに多結晶シリコン膜（図示せず）を堆積して、これを異方性エッチングによりエッチングし、サイドウォール３２０ｄを形成する。このようにサイドウォール３２０ｄを形成することにより、フォトリソグラフィの最小分解能でパターニングした多結晶シリコン膜３２０ｃの開口よりもさらに小さな口径を有する開口を得ることができる。
【０２５１】
次に、図７４に示すように、多結晶シリコン膜３２０ｃおよびサイドウォール３２０ｄをマスクとして接続孔３１１ｃを開口する。
【０２５２】
次に、図７５に示すように、半導体基板３０１上にリンが導入された第１電極３２０ａおよびシリコン酸化膜３３７をＣＶＤ法で順次堆積する。上記第１電極３２０ａは接続孔３１１ｃ内に堆積されて、プラグ３１４に接続される。
【０２５３】
次に、図７６に示すように、フォトレジストをマスクにして、シリコン酸化膜３３７をエッチングし、続いて第１電極３２０ａおよび多結晶シリコン膜３２０ｃを順次エッチングする。加工された第１電極３２０ａおよび多結晶シリコン膜３２０ｃは、メモリセル領域においては情報蓄積用容量素子の蓄積電極の一部を形成する。
【０２５４】
次に、上記フォトレジストを除去した後、図７７に示すように、多結晶シリコン膜（図示せず）を半導体基板３０１上にＣＶＤ法で堆積し、これを異方性エッチングして第２電極３２０ｂを形成する。さらに、たとえば、フッ酸溶液を用いたウエットエッチングによりシリコン酸化膜３３６，３３７を除去して、第１電極３２０ａ、第２電極３２０ｂ、多結晶シリコン膜３２０ｃおよびサイドウォール３２０ｄからなるクラウン形状のキャパシタ電極３２０を形成する。
【０２５５】
次に、図７８に示すように、キャパシタ電極３２０に粒径４０ｎｍ程度の多結晶シリコン粒を成長させ、その後、窒化シリコン膜（図示せず）をＣＶＤ法で半導体基板３０１上に堆積し、続いて、酸化処理を施すことにより、窒化シリコン膜の表面に酸化シリコン膜を形成して、酸化シリコン膜および窒化シリコン膜からなるキャパシタ絶縁膜３２１をキャパシタ電極３２０の表面に形成する。その後、半導体基板３０１上に多結晶シリコン膜（図示せず）をＣＶＤ法で堆積し、この多結晶シリコン膜をフォトレジストをマスクにしてエッチングすることにより、プレート電極３２２を形成する。
【０２５６】
次に、図７９に示すように、ＢＰＳＧ膜を堆積し、これをアニールすることによって層間絶縁膜３２４を形成し、フォトレジストをマスクにしてエッチングすることにより接続孔３２６を開口する。接続孔３２６の開口の際には、第１のサイドウォール３２３ａを用いて周辺回路領域のゲート電極３０５に対し自己整合的に接続孔３２６を開口することが可能である。さらに、チタン、窒化チタン、アルミニウムおよびチタンを順次堆積し、これをパターニングすることにより第１配線層３２５を形成する。なお、接続孔３２６の内面に窒化チタンを堆積し、ＣＶＤ法によるタングステン膜を形成してこれをエッチバックし、タングステンプラグを形成してもよい。なお、チタン、窒化チタン、アルミニウムおよびチタンの堆積にはスパッタ法を用いることができる。
【０２５７】
最後に、プラズマＣＶＤ法によるＴＥＯＳシリコン酸化膜を堆積し、さらにＳＯＧ膜をコートした後、プラズマＣＶＤ法によるＴＥＯＳシリコン酸化膜を堆積して層間絶縁膜３２７を形成する。その後、前記第１配線層の場合と同様に接続孔３２９、第２配線層３２８、層間絶縁膜３３０、接続孔３３２、第３配線層３３１を形成し、プラズマＣＶＤ法によるＴＥＯＳシリコン酸化膜およびシリコン窒化膜を堆積してパッシベーション膜３３３を形成し、図５０に示すＤＲＡＭがほぼ完成する。
【０２５８】
本実施の形態６のＤＲＡＭによれば、自己整合加工用絶縁膜３０９を用いて２段階エッチングにより接続孔３１１ａ，３１１ｂを開口するため、ゲート電極３０５に対して自己整合的にプラグ３１４およびビット線ＢＬを形成することができるとともに、素子分離用絶縁膜３０２ｂの過剰エッチングを防止し、ＤＲＡＭのリフレッシュ特性等その性能を向上することができる。また、メモリセル領域においてゲート電極３０５の側面にサイドウォールを形成しないため、ＤＲＡＭの高集積化にも対応することができる。
【０２５９】
また、自己整合加工用絶縁膜３０９にゲート電極３０５に対する自己整合コンタクトの形成機能と素子分離用絶縁膜３０２ｂの過剰エッチング防止機能の２つの機能を併有させるため、個々の機能を実現するための個別の部材を形成する必要がなく、工程を少なくし、プロセスの増加を抑制することができる。
【０２６０】
なお、本実施の形態６において、プラグ３１４を用いた例を示したが、プラグ３１４を用いず、キャパシタ電極３２０が接続孔３１１ｂを介して直接ｎ形半導体領域３０６ｂに接続されるものであってもよい。この場合、接続孔３１１ｂの深さが相当程度に深くなるため、エッチングマージンが小さくなり、その加工が困難になるが、本実施の形態６の製造方法の２段階エッチングを用いることにより、エッチングマージンを増加し、深い接続孔の開口にも対応することが可能となる。すなわち、プラグ３１４を用いない場合に本発明の効果がより顕著となる。
【０２６１】
また、前記した２段階のエッチングは連続プロセスで行ってもよいことはいうまでもない。
【０２６２】
なお、図６０において、ｎ型ＭＩＳＦＥＴＱｎの高濃度ｎ型半導体領域６ｃ−２を形成した後、実施の形態２に示す窒化シリコン膜１０４を周辺回路領域に選択的に形成して、その後に、図６１に示すＴＥＯＳシリコン酸化膜を堆積して、層間絶縁膜３１０ｆを形成し、それに続く工程を実施することも可能である。
【０２６３】
また、図６０において、ｎ型ＭＩＳＦＥＴＱｎの高濃度ｎ型半導体領域６ｃ−２を形成した後、実施の形態３を実施することも可能である。
【０２６４】
つまり、ｎ型ＭＩＳＦＥＴＱｎの高濃度ｎ型半導体領域６ｃ−２を形成した後、周辺回路領域上にモリブデン、コバルト等の高融点金属を堆積し、周辺回路用のｎ型ＭＩＳＦＥＴＱｎの高濃度ｎ型半導体領域６ｃ−２の表面にシリサイド層を形成し、その後、未反応の高融点金属を除去してから、図６１に示すＴＥＯＳシリコン酸化膜を堆積して、層間絶縁膜３１０ｆを形成し、それに続く工程を実施することも可能である。
【０２６５】
また、後述する実施の形態７または８の場合にも、上記の例を適用することは可能である。
【０２６６】
（実施の形態７）
【０２６７】
図８０および図８１は、本発明の他の実施の形態であるＤＲＡＭの製造方法の一例を示した断面図である。
【０２６８】
本実施の形態７の製造方法は、ゲート電極３０５およびキャップ絶縁膜３０７ｂの形成（図５７）までは実施の形態６の製造方法と同様であるので説明を省略する。
【０２６９】
本実施の形態７の製造方法は、メモリアレイ領域でのゲート電極３０５の配列が密な場合を示し、周辺回路領域における自己整合加工用絶縁膜３０９の除去をマスクなしに行う例を示したものである。
【０２７０】
ゲート電極３０５およびキャップ絶縁膜３０７ｂの形成の後、図８０に示すように、自己整合加工用絶縁膜３０９となるシリコン窒化膜を堆積し、さらにシリコン酸化膜３３９を堆積する。メモリアレイ領域においては、図８０（ａ）に示すように、ゲート電極３０５の配列が密なためシリコン酸化膜３３９が凹部に完全に埋め込まれ、その表面が平坦となっている。これに対し、周辺回路領域では、図８０（ｂ）に示すように、ゲート電極３０５はメモリアレイ領域に比べて疎に形成されているため、凹凸形状をほぼ忠実に反映した表面形状となっている。
【０２７１】
次に、図８１に示すように、シリコン窒化膜３０９およびシリコン酸化膜３３９を異方性エッチングによりエッチングする。エッチングはシリコン窒化膜がエッチングされる条件たとえばＣＨＦ３、ＣＦ４およびアルゴンの混合ガスを用いたエッチングとする。メモリアレイ領域においてはシリコン酸化膜３３９の表面が平坦であるためシリコン酸化膜３３９の平坦表面およびキャップ絶縁膜３０７ｂ表面のシリコン窒化膜３０９がエッチングされるのみである。このため、メモリアレイ領域においては半導体基板３０１の主面上にシリコン窒化膜３０９が残り、自己整合加工用絶縁膜３０９として機能する。一方、周辺回路領域においては、ゲート電極３０５の側面を除き、半導体基板３０１の主面上およびキャップ絶縁膜３０７ｂの表面のシリコン窒化膜３０９およびシリコン酸化膜３３９がエッチングされ、シリコン窒化膜３０９およびシリコン酸化膜３３９は、ゲート電極３０５の側面の第１のサイドウォール３２３ａおよび第２のサイドウォール３２３ｂとして残留するのみである。
【０２７２】
すなわち、本実施の形態７の製造方法によれば、フォトマスク等を用いなくても、メモリセルアレイ領域に自己整合加工用絶縁膜３０９を形成し、同時に周辺回路領域のゲート電極３０５の側面に第１のサイドウォール３２３ａおよび第２のサイドウォール３２３ｂを形成することが可能である。これにより工程を簡略化することが可能となる。
【０２７３】
なお、この後の工程は実施の形態６における図６０以降の工程と同様であるため説明を省略する。
【０２７４】
（実施の形態８）
【０２７５】
図８２〜図８４は、本発明のさらに他の実施の形態であるＤＲＡＭの製造方法の一例を示した断面図である。
【０２７６】
本実施の形態８の製造方法は、ゲート電極３０５およびキャップ絶縁膜３０７ｂの形成（図５７）までは実施の形態６の製造方法と同様であるので説明を省略する。
【０２７７】
本実施の形態８の製造方法は、メモリアレイ領域でのゲート電極３０５の配列が疎な場合を示し、周辺回路領域における自己整合加工用絶縁膜３０９の除去をマスクを用いて行う例を示したものである。
【０２７８】
ゲート電極３０５およびキャップ絶縁膜３０７ｂの形成の後、図８２に示すように、自己整合加工用絶縁膜３０９となるシリコン窒化膜を堆積し、メモリアレイ領域にフォトマスク３４０を形成する。
【０２７９】
次に、図８３に示すように、フォトマスク３４０をマスクにして自己整合加工用絶縁膜３０９を異方性エッチングによりエッチングする。エッチングはシリコン窒化膜がエッチングされる条件たとえばＣＨＦ３、ＣＦ４およびアルゴンの混合ガスを用いたエッチングとする。これにより、周辺回路領域のゲート電極３０５の側面に第１のサイドウォール３２３ａが形成される。
【０２８０】
さらに、フォトマスク３４０を除去した後、半導体基板３０１の全面にシリコン酸化膜３４１を堆積する。
【０２８１】
次に、図８４に示すように、シリコン酸化膜３４１を異方性エッチングによりエッチングする。エッチングはシリコン窒化膜がエッチングされにくい条件たとえばＣ４Ｆ８およびアルゴンの混合ガスを用いたエッチングとすることができる。これにより、周辺回路領域のみならずメモリセルアレイ領域のゲート電極３０５の側面に第２のサイドウォール３２３ｂが形成される。
【０２８２】
このような製造方法によれば、周辺回路領域の自己整合加工用絶縁膜３０９を除去し、ゲート電極３０５の側面に第２のサイドウォール３２３ｂを形成することができる。なお、第２のサイドウォール３２３ｂの厚さを調整してＬＤＤ構造を最適化することができることは実施の形態６で説明したとおりである。
【０２８３】
なお、この後の工程は実施の形態６における図６０以降の工程と同様であるため説明を省略する。
【０２８４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２８５】
たとえば、上記実施の形態６〜８では、素子分離領域が浅溝素子分離領域の場合を説明したが、ＬＯＣＯＳ法による厚いフィールド絶縁膜による素子分離領域であってもよい。本発明は、浅溝素子分離領域の浅溝がフィールド絶縁膜のバーズビークに比較して急峻に形成されていることから、僅かの目外れにより多大な影響を受ける可能性の大きい浅溝素子分離領域に適用して顕著な効果が得られるものではあるが、フィールド絶縁膜による素子分離領域に適用してもその効果が得られることに何ら変わりはない。
【０２８６】
本願には、以下の発明も含まれている。
【０２８７】
（１）本発明の半導体集積回路装置は、その主面に素子分離領域と素子分離領域に囲まれた活性領域とを有する半導体基板に、主面上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成されたゲート電極、ゲート電極上に形成されたキャップ絶縁膜、およびゲート電極の両側の活性領域に形成された半導体領域を含むＭＩＳＦＥＴが形成され、ＭＩＳＦＥＴとその上層に形成された導電性部材とを絶縁する層間絶縁膜を有する半導体集積回路装置であって、ＭＩＳＦＥＴの全部または一部の領域におけるキャップ絶縁膜の上面および側面ならびにゲート電極の側面を含む半導体基板の主面上に、層間絶縁膜に対してエッチング選択比を有する自己整合加工用絶縁膜が形成され、自己整合加工用絶縁膜を、導電性部材と半導体領域とを接続するための接続孔をゲート電極に対して自己整合で開口するためのものであるとともに、接続孔の底部が活性領域から外れた素子分離領域にかかる部分の過剰エッチングを防止するためのものとしたものである。
【０２８８】
このような半導体集積回路装置によれば、自己整合加工用絶縁膜をゲート電極の側面および半導体基板の主面に形成し、自己整合的に接続孔を加工するためのゲート電極のサイドウォールとして、および、半導体基板の素子分離領域の過剰エッチングを防止するためのストッパ膜として併用するため、ゲート電極の間隔が短い高集積化された半導体集積回路装置、特に高集積化されたＤＲＡＭのメモリマット領域のＭＩＳＦＥＴにおいても十分な接続孔底面の接続領域が確保できる。この結果、高集積化された半導体集積回路装置においても自己整合コンタクトの技術と素子分離領域の過剰エッチングの防止技術とをともに用いることができ、半導体集積回路装置の高集積化と高信頼性を実現することが可能となる。
【０２８９】
（２）前記半導体集積回路装置において、自己整合加工用絶縁膜は、キャップ絶縁膜およびゲート電極の側面に接して、または自己整合加工用絶縁膜の膜厚に比較して十分薄い膜厚の薄膜を介して形成することができ、自己整合加工用絶縁膜とキャップ絶縁膜およびゲート電極の側面との間にはサイドウォールを形成する必要がない。すなわち、自己整合加工用絶縁膜をゲート電極のサイドウォールとして用いることができ、別にサイドウォールを形成する必要がない。このため、接続孔の開口マージンを増加することができ、また、工程を簡略化して工程の増加を最小限にすることができる。
【０２９０】
（３）また、自己整合加工用絶縁膜はシリコン窒化膜とし、層間絶縁膜はシリコン酸化膜とすることができる。このように、従来半導体集積回路装置の製造工程において頻繁に使用され、その物性が熟知されたシリコン窒化膜およびシリコン酸化膜を用いることにより、確立された製造工程を用いて工程の設計および条件の選択を容易に行って、生産工程を速やかに立ち上げることが可能となる。
【０２９１】
（４）また、素子分離領域は浅溝素子分離構造を有する浅溝素子分離領域、または選択酸化法を用いて形成された厚いフィールド絶縁膜を有する素子分離領域とすることができる。特に、浅溝素子分離領域の場合には、活性領域と素子分離領域との境界領域において浅溝素子分離領域が急峻に形成されているため、接続孔の形成の際の僅かな目はずれにより素子分離領域に形成される過剰エッチング部分が厚いフィールド絶縁膜等に比較して深くなり、前記目はずれによる過剰エッチングの問題が顕著となる。よって、浅溝素子分離領域を有する半導体集積回路装置の本発明を適用して素子分離領域の過剰エッチングを防止する場合には、その効果が顕著である。
【０２９２】
（５）また、本発明の半導体集積回路装置は、ＤＲＡＭのメモリマット領域を含み、自己整合加工用絶縁膜がメモリマット領域にのみ形成されているものである。すなわち、高集積化の要求が強いメモリマット領域にのみ自己整合加工用絶縁膜を形成して、メモリマット領域の高集積化と高信頼性化を実現し、比較的高集積化の要求が強くない周辺回路領域等には、自己整合加工用絶縁膜を形成しないものである。
【０２９３】
このような半導体集積回路装置によれば、メモリマット領域においては高集積化と高信頼性化を実現するとともに、周辺回路領域等では自己整合加工用絶縁膜を形成しないため、ゲート電極と同時に形成される配線層と上層との接続孔形成工程あるいは周辺回路領域のＭＩＳＦＥＴの半導体領域と上層との接続孔形成工程を簡略化することができる。すなわち、周辺回路領域にも自己整合加工用絶縁膜を形成した場合には、半導体領域と上層との接続孔を形成する際に自己整合加工用絶縁膜をエッチングするための２段階エッチングが必要となり、また、ゲート電極と同時に形成される配線層と上層との接続孔を形成する際にゲート電極の上面に形成されているキャップ絶縁膜のエッチングに加えて自己整合加工用絶縁膜のエッチングを行う必要があり、工程が複雑化する可能性がある。しかし、本発明では、周辺回路領域には自己整合加工用絶縁膜を形成しないため、工程が複雑化することがない。
【０２９４】
（６）また、本発明の半導体集積回路装置は、ＤＲＡＭのメモリマット領域を含み、メモリマット領域以外の領域に形成されたＭＩＳＦＥＴのゲート電極の側面には、自己整合加工用絶縁膜と同一工程で堆積された絶縁膜を介して、または側面に接してサイドウォールが形成されているものである。
【０２９５】
このような半導体集積回路装置によれば、メモリマット領域以外の領域に形成されたＭＩＳＦＥＴのＬＤＤ（Lightly Doped Drain)構造を最適化して、メモリマット領域以外の領域のＭＩＳＦＥＴの短チャネル化を実現してその性能を向上することができる。
【０２９６】
（７）本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板の主面に素子分離領域を形成する工程、（ｂ）半導体基板の全面にゲート絶縁膜となるシリコン酸化膜、ゲート電極となる多結晶シリコン膜を主とする導電膜およびキャップ絶縁膜となるシリコン窒化膜を順次堆積してそれらの積層膜を形成し、積層膜をパターニングしてゲート絶縁膜、ゲート電極およびキャップ絶縁膜を形成する工程、（ｃ）ゲート電極をマスクとして不純物をイオン注入し、素子分離領域に囲まれた半導体基板の主面の活性領域に半導体領域を形成する工程、（ｄ）半導体基板の全面に自己整合加工用絶縁膜を堆積する工程、（ｅ）自己整合加工用絶縁膜が形成された半導体基板の全面に層間絶縁膜を堆積する工程、（ｆ）自己整合加工用絶縁膜のエッチング速度が層間絶縁膜のエッチング速度に対して十分小さくなる条件で層間絶縁膜を選択的にエッチングし、接続孔の一部をゲート電極に対して自己整合的に開口する第１のエッチング工程、（ｇ）接続孔の底部の自己整合加工用絶縁膜を異方性エッチングする第２のエッチング工程、を含むものである。
【０２９７】
このような半導体集積回路装置の製造方法によれば、ゲート電極およびキャップ絶縁膜を形成した後に、サイドウォールを形成することなく自己整合加工用絶縁膜を堆積するため、ゲート電極間のコンタクトマージンを十分にとることが可能である。この結果、半導体集積回路装置の接続孔に形成される部材と活性領域に形成される半導体領域との接続信頼性を向上することができる。
【０２９８】
また、接続孔を第１のエッチング工程および第２のエッチング工程の２段階に分けて開口するため、接続孔をゲート電極に対して自己整合的に開口することができるとともに、接続孔の底部にかかる素子分離領域の過剰なエッチングを防止することができる。この結果、半導体集積回路装置の集積度を向上するとともに、半導体集積回路装置のＭＩＳＦＥＴの特性を向上し信頼性を向上することができる。なお、前記第１のエッチング工程および第２のエッチング工程は、連続した工程とすることができることはいうまでもない。
【０２９９】
（８）また、（ａ）工程の素子分離領域の形成は、浅溝を形成した後に浅溝をシリコン酸化膜により埋め込み、シリコン酸化膜をエッチバックまたはＣＭＰ法により研磨することにより浅溝内部にのみシリコン酸化膜を残す第一の構成、または、パターニングされたシリコン窒化膜をマスクとして選択的に厚いフィールド絶縁膜を熱酸化法により形成する第２の構成、の何れかの構成とすることができる。このような半導体集積回路装置の製造方法によれば、浅溝素子分離領域あるいはＬＯＣＯＳ法による厚いフィールド絶縁膜を有する半導体集積回路装置を製造することができる。
【０３００】
（９）また、本発明の半導体集積回路装置の製造方法において、自己整合加工用絶縁膜をシリコン窒化膜とし、層間絶縁膜をシリコン酸化膜とし、第１のエッチング工程におけるエッチングをＣ４Ｆ８およびアルゴンを含む混合ガスを用いたプラズマエッチングにより行い、第２のエッチング工程におけるエッチングをＣＨＦ３、ＣＦ４およびアルゴンを含む混合ガスを用いたプラズマエッチングにより行うことができる。
【０３０１】
このような半導体集積回路装置の製造方法によれば、第１のエッチング工程をＣ４Ｆ８およびアルゴンを含む混合ガスを用いたプラズマエッチングにより行うため、シリコン窒化膜がエッチングされにくい条件でシリコン酸化膜をエッチングすることができ、つまりシリコン窒化膜に対して十分なエッチング選択比を有する条件でシリコン酸化膜をエッチングすることができ、接続孔領域の層間絶縁膜のエッチングをストッパ膜である半導体基板主面上の自己整合加工用絶縁膜まで、十分な加工マージンを持ってエッチングすることができる。また、第２のエッチング工程をＣＨＦ３、ＣＦ４およびアルゴンを含む混合ガスを用いたプラズマエッチングにより行うため、シリコン窒化膜からなる自己整合加工用絶縁膜を容易にエッチングすることができる。第２のエッチング工程においては比較的薄いシリコン窒化膜のみをエッチングするため、十分な加工マージンをもって接続孔を開口し、その結果素子分離領域の過剰エッチングを少なくできることは前記したとおりである。
【０３０２】
（１０）本発明の半導体集積回路装置の製造方法は、第２のエッチング工程において、自己整合加工用絶縁膜の全膜厚分をエッチングするに必要なエッチング時間以下のオーバーエッチングを加えるものである。
【０３０３】
このようなオーバーエッチングを加えることができるのは、前記したとおり自己整合加工用絶縁膜をストッパ膜として接続孔を２段階エッチングにより開口するためであるが、オーバーエッチングを加えることにより活性領域を若干エッチングするものの接続孔の開口を確実に行うことができ、接続孔底部での接続信頼性を向上することができる。なお、活性領域のエッチング量は、加えるオーバーエッチングが自己整合加工用絶縁膜の全膜厚分をエッチングするに必要なエッチング時間以下であるため、自己整合加工用絶縁膜の膜厚相当以下であり、自己整合加工用絶縁膜の膜厚を３０〜５０ｎｍと薄くすることが可能なことから、工程上そのような過剰エッチングは問題とならない。
【０３０４】
（１１）本発明の半導体集積回路装置の製造方法は、半導体集積回路装置にＤＲＡＭのメモリマット領域を含み、自己整合加工用絶縁膜の堆積の後に、メモリマット領域以外のゲート電極およびキャップ絶縁膜の側面に自己整合加工用絶縁膜を挟んでサイドウォールを形成する工程を含むものである。
【０３０５】
このような半導体集積回路装置の製造方法によれば、メモリマット領域以外のＭＩＳＦＥＴに適正なＬＤＤ構造を形成することが可能となる。その結果、メモリマット領域以外のＭＩＳＦＥＴたとえば周辺回路領域のＭＩＳＦＥＴの短チャネル化を行って、そのＭＩＳＦＥＴの性能を向上することが可能である。なお、周辺回路領域のゲート電極間の間隔は一般に余裕が存在するため、周辺回路領域のＭＩＳＦＥＴのゲート電極の側面に自己整合加工用絶縁膜が形成されていてもサイドウォールを形成することが可能である。
【０３０６】
（１２）また、本発明の半導体集積回路装置の製造方法は、半導体集積回路装置にＤＲＡＭのメモリマット領域を含み、自己整合加工用絶縁膜の堆積の後に、少なくともメモリマット領域以外の半導体基板の主面上の自己整合加工用絶縁膜を除去する工程を含むものである。
【０３０７】
このような半導体集積回路装置の製造方法によれば、少なくともメモリマット領域以外の半導体基板の主面上の自己整合加工用絶縁膜を除去する工程を含むため、たとえばＤＲＡＭの周辺回路領域の自己整合加工用絶縁膜を除去することができ、周辺回路領域のＭＩＳＦＥＴの半導体領域あるいはゲート電極に接続する接続孔の開口を容易に行うことが可能となる。
【０３０８】
（１３）なお、サイドウォールの形成は、自己整合加工用絶縁膜の堆積の後に、メモリマット領域を覆うフォトレジストをマスクとして自己整合加工用絶縁膜をエッチングし、フォトレジストを除去した後、半導体基板の全面に絶縁膜を堆積し、絶縁膜を異方性エッチングして行うことができる。なお、自己整合加工用絶縁膜のエッチングはゲート電極の側面にサイドウォールとして残る状態の異方性エッチングでもよく、また、サイドウォールとして残らない等方性エッチングでもよい。
【０３０９】
また、サイドウォールの形成は、自己整合加工用絶縁膜の堆積の後に、メモリマット領域に形成されたゲート電極およびキャップ絶縁膜による凹凸を埋め込む絶縁膜を堆積し、絶縁膜を異方性エッチングして行うことができる。このような場合、メモリマット領域のゲート電極間を絶縁膜により埋め込むため、その後の異方性エッチングによりメモリマット領域のゲート電極間の半導体基板主面上に形成された自己整合加工用絶縁膜がエッチングされることはなく、一方、メモリマット領域以外の領域たとえば周辺回路領域の自己整合加工用絶縁膜は、周辺回路領域のゲート電極の間隔に余裕があるためサイドウォール形成のための絶縁膜の異方性エッチングの際に同時にエッチングすることが可能である。すなわち、周辺回路領域の自己整合加工用絶縁膜のみをエッチングするためのマスク形成工程を省略することが可能である。これにより、工程を簡略化することができる。
【０３１０】
これらの発明のうち、代表的なものによって得られる効果を簡単にまとめて説明すれば以下のとおりである。
【０３１１】
（１）高集積化されたＤＲＡＭのメモリセル領域においても、接続孔を自己整合的に形成するとともに、接続孔底部の素子分離領域の過剰エッチングを防止することができる。
【０３１２】
（２）接続孔を自己整合的に形成するとともに接続孔底部の素子分離領域の過剰エッチングを防止する場合に、その接続孔の加工マージンを向上させることができる。
【０３１３】
（３）接続孔を自己整合的に形成するとともに接続孔底部の素子分離領域の過剰エッチングを防止する場合に、工程の増加を抑制することができる。
【０３１４】
（４）半導体集積回路装置の高集積化を実現するとともに、ＤＲＡＭのリフレッシュ特性を向上し、メモリセル領域のトランジスタ特性を向上することができる。
【０３１５】
本発明者が、本発明の後に行った公知例調査の結果、キャパシタの一方の電極の接続孔及びビット線接続孔をワード線に対して自己整合的に形成する技術は、特開平４−３４２１６４号公報に記載されている。
【０３１６】
また、層間絶縁膜に対して、キャパシタの一方の電極の接続孔及びビット線接続孔を開口する際に、窒化珪素膜を設けて半導体基板又は素子分離用絶縁膜のオーバーエッチを防止する技術が、特願平８−２６４０７５号及び特願平８−３４４９０６号に開示されている。また、ＭＯＳＦＥＴ上の絶縁膜に対して、ソース又はドレインへの接続孔を開口する際に、窒化珪素膜を設ける技術が特開平６−５３１６２号公報に開示されている。
【０３１７】
また、ゲート電極の側壁に窒化珪素膜及び酸化珪素膜からなる２重側壁膜を有する半導体装置の製法が、特開平３−２７６７２９号及び特開平６−１６８９５５号公報及び米国登録公報５，３６４，８０４号に開示されている。
【産業上の利用可能性】
【０３１８】
以上のように、本発明の半導体集積回路装置およびその製造方法は、微細加工、高集積化および高信頼性化に適しているものであり、特にＤＲＡＭあるいは電気的書き換え可能な不揮発性メモリまたはロジック回路とＤＲＡＭあるいは電気的書き換え可能な不揮発性メモリとが混載された高集積な半導体集積回路装置に適用して好適なものである。
【図面の簡単な説明】
【０３１９】
図１は、本発明の実施の形態１である半導体集積回路装置の一例を示した要部断面図であり、図２は、実施の形態１の半導体集積回路装置に含まれるＤＲＡＭのメモリセル領域における平面図であり、図３は、実施の形態１の半導体集積回路装置のブロック図であり、図４は、実施の形態１の半導体集積回路装置に含まれるＤＲＡＭの等価回路図であり、図５〜図２５は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図または平面図であり、図４８および図４９は、実施の形態１の半導体集積回路装置の製造方法の他の一例を工程順に示した断面図である。
【０３２０】
また、図２６は、本発明の実施の形態２である半導体集積回路装置の一例をその要部について示した断面図であり、図２７〜図２９は、実施の形態２の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【０３２１】
また、図３０は、本発明の実施の形態３である半導体集積回路装置の一例をその要部について示した断面図であり、図３１〜図３３は、実施の形態３の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【０３２２】
また、図３４は、本発明の実施の形態４である半導体集積回路装置の一例をその要部について示した断面図であり、図３５は、図３４における領域Ｃおよび領域Ｄの拡大断面図であり、図３６は、実施の形態４の半導体集積回路装置に含まれる電気的書き換え可能な一括消去形不揮発性メモリいわゆるフラッシュメモリのメモリアレイ領域の平面図であり、図３７は、フラッシュメモリの部分の等価回路図であり、図３８〜図４６は、実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した平面図または断面図である。
【０３２３】
また、図４７は、本発明の実施の形態５である半導体集積回路装置の一例をその要部について示した断面図である。
【０３２４】
また、図５０（ａ）は、本発明の実施の形態６であるＤＲＡＭの一例をそのメモリセル領域について示した断面図であり、図５０（ｂ）は、実施の形態６のＤＲＡＭの周辺回路領域について示した断面図であり、図５１は、実施の形態６のＤＲＡＭのメモリセル領域の平面図であり、図５２（ａ）は、図５１におけるIIIa-IIIa線断面、図５２（ｂ）は、図５１におけるIIIb-IIIb線断面であり、図３５〜図７９は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【０３２５】
また、図８０および図８１は、本発明の実施の形態７であるＤＲＡＭの製造方法の一例を示した断面図であり、図８２〜図８４は、本発明の実施の形態８であるＤＲＡＭの製造方法の一例を示した断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【手続補正書】
【提出日】平成20年2月7日(2008.2.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）あるいは電気的書き換え可能な不揮発性メモリの高集積化および高性能化、またはロジック回路とＤＲＡＭあるいは電気的書き換え可能な不揮発性メモリとが混載された高集積半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
大容量メモリを代表する半導体メモリとしてＤＲＡＭがある。このＤＲＡＭのメモリ容量は益々増大する傾向にあり、それに伴ってＤＲＡＭのメモリセルの集積度を向上させる観点からメモリセルの専有面積も縮小せざるを得ない方向に進んでいる。
【０００３】
しかし、ＤＲＡＭのメモリセルにおける情報蓄積用容量素子（キャパシタ）の蓄積容量値は、ＤＲＡＭの動作マージンやソフトエラー等を考慮する観点等から世代によらず一定量が必要であり、一般に比例縮小できないことが知られている。
【０００４】
そこで、限られた小さな占有面積内に必要な蓄積容量を確保できるようなキャパシタ構造の開発が進められており、その構造として、ポリシリコン等からなる２層の電極を容量絶縁膜を介して積み重ねてなる、いわゆるスタックトキャパシタ等のような立体的なキャパシタ構造が採用されている。
【０００５】
スタックトキャパシタは、キャパシタ電極をメモリセルの選択ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)の上層に配置する構造が一般的であり、この場合、小さな占有面積で大きな蓄積容量を確保できるとともに、必要とする蓄積容量が小さくて済むという特徴がある。
【０００６】
このようなスタックトキャパシタ構造として、たとえばキャパシタをビット線の上方に配置する、いわゆるキャパシタ・オーバー・ビットライン（Capacitor Over Bitline;  以下、ＣＯＢと略す）構造と、キャパシタをビット線の下方に配置するキャパシタ・アンダー・ビットライン（Capacitor Under Bitline;  以下、ＣＵＢと略す）構造とがある。
【０００７】
これらのＣＯＢ、ＣＵＢ構造のＤＲＡＭにおいて、そのキャパシタ用接続孔内の導体膜またはビット線がワード線と短絡しないようにその接続孔を形成する必要があるために、互いに隣接するワード線の間隔を、接続孔の位置合わせずれ等を考慮して、ある程度広くしなければならず、素子集積度の向上やチップサイズの縮小を阻害する。したがって、高集積化を実現するためには、高度な合わせ技術や工程管理が必要となっている。
【０００８】
そこで、このような問題を回避すべく、ワード線の上面および側壁を、窒化膜等のような層間絶縁膜とは異種の絶縁材料で被覆することにより、キャパシタ用接続孔およびビット線接続孔をエッチング処理によってワード線に対して自己整合的に形成する技術がある。
【０００９】
この技術の場合、キャパシタ用接続孔およびビット線接続孔をエッチング処理によって穿孔する場合に、その接続孔が平面的にはワード線にかかるようであってもワード線の周りの窒化膜がエッチングストッパとして機能するので、その接続孔からワード線が露出してしまうこともなく、接続孔を形成することができる。
【００１０】
なお、キャパシタ用接続孔およびビット線接続孔をワード線に対して自己整合的に形成する技術については、特開平９−５５４７９号公報に記載がある。
【００１１】
ところで、本発明者は、上記したキャパシタ用接続孔またはビット線接続孔をワード線に対して自己整合的に形成する技術について検討した。以下は公知とされた技術ではないが、本発明者によって検討された技術であり、その概要は次のとおりである。
【００１２】
前述のＤＲＡＭは、以下のプロセスフローによって形成される。
【００１３】
まず、半導体基板上にゲート絶縁膜を介して、導体層を形成する。その導体層上に第１窒化膜を堆積する。第１窒化膜と導体膜とを同一マスクでパターニングすることにより、メモリセル選択用ＭＩＳＦＥＴのゲート電極と周辺回路用ＭＩＳＦＥＴのゲート電極を形成する。ここで、メモリセルアレイの行方向に配置された複数のメモリセルのゲート電極は、一体に形成され、ＤＲＡＭのワード線として機能する。次に、メモリセル選択用ＭＩＳＦＥＴのゲート電極と周辺回路用ＭＩＳＦＥＴのゲート電極に対して自己整合的にメモリセル選択用ＭＩＳＦＥＴ及び周辺回路用ＭＩＳＦＥＴの低濃度半導体領域を形成する。次に、半導体基板上に第２窒化膜を堆積し、第２窒化膜に異方性エッチングを施すことによって、メモリセル選択用ＭＩＳＦＥＴのゲート電極と周辺回路用ＭＩＳＦＥＴのゲート電極の側壁に窒化膜のサイドウォールスペーサを形成する。サイドウォールスペーサに対して自己整合的に周辺回路用ＭＩＳＦＥＴの高濃度半導体領域を形成する。半導体基板上に、酸化膜系の層間絶縁膜を堆積し、メモリセル領域に、ビット線接続孔及びキャパシタ用接続孔をワード線に対して自己整合的に開口する。この、層間絶縁膜に対するビット線接続孔及びキャパシタ用接続孔の開口工程は、サイドウォールを構成する窒化膜と層間絶縁膜を構成する酸化膜とのエッチング選択比が大となる条件で行われるので、ワード線を露出することなく、ビット線接続孔及びキャパシタ用接続孔を形成することが可能となる。
【００１４】
一方、ＤＲＡＭのメモリセルの集積度を向上する為には、ワード線間隔も小さくする必要が有る。このワード線間隔が小となったワード線上に前述の第２窒化膜を所定の膜厚以上堆積すると、メモリセル領域においてワード線間が第２窒化膜で完全に埋まってしまい、サイドウォールスペーサを形成するために異方性エッチングを施しても、半導体基板表面が露出しない。または、露出面積が非常に小さくビット線またはキャパシタ電極との接触抵抗が大となるという問題がある。
【００１５】
また、メモリセル選択用ＭＩＳＦＥＴのゲート電極と周辺回路用ＭＩＳＦＥＴのゲート電極の側壁に形成されるサイドウォールスペーサは、ＬＤＤ構造を有する周辺回路用ＭＩＳＦＥＴの低濃度半導体領域の長さを決めており、このサイドウォールスペーサ幅が小になると、周辺回路用ＭＩＳＦＥＴのショートチャネル効果が顕著になるとか、ソース／ドレイン間のパンチスルー耐圧が低下するという問題がある。従って、サイドウォールスペーサを形成するための第２窒化膜の膜厚は、所定の厚さ以上必要となる。
【００１６】
すなわち、ＭＩＳＦＥＴの所定の性能を確保するためにはＬＤＤ構造を最適化する必要がある。ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴの微細化で、サイドウォールスペーサの幅を小さくするとき、周辺回路用ＭＩＳＦＥＴの高濃度半導体領域が低濃度半導体領域を越えて拡散することを防止するため、サイドウォールスペーサの幅は所定の幅以上にする必要がある。つまり、サイドウォールスペーサの幅に下限が存在する。
【００１７】
一方、メモリアレイの微細化を進めると必然的にゲート電極の間隔、すなわち、隣接するメモリセルの選択ＭＩＳＦＥＴ間の間隔が狭くなり、自己整合接続される部分の幅も狭くなる。接続面積の狭小化はコンタクト抵抗の顕著な増加を来すため、サイドウォールスペーサの幅はできるだけ小さくしたいという要求が生じる。このような要求は、最適化されたＬＤＤ構造を実現するための要求とは相反するものであり、極端な場合には、最適化されたＬＤＤ構造を実現しようとすればメモリアレイ領域において隣接するサイドウォールスペーサが重なり、自己整合接続が実現できない状況も生じる。
【００１８】
本発明の目的は、ＤＲＡＭを搭載した半導体集積回路装置において、ＤＲＡＭのメモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供することにある。
【００１９】
本発明の他の目的は、ＤＲＡＭの他に電気的書き換え可能な不揮発性メモリをも搭載した半導体集積回路装置において、メモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供することにある。
【００２０】
本発明のさらに他の目的は、ＤＲＡＭのリフレッシュ特性に優れるとともに高性能な半導体集積回路技術を提供することにある。
【００２１】
本発明のさらに他の目的は、接続孔開孔の際の半導体基体の素子分離領域の過剰エッチングを防止して、信頼性の高い半導体集積回路技術を提供することにある。
【００２２】
本発明のさらに他の目的は、ＤＲＡＭおよび電気的書き換え可能な不揮発性メモリをも搭載した半導体集積回路装置において、その製造工程を簡略化する技術を提供することにある。
【００２３】
本発明のさらに他の目的は、ＤＲＡＭを搭載した半導体集積回路装置において、ＤＲＡＭのメモリセルを微細化して高集積化するとともに、周辺回路用ＭＩＳＦＥＴの信頼性を向上することが可能な半導体集積回路技術を提供することにある。
【００２４】
本発明の目的は、高集積化されたＤＲＡＭのメモリセル領域においても、接続孔を自己整合的に形成するとともに、接続孔底部の素子分離領域の過剰エッチングを防止する技術を提供することにある。
【００２５】
また、本発明の他の目的は、接続孔を自己整合的に形成するとともに接続孔底部の素子分離領域の過剰エッチングを防止する場合に、その接続孔の加工マージンを向上させることのできる技術を提供することにある。
【００２６】
また、本発明の他の目的は、接続孔を自己整合的に形成するとともに接続孔底部の素子分離領域の過剰エッチングを防止する場合に、工程の増加を抑制することのできる技術を提供することにある。
【００２７】
また、本発明の他の目的は、半導体集積回路装置の高集積化を実現するとともに、ＤＲＡＭのリフレッシュ特性を向上し、メモリセル領域のトランジスタ特性を向上することのできる技術を提供することにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の開示】
【００２９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３０】
（１）本発明の半導体集積回路装置は、半導体基体の主面上にゲート絶縁膜を介して形成されたゲート電極およびゲート電極下部の半導体基体の主面のチャネル領域に接する半導体領域を含む第１ＭＩＳＦＥＴと、半導体基体の主面上にゲート絶縁膜を介して形成されたゲート電極、ゲート電極下部の半導体基体の主面のチャネル領域に接する低濃度半導体領域および低濃度半導体領域の外側に設けられた高濃度半導体領域を含む第２ＭＩＳＦＥＴと、を有する半導体集積回路装置であって、第１および第２ＭＩＳＦＥＴのゲート電極の上面にはキャップ絶縁膜が形成され、第２ＭＩＳＦＥＴのゲート電極の側面には、第１の絶縁膜で形成した第１サイドウォール、およびその外側に第１の絶縁膜とは異なる部材からなる第２の絶縁膜で形成された第２サイドウォールが形成され、第１ＭＩＳＦＥＴの半導体領域と第１ＭＩＳＦＥＴの上層に形成された部材とを接続する導体部が、第１の絶縁膜で形成された第３サイドウォールに対して自己整合で形成され、第２ＭＩＳＦＥＴの高濃度半導体領域が、第２の絶縁膜で形成された第２サイドウォールに対して自己整合で形成されているものである。
【００３１】
このような半導体集積回路装置によれば、ゲート電極側面に第１および第２の絶縁膜を形成し、第１のＭＩＳＦＥＴについてはその上層に形成された部材との接続部を第１の絶縁膜で形成した第３サイドウォールに対して自己整合で形成し、第２のＭＩＳＦＥＴについては高濃度半導体領域を第２の絶縁膜で形成した第２サイドウォールに対して自己整合で形成するため、半導体集積回路装置の集積度を向上するとともにその性能を向上することができる。
【００３２】
すなわち、第１の絶縁膜で形成した第３サイドウォールにより第１のＭＩＳＦＥＴの半導体領域と第１のＭＩＳＦＥＴの上層に形成された部材とを接続する導体部の自己整合性を確保し、第２の絶縁膜で形成した第２サイドウォールにより第２のＭＩＳＦＥＴのいわゆるＬＤＤを形成するに必要な高濃度半導体領域の位置を最適化して第２ＭＩＳＦＥＴの性能を高く保持することが可能となる。つまり、第１の絶縁膜として、一般的な層間絶縁膜の材料であるシリコン酸化膜に対してエッチング選択比を持つ材料たとえばシリコン窒化膜を用いることができ、第２の絶縁膜としてＬＤＤを形成するに必要な注入イオンの阻止能を有するシリコン酸化膜を用いることができ、第１のＭＩＳＦＥＴに対しては第２の絶縁膜は自己整合接合を行うための障害とはならず、一方、第２のＭＩＳＦＥＴに対しては第１および第２の絶縁膜はＬＤＤ形成のための有効なスペーサとして作用させることができる。したがって、第１の絶縁膜については、ＬＤＤ構造を形成するに必要なスペースを考慮して設計する必要がなく、自己整合接続を実現するに十分な膜厚とすればよいため、その膜厚を低減して、第１のＭＩＳＦＥＴを高集積に形成することができ、一方、第２の絶縁膜については、第１のＭＩＳＦＥＴ形成領域におけるゲート電極配線間の間隔を考慮する必要がなく、第２のＭＩＳＦＥＴの性能保持に必要な十分な膜厚のサイドウォールスペーサスペーサを形成することが可能となって、第２のＭＩＳＦＥＴの性能を高性能なものとすることが可能となる。
【００３３】
なお、第１の絶縁膜は、ゲート電極の側面に形成されたシリコン窒化膜からなる第１および第３のサイドウォールスペーサとし、第２の絶縁膜は、第１のサイドウォールスペーサを挟んでゲート電極の側面に形成されたシリコン酸化膜からなる第２のサイドウォールスペーサとすることができる。
【００３４】
また、第１の絶縁膜は、ゲート電極の側面を含む半導体基体に形成されたシリコン窒化膜とし、第２の絶縁膜は、シリコン窒化膜を挟んでゲート電極の側面に形成されたシリコン酸化膜からなるサイドウォールスペーサとすることができる。このような場合、ＭＩＳＦＥＴに接続するための接続孔の開口の際に、エッチング工程をシリコン酸化膜をエッチングするための第１のエッチング工程と、シリコン窒化膜をエッチングするための第２のエッチング工程との２段階のエッチング工程に分け、シリコン窒化膜を第１のエッチング工程のエッチングストッパに用いることが可能である。このようにエッチング工程を２段階に分離することにより、第１のエッチング工程を確実に開口するとともに、第２のエッチング工程において過剰なエッチングを防止することが可能となる。
【００３５】
さらに、本発明の半導体集積回路装置は、第２のＭＩＳＦＥＴにＮチャネルＭＩＳＦＥＴおよびＰチャネルＭＩＳＦＥＴを含み、Ｃ（Complementary)ＭＩＳＦＥＴ構造を有するものとすることができる。このような半導体集積回路装置によれば、ＣＭＩＳＦＥＴ構造により高性能かつ低消費電力の半導体集積回路装置とすることができ、第２のＭＩＳＦＥＴによりＤＲＡＭの周辺回路のみならず、ロジック回路をも構成することができ、メモリおよびロジック混載形の半導体集積回路装置とすることもできる。
【００３６】
（２）本発明の半導体集積回路装置は、前記（１）記載の半導体集積回路装置であって、第１のＭＩＳＦＥＴをＤＲＡＭセルのメモリアレイ領域に配置されたＤＲＡＭの選択ＭＩＳＦＥＴとし、第１のＭＩＳＦＥＴの上層に形成された部材をＤＲＡＭの蓄積容量またはビット線とするものである。
【００３７】
このような半導体集積回路装置によれば、ＤＲＡＭメモリセルの集積度を向上するとともに、前記第２のＭＩＳＦＥＴにより形成される周辺回路の性能を向上し、高速動作等が可能な高性能なＤＲＡＭ集積回路装置とすることができる。
【００３８】
また、選択ＭＩＳＦＥＴの半導体領域にドープされた不純物はリンとし、第２のＭＩＳＦＥＴのうちＮチャネルＭＩＳＦＥＴの低濃度半導体領域または高濃度半導体領域には、少なくともヒ素がドープされているものとすることができる。また、ＮチャネルＭＩＳＦＥＴは、第１のＮチャネルＭＩＳＦＥＴと第２のＮチャネルＭＩＳＦＥＴとを含み、第１のＮチャネルＭＩＳＦＥＴは、ヒ素がドープされた低濃度半導体領域およびヒ素がドープされた高濃度半導体領域を含み、第２のＮチャネルＭＩＳＦＥＴは、リンがドープされた低濃度半導体領域およびヒ素がドープされた高濃度半導体領域を含むことができる。さらに、第１のＮチャネルＭＩＳＦＥＴは低濃度半導体領域の下部の高濃度半導体領域に接する領域にボロンがドープされた半導体領域を含み、第２のＮチャネルＭＩＳＦＥＴはボロンがドープされた半導体領域を含まないものとすることができる。
【００３９】
このように、選択ＭＩＳＦＥＴの半導体領域にドープされる不純物をリンとすることにより選択ＭＩＳＦＥＴの耐圧を向上することができ、ソース、ドレイン間のリーク電流を減少してＤＲＡＭのリフレッシュ特性を向上することができる。また、第１のＮチャネルＭＩＳＦＥＴの低濃度半導体領域および高濃度半導体領域の双方にヒ素をドープすることにより、第１のＮチャネルＭＩＳＦＥＴのチャネル長を短くすることができ、第２のＮチャネルＭＩＳＦＥＴの低濃度半導体領域にリンをドープし高濃度半導体領域にヒ素をドープすることにより、第２のＮチャネルＭＩＳＦＥＴを高耐圧なＭＩＳＦＥＴとすることができる。さらに、第１のＮチャネルＭＩＳＦＥＴにパンチスルーストッパとなるボロンがドープされた半導体領域を形成することによりさらにチャネル長を短くすることが可能となり、第２のＮチャネルＭＩＳＦＥＴにパンチスルーストッパを設けないことによりさらに高耐圧化することが可能となる。
【００４０】
また、選択ＭＩＳＦＥＴの半導体領域の表面にはシリサイド層が形成されず、高濃度半導体領域の表面にはシリサイド層が形成されているものとすることができる。選択ＭＩＳＦＥＴの半導体領域の表面にシリサイド層を設けないことによりチャネル間リークを抑制してリフレッシュ特性に優れたＤＲＡＭを形成することができ、高濃度半導体領域の表面にシリサイド層を設けることにより、第２のＭＩＳＦＥＴの接続孔における接続抵抗および半導体領域のシート抵抗を低減して、高速動作可能なＭＩＳＦＥＴとすることができ、半導体集積回路装置の性能を向上することが可能となる。
【００４１】
さらに、選択ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚に比較して厚いものとすることができる。第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚を薄くすることにより第２のＭＩＳＦＥＴのチャネル長を短くすることができ、選択ＭＩＳＦＥＴのゲート絶縁膜の膜厚を厚くすることにより耐圧に優れたＭＩＳＦＥＴとすることができ、リフレッシュ特性に優れたＤＲＡＭを形成することが可能となる。なお、第２のＭＩＳＦＥＴのチャネル長を短くすることは、ＭＩＳＦＥＴの駆動電流を増加する作用を有し、高性能なすなわち高速動作可能な半導体集積回路装置とすることができるという効果を有するものである。
【００４２】
（３）本発明の半導体集積回路装置は、前記（１）記載の半導体集積回路装置であって、第１のＭＩＳＦＥＴを、そのゲート絶縁膜がトンネル絶縁膜であり、ゲート電極にフローティングゲート電極およびフローティングゲート電極上に絶縁膜を介して形成された制御ゲート電極を含む不揮発性メモリセルのメモリアレイ領域に配置されたフローティングゲート形ＭＩＳＦＥＴとするものである。
【００４３】
このような半導体集積回路装置によれば、前記（２）に記載したＤＲＡＭと同様に、不揮発性メモリセルのメモリアレイ領域を高集積化することができるとともに、第２のＭＩＳＦＥＴで構成される不揮発性メモリの周辺回路のＭＩＳＦＥＴを高性能化することが可能である。
【００４４】
なお、第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚は、第１のＭＩＳＦＥＴのゲート絶縁膜の膜厚に比較して厚いものとすることができる。このように第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚を厚くすることにより、一般的に高い電圧で駆動される不揮発性メモリの周辺回路用ＭＩＳＦＥＴを高耐圧なＭＩＳＦＥＴとすることができる。
【００４５】
（４）本発明の半導体集積回路装置は、前記（２）および（３）に記載したＤＲＡＭおよび不揮発性メモリを両方含むものである。すなわち、第１のＭＩＳＦＥＴには、選択ＭＩＳＦＥＴおよびフローティングゲート形ＭＩＳＦＥＴの両方が含まれるものである。
【００４６】
このような半導体集積回路装置によれば、ＤＲＡＭおよび不揮発性メモリのメモリアレイ領域において高集積化が実現され、それらの周辺回路あるいはロジック回路領域において高性能化された半導体集積回路装置を形成することができる。
【００４７】
なお、ＤＲＡＭのビット線とフローティングゲート形ＭＩＳＦＥＴの上層に形成された配線とは、同一の工程で形成されたものとすることができる。これにより工程を短縮することが可能である。
【００４８】
また、選択ＭＩＳＦＥＴ、フローティングゲート形ＭＩＳＦＥＴ、ＤＲＡＭを駆動する周辺回路またはロジック回路のＭＩＳＦＥＴおよびフローティングゲート形ＭＩＳＦＥＴを駆動する周辺回路のＭＩＳＦＥＴの各ゲート絶縁膜の膜厚は相互に相違し、フローティングゲート形ＭＩＳＦＥＴを駆動する周辺回路のＭＩＳＦＥＴのゲート絶縁膜の膜厚は、フローティングゲート形ＭＩＳＦＥＴのゲート絶縁膜の膜厚に比較して厚く、フローティングゲート形ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、選択ＭＩＳＦＥＴのゲート絶縁膜の膜厚に比較して厚く、選択ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、ＤＲＡＭを駆動する周辺回路またはロジック回路のＭＩＳＦＥＴのゲート絶縁膜の膜厚に比較して厚いものとすることができる。これにより、選択ＭＩＳＦＥＴ、フローティングゲート形ＭＩＳＦＥＴ、ＤＲＡＭを駆動する周辺回路またはロジック回路のＭＩＳＦＥＴおよびフローティングゲート形ＭＩＳＦＥＴを駆動する周辺回路のＭＩＳＦＥＴの各ＭＩＳＦＥＴに最適なゲート絶縁膜の膜厚とすることができる。
【００４９】
なお、前記（１）〜（４）記載の半導体集積回路装置は、第２のＭＩＳＦＥＴが形成された領域に、第２のＭＩＳＦＥＴおよび半導体基体を覆うシリコン窒化膜が形成されているものとすることができる。
【００５０】
このような半導体集積回路装置によれば、周辺回路あるいはロジック回路領域において、半導体基体上にシリコン窒化膜が形成されているため、半導体基体の素子分離領域上に接続孔が形成された場合であっても、素子分離領域を過剰にエッチングすることがなく、素子間リークを発生することがない。この結果、半導体集積回路装置の不良発生を防止し、その信頼性および性能を向上することができる。
【００５１】
（５）本発明の半導体集積回路装置の製造方法は、（ａ）半導体基体の主面にゲート絶縁膜を形成する工程、（ｂ）ゲート絶縁膜上に、ゲート電極およびキャップ絶縁膜を形成する工程、（ｃ）ゲート電極に対して自己整合で第１および第２ＭＩＳＦＥＴの低濃度半導体領域を形成する工程、（ｄ）ゲート電極の側面に第１のサイドウォールスペーサを形成する工程、（ｅ）第１のサイドウォールスペーサの外側に第２のサイドウォールスペーサを形成する工程、（ｆ）第２ＭＩＳＦＥＴの第２のサイドウォールスペーサに対して自己整合で高濃度半導体領域を形成する工程、（ｇ）半導体基体の全面にシリコン酸化膜からなる層間絶縁膜を堆積する工程、（ｈ）第１ＭＩＳＦＥＴの第１のサイドウォールスペーサに対して自己整合で層間絶縁膜および第２のサイドウォールスペーサをエッチングし、接続孔を開口する工程、（ｉ）接続孔に導体部を形成する工程、を含むものである。
【００５２】
また、本発明の半導体集積回路装置の製造方法は、（ａ）半導体基体の主面にゲート絶縁膜を形成する工程、（ｂ）ゲート絶縁膜上に、ゲート電極およびキャップ絶縁膜を形成する工程、（ｃ）ゲート電極に対して自己整合で第１および第２ＭＩＳＦＥＴの低濃度半導体領域を形成する工程、（ｄ）ゲート電極の側面を含む半導体基体の全面にシリコン窒化膜を堆積する工程、（ｅ）シリコン窒化膜を挟んだゲート電極の側面にサイドウォールスペーサを形成する工程、（ｆ）第２ＭＩＳＦＥＴのサイドウォールスペーサに対して自己整合で高濃度半導体領域を形成する工程、（ｇ）半導体基体の全面にシリコン酸化膜からなる層間絶縁膜を堆積する工程、（ｈ）シリコン窒化膜に対して自己整合で層間絶縁膜およびサイドウォールスペーサをエッチングして開口を形成し、さらに開口底部のシリコン窒化膜をエッチングして接続孔を開口する工程、（ｉ）接続孔に導体部を形成する工程、を含むものである。
【００５３】
このような半導体集積回路装置の製造方法によれば、前記した（１）記載の半導体集積回路装置を形成することができる。
【００５４】
（６）本発明の半導体集積回路装置の製造方法は、前記（ｃ）工程において、第１のＭＩＳＦＥＴの半導体領域にリンを注入し、第２のＭＩＳＦＥＴの低濃度半導体領域のうち少なくとも１つ以上の低濃度半導体領域にヒ素を注入することができる。このような半導体集積回路装置の製造方法によれば、第１のＭＩＳＦＥＴの耐圧を向上し、第２のＭＩＳＦＥＴの低濃度半導体領域にヒ素が注入されたものについてはチャネル長を短くすることが可能となる。
【００５５】
また、前記（ａ）工程において、第１のＭＩＳＦＥＴのゲート絶縁膜と、第２のＭＩＳＦＥＴのゲート絶縁膜とは、同一の工程で形成することができる。
【００５６】
このような場合、ゲート絶縁膜の形成工程を短縮して工程を簡略化することができる。
【００５７】
また、（ａ）工程においてゲート絶縁膜の形成を、第１および第２のＭＩＳＦＥＴが形成される領域に第１のゲート絶縁膜を形成する工程、第２のＭＩＳＦＥＴが形成される領域の第１のゲート絶縁膜を選択的に除去する工程、第２のＭＩＳＦＥＴが形成される領域に第２のゲート絶縁膜を形成する工程が含まれるものとすることができる。このような場合、第１および第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚を相互に異なるものとすることができ、第１のゲート絶縁膜を形成した後に第２のゲート絶縁膜を形成するため、第２のゲート絶縁膜を第１のゲート絶縁膜よりも薄く形成することが可能である。
【００５８】
（７）本発明の半導体集積回路装置の製造方法は、前記（５）記載の半導体集積回路装置の製造方法であって、ゲート絶縁膜を不揮発性メモリを構成するフローティングゲート形ＭＩＳＦＥＴのトンネル絶縁膜とし、ゲート電極の形成には、トンネル絶縁膜上にフローティングゲート形ＭＩＳＦＥＴのフローティングゲート電極を形成する工程およびフローティングゲート電極上に絶縁膜を介してフローティングゲート形ＭＩＳＦＥＴの制御ゲート電極を形成する工程を含めることができる。このような半導体集積回路装置の製造方法によれば、メモリアレイ領域において高集積化し、周辺回路領域において高性能化を実現した不揮発性メモリを形成することができる。
【００５９】
（８）本発明の半導体集積回路装置の製造方法は、前記（５）または（６）記載の半導体集積回路装置の製造方法であって、（ａ）工程の前に、半導体基体の主面上に不揮発性メモリを構成するフローティングゲート形ＭＩＳＦＥＴのトンネル絶縁膜を形成し、トンネル絶縁膜上にフローティングゲート形ＭＩＳＦＥＴのフローティングゲート電極を形成する工程を有するものである。
【００６０】
このような半導体集積回路装置の製造方法によれば、メモリアレイ領域において高集積化し、周辺回路領域において高性能化を実現したＤＲＡＭおよび不揮発性メモリが混載された半導体集積回路装置を製造することができる。
【００６１】
なお、（ｂ）工程におけるゲート電極の形成と、フローティングゲート形ＭＩＳＦＥＴの制御ゲート電極の形成とを、同一の工程で形成し、工程を簡略化することも可能である。
【００６２】
さらに、トンネル絶縁膜の膜厚を、（ａ）工程におけるゲート絶縁膜の膜厚よりも厚く形成することも可能である。
【００６３】
（９）本発明の半導体集積回路装置の製造方法は、前記（５）〜（８）記載の半導体集積回路装置の製造方法であって、（ｇ）工程の前に、第２のＭＩＳＦＥＴが形成される領域に第２のシリコン窒化膜を堆積し、第２のＭＩＳＦＥＴとその上層に形成される部材とを接続する導電部が形成される領域の層間絶縁膜を第２のシリコン窒化膜に対してエッチング選択比がとれる条件でエッチングして開口を形成し、さらに開口底部の第２のシリコン窒化膜をエッチングして接続孔を開口し、導電部を形成する工程を有するものとすることができる。
【００６４】
このような半導体集積回路装置の製造方法によれば、第２のシリコン窒化膜により層間絶縁膜のエッチングをストップし、層間絶縁膜に比較して極めて薄くすることができる第２のシリコン窒化膜をその後エッチングすることができるため、エッチングのオーバーエッチは第２のシリコン窒化膜の膜厚の２分の１に相当する程度で十分であり、接続孔が半導体基体の素子分離領域にかかった場合であっても素子分離領域が過剰にエッチングされることがない。この結果、エッチング工程のプロセスマージンが確保されるとともに、素子分離領域の素子分離能が確保され、半導体集積回路装置の性能および信頼性を確保することができる。
【００６５】
なお、第２のシリコン窒化膜は、第１の絶縁膜として形成されるシリコン窒化膜と同一の工程で形成することが可能である。
【００６６】
以上開示される発明のうち、代表的なものによって得られる効果を簡単にまとめて説明すれば以下のとおりである。
【００６７】
（１）ＤＲＡＭまたは不揮発性メモリを搭載した半導体集積回路装置において、ＤＲＡＭまたは不揮発性メモリのメモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供することができる。
【００６８】
（２）ＤＲＡＭおよび電気的書き換え可能な不揮発性メモリを搭載した半導体集積回路装置において、メモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供することができる。
【００６９】
（３）ＤＲＡＭのリフレッシュ特性に優れるとともに高性能な半導体集積回路技術を提供することができる。
【００７０】
（４）接続孔開孔の際の半導体基体の素子分離領域の過剰エッチングを防止して、信頼性の高い半導体集積回路技術を提供することができる。
【００７１】
（５）ＤＲＡＭおよび電気的書き換え可能な不揮発性メモリを搭載した半導体集積回路装置において、その製造工程を簡略化することができる。
【発明を実施するための最良の形態】
【００７２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００７３】
（実施の形態１）
【００７４】
図１は本発明の一実施の形態である半導体集積回路装置の一例を示した要部断面図である。図２は本実施の形態１の半導体集積回路装置に含まれるＤＲＡＭのメモリセル領域における平面図であり、図３は本実施の形態１の半導体集積回路装置のブロック図である。また、図４は本実施の形態１の半導体集積回路装置に含まれるＤＲＡＭの等価回路図である。
【００７５】
本実施の形態１の半導体集積回路装置は、図１の領域Ａに示すように、ＤＲＡＭのメモリセルを構成する情報記憶用蓄積容量素子Ｃ２，Ｃ３と、これに接続された選択ＭＩＳＦＥＴＱｓ２，Ｑｓ３およびこれらに隣接するワード線ＷＬ１，ＷＬ４を含むものである。図１に示すＤＲＡＭの断面は、図２に示すＤＲＡＭのメモリセル領域の平面図のＩ−Ｉ線断面を示したものである。また、本実施の形態１の半導体集積回路装置は、図１の領域Ｂに示すように、ＤＲＡＭのメモリセル以外の周辺回路あるいは他の論理回路を構成するためのＮチャネルＭＩＳＦＥＴＱｎ１、ＰチャネルＭＩＳＦＥＴＱｐ１および第２のＮチャネルＭＩＳＦＥＴＱｎ２を含むものである。
【００７６】
また、本実施の形態１の半導体集積回路装置は、図３に示すように、情報処理部ＣＰＵ、入出力部ＰＯＲＴ、アナログデジタル回路部ＡＤＣ、タイマー等の他の論理回路部ＬＧ、ＯＳ等のデータ記憶用のＲＯＭおよびメモリとしてのＤＲＡＭを同一の半導体基体１に形成されたマイクロコンピュータであり、各々の回路はバスＢＵＳにより相互に接続されている。そして、ＮチャネルＭＩＳＦＥＴＱｎ１とＰチャネルＭＩＳＦＥＴＱｐ１とは情報処理部ＣＰＵ等の論理構成に使用することができる。
【００７７】
また、図４の等価回路に示すように、１ビットのメモリセルは情報記憶用蓄積容量素子Ｃと選択ＭＩＳＦＥＴＱｓ（Ｑｓ２，Ｑｓ３）とで構成され、情報記憶用蓄積容量素子Ｃと選択ＭＩＳＦＥＴＱｓ（Ｑｓ２，Ｑｓ３）は直列に接続される。選択ＭＩＳＦＥＴＱｓのゲート電極はワード線ＷＬ（ＷＬ０，ＷＬ１，ＷＬｎ）に電気的に接続され、かつ、一体に構成される。ワード線ＷＬは、ワード線ドライバＷＤに接続されている。選択ＭＩＳＦＥＴＱｓのソースまたはドレイン領域の一方は、情報記憶用蓄積容量素子Ｃの一方の電極と電気的に接続される。また選択ＭＩＳＦＥＴＱｓのソースまたはドレイン領域の他方はビット線ＢＬに接続され、ビット線ＢＬはセンスアンプＳＡに接続されている。このように、１ビットのメモリセルは、ワード線ＷＬとビット線ＢＬとの交点に配置される。後述するように、ワード線ＷＬは第１方向に延在し、ビット線ＢＬは第１方向に垂直な第２方向に延在する。
【００７８】
なお、センスアンプＳＡは特に限定はされないが、前記ＮチャネルＭＩＳＦＥＴＱｎ１とＰチャネルＭＩＳＦＥＴＱｐ１で構成することができる。ワード線ドライバＷＤを構成するＮチャネルＭＯＳＦＥＴは後述するようにＮチャネルＭＩＳＦＥＴＱｎ１とは低濃度の半導体領域の不純物が異なるＮチャネルＭＩＳＦＥＴＱｎ２で構成することができる。さらにこのＮチャネルＭＩＳＦＥＴＱｎ２はチャージポンプ回路や必要に応じて入出力部ＰＯＲＴ等で、ＮチャネルＭＩＳＦＥＴＱｎ１よりも高い電圧で動作する回路部に使用される。
【００７９】
次に図１の要部断面図を用いて各部の構成を説明する。
【００８０】
１ビットのメモリセルは情報記憶用蓄積容量素子Ｃ（Ｃ２，Ｃ３）と選択ＭＩＳＦＥＴＱｓ（Ｑｓ２，Ｑｓ３）とから構成される。選択ＭＩＳＦＥＴＱｓはＰ形の半導体基体１の主面に形成されたＰ形ウエル領域５に形成される。メモリセルのＰ形ウエル領域５はＮ形のＮ形半導体領域３でＰ形の半導体基体１から電気的に分離されている。これにより同一の半導体基体１に搭載された他の回路からのノイズの防止やＤＲＡＭのビット線蓄積容量を低減するために選択ＭＩＳＦＥＴＱｓのチャネル領域であるＰ形ウエル領域５に基板バイアスを印加することができる。
【００８１】
選択ＭＩＳＦＥＴＱｓは、Ｐ形ウエル領域５においてフィールド絶縁膜２で規定された活性領域５ｂに形成され、Ｐ形ウエル領域５（チャネル形成領域）、ゲート絶縁膜６、ゲート電極７およびソース・ドレイン領域を構成する一対の低濃度に不純物がドープされた低濃度Ｎ形半導体領域９から構成される。ゲート電極７は低抵抗化のためにリン（Ｐ）等からなる不純物を含んだシリコン膜あるいはシリコン膜上部にタングステンシリサイド（ＷＳｉ）等のシリサイドまたはタングステン（Ｗ）等の金属膜を形成した多層構造とすることができる。
【００８２】
ゲート電極７の上部は窒化シリコン膜８で覆われ、ゲート電極７および窒化シリコン膜８の側面には窒化シリコンからなる第１サイドウォールスペーサ１４と酸化シリコンからなる第２サイドウォールスペーサ１５とが形成されている。なお、窒化シリコン膜８は、ゲート電極７上に同じパターンを有するように構成される。
【００８３】
低濃度Ｎ形半導体領域９には不純物として、たとえばリンをドープすることができる。これにより、ゲート電極７の端部とＰ形ウエル領域５との間での電界強度（ドレイン端部における電界強度）を弱め、さらに不純物注入時に発生する結晶欠陥の発生を防止してリーク電流を減らし、リフレッシュ時間を長くすることができる。
【００８４】
また、後述する図６に示すように、選択ＭＩＳＦＥＴＱｓは、２つのメモリセルを一単位としてフィールド絶縁膜２でメモリセルと電気的に分離され、活性領域５ｂはフィールド絶縁膜２で規定されている。
【００８５】
選択ＭＩＳＦＥＴＱｓの一方の低濃度Ｎ形半導体領域９は接続孔１９を介して導電体２０に接続され、導電体２０は情報記憶用蓄積容量素子Ｃの一方の電極に接続されている。
【００８６】
導電体２０は窒化シリコンからなる第１サイドウォールスペーサ１４に対して自己整合で形成されている。すなわち接続孔１９がゲート電極７の側面に形成された窒化シリコンからなる第１サイドウォールスペーサ１４に対して自己整合で形成されている。このように、導電体２０が第１サイドウォールスペーサ１４に対して自己整合で低濃度Ｎ形半導体領域９と接続できるのは第２サイドウォールスペーサ１５が後に説明する絶縁膜１８と同一の材料である酸化シリコンで形成され、かつ、第２サイドウォールスペーサ１５および絶縁膜１８は、第１サイドウォールスペーサ１４とエッチングレートが異なる材料で形成されているためである。すなわち、絶縁膜１８および第２サイドウォールスペーサ１５をエッチングするとき、第１サイドウォールスペーサ１４は酸化シリコンに比べてエッチングされにくい条件で行う。これにより、エッチングにより接続孔１９を形成するとき、導電体２０が第１サイドウォールスペーサ１４に対して自己整合で接続されているため接続孔１９の開口を大きくし、マージンを大きくとれるためゲート電極７の間隔を小さくして集積度を向上することが可能となる。すなわち、図１８を用いて後述するように、第２方向に隣接するワード線ＷＬ間の間隔、すなわちゲート電極７間の間隔を小さくして集積度を向上しても、接続孔１９の開口を大きくとることができ、コンタクト抵抗を低減することができる。また、接続孔１９をリソグラフィで形成する際に、第２方向における合わせ余裕を小さくすることができるので、第２方向における間隔を縮小することができる。
【００８７】
なお、本実施の形態１においては接続孔１９はゲート電極７の上部に位置しないように形成されているが、ゲート電極７の上部にも窒化シリコン膜８が形成されているので接続孔１９をゲート電極７に位置するように開孔してもよい。これによりマージンをさらに大きくすることができる。
【００８８】
選択ＭＩＳＦＥＴＱｓの他方の低濃度Ｎ形半導体領域９は接続孔２１を介してビット線ＢＬと一体に構成されて導電体２２に接続されている。
【００８９】
導電体２２は導電体２０と同様に、ゲート電極７の側面に形成された窒化シリコンからなる第一サイドウォールスペーサに対して自己整合で形成されている。また、前記接続孔１９と同様に、ビット線ＢＬへの接続孔２１もゲート電極７の上部に延びて位置するようにしてもよい。これにより、接続孔１９と同様に接続孔２１の開口を大きくし、マージンを大きくとれるため、ゲート電極７の間隔（ワード線ＷＬの間隔）を小さくして集積度を向上することが可能となる。すなわち、図２０を用いて後述するように、第２方向に隣接するメモリセルの選択ＭＩＳＦＥＴＱｓの間隔、すなわちゲート電極７間の間隔を小さくして集積度を向上させても、接続孔２１の開口を大きくとることができ、コンタクト抵抗を低減することができる。また、接続孔２１をリソグラフィで形成する際に、第２方向における合わせ余裕を小さくすることができるので、第２方向における間隔を縮小できる。
【００９０】
また、導電体２０および導電体２２は低抵抗化のためにリン等からなる不純物を含んだシリコンあるいはＷＳｉ等のシリサイドとしてもよい。
【００９１】
情報記憶用蓄積容量素子Ｃは一方の電極（下部電極）を構成する導電体２５と導電体２７、誘電体膜２８と他方の電極を構成する上部電極２９とから構成されている。図２２を用いて後述するように、導電体２５および導電体２７は接続孔２４を介して導電体２０に接続され、他の情報記憶用蓄積容量素子Ｃの一方の電極と一つずつ電気的に分離され、各々の一方の電極はこれに対応した一つの選択ＭＩＳＦＥＴＱｓの一方の低濃度Ｎ形半導体領域９に接続されている。情報記憶用蓄積容量素子Ｃの他方の電極は複数のメモリセル間で電気的に接続され、図示しない領域において、たとえば電源電圧の１／２であるプレート電位の発生回路に接続されている。
【００９２】
導電体２５、導電体２７および上部電極２９は、たとえば低抵抗化のためにリン等からなる不純物を含んだシリコン膜から形成されている。誘電体膜２８は、たとえば窒化シリコン膜と酸化シリコン膜とからなる積層膜、あるいは酸化タンタル膜等から形成されている。
【００９３】
ＮチャネルＭＩＳＦＥＴＱｎ１はＰ形ウエル領域５に形成され、Ｐ形ウエル領域５（チャネル形成領域）、ゲート絶縁膜６、ゲート電極７、ソースおよびドレインを構成する一対の低濃度Ｎ形半導体領域１０および高濃度Ｎ形半導体領域１６から構成される。低濃度Ｎ形半導体領域１０の下部にはＮチャネルＭＩＳＦＥＴＱｎ１のゲート長を短くして短チャネルなＮチャネルＭＩＳＦＥＴを得るためにＰ形半導体領域１１が形成されている。Ｐ形半導体領域１１はいわゆるＭＩＳＦＥＴのパンチスルーストッパの働きをしている。
【００９４】
ＤＲＡＭの選択ＭＩＳＦＥＴＱｓと同様にゲート電極７の上部には窒化シリコン膜８が形成され、ゲート電極７の側面には窒化シリコンからなる第１サイドウォールスペーサ１４と酸化シリコンからなる第２サイドウォールスペーサ１５が形成されている。そして、高濃度Ｎ形半導体領域１６は後述するように酸化シリコンからなる第２サイドウォールスペーサ１５に対して自己整合で形成されている。このように高濃度Ｎ形半導体領域１６を第２サイドウォールスペーサ１５に対して自己整合で形成するため、第２サイドウォールスペーサ１５の厚さを最適化してＮチャネルＭＩＳＦＥＴＱｎ１の性能を向上することができる。
【００９５】
低濃度Ｎ形半導体領域１０はゲート長の短チャネルなＮチャネルＭＩＳＦＥＴを得るためにたとえばヒ素（Ａｓ）が不純物として注入されている。ヒ素はリンに比べて熱拡散係数が小さいので横方向の拡散を短くできるため、ゲート長の短チャネルなＮチャネルＭＩＳＦＥＴを得ることができる。さらに熱拡散係数が小さいことから低濃度Ｎ形半導体領域１０の濃度を高くでき、この結果寄生抵抗も小さくできるので高性能なＮチャネルＭＩＳＦＥＴを得ることができる。なお、低濃度Ｎ形半導体領域１０は、ゲート電極７および窒化シリコン膜８に対して自己整合的に形成される。
【００９６】
低濃度Ｎ形半導体領域１０の下部にパンチスルーストッパとして作用するＰ形半導体領域１１はボロン（Ｂ）を不純物として注入して形成されている。このＰ形半導体領域１１が設けられているため空乏層の延びを抑えることができ、さらに短チャネル特性を良好にすることができる。
【００９７】
ＰチャネルＭＩＳＦＥＴＱｐ１はＮ形ウエル領域４内に形成され、Ｎ形ウエル領域４（チャネル形成領域）、ゲート絶縁膜６、ゲート電極７、ソースおよびドレインを構成する一対の低濃度Ｐ形半導体領域１２および高濃度Ｐ形半導体領域１７から構成される。低濃度Ｐ形半導体領域１２は、チャネル形成領域と高濃度Ｐ形半導体領域１７との間に形成される。低濃度Ｐ形半導体領域１２の下部にはＰチャネルＭＩＳＦＥＴＱｐ１のゲート長を短くして短チャネルなＰチャネルＭＩＳＦＥＴを得るためにＮ形半導体領域１３が形成されている。Ｎ形半導体領域１３はいわゆるＭＩＳＦＥＴのパンチスルーストッパの働きをしている。ＤＲＡＭの選択ＭＩＳＦＥＴＱｓと同様にゲート電極７の上部には窒化シリコン膜８が形成され、ゲート電極７および窒化シリコン膜８の側面には窒化シリコンからなる第１サイドウォールスペーサ１４と酸化シリコンからなる第２サイドウォールスペーサ１５が形成されている。そして、高濃度Ｐ形半導体領域１７は後述するように酸化シリコンからなる第２サイドウォールスペーサ１５に対して自己整合で形成されている。このように高濃度Ｐ形半導体領域１７を第２サイドウォールスペーサ１５に対して自己整合で形成するため、第２サイドウォールスペーサ１５の厚さを最適化してＰチャネルＭＩＳＦＥＴＱｐ１の性能を向上することができる。これにより、高濃度Ｐ形半導体領域１７が低濃度Ｐ形半導体領域１２を越えて拡散しないようにすることができる。
【００９８】
低濃度Ｐ形半導体領域１２はボロンを不純物として注入されている。低濃度Ｐ形半導体領域１２の下部にパンチスルーストッパとして作用するＮ形半導体領域１３はヒ素またはリンを不純物として注入して形成されている。このＮ形半導体領域１３が設けられているため空乏層の延びを抑えることができ、さらに短チャネル特性を良好にすることができる。
【００９９】
ＮチャネルＭＩＳＦＥＴＱｎ２はＰ形ウエル領域５に形成され、Ｐ形ウエル領域５（チャネル形成領域）、ゲート絶縁膜６、ゲート電極７、ソースおよびドレインを構成する一対の低濃度Ｎ形半導体領域１０ｂおよび高濃度Ｎ形半導体領域１６ｂから構成される。低濃度Ｎ形半導体領域１０ｂは、チャネル形成領域と高濃度Ｎ形半導体領域１６ｂとの間に形成される。ＤＲＡＭの選択ＭＩＳＦＥＴＱｓと同様にゲート電極７の上部には窒化シリコン膜８が形成され、ゲート電極７の側面には窒化シリコンからなる第１サイドウォールスペーサ１４と酸化シリコンからなる第２サイドウォールスペーサ１５が形成されている。そして、低濃度Ｎ形半導体領域１０ｂはゲート電極７および窒化シリコン膜８に対して自己整合で形成され、高濃度Ｎ形半導体領域１６ｂは後述するように酸化シリコンからなる第２サイドウォールスペーサ１５に対して自己整合で形成されている。このように高濃度Ｎ形半導体領域１６ｂを第２サイドウォールスペーサ１５に対して自己整合で形成して、高濃度Ｎ形半導体領域１６ｂが低濃度Ｎ形半導体領域１０ｂを越えて拡散せずに、かつ、低濃度Ｎ形半導体領域１０ｂで電界強度を緩和するとともに所定の抵抗値を持つように第２サイドウォールスペーサ１５の厚さを最適化してＮチャネルＭＩＳＦＥＴＱｎ２の性能を向上することができる。すなわち、ＮチャネルＭＩＳＦＥＴＱｎ２の性能を向上するため、第２サイドウォールスペーサ１５の厚さを最適化したとしても、メモリセルアレイにおいて、第２方向におけるワード線ＷＬ間すなわち選択ＭＩＳＦＥＴＱｓのゲート電極７間の間隔を小さくできるとともに、接続孔１９，２１の開口を大きくし、マージンを大きくとれるので、コンタクト抵抗を低減することができる。
【０１００】
低濃度Ｎ形半導体領域１０ｂには不純物としてたとえばリンを注入し、その下部にはＰ形半導体領域のパンチスルーストッパが設けられていない。このように、ＮチャネルＭＩＳＦＥＴＱｎ２の低濃度Ｎ形半導体領域１０ｂの不純物がリンで形成されているので、同じ低濃度Ｎ形半導体領域１０をヒ素で形成したＮチャネルＭＩＳＦＥＴＱｎ１よりも耐圧を高くできる。また、パンチスルーストッパが設けられていないため耐圧を高くすることができる。このＮチャネルＭＩＳＦＥＴＱｎ２はＤＲＡＭのワード線ドライバＷＤやチャージポンプ回路あるいは入出力部ＰＯＲＴ等、ＮチャネルＭＩＳＦＥＴＱｎ１よりも高い電圧での動作が必要な回路に使用することができる。
【０１０１】
ＮチャネルＭＩＳＦＥＴＱｎ１、ＮチャネルＭＩＳＦＥＴＱｎ２、ＰチャネルＭＩＳＦＥＴＱｐ１の各ソースおよびドレインを構成する半導体領域は接続孔３０を介して、第一の配線３２に接続される接続部材３１に接続されている。接続部材３１は必要に応じてＭＩＳＦＥＴのゲート電極７の側面に形成された窒化シリコンからなる第１サイドウォールスペーサ１４に対して自己整合で形成することができる。図１においてはＰチャネルＭＩＳＦＥＴＱｐ１の左側の接続領域が該当する。
【０１０２】
さらに、各々の第一の配線３２は接続孔３４を介して、第二の配線３６と接続される接続部材３５に接続され、各々の第二の配線３６は接続孔３８を介して、第三の配線４０と接続される接続部材３９に接続されている。そして、その上部にはパッシベーション膜４１が形成され、パッシベーション膜４１にはボンディング領域４２が形成されている。
【０１０３】
上下の配線を接続する接続部材３１，３５，３９は特に限定されないがタングステン（Ｗ）を用いることができる。配線３２，３６，４０は特に限定されないが窒化チタン（ＴｉＮ）と銅（Ｃｕ）を含むアルミニウム（Ａｌ）との積層膜で形成することができる。
【０１０４】
各々の配線３２，３６，４０は、絶縁膜１８，２３，３３，３７により絶縁され、絶縁膜１８，２３，３３，３７は酸化シリコン膜あるいはボロン、リンの一方または両方を含むドープされた酸化シリコン膜で形成することができる。パッシベーション膜４１は酸化シリコン膜あるいはボロン、リンの一方または両方を含むドープされた酸化シリコン膜またはその上部に形成された窒化シリコン膜で形成することができる。
【０１０５】
次に、本実施の形態１の半導体集積回路装置の製造方法を図５〜図２５を用いて説明する。図５〜図２５は、本実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図または平面図である。
【０１０６】
まず、図５および図６に示すように、Ｐ形の半導体基体１の所定領域にフィールド絶縁膜２を形成する。フィールド絶縁膜２は公知の窒化シリコンによる選択酸化法によるＬＯＣＯＳ（Local Oxidation of Silicon）法あるいは次に概要を説明する浅溝アイソレーション法等により形成することができる。
浅溝アイソレーション法はＰ形の半導体基体１の主平面に図示しない酸化シリコン膜および窒化シリコン膜を順次形成する。そしてフォトレジスト等によりフィールド絶縁膜２の形成領域の前記酸化シリコン膜と窒化シリコン膜を除去した後、Ｐ形の半導体基体１を深さ方向にたとえば０.３〜０.４μｍの溝を形成する。次に前記窒化シリコン膜を酸化マスクとして前記溝の側面と底面に熱酸化シリコンを形成する。そして、ＣＶＤ（Chemical Vapor Deposition)法により全面に酸化シリコン膜を堆積した後に、ＣＭＰ（Chemical Mechanical Polishing)法あるいはドライエッチング法により溝以外の領域の前記ＣＶＤ法による酸化シリコン膜を除去して、構内に酸化シリコンを選択的に埋め込む。酸化性雰囲気で前記ＣＶＤ法による酸化シリコン膜のデンシファイ（緻密化のための熱処理）を行う。そして、前記窒化シリコン膜を除去することにより浅溝アイソレーション法によるフィールド絶縁膜２を形成することができる。残った部分は活性領域５ｂを形成する。
次に、図７に示すように、Ｎ形半導体領域３を形成する。Ｎ形半導体領域３は、たとえばフォトレジストをマスクにして、リンをイオン注入法により、加速エネルギ５００〜１０００ｋｅＶ、ドーズ量約１×１０１２atoms/cm２の条件で１、あるいは条件を変えて数回注入することにより形成することができる。この後、１０００℃程度の熱処理により不純物の活性化を行う。この場合、１％程度の酸素を含む窒素雰囲気で２０〜３０分程度行うことができる。望ましくは赤外線による加熱を用いたＲＴＡ（Rapid Thermal Annealing)法により短時間で熱処理を行い、不純物分布の制御を行うことができる。
【０１０７】
次にＮ形ウエル領域４とＰ形ウエル領域５を形成する。Ｎ形ウエル領域４はたとえばフォトレジストをマスクにして、リンをイオン注入法により、加速エネルギ３００〜５００ｋｅＶ、ドーズ量約１×１０１３atoms/cm２の条件で１回あるいは条件を変えて数回注入することにより形成することができる。Ｐ形ウエル領域５はたとえばフォトレジストをマスクにして、ボロンをイオン注入法により、加速エネルギ２００〜３００ｋｅＶ、ドーズ量約１×１０１３atoms/cm２の条件で１回あるいは条件を変えて数回注入することにより形成することができる。この後、１０００℃程度の熱処理により不純物の活性化を行う。この場合、１％程度の酸素を含む窒素雰囲気で２０〜３０分程度行うことができる。望ましくはＲＴＡ法により短時間熱処理を行い、不純物分布の制御を行うことができる。
【０１０８】
次に、図８および図９に示すように、Ｐ形の半導体基体１上の酸化シリコン膜を除去して新たに清浄なゲート絶縁膜６を形成する。ゲート絶縁膜６は７００〜８００℃の熱酸化法で酸化シリコン膜を形成した後に、ＮＯあるいはＮ２Ｏからなる酸化窒素雰囲気にて熱処理することにより窒素を含んだ酸化シリコン膜からなるゲート絶縁膜６を形成する。酸化窒素雰囲気の熱処理はＮＯ雰囲気の場合は９００〜１０００℃、Ｎ２Ｏ雰囲気の場合は１０００〜１１００℃で２０〜３０分程度行うことができる。あるいはＲＴＡ法により１０００〜１１００℃の短時間熱処理を行う。この熱処理によりゲート絶縁膜６とＰ形の半導体基体１の界面が良好となり、ＭＩＳＦＥＴの動作により発生するホットキャリアによるゲート絶縁膜６の劣化を抑制できる。この界面が良好になるのは、ゲート絶縁膜６と半導体基体１との界面にＳｉ−Ｏ結合よりも強い結合を有するＳｉ−Ｎ結合が形成されるからと考えられている。
【０１０９】
ゲート絶縁膜６の膜厚は動作時の最大電界が５ＭｅＶ／ｃｍ以下になるように設定する。たとえば、3.３Ｖで動作する場合は７〜９ｎｍ、2.５Ｖで動作する場合は５〜７ｎｍ、1.８Ｖで動作する場合には４〜５ｎｍに設定することができる。
【０１１０】
次にゲート電極７と窒化シリコン膜８とを順次形成する。ゲート電極７は低抵抗化のためにリン等からなる不純物を含んだシリコン膜あるいはシリコン膜の上部にＷＳｉ等のシリサイドまたはＷ等の金属を形成した多層構造で構成されている。これらの導体膜をＣＶＤ法あるいはスパッタ法で全面に堆積させ、次に、窒化シリコン膜８をＣＶＤ法あるいはプラズマＣＶＤ法で全面に堆積させた後、たとえばフォトレジストをマスクにして窒化シリコン膜および導電膜を順次所定のパターンでパターニングを行う。これによりＤＲＡＭのメモリセルの選択ＭＩＳＦＥＴＱｓ、ＮチャネルＭＩＳＦＥＴＱｎ１、ＮチャネルＭＩＳＦＥＴＱｎ２やＰチャネルＭＩＳＦＥＴＱｐ１等のゲート電極７、第１方向に延在するワード線ＷＬを形成する。ゲート電極７のチャネル長は０.２〜０.４μｍ程度に形成する。このゲート電極７、ワード線ＷＬの上部には窒化シリコン膜８が同じ平面パターンを有するように形成される。
【０１１１】
なお、ＭＩＳＦＥＴのしきい値（Ｖｔｈ）を制御するチャネル不純物の注入はゲート絶縁膜６の形成前あるいはゲート電極７の形成後にイオン注入法で形成することができる。
【０１１２】
次に、図１０および図１１に示すように、選択ＭＩＳＦＥＴＱｓの低濃度Ｎ形半導体領域９とＮチャネルＭＩＳＦＥＴＱｎ２の低濃度Ｎ形半導体領域１０ｂをフォトレジストをマスクにして選択的に形成する。低濃度Ｎ形半導体領域９，１０ｂは、たとえばイオン注入法により、リンを加速エネルギ２０〜４０ｋｅＶ、ドーズ量約５×１０１３atoms/cm２の条件で注入して形成する。このように低濃度Ｎ形半導体領域９，１０ｂは、ゲート電極７および窒化シリコン膜８に対して自己整合的に不純物を導入することにより形成される。すなわち、低濃度Ｎ形半導体領域９，１０ｂは、ゲート電極７および窒化シリコン膜８に対して自己整合的に形成される。
【０１１３】
次に、ＮチャネルＭＩＳＦＥＴＱｎ１の低濃度Ｎ形半導体領域１０とその下部のＰ形半導体領域１１をフォトレジストをマスクにして選択的に形成する。低濃度Ｎ形半導体領域１０は、たとえばイオン注入法により、ヒ素を加速エネルギ２０〜４０ｋｅＶ、ドーズ量約１×１０１４atoms/cm２の条件で注入して形成する。この場合、特に限定されないがゲート電極７の側面に対して３０〜５０度傾けて（Ｐ形半導体領域の垂線に対して３０〜５０度傾けて）注入することができる。これによりゲート電極７の下部にも低濃度Ｎ形半導体領域１０が形成されるのでホットキャリア耐性を良くすることができる。このように、低濃度Ｎ形半導体領域１０は、ゲート電極７および窒化シリコン膜８に対して自己整合的に不純物を導入することにより形成される。すなわち、低濃度Ｎ形半導体領域１０は、ゲート電極７および窒化シリコン膜８に対して自己整合的に形成される。
【０１１４】
Ｐ形半導体領域１１は、たとえばイオン注入法により、ボロンを加速エネルギ１０〜２０ｋｅＶ、ドーズ量約１×１０１３atoms/cm２の条件で注入して形成する。この場合、特に限定されないがゲート電極７の側面に対して３０〜５０度傾けて（Ｐ形半導体領域の垂線に対して３０〜５０度傾けて）注入することができる。これにより低濃度Ｎ形半導体領域１０の下部に充分に回り込ませることができるので良好な短チャネル特性を得ることができる。
【０１１５】
さらに、ＰチャネルＭＩＳＦＥＴＱｐ１の低濃度Ｐ形半導体領域１２とその下部のＮ形半導体領域１３を形成する。低濃度Ｐ形半導体領域１２は、たとえばイオン注入法により、ボロンを加速エネルギ５〜１０ｋｅＶ、ドーズ量約５×１０１３atoms/cm２の条件で注入して形成する。この場合、特に限定されないがゲート電極７の側面に対して３０〜５０度傾けて（Ｐ形半導体領域の垂線に対して３０〜５０度傾けて）注入することができる。Ｎ形半導体領域１３は、たとえばイオン注入法により、リンを加速エネルギ５０〜８０ｋｅＶ、ドーズ量約１×１０１３atoms/cm２の条件で注入して形成する。この場合、特に限定されないがゲート電極７の側面に対して３０〜５０度傾けて（Ｐ形半導体領域の垂線に対して３０〜５０度傾けて）注入することができる。これにより低濃度Ｐ形半導体領域１２の下部に充分に回り込ませることが出来るので良好な短チャネル特性を得ることができる。
【０１１６】
この後、８５０℃程度の熱処理により不純物の活性化を行う。この場合、１％程度の酸素を含む窒素雰囲気で２０〜３０分程度行う。望ましくはＲＴＡ法により１０００℃程度の短時間熱処理を行い、不純物分布の制御を行うことができる。
【０１１７】
なお、好ましくは、前記各低濃度半導体領域を形成する前に７００〜８００℃程度で酸化性雰囲気で熱処理を行うことができる。これによりゲート電極７のパターニング時に薄くなったゲート電極７の端部を補強でき、そのためゲート耐圧を向上することができる。
【０１１８】
次に、図１２および図１３に示すように、ゲート電極７および窒化シリコン膜８の側面に窒化シリコンからなる第１サイドウォールスペーサ１４を形成する。第１サイドウォールスペーサ１４はＣＶＤ法あるいはプラズマＣＶＤで窒化シリコン膜を全面に堆積した後に異方性ドライエッチングでエッチングすることにより形成することができる。窒化シリコンからなる第１サイドウォールスペーサ１４の厚さはゲート電極７の下部でチャネル長方向（第２方向）における厚さｔ1が０.０４〜０.０８μｍ程度になるように形成する。これによりゲート電極７は上部を窒化シリコン膜８、側面を窒化シリコン膜からなる第１サイドウォールスペーサ１４で覆われることとなり、後に説明する接続孔１９，２１の開口の際に自己整合な接続孔の開口を実現できる。また、第１サイドウォールスペーサ１４の厚さｔ1を０.０４〜０.０８μｍ程度に薄く形成することができるため、第２方向における選択ＭＩＳＦＥＴＱｓのゲート電極７間の間隔を小さくして半導体集積回路装置の高集積化を図ることができる。
【０１１９】
なお、窒化シリコンからなる第１サイドウォールスペーサ１４を薄く形成して、前記低濃度の半導体領域をこの第１サイドウォールスペーサ１４の形成後に形成してもよい。この場合にはさらに短チャネルな特性を得ることができる。すなわち、図４８に示すように、第１サイドウォールスペーサ１４を形成した後、図４９に示すように低濃度Ｎ形半導体領域９，１０，１０ｂおよび低濃度Ｐ形半導体領域１２は、第１サイドウォールスペーサ１４に対して自己整合的に形成することにより、第１サイドウォールスペーサ１４に対して自己整合的に形成される。
【０１２０】
次に、図１４および図１５に示すように、第１サイドウォールスペーサ１４の側面に酸化シリコンからなる第２サイドウォールスペーサ１５を形成する。第２サイドウォールスペーサ１５は、ＣＶＤ法あるいはプラズマＣＶＤで酸化シリコン膜を全面に堆積した後に異方性ドライエッチングによりエッチングすることで形成することができる。第２サイドウォールスペーサ１５は、その厚さ（幅）が第１サイドウォールスペーサ１４よりも大となるようにする。窒化シリコンからなる第１サイドウォールスペーサ１４と酸化シリコンからなる第２サイドウォールスペーサ１５を合わせた厚さｔ2はゲート電極７の下部でチャネル方向における厚さｔ2が0.１−0.１５μｍ程度になるように形成する。この時、第２方向において選択ＭＩＳＦＥＴＱｓの二つのゲート電極７の間が酸化シリコンからなる第２サイドウォールスペーサ１５で埋められても、後述するように問題はない。すなわち窒化シリコンからなる第１サイドウォールスペーサ１４の隙間（スペース）ｔ3があればよい。すなわち、接続孔１９，２１は第１サイドウォールスペーサ１４に対して自己整合で開口することができるので、図１３に示すように、第２方向における第１サイドウォールスペーサ１４の間隔ｔ3が接続孔１９，２１の開口になる。すなわち、第１サイドウォールスペーサ１４の厚さｔ1を十分小さくして、第２方向に厚さｔ1を微細化するとともに、第１サイドウォールスペーサ１４間の間隔ｔ3が所定のコンタクト抵抗をとれる大きさにまで小さくすることができる。
【０１２１】
次に、図１６に示すように、ＮチャネルＭＩＳＦＥＴＱｎ１の高濃度Ｎ形半導体領域１６とＮチャネルＭＩＳＦＥＴＱｎ２の高濃度Ｎ形半導体領域１６ｂを形成する。高濃度Ｎ形半導体領域１６，１６ｂは、たとえばイオン注入法により、ヒ素を加速エネルギ２０〜６０ｋｅＶ、ドーズ量約１〜５×１０１５atoms/cm２の条件で注入して形成する。この時、選択ＭＩＳＦＥＴＱｓには高濃度の半導体領域を形成しない。これにより高濃度の半導体領域を形成するときのイオン注入により発生する結晶欠陥を抑制し、ＰＮ接合のリーク電流が増加してＤＲＡＭのリフレッシュ時間を短くするという不具合の発生を防止することができる。
【０１２２】
さらに、ＰチャネルＭＩＳＦＥＴＱｐ１の高濃度Ｐ形半導体領域１７を形成する。高濃度Ｐ形半導体領域１７は、たとえばイオン注入法により、ボロンを加速エネルギ１０〜２０ｋｅＶ、ドーズ量約１〜５×１０１５atoms/cm２の条件で注入して形成する。この後、８５０℃程度の熱処理により不純物の活性化を行う。この場合、１％程度の酸素を含む窒素雰囲気で２０〜３０分程度行う。望ましくはＲＴＡ法により１０００℃程度の短時間熱処理を行い、不純物分布の制御を行うことができる。
【０１２３】
このように、第２サイドウォールスペーサ１５を設け、最適なサイドウォールスペーサの長さｔ2で高濃度の半導体領域を形成できるので高性能なＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１を得ることができる。一方、メモリアレイにおいては、第１サイドウォールスペーサ１４の厚さｔ1を小さくするとともに、第１サイドウォールスペーサ１４間の間隔ｔ3を小さくできるので、第２方向における微細化を図ることができ、かつ、接続孔１９，２１の開口マージンを大きくし、コンタクト抵抗を低減することができる。
【０１２４】
次に、図１７および図１８に示すように、酸化シリコン膜またはボロンとリンの両方あるいは一方を含むドープされた酸化シリコン膜からなる絶縁膜１８を形成する。絶縁膜１８は、たとえばＣＶＤ法あるいはプラズマＣＶＤ法により全面に酸化シリコン膜あるいはボロンとリンの両方あるいは一方を含むドープされた酸化シリコン膜を堆積した後、リフローあるいはＣＭＰ法により、全面において基体表面からの高さが均一になるように平坦化する。
【０１２５】
さらに、ＤＲＡＭのメモリセルの情報記憶用蓄積容量素子Ｃの一方の電極に接続するための接続孔１９を形成する。接続孔１９はドライエッチングにより行い、ゲート電極７上部の窒化シリコン膜８や窒化シリコンからなる第１サイドウォールスペーサ１４と、酸化シリコンからなる第２サイドウォールスペーサ１５および酸化シリコンからなる絶縁膜１８との選択比を大きくした条件で行う。つまり、窒化シリコンのエッチング速度（エッチング量）を小さく、酸化シリコンのエッチング速度（エッチング量）が速くなるエッチング条件で行う。このようなエッチングは、たとえばＣ４Ｆ８とＯ２の混合ガスにＡｒスパッタを併用することで達成できる。このような条件でエッチングを行うことにより、接続孔１９を第１サイドウォールスペーサ１４に対して自己整合で開口することができる。すなわち光リソグラフィを用いて接続孔１９を形成するために第２方向における合わせ余裕を小さくでき、第２方向において微細化を図ることができる。
【０１２６】
さらに、半導体基体１の全面に低抵抗化のためのリン等の不純物を含んだ多結晶シリコン膜を形成する。そして異方性エッチングにより接続孔１９以外の前記多結晶シリコン膜を除去して、接続孔１９内に導電体２０を形成する。
【０１２７】
次に、図示しない絶縁膜（シリコン酸化膜）を堆積し、導電体２０を被覆する。
【０１２８】
次に、図１９および図２０に示すように、ＤＲＡＭのメモリセルのビット線ＢＬに接続するための接続孔２１を形成する。接続孔２１はドライエッチングにより行い、前記接続孔１９の場合と同様に窒化シリコンと酸化シリコンとの選択比を大きくした条件で行う。これにより接続孔２１を第１サイドウォールスペーサ１４に対して自己整合で開口することができる。これにより、接続孔１９と同様に、光リソグラフィを用いて接続孔２１を形成する際に、第２方向における合わせ余裕を小さくでき、第２方向において微細化を図ることができる。
【０１２９】
さらに、低抵抗化のためのリン等の不純物を含んだシリコン膜あるいはＷＳｉ等のシリサイド膜を形成する。そしてフォトレジストをマスクに接続孔２１内に導電体２２を形成するとともにワード線ＷＬと垂直方向（第２方向）に延在してビット線ＢＬとなるようパターニングする。
【０１３０】
次に、図２１および図２２に示すように、酸化シリコンまたはボロンとリンの両方あるいは一方を含むドープされた酸化シリコンからなる絶縁膜２３を形成する。絶縁膜２３は、たとえば前記絶縁膜１８と同様にＣＶＤ法あるいはプラズマＣＶＤ法により、全面に酸化シリコン膜またはボロンとリンの両方あるいは一方を含むドープされた酸化シリコン膜を堆積した後、リフローあるいはＣＭＰ法により、全面において基体表面からの高さが均一になるように平坦化する。そしてＤＲＡＭのメモリセルの情報記憶用蓄積容量素子Ｃの一方の電極に接続するための接続孔２４を形成する。接続孔２４はドライエッチングによりエッチングを行い、導電体２０に達する孔を形成する。このようなエッチングはＣＦ４とＣＨＦ３の混合ガスにＡｒスパッタを併用することで達成できる。
【０１３１】
さらに、ＤＲＡＭのメモリセルの情報記憶用蓄積容量素子Ｃの一方の電極となる導電体２５を形成する。導電体２５は低抵抗化のためのリン等の不純物を含んだ多結晶シリコン膜あるいはＷＳｉ等のシリサイド膜で形成する。次に、たとえば酸化シリコンからなる絶縁膜２６を形成し、そしてフォトレジストをマスクに接続孔２４内に導電体２５を形成するとともに絶縁膜２６と前記導電体２５を情報記憶用蓄積容量素子Ｃの一方の電極となるようパターニングする。
【０１３２】
次に、図２３に示すように、低抵抗化のためのリン等の不純物を含んだ多結晶シリコン膜あるいはＷＳｉ等のシリサイド膜を形成する。そして異方性のドライエッチングを行うことにより、絶縁膜２６の側面に導電体２５に接続された導電体２７を形成する。導電体２５と導電体２７で情報記憶用蓄積容量素子Ｃの一方の電極を形成する。
【０１３３】
次に、図２４に示すように、絶縁膜２６を除去した後、情報記憶用蓄積容量素子Ｃの誘電体膜２８と上部電極２９を順次形成する。誘電体膜２８は酸化シリコンと窒化シリコンからなる積層膜、あるいは酸化タンタル（Ｔａ２Ｏ３）膜で形成する。上部電極２９は低抵抗化のためのリン等の不純物を含んだ多結晶シリコン膜あるいはＷＳｉ等のシリサイド膜を形成する。
【０１３４】
次に、図２５に示すように、第一の配線３２とゲート電極あるいは半導体領域とを接続するための接続孔３０を形成する。接続孔３０は前記接続孔１９，２１の形成時と同様に窒化シリコン膜８や窒化シリコンからなる第１サイドウォールスペーサ１４と、酸化シリコンからなる第２サイドウォールスペーサ１５および酸化シリコンからなる絶縁膜１８との選択比を大きくした条件で行う。そして、接続孔３０内に接続部材３１を形成する。接続部材３１はたとえばスパッタ法でチタン（Ｔｉ）膜を１０〜５０ｎｍとチタンナイトライド（ＴｉＮ）膜を約１００ｎｍ形成した後にＣＶＤ法でタングステン（Ｗ）膜を形成し、ドライエッチングあるいはＣＭＰ法で接続孔３０以外の前記タングステン膜を除去する。
【０１３５】
さらに、第一の配線３２を形成する。第一の配線はスパッタ法によりチタンナイトライド（ＴｉＮ）膜と銅（Ｃｕ）を含むアルミニウム（ＡＬ）膜の積層膜で形成することができる。
【０１３６】
最後に、絶縁膜３３、接続孔３４、接続部材３５、第二の配線３６、絶縁膜３７、接続孔３８、接続部材３９と第二の配線４０を順次形成する。絶縁膜３３と３７は前記絶縁膜２３と同様に形成する。接続孔３４と３８は前記接続孔３０と同様に形成する。接続部材３５と３９および第二の配線３６と第三の配線４０は前記接続部材３１および第一の配線３２と同様に形成する。そしてプラズマＣＶＤ法により、窒化シリコンあるいはその下部に酸化シリコンからなる積層のパッシベーション膜４１を形成した後、ボンディング領域４２を形成して図１に示す半導体集積回路装置がほぼ完成する。
【０１３７】
（実施の形態２）
【０１３８】
図２６は、本発明の他の実施の形態である半導体集積回路装置の一例をその要部について示した断面図である。
【０１３９】
本実施の形態２の半導体集積回路装置が前記実施の形態１の半導体集積回路装置と異なる点は、ＮチャネルＭＩＳＦＥＴＱｎ１、ＮチャネルＭＩＳＦＥＴＱｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１の上部に窒化シリコン膜１０４が形成され、この窒化シリコン膜１０４を接続孔３０を形成する時のエッチングストッパとして使用している点である。したがって、その他の構成は実施の形態１と同様であるため、説明を省略する。本実施の形態２の半導体集積回路装置では、窒化シリコン膜１０４を設けているため、たとえば図２６においてＰチャネルＭＩＳＦＥＴＱｐ１の右側に示すように接続孔３０の一部がフィールド絶縁膜２に重なっても、接続孔３０の開口の際にフィールド絶縁膜２を過剰にエッチングすることがなく、過剰エッチングに起因するリーク電流等を発生せず、半導体集積回路装置の性能と信頼性を保持することができる。
【０１４０】
本実施の形態２の半導体集積回路装置の製造方法の一例を図２７〜図２９を用いて説明する。図２７〜図２９は、本実施の形態２の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【０１４１】
実施の形態１の製造方法と同様に、図１６に示す選択ＭＩＳＦＥＴＱｓ、ＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１を形成した後、ＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１の上層に約５０ｎｍの膜厚の窒化シリコン膜１０４を堆積する。次に、フォトレジスト等をマスクにして、少なくともＤＲＡＭのメモリセルの接続孔１９，２１が形成される領域の窒化シリコン膜１０４を除去する。（図２７）。
【０１４２】
その後、絶縁膜１８、ビット線ＢＬ、情報記憶用蓄積容量素子Ｃを形成するまでは、実施の形態１と同様である。その後、接続孔３０を開口するに際して、まず、第１段階のエッチングを行う（図２８）。第１段階のエッチングでは、窒化シリコンに対して酸化シリコンのエッチング速度が高いいわゆるエッチング選択比の大きくなる条件でエッチングする。これにより、接続孔３０は、窒化シリコン膜１０４の上面まで確実に開口することができる。また、この第１段階のエッチングの際には、窒化シリコン膜１０４がエッチングストッパとして作用するため、オーバーエッチングの危険を考慮する必要がなく、十分な時間のエッチングを行ってプロセスマージンを大きくとることができる。
【０１４３】
次に、第２段階のエッチングを行って、接続孔３０の底面の窒化シリコン膜１０４をエッチングする（図２９）。この第２段階のエッチングの条件は、窒化シリコンがエッチングされる条件とするが、酸化シリコンに対してエッチング選択比がとれる必要はない。この時のエッチング量を窒化シリコン膜１０４の膜厚よりも若干だけ多くする。たとえば窒化シリコン膜１０４の膜厚の１１０〜１３０％にする。このようなエッチングはＣＦ４とＣＨＦ３の混合にＡｒスパッタを併用することで達成できる。この結果フィールド絶縁膜２がほとんどエッチングされない。これによりエッチングされた接続孔３０の底面がソースおよびドレインを構成する半導体領域よりも深い位置に来ることがなくなる。すなわち、窒化シリコン膜１０４の膜厚はフィールド絶縁膜２の膜厚に対して十分に薄い膜厚とすることができ、窒化シリコン膜１０４を十分にエッチングするためにオーバーエッチングを行ったとしても、フィールド絶縁膜２がエッチングされる量は、高々窒化シリコン膜１０４の膜厚の半分以下であり、このようなオーバーエッチングはプロセス上ほとんど問題とはならない。
【０１４４】
このように窒化シリコン膜１０４を用いて２段階のエッチングを行うことにより、接続孔３０を確実にかつ十分なプロセスマージンをもって開口することができ、半導体集積回路装置の性能と信頼性を保持することが可能となる。
【０１４５】
なお、この後の製造方法は実施の形態１と同様であるため説明を省略する。
【０１４６】
（実施の形態３）
【０１４７】
図３０は、本発明のさらに他の実施の形態である半導体集積回路装置の一例をその要部について示した断面図である。
【０１４８】
本実施の形態３の半導体集積回路装置が実施の形態１および実施の形態２と異なる点は、少なくともＤＲＡＭのメモリセルの選択ＭＩＳＦＥＴＱｓのソースおよびドレインを構成する低濃度Ｎ形半導体領域９を除く、半導体領域の上部にシリサイド層１０５が形成されていることである。また本実施の形態３においては実施の形態２と同様に窒化シリコン膜１０４も設けられている。これにより、ＤＲＡＭのメモリセルのリーク電流を増加することなく、ＭＩＳＦＥＴＱｎ１，Ｑｎ２，Ｑｐ１のソースおよびドレインを構成する半導体領域の寄生抵抗を低減してＭＩＳＦＥＴＱｎ１，Ｑｎ２，Ｑｐ１を高性能化できる。
【０１４９】
次に、本実施の形態３の半導体集積回路装置の製造方法の一例を図３１〜図３３を用いて説明する。図３１〜図３３は、本実施の形態３の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【０１５０】
まず、実施の形態１と同様に、図１６に示す高濃度Ｎ形半導体領域１６，１６ｂと高濃度Ｐ形半導体領域１７まで形成する。次に絶縁膜１０６を形成した後、フォトレジスト等をマスクにして、少なくともＤＲＡＭのメモリセルの以外の絶縁膜１０６を除去する（図３１）。なお、絶縁膜１０６の形成以前に半導体領域の上部に絶縁膜がある場合には、絶縁膜１０６を形成せずに前記絶縁膜の選択的な除去に代えることができる。
【０１５１】
次に、たとえばチタン（Ｔｉ）またはコバルト（Ｃｏ）からなる金属膜１０７をスパッタ法等により全面に堆積する（図３２）。次に、約５００℃の不活性雰囲気で第一のシリサイド反応を行った後、半導体領域以外の未反応な金属膜１０７を除去する。次に７００〜９００℃の不活性雰囲気で第二のシリサイド反応を行い低抵抗化し、シリサイド層１０５を形成する（図３３）。これにより、ＤＲＡＭのメモリセルの選択ＭＩＳＦＥＴＱｓのソースおよびドレインを構成する低濃度Ｎ形半導体領域９を除くＭＩＳＦＥＴＱｎ１，Ｑｎ２，Ｑｐ１のソースおよびドレインを構成する半導体領域上にシリサイド層１０５が形成される。なお、出力回路の出力ＭＩＳＦＥＴ、入力保護用ＭＩＳＦＥＴのソースおよびドレインを構成する半導体領域上にはシリサイド層１０５を設けなくてよい。
【０１５２】
その後の工程は、実施の形態２における図２７以降の工程と同様であるため、説明を省略する。
【０１５３】
（実施の形態４）
【０１５４】
図３４は、本発明の他の実施の形態である半導体集積回路装置の一例をその要部について示した断面図である。
【０１５５】
本実施の形態４の半導体集積回路装置は、実施の形態１の図３のブロック図においてＲＯＭとしてフラッシュメモリを使用した場合の例であり、図３４において領域Ａおよび領域Ｂは、各々実施の形態１の領域Ａおよび領域Ｂと同様である。そのため該当部分の説明は省略する。
【０１５６】
図３５は、図３４における領域Ｃおよび領域Ｄの拡大図である。また、図３６は、本実施の形態４の半導体集積回路装置に含まれる電気的に書き換え可能な一括消去形不揮発性メモリいわゆるフラッシュメモリのメモリアレイ領域の平面図であり、図３７は、フラッシュメモリの部分の等価回路図である。以下図３５〜図３７に基づいて説明する。
【０１５７】
本実施の形態４のフラッシュメモリは、１ビットのメモリセルがトンネル絶縁膜２０２、フローティングゲート電極２０３、層間絶縁膜２０４、ワード線と一体に構成された制御ゲート電極７、Ｐ形ウエル領域５（チャネル形成領域）とソースおよびドレインを構成する一対のＮ形半導体領域を有するフローティングゲート形ＭＩＳＦＥＴＱｆから構成されている。
【０１５８】
フローティングゲート形ＭＩＳＦＥＴＱｆのソースは実施の形態１におけるＮチャネルＭＩＳＦＥＴＱｎ１と同様な低濃度Ｎ形半導体領域１０、その下部のＰ形半導体領域１１および高濃度Ｎ形半導体領域１６から形成されている。フローティングゲート形ＭＩＳＦＥＴＱｆのドレインは高濃度Ｎ形半導体領域２０５から形成されている。トンネル絶縁膜２０２はその膜厚が９〜１０ｎｍに設定されている。高濃度Ｎ形半導体領域２０５は、低濃度Ｎ形半導体領域１０よりも高い不純物濃度を有し、かつ、情報書き込み時にフローティングゲート電極２０３下において、高濃度Ｎ形半導体領域２０５の表面がデプレション化するのを低減する程度に高い不純物濃度を有する。
【０１５９】
フローティングゲート形ＭＩＳＦＥＴＱｆのドレインは接続孔３０を介して第一の配線３２に接続されている。第一の配線３２は本実施の形態４では副ビット線ｓｕｂＢＬを構成している。副ビット線ｓｕｂＢＬには１６ビット〜６４ビットのメモリセルが選択ＭＩＳＦＥＴＱｓｆを介して、第二の配線３６からなる主ビット線ＢＬに接続されている。すなわち本実施の形態４のフラッシュメモリは選択ＭＩＳＦＥＴＱｓｆでブロックに分割された構成となっている。ブロック選択線ｔＷＬ１，ｔＷＬ２は、選択ＭＩＳＦＥＴＱｓｆのゲート電極２０３と一体に構成される。
【０１６０】
またメモリセルのソースは接続孔２１を介してソース線ＳＬに接続され、前記の分割された単位毎にブロック共通ソース線ＢＳＬに接続されている。
【０１６１】
ブロックの選択は選択ＭＩＳＦＥＴＱｓｆで行う。すなわち、メモリセルへの主ビット線ＢＬの電位の供給は主ビット線ＢＬの電位を選択ＭＩＳＦＥＴＱｓｆを介して行う。図３６に示すように、ワード線ＭＷＬ（７）、ブロック選択線ｔＷＬ１，ｔＷＬ２、ソース線ＳＬは、第１方向に延在し、副ビット線ｓｕｂＢＬ（３２）は、第２方向に延在する。
【０１６２】
選択ＭＩＳＦＥＴＱｓｆはゲート絶縁膜２０１と、フローティングゲート電極２０３と同層のゲート電極２０３と、ソースおよびドレインを構成する高濃度Ｎ形半導体領域２０５とから構成される。図３４においてゲート電極が２層構造となっているが、図示しない領域においてワード線と一体に構成された制御ゲート電極７は第一の配線３２に接続され、さらに第三の配線４０によりシャントされている。ゲート絶縁膜２０１の膜厚は約２０ｎｍに設定されている。
【０１６３】
フローティングゲート形ＭＩＳＦＥＴＱｆのソースおよびドレインヘ接続するための接続孔２１，３０は、後述する図４５、図４６に示すように、実施の形態１の接続孔１９，２１と同様に窒化シリコンからなる第１サイドウォールスペーサ１４に対して自己整合で形成される。また、これらのメモリセルは次に述べる書き込みと消去の動作を行うためにＮ形半導体領域３で分離されている。
【０１６４】
本発明のフラッシュメモリの書き込みはフローティングゲート電極２０３から電子を放出してしきい値（Ｖｔｈ）を下げることで行う。すなわち、制御ゲート電極７に９Ｖ程度の負電圧を加える。そしてドレインに７Ｖ程度の正電圧を加えることでトンネル絶縁膜を介したＦＮ（ファウラーノルドハイム）トンネルにより、フローティングゲート電極２０３からドレインである高濃度Ｎ形半導体領域２０５へ電子を放出してしきい値（Ｖｔｈ）を下げる。
【０１６５】
消去はフローティングゲート電極２０３に電子を注入してしきい値を上げることで行う。すなわち、制御ゲート電極７に９Ｖ程度の正電圧を加える。そしてソースおよびＰ形ウエル領域５に９Ｖ程度の負電圧を加えることでトンネル絶縁膜を介したＦＮトンネルにより、チャネル領域に形成される反転層からフローティングゲート電極に電子を注入し、しきい値を上げる。
【０１６６】
ＮチャネルＭＩＳＦＥＴＱｎ３とＰチャネルＭＩＳＦＥＴＱｐ２はフラッシュメモリの書き込みと消去を行う回路に使用するＭＩＳＦＥＴである。
【０１６７】
このような半導体集積回路装置により、フラッシュメモリを搭載した場合でも第１サイドウォールスペーサ１４および第２サイドウォールスペーサ１５を形成してそのメモリセル領域を微細化し、周辺回路領域のＭＩＳＦＥＴＱｎ１，Ｑｎ２，Ｑｎ３，Ｑｐ１，Ｑｐ２に最適なＬＤＤ構造を形成することが可能となり、半導体集積回路装置の微細化と性能向上をともに実現することができる。
【０１６８】
次に、本実施の形態４の半導体集積回路装置の製造方法の一例を図３８〜図４６を用いて説明する。図３８〜図４６は、本実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図または平面図である。
【０１６９】
まず、実施の形態１と同様に、フィールド絶縁膜２、Ｎ形半導体領域３、Ｎ形ウエル領域４とＰ形ウエル領域５を形成する。フィールド絶縁膜２を形成した後のフラッシュメモリ領域の平面図を図３８に示す。
【０１７０】
次に、図３９および図４０に示すように、熱酸化法によりゲート絶縁膜２０１を形成する。そして選択ＭＩＳＦＥＴＱｓｆ、ＮチャネルＭＩＳＦＥＴＱｎ３とＰチャネルＭＩＳＦＥＴＱｐ２以外のゲート絶縁膜２０１を除去した後、新たにトンネル絶縁膜２０２を熱酸化法により形成する。このようにゲート絶縁膜２０１を除去した後にトンネル絶縁膜２０２を形成することにより、ゲート絶縁膜２０１の膜厚よりも薄い膜厚のトンネル絶縁膜２０２を容易に形成することができる。そして、フラッシュメモリのフローティングゲート電極２０３、選択ＭＩＳＦＥＴＱｓｆ、ＮチャネルＭＩＳＦＥＴＱｎ３とＰチャネルＭＩＳＦＥＴＱｐ２のフローティングゲート電極２０３となる導電体２０６を形成する。導電体２０６は低抵抗化のためのリン等の不純物を注入したシリコン膜で形成する。この後、フォトレジストをマスクにしてパターニングを行う。
【０１７１】
次に、図４１に示すように、フラッシュメモリのフローティングゲート電極２０３と制御ゲート電極７の間の層間絶縁膜２０４を形成する。層間絶縁膜２０４は酸化シリコン膜と窒化シリコン膜とを順次積層した多層膜で形成する。次にＤＲＡＭメモリセルの選択ＭＩＳＦＥＴＱｓ、ＮチャネルＭＩＳＦＥＴＱｎ１、ＮチャネルＭＩＳＦＥＴＱｎ２とＰチャネルＭＩＳＦＥＴＱｐ１の形成される領域の層間絶縁膜２０４を選択的に除去する。そして、層間絶縁膜２０４の上部の窒化シリコン膜を耐酸化のマスクとして使用し、実施の形態１と同様にしてゲート絶縁膜６を形成する。
【０１７２】
次に、図４２および図４３に示すように、制御ゲート電極７とその上部の窒化シリコン膜８を形成して、フォトレジストをマスクにパターニングを行う。これにより、フラッシュメモリのフローティングゲート電極２０３および制御ゲート電極７を形成する。
【０１７３】
この後の工程は、実施の形態１における図１０以降の工程とほぼ同様である。すなわち、図４４に示すように、第１サイドウォールスペーサ１４および第２サイドウォールスペーサ１５をＤＲＡＭのメモリセル領域に形成すると同時にフラッシュメモリのメモリセル領域にも形成する。これにより工程を短縮することができる。
【０１７４】
次に、実施の形態１と同様にして、絶縁膜１８を形成した後、図４５に示すように、接続孔２１を形成する。
【０１７５】
次に、絶縁膜２３を形成した後、図４６に示すように、接続孔３０を形成する。
【０１７６】
接続孔２１，３０は、実施の形態１の接続孔１９，２１と同様に、窒化シリコンからなる第１サイドウォールスペーサ１４に対して自己整合的に形成されるため、第２方向におけるワード線ＷＬ（ゲート電極７）の間隔ｔ3、ワード線ＷＬ（ゲート電極７）とブロック選択線ｔＷＬ１，ｔＷＬ２との間隔ｔ3、ブロック選択線ｔＷＬ１，ｔＷＬ２間の間隔ｔ3を縮小することができ、第２方向において微細化することができる。
【０１７７】
また、第２方向における合わせ余裕を小さくすることができるので、第２方向において微細化することができる。すなわち、第２方向におけるメモリセル間の間隔を縮小することができ、高集積化をすることができる。
【０１７８】
次に、実施の形態１と同様にして第１の配線３２を形成する。これにより、ＤＲＡＭメモリセルのビット線ＢＬとフラッシュメモリのソース線ＳＬとを同一工程で形成することができので、工程を短縮することが可能である。
【０１７９】
本実施の形態４の半導体集積回路装置の製造方法によれば、フラッシュメモリが搭載された半導体集積回路装置を実施の形態１と同様に製造することができ、フラッシュメモリにおいてメモリセルアレイを高集積化することができる。また、ＭＩＳＦＥＴの要求に応じてゲート絶縁膜の膜厚を変えることができる。
【０１８０】
なお、本実施の形態４の半導体集積回路装置および製造方法に、実施の形態２〜３で説明した窒化シリコン膜１０４あるいはシリサイド層１０５を組み合わせてもよいことはいうまでもない。また、本実施の形態４では、ＤＲＡＭおよびフラッシュメモリの双方を有する半導体集積回路装置について説明したが、フラッシュメモリのみを有する半導体集積回路装置にも本発明が適用できることはいうまでもない。
【０１８１】
（実施の形態５）
【０１８２】
図４７は、本発明のさらに他の実施の形態である半導体集積回路装置の一例をその要部について示した断面図である。
【０１８３】
本実施の形態５の半導体集積回路装置が実施の形態１の半導体集積回路装置と異なる点は、第１サイドウォールスペーサ１４の代わりに窒化シリコン膜（第１サイドウォールスペーサ）２０７が形成されている点である。したがって、その他の構成は実施の形態１と同様であるため、説明を省略する。本実施の形態５の半導体集積回路装置では、厚さｔ1の窒化シリコン膜（第１サイドウォールスペーサ）２０７を設けているため、実施の形態１と同様にメモリセル領域の集積度を向上するとともに、第２サイドウォールスペーサ１５によりメモリセル領域以外のＭＩＳＦＥＴのＬＤＤ構造を最適化して半導体集積回路装置の性能を向上することができる。
【０１８４】
なお、本実施の形態５の半導体集積回路装置の製造方法は、実施の形態１における図１２の第１サイドウォールスペーサ１４の形成工程の代わりに、半導体基体１の全面に窒化シリコン膜２０７を堆積する工程を置き換えることにより行うことができる。このため、異方性エッチング等の工程を省略し、工程を簡略化することができる。ただし、接続孔１９、２１の開口の工程においては、実施の形態２で説明したような２段階のエッチングが必要となる。このため、工程は増加するものの、接続孔１９、２１の底面の半導体基体１を過剰にエッチングすることがなく、コンタクトを信頼性高くすることができる。
【０１８５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１８６】
たとえば、上記実施の形態１〜５では、Complementary（相補形）ＭＩＳＦＥＴにより周辺回路あるいはロジック回路を構成した例を説明したが、ＮチャネルＭＩＳＦＥＴあるいはＰチャネルＭＩＳＦＥＴのみで周辺回路等を構成してもよい。
【０１８７】
また、上記実施の形態１〜５では、ＤＲＡＭのメモリセル領域の選択ＭＩＳＦＥＴＱｓのゲート絶縁膜の膜厚をＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１のゲート絶縁膜の膜厚と同じものとした例を示したが、これらゲート絶縁膜の膜厚を相互に異なるものとしてもよい。特に、ＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１のゲート絶縁膜の膜厚を選択ＭＩＳＦＥＴＱｓのゲート絶縁膜の膜厚よりも薄くすると、ＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１をさらに短チャネル化することが可能となり、半導体集積回路装置の性能をより向上することとが可能である。この際のゲート絶縁膜の製造方法は、実施の形態４で説明したフラッシュメモリ領域とＤＲＡＭ領域とのゲート絶縁膜を別工程で形成した方法と同様の製造方法を用いることができる。
【０１８８】
また、上記実施の形態１〜５のメモリセルは、ＤＲＡＭまたは不揮発性メモリであるフラッシュメモリを用いて説明したが、これに限定されず、ＳＲＡＭ（Static RAM）、マスクＲＯＭ等、たとえばワード線間にサイドウォールスペーサを用いて自己整合的に導電対をＭＩＳＦＥＴのソースまたはドレイン領域に接続させるメモリセル構造に適用して良いのは無論である。
【０１８９】
（実施の形態６）
【０１９０】
図５０（ａ）は、本発明の一実施の形態であるＤＲＡＭの一例をそのメモリセル領域について示した断面図であり、（ｂ）は、周辺回路領域について示した断面図である。また、図５１は、本実施の形態６のＤＲＡＭのメモリセル領域の平面図である。さらに、図５２は、本実施の形態６のＤＲＡＭのメモリセル領域の断面図であり、（ａ）は、図５１におけるIIIa-IIIa線断面、（ｂ）は、図５１におけるIIIb-IIIb線断面を示す。なお、図５１において、図面を見やすくするため、一部の部材についてはハッチングを施し、あるいは破線で示しており、図５１におけるIa-Ia線は、図５０（ａ）に示す断面図の切断部を示す。
【０１９１】
本実施の形態６のＤＲＡＭのメモリセル領域には、半導体基板３０１の主面上にメモリセルの選択用ＭＩＳＦＥＴＱｔが形成され、選択用ＭＩＳＦＥＴＱｔに接続される電荷蓄積用の容量素子およびビット線ＢＬが形成されている。
【０１９２】
また、ＤＲＡＭの周辺回路領域には、周辺回路を構成するｎ形ＭＩＳＦＥＴＱｎが形成されている。なお、周辺回路にｐ形ＭＩＳＦＥＴ（図示せず）を形成し、ｎ形ＭＩＳＦＥＴＱｎとｐ形ＭＩＳＦＥＴとでＣＭＩＳＦＥＴを構成してもよい。また、ｎ形ＭＩＳＦＥＴＱｎの他に、高耐圧用のｎ形ＭＩＳＦＥＴ（図示せず）を形成してもよい。
【０１９３】
半導体基板３０１は、たとえばｐ−形のシリコン（Ｓｉ）単結晶からなり、その主面には浅溝３０２ａが形成されている。また、浅溝３０２ａには、たとえば二酸化シリコン（ＳｉＯ２)からなる素子分離用絶縁膜３０２ｂが埋め込まれ、浅溝素子分離領域が形成されている。
【０１９４】
半導体基板３０１の上部には、ｐウェル３０３が形成されている。ｐウェル３０３には、たとえばｐ形不純物のホウ素が導入されている。また、メモリセルの選択用ＭＩＳＦＥＴＱｔが形成される領域のｐウェル３０３の下部にはディープウェル３０３ｂが形成されている。ディープウェル３０３ｂには、ｎ形不純物のリンが導入されており、選択用ＭＩＳＦＥＴＱｔを基板電位から絶縁して、耐ノイズ性を向上することができる。
【０１９５】
なお、ｐ形ＭＩＳＦＥＴが形成される場合には、ｐ形ＭＩＳＦＥＴが形成される領域にたとえばリンが導入されたｎウェル（図示せず）が形成される。また、ｐウェル３０３およびそれが存在する場合にはｎウェルには、ＭＩＳＦＥＴのしきい値制御層が形成されていてもよい。
【０１９６】
メモリセルの選択用ＭＩＳＦＥＴＱｔは、素子分離用絶縁膜３０２ｂで囲まれた活性領域上に形成され、１つの活性領域に２個の選択用ＭＩＳＦＥＴＱｔが形成されている。また、選択用ＭＩＳＦＥＴＱｔは、ｐウェル３０３の活性領域上に形成されたゲート絶縁膜３０４を介して半導体基板３０１上に形成された多結晶シリコン膜３０５ａおよびタングステンシリサイド（ＷＳｉ２)膜３０５ｂからなるゲート電極３０５と、ゲート電極３０５の両側のｐウェル３０３に互いに離間して形成された一対のｎ形半導体領域３０６ａ，３０６ｂとを有する。
【０１９７】
ゲート電極３０５は、ＤＲＡＭのワード線ＷＬとして作用するものである。また、ｎ形半導体領域３０６ａ，３０６ｂにはｎ形不純物が導入されるが、リンまたはヒ素（Ａｓ）の何れの不純物が導入されてもよい。ただし、選択用ＭＩＳＦＥＴＱｔのチャネル間耐圧を向上してＤＲＡＭのリフレッシュ特性を向上するためには、リンを導入することが好ましい。
【０１９８】
ｎ形半導体領域３０６ａは、２個の選択用ＭＩＳＦＥＴＱｔに共有され、また、ｎ形半導体領域３０６ａ，３０６ｂの間に選択用ＭＩＳＦＥＴＱｔのチャネル領域が形成される。ゲート絶縁膜３０４は、たとえばＳｉＯ２からなり、後に説明する周辺回路領域のｎ形ＭＩＳＦＥＴＱｎのゲート絶縁膜３０４よりも厚くして選択用ＭＩＳＦＥＴＱｔの絶縁耐圧を向上してもよい。このような場合には、選択用ＭＩＳＦＥＴＱｔの絶縁耐圧が向上し、ＤＲＡＭのリフレッシュ特性を向上することができる。
【０１９９】
ゲート電極３０５（ワード線ＷＬでもある）の上面は、たとえばＳｉＯ２からなる絶縁膜３０７ａを介して、たとえば窒化シリコンからなるキャップ絶縁膜３０７ｂが形成されている。キャップ絶縁膜３０７ｂは、後に説明する接続孔３１１ａ，３１１ｂの開口工程において、接続孔をゲート電極３０５に対して自己整合的に開口するためのブロッキング膜として作用するものであり、プラグ等の接続部材とゲート電極３０５とのショートを防止するためのものである。
【０２００】
キャップ絶縁膜３０７ｂの上面およびゲート電極３０５の側面ならびに半導体基板３０１の主面は、接続孔３１１ａ，３１１ｂの底面部を除き、たとえばシリコン窒化膜からなる自己整合加工用絶縁膜３０９により被覆されている。自己整合加工用絶縁膜３０９は、接続孔３１１ａおよび接続孔３１１ｂをワード線に対して自己整合的に開口する際のエッチングストッパとして作用するとともに、接続孔３１１ａおよび接続孔３１１ｂの開口の際の半導体基板３０１、特に素子分離用絶縁膜３０２ｂの過剰エッチングを防止する作用を有する。
【０２０１】
なお、ゲート電極３０５の側面と自己整合加工用絶縁膜３０９との界面には、たとえばＳｉＯ２からなる絶縁膜（図示せず）が形成されていてもよい。このような絶縁膜および絶縁膜３０７ａは、キャップ絶縁膜３０７ｂおよび自己整合加工用絶縁膜３０９を形成する際のＷＳｉ２膜３０５ｂを構成する金属による成膜処理装置の汚染防止、およびキャップ絶縁膜３０７ｂおよび自己整合加工用絶縁膜３０９への熱応力の緩和のために設けられるものである。
【０２０２】
自己整合加工用絶縁膜３０９は、たとえばＳＯＧ（Spin On Glass)からなる層間絶縁膜３１０ａによって被覆されている。層間絶縁膜３１０ａは、ＢＰＳＧ（Boro Phospho Silicate Glass)であってもよいが、窒化珪素膜に対してエッチング選択比が確保できる酸化珪素膜とする。そして、層間絶縁膜３１０ａには、半導体基板３０１の上層部のｎ形半導体領域３０６ａが露出するような接続孔３１１ａおよび半導体基板３０１の上層部のｎ形半導体領域３０６ｂが露出するような接続孔３１１ｂが形成されている。
【０２０３】
なお、キャップ絶縁膜３０７ｂおよび自己整合加工用絶縁膜３０９を、接続孔３１１ａおよび接続孔３１１ｂを自己整合的に開口する際のエッチングストッパとして作用させることができるのは前記したとおりである。また、自己整合加工用絶縁膜３０９が形成され、後に説明するように接続孔３１１ａおよび接続孔３１１ｂを、層間絶縁膜３１０ａがエッチングされやすく（エッチング量、エッチング速度が大）自己整合加工用絶縁膜３０９がエッチングされにくい（エッチング量、エッチング速度が小）第１のエッチング工程と自己整合加工用絶縁膜３０９がエッチングされやすく、層間絶縁膜３１０ａまたはシリコン基板または素子分離用絶縁膜３０２ｂがエッチングされにくい条件での第２のエッチング工程との２段階エッチングにより開口するため、図５２（ａ）および（ｂ）に示すように接続孔３１１ａおよび接続孔３１１ｂの底部が半導体基板３０１の活性領域から外れ、素子分離用絶縁膜３０２ｂの一部にかかるような場合でも、そのような接続孔３１１ａおよび接続孔３１１ｂの底部にかかる素子分離用絶縁膜３０２ｂの過剰なエッチングが防止され、接続孔３１１ａおよび接続孔３１１ｂの底部は素子分離用絶縁膜３０２ｂの深い領域には至らない。すなわち、素子分離用絶縁膜３０２ｂが過剰にエッチングされるとしてもプロセス上問題とはならない程度、たとえば自己整合加工用絶縁膜３０９の膜厚相当分以下の過剰エッチングに抑えることができる。
【０２０４】
接続孔３１１ｂには、たとえばリンが高濃度に導入された多結晶シリコンからなるプラグ３１４が形成されている。プラグ３１４の底面は、素子分離用絶縁膜３０２ｂが過剰にエッチングされた領域にも形成されるが、その深さは前記したとおりプロセス上問題とはならない程度であり、ＤＲＡＭのリフレッシュ特性等の性能にはほとんど問題を生じない。
【０２０５】
層間絶縁膜３１０ａおよびプラグ３１４の上には層間絶縁膜３１０ｂが形成されている。層間絶縁膜３１０ｂはたとえばＴＥＯＳ（テトラエトキシシシラン）を用いて熱ＣＶＤ法により堆積したシリコン酸化膜とすることができる。
【０２０６】
層間絶縁膜３１０ｂ上には、ビット線ＢＬが形成されている。このビット線ＢＬは、多結晶シリコン膜３１２およびＷＳｉ２膜３１３から構成され、接続孔３１１ａを介してｎ形半導体領域３０６ａと電気的に接続されている。多結晶シリコン膜３１２の底面は、前記したプラグ３１４と同様に、素子分離用絶縁膜３０２ｂが過剰にエッチングされた領域にも形成されるが、その深さは前記したとおりプロセス上問題とはならない程度であり、ＤＲＡＭの性能にはほとんど問題を生じない。
【０２０７】
このビット線ＢＬは、たとえばＴＥＯＳを用いて熱ＣＶＤ法により堆積したシリコン酸化膜からなる層間絶縁膜３１０ｃで覆われ、さらに層間絶縁膜３１０ｃの上層には、たとえばＣＭＰ法により研磨されて平坦化された層間絶縁膜３１０ｄが形成されている。層間絶縁膜３１０ｄは、たとえばＴＥＯＳを用いてプラズマＣＶＤ法により堆積したシリコン酸化膜をＣＭＰ法により研磨したものである。なお、層間絶縁膜３１０ｄは、ＳＯＧあるいはＢＰＳＧ等を用いることができ、その平坦化にはエッチバック法等を用いることができる。
【０２０８】
層間絶縁膜３１０ｄ上には、たとえばシリコン窒化膜からなる層間絶縁膜３１０ｅが形成されている。層間絶縁膜３１０ｅは、後に説明するクラウン形状の蓄積容量ＳＮを形成する際のブロッキング膜となるものである。
【０２０９】
層間絶縁膜３１０ｄの上層には、円筒形のクラウン形状を有する蓄積容量ＳＮが形成されている。蓄積容量ＳＮは、接続孔３１１ｃを介してｎ形半導体領域３０６ｂに接続される第１電極３２０ａおよび半導体基板３０１に対して垂直方向に立設された第２電極３２０ｂからなるキャパシタ電極３２０と、キャパシタ絶縁膜３２１と、所定の配線と電気的に接続されているプレート電極３２２とから構成される。第１電極３２０ａおよび第２電極３２０ｂは、たとえばリンが高濃度に導入された多結晶シリコン膜とすることができる。キャパシタ絶縁膜３２１は、たとえば窒化シリコン膜上にＳｉＯ２膜が堆積された積層膜とすることができるが、酸化タンタル等の高誘電率薄膜を用いてもよい。プレート電極３２２は、たとえばリンが高濃度に導入された多結晶シリコン膜とすることができるが、タングステンシリサイド等の金属化合物を用いてもよい。
【０２１０】
なお、第１電極３２０ａの下部には、多結晶シリコン膜３２０ｃおよび多結晶シリコンからなるサイドウォール３２０ｄが形成され、キャパシタ電極３２０の一部となっている。多結晶シリコン膜３２０ｃおよびサイドウォール３２０ｄは、接続孔３１１ｃを開口する際のハードマスクとして作用するものであり、接続孔３１１ｃの開口径をフォトリソグラフィの解像度以下の微小な開口径とすることができる。
【０２１１】
一方、周辺回路領域のｎ形ＭＩＳＦＥＴＱｎは、素子分離用絶縁膜３０２ｂで囲まれた活性領域上に形成され、ｐウェル３０３の活性領域上に形成されたゲート絶縁膜３０４を介して半導体基板３０１上に形成された多結晶シリコン膜３０５ａおよびＷＳｉ２膜３０５ｂからなるゲート電極３０５と、ゲート電極３０５の両側のｐウェル３０３に互いに離間して形成された一対のｎ形半導体領域３０６ｃとを有する。
【０２１２】
ゲート電極３０５は、ワード線ＷＬと同時に形成されるものである。ｎ形半導体領域３０６ｃは、低濃度ｎ形半導体領域３０６ｃ−１と、後に説明する第２のサイドウォール３２３ｂに対して自己整合的に形成された高濃度ｎ形半導体領域３０６ｃ−２（低濃度ｎ形半導体領域３０６ｃ−１よりも高濃度）とを含むものである。すなわち、ｎ形半導体領域３０６ｃは、いわゆるＬＤＤ（Lightly Doped Drain)構造を有するものである。また、低濃度ｎ形半導体領域３０６ｃ−１の下部の高濃度ｎ形半導体領域３０６ｃ−２とチャネル領域の間には、パンチスルーストッパとして機能するｐ形半導体領域３０６ｄが形成されている。ｎ形半導体領域３０６ｃには、たとえばリンまたはヒ素が導入される。ただし、ｎ形ＭＩＳＦＥＴＱｎのチャネル長を短くしてその高性能化を図るためにはヒ素を導入することが好ましい。なお、高耐圧ｎ形ＭＩＳＦＥＴを形成する場合には、低濃度ｎ形半導体領域３０６ｃ−１に導入される不純物はリンとすることが好ましい。これによりチャネル間の耐圧を向上することが可能となる。
【０２１３】
ゲート絶縁膜３０４は、前記した選択用ＭＩＳＦＥＴＱｔのものと同様であるため説明を省略する。
【０２１４】
ゲート電極３０５の上面に絶縁膜３０７ａを介してキャップ絶縁膜３０７ｂが形成されていることも前記した選択用ＭＩＳＦＥＴＱｔのものと同様であるため説明を省略する。
【０２１５】
ゲート電極３０５の側面には、第１のサイドウォール３２３ａが形成され、その外側には第２のサイドウォール３２３ｂが形成されている。
【０２１６】
第１のサイドウォール３２３ａは、後に説明するように自己整合加工用絶縁膜３０９を異方性エッチングして形成されるものであり、たとえばシリコン窒化膜からなる。この第１のサイドウォール３２３ａは、周辺回路領域において接続孔を形成する際に、ゲート電極３０５に対して自己整合的に接続孔を開口するためのサイドウォールとして作用させることも可能である。
【０２１７】
第２のサイドウォール３２３ｂは、たとえばシリコン酸化膜からなり、高濃度ｎ形半導体領域３０６ｃ−２を形成するための不純物をイオン注入する際のマスクとして作用させ、高濃度ｎ形半導体領域３０６ｃ−２を自己整合的に形成するために用いることができる。この第２のサイドウォール３２３ｂの膜厚を制御することによりＬＤＤ構造を最適化し、ｎ形ＭＩＳＦＥＴＱｎの性能を向上することができる。
【０２１８】
なお、前記したとおり、半導体基板３０１上の自己整合加工用絶縁膜３０９は異方性エッチングにより除去し、周辺回路領域には自己整合加工用絶縁膜３０９は設けられていない。これにより周辺回路領域の接続孔の開口を２段階で行う必要がなく、容易に開口することができる。また、周辺回路領域のゲート電極３０５と上層の配線を接続する場合にも、その接続孔の開口を容易に行うことができる。このように周辺回路領域に自己整合加工用絶縁膜３０９を設ける必要がないのは、周辺回路領域に形成されるＭＩＳＦＥＴにはあまり高い集積度は要求されず、その配置間隔に余裕があるため、活性領域の形成にも余裕があり、接続孔の目外れを考慮して設計することができることに基づく。したがって、周辺回路領域にも高い集積度が要求される場合には、実施の形態２で説明したエッチングストッパ１０４を第２のサイドウォールス３２３ｂ形成後に周辺回路領域に選択的に形成してもよいことはいうまでもない。
【０２１９】
また、ｐ形ＭＩＳＦＥＴが形成される場合には、前記ｎ形ＭＩＳＦＥＴＱｎの場合と導電性を逆にした構成で、同様に構成されることもいうまでもない。
【０２２０】
また、ゲート電極３０５の側面と第１のサイドウォール３２３ａとの界面には、たとえばＳｉＯ２からなる絶縁膜（図示せず）が形成されていてもよく、このような絶縁膜および絶縁膜３０７ａは、キャップ絶縁膜３０７ｂおよび第１のサイドウォール３２３ａを形成する際のＷＳｉ２膜３０５ｂを構成する金属による成膜処理装置の汚染防止、およびキャップ絶縁膜３０７ｂおよび第１のサイドウォール３２３ａへの熱応力の緩和のために設けられるものである。
【０２２１】
ｎ形ＭＩＳＦＥＴＱｎは、たとえばＴＥＯＳを用いて熱ＣＶＤ法により堆積したシリコン酸化膜からなる層間絶縁膜３１０ｆで覆われ、さらに層間絶縁膜３１０ｆの上層には、たとえばＣＭＰ法により平坦化された層間絶縁膜３１０ｇが形成されている。層間絶縁膜３１０ｇは、たとえばＴＥＯＳを用いてプラズマＣＶＤ法により堆積したシリコン酸化膜とすることができる。なお、層間絶縁膜３１０ｇは、ＳＯＧあるいはＢＰＳＧ等を用いることができ、その平坦化にはエッチバック法等も用いることができる。
【０２２２】
層間絶縁膜３１０ｇ上には、前記した層間絶縁膜３１０ｂが形成され、層間絶縁膜３１０ｂ上には、前記したビット線ＢＬが形成されている。また、ビット線ＢＬは、前記した層間絶縁膜３１０ｃで覆われ、さらに層間絶縁膜３１０ｃの上層には、前記した層間絶縁膜３１０ｄが形成されている。
【０２２３】
層間絶縁膜３１０ｄおよびプレート電極３２２の上層には、たとえばＢＰＳＧからなる層間絶縁膜３２４が形成されている。層間絶縁膜３２４は、リフローにより平坦化されている。
【０２２４】
周辺回路領域の層間絶縁膜３２４上には第１配線層３２５が形成されている。第１配線層３２５は、接続孔３２６を介してｎ形ＭＩＳＦＥＴＱｎの高濃度ｎ形半導体領域３０６ｃ−２に接続されている。第１配線層３２５は窒化チタン、チタンあるいはアルミニウム等金属膜の積層膜とすることができ、たとえばスパッタ法により堆積することができる。なお、接続孔３２６内に、たとえばタングステンからなるプラグを形成してもよい。タングステンプラグはタングステンＣＶＤ法により形成することができる。この際、窒化チタンを接着層として接続孔３２６内にあらかじめ形成することが好ましい。
【０２２５】
第１配線層３２５は、層間絶縁膜３２７により覆われ、層間絶縁膜３２７上には第２配線層３２８が形成されている。第２配線層３２８は接続孔３２９を介して第１配線層３２５に接続される。層間絶縁膜３２７は、たとえばシリコン酸化膜とＳＯＧからなるシリコン酸化膜とすることができるが、そのシリコン酸化膜をＴＥＯＳを用いてプラズマＣＶＤ法により堆積されたシリコン酸化膜でサンドイッチした構成の積層膜とすることが好ましい。なお、第２配線層３２８は第１配線層３２５と同様の構成とすることができる。
【０２２６】
第２配線層３２８は、層間絶縁膜３３０により覆われ、層間絶縁膜３３０上には第３配線層３３１が形成されている。第３配線層３３１は接続孔３３２を介して第２配線層３２８に接続される。層間絶縁膜３３０は層間絶縁膜３２７と同様の構成とすることができ、第３配線層３３１は第１配線層３２５と同様の構成とすることができる。
【０２２７】
第３配線層３３１はパッシベーション膜３３３により覆われている。パッシベーション膜３３３はシリコン酸化膜とシリコン窒化膜との積層膜とすることができる。
【０２２８】
次に、前記ＤＲＡＭの製造方法について、図５３〜図７９を用いて説明する。図５３〜図７９は、本実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。なお、図５３〜図７９は、図６３、図６５、図６７、図６９、図７１を除き、（ａ）において図５１におけるIa-Ia線断面に相当する部分を表し、（ｂ）において周辺回路領域の断面を表す。また、図６３、図６５、図６７、図６９、図７１は、（ａ）において図５１におけるIIIa-IIIa線断面に相当する部分を表し、（ｂ）において図５１におけるIIIb-IIIb線断面に相当する部分を表す。
【０２２９】
まず、図５３に示すように、半導体基板３０１の所定領域に浅溝素子分離領域を形成する。浅溝素子分離領域は、半導体基板３０１の主面に図示しない酸化シリコン膜および窒化シリコン膜を順次形成する。そしてフォトレジスト等により浅溝３０２ａの形成領域の前記酸化シリコン膜と窒化シリコン膜とを除去した後、半導体基板３０１を深さ方向にたとえば0.３〜0.４μｍの溝を形成する。次に前記窒化シリコン膜を酸化マスクとして前記溝の側面と底面に熱酸化シリコン（図示せず）を形成する。そして、ＣＶＤ（Chemical Vapor Deposition)法により半導体基板３０１の全面にシリコン酸化膜を堆積した後に、ＣＭＰ（Chemical Mechanical Polishing)法あるいはドライエッチング法により浅溝３０２ａ以外の領域の前記シリコン酸化膜を除去して、浅溝３０２ａにシリコン酸化膜を選択的に埋め込む。
【０２３０】
なお、酸化性雰囲気で素子分離用絶縁膜３０２ｂのデンシファイを行うことが好ましい。そして、前記窒化シリコン膜を熱リン酸により除去し、素子分離用絶縁膜３０２ｂを形成する。この際、素子分離用絶縁膜３０２ｂも熱リン酸により若干エッチングされて半導体基板３０１の活性領域よりも低くなる。これによりゲート電極３０５のパターニングが良好となり、ＭＩＳＦＥＴの性能を向上することができる。
【０２３１】
次に、図５４に示すように、フォトレジストをマスクにして、ｎ形不純物たとえばリンをイオン注入により半導体基板３０１のメモリセルアレイの形成領域に導入し、次いで、上記フォトレジストを除去した後に、ｐ形不純物たとえばボロンをイオン注入により半導体基板３０１のメモリセルアレイの形成領域およびｎ形ＭＩＳＦＥＴＱｎが形成される領域に導入する。さらに、上記フォトレジストを除去した後に、半導体基板３０１に熱拡散処理を施すことによりディープウェル３０３ｂおよびｐウェル３０３を形成する。なお、ｐ形ＭＩＳＦＥＴを形成する場合には、当該領域にたとえばリンを導入し、ｎウェルを形成する。
【０２３２】
なお、チャネル領域での不純物濃度を最適化して、所望するメモリセル選択用ＭＩＳＦＥＴＱｔあるいはｎ形ＭＩＳＦＥＴＱｎのしきい値電圧を得るために、ｐウェル３０３の活性領域の主面にｐ形不純物たとえばボロンをイオン注入することができる。
【０２３３】
次に、図５５に示すように、半導体基板３０１の表面にゲート絶縁膜３０４を形成する。このゲート絶縁膜３０４は熱酸化法で形成され、その膜厚は約７ｎｍである。さらに、半導体基板３０１の全面にリンが導入された多結晶シリコン膜３０５ａおよびＷＳｉ２膜３０５ｂを順次堆積する。多結晶シリコン膜３０５ａおよびＷＳｉ２膜３０５ｂはＣＶＤ法で形成され、これらの膜厚は、たとえばそれぞれ４０ｎｍおよび１００ｎｍである。次に、ＷＳｉ２膜３０５ｂ上に酸化シリコン膜からなる絶縁膜３０７ａおよび窒化シリコン膜からなるキャップ絶縁膜３０７ｂを順次堆積する。絶縁膜３０７ａおよびキャップ絶縁膜３０７ｂはＣＶＤ法で形成され、これらの膜厚は、たとえばそれぞれ１０ｎｍおよび１６０ｎｍである。
【０２３４】
次に、図５６に示すように、フォトレジストをマスクにして、キャップ絶縁膜３０７ｂ、絶縁膜３０７ａ、ＷＳｉ２膜３０５ｂおよび多結晶シリコン膜３０５ａからなる積層膜を順次エッチングすることにより、多結晶シリコン膜３０５ａおよびＷＳｉ２膜３０５ｂからなるメモリセルの選択用ＭＩＳＦＥＴＱｔおよび周辺回路用ＭＩＳＦＥＴＱｎのゲート電極３０５を形成する。
【０２３５】
次に、上記フォトレジストを除去した後、半導体基板３０１に熱酸化処理を施すことにより、ゲート電極３０５を構成する多結晶シリコン膜３０５ａおよびＷＳｉ２膜３０５ｂの側壁に薄い酸化シリコン膜を形成することができる。
【０２３６】
次に、図５７に示すように、上記積層膜およびフォトレジストをマスクにして、周辺回路領域のｎ形ＭＩＳＦＥＴＱｎが形成される領域のｐウェル３０３の主面にｐ形不純物たとえばボロンをイオン注入し、次いでｎ形不純物たとえばヒ素をイオン注入する。さらに上記フォトレジストを除去した後、上記積層膜およびフォトレジストをマスクにして選択用ＭＩＳＦＥＴＱｔが形成されるｐウェル３０３の主面にｎ形不純物たとえばリンをイオン注入する。これら不純物を引き伸ばし拡散することにより、ｎ形ＭＩＳＦＥＴＱｎの低濃度ｎ形半導体領域３０６ｃ−１およびｐ形半導体領域３０６ｄならびに選択用ＭＩＳＦＥＴＱｔのｎ形半導体領域３０６ａ，３０６ｂを形成する。なお、高耐圧用のｎ形ＭＩＳＦＥＴを形成する場合には当該領域にリンを注入する。また、ｐ形ＭＩＳＦＥＴを形成する場合には、当該領域にパンチスルーストッパ用のヒ素および低濃度半導体領域用のボロン（ＢＦ２)を注入する。周辺回路用のＭＩＳＦＥＴＱｎの低濃度ｎ型半導体領域３０６ｃ−１およびメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域３０６ａ、３０６ｂは、ゲート電極に自己整合的に形成される。
【０２３７】
次に、図５８に示すように、シリコン窒化膜３３４を堆積する。シリコン窒化膜３３４の膜厚はたとえば８０ｎｍとすることができる。次いで、ＳＯＧ膜３３５を堆積し、その後、フォトレジストでメモリアレイ領域をマスクして、ＳＯＧ膜３３５およびシリコン窒化膜３３４をエッチングする。前記エッチングは、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングを用いることができ、これにより周辺回路領域のＳＯＧ膜３３５およびシリコン窒化膜３３４を除去し、メモリアレイ領域に自己整合加工用絶縁膜３０９および層間絶縁膜３１０ａを形成する。層間絶縁膜３１０ａは、ＳＯＧからなるため、ゲート電極３０５、キャップ絶縁膜３０７ｂにより形成された表面の凹部を埋め込んで平坦化することができる。また、エッチングには異方性エッチングを用いるため、周辺回路領域のｎ形ＭＩＳＦＥＴＱｎのゲート電極３０５およびキャップ絶縁膜３０７ｂの側面には、シリコン窒化膜からなる第１のサイドウォール３２３ａが形成される。
【０２３８】
次に、図５９に示すように、半導体基板３０１の全面にＴＥＯＳシリコン酸化膜（図示せず）を形成し、これを異方性エッチングでエッチングして、第１のサイドウォール３２３ａの側面に第２のサイドウォール３２３ｂを形成する。第２のサイドウォール３２３ｂの厚さ（幅）は、第１のサイドウォール３２３ａの厚さ（幅）よりも大とする。これにより、メモリセルの微細化と周辺回路用ＭＩＳＦＥＴの特性向上を図ることができる。
【０２３９】
次に、図６０に示すように、ゲート電極３０５、キャップ絶縁膜３０７ｂおよび第２のサイドウォール３２３ｂならびにフォトレジストをマスクにして、周辺回路領域のｎ形ＭＩＳＦＥＴＱｎが形成される領域にｎ形不純物たとえばヒ素およびリンをイオン注入する。さらに上記フォトレジストを除去した後、不純物を引き伸ばし拡散することにより、ｎ形ＭＩＳＦＥＴＱｎの高濃度ｎ形半導体領域３０６ｃ−２を形成する。なお、ｐ形ＭＩＳＦＥＴを形成する場合には、当該領域に高濃度半導体領域用のボロン（ＢＦ２)を注入する。この高濃度ｎ形半導体領域３０６ｃ−２は、第２のサイドウォール３２３ｂに対して自己整合で形成される。
【０２４０】
次に、図６１に示すように、ＴＥＯＳシリコン酸化膜を堆積し、層間絶縁膜３１０ｆを形成する。さらにプラズマＣＶＤ法によりＴＥＯＳを用いてシリコン酸化膜を堆積し、前記シリコン酸化膜をＣＭＰ法（研磨）により平坦化して層間絶縁膜３１０ｇを形成する。メモリセル部は、ＳＯＧ膜３３５を残したまま、ＴＥＯＳシリコン酸化膜３１０ｆおよび酸化シリコン膜を堆積し、ＣＭＰ法により平坦化する。平坦化後、メモリセル部には、ＳＯＧ膜３３５、ＴＥＯＳシリコン酸化膜３１０ｆおよび研磨された酸化シリコン膜が残る。この３層の絶縁膜を層間絶縁膜３１０ｇと称す。
【０２４１】
次に、図６２〜図６５に示すように、フォトレジストをマスクとして層間絶縁膜３１０ａをエッチングし、接続孔３１１ｂを形成する。接続孔３１１ｂの開口は、２段階のエッチングにより行う。
【０２４２】
まず、第１のエッチング工程として、シリコン酸化膜がエッチングされやすく、シリコン窒化膜がエッチングされにくい条件でエッチングを行う。このようなエッチングは、たとえばＣ４Ｆ８およびアルゴンを含む混合ガスを原料ガスとした異方性プラズマエッチングにより実現することが可能である。この第１のエッチング工程では、シリコン窒化膜がエッチングされにくい条件であるためシリコン酸化膜からなる層間絶縁膜３１０ａのエッチングはシリコン窒化膜からなる自己整合加工用絶縁膜３０９が露出する段階まで進行する。この状態を図６２および図６３に示す。すなわち、自己整合加工用絶縁膜３０９は、第１のエッチング工程でのエッチングストッパとして機能する。
【０２４３】
次に、第２のエッチング工程として、シリコン窒化膜がエッチングされる条件でエッチングを行う。このようなエッチングは、たとえばＣＨＦ３、ＣＦ４およびアルゴンを含む混合ガスを原料ガスとした異方性プラズマエッチングにより実現することが可能である。この第２のエッチング工程では、第１のエッチング工程により厚い層間絶縁膜３１０ａがすでに除去されているため、薄い自己整合加工用絶縁膜３０９のみをエッチングすればよいこととなる。すなわち、自己整合加工用絶縁膜３０９の下地へのオーバーエッチングを抑制して、プロセスマージンの十分とれた状態でエッチングを実施することができる。つまり、シリコン窒化膜がエッチングされる条件では、シリコン窒化膜とシリコン酸化膜とのエッチング選択比がとれず、シリコン窒化膜をエッチングするとともに、シリコン酸化膜をエッチングしてしまうこととなるため、図６５に示すように、接続孔３１１ｂの底部が素子分離用絶縁膜３０２ｂにかかる場合には、シリコン酸化膜からなる素子分離用絶縁膜３０２ｂをもエッチングしてしまうこととなる。理想的には自己整合加工用絶縁膜３０９のみをエッチングして、自己整合加工用絶縁膜３０９が除去された直後にエッチングを終了するジャストエッチとすることが望ましいが、エッチング速度の基板内分布等の存在により基板面内全ての領域で確実に接続孔３１１ｂが開口され、かつジャストエッチとすることは一般には困難である。そのため、ある程度のオーバーエッチングが必要となる。このため、接続孔３１１ｂの底部が活性領域からはみ出し素子分離用絶縁膜３０２ｂにかかる場合には、素子分離用絶縁膜３０２ｂが過剰にエッチングされる恐れがあるが、本方法では、自己整合加工用絶縁膜３０９が８０ｎｍ程度と薄く、かつ、自己整合加工用絶縁膜３０９のみのエッチングでよいため、オーバーエッチングの量は自己整合加工用絶縁膜３０９の膜厚の３０〜５０％程度で十分であり、多くても自己整合加工用絶縁膜３０９の膜厚相当分で十分である。そのため素子分離用絶縁膜３０２ｂの過剰エッチングを最小限に抑制することができ、この結果、ＤＲＡＭのリフレッシュ特性等を向上してＤＲＡＭの性能を高くすることが可能である。
【０２４４】
また、第２のエッチング工程においては、図６４に示すように、ゲート電極３０５が自己整合加工用絶縁膜３０９およびキャップ絶縁膜３０７ｂにより覆われた状態となっているため、接続孔３１１ｂがゲート電極３０５にかかるように設計されていてもゲート電極３０５を露出することはなく、したがって、接続孔３１１ｂは自己整合的に開口することが可能である。すなわち、自己整合加工用絶縁膜３０９は、接続孔３１１ｂをゲート電極３０５に対して自己整合的に開口する機能とともに、素子分離用絶縁膜３０２ｂの過剰エッチングを抑制する機能とを併せ持っているものである。
【０２４５】
このような、自己整合加工用絶縁膜３０９を用いて２段階エッチングを行う方法は、集積度が向上され、ゲート電極３０５の間隔が狭くなっているＤＲＡＭにおいては特に有効である。すなわち、ゲート電極３０５に対する自己整合的な開口のためのサイドウォールをゲート電極３０５の側面に形成した場合には、さらに素子分離用絶縁膜３０２ｂの過剰エッチングを抑制するためのストッパ膜を形成しようとすると、接続孔３１１ｂを形成するべきゲート電極３０５の間が埋まってしまうか、あるいは埋まらないにしても接続孔３１１ｂの底面積が極端に小さくなり十分な接続導電性を確保することが難しくなる。ところが、本実施の形態６の製造方法では、ゲート電極３０５に対する自己整合的な開口のためのサイドウォールを形成せず、自己整合加工用絶縁膜３０９に自己整合的な開口のための機能を持たせているため、ゲート電極３０５の間に十分なスペースを確保することができ、接続孔３１１ｂの開口のためのプロセスマージンを保持しつつ十分な接続信頼性を得ることが可能である。
【０２４６】
次に、図６６および図６７に示すように、接続孔３１１ｂにプラグ３１４を形成する。プラグ３１４はリンが導入された多結晶シリコンとすることができ、半導体基板３０１の全面に多結晶シリコン膜を堆積した後に、これをエッチバックすることにより形成することができる。なお、接続孔３１１ｂの底部が素子分離用絶縁膜３０２ｂの深い部分にまで形成されることがないため、プラグ３１４の底面は、接続孔３１１ｂが素子分離用絶縁膜３０２ｂにかかる領域においても浅い領域で形成されており、ＤＲＡＭの信頼性を向上することができる。
【０２４７】
次に、図６８および図６９に示すように、半導体基板３０１の全面にＴＥＯＳシリコン酸化膜からなる層間絶縁膜３１０ｂを形成した後、接続孔３１１ａを形成する。接続孔３１１ａの形成は接続孔３１１ｂと同様に２段階のエッチング工程で行う。接続孔３１１ａにおいても、接続孔３１１ｂと同様に、素子分離用絶縁膜３０２ｂの深い部分に形成されることはない。
【０２４８】
次に、図７０および図７１に示すように、リンが導入された多結晶シリコン膜３１２およびＷＳｉ２膜３１３をＣＶＤ法で順次堆積し、これをパターニングしてビット線ＢＬを形成する。ビット線ＢＬは、接続孔３１１ａを通じてメモリセル選択用ＭＩＳＦＥＴＱｔの一方のｎ形半導体領域３０６ａに接続されている。多結晶シリコン膜３１２もプラグ３１４と同様に、その底面は、接続孔３１１ａが素子分離用絶縁膜３０２ｂにかかる領域においても浅い領域で形成されており、ＤＲＡＭの信頼性を向上することができる。
【０２４９】
次に、図７２に示すように、半導体基板３０１上に酸化シリコン膜からなる層間絶縁膜３１０ｃおよび層間絶縁膜３１０ｄをＣＶＤ法で堆積した後、この層間絶縁膜３１０ｄの表面を、たとえばＣＭＰ法によって平坦化し、次いで、半導体基板３０１上にシリコン窒化膜からなる層間絶縁膜３１０ｅを形成する。
【０２５０】
次に、図７３に示すように、シリコン酸化膜３３６を堆積した後、多結晶シリコン膜３２０ｃを堆積し、フォトレジストをマスクにして多結晶シリコン膜３２０ｃをパターニングする。さらに多結晶シリコン膜（図示せず）を堆積して、これを異方性エッチングによりエッチングし、サイドウォール３２０ｄを形成する。このようにサイドウォール３２０ｄを形成することにより、フォトリソグラフィの最小分解能でパターニングした多結晶シリコン膜３２０ｃの開口よりもさらに小さな口径を有する開口を得ることができる。
【０２５１】
次に、図７４に示すように、多結晶シリコン膜３２０ｃおよびサイドウォール３２０ｄをマスクとして接続孔３１１ｃを開口する。
【０２５２】
次に、図７５に示すように、半導体基板３０１上にリンが導入された第１電極３２０ａおよびシリコン酸化膜３３７をＣＶＤ法で順次堆積する。上記第１電極３２０ａは接続孔３１１ｃ内に堆積されて、プラグ３１４に接続される。
【０２５３】
次に、図７６に示すように、フォトレジストをマスクにして、シリコン酸化膜３３７をエッチングし、続いて第１電極３２０ａおよび多結晶シリコン膜３２０ｃを順次エッチングする。加工された第１電極３２０ａおよび多結晶シリコン膜３２０ｃは、メモリセル領域においては情報蓄積用容量素子の蓄積電極の一部を形成する。
【０２５４】
次に、上記フォトレジストを除去した後、図７７に示すように、多結晶シリコン膜（図示せず）を半導体基板３０１上にＣＶＤ法で堆積し、これを異方性エッチングして第２電極３２０ｂを形成する。さらに、たとえば、フッ酸溶液を用いたウエットエッチングによりシリコン酸化膜３３６，３３７を除去して、第１電極３２０ａ、第２電極３２０ｂ、多結晶シリコン膜３２０ｃおよびサイドウォール３２０ｄからなるクラウン形状のキャパシタ電極３２０を形成する。
【０２５５】
次に、図７８に示すように、キャパシタ電極３２０に粒径４０ｎｍ程度の多結晶シリコン粒を成長させ、その後、窒化シリコン膜（図示せず）をＣＶＤ法で半導体基板３０１上に堆積し、続いて、酸化処理を施すことにより、窒化シリコン膜の表面に酸化シリコン膜を形成して、酸化シリコン膜および窒化シリコン膜からなるキャパシタ絶縁膜３２１をキャパシタ電極３２０の表面に形成する。その後、半導体基板３０１上に多結晶シリコン膜（図示せず）をＣＶＤ法で堆積し、この多結晶シリコン膜をフォトレジストをマスクにしてエッチングすることにより、プレート電極３２２を形成する。
【０２５６】
次に、図７９に示すように、ＢＰＳＧ膜を堆積し、これをアニールすることによって層間絶縁膜３２４を形成し、フォトレジストをマスクにしてエッチングすることにより接続孔３２６を開口する。接続孔３２６の開口の際には、第１のサイドウォール３２３ａを用いて周辺回路領域のゲート電極３０５に対し自己整合的に接続孔３２６を開口することが可能である。さらに、チタン、窒化チタン、アルミニウムおよびチタンを順次堆積し、これをパターニングすることにより第１配線層３２５を形成する。なお、接続孔３２６の内面に窒化チタンを堆積し、ＣＶＤ法によるタングステン膜を形成してこれをエッチバックし、タングステンプラグを形成してもよい。なお、チタン、窒化チタン、アルミニウムおよびチタンの堆積にはスパッタ法を用いることができる。
【０２５７】
最後に、プラズマＣＶＤ法によるＴＥＯＳシリコン酸化膜を堆積し、さらにＳＯＧ膜をコートした後、プラズマＣＶＤ法によるＴＥＯＳシリコン酸化膜を堆積して層間絶縁膜３２７を形成する。その後、前記第１配線層の場合と同様に接続孔３２９、第２配線層３２８、層間絶縁膜３３０、接続孔３３２、第３配線層３３１を形成し、プラズマＣＶＤ法によるＴＥＯＳシリコン酸化膜およびシリコン窒化膜を堆積してパッシベーション膜３３３を形成し、図５０に示すＤＲＡＭがほぼ完成する。
【０２５８】
本実施の形態６のＤＲＡＭによれば、自己整合加工用絶縁膜３０９を用いて２段階エッチングにより接続孔３１１ａ，３１１ｂを開口するため、ゲート電極３０５に対して自己整合的にプラグ３１４およびビット線ＢＬを形成することができるとともに、素子分離用絶縁膜３０２ｂの過剰エッチングを防止し、ＤＲＡＭのリフレッシュ特性等その性能を向上することができる。また、メモリセル領域においてゲート電極３０５の側面にサイドウォールを形成しないため、ＤＲＡＭの高集積化にも対応することができる。
【０２５９】
また、自己整合加工用絶縁膜３０９にゲート電極３０５に対する自己整合コンタクトの形成機能と素子分離用絶縁膜３０２ｂの過剰エッチング防止機能の２つの機能を併有させるため、個々の機能を実現するための個別の部材を形成する必要がなく、工程を少なくし、プロセスの増加を抑制することができる。
【０２６０】
なお、本実施の形態６において、プラグ３１４を用いた例を示したが、プラグ３１４を用いず、キャパシタ電極３２０が接続孔３１１ｂを介して直接ｎ形半導体領域３０６ｂに接続されるものであってもよい。この場合、接続孔３１１ｂの深さが相当程度に深くなるため、エッチングマージンが小さくなり、その加工が困難になるが、本実施の形態６の製造方法の２段階エッチングを用いることにより、エッチングマージンを増加し、深い接続孔の開口にも対応することが可能となる。すなわち、プラグ３１４を用いない場合に本発明の効果がより顕著となる。
【０２６１】
また、前記した２段階のエッチングは連続プロセスで行ってもよいことはいうまでもない。
【０２６２】
なお、図６０において、ｎ型ＭＩＳＦＥＴＱｎの高濃度ｎ型半導体領域６ｃ−２を形成した後、実施の形態２に示す窒化シリコン膜１０４を周辺回路領域に選択的に形成して、その後に、図６１に示すＴＥＯＳシリコン酸化膜を堆積して、層間絶縁膜３１０ｆを形成し、それに続く工程を実施することも可能である。
【０２６３】
また、図６０において、ｎ型ＭＩＳＦＥＴＱｎの高濃度ｎ型半導体領域６ｃ−２を形成した後、実施の形態３を実施することも可能である。
【０２６４】
つまり、ｎ型ＭＩＳＦＥＴＱｎの高濃度ｎ型半導体領域６ｃ−２を形成した後、周辺回路領域上にモリブデン、コバルト等の高融点金属を堆積し、周辺回路用のｎ型ＭＩＳＦＥＴＱｎの高濃度ｎ型半導体領域６ｃ−２の表面にシリサイド層を形成し、その後、未反応の高融点金属を除去してから、図６１に示すＴＥＯＳシリコン酸化膜を堆積して、層間絶縁膜３１０ｆを形成し、それに続く工程を実施することも可能である。
【０２６５】
また、後述する実施の形態７または８の場合にも、上記の例を適用することは可能である。
【０２６６】
（実施の形態７）
【０２６７】
図８０および図８１は、本発明の他の実施の形態であるＤＲＡＭの製造方法の一例を示した断面図である。
【０２６８】
本実施の形態７の製造方法は、ゲート電極３０５およびキャップ絶縁膜３０７ｂの形成（図５７）までは実施の形態６の製造方法と同様であるので説明を省略する。
【０２６９】
本実施の形態７の製造方法は、メモリアレイ領域でのゲート電極３０５の配列が密な場合を示し、周辺回路領域における自己整合加工用絶縁膜３０９の除去をマスクなしに行う例を示したものである。
【０２７０】
ゲート電極３０５およびキャップ絶縁膜３０７ｂの形成の後、図８０に示すように、自己整合加工用絶縁膜３０９となるシリコン窒化膜を堆積し、さらにシリコン酸化膜３３９を堆積する。メモリアレイ領域においては、図８０（ａ）に示すように、ゲート電極３０５の配列が密なためシリコン酸化膜３３９が凹部に完全に埋め込まれ、その表面が平坦となっている。これに対し、周辺回路領域では、図８０（ｂ）に示すように、ゲート電極３０５はメモリアレイ領域に比べて疎に形成されているため、凹凸形状をほぼ忠実に反映した表面形状となっている。
【０２７１】
次に、図８１に示すように、シリコン窒化膜３０９およびシリコン酸化膜３３９を異方性エッチングによりエッチングする。エッチングはシリコン窒化膜がエッチングされる条件たとえばＣＨＦ３、ＣＦ４およびアルゴンの混合ガスを用いたエッチングとする。メモリアレイ領域においてはシリコン酸化膜３３９の表面が平坦であるためシリコン酸化膜３３９の平坦表面およびキャップ絶縁膜３０７ｂ表面のシリコン窒化膜３０９がエッチングされるのみである。このため、メモリアレイ領域においては半導体基板３０１の主面上にシリコン窒化膜３０９が残り、自己整合加工用絶縁膜３０９として機能する。一方、周辺回路領域においては、ゲート電極３０５の側面を除き、半導体基板３０１の主面上およびキャップ絶縁膜３０７ｂの表面のシリコン窒化膜３０９およびシリコン酸化膜３３９がエッチングされ、シリコン窒化膜３０９およびシリコン酸化膜３３９は、ゲート電極３０５の側面の第１のサイドウォール３２３ａおよび第２のサイドウォール３２３ｂとして残留するのみである。
【０２７２】
すなわち、本実施の形態７の製造方法によれば、フォトマスク等を用いなくても、メモリセルアレイ領域に自己整合加工用絶縁膜３０９を形成し、同時に周辺回路領域のゲート電極３０５の側面に第１のサイドウォール３２３ａおよび第２のサイドウォール３２３ｂを形成することが可能である。これにより工程を簡略化することが可能となる。
【０２７３】
なお、この後の工程は実施の形態６における図６０以降の工程と同様であるため説明を省略する。
【０２７４】
（実施の形態８）
【０２７５】
図８２〜図８４は、本発明のさらに他の実施の形態であるＤＲＡＭの製造方法の一例を示した断面図である。
【０２７６】
本実施の形態８の製造方法は、ゲート電極３０５およびキャップ絶縁膜３０７ｂの形成（図５７）までは実施の形態６の製造方法と同様であるので説明を省略する。
【０２７７】
本実施の形態８の製造方法は、メモリアレイ領域でのゲート電極３０５の配列が疎な場合を示し、周辺回路領域における自己整合加工用絶縁膜３０９の除去をマスクを用いて行う例を示したものである。
【０２７８】
ゲート電極３０５およびキャップ絶縁膜３０７ｂの形成の後、図８２に示すように、自己整合加工用絶縁膜３０９となるシリコン窒化膜を堆積し、メモリアレイ領域にフォトマスク３４０を形成する。
【０２７９】
次に、図８３に示すように、フォトマスク３４０をマスクにして自己整合加工用絶縁膜３０９を異方性エッチングによりエッチングする。エッチングはシリコン窒化膜がエッチングされる条件たとえばＣＨＦ３、ＣＦ４およびアルゴンの混合ガスを用いたエッチングとする。これにより、周辺回路領域のゲート電極３０５の側面に第１のサイドウォール３２３ａが形成される。
【０２８０】
さらに、フォトマスク３４０を除去した後、半導体基板３０１の全面にシリコン酸化膜３４１を堆積する。
【０２８１】
次に、図８４に示すように、シリコン酸化膜３４１を異方性エッチングによりエッチングする。エッチングはシリコン窒化膜がエッチングされにくい条件たとえばＣ４Ｆ８およびアルゴンの混合ガスを用いたエッチングとすることができる。これにより、周辺回路領域のみならずメモリセルアレイ領域のゲート電極３０５の側面に第２のサイドウォール３２３ｂが形成される。
【０２８２】
このような製造方法によれば、周辺回路領域の自己整合加工用絶縁膜３０９を除去し、ゲート電極３０５の側面に第２のサイドウォール３２３ｂを形成することができる。なお、第２のサイドウォール３２３ｂの厚さを調整してＬＤＤ構造を最適化することができることは実施の形態６で説明したとおりである。
【０２８３】
なお、この後の工程は実施の形態６における図６０以降の工程と同様であるため説明を省略する。
【０２８４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２８５】
たとえば、上記実施の形態６〜８では、素子分離領域が浅溝素子分離領域の場合を説明したが、ＬＯＣＯＳ法による厚いフィールド絶縁膜による素子分離領域であってもよい。本発明は、浅溝素子分離領域の浅溝がフィールド絶縁膜のバーズビークに比較して急峻に形成されていることから、僅かの目外れにより多大な影響を受ける可能性の大きい浅溝素子分離領域に適用して顕著な効果が得られるものではあるが、フィールド絶縁膜による素子分離領域に適用してもその効果が得られることに何ら変わりはない。
【０２８６】
本願には、以下の発明も含まれている。
【０２８７】
（１）本発明の半導体集積回路装置は、その主面に素子分離領域と素子分離領域に囲まれた活性領域とを有する半導体基板に、主面上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成されたゲート電極、ゲート電極上に形成されたキャップ絶縁膜、およびゲート電極の両側の活性領域に形成された半導体領域を含むＭＩＳＦＥＴが形成され、ＭＩＳＦＥＴとその上層に形成された導電性部材とを絶縁する層間絶縁膜を有する半導体集積回路装置であって、ＭＩＳＦＥＴの全部または一部の領域におけるキャップ絶縁膜の上面および側面ならびにゲート電極の側面を含む半導体基板の主面上に、層間絶縁膜に対してエッチング選択比を有する自己整合加工用絶縁膜が形成され、自己整合加工用絶縁膜を、導電性部材と半導体領域とを接続するための接続孔をゲート電極に対して自己整合で開口するためのものであるとともに、接続孔の底部が活性領域から外れた素子分離領域にかかる部分の過剰エッチングを防止するためのものとしたものである。
【０２８８】
このような半導体集積回路装置によれば、自己整合加工用絶縁膜をゲート電極の側面および半導体基板の主面に形成し、自己整合的に接続孔を加工するためのゲート電極のサイドウォールとして、および、半導体基板の素子分離領域の過剰エッチングを防止するためのストッパ膜として併用するため、ゲート電極の間隔が短い高集積化された半導体集積回路装置、特に高集積化されたＤＲＡＭのメモリマット領域のＭＩＳＦＥＴにおいても十分な接続孔底面の接続領域が確保できる。この結果、高集積化された半導体集積回路装置においても自己整合コンタクトの技術と素子分離領域の過剰エッチングの防止技術とをともに用いることができ、半導体集積回路装置の高集積化と高信頼性を実現することが可能となる。
【０２８９】
（２）前記半導体集積回路装置において、自己整合加工用絶縁膜は、キャップ絶縁膜およびゲート電極の側面に接して、または自己整合加工用絶縁膜の膜厚に比較して十分薄い膜厚の薄膜を介して形成することができ、自己整合加工用絶縁膜とキャップ絶縁膜およびゲート電極の側面との間にはサイドウォールを形成する必要がない。すなわち、自己整合加工用絶縁膜をゲート電極のサイドウォールとして用いることができ、別にサイドウォールを形成する必要がない。このため、接続孔の開口マージンを増加することができ、また、工程を簡略化して工程の増加を最小限にすることができる。
【０２９０】
（３）また、自己整合加工用絶縁膜はシリコン窒化膜とし、層間絶縁膜はシリコン酸化膜とすることができる。このように、従来半導体集積回路装置の製造工程において頻繁に使用され、その物性が熟知されたシリコン窒化膜およびシリコン酸化膜を用いることにより、確立された製造工程を用いて工程の設計および条件の選択を容易に行って、生産工程を速やかに立ち上げることが可能となる。
【０２９１】
（４）また、素子分離領域は浅溝素子分離構造を有する浅溝素子分離領域、または選択酸化法を用いて形成された厚いフィールド絶縁膜を有する素子分離領域とすることができる。特に、浅溝素子分離領域の場合には、活性領域と素子分離領域との境界領域において浅溝素子分離領域が急峻に形成されているため、接続孔の形成の際の僅かな目はずれにより素子分離領域に形成される過剰エッチング部分が厚いフィールド絶縁膜等に比較して深くなり、前記目はずれによる過剰エッチングの問題が顕著となる。よって、浅溝素子分離領域を有する半導体集積回路装置の本発明を適用して素子分離領域の過剰エッチングを防止する場合には、その効果が顕著である。
【０２９２】
（５）また、本発明の半導体集積回路装置は、ＤＲＡＭのメモリマット領域を含み、自己整合加工用絶縁膜がメモリマット領域にのみ形成されているものである。すなわち、高集積化の要求が強いメモリマット領域にのみ自己整合加工用絶縁膜を形成して、メモリマット領域の高集積化と高信頼性化を実現し、比較的高集積化の要求が強くない周辺回路領域等には、自己整合加工用絶縁膜を形成しないものである。
【０２９３】
このような半導体集積回路装置によれば、メモリマット領域においては高集積化と高信頼性化を実現するとともに、周辺回路領域等では自己整合加工用絶縁膜を形成しないため、ゲート電極と同時に形成される配線層と上層との接続孔形成工程あるいは周辺回路領域のＭＩＳＦＥＴの半導体領域と上層との接続孔形成工程を簡略化することができる。すなわち、周辺回路領域にも自己整合加工用絶縁膜を形成した場合には、半導体領域と上層との接続孔を形成する際に自己整合加工用絶縁膜をエッチングするための２段階エッチングが必要となり、また、ゲート電極と同時に形成される配線層と上層との接続孔を形成する際にゲート電極の上面に形成されているキャップ絶縁膜のエッチングに加えて自己整合加工用絶縁膜のエッチングを行う必要があり、工程が複雑化する可能性がある。しかし、本発明では、周辺回路領域には自己整合加工用絶縁膜を形成しないため、工程が複雑化することがない。
【０２９４】
（６）また、本発明の半導体集積回路装置は、ＤＲＡＭのメモリマット領域を含み、メモリマット領域以外の領域に形成されたＭＩＳＦＥＴのゲート電極の側面には、自己整合加工用絶縁膜と同一工程で堆積された絶縁膜を介して、または側面に接してサイドウォールが形成されているものである。
【０２９５】
このような半導体集積回路装置によれば、メモリマット領域以外の領域に形成されたＭＩＳＦＥＴのＬＤＤ（Lightly Doped Drain)構造を最適化して、メモリマット領域以外の領域のＭＩＳＦＥＴの短チャネル化を実現してその性能を向上することができる。
【０２９６】
（７）本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板の主面に素子分離領域を形成する工程、（ｂ）半導体基板の全面にゲート絶縁膜となるシリコン酸化膜、ゲート電極となる多結晶シリコン膜を主とする導電膜およびキャップ絶縁膜となるシリコン窒化膜を順次堆積してそれらの積層膜を形成し、積層膜をパターニングしてゲート絶縁膜、ゲート電極およびキャップ絶縁膜を形成する工程、（ｃ）ゲート電極をマスクとして不純物をイオン注入し、素子分離領域に囲まれた半導体基板の主面の活性領域に半導体領域を形成する工程、（ｄ）半導体基板の全面に自己整合加工用絶縁膜を堆積する工程、（ｅ）自己整合加工用絶縁膜が形成された半導体基板の全面に層間絶縁膜を堆積する工程、（ｆ）自己整合加工用絶縁膜のエッチング速度が層間絶縁膜のエッチング速度に対して十分小さくなる条件で層間絶縁膜を選択的にエッチングし、接続孔の一部をゲート電極に対して自己整合的に開口する第１のエッチング工程、（ｇ）接続孔の底部の自己整合加工用絶縁膜を異方性エッチングする第２のエッチング工程、を含むものである。
【０２９７】
このような半導体集積回路装置の製造方法によれば、ゲート電極およびキャップ絶縁膜を形成した後に、サイドウォールを形成することなく自己整合加工用絶縁膜を堆積するため、ゲート電極間のコンタクトマージンを十分にとることが可能である。この結果、半導体集積回路装置の接続孔に形成される部材と活性領域に形成される半導体領域との接続信頼性を向上することができる。
【０２９８】
また、接続孔を第１のエッチング工程および第２のエッチング工程の２段階に分けて開口するため、接続孔をゲート電極に対して自己整合的に開口することができるとともに、接続孔の底部にかかる素子分離領域の過剰なエッチングを防止することができる。この結果、半導体集積回路装置の集積度を向上するとともに、半導体集積回路装置のＭＩＳＦＥＴの特性を向上し信頼性を向上することができる。なお、前記第１のエッチング工程および第２のエッチング工程は、連続した工程とすることができることはいうまでもない。
【０２９９】
（８）また、（ａ）工程の素子分離領域の形成は、浅溝を形成した後に浅溝をシリコン酸化膜により埋め込み、シリコン酸化膜をエッチバックまたはＣＭＰ法により研磨することにより浅溝内部にのみシリコン酸化膜を残す第一の構成、または、パターニングされたシリコン窒化膜をマスクとして選択的に厚いフィールド絶縁膜を熱酸化法により形成する第２の構成、の何れかの構成とすることができる。このような半導体集積回路装置の製造方法によれば、浅溝素子分離領域あるいはＬＯＣＯＳ法による厚いフィールド絶縁膜を有する半導体集積回路装置を製造することができる。
【０３００】
（９）また、本発明の半導体集積回路装置の製造方法において、自己整合加工用絶縁膜をシリコン窒化膜とし、層間絶縁膜をシリコン酸化膜とし、第１のエッチング工程におけるエッチングをＣ４Ｆ８およびアルゴンを含む混合ガスを用いたプラズマエッチングにより行い、第２のエッチング工程におけるエッチングをＣＨＦ３、ＣＦ４およびアルゴンを含む混合ガスを用いたプラズマエッチングにより行うことができる。
【０３０１】
このような半導体集積回路装置の製造方法によれば、第１のエッチング工程をＣ４Ｆ８およびアルゴンを含む混合ガスを用いたプラズマエッチングにより行うため、シリコン窒化膜がエッチングされにくい条件でシリコン酸化膜をエッチングすることができ、つまりシリコン窒化膜に対して十分なエッチング選択比を有する条件でシリコン酸化膜をエッチングすることができ、接続孔領域の層間絶縁膜のエッチングをストッパ膜である半導体基板主面上の自己整合加工用絶縁膜まで、十分な加工マージンを持ってエッチングすることができる。また、第２のエッチング工程をＣＨＦ３、ＣＦ４およびアルゴンを含む混合ガスを用いたプラズマエッチングにより行うため、シリコン窒化膜からなる自己整合加工用絶縁膜を容易にエッチングすることができる。第２のエッチング工程においては比較的薄いシリコン窒化膜のみをエッチングするため、十分な加工マージンをもって接続孔を開口し、その結果素子分離領域の過剰エッチングを少なくできることは前記したとおりである。
【０３０２】
（１０）本発明の半導体集積回路装置の製造方法は、第２のエッチング工程において、自己整合加工用絶縁膜の全膜厚分をエッチングするに必要なエッチング時間以下のオーバーエッチングを加えるものである。
【０３０３】
このようなオーバーエッチングを加えることができるのは、前記したとおり自己整合加工用絶縁膜をストッパ膜として接続孔を２段階エッチングにより開口するためであるが、オーバーエッチングを加えることにより活性領域を若干エッチングするものの接続孔の開口を確実に行うことができ、接続孔底部での接続信頼性を向上することができる。なお、活性領域のエッチング量は、加えるオーバーエッチングが自己整合加工用絶縁膜の全膜厚分をエッチングするに必要なエッチング時間以下であるため、自己整合加工用絶縁膜の膜厚相当以下であり、自己整合加工用絶縁膜の膜厚を３０〜５０ｎｍと薄くすることが可能なことから、工程上そのような過剰エッチングは問題とならない。
【０３０４】
（１１）本発明の半導体集積回路装置の製造方法は、半導体集積回路装置にＤＲＡＭのメモリマット領域を含み、自己整合加工用絶縁膜の堆積の後に、メモリマット領域以外のゲート電極およびキャップ絶縁膜の側面に自己整合加工用絶縁膜を挟んでサイドウォールを形成する工程を含むものである。
【０３０５】
このような半導体集積回路装置の製造方法によれば、メモリマット領域以外のＭＩＳＦＥＴに適正なＬＤＤ構造を形成することが可能となる。その結果、メモリマット領域以外のＭＩＳＦＥＴたとえば周辺回路領域のＭＩＳＦＥＴの短チャネル化を行って、そのＭＩＳＦＥＴの性能を向上することが可能である。なお、周辺回路領域のゲート電極間の間隔は一般に余裕が存在するため、周辺回路領域のＭＩＳＦＥＴのゲート電極の側面に自己整合加工用絶縁膜が形成されていてもサイドウォールを形成することが可能である。
【０３０６】
（１２）また、本発明の半導体集積回路装置の製造方法は、半導体集積回路装置にＤＲＡＭのメモリマット領域を含み、自己整合加工用絶縁膜の堆積の後に、少なくともメモリマット領域以外の半導体基板の主面上の自己整合加工用絶縁膜を除去する工程を含むものである。
【０３０７】
このような半導体集積回路装置の製造方法によれば、少なくともメモリマット領域以外の半導体基板の主面上の自己整合加工用絶縁膜を除去する工程を含むため、たとえばＤＲＡＭの周辺回路領域の自己整合加工用絶縁膜を除去することができ、周辺回路領域のＭＩＳＦＥＴの半導体領域あるいはゲート電極に接続する接続孔の開口を容易に行うことが可能となる。
【０３０８】
（１３）なお、サイドウォールの形成は、自己整合加工用絶縁膜の堆積の後に、メモリマット領域を覆うフォトレジストをマスクとして自己整合加工用絶縁膜をエッチングし、フォトレジストを除去した後、半導体基板の全面に絶縁膜を堆積し、絶縁膜を異方性エッチングして行うことができる。なお、自己整合加工用絶縁膜のエッチングはゲート電極の側面にサイドウォールとして残る状態の異方性エッチングでもよく、また、サイドウォールとして残らない等方性エッチングでもよい。
【０３０９】
また、サイドウォールの形成は、自己整合加工用絶縁膜の堆積の後に、メモリマット領域に形成されたゲート電極およびキャップ絶縁膜による凹凸を埋め込む絶縁膜を堆積し、絶縁膜を異方性エッチングして行うことができる。このような場合、メモリマット領域のゲート電極間を絶縁膜により埋め込むため、その後の異方性エッチングによりメモリマット領域のゲート電極間の半導体基板主面上に形成された自己整合加工用絶縁膜がエッチングされることはなく、一方、メモリマット領域以外の領域たとえば周辺回路領域の自己整合加工用絶縁膜は、周辺回路領域のゲート電極の間隔に余裕があるためサイドウォール形成のための絶縁膜の異方性エッチングの際に同時にエッチングすることが可能である。すなわち、周辺回路領域の自己整合加工用絶縁膜のみをエッチングするためのマスク形成工程を省略することが可能である。これにより、工程を簡略化することができる。
【０３１０】
これらの発明のうち、代表的なものによって得られる効果を簡単にまとめて説明すれば以下のとおりである。
【０３１１】
（１）高集積化されたＤＲＡＭのメモリセル領域においても、接続孔を自己整合的に形成するとともに、接続孔底部の素子分離領域の過剰エッチングを防止することができる。
【０３１２】
（２）接続孔を自己整合的に形成するとともに接続孔底部の素子分離領域の過剰エッチングを防止する場合に、その接続孔の加工マージンを向上させることができる。
【０３１３】
（３）接続孔を自己整合的に形成するとともに接続孔底部の素子分離領域の過剰エッチングを防止する場合に、工程の増加を抑制することができる。
【０３１４】
（４）半導体集積回路装置の高集積化を実現するとともに、ＤＲＡＭのリフレッシュ特性を向上し、メモリセル領域のトランジスタ特性を向上することができる。
【０３１５】
本発明者が、本発明の後に行った公知例調査の結果、キャパシタの一方の電極の接続孔及びビット線接続孔をワード線に対して自己整合的に形成する技術は、特開平４−３４２１６４号公報に記載されている。
【０３１６】
また、層間絶縁膜に対して、キャパシタの一方の電極の接続孔及びビット線接続孔を開口する際に、窒化珪素膜を設けて半導体基板又は素子分離用絶縁膜のオーバーエッチを防止する技術が、特願平８−２６４０７５号及び特願平８−３４４９０６号に開示されている。また、ＭＯＳＦＥＴ上の絶縁膜に対して、ソース又はドレインへの接続孔を開口する際に、窒化珪素膜を設ける技術が特開平６−５３１６２号公報に開示されている。
【０３１７】
また、ゲート電極の側壁に窒化珪素膜及び酸化珪素膜からなる２重側壁膜を有する半導体装置の製法が、特開平３−２７６７２９号及び特開平６−１６８９５５号公報及び米国登録公報５，３６４，８０４号に開示されている。
【産業上の利用可能性】
【０３１８】
以上のように、本発明の半導体集積回路装置およびその製造方法は、微細加工、高集積化および高信頼性化に適しているものであり、特にＤＲＡＭあるいは電気的書き換え可能な不揮発性メモリまたはロジック回路とＤＲＡＭあるいは電気的書き換え可能な不揮発性メモリとが混載された高集積な半導体集積回路装置に適用して好適なものである。
【図面の簡単な説明】
【０３１９】
【図１】図１は、本発明の実施の形態１である半導体集積回路装置の一例を示した要部断面図である。
【図２】図２は、実施の形態１の半導体集積回路装置に含まれるＤＲＡＭのメモリセル領域における平面図である。
【図３】図３は、実施の形態１の半導体集積回路装置のブロック図である。
【図４】図４は、実施の形態１の半導体集積回路装置に含まれるＤＲＡＭの等価回路図である。
【図５】図５は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図６】図６は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した平面図である。
【図７】図７は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図８】図８は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図９】図９は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した平面図である。
【図１０】図１０は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図１１】図１１は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した平面図である。
【図１２】図１２は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図１３】図１３は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した平面図である。
【図１４】図１４は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図１５】図１５は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した平面図である。
【図１６】図１６は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図１７】図１７は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図１８】図１８は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した平面図である。
【図１９】図１９は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図２０】図２０は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した平面図である。
【図２１】図２１は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図２２】図２２は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した平面図である。
【図２３】図２３は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図２４】図２４は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図２５】図２５は、実施の形態１の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図２６】図２６は、本発明の実施の形態２である半導体集積回路装置の一例をその要部について示した断面図である。
【図２７】図２７は、実施の形態２の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図２８】図２８は、実施の形態２の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図２９】図２９は、実施の形態２の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図３０】図３０は、本発明の実施の形態３である半導体集積回路装置の一例をその要部について示した断面図である。
【図３１】図３１は、実施の形態３の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図３２】図３２は、実施の形態３の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図３３】図３３は、実施の形態３の半導体集積回路装置の製造方法の一例をその工程順に示した断面図である。
【図３４】図３４は、本発明の実施の形態４である半導体集積回路装置の一例をその要部について示した断面図である。
【図３５】図３５は、図３４における領域Ｃおよび領域Ｄの拡大断面図である。
【図３６】図３６は、実施の形態４の半導体集積回路装置に含まれる電気的書き換え可能な一括消去形不揮発性メモリいわゆるフラッシュメモリのメモリアレイ領域の平面図である。
【図３７】図３７は、フラッシュメモリの部分の等価回路図である。
【図３８】図３８は、実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した平面図である。
【図３９】図３９は、実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図４０】図４０は、実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した平面図である。
【図４１】図４１は、実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図４２】図４２は、実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図４３】図４３は、実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した平面図である。
【図４４】図４４は、実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した平面図である。
【図４５】図４５は、実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した平面図である。
【図４６】図４６は、実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した平面図である。
【図４７】図４７は、本発明の実施の形態５である半導体集積回路装置の一例をその要部について示した断面図である。
【図４８】図４８は、実施の形態１の半導体集積回路装置の製造方法の他の一例を工程順に示した断面図である。
【図４９】図４９は、実施の形態１の半導体集積回路装置の製造方法の他の一例を工程順に示した断面図である。
【図５０】図５０（ａ）は、本発明の実施の形態６であるＤＲＡＭの一例をそのメモリセル領域について示した断面図であり、図５０（ｂ）は、実施の形態６のＤＲＡＭの周辺回路領域について示した断面図である。
【図５１】図５１は、実施の形態６のＤＲＡＭのメモリセル領域の平面図である。
【図５２】図５２（ａ）は、図５１におけるIIIa-IIIa線断面、図５２（ｂ）は、図５１におけるIIIb-IIIb線断面である。
【図５３】図５３は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図５４】図５４は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図５５】図５５は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図５６】図５６は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図５７】図５７は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図５８】図５８は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図５９】図５９は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図６０】図６０は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図６１】図６１は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図６２】図６２は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図６３】図６３は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図６４】図６４は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図６５】図６５は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図６６】図６６は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図６７】図６７は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図６８】図６８は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図６９】図６９は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７０】図７０は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７１】図７１は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７２】図７２は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７３】図７３は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７４】図７４は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７５】図７５は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７６】図７６は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７７】図７７は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７８】図７８は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７９】図７９は、実施の形態６のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図８０】図８０は、本発明の実施の形態７であるＤＲＡＭの製造方法の一例を示した断面図である。
【図８１】図８１は、本発明の実施の形態７であるＤＲＡＭの製造方法の一例を示した断面図である。
【図８２】図８２は、本発明の実施の形態８であるＤＲＡＭの製造方法の一例を示した断面図である。
【図８３】図８３は、本発明の実施の形態８であるＤＲＡＭの製造方法の一例を示した断面図である。
【図８４】図８４は、本発明の実施の形態８であるＤＲＡＭの製造方法の一例を示した断面図である。
【符号の説明】
【０３２０】
６            ゲート絶縁膜
７            ゲート電極
８            窒化シリコン膜
９，１０      低濃度Ｎ形半導体領域
１４，１５      サイドウォールスペーサ
１６            高濃度Ｎ形半導体領域
１８            絶縁膜
１９，３０      接続孔