(57)【要約】【課題】金属シリサイド層を形成する工程を備えた半導体装置の製造方法において、ソース／ドレイン領域に砒素（Ａｓ）が高濃度でイオン注入される場合であっても、金属膜のシリサイド化が面内で均一になされるようにする。【解決手段】ポリシリコンからなるゲート電極４が形成されたシリコン基板１上に、金属膜７を形成する。次に、第１導電型の不純物イオンを存在させる領域をマスクした状態で、第１工程後のシリコン基板１上の金属膜７の全面に、第２導電型の不純物イオンを所定のエネルギーで注入する。次に、第２工程後のシリコン基板１を熱処理することで、シリコン基板１およびゲート電極４と金属膜７を反応させて金属シリサイド層９を形成する。次に、シリコン基板１をエッチングすることで、金属シリサイド層形成に関与せずに基板上に残存した金属膜７を除去する。【選択図】図１
2008235306.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコンからなるゲート電極が形成されたシリコン基板上に、金属膜を形成する第
１工程と、
第１導電型の不純物イオンを存在させる領域をマスクした状態で、第１工程後の前記基
板上の金属膜の全面に、第２導電型の不純物イオンを所定のエネルギーで注入する第２工
程と、
第２工程後の前記基板を熱処理することで、前記基板と金属膜を反応させて金属シリサ
イド層を形成する第３工程と、
第３工程後の前記基板をエッチングすることで、金属シリサイド層形成に関与せずに基
板上に残存した金属膜を除去する第４工程と、
を備えた半導体装置の製造方法。
【請求項２】
ポリシリコンからなるゲート電極が形成され、不純物拡散領域に対するイオン注入がな
された後のシリコン基板上に、金属膜を形成する第１工程と、
第１工程後の前記基板上の金属膜の全面に、シリコンに対して不活性なイオンを所定の
エネルギーで注入する第２工程と、
第２工程後の前記基板を熱処理することで、前記基板と金属膜を反応させて金属シリサ
イド層を形成する第３工程と、
第３工程後の前記基板をエッチングすることで、金属シリサイド層形成に関与せずに基
板上に残存した金属膜を除去する第４工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属シリサイド層を形成する工程を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの微細化に伴って、ソース／ドレイン領域の抵抗上昇に起因した、動作速
度の遅延やドレイン電流の減少等の特性低下が問題となっている。この問題を解決する技
術として、シリコン基板上に自己整合的に金属シリサイド層を形成するサリサイド技術（
ｓｅｌｆ  ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ）が知られている。この金属シリサイド層
の形成によって、ソース／ドレイン領域の低抵抗化が実現できると期待されている。
【０００３】
従来の金属シリサイド層の形成方法では、ゲート絶縁膜上にポリシリコンからなるゲー
ト電極が形成され、ソース／ドレイン領域が形成された後のシリコン基板上に、チタン薄
膜等の金属膜を形成し、次いで、熱処理を行ってゲート電極およびソース／ドレイン領域
のシリコンと金属膜を反応させて金属シリサイド層を形成している。
しかし、この方法では、特に、ソース／ドレイン領域に砒素（Ａｓ）が高濃度でイオン
注入されている場合に、金属のシリサイド化が進まず、金属シリサイド層が面内で斑に形
成され易く、その結果、ゲート電極のポリシリコンおよびソース／ドレイン電極のシート
抵抗やコンタクト抵抗が増加するという問題点がある。
【０００４】
この問題点の解決方法として、シリサイド化反応のための熱処理を高温で行う方法が考
えられる。しかし、この方法では、素子分離用のシリコン酸化膜の珪素と酸素の結合が切
れて、その珪素と金属膜との反応が生じ、酸化膜上にもシリサイド層が形成されることに
なるため、この方法を採用することはできない。
また、下記の特許文献１には、ゲート電極および高濃度不純物層の各表面部にＡｓイオ
ンなどを注入してアモルファス層を形成した後に、基板上の全面にＴｉ層を形成する方法
が記載されている。
【特許文献１】特開平１１−８７７０９号公報の〔００１０〕
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、金属シリサイド層を形成する工程を備えた半導体装置の製造方法にお
いて、ソース／ドレイン領域に砒素（Ａｓ）が高濃度でイオン注入される場合であっても
、金属膜のシリサイド化が面内で均一になされるようにできる、従来の方法とは異なる方
法を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、発明１の半導体装置の製造方法は、ポリシリコンからなる
ゲート電極が形成されたシリコン基板上に、金属膜を形成する第１工程と、第１導電型の
不純物イオンを存在させる領域をマスクした状態で、第１工程後の前記基板上の金属膜の
全面に、第２導電型の不純物イオンを所定のエネルギーで注入する第２工程と、第２工程
後の前記基板を熱処理することで、前記基板と金属膜を反応させて金属シリサイド層を形
成する第３工程と、第３工程後の前記基板をエッチングすることで、金属シリサイド層形
成に関与せずに基板上に残存した金属膜を除去する第４工程と、を備えている。
【０００７】
発明１における「所定のエネルギー」とは、前記不純物イオンが前記金属膜を構成する
金属結晶の粒子を割り、さらに、金属膜を突き抜けてシリコン基板の表層部に入るのに十
分なエネルギーを意味する。
発明２の半導体装置の製造方法は、ポリシリコンからなるゲート電極が形成され、不純
物拡散領域に対するイオン注入がなされた後のシリコン基板上に、金属膜を形成する第１
工程と、第１工程後の前記基板上の金属膜の全面に、シリコンに対して不活性なイオンを
所定のエネルギーで注入する第２工程と、第２工程後の前記基板を熱処理することで、前
記基板と金属膜を反応させて金属シリサイド層を形成する第３工程と、第３工程後の前記
基板をエッチングすることで、金属シリサイド層形成に関与せずに基板上に残存した金属
膜を除去する第４工程と、を備えている。
【０００８】
発明２における「所定のエネルギー」とは、前記不純物イオンが前記金属膜を構成する
金属結晶の粒子を割るのに十分なエネルギーを意味する。
発明１の半導体装置の製造方法によれば、第２工程で、第１工程後の前記基板上の金属
膜の全面に、第２導電型の不純物イオンを所定のエネルギーで注入することにより、前記
金属膜を構成する金属結晶が割れてグレインサイズが小さくなり、金属結晶の粒界が多く
なるため、第３工程で金属膜のシリサイド化が面内全体で均一になされ易くなる。
【０００９】
また、第２工程で、金属膜を介して、第２導電型の不純物イオンを存在させる領域に第
２導電型の不純物イオンが注入されるため、金属膜のシリサイド化が面内で均一になされ
るようにすることが、工程数を増やさずに達成できる。
発明２の半導体装置の製造方法によれば、第２工程で、第１工程後の前記基板上の金属
膜の全面に、シリコンに対して不活性なイオンを所定のエネルギーで注入することにより
、前記金属膜を構成する金属結晶が割れてグレインサイズが小さくなり、金属結晶の粒界
が多くなるため、第３工程で金属膜のシリサイド化が面内全体で均一になされ易くなる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について説明する。
図１は、本発明の第１実施形態（発明１の実施形態）の方法を説明する断面図である。
先ず、シリコン基板１上に、素子分離用のシリコン酸化膜（ＬＯＣＯＳ膜）２とゲート
絶縁膜３を形成した後、ポリシリコンからなるゲート電極４を形成する。次に、ゲート電
極４をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シ
リコン基板１にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ：低濃度不純物導入）
層５を形成する。
【００１１】
次に、このシリコン基板１上に、ＣＶＤ法により酸化シリコン膜を形成し、ＲＩＥを行
うことにより、ゲート電極４の側壁にサイドウォール６を形成する。次に、このシリコン
基板１上に、スパッタリング法でＴｉ（チタン）膜（金属膜）７を５００Åの厚さで形成
する（第１工程）。
この状態で、ｐ型（第１導電型）の不純物イオンを存在させる領域をマスクした状態で
、図１（ａ）に示すように、Ｔｉ膜７の全面に、ｎ型（第２導電型）の不純物イオンとし
てＡｓイオンを２００ｋｅＶ（所定のエネルギー）で注入する（第２工程）。
【００１２】
その結果、図１（ｂ）に示すように、シリコン基板１のサイドウォール６の両側となる
部分に、ＬＤＤ層５より高濃度の不純物（Ａｓイオン）導入層からなるソース／ドレイン
領域８が形成される。また、この状態で、Ｔｉ膜７は、Ｔｉ結晶のグレインサイズが第２
工程前よりも小さく、Ｔｉ結晶の粒界が多い状態となっている。
次に、この状態のシリコン基板１に対して、第１の熱処理（例えば、７１０℃で３０秒
間の窒素雰囲気下でのランプアニール）を行う。これにより、シリコン基板１およびゲー
ト電極４とチタン膜７を反応させ、ソース／ドレイン領域８上およびゲート電極４上にチ
タンシリサイド層（金属シリサイド層）９を形成する（第３工程）。図１（ｃ）はこの状
態を示す。
【００１３】
次に、この状態のシリコン基板１を、アンモニアと過酸化水素水からなるエッチング液
でエッチングすることで、金属シリサイド層形成に関与せずに残存したチタン膜７を除去
する（第４工程）。図１（ｄ）はこの状態を示す。次に、第１の熱処理より高い温度で第
２の熱処理（例えば、８００℃で３０秒間の窒素雰囲気下でのランプアニール）を行うこ
とで、チタンシリサイド層の結晶構造を変化させて低抵抗化する。
【００１４】
この実施形態の方法によれば、第２の工程を行うことにより、第１の熱処理の温度制御
を設定温度の±１０℃程度の範囲としても、チタンシリサイド層９が面内全体で均一に形
成される。これに対して、第２の工程を行わない場合は、第１の熱処理の温度制御を設定
温度の±５℃程度の範囲で行った場合でも、チタンシリサイド層９が面内全体で不均一に
形成される。
【００１５】
また、第２工程でソース／ドレイン領域８に対する不純物（Ａｓイオン）の導入が行わ
れるため、シリサイド化の面内での均一化を工程数を増やさずに行うことができる。
なお、この実施形態では、第２工程で注入する第２導電型の不純物イオンとして、ｎ型
のＡｓイオンを用いているが、Ｐイオンを用いてもよい。また、第２工程で注入する第２
導電型の不純物イオンとして、ｐ型のＢイオンを用いてもよい。
【００１６】
図２は、本発明の第２実施形態（発明２の実施形態）の方法を説明する断面図である。
先ず、シリコン基板１上に、素子分離用のシリコン酸化膜（ＬＯＣＯＳ膜）２とゲート
絶縁膜３を形成した後、ポリシリコンからなるゲート電極４を形成する。次に、ゲート電
極４をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シ
リコン基板１にＬＤＤ層５を形成する。
【００１７】
次に、このシリコン基板１上に、ＣＶＤ法により酸化シリコン膜を形成し、ＲＩＥを行
うことにより、ゲート電極４の側壁にサイドウォール６を形成する。
次に、ゲート電極４およびサイドウォール６をマスクとして、Ａｓ等の不純物をシリコ
ン基板１にイオン注入することにより、シリコン基板１のサイドウォール６の両側となる
部分に、ＬＤＤ層５より高濃度の不純物導入層からなるソース／ドレイン領域８を形成す
る。図２（ａ）はこの状態を示す。
【００１８】
次に、このシリコン基板１上に、スパッタリング法でＴｉ（チタン）膜（金属膜）７を
５００Åの厚さで形成する（第１工程）。
この状態で、図２（ｂ）に示すように、Ｔｉ膜７の全面に、Ａｒイオン（シリコンに対
して不活性なイオン）を８０ｋｅＶ（所定のエネルギー）で注入する（第２工程）。この
状態で、Ｔｉ膜７は、Ｔｉ結晶のグレインサイズが第２工程前よりも小さく、Ｔｉ結晶の
粒界が多い状態となっている。
【００１９】
次に、この状態のシリコン基板１に対して、第１の熱処理（例えば、７１０℃で３０秒
間の窒素雰囲気下でのランプアニール）を行って、シリコン基板１およびゲート電極４と
チタン膜７を反応させて、ソース／ドレイン領域８上およびゲート電極４上にチタンシリ
サイド層（金属シリサイド層）９を形成する（第３工程）。図２（ｃ）はこの状態を示す
。
【００２０】
次に、この状態のシリコン基板１を、アンモニアと過酸化水素水からなるエッチング液
でエッチングすることで、金属シリサイド層形成に関与せずに残存したチタン膜７を除去
する（第４工程）。図２（ｄ）はこの状態を示す。次に、第１の熱処理より高い温度で第
２の熱処理（例えば、８００℃で３０秒間の窒素雰囲気下でのランプアニール）を行うこ
とで、チタンシリサイド層の結晶構造を変化させて低抵抗化する。
【００２１】
この実施形態の方法によれば、第２の工程を行うことにより、第１の熱処理の温度制御
を設定温度の±１０℃程度の範囲としても、チタンシリサイド層９が面内全体で均一に形
成される。これに対して、第２の工程を行わない場合は、第１の熱処理の温度制御を設定
温度の±５℃程度の範囲で行った場合でも、チタンシリサイド層９が面内全体で不均一に
形成される。
【００２２】
また、第１実施形態の方法では、Ｔｉ膜７の厚さが５００Åの場合に必要なイオン注入
エネルギー（２００ｋｅＶ）が、通常の高エネルギーイオン注入装置の電圧範囲と低エネ
ルギーイオン注入装置の電圧範囲の中間の電圧であるため、専用の装置が必要になるが、
第２の実施形態の方法では、Ｔｉ膜７の厚さが５００Åの場合に必要なイオン注入エネル
ギーが８０ｋｅＶであるため、通常の低エネルギーイオン注入装置を用いて行うことがで
きる。すなわち、第２の実施形態では、第１実施形態の方法と比較して、高価な装置が不
要であるという利点がある。
【図面の簡単な説明】
【００２３】
【図１】第１実施形態の方法を説明する断面図。
【図２】第２実施形態の方法を説明する断面図。
【符号の説明】
【００２４】
１…シリコン基板、２…素子分離用のシリコン酸化膜（ＬＯＣＯＳ膜）、３…ゲート絶
縁膜、４…ゲート電極、５…ＬＤＤ層、６…サイドウォール、７…チタン膜（金属膜）、
８…ソース／ドレイン領域、９…チタンシリサイド層（金属シリサイド層）。
【図１】
2008235306.tif 000003
【図２】
2008235306.tif 000004