(57)【要約】【課題】トレンチゲート型のＳｉＣ半導体装置において、ゲート絶縁膜の破壊を防止する。【解決手段】トレンチ５の底面および両角部を囲むようにディープｐ型層４を形成する。このように、ディープｐ型層４を形成し、トレンチ５の両角部５ａがディープｐ型層４の内部に配置されるようにすれば、電界集中が生じず、電界強度が１ＭＶ／ｃｍ以下に抑えられる。このため、ドレインに例えば１２００Ｖという高電圧が印加されても、トレンチ５の角部５ａにおいてゲート酸化膜８が破壊されることを防止できる。これにより、従来は６００Ｖ程度しかかけられなかったドレイン耐圧を１２００Ｖまで高めることが可能となる。【選択図】図１
2008235546.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト領域（２）の表面から形成されたトレンチ（５）と、
前記トレンチ（５）の側面に接するように、前記ドリフト層（２）内において前記トレンチ（５）を挟んだ両側に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）内において前記トレンチ（５）の側面と接し、かつ、前記トレンチ（５）を挟んだ両側に形成された、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（６）と、
前記トレンチ（５）の表面上に形成されたゲート絶縁膜（８）と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（６）に電気的に接続された第１電極（１２）と、
前記基板（１）の裏面側に形成された第２電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（５）の側面に位置する前記ベース領域（３）の表面部にチャネル領域を形成し、前記ソース領域（６）および前記ドリフト層（２）を介して、前記第１電極（１２）および前記第２電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記トレンチ（５）は、前記ドリフト層（２）の表面側となる入口の幅（Ｗ３）よりも底部の幅（Ｗ２）の方が小さくなるテーパ形状とされ、
前記ドリフト層（２）のうち前記トレンチ（５）の底部よりも下方には、前記トレンチ（５）における底部の幅（Ｗ２）よりも広い幅（Ｗ１）を有し、かつ、前記トレンチ（５）の両角部（５ａ）を囲みつつ、前記ベース領域（３）から離間するように配置された第２導電型のディープ層（４）が形成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素からなる第１導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト領域（２）の表面から形成されたトレンチ（５）と、
前記トレンチ（５）の側面に接するように、前記ドリフト層（２）内において前記トレンチ（５）を挟んだ両側に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）内において前記トレンチ（５）の側面と接し、かつ、前記トレンチ（５）を挟んだ両側に形成された、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（６）と、
前記トレンチ（５）の表面上に形成され、前記トレンチ（５）の側面において、前記ドリフト層（２）と前記ソース領域（６）との間を繋ぐように形成された炭化珪素からなる第１導電型のチャネル層（３０）と、
前記トレンチ（５）内において、前記チャネル領域（３０）の表面に備えたゲート絶縁膜（８）と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（６）に電気的に接続された第１電極（１２）と、
前記基板（１）の裏面側に形成された第２電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記チャネル層（３０）に形成されるチャネルを制御し、前記ソース領域（６）および前記ドリフト層（２）を介して、前記第１電極（１２）および前記第２電極（１３）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記トレンチ（５）は、前記ドリフト層（２）の表面側となる入口の幅（Ｗ３）よりも底部の幅（Ｗ２）の方が小さくなるテーパ形状とされ、
前記ドリフト層（２）のうち前記トレンチ（５）の底部よりも下方には、前記トレンチ（５）における底部の幅（Ｗ２）よりも広い幅（Ｗ１）を有し、かつ、前記トレンチ（５）の両角部（５ａ）を囲みつつ、前記ベース領域（３）から離間するように配置された第２導電型のディープ層（４）が形成されていることを特徴とする炭化珪素半導体装置。
【請求項３】
前記ベース領域（３）は、前記ディープ層（４）と同じ深さとされていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
炭化珪素からなる第１導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト領域（２）の表面から形成されたトレンチ（５）と、
前記トレンチ（５）の側面に接するように、前記ドリフト層（２）内において前記トレンチ（５）を挟んだ両側に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）内において前記トレンチ（５）の側面と接し、かつ、前記トレンチ（５）を挟んだ両側に形成された、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（６）と、
前記トレンチ（５）の表面上に形成され、前記トレンチ（５）の側面において、前記ドリフト層（２）と前記ソース領域（６）との間を繋ぐように形成された炭化珪素からなる第１導電型のチャネル層（３０）と、
前記トレンチ（５）内において、前記チャネル層（３０）の表面に備えたゲート絶縁膜（８）と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（６）に電気的に接続された第１電極（１２）と、
前記基板（１）の裏面側に形成された第２電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記チャネル層（３０）に形成されるチャネルを制御し、前記ソース領域（６）および前記ドリフト層（２）を介して、前記第１電極（１２）および前記第２電極（１３）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記トレンチ（５）は、該トレンチ（５）の側面が前記ドリフト層（２）の表面に対して垂直とされ、
前記ベース領域（３）の深さが前記トレンチ（５）内に形成された前記チャネル層（３０）よりも深くされていることを特徴とする炭化珪素半導体装置。
【請求項５】
前記ドリフト層（２）のうち前記トレンチ（５）の底部よりも下方には、前記トレンチ（５）における底部の幅（Ｗ２）よりも狭く、前記トレンチ（５）を挟んだ両側に配置された前記ベース領域（３）に挟まれ、かつ、該ベース領域（３）から離間するように形成された第２導電型のディープ層（４）が形成されていることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記トレンチ（５）を挟んだ両側に配置された前記ベース領域（３）は、前記チャネル層（３０）のうち前記トレンチ（５）の角部（５ａ）に位置する部分を囲むように、前記チャネル層（３０）の下方まで入り込んでいることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項７】
炭化珪素からなる第１導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト領域（２）の表面から形成されたトレンチ（５）と、
前記トレンチ（５）の側面に接するように、前記ドリフト層（２）内において前記トレンチ（５）を挟んだ両側に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）内において前記トレンチ（５）の側面と接し、かつ、前記トレンチ（５）を挟んだ両側に形成された、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（６）と、
前記トレンチ（５）の表面上に形成されゲート絶縁膜（８）と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（６）に電気的に接続された第１電極（１２）と、
前記基板（１）の裏面側に形成された第２電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（５）の側面に位置する前記ベース領域（３）の表面部にチャネル領域を形成し、前記ソース領域（６）および前記ドリフト層（２）を介して、前記第１電極（１２）および前記第２電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記トレンチ（５）は、該トレンチ（５）の側面が前記ドリフト層（２）の表面に対して垂直とされ、
前記トレンチ（５）を挟んだ両側に形成された前記ベース領域（３）は共に深さが前記トレンチ（５）よりも深くされていることを特徴とする炭化珪素半導体装置。
【請求項８】
前記トレンチ（５）を挟んだ両側に形成された前記ベース領域（３）それぞれの下方には、該ベース領域（３）よりも高濃度とされた第２導電型の高濃度層（３ａ）が備えられていることを特徴とする請求項７に記載の炭化珪素半導体装置。
【請求項９】
炭化珪素からなる第１導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト領域（２）の表面から形成されたトレンチ（５）と、
前記ドリフト層（２）内において前記トレンチ（５）を挟んだ両側に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）内において前記トレンチ（５）を挟んだ両側に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（６）と、
前記トレンチ（５）の表面上に形成されゲート絶縁膜（８）と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（６）に電気的に接続された第１電極（１２）と、
前記基板（１）の裏面側に形成された第２電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで、前記トレンチ（５）の側面や、前記ソース領域（６）および前記ドリフト層（２）を介して、前記第１電極（１２）および前記第２電極（１３）の間に電流を流すＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
前記ドリフト層（２）のうち前記トレンチ（５）の底部よりも下方には第２導電型のディープ層（４）が形成され、前記ベース領域（３）は、前記トレンチ（５）の底部よりも深い位置まで形成されていると共に、該ディープ層（４）から所定距離離間して配置されており、
前記ソース領域（６）は、前記トレンチ（５）から離間して形成され、該ソース領域（６）と前記トレンチ（５）との間における前記ドリフト層（２）および前記ベース領域（３）の表面上に第１導電型の表面チャネル層（５０）が形成され、
前記ゲート絶縁膜（８）および前記ゲート電極（９）は、前記表面チャネル層（５０）上にも形成されていて、前記ゲート電極（９）への印加電圧を制御することで、前記表面チャネル層（５０）に蓄積型のチャネル領域を設定することを特徴とする炭化珪素半導体装置。
【請求項１０】
前記トレンチ（５）は、前記ドリフト層（２）の表面側となる入口の幅（Ｗ３）よりも底部の幅（Ｗ２）の方が小さくなるテーパ形状とされ、
前記ディープ層（４）は、前記トレンチ（５）における底部の幅（Ｗ２）よりも広い幅（Ｗ１）を有し、かつ、前記トレンチ（５）の両角部（５ａ）を囲むように配置されていることを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項１１】
炭化珪素からなる第１導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで、一定幅（Ｗ１）かつ一定深さを有するディープ層（４）を形成する工程と、
前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで、前記ディープ層（４）の両側に配置されるようにベース領域（３）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（６）を形成する工程と、
前記前記ドリフト層（２）の表面からトレンチ（５）を、該トレンチ（５）の底部の両角部（５ａ）が前記ベース層（４）にて囲まれ、かつ、前記ベース領域（３）と前記ベース層（４）とを離間させ、さらに底部の幅（Ｗ２）が前記ドレイン層（２）の表面側となる入口の幅（Ｗ３）よりも狭くなるテーパ形状となるように形成する工程と、
前記トレンチ（５）の表面上にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（６）に電気的に接続される第１電極（１２）を形成する工程と、
前記基板（１）の裏面側に第２電極（１３）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１２】
炭化珪素からなる第１導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで、一定幅（Ｗ１）かつ一定深さを有するディープ層（４）を形成する工程と、
前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで、前記ディープ層（４）の両側に配置されるようにベース領域（３）を形成する工程と、
前記前記ドリフト層（２）の表面からトレンチ（５）を、該トレンチ（５）の底部の両角部（５ａ）が前記ベース層（４）にて囲まれ、かつ、前記ベース領域（３）と前記ベース層（４）とを離間させ、さらに底部の幅（Ｗ２）が前記ドレイン層（２）の表面側となる入口の幅（Ｗ３）よりも狭くなるテーパ形状となるように形成する工程と、
前記トレンチ（５）の表面上に炭化珪素からなる第１導電型のチャネル層（３０）を形成する工程と、
前記トレンチ（５）内における前記チャネル層（３０）の表面上にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（６）を形成する工程と、
前記ソース領域（６）に電気的に接続される第１電極（１２）を形成する工程と、
前記基板（１）の裏面側に第２電極（１３）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１３】
炭化珪素からなる第１導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することで、一定幅（Ｗ１）かつ一定深さを有するディープ層（４）と、該ディープ層（４）の両側に該ディープ層（４）から離間するように、該ディープ層（４）と同じ深さとなるベース領域（３）を形成する工程と、
前記前記ドリフト層（２）の表面からトレンチ（５）を、該トレンチ（５）の底部の両角部（５ａ）が前記ベース層（４）にて囲まれ、かつ、前記ベース領域（３）と前記ベース層（４）とを離間させ、さらに底部の幅（Ｗ２）が前記ドレイン層（２）の表面側となる入口の幅（Ｗ３）よりも狭くなるテーパ形状となるように形成する工程と、
前記トレンチ（５）の表面上に炭化珪素からなる第１導電型のチャネル層（３０）を形成する工程と、
前記トレンチ（５）内における前記チャネル層（３０）の表面上にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（５）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（６）を形成する工程と、
前記ソース領域（６）に電気的に接続される第１電極（１２）を形成する工程と、
前記基板（１）の裏面側に第２電極（１３）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の縦型パワーデバイスを備える炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、その高い電界破壊強度により、パワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣは、電界破壊強度が強いため、ＳｉＣを用いたパワーデバイスでは大電流の制御ができる。そのため、例えばハイブリットカー用のモータの制御への活用が期待されている。
【０００３】
パワーデバイスで更なる大電流を流すには、チャネル密度を高くすることが有効である。そのため、シリコントランジスタにおいて、トレンチゲート型の縦型パワーＭＯＳＦＥＴが採用され実用化されている。この構造は当然ＳｉＣトランジスタにも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。これは、以下の理由による。
【０００４】
ＳｉＣは、破壊電界強度がシリコンの１０倍あるため、ＳｉＣにはシリコンの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ表面のゲート絶縁膜にも電界がシリコンデバイスの１０倍かかり、トレンチゲートコーナー部においてゲート絶縁膜が容易に破壊してしまう。
【０００５】
そこで、特許文献１において、トレンチゲート型のＭＯＳＦＥＴを作製するに際し、トレンチ形成直後にｐ型ドーパンとをイオン注入することにより、トレンチゲート底部にｐ型層を作製する構造が提案されている。
【特許文献１】特開平１０−９８１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の構造では、ｐ型層がトレンチゲートの底部の下部にしか形成されていないため、トレンチゲートの底部の側面に電界が集中し、ゲート絶縁膜の破壊を防止できない。
【０００７】
本発明は上記点に鑑みて、トレンチゲート型のＳｉＣ半導体装置において、ゲート絶縁膜の破壊を防止することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の第１の特徴によれば、ゲート電極（９）への印加電圧を制御することでトレンチ（５）の側面に位置するベース領域（３）の表面部にチャネル領域を形成し、ソース領域（６）およびドリフト層（２）を介して、第１電極（１２）および第２電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置において、トレンチ（５）は、ドリフト層（２）の表面側となる入口の幅（Ｗ３）よりも底部の幅（Ｗ２）の方が小さくなるテーパ形状とされ、ドリフト層（２）のうちトレンチ（５）の底部よりも下方には、トレンチ（５）における底部の幅（Ｗ２）よりも広い幅（Ｗ１）を有し、かつ、トレンチ（５）の両角部（５ａ）を囲みつつ、ベース領域（３）から離間するように配置された第２導電型のディープ層（４）が形成されている。
【０００９】
このように、ディープ層（４）を形成し、トレンチ（５）の両角部（５ａ）がディープ層（４）の内部に配置されるようにしているため、電界集中が生じず、電界強度が抑えられる。このため、第２電極（１３）側から高電圧が印加されても、トレンチ（５）の角部（５ａ）においてゲート絶縁膜（８）が破壊されることを防止できる。
【００１０】
本発明の第２の特徴によれば、ゲート電極（９）への印加電圧を制御することでチャネル層（３０）に形成されるチャネルを制御し、ソース領域（６）およびドリフト層（２）を介して、第１電極（１２）および第２電極（１３）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えた炭化珪素半導体装置において、トレンチ（５）は、ドリフト層（２）の表面側となる入口の幅（Ｗ３）よりも底部の幅（Ｗ２）の方が小さくなるテーパ形状とされ、ドリフト層（２）のうちトレンチ（５）の底部よりも下方には、トレンチ（５）における底部の幅（Ｗ２）よりも広い幅（Ｗ１）を有し、かつ、トレンチ（５）の両角部（５ａ）を囲みつつ、ベース領域（３）から離間するように配置された第２導電型のディープ層（４）が形成されている。
【００１１】
このように、蓄積型のＭＯＳＦＥＴを備えた炭化珪素半導体装置に関しても、上記第１の特徴と同様の構成を備えることにより、上記と同様の効果を得ることが可能となる。
【００１２】
これら第１、第２の特徴において、ベース領域（３）をディープ層（４）と同じ深さとすることもできる。
【００１３】
このような構造にすると、ドリフト層（２）内の等電位線が基板表面と平行になる。このため、空乏層の広がる空間もベース領域（３）およびディープ層（４）の下方において基板表面と平行となり、よりトレンチ（５）の角部（５ａ）において電界集中が発生することを抑制でき、ゲート絶縁膜（８）が破壊されることを防止できる。
【００１４】
本発明の第３の特徴によれば、蓄積型のＭＯＳＦＥＴを備えた炭化珪素半導体装置において、トレンチ（５）は、該トレンチ（５）の側面がドリフト層（２）の表面に対して垂直とされ、ベース領域（３）の深さがトレンチ（５）内に形成されたチャネル層（３０）よりも深くされている。
【００１５】
このように、トレンチ（５）の側面がドリフト層（２）の表面に対して垂直とされる場合でも、ベース領域（３）の深さがトレンチ（５）内に形成されたチャネル層（３０）よりも深くされることで、ベース領域（３）から広がる空乏層により、トレンチゲートの底部を囲むことができる。これにより、上記第１、第２の特徴と同様の効果を得ることができる。
【００１６】
この場合、ドリフト層（２）のうちトレンチ（５）の底部よりも下方に、トレンチ（５）における底部の幅（Ｗ２）よりも狭く、トレンチ（５）を挟んだ両側に配置されたベース領域（３）に挟まれ、かつ、該ベース領域（３）から離間するように形成された第２導電型のディープ層（４）を形成することもできる。
【００１７】
このようなディープ層（４）を設ければ、より空乏層を基板表面と平行に広がるようにでき、さらなる耐圧向上を図ることが可能となる。
【００１８】
また、トレンチ（５）を挟んだ両側に配置されたベース領域（３）が、チャネル層（３０）のうちトレンチ（５）の角部（５ａ）に位置する部分を囲むように、チャネル層（３０）の下方まで入り込んだ構成とすることもできる。
【００１９】
このようにトレンチ（５）をチャネル層（３０）の下方まで入り込ませ、チャネル層（３０）のうちトレンチ（５）の角部（５ａ）に位置する部分を囲むようにすれば、より空乏層を基板表面と平行に広がるようにでき、さらなる耐圧向上を図ることが可能となる。
【００２０】
本発明の第４の特徴によれば、反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置において、トレンチ（５）は、該トレンチ（５）の側面がドリフト層（２）の表面に対して垂直とされ、トレンチ（５）を挟んだ両側に形成されたベース領域（３）は共に深さがトレンチ（５）よりも深くされている。
【００２１】
このように、反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置においても、上記第３の特徴と同様の構造を採用することにより、第３の特徴と同様の効果を得ることが可能となる。
【００２２】
この場合、トレンチ（５）を挟んだ両側に形成されたベース領域（３）それぞれの下方には、該ベース領域（３）のうちチャネル領域を形成する部分よりも高濃度とされた第２導電型の高濃度層（３ａ）を備えると好ましい。このようにすれば、よりベース領域（３）からの空乏層の広がりを大きくでき、空乏層をより基板表面と平行となるようにすることができるため、さらなる耐圧向上を図ることが可能となる。
【００２３】
本発明の第５の特徴によれば、反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置において、ドリフト層（２）のうちトレンチ（５）の底部よりも下方には第２導電型のディープ層（４）が形成され、ベース領域（３）は、トレンチ（５）の底部よりも深い位置まで形成されていると共に、該ディープ層（４）から所定距離離間して配置されており、ソース領域（６）は、トレンチ（５）から離間して形成され、該ソース領域（６）とトレンチ（５）との間におけるドリフト層（２）およびベース領域（３）の表面上に第１導電型の表面チャネル層（５０）が形成され、ゲート絶縁膜（８）およびゲート電極（９）は、表面チャネル層（５０）上にも形成されていて、ゲート電極（９）への印加電圧を制御することで、表面チャネル層（５０）に蓄積型のチャネル領域を設定する構造とされている。
【００２４】
このように、ベース領域（３）をトレンチ（５）の底部よりも深い位置まで形成すると共に、該ディープ層（４）から所定距離離間して配置されるようにすれば、電流経路を広げることができるため、オン抵抗低減を図ることができる。この場合、ベース領域（３）がゲート絶縁膜（８）から離れた構造となるため、ベース領域（３）にチャネル領域を設定できなくなるが、ソース領域（６）とトレンチ（５）との間におけるドリフト層（２）およびベース領域（３）の表面上に第１導電型の表面チャネル層（５０）を形成することで、表面チャネル層（５０）を蓄積型のチャネル領域として設定することができる。
【００２５】
また、この場合、トレンチ（５）をドリフト層（２）の表面側となる入口の幅（Ｗ３）よりも底部の幅（Ｗ２）の方が小さくなるテーパ形状とし、ディープ層（４）を、トレンチ（５）における底部の幅（Ｗ２）よりも広い幅（Ｗ１）を有し、かつ、トレンチ（５）の両角部（５ａ）を囲むような配置とすると好ましい。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２８】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、縦型パワーデバイスからなるＳｉＣ半導体装置として、トレンチゲート型の反転型ＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという）に対して本発明の一実施形態を適用したものである。図１に、ＭＯＳＦＥＴの断面構成を示し、この図を参照して、本実施形態のＳｉＣ半導体装置の構造について説明する。
【００２９】
図１に示すように、一面側を主表面とする厚さ３００μｍ程度のＳｉＣからなるｎ+型の基板１にプレーナ型ＭＯＳＦＥＴおよびその外周部領域が形成されている。ｎ+型の基板１には、例えば、不純物濃度が１×１０19ｃｍ-3程度のものが用いられている。基板１のｎ型不純物としては、例えばリンが用いられている。
【００３０】
この基板１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型半導体層２が形成されている。ｎ型半導体層２は、例えば、不純物濃度が１×１０16ｃｍ-3程度とされ、厚さが１０μｍとされている。ｎ型半導体層２にも、ｎ型不純物として例えばリンが用いられている。
【００３１】
ｎ型半導体層２の表層部には、ｐ型ベース領域３が複数個、互いに所定間隔空けて配置されるように形成されている。ｐ型ベース領域３は、イオン注入等により形成されており、例えば不純物濃度が１×１０17〜２×１０19ｃｍ-3、好ましくは１×１０17ｃｍ-3で、厚み（表面からの深さ）が０．４〜１．０μｍ、好ましくは０．７μｍとされている。
【００３２】
また、ｎ型半導体層２のうちｐ型ベース領域３よりも下方において、ｐ型ベース領域３から離間するようにディープｐ型層４が形成されている。このディープｐ型層４は、後述するトレンチ５の底部を囲むように、具体的にはトレンチ５の底部の角部５ａも囲むように形成されている。このディープｐ型層４は、不純物濃度が５×１０16〜２×１０19ｃｍ3、好ましくは１×１０17ｃｍ3程度とされており、幅Ｗ１（基板表面方向のサイズ）が０．３５〜０．４μｍ程度、好ましくは０．３５μｍ、深さ（表面からの深さ）が０．８〜３．０μｍ程度、好ましくは１．４μｍとされている。
【００３３】
ｐ型ベース領域３内における該ｐ型ベース領域３の表層部には、トレンチ５にて互いに離間配置されたｎ+型ソース領域６が備えられている。これらｎ+型ソース領域６は、例えば、３×１０20ｃｍ-3以上の高濃度、例えば１．０×１０21ｃｍ-3とされ、深さは０．３〜０．４μｍ、例えば０．３μｍとされている。
【００３４】
また、ｐ型ベース領域３内における該ｐ型ベース領域３の表層部には、ボディｐ型層７が形成されている。このボディｐ型層７は、例えば、表面濃度が１．０×１０21ｃｍ-3程度で深さ０．３μｍ程度とされている。
【００３５】
トレンチ５は、ｎ型半導体層２の表面からｎ+型ソース領域６およびｐ型ベース領域３を貫通し、ｐ型ベース領域３の下方においてｎ型半導体層２まで達するように形成されている。このため、トレンチ５の側面にｎ+型ソース領域６およびｐ型ベース領域３が接するような構造となっている。このトレンチ５は、底面の幅Ｗ２の方が入口側の幅Ｗ３よりも小さくなるように、側壁がテーパ形状とされている。具体的には、底面の幅Ｗ２が０．３５〜０．４５μｍとされ、トレンチ５の底面におけるテーパ角（底面と側壁のなす角度）は、１００〜１３０度となるように入口側の幅Ｗ３が設定されている。上述したディープｐ型層４は、このトレンチ５の底面全域および両角部５ａを囲むように形成されており、トレンチ５の両角部５ａよりもトレンチ５の外側に向かって基板表面と平行方向にほぼ同じ幅分突き出した構造となっている。
【００３６】
トレンチ５の内壁には、例えば５２ｎｍの膜厚のゲート酸化膜８が形成されている。ｐ型ベース領域３のうち、このゲート酸化膜８に隣接する部分、つまりトレンチ５の側壁に位置する部分がチャネル領域となる。
【００３７】
ゲート酸化膜８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート電極９が配置され、このゲート電極９により、トレンチ５内が埋め込まれている。
【００３８】
また、ゲート電極９およびゲート酸化膜８の残部を覆うように、例えばＢＰＳＧからなる層間絶縁膜１０が形成されている。この層間絶縁膜１０およびゲート酸化膜８には、ｎ+型ソース領域６およびボディｐ型層７に繋がるコンタクトホール１１やゲート電極９に繋がるコンタクトホール（図１とは別断面のため図示せず）などが形成されている。そして、コンタクトホール１１内には、ｎ+型ソース領域６およびボディｐ型層７や、ゲート電極９に電気的に接続されたＴｉ／Ａｌ等で構成されたソース電極１２やゲート配線が備えられている。
【００３９】
さらに、基板１の裏面側には、例えばＮｉで構成された裏面電極となるドレイン電極１３が形成されている。このような構造により、本実施形態のＭＯＳＦＥＴが構成されている。
【００４０】
以上のように構成されるＭＯＳＦＥＴは、通常の作動時（オン時）、例えばドレイン電極１３を２Ｖ、ゲート電極９を１５Ｖ、ソース電極１２を０Ｖとした場合、ｐ型ベース領域３のうちゲート酸化膜８に隣接する部分にチャネル領域が設定される。このチャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域６とドレインを構成するｎ型半導体層２および基板１との間に電流を流す。そして、ゲート電極９への印加電圧を制御し、チャネル幅を制御してそこに流す電流を制御することで、ｎ+型ソース領域６とｎ型半導体層２および基板１との間に流す電流を制御できるようになっている。
【００４１】
なお、本実施形態では、上述したように、トレンチ５の底面および両角部５ａを囲むようにディープｐ型層４を形成しているが、ディープｐ型層４がｐ型ベース領域３から離間するような構造としている。このため、トレンチ５の底面近傍において、チャネル領域の端部が必ずｎ型半導体層２と接し、電流の流れが妨げられることはない。参考として、本実施形態のＭＯＳＦＥＴのオン抵抗を測定したところ、３．０Ω・ｃｍ2であった。したがって、従来のトレンチゲート型のＭＯＳＦＥＴと同等のオン抵抗を実現できていると言える。
【００４２】
また、本実施形態のＭＯＳＦＥＴでは、トレンチ５の底面および両角部５ａを囲むようにディープｐ型層４を形成しているため、オフ時には以下のように動作する。図２に、オフ時に、ドレインに高電圧（例えば１２００Ｖ）が印加され、ゲート電極９、ソース電極１２の電位が共に０Ｖであった場合の等電位線を示す。
【００４３】
一方、オフ時に、ドレイン電極１３に高電圧（例えば１２００Ｖ）が印加され、ゲート電極９、ソース電極１２の電位が共に０Ｖであった場合、ゲート電極９への電圧印加が為されていないため、トレンチ５の側壁においてｐ型ベース領域３に反転層が形成されず、チャネル領域が設定されない。このため、ｎ+型ソース領域６に注入された電子はｐ型ベース領域３に入ることができず、電流は流れない。この状態において、ドレイン電極１３に電圧が加えられると、ｐ型ベース領域３とｎ型半導体層２との間より空乏層が広がる。このとき、ｐ型ベース領域３の不純物濃度がｎ型半導体層２より高いので、空乏層は主にｎ型半導体層２側に広がる。また、空乏層は、ｐ型ベース領域３の下部にも、トレンチ５の下部にも伸びる。
【００４４】
このため、本実施形態で形成したディープｐ型層４が無い従来構造では、トレンチの角部に電界が集中し、電界強度が４ＭＶ／ｃｍ程度になるため、破壊が生じ易くなっていた。
【００４５】
しかしながら、本実施形態ではディープｐ型層４を形成し、トレンチ５の両角部５ａがディープｐ型層４の内部に配置されるようにしているため、図２に示すように、電界集中が生じず、電界強度が１ＭＶ／ｃｍ以下に抑えられる。このため、ドレインに例えば１２００Ｖという高電圧が印加されても、トレンチ５の角部５ａにおいてゲート酸化膜８が破壊されることを防止できる。これにより、従来は６００Ｖ程度しかかけられなかったドレイン耐圧を１２００Ｖまで高めることが可能となる。
【００４６】
続いて、図３に、本実施形態のＭＯＳＦＥＴの製造工程を表した断面図を示し、この図を用いて、本実施形態のＭＯＳＦＥＴの製造方法について説明する。
【００４７】
〔図３（ａ）に示す工程〕
まず、ｎ+型の基板１を用意したのち、基板１の主表面にｎ型半導体層２を不純物濃度が１×１０16ｃｍ-3程度、厚さが１０μｍとなるようにエピタキシャル成長させる。そして、ＬＴＯなどで構成されるマスク２０を配置し、フォトリソグラフィ工程を経て、ディープｐ型層４の形成予定領域において、マスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばアルミニウム）のイオン注入・活性化を行うことで、ディープｐ型層４を形成する。
【００４８】
〔図３（ｂ）に示す工程〕
マスク２０を除去したのち、再びｎ型半導体層２の表面にＬＴＯなどで構成されるマスク（図示せず）を形成したのち、フォトリソグラフィ工程を経て、ｐ型ベース領域３の形成予定領域においてマスクを開口させる。そして、マスク上からｐ型不純物（例えばアルミニウム）のイオン注入および活性化を行うことで、ｐ型ベース領域３を形成する。
【００４９】
〔図３（ｃ）に示す工程〕
マスクを除去後、ｎ型半導体層２およびｐ型ベース領域３の上に、例えばＬＴＯ等のマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域６の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えばリン）をイオン注入する。続いて、マスクを除去したのち、例えばＬＴＯ等のマスクをもう一度成膜し、フォトリソグラフィ工程を経て、ボディｐ型層７の形成予定領域においてマスクを開口させる。そして、マスク上からｐ型不純物（例えばアルミニウム）をイオン注入したのち、活性化することで注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、ｎ+型ソース領域６やボディｐ型層７が形成される。その後、マスクを除去する。
【００５０】
〔図３（ｄ）に示す工程〕
ｎ型半導体層２やｎ+型ソース領域６およびボディｐ型層７の上に、エッチングマスク（図示せず）を成膜したのち、トレンチ５の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、等方性エッチングを行う。これにより、トレンチ５の入口側の幅Ｗ３を大きく、底面側の幅Ｗ２を小さくでき、トレンチ５の側壁をテーパ形状にできる。
【００５１】
その後、エッチングマスクを除去したのち、ゲート酸化膜形成工程を行い、ゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜８を形成している。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜８をパターニングする。これにより、トレンチ５内にゲート酸化膜８およびゲート電極９を残すことができる。
【００５２】
この後の工程に関しては、従来と同様であり、図示しないが、層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ+型ソース領域６やボディｐ型層７に繋がるコンタクトホール１１を形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。そして、コンタクトホール１１内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１２や図示しないゲート配線を形成する。そして、基板１の裏面側にＮｉ等によるドレイン電極１３を形成することで、図１に示したＭＯＳＦＥＴが完成する。
【００５３】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＭＯＳＦＥＴを蓄積型に変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５４】
図４は、本実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。この図に示すように、本実施形態では、トレンチ５の内壁にｎ型チャネル層３０が形成されている。ｎ型チャネル層３０は、ｎ型半導体層２とｎ+型ソース領域６との間を繋ぐように形成されており、本実施形態では、トレンチ５の内壁のうちｎ+型ソース領域６よりも下方全域がｎ型チャネル層３０にて構成されるように、ｎ型チャネル層３０がトレンチ５の底面に至ってディープｐ型層４と接触するように形成されている。このディープｐ型層４は、例えば、１×１０16ｃｍ-3程度の濃度、膜厚は０．３μｍ程度とされている。
【００５５】
以上のように構成された本実施形態に示す蓄積型のＭＯＳＦＥＴの動作について、第１実施形態との違いを中心に説明する。
【００５６】
ＳｉＣは不純物濃度が例えば１．０×１０19ｃｍ-3のように高い場合、約３Ｖの内在電位を有している。このため、ソース電極１２が０Ｖであっても、ｐ型ベース領域３は−３Ｖのように振舞う。したがって、ｐ型ベース領域３から空乏層が広がり、ｐ型ベース領域３近傍は絶縁体のように振舞う。この場合、ドレイン電極１３に正の電圧を加えたとしても、ｎ型チャネル層３０は絶縁体のように振舞うため、電子はｎ型チャネル層３０内を通過することができず、電流は流れない。
【００５７】
これに対し、通常の作動時（オン時）、例えばドレイン電極１３を２Ｖ、ゲート電極９を１５Ｖ、ソース電極１２を０Ｖとした場合、ｎ型チャネル層３０にチャネル領域（蓄積層）が設定され、該チャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域６とｎ型半導体層２および基板１との間に電流を流す。そして、ゲート電極９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ+型ソース領域６とｎ型半導体層２および基板１との間に流す電流を制御できるようになっている。このとき、蓄積型チャネルを用いることで反転型チャネルの場合よりもチャネル幅を広げることが可能となるため、オン抵抗を低減することが可能となる。この場合のオン抵抗は２．８ｍΩ・ｃｍ2 であり、第１実施形態と比べて０．２ｍΩ・ｃｍ2 低減されていた。
【００５８】
一方、オフ時に、ドレイン電極１３に高電圧（例えば１２００Ｖ）が印加され、ゲート電極９、ソース電極１２の電位が共に０Ｖであった場合、ドレイン電極１３に高電圧が印加されたことにより、ｐ型ベース領域３とｎ型半導体層２との間より空乏層が広がる。図５は、この空乏層の広がりの様子を示した断面図である。このとき、ｐ型ベース領域３の方がｎ型半導体層２よりも不純物濃度が遥かに高いので、空乏層はほとんどｎ型半導体層２側に広がる。そして、この空乏層がドレイン電極１３が０Ｖのときより広がり、絶縁体として振舞う領域がさらに広がっているため、電流が流れない。そして、本実施形態の蓄積型のＭＯＳＦＥＴについても、トレンチ５の底面および両角部５ａを囲むようにディープｐ型層４を形成してあるため、トレンチ５の角部５ａにおいて電界集中が発生することを抑制でき、ゲート酸化膜８が破壊されることを防止できる。これにより、従来は６００Ｖ程度しかかけられなかったドレイン耐圧を１２００Ｖまで高めることが可能となる。
【００５９】
続いて、図６、７に、本実施形態のＭＯＳＦＥＴの製造工程を表した断面図を示し、これらの図を用いて、本実施形態のＭＯＳＦＥＴの製造方法について説明する。
【００６０】
まず、図６（ａ）、（ｂ）に示す工程において、上記第１実施形態に示した図３（ａ）、（ｂ）と同様の工程を行い、ディープｐ型層４およびｐ型ベース領域３を形成する。続いて、図６（ｃ）以降に示す工程を行う。
【００６１】
〔図６（ｃ）に示す工程〕
ｎ型半導体層２およびｐ型ベース領域３の上に、エッチングマスク３１を成膜したのち、トレンチ５の形成予定領域においてエッチングマスク３１を開口させる。そして、エッチングマスク３１を用いた異方性エッチングを行ったのち、等方性エッチングを行う。これにより、トレンチ５の入口側の幅Ｗ３を大きく、底面側の幅Ｗ２を小さくでき、トレンチ５の側壁をテーパ形状にできる。
【００６２】
〔図７（ａ）に示す工程〕
エッチングマスク３１を除去したのち、トレンチ５の内壁を含めた基板表面全域に、エピタキシャル成長によりｎ型層３２を形成する。このとき、ｎ型層３２を、例えば不純物濃度を１×１０16ｃｍ-3程度とし、膜厚を０．３μｍ程度とする。
【００６３】
〔図７（ｂ）に示す工程〕
ゲート酸化膜形成工程を行い、ゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜８を形成している。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜８をパターニングする。これにより、トレンチ５内にゲート酸化膜８およびゲート電極９を残すことができる。
【００６４】
〔図７（ｃ）に示す工程〕
マスクを除去後、ｎ型層３２およびゲート電極９などの上に、例えばＬＴＯ等のマスクを成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域６の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えばリン）をイオン注入する。続いて、マスクを除去したのち、例えばＬＴＯ等のマスクをもう一度成膜し、フォトリソグラフィ工程を経て、ボディｐ型層７の形成予定領域においてマスクを開口させる。そして、マスク上からｐ型不純物（例えばアルミニウム）をイオン注入したのち、活性化することで注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、ｎ+型ソース領域６やボディｐ型層７が形成される。その後、マスクを除去する。
【００６５】
この後の工程に関しては、第１実施形態と同様である。以上により、本実施形態で示した蓄積型のＭＯＳＦＥＴが完成する。
【００６６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対してｐ型ベース領域３の深さを変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００６７】
図８は、本実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。また、図９は、図８のＭＯＳＦＥＴのオフ時における空乏層の広がる様子および等電位線を示した図である。図８に示すように、本実施形態では、ｐ型ベース領域３の深さがディープｐ型層４と同じ深さとされている。
【００６８】
このように構成されるＭＯＳＦＥＴの動作は、ほぼ第２実施形態のＭＯＳＦＥＴと同様となるが、本実施形態のＭＯＳＦＥＴの構成の場合、図９に示すように、等電位線が基板表面と平行になる。このため、空乏層の広がる空間もｐ型ベース領域３およびディープｐ型層４の下方において基板表面と平行となり、よりトレンチ５の角部５ａにおいて電界集中が発生することを抑制でき、ゲート酸化膜８が破壊されることを防止できる。これにより、ドレイン耐圧を１３３０Ｖまで高めることが可能となり、第１、第２実施形態以上にドレイン耐圧の向上を図ることが可能となる。
【００６９】
続いて、図１０、図１１に、本実施形態のＭＯＳＦＥＴの製造工程を表した断面図を示し、これらの図を用いて、本実施形態のＭＯＳＦＥＴの製造方法について説明する。
【００７０】
まず、図１０（ａ）に示す工程において、上記第１実施形態に示した図３（ａ）、（ｂ）と同様の工程を行い、ディープｐ型層４およびｐ型ベース領域３を形成する。このとき、ディープｐ型層４を形成するためのマスクとｐ型ベース領域３を形成するためのマスクを別々にし、第２実施形態のようにこれらを順番に形成しても良いが、図１０（ａ）に示すように、ディープｐ型層４およびｐ型ベース領域３の形成予定領域が開口する１つのマスク４０を用いて同時に形成することも可能である。これにより、製造工程の簡略化を図ることも可能となる。また、ディープｐ型層４およびｐ型ベース領域３を確実に同じ深さにできるため、耐圧のバラツキを無くせ、かつ、ディープｐ型層４とｐ型ベース領域３との間の間隔も自己整合的に設定できるため、より特性の均一なＭＯＳＦＥＴにすることが可能となる。
【００７１】
その後、図１０（ｂ）および図１１（ａ）〜（ｃ）に示す工程において、第２実施形態で説明した図６（ｃ）および図７（ａ）〜（ｃ）に示す工程と同様の工程を行う。この後の工程に関しては、第１実施形態と同様である。以上により、本実施形態で示した蓄積型のＭＯＳＦＥＴが完成する。
【００７２】
なお、ここでは蓄積型のＭＯＳＦＥＴを例に挙げたが、第１実施形態で示したような反転型のＭＯＳＦＥＴに関しても、ディープｐ型層４およびｐ型ベース領域３を同じ深さにすることで、上記と同様の効果を得ることができる。
【００７３】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対してディープｐ型層４の幅Ｗ１とトレンチ５の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００７４】
図１２は、本実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。また、図１３は、図１２のＭＯＳＦＥＴのオフ時における空乏層の広がる様子および等電位線を示した図である。図１２に示すように、本実施形態では、ｐ型ベース領域３の深さをディープｐ型層４と同じ深さにしているが、ディープｐ型層４の幅Ｗ１をトレンチ５の底面の幅Ｗ２より狭くし、トレンチ５の角部５ａよりも内側にのみディープｐ型層４が配置された構造としている点と、トレンチ５の形状を変更し、側面がテーパ形状ではなく基板表面に対して垂直な形状となるようにしている点が第３実施形態と異なっている。
【００７５】
このように構成されるＭＯＳＦＥＴのオン時の動作は、第３実施形態のＭＯＳＦＥＴと同様となる。また、オフ時に関しても、ディープｐ型層４が細くされているもののｐ型ベース領域３と深さが同じになっているため、図１２に示すように等電位線が基板表面と平行になり、空乏層の広がる空間もｐ型ベース領域３およびディープｐ型層４の下方において基板表面と平行となる。このため、トレンチゲートの底部が空乏層により囲まれ、トレンチ５の角部５ａにおいて電界集中が発生することを抑制でき、ゲート酸化膜８が破壊されることを防止できる。これにより、ドレイン耐圧を１３００Ｖまで高めることが可能となり、第１、第２実施形態以上にドレイン耐圧の向上を図ることが可能となる。
【００７６】
そして、本実施形態のＭＯＳＦＥＴの場合、ディープｐ型層４の幅Ｗ１をトレンチ５の底面の幅Ｗ２より狭くしているため、ｎ型チャネル層３０と繋がるｎ型半導体層２の幅を広げることが可能となり、オン抵抗を低減することが可能となる。例えば、トレンチ５の幅Ｗ２、Ｗ３を共に０．５μｍとした場合、オン抵抗は３．１Ω・ｃｍ2とすることが可能となる。なお、ここではオン抵抗の更なる低減を図るべく、トレンチ５の側面が基板表面に対して垂直な形状となるようにしているが、テーパ形状としても、ディープｐ型層４を細くすることにより、第３実施形態よりはオン抵抗を低減することが可能となる。
【００７７】
なお、本実施形態のＭＯＳＦＥＴの製造工程に関しては、基本的に第３実施形態と同様であり、ディープｐ型層４の形成工程においてディープｐ型層４の幅Ｗ１を後工程で形成するトレンチ５の底面の幅Ｗ２よりも狭くする点と、トレンチ５の形成工程を異方性エッチングのみで行う点のみ第３実施形態から変更すればよい。
【００７８】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第４実施形態に対してディープｐ型層４を無くし、ｐ型ベース領域３の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００７９】
図１４は、本実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。また、図１５は、図１４のＭＯＳＦＥＴのオフ時における空乏層の広がる様子および等電位線を示した図である。図１４に示すように、本実施形態では、ｐ型ベース領域３の深さをｎ型チャネル層３０よりも下方に至るようにすると共に、ｐ型ベース領域３がｎ型チャネル層３０のうちトレンチ５の角部５ａに位置する部分よりも下方まで入り込んだ構造となるようにしている。ただし、ｐ型ベース領域３は、ｎ型チャネル層３０のうちトレンチ５の底面の中央位置の下方には配置されないようにしてあり、トレンチ５を挟んだ両側のｐ型ベース領域３が互いに離間配置されるようにしている。
【００８０】
このように構成されるＭＯＳＦＥＴのオン時の動作は、第３実施形態のＭＯＳＦＥＴと同様となる。また、オフ時には、第４実施形態のＭＯＳＦＥＴに備えていたディープｐ型層４が無くなっているものの、ｐ型ベース領域３がｎ型チャネル層３０のうちトレンチ５の角部５ａに位置する部分よりも下方まで入り込んだ構造とされているため、ドレイン電極１３に６００Ｖ以上の電圧が掛かると、各ｐ型ベース領域３からｎ型半導体層２側に広がる空乏層がｎ型チャネル層３０の下方まで広がる。このため、トレンチゲートの底部が空乏層により囲まれ、トレンチ５の角部５ａにおいて電界集中が発生することを抑制でき、ゲート酸化膜８が破壊されることを防止できる。これにより、ドレイン耐圧を１３００Ｖまで高めることが可能となり、第４実施形態と同等にドレイン耐圧の向上を図ることが可能となる。
【００８１】
そして、本実施形態のＭＯＳＦＥＴの場合、電流がトレンチ５を挟んだ両側のｐ型ベース領域３の隙間を通じて流れることになるが、この隙間を広くできるため、オン抵抗の低減を図ることも可能となり、２．８Ω・ｃｍ2とすることが可能となる。
【００８２】
なお、本実施形態のＭＯＳＦＥＴの製造工程に関しては、基本的に第４実施形態と同様であり、ディープｐ型層４を形成しない点と、各ｐ型ベース領域３の間隔を狭める点のみ第４実施形態から変更すればよい。
【００８３】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第５実施形態に対してｐ型ベース領域３の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００８４】
図１６は、本実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。また、図１７は、図１６のＭＯＳＦＥＴのオフ時における空乏層の広がる様子および等電位線を示した図である。図１６に示すように、本実施形態では、ｐ型ベース領域３の深さをｎ型チャネル層３０よりも深くなるようにしているが、ｐ型ベース領域３がｎ型チャネル層３０のうちトレンチ５の底部に位置する部分下方には入り込まない構造とされている。
【００８５】
このような構造とされた場合、ｐ型ベース領域３がｎ型チャネル層３０のうちトレンチ５の底部に位置する部分下方には入り込まない構造とされているため、トレンチ５の底部での空乏層の厚みが少なくなるかもしれないが、各ｐ型ベース領域３からｎ型半導体層２側に広がる空乏層がｎ型チャネル層３０の下方まで広がり、トレンチゲートの底部が空乏層により囲まれる。このため、第５実施形態と同様、トレンチ５の角部５ａにおいて電界集中が発生することを抑制でき、ゲート酸化膜８が破壊されることを防止できる。これにより、ドレイン耐圧を１０００Ｖ以上まで高めることが可能となり、第４実施形態と同等にドレイン耐圧の向上を図ることが可能となる。
【００８６】
逆に、本実施形態のＭＯＳＦＥＴの場合、電流がトレンチ５を挟んだ両側のｐ型ベース領域３の隙間を通じて流れる際に、ｐ型ベース領域３の隙間が第５実施形態と比べて広いため、オン抵抗の低減を図ることも可能となり、２．７Ω・ｃｍ2とすることが可能となる。
【００８７】
なお、本実施形態のＭＯＳＦＥＴの製造工程に関しては、基本的に第５実施形態と同様であり、各ｐ型ベース領域３の間隔を広くする点のみ第５実施形態から変更すればよい。
【００８８】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第３実施形態に対してｐ型ベース領域３とディープｐ型層４との間隔を広げる等の変更を行ったものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００８９】
図１８は、本実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。この図に示すように、ｐ型ベース領域３とディープｐ型層４との間隔Ｗ４が広げられ、例えば０．７〜２．５μｍ程度とされている。
【００９０】
そして、ｐ型ベース領域３とディープｐ型層４との間隔Ｗ４が広げただけの構成だと、ｐ型ベース領域３トレンチ５までの距離が０．７〜２．５μｍとなり、ゲート電極９に電圧を印加していないとｐ型ベース領域３から伸びる空乏層がトレンチ５まで届かずトレンチゲート表面にｎ+型ソース領域６からに常に電流が流れる状態となってしまう。このため、ｐ型ベース領域３のうちｎ+型ソース領域６とトレンチ５との間に位置する部分の上部に、ｎ-型の表面チャネル層５０を備えると共に、ゲート酸化膜８を表面チャネル層５０の表面にも形成し、表面チャネル層５０の上にもゲート酸化膜８を挟んでゲート電極９が延設されるようにしている。表面チャネル層５０は、例えば厚さが０．５〜２．０μｍ、好ましくは０．５μｍ、不純物濃度が１．０×１０15〜１．０×１０17ｃｍ-3、好ましくは１．０×１０16ｃｍ-3とされる。このような構造により、本実施形態の蓄積型のＭＯＳＦＥＴが構成されている。
【００９１】
以上のように構成された本実施形態に示す蓄積型のＭＯＳＦＥＴの動作について、図１９および図２０にオフ時の空乏層の広がりの様子、および、オフ時にドレイン電極１３に対して高電圧が印加されたときの空乏層の広がりの様子を示し、これらの図を参照して説明する。
【００９２】
ＳｉＣは不純物濃度が例えば１．０×１０19ｃｍ-3のように高い場合、約３Ｖの内在電位を有している。このため、ソース電極１２が０Ｖであっても、ｐ型ベース領域３は−３Ｖのように振舞う。したがって、図１９に示すように、ｐ型ベース領域３から空乏層が広がり、ｐ型ベース領域３近傍は絶縁体のように振舞う。この場合、ドレイン電極１３に正の電圧を加えたとしても、表面チャネル層５０は絶縁体のように振舞うため、電子は表面チャネル層５０内を通過することができず、電流は流れない。
【００９３】
これに対し、通常の作動時（オン時）、例えばドレイン電極１３を２Ｖ、ゲート電極９を１５Ｖ、ソース電極１２を０Ｖとした場合、表面チャネル層５０にチャネル領域（蓄積層）が設定され、該チャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域６とｎ型半導体層２および基板１との間に電流を流す。このとき、ｐ型ベース領域３とディープｐ型層４との間隔Ｗ４が広げられ、例えば０．５μｍ程度と開いているため、チャネル領域からｎ型半導体層２への経路が広がり、第３実施形態と比べてオン抵抗を低減することが可能となる。この場合のオン抵抗は２．８ｍΩ・ｃｍ2 であり、第３実施形態と比べて０．５ｍΩ・ｃｍ2 低減されていた。
【００９４】
一方、オフ時に、ドレイン電極１３に高電圧（例えば１２００Ｖ）が印加され、ゲート電極９、ソース電極１２の電位が共に０Ｖであった場合、ドレイン電極１３に高電圧が印加されたことにより、ｐ型ベース領域３とｎ型半導体層２との間より空乏層が広がる。このとき、ｐ型ベース領域３の方がｎ型半導体層２よりも不純物濃度が遥かに高いので、図２０に示すように、空乏層はほとんどｎ型半導体層２側に広がる。そして、この空乏層がドレイン電極１３が０Ｖのときより広がり、絶縁体として振舞う領域がさらに広がっているため、ディープｐ型層４から広がる空乏層と繋がり、空乏層がコーナー部の無い平坦なものとなるため、電界が緩和される。このため、ドレイン耐圧は１３２０Ｖと高い値を示すことを確認している。また、本実施形態の蓄積型のＭＯＳＦＥＴについても、トレンチ５の底面および両角部５ａを囲むようにディープｐ型層４を形成してあるため、トレンチ５の角部５ａにおいて電界集中が発生することを抑制でき、例えば１ＭＶ／ｃｍ以下に抑えられるため、ゲート酸化膜８が破壊されることを防止できる。
【００９５】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態は、第５実施形態の構造を反転型ＭＯＳＦＥＴに対して適用した場合を示したものである。本構造は、第１実施形態に示した反転型ＭＯＳＦＥＴと基本構造が近似しているため、異なる部分についてのみ説明する。
【００９６】
上記図１２、図１４、図１６に示した構造と同様、反転型のＭＯＳＦＥＴに関しても、ｐ型ベース領域３をトレンチ５よりも下方まで深くすれば、上記と同様の効果を得ることができる。この場合、ｐ型ベース領域３から広がる空乏層によりトレンチ５の角部５ａが囲まれるようにできれば、ｐ型ベース領域３がｎ型チャネル層３０の下方まで入り込んでいてもいなくても良い。ただし、空乏層をより基板表面と平行となるようにするためには、以下に示すような構造にするのが好ましい。
【００９７】
図２１は、本実施形態にかかる反転型のＭＯＳＦＥＴの断面図である。また、図２２は、図２１に示すＭＯＳＦＥＴのオフ時の空乏層の広がる様子および等電位線を示した断面図である。
【００９８】
図２１に示すように、各ｐ型ベース領域３それぞれの下方に、互いに離間する高濃度ｐ+型層３ａが配置されている。高濃度ｐ+型層３ａは、ｎ型半導体層２内に空乏層を広げるために設けられたものである。つまり、ｐ型ベース領域３は、例えば１．０×１０17ｃｍ-3程度と不純物濃度が低く設定されるため、ｐ型ベース領域３とｎ型半導体層２との境界部から広がる空乏層は広がり方が少ない。このため、ｐ型ベース領域３よりも不純物濃度が高い高濃度ｐ+型層３ａを設けることで、ｎ型半導体層２に広がる空乏層の広がり量が多くなるようにしている。この高濃度ｐ+型層３ａは、例えば、１．０×１０18ｃｍ-3〜３．０×１０19ｃｍ-3、例えば１．０×１０19ｃｍ-3程度とされる。
【００９９】
また、トレンチ５の形状も、トレンチ５の側面が基板表面に対して垂直となるような構造にできる。
【０１００】
このような構成のＭＯＳＦＥＴでは、図２２に示すように、オフ時に高濃度ｐ+型層３ａから広がる空乏層により、トレンチ５の底部全域が空乏層により覆われる。このため、本実施形態の反転型のＭＯＳＦＥＴについても、トレンチ５の角部５ａにおいて電界集中が発生することを抑制でき、ゲート酸化膜８が破壊されることを防止できる。これにより、ドレイン耐圧を１２８０Ｖまで高めることが可能となる。また、オン抵抗の低減も可能となり、３．０Ω・ｃｍ2とすることが可能となる。
【０１０１】
（他の実施形態）
上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。
【０１０２】
また、第１実施形態では、図３に示すようにトレンチ５を形成する前にｎ+型ソース領域６等を形成したが、第２実施形態の図６、図７に示すようにトレンチ５を形成した後にｎ+型ソース領域６等を形成しても良い。逆に、第２実施形態では、図６、図７に示すようにトレンチ５を形成した後にｎ+型ソース領域６等を形成したが、第１実施形態の図３に示すようにトレンチ５を形成する前にｎ+型ソース領域６等を形成しても良い。さらに、上記図３、図６、図７では、ドレイン電極１３を各構成要素の形成工程よりも先に形成しておいたものとして説明したが、各構成要素の形成工程の後に形成しても良い。
【０１０３】
また、上記第７実施形態で示した表面チャネル層５０を第４、第５、第６実施形態の構造と組み合わせても良い。この場合、ｎ+型ソース領域６をｐ型ベース領域３にて完全に囲まれるようにし、ｎ型チャネル層３０が基板表面まで形成されるようにする。そして、基板表面側においてｎ+型ソース領域６とｎ型チャネル層３０の間に挟まれたｐ型ベース領域３の表面上に表面チャネル層５０を配置すれば良い。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施形態にかかる反転型のＭＯＳＦＥＴの断面図である。
【図２】オフ時に、ドレインに高電圧（例えば１２００Ｖ）が印加され、ゲート電極、ソース電極の電位が共に０Ｖであった場合の等電位線を示した断面図である。
【図３】図１に示すＭＯＳＦＥＴの製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。
【図５】オフ時に、ドレインに高電圧（例えば１２００Ｖ）が印加され、ゲート電極、ソース電極の電位が共に０Ｖであった場合の空乏層の広がりの様子を示した断面図である。
【図６】図４に示すＭＯＳＦＥＴの製造工程を示した断面図である。
【図７】図６に続くＭＯＳＦＥＴの製造工程を示した断面図である。
【図８】本発明の第３実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。
【図９】図８のＭＯＳＦＥＴのオフ時における空乏層の広がる様子および等電位線を示した図である。
【図１０】図８に示すＭＯＳＦＥＴの製造工程を示した断面図である。
【図１１】図１０に続くＭＯＳＦＥＴの製造工程を示した断面図である。
【図１２】本発明の第４実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。
【図１３】図１２のＭＯＳＦＥＴのオフ時における空乏層の広がる様子および等電位線を示した図である。
【図１４】本発明の第５実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。
【図１５】図１４のＭＯＳＦＥＴのオフ時における空乏層の広がる様子および等電位線を示した図である。
【図１６】本発明の第６実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。
【図１７】図１６のＭＯＳＦＥＴのオフ時における空乏層の広がる様子および等電位線を示した図である。
【図１８】本発明の第７実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。
【図１９】図１８のＭＯＳＦＥＴのオフ時の空乏層の広がりの様子を示した図である。
【図２０】図１８のＭＯＳＦＥＴのオフ時にドレイン電極に対して高電圧が印加されたときの空乏層の広がりの様子を示した図である。
【図２１】本発明の第８実施形態にかかる蓄積型のＭＯＳＦＥＴの断面図である。
【図２２】図２１のＭＯＳＦＥＴのオフ時における空乏層の広がる様子および等電位線を示した図である。
【符号の説明】
【０１０５】
１…基板、２…ｎ型半導体層、３…ｐ型ベース領域、３ａ…高濃度ｐ+型層、４…ディープｐ型層、５…トレンチ、５ａ…角部、６…型ソース領域、７…ボディｐ型層、８…ゲート酸化膜、９…ゲート電極、１０…層間絶縁膜、１１…コンタクトホール、１２…ソース電極、１３…ドレイン電極、２０…マスク、３０…型チャネル層、３１…エッチングマスク、３２…ｎ型層、４０…マスク、５０…表面チャネル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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