(57)【要約】【課題】複数の半導体記憶素子の試験に要する時間の短縮を図った半導体記憶素子および半導体記憶装置を提供する。【解決手段】半導体記憶素子が，半導体記憶素子を互いに識別する識別情報を記憶する第１の記憶部と，前記記憶される識別情報に基づいて，制御信号を変換する変換部と，データを記憶し，かつ前記変換された制御信号によってデータの入出力が制御される第２の記憶部と，試験状態か否かを表す試験状態信号に基づいて，前記変換部による変換の有無を制御する変換制御部と，を備える。【選択図】図２
2008097703.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶素子を互いに識別する識別情報を記憶する第1の記憶部と，
前記記憶される識別情報に基づいて，制御信号を変換する変換部と，
データを記憶し，かつ前記変換された制御信号によってデータの入出力が制御される第２の記憶部と，
試験状態か否かを表す試験状態信号に基づいて，前記変換部による変換の有無を制御する変換制御部と，
を具備することを特徴とする半導体記憶素子。
【請求項２】
前記記憶されるデータのデータ長に対応する複数の出力端と，
前記記憶されるデータを圧縮するデータ圧縮部と，
前記記憶される識別情報に基づいて，前記圧縮されたデータの出力先を前記複数の出力端から選択する出力選択部と，
をさらに具備することを特徴とする請求項１記載の半導体記憶素子。
【請求項３】
前記データ圧縮部が，試験において前記第２の記憶部に書き込まれるデータを表す試験データ信号に基づいて，前記データ圧縮の方式を選択する圧縮方式選択部を有する
ことを特徴とする請求項２記載の半導体記憶素子。
【請求項４】
前記記憶される識別情報に基づいて，前記第２の記憶部からの読み出しのタイミングを制御する出力タイミング制御部，
をさらに具備することを特徴とする請求項１記載の半導体記憶素子。
【請求項５】
互いに異なる識別情報を記憶する複数の請求項１記載の半導体記憶素子
を具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，データを記憶する半導体記憶素子および半導体記憶装置に関する。
【背景技術】
【０００２】
複数の半導体記憶素子を封止して１つのパッケージとした半導体記憶装置が用いられている。複数の半導体記憶素子を用いることで，半導体記憶装置全体での記憶容量を増大できる。
このような半導体記憶装置の動作試験に際しては，その内部の半導体記憶素子を個別にアクセスして，試験するのが通例である。
なお，ＲＯＭ，ＲＡＭでのテスト結果を一括して信号圧縮することで，これら複数のメモリを一括してテスト可能とする技術が公開されている（特許文献１参照）。
【特許文献１】特開平１１−１６４００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体記憶装置内の複数の半導体記憶素子それぞれを個別に試験すると，半導体記憶装置全体の試験に時間を要する。
上記に鑑み，本発明は複数の半導体記憶素子の試験に要する時間の短縮を図った半導体記憶素子および半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様に係る半導体記憶素子は，半導体記憶素子を互いに識別する識別情報を記憶する第1の記憶部と，前記記憶される識別情報に基づいて，制御信号を変換する変換部と，データを記憶し，かつ前記変換された制御信号によってデータの入出力が制御される第２の記憶部と，試験状態か否かを表す試験状態信号に基づいて，前記変換部による変換の有無を制御する変換制御部と，を具備することを特徴とする。
【発明の効果】
【０００５】
本発明によれば，複数の半導体記憶素子の試験に要する時間の短縮を図った半導体記憶素子および半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００６】
以下，図面を参照して，本発明の実施の形態を詳細に説明する。
（第１の実施の形態）
図１は本発明の第１実施形態に係る半導体記憶装置１０を表す模式図である。
半導体記憶装置１０は，半導体記憶素子１１（０），１１（１），封止部１２を有する。即ち，半導体記憶装置１０では，複数（ここでは，２つ）の半導体記憶素子１１を封止部１２で封止して，全体として記憶容量の増大を図っている。
なお，半導体記憶素子１１は，単一の半導体基板から構成されるメモリチップとすることができる。この場合，半導体記憶装置１０は，いわゆるマルチチップモジュールである。
【０００７】
半導体記憶装置１０には，制御信号（チップイネーブル信号／ＣＥ，チップ選択信号ＣＳ，アドレス信号ＡＤＲＳ，アウトプットイネーブル信号／ＯＥ，ライトイネーブル信号ＷＥ，テストモード制御信号ＴＭｏｎ，テストデータ制御信号ＴＭＤＴ）が入力され，データＤＱ０〜ＤＱ１５が入出力される。また，半導体記憶装置１０には，電源電圧Ｖｃｃ，グランド電圧Ｖｓｓが印加される。
【０００８】
チップイネーブル信号／ＣＥは，半導体記憶素子１１へのアクセスの可否を表す信号である。
チップ選択信号ＣＳは，半導体記憶素子１１の選択の有無を表す信号であり，選択信号の一種である。
アドレス信号ＡＤＲＳは，半導体記憶素子１１中の記憶領域を指定するための信号である。複数のビット（ここでは，１６ビット）によって，半導体記憶素子１１中の記憶領域を指定することができる。
【０００９】
アウトプットイネーブル信号／ＯＥは，半導体記憶素子１１からのデータの読み出しの可否を表す信号であり，読み出し許可信号の一種である。
ライトイネーブル信号ＷＥは，半導体記憶素子１１へのデータの書き込みの可否を表す信号であり，書き込み許可信号の一種である。
【００１０】
テストモード制御信号（テストモード切換信号）ＴＭｏｎは，半導体記憶素子１１が動作試験状態か否かを表す信号であり，一種の試験状態信号である。
テストデータ制御信号ＴＭＤＴは，動作試験において，半導体記憶素子１１に書き込み，読み出されるデータを表す信号であり，後述のようにデータ圧縮方法切換え信号として機能する。
【００１１】
データＤＱ０〜ＤＱ１５は，半導体記憶素子１１中の記憶領域に書き込み，読み出されるデータ（ワード）を表す。ここでは，半導体記憶素子１１中の記憶領域それぞれに１６ビットのデータが書き込み，読み出されるとして，データＤＱ０〜ＤＱ１５それぞれが１ビットのデータを表す。
【００１２】
なお，記号「ＤＱ０〜ＤＱ１５」は，データのみでなく，データが通過する配線にも対応することから，「データ配線ＤＱ０〜ＤＱ１５」として配線を識別するための記号としても用いるものとする。この場合，データ配線ＤＱ０〜ＤＱ１５それぞれが１本の配線を表すことになる（全体で，１６本の配線）。
【００１３】
（半導体記憶素子１１）
図２は，半導体記憶素子１１（ｉ）の内部構成を表す模式図である（ｉ＝０，１）。
半導体記憶素子１１（ｉ）は，フューズ（Ｆｕｓｅ）１１１（ｉ），チップ選択信号変換制御部（ＣＳ変換制御部）１２０，メモリアレイ（Ｍｅｍｏｒｙ  Ａｒｒａｙ）１３０，データ圧縮制御部（Ｄａｔａ  Ｃｏｍｐｒｅｓｓ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）１４０を有する。
【００１４】
また，半導体記憶素子１１（ｉ）には，データＤＱ０〜ＤＱ１５に対応して，データを伝達するデータ配線，データ配線の端部（入出力端）が配置される。これらデータ配線，あるいは入出力端を記号「ＤＱ０〜ＤＱ１５」で識別することができる。同様に記号「ＤＱｉｎ０〜ＤＱｉｎ１５」，「ＤＱｏｕｔ０〜ＤＱｏｕｔ１５」もデータ，データ配線の双方に対応させることができる。
【００１５】
Ａ．フューズ１１１
フューズ１１１（ｉ）は，例えば，電気の導通やレーザ光の照射により，適宜に切断可能な配線であり，その導通（未切断（存在：ＥＸＩＳＴ））／切断（溶断：ＢＬＯＷＮ）によって，１ビットの情報を表すことができる（例えば，「導通」を「１」，切断を「０」とする）。即ち，フューズ１１１（ｉ）は，第１の記憶部（プログラム可能な読み出し専用メモリ（ＲＯＭ））として機能する。電気の導通，レーザ光の照射いずれでフューズが溶断されるかに応じて，フューズは，電気溶断型フューズ（電気フューズ），レーザ溶断型フューズ（レーザフューズ）に分類される。
【００１６】
フューズ１１１（ｉ）は，半導体記憶素子１１（ｉ）を互いに識別する情報を有し，半導体記憶素子１１（ｉ）を互いに識別する識別情報記憶部として機能する。例えば，ｉ＝０，１それぞれに対して，フューズ１１１（ｉ）を導通，切断とすることで，半導体記憶素子１１（０），１１（１）を互いに識別できる。
【００１７】
Ｂ．チップ選択信号変換制御部１２０
図３は，チップ選択信号変換制御部１２０の内部構成の一例を表すブロック図である。
チップ選択信号変換制御部１２０は，フューズ１１１（ｉ）により，チップ選択信号ＣＳをチップ選択信号ＣＳｉｎへと変換する（ここでは，極性の変換）ものであり，ヒューズラッチ部１２１，チップ選択信号変換部（ＣＳ変換部）１２２を有する。
図４，図５はそれぞれ，ヒューズラッチ部１２１，チップ選択信号変換部１２２の一例を表す回路図である。
【００１８】
ヒューズラッチ部（Ｆｕｓｅ  Ｌａｔｃｈ  Ｕｎｉｔ）１２１は，抵抗Ｒ１，Ｒ２，遅延素子ＤＬＹ，バッファＢＦ１，ＢＦ２，インバータＩＶ１〜ＩＶ１３，ＮＡＮＤ素子１６１，１６２，ｐチャネル型ＭＯＳＦＥＴ１６３，ｎチャネル型ＭＯＳＦＥＴ１６４，ラッチ回路１６５を有する。
バッファＢＦ１，ＢＦ２は（後述のバッファＢＦ３も），信号レベルを安定化するためのものであり，２つのインバータを直列に接続して構成される（「Ｈ」，「Ｌ」の論理自体には影響を与えない）。インバータＩＶ１，ＩＶ２は，３つのインバータを直列に接続して構成され，インバータとバッファを兼用すると考えることができる。ラッチ回路１６５は，点Ａに印加された信号のレベル（「Ｈ（Ｈｉｇｈ）」，「Ｌ（Ｌｏｗ）」を逆転すると共に，その状態を保持（ラッチ）するための回路である。
【００１９】
電源Ｖｃｃが印加されることで，ＮＡＮＤ素子１６１からの出力は「Ｌ」状態となる。一方，遅延素子ＤＬＹによって，ＮＡＮＤ素子１６２からの出力はＮＡＮＤ素子１６１より遅れて「Ｌ」となり，インバータＩＶ３からの出力は「Ｈ（Ｈｉｇｈ）」となる。即ち，ＭＯＳＦＥＴ１６３，１６４それぞれのゲートは，順に「Ｌ」状態，および「Ｈ」状態となる。
【００２０】
ＭＯＳＦＥＴ１６３は，そのゲートが「Ｌ」状態となることでＯＮ状態となり，点Ａが電源Ｖｃｃに接続される。その結果，点Ａのレベルが「Ｈ」となる（点Ａに電荷が蓄積される）。その後，ＭＯＳＦＥＴ１６４は，そのゲートが「Ｈ」状態となることで，ＯＮ状態となり，点Ａがフューズ１１１（ｉ）に接続される。その結果，フューズ１１１（ｉ）の導通／切断に対応して，点Ａのレベルが「Ｌ」／「Ｈ」となる。即ち，フューズ１１１（ｉ）が導通状態であれば，点Ａに蓄積された電荷はフューズ１１１（ｉ）から放出され，点Ａは「Ｌ」状態となる。一方，フューズ１１１（ｉ）が切断状態であれば，点Ａに蓄積された電荷は放出されず，点Ａは「Ｈ」状態のままとなる。
【００２１】
以上のように，電源Ｖｃｃを投入（パワーオン）することで，フューズ１１１（ｉ）の導通／切断に対応して，点Ａのレベル（「Ｌ」／「Ｈ」）が規定される。ラッチ回路１６５は，このような点Ａのレベルを逆転し，かつその状態を保持（ラッチ）する。即ち，フューズ１１１（ｉ）の導通／切断に対応して，ヒューズラッチ部１２１からのフューズセンス信号ＦＳ＿ＳＮＳが「Ｈ」／「Ｌ」状態となり，かつその状態が保持される。
【００２２】
チップ選択信号変換部１２２は，フューズセンス信号ＦＳ＿ＳＮＳおよびテストモード制御信号ＴＭｏｎによって，チップ選択信号ＣＳをチップ選択信号ＣＳｉｎに変換する。チップ選択信号変換部１２２は，識別情報に基づいて，制御信号を変換する変換部および試験状態信号に基づいて，前記変換部による変換の有無を制御する変換制御部として機能する。
【００２３】
チップ選択信号変換部１２２は，バッファＢＦ３，インバータＩＶ４〜ＩＶ７，ＮＯＲ素子１６６，トランスファゲート１６７，１６８を有する。ここで，図５の点Ｃ１，Ｄ１はそれぞれ，点Ｃ２，Ｄ２と接続される。
インバータＩＶ６，ＩＶ８の組み合わせは，バッファとして観念できる（インバータＩＶ６，ＩＶ８の双方を除去しても，論理演算の結果には直接的な影響はない）。
【００２４】
ＮＯＲ素子１６６，インバータＩＶ４，ＩＶ５によって，フューズセンス信号ＦＳ＿ＳＮＳおよびテストモード制御信号ＴＭｏｎの少なくとも一方が「Ｈ」状態であれば，点Ｄ１での信号レベルは「Ｌ」となる。即ち，テストモード制御信号ＴＭｏｎが「Ｈ」状態であれば，フューズセンス信号ＦＳ＿ＳＮＳが「Ｈ」，「Ｌ」の何れでも，点Ｄ１での信号は「Ｌ」状態となる。
【００２５】
トランスファゲート１６７，１６８は，点Ｃ２，Ｄ２での信号によって，信号の通過の可否を制御する素子である。トランスファゲート１６７は，点Ｄ２での信号が「Ｌ」状態のときに（点Ｃ２での信号は「Ｈ」状態），入力された信号を通過させる。一方，トランスファゲート１６７は，点Ｄ２での信号が「Ｈ」状態のときに（点Ｃ２での信号は「Ｌ」状態），入力された信号の通過を阻止する。
【００２６】
トランスファゲート１６７，１６８，インバータＩＶ７は，点Ｄ２（点Ｄ１）での信号によって，チップ選択信号ＣＳをチップ選択信号ＣＳｉｎとしてそのまま出力するか，極性（「Ｈ」，「Ｌ」）を変更して出力するかを選択する。即ち，点Ｄ１での信号が「Ｌ」状態のときに，変換後のチップ選択信号ＣＳｉｎはチップ選択信号ＣＳと同極性となる。点Ｄ１での信号が「Ｈ」状態のときに，変換後のチップ選択信号ＣＳｉｎはチップ選択信号ＣＳと逆極性となる。
【００２７】
以上のように，チップ選択信号変換部１２２は，テストモード制御信号ＴＭｏｎが「Ｌ」状態であれば（半導体記憶装置１０が通常動作状態のとき），フューズセンス信号ＦＳ＿ＳＮＳに基づき，チップ選択信号ＣＳをチップ選択信号ＣＳｉｎに変換する。
このとき，半導体記憶素子１１（ｉ）によって，フューズセンス信号ＦＳ＿ＳＮＳが異なることから，生成されるチップ選択信号ＣＳｉｎも半導体記憶素子１１（ｉ）によって異なる。この結果，チップ選択信号ＣＳによって，半導体記憶素子１１（ｉ）のいずれかのみを選択し，データを書き込み，読み出すことが可能となる。
【００２８】
一方，チップ選択信号変換部１２２は，テストモード制御信号ＴＭｏｎが「Ｈ」状態であれば（半導体記憶装置１０が試験状態のとき），チップ選択信号ＣＳと同極性のチップ選択信号ＣＳｉｎを出力する。この場合，フューズセンス信号ＦＳ＿ＳＮＳに基づく，チップ選択信号の変換はなされない。即ち，テストモード制御信号ＴＭｏｎによって，チップ選択信号ＣＳの変換の有無が制御される。この結果，半導体記憶素子１１（ｉ）全部を同時に試験することが可能となる。
【００２９】
Ｃ．メモリアレイ１３０
メモリアレイ１３０は，それぞれ１ワード（ここでは，１６ビット）のデータを記憶する複数の記憶領域を有し，第２の記憶部として機能する。この記憶領域は，アドレス信号ＡＤＲＳによって指定される。
チップ選択信号ＣＳｉｎによって，メモリアレイ１３０（ｉ）が選択される。即ち，チップ選択信号ＣＳｉｎが「Ｈ」状態のときメモリアレイ１３０（ｉ）が選択され，チップ選択信号ＣＳｉｎが「Ｌ」状態のときメモリアレイ１３０（ｉ）が選択されない。
【００３０】
図６は，通常動作時（半導体記憶素子１１が試験中でない）でのメモリアレイ１３０（ｉ）（半導体記憶素子１１（ｉ））の選択／非選択状態を表すタイミングチャートである。このとき，テストモード制御信号ＴＭｏｎは，「Ｌ」状態である。
この場合，フューズ１１１（ｉ）が導通状態のときには，チップ選択信号ＣＳｉｎはチップ選択信号ＣＳと同極性となり，フューズ１１１（ｉ）が切断状態のときには，チップ選択信号ＣＳｉｎはチップ選択信号ＣＳと逆極性となる。
この結果，チップイネーブル信号／ＣＥが「Ｌ」状態（アクセス可能（ＥＮＡＢＬＥ））で，チップ選択信号ＣＳが「Ｈ」の時には，半導体記憶素子１１（０）が選択される。また，チップイネーブル信号／ＣＥが「Ｌ」状態（アクセス可能（ＥＮＡＢＬＥ））で，チップ選択信号ＣＳが「Ｌ」の時には，半導体記憶素子１１（１）が選択される。
【００３１】
このように，半導体記憶装置１０の外部から見れば，チップ選択信号ＣＳをアドレス信号ＡＤＲＳより上位のアドレスビットとして認識することが可能となる。即ち，チップ選択信号ＣＳと，アドレス信号ＡＤＲＳの全体によって，データを記憶する領域（アドレス）が指定される。
【００３２】
図７は，動作試験時（半導体記憶素子１１が試験中）でのメモリアレイ１３０（ｉ）（半導体記憶素子１１（ｉ））の選択／非選択状態を表すタイミングチャートである。このとき，テストモード制御信号ＴＭｏｎは，「Ｈ」状態である。
この場合，フューズ１１１（ｉ）が導通状態，切断状態の何れでも，チップ選択信号ＣＳｉｎはチップ選択信号ＣＳと同極性となる。
【００３３】
この結果，チップイネーブル信号／ＣＥが「Ｌ」状態（アクセス可能（ＥＮＡＢＬＥ））で，チップ選択信号ＣＳが「Ｈ」の時には，半導体記憶素子１１（０），１１（１）の双方が選択される。また，チップイネーブル信号／ＣＥが「Ｌ」状態（アクセス可能（ＥＮＡＢＬＥ））で，チップ選択信号ＣＳが「Ｌ」の時には，半導体記憶素子１１（０），１１（１）のどちらも選択されない。
このように，試験時にテストモード制御信号ＴＭｏｎを「Ｈ」状態とすることで，半導体記憶素子１１（０），１１（１）を同時に選択し，アクセスすることができる。
【００３４】
Ｄ．データ圧縮制御部１４０
図８は，データ圧縮制御部１４０の内部構成の一例を表すブロック図である。
データ圧縮制御部１４０は，試験時に（テストモード制御信号ＴＭｏｎが「Ｈ」状態のとき），メモリアレイ１３０から読み出されたデータを圧縮して出力する。なお，書き込み時には，書き込み用のデータＤＱｉｎ０〜ＤＱｉｎ１５は，データ圧縮制御部１４０を通過せず，メモリアレイ１３０に直接書き込まれる。
【００３５】
データ圧縮制御部１４０は，圧縮／非圧縮切換部１４１（ｎ），データ圧縮部１４２（ｎ），データ出力選択部１４３（ｎ），バッファ１４４を有する（ｎ＝０〜７）。データＤＱｏｕｔ（２・ｎ），ＤＱｏｕｔ（２・ｎ＋１）に対応して，圧縮／非圧縮切換部１４１（ｎ），データ圧縮部１４２（ｎ），データ出力選択部１４３（ｎ）が配置され，全体として１６ビットのデータＤＱｏｕｔ０〜ＤＱｏｕｔ１５を１／２に圧縮し，再配置している。
図９〜図１２はそれぞれ，圧縮／非圧縮切換部１４１（ｎ），データ圧縮部１４２（ｎ），データ出力選択部１４３（ｎ），バッファ１４４の一例を表す回路図である。
【００３６】
圧縮／非圧縮切換部１４１（ｎ）は，テストモード制御信号ＴＭｏｎが「Ｈ」状態，「Ｌ」状態かに応じて，データＤＱｏｕｔ（２・ｎ），ＤＱｏｕｔ（２・ｎ＋１）をデータ配線Ｄａ（２・ｎ），Ｄａ（２・ｎ＋１），またはデータ配線Ｄｂ（２・ｎ），Ｄｂ（２・ｎ＋１）の何れかに出力する。即ち，テストモード制御信号ＴＭｏｎが「Ｈ」状態の場合，データＤＱｏｕｔ（２・ｎ），ＤＱｏｕｔ（２・ｎ＋１）をデータ配線Ｄｂ（２・ｎ），Ｄｂ（２・ｎ＋１）側に出力し，データ配線Ｄａ（２・ｎ），Ｄａ（２・ｎ＋１）側を高インピーダンス（ＨＩ−Ｚ）状態とする。また，テストモード制御信号ＴＭｏｎが「Ｌ」状態の場合，データＤＱｏｕｔ（２・ｎ），ＤＱｏｕｔ（２・ｎ＋１）をデータ配線Ｄａ（２・ｎ），Ｄａ（２・ｎ＋１）側に出力し，データ配線Ｄｂ（２・ｎ），Ｄｂ（２・ｎ＋１）側を高インピーダンス（ＨＩ−Ｚ）状態とする。
【００３７】
このようにして，圧縮／非圧縮切換部１４１（ｎ）は，テストモード制御信号ＴＭｏｎにより，データＤＱｏｕｔ（２・ｎ），ＤＱｏｕｔ（２・ｎ＋１）の出力先を選択する。この出力先の選択により，データを圧縮するか否かが切り換えられる。即ち，圧縮／非圧縮切換部１４１（ｎ）は，データ圧縮部でのデータの圧縮の有無を制御する圧縮制御部として機能する。
【００３８】
圧縮／非圧縮切換部１４１（ｎ）は，トランスファゲート１７１〜１７４，インバータＩＶ１１，ＩＶ１２により構成できる。ここで，点Ｇ１，Ｈ１はそれぞれ，点Ｇ２，Ｈ２と接続される。テストモード制御信号ＴＭｏｎが「Ｈ」状態のとき，データＤＱｏｕｔ（２・ｎ），ＤＱｏｕｔ（２・ｎ＋１）はトランスファゲート１７３，１７４を通過して，データ配線Ｄｂ（２・ｎ），Ｄｂ（２・ｎ＋１）に出力される。また，テストモード制御信号ＴＭｏｎが「Ｌ」状態のときに，データＤＱｏｕｔ（２・ｎ），ＤＱｏｕｔ（２・ｎ＋１）はトランスファゲート１７１，１７２を通過して，データ配線Ｄａ（２・ｎ），Ｄａ（２・ｎ＋１）に出力される。
【００３９】
ここで，全ての圧縮／非圧縮切換部１４１（ｎ）が，インバータＩＶ１１，ＩＶ１２を有している必要はない。何れかの圧縮／非圧縮切換部１４１（ｎ）のインバータＩＶ１１，ＩＶ１２を他の圧縮／非圧縮切換部１４１（ｎ）で共用することができる。
【００４０】
データ圧縮部１４２（ｎ）は，データＤｂ（２・ｎ），Ｄｂ（２・ｎ＋１）を圧縮して，データＤｃ（２・ｎ）として出力する。即ち，２ビットのデータを１ビットに圧縮する。データＤＱｏｕｔ０〜ＤＱｏｕｔ１５全体では，１６ビットから８ビットにデータが圧縮される。
このデータ圧縮は，半導体記憶素子１１（ｉ）からの同時の読み出しを可能とするためのものである。データを１／２に圧縮することで，２つの半導体記憶素子１１（ｉ）からの同時の読み出しが可能となる。なお，半導体記憶素子１１（ｉ）から出力されるデータが重ならないようにするために，データ出力選択部１４３（ｎ）によりデータの出力端が選択される。
【００４１】
この圧縮の際に，テストデータ制御信号ＴＭＤＴによって，データ圧縮の方式が切り換えられる。即ち，テストデータ制御信号ＴＭＤＴが「Ｈ」状態のときに，データＤｂ（２・ｎ），Ｄｂ（２・ｎ＋１）がＡＮＤ演算される。また，テストデータ制御信号ＴＭＤＴが「Ｌ」状態のときに，データＤｂ（２・ｎ），Ｄｂ（２・ｎ＋１）がＯＲ演算される。
【００４２】
テストデータ制御信号ＴＭＤＴが「Ｈ」状態のときは，メモリアレイ１３０に書き込まれ，読み出されるデータＤＱｏｕｔ０〜ＤＱｏｕｔ１５の全てが本来「１」となる。即ち，データＤＱｏｕｔ０〜ＤＱｏｕｔ１５の全てが「１」であることが期待され（データの期待値が「１」），データＤＱｏｕｔ０〜ＤＱｏｕｔ１５に「１」でないデータが存在すればメモリアレイ１３０の少なくとも一部へのデータの書き込み，読み出しに誤りがあることになる。
【００４３】
このように，テストデータ制御信号ＴＭＤＴが「Ｈ」状態のとき（データの期待値が「１」のとき），データＤｂ（２・ｎ），Ｄｂ（２・ｎ＋１）をＡＮＤ演算した結果が「１」であれば，データＤｂ（２・ｎ），Ｄｂ（２・ｎ＋１）に誤りが無い（どちらのデータも「１」）と言える。一方，データＤｂ（２・ｎ），Ｄｂ（２・ｎ＋１）をＡＮＤ演算した結果が「１」なければ，データＤｂ（２・ｎ），Ｄｂ（２・ｎ＋１）に誤りが有る（少なくともどちらかのデータが「１」でない）と言える。
【００４４】
一方，テストデータ制御信号ＴＭＤＴが「Ｌ」状態のときは，メモリアレイ１３０に書き込まれ，読み出されるデータＤＱｏｕｔ０〜ＤＱｏｕｔ１５の全てが本来「０」となる。即ち，データＤＱｏｕｔ０〜ＤＱｏｕｔ１５の全てが「０」であることが期待され（データの期待値が「０」），データＤＱｏｕｔ０〜ＤＱｏｕｔ１５に「０」でないデータが存在すればメモリアレイ１３０の少なくとも一部へのデータの書き込み，読み出しに誤りがあることになる。
【００４５】
このように，テストデータ制御信号ＴＭＤＴが「Ｌ」状態のとき（データの期待値が「０」のとき），データＤｂ（２・ｎ），Ｄｂ（２・ｎ＋１）をＯＲ演算した結果が「０」であれば，データＤｂ（２・ｎ），Ｄｂ（２・ｎ＋１）に誤りが無い（どちらのデータも「０」）と言える。一方，データＤｂ（２・ｎ），Ｄｂ（２・ｎ＋１）をＯＲ演算した結果が「０」でなければ，データＤｂ（２・ｎ），Ｄｂ（２・ｎ＋１）に誤りが有る（少なくともどちらかのデータが「０」でない）と言える。
【００４６】
以上のように，テストデータ制御信号ＴＭＤＴが「Ｈ」状態，「Ｌ」状態のいずれであるか（データの期待値が「１」，「０」何れであるか）に応じて，データの圧縮方式（例えば，ＡＮＤ演算，ＯＲ演算）を切り換える。この結果，データの圧縮が，試験結果に与える影響が低減される。
【００４７】
データ圧縮部１４２（ｎ）は，トランスファゲート１７５，１７６，インバータＩＶ１３〜ＩＶ１６，ＮＡＮＤ素子１７７，ＮＯＲ素子１７８により構成できる。ここで，点Ｋ１，Ｌ１はそれぞれ，点Ｋ２，Ｌ２に接続される。
テストデータ制御信号ＴＭＤＴが「Ｈ」状態のときに，ＮＡＮＤ素子１７７およびインバータＩＶ１３によるＡＮＤ演算データはトランスファゲート１７５を通過して，データ配線Ｄｃ（２・ｎ）に出力される。また，テストデータ制御信号ＴＭＤＴが「Ｌ」状態のときに，ＮＯＲ素子１７８およびインバータＩＶ１４によるＯＲ演算データはトランスファゲート１７６を通過して，データ配線Ｄｃ（２・ｎ）に出力される。
【００４８】
ここで，全てのデータ圧縮部１４２（ｎ）が，インバータＩＶ１５，ＩＶ１６を有している必要はない。何れかのデータ圧縮部１４２（ｎ）のインバータＩＶ１５，ＩＶ１６を他のデータ圧縮部１４２（ｎ）で共用することができる。
【００４９】
データ出力選択部１４３（ｎ）は，フューズセンス信号ＦＳ＿ＳＮＳに応じて，データＤｃ（２・ｎ）をデータ配線ＤＱ（ｎ），ＤＱ（ｎ＋８）のいずれに出力するかを選択する。複数の半導体記憶素子１１（ｉ）から出力されるデータが重ならないようにするためである。即ち，半導体記憶素子１１（ｉ）に応じて，圧縮されたデータをデータ配線ＤＱｏｕｔ０〜ＤＱｏｕｔ７，データ配線ＤＱｏｕｔ８〜ＤＱｏｕｔ１５に区分して出力する。データ出力選択部１４３（ｎ）は，圧縮されたデータの出力先を前記複数の出力端から選択する出力選択部として機能する。
【００５０】
データ出力選択部１４３（ｎ）は，トランスファゲート１７９，１８０，インバータＩＶ１７，ＩＶ１８により構成できる。ここで，点Ｐ１，Ｑ１はそれぞれ，点Ｐ２，Ｑ２に接続される。
フューズセンス信号ＦＳ＿ＳＮＳが「Ｈ」状態のときに，データＤｃ（２・ｎ）はトランスファゲート１７９を通過して，データ配線ＤＱ（ｎ）に出力される。また，フューズセンス信号ＦＳ＿ＳＮＳが「Ｌ」状態のときに，データＤｃ（２・ｎ）はトランスファゲート１８０を通過して，データ配線ＤＱ（ｎ＋８）に出力される。
【００５１】
ここで，全てのデータ出力選択部１４３（ｎ）が，インバータＩＶ１７，ＩＶ１８を有している必要はない。何れかのデータ出力選択部１４３（ｎ）のインバータＩＶ１７，ＩＶ１８を他のデータ出力選択部１４３（ｎ）で共用することができる。
バッファ１４４は，データのレベルの安定を図るためのものであり，２つのインバータによって構成することができる。
【００５２】
（半導体記憶装置１０の動作）
以下，半導体記憶装置１０の動作につき説明する。
図１３は，半導体記憶装置１０の動作状態を表す真理値表である。
（１）通常動作時
通常動作時には，テストモード制御信号ＴＭｏｎを「Ｌ」状態とする。この場合，フューズ１１１（ｉ）の導通／切断によりチップ選択信号ＣＳが変換され，チップ選択信号ＣＳによって選択する半導体記憶素子１１（ｉ）（メモリアレイ（ｉ））を切り換え，データの書き込み，読み出しができる。この場合，データは圧縮されず，書き込んだデータをそのまま読み出すことができる。
この結果，２つの半導体記憶素子１１（ｉ）のメモリアレイ（ｉ）を有効に利用し，半導体記憶装置１０全体でのアドレス空間が単体の半導体記憶素子１１（ｉ）の２倍とすることができる。言い換えれば，チップ選択信号ＣＳをアドレス信号ＡＤＲＳよりも上位のアドレス情報として利用することができる。
【００５３】
（２）試験時
試験時には，テストモード制御信号ＴＭｏｎを「Ｈ」状態とする。この場合，チップ選択信号ＣＳは変換されず，全ての半導体記憶素子１１（ｉ）を同時にアクセスできる。この結果，次に示すように，全ての半導体記憶素子１１（ｉ）での同時の書き込み，読み出しが可能となる。
【００５４】
・書き込み時
書き込み時には，ライトイネーブル信号ＷＥが「Ｈ」状態となり，半導体記憶素子１１（ｉ）に同一のデータが書き込まれる。このとき，書き込むデータの全ビットを「０」とするか（期待値：「０」），「１」とするか（期待値：「１」）が選択される。
【００５５】
・ 読み出し時
読み出し時には，アウトプットイネーブル信号／ＯＥが「Ｈ」状態となり，半導体記憶素子１１（ｉ）からデータが読み出される。このとき，半導体記憶素子１１（ｉ）からデータを同時に読み出すことを可能とするために，読み出されたデータがデータ圧縮部１４２（ｎ）によって圧縮される（１６ビットから８ビットへの圧縮）。また，書き込まれたデータの全ビットが「０」，「１」のいずれであるかに応じて，テストデータ制御信号ＴＭＤＴのレベルを切り換え，圧縮の方式が選択される。
【００５６】
圧縮されたデータはデータ出力選択部１４３（ｎ）によって選択される。フューズ１１１（ｉ）の導通／切断により，この選択が制御される。例えば，半導体記憶素子１１（０）では，データ配線ＤＱ０〜ＤＱ７にデータが出力され，データ配線ＤＱ８〜ＤＱ１５は高インピーダンス状態となる。また，半導体記憶素子１１（１）では，データ配線ＤＱ８〜ＤＱ１５にデータが出力され，データ配線ＤＱ０〜ＤＱ７は高インピーダンス状態となる。以上のようにして，半導体記憶素子１１（１），１１（１）それぞれからのデータがデータ配線ＤＱ０〜ＤＱ７，ＤＱ８〜ＤＱ１５に区分して出力され，データの干渉が防止される。
【００５７】
以上のように，半導体記憶装置１０の試験時に，半導体記憶素子１１（０），１１（１）への同時の書き込み（ＷＲＩＴＥ），読み出し（ＲＥＡＤ）が可能となり，試験に要する時間を約１／２に短縮できる。
【００５８】
（第２の実施の形態）
本発明の第２の実施形態を説明する。
図１４は本発明の第２実施形態に係る半導体記憶装置２０を表す模式図である。
半導体記憶装置２０は，半導体記憶素子２１（０）〜２１（３），封止部３２を有する。
本実施形態では，チップ選択信号ＣＳ１，ＣＳ２を合計２ビットとすることで，４つの半導体記憶素子２１の選択を可能としている。
【００５９】
（半導体記憶素子２１の詳細）
図１５は，半導体記憶素子２１（ｉ）の内部構成を表す模式図である（ｉ＝０〜３）。
半導体記憶素子２１（ｉ）は，フューズ（Ｆｕｓｅ）２１１（ｉ），２１２（ｉ），チップ選択信号変換制御部２２０，メモリアレイ（Ｍｅｍｏｒｙ  Ａｒｒａｙ）２３０，データ圧縮制御部（Ｄａｔａ  Ｃｏｍｐｒｅｓｓ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）２４０を有する。
【００６０】
本実施形態では，フューズ２１１，２１２の個数を２つとし，２ビットの情報を表現可能とすることで，４つの半導体記憶素子２１の識別を可能としている。この結果，チップ選択信号変換制御部２２０から出力されるフューズセンス信号ＦＳ＿ＳＮＳ１，ＦＳ＿ＳＮＳ２も２ビットとなっている。例えば，半導体記憶素子２１（０）〜２１（３）それぞれで，フューズ２１１，２１２の組み合わせを（導通，導通），（導通，切断），（切断，導通），（切断，切断）とする。
また，チップ選択信号ＣＳ１，ＣＳ２が２ビットとなったことに伴い，チップ選択信号変換制御部２２０により変換後のチップ選択信号ＣＳｉｎ１，ＣＳｉｎ２も２ビットとなっている。 
【００６１】
図１６は，チップ選択信号変換制御部２２０の内部構成の一例を表すブロック図である。
チップ選択信号変換制御部２２０は，フューズ２１１，２１２により，チップ選択信号ＣＳ１，ＣＳ２をチップ選択信号ＣＳｉｎ１，ＣＳｉｎ２へと変換するものであり，２つのヒューズラッチ部２２１，２つのチップ選択信号変換部２２２を有する。
ヒューズラッチ部２２１，チップ選択信号変換部２２２には，第１の実施形態で説明した回路構成（図４，図５）を採用することができる。
【００６２】
第１の実施形態とほぼ同様に，フューズ２１１，２１２それぞれの導通／切断に応じて，フューズセンス信号ＦＳ＿ＳＮＳ１，ＦＳ＿ＳＮＳ２は「Ｌ」状態／「Ｈ」状態となる。また，チップ選択信号変換部２２２は，フューズセンス信号ＦＳ＿ＳＮＳ１，ＦＳ＿ＳＮＳ２およびテストモード制御信号ＴＭｏｎによって，チップ選択信号ＣＳ１，ＣＳ２それぞれをチップ選択信号ＣＳｉｎ１，ＣＳｉｎ２に変換する。即ち，フューズ２１１，２１２それぞれの導通／切断に応じて，チップ選択信号ＣＳｉｎ１，ＣＳｉｎ２の極性は，チップ選択信号ＣＳ１，ＣＳ２と同一／逆転となる。
【００６３】
メモリアレイ２３０は，それぞれ１ワードのデータを記憶する複数の記憶領域を有する。
チップ選択信号ＣＳｉｎ１，ＣＳｉｎ２によって，メモリアレイ１３０（ｉ）が選択される。即ち，チップ選択信号ＣＳｉｎ１，ＣＳｉｎ２の双方が「Ｈ」状態のときメモリアレイ２３０（ｉ）が選択され，それ以外のときメモリアレイ２３０（ｉ）は選択されない。
【００６４】
フューズ２１１，２１２それぞれの導通／切断に応じて，チップ選択信号ＣＳ１，ＣＳ２がチップ選択信号ＣＳｉｎ１，ＣＳｉｎ２に変換されることで，チップ選択信号ＣＳ１，ＣＳ２による半導体記憶素子２１（ｉ）の選択が可能となる。
即ち，チップ選択信号ＣＳ１，ＣＳ２の状態の組み合わせが（「Ｈ」，「Ｈ」）の場合，フューズ２１１，２１２の導通／切断の組み合わせが（導通，導通）の半導体記憶素子２１（ｉ）が選択される（チップ選択信号ＣＳｉｎ１，ＣＳｉｎ２の状態の組み合わせが（「Ｈ」，「Ｈ」）となる。以下，同様にチップ選択信号ＣＳ１，ＣＳ２の状態の組み合わせがそれぞれ（「Ｈ」，「Ｌ」），（「Ｌ」，「Ｈ」），（「Ｌ」，「Ｌ」）の場合，フューズ２１１，２１２の導通／切断の組み合わせが（導通，切断），（切断，導通），（切断，切断）の半導体記憶素子２１（ｉ）が選択される。
【００６５】
このように，半導体記憶装置２０の外部から見れば，チップ選択信号ＣＳ１，ＣＳ２をアドレス信号ＡＤＲＳより上位のアドレスビットとして認識することが可能となる。即ち，チップ選択信号ＣＳ１，ＣＳ２と，アドレス信号ＡＤＲＳの全体によって，データを記憶する領域（アドレス）が指定される。
【００６６】
図１７は，データ圧縮制御部２４０の内部構成の一例を表すブロック図である。
データ圧縮制御部２４０は，試験時に（テストモード制御信号ＴＭｏｎが「Ｈ」状態），メモリアレイ２３０から読み出されたデータを圧縮して出力する。なお，書き込み時には，書き込み用のデータＤＱｉｎ０〜ＤＱｉｎ１５は，データ圧縮制御部１４０を通過せず，メモリアレイ２３０に直接書き込まれる。
【００６７】
データ圧縮制御部２４０は，圧縮／非圧縮切換部２４１（ｎ），データ圧縮部２４２（ｎ），データ出力選択部２４３（ｎ），バッファ２４４を有する（ｎ＝０〜３）。データＤＱｏｕｔ（４・ｎ）〜ＤＱｏｕｔ（４・ｎ＋３）に対応して，圧縮／非圧縮切換部２４１（ｎ），データ圧縮部２４２（ｎ），データ出力選択部２４３（ｎ）が配置され，全体として１６ビットのデータＤＱｏｕｔ０〜ＤＱｏｕｔ１５を１／４に圧縮し，再配置している。
【００６８】
圧縮／非圧縮切換部２４１（ｎ）は，テストモード制御信号ＴＭｏｎが「Ｈ」状態，「Ｌ」状態かに応じて，データＤＱｏｕｔ（４・ｎ）〜ＤＱｏｕｔ（４・ｎ＋３）をデータ配線Ｄａ（４・ｎ）〜Ｄａ（４・ｎ＋３），またはデータ配線Ｄｂ（４・ｎ），Ｄｂ（４・ｎ＋３）の何れかに出力する。即ち，圧縮／非圧縮切換部２４１（ｎ）は，テストモード制御信号ＴＭｏｎにより，データＤＱｏｕｔ（４・ｎ）〜ＤＱｏｕｔ（４・ｎ＋３）を圧縮するか否かを切り換える。
【００６９】
データ圧縮部２４２（ｎ）は，データＤｂ（４・ｎ）〜Ｄｂ（４・ｎ＋３）を圧縮して，データＤｃ（４・ｎ）として出力する。即ち，４ビットのデータを１ビットに圧縮する。データＤＱｏｕｔ０〜ＤＱｏｕｔ１５全体からすれば，１６ビットから４ビットにデータを圧縮する。
【００７０】
この圧縮の際に，テストデータ制御信号ＴＭＤＴによって，データ圧縮の方式が切り換えられる。即ち，テストデータ制御信号ＴＭＤＴが「Ｈ」状態のときに（データの期待値が「１」），データＤｂ（４・ｎ）〜Ｄｂ（４・ｎ＋３）がＡＮＤ演算される。また，テストデータ制御信号ＴＭＤＴが「Ｌ」状態のときに（データの期待値が「０」），データＤｂ（４・ｎ）〜Ｄｂ（４・ｎ＋３）がＯＲ演算される。
【００７１】
データ出力選択部２４３（ｎ）は，フューズセンス信号ＦＳ＿ＳＮＳ１，ＦＳ＿ＳＮＳ２に応じて，データＤｃ（４・ｎ）をデータ配線ＤＱ（ｎ），ＤＱ（ｎ＋４），ＤＱ（ｎ＋８），ＤＱ（ｎ＋１６）の４つから選択して出力する。即ち，半導体記憶素子２１（ｉ）に応じて，圧縮されたデータの出力先をデータ配線ＤＱｏｕｔ０〜ＤＱｏｕｔ３，データ配線ＤＱｏｕｔ４〜ＤＱｏｕｔ７，データ配線ＤＱｏｕｔ８〜ＤＱｏｕｔ１１，データ配線ＤＱｏｕｔ１２〜ＤＱｏｕｔ１５から選択する。フューズ２１１，２１２の導通／切断の組み合わせ（（導通），（導通，切断），（切断，導通），（切断，切断））に対応して，データ配線ＤＱｏｕｔ０〜ＤＱｏｕｔ３，ＤＱｏｕｔ４〜ＤＱｏｕｔ７，Ｑｏｕｔ８〜ＤＱｏｕｔ１１，ＤＱｏｕｔ１２〜ＤＱｏｕｔ１５が選択される。
【００７２】
（半導体記憶装置２０の動作）
以下，半導体記憶装置２０の動作につき説明する。
（１）通常動作時
通常動作時には，テストモード制御信号ＴＭｏｎを「Ｌ」状態とする。この場合，フューズ２１１，２１２の導通／切断によりチップ選択信号ＣＳ１，ＣＳ２が変換され，チップ選択信号ＣＳ１，ＣＳ２によって選択する半導体記憶素子２１（ｉ）を切り換え，データの書き込み，読み出しができる。この場合，データは圧縮されず，書き込んだデータをそのまま読み出すことができる。
この結果，４つの半導体記憶素子２１（ｉ）のメモリアレイ（ｉ）を有効に利用し，半導体記憶装置２０全体でのアドレス空間が単体の半導体記憶素子２１（ｉ）の４倍とすることができる。このとき，チップ選択信号ＣＳ１，ＣＳ２をアドレス信号ＡＤＲＳよりも上位のアドレス情報として利用できる。
【００７３】
（２）試験時
試験時には，テストモード制御信号ＴＭｏｎを「Ｈ」状態とする。この場合，チップ選択信号ＣＳ１，ＣＳ２は変換されず，全ての半導体記憶素子２１（ｉ）を同時にアクセスできる。以下のように，データの書き込み，読み出しがなされる。
・書き込み時
書き込み時には，ライトイネーブル信号ＷＥが「Ｈ」状態となり，半導体記憶素子２１（ｉ）に同一のデータが書き込まれる。このとき，書き込むデータの全ビットを「０」，「１」のいずれとするか（期待値：「０」，「１」）が選択される。
【００７４】
・ 読み出し時
読み出し時には，アウトプットイネーブル信号／ＯＥが「Ｈ」状態となり，半導体記憶素子２１（ｉ）からデータが読み出される。このとき，半導体記憶素子２１（ｉ）からデータを同時に読み出すことを可能とするために，読み出されたデータがデータ圧縮部２４２（ｎ）によって圧縮される（１６ビットから４ビットへの圧縮）。また，書き込まれたデータの全ビットが「０」，「１」のいずれであるかに応じて，テストデータ制御信号ＴＭＤＴのレベルを切り換え，圧縮の方式が選択される。
【００７５】
データ出力選択部２４３（ｎ）によって，圧縮されたデータの出力先が選択される。フューズ２１１，２１２の導通／切断の組み合わせにより，この選択が制御される。例えば，半導体記憶素子２１（０）〜２１（３）それぞれでのデータの出力先は，データ配線ＤＱ０〜ＤＱ３，ＤＱ４〜ＤＱ７，ＤＱ８〜ＤＱ１１，ＤＱ１２〜ＤＱ１５となる。
【００７６】
以上により，半導体記憶装置２０の試験時に，半導体記憶素子２１（０）〜２１（３）への同時の書き込み（ＷＲＩＴＥ），読み出し（ＲＥＡＤ）が可能となり，試験に要する時間を約１／４に短縮できる。
【００７７】
（第３実施形態）
本発明の第３の実施形態を説明する。
図１８は本発明の第３実施形態に係る半導体記憶装置３０を表す模式図である。
半導体記憶装置３０は，半導体記憶素子３１（０）〜３１（Ｍ），封止部３２を有する（Ｍ＝２Ｎ）。
図１９は，半導体記憶素子３１（ｉ）の内部構成を表す模式図である（ｉ＝０〜（Ｍ−１））。半導体記憶素子３１（ｉ）は，フューズ３１１（１）〜３１１（Ｎ），チップ選択信号変換制御部３２０，メモリアレイ３３０，データ圧縮制御部３４０を有する。
図２０は，チップ選択信号変換制御部３２０の内部構成の一例を表すブロック図である。図２１は，データ圧縮制御部３４０の内部構成の一例を表すブロック図である。
【００７８】
本実施形態は，実施形態１，２を一般化，拡張したものである。即ち，Ｍ（＝２Ｎ）個の半導体記憶素子３１から半導体記憶装置３０を構成し，Ｎビットのチップ選択信号ＣＳ（１）〜ＣＳ（Ｎ）およびＮ個のフューズ３１１（１）〜３１１（Ｎ）によって，半導体記憶素子３１を選択，アクセスする。Ｎ個のフューズ３１１（１）〜３１１（Ｎ）の導通／切断の組み合わせによって，２Ｎ個の半導体記憶素子３１を識別できる。なお，データのビット長をＫビットとする（Ｋ＝２ｐ）。
この場合，チップ選択信号ＣＳから変換されたチップ選択信号ＣＳｉｎもＬビットとなり，全ビットが「１」のチップ選択信号ＣＳｉｎが入力されるメモリアレイが選択される。
【００７９】
通常動作時においては，テストモード制御信号ＴＭｏｎを「Ｌ」状態として，Ｎビットのチップ選択信号ＣＳをＮビットのチップ選択信号ＣＳｉｎに変換し，Ｎ個のフューズ３１１の導通／切断の組み合わせによって，２Ｎ個の半導体記憶素子３１のいずれかを選択する。
一方，試験時においては，テストモード制御信号ＴＭｏｎを「Ｈ」状態として，チップ選択信号ＣＳからチップ選択信号ＣＳｉｎへの変換を停止し，２Ｎ個の半導体記憶素子３１の全てを選択可能とする。
【００８０】
試験時での書き込みでは，データの期待値を「１」，「０」のいずれとするかに応じて，全ビット「１」，全ビット「０」の書き込みを選択する。
試験時での読み出しでは，読み出されたデータを（１／２Ｎ）に圧縮する。このデータ圧縮は，データの期待値が「１」，「０」いずれであるか（テストデータ制御信号ＴＭＤＴの「Ｈ」，「Ｌ」）に応じて，ＡＮＤ演算，ＯＲ演算が選択される。さらに，圧縮されたデータの出力先をデータ配線ＤＱ（０）〜ＤＱ（Ｍ−１），ＤＱ（Ｍ）〜ＤＱ（２・Ｍ−１），…，ＤＱ（Ｋ−Ｍ）〜ＤＱ（Ｋ−１）の（Ｋ／Ｍ）個の組から選択する。
【００８１】
この結果，Ｍ（＝２Ｎ）個の半導体記憶素子３１を同時に試験することが可能となり，試験時間が約（１／２Ｎ）に短縮できる。例えば，半導体記憶素子３１が８個（Ｎ＝３）の場合，チップ選択信号ＣＳを３ビット，フューズ３１１の個数を３個，データの圧縮率を１／８とする。このようにすることで，試験時間が約１／８となる。
【００８２】
（第４の実施の形態）
本発明の第４の実施形態を説明する。
図２２は本発明の第４実施形態に係る半導体記憶装置４０を表す模式図である。
半導体記憶装置４０は，半導体記憶素子４１（０），４１（１），封止部４２を有する。
【００８３】
本実施形態では，テストデータ制御信号ＴＭＤＴに換えて，テスト時読み出し制御信号ＴＭＯＥが半導体記憶装置４０に入力される。テスト時読み出し制御信号ＴＭＯＥは，動作試験において，半導体記憶素子４１からのデータの読み出しのタイミングを制御する信号である。
第1〜第３の実施形態では，試験時に読み出されるデータを圧縮することで全ての半導体記憶素子から同時にデータを読み出していた。本実施形態では，半導体記憶素子４１からのデータの読み出しのタイミングをずらすことで，データの圧縮を不要としている。
【００８４】
図２３は，半導体記憶素子４１（ｉ）の内部構成を表す模式図である（ｉ＝０，１）。
半導体記憶素子４１（ｉ）は，フューズ４１１（ｉ），チップ選択信号変換制御部４２０，メモリアレイ４３０，アウトプットイネーブル信号変換部（ＯＥ変換部）４５０を有する。第１の実施形態でのデータ圧縮制御部１４０に換えて，アウトプットイネーブル信号変換部４５０を有する。即ち，データの圧縮に換えて，データ読み出しのタイミングを制御している。
【００８５】
チップ選択信号変換制御部４２０からのフューズセンス信号ＦＳ＿ＳＮＳは，アウトプットイネーブル信号変換部４５０に入力される。なお，チップ選択信号変換制御部４２０は，第１実施形態のチップ選択信号変換制御部１２０と同様の構成（図３〜図５）を採用できる。
メモリアレイ４３０は，データＤＱ０〜ＤＱ１５を直接入出力する。また，メモリアレイ４３０には，外部からのアウトプットイネーブル信号／ＯＥが直接には入力されず，アウトプットイネーブル信号変換部４５０で変換後のアウトプットイネーブル信号／ＯＥｉｎが入力される。
【００８６】
アウトプットイネーブル信号変換部４５０は，テストモード制御信号ＴＭｏｎ，アウトプットイネーブル信号／ＯＥ，テスト時読み出し制御信号ＴＭＯＥ，フューズセンス信号ＦＳ＿ＳＮＳを入力し，アウトプットイネーブル信号／ＯＥｉｎを出力する。即ち，テストモード制御信号ＴＭｏｎ，テスト時読み出し制御信号ＴＭＯＥ，フューズセンス信号ＦＳ＿ＳＮＳによって，アウトプットイネーブル信号／ＯＥがアウトプットイネーブル信号／ＯＥｉｎに変換される。変換されたアウトプットイネーブル信号／ＯＥｉｎによりメモリアレイ４３０からのデータの読み出しが制御される。
以上のように，アウトプットイネーブル信号変換部４５０は，第２の記憶部からの読み出しのタイミングを制御する出力タイミング制御部として機能する。
【００８７】
図２４は，アウトプットイネーブル信号変換部４５０を構成する回路の一例を表す回路図である。この例では，アウトプットイネーブル信号変換部４５０は，インバータＩＶ４１〜ＩＶ４３，ＥＸ−ＮＯＲ（排他的ＮＯＲ）素子４５１，ＮＡＮＤ素子４５２，ＮＯＲ素子４５３から構成される。
以下，アウトプットイネーブル信号変換部４５０の動作を説明する。
【００８８】
（１）通常動作時
テストモード制御信号ＴＭｏｎが「Ｌ」の場合（通常動作時），テスト時読み出し制御信号ＴＭＯＥ，フューズセンス信号ＦＳ＿ＳＮＳとは関わりなく，ＮＡＮＤ素子４５５の出力端は「Ｈ」となる。その結果，アウトプットイネーブル信号／ＯＥｉｎは，アウトプットイネーブル信号／ＯＥと同一の極性（「Ｈ」，「Ｌ」）となる。即ち，テストモード制御信号ＴＭｏｎは，アウトプットイネーブル信号／ＯＥの変換の有無を制御する。
【００８９】
（２）試験時
テストモード制御信号ＴＭｏｎが「Ｈ」の場合（試験時），テスト時読み出し制御信号ＴＭＯＥ，フューズセンス信号ＦＳ＿ＳＮＳにより，アウトプットイネーブル信号／ＯＥがアウトプットイネーブル信号／ＯＥｉｎに変換される。アウトプットイネーブル信号／ＯＥが「Ｌ」状態のときに，データの読み出しが許可される。テスト時読み出し制御信号ＴＭＯＥ，フューズセンス信号ＦＳ＿ＳＮＳにより，アウトプットイネーブル信号／ＯＥが「Ｌ」状態となる期間を制限することで，アウトプットイネーブル信号／ＯＥｉｎを生成する。
【００９０】
・フューズセンス信号ＦＳ＿ＳＮＳが「Ｌ」状態の場合
フューズセンス信号ＦＳ＿ＳＮＳが「Ｌ」状態の場合には，ＥＸ−ＮＯＲ素子４５１からテスト時読み出し制御信号ＴＭＯＥと同一極性の信号が出力される。アウトプットイネーブル信号／ＯＥとテスト時読み出し制御信号ＴＭＯＥの双方が「Ｌ」状態のときに，アウトプットイネーブル信号／ＯＥｉｎは「Ｌ」状態となり，それ以外の場合にはアウトプットイネーブル信号／ＯＥｉｎは「Ｈ」状態となる。即ち，テスト時読み出し制御信号ＴＭＯＥによって，アウトプットイネーブル信号／ＯＥでの読み出し許可期間（「Ｌ」状態の期間）を制限している。
【００９１】
・フューズセンス信号ＦＳ＿ＳＮＳが「Ｈ」状態の場合
フューズセンス信号ＦＳ＿ＳＮＳが「Ｈ」状態の場合には，ＥＸ−ＮＯＲ素子４５１からテスト時読み出し制御信号ＴＭＯＥと逆極性の信号が出力される。この結果，テスト時読み出し制御信号ＴＭＯＥが「Ｈ」状態のときにのみ，アウトプットイネーブル信号／ＯＥｉｎは「Ｌ」状態となることが可能となる。このため，テスト時読み出し制御信号ＴＭＯＥによる読み出し許可期間（「Ｌ」状態の期間）の制限が，フューズセンス信号ＦＳ＿ＳＮＳが「Ｌ」状態の場合とは逆となる。
以上のように，フューズセンス信号ＦＳ＿ＳＮＳの「Ｈ」，「Ｌ」によって，アウトプットイネーブル信号／ＯＥｉｎが「Ｌ」状態となる期間（言い換えれば，読み出しのタイミング）をずらしている。
【００９２】
図２５は，本実施形態における信号の時間的関係を表すタイミングチャートである。
時刻Ｔ１において，チップ選択信号ＣＳおよびテストモード制御信号ＴＭｏｎを「Ｈ」状態とする。この結果，半導体記憶素子４１（０），４１（１）の双方でチップ選択信号ＣＳｉｎが「Ｈ」状態となり，半導体記憶素子４１（０），４１（１）の双方が同時に試験可能となる。なお，半導体記憶素子４１（０），４１（１）それぞれでのフューズセンス信号ＦＳ＿ＳＮＳは，「Ｈ」状態および「Ｌ」状態と一定である。
【００９３】
時刻Ｔ１〜Ｔ２の間では，半導体記憶素子４１（０），４１（１）に同時にデータが書き込まれる。なお，図２５には，書き込みのための信号の図示は省略している。
【００９４】
時刻Ｔ２で，アウトプットイネーブル信号／ＯＥを「Ｌ」状態とすることで，半導体記憶素子４１（０），４１（１）からのデータの読み出しが開始される。半導体記憶素子４１（０），４１（１）それぞれからのデータの読み出しのタイミングをずらすために，テスト時読み出し制御信号ＴＭＯＥが用いられる。
【００９５】
時刻Ｔ２〜Ｔ３では，テスト時読み出し制御信号ＴＭＯＥが「Ｌ」状態であり，フューズセンス信号ＦＳ＿ＳＮＳが「Ｈ」状態の半導体記憶素子４１（０）からデータが読み出される。
時刻Ｔ３〜Ｔ４では，テスト時読み出し制御信号ＴＭＯＥが「Ｈ」状態であり，フューズセンス信号ＦＳ＿ＳＮＳが「Ｌ」状態の半導体記憶素子４１（１）からデータが読み出される。
【００９６】
以上のように，テストモード制御信号ＴＭｏｎの切り換えにより，半導体記憶素子４１（０），４１（１）からデータを同時に読み出すことが可能となる。また，データの読み出し時には，テスト時読み出し制御信号ＴＭＯＥおよびフューズ４１１の組み合わせによって，半導体記憶素子４１（０），４１（１）それぞれからのデータの読み出しのタイミングをずらすことが可能となる。この結果，出力データを圧縮しなくても，半導体記憶装置４０を試験できる。
【００９７】
本実施形態では，試験時に，半導体記憶素子４１（０），４１（１）への同時の書き込みが可能となる。また，半導体記憶素子４１（０），４１（１）からの読み出しのタイミングはテスト時読み出し制御信号ＴＭＯＥのみで制御され，多数の制御用信号を要しない。このため，半導体記憶素子４１（０），４１（１）からの読み出しは，これらを別個に制御する場合と比較して，比較的短時間で済む。
即ち，試験時において，書き込み時間が半減し，読み出しの時間がやや短縮される。このようにして，本実施形態においても試験時間の短縮化を図れる。
【００９８】
（その他の実施形態）
本発明の実施形態は上記の実施形態に限られず拡張，変更可能であり，拡張，変更した実施形態も本発明の技術的範囲に含まれる。
（１）上記実施形態では，半導体記憶素子を互いに識別する識別情報をフューズに保持し，フューズラッチ部によってフューズから情報を読み出している。フューズに換えて，他の記憶手段，例えば，フラッシュメモリを用い，これから識別情報を読み出すことも可能である。
【００９９】
（２）上記実施形態では，識別情報に基づいてチップ選択信号ＣＳを変換することで，半導体記憶素子の選択等を可能としている。即ち，他の制御信号は，原則として変換せず，チップ選択信号ＣＳのみを変換している。
これに対して，他の制御信号（例えば，アウトプットイネーブル信号／ＯＥ，ライトイネーブル信号ＷＥ）を識別情報に基づいて変換することで，半導体記憶素子の選択的な読み出し，書き込みを可能とすることもできる。第４の実施形態は，この一例を表現している。
【０１００】
第２，第３の実施形態では，チップ選択信号ＣＳのビット数を増加することで，より多くの半導体記憶素子の選択等を可能としている。これと同様のことが，アウトプットイネーブル信号／ＯＥ，ライトイネーブル信号ＷＥについても言える。即ち，これらの信号のビット数を増加することで，より多くの半導体記憶素子への選択的な書き込み，読み出しが可能となる。この場合，識別情報のビット数も信号のビット数に対応して増やすことになる。
【０１０１】
以上のように，チップ選択信号ＣＳのみならず，他の制御信号でも，識別情報による変換により，半導体記憶素子の選択的なアクセスが可能となる。また，試験時には変換を解除することで，複数の半導体記憶素子の同時平行的な試験が可能となる。
【０１０２】
これらの制御信号の変換の組み合わせとして，例えば，次のようなものが考えられる。
１）チップ選択信号ＣＳのみの変換（第１〜第３の実施形態に対応）
２）チップ選択信号ＣＳ，およびアウトプットイネーブル信号／ＯＥの変換（第４の実施形態に対応）
３）チップ選択信号ＣＳ，およびライトイネーブル信号ＷＥの変換
４）アウトプットイネーブル信号／ＯＥ，およびライトイネーブル信号ＷＥの変換
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１実施形態に係る半導体記憶装置を表す模式図である。
【図２】第１実施形態に係る半導体記憶素子の内部構成を表す模式図である。
【図３】チップ選択信号変換制御部の内部構成の一例を表すブロック図である。
【図４】ヒューズラッチ部の一例を表す回路図である。
【図５】チップ選択信号変換部の一例を表す回路図である。
【図６】通常動作時での半導体記憶素子の選択／非選択状態を表すタイミングチャートである。
【図７】動作試験時での半導体記憶素子の選択／非選択状態を表すタイミングチャートである。
【図８】データ圧縮制御部の内部構成の一例を表すブロック図である。
【図９】圧縮／非圧縮切換部の一例を表す回路図である。
【図１０】データ圧縮部の一例を表す回路図である。
【図１１】データ出力選択部の一例を表す回路図である。
【図１２】バッファの一例を表す回路図である。
【図１３】半導体記憶装置の動作状態を表す真理値表である。
【図１４】本発明の第２実施形態に係る半導体記憶装置を表す模式図である。
【図１５】第２実施形態に係る半導体記憶素子の内部構成を表す模式図である。
【図１６】チップ選択信号変換制御部の内部構成の一例を表すブロック図である。
【図１７】データ圧縮制御部の内部構成の一例を表すブロック図である。
【図１８】本発明の第３実施形態に係る半導体記憶装置を表す模式図である。
【図１９】第３実施形態に係る半導体記憶素子の内部構成を表す模式図である。
【図２０】チップ選択信号変換制御部の内部構成の一例を表すブロック図である。
【図２１】データ圧縮制御部の内部構成の一例を表すブロック図である。
【図２２】本発明の第４実施形態に係る半導体記憶装置を表す模式図である。
【図２３】第４実施形態に係る半導体記憶素子の内部構成を表す模式図である。
【図２４】アウトプットイネーブル信号変換部を構成する回路の一例を表す回路図である。
【図２５】第４の実施形態における信号の時間的関係を表すタイミングチャートである。
【符号の説明】
【０１０４】
１０…半導体記憶装置、１１…半導体記憶素子、１２…封止部、１１１…フューズ、１２０…チップ選択信号変換制御部、１２１…ヒューズラッチ部、１２２…チップ選択信号変換部、１３０…メモリアレイ、１４０…データ圧縮制御部、１４１…圧縮／非圧縮切換部、１４２…データ圧縮部、１４３…データ出力選択部、１４４…バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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