(57)【要約】【課題】不揮発性メモリのメモリセルを高集積化する。【解決手段】相変化メモリ４０は、相変化素子とトランジスタから構成されるメモリセルが半導体基板上に４段積層形成される。ソース線ＳＬは、半導体基板側に並列に複数本設けられる。ソース線ＳＬ上に設けられるワード線ＷＬとメモリセル上部に設けられるビット線ＢＬは、それぞれソース線ＳＬとは直行して、並列に複数本設けられる。メモリセルのトランジスタのゲートＧａｔｅは、それぞれ絶縁膜で分離形成され、ビット線ＢＬと逆方向に引き出される。ソース線ＳＬ、ワード線ＷＬ、ビット線ＢＬ、及びゲートＧａｔｅは、それぞれビアを介して配線層に接続される。【選択図】図１
2008160004.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、相変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層された第１のメモリセルアレイと、
前記半導体基板上に設けられ、前記第１のメモリセルアレイと同一構成を有し、前記第１のメモリセルアレイとはＸ方向に並列配置される第２のメモリセルアレイと、
前記半導体基板上に設けられ、前記第１のメモリセルアレイと同一構成を有し、前記第１のメモリセルアレイとはＹ方向に並列配置される第３のメモリセルアレイと、
を具備し、前記第１乃至第３のメモリセルアレイの各層の前記縦型メモリセルトランジスタは、ゲートに同じ電圧が印加されることを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に設けられた縦型トランジスタと、前記縦型トランジスタ上に設けられ、前記縦型トランジスタに接続され、相変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層されたメモリセルアレイとを有する第１のユニットセルと、
前記半導体基板上に設けられ、前記第１のユニットセルと同一構成を有し、前記第１のユニットセルとはＸ方向に並列配置される第２のユニットセルと、
前記半導体基板上に設けられ、前記第１のユニットセルと同一構成を有し、前記第１のユニットセルとはＹ方向に並列配置される第３のユニットセルと、
を具備し、前記第１乃至第３のユニットセルの各層の前記縦型メモリセルトランジスタは、ゲートに同じ電圧が印加されることを特徴とする半導体記憶装置。
【請求項３】
半導体基板上に設けられ、抵抗変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層された第１のメモリセルアレイと、
前記半導体基板上に設けられ、前記第１のメモリセルアレイと同一構成を有し、前記第１のメモリセルアレイとはＸ方向に並列配置される第２のメモリセルアレイと、
前記半導体基板上に設けられ、前記第１のメモリセルアレイと同一構成を有し、前記第１のメモリセルアレイとはＹ方向に並列配置される第３のメモリセルアレイと、
を具備し、前記第１乃至第３のメモリセルアレイの各層の前記縦型メモリセルトランジスタは、ゲートに同じ電圧が印加されることを特徴とする半導体記憶装置。
【請求項４】
前記縦型メモリセルトランジスタは、Ｄｔｙｐｅ  ＭＯＳトランジスタ或いはＤｔｙｐｅ  ＭＩＳトランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
半導体基板上に相変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層される半導体記憶装置の製造方法であって、
前記半導体基板上に、層間絶縁膜を介して第１のシリコン膜を積層形成する工程と、積層形成された前記層間絶縁膜及び前記第１のシリコン膜を選択的にエッチングし、開口部を設ける工程と、
露出された前記開口部の前記第１のシリコン膜の側面をエッチングし、前記第１のシリコン膜を前記層間絶縁膜の側面よりも後退させる工程と、
後退された前記第１のシリコン膜の側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜形成後、第２のシリコン膜、反応防止膜、相変化膜、及び絶縁膜を順次積層形成する工程と、
前記半導体基板上の前記絶縁膜、前記相変化膜、前記反応防止膜、及び第２のシリコン膜を研磨除去し、前記開口部に埋設された前記絶縁膜、前記相変化膜、前記反応防止膜、及び第２のシリコン膜を残置する工程と、
最上層の前記層間絶縁膜及び前記絶縁膜をエッチバックし、最上層の前記層間絶縁膜及び前記絶縁膜の表面を選択的に除去する工程と、
露出された前記第２のシリコン膜及び前記相変化膜上に第３のシリコン膜を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリデバイスに関する。
【背景技術】
【０００２】
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）、ＭＲＡＭ（Magnetic  Random  Access  Memory）、ＰＲＡＭ（Phase  Change  Random  Access  Memory）、或いはＲＲＡＭ（Resistive  Random  Access  Memory）などがある。ＰＲＡＭ（相変化メモリ）は、相変化素子とトランジスタからメモリセルが構成される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているＰＲＡＭ（相変化メモリ）のメモリセルを高集積化するには、相変化素子及びトランジスタの平面方向の微細化が必要となる。ところが、平面方向の微細化にはリソグラフィーの限界により、物理的限界が生じるという問題点がある。また、メモリセルを微細化すると相変化素子及びトランジスタの特性が劣化して、所望の特性を維持できないという問題点がある。また、ＲＲＡＭなども同様の問題点を有する。
【特許文献１】特開２００４−１５８８５４号公報（頁１４、図１及び２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、不揮発性メモリのメモリセルが半導体基板上に積層形成される半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、半導体基板上に設けられ、相変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層された第１のメモリセルアレイと、前記半導体基板上に設けられ、前記第１のメモリセルアレイと同一構成を有し、前記第１のメモリセルアレイとはＸ方向に並列配置される第２のメモリセルアレイと、前記半導体基板上に設けられ、前記第１のメモリセルアレイと同一構成を有し、前記第１のメモリセルアレイとはＹ方向に並列配置される第３のメモリセルアレイとを具備し、前記第１乃至第３のメモリセルアレイの各層の前記縦型メモリセルトランジスタは、ゲートに同じ電圧が印加されることを特徴とする。
【０００６】
更に、本発明の一態様の半導体記憶装置の製造方法は、半導体基板上に相変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層される半導体記憶装置の製造方法であって、前記半導体基板上に、層間絶縁膜を介して第１のシリコン膜を積層形成する工程と、積層形成された前記層間絶縁膜及び前記第１のシリコン膜を選択的にエッチングし、開口部を設ける工程と、露出された前記開口部の前記第１のシリコン膜の側面をエッチングし、前記第１のシリコン膜を前記層間絶縁膜の側面よりも後退させる工程と、後退された前記第１のシリコン膜の側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜形成後、第２のシリコン膜、反応防止膜、相変化膜、及び絶縁膜を順次積層形成する工程と、前記半導体基板上の前記絶縁膜、前記相変化膜、前記反応防止膜、及び第２のシリコン膜を研磨除去し、前記開口部に埋設された前記絶縁膜、前記相変化膜、前記反応防止膜、及び第２のシリコン膜を残置する工程と、最上層の前記層間絶縁膜及び前記絶縁膜をエッチバックし、最上層の前記層間絶縁膜及び前記絶縁膜の表面を選択的に除去する工程と、露出された前記第２のシリコン膜及び前記相変化膜上に第３のシリコン膜を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、不揮発性メモリのメモリセルが半導体基板上に積層形成される半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１は相変化メモリの構造を示す俯瞰図、図２は図１の断面図、図２（ａ）は図１のＡ−Ａ線に沿う断面図、図２（ｂ）は図１のＢ−Ｂ線に沿う断面図、図３は相変化メモリのメモリセル部を示す図、図３（ａ）は断面図、図３（ｂ）はメモリセルを説明する図、図３（ｃ）はメモリセル部の等価回路を示す図である。本実施例では、相変化メモリセルを半導体基板上に積層形成し、メモリセル部を３次元化している。
【００１０】
図１に示すように、半導体記憶装置としての相変化メモリ４０は、相変化素子とメモリセルトランジスタから構成されるメモリセル（１ｂｉｔ）が半導体基板上に積層形成される３次元ＰＲＡＭ（Phase  Change  Random  Access  Memory）である。ここでは、相変化メモリ４０のメモリセル部の引き出し部や入出力部などの図示及び説明は省略する。
【００１１】
ソース線ＳＬは、半導体基板側に並列に複数本設けられる。ソース線ＳＬ上に設けられるワード線ＷＬとメモリセル上部に設けられるビット線ＢＬは、それぞれソース線ＳＬとは直行して、並列に複数本設けられる。メモリセルのトランジスタのゲートＧａｔｅは、それぞれ絶縁膜で分離形成され、ビット線ＢＬと逆方向に引き出される。ソース線ＳＬ、ワード線ＷＬ、ビット線ＢＬ、及びゲートＧａｔｅは、それぞれビアを介して配線層に接続される。
【００１２】
図２に示すように、半導体基板１上（第一主面）には、層間絶縁膜としての絶縁膜２を介して配線層３が設けられる。配線層３の間には、層間絶縁膜としての絶縁膜４が埋設される。配線層３上には、絶縁膜５及び６と絶縁膜８の間にシリコン膜７が形成される。シリコン膜７の一側面（図１のＡ−Ａ線方向）には、シリコン膜７に接するゲート絶縁膜９とゲート絶縁膜９に接するシリコン膜１０とが埋設される。一方、シリコン膜７の他側面（図１のＡ−Ａ線方向）には、層間絶縁膜としての絶縁膜１１が埋設される。なお、図２（ｂ）（図１のＢ−Ｂ線方向）では、絶縁膜１１は埋設されない。
【００１３】
絶縁膜８上には、層間絶縁膜としての絶縁膜１２及び１３を介してシリコン膜１４が設けられる。シリコン膜１４の側面にはゲート絶縁膜２２が設けられる。シリコン膜１４上には、層間絶縁膜としての絶縁膜１５を介してシリコン膜１６が設けられる。シリコン膜１６の側面にはゲート絶縁膜２２設けられる。シリコン膜１６上には、層間絶縁膜としての絶縁膜１７を介してシリコン膜１８が設けられる。シリコン膜１８の側面にはゲート絶縁膜２２が設けられる。シリコン膜１８上には、層間絶縁膜としての絶縁膜１９を介してシリコン膜２０が設けられる。シリコン膜２０の側面にはゲート絶縁膜２２が設けられる。ゲート絶縁膜２２上には、層間絶縁膜としての絶縁膜２１が設けられる。
【００１４】
シリコン膜１０上には、ゲート絶縁膜２２、絶縁膜１２、絶縁膜１３、絶縁膜１５、絶縁膜１７、絶縁膜１９、及び絶縁膜２１の側面にＵ字状のシリコン膜２３が埋設される。シリコン膜２３は、シリコン膜１０と接続される。
【００１５】
シリコン膜２３上（表面及び側面）には、反応防止膜２４、相変化膜２５、及び層間絶縁膜としての絶縁膜２６が積層形成される。絶縁膜２６上（表面及び側面）には放熱膜２７が埋設される。絶縁膜２１上には、シリコン膜２８が設けられる。シリコン膜２８は、シリコン膜２３及び相変化膜２５と接続され、放熱膜２７とは層間絶縁膜としての絶縁膜３０により絶縁分離される。シリコン膜２８上には、層間絶縁膜としての絶縁膜２９が設けられる。なお、絶縁膜２９上に設けられる配線層、層間絶縁膜、及び表面保護膜については、図示及び説明を省略する。
【００１６】
ここで、シリコン膜７、１０、１４、１６、１８、２０、２３、及び２８には、例えばＮ型不純物を有するアモルファスシリコン膜を用いている。相変化膜２５には、例えばＧＳＴ（ＧｅＳｂＴｅ  カルコゲナイト）膜を用いている。反応防止膜２４は、シリコン膜１０及び２３と相変化膜２５とが相変化メモリ４０の製造工程等の熱処理工程で反応するのを防止し、メモリセルを構成するトランジスタと相変化膜２５との電気的に接続する役割をする。反応防止膜２４には、例えば厚さが非常に薄いシリコン窒化膜（ＳｉＮ）を用いている。メモリセルの動作時には、トランジスタと相変化膜２５の間に、例えば数十μＡから数百μＡの電流を流すことができる。放熱膜２７は、メモリセルの動作時に相変化膜２５で発生する熱を輻射し、熱分散させるために設けられたものであり、例えば窒化チタン（ＴｉＮ）膜を用いている。
【００１７】
図３に示すように、配線層４上に形成される縦型トランジスタＴＲ５は、ゲート電極がシリコン膜７、ゲート絶縁膜がゲート絶縁膜９、チャネル層及びバックゲートがシリコン膜１０である。ここで、縦型トランジスタとはトランジスタのチャネル部分が半導体基板１に対して上下方向に形成されるものをいう。トランジスタＴＲ５は、ソース及びドレインの一方がソース線ＳＬに接続され、ソース及びドレインの他方が１段目のメモリセルに接続され、ゲートがワード線ＷＬに接続される。ここで、ソース線ＳＬは、ドライバトランジスタＤＴＲＳＬ１により制御される。ワード線は、ドライバトランジスタＤＴＲＷＬ１により制御される。ここで、トランジスタＴＲ１乃至ＴＲ４は、メモリセルトランジスタである。
【００１８】
メモリセルの１段目は、ゲート電極がシリコン膜１４、ゲート絶縁膜がゲート絶縁膜２２、チャネル層及びバックゲートがシリコン膜２３から構成されるトランジスタＴＲ１と相変化膜２４から構成される相変化素子ＳＲ１からなる。トランジスタＴＲ１は、ソース及びドレインの一方が相変化素子ＳＲ１の一端及びトランジスタＴＲ５のソース及びドレインの他方に接続され、ソース及びドレインの他方が相変化素子ＳＲ１の他端に接続され、ゲートがゲートＧ１に接続される。
【００１９】
メモリセルの２段目は、ゲート電極がシリコン膜１６、ゲート絶縁膜がゲート絶縁膜２２、チャネル層及びバックゲートがシリコン膜２３から構成されるトランジスタＴＲ２と相変化膜２４から構成される相変化素子ＳＲ２からなる。トランジスタＴＲ２は、ソース及びドレインの一方が相変化素子ＳＲ２の一端及びトランジスタＴＲ１のソース及びドレインの他方に接続され、ソース及びドレインの他方が相変化素子ＳＲ２の他端に接続され、ゲートがゲートＧ２に接続される。
【００２０】
メモリセルの３段目は、ゲート電極がシリコン膜１８、ゲート絶縁膜がゲート絶縁膜２２、チャネル層及びバックゲートがシリコン膜２３から構成されるトランジスタＴＲ３と相変化膜２４から構成される相変化素子ＳＲ３からなる。トランジスタＴＲ３は、ソース及びドレインの一方が相変化素子ＳＲ３の一端及びトランジスタＴＲ２のソース及びドレインの他方に接続され、ソース及びドレインの他方が相変化素子ＳＲ３の他端に接続され、ゲートがゲートＧ３に接続される。
【００２１】
メモリセルの４段目は、ゲート電極がシリコン膜２０、ゲート絶縁膜がゲート絶縁膜２２、チャネル層及びバックゲートがシリコン膜２３から構成されるトランジスタＴＲ４と相変化膜２４から構成される相変化素子ＳＲ４からなる。トランジスタＴＲ４は、ソース及びドレインの一方が相変化素子ＳＲ４の一端及びトランジスタＴＲ３のソース及びドレインの他方に接続され、ソース及びドレインの他方が相変化素子ＳＲ４の他端及びビット線ＢＬに接続され、ゲートがゲートＧ４に接続される。
【００２２】
ゲートＧ１はドライバトランジスタＤＴＲＧ１により制御され、ゲートＧ２はドライバトランジスタＤＴＲＧ２により制御され、ゲートＧ３はドライバトランジスタＤＴＲＧ３により制御され、ゲートＧ４はドライバトランジスタＤＴＲＧ４により制御される。ビット線ＢＬは、ドライバトランジスタＤＴＲＢＬ１により制御される。トランジスタＴＲ１乃至ＴＲ５は、縦型トランジスタのＤｔｐｙｅ（ノーマリオン）Ｎｃｈ  ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）である。なお、ＭＩＳＦＥＴは、ＭＩＳトランジスタとも呼称される。
【００２３】
ここで、メモリセルが４段積層されるメモリセルアレイと縦型トランジスタＴＲ５は、単一なユニットセルを構成し、このユニットセルが半導体基板１上にＸ方向及びＹ方向に３次元的に複数配置される。
【００２４】
次に、相変化メモリの動作について図４及び図５を参照して説明する。図４は相変化メモリの動作を説明する等価回路図、図５は相変化メモリの動作を説明する図である。
【００２５】
図４に示すように、相変化メモリ４０のメモリセル部には、例えばビット線ＢＬ１とソース線ＳＬ１の間にメモリセルが４段積層されたメモリセルアレイとメモリセルアレイに接続される縦型トランジスタとから構成されるユニットセルが並列配置される。並列配置される縦型トランジスタのゲートにそれぞれワード線が接続される。並列配置されるメモリセルアレイを構成する１段目のトランジスタのゲートにゲートＧ１が接続され、並列配置されるメモリセルアレイを構成する２段目のトランジスタのゲートにゲートＧ２が接続され、並列配置されるメモリセルアレイを構成する３段目のトランジスタのゲートにゲートＧ３が接続され、並列配置されるメモリセルアレイを構成する４段目のトランジスタのゲートにゲートＧ４が接続される。つまり、縦型トランジスタ及びメモリセルのトランジスタのゲートは、層内においてすべて等電位で動作させている。
【００２６】
図５に示すように、例えば、ソース線ＳＬ１、ビット線ＢＬ１、ワード線ＷＬ２、及びゲートＧ２で選択されるトランジスタＴＲ１１及び相変化素子ＳＲ１１から構成されるメモリセルを選択ｂｉｔとして動作させる場合、Ｒｅａｄ動作（読み出し動作）では、ワード線ＷＬ２を、トランジスタの閾値電圧、例えば＋１ＶであるＶｏｎに設定し、他のワード線を接地電位である、例えば０ＶであるＶｏｆｆに設定する。読み出したいｂｉｔに接続されるゲートＧ２をＶｏｆｆに設定し、他のゲートをＶｏｎに設定する。ソース線ＳＬを０Ｖ（ゼロＶ）に設定し、ビット線ＢＬ１を読み出し電圧Ｖｒｅａｄに設定してビット線ＢＬ１に流れる電流の大きさを読み出すことによりｂｉｔ情報を読み出すことができる。
【００２７】
Ｓｅｔ動作（書き込み動作）では、ワード線ＷＬ２を、トランジスタの閾値電圧、例えば＋１ＶであるＶｏｎに設定し、他のワード線を接地電位である、例えば０ＶであるＶｏｆｆに設定する。読み出したいｂｉｔに接続されるゲートＧ２をＶｏｆｆに設定し、他のゲートをＶｏｎに設定する。ソース線ＳＬを０Ｖ（ゼロＶ）に設定し、ビット線ＢＬ１をセット電圧Ｖｓｅｔに設定する。セット電圧Ｖｓｅｔにより、相変化素子ＳＲ１１に比較的小さな電流が流れ、相変化膜が多結晶化される（低抵抗の“１”の状態となる）。
【００２８】
Ｒｅｓｅｔ動作（消去動作）では、ワード線ＷＬ２を、トランジスタの閾値電圧、例えば＋１ＶであるＶｏｎに設定し、他のワード線を接地電位である、例えば０ＶであるＶｏｆｆに設定する。読み出したいｂｉｔに接続されるゲートＧ２をＶｏｆｆに設定し、他のゲートをＶｏｎに設定する。ソース線ＳＬを０Ｖ（ゼロＶ）に設定し、ビット線ＢＬ１をリセット電圧Ｖｒｅｓｅｔに設定する。リセット電圧Ｖｒｅｓｅｔにより、相変化素子ＳＲ１１に比較的大きな電流が流れ、相変化膜がアモルファス化される（高抵抗の“０”の状態となる）。
【００２９】
次に、相変化メモリの製造方法について、図６乃至図１８を参照して説明する。図６乃至図１８は相変化メモリの製造工程を示す断面図である。なお、図６（ａ）乃至図１８（ａ）は相変化メモリの表面図、図６（ｂ）乃至図１８（ｂ）は、図６（ａ）のＣ−Ｃ線に沿う相変化メモリの断面図、図６（ｃ）乃至図１８（ｃ）は、図６（ａ）のＤ−Ｄ線に沿う相変化メモリの断面図である。
【００３０】
図６に示すように、まず、半導体基板１上（第一主面）に絶縁膜２及び配線層３を選択的に積層形成する。ここで、配線層３には、例えばＷ（タングステン）を用いているが、Ｎ＋（Ｎ型不純物が高濃度にドープされた）多結晶シリコン膜などを用いてもよい。配線層３はソース線ＳＬに使用される。
【００３１】
次に、図７に示すように、選択的に積層形成された絶縁膜２及び配線層３の間に、絶縁膜４を埋設する。埋設方法は、例えば絶縁膜４を絶縁膜２及び配線層３の膜厚以上堆積してから、ＣＭＰ（Chemical  Mechanical  Polishing）法を用いて配線層３表面が露出するまで絶縁膜４を研磨する。配線層３及び絶縁膜４上に、絶縁膜５、絶縁膜６、N型不純物がドープされたアモルファスシリコンからなるシリコン膜７、及び絶縁膜８を積層形成する。ここで、絶縁膜５には、例えばシリコン窒化（ＳｉＮ）膜を用いている。シリコン膜７にはアモルファスシリコン膜を用いているが、Ｎ型不純物を有する多結晶シリコン膜を用いてもよい。
【００３２】
続いて、図８に示すように、縦型トランジスタ形成用として、配線層３上の絶縁膜８、シリコン膜７、絶縁膜６、及び絶縁膜５を選択的にエッチング除去し、配線層３の表面が露出する丸型の第１の開口部を形成する。シリコン膜７の露出した側面部にゲート絶縁膜９を形成する。ここでは、配線層３上、及び露出した絶縁膜６及び８部にもゲート絶縁膜９を形成している。第１の開口部を丸型にしているが、四角形などの多角形の形状にしてもよい。
【００３３】
そして、図９に示すように、配線層３上、及び絶縁膜８上のゲート絶縁膜９を選択的にエッチング除去し、配線層３の上面を露出させる。選択的エッチング法としては、例えばＲＩＥ（Reactive  Ion  Etching）を用いる。N型不純物がドープされたアモルファスシリコンからなるシリコン膜１０を第１の開口部に埋設する。埋設方法は、例えばシリコン膜１０を絶縁膜５、絶縁膜６、シリコン膜７、及び絶縁膜８の膜厚以上堆積してから、ＣＭＰ（Chemical  Mechanical  Polishing）法を用いて絶縁膜８表面が露出するまでシリコン膜１０を研磨する。ここでは、シリコン膜１０にアモルファスシリコン膜を用いているが、Ｎ型不純物を有する多結晶シリコン膜を用いてもよい。
【００３４】
次に、図１０に示すように、ソース線ＳＬである配線層３が延在する方向（Ｄ−Ｄ線方向）の絶縁膜８、シリコン膜７、及び絶縁膜６を選択的にエッチング除去し、絶縁膜５の上部を露出させて第２の開口部を形成する。絶縁膜１１を第２の開口部に埋設する。第２の開口部により、ワード線ＷＬが切り出される。
【００３５】
続いて、図１１に示すように、絶縁膜８、ゲート絶縁膜９、及びシリコン膜１０上に、絶縁膜１２、絶縁膜１３、シリコン膜１４、絶縁膜１５、シリコン膜１６、絶縁膜１７、シリコン膜１８、絶縁膜１９、シリコン膜２０、及び絶縁膜２１を順次積層形成する。ここで、絶縁膜１２には、例えばシリコン窒化（ＳｉＮ）膜を用いている。シリコン膜１４、シリコン膜１６、シリコン膜１８、及びシリコン膜２０には、N型不純物が高濃度にドープされたアモルファスシリコン膜を用いているが、N型不純物が高濃度にドープされた多結晶シリコン膜を用いてもよい。シリコン膜１０上の絶縁膜２１、シリコン膜２０、絶縁膜１９、シリコン膜１８、絶縁膜１７、シリコン膜１６、絶縁膜１５、シリコン膜１４、及び絶縁膜１３を選択的にエッチング除去し、絶縁膜１２の上面を露出させて第３の開口部を形成する。この第３の開口部により、メモリセルを構成するトランジスタ及び相変化素子の形状が決まる。即ち、１度のフォトリソグラフィー工程でトランジスタ及び相変化素子の形状を決めることができる（詳細はこれ以降のステップで説明する）。
【００３６】
ここでは、第３の開口部を第１の開口部と同一形状（丸型）にしているが、四角形などの多角形の形状にしてもよい。この場合、第３の開口部を第１の開口部と同一形状にするのが好ましい。
【００３７】
そして、図１２に示すように、例えば等方性エッチングであるＣＤＥ（Chemical  Dry  Etching）法を用いて、シリコン膜１４、シリコン膜１６、シリコン膜１８、及びシリコン膜２０の側面部をエッチング除去し、後退させる。ここで、ＣＤＥ法は、ＳｉＮ膜である絶縁膜１２などに対してシリコン膜のエッチング速度が大きな条件（選択比大）を使用している。
【００３８】
次に、図１３に示すように、シリコン膜１４、シリコン膜１６、シリコン膜１８、及びシリコン膜２０の側面にゲート絶縁膜２２を形成する。ここでは、ゲート絶縁膜２２に、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）を用いているが、シリコン膜を熱酸化したシリコン酸化膜を用いてもよい。その場合、メモリセルトランジスタは、ＭＯＳトランジスタとなる。ゲート絶縁膜２２形成後、第３の開口部にシリコン膜２３を形成し、絶縁膜２１上のシリコン膜２３と、シリコン膜１０上の絶縁膜１２及びシリコン膜２３とを選択的にエッチング除去する。選択的エッチング法としては、例えばＲＩＥ（Reactive  Ion  Etching）を用いる。ここで、シリコン膜２３には、N型不純物がドープされたアモルファスシリコン膜を用いているが、N型不純物がドープされた多結晶シリコン膜を用いてもよい。シリコン膜２３は、この工程以降でゲート絶縁膜２２を保護する役割をする。
【００３９】
続いて、図１４に示すように、シリコン膜２３、反応防止膜２４、相変化膜２５、絶縁膜２６、及び放熱膜２７を順次積層形成する。ここで、シリコン膜２３は、シリコン膜１０に接続される。反応防止膜２４には、例えば厚さが略１ｎｍのシリコン窒化膜（ＳｉＮ）を用いている。相変化膜２５には、ＧＳＴ（ＧｅＳｂＴｅ  カルコゲナイト）を用いているが、ＡｓＳｂＴｅ、ＳｅＳｂＴｅ、或いはその添加物（Ｏ（酸素）、Ｎ（窒素）或いはＳｉ（シリコン）が添加されたもの）などを用いてもよい。放熱膜２７には、窒化チタン（ＴｉＮ）膜を用いているが、タングステン（W）やアルミニウム（ＡＬ）などの金属を用いてもよい。
【００４０】
そして、図１５に示すように、ＣＭＰ（Chemical  Mechanical  Polishing）法を用いて配線層２１表面が露出するまで研磨し、相変化メモリ４０の表面を平坦化する。平坦化後、放熱膜２７の上部をエッチバックする。
【００４１】
次に、図１６に示すように、相変化メモリ４０の表面に絶縁膜３０を形成し、ＣＭＰ（Chemical  Mechanical  Polishing）法を用いて配線層２１表面が露出するまで研磨し、相変化メモリ４０の表面を平坦化する。これにより、絶縁膜３０が放熱膜２７の上面に残置される。
【００４２】
続いて、図１７に示すように、相変化メモリ４０の表面の絶縁膜をエッチバックして、シリコン膜２３及び相変化膜２５の上部を露出させる。ここでは、絶縁膜３０も一部エッチバックされるが、放熱膜２７の上面に残置される。
【００４３】
そして、図１８に示すように、相変化メモリ４０の表面にシリコン膜２８を形成し、ビット線ＢＬとなる領域以外を選択的にエッチング除去する。絶縁膜２９を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、相変化メモリ（ＰＲＡＭ）４０が完成する。
【００４４】
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板１上に、縦型トランジスタと、相変化素子及びトランジスタからなるメモリセルが４段積層されたメモリセルアレイとから構成されるユニットセルが設けられる。ソース線ＳＬは、半導体基板側に並列に複数本設けられる。ソース線ＳＬ上に設けられるワード線ＷＬとメモリセル上部に設けられるビット線ＢＬは、それぞれソース線ＳＬとは直行して、並列に複数本設けられる。メモリセルのトランジスタのゲートＧａｔｅは、それぞれ絶縁膜で分離形成され、ビット線ＢＬと逆方向に引き出される。ソース線ＳＬ、ワード線ＷＬ、ビット線ＢＬ、及びゲートＧａｔｅは、それぞれビアを介して配線層に接続される。配線層４上に形成される縦型トランジスタＴＲ５は、ソース及びドレインの一方がソース線ＳＬに接続され、ソース及びドレインの他方が１段目のメモリセルに接続され、ゲートがワード線ＷＬに接続される。１段目のメモリセルのトランジスタＴＲ１は、ソース及びドレインの一方がトランジスタＴＲ５のソース及びドレインの他方及び１段目のメモリセルの相変化素子ＳＲ１の一端に接続され、ソース及びドレインの他方が相変化素子ＳＲ１の他端に接続され、ゲートがゲートＧ１に接続される。２段目のメモリセルのトランジスタＴＲ２は、ソース及びドレインの一方がトランジスタＴＲ１のソース及びドレインの他方及び１段目のメモリセルの相変化素子ＳＲ１と２段目のメモリセルの相変化素子ＳＲ２の間に接続され、ソース及びドレインの他方が２段目のメモリセルの相変化素子ＳＲ２と３段目のメモリセルの相変化素子ＳＲ３の間に接続され、ゲートがゲートＧ２に接続される。３段目のメモリセルのトランジスタＴＲ３は、ソース及びドレインの一方がトランジスタＴＲ２のソース及びドレインの他方及び２段目のメモリセルの相変化素子ＳＲ２と３段目のメモリセルの相変化素子ＳＲ３の間に接続され、ソース及びドレインの他方が３段目のメモリセルの相変化素子ＳＲ３と４段目のメモリセルの相変化素子ＳＲ４の間に接続され、ゲートがゲートＧ３に接続される。４段目のメモリセルのトランジスタＴＲ４は、ソース及びドレインの一方がトランジスタＴＲ３のソース及びドレインの他方及び３段目のメモリセルの相変化素子ＳＲ３と４段目のメモリセルの相変化素子ＳＲ４の間に接続され、ソース及びドレインの他方がビット線ＢＬと４段目のメモリセルの相変化素子ＳＲ４の他端に接続され、ゲートがゲートＧ４に接続される。縦型トランジスタＴＲ５及び４段構成のメモリセルのトランジスタ及び相変化素子は、１度のフォトリソグラフィー工程で形状が決められる。ゲートＧ１乃至Ｇ４は、それぞれ絶縁膜を介して半導体基板１上に板状に配置形成される。
【００４５】
このため、ワード線ＷＬ、ビット線ＢＬが各層毎にそれぞれ独立して設けられ、メモリセルの積層段数に関係せず、１度のフォトリソグラフィー工程で縦型トランジスタＴＲ５及び４段構成のメモリセルのトランジスタ及び相変化素子の形状を決定できるので、フォトリソグラフィー工程の増加を抑制しながらメモリセル面積を含め相変化メモリのチップを従来よりも大幅に縮小することができる。また、各層毎のワード線ＷＬ及び選択ゲートとしての縦型トランジスタのゲートを同電位にしているので、必要とされるワード線ＷＬドライバの数を従来よりも大幅に低減することができる。更に、縦型トランジスタ及びメモリセルのトランジスタに高濃度ソース層及びドレイン層を設けず、トランジスタをＤｔｐｙｅ（ノーマリオン）にしているので、製造工程数を大幅に低減することができる。
【００４６】
なお、本実施例では、相変化メモリのメモリセルを半導体基板上に4段積層形成しているが、必ずしもこれに限定されるものではなく、４段を除く複数段積層形成してもよい。また、メモリセルを構成するトランジスタのゲート電極膜及びシリコン膜２８にアモルファスシリコン膜を用いているが金属シリサイド膜などを用いてもよい。更に、放熱膜の代わりに、薄い絶縁膜と薄い放熱膜を周期的に繰り返し形成してもよい。その場合、周期的に形成された薄い放熱膜により、発生する熱輻射の散逸を抑制及びシールドすることが可能となる。
【実施例２】
【００４７】
次に、本発明の実施例２に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１９はＲＲＡＭのメモリセル部を示す図、図１９（ａ）は断面図、図１９（ｂ）はメモリセルを説明する図、図１９（ｃ）はメモリセル部の等価回路を示す図である。本実施例では、ＲＲＡＭのメモリセルを半導体基板上に積層形成し、メモリセル部を３次元化している。
【００４８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４９】
図１９に示すように、ＲＲＡＭ６０のメモリセル部には、半導体基板１上に、縦型トランジスタと抵抗変化素子及びトランジスタからなるメモリセルが４段積層されたメモリセルアレイとから構成されるユニットセルが設けられる。ここでは、ＲＲＡＭ６０のメモリセル部の引き出し部や入出力部などの図示及び説明は省略する。
【００５０】
配線層４上に形成される縦型トランジスタＴＲｅは、ゲート電極がシリコン膜７、ゲート絶縁膜がゲート絶縁膜９、チャネル層及びバックゲートがシリコン膜１０である。トランジスタＴＲｅは、ソース及びドレインの一方がソース線ＳＬに接続され、ソース及びドレインの他方が１段目のメモリセルに接続され、ゲートがワード線ＷＬに接続される。
【００５１】
１段目のメモリセルは、ゲート電極がシリコン膜１４、ゲート絶縁膜がゲート絶縁膜２２、チャネル層及びバックゲートがシリコン膜２３から構成されるトランジスタＴＲａと抵抗変化膜５１から構成される抵抗変化素子ＨＲａからなる。トランジスタＴＲａは、ソース及びドレインの一方が抵抗変化素子ＨＲａの一端及びトランジスタＴＲｅのソース及びドレインの他方に接続され、ソース及びドレインの他方が抵抗変化素子ＨＲａの他端に接続され、ゲートがゲートＧ１に接続される。
【００５２】
２段目のメモリセルは、ゲート電極がシリコン膜１６、ゲート絶縁膜がゲート絶縁膜２２、チャネル層及びバックゲートがシリコン膜２３から構成されるトランジスタＴＲｂと抵抗変化膜５１から構成される抵抗変化素子ＨＲｂからなる。トランジスタＴＲｂは、ソース及びドレインの一方が抵抗変化素子ＨＲｂの一端及びトランジスタＴＲａのソース及びドレインの他方に接続され、ソース及びドレインの他方が抵抗変化素子ＨＲｂの他端に接続され、ゲートがゲートＧ２に接続される。
【００５３】
３段目のメモリセルは、ゲート電極がシリコン膜１８、ゲート絶縁膜がゲート絶縁膜２２、チャネル層及びバックゲートがシリコン膜２３から構成されるトランジスタＴＲｃと抵抗変化膜５１から構成される抵抗変化素子ＨＲｃからなる。トランジスタＴＲｃは、ソース及びドレインの一方が抵抗変化素子ＨＲｃの一端及びトランジスタＴＲｂのソース及びドレインの他方に接続され、ソース及びドレインの他方が抵抗変化素子ＨＲｃの他端に接続され、ゲートがゲートＧ３に接続される。
【００５４】
４段目のメモリセルは、ゲート電極がシリコン膜２０、ゲート絶縁膜がゲート絶縁膜２２、チャネル層及びバックゲートがシリコン膜２３から構成されるトランジスタＴＲｅと抵抗変化膜５１から構成される抵抗変化素子ＨＲｄからなる。トランジスタＴＲｅは、ソース及びドレインの一方が抵抗変化素子ＨＲｅの一端及びトランジスタＴＲｃのソース及びドレインの他方に接続され、ソース及びドレインの他方が抵抗変化素子ＨＲｅの他端及びビット線ＢＬに接続され、ゲートがゲートＧ４に接続される。
【００５５】
ここで、抵抗変化膜５１には、例えば遷移金属酸化膜を用いている。トランジスタＴＲａ乃至ＴＲｅは、縦型トランジスタのＤｔｐｙｅ（ノーマリオン）Ｎｃｈ  ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）である。メモリセルが４段積層されるメモリセルアレイと縦型トランジスタＴＲ５は、単一なユニットセルを構成し、このユニットセルが半導体基板１上にＸ方向及びＹ方向に３次元的に複数配置される。
【００５６】
次に、ＲＲＡＭの製造方法について、図２０乃至図２３を参照して説明する。図２０乃至図２３はＲＲＡＭの製造工程を示す断面図である。なお、シリコン膜２３の形成（図１３）までは、実施例１と同一なので説明を省略する。
【００５７】
図２０に示すように、シリコン膜２３、反応防止膜２４、抵抗変化膜５１、及び絶縁膜５２を順次積層形成する。ここで、抵抗変化膜５１には、遷移金属酸化膜を用いているが、遷移金属をドープしたペロブスカイト型酸化膜を用いてもよい。なお、遷移金属酸化膜とは、ニッケル酸化物、ニオブ酸化物、銅酸化物、ハフニウム酸化物、又はジルコニウム酸化物を含む遷移金属酸化物である。
【００５８】
次に、図２１に示すように、ＣＭＰ（Chemical  Mechanical  Polishing）法を用いて配線層２１表面が露出するまで研磨し、ＲＲＡＭ６０の表面を平坦化する。
【００５９】
続いて、図２２に示すように、ＲＲＡＭ６０の表面の絶縁膜２１及び５２を更にエッチバックして、シリコン膜２３及び抵抗変化膜５１の上部を露出させる。ここでは、シリコン膜２０上の絶縁膜２１を残置するようにエッチバックする。
【００６０】
そして、図２３に示すように、ＲＲＡＭ６０の表面にシリコン膜２８を形成し、ビット線ＢＬとなる領域以外を選択的にエッチング除去する。絶縁膜２９を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、ＲＲＡＭ６０が完成する。
【００６１】
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板１上に、縦型トランジスタと抵抗変化素子とトランジスタからなるメモリセルが４段積層されたメモリセルアレイとから構成されるユニットセルが設けられる。ソース線ＳＬは、半導体基板側に並列に複数本設けられる。ソース線ＳＬ上に設けられるワード線ＷＬとメモリセル上部に設けられるビット線ＢＬは、それぞれソース線ＳＬとは直行して、並列に複数本設けられる。メモリセルのトランジスタのゲートＧａｔｅは、それぞれ絶縁膜で分離形成され、ビット線ＢＬと逆方向に引き出される。ソース線ＳＬ、ワード線ＷＬ、ビット線ＢＬ、及びゲートＧａｔｅは、それぞれビアを介して配線層に接続される。配線層４上に形成される縦型トランジスタＴＲｅは、ソース及びドレインの一方がソース線ＳＬに接続され、ソース及びドレインの他方が１段目のメモリセルに接続され、ゲートがワード線ＷＬに接続される。１段目のメモリセルのトランジスタＴＲａは、ソース及びドレインの一方がトランジスタＴＲｅのソース及びドレインの他方及び１段目のメモリセルの抵抗変化素子ＨＲａの一端に接続され、ソース及びドレインの他方が抵抗変化素子ＨＲａの他端に接続され、ゲートがゲートＧ１に接続される。２段目のメモリセルのトランジスタＴＲｂは、ソース及びドレインの一方がトランジスタＴＲａのソース及びドレインの他方及び１段目のメモリセルの抵抗変化素子ＨＲａと２段目のメモリセルの抵抗変化素子ＨＲｂの間に接続され、ソース及びドレインの他方が２段目のメモリセルの抵抗変化素子ＨＲｂと３段目のメモリセルの抵抗変化素子ＨＲｃの間に接続され、ゲートがゲートＧ２に接続される。３段目のメモリセルのトランジスタＴＲｃは、ソース及びドレインの一方がトランジスタＴＲｂのソース及びドレインの他方及び２段目のメモリセルの抵抗変化素子ＨＲｂと３段目のメモリセルの抵抗変化素子ＨＲｃの間に接続され、ソース及びドレインの他方が３段目のメモリセルの抵抗変化素子ＨＲｃと４段目のメモリセルの抵抗変化素子ＨＲｄの間に接続され、ゲートがゲートＧ３に接続される。４段目のメモリセルのトランジスタＴＲｄは、ソース及びドレインの一方がトランジスタＴＲｄのソース及びドレインの他方及び３段目のメモリセルの抵抗変化素子ＨＲｃと４段目のメモリセルの抵抗変化素子ＨＲｄの間に接続され、ソース及びドレインの他方がビット線ＢＬと４段目のメモリセルの抵抗変化素子ＨＲｄの他端に接続され、ゲートがゲートＧ４に接続される。縦型トランジスタＴＲｅ及び４段構成のメモリセルのトランジスタ及び相変化素子は、１度のフォトリソグラフィー工程で形状が決められる。ゲートＧ１乃至Ｇ４は、それぞれ絶縁膜を介して半導体基板１上に板状に配置形成される。
【００６２】
このため、ワード線ＷＬ、ビット線ＢＬが各層毎にそれぞれ独立して設けられ、メモリセルの積層段数に関係せず、１度のフォトリソグラフィー工程で縦型トランジスタＴＲ５及び４段構成のメモリセルのトランジスタ及び抵抗変化素子の形状を決定できるので、フォトリソグラフィー工程の増加を抑制しながらメモリセル面積を含めＲＲＡＭのチップを従来よりも大幅に縮小することができる。また、各層毎のワード線ＷＬ及び選択ゲートとしての縦型トランジスタのゲートを同電位にしているので、必要とされるワード線ＷＬドライバの数を従来よりも大幅に低減することができる。更に、縦型トランジスタ及びメモリセルのトランジスタに高濃度ソース層及びドレイン層を設けず、トランジスタをＤｔｐｙｅ（ノーマリオン）にしているので、製造工程数を大幅に低減することができる。
【００６３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６４】
例えば、本実施例では、メモリセルを構成するトランジスタにＮｃｈ  ＭＩＳＦＥＴを用いているが、Ｐｃｈ  ＭＩＳＦＥＴを用いてもよい。その場合、チャネル及びバックゲートを構成するシリコン膜をＰ型アモルファスシリコン膜或いはＰ型多結晶シリコン膜にするのが好ましい。また、反応防止膜にはシリコン窒化（ＳｉＮ）膜を用いているが、薄いシリコン酸化膜を用いてもよい。この場合、相変化膜或いは抵抗変化膜とトランジスタの間に非破壊で比較的大きな電流を流すことが困難となるので、この薄いシリコン酸化膜を電流破壊させてメモリ動作させるのが好ましい。
【００６５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板上に抵抗変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層される半導体記憶装置の製造方法であって、前記半導体基板上に、層間絶縁膜を介して第１のシリコン膜を積層形成する工程と、積層形成された前記層間絶縁膜及び前記第１のシリコン膜を選択的にエッチングし、開口部を設ける工程と、露出された前記開口部の前記第１のシリコン膜の側面をエッチングし、前記第１のシリコン膜を前記層間絶縁膜の側面よりも後退させる工程と、後退された前記第１のシリコン膜の側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜形成後、第２のシリコン膜、反応防止膜、抵抗変化膜、及び絶縁膜を順次積層形成する工程と、前記半導体基板上の前記絶縁膜、前記抵抗変化膜、前記反応防止膜、及び第２のシリコン膜を研磨除去し、前記開口部に埋設された前記絶縁膜、前記抵抗変化膜、前記反応防止膜、及び第２のシリコン膜を残置する工程と、最上層の前記層間絶縁膜及び前記絶縁膜をエッチバックし、最上層の前記層間絶縁膜及び前記絶縁膜の表面を選択的に除去する工程と、露出された前記第２のシリコン膜及び前記抵抗変化膜上に第３のシリコン膜を形成する工程とを具備する半導体記憶装置の製造方法。
【００６６】
（付記２）  前記抵抗変化膜は、ニッケル酸化物、ニオブ酸化物、銅酸化物、ハフニウム酸化物、又はジルコニウム酸化物を含む遷移金属酸化物、或いは遷移金属をドープしたペロブスカイト型酸化膜である付記１に記載の半導体記憶装置の製造方法。
【００６７】
（付記３）  半導体基板上に相変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層される半導体記憶装置の製造方法であって、前記半導体基板上に、層間絶縁膜を介して第１のシリコン膜を積層形成する工程と、積層形成された前記層間絶縁膜及び前記第１のシリコン膜を選択的にエッチングし、開口部を設ける工程と、露出された前記開口部の前記第１のシリコン膜の側面をエッチングし、前記第１のシリコン膜を前記層間絶縁膜の側面よりも後退させる工程と、後退された前記第１のシリコン膜の側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜形成後、第２のシリコン膜、反応防止膜、相変化膜、第１の絶縁膜、及び放熱膜を順次積層形成する工程と、前記半導体基板上の前記放熱膜、前記第１の絶縁膜、前記相変化膜、前記反応防止膜、及び第２のシリコン膜を研磨除去し、前記開口部に埋設された前記放熱膜、前記第１の絶縁膜、前記相変化膜、前記反応防止膜、及び第２のシリコン膜を残置する工程と、前記放熱膜をエッチバックし、前記放熱膜の表面を選択的に除去して後退させる工程と、後退した前記前記放熱膜上に第２の絶縁膜を埋設する工程と、最上層の前記層間絶縁膜及び前記第２の絶縁膜をエッチバックし、最上層の前記層間絶縁膜及び前記第２の絶縁膜の表面を選択的に除去する工程と、露出された前記第２のシリコン膜及び前記相変化膜上に第３のシリコン膜を形成する工程とを具備する半導体記憶装置の製造方法。
【００６８】
（付記４）  前記相変化膜は、ＧＳＴ、ＡｓＳｂＴｅ、或いはＳｅＳｂＴｅである付記３に記載の半導体記憶装置の製造方法。
【００６９】
（付記５）  前記反応防止膜は、厚さが略１ｎｍのシリコン窒化（ＳｉＮ）膜である付記１乃至４のいずれかに記載の半導体記憶装置の製造方法。
【００７０】
（付記６）  半導体基板上に設けられ、ソース及びドレインの一方がソース線に接続され、ゲートがワード線に接続される縦型トランジスタと、前記縦型トランジスタ上に積層され、ビット線と前記縦型トランジスタのソース及びドレインの他方の間に設けられ、相変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層され、前記縦型メモリセルトランジスタのゲートがゲートドライバトランジスタに接続されるメモリセルアレイとを具備する半導体記憶装置。
【００７１】
（付記７）  半導体基板上に設けられ、ソース及びドレインの一方がソース線に接続され、ゲートがワード線に接続される縦型トランジスタと、前記縦型トランジスタ上に積層され、ビット線と前記縦型トランジスタのソース及びドレインの他方の間に設けられ、抵抗変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層され、前記縦型メモリセルトランジスタのゲートがゲートドライバトランジスタに接続されるメモリセルアレイとを具備する半導体記憶装置。
【００７２】
（付記８）  半導体基板上に設けられた縦型トランジスタと、前記縦型トランジスタに接続され、相変化素子と縦型メモリセルトランジスタとが並列接続されるメモリセルが複数段積層されたメモリセルアレイとを有する第１のユニットセルと、前記半導体基板上に設けられ、前記第１のユニットセルと同一構成を有し、前記第１のユニットセルとはＸ方向に並列配置される第２のユニットセルと、前記半導体基板上に設けられ、前記第１のユニットセルと同一構成を有し、前記第１のユニットセルとはＹ方向に並列配置される第３のユニットセルとを具備し、前記第１乃至第３のユニットセルの各層の前記縦型メモリセルトランジスタは、ゲートに同じ電圧が印加され、前記第１及び第２のユニットセルの前記縦型トランジスタのソース及びドレインの一方が同じソース線に接続され、前記第１及び第２のユニットセルの最上層のメモリセルが同じビット線に接続され、前記第１及び第３のユニットセルの前記縦型トランジスタのゲートが同じワード線に接続される半導体記憶装置。
【００７３】
（付記９）  前記縦型メモリセルトランジスタは、Ｄｔｙｐｅ  Ｎｃｈ  ＭＯＳトランジスタ或いはＤｔｙｐｅ  Ｎｃｈ  ＭＩＳトランジスタである付記６乃至８のいずれかに記載の半導体記憶装置。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施例１に係る相変化メモリの構造を示す俯瞰図。
【図２】本発明の実施例１に係る図１の断面図、図２（ａ）は図１のＡ−Ａ線に沿う断面図、図２（ｂ）は図１にＢ−Ｂ線に沿う断面図
【図３】本発明の実施例１に係る相変化メモリのメモリセル部を示す図、図３（ａ）は断面図、図３（ｂ）はメモリセルを説明する図、図３（ｃ）はメモリセル部の等価回路を示す図。
【図４】本発明の実施例１に係る相変化メモリの動作を説明する等価回路図。
【図５】本発明の実施例１に係る相変化メモリの動作を説明する図。
【図６】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図７】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図８】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図９】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図１０】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図１１】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図１２】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図１３】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図１４】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図１５】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図１６】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図１７】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図１８】本発明の実施例１に係る相変化メモリの製造工程を示す断面図。
【図１９】本発明の実施例２に係るＲＲＡＭのメモリセル部を示す図、図１９（ａ）は断面図、図１９（ｂ）はメモリセルを説明する図、図１９（ｃ）はメモリセル部の等価回路を示す図。
【図２０】本発明の実施例２に係る相変化メモリの製造工程を示す断面図。
【図２１】本発明の実施例２に係る相変化メモリの製造工程を示す断面図。
【図２２】本発明の実施例２に係る相変化メモリの製造工程を示す断面図。
【図２３】本発明の実施例２に係る相変化メモリの製造工程を示す断面図。
【符号の説明】
【００７５】
１  半導体基板
２、４、５、６、８、１１、１２、１３、１５、１７、１９、２１、２６、２９、３０、５２  絶縁膜
３  配線層
７、１０、１４、１６、１８、２０、２８  シリコン膜
９、２２  ゲート絶縁膜
２４  反応防止膜
２５  相変化膜
２７  放熱膜
４０  相変化メモリ
５１  抵抗変化膜
６０  ＲＲＡＭ
ＢＬ、ＢＬ１〜３  ビット線
Ｇａｔｅ、Ｇ１〜４  ゲート
ＨＲａ〜ｄ  抵抗変化素子
ＳＬ、ＳＬ１〜３  ソース線
ＳＲ１〜４、ＳＲ１１  相変化素子
ＷＬ、ＷＬ１〜３  ワード線
ＴＲ１〜５、ＴＲ１１、ＴＲａ〜ｅ  トランジスタ
ＤＴＲＢＬ１、ＤＴＲＧ１〜４、ＤＴＲＳＬ１、ＤＴＲＷＬ１  ドライバトランジスタ
【図１】
2008160004.tif 000003
【図２】
2008160004.tif 000004
【図３】
2008160004.tif 000005
【図４】
2008160004.tif 000006
【図５】
2008160004.tif 000007
【図６】
2008160004.tif 000008
【図７】
2008160004.tif 000009
【図８】
2008160004.tif 000010
【図９】
2008160004.tif 000011
【図１０】
2008160004.tif 000012
【図１１】
2008160004.tif 000013
【図１２】
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【図１３】
2008160004.tif 000015
【図１４】
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【図１５】
2008160004.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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