(57)【要約】【課題】高耐圧トランジスタやメモリ素子を混載した微細化構造の半導体装置では、選択酸化法による素子分離膜を採用した際に、素子分離絶縁膜の膜減りによるトランジスタのリーク防止用保護膜を形成すると、半導体表面の凹凸によりゲート寸法制御性が著しく低下するという問題があった。【解決手段】ゲート電極と、素子分離膜と素子領域との境界領域とが平面的に重なる部分に保護膜を設ける。この保護膜は、製造工程途中で素子分離膜の膜減りを保護することができる。また、素子分離膜を所定の厚さにエッチングすることにより、半導体基板上部を平坦化する。この構成によって、ゲート電極下のリークを防止しつつ、平坦化効果によりゲート寸法制御性が向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板表面に設ける素子分離膜によって素子領域が規定される半導体装置であって、
前記素子領域と素子分離領域との境界領域を覆うように保護膜を設け、
前記保護膜は、前記素子分離膜とは異なる材質の膜で構成していることを特徴とする半導体装置。
【請求項２】
前記素子分離膜の上面を含み、前記素子領域の表面と対向するように設ける仮想平面を考えたとき、前記保護膜は、その端部が前記仮想平面と交差することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子領域にトランジスタ素子を設け、
前記保護膜は、前記トランジスタ素子を構成するゲート電極と、前記素子領域と前記素子分離膜との境界とが平面的に重なる領域に設けることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記素子分離膜は、シリコン酸化膜で構成し、前記保護膜は、シリコン窒化膜で構成することを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記保護膜は、前記素子領域の表面から、シリコン酸化膜，シリコン窒化膜，シリコン酸化膜の順に積層してなる積層膜であることを特徴とする請求項１から４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に半導体基板表面に形成する、素子領域を区画し規定するための素子分離膜を有する半導体装置の構造に関する。
【背景技術】
【０００２】
最近の半導体装置に要求される性能として、高速性、高集積性が挙げられる。くわしくは素子の微細化による応答速度の向上と、電気回路の高集積化、およびメモリ素子や高耐圧素子などの混載である。
【０００３】
電気回路の高集積化にあわせて半導体素子は微細化され、それに伴い配線幅も細線化している。たとえば一般的なＣＭＯＳ回路では３５０ｎｍ以下のゲート配線が用いられている。また近年の家庭用電化製品や産業用電子機器などの制御用半導体装置、いわゆるマイコンチップには、高集積化した演算回路と同一基板上にメモリ素子が混載されることが多い。さらに液晶表示装置の駆動用半導体装置などでは、駆動電圧が３０Ｖといった高耐圧トランジスタ素子が併載されている。
【０００４】
一方、半導体基板上に半導体回路を構成するとき、素子領域を区画したり規定するために設ける素子分離膜は、半導体装置に不可欠な要素である。素子分離領域には従来、選択酸化膜が広く利用されてきた。選択酸化膜とは半導体基板上に形成する素子領域に対応した部位にシリコン窒化膜などの耐酸化性の薄膜を設け、熱酸化して部分的に酸化膜を形成する方法で得られる素子分離膜である。この選択酸化膜には熱酸化膜を採用しているため電気的、機械的信頼性が高く、且つ製造方法が簡便であるという利点がある。
【０００５】
さて、上記のようなメモリ素子や高耐圧トランジスタ素子を混載する半導体装置において課題となるのが、素子分離領域と素子領域との境界で生じるリークの増大である。
【０００６】
ＣＭＯＳ回路に用いるトランジスタ素子において、論理回路に用いる３５０ｎｍ以下のゲート電極に対応したゲート絶縁膜の膜厚は８ｎｍ程度であるが、メモリ素子や高耐圧トランジスタ素子を混載する場合は、それぞれの用途に適したゲート絶縁膜厚を素子に応じて個別に設定する必要がある。
【０００７】
例えば、ＭＯＮＯＳ型メモリ素子の場合は、半導体基板側から順に、トンネル膜の膜厚が２ｎｍ、電荷蓄積層窒化膜が１０ｎｍ、上層酸化膜厚が３ｎｍ程度の累積膜となる。３０Ｖ耐圧のトランジスタ素子ならば、ゲート絶縁膜厚は８０ｎｍとなり、いずれも同一基板上に複数のゲート絶縁膜厚が存在する形態となる。
【０００８】
これら複数のゲート絶縁膜厚を形成するためには、混載するトランジスタ素子ごとにゲート絶縁膜を順番に形成する。例えば、メモリ素子や高耐圧トランジスタ素子用の第１のゲート絶縁膜を形成したあと、論理回路を構成するトランジスタ素子（以後、これをロジックトランジスタ素子と称する）用の第２のゲート絶縁膜を形成する。
【０００９】
具体的には、メモリ素子や高耐圧トランジスタ素子を設ける領域とロジックトランジスタ素子を設ける領域とを素子分離膜で分離したのち、その上部前面に第１のゲート絶縁膜を形成する。その後、論理回路を構成する領域上の第１のゲート絶縁膜をエッチングして所定の膜厚にし、これを第２のゲート絶縁膜とする。
【００１０】
このとき、論理回路を構成する領域の素子分離膜も同時にエッチングされて後退し、素
子領域の端部が拡張して素子分離膜端の下面が露出し、素子領域が略凸形状となる。この露出した端部にゲート絶縁膜またはゲート電極が接触すると、ロジックトランジスタ素子のリークが増大するのである。
このようなリークの問題を回避するため、様々な対策が提案されている（例えば、特許文献１参照。）。
【００１１】
特許文献１に示した従来技術について説明する。図７は特許文献１に示した従来技術のＭＯＳトランジスタ素子の製造過程における断面図である。なお、この図は主旨を逸脱しないようにしつつ説明しやすいように書き直したものである。また、同じ機能を有するものについては同じ番号を付与している。
【００１２】
図７において、１１は半導体基板、１２は素子分離膜、２３は第２のゲート絶縁膜、２５は第１のゲート絶縁膜、２１はシリコン窒化膜からなる保護膜、３１はゲート電極である。
図７に示した図は、異なるゲート絶縁膜を有する２つのＭＯＳトランジスタ素子が併設されている様子を示している。
【００１３】
半導体基板１１の表面には選択酸化法を用いた素子分離膜１２が形成されている。また、半導体基板１１の素子領域には厚いゲート絶縁膜を有するトランジスタ素子を構成する第１のゲート絶縁膜２５、および薄いゲート絶縁膜である第２のゲート絶縁膜２３が形成されている。さらその上面にゲート電極３１が形成され、異なるゲート絶縁膜厚を有するＭＯＳトランジスタ素子の構成をなしている。
【００１４】
この構造は、同一基板上に異なるゲート絶縁膜厚を有するＭＯＳトランジスタ素子を製造する過程において、保護膜２１により素子分離膜１２の膜減りを抑止することができるという特長がある。
【００１５】
【特許文献１】特開２００２−２２２９４２号公報（第８項、第７図）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
特許文献１に示した従来技術は、保護膜２１を設けることにより、その製造工程において、エッチング工程による素子分離膜１２の膜減りを防止することができ、ロジックトランジスタ素子のリークを防止することができる。しかしながら、発明者が検討したところによると、特許文献１に示した従来技術を用いた上で、選択酸化法により形成した素子分離膜１２と微細化構造のゲート電極３１とを併用する際に、ゲート電極３１の寸法が著しく変化し、その電気特性が変化してしまうという問題が発生することがわかった。
【００１７】
ところで、トランジスタ素子などを形成するときに用いるフォトレジストは、その加工寸法と露光波長とが近いとき、定在波効果によりフォトレジストの加工寸法が変動することが知られている。
定在波効果とは、フォトレジストの膜厚に対応して、パターン寸法が露光のときの定在波の影響により定期的に変化することをいう。定在波とは、フォトレジストに入射した光と、被加工面に到達して反射した光とが干渉してフォトレジスト内で発生する光のことである。
【００１８】
フォトレジストの膜厚は、ある程度均一に成膜することができるが、それはフォトレジストを形成する下地が均一である場合であって、例えば、半導体基板の上部がトランジスタ素子を設ける領域や素子分離膜があることで平坦化されていないと、フォトレジストの膜厚は均一化しない。
そうすると、定在波効果によって、フォトレジストのパターン寸法が変化してしまう。フォトレジストのパターンがゲート電極を形成するためのものであったとすると、ゲート電極の寸法が著しく変化してしまい、ゲート電極を有するトランジスタ素子が微細化したものであれば、この寸法変化は大きな問題となる。
【００１９】
つまり、特許文献１に示した従来技術は、トランジスタ素子のリークを防止することができるものの、トランジスタ素子を設ける領域が平坦ではなく、このため、ゲート電極の寸法が変化してしまうのである。
【００２０】
本発明は、上述のような課題を解決するためになされたものであって、ロジックトランジスタ素子のリークを防止しつつ、選択酸化法により形成した素子分離膜と微細化構造のゲート電極とを併用しても、このロジックトランジスタ素子の電気特性が変化しない半導体装置を提供するものである。
【課題を解決するための手段】
【００２１】
上記課題を解決するために本発明の半導体装置は次のような構成を採用する。
【００２２】
半導体基板表面に設ける素子分離膜によって素子領域が規定される半導体装置であって、素子領域と素子分離領域との境界領域を覆うように保護膜を設け、保護膜は、素子分離膜とは異なる材質の膜で構成していることを特徴とする。
【００２３】
素子分離膜の上面を含み、素子領域の表面と対向するように設ける仮想平面を考えたとき、保護膜は、その端部が仮想平面と交差することを特徴とする。
【００２４】
素子領域にトランジスタ素子を設け、保護膜は、トランジスタ素子を構成するゲート電極と、素子領域と素子分離膜との境界とが平面的に重なる領域に設けることを特徴とする。
【００２５】
素子分離膜は、シリコン酸化膜で構成し、保護膜は、シリコン窒化膜で構成することを特徴とする。
【００２６】
保護膜は、素子領域の表面から、シリコン酸化膜，シリコン窒化膜，シリコン酸化膜の順に積層してなる積層膜であることを特徴とする。
【発明の効果】
【００２７】
本発明の半導体装置は、素子分離領域と素子領域との境界領域を保護絶縁膜により保護する構造であるので、メモリ素子や高耐圧トランジスタ素子とロジックトランジスタ素子とを混載するような場合でも、製造過程での素子分離領域の境界領域における膜減りを抑えることができる。
これにより素子領域端部の拡張および露出を抑制することができ、ロジックトランジスタ素子のリークを防止することができる。
【００２８】
さらに保護絶縁膜は、素子分離領域と素子領域との境界領域にのみ形成するため、素子分離領域の酸化膜は、その製造過程でエッチングにより減膜し、略平坦化されるため、ゲート電極形成工程における基板の凹凸高さが低く抑えられる。このことによりフォトレジストの膜厚が均一化し、寸法制御性が向上するという効果もある。
【００２９】
したがって、本発明の半導体装置は、メモリ素子や高耐圧トランジスタ素子とロジックトランジスタ素子とを混載するような場合でも、半導体装置の微細化を図りつつ、ロジックトランジスタ素子の電気特性の安定化を両立することができる。
【発明を実施するための最良の形態】
【００３０】
以下、図面を用いて本発明を実施するための最適な形態の半導体装置の構造とその製造方法とを説明する。なお、以下に示す本発明の実施形態については、まず、ロジックトランジスタ素子としてＭＯＳ型トランジスタ素子を用いる例を説明し、その後、このロジックトランジスタ素子とＭＯＮＯＳ構造を有するメモリ素子とを混載する例を説明する。
【００３１】
また、その構造は、シリコン半導体基板にウエルを用いずに素子領域を設け、選択酸化法によって素子分離膜を形成し、イオン注入法によって拡散層を形成した場合を例に説明する。各図の説明において同じ機能を有するものには同じ番号を付与している。
【００３２】
［本発明の第１の実施形態の構造の説明］
まず、図１を用いて本発明の半導体装置の第１の実施形態の構造を説明する。図１（ａ）は、本発明の半導体装置の平面図である。また、図１（ｂ）は、図１（ａ）に示す切断線Ａ−Ａ´での端面図である。
図１において、１１は半導体基板、１２は素子分離膜である。１３はロジックトランジスタ素子を設ける素子領域である。１４は仮想平面である。１５はソース領域、１６はドレイン領域である。２２は保護膜、２３はゲート絶縁膜である。３１はゲート電極である。
ロジックトランジスタ素子は、このゲート電極３１とソース領域１５とドレイン領域１６とで構成する。
【００３３】
なお、図１（ａ）において、素子分離膜１２は素子領域１３の外側に矩形で設けているが、これは図を見やすくするためであって、この素子分離膜１２は、図示しない他の素子領域まで半導体基板１１上に連続して設けている。
また、図１（ｂ）に示す仮想平面１４は、素子分離膜１２の上面を含むような仮想的に設ける平面である。この仮想平面１４は、素子領域１３の表面である半導体基板１１の表面と対向するように設けている。
【００３４】
本発明の半導体装置は、図１に示すように、半導体基板１１上に選択酸化法を用いた素子分離膜１２を設ける。素子分離膜１２を設けていない領域が素子領域１３となる。この素子領域１３と素子分離膜１２との境界とゲート電極３１とが平面的に重なる部分に保護膜２２を設けている。
保護膜２２を設けることにより、本発明の半導体装置の製造工程において、エッチング工程による素子分離膜１２の膜減りを防止することができる。この保護膜２２は、いわゆるエッチングストッパとして機能する。
これにより、保護膜２２は、ゲート絶縁膜２３やゲート電極３１とソース領域１５，ドレイン領域１６や半導体基板１１とが接触しないようになり、ロジックトランジスタ素子のリークを防止することができる。
【００３５】
保護膜２２は、特に限定しないが、窒化膜やシリコン酸化膜、またはこれらを組み合わせた積層膜で構成することができる。
【００３６】
また、保護膜２２は、素子領域１３の表面から、素子分離膜１２の端部（いわゆるバーズビーク部分）を若干覆うように設けている。また、図１（ｂ）に示すように、保護膜２２の端面は、仮想平面１４と交差するように設けている。ようするに、保護膜２２の端面は、仮想平面１４より半導体基板１１の上部方向に若干突出している。
【００３７】
保護膜２２は、トランジスタ素子の駆動電圧などの仕様に応じて、その膜厚を自由に選択することができる。しかしながら、素子分離膜１２の平坦化という意味においては、定
在波効果を鑑みて、その膜厚はさほど厚くしない方が好ましい。もちろん、上述の仮想平面１４より突出する距離もできる限り小さい方が好ましい。
【００３８】
図１に示す半導体装置は、素子分離膜１２と素子領域１３との境界部を保護しつつ、平坦化を促進し、上層のゲート電極３１の加工の際に、その寸法変動が無いように構成されている。
本発明の半導体装置の特徴は、まさにこの点であって、前述のとおり、素子分離境界領域でのリークが発生しないこと、ゲート電極３１の寸法制御性が良好なこととにより、近年の微細化構造の半導体装置に好適である。
【００３９】
［本発明の第２の実施形態の構造の説明］
次に、図２を用いて本発明の半導体装置の第２の実施形態の構造を説明する。第２の実施形態は、ロジックトランジスタ素子とメモリ素子とを混載する例である。図２（ａ）は、本発明の半導体装置の平面図である。また、図２（ｂ）は、図２（ａ）に示す切断線Ｂ−Ｂ´での端面図である。
図２において、２２ａは保護膜、４１は低濃度拡散領域、４２はサイドウォール膜、４３はメモリトランジスタ素子のドレイン領域、４４はメモリトランジスタ素子とアドレストランジスタ素子との共通領域であるソースドレイン領域、４５はアドレストランジスタ素子のソース領域である。４６はメモリトランジスタ素子のメモリゲート電極、４７はアドレストランジスタ素子のアドレスゲート電極である。４８はメモリ素子を設ける素子領域である。なお、図２（ａ）では、図面を見やすくするため、サイドウォール膜４２は省略している。すでに説明した構成には同一の番号を付与している。
【００４０】
メモリ素子は、メモリトランジスタ素子とアドレストランジスタ素子とで構成している。メモリトランジスタ素子のソース領域とアドレストランジスタ素子のドレイン領域とは、ソースドレイン領域４４で共通化している。メモリトランジスタ素子は、この共通化した領域とドレイン領域４３とメモリゲート電極４６とで構成している。アドレストランジスタ素子は、ソースドレイン領域４４とソース領域４５とアドレスゲート電極４７とで構成している。
【００４１】
このメモリ素子を構成するメモリトランジスタ素子は、ＭＯＮＯＳ構造を有するメモリ素子である。ＭＯＮＯＳ型メモリ素子の場合は、半導体基板１１側から順に、トンネル膜（Ｏ）、電荷蓄積層窒化膜（Ｎ）、上層酸化膜（Ｏ）の積層膜構造を有しており、この積層膜をＯＮＯ膜と呼ぶ。
【００４２】
なお、図２（ａ）においても、素子分離膜１２は素子領域１３，４８の外側に矩形で設けているが、これは図を見やすくするためであって、この素子分離膜１２は、図示しない他の素子領域まで半導体基板１１上に連続して設けている。
また、図２（ｂ）に示す仮想平面１４も、素子分離膜１２の上面を含むような仮想的に設ける平面である。この仮想平面１４は、素子領域１３の表面である半導体基板１１の表面と対向するように設けている。
【００４３】
本発明の半導体装置は、図２に示すように、半導体基板１１上に選択酸化法を用いた素子分離膜１２を設ける。素子分離膜１２を設けていない領域が素子領域１３，４８となる。
図１に示す第１の実施形態では、この素子領域１３と素子分離膜１２との境界とゲート電極３１とが平面的に重なる部分に保護膜２２を設けているが、この第２の実施形態では、保護膜２２ａを設けており、図１に示す保護膜２２と同様な部分に設けるとともに、素子領域１３，４８と素子分離膜１２との境界にも延在している。
【００４４】
保護膜２２ａは、メモリ素子を構成するＯＮＯ膜を用いることができる。このようにすれば、別途保護膜を設ける必要がない。
【００４５】
また、保護膜２２ａは、第１の実施形態と同様に、素子領域１３の表面から、素子分離膜１２の端部を若干覆うように設け、図２（ｂ）に示すように、保護膜２２ａの端面は、仮想平面１４と交差している。
【００４６】
保護膜２２ａは、トランジスタ素子の駆動電圧などの仕様に応じて、その膜厚を自由に選択することができるが、すでに説明したように、素子分離膜１２の平坦化という意味においては、定在波効果を鑑みて、その膜厚はさほど厚くしない方が好ましい。
一般的なＭＯＮＯＳ型メモリ素子の場合は、トンネル膜の膜厚が２ｎｍ、電荷蓄積層窒化膜が１０ｎｍ、上層酸化膜厚が３ｎｍ程度であるので、保護膜２２ａはさほど厚膜にはならず、平坦化を阻害するものではない。
そして、この保護膜２２ａは、素子領域１３，４８と素子分離膜１２との境界に延在している。
【００４７】
ところで、素子分離膜１２の膜減り、後退によってトランジスタ素子の動作リークが増大するのは、素子分膜１２と素子領域１３，４８との境界と、ゲート電極３１とが平面的に重なる部位でのみ発生する現象である。これは素子領域１３，４７の端部が拡張、露出して屈曲部となり、この部分のゲート絶縁膜２３が正常に形成できないことによる。
【００４８】
一方、素子分膜１２と素子領域１３，４８との境界と、ゲート電極３１とが平面的に重ならない部位での膜減りは、トランジスタ素子のスタティックリークの特性に影響する。
すなわち、ウエル層（図示せず）およびチャネルストップ拡散層（図示せず）とソース領域やドレイン領域を構成する拡散層との境界領域での不純物濃度分布の変動である。
【００４９】
このようなスタティックリークの変動が無視できない場合は、図２に示す例のように、保護膜２２ａを素子領域１３，４８と素子分離膜１２との境界に延在して設けることで、スタティックリークを抑制することができる。
【００５０】
［本発明の製造方法の説明：図３から図６］
次に本発明の半導体装置の製造方法を説明する。本発明の半導体装置は、特に限定するものではないが、次に示す製造方法によって製造することができる。この製造方法の説明にあっては、その構造をロジックトランジスタ素子とメモリ素子とを混載した第２の実施形態の構造を例にして説明する。このため、図３から図６は図２（ｂ）の端面の様子を示すものである。なお、実際のトランジスタ素子の製造方法は複雑であるが、要点だけを説明する。
【００５１】
図３から図６を用いてロジックトランジスタ素子とメモリ素子とを混載した構造を製造する方法を説明する。まず、半導体基板１１に素子分離膜１２を形成し素子分離する方法を説明する。なお、半導体基板１１に素子分離膜１２を形成しない部分が素子領域１３，４８となり、素子領域同士は、素子分離膜１２で分離されるものである。
【００５２】
まず、Ｎ型半導体基板１１上に、反応ガスにジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを用いる温度が約８００℃の減圧ＣＶＤ法により、シリコン窒化膜（図示せず）を１５０ｎｍの膜厚で堆積する。
【００５３】
つぎに、図示しないレジストパターンを用いて、エッチングガスに主として六フッ化イオウ（ＳＦ6）を用いるドライエッチングにより、素子領域のみにシリコン窒化膜が残るようにエッチングする。
【００５４】
その後、温度が約１０００℃の水蒸気雰囲気中の酸化により素子領域を絶縁分離する素子分離膜１２を５００ｎｍの膜厚に形成する。そして、素子領域１３，４８を覆っているシリコン窒化膜を温度が約１６０℃の熱リン酸を用いるウェットエッチングにより除去する。図３に示す構成は、この状態である。
【００５５】
そして、保護膜を形成するのであるが、その保護膜は、メモリ素子のメモリ膜であるＯＮＯ膜と兼用するために、半導体基板１１側から順に、トンネル膜（Ｏ）、電荷蓄積層窒化膜（Ｎ）、上層酸化膜（Ｏ）からなるＯＮＯ膜を形成する。このＯＮＯ膜が保護膜２２ａとなる。図４に示す構成は、この状態である。
トンネル酸化膜（Ｏ）は、熱酸化法により２ｎｍの厚さで形成し、シリコン窒化膜からなる電荷蓄積層窒化膜（Ｎ）は、前述の減圧ＣＶＤ法により厚さ１０ｎｍで形成する。さらにその後、上層酸化膜（Ｏ）を、電荷蓄積層窒化膜（Ｎ）を熱酸化することにより３ｎｍの厚さで形成する。
【００５６】
次に、この保護膜２２ａを所定の形状に加工する。保護膜２２ａは、フォトエッチングの手法を用いて加工する。保護膜２２ａは、後の製造工程で形成するゲート電極３１と素子分膜１２と素子領域１３，４８との境界とが平面的に重なる部分と、後の製造工程で形成するメモリトランジスタ素子のメモリゲート電極４６に対応する位置とに残すように加工する。図５に示す構成は、この状態である。
【００５７】
保護膜２２ａは、素子領域１３，４８の端部、つまり素子領域１３，４８と素子分離膜１２との境界部分では、その端部が若干上部に反り上がっている。この部分は、後の平坦化工程程でのエッチングストッパとして機能する。
【００５８】
次に、平坦化工程を説明する。形成したＯＮＯ膜の保護膜２２ａをマスクにして、知られた酸化膜エッチングの手法を用いて素子分離膜１２を、フロン系ガスを用いる酸化膜のドライエッチングを用いてエッチングする。このドライエッチング工程では、シリコンとシリコン酸化膜との選択比が高いため、素子領域１３の多くの部分に保護膜２２ａはないが、半導体基板１１がエッチングされることはない。
エッチングは、素子分離膜１２が所定の膜厚になるまで行う。これにより、半導体基板１１の表面は、ほぼ平坦化することができる。図６に示す構成は、この状態である。
【００５９】
本発明の半導体装置の特徴的な部分はまさにこの点である。半導体基板１１の表面を平坦化する工程を経てもなお、所定の部分にＯＮＯ膜からなる保護膜２２ａが残存し、この保護膜２２ａのために、素子分離膜１２の端部がエッチングされて後退することはないのである。
【産業上の利用可能性】
【００６０】
本発明の半導体装置は、高耐圧トランジスタやメモリ素子、複数の閾値を有するＭＯＳトランジスタを同一基板上に安定して搭載することができるため、高集積化を要求される電子機器に適する。
【図面の簡単な説明】
【００６１】
【図１】本発明の半導体装置の第１の実施形態を示す平面図および端面図である。
【図２】本発明の半導体装置の第２の実施形態を示す平面図および端面図である。
【図３】本発明の半導体装置の製造方法を示す端面図である。
【図４】本発明の半導体装置の製造方法を示す端面図である。
【図５】本発明の半導体装置の製造方法を示す端面図である。
【図６】本発明の半導体装置の製造方法を示す端面図である。
【図７】特許文献１に示した従来技術の半導体装置を説明する断面図である。
【符号の説明】
【００６２】
１１  半導体基板
１２  素子分離膜
１３  素子領域
１４  仮想平面
１５  ソース領域
１６  ドレイン領域
２１  シリコン窒化膜からなる保護膜
２２  ＯＮＯ膜からなる保護膜
２３  第２のゲート絶縁膜
２５  第１のゲート絶縁膜
３１  ゲート電極
４１  低濃度拡散領域
４２  サイドウォール膜
４３  メモリトランジスタ素子のドレイン領域
４４  メモリトランジスタ素子とアドレストランジスタ素子の共通領域であるソースドレイン領域
４５  アドレストランジスタ素子のソース領域
４６  メモリトランジスタ素子のメモリゲート電極
４７  アドレストランジスタ素子のアドレスゲート電極
４８  メモリ素子を設ける素子領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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