(57)【要約】【課題】電界効果トランジスタに応力を作用させて高性能化する半導体装置において、信頼性を向上させる。【解決手段】半導体基板１に形成されたｎチャネル型電界効果トランジスタＱｎおよびｐチャネル型電界効果トランジスタＱｐを有する半導体装置であり、両トランジスタＱｎ，Ｑｐを覆うようにして形成された、半導体基板１に対して応力をもたらす第１絶縁膜Ｚ１と、第１絶縁膜Ｚ１に接し、かつ、第１絶縁膜Ｚ１の上からｎチャネル型電界効果トランジスタＱｎを覆うようにして形成された、半導体基板１に対して引張応力をもたらす第２絶縁膜Ｚ２とを有し、第１絶縁膜Ｚ１の厚さよりも第２絶縁膜Ｚ２の厚さの方が薄く、第１絶縁膜Ｚ１、第２絶縁膜Ｚ２またはその両方は、窒化シリコン膜である。【選択図】図１
2008235796.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを有する半導体装置であって、
（ａ）前記ｎチャネル型電界効果トランジスタおよび前記ｐチャネル型電界効果トランジスタを覆うようにして形成された、前記半導体基板に対して引張または圧縮応力をもたらす第１絶縁膜と、
（ｂ）前記第１絶縁膜に接し、かつ、前記第１絶縁膜の上から前記ｎチャネル型電界効果トランジスタを覆うようにして形成された、前記半導体基板に対して引張応力をもたらす第２絶縁膜とを有し、
前記第１絶縁膜の厚さよりも、前記第２絶縁膜の厚さの方が薄く、
前記第１絶縁膜、前記第２絶縁膜またはその両方は窒素を含む絶縁膜であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１絶縁膜のうち、前記ｐチャネル型電界効果トランジスタを覆う部分にはゲルマニウムが含まれていることを特徴とする半導体装置。
【請求項３】
半導体基板に形成されたｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを有する半導体装置であって、
（ａ）前記ｎチャネル型電界効果トランジスタおよび前記ｐチャネル型電界効果トランジスタを覆うようにして形成された、前記半導体基板に対して引張または圧縮応力をもたらす第１絶縁膜と、
（ｂ）前記第１絶縁膜に接し、かつ、前記第１絶縁膜の上から前記ｐチャネル型電界効果トランジスタを覆うようにして形成された、前記半導体基板に対して圧縮応力をもたらす第２絶縁膜とを有し、
前記第１絶縁膜の厚さよりも、前記第２絶縁膜の厚さの方が薄く、
前記第１絶縁膜、前記第２絶縁膜またはその両方は窒素を含む絶縁膜であることを特徴とする半導体装置。
【請求項４】
（ａ）半導体基板の主面上にｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを形成する工程と、
（ｂ）前記ｎチャネル型電界効果トランジスタおよび前記ｐチャネル型電界効果トランジスタを覆うようにして、前記半導体基板に対して引張または圧縮応力をもたらす第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜を覆うように、かつ、前記第１絶縁膜の厚さよりも薄くなるようにして、前記半導体基板に対して引張または圧縮応力をもたらす第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜が、前記ｎチャネル型電界効果トランジスタ、または、前記ｐチャネル型電界効果トランジスタのいずれか一方の上に残るように、その他の部分の前記第２絶縁膜を選択的に除去する工程とを有し、
前記第１絶縁膜、前記第２絶縁膜またはその両方は窒素を含む絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｃ）工程で形成する前記第２絶縁膜は、前記半導体基板に対して引張応力をもたらすものであり、
前記（ｄ）工程は、前記第２絶縁膜が前記ｎチャネル型電界効果トランジスタ上に残るように、その他の部分の前記第２絶縁膜を選択的に除去する工程であり、
前記第１絶縁膜のうち、前記ｐチャネル型電界効果トランジスタを覆う部分に、ゲルマニウムを注入する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ｎチャネル型電界効果トランジスタ、および、ｐチャネル型電界効果トランジスタを備える半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
大容量の情報を高速に処理、記憶する半導体装置には、複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と呼ばれる電界効果トランジスタが搭載され、例えば論理回路やメモリアレイなどを構成している。これら電界効果トランジスタは半導体基板上に形成され、微細化による高集積化によって、半導体装置の高性能化を実現してきた。
【０００３】
一般的に、ＭＩＳ型電界効果トランジスタは、ゲート電極（Metal）、ゲート絶縁膜（Insulator）およびチャネル形成領域（Semiconductor）の積層構造を有し、チャネル形成領域に導通するためのソース領域とドレイン領域とを有する構造を基本としている。
【０００４】
チャネル領域に流れるキャリアの極性によって、キャリアが電子の場合はｎチャネル型電界効果トランジスタ（以下、単にｎ−ｃｈトランジスタと記す）、キャリアが正孔（ホール）の場合はｐチャネル型電界効果トランジスタ（以下、単にｐ−ｃｈトランジスタと記す）と呼称されている。
【０００５】
近年、電界効果トランジスタの処理速度を高速化することで半導体装置を高性能化させる技術において、特に、微細化以外の手法として、チャネル領域に応力を加える技術が検討、実用化されている。ｎ−ｃｈトランジスタにおいては、チャネル領域に引張応力を加えることでキャリア移動度が向上し、ｐ−ｃｈトランジスタにおいては、チャネル領域に圧縮応力を加えることでキャリア移動度が向上することが明らかにされている。
【０００６】
これら両極性のトランジスタを対とした相補的な論理構成を回路の基本としている多くの半導体装置は、ｎ−ｃｈ，ｐ−ｃｈの両チャネル型電界効果トランジスタを有している。そして、チャネル領域への応力印加による高速化をもたらすためには、ｎ型またはｐ型のチャネル領域において、それぞれ、引張または圧縮といった異なる応力を印加する必要がある。
【０００７】
ｎ−ｃｈトランジスタ上またはｐ−ｃｈトランジスタ上に異なる応力を持つ絶縁膜を形成することで、それぞれのトランジスタを高速化する技術が、例えば特開２００６−３２４２７８号公報（特許文献１）、特開２００３−２７３２４０号公報（特許文献２）などに開示されている。
【特許文献１】特開２００６−３２４２７８号公報
【特許文献２】特開２００３−２７３２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記のような、電界効果トランジスタへ応力を印加する技術において、本発明者は以下の課題を見出した。
【０００９】
例えば、特許文献１に開示されている技術では、ｎ−ｃｈトランジスタを覆うように引張応力をもたらす絶縁膜を形成し、ｐ−ｃｈトランジスタを覆うように圧縮応力をもたらす絶縁膜を形成している。ここでは、はじめに両トランジスタを一括して覆うように、例えば引張応力をもたらす第１窒化シリコン膜を堆積し、フォトリソグラフィ法によりｐ−ｃｈトランジスタ上の第１窒化シリコン膜を選択的に除去する。その後、例えば圧縮応力をもたらす第２窒化シリコン膜を堆積し、フォトリソグラフィ法によりｎ−ｃｈトランジスタ上の第２窒化シリコン膜を選択的に除去する。
【００１０】
このとき、ｐ−ｃｈトランジスタ上の第１窒化シリコン膜をエッチングにより除去する際に、その下の半導体基板領域や両トランジスタを分離している絶縁膜（分離部）などまで過エッチングし、ダメージを与える可能性がある。その後、ソース／ドレイン領域に導通する導電性プラグ等を形成する際、位置合わせずれなどにより電極の一部が分離部に乗り上げることがある。そして、上記のような過エッチングにより削られた分離部上にコンタクト電極が形成された場合、半導体基板へのリーク電流やトランジスタの動作不良を引き起こすという課題を、本発明者は見出した。上記の半導体基板へのリーク電流は、例えばメモリ回路においては待機状態やメモリ保持状態における消費電力の上昇をもたらす。また、トランジスタの動作不良は、半導体装置の信頼性を低下させる原因となっている。
【００１１】
そこで、本発明者が検討した特許文献２に開示されている技術では、ｎ−ｃｈトランジスタおよびｐ−ｃｈトランジスタを一括して覆うように第１の応力膜を形成し、その上に、ｎ−ｃｈトランジスタまたはｐ−ｃｈトランジスタ上のいずれかに、所望の応力をもたらす第２の応力膜を選択的に形成している。その際、第２の応力膜は、第１の応力膜と同様にそれぞれのトランジスタを一括して覆うように堆積した後に、フォトリソグラフィ法によるパターニングを施すことで、選択的に形成している。このとき、第２の応力膜をエッチングする際に、第１の応力膜またはその下の半導体基板などへの過エッチングを防ぐ目的として、酸化シリコン膜を挟んでいる。
【００１２】
このとき、トランジスタへの主たる応力印加を担っている第２の応力膜の下に、応力作用効果の小さい酸化シリコン膜を形成することは、トランジスタへの応力の作用を緩和させてしまうという課題を、本発明者は見出した。
【００１３】
そこで、本発明の目的は、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタに選択的に応力を作用させて高性能化する半導体装置において、信頼性を向上させる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
即ち、半導体基板に形成されたｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを有する半導体装置であり、両トランジスタを覆うようにして形成された、半導体基板に対して応力をもたらす第１絶縁膜と、第１絶縁膜に接し、かつ、第１絶縁膜の上からｎチャネル型電界効果トランジスタを覆うようにして形成された、半導体基板に対して引張応力をもたらす第２絶縁膜とを有し、第１絶縁膜の厚さよりも第２絶縁膜の厚さの方が薄く、第１絶縁膜、第２絶縁膜またはその両方は、窒素を含む絶縁膜である。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
即ち、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタに選択的に応力を作用させて高性能化する半導体装置において、信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
本発明の実施の形態１では、ｎチャネル型電界効果トランジスタ（以下、ｎ−ｃｈトランジスタと記す）と、ｐチャネル型電界効果トランジスタ（以下、ｐ−ｃｈトランジスタと記す）とを有する半導体装置において、複数の応力膜を用いてトランジスタを高性能化する技術を例示する。
【００２１】
図１には、本実施の形態１で例示する半導体装置の要部断面図を示している。
【００２２】
半導体基板１の主面には、ｎ−ｃｈトランジスタＱｎを形成するためのｐ型ウェル領域２と、ｐ−ｃｈトランジスタＱｐを形成するためのｎ型ウェル領域３が形成され、それぞれのウェル領域２，３は、絶縁膜からなる分離部４によって互いに絶縁分離されている。本実施の形態１において、例えば、半導体基板１は単結晶シリコンからなるものとする。また、分離部４は酸化シリコンなどからなる浅い溝型のＳＴＩ（Shallow Trench Isolation）構造とするが、良く知られたフィールド絶縁膜構造のものでも良い。
【００２３】
ｎ−ｃｈトランジスタＱｎは、ｐ型ウェル領域２内に形成されたソース／ドレイン領域５ｎと、ゲート絶縁膜６を挟んで形成されたゲート電極７とを基本構成としている。本実施の形態１では、ソース／ドレイン領域５ｎは多数キャリアが電子であるｎ型半導体からなり、ゲート絶縁膜６は例えば酸化シリコンからなり、ゲート電極７は例えば多結晶シリコンからなるものとする。
【００２４】
また、上記のソース／ドレイン領域５ｎは、それよりも浅く、キャリアの極性が同じであり、かつキャリア濃度が低い、所謂エクステンション領域８ｎを有し、ゲート電極７はその側壁に、例えば酸化シリコンからなるサイドウォールスペーサ９を有している。
【００２５】
ｐ−ｃｈトランジスタＱｐは、ｎ型ウェル領域３内に形成され、構成は上記ｎ−ｃｈトランジスタＱｎと同様である。ただし、極性を有する部分であるソース／ドレイン領域５ｐおよびエクステンション領域８ｐは、ｎ−ｃｈトランジスタＱｎのそれとは逆の、ｐ型半導体からなるものである。
【００２６】
上記に示した各トランジスタＱｎ，Ｑｐにおいて基本端子を構成する上記の各領域、即ち、ソース／ドレイン領域５ｎ，５ｐおよびゲート電極７は、外部との電気的導通をとる導電性プラグ１０とのオーミックコンタクトを実現するためのシリサイド層１１を、それぞれの表面に有している。導電性プラグ１０は例えばアルミニウム（Ａｌ）やタングステン（Ｗ）を主体とする金属からなる。導電性プラグ１０は、例えば酸化シリコンからなる層間絶縁膜１２の中に、埋め込まれるように形成されている。層間絶縁膜１２の上には、更に同様の層間絶縁膜１３が形成され、その中に、他の素子と導通して回路構成を形成するための配線層１４が埋め込まれている。配線層１４は、例えばＡｌや銅（Ｃｕ）を主体とする金属からなる。
【００２７】
以上は、ｎ−ｃｈトランジスタＱｎおよびｐ−ｃｈトランジスタＱｐを有する半導体装置の一般的な構成である。本実施の形態１において例示する半導体装置において特徴的なのは、上記に加え、以下に示す構成である。
【００２８】
まず、ｎ−ｃｈトランジスタＱｎおよびｐ−ｃｈトランジスタＱｐを覆うようにして、第１窒化シリコン膜（第１絶縁膜）Ｚ１が形成されている。この第１窒化シリコン膜Ｚ１は、単結晶シリコンに対して応力をもたらす応力膜であり、即ち、半導体基板１に形成された各トランジスタＱｎ，Ｑｐに対して応力をもたらす。本実施の形態１において、第１窒化シリコン膜Ｚ１が有する応力は、引張応力でも圧縮応力でも良いものとし、これらの効果の違いについては、後に詳細を記す。
【００２９】
更に、第１窒化シリコン膜Ｚ１に接し、かつ、第１窒化シリコン膜Ｚ１の上からｎ−ｃｈトランジスタＱｎを覆うようにして、第２窒化シリコン膜（第２絶縁膜）Ｚ２が形成されている。上記と同様に、この第２窒化シリコン膜Ｚ２においても、単結晶シリコンに対して応力をもたらす応力膜である。即ち、本実施の形態１では、ｎ−ｃｈトランジスタＱｎは、２層の応力膜としての窒化シリコン膜Ｚ１，Ｚ２に覆われている。特に、本実施の形態１においては、２層目の第２窒化シリコン膜Ｚ２が有する応力は引張応力であるとする。
【００３０】
ここでは、各トランジスタＱｎ，Ｑｐを覆う第１窒化シリコン膜Ｚ１は、圧縮応力をもたらす応力膜である場合に関して効果の詳細を説明する。このとき、ｐ−ｃｈトランジスタＱｐを覆う応力膜は第１窒化シリコン膜Ｚ１だけであるから、この状態で、圧縮応力によってキャリア移動度が向上し、ｐ−ｃｈトランジスタＱｐは高性能化される。
【００３１】
一方、ｎ−ｃｈトランジスタＱｎは、圧縮応力をもたらす第１窒化シリコン膜Ｚ１だけの効果を見れば、圧縮応力によりキャリア移動度が低下してしまう。本発明者が検討した手法では、この課題を回避するためにｎ−ｃｈトランジスタＱｎ上の第１窒化シリコン膜Ｚ１を除去し、引張応力をもたらす別の応力膜をパターニング形成することとしていた。しかし、第１窒化シリコン膜Ｚ１を除去する際のフォトリソグラフィ工程において、特にエッチング工程によりｎ−ｃｈトランジスタＱｎにダメージを与え、例えばソース／ドレイン領域５ｎなどにおいてリーク電流を発生させるという別の課題を生じさせていた。
【００３２】
これに対し、本実施の形態１では、ｎ−ｃｈトランジスタＱｎ上の第１窒化シリコン膜Ｚ１は除去せずに残し、これに接するようにして、もう１層の応力膜、即ち引張応力をもたらす第２窒化シリコン膜Ｚ２を形成している。これにより、ｎ−ｃｈトランジスタＱｎのキャリア移動度を低下させる第１窒化シリコン膜Ｚ１の圧縮応力を相殺することができる。更に、第２窒化シリコン膜Ｚ２としてより強い引張応力をもたらす応力膜とすれば、ｎ−ｃｈトランジスタＱｎにかかる応力を総じて引張応力とすることもでき、ｎ−ｃｈトランジスタＱｎを高性能化させることができる。
【００３３】
次に、各トランジスタＱｎ，Ｑｐを覆う第１窒化シリコン膜Ｚ１は、引張応力をもたらす応力膜である場合に関して効果の詳細を説明する。ｎ−ｃｈトランジスタＱｎに関しては、第１窒化シリコン膜Ｚ１に加え、２層目の応力膜として引張応力をもたらす第２窒化シリコン膜Ｚ２が形成されるので、より強い引張応力を与えることができ、ｎ−ｃｈトランジスタＱｎのキャリア移動度が向上し、高性能化される。
【００３４】
一方、ｐ−ｃｈトランジスタＱｐ上には、引張応力を持つ第１窒化シリコン膜Ｚ１しか形成されておらず、キャリア移動度が低下してしまう。このとき、本発明者が検討した、ｐ−ｃｈトランジスタＱｐ上の第１窒化シリコン膜Ｚ１を除去し、異なる圧縮応力膜を形成するという手法では、上記と同様、トランジスタ自体にエッチングによるダメージを与えてしまう。
【００３５】
ここで、引張応力を有する窒化シリコン膜にゲルマニウム（Ｇｅ）をイオン注入することで、その応力を緩和する効果があることが分かっている。そこで、本実施の形態１において、上記のｐ−ｃｈトランジスタＱｐ上の第１窒化シリコン膜Ｚ１に対してゲルマニウムをイオン注入することで、その引張応力を緩和させ、本来のｐ−ｃｈトランジスタＱｐの性能を維持することが可能である。特に、イオン注入時に半導体基板１に到達した際の副作用を懸念して、シリコンと同じIV族元素であることがより望ましく、この観点からはゲルマニウム元素が最適である。本実施の形態１においては、注入するイオン種をゲルマニウムとしたが、ここでは、引張応力をもたらす第２窒化シリコン膜Ｚ２の応力緩和が目的であり、原子量が大きいことが望ましく、この観点からはゲルマニウムに限定されるものではない。
【００３６】
また、本実施の形態１では、第２窒化シリコン膜Ｚ２の厚さは、第１窒化シリコン膜Ｚ１の厚さよりも薄いものとする。これにより、第２窒化シリコン膜Ｚ２をｎ−ｃｈトランジスタＱｎ上では残し、ｐ−ｃｈトランジスタＱｐ上ではエッチングにより除去するという、フォトリソグラフィ法によるパターニングを施す際には、１層目の第１窒化シリコン膜Ｚ１が厚いため、ｐ−ｃｈトランジスタＱｐにエッチングによるダメージをもたらすことが無い。従って、上記に課題として示したように、例えばソース／ドレイン領域５ｐなどにおいてリーク電流を発生させることも無い。その結果、半導体装置の信頼性を向上させることができる。更に、ｐ−ｃｈトランジスタＱｐ上の第２窒化シリコン膜Ｚ２をエッチングする際のエッチストップ層を、第１窒化シリコン膜Ｚ１との間に形成する必要が無く、各窒化シリコン膜Ｚ１，Ｚ２を接した構造とすることができる。その結果、第２窒化シリコン膜Ｚ２の応力作用がエッチストップ層により緩和されずに、効果を発揮させることができる。具体的な製造プロセスに関しては後に詳細を記す。
【００３７】
以上のように、本実施の形態１に例示した手法によれば、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタに選択的に応力を作用させて高性能化する半導体装置において、信頼性を向上させることができる。
【００３８】
次に、本実施の形態１において上記で説明した構成の半導体装置に関して、その製造方法を図２〜図７を用いて説明する。
【００３９】
まず、図２に示すように、半導体基板１の主面上にｎ−ｃｈトランジスタＱｎおよびｐ−ｃｈトランジスタＱｐを形成する。その方法は通常と同様であり、ここでの詳細な説明は省略する。各トランジスタＱｎ，Ｑｐの構成は、上記の通りである。
【００４０】
その後、図３に示すように、両トランジスタＱｎ，Ｑｐを覆うようにして、半導体基板１に対して応力をもたらす第１窒化シリコン膜Ｚ１を形成する。本実施の形態１において、第１窒化シリコン膜Ｚ１は、例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などによって形成する。
【００４１】
続いて、第１窒化シリコン膜Ｚ１を覆うように、かつ、第１窒化シリコン膜Ｚ１の厚さよりも薄くなるようにして、半導体基板１に対して引張応力をもたらす第２窒化シリコン膜Ｚ２を形成する。本実施の形態１において、第２窒化シリコン膜Ｚ２は、例えばＣＶＤ法などによって形成する。
【００４２】
その後、図４に示すように、第２窒化シリコン膜Ｚ２を覆うように、フォトレジスト膜１５を塗布する。このフォトレジスト膜１５を、通常のフォトリソグラフィ法により、ｎ−ｃｈトランジスタＱｎ上では残し、ｐ−ｃｈトランジスタＱｐ上では除去するように、パターニングする。
【００４３】
次に、図５に示すように、フォトレジスト膜１５をエッチングマスクとして、第２窒化シリコン膜Ｚ２にエッチングを施し、露出した部分の第２窒化シリコン膜Ｚ２が除去された時点で、１層目の第１窒化シリコン膜Ｚ１を残してエッチングを止める。これにより、ｎ−ｃｈトランジスタＱｎ上では、第１窒化シリコン膜Ｚ１および第２窒化シリコン膜Ｚ２という、互いに接した２層の応力膜が残り、ｐ−ｃｈトランジスタＱｐ上では第２窒化シリコン膜Ｚ２が除去され第１窒化シリコン膜Ｚ１のみが応力膜として残る構造とすることができる。
【００４４】
このとき、２層目の第２窒化シリコン膜Ｚ２の方が第１窒化シリコン膜Ｚ１よりも薄いため、これらの積層構造のうち、薄い第２窒化シリコン膜Ｚ２を除去してエッチングを止めることは、エッチング時間の制御により容易に行うことができる。たとえ第１窒化シリコン膜Ｚ１に多少の過エッチングがもたらされたとしても、ｐ−ｃｈトランジスタＱｐにまでエッチングが至り、トランジスタ自体にダメージを与える可能性は低い。このように、本発明者が検討した手法のような１層目の第１窒化シリコン膜Ｚ１を部分的に除去する工程を含まないため、その後のプロセスによって、例えばコンタクト形成部でのリーク電流をもたらすようなダメージを与えることが無い。その結果、本実施の形態１で例示した手法によれば、半導体装置の信頼性を向上させることができる。更に、第２窒化シリコン膜Ｚ２を薄くすることで、選択的エッチングを時間で制御し易くなるため、エッチストップ層などを第１窒化シリコン膜Ｚ１との間に形成する必要が無く、ｎ−ｃｈトランジスタＱｎへの応力の作用が緩和されてしまうことも無い。
【００４５】
ところで、本実施の形態１において、トランジスタを形成した領域程度を上記のように選択的に露出させるためには、例えばトランジスタ自体のゲート電極７を加工するほどの微細な加工精度は必要としない。ただし、今後の微細化推進に伴って、本工程においても更に緻密なパターンを形成する必要がある場合は、フォトレジスト膜１５の下地として、例えば反射防止膜（ＢＡＲＣ：Bottom-Anti-Reflection Coating）を形成しても良い。
【００４６】
また、１層目の第１窒化シリコン膜Ｚ１として、引張応力をもたらす応力膜を形成した場合、ｐ−ｃｈトランジスタＱｐの性能回復のために、ｐ−ｃｈトランジスタＱｐ上においてこの引張応力の緩和を必要とする場合がある。このとき、前記の工程後に、フォトレジスト膜１５をイオン注入マスクとして、ｐ−ｃｈトランジスタＱｐを覆う部分の第１窒化シリコン膜Ｚ１に、例えばゲルマニウム元素をイオン注入することで引張応力を緩和することができる。
【００４７】
その後、図６に示すように、フォトレジスト膜１５を除去し、層間絶縁膜１２を堆積する。本実施の形態１では、層間絶縁膜１２として、例えば酸化シリコンなどをＣＶＤ法などにより形成する。続いて、ソース／ドレイン領域５ｎ，５ｐおよびゲート電極７への電気的導通をとるために、通常のフォトリソグラフィ法によりコンタクトホール１６を形成する。
【００４８】
ここで、本実施の形態１において、層間絶縁膜１２，分離部４およびサイドウォールスペーサ９は同質の酸化シリコン膜により形成されている。従って、層間絶縁膜１２と、分離部４またはサイドウォールスペーサ９との間に異種の中間膜（所謂ライナー膜）が存在しなければ、コンタクトホール１６を形成する際に合わせずれが生じた場合、分離部４やサイドウォールスペーサ９などへの過エッチングを止めることができない。このように過エッチングされた分離部４などに導電性プラグ１０を形成することは、リーク電流の増加など、半導体装置の信頼性を損なう原因となり得る。この課題を回避するためには、コンタクトホール１６を形成する際の合わせずれに対するマージンとして、あらかじめ寸法に余裕を持たせて設計する必要がある。これは、トランジスタの微細化による半導体装置の高性能化を妨げる原因となる。
【００４９】
これに対し、本実施の形態１に例示する手法によれば、各トランジスタＱｎ，Ｑｐを含む半導体基板１の主面は、第１窒化シリコン膜Ｚ１によって覆われている。これにより、酸化シリコン膜により形成される層間絶縁膜１２を異方性エッチングする際に、第１窒化シリコン膜Ｚ１に対する選択比の高い条件とすることで、自己整合的にエッチストップさせることができる。続いて、第１窒化シリコン膜Ｚ１に対して、酸化シリコン膜に対する選択比の高い条件で異方性エッチングを施す。これにより、合わせずれにより分離部４やサイドウォールスペーサ９上にコンタクトホール１６が一部乗り上げてしまったとしても、やはり自己整合的にエッチングをストップさせることができる。即ち、本実施の形態１に例示した手法によれば、第１窒化シリコン膜Ｚ１を残すことで、コンタクトホール１６形成時の合わせずれに対するマージンを大きく取る必要が無く、微細化による半導体装置の高性能化を推進することができる。
【００５０】
また、本実施の形態１で例示した半導体装置の構造では、定性的に見て、ｎ−ｃｈトランジスタＱｎの方が、ｐ−ｃｈトランジスタＱｐよりも厚い窒化シリコン膜に覆われている。２層目の第２窒化シリコン膜Ｚ２は薄いものであるが、両トランジスタＱｎ，Ｑｐへのコンタクトホール１６の形成を同一工程で行う場合、ｎ−ｃｈトランジスタＱｎ上の窒化シリコン膜のエッチングの方が、より長い時間を要することになる。これにより、ｐ−ｃｈトランジスタＱｐのソース／ドレイン領域５ｐに対して過エッチングを起こす可能性がある。コンタクトの対象となるシリサイド層１１と窒化シリコン膜との間のエッチング選択比を大きく取ったとしても、エッチング時間を長く取らなければいけないことから、上記過エッチングの可能性を完全に排除することはできない。
【００５１】
これには、図４および図５を用いて説明した、ｐ−ｃｈトランジスタＱｐ上の第２窒化シリコン膜Ｚ２を選択的に除去する工程において、ｎ−ｃｈトランジスタＱｎ上に残す第２窒化シリコン膜Ｚ２を異方性エッチングから保護するフォトレジスト膜１５の寸法を考慮することが有効である。これに関して、以下に詳細を記す。本実施の形態１において、第２窒化シリコン膜Ｚ２をもって応力を作用させたい領域は、ｎ−ｃｈトランジスタＱｎのゲート電極７下のチャネル領域が主である。即ち、フォトレジスト膜１５は、ｎ−ｃｈトランジスタＱｎのゲート電極７周辺の第２窒化シリコン膜Ｚ２を保護するように残せば良く、ソース／ドレイン領域５ｎ上付近では除去しても良い。これによって、コンタクトホール１６を形成するために異方性エッチングにより削らなければならない窒化シリコン膜の厚さは、ｎ−ｃｈトランジスタＱｎ上およびｐ−ｃｈトランジスタＱｐ上で、ほぼ等しくなる。その結果、上記に示したような、ｐ−ｃｈトランジスタＱｐにおけるソース／ドレイン領域５ｐへの過エッチングを回避することができる。
【００５２】
その後、図７に示すように、コンタクトホール１６内に、例えばＡｌまたはＷなどを含む金属膜を埋め込み、導電性プラグ１０を形成する。更にその上から層間絶縁膜１３を同様の手法により形成し、他の素子と導通して回路構成を形成するための配線層１４を形成する。配線層１４は、例えばＡｌまたはＣｕなどを含む金属膜であるとする。
【００５３】
上記と同様の方法によって、更に上層に、プラグ／配線形成を繰り返すことで、所望の半導体装置を形成する。
【００５４】
以上のようにして、本実施の形態１で例示した半導体装置を製造することができる。
【００５５】
（実施の形態２）
上記実施の形態１においては、ｎ−ｃｈトランジスタＱｎ上に２層の応力膜を形成することで、応力制御によるトランジスタの高性能化を実現する技術を例示した。本実施の形態２では、ｐ−ｃｈトランジスタＱｐ上において２層の応力膜を形成し、応力制御を行う技術と、その効果について詳細を説明する。
【００５６】
図８には、本実施の形態２で例示する半導体装置の要部断面図を示している。
【００５７】
各トランジスタＱｎ，Ｑｐの構成などは、上記実施の形態１と同様であり、ここでの詳細な説明は省略する。本実施の形態２において特徴的であるのは、以下に示す構成である。
【００５８】
まず、ｎ−ｃｈトランジスタＱｎおよびｐ−ｃｈトランジスタＱｐを覆うようにして、第１窒化シリコン膜（第１絶縁膜）Ｚ１が形成されている。この第１窒化シリコン膜Ｚ１は、単結晶シリコンに対して応力をもたらす応力膜であり、即ち、半導体基板１に形成された各トランジスタＱｎ，Ｑｐに対して応力をもたらす。本実施の形態１において、第１窒化シリコン膜Ｚ１が有する応力は、引張応力でも圧縮応力でも良いものとし、これらの効果の違いについては、後に詳細を記す。
【００５９】
更に、第１窒化シリコン膜Ｚ１に接し、かつ、第１窒化シリコン膜Ｚ１の上からｐ−ｃｈトランジスタＱｐを覆うようにして、第２窒化シリコン膜（第２絶縁膜）Ｚ２が形成されている。上記と同様に、この第２窒化シリコン膜Ｚ２は単結晶シリコンに対して応力をもたらす応力膜である。即ち、本実施の形態２では、ｐ−ｃｈトランジスタＱｐは、２層の応力膜としての窒化シリコン膜Ｚ１，Ｚ２に覆われている。特に、本実施の形態２においては、２層目の第２窒化シリコン膜Ｚ２が有する応力は圧縮応力であるとする。
【００６０】
ここでは、各トランジスタＱｎ，Ｑｐを覆う第１窒化シリコン膜Ｚ１は、引張応力をもたらす応力膜である場合に関して効果の詳細を説明する。このとき、ｎ−ｃｈトランジスタＱｎを覆う応力膜は第１窒化シリコン膜Ｚ１だけであるから、この状態で、引張応力によってキャリア移動度が向上し、ｎ−ｃｈトランジスタＱｎは高性能化される。
【００６１】
一方、ｐ−ｃｈトランジスタＱｐは、引張応力をもたらす第１窒化シリコン膜Ｚ１だけの効果を見れば、引張応力によりキャリア移動度が低下してしまう。このとき、本発明者が検討した、ｐ−ｃｈトランジスタＱｐ上の第１窒化シリコン膜Ｚ１を除去し、異なる圧縮応力膜を形成するという手法では、上記と同様、トランジスタ自体にエッチングによるダメージを与えてしまう。これにより、例えばソース／ドレイン領域５ｐなどにおいてリーク電流を発生させるという別の課題を生じさせていた。
【００６２】
これに対し、本実施の形態２では、ｐ−ｃｈトランジスタＱｐ上の第１窒化シリコン膜Ｚ１は除去せずに残し、これに接するようにしてもう１層の応力膜、即ち圧縮応力をもたらす第２窒化シリコン膜Ｚ２を形成している。これにより、ｐ−ｃｈトランジスタＱｐのキャリア移動度を低下させる第１窒化シリコン膜Ｚ１の引張応力を相殺することができる。更に、第２窒化シリコン膜Ｚ２としてより強い圧縮応力をもたらす応力膜とすれば、ｐ−ｃｈトランジスタＱｐにかかる応力を総じて圧縮応力とすることもでき、ｐ−ｃｈトランジスタＱｐを高性能化させることができる。
【００６３】
次に、各トランジスタＱｎ，Ｑｐを覆う第１窒化シリコン膜Ｚ１は、圧縮応力をもたらす応力膜である場合に関して効果の詳細を説明する。ｐ−ｃｈトランジスタＱｐに関しては、第１窒化シリコン膜Ｚ１に加え、２層目の応力膜として圧縮応力をもたらす第２窒化シリコン膜Ｚ２が形成されるので、より強い圧縮応力を与えることができ、ｐ−ｃｈトランジスタＱｐのキャリア移動度が向上し、高性能化される。
【００６４】
また、本実施の形態２では、第２窒化シリコン膜Ｚ２の厚さは、第１窒化シリコン膜Ｚ１の厚さよりも薄いものとする。これにより、上記実施の形態１で説明した効果と同様、ｎ−ｃｈトランジスタＱｎにダメージを与えることなく、２層目の第２窒化シリコン膜Ｚ２をエッチングすることが可能となる。その結果、半導体装置の信頼性を向上させることができる。更に、ｎ−ｃｈトランジスタＱｎ上の第２窒化シリコン膜Ｚ２をエッチングする際のエッチストップ層を、第１窒化シリコン膜Ｚ１との間に形成する必要が無く、各窒化シリコン膜Ｚ１，Ｚ２を接した構造とすることができる。その結果、第２窒化シリコン膜Ｚ２の応力作用がエッチストップ層により緩和されずに、効果を発揮させることができる。
【００６５】
以上のように、本実施の形態２に例示した手法によれば、ｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタに選択的に応力を作用させて高性能化する半導体装置において、信頼性を向上させることができる。
【００６６】
本実施の形態２で例示した構造の半導体装置は、第２窒化シリコン膜Ｚ２を、圧縮応力をもたらす応力膜とし、かつ、ｐ−ｃｈトランジスタＱｐ上に残すようにパターニングするという変更点を適用すれば、上記実施の形態１で説明した構造の半導体装置と同様にして製造することができる。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６８】
例えば、上記実施の形態１，２では、応力制御を施す２層の応力膜を窒化シリコン膜Ｚ１，Ｚ２としたが、これらが同種である必要は無く、所望の応力をもたらす応力膜であれば、適用して同様の効果が得られる。２層目の応力膜として１層目とは異種の応力膜を用いれば、２層目の応力膜をより精度良く選択的にエッチング除去できる。
【００６９】
また、上記実施の形態１，２では、応力を作用させる対象の素子としてＭＩＳ型の電界効果トランジスタとしたが、キャリア移動度を向上させることで半導体装置の高性能化を実現できる素子であれば、適用して同様の効果が得られる。
【産業上の利用可能性】
【００７０】
本発明は、例えばパーソナルコンピュータやモバイル機器等において、情報処理を行うために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】本発明の他の実施の形態である半導体装置の要部断面図である。
【符号の説明】
【００７２】
１  半導体基板
２  ｐ型ウェル領域
３  ｎ型ウェル領域
４  分離部
５ｎ，５ｐ  ソース／ドレイン領域
６  ゲート絶縁膜
７  ゲート電極
８ｎ，８ｐ  エクステンション領域
９  サイドウォールスペーサ
１０  導電性プラグ
１１  シリサイド層
１２，１３  層間絶縁膜
１４  配線層
１５  フォトレジスト膜
１６  コンタクトホール
Ｑｎ  ｎ−ｃｈトランジスタ（ｎチャネル型電界効果トランジスタ）
Ｑｐ  ｐ−ｃｈトランジスタ（ｐチャネル型電界効果トランジスタ）
Ｚ１  第１窒化シリコン膜（第１絶縁膜）
Ｚ２  第２窒化シリコン膜（第２絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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