(57)【要約】【課題】従来、ある論理回路に生じるリーク電流を削減する構成として、グランドまたは電源に対して高スレッショルド電圧のトランジスタを介して接続する回路構成がある。しかしこの構成では、トランジスタのＯＮ時の合成抵抗が増加して通常動作時の出力遷移遅延が増大し、回路動作が遅くなる問題が生じる。【解決手段】本発明による半導体装置は、第１の電源端子と出力端子の間に接続された第1導電型の第１のトランジスタと、第２の電源端子と前記出力端子の間に接続され、前記第１のトランジスタよりもリーク電流が大きい第２導電型の第２のトランジスタとを有する出力段回路と、前記出力段回路が非活性時に入力される論理回路非活性信号に応じて、前記第１のトランジスタを非導通状態、前記第２のトランジスタを導通状態とする論理値を出力する入力段回路を有するものである。【選択図】図４
2008306281.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源端子と出力端子の間に接続された第1導電型の第１のトランジスタと、第２の電源端子と前記出力端子の間に接続され、前記第１のトランジスタよりもリーク電流が大きい第２導電型の第２のトランジスタとを有する出力段回路と、
前記出力段回路が非活性時に入力される論理回路非活性信号に応じて、前記第１のトランジスタを非導通状態、前記第２のトランジスタを導通状態とする論理値を出力する入力段回路と、
を有する半導体装置。
【請求項２】
前記入力段回路を流れるリーク電流が、前記第２のトランジスタのリーク電流よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記入力段回路の出力を固定する出力固定回路をさらに有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記出力固定回路は、前記出力段回路が非活性時に入力される論理回路非活性信号に応じて、前記入力段回路の出力を固定することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記出力段回路の出力側が長配線であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記出力段回路の出力側がファンアウト数の大きいことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記出力段回路と前記入力段回路は、マイクロコンピュータにおけるパイプラインステージ処理部を構成することを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記論理回路非活性化信号は、その論理値により前記マイクロコンピュータにおけるパイプラインステージ処理部を非活性にすることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路およびそれを含む半導体集積回路にかかり、特に低電力動作に適した半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の製造プロセスの微細化が進んでいる。このため、ＣＭＯＳ  ＬＳＩのような半導体集積回路を構成するＭＯＳトランジスタの耐圧が低下し、ＭＯＳトランジスタの動作電圧を低くせざる得なくなってきている。ここで、動作電圧の低下に伴い、ＭＯＳトランジスタの動作速度の低下が起こる。よって、この速度低下を防ぐためＭＯＳトランジスタのしきい値電圧を下げなければならない。
【０００３】
しかし、しきい値電圧を下げた場合（例えば０．４Ｖ程度以下）では、トランジスタが完全にＯＦＦにならず、ドレイン−ソース間にサブスレショルド・リーク電流が流れてしまう。このリーク電流は、多数のＭＯＳトランジスタで構成されるＬＳＩ等の半導体集積回路において非常に問題であり、この半導体集積回路内の回路が論理的に非活性の状態にあっても、トランジスタのリーク電流による貫通電流が生じてしまう。よって、この貫通電流による消費電力の増加、電源に対する負荷の増大、エネルギー使用効率の低下や発熱の増加という問題が非常に大きくなっている。特にこの傾向は、高速な動作を要求される低スレッショルド電圧のトランジスタに顕著であり、リーク電流を削減することは低電力動作を要求される回路のみならず、高速動作を行う回路を実現するためにも大きな制約になっている。また、半導体集積回路の高温動作時には、サブスレショルド・リーク電流は指数関数的に増大するため、前述したような問題はさらに深刻になる。
【０００４】
このため、上述したような半導体集積回路内の回路内のリーク電流を削減するため、種種の技術が提案されている。その一つが特許文献１に開示されている。この特許文献１には、高スレッショルド電圧のトランジスタによって、低スレッショルド電圧のトランジスタのリーク電流をパスカットする技術が開示されている。
【０００５】
また、特許文献２には、ＮチャンネルトランジスタとＰチャンネルトランジスタ間の貫通電流を低減する技術が開示されている。
【特許文献１】特開２００３−２２４４６５号公報
【特許文献２】特開平５−２２１１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、特許文献１のような従来技術では、ＮチャンネルトランジスタまたはＰチャンネルトランジスタは、グランドまたは電源に対して高スレッショルド電圧のトランジスタを介して接続する必要がある。このことは、トランジスタのＯＮ時の合成抵抗が増加して通常動作時の出力遷移遅延が増大し、回路動作が遅くなる問題が生じる。
【０００７】
また、特許文献２のような従来技術の回路構成では、動作時の貫通電流を減らしているが、非動作時の出力トランジスタ（トランジスタ８および９）のリーク電流については考慮されていない。
【０００８】
よって、ＣＭＯＳ  ＬＳＩのような半導体集積回路において、回路動作の低下を伴わずリーク電流を削減することが望まれている。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、第１の電源端子と出力端子の間に接続された第1導電型の第１のトランジスタと、第２の電源端子と前記出力端子の間に接続され、前記第１のトランジスタよりもリーク電流が大きい第２導電型の第２のトランジスタとを有する出力段回路と、前記出力段回路が非活性時に入力される論理回路非活性信号に応じて、前記第１のトランジスタを非導通状態、前記第２のトランジスタを導通状態とする論理値を出力する入力段回路を有するものである。
【００１０】
本発明による半導体装置によれば、出力段回路が非活性状態時に入力される論理回路非活性化信号に応じて入力段回路の出力論理値を固定することで、出力段回路のリーク電流が大きい第２導電型の第２のトランジスタをＯＮとし、第1導電型の第１のトランジスタをＯＦＦにすることで半導体装置のリーク電流を削減することができる。
【発明の効果】
【００１１】
本発明により、半導体集積回路において、負荷回路によるトランジスタのＯＮ抵抗の増加の影響を最小限に抑えつつリーク電流を削減することができる。よって、半導体集積回路の回路動作の低下を伴わず低電力化が実現できる。
【発明を実施するための最良の形態】
【００１２】
＜発明の実施の形態１＞
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をＣＭＯＳ  ＬＳＩの半導体回路に適用したものである。
【００１３】
図１に本実施の形態１にかかる半導体装置の構成ブロック図の一例を示す。この例は、マイクロコンピュータのＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）内の命令パイプライン処理部における１ステージ分の処理部のみを記載している。
【００１４】
図１に示すように、本実施の形態１にかかる半導体装置は、回路ユニット１と、回路ユニット２と、回路ユニット１に出力固定信号を送信する出力固定信号生成回路３を有する。また、回路ユニット１と回路ユニット２は配線４により接続されている。ここで、回路ユニット１と回路ユニット２は、特に制限されないが、所定の機能を有する論理回路等で構成される。また、配線４は、例えば配線長が２００μｍ以上の長配線であるような出力負荷の大きい状態であるとする。回路ユニット２の出力側配線も同様に長配線や大きなファンアウトである出力負荷の大きな状態であってよい。
【００１５】
出力固定信号生成回路３は、Ｖａｌｉｄ信号を反転させた出力固定信号を生成する。ここで、Ｖａｌｉｄ信号は、ＣＰＵの命令パイプライン処理部の各演算器（演算器内のステージ処理部）を活性化（イネーブル）もしくは非活性化（ディセーブル）にするＨレベルもしくはＬレベルの信号である。
【００１６】
図２および図３を用いて、出力固定信号生成回路３が出力する出力固定信号について説明する。ただし、前提としてデコーダの出力であるＶａｌｉｄ信号がＨレベルのとき、各演算器が活性化し、Ｌレベルのとき、各演算器が非活性化するものとする。ここで、Ｖａｌｉｄ信号がＬレベルのとき演算器が非活性化状態となることから、Ｖａｌｉｄ信号を広義の意味での論理回路非活性化信号とする。
【００１７】
なお、本実施の形態では、Ｖａｌｉｄ信号がＬレベルの時、各演算器が非活性化状態としているが、Ｈレベルの時、各演算器が非活性化状態としてもかまわない。Ｈレベルの時、各演算器が非活性化状態する場合、Ｖａｌｉｄ信号の論理状態に合わせ各演算器の活性化、非活性化の状態を制御できるようパイプラインレジスタ等の回路構成を対応させる。なお、命令パイプライン処理部の構成は、図２の構成に限定されるもではない。
【００１８】
図２の命令パイプライン処理部１００は、命令メモリ１０１と、命令デコーダ１０２と、レジスタファイル１０３と、ＭＵＬＵ(ＭＵＬｔｉｐｌｙ Ｕｎｉｔ)１０４と、ＡＬＵ(Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ)１０８と、出力固定信号生成回路１２１、１２２、１２３、１２４を有する。また、ＭＵＬＵ１０４は、３つのステージ処理部を有しており、それぞれをＭＵＬＵ１０５、１０６、１０７とする。また、パイプラインの各ステージ処理部には、パイプラインレジスタ１１１から１１６が設けられている。ここで、出力固定信号生成回路１２１から１２４は、ＭＵＬＵ（各ステージ処理部）またはＡＬＵ等の演算器に出力固定信号を出力する。ここで、出力固定信号生成回路１２１から１２４のそれぞれは、図１で言うところの出力固定信号生成回路３に相当し、各演算器は、図１で言うところの回路ユニット１および回路ユニット２に相当する。
【００１９】
次に、図２の命令パイプライン処理部の基本動作の一例を説明する。まず、命令デコーダ１０２は、命令メモリ１０１から命令を読み出す。そして、この読み出した命令がＡＬＵ１０８を使用する命令である場合（図３（ａ）のｍｏｖやａｄｄ）は、ＡＬＵへのＶａｌｉｄ信号をアサート（本例ではＨレベルを出力）する。また、読み出した命令がＭＵＬＵ１０４を使用する命令である場合（図３（ａ）のｍｕｌ）は、ＭＵＬＵ１０４へのＨレベルのＶａｌｉｄ信号をアサートする。さらにこのとき、各ユニットのステージにおいてデータ処理を行うレジスタファイル１０３は、前述したどちらかのＶａｌｉｄ信号がＨレベルであればデータの読み出しを行う。ここで、命令デコーダ１０２は、１命令につき通常１クロック（命令の実行に複数のクロックを要する場合はそのクロック数）だけＨレベルのＶａｌｉｄ信号をアサートする。上述したが、このＨレベルのＶａｌｉｄ信号が入力されたクロック間はその演算器が活性化状態になる。よって、これを換言すると、ＬレベルのＶａｌｉｄ信号が入力されている間は、演算器が非活性化状態であると言える。
【００２０】
さらに、このＶａｌｉｄ信号は、ステージ処理部ごとに１クロックずつずれて伝達される。具体的な例としてｍｕｌ命令によりＭＵＬＵが動作する場合を考える。まず、ｍｕｌ命令が命令メモリ１０１から命令デコーダ１０２に読み出され、命令デコーダ１０２は、ＭＵＬＵ１０４へＶａｌｉｄ信号をアサート（Ｈレベルを出力）する。図２に示すステージ処理部１において、Ｖａｌｉｄ信号がＨレベルのため、レジスタファイル１０３のデータの読み出しを行う。またここで同時に、ＭＵＬＵ１０４のパイプラインレジスタ１１３をイネーブルにする。その１クロック後には、ステージ処理部２において、ＨレベルのＶａｌｉｄ信号が入力されるためＭＵＬＵ１０５が動作し、実行結果がパイプラインレジスタ１１４に送られる。またここで同時にパイプラインレジスタ１１４がステージ処理部２のＨレベルのＶａｌｉｄ信号によりイネーブルになる。さらに１クロック後には、ステージ処理部３において、ＭＵＬＵ１０６が動作し、実行結果がパイプラインレジスタ１１５に送られる。またここで同時にパイプラインレジスタ１１５がステージ処理部３のＨレベルのＶａｌｉｄ信号によりイネーブルになる。さらに１クロック後には、ステージ４において、ＭＵＬＵ１０７が動作し、実行結果がレジスタファイル１０３に送られる。出力固定信号生成回路１２１、１２２、１２３は、それぞれステージ２、３、４において、Ｖａｌｉｄ信号を反転させた出力固定信号を各演算器に出力する。
【００２１】
次に、パイプライン動作のタイミングチャートを図３を用いて説明する。（ａ）は命令に対するＭＵＬＵおよびＡＬＵの各ステージ処理部の動作である。（ｂ）は、ＭＵＬＵ（ステージごと）およびＡＬＵに入力される各ステージ処理部のＶａｌｉｄ信号である。（ｃ）は、ＭＵＬＵ（ステージごと）およびＡＬＵに入力される各ステージ処理部の出力固定信号である。まず、ＡＬＵについて説明する。(ａ)のｍｏｖやａｄｄ命令において、パイプラインレジスタ１１６によりレジスタファイル１０３のフェッチ（ＲＦ）が行われ、次のクロックでＡＬＵ１０８が実行される。よって、（ｂ）に示すように、ＡＬＵ１０８が実行されている間は、ＡＬＵ１０８に入力されるＶａｌｉｄ信号はＨレベルが入力される。よって、この場合（ｃ）に示すように、出力固定信号生成回路１２４からＡＬＵ１０８に入力される出力固定信号は、ＡＬＵ１０８が活性時にはＬレベルが入力され、非活性時にはＨレベルが入力される。
【００２２】
ＭＵＬＵにおいても同様である。(ａ)のｍｕｌ命令において、パイプラインレジスタ１１３によりレジスタファイル１０３のフェッチ（ＲＦ）が行われ、次クロックでＭＵＬＵ１０５が実行される。次クロックでは、ＭＵＬＵ１０６が実行され、その次のクロックでは、ＭＵＬＵ１０７が実行される。よって、（ｂ）に示すように、ＭＵＬＵ１０５、１０６、１０７が活性時には、それぞれ入力されるＶａｌｉｄ信号はＨレベルが入力される。よって、（ｃ）に示すように、出力固定信号生成回路１２１、１２２、１２３からＭＵＬＵ１０５、１０６、１０７に入力される出力固定信号は、それぞれのステージ処理部の活性時には、Ｌレベルが入力され、非活性時にはＨレベルが入力される。以上で出力固定信号生成回路３が出力する出力固定信号の説明とする。
【００２３】
次に、図４を用いて、図１に示した本実の施形態の半導体装置の詳細な具体的構成の一例を示す。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。
【００２４】
図４に示すように、回路ユニット１は、入力段回路２１と、出力段回路１２を有する。
入力段回路２１は、特に制限されないが所定の機能を有する論理回路１０と、論理回路１０に接続された出力固定回路１１を有する。出力段回路１２は、特に制限されないが所定の機能を有する論理回路である。出力固定信号生成回路３は、インバータＩＮＶ１で構成されており、入力されたＶａｌｉｄ信号を反転し、出力固定回路１１へ出力固定信号として出力する。
【００２５】
また、回路ユニット２は、特に制限されないが所定の機能を有する論理回路１３と、特に制限されないが所定の機能を有する論理回路１４を有する。
【００２６】
論理回路１０は、本例では次のような構成を有する。論理入力ｂをゲート入力とするｐチャンネルＭＯＳトランジスタＭ３とｎチャンネルＭＯＳトランジスタＭ４が、お互いのドレイン端をノードＢで接続している。また、ｐチャンネルＭＯＳトランジスタＭ３のソース端は、ノードＡに接続されている。また、論理入力ａをゲート入力とするｐチャンネルＭＯＳトランジスタＭ６のソース端がノードＡに、ドレイン端がノードＢに接続されている。また、同じく論理入力ａをゲート入力とするｎチャンネルＭＯＳトランジスタＭ５のソース端が低電位側電源ＶＳＳに、ドレイン端がｎチャンネルＭＯＳトランジスタＭ４のソース端に接続されている。
【００２７】
出力固定回路１１は、本例では出力固定信号生成回路３が出力する出力固定信号をゲート入力とするｐチャンネルＭＯＳトランジスタＭ１とｎチャンネルＭＯＳトランジスタＭ２を有する。ｐチャンネルＭＯＳトランジスタＭ１は、ソース端を高電位側電源ＶＤＤに接続し、ドレイン端をノードＡに接続している。ｎチャンネルＭＯＳトランジスタＭ２は、ソース端を低電位側電源ＶＳＳに接続し、ドレイン端をノードＢに接続している。
【００２８】
出力段回路１２は、本例では次のような構成を有する。ノードＢの論理レベルをゲート入力とするｐチャンネルＭＯＳトランジスタＭ７とｎチャンネルＭＯＳトランジスタＭ８がそれぞれのドレイン端をノードＣで接続している。また、ｐチャンネルＭＯＳトランジスタＭ７のソース端が高電位側電源ＶＤＤに接続され、ｎチャンネルＭＯＳトランジスタＭ８のソース端が低電位側電源ＶＳＳに接続されている。ここで、ｐチャンネルＭＯＳトランジスタＭ７は、ｎチャンネルＭＯＳトランジスタＭ８よりＯＦＦ時のリーク電流が大きい（例えば２倍程度以上大きい）ものとする。なお、高リーク電流を生じるトランジスタの例として、ゲート長（Ｌ）が相対的に短い、ゲート幅（Ｗ）が相対的に大きい、しきい電圧が相対的に低い等が想定される。またプロセスによっては本実施例のようなｐチャンネルもしくはｎチャンネルのみに高リーク電流を生じるトランジスタがあらわれることが想定される。
【００２９】
ここで、本実施の形態では、回路構成の一例として出力段回路１２が、ｐチャンネルＭＯＳトランジスタＭ７とｎチャンネルＭＯＳトランジスタＭ８でインバータ（出力バッファ）を構成している。一般的に回路出力段のバッファには、サイズの大きいトランジスタが用いられる。よって、出力段回路１２を構成するトランジスタはリーク電流が大きくなる可能性が高い。本実施の形態では、入力段回路２１を構成するトランジスタは、トランジスタサイズが、出力段回路１２を構成するトランジスタより小さく、入力段回路２１を流れるリーク電流が出力段回路１２のｐチャンネルＭＯＳトランジスタＭ７のリーク電流よりも小さいとする。また、このような入力段回路と出力段回路の関係は、下記に示す回路ユニット２の論理回路１３と論理回路１４にも成り立つとする。
【００３０】
論理回路１３は、次のような構成を有する。ノードＣの論理レベルをゲート入力とするｐチャンネルＭＯＳトランジスタＭ９とｎチャンネルＭＯＳトランジスタＭ１０がそれぞれのドレイン端をノードＤで接続している。また、ｐチャンネルＭＯＳトランジスタＭ９のソース端が高電位側電源に接続され、ｎチャンネルＭＯＳトランジスタＭ１０のソース端が低電位側電源ＶＳＳに接続されている。
【００３１】
論理回路１４は、次のような構成を有する。ノードＤの論理レベルをゲート入力とするｐチャンネルＭＯＳトランジスタＭ１１とｎチャンネルＭＯＳトランジスタＭ１２がそれぞれのドレイン端をノードＥで接続している。また、ｐチャンネルＭＯＳトランジスタＭ１１のソース端が高電位側電源に接続され、ｎチャンネルＭＯＳトランジスタＭ１２のソース端が低電位側電源ＶＳＳに接続されている。ここで、出力段回路１２と同様、ｐチャンネルＭＯＳトランジスタＭ１１は、ｎチャンネルＭＯＳトランジスタＭ１２よりＯＦＦ時のリーク電流が大きい（例えば２倍程度以上大きい）ものとする。
【００３２】
次に本実施の形態にかかる半導体装置の動作について説明する。まず、注目する演算器（回路ユニット１および回路ユニット２）が活性状態を考える。このとき、前述したようにＶａｌｉｄ信号がＨレベルであり、Ｖａｌｉｄ信号を反転させる出力固定信号生成回路３の出力する出力固定信号はＬレベルとなる。このとき、出力固定回路１１を構成するｐチャンネルＭＯＳトランジスタＭ１は、ＯＮとなり、高電位側電源ＶＤＤと論理回路１０（ノードＡ）を接続する。また、出力固定回路１１を構成するｎチャンネルＭＯＳトランジスタＭ２は、ＯＦＦとなるためノードＢに低電位側電源ＶＳＳの電位が供給されることがない。よって、論理回路１０は入力ａ、ｂに対する通常の動作を行い、出力段回路１２へ結果を出力する。以下、回路ユニット２の論理回路１３も論理回路１２の出力結果を入力とする通常の動作を行い、同様に論理回路１４も論理回路１３の出力結果入力とする通常の動作が行われる。
【００３３】
次に、注目するステージが非活性状態である場合を考える。このとき前述したようにＶａｌｉｄ信号がＬレベルであり、Ｖａｌｉｄ信号を反転させる出力固定信号生成回路３の出力する出力固定信号はＨレベルとなる。このとき、出力固定回路１１を構成するｐチャンネルＭＯＳトランジスタＭ１は、ＯＦＦとなり、高電位側電源ＶＤＤと論理回路１０（ノードＡ）とが遮断される。また、出力固定回路１１を構成するｎチャンネルＭＯＳトランジスタＭ２は、ＯＮとなるためノードＢに低電位側電源ＶＳＳの電位が供給される。よって、ノードＢには、Ｌレベルの論理レベルが出力される。
【００３４】
ここで、ノードＢがＬレベルとなるため、出力段回路１２のｐチャンネルＭＯＳトランジスタＭ７は強制的にＯＮとなりｎチャンネルＭＯＳトランジスタＭ８は強制的にＯＦＦとなる。よって、ノードＣに現れる論理レベルは、出力段回路１２の出力結果であるＨレベルとなる。ここで、高リーク電流を生じるｐチャンネルＭＯＳトランジスタＭ７が強制的にＯＮとなり、相対的にリーク電流の小さいｎチャンネルＭＯＳトランジスタＭ８がＯＦＦとなっている。このことから、出力回路１２の貫通電流は、ｎチャンネルＭＯＳトランジスタＭ８のみに流れる。もし出力段回路１２に入力される論理値が、前述したように入力段回路２１で制御されない場合、ｎチャンネルＭＯＳトランジスタＭ８がＯＮ、ｐチャンネルＭＯＳトランジスタＭ７がＯＦＦとなったとき、ｐチャンネルトランジスタＭ７は、リーク電流が大きいため、出力段回路１２の貫通電流は、前述した場合より大きくなってしまう。ここで、高リーク電流を生じるｐチャンネルＭＯＳトランジスタＭ７をＯＮとし、相対的にリーク電流の小さいｎチャンネルＭＯＳトランジスタＭ８をＯＦＦとする出力段回路１２に入力される論理値は、前段の入力段回路２１が生成していることに注意する。
【００３５】
また、回路ユニット２において、ノードＣがＨレベルのため、論理回路１３のｐチャンネルＭＯＳトランジスタＭ９はＯＦＦとなりｎチャンネルＭＯＳトランジスタＭ１０はＯＮとなる。よって、論理回路１３の出力結果であるＬレベルがノードＤに出力される。
【００３６】
ノードＤがＬレベルのため、論理回路１４のｐチャンネルＭＯＳトランジスタＭ１１は強制的にＯＮとなりｎチャンネルＭＯＳトランジスタＭ１２は強制的にＯＦＦとなる。ノードＥに現れる論理レベルは、出力段回路１４の出力結果であるＨレベルとなる。ここで、高リーク電流を生じるｐチャンネルＭＯＳトランジスタＭ１１が強制的にＯＮとなり、相対的にリーク電流の小さいｎチャンネルＭＯＳトランジスタＭ１２が強制的にＯＦＦとなっている。このことから、論理回路１４の貫通電流は、ｎチャンネルＭＯＳトランジスタＭ１２のみに流れる。
【００３７】
ここで、高リーク電流を生じるｐチャンネルＭＯＳトランジスタＭ１１をＯＮとし、相対的にリーク電流の小さいｎチャンネルＭＯＳトランジスタＭ１２をＯＦＦとする論理回路１４に入力される論理値は、前段の論理回路１３が生成している。またこの時、論理回路１３が出力する論理値は、前述したようにＶａｌｉｄ信号に応じて出力されるノードＣの論理値により決定される。よって、換言すると論理回路１３が出力する論理値もＶａｌｉｄ信号に応じて出力されるとみなすことができる。以上から、回路ユニット２が有する論理回路１３を広義の意味での入力段回路、論理回路１４を広義の意味での出力段回路とみなすことができる。
【００３８】
本実施の形態では、回路ユニット１、回路ユニット２のみ記載しているが、さらに後段に回路ユニットが続く場合、その回路ユニットを上記と同様の回路構成とすることで、それらの回路ユニットを含む非活性化時の演算器の電力消費量を抑えることができる。
【００３９】
以上により、命令デコーダから送られる各演算器を活性化もしくは非活性化させるＶａｌｉｄ信号のような制御信号を用い、各演算器の非活性化時に高リーク電流を生じるトランジスタであるｐチャンネルＭＯＳトランジスタＭ７、ｐチャンネルＭＯＳトランジスタＭ１１を、強制的にＯＮ状態で保持することができる。よって、各演算器の非活性化時に相対的にリーク電流の小さいｎチャンネルＭＯＳトランジスタＭ８、ｎチャンネルＭＯＳトランジスタＭ１２にのみ貫通電流が流れるため、各回路ユニットを含む演算器のリーク電流を削減することができる。またさらに、同様な構成の他の演算器を含めた半導体装置全体のリーク電流を削減することができる。このことは、高リーク電流を生じるトランジスタのＯＮ、ＯＦＦの制御を新たな信号を加えることなく、従来利用されているＶａｌｉｄ信号のような演算器の活性化信号（もしくは非活性化信号）を利用して実現している。
【００４０】
また同時に、このときの入力段回路２１の出力を固定するための出力固定回路１１は、高リーク電流を生じるトランジスタが存在する出力段回路１２や論理回路１４（広義の意味での出力段回路）のような各回路ユニットの最終段ではなく、その前段のリーク電流の少ない論理回路１０に接続して実現している。このことは、演算器の非活性時に出力固定回路１１が、論理回路１０への電源供給を遮断するのと同時に、出力段回路１２および論理回路１４の出力段に対して相対的に負荷が小さいため、従来技術で問題となるトランジスタのＯＮ抵抗の増加による遅延への影響を小さくすることが可能である。
【００４１】
また、参考として図５に回路ユニット２の構成が異なる別の例を示す。ここでは、論理回路１５においてｎチャンネルＭＯＳトランジスタＭ２２が、ｐチャンネルＭＯＳトランジスタＭ２１よりＯＦＦ時のリーク電流が大きい場合を示す。この例では、上述した図４の例での動作と同様にして、演算器の非活性化時に、ｎチャンネルＭＯＳトランジスタＭ２２がＯＮ状態を保持する。よって、相対的にリーク電流の小さいｐチャンネルＭＯＳトランジスタＭ２１にのみ貫通電流が流れる。よって、たとえ回路ユニット２の構成が変わったとしても、命令デコーダから出力されるＶａｌｉｄ信号のような制御信号を利用することで、新たに制御用信号を加えることなく各ステージにある出力負荷の大きい回路ユニットの出力段の高リーク電流が生じるトランジスタをＯＮにすることができ、非活性時の演算器を含む半導体装置のリーク電流を削減することができる。
【００４２】
＜発明の実施の形態２＞
次に、本発明の実施の形態２にかかる半導体装置について、図６を用いて図１に示した本実施形態の半導体装置の具体的構成を示す。図６に本実施の形態２にかかる半導体装置の構成の一例を示す。なお、図に示された符号のうち、図１、図４と同じ符号を付した構成は、図１、図４と同じか又は類似の構成を示している。
ここで、実施の形態１との違いは、入力段回路２１の出力固定回路３１と論理回路１０の接続と、出力段回路１６、回路ユニット２の構成が異なる場合である。出力段回路１６のｎチャンネルＭＯＳトランジスタＭ３６にリーク電流の大きいトランジスタが存在する。また、回路ユニット２の論理回路１８のｎチャンネルＭＯＳトランジスタＭ４４にリーク電流の大きいトランジスタが存在する。論理回路１０の構成は実施の形態１の説明と同様なため説明は省略する。ただし、ノードＡは高電位側電源ＶＤＤに接続され、また、ｎチャンネルＭＯＳトランジスタＭ５のソース端はノードＧに接続されるものとする。また、本実施の形態では、Ｖａｌｉｄ信号を直接出力固定信号として利用できるため、出力固定信号生成回路３を削除している。
【００４３】
図６に示すように、本実施の形態において、回路ユニット１は、入力段回路２２と、出力段回路１６を有する。入力段回路２２は、特に制限されないが所定の機能を有する論理回路１０と、論理回路１０に接続された出力固定回路３１を有する。出力段回路１６は、特に制限されないが所定の機能を有する論理回路である。
【００４４】
また、回路ユニット２は、特に制限されないが所定の機能を有する論理回路１７と、論理回路１８を有する。
【００４５】
出力固定回路３１は、Ｖａｌｉｄ信号を出力固定信号としてゲート入力とするｐチャンネルＭＯＳトランジスタＭ３１と、ｎチャンネルＭＯＳトランジスタＭ３２を有する。ｐチャンネルＭＯＳトランジスタＭ３１は、ソース端を高電位側電源ＶＤＤに接続し、ドレイン端をノードＢに接続している。ｎチャンネルＭＯＳトランジスタＭ３２は、ソース端を低電位側電源ＶＳＳに接続し、ドレイン端をノードＧに接続している。
【００４６】
出力段回路１６は、次のような構成を有する。ノードＢの論理レベルをゲート入力とするｐチャンネルＭＯＳトランジスタＭ３３と、ｎチャンネルＭＯＳトランジスタＭ３４が、それぞれのドレイン端をノードＨで接続している。また、ｐチャンネルＭＯＳトランジスタＭ３３のソース端が高電位側電源ＶＤＤに接続され、ｎチャンネルＭＯＳトランジスタＭ３４のソース端が低電位側電源ＶＳＳに接続されている。ここで、ｎチャンネルＭＯＳトランジスタＭ３４は、ｐチャンネルＭＯＳトランジスタＭ３３よりＯＦＦ時のリーク電流が大きい（例えば２倍程度以上大きい）ものとする。
【００４７】
論理回路１７は、次のような構成を有する。ノードＨの論理レベルをゲート入力とするｐチャンネルＭＯＳトランジスタＭ３５とｎチャンネルＭＯＳトランジスタＭ３６が、それぞれのドレイン端をノードＩで接続している。また、ｐチャンネルＭＯＳトランジスタＭ３５のソース端が高電位側電源ＶＤＤに接続され、ｎチャンネルＭＯＳトランジスタＭ３６のソース端が低電位側電源ＶＳＳに接続されている。
【００４８】
論理回路１８は、次のような構成を有する。ノードＩの論理レベルをゲート入力とするｐチャンネルＭＯＳトランジスタＭ３７とｎチャンネルＭＯＳトランジスタＭ３８が、それぞれのドレイン端をノードＪで接続している。また、ｐチャンネルＭＯＳトランジスタＭ３７のソース端が高電位側電源ＶＤＤに接続され、ｎチャンネルＭＯＳトランジスタＭ３８のソース端が低電位側電源ＶＳＳに接続されている。ここで、ｎチャンネルＭＯＳトランジスタＭ３８は、ｐチャンネルＭＯＳトランジスタＭ３７よりＯＦＦ時のリーク電流が大きい（例えば２倍程度以上大きい）ものとする。
【００４９】
次に本実施の形態にかかる半導体装置の動作について説明する。まず、注目する演算器（回路ユニット１および回路ユニット２）が活性状態を考える。この場合、前述したように演算器に入力されるＶａｌｉｄ信号がＨレベルである。ここで、Ｖａｌｉｄ信号を直接出力固定信号として利用するため、出力固定回路３１を構成するｎチャンネルＭＯＳトランジスタＭ３２はＯＮとなり、低電位側電源ＶＳＳと論理回路１０（ノードＧ）を接続する。また、出力固定回路３１を構成するｐチャンネルＭＯＳトランジスタＭ３１は、ＯＦＦとなるためノードＢに高電位側電源ＶＤＤの電位が供給されることがない。よって、論理回路１０は論理入力ａ、ｂに対する通常の動作を行い、出力段回路１６へ結果を出力する。出力段回路１６は、論理回路１０の出力結果を入力とする通常の動作が行われる。以下、回路ユニット２の論理回路１７も出力段回路１６の出力結果を入力とする通常の動作が行われ、論理回路１８も論理回路１７の出力結果を入力とする通常の動作が行われる。
【００５０】
次に、注目するステージが非活性状態である場合を考える。このとき前述したようにＶａｌｉｄ信号がＬレベルであり、Ｖａｌｉｄ信号を直接利用する出力固定信号もＬレベルとなる。このとき、出力固定回路３１を構成するｎチャンネルＭＯＳトランジスタＭ３２は、ＯＦＦとなり低電位側電源ＶＳＳと論理回路１０（ノードＧ）とが遮断される。また、出力固定回路３１を構成するｐチャンネルＭＯＳトランジスタＭ３１は、ＯＮとなるためノードＢに高電位側電源ＶＤＤの電位が供給される。よって、ノードＢには、Ｈレベルの論理レベルが出力される。
【００５１】
ここで、ノードＢがＬレベルとなるため、出力段回路１６のｐチャンネルＭＯＳトランジスタＭ３３は強制的にＯＦＦとなりｎチャンネルＭＯＳトランジスタＭ３４は強制的にＯＮとなる。よって、ノードＨに現れる論理レベルは、出力段回路１６の出力結果であるＨレベルとなる。ここで、高リーク電流を生じるｎチャンネルＭＯＳトランジスタＭ３４が強制的にＯＮとなり、相対的にリーク電流の小さいｎチャンネルＭＯＳトランジスタＭ３３がＯＦＦとなっている。このことから、出力段回路１６の貫通電流は、ｐチャンネルＭＯＳトランジスタＭ３３のみに流れる。もし出力段回路１６に入力される論理値が、前述したように入力段回路２２で制御されない場合、ｐチャンネルＭＯＳトランジスタＭ３３がＯＮ、ｎチャンネルＭＯＳトランジスタＭ３４がＯＦＦとなったとき、ｎチャンネルトランジスタＭ３４は、リーク電流が大きいため、出力段回路１６の貫通電流は、前述した場合より大きくなってしまう。
【００５２】
さらにまた、回路ユニット２において、ノードＨがＬレベルのため、回路ユニット２の論理回路１７のｐチャンネルＭＯＳトランジスタＭ３５はＯＮとなりｎチャンネルＭＯＳトランジスタＭ３６はＯＦＦとなる。よって、論理回路１７の出力結果であるＨレベルがノードＩに出力される。
【００５３】
ノードＩがＨレベルのため、論理回路１８のｐチャンネルＭＯＳトランジスタＭ３７は強制的にＯＦＦとなりｎチャンネルＭＯＳトランジスタＭ３８は強制的にＯＮとなる。ノードＪに現れる論理レベルは、出力段回路１８の出力結果であるＬレベルとなる。ここで、高リーク電流を生じるｎチャンネルＭＯＳトランジスタＭ３８が強制的にＯＮとなり、相対的にリーク電流の小さいｐチャンネルＭＯＳトランジスタＭ３７が強制的にＯＦＦとなっている。このことから、論理回路１８の貫通電流は、ｐチャンネルＭＯＳトランジスタＭ３７のみに流れる。
【００５４】
ここで、高リーク電流を生じるｎチャンネルＭＯＳトランジスタＭ３８をＯＮとし、相対的にリーク電流の小さいｐチャンネルＭＯＳトランジスタＭ３７をＯＦＦとする論理回路１８に入力される論理値は、前段の論理回路１７が生成している。またこの時、論理回路１７が出力する論理値は、前述したようにＶａｌｉｄ信号に応じて出力されるノードＨの論理値により決定される。よって、換言すると論理回路１７が出力する論理値もＶａｌｉｄ信号に応じて出力されるとみなすことができる。以上から、回路ユニット２が有する論理回路１７を広義の意味での入力段回路、論理回路１８を広義の意味での出力段回路とみなすことができる。
【００５５】
本実施の形態では、回路ユニット１、回路ユニット２のみ記載しているが、さらに後段に回路ユニットが続く場合、その回路ユニットを上記と同様の回路構成とすることで、それらの回路ユニットを含む非活性化時の演算器の電力消費量を抑えることができる。
【００５６】
以上により、命令デコーダから送られる各演算器を活性化もしくは非活性化させるＶａｌｉｄ信号のような制御信号を用い、各演算器の非活性化時に高リーク電流を生じるトランジスタであるｎチャンネルＭＯＳトランジスタＭ３４、ｎチャンネルＭＯＳトランジスタＭ３８を、強制的にＯＮ状態で保持することができる。よって、各演算器の非活性化時に相対的にリーク電流の小さいｐチャンネルＭＯＳトランジスタＭ３３、ｐチャンネルＭＯＳトランジスタＭ３７にのみ貫通電流が流れるため、各回路ユニットを含む演算器のリーク電流を削減することができる。同様な構成の他の演算器を含めた半導体装置全体のリーク電流を削減することができる。このことは、高リーク電流を生じるトランジスタのＯＮ、ＯＦＦの制御を新たな信号を加えることなく、従来利用されているＶａｌｉｄ信号のような演算器の活性化信号を利用して実現している。
【００５７】
また同時に、このときの入力段回路２２の出力を固定するための出力固定回路３１は、高リーク電流を生じるトランジスタが存在する出力段回路１６や論理回路１８（広義の意味での出力段回路）のような各回路ユニットの最終段ではなく、その前段のリーク電流の少ない論理回路１０に接続して実現している。このことは、演算器の非活性時に出力固定回路３１が、論理回路１０への電源供給を遮断するのと同時に、出力段回路１６および論理回路１８の出力段に対して相対的に負荷が小さいため、トランジスタのＯＮ抵抗の増加による遅延への影響を小さくすることが可能である。
【００５８】
また、参考として図７に回路ユニット２の構成が異なる別の例を示す。ここでは、論理回路１９においてｐチャンネルＭＯＳトランジスタＭ４１が、ｎチャンネルＭＯＳトランジスタＭ４２よりＯＦＦ時のリーク電流が大きい場合を示す。この例では、上述した図６の例での動作と同様にして、演算器の非活性化時に、ｐチャンネルＭＯＳトランジスタＭ４１がＯＮ状態を保持する。よって、相対的にリーク電流の小さいｎチャンネルＭＯＳトランジスタＭ４２にのみ貫通電流が流れる。よって、たとえ回路ユニット２の構成が変わったとしても、命令デコーダから出力されるＶａｌｉｄ信号のような制御信号を利用することで、新たに制御用信号を加えることなく各ステージにある出力負荷の大きい回路ユニットの出力段の高リーク電流が生じるトランジスタをＯＮにすることができ、非活性時の演算器を含む半導体装置のリーク電流を削減することができる。
【００５９】
＜発明の実施の形態３＞
次に、本発明の実施の形態３にかかる半導体装置について、図８を用いて図１に示した本実施形態の半導体装置の具体的構成を示す。図８に本実施の形態３にかかる半導体装置の構成の一例を示す。なお、図に示された符号のうち、図１、図４と同じ符号を付した構成は、図１、図４と同じか又は類似の構成を示している。本実施の形態は回路ユニット１の出力段回路がインバータ（出力バッファ）ではなく、ＮＡＮＤやＮＯＲ等の２入力の論理回路であり、構成している一部のトランジスタが高リーク電流を発生する場合である。ここでは、回路ユニット１のみを説明する。
【００６０】
図８に示すように、回路ユニット１は、特に制限されないが所定の機能を有する論理回路等で構成されている入力段回路５４と、出力段回路５２と、論理回路５３とを有する。入力段回路５４は、特に制限されないが所定の機能を有する論理回路５０と、その論理回路５０に接続された出力固定回路５１とを有する。
【００６１】
論理回路５０は、次のような構成を有する。論理入力ｃをゲート入力とするｐチャンネルＭＯＳトランジスタＭ５３とｎチャンネルＭＯＳトランジスタＭ５４が、互いのドレイン端をノードＭで接続している。また、ｐチャンネルＭＯＳトランジスタＭ５３のソース端は、ノードＬに接続されている。また、ｎチャンネルＭＯＳトランジスタＭ５４のソース端が低電位側電源ＶＳＳに接続されている。
【００６２】
出力固定部５１は、出力固定信号生成回路３が出力する出力固定信号をゲート入力とするｐチャンネルＭＯＳトランジスタＭ５１とｎチャンネルＭＯＳトランジスタＭ５２からなる。本実施形態において、ｐチャンネルＭＯＳトランジスタＭ５１は、ソース端を高電位側電源ＶＤＤに接続し、ドレイン端をノードＬに接続している。ｎチャンネルＭＯＳトランジスタＭ５２は、ソース端を低電位側電源ＶＳＳに接続し、ドレイン端をノードＭに接続している。
【００６３】
論理回路５３は、次のような構成を有する。論理入力ｄをゲート入力とするｐチャンネルＭＯＳトランジスタＭ５９とｎチャンネルＭＯＳトランジスタＭ６０が、お互いのドレイン端をノードＮで接続している。また、ｐチャンネルＭＯＳトランジスタＭ５９のソース端は、高電位側電源ＶＤＤに接続されている。また、ｎチャンネルＭＯＳトランジスタＭ６０のソース端が低電位側電源ＶＳＳに接続されている。
【００６４】
出力段回路５２は、次のような構成を有する。ノードＮの論理レベルをゲート入力とするｐチャンネルＭＯＳトランジスタＭ５６とｎチャンネルＭＯＳトランジスタＭ５７が、お互いのドレイン端をノードＯで接続している。また、ｐチャンネルＭＯＳトランジスタＭ５６のソース端は、高電圧側電源ＶＤＤに接続されている。また、ノードＭの論理レベルをゲート入力とするｐチャンネルＭＯＳトランジスタＭ５５のソース端が高電圧側電源ＶＤＤに、ドレイン端がノードＯに接続されている。また、同じくノードＭの論理レベルをゲート入力とするｎチャンネルＭＯＳトランジスタＭ５８のソース端が低電位側電源ＶＳＳに、ドレイン端がｎチャンネルＭＯＳトランジスタＭ５７のソース端に接続されている。ここで、ｐチャンネルＭＯＳトランジスタＭ５５は、ｎチャンネルＭＯＳトランジスタＭ５８よりＯＦＦ時のリーク電流が大きいものとする。
【００６５】
次に本実施の形態にかかる半導体装置の動作について説明する。まず、注目する演算器が活性状態を考える。この場合、前述したようにＶａｌｉｄ信号がＨレベルであり、Ｖａｌｉｄ信号を反転させる出力固定信号生成回路３の出力する出力固定信号はＬレベルとなる。このとき、出力固定回路５１を構成するｐチャンネルＭＯＳトランジスタＭ５１は、ＯＮとなり、高電位側電源ＶＤＤと論理回路５０（ノードＬ）を接続する。また、出力固定回路５１を構成するｎチャンネルＭＯＳトランジスタＭ５２は、ＯＦＦとなるためノードＭに低電位側電源ＶＳＳの電位が供給されることがない。よって、論理回路５０は論理入力ｃを入力とした通常の動作を行い、出力段回路５２（ノードＭ）へ出力する。また、論理回路５３も論理入力ｄを入力とし、出力段回路５２へ出力する。また、出力段回路５２も論理回路５０と論理回路５３の出力を入力とした通常の動作を行い、ノードＯへ出力する。
【００６６】
次に、注目する演算器が非活性状態である場合を考える。このとき前述したようにＶａｌｉｄ信号がＬレベルであり、Ｖａｌｉｄ信号を反転させる出力固定信号生成回路３の出力する出力固定信号はＨレベルとなる。このとき、出力固定回路５１を構成するｐチャンネルＭＯＳトランジスタＭ５１は、ＯＦＦとなり、高電位側電源ＶＤＤと論理回路５０（ノードＬ）とが遮断される。また、出力固定回路５１を構成するｎチャンネルＭＯＳトランジスタＭ５２は、ＯＮとなるためノードＭに低電位側電源ＶＳＳの電位が供給される。よって、ノードＭには、Ｌレベルの論理レベルが出力される。このときノードＭをゲート入力とする出力段回路５２のｐチャンネルＭＯＳトランジスタＭ５５は強制的にＯＮとなり、ノードＯはＨレベルとなる。また同時に、ノードＭをゲート入力とするｎチャンネルＭＯＳトランジスタＭ５８は強制的にＯＦＦとなる。
【００６７】
よって、演算器の非活性化時に、命令デコーダから出力されるＶａｌｉｄ信号のような制御信号を用い、高リーク電流を生じるトランジスタであるｐチャンネルＭＯＳトランジスタＭ５５は、ＯＮで保持することができる。よって、相対的にリーク電流の小さいｎチャンネルＭＯＳトランジスタＭ５８のみ貫通電流が流れ、ステージおよび半導体装置のリーク電流を削減することができる。このことは、高リーク電流を生じるトランジスタのＯＮ、ＯＦＦの制御を新たな信号を加えることなく、従来利用されているＶａｌｉｄ信号のような演算器の活性化信号を利用して実現している。ここで、ノードＯとｎチャンネルＭＯＳトランジスタＭ５８間にはｎチャンネルＭＯＳトランジスタＭ５７が存在する。しかし、本実施の形態のように、ｐチャンネルＭＯＳトランジスタＭ５５とゲート入力が同じｎチャンネルＭＯＳトランジスタＭ５８がノードＯと低電位側電源ＶＳＳ間にあるため、ｎチャンネルＭＯＳトランジスタＭ５７のＯＮ、ＯＦＦに関係なくノードＯはＨレベルに保持することができる。
【００６８】
ただし、ｎチャンネルＭＯＳトランジスタＭ５７のＯＮ、ＯＦＦの状態により、ｎチャンネルＭＯＳトランジスタＭ５８に生じるリーク電流は影響される。例えば、ｎチャンネルＭＯＳトランジスタＭ５７がＯＦＦの場合は、ｎチャンネルＭＯＳトランジスタＭ５８のリーク電流はより少なくなる。よって、演算器の非活性時に、より厳密に出力段回路５２に生じるリーク電流による貫通電流を制御するならば、論理回路５３にも論理回路５０と同様に出力固定回路を接続してもよい。
【００６９】
また同時に、このときの各論理回路の出力を固定するための出力固定回路５１は、高リーク電流を生じるトランジスタが存在する出力段回路５２のような回路ユニットの最終段ではなく、その前段のリーク電流の少ない論理回路５０に接続して実現している。このことは、ステージの非活性時に出力固定回路５１が、論理回路５０への電源供給を遮断するのと同時に、出力段回路５２の出力段に対して相対的に負荷が小さいため、トランジスタのＯＮ抵抗の増加による遅延への影響を小さくすることが可能である。
【００７０】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、論理回路５２をＮＯＲ回路としてもよい（ただし、入力段回路の論理出力を調整する必要がある）。また、前述した実施の形態では、出力固定回路により高リーク電流を発生するトランジスタを全てＯＮ状態に制御しているが、制御の対象は全ての高リーク電流を発生するトランジスタである必要はなく、制御の容易性などに応じて一部のトランジスタのみを制御の対象としても良い。
【図面の簡単な説明】
【００７１】
【図１】実施形態１にかかる半導体装置の構成の一例
【図２】実施形態１にかかる半導体装置の命令パイプライン処理部の概略図の一例
【図３】実施形態１にかかる半導体装置のパイプライン動作のタイミングチャートの一例
【図４】実施形態１にかかる半導体装置の具体的構成の一例
【図５】実施形態１にかかる半導体装置の具体的構成の一例
【図６】実施形態２にかかる半導体装置の具体的構成の一例
【図７】実施形態２にかかる半導体装置の具体的構成の一例
【図８】実施形態３にかかる半導体装置の具体的構成の一例
【符号の説明】
【００７２】
１、２  回路ユニット
３  出力固定信号生成回路
４  配線
１０、１３、１４  論理回路
１１  出力固定回路
２１  入力段回路
１２  出力段回路
Ｍ１からＭ１２  ＭＯＳトランジスタ
ＩＮＶ１  インバータ
【図１】
2008306281.tif 000003
【図２】
2008306281.tif 000004
【図３】
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【図４】
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【図５】
2008306281.tif 000007
【図６】
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【図７】
2008306281.tif 000009
【図８】
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