(57)【要約】【課題】電圧比較精度の向上を図るとともに消費電流を低減することが可能な半導体装置を提供する。【解決手段】差動増幅回路１０１は、第１入力電圧が供給される制御電極を有する第１トランジスタＭＰ１と、第２入力電圧が供給される制御電極を有する第２トランジスタＭＰ２と、第１トランジスタＭＰ１と第１出力ノードとの間に接続される第１スイッチＭＰ３と、第２トランジスタＭＰ２と第２出力ノードとの間に接続される第２スイッチＭＰ４と、第１トランジスタＭＰ１と第２出力ノードとの間に接続される第３のスイッチＭＰ５と、第２トランジスタＭＰ２と第１出力ノードとの間に接続される第４のスイッチＭＰ６と、第１出力ノードに結合される第１キャパシタＣＬ１と、第２出力ノードに結合される第２キャパシタＣＬ２とを備える。【選択図】図２
2008312022.tif 000002
【特許請求の範囲】
【請求項１】
定電流源と、
前記定電流源に結合される第１導通電極と、第２導通電極と、第１の入力電圧が供給される第１の入力ノードに結合される制御電極とを有する第１のトランジスタと、
前記定電流源に結合される第１導通電極と、第２導通電極と、第２の入力電圧が供給される第２の入力ノードに結合される制御電極とを有する第２のトランジスタと、
前記第１のトランジスタの第２導通電極と第１の出力ノードとの間に接続される第１のスイッチと、
前記第２のトランジスタの第２導通電極と第２の出力ノードとの間に接続される第２のスイッチと、
前記第１のトランジスタの第２導通電極と第２の出力ノードとの間に接続される第３のスイッチと、
前記第２のトランジスタの第２導通電極と第１の出力ノードとの間に接続される第４のスイッチと、
前記第１の出力ノードに結合され、前記第１のスイッチのオン状態時に前記第１のトランジスタを通して流れる電流に応じた電荷が充電され、かつ前記第４のスイッチのオン状態時に前記第２のトランジスタを通して流れる電流に応じた電荷が充電される第１のキャパシタと、
前記第２の出力ノードに結合され、前記第２のスイッチのオン状態時に前記第２のトランジスタを通して流れる電流に応じた電荷が充電され、かつ前記第３のスイッチのオン状態時に前記第１のトランジスタを通して流れる電流に応じた電荷が充電される第２のキャパシタとを備える半導体装置。
【請求項２】
前記第１のスイッチないし前記第４のスイッチは、ＭＯＳトランジスタである請求項１記載の半導体装置。
【請求項３】
第１の状態において、前記第１のスイッチおよび前記第２のスイッチはオフ状態であり、かつ前記第３のスイッチおよび前記第４のスイッチはオン状態であり、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチはオン状態であり、かつ前記第３のスイッチおよび前記第４のスイッチはオフ状態であり、
前記第２の状態の後の第３の状態において、前記第１のスイッチないし前記第４のスイッチはオフ状態である請求項１記載の半導体装置。
【請求項４】
前記半導体装置は、さらに、
前記第１のキャパシタと並列に接続され、前記第１のキャパシタを放電するための第５のスイッチと、
前記第２のキャパシタと並列に接続され、前記第２のキャパシタを放電するための第６のスイッチとを備える請求項１記載の半導体装置。
【請求項５】
前記第１のスイッチないし前記第６のスイッチは、ＭＯＳトランジスタである請求項４記載の半導体装置。
【請求項６】
第１の状態において、前記第１のスイッチないし前記第４のスイッチはオフ状態であり、かつ前記第５のスイッチおよび前記第６のスイッチはオン状態であり、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチはオフ状態であり、前記第３のスイッチおよび前記第４のスイッチはオン状態であり、かつ前記第５のスイッチおよび前記第６のスイッチはオフ状態であり、
前記第２の状態の後の第３の状態において、前記第１のスイッチおよび前記第２のスイッチはオン状態であり、前記第３のスイッチおよび前記第４のスイッチはオフ状態であり、かつ前記第５のスイッチおよび前記第６のスイッチはオフ状態であり、
前記第３の状態の後の第４の状態において、前記第１のスイッチないし前記第６のスイッチはオフ状態である請求項４記載の半導体装置。
【請求項７】
前記半導体装置は、さらに、
前記第１の入力ノードと前記第１のトランジスタの制御電極との間に接続される第７のスイッチと、
前記第２の入力ノードと前記第２のトランジスタの制御電極との間に接続される第８のスイッチと、
基準電圧が供給される基準電圧ノードと前記第１のトランジスタの制御電極との間に接続される第９のスイッチと、
前記基準電圧ノードと前記第２のトランジスタの制御電極との間に接続される第１０のスイッチとを備える請求項１記載の半導体装置。
【請求項８】
第１の状態において、前記第１のスイッチおよび前記第２のスイッチはオフ状態であり、前記第３のスイッチおよび前記第４のスイッチはオン状態であり、前記第７のスイッチおよび前記第８のスイッチはオフ状態であり、かつ前記第９のスイッチおよび前記第１０のスイッチはオン状態であり、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチはオン状態であり、前記第３のスイッチおよび前記第４のスイッチはオフ状態であり、前記第７のスイッチおよび前記第８のスイッチはオン状態であり、かつ前記第９のスイッチおよび前記第１０のスイッチはオフ状態であり、
前記第２の状態の後の第３の状態において、前記第１のスイッチないし前記第４のスイッチはオフ状態であり、前記第７のスイッチないし前記第１０のスイッチはオフ状態である請求項７記載の半導体装置。
【請求項９】
前記半導体装置は、さらに、
前記第１のキャパシタと並列に接続され、前記第１のキャパシタを放電するための第５のスイッチと、
前記第２のキャパシタと並列に接続され、前記第２のキャパシタを放電するための第６のスイッチと、
前記第１の入力ノードと前記第１のトランジスタの制御電極との間に接続される第７のスイッチと、
前記第２の入力ノードと前記第２のトランジスタの制御電極との間に接続される第８のスイッチと、
基準電圧が供給される基準電圧ノードと前記第１のトランジスタの制御電極との間に接続される第９のスイッチと、
前記基準電圧ノードと前記第２のトランジスタの制御電極との間に接続される第１０のスイッチとを備える請求項１記載の半導体装置。
【請求項１０】
第１の状態において、前記第１のスイッチないし前記第４のスイッチはオフ状態であり、かつ前記第５のスイッチおよび前記第６のスイッチはオン状態であり、
前記第１の状態の後の第２の状態において、前記第１のスイッチおよび前記第２のスイッチはオフ状態であり、前記第３のスイッチおよび前記第４のスイッチはオン状態であり、かつ前記第５のスイッチおよび前記第６のスイッチはオフ状態であり、前記第７のスイッチおよび前記第８のスイッチはオフ状態であり、かつ前記第９のスイッチおよび前記第１０のスイッチはオン状態であり、
前記第２の状態の後の第３の状態において、前記第１のスイッチおよび前記第２のスイッチはオン状態であり、前記第３のスイッチおよび前記第４のスイッチはオフ状態であり、かつ前記第５のスイッチおよび前記第６のスイッチはオフ状態であり、前記第７のスイッチおよび前記第８のスイッチはオン状態であり、かつ前記第９のスイッチおよび前記第１０のスイッチはオフ状態であり、
前記第３の状態の後の第４の状態において、前記第１のスイッチないし前記第１０のスイッチはオフ状態である請求項９記載の半導体装置。
【請求項１１】
前記半導体装置は、さらに、
定電流源と、
前記定電流源に結合される第１導通電極と、第２導通電極と、前記第１の出力ノードに結合される制御電極とを有する第３のトランジスタと、
前記定電流源に結合される第１導通電極と、第２導通電極と、前記第２の出力ノードに結合される制御電極とを有する第４のトランジスタと、
前記第３のトランジスタの第２導通電極と第３の出力ノードとの間に接続される第１１のスイッチと、
前記第４のトランジスタの第２導通電極と第４の出力ノードとの間に接続される第１２のスイッチと、
前記第３のトランジスタの第２導通電極と第４の出力ノードとの間に接続される第１３のスイッチと、
前記第４のトランジスタの第２導通電極と第３の出力ノードとの間に接続される第１４のスイッチと、
前記第３の出力ノードに結合され、前記第１１のスイッチのオン状態時に前記第３のトランジスタを通して流れる電流に応じた電荷が充電され、かつ前記第１４のスイッチのオン状態時に前記第４のトランジスタを通して流れる電流に応じた電荷が充電される第３のキャパシタと、
前記第４の出力ノードに結合され、前記第１２のスイッチのオン状態時に前記第４のトランジスタを通して流れる電流に応じた電荷が充電され、かつ前記第１３のスイッチのオン状態時に前記第３のトランジスタを通して流れる電流に応じた電荷が充電される第４のキャパシタとを備える請求項１記載の半導体装置。
【請求項１２】
前記半導体装置は、さらに、
前記第１の出力ノードの電圧および前記第２の出力ノードの電圧に基づいて前記第１の入力電圧および前記第２の入力電圧の比較結果を表わす信号を出力するラッチ回路を備える請求項１記載の半導体装置。
【請求項１３】
前記半導体装置は、さらに、
１ビットまたは複数ビットのデータを出力する逐次比較レジスタ回路と、
アナログ入力電圧および前記逐次比較レジスタ回路の出力データに基づいて比較対象電圧を生成するＤＡＣ回路とを備え、
前記第１の入力ノードに前記比較対象電圧が供給され、前記第２の入力ノードに基準電圧が供給され、
前記逐次比較レジスタ回路は、前記ラッチ回路から受けた信号に基づいて前記データを生成し、前記アナログ入力電圧のデジタル変換結果として出力する請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、差動増幅動作を実行する半導体装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスのデジタル集積回路においてアナログ回路も集積するアナログ／デジタル混載集積回路が一般的に用いられている。そして、アナログ回路およびデジタル回路間を接続するインターフェイス部としてのアナログ／デジタルコンバータ（ＡＤＣ）回路の重要性が増している。
【０００３】
ＡＤＣ回路には、逐次比較型、パイプライン型、フラッシュ型、ΣΔ型および２重積分型等様々な方式があるが、いずれの方式であっても電圧比較を行なうコンパレータ回路が必要である。
【０００４】
また、モバイル対応および発熱低減等、様々な理由によりＣＭＯＳアナログ／デジタル混載集積回路の低消費電流動作が求められており、このような要求はアナログ部のキーパーツであるコンパレータ回路についても例外ではない。
【０００５】
たとえば、特許文献１には、低消費電流動作を実現するコンパレータ回路が開示されている。すなわち、動作状態として、リセット動作期間ならびに比較動作期間を有するコンパレータ回路であって、所定の差動入力電圧と差動入力基準電圧とを受けて、これらの入力電圧の電圧レベルを比較照合する全差動チョッパ型比較手段と、全差動チョッパ型比較手段より出力される差動出力を容量結合経由で受けるとともに、比較動作期間においてはオフセット補償されたストローブラッチ手段として動作して所定の差動デジタル電圧を生成して出力する全差動型増幅手段とを備える。
【０００６】
また、特許文献２にも、低消費電流動作を実現するコンパレータ回路が開示されている。すなわち、入力信号と基準信号とを比較するチョッパ型コンパレータであって、電源電位と基準電位との間に直列接続されている第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタと、第１のＰチャネルトランジスタのゲートと入力ノードとの間に接続されている第１のキャパシタと、第１のＮチャネルトランジスタのゲートと入力ノードとの間に接続されている第２のキャパシタと、基準信号を受ける第１の入力端子と入力ノードとの間に接続されている第１のスイッチと、入力信号を受ける第２の入力端子と入力ノードとの間に接続されている第２のスイッチと、第１のＰチャネルトランジスタのゲートに供給する第１のゲートバイアス電圧および第１のＮチャネルトランジスタのゲートに供給する第２のゲートバイアス電圧を生成するゲートバイアス電圧生成回路とを備える。そして、チョッパ型コンパレータは、第１のスイッチをオンさせることにより、第１および第２のゲートバイアス電圧をそれぞれ第１のＰチャネルトランジスタのゲートおよび第１のＮチャネルトランジスタのゲートに供給する制御回路を備える。そして、制御回路は、第１および第２のキャパシタをプリチャージした後、第１および第２のゲートバイアス電圧の供給を停止させ、第１のスイッチをオフさせ、第２のスイッチをオンさせることにより、第１および第２のキャパシタの容量結合によって、入力信号と基準信号との差分に応じた信号を第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタのゲートに供給する。
【０００７】
さらに、センサ等のＣＭＯＳアナログ／デジタル混載集積回路に内蔵されるＡＤＣ回路の近年の高精度化により、ＡＤＣ回路に搭載されるコンパレータ回路の電圧比較精度の向上が要求されている。ここで、コンパレータ回路の電圧比較精度を低下させる要因の一つとして、コンパレータ回路にオフセット電圧が生じることがあげられる。すなわち、コンパレータ回路内のアンプ回路に含まれるＭＯＳトランジスタ等の製造ばらつきによってオフセット電圧が生じる。特に、アンプ回路の入力段におけるＭＯＳトランジスタで生じるオフセット電圧が問題となる。このようなオフセット電圧を除去するために、コンパレータ回路ではオフセット電圧外部蓄積（ＯＯＳ（Output Offset Storage）型）構造が採用されることが多い。
【０００８】
たとえば、特許文献３には、以下のようなＯＯＳ型コンパレータ回路が開示されている。すなわち、ＯＯＳ型コンパレータ回路は、アンプ回路と、ラッチ回路と、キャパシタとを備える。このＯＯＳ型コンパレータ回路では、電圧比較動作の前に、アンプ回路のオフセット電圧の補正動作が行われる。すなわち、アンプ回路の差動出力にそれぞれ接続される２個のキャパシタにアンプ回路のオフセット電圧の利得倍に対応する電荷が蓄積される。そして、電圧比較動作では、アンプ回路に比較対象である２つの入力電圧を供給する。アンプ回路は、２つの入力電圧を増幅してそれぞれ出力する。このとき、２個のキャパシタによってアンプ回路の出力電圧からオフセット電圧がキャンセルされ、オフセット電圧が含まれない電圧を得ることができる。アンプ回路の出力電圧はラッチ回路に送られてＨレベルまたはＬレベルのロジックレベルに変換され、比較結果として出力される。このような構成により、電圧比較精度の低下を防ぐことができる。
【特許文献１】特開平１０−１０７６００号公報
【特許文献２】特開２００１−９４４２５号公報
【特許文献３】特表平９−５１２６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献３記載のコンパレータ回路は、定常的に電流を消費する複数段のアンプ回路を備えることから、消費電流を低減することが困難である。
【００１０】
それゆえに、本発明の目的は、電圧比較精度の向上を図るとともに消費電流を低減することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、定電流源と、定電流源に結合される第１導通電極と、第２導通電極と、第１の入力電圧が供給される第１の入力ノードに結合される制御電極とを有する第１のトランジスタと、定電流源に結合される第１導通電極と、第２導通電極と、第２の入力電圧が供給される第２の入力ノードに結合される制御電極とを有する第２のトランジスタと、第１のトランジスタの第２導通電極と第１の出力ノードとの間に接続される第１のスイッチと、第２のトランジスタの第２導通電極と第２の出力ノードとの間に接続される第２のスイッチと、第１のトランジスタの第２導通電極と第２の出力ノードとの間に接続される第３のスイッチと、第２のトランジスタの第２導通電極と第１の出力ノードとの間に接続される第４のスイッチと、第１の出力ノードに結合され、第１のスイッチのオン状態時に第１のトランジスタを通して流れる電流に応じた電荷が充電され、かつ第４のスイッチのオン状態時に第２のトランジスタを通して流れる電流に応じた電荷が充電される第１のキャパシタと、第２の出力ノードに結合され、第２のスイッチのオン状態時に第２のトランジスタを通して流れる電流に応じた電荷が充電され、かつ第３のスイッチのオン状態時に第１のトランジスタを通して流れる電流に応じた電荷が充電される第２のキャパシタとを備える。
【発明の効果】
【００１２】
本発明によれば、電圧比較精度の向上を図るとともに消費電流を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１４】
＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係る差動増幅回路の構成を示す図である。
【００１５】
図１を参照して、差動増幅回路１０１は、たとえば、非反転入力端子が入力ノードＮ１に結合され、反転入力端子が入力ノードＮ２に結合され、非反転出力端子が出力ノードＮ３に結合され、反転出力端子が出力ノードＮ４に結合される。
【００１６】
以下、差動増幅回路１０１の入力トランジスタすなわち後述するＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２の製造ばらつきに起因するオフセット電圧をＶｏｓとし、オフセット電圧Ｖｏｓが差動増幅回路１０１の非反転入力端子に供給されているものとする。また、差動増幅回路１０１の利得をＡとする。
【００１７】
入力ノードＮ１およびＮ２にそれぞれ比較対象である入力電圧ＶｉｐおよびＶｉｎが供給される。差動増幅回路１０１は、入力電圧ＶｉｐおよびＶｉｎの電圧差を増幅し、増幅結果を表わす出力電圧ＶｏｐおよびＶｏｎをそれぞれ出力ノードＮ３およびＮ４へ出力する。
【００１８】
図２は、本発明の第１の実施の形態に係る差動増幅回路の構成を示す回路図である。
図２を参照して、差動増幅回路１０１は、定電流源ＩＢＳと、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６と、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２と、キャパシタＣＬ１，ＣＬ２とを備える。なお、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６、およびＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２の各々は、たとえばＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。
【００１９】
定電流源ＩＢＳの第１端子が電源電圧ＶＤＤの供給される電源ノードに接続される。ＰチャネルＭＯＳトランジスタＭＰ１は、ソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭＰ３のソースと、ＰチャネルＭＯＳトランジスタＭＰ５のソースとに接続され、ゲートが入力ノードＮ１に接続される。ＰチャネルＭＯＳトランジスタＭＰ２は、ソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＰチャネルＭＯＳトランジスタＭＰ４のソースと、ＰチャネルＭＯＳトランジスタＭＰ６のソースとに接続され、ゲートが入力ノードＮ２に接続される。ＰチャネルＭＯＳトランジスタＭＰ３のゲートに制御電圧Ｖｐ２が供給され、ドレインが出力ノードＮ３に接続される。ＰチャネルＭＯＳトランジスタＭＰ４のゲートに制御電圧Ｖｐ２が供給され、ドレインが出力ノードＮ４に接続される。ＰチャネルＭＯＳトランジスタＭＰ５のゲートに制御電圧Ｖｐ１が供給され、ドレインが出力ノードＮ４に接続される。ＰチャネルＭＯＳトランジスタＭＰ６のゲートに制御電圧Ｖｐ１が供給され、ドレインが出力ノードＮ３に接続される。キャパシタＣＬ１は、第１端子が出力ノードＮ３に接続され、第２端子が接地電圧ＶＳＳの供給される接地ノードに接続される。ＮチャネルＭＯＳトランジスタＭＮ１は、キャパシタＣＬ１と並列に接続される。すなわち、ＮチャネルＭＯＳトランジスタＭＮ１は、ドレインがキャパシタＣＬ１の第１端子に接続され、ソースがキャパシタＣＬ１の第２端子に接続される。ＮチャネルＭＯＳトランジスタＭＮ１は、ゲートに制御電圧Ｖｐ０が供給される。キャパシタＣＬ２は、第１端子が出力ノードＮ４に接続され、第２端子が接地電圧ＶＳＳの供給される接地ノードに接続される。ＮチャネルＭＯＳトランジスタＭＮ２は、キャパシタＣＬ２と並列に接続される。すなわち、ＮチャネルＭＯＳトランジスタＭＮ２は、ドレインがキャパシタＣＬ２の第１端子に接続され、ソースがキャパシタＣＬ２の第２端子に接続される。ＮチャネルＭＯＳトランジスタＭＮ２は、ゲートに制御電圧Ｖｐ０が供給される。
【００２０】
［動作］
次に、本発明の第１の実施の形態に係る差動増幅回路の動作について説明する。
【００２１】
図３（ａ）は、本発明の第１の実施の形態に係る差動増幅回路における制御電圧の波形図である。（ｂ）は、本発明の第１の実施の形態に係る差動増幅回路の出力電圧の波形図である。（ｃ）は、本発明の第１の実施の形態に係る差動増幅回路の消費電流の波形図である。
【００２２】
図３（ａ）〜（ｃ）を参照して、時刻ｔ１において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。すなわち、制御電圧Ｖｐ０がＨレベル、制御電圧Ｖｐ１がＨレベル、制御電圧Ｖｐ２がＨレベルに設定される（状態ＳＴ１）。このとき、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６はオフ状態であり、かつＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２はオン状態である。これにより、キャパシタＣＬ１およびＣＬ２に蓄えられている電荷が放電される。
【００２３】
状態ＳＴ１においては、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６がオフ状態であるため、定電流源ＩＢＳからキャパシタＣＬ１およびＣＬ２へ電流が流れないことから、差動増幅回路１０１において電流が消費されない。
【００２４】
次に、時刻ｔ２において、基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。すなわち、制御電圧Ｖｐ０がＬレベル、制御電圧Ｖｐ１がＬレベル、制御電圧Ｖｐ２がＨレベルに設定される（状態ＳＴ２）。このとき、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４はオフ状態であり、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６はオン状態であり、かつＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２はオフ状態である。
【００２５】
また、状態ＳＴ２においては、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートにそれぞれ基準電圧ＶＲＥＦが供給される。そうすると、ＰチャネルＭＯＳトランジスタＭＰ１がオン状態となることにより、基準電圧ＶＲＥＦに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ５を介してキャパシタＣＬ２へ流れる。また、ＰチャネルＭＯＳトランジスタＭＰ２がオン状態となることにより、基準電圧ＶＲＥＦに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ２およびＭＰ６を介してキャパシタＣＬ１へ流れる。これにより、キャパシタＣＬ１およびＣＬ２が充電され、出力電圧Ｖｏｐおよび出力電圧Ｖｏｎは、以下の式を満たす。
【００２６】
Ｖｏｐ−Ｖｏｎ＝−Ａ×Ｖｏｓ・・・（１）
ここで、基準電圧ＶＲＥＦは、差動増幅回路１０１の前段のアナログ回路における接地電圧であることが好ましい。たとえば、差動増幅回路１０１を含む回路が単電源すなわち電源電圧ＶＤＤのみで動作する場合、基準電圧ＶＲＥＦは、電源電圧ＶＤＤの１／２の電圧である。たとえば、電源電圧ＶＤＤが５Ｖである場合には、基準電圧ＶＲＥＦは２．５Ｖである。
【００２７】
次に、時刻ｔ３において、入力電圧ＶｉｐおよびＶｉｎによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。すなわち、制御電圧Ｖｐ０がＬレベル、制御電圧Ｖｐ１がＨレベル、制御電圧Ｖｐ２がＬレベルに設定される（状態ＳＴ３）。このとき、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４はオン状態であり、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６はオフ状態であり、かつＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２はオフ状態である。
【００２８】
また、状態ＳＴ３においては、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のゲートにそれぞれ入力電圧ＶｉｐおよびＶｉｎが供給される。そうすると、ＰチャネルＭＯＳトランジスタＭＰ１がオン状態となることにより、入力電圧Ｖｉｐに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ３を介してキャパシタＣＬ１へ流れる。また、ＰチャネルＭＯＳトランジスタＭＰ２がオン状態となることにより、入力電圧Ｖｉｎに基づく電流が定電流源ＩＢＳからＰチャネルＭＯＳトランジスタＭＰ２およびＭＰ４を介してキャパシタＣＬ２へ流れる。これにより、キャパシタＣＬ１およびＣＬ２が充電される。
【００２９】
この結果、出力ノードＮ３およびＮ４には、それぞれキャパシタＣＬ１およびＣＬ２に充電される電荷量とキャパシタＣＬ１およびＣＬ２の容量値とに基づく電圧が生じる。これらの電圧値の各々は、入力電圧Ｖｉｐ，Ｖｉｎの電圧値およびオフセット電圧Ｖｏｓの電圧値に対応した値となる。そして、出力電圧Ｖｏｐおよび出力電圧Ｖｏｎは、状態ＳＴ２においてキャパシタＣＬ１およびＣＬ２に充電された電荷を考慮しない場合、以下の式を満たす。
【００３０】
Ｖｏｐ−Ｖｏｎ＝Ａ×（Ｖｉｐ−Ｖｉｎ＋Ｖｏｓ）・・・（２）
ここで、状態ＳＴ２においてキャパシタＣＬ１およびＣＬ２に充電された電荷は、状態ＳＴ３においてキャパシタＣＬ１およびＣＬ２に充電された電荷と極性が逆である。したがって、出力電圧Ｖｏｐおよび出力電圧Ｖｏｎは、実際には以下の式を満たす。
【００３１】
Ｖｏｐ−Ｖｏｎ＝Ａ×（Ｖｉｐ−Ｖｉｎ＋Ｖｏｓ）−Ａ×Ｖｏｓ＝Ａ×（Ｖｉｐ−Ｖｉｎ）・・・（３）
次に、時刻ｔ４において、制御電圧Ｖｐ０がＬレベル、制御電圧Ｖｐ１がＨレベル、制御電圧Ｖｐ２がＨレベルに設定される（状態ＳＴ４）。このとき、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６およびＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２はオフ状態である。これにより、出力電圧ＶｏｐおよびＶｏｎは、式（３）の関係を維持する。
【００３２】
状態ＳＴ４においては、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６がオフ状態であるため、定電流源ＩＢＳからキャパシタＣＬ１およびＣＬ２へ電流が流れないことから、差動増幅回路１０１において電流が消費されない。
【００３３】
したがって、本発明の第１の実施の形態に係る差動増幅回路では、出力電圧ＶｏｐおよびＶｏｎからオフセット電圧Ｖｏｓをキャンセルすることができる。また、状態ＳＴ２およびＳＴ３においてのみ電流が消費されるため、低消費電流にて差動増幅動作を行なう差動増幅回路を実現することができる。すなわち、本発明の第１の実施の形態に係る差動増幅回路では、電圧比較精度の向上を図るとともに消費電流を低減することができる。
【００３４】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００３５】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る差動増幅回路と比べて異なる範囲の入力電圧に対応する差動増幅回路に関する。以下で説明する内容以外は第１の実施の形態に係る差動増幅回路と同様である。
【００３６】
［構成および基本動作］
図４は、本発明の第２の実施の形態に係る差動増幅回路の構成を示す図である。
【００３７】
図４を参照して、差動増幅回路１０２は、定電流源ＩＢＳと、ＮチャネルＭＯＳトランジスタＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６と、ＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２と、キャパシタＣＬ２１と、キャパシタＣＬ２２とを備える。なお、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６、およびＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２の各々は、たとえばＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。
【００３８】
定電流源ＩＢＳの第１端子が接地電圧ＶＳＳの供給される接地ノードに接続される。ＮチャネルＭＯＳトランジスタＭＮ２１は、ソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＮチャネルＭＯＳトランジスタＭＮ２３のソースと、ＮチャネルＭＯＳトランジスタＭＮ２５のソースとに接続され、ゲートが入力ノードＮ１に接続される。ＮチャネルＭＯＳトランジスタＭＮ２２は、ソースが定電流源ＩＢＳの第２端子に接続され、ドレインがＮチャネルＭＯＳトランジスタＭＮ２４のソースと、ＮチャネルＭＯＳトランジスタＭＮ２６のソースとに接続され、ゲートが入力ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタＭＮ２３のゲートに制御電圧Ｖｐ２が供給され、ドレインが出力ノードＮ３に接続される。ＮチャネルＭＯＳトランジスタＭＮ２４のゲートに制御電圧Ｖｐ２が供給され、ドレインが出力ノードＮ４に接続される。ＮチャネルＭＯＳトランジスタＭＮ２５のゲートに制御電圧Ｖｐ１が供給され、ドレインが出力ノードＮ４に接続される。ＮチャネルＭＯＳトランジスタＭＮ２６のゲートに制御電圧Ｖｐ１が供給され、ドレインが出力ノードＮ３に接続される。キャパシタＣＬ２１は、第１端子が出力ノードＮ３に接続され、第２端子が電源電圧ＶＤＤの供給される電源ノードに接続される。ＰチャネルＭＯＳトランジスタＭＰ２１は、キャパシタＣＬ２１と並列に接続される。すなわち、ＰチャネルＭＯＳトランジスタＭＰ２１は、ドレインがキャパシタＣＬ２１の第１端子に接続され、ソースがキャパシタＣＬ２１の第２端子に接続される。ＰチャネルＭＯＳトランジスタＭＰ２１は、ゲートに制御電圧Ｖｐ０が供給される。キャパシタＣＬ２２は、第１端子が出力ノードＮ４に接続され、第２端子が電源電圧ＶＤＤの供給される電源ノードに接続される。ＰチャネルＭＯＳトランジスタＭＰ２２は、キャパシタＣＬ２２と並列に接続される。すなわち、ＰチャネルＭＯＳトランジスタＭＰ２２は、ドレインがキャパシタＣＬ２２の第１端子に接続され、ソースがキャパシタＣＬ２２の第２端子に接続される。ＰチャネルＭＯＳトランジスタＭＰ２２は、ゲートに制御電圧Ｖｐ０が供給される。
【００３９】
［動作］
次に、本発明の第２の実施の形態に係る差動増幅回路の動作について説明する。
【００４０】
図５（ａ）は、本発明の第２の実施の形態に係る差動増幅回路における制御電圧の波形図である。（ｂ）は、本発明の第２の実施の形態に係る差動増幅回路の消費電流の波形図である。
【００４１】
図５（ａ）および（ｂ）を参照して、時刻ｔ１において、キャパシタＣＬ２１およびＣＬ２２の放電動作が行なわれる。すなわち、制御電圧Ｖｐ０がＬレベル、制御電圧Ｖｐ１がＬレベル、制御電圧Ｖｐ２がＬレベルに設定される（状態ＳＴ１）。このとき、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６はオフ状態であり、かつＰチャネルＭＯＳトランジスタＭＰ２１およびＭＰ２２はオン状態である。これにより、キャパシタＣＬ２１およびＣＬ２２に蓄えられている電荷が放電される。
【００４２】
状態ＳＴ１においては、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６がオフ状態であるため、電源ノードからキャパシタＣＬ２１およびＣＬ２２を介して定電流源ＩＢＳへ電流が流れないことから、差動増幅回路１０２において電流が消費されない。
【００４３】
次に、時刻ｔ２において、基準電圧ＶＲＥＦによるキャパシタＣＬ２１およびＣＬ２２の充電動作が行なわれる。すなわち、制御電圧Ｖｐ０がＨレベル、制御電圧Ｖｐ１がＨレベル、制御電圧Ｖｐ２がＬレベルに設定される（状態ＳＴ２）。このとき、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４はオフ状態であり、ＮチャネルＭＯＳトランジスタＭＮ２５，ＭＮ２６はオン状態であり、かつＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２はオフ状態である。
【００４４】
また、状態ＳＴ２においては、ＮチャネルＭＯＳトランジスタＭＮ２１，ＭＮ２２のゲートにそれぞれ基準電圧ＶＲＥＦが供給される。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２１がオン状態となることにより、基準電圧ＶＲＥＦに基づく電流が電源ノードからキャパシタＣＬ２２、ＮチャネルＭＯＳトランジスタＭＮ２５およびＮチャネルＭＯＳトランジスタＭＮ２１を介して定電流源ＩＢＳへ流れる。また、ＮチャネルＭＯＳトランジスタＭＮ２２がオン状態となることにより、基準電圧ＶＲＥＦに基づく電流が電源ノードからキャパシタＣＬ２１、ＮチャネルＭＯＳトランジスタＭＮ２６およびＮチャネルＭＯＳトランジスタＭＮ２２を介して定電流源ＩＢＳへ流れる。これにより、キャパシタＣＬ２１およびＣＬ２２が充電され、出力電圧Ｖｏｐおよび出力電圧Ｖｏｎは、以下の式を満たす。
【００４５】
Ｖｏｐ−Ｖｏｎ＝−Ａ×Ｖｏｓ・・・（４）
ここで、基準電圧ＶＲＥＦは、差動増幅回路１０２の前段のアナログ回路における接地電圧であることが好ましい。たとえば、差動増幅回路１０２を含む回路が単電源すなわち電源電圧ＶＤＤのみで動作する場合、基準電圧ＶＲＥＦは、電源電圧ＶＤＤの１／２の電圧である。たとえば、電源電圧ＶＤＤが５Ｖである場合には、基準電圧ＶＲＥＦは２．５Ｖである。
【００４６】
次に、時刻ｔ３において、入力電圧ＶｉｐおよびＶｉｎによるキャパシタＣＬ２１およびＣＬ２２の充電動作が行なわれる。すなわち、制御電圧Ｖｐ０がＨレベル、制御電圧Ｖｐ１がＬレベル、制御電圧Ｖｐ２がＨレベルに設定される（状態ＳＴ３）。このとき、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４はオン状態であり、ＮチャネルＭＯＳトランジスタＭＮ２５，ＭＮ２６はオフ状態であり、かつＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２はオフ状態である。
【００４７】
また、状態ＳＴ３においては、ＮチャネルＭＯＳトランジスタＭＮ２１，ＭＮ２２のゲートにそれぞれ入力電圧ＶｉｐおよびＶｉｎが供給される。そうすると、ＮチャネルＭＯＳトランジスタＭＮ２１がオン状態となることにより、入力電圧Ｖｉｐに基づく電流が電源ノードからキャパシタＣＬ２１、ＮチャネルＭＯＳトランジスタＭＮ２３およびＮチャネルＭＯＳトランジスタＭＮ２１を介して定電流源ＩＢＳへ流れる。また、ＮチャネルＭＯＳトランジスタＭＮ２２がオン状態となることにより、入力電圧Ｖｉｎに基づく電流が電源ノードからキャパシタＣＬ２２、ＮチャネルＭＯＳトランジスタＭＮ２４およびＮチャネルＭＯＳトランジスタＭＮ２２を介して定電流源ＩＢＳへ流れる。これにより、キャパシタＣＬ２１およびＣＬ２２が充電される。
【００４８】
この結果、出力ノードＮ３およびＮ４には、それぞれキャパシタＣＬ２１およびＣＬ２２に充電される電荷量とキャパシタＣＬ２１およびＣＬ２２の容量値とに基づく電圧が生じる。これらの電圧値の各々は、入力電圧Ｖｉｐ，Ｖｉｎの電圧値およびオフセット電圧Ｖｏｓの電圧値に対応した値となる。そして、出力電圧Ｖｏｐおよび出力電圧Ｖｏｎは、状態ＳＴ２においてキャパシタＣＬ２１およびＣＬ２２に充電された電荷を考慮しない場合、以下の式を満たす。
【００４９】
Ｖｏｐ−Ｖｏｎ＝Ａ×（Ｖｉｐ−Ｖｉｎ＋Ｖｏｓ）・・・（５）
ここで、状態ＳＴ２においてキャパシタＣＬ２１およびＣＬ２２に充電された電荷は、状態ＳＴ３においてキャパシタＣＬ２１およびＣＬ２２に充電された電荷と極性が逆である。したがって、出力電圧Ｖｏｐおよび出力電圧Ｖｏｎは、実際には以下の式を満たす。
【００５０】
Ｖｏｐ−Ｖｏｎ＝Ａ×（Ｖｉｐ−Ｖｉｎ＋Ｖｏｓ）−Ａ×Ｖｏｓ＝Ａ×（Ｖｉｐ−Ｖｉｎ）・・・（６）
次に、時刻ｔ４において、制御電圧Ｖｐ０がＨレベル、制御電圧Ｖｐ１がＬレベル、制御電圧Ｖｐ２がＬレベルに設定される（状態ＳＴ４）。このとき、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６およびＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２はオフ状態である。これにより、出力電圧ＶｏｐおよびＶｏｎは、式（６）の関係を維持する。
【００５１】
状態ＳＴ４においては、ＮチャネルＭＯＳトランジスタＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６がオフ状態であるため、電源ノードからキャパシタＣＬ２１およびＣＬ２２を介して定電流源ＩＢＳへ電流が流れないことから、差動増幅回路１０２において電流が消費されない。
【００５２】
したがって、本発明の第２の実施の形態に係る差動増幅回路では、出力電圧ＶｏｐおよびＶｏｎからオフセット電圧Ｖｏｓをキャンセルすることができる。また、状態ＳＴ２およびＳＴ３においてのみ電流が消費されるため、低消費電流にて差動増幅動作を行なう差動増幅回路を実現することができる。すなわち、本発明の第２の実施の形態に係る差動増幅回路では、電圧比較精度の向上を図るとともに消費電流を低減することができる。
【００５３】
ここで、本発明の第１の実施の形態に係る差動増幅回路１０１の入力電圧範囲は、０Ｖ側である。すなわち、０Ｖから電圧Ｖｉｎｒ１である。ここで、電圧Ｖｉｎｒ１は、定電流源ＩＢＳのオーバードライブ電圧と、ＰチャネルＭＯＳトランジスタＭＰ１およびＭＰ２が飽和領域で動作するために必要な電圧（閾値電圧＋オーバードライブ電圧）とを加えた電圧を電源電圧ＶＤＤから引いた電圧である。
【００５４】
一方、本発明の第２の実施の形態に係る差動増幅回路１０２の入力電圧範囲は、電源電圧ＶＤＤ側である。すなわち、電圧Ｖｉｎｒ２から電源電圧ＶＤＤである。ここで、電圧Ｖｉｎｒ２は、定電流源ＩＢＳのオーバードライブ電圧と、ＮチャネルＭＯＳトランジスタＭＮ２１およびＭＮ２２が飽和領域で動作するために必要な電圧（閾値電圧＋オーバードライブ電圧）とを加えた電圧である。
【００５５】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００５６】
＜第３の実施の形態＞
本実施の形態は、第１の実施の形態に係る差動増幅回路に入力電圧リセット機能を実現するための具体的構成を追加した差動増幅回路に関する。以下で説明する内容以外は第１の実施の形態に係る差動増幅回路と同様である。
【００５７】
［構成および基本動作］
図６は、本発明の第３の実施の形態に係る差動増幅回路の構成を示す図である。
【００５８】
図６を参照して、差動増幅回路２０１は、差動増幅回路１０１と、スイッチＳ０Ｐ，Ｓ０Ｎ，Ｓ１Ｐ，Ｓ１Ｎとを備える。
【００５９】
スイッチＳ０Ｐは、入力ノードＮ１と差動増幅回路１０１の非反転入力端子すなわちＰチャネルＭＯＳトランジスタＭＰ１のゲートとの間に接続される。スイッチＳ０Ｎは、入力ノードＮ２と差動増幅回路１０１の反転入力端子すなわちＰチャネルＭＯＳトランジスタＭＰ２のゲートとの間に接続される。スイッチＳ１Ｐは、基準電圧ＶＲＥＦが供給される基準電圧ノードＮ５と差動増幅回路１０１の非反転入力端子すなわちＰチャネルＭＯＳトランジスタＭＰ１のゲートとの間に接続される。スイッチＳ１Ｎは、基準電圧ＶＲＥＦが供給される基準電圧ノードＮ６と差動増幅回路１０１の反転入力端子すなわちＰチャネルＭＯＳトランジスタＭＰ２のゲートとの間に接続される。
【００６０】
［動作］
次に、本発明の第３の実施の形態に係る差動増幅回路の動作について説明する。
【００６１】
再び図３（ａ）〜（ｃ）を参照して、時刻ｔ１において、制御電圧Ｖｐ０がＨレベル、制御電圧Ｖｐ１がＨレベル、制御電圧Ｖｐ２がＨレベルに設定される（状態ＳＴ１）。このとき、スイッチＳ０Ｐ，Ｓ０Ｎはオフ状態であり、かつスイッチＳ１Ｐ，Ｓ１Ｎはオフ状態である。また、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６はオフ状態であり、かつＮチャネルＭＯＳトランジスタＭＮ１およびＭＮ２はオン状態である。これにより、キャパシタＣＬ１およびＣＬ２に蓄えられている電荷が放電される。すなわち、時刻ｔ１より前の入力電圧ＶｉｐおよびＶｉｎによるキャパシタＣＬ１およびＣＬ２の電荷蓄積状態がリセットされる。
【００６２】
次に、時刻ｔ２において、制御電圧Ｖｐ０がＬレベル、制御電圧Ｖｐ１がＬレベル、制御電圧Ｖｐ２がＨレベルに設定される（状態ＳＴ２）。このとき、スイッチＳ０Ｐ，Ｓ０Ｎはオフ状態であり、かつスイッチＳ１Ｐ，Ｓ１Ｎはオン状態である。これにより、差動増幅回路１０１のＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ基準電圧ＶＲＥＦが供給される。そして、差動増幅回路１０１においては、基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。この動作については本発明の第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【００６３】
次に、時刻ｔ３において、制御電圧Ｖｐ０がＬレベル、制御電圧Ｖｐ１がＨレベル、制御電圧Ｖｐ２がＬレベルに設定される（状態ＳＴ３）。このとき、スイッチＳ０Ｐ，Ｓ０Ｎはオン状態であり、かつスイッチＳ１Ｐ，Ｓ１Ｎはオフ状態である。これにより、差動増幅回路１０１のＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ入力電圧ＶｉｐおよびＶｉｎが供給される。そして、差動増幅回路１０１においては、入力電圧ＶｉｐおよびＶｉｎによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。この動作については本発明の第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【００６４】
次に、時刻ｔ４において、制御電圧Ｖｐ０がＬレベル、制御電圧Ｖｐ１がＨレベル、制御電圧Ｖｐ２がＨレベルに設定される（状態ＳＴ４）。このとき、スイッチＳ０Ｐ，Ｓ０Ｎはオフ状態であり、かつスイッチＳ１Ｐ，Ｓ１Ｎはオフ状態である。そして、差動増幅回路１０１においては、出力電圧Ｖｏｐおよび出力電圧Ｖｏｎが維持される。
【００６５】
ここで、状態ＳＴ１およびＳＴ４においては、差動増幅回路１０１におけるＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６がオフ状態であるため、スイッチＳ０Ｐ，Ｓ０Ｎ，Ｓ１Ｐ，Ｓ１Ｎの切り替え動作による差動増幅回路１０１の差動増幅動作に影響はない。
【００６６】
その他の構成および動作は第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【００６７】
したがって、本発明の第３の実施の形態に係る差動増幅回路では、出力電圧からオフセット電圧Ｖｏｓをキャンセルすることができる。また、状態ＳＴ２およびＳＴ３においてのみ電流が消費されるため、低消費電流にて差動増幅動作を行なう差動増幅回路を実現することができる。すなわち、本発明の第３の実施の形態に係る差動増幅回路では、電圧比較精度の向上を図るとともに消費電流を低減することができる。
【００６８】
なお、スイッチＳ０Ｐ，Ｓ０Ｎ，Ｓ１Ｐ，Ｓ１Ｎの各々は、ＮチャネルＭＯＳトランジスタであってもよいし、ＰチャネルＭＯＳトランジスタであってもよいし、また、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。この場合、各々のスイッチに供給される制御電圧のレベルは、上記状態ＳＴ１〜ＳＴ４を実現できるように適宜設定すればよい。
【００６９】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００７０】
＜第４の実施の形態＞
本実施の形態は、第３の実施の形態に係る差動増幅回路にラッチ回路を加えたコンパレータ回路に関する。以下で説明する内容以外は第３の実施の形態に係る差動増幅回路と同様である。
【００７１】
［構成および基本動作］
図７は、本発明の第４の実施の形態に係るコンパレータ回路の構成を示す図である。
【００７２】
図７を参照して、コンパレータ回路３０１は、差動増幅回路１０１と、スイッチＳ０Ｐ，Ｓ０Ｎ，Ｓ１Ｐ，Ｓ１Ｎと、ラッチ回路５１とを備える。
【００７３】
ラッチ回路５１は、差動増幅回路１０１から受けた出力電圧Ｖｏｐおよび出力電圧Ｖｏｎを比較し、比較結果を表わすＨレベルまたはＬレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【００７４】
図８は、本発明の第４の実施の形態に係るコンパレータ回路におけるラッチ回路５１の構成を示す回路図である。
【００７５】
図８を参照して、ラッチ回路５１は、ラッチ回路本体２１と、バッファ回路２２と、リセットセットフリップフロップ回路（ＲＳフリップフロップ回路）２３とを含む。ラッチ回路本体２１は、ＰチャネルＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４と、ＮチャネルＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４，ＭＮ１５，ＭＮ１６，ＭＮ１７，ＭＮ１８とを含む。バッファ回路２２は、インバータ回路Ｇ１，Ｇ２，Ｇ３，Ｇ４を含む。リセットセットフリップフロップ回路２３は、ＮＡＮＤ回路Ｇ５およびＧ６を含む。
【００７６】
ＮチャネルＭＯＳトランジスタＭＮ１１のゲートがラッチ回路５１の非反転入力端子に該当する。ＮチャネルＭＯＳトランジスタＭＮ１２のゲートがラッチ回路５１の反転入力端子に該当する。すなわち、ＮチャネルＭＯＳトランジスタＭＮ１１およびＭＮ１２のゲートには、それぞれ出力電圧ＶｏｐおよびＶｏｎが供給される。
【００７７】
ＰチャネルＭＯＳトランジスタＭＰ１１およびＭＰ１２ならびにＮチャネルＭＯＳトランジスタＭＮ１５およびＭＮ１６は、制御電圧ＶＬＡＴＣＨに基づいてラッチ動作を開始する。
【００７８】
ＰチャネルＭＯＳトランジスタＭＰ１３およびＭＰ１４ならびにＮチャネルＭＯＳトランジスタＭＮ１３およびＭＮ１４は、ラッチ回路本体２１の出力電圧を急速に決定するための正帰還回路を構成する。
【００７９】
ＮチャネルＭＯＳトランジスタＭＮ１７およびＭＮ１８は、ラッチ回路５１がラッチ動作を行なっていないときにラッチ回路本体２１の出力電圧を一定に保つ。
【００８０】
リセットセットフリップフロップ回路２３は、バッファ回路２２を介して受けたラッチ回路本体２１の出力電圧を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして外部へ出力する。
【００８１】
ラッチ回路５１では、出力電圧Ｖｏｐが出力電圧Ｖｏｎより大きい場合は出力電圧ＶＯＵＴＰがＨレベルかつ出力電圧ＶＯＵＴＮがＬレベルとなり、出力電圧Ｖｏｐが出力電圧Ｖｏｎより小さい場合は出力電圧ＶＯＵＴＰがＬレベルかつ出力電圧ＶＯＵＴＮがＨレベルとなる。また、ラッチ回路５１では、ラッチ動作を行なっていないときには電流が消費されない。
【００８２】
［動作］
次に、本発明の第４の実施の形態に係るコンパレータ回路の動作について説明する。
【００８３】
図９（ａ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の制御電圧の波形図である。（ｂ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の消費電流の波形図である。
【００８４】
図９（ａ）および（ｂ）を参照して、時刻ｔ４において、制御電圧Ｖｐ０がＬレベル、制御電圧Ｖｐ１がＨレベル、制御電圧Ｖｐ２がＨレベルに設定される。そして、時刻ｔ４から所定時間経過後、制御電圧ＶＬＡＴＣＨがＬレベルからＨレベルに設定される（状態ＳＴ４）。ラッチ回路５１に供給される制御電圧ＶＬＡＴＣＨがＬレベルからＨレベルになると、ラッチ回路５１は、差動増幅回路１０１から受けた出力電圧Ｖｏｐおよび出力電圧Ｖｏｎを比較し、比較結果を表わすＨレベルまたはＬレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【００８５】
その他の構成および動作は第３の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【００８６】
したがって、本発明の第４の実施の形態に係るコンパレータ回路では、差動増幅回路の出力電圧からオフセット電圧Ｖｏｓをキャンセルすることができる。また、差動増幅回路においては状態ＳＴ２およびＳＴ３においてのみ電流が消費され、かつラッチ回路においては、状態ＳＴ４のうちのラッチ動作を行なっている期間のみ電流が消費されるため、低消費電流にて電圧比較動作を行なうコンパレータ回路を実現することができる。すなわち、本発明の第４の実施の形態に係るコンパレータ回路では、電圧比較精度の向上を図るとともに消費電流を低減することができる。
【００８７】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００８８】
＜第５の実施の形態＞
本実施の形態は、第４の実施の形態に係るコンパレータ回路における差動増幅回路を複数段にしたコンパレータ回路に関する。以下で説明する内容以外は第４の実施の形態に係るコンパレータ回路と同様である。
【００８９】
［構成および基本動作］
図１０は、本発明の第５の実施の形態に係るコンパレータ回路の構成を示す図である。
【００９０】
図１０を参照して、コンパレータ回路４０１は、差動増幅回路１０１Ａおよび１０１Ｂと、スイッチＳ０Ｐ，Ｓ０Ｎ，Ｓ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎ，Ｓ３Ｐ，Ｓ３Ｎと、ラッチ回路５１とを備える。差動増幅回路１０１Ａおよび１０１Ｂの構成は前述の差動増幅回路１０１と同様である。
【００９１】
スイッチＳ０Ｐは、入力ノードＮ１Ａと差動増幅回路１０１Ａの非反転入力端子すなわちＰチャネルＭＯＳトランジスタＭＰ１のゲートとの間に接続される。スイッチＳ０Ｎは、入力ノードＮ２Ａと差動増幅回路１０１Ａの反転入力端子すなわちＰチャネルＭＯＳトランジスタＭＰ２のゲートとの間に接続される。スイッチＳ１Ｐは、基準電圧ＶＲＥＦが供給される基準電圧ノードＮ５Ａと差動増幅回路１０１Ａの非反転入力端子すなわちＰチャネルＭＯＳトランジスタＭＰ１のゲートとの間に接続される。スイッチＳ１Ｎは、基準電圧ＶＲＥＦが供給される基準電圧ノードＮ６Ａと差動増幅回路１０１Ａの反転入力端子すなわちＰチャネルＭＯＳトランジスタＭＰ２のゲートとの間に接続される。
【００９２】
スイッチＳ２Ｐは、出力ノードＮ３Ａすなわち入力ノードＮ１Ｂと差動増幅回路１０１Ｂの非反転入力端子との間に接続される。スイッチＳ２Ｎは、出力ノードＮ４Ａすなわち入力ノードＮ２Ｂと差動増幅回路１０１Ｂの反転入力端子との間に接続される。スイッチＳ３Ｐは、基準電圧ＶＲＥＦが供給される基準電圧ノードＮ５Ｂと差動増幅回路１０１Ｂの非反転入力端子との間に接続される。スイッチＳ３Ｎは、基準電圧ＶＲＥＦが供給される基準電圧ノードＮ６Ｂと差動増幅回路１０１Ｂの反転入力端子との間に接続される。
【００９３】
ラッチ回路５１の非反転入力端子と出力ノードＮ３Ｂとが接続される。ラッチ回路５１の反転入力端子と出力ノードＮ４Ｂとが接続される。
【００９４】
差動増幅回路１０１Ａは、入力電圧ＶｉｐおよびＶｉｎの電圧差を増幅し、増幅結果を表わす出力電圧ＶｏｐおよびＶｏｎをそれぞれ出力ノードＮ３ＡおよびＮ４Ａへ出力する。
【００９５】
差動増幅回路１０１Ｂは、差動増幅回路１０１Ａすなわち出力ノードＮ３Ａおよび出力ノードＮ３Ｂからそれぞれ受けた電圧の差を増幅し、増幅結果を表わす出力電圧ＶｏｐおよびＶｏｎをそれぞれ出力ノードＮ３ＢおよびＮ４Ｂへ出力する。
【００９６】
［動作］
次に、本発明の第５の実施の形態に係るコンパレータ回路の動作について説明する。
【００９７】
図１１（ａ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの制御電圧の波形図である。（ｂ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの消費電流の波形図である。
【００９８】
図１１（ａ）および（ｂ）を参照して、時刻ｔ１において、制御電圧Ｖｐ０がＨレベル、制御電圧Ｖｐ１がＨレベル、制御電圧Ｖｐ２がＨレベルに設定される（状態ＳＴ１）。このとき、スイッチＳ０Ｐ，Ｓ０Ｎ，Ｓ２Ｐ，Ｓ２Ｎはオフ状態であり、かつスイッチＳ１Ｐ，Ｓ１Ｎ，Ｓ３Ｐ，Ｓ３Ｎはオフ状態である。また、差動増幅回路１０１Ａおよび１０１Ｂの各々において、キャパシタＣＬ１およびＣＬ２の放電動作が行なわれる。この動作については本発明の第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【００９９】
次に、時刻ｔ２において、制御電圧Ｖｐ０がＬレベル、制御電圧Ｖｐ１がＬレベル、制御電圧Ｖｐ２がＨレベルに設定される（状態ＳＴ２）。このとき、スイッチＳ０Ｐ，Ｓ０Ｎ，Ｓ２Ｐ，Ｓ２Ｎはオフ状態であり、かつスイッチＳ１Ｐ，Ｓ１Ｎ，Ｓ３Ｐ，Ｓ３Ｎはオン状態である。これにより、差動増幅回路１０１Ａおよび１０１Ｂの各々のＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ基準電圧ＶＲＥＦが供給される。そして、差動増幅回路１０１Ａおよび１０１Ｂの各々において、基準電圧ＶＲＥＦによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。この動作については本発明の第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１００】
次に、時刻ｔ３において、制御電圧Ｖｐ０がＬレベル、制御電圧Ｖｐ１がＨレベル、制御電圧Ｖｐ２がＬレベルに設定される（状態ＳＴ３）。このとき、スイッチＳ０Ｐ，Ｓ０Ｎ，Ｓ２Ｐ，Ｓ２Ｎはオン状態であり、かつスイッチＳ１Ｐ，Ｓ１Ｎ，Ｓ３Ｐ，Ｓ３Ｎはオフ状態である。これにより、差動増幅回路１０１ＡのＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ入力電圧ＶｉｐおよびＶｉｎが供給される。また、差動増幅回路１０１ＢのＰチャネルＭＯＳトランジスタＭＰ１のゲートおよびＰチャネルＭＯＳトランジスタＭＰ２のゲートにそれぞれ差動増幅回路１０１Ａの出力電圧ＶｏｐおよびＶｏｎが供給される。そして、差動増幅回路１０１Ａおよび１０１Ｂの各々において、入力電圧ＶｉｐおよびＶｉｎによるキャパシタＣＬ１およびＣＬ２の充電動作が行なわれる。この動作については本発明の第１の実施の形態に係る差動増幅回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１０１】
次に、時刻ｔ４において、制御電圧Ｖｐ０がＬレベル、制御電圧Ｖｐ１がＨレベル、制御電圧Ｖｐ２がＨレベルに設定される。そして、時刻ｔ４から所定時間経過後、制御電圧ＶＬＡＴＣＨがＬレベルからＨレベルに設定される（状態ＳＴ４）。このとき、スイッチＳ０Ｐ，Ｓ０Ｎ，Ｓ２Ｐ，Ｓ２Ｎはオフ状態であり、かつスイッチＳ１Ｐ，Ｓ１Ｎ，Ｓ３Ｐ，Ｓ３Ｎはオフ状態である。そして、差動増幅回路１０１Ａおよび１０１Ｂの各々において、出力電圧Ｖｏｐおよび出力電圧Ｖｏｎが維持される。
【０１０２】
また、ラッチ回路５１に供給される制御電圧ＶＬＡＴＣＨがＬレベルからＨレベルになると、ラッチ回路５１は、差動増幅回路１０１Ｂすなわち出力ノードＮ３Ｂおよび出力ノードＮ４Ｂから受けた出力電圧Ｖｏｐおよび出力電圧Ｖｏｎを比較し、比較結果を表わすＨレベルまたはＬレベルのデジタル信号を保持するとともに出力電圧ＶＯＵＴＰおよびＶＯＵＴＮとして出力する。
【０１０３】
ここで、状態ＳＴ１およびＳＴ４においては、差動増幅回路１０１Ａおよび１０１Ｂの各々におけるＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６がオフ状態であるため、スイッチＳ０Ｐ，Ｓ０Ｎ，Ｓ２Ｐ，Ｓ２Ｎ，Ｓ１Ｐ，Ｓ１Ｎ，Ｓ３Ｐ，Ｓ３Ｎの切り替え動作による差動増幅回路１０１Ａおよび１０１Ｂの差動増幅動作に影響はない。
【０１０４】
その他の構成および動作は第４の実施の形態に係るコンパレータ回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１０５】
したがって、本発明の第５の実施の形態に係るコンパレータ回路では、差動増幅回路の出力電圧からオフセット電圧Ｖｏｓをキャンセルすることができる。また、差動増幅回路においては状態ＳＴ２およびＳＴ３においてのみ電流が消費され、かつラッチ回路においては、状態ＳＴ４のうちのラッチ動作を行なっている期間のみ電流が消費されるため、低消費電流にて電圧比較動作を行なうコンパレータ回路を実現することができる。すなわち、本発明の第５の実施の形態に係るコンパレータ回路では、電圧比較精度の向上を図るとともに消費電流を低減することができる。
【０１０６】
また、本発明の第５の実施の形態に係るコンパレータ回路では、差動増幅回路１０１Ａおよび１０１Ｂを備える構成により、増幅能力が高くなるため、指数関数的に電圧比較結果を得る時間を早くすることができる。また、増幅能力が高くなることにより、入力電圧ＶｉｐおよびＶｉｎのより微小な差をラッチ回路５１が判定できる電圧にまで増幅できるため、電圧比較精度をさらに向上することができる。
【０１０７】
なお、本発明の第５の実施の形態に係るコンパレータ回路では、差動増幅回路の段数が２段であるとしたが、これに限定するものではない。段数をさらに増やすことで、より高速でかつ電圧比較精度の高いコンパレータ回路を実現することができる。
【０１０８】
また、スイッチＳ０Ｐ，Ｓ０Ｎ，Ｓ２Ｐ，Ｓ２Ｎ，Ｓ１Ｐ，Ｓ１Ｎ，Ｓ３Ｐ，Ｓ３Ｎの各々は、ＮチャネルＭＯＳトランジスタであってもよいし、ＰチャネルＭＯＳトランジスタであってもよいし、また、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを組み合わせた相補スイッチであってもよい。この場合、各々のスイッチに供給される制御電圧のレベルは、上記状態ＳＴ１〜ＳＴ４を実現できるように適宜設定すればよい。
【０１０９】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１１０】
＜第６の実施の形態＞
本実施の形態は、本発明の第４の実施の形態に係るコンパレータ回路を備えたＡＤＣ回路に関する。以下で説明する内容以外は第４の実施の形態に係るコンパレータ回路と同様である。
【０１１１】
［構成および基本動作］
図１２は、本発明の第６の実施の形態に係るＡＤＣ回路の構成を示す図である。
【０１１２】
図１２を参照して、ＡＤＣ回路５０１は、逐次比較ＡＤＣ回路であり、コンパレータ回路３０１と、ＤＡＣ（デジタル／アナログコンバータ）回路３１と、逐次比較レジスタ回路３２とを備える。ＤＡＣ回路３１は、電荷再分配型であり、キャパシタＣ０〜Ｃ１１，Ｃｃ，ＣＡと、スイッチＳ０〜Ｓ１１，Ｓ２１，Ｓ２２，ＳＡとを含む。ＶＡＩＮはＡＤＣ回路５０１のアナログ入力電圧であり、ＶＲＥＦはコンパレータ回路３０１およびＤＡＣ回路３１の基準電圧であり、ＶＤＡＣ＿ＯＵＴはＤＡＣ回路３１の出力電圧である。ＡＤＣ回路５０１は、たとえば１個の半導体集積回路として実現される。
【０１１３】
ＤＡＣ回路３１は、逐次比較レジスタ回路３２から受けた１３ビットのデータに基づいて、キャパシタＣ０〜Ｃ１１，Ｃｃ，ＣＡを用いて基準電圧ＶＲＥＦを分圧することにより、電圧ＶＤＡＣ＿ＯＵＴを生成する。キャパシタＣ１１からキャパシタＣ６は、添え字の大きい方から小さい方へ容量が半分になっていくように設定される。同様に、キャパシタＣ５からキャパシタＣ０は、添え字の大きい方から小さい方へ容量が半分になっていくように設定される。また、キャパシタＣＡはキャパシタＣ０と同じ容量に設定される。キャパシタＣｃを配置することにより、キャパシタＣ５はキャパシタＣ１１と同じ容量値に設定することができる。たとえば、キャパシタＣ１１の容量を６４×Ｃとすると、キャパシタＣ６の容量は２×Ｃであり、キャパシタＣ５の容量は６４×Ｃであり、キャパシタＣ０，ＣＡの容量は２×Ｃである。また、キャパシタＣｃの容量は約２×Ｃに設定される。
【０１１４】
図１３は、ＡＤＣ回路５０１におけるＤＡＣ回路３１の出力電圧の波形図である。
ＡＤＣ回路５０１の動作は、初期化動作（タイミングａ）、アナログ入力電圧のサンプル動作（タイミングｂ）および電圧比較動作（タイミングｃ以降）の３つに分けられる。
【０１１５】
図１３を参照して、タイミングａにおいて、逐次比較レジスタ回路３２がリセットされ、逐次比較レジスタ回路３２から出力される１３ｂｉｔのデータがすべて０となる。このとき、キャパシタＣ０〜Ｃ１１，ＣＡは基準電圧ＶＲＥＦの供給されるノードに接続されるため、ＤＡＣ回路３１は出力電圧ＶＤＡＣ＿ＯＵＴとして基準電圧ＶＲＥＦを出力する。
【０１１６】
タイミングｂにおいて、外部からＤＡＣ回路３１へアナログ入力電圧ＶＡＩＮが供給される。また、キャパシタＣ０〜Ｃ１１，ＣＡはアナログ入力電圧ＶＡＩＮの供給されるノードに接続される。このため、ＤＡＣ回路３１の出力電圧ＶＤＡＣ＿ＯＵＴはＶＲＥＦ−ＶＡＩＮとなる。
【０１１７】
タイミングｃにおいて、第１回目の比較動作としてＤＡＣ回路３１の最上位ビットＢ１１を初期値１に設定し、ビットＢ１０〜Ｂ０を０に設定する。このとき、キャパシタＣ０〜Ｃ１０，ＣＡは接地電圧ＶＳＳの供給されるノードに接続される。
【０１１８】
ここで、ＤＡＣ回路３１が逐次比較レジスタ回路３２から受ける１２ｂｉｔのデータをｂ０〜ｂ１１とすると、ＤＡＣ回路３１の出力電圧ＶＤＡＣ＿ＯＵＴは以下の式で表わされる。
【０１１９】
【数１】
2008312022.tif 000003
【０１２０】
タイミングｃにおいては、最上位ビットＢ１１が１であり、ビットＢ１０〜Ｂ０が０であるから、ＤＡＣ回路３１の出力電圧ＶＤＡＣ＿ＯＵＴは以下の式で表わされる。
【０１２１】
ＶＤＡＣ＿ＯＵＴ＝ＶＲＥＦ−ＶＡＩＮ＋ＶＲＥＦ／２
コンパレータ回路３０１は、出力電圧ＶＤＡＣ＿ＯＵＴと基準電圧ＶＲＥＦとを比較し、比較結果を逐次比較レジスタ回路３２へ出力する。
【０１２２】
逐次比較レジスタ回路３２は、出力電圧ＶＤＡＣ＿ＯＵＴが基準電圧ＶＲＥＦより小さい場合には、出力データの最上位ビットＢ１１を１に決定して次の比較動作に移る。一方、逐次比較レジスタ回路３２は、出力電圧ＶＤＡＣ＿ＯＵＴが基準電圧ＶＲＥＦより大きい場合には、出力データの最上位ビットＢ１１を０に決定して次の比較動作に移る。ここでは、図１３に示すように出力電圧ＶＤＡＣ＿ＯＵＴが基準電圧ＶＲＥＦより大きいことから、逐次比較レジスタ回路３２は、出力データの最上位ビットＢ１１を０に決定する。
【０１２３】
逐次比較レジスタ回路３２は、タイミングｄ以降も同様に比較動作を行ない、出力データの最下位ビットＢ０まで値を決定する。すなわち、タイミングｄにおいて出力データのビットＢ１０は１に決定され、タイミングｅにおいて出力データのビットＢ９は０に決定される。したがって、出力電圧ＶＤＡＣ＿ＯＵＴが基準電圧ＶＲＥＦをぎりぎり超えない状態で逐次比較動作が終了する。最下位ビットＢ０まで決定したときの逐次比較レジスタ回路３２から出力されるビットＢ１１〜Ｂ０の１２ｂｉｔのデータがアナログ入力電圧ＶＡＩＮをデジタル値に変換した値となる。
【０１２４】
図１４（ａ）は、本発明の第６の実施の形態に係るＡＤＣ回路における差動増幅回路の制御電圧の波形図である。（ｂ）は、本発明の第６の実施の形態に係るＡＤＣ回路における差動増幅回路の消費電流の波形図である。図１４（ａ）および（ｂ）は、図１３のタイミングｃにおける差動増幅回路の制御電圧および消費電流をそれぞれ示している。
【０１２５】
時刻ｔ１〜ｔ４における動作については、本発明の第４の実施の形態に係るコンパレータ回路と同様であるため、ここでは詳細な説明を繰り返さない。
【０１２６】
したがって、本発明の第６の実施の形態に係るコンパレータ回路では、差動増幅回路の出力電圧からオフセット電圧Ｖｏｓをキャンセルすることができる。また、差動増幅回路においては状態ＳＴ２およびＳＴ３においてのみ電流が消費され、かつラッチ回路においては、状態ＳＴ４のうちのラッチ動作を行なっている期間のみ電流が消費されるため、低消費電流にて電圧比較動作を行なうコンパレータ回路を実現することができる。すなわち、本発明の第６の実施の形態に係るコンパレータ回路では、電圧比較精度の向上を図るとともに消費電流を低減することができる。
【０１２７】
ここで、逐次比較ＡＤＣ回路の消費電流は、一般に電荷再分配型ＤＡＣ回路を用いることにより低減される。一方、コンパレータ回路では、定常的に電流を消費する増幅回路を複数段用いる構成が採用される場合が多い。このため、コンパレータ回路の消費電流が逐次比較ＡＤＣ回路全体の消費電流に占める割合は高い。ここで、電荷蓄積型である本発明の実施の形態に係る差動増幅回路をコンパレータ回路に適用することにより、コンパレータ回路の消費電流を従来の数分の１に削減することができる。また、コンパレータ回路のオフセット電圧がキャンセルされるため、電圧比較精度を保ちつつ、消費電流を大幅に削減することが可能な逐次比較ＡＤＣ回路を実現することができる。
【０１２８】
また、本発明の第５の実施の形態に係るコンパレータ回路をＡＤＣ回路５０１に適用することも可能である。これにより、コンパレータ回路の増幅能力を高めることができるため、逐次比較ＡＤＣ回路全体として非直線性誤差等を低減することができ、変換精度を向上させることができる。
【０１２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３０】
【図１】本発明の第１の実施の形態に係る差動増幅回路の構成を示す図である。
【図２】本発明の第１の実施の形態に係る差動増幅回路の構成を示す回路図である。
【図３】（ａ）は、本発明の第１の実施の形態に係る差動増幅回路における制御電圧の波形図である。（ｂ）は、本発明の第１の実施の形態に係る差動増幅回路の出力電圧の波形図である。（ｃ）は、本発明の第１の実施の形態に係る差動増幅回路の消費電流の波形図である。
【図４】本発明の第２の実施の形態に係る差動増幅回路の構成を示す図である。
【図５】（ａ）は、本発明の第２の実施の形態に係る差動増幅回路における制御電圧の波形図である。（ｂ）は、本発明の第２の実施の形態に係る差動増幅回路の消費電流の波形図である。
【図６】本発明の第３の実施の形態に係る差動増幅回路の構成を示す図である。
【図７】本発明の第４の実施の形態に係るコンパレータ回路の構成を示す図である。
【図８】本発明の第４の実施の形態に係るコンパレータ回路におけるラッチ回路５１の構成を示す回路図である。
【図９】（ａ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の制御電圧の波形図である。（ｂ）は、本発明の第４の実施の形態に係るコンパレータ回路における差動増幅回路の消費電流の波形図である。
【図１０】本発明の第５の実施の形態に係るコンパレータ回路の構成を示す図である。
【図１１】（ａ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの制御電圧の波形図である。（ｂ）は、本発明の第５の実施の形態に係るコンパレータ回路における差動増幅回路１０１Ａおよび１０１Ｂの消費電流の波形図である。
【図１２】本発明の第６の実施の形態に係るＡＤＣ回路の構成を示す図である。
【図１３】ＡＤＣ回路５０１におけるＤＡＣ回路３１の出力電圧の波形図である。
【図１４】（ａ）は、本発明の第６の実施の形態に係るＡＤＣ回路における差動増幅回路の制御電圧の波形図である。（ｂ）は、本発明の第６の実施の形態に係るＡＤＣ回路における差動増幅回路の消費電流の波形図である。
【符号の説明】
【０１３１】
２１  ラッチ回路本体、２２  バッファ回路、２３  リセットセットフリップフロップ回路（ＲＳフリップフロップ回路）、３１  ＤＡＣ（デジタル／アナログコンバータ）回路、３２  逐次比較レジスタ回路、５１  ラッチ回路、１０１，１０１Ａ，１０１Ｂ，２０１  差動増幅回路、３０１，４０２  コンパレータ回路、５０１  ＡＤＣ回路、Ｎ１，Ｎ２  入力ノード、Ｎ３，Ｎ４  出力ノード、ＩＢＳ  定電流源、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６，ＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４，ＭＰ２１，ＭＰ２２  ＰチャネルＭＯＳトランジスタ、ＭＮ１，ＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４，ＭＮ１５，ＭＮ１６，ＭＮ１７，ＭＮ１８，ＭＮ２，ＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ２６  ＮチャネルＭＯＳトランジスタ、Ｃ０〜Ｃ１１，Ｃｃ，ＣＬ１，ＣＬ２，ＣＬ２１，ＣＬ２２  キャパシタ、Ｓ０〜Ｓ１１，Ｓ２１，Ｓ２２，Ｓ０Ｐ，Ｓ０Ｎ，Ｓ１Ｐ，Ｓ１Ｎ，Ｓ２Ｐ，Ｓ２Ｎ，Ｓ３Ｐ，Ｓ３Ｎ  スイッチ、Ｇ１，Ｇ２，Ｇ３，Ｇ４  インバータ回路、Ｇ５，Ｇ６  ＮＡＮＤ回路。
【図１】
2008312022.tif 000004
【図２】
2008312022.tif 000005
【図３】
2008312022.tif 000006
【図４】
2008312022.tif 000007
【図５】
2008312022.tif 000008
【図６】
2008312022.tif 000009
【図７】
2008312022.tif 000010
【図８】
2008312022.tif 000011
【図９】
2008312022.tif 000012
【図１０】
2008312022.tif 000013
【図１１】
2008312022.tif 000014
【図１２】
2008312022.tif 000015
【図１３】
2008312022.tif 000016
【図１４】
2008312022.tif 000017