(57)【要約】【課題】  高速起動性、低消費電力性、定常状態における低スプリアス性を同時に満足し、かつ性能を左右するパラメータを最適化する。【解決手段】  分数分周モードと整数分周モードとを切り換える構成であり、ＰＬＬ起動時から収束に至るまでの収束時間Ｔacq を設定し、その収束時間Ｔacq が、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 に対して、    Ｔacq ＝Ω02／(2ζωn3)    …(a) で表されるときに、制動係数ζを0.5 ≦ζ≦１とし、ＰＬＬ起動時に固有周波数ωn が (a)式を満たすように分数分周モードの分周比を設定し、収束したと見なすタイミングＴs(＝Ｔacq)で、ループフィルタを切り換えることなく、整数分周モードの分周比に切り換える構成である。【選択図】        図１
2008177766.tif 000002
【特許請求の範囲】
【請求項１】
入力する制御信号に応じた発振周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を分岐して入力し、可変設定される分周比で分周して出力する可変分周器と、
高精度の基準周波数信号を出力する基準発振器と、
前記基準周波数信号を所定の分周比で分周して出力する基準分周器と、
前記基準分周器の出力信号と前記可変分周器の出力信号を入力して位相比較を行い、その位相差信号を出力する位相比較器と、
前記位相差信号を平滑化して前記制御信号として前記電圧制御発振器に与えるループフィルタとを備え、
前記電圧制御発振器の出力信号を前記可変分周器を介して前記位相比較器にフィードバックする位相同期ループ（ＰＬＬ）構成により、前記基準分周器の出力信号に対して前記電圧制御発振器の出力信号の周波数および位相の同期引き込みを行うＰＬＬシンセサイザにおいて、
前記可変分周器は、分周比が整数である可変整数分周器と、１クロック当たりの平均分周比が分数で表される可変分数分周器としての機能を有し、外部からの切換信号によりこの２つの分周器の機能を切り換える手段を含む切換型可変分周器であり、
前記基準分周器は、外部からの切換信号により分周比の切り換えが可能な切換型基準分周器であり、
前記切換型可変分周器を前記可変分数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔より大きくなるようにその分周比を設定する分数分周モードと、前記切換型可変分周器を前記可変整数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔に等しくなるようにその分周比を設定する整数分周モードとを切り換える前記切換信号を生成し、前記切換型可変分周器および前記切換型基準分周器に送出する切換制御回路を備え、
ＰＬＬ起動時から収束に至るまでの収束時間Ｔacq を設定し、その収束時間Ｔacq が、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 に対して、
Ｔacq ＝Ω02／(2ζωn3)    …(a) 
で表されるときに、制動係数ζを
0.5 ≦ζ≦１
とし、前記ＰＬＬ起動時に固有周波数ωn が (a)式を満たすように前記分数分周モードの分周比を設定し、周波数誤差が収束したと見なすタイミングＴs(＝Ｔacq)で、前記ループフィルタを切り換えることなく、前記整数分周モードの分周比に切り換える構成である
ことを特徴とするＰＬＬシンセサイザ。
【請求項２】
入力する制御信号に応じた発振周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を分岐して入力し、可変設定される分周比で分周して出力する可変分周器と、
高精度の基準周波数信号を出力する基準発振器と、
前記基準周波数信号を所定の分周比で分周して出力する基準分周器と、
前記基準分周器の出力信号と前記可変分周器の出力信号を入力して位相比較を行い、その位相差信号を出力する位相比較器と、
前記位相差信号を平滑化して前記制御信号として前記電圧制御発振器に与えるループフィルタとを備え、
前記電圧制御発振器の出力信号を前記可変分周器を介して前記位相比較器にフィードバックする位相同期ループ（ＰＬＬ）構成により、前記基準分周器の出力信号に対して前記電圧制御発振器の出力信号の周波数および位相の同期引き込みを行うＰＬＬシンセサイザにおいて、
前記可変分周器は、分周比が整数である可変整数分周器と、１クロック当たりの平均分周比が分数で表される可変分数分周器としての機能を有し、外部からの切換信号によりこの２つの分周器の機能を切り換える手段を含む切換型可変分周器であり、
前記基準分周器は、外部からの切換信号により分周比の切り換えが可能な切換型基準分周器であり、
前記切換型可変分周器を前記可変分数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔より大きくなるようにその分周比を設定する分数分周モードと、前記切換型可変分周器を前記可変整数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔に等しくなるようにその分周比を設定する整数分周モードとを切り換える前記切換信号を生成し、前記切換型可変分周器および前記切換型基準分周器に送出する切換制御回路を備え、
ＰＬＬ起動時から収束に至るまでの収束時間Ｔacq を設定し、その収束時間Ｔacq が、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 に対して、
Ｔacq ＝Ω02／(2ζωn3)    …(a) 
で表されるときに、制動係数ζを前記整数分周モードにおける制動係数ζ(0.5≦ζ≦１）の数倍程度とし、前記ＰＬＬ起動時に固有周波数ωn が (a)式を満たすように前記分数分周モードの分周比を設定し、周波数誤差が低減したと見なすタイミングＴs(＜Ｔacq)で、前記ループフィルタを切り換えることなく、前記整数分周モードの分周比に切り換える構成である
ことを特徴とするＰＬＬシンセサイザ。
【請求項３】
入力する制御信号に応じた発振周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を分岐して入力し、可変設定される分周比で分周して出力する可変分周器と、
高精度の基準周波数信号を出力する基準発振器と、
前記基準周波数信号を所定の分周比で分周して出力する基準分周器と、
前記基準分周器の出力信号と前記可変分周器の出力信号を入力して位相比較を行い、その位相差信号を出力する位相比較器と、
前記位相差信号を平滑化して前記制御信号として前記電圧制御発振器に与えるループフィルタとを備え、
前記電圧制御発振器の出力信号を前記可変分周器を介して前記位相比較器にフィードバックする位相同期ループ（ＰＬＬ）構成により、前記基準分周器の出力信号に対して前記電圧制御発振器の出力信号の周波数および位相の同期引き込みを行うＰＬＬシンセサイザにおいて、
前記可変分周器は、分周比が整数である可変整数分周器と、１クロック当たりの平均分周比が分数で表される可変分数分周器としての機能を有し、外部からの切換信号によりこの２つの分周器の機能を切り換える手段を含む切換型可変分周器であり、
前記基準分周器は、外部からの切換信号により分周比の切り換えが可能な切換型基準分周器であり、
前記切換型可変分周器を前記可変分数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔より大きくなるようにその分周比を設定する分数分周モードと、前記切換型可変分周器を前記可変整数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔に等しくなるようにその分周比を設定する整数分周モードとを切り換える前記切換信号を生成し、前記切換型可変分周器および前記切換型基準分周器に送出する切換制御回路を備え、
ＰＬＬ起動時から収束に至るまでの収束時間Ｔacq を設定し、その収束時間Ｔacq が、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 、収束したと見なす位相誤差φf に対して、
Ｔacq ＝(1／ζωn) ln(Ω0／(φfωn))    …(b) 
で表されるときに、制動係数ζを
0.5 ≦ζ≦１
とし、前記ＰＬＬ起動時に固有周波数ωn が (b)式を満たすように前記分数分周モードの分周比を設定し、周波数誤差が収束したと見なすタイミングＴs(＝Ｔacq)で、前記ループフィルタを切り換えることなく、前記整数分周モードの分周比に切り換える構成である
ことを特徴とするＰＬＬシンセサイザ。
【請求項４】
入力する制御信号に応じた発振周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を分岐して入力し、可変設定される分周比で分周して出力する可変分周器と、
高精度の基準周波数信号を出力する基準発振器と、
前記基準周波数信号を所定の分周比で分周して出力する基準分周器と、
前記基準分周器の出力信号と前記可変分周器の出力信号を入力して位相比較を行い、その位相差信号を出力する位相比較器と、
前記位相差信号を平滑化して前記制御信号として前記電圧制御発振器に与えるループフィルタとを備え、
前記電圧制御発振器の出力信号を前記可変分周器を介して前記位相比較器にフィードバックする位相同期ループ（ＰＬＬ）構成により、前記基準分周器の出力信号に対して前記電圧制御発振器の出力信号の周波数および位相の同期引き込みを行うＰＬＬシンセサイザにおいて、
前記可変分周器は、分周比が整数である可変整数分周器と、１クロック当たりの平均分周比が分数で表される可変分数分周器としての機能を有し、外部からの切換信号によりこの２つの分周器の機能を切り換える手段を含む切換型可変分周器であり、
前記基準分周器は、外部からの切換信号により分周比の切り換えが可能な切換型基準分周器であり、
前記切換型可変分周器を前記可変分数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔より大きくなるようにその分周比を設定する分数分周モードと、前記切換型可変分周器を前記可変整数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔に等しくなるようにその分周比を設定する整数分周モードとを切り換える前記切換信号を生成し、前記切換型可変分周器および前記切換型基準分周器に送出する切換制御回路を備え、
ＰＬＬ起動時から収束に至るまでの収束時間Ｔacq を設定し、その収束時間Ｔacq が、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 に対して、
Ｔacq ＝Ω02／(2ζωn3)    …(a) 
で表されるときに、制動係数ζを
0.5 ≦ζ≦１
とし、前記ＰＬＬ起動時に固有周波数ωn が (a)式を満たすように前記分数分周モードの分周比を設定し、周波数誤差が低減したと見なすタイミングＴs1 (＜Ｔacq)で、収束時間Ｔacq が、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 、収束したと見なす位相誤差φf に対して、
Ｔacq ＝(1／ζωn) ln(Ω0／(φfωn))    …(b) 
で表されるときに、制動係数ζを
0.5 ≦ζ≦１
とし、前記固有周波数ωn が (b)式を満たすように前記分数分周モードの分周比を設定し、周波数誤差が収束したと見なすタイミングＴs2（＝Ｔacq)で、前記ループフィルタを切り換えることなく、前記整数分周モードの分周比に切り換える構成である
ことを特徴とするＰＬＬシンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送受信装置に用いられるＰＬＬシンセサイザに関する。
【背景技術】
【０００２】
図８は、従来の整数分周型のＰＬＬシンセサイザの構成例を示す。図８において、整数分周型のＰＬＬシンセサイザは、高精度の基準周波数信号を出力する基準発振器１、基準分周器２、位相比較器３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５、分周比が可変かつ整数である可変整数分周器６Ａにより構成される。
【０００３】
電圧制御発振器５の出力信号は、分岐して可変整数分周器６Ａに入力され、分周して位相比較器３の一方の入力としてフィードバックされる。基準発振器１から出力される基準周波数信号は基準分周器２で分周され、位相比較器３の他方の入力として与えられる。位相比較器３は、２つの入力信号の位相比較を行い、その出力信号をループフィルタ４を介して電圧制御発振器５に与え、基準周波数に対応する発振周波数になるように制御する。
【０００４】
このような構成のＰＬＬシンセサイザにおいて、引き込み時間を短縮するには基準分周器２の出力周波数を高くする必要がある。ここで、基準分周器２の初期の出力周波数をｆｒ＝Δｆとし、可変整数分周器６Ａがとる分周比を
…，Ｎ−１，Ｎ，Ｎ＋１，…
とすると、引き込み後の電圧制御発振器５の出力周波数は、
…，（Ｎ−１）Δｆ，ＮΔｆ，（Ｎ＋１）Δｆ，…
となり、間隔Δｆの周波数チャネルを有することになる。
【０００５】
引き込み時間を短縮するために、基準分周器２の出力周波数をＬ倍（Ｌは整数）であるｆｒ＝ＬΔｆとし、可変整数分周器６Ａがとる分周比を
…，Ｎ／Ｌ−１，Ｎ／Ｌ，Ｎ／Ｌ＋１，…
とすると（Ｎ／Ｌは整数）、引き込み後の電圧制御発振器５の出力周波数は、
…，（Ｎ−Ｌ）Δｆ，ＮΔｆ，（Ｎ＋Ｌ）Δｆ，…
となる。このとき、周波数は間隔ＬΔｆで変化するので、間隔Δｆの周波数チャネルに対して使用できない周波数チャネルが生じ、必ずしも収束時間を短縮できない問題がある。
【０００６】
図９は、従来の分数分周型（フラクショナルＮ）のＰＬＬシンセサイザの構成例を示す。図８に示す整数分周型のＰＬＬシンセサイザとの違いは、可変整数分周器６Ａに代えて可変分数分周器６Ｂを用いるところにある。
【０００７】
基準分周器２の出力周波数をＬ倍（Ｌは整数）であるｆｒ＝ＬΔｆとし、可変分数分周器６Ｂがとる分周比を
Ｎ／Ｌ，（Ｎ＋１）／Ｌ，（Ｎ＋２）／Ｌ，…
とすると、引き込み後の電圧制御発振器５の出力周波数は、
ＮΔｆ，（Ｎ＋１）Δｆ，（Ｎ＋２）Δｆ，…
となり、周波数は間隔Δｆで変化するので、すべての周波数チャネルを使用できることになる。
【０００８】
以上説明したように、分数分周型（フラクショナルＮ）ＰＬＬシンセサイザは、可変周波数ステップ幅を増やすことなく、基準分周器２の出力周波数を高くすることができるので、整数分周型のＰＬＬシンセサイザに比べて引き込み時間を短縮できる。
【０００９】
しかし、この方法では位相比較器３の出力が周期性をもって変化するので、電圧制御発振器５の制御電圧が周期性をもち、電圧制御発振器５の出力はスプリアスを生じる。このスプリアスは、ＰＬＬシンセサイザの周波数が一定である定常状態においてチャネル間干渉の原因となり、望ましくない。このスプリアスを低減する方法として、位相誤差拡散回路を用いる方法が提案されている（非特許文献１）。
【非特許文献１】足立寿史，他，「分数分周方式を用いた高速周波数切換シンセサイザ」，電子情報通信学会論文誌 C-1, Vol.J76-C-1, No.11, pp.445-452, 1993年11月
【発明の開示】
【発明が解決しようとする課題】
【００１０】
分数分周器を用いたＰＬＬシンセサイザは、可変周波数ステップ幅を増やすことなく基準分周器の出力周波数を高くすることができるので、引き込み時間を短縮し、高速起動を実現することができる。しかし、電圧制御発振器の制御電圧の周期性により出力がスプリアスを生じる問題があった。これに対して位相誤差拡散回路を用いた場合、スプリアス低減効果は期待できるものの、大規模な回路構成が必要となり、消費電力が増大する問題がある。このように、従来のＰＬＬシンセサイザでは、(1) 高速起動性、(2) 低消費電力性、(3) 定常状態における低スプリアス性の３点を同時に満足するものはなかった。
【００１１】
本発明は、高速起動性、低消費電力性、定常状態における低スプリアス性を同時に満足することができ、かつ性能を左右するパラメータを最適化したＰＬＬシンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１２】
第１の発明は、入力する制御信号に応じた発振周波数の信号を出力する電圧制御発振器と、電圧制御発振器の出力信号を分岐して入力し、可変設定される分周比で分周して出力する可変分周器と、高精度の基準周波数信号を出力する基準発振器と、基準周波数信号を所定の分周比で分周して出力する基準分周器と、基準分周器の出力信号と可変分周器の出力信号を入力して位相比較を行い、その位相差信号を出力する位相比較器と、位相差信号を平滑化して制御信号として電圧制御発振器に与えるループフィルタとを備え、電圧制御発振器の出力信号を可変分周器を介して位相比較器にフィードバックする位相同期ループ（ＰＬＬ）構成により、基準分周器の出力信号に対して電圧制御発振器の出力信号の周波数および位相の同期引き込みを行うＰＬＬシンセサイザにおいて、可変分周器は、分周比が整数である可変整数分周器と、１クロック当たりの平均分周比が分数で表される可変分数分周器としての機能を有し、外部からの切換信号によりこの２つの分周器の機能を切り換える手段を含む切換型可変分周器であり、基準分周器は、外部からの切換信号により分周比の切り換えが可能な切換型基準分周器であり、切換型可変分周器を可変分数分周器として機能させ、かつ切換型基準分周器の出力信号の周波数が電圧制御発振器の出力信号の周波数チャネル間隔より大きくなるようにその分周比を設定する分数分周モードと、切換型可変分周器を可変整数分周器として機能させ、かつ切換型基準分周器の出力信号の周波数が電圧制御発振器の出力信号の周波数チャネル間隔に等しくなるようにその分周比を設定する整数分周モードとを切り換える切換信号を生成し、切換型可変分周器および切換型基準分周器に送出する切換制御回路を備え、ＰＬＬ起動時から収束に至るまでの収束時間Ｔacq を設定し、その収束時間Ｔacq が、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 に対して、
Ｔacq ＝Ω02／(2ζωn3)    …(a) 
で表されるときに、制動係数ζを
0.5 ≦ζ≦１
とし、ＰＬＬ起動時に固有周波数ωn が (a)式を満たすように分数分周モードの分周比を設定し、周波数誤差が収束したと見なすタイミングＴs(＝Ｔacq)で、ループフィルタを切り換えることなく、整数分周モードの分周比に切り換える構成である。
【００１３】
第２の発明は、第１の発明と同様の構成において、ＰＬＬ起動時から収束に至るまでの収束時間Ｔacq を設定し、その収束時間Ｔacq が、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 に対して、
Ｔacq ＝Ω02／(2ζωn3)    …(a) 
で表されるときに、制動係数ζを整数分周モードにおける制動係数ζ(0.5≦ζ≦１）の数倍程度とし、ＰＬＬ起動時に固有周波数ωn が (a)式を満たすように分数分周モードの分周比を設定し、周波数誤差が低減したと見なすタイミングＴs(＜Ｔacq)で、ループフィルタを切り換えることなく、整数分周モードの分周比に切り換える構成である。
【００１４】
第３の発明は、第１の発明と同様の構成において、ＰＬＬ起動時から収束に至るまでの収束時間Ｔacq を設定し、その収束時間Ｔacq が、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 、収束したと見なす位相誤差φf に対して、
Ｔacq ＝(1／ζωn) ln(Ω0／(φfωn))    …(b) 
で表されるときに、制動係数ζを
0.5 ≦ζ≦１
とし、ＰＬＬ起動時に固有周波数ωn が (b)式を満たすように分数分周モードの分周比を設定し、周波数誤差が収束したと見なすタイミングＴs(＝Ｔacq)で、ループフィルタを切り換えることなく、整数分周モードの分周比に切り換える構成である。
【００１５】
第４の発明は、第１の発明と同様の構成において、ＰＬＬ起動時から収束に至るまでの収束時間Ｔacq を設定し、その収束時間Ｔacq が、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 に対して、
Ｔacq ＝Ω02／(2ζωn3)    …(a) 
で表されるときに、制動係数ζを
0.5 ≦ζ≦１
とし、ＰＬＬ起動時に固有周波数ωn が (a)式を満たすように分数分周モードの分周比を設定し、周波数誤差が低減したと見なすタイミングＴs1 (＜Ｔacq)で、収束時間Ｔacq が、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 、収束したと見なす位相誤差φf に対して、
Ｔacq ＝(1／ζωn) ln(Ω0／(φfωn))    …(b) 
で表されるときに、制動係数ζを
0.5 ≦ζ≦１
とし、固有周波数ωn が (b)式を満たすように分数分周モードの分周比を設定し、周波数誤差が収束したと見なすタイミングＴs2（＝Ｔacq)で、ループフィルタを切り換えることなく、整数分周モードの分周比に切り換える構成である。
【発明の効果】
【００１６】
本発明のＰＬＬシンセサイザは、同期引き込みにおけるＰＬＬ起動時から定常状態に遷移するまでの期間は分数分周型として動作させ、その後に整数分周型として動作させることができる。特に、ループフィルタを切り換えることなく分周器の切り換えのみにより、分数分周型から整数分周型へモード切換およびパラメータの自己調整を行うことにより、高速起動性と定常状態における低スプリアス性を実現することができる。また、その切換制御は簡単な構成で実現できるので、低消費電力性も併せて実現することができる。
【発明を実施するための最良の形態】
【００１７】
（本発明のＰＬＬシンセサイザの実施形態）
図１は、本発明のＰＬＬシンセサイザの実施形態を示す。図１において、本実施形態のＰＬＬシンセサイザは、高精度の基準周波数信号を出力する基準発振器１、分周比の切り換えが可能な切換型基準分周器１１、位相比較器３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５、分数分周モードと整数分周モードの切り換えが可能な切換型可変分周器１２、切換型可変分周器１２の切り換えタイミングを制御し、かつその切り換えタイミングに対応させて切換型基準分周器１１の分周比を切り換える切換制御回路１３により構成される。なお、電圧制御発振器５の出力段に分周器７を備え、電圧制御発振器５の出力信号を分周して取り出すようにしてもよい。
【００１８】
ここで、基準発振器１の出力信号の周波数をｆr 、切換型可変分周器１２の分数分周モードまたは整数分周モードの設定に対応して分周比が設定された切換型基準分周器１１の出力信号の周波数をｆf またはｆi （ｆf ＞ｆi ）、電圧制御発振器５の出力信号の周波数をｆv とする。
【００１９】
本実施形態におけるＰＬＬシンセサイザとしての基本的な動作は従来構成と同様である。すなわち、電圧制御発振器５の出力信号（ｆv ）は、分岐して切換型可変分周器１２に入力され、分周して位相比較器３の一方の入力としてフィードバックされる。基準発振器１の出力信号（基準周波数信号（ｆr ））は切換型基準分周器１１で分周され、位相比較器３の他方の入力（位相比較信号（ｆf ，ｆi ））として与えられる。位相比較器３は、２つの入力信号の位相比較を行い、その出力信号をループフィルタ４を介して電圧制御発振器５に与え、所定の発振周波数になるように制御する。
【００２０】
本実施形態の特徴とする制御手順について図２を参照して説明する。本実施形態のＰＬＬシンセサイザの切換制御回路１３は、ＰＬＬ起動時（引き込み開始時）から定常状態に遷移するまでの起動状態（分数分周モード）と、定常状態（整数分周モード）の切り換えタイミングをタイマで管理し、あらかじめ設定した切換時間Ｔs で分数分周モードから整数分周モードに切り換える。以下、詳しく説明する。
【００２１】
まず、ＰＬＬ起動時から切換時間ｔs が経過するまでの分数分周モード（Ｓ１〜Ｓ３）では、切換制御回路１３は切換型基準分周器１１の分周比をｆr ／ｆf に設定し、基準周波数信号（ｆr)から位相比較信号（ｆf)を生成する。なお、位相比較信号の周波数ｆf は、電圧制御発振器５の出力信号（ｆv ）の周波数チャネル間隔より大きい。また、切換制御回路１３は切換型可変分周器１２を分数分周器としてその分周比を
ｆv ／ｆf ＝Ｎv ＋ｎ／ｍ
に設定する。なお、Ｎv は整数であり、ｎ／ｍ＜１である。
【００２２】
以上の分数分周モードによりＰＬＬ起動時から切換時間Ｔs まで同期引き込み動作を行い、切換時間Ｔs が経過した時点で、切換制御回路１３は分数分周モードから整数分周モードに移行する。整数分周モード（Ｓ２，Ｓ４，Ｓ５）では、切換型基準分周器１１の分周比をｆr ／ｆi に切り換え、基準周波数信号（ｆr ）から位相比較信号（ｆi ）を生成する。このときの位相比較信号の周波数ｆi は、電圧制御発振器５の出力信号（ｆv ）の周波数チャネル間隔と等しい。すなわち、切換時間Ｔs が経過したときに、位相比較信号の周波数が周波数ｆv の周波数チャネル間隔に等しい周波数ｆi になるように切換型基準分周器１１の分周比を切り換える。また、切換制御回路１３は切換型可変分周器１２を整数分周器としてその分周比Ｎをｆv ／ｆi に切り換え、位相および周波数の同期動作を行う。
【００２３】
ところでＰＬＬシンセサイザでは、初期周波数差および位相誤差が大きいときの収束に要する時間（収束時間）Ｔacq は、図３のようなサイクル・スリップしながら引き込む時間が大半を占め、ループフィルタ４が図４ (1)〜(3) に示すような一般的な低域通過フィルタ（ＲＣ回路）とチャージポンプ回路で構成されるとき、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 に対して、
Ｔacq ＝Ω02／(2ζωn3)    …(1) 
の関係があることが知られている（A.Blanchard,"Phase-locked loops, application to coherent receiver design", John Wiley & Sons, pp.241-278, 1975）。なお、図３の横軸は位相、縦軸は周波数を表す。
【００２４】
ここで、位相比較器３の利得Ｋp 、電圧制御発振器５の変換利得Ｋv 、図４に示すループフィルタ４の利得Ｋ1 、容量Ｃ、抵抗Ｒ2 、チャージポンプ回路の利得ｇm とすると、制動係数ζおよび固有周波数ωn は、
ζ＝（τ2／２）ωn                   …(2) 
ωn ＝（２πＫ1ＫpＫv／τ1 Ｎ)1/2    …(3) 
τ1 ＝Ｃ／ｇm （時定数）
τ2 ＝Ｒ2 Ｃ  （時定数）
と表される。また、固有周波数ωn が一定の条件下で速やかな収束を可能にするには、制動係数ζを 0.5〜１に設定することが一般的になっている。
【００２５】
しかし、従来の整数分周型のＰＬＬシンセサイザでは、位相比較信号の周波数ｆi は、電圧制御発振器５の出力信号（ｆv ）の周波数チャネル間隔にしか設定できず、固有周波数ωn も位相比較信号の周波数ｆi の１／10程度（黒田忠広  監訳、「ＲＦマイクロエレクトロニクス」、丸善、p.289, 2002 ）なので、固有周波数ωn を所望の収束時間に合わせて設定することができない。
【００２６】
そこで、本実施形態の分周モード切換型のＰＬＬシンセサイザでは、ＰＬＬ起動時（同期開始時）から収束に至るまでの収束時間Ｔacq を設定し、その収束時間Ｔacq に対して分数分周モードで制動係数ζを 0.5〜１、固有周波数ωn が(1) 式を満たすように分周比Ｎを設定する。すなわち、(1),(3) 式から
ωn ＝Ω02／(2ζＴacq)1/3           …(4) 
Ｎ＝２πＫ1ＫpＫv／(τ1ωn2)        …(5) 
に基づいて分周比Ｎを設定する。
【００２７】
そして、図５に示すように周波数誤差が収束したと見なすタイミングの切換時間Ｔs （＝Ｔacq ）で、ループフィルタ４を切り換えることなく、切換型可変分周器１２の分周比Ｎを整数分周モードにおけるｆv ／ｆi に切り換えることにより、定常状態における制動係数ζと固有周波数ωn を自己調整する。
【００２８】
本実施形態のＰＬＬシンセサイザでは、以上説明したように最初は分数分周モードで同期引き込み動作を行い、周波数が一定値に収束したと見なす切換時間Ｔs(Ｔacq)の経過タイミングで整数分周モードに切り換える。このように、ＰＬＬ起動時から切換時間Ｔs まで分数分周モードで動作させることにより周波数が一定値に収束する時間を短縮でき、さらに切換時間Ｔs 以降の定常状態における制動係数ζと固有周波数ωn を自己調整することにより、高速同期が可能になるとともに、整数分周モードで動作させることによりスプリアスの発生を抑制することができる。すなわち、低消費電力性、高速起動性、定常状態における低スプリアス性を同時に達成することができる。
【００２９】
（第２の実施形態）
第１の実施形態では、分周モードの切換時間Ｔs と、ＰＬＬ起動時（同期開始時）から収束に至るまでの収束時間Ｔacq が等しくなるように設定したが、本実施形態では、
Ｔs ＜Ｔacq 
の関係でＴs 、Ｔacq をそれぞれ設定する。そして、分数分周モードで制動係数ζをできるだけ大きな値、すなわち整数分周モードにおける制動係数ζ(0.5≦ζ≦１）の数倍程度に設定し、(1),(3) 式（(4),(5) 式）に基づいて分周比Ｎを設定する。
【００３０】
これにより、図６に示すように周波数誤差が整数分周モードに切り換えて十分に収束可能なレベルに小さくなった（収束前の）タイミングの切換時間Ｔs で、ループフィルタ４を切り換えることなく、切換型可変分周器１２の分周比Ｎを整数分周モードにおけるｆv ／ｆi に切り換えることにより、定常状態における制動係数ζと固有周波数ωn を自己調整（0.5 ≦ζ≦１）し、速やかに収束させることができる。
【００３１】
（第３の実施形態）
第１の実施形態のＰＬＬシンセサイザでは、初期周波数差および位相誤差が大きいときの場合であったが、本実施形態では初期周波数および位相誤差が小さく、サイクル・スリップが少ないことが明らかな場合を想定する。
【００３２】
この場合の収束に要する時間（収束時間）Ｔacq は、ループフィルタ４が図４(1)〜(3)に示すような一般的な低域通過フィルタ（ＲＣ回路）とチャージポンプ回路で構成されるとき、制動係数ζ、固有周波数ωn 、初期周波数差Ω0 、収束したと見なす位相誤差φf に対して、
Ｔacq ＝(1／ζωn) ln(Ω0／(φfωn))    …(6) 
の関係があることが知られている（K.Kishine and H.Onodera,"Acquisition-time estimation for over 10 Gbit/s clock and data recovery ICs", Electronics Letters Vol.41, No.23, Nov.2005 ）。
【００３３】
本実施形態のＰＬＬシンセサイザでは、ＰＬＬ起動時（同期開始時）から収束に至るまでの収束時間Ｔacq を設定し、その収束時間Ｔacq に対して分数分周モードで制動係数ζを 0.5〜１、固有周波数ωn が(6),(5) 式を満たすように分周比Ｎを設定する。
【００３４】
そして、図５に示すように周波数誤差が収束したと見なすタイミングの切換時間Ｔs （＝Ｔacq ）で、ループフィルタ４を切り換えることなく、切換型可変分周器１２の分周比Ｎを整数分周モードにおけるｆv ／ｆi に切り換えることにより、定常状態における制動係数ζと固有周波数ωn を自己調整する。これにより、高速同期が可能になるとともに、整数分周モードで動作させることによりスプリアスの発生を抑制することができる。すなわち、低消費電力性、高速起動性、定常状態における低スプリアス性を同時に達成することができる。
【００３５】
（第４の実施形態）
第１の実施形態のＰＬＬシンセサイザでは、初期周波数差および位相誤差が大きいときの場合であったが、その場合でも収束に至るまでに周波数差および位相誤差が小さな状態を経る。第２の実施形態では、Ｔs ＜Ｔacq の関係にある切換時間Ｔs で分数分周モードから整数分周モードに切り換えていた。本実施形態では、その切換時間を第１の切換時間Ｔs1（＜Ｔacq ）として、ＰＬＬ起動時（同期開始時）から第１の切換時間Ｔs1までは、収束時間Ｔacq に対して分数分周モードで制動係数ζを 0.5〜１、固有周波数ωn が(4),(5) 式を満たすように分周比Ｎを設定する。
【００３６】
次に、第１の切換時間Ｔs1（＜Ｔacq ）で、分数分周モードのまま第３の実施形態のように固有周波数ωn が(6) 式を満たすように分周比Ｎを切り換える。そして、図７に示すように周波数誤差が収束したと見なすタイミングＴs2（＝Ｔacq ）で、ループフィルタ４を切り換えることなく、切換型可変分周器１２の分周比Ｎを整数分周モードにおけるｆv ／ｆi に切り換えることにより、定常状態における制動係数ζと固有周波数ωn を自己調整する。これにより、高速同期が可能になるとともに、整数分周モードで動作させることによりスプリアスの発生を抑制することができる。すなわち、低消費電力性、高速起動性、定常状態における低スプリアス性を同時に達成することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明のＰＬＬシンセサイザの実施形態を示す図。
【図２】本発明のＰＬＬシンセサイザの特徴とする制御手順を示すフローチャート。
【図３】ＰＬＬシンセサイザの同期過程における位相と周波数の軌跡を示す図。
【図４】ＰＬＬシンセサイザのループフィルタ４の構成例を示す図。
【図５】第１，第３の実施形態の同期過程におけるＶＣＯ制御電圧の変化例を示すタイムチャート。
【図６】第２の実施形態の同期過程におけるＶＣＯ制御電圧の変化例を示すタイムチャート。
【図７】第４の実施形態の同期過程におけるＶＣＯ制御電圧の変化例を示すタイムチャート。
【図８】従来の整数分周型のＰＬＬシンセサイザの構成例を示す図。
【図９】従来の分数分周型のＰＬＬシンセサイザの構成例を示す図。
【符号の説明】
【００３８】
１    基準発振器
２    基準分周器
３    位相比較器
４    ループフィルタ
５    電圧制御発振器（ＶＣＯ）
６Ａ  可変整数分周器
６Ｂ  可変分数分周器
７    分周器
１１  切換型基準分周器
１２  切換型可変分周器
１３  切換制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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