(57)【要約】【課題】例えばキャッシュミスに起因した制御割込処理の処理時間を低減でき、設定された周期で処理を完了させることを容易にできるデジタル制御システムを提供する。【解決手段】本発明の第１の側面に係るディジタル制御システムは、ハードリアルタイムなシステムであるディジタル制御システムであって、制御対象物と、前記制御対象物を制御するための複数のプロセッサとを備え、前記複数のプロセッサのそれぞれは、設定された周期で行われる割込処理であって前記制御対象物を制御する処理である制御割込処理を行う制御割込処理手段と、前記制御割込処理より優先度の低い処理であって前記制御割込処理の少なくとも一部の処理である補助的制御処理を、前記制御割込処理が行われていない期間に少なくとも１回行う補助的制御処理手段とを含むことを特徴とする。【選択図】図２
2008021032.tif 000002
【特許請求の範囲】
【請求項１】
ハードリアルタイムなシステムであるディジタル制御システムであって、
制御対象物と、
前記制御対象物を制御するための複数のプロセッサと、
を備え、
前記複数のプロセッサのそれぞれは、
設定された周期で行われる割込処理であって前記制御対象物を制御する処理である制御割込処理を行う制御割込処理手段と、
前記制御割込処理より優先度の低い処理であって前記制御割込処理の少なくとも一部の処理である補助的制御処理を、前記制御割込処理が行われていない期間に少なくとも１回行う補助的制御処理手段と、
を含む
ことを特徴とするディジタル制御システム。
【請求項２】
前記補助的制御処理手段は、前記補助的制御処理において、前記制御割込処理手段が参照する情報をキャッシュメモリに記憶させる
ことを特徴とする請求項１に記載のディジタル制御システム。
【請求項３】
パターンが形成された原版に照射される露光光を基板に投影するための光学系と、
前記基板を保持しかつ移動するステージ装置と、
前記光学系及び前記ステージ装置を制御するための請求項１又は２に記載のディジタル制御システムと、
を備えたことを特徴とする露光装置。
【請求項４】
請求項３に記載の露光装置を用いて潜像パターンが形成された基板を準備する準備工程と、
前記潜像パターンを現像する現像工程と、
を備えたことを特徴とするデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル制御システム、露光装置及び露光方法に関する。
【背景技術】
【０００２】
昨今の半導体の製造技術において、通常ステッパもしくはスキャナと呼ばれる露光装置はその中核をなす装置である。
【０００３】
ステッパは、ステージ装置上の半導体基板（例えば、半導体ウェハ）を投影レンズ下でステップ移動させる。それと同時に、ステッパは、レチクル上に形成されているパターン像を投影レンズで基板（例えば、ウェハ）上に縮小投影し、１枚の基板上の複数箇所に順次露光していく。
【０００４】
スキャナは、基板ステージ（例えば、ウェハステージ）上の半導体基板とレチクルステージ上のレチクルとを投影レンズに対して相対移動させ、走査移動中にスリット上の露光光を照射し、レチクルパターンを基板に投影する。スキャナは、今日では解像度および重ね合わせ精度の性能面から、先端デバイスのための露光ツールとして定着している。
【０００５】
このようなステッパやスキャナを制御するディジタル制御システムは、制御割込み処理を予め定めたサンプリング周期で必ず毎回実行する必要のあるいわゆる「ハードリアルタイム」な信号処理系である。
【０００６】
例えば、スキャナを制御する場合、基板ステージとレチクルステージとを高い同期精度をもってスキャン動作を行うため、その制御系には２０軸を超える多軸対応のディジタル制御システムが必要となる。なおかつそのサンプリング周期は、位置決め制御系の「むだ時間」として制御性能に大きく関与するため、できるだけ短いことが望ましい。露光装置においては、サンプリング周期は数百マイクロ秒のオーダとなることが望まれる。こうした多軸・高速の制御装置は、一般にＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）を用いたマルチプロセッシング構成のディジタル制御系（ディジタル制御システム）が用いられる。これは、非常に高性能な制御演算処理を可能としている。その場合、ディジタル制御システムにおいては、外部ＩＯとの通信に加えて、プロセッサ間通信を高速に実現する機能を具備する必要がある。
【０００７】
こうしたマルチプロセッシング構成に好適なＤＳＰとして、テキサスインスツルメンツ社より３２０Ｃ４０が発表されている。このＤＳＰには、ＤＳＰ間の通信を行うための専用ポート（コミュニケーションポート）を具備しており、高速なＤＳＰ間通信を可能にしている。
【０００８】
ディジタル制御システムの概略構成及び概略動作を、図６を用いて説明する。
【０００９】
図６は、従来のディジタル制御システムの概略構成図である。図６において、実線矢印がサンプリング周期毎に行われる制御データ通信を表しており、破線矢印がユーザからのコマンドを受けて行われるコマンド通信を表している。ここでいうコマンドとは、例えばＰＩＤパラメータ変更コマンドやサーボ開始コマンド、制御対象の目標位置変更コマンドなどである。
【００１０】
ディジタル制御システム１は、ホストＣＰＵ８、第１ＤＳＰ４、第２ＤＳＰ５、第３ＤＳＰ６、第４ＤＳＰ７、制御対象群１６、複数のセンサ２、駆動手段３、通信手段１１及び通信手段１０を備える。
【００１１】
ホストＣＰＵ８と第１ＤＳＰ４とは、通信手段１１で接続されている。通信手段１１は、例えば、ＶＭＥバスなどのマルチドロップバスによる通信である。第２ＤＳＰ５、第３ＤＳＰ６及び第４ＤＳＰ７と、第１ＤＳＰ４とは、通信手段１０で接続されている。通信手段１０は、例えば、ＤＳＰ間通信ポートによる通信である。第２ＤＳＰ５、第３ＤＳＰ６及び第４ＤＳＰ７は、互いに通信手段９で接続されている。通信手段９は、例えば、ＤＳＰ間通信ポートによる通信である。制御対象群１６には、複数のセンサ２及び駆動手段３が設けられている。複数のセンサ２及び駆動手段３と、第２ＤＳＰ５とは、通信手段１９で接続されている。通信手段１９は、例えば、シリアルポートによる高速シリアル通信である。
【００１２】
複数のセンサ２は、制御対象群１６の位置などの情報を検出してセンサデータを生成する。複数のセンサ２は、センサデータを第２ＤＳＰ５に供給する。
【００１３】
第２ＤＳＰ５、第３ＤＳＰ６及び第４ＤＳＰ７は、このセンサデータを互いに通信を行いながら、目標位置計算、位置偏差計算、ＰＩＤ計算などの制御演算を並列処理（パイプライン処理）で行う。第３ＤＳＰ６及び第４ＤＳＰ７は、得られた指令値を、第２ＤＳＰ５へ供給する。第２ＤＳＰ５は、それらの指令値に基づいて、制御信号を生成する。第２ＤＳＰ５は、その制御信号を駆動手段３に出力する。
【００１４】
また、ホストＣＰＵ８には、ユーザインターフェースを介してコマンドが入力される。ホストＣＰＵ８は、そのコマンドを示すデータであるコマンドデータを生成する。ホストＣＰＵ８は、通信手段１１を介して、そのコマンドデータを第１ＤＳＰ４へ転送する。第１ＤＳＰ４は、通信手段１０を介して、そのコマンドデータを第２ＤＳＰ５、第３ＤＳＰ６及び第４ＤＳＰ７へ渡す。
【００１５】
ディジタル制御システムの詳細構成及び詳細動作を、図７を用いて説明する。図７は、従来のディジタル制御システムの詳細構成図である。図７において、実線矢印がサンプリング周期毎に行われる制御データ通信を表しており、破線矢印がユーザからのコマンドを受けて行われるコマンド通信を表している。ここでいうコマンドとは、例えばＰＩＤパラメータ変更コマンドやサーボ開始コマンド、制御対象の目標位置変更コマンドなどである。
【００１６】
ホストＣＰＵ８は、コマンド通信処理手段１５を含む。第１ＤＳＰ４は、コマンド通信処理手段１４を含む。第２ＤＳＰ５は、コマンド処理手段１７及び制御割込処理手段１８を含む。第３ＤＳＰ６及び第４ＤＳＰ７も第２ＤＳＰ５と同様である。駆動手段３は、複数のＤ／Ａコンバータを含む。
【００１７】
図７に示すように、ホストＣＰＵ８のコマンド通信処理手段１５は、コマンド処理を実行する。すなわち、コマンド通信処理手段１５は、ユーザからのコマンドを受けつけて、そのコマンドに基づきコマンドデータを生成する。コマンド通信処理手段１５は、そのコマンドデータを通信手段１１を介して第１ＤＳＰ４に送信する。第１ＤＳＰ４のコマンド通信処理手段１４は、通信手段１１経由でこのコマンドデータを受信する。コマンド通信処理手段１４は、通信手段１０を介して、このコマンドデータを第２ＤＳＰ５、第３ＤＳＰ６及び第４ＤＳＰ７に転送する。
【００１８】
一方、複数のセンサ２は、制御対象群１６の位置などの情報を検出してセンサデータを生成する。複数のセンサ２は、センサデータを第２ＤＳＰ５、第３ＤＳＰ６及び第４ＤＳＰ７に供給する。
【００１９】
第２ＤＳＰ５、第３ＤＳＰ６及び第４ＤＳＰ７は、通信手段９を介して互いに通信を行いながら、そのコマンド処理手段１７が割込み外の処理としてコマンド処理（ステップＳ３１，Ｓ３２）を並列処理（パイプライン処理）で実行する。ステップＳ３１では、コマンド処理手段１７が、通信手段１０を介して、コマンドデータを第１ＤＳＰ４から受信する。ステップＳ３２では、コマンド処理手段１７がパラメータ変更指令に従った処理を行う。すなわち、コマンド処理手段１７は、コマンドデータに応じて制御系の状態（パラメータ）を変更する。
【００２０】
ここで、コマンド処理手段１７は、制御割込処理手段１８からリクエストを受けた場合やパラメータを変更した場合、コマンド処理を中断する。また、コマンド処理手段１７は、制御割込処理手段１８から処理を完了した旨の情報を受けた場合、コマンド処理を再開する。
【００２１】
コマンド処理が中断された場合、第２ＤＳＰ５、第３ＤＳＰ６及び第４ＤＳＰ７は、通信手段９を介して互いに通信を行いながら、その制御割込処理手段１８が、一定時間毎に制御割込処理（ステップＳ４１〜Ｓ４３）を並列処理（パイプライン処理）で実行する。ステップＳ４１では、制御割込処理手段１８が、通信手段１９を介して、センサデータを複数のセンサ２から受け取る。ステップＳ４２では、制御割込処理手段１８が、センサデータに基づき、制御演算を行う。ステップＳ４３では、制御演算により得られた制御信号を駆動手段３へ供給する。制御割込処理手段１８は、処理を終了したことに応じて、処理を完了した旨の情報をコマンド処理手段１７へ渡す。
【００２２】
このようにサーボ動作を割込処理によって行い、それ以外の処理（例えば、コマンド処理）を割込外の処理で行う技術については、たとえば特許文献１に示されている。
【００２３】
上記のように、近年、プロセッサ（例えば、ＤＳＰ）の処理能力を上げるために、パイプライン処理と呼ばれる技術が広く採用されている。これは、インストラクションのフェッチからエクゼキュートまでの処理を複数のステージに分割して（ステージ段数を複数にして）、各ステージを同時に実行することによって、全体としての処理速度を上げる方法である。このパイプライン処理によって、ギガヘルツオーダのクロック周波数を有するプロセッサ（例えば、ＤＳＰ）が実現する。しかし、一般に外部の大容量ＤＲＡＭメモリはプロセッサ（例えば、ＤＳＰ）の動作周波数までは高速化できないため、外部メモリへのアクセスが処理高速化のボトルネックとなってしまう。
【００２４】
そこでキャッシュメモリと呼ばれるより高速な小容量の補助的記憶手段を具備する方法が一般に用いられる。図８に、キャッシュメモリを具備する第２ＤＳＰのハードウェア構成を示す。
【００２５】
第２ＤＳＰ５は、外部メモリ３１と処理部３７とを備える。外部メモリ３１と処理部３７とは通信可能に接続されている。外部メモリ３１は、例えば、ＤＲＡＭである。処理部３７は、Ｌ２キャッシュ３２、Ｌ１命令キャッシュ３３、Ｌ１データ・キャッシュ３４、プログラム３５及びレジスタ３６を含む。プログラム３５は、コマンド処理手段１７及び制御割込処理手段１８をハードウェア的に、ソフトウェア的に、又はその両方により実現したものである（図７参照）。
【００２６】
処理部３７のプログラム３５は、Ｌ２キャッシュ３２及びＬ１命令キャッシュ３３を経由して、外部メモリ３１から命令を一度読み込む。このとき、Ｌ２キャッシュ３２及びＬ１命令キャッシュ３３は、その命令を記憶する。また、処理部３７のレジスタ３６は、Ｌ２キャッシュ３２及びＬ１データキャッシュ３４を経由して、外部メモリ３１からデータを一度読み込む。このとき、Ｌ２キャッシュ３２及びＬ１データキャッシュ３４は、そのデータを記憶する。プログラム３５及びレジスタ３６は、処理を実行する。
【００２７】
そして、プログラム３５及びレジスタ３６は、再度同じ命令やデータを参照する際に、Ｌ２キャッシュ３２及びＬ１命令キャッシュ３３に記憶された命令や、Ｌ２キャッシュ３２及びＬ１データキャッシュ３４に記憶されたデータを参照する。これにより、プログラム３５が外部メモリ３１を参照せずに処理を実行できるので、処理高速化のボトルネックを解消することができる。
【００２８】
ここで、処理部３７と同等な動作周波数でアクセス可能なキャッシュをＬ１キャッシュ（例えば、Ｌ１命令キャッシュ３３及びＬ１データキャッシュ３４）と呼び、処理部３７内部に少容量搭載される。さらに、Ｌ１キャッシュと外部メモリ３１との中間の動作周波数でアクセス可能なキャッシュをＬ２キャッシュ（例えば、Ｌ２キャッシュ３２）と呼ぶ。なお、図示しないが、処理部によってはＬ３キャッシュといったキャッシュメモリをも具備し、できるだけ外部メモリへのアクセス数を減らすよう構成されることがある。
【００２９】
このように、キャッシュメモリ（Ｌ２キャッシュ３２、Ｌ１命令キャッシュ３３及びＬ１データ・キャッシュ３４）搭載の処理部３７は、処理を実行する際にキャッシュメモリにヒットしたか否かによって、処理速度に大きなばらつきを生じる。特に、ディジタル制御システムは、前述のハードリアルタイムなシステムである。このため、ディジタル制御演算処理の各サンプルにおいて、必ず所定のサンプリング周期で処理を完了させる必要があることから、こうしたばらつきを低減することが望ましい。
【００３０】
それに対して、多軸の制御対象に対する制御を、キャッシュメモリがそれぞれ搭載された複数のプロセッサシステムを用いて実現する技術がある（例えば、特許文献２参照）。この技術では、制御演算処理が機能別に分割され、分割された処理が複数のプロセッサに割り当てられる。これにより、機能別に同様な命令やデータに関してキャッシュミスを低減でき、全体としてキャッシュミスを低減することができるので、処理時間のばらつきを低減することができる。
【特許文献１】特開平７−１１０９７５号公報
【特許文献２】特開平１０−３３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかし、特許文献１に示される技術、すなわち、サーボ動作が割込処理によって行われそれ以外の処理（例えば、コマンド処理）が割込外の処理で行われる技術では、割込外の処理が外部メモリに記憶される傾向にある。これにより、特許文献２で示されるように、処理を機能別に分割しただけでは、キャッシュミスを低減することが困難な傾向にある。  本発明の目的は、例えばキャッシュミスに起因した制御割込処理の処理時間を低減でき、設定された周期で処理を完了させることを容易にできるデジタル制御システムを提供することにある。
【課題を解決するための手段】
【００３２】
本発明の第１の側面に係るディジタル制御システムは、ハードリアルタイムなシステムであるディジタル制御システムであって、制御対象物と、前記制御対象物を制御するための複数のプロセッサとを備え、前記複数のプロセッサのそれぞれは、設定された周期で行われる割込処理であって前記制御対象物を制御する処理である制御割込処理を行う制御割込処理手段と、前記制御割込処理より優先度の低い処理であって前記制御割込処理の少なくとも一部の処理である補助的制御処理を、前記制御割込処理が行われていない期間に少なくとも１回行う補助的制御処理手段とを含むことを特徴とする。
【発明の効果】
【００３３】
本発明に係るデジタル制御装置では、例えばキャッシュミスに起因した制御割込処理の処理時間を低減でき、設定された周期で処理を完了させることを容易にできる。
【発明を実施するための最良の形態】
【００３４】
まず、本発明の第１実施形態に係るディジタル制御システムの概略構成及び概略動作を、図１を用いて説明する。
【００３５】
図１は、本発明の第１実施形態に係るディジタル制御システムの概略構成図である。図１において、実線矢印がサンプリング周期毎に行われる制御データ通信を表しており、破線矢印がユーザからのコマンドを受けて行われるコマンド通信を表している。ここでいうコマンドとは、例えばＰＩＤパラメータ変更コマンドやサーボ開始コマンド、制御対象の目標位置変更コマンドなどである。
【００３６】
ディジタル制御システム１００は、ホストＣＰＵ８、第１ＤＳＰ４、第２ＤＳＰ（プロセッサ）１０５、第３ＤＳＰ（プロセッサ）１０６、第４ＤＳＰ（プロセッサ）１０７を備える。ディジタル制御システム１００は、制御対象群１６、複数のセンサ２、駆動手段３、通信手段１１及び通信手段１０を備える。
【００３７】
ホストＣＰＵ８と第１ＤＳＰ４とは、通信手段１１で接続されている。通信手段１１は、例えば、ＶＭＥバスなどのマルチドロップバスによる通信である。第２ＤＳＰ１０５、第３ＤＳＰ１０６及び第４ＤＳＰ１０７と、第１ＤＳＰ４とは、通信手段１０で接続されている。通信手段１０は、例えば、ＤＳＰ間通信ポートによる通信である。第２ＤＳＰ１０５、第３ＤＳＰ１０６及び第４ＤＳＰ１０７は、互いに通信手段９で接続されている。通信手段９は、例えば、ＤＳＰ間通信ポートによる通信である。制御対象群１６には、複数のセンサ２及び駆動手段３が設けられている。複数のセンサ２及び駆動手段３と、第２ＤＳＰ１０５とは、通信手段１９で接続されている。通信手段１９は、例えば、シリアルポートによる高速シリアル通信である。
【００３８】
複数のセンサ２は、制御対象群１６の位置などの情報を検出してセンサデータを生成する。複数のセンサ２は、センサデータを第２ＤＳＰ１０５に供給する。
【００３９】
第２ＤＳＰ１０５、第３ＤＳＰ１０６及び第４ＤＳＰ１０７は、このセンサデータを互いに通信を行いながら、目標位置計算、位置偏差計算、ＰＩＤ計算などの制御演算を並列処理（パイプライン処理）で行う。第３ＤＳＰ１０６及び第４ＤＳＰ１０７は、得られた指令値を、第２ＤＳＰ１０５へ供給する。第２ＤＳＰ１０５は、それらの指令値に基づいて、制御信号を生成する。第２ＤＳＰ１０５は、その制御信号を駆動手段（Ｄ／Ａコンバータを含む）に書き込む。
【００４０】
また、ホストＣＰＵ８には、ユーザインターフェースを介してコマンドが入力される。ホストＣＰＵ８は、そのコマンドを示すデータであるコマンドデータを生成する。ホストＣＰＵ８は、通信手段１１を介して、そのコマンドデータを第１ＤＳＰ４へ転送する。第１ＤＳＰ４は、通信手段１０を介して、そのコマンドデータを第２ＤＳＰ１０５、第３ＤＳＰ１０６及び第４ＤＳＰ１０７へ渡す。
【００４１】
ディジタル制御システムの詳細構成及び詳細動作を、図２を用いて説明する。図２は、本発明の第１実施形態に係るディジタル制御システムの詳細構成図である。図２において、実線矢印がサンプリング周期毎に行われる制御データ通信を表しており、破線矢印がユーザからのコマンドを受けて行われるコマンド通信を表している。ここでいうコマンドとは、例えばＰＩＤパラメータ変更コマンドやサーボ開始コマンド、制御対象の目標位置変更コマンドなどである。
【００４２】
ホストＣＰＵ８は、コマンド通信処理手段１５を含む。第１ＤＳＰ４は、コマンド通信処理手段１４を含む。
【００４３】
第２ＤＳＰ１０５は、制御演算手段（補助的制御演算手段）１１６、コマンド処理手段１１７及び制御割込処理手段１１８を含む。外部処理は、例えば、コマンド処理手段１１７が実行するコマンド処理や、制御割込処理手段１１８が実行する制御割込処理である。第３ＤＳＰ１０６及び第４ＤＳＰ１０７も第２ＤＳＰ１０５と同様である。駆動手段３は、複数のＤ／Ａコンバータを含む。制御対象群１６は、位置決めすべき複数の制御対象物を含む。制御演算手段１１６は、擬似的な制御演算処理（補助的制御演算処理）を行う手段である。すなわち、制御演算手段１１６は、制御割込処理よりも低い優先度で、制御割込処理内で実行する制御演算（ステップＳ１５１）をダミー的に繰り返し実行する擬似的な手段である。
【００４４】
図２に示すように、ホストＣＰＵ８のコマンド通信処理手段１５は、コマンド処理を実行する。すなわち、コマンド通信処理手段１５は、ユーザからのコマンドを受けつけて、そのコマンドに基づきコマンドデータを生成する。コマンド通信処理手段１５は、そのコマンドデータを通信手段１１を介して第１ＤＳＰ４に送信する。第１ＤＳＰ４のコマンド通信処理手段１４は、通信手段１１経由でこのコマンドデータを受信する。コマンド通信処理手段１４は、通信手段１０を介して、このコマンドデータを第２ＤＳＰ１０５、第３ＤＳＰ１０６及び第４ＤＳＰ１０７に転送する。
【００４５】
一方、複数のセンサ２は、制御対象群１６の位置などの情報を検出してセンサデータを生成する。複数のセンサ２は、センサデータを第２ＤＳＰ１０５に供給する。
【００４６】
第２ＤＳＰ１０５、第３ＤＳＰ１０６及び第４ＤＳＰ１０７は、通信手段９を介して互いに通信を行いながら、そのコマンド処理手段１１７がコマンド処理（ステップＳ３１〜Ｓ３２）を実行する。ステップＳ３１では、コマンド処理手段１１７が、通信手段１０を介して、コマンドデータを第１ＤＳＰ４から受信する。ステップＳ１３３では、制御パラメータ用キャッシュ制御が行われる。ステップＳ３２では、コマンド処理手段１１７がパラメータ変更指令に従った処理を行う。
【００４７】
制御演算手段（補助的制御演算手段）１１６は、コマンド処理手段１１７がコマンド処理を実行しているのと同期して、擬似的な制御演算処理を並列処理（パイプライン処理）で実行する。例えば、制御演算手段（補助的制御演算手段）１１６は、コマンド処理手段１１７がコマンド処理を起動すれば、擬似的な制御演算処理を起動する。例えば、制御演算手段（補助的制御演算手段）１１６は、コマンド処理手段１１７がコマンド処理を中断すれば、擬似的な制御演算処理を中断する。例えば、制御演算手段（補助的制御演算手段）１１６は、コマンド処理手段１１７がコマンド処理を再開すれば、擬似的な制御演算処理を再開する。
【００４８】
制御割込処理手段１１８は、一定時間毎に割込み処理として、制御割込処理（Ｓ４１〜Ｓ４３）を並列処理（パイプライン処理）で実行する。ステップＳ４１では、制御割込処理手段１１８が、通信手段１９を介して、センサデータを複数のセンサ２から受け取る。ステップＳ１４２では、制御割込処理手段１１８が、センサデータに基づき、制御演算を行う。ステップＳ４３では、制御割込処理手段１１８が、制御演算により得られた制御信号を駆動手段３へ供給する。ここで、ステップＳ１４２では、制御演算以外のタイミングにおいて、他の処理を割り込み可能になっており、
次に、第２ＤＳＰ１０５における制御割込処理を詳細に説明する。なお、第３ＤＳＰ１０６及び第４ＤＳＰ１０７における制御割込処理も第２ＤＳＰ１０５における制御割込処理と同様である。
【００４９】
ステップＳ４１では、制御割込処理手段１１８が、図示しないタイマを参照して一定サンプリング周期が経過したと判断した場合、コマンド処理手段１１７にコマンド処理を中断させる。そして、制御割込処理手段１１８は、制御割込処理を起動する。制御割込処理手段１１８は、通信手段１９を介して、センサ２にセンサデータを要求する。制御割込処理手段１１８は、その応答として、通信手段１９を介して、センサデータを複数のセンサ２から受信する。センサデータは、例えば、制御対象群１６の位置情報、速度情報、加速度情報などの状態量を示すデータである。
【００５０】
ステップＳ１４２では、制御割込処理手段１１８が、センサデータに基づき、制御演算を行う。制御割込処理手段１１８は、例えば、ノイズ除去のためのフィルタ処理や座標変換演算などを行い、制御演算用の座標空間系における状態量を算出する。そして、制御割込処理手段１１８は、制御対象群１６の位置と目標位置との偏差を計算して、ＰＩＤなどの制御演算を行い、制御演算用の座標空間系の指令値を得る。制御割込処理手段１１８は、さらにアクチュエータ配置に依存した作業座標空間系の指令値への座標変換を行い、その指令値に基づいて、駆動手段３の制御信号を生成する。
【００５１】
ステップＳ４３では、制御割込処理手段１１８が、通信手段１９を介して、制御演算により得られた制御信号を駆動手段３へ送信する。駆動手段３は、制御信号を受信し、制御信号に基づいて制御対象群１６を駆動する。
【００５２】
このようにして、制御割込処理における１サンプル分の処理が終了する。制御割込処理手段１１８は、処理を終了したことに応じて、処理を完了した旨の情報をコマンド処理手段１１７へ渡す。コマンド処理手段１１７は、処理を完了した旨の情報を受け取ったことに基づいて、コマンド処理を再開する。
【００５３】
次に、第２ＤＳＰ１０５におけるコマンド処理を詳細に説明する。なお、第３ＤＳＰ１０６及び第４ＤＳＰ１０７におけるコマンド処理も第２ＤＳＰ１０５におけるコマンド処理と同様である。
【００５４】
ステップＳ３１では、コマンド処理手段１１７が、通信手段１１を介して、第１ＤＳＰ４からコマンドデータを受信する。コマンド処理手段１１７は、コマンドデータを受信したことに基づいて、コマンド処理を起動する。コマンド処理の起動方法としては、コマンドデータを受信した時にコマンド処理を起動させる方法が望ましい。ここで、このコマンド処理は、上記の制御割込処理よりも低い優先度で実行される。すなわち、コマンド処理手段１１７は、制御割込処理手段１１８からリクエストを受けた場合、コマンド処理を中断する。また、コマンド処理手段１１７は、制御割込処理手段１８から処理を完了した旨の情報を受けた場合、コマンド処理を再開する。
【００５５】
従来であれば、次の処理としてパラメータ変更指令に従った処理が行われる。このとき、コマンド処理（パラメータ変更指令に従った処理）のデータ、命令共に処理量として大きくなる傾向にある。これにより、コマンド処理直後のＬ１命令キャッシュやＬ１データキャッシュ（図８参照）の内容は、コマンド処理の内容で埋められてしまう傾向にある。この結果、コマンド処理直後の制御割込処理内で制御演算を実行する際に、キャッシュミスが発生するおそれがある。
【００５６】
それに対して、本発明ではコマンド処理手段１１７がパラメータ変更指令に従った処理を行う前にステップＳ１３３を行う。
【００５７】
ステップＳ１３３では、コマンド処理手段１１７が、制御パラメータ用キャッシュ制御を行う。コマンド処理手段１１７は、たとえば、コマンドデータの内容がＰＩＤパラメータ変更指令である場合、制御割込処理手段１１８で用いられる新たなパラメータを更新することによって、外部メモリ（図８参照）のデータを更新する。コマンド処理手段１１７は、その際、キャッシュへのロード命令を用いて、新パラメータをキャッシュにロードする。
【００５８】
ステップＳ３２では、コマンド処理手段１１７が、パラメータ変更指令に従った処理を行う。すなわち、コマンド処理手段１１７は、コマンドデータに応じて制御系の状態（パラメータ）を変更する。
【００５９】
ここで、制御割込処理手段１１８において、変更すべきパラメータはポインタで参照される構造であることが好ましい。そして、コマンド処理手段１１７は、キャッシュメモリ（Ｌ１命令キャッシュやＬ１データキャッシュ）にロードした新パラメータへのポインタを書き換えるという方法でパラメータ変更指令に従った処理を行うことが望ましい。
【００６０】
次に、制御演算手段１１６が実行する擬似的な制御演算処理を詳細に説明する。
【００６１】
制御演算手段１１６は、制御割込処理よりも低い優先度で、制御割込処理内で実行する制御演算（ステップＳ１５１）をダミー的に繰り返し実行する擬似的な手段である。
【００６２】
ステップＳ１５１では、制御演算手段１１６が、通信手段１１を介して、第１ＤＳＰ４からコマンドデータを受信する。あるいは、制御演算手段１１６が、コマンド処理を開始した旨の情報をコマンド処理手段１１７から受け取る。そして、制御演算手段１１６は、擬似的な制御演算処理を起動する。
【００６３】
また、制御演算手段１１６は、制御割込処理手段１１８からリクエストを受けた場合、擬似的な制御演算処理を中断する。あるいは、制御演算手段１１６は、コマンド処理を中断した旨の情報をコマンド処理手段１１７から受け取った場合、擬似的な制御演算処理を中断する。
【００６４】
そして、コマンド処理手段１１７は、制御割込処理手段１８から処理を完了した旨の情報を受けた場合、擬似的な制御演算処理を再開する。あるいは、コマンド処理手段１１７は、コマンド処理を再開した旨の情報をコマンド処理手段１１７から受け取った場合、擬似的な制御演算処理を再開する。
【００６５】
ここで、制御割込処理手段１１８が実際に制御演算（ステップＳ１４２）を行うのに対して、制御演算手段１１６は、擬似的な制御演算処理として、ダミーパラメータを用いたダミー計算を行っても良い。制御演算手段１１６がこのダミー計算を行うことにより、制御演算の命令（又はそのポインタ）がキャッシュメモリ（Ｌ１命令キャッシュやＬ１データキャッシュ）にロードされる。これにより、実際に制御割込処理で制御演算が行われる際（ステップＳ１４２）において、同様のデータや命令がキャッシュメモリに記憶された状態にできるため、キャッシュミスを防ぐことをさらに確実にできる。
【００６６】
以上により、制御割込処理手段１１８で新しいＰＩＤパラメータを用いた制御においても、パラメータデータの読み出し時のキャッシュミスを防ぐことができる。この結果、例えばキャッシュミスに起因した制御割込処理の処理時間を低減でき、所定のサンプリング周期で処理を完了させることを容易にできる。
【００６７】
次に、本発明の第２実施形態に係るディジタル制御システムについて、図３を参照して説明する。図３は、本発明の第２実施形態に係るディジタル制御システムの詳細構成図である。図３では、第２ＤＳＰ２０５の詳細構成のみが示されているが、第３ＤＳＰ２０６及び第４ＤＳＰ２０７の詳細構成は第２ＤＳＰ２０５の詳細構成と同様である。また、図３では、それ以外の部分も図示が省略されているが、図２と同様である。
【００６８】
ディジタル制御システム２００は、基本的な構成は第１実施形態と同様であるが、第２ＤＳＰ１０５の代わりに第２ＤＳＰ２０５を備え、第３ＤＳＰ１０６の代わりに第３ＤＳＰ２０６を備える点で第１実施形態と異なる。また、ディジタル制御システム２００は、第４ＤＳＰ１０７の代わりに第４ＤＳＰ２０７を備える点でも第１実施形態と異なる。以下において、第２ＤＳＰ２０５を中心に説明するが、第３ＤＳＰ２０６及び第４ＤＳＰ２０７においても同様である。
【００６９】
第２ＤＳＰ２０５は、制御演算手段１１６の代わりに補助演算手段（補助的制御演算手段）２１６を備え、コマンド処理手段１１７の代わりにコマンド処理手段２１７を備え、制御割込処理手段１１８の代わりに制御割込処理手段２１８を備える。
【００７０】
コマンド処理手段２１７が行うコマンド処理は、次の点で第１実施形態と異なる。
【００７１】
ステップＳ２３２では、パラメータ変更指令に従った処理を行う。ここで、コマンド処理手段２１７は、パラメータを変更した後に、パラメータを変更した旨の情報を制御割込処理手段２１８へ供給する。
【００７２】
補助演算手段２１６及び制御割込処理手段２１８が行う制御割込処理は、次の点で第１実施形態と異なる。
【００７３】
ステップＳ２４４では、制御割込処理手段２１８が、キャッシュ書き換えを許可させる。すなわち、制御割込処理手段２１８は、キャッシュ書き換え許可を示すフラグをアクティブにする。
【００７４】
ステップＳ２４５では、制御割込処理手段２１８が、パラメータの変更があったか否かを判断する。すなわち、制御割込処理手段２１８は、パラメータを変更した旨の情報をコマンド処理手段２１７から受け取った場合にパラメータの変更があったと判断する。制御割込処理手段２１８は、パラメータを変更した旨の情報をコマンド処理手段２１７から受け取っていない場合にパラメータの変更がないと判断する。パラメータの変更があったと判断された場合、ステップＳ２４６へ進められ、パラメータの変更がないと判断された場合、ステップＳ２４７へ進められる。
【００７５】
ステップＳ２４６では、補助演算手段２１６が新パラメータ（変更後のパラメータ）の情報を制御割込処理手段２１８から受け取る。補助演算手段２１６は、新パラメータ（変更後のパラメータ）をキャッシュメモリにロードする。そして、補助演算手段２１６は、ロードが完了した旨の情報を制御割込処理手段２１８へ渡す。
【００７６】
ステップＳ２４７では、制御割込処理手段２１８が、キャッシュ書き換えを禁止する。すなわち、制御割込処理手段２１８は、キャッシュ書き換え許可を示すフラグをノンアクティブにする。
【００７７】
このようにして、キャッシュメモリが制御割込処理以外のコマンド処理などで埋まるのを防ぐことができ、安定した制御演算を実現することが可能となる。
【００７８】
次に、他の実施形態を説明する。
【００７９】
他の実施形態によれば、複数の演算用コアが単一のデバイスに包含されている、いわゆるマルチコア型のＣＰＵデバイスを利用して、ディジタル制御システムが構成されても良い。例えば、制御割込処理手段とコマンド処理手段とを単一デバイス内の別個の演算コアによって構成してもよい。このようなマルチコアデバイスを用いることによって、制御割込処理手段とコマンド処理手段との切り替えに起因して発生するディジタル制御演算手段におけるキャッシュミスを低減することができ、制御割込処理の処理時間のばらつきをさらに低減できる。
【００８０】
あるいは、他の実施形態によれば、ディジタル制御システムにおいて、例えば、電源起動時において、サンプリング周期が一時的に長く設定されても良い。この場合、制御割込処理手段は、電源起動後に少なくとも最初の１回のサンプリング周期を通常動作時のサンプリング周期よりも長く設定する。制御割込処理手段は、少なくとも１回は長く設定されたサンプリング周期での制御割込処理を実行する。これにより、電源起動時の制御割込処理における命令およびデータをＬ１キャッシュ（Ｌ１命令キャッシュ、Ｌ１データキャッシュ）に記憶させる十分な時間を確保することができる。この結果、キャッシュミスをさらに低減できる。
【００８１】
以下、本発明のディジタル制御システムが適用される例示的な露光装置を説明する。露光装置は図４に示すように、照明装置５０１、レチクルを搭載したレチクルステージ５０２、投影光学系５０３、基板（例えば、ウェハ）を搭載した基板ステージ（例えば、ウェハステージ）５０４とを有する。露光装置は、レチクルに形成されたパターンを基板に投影露光するものであり、ステップアンドリピート投影露光方式またはステップアンドスキャン投影露光方式であってもよい。
【００８２】
照明装置５０１はパターンが形成されたレチクルを照明し、光源部と照明光学系とを有する。光源部は、例えば、光源としてレーザを使用する。レーザは、波長約１９３ｎｍのＡｒＦエキシマレーザ、波長約２４８ｎｍのＫｒＦエキシマレーザ、波長約１５３ｎｍのＦ２エキシマレーザなどを使用することができる。ただし、レーザの種類はエキシマレーザに限定されず、例えば、ＹＡＧレーザを使用してもよいし、そのレーザの個数も限定されない。光源にレーザが使用される場合、レーザ光源からの平行光束を所望のビーム形状に整形する光束整形光学系、コヒーレントなレーザ光束をインコヒーレント化するインコヒーレント化光学系を使用することが好ましい。また、光源部に使用可能な光源はレーザに限定されるものではなく、一又は複数の水銀ランプやキセノンランプなどのランプも使用可能である。
【００８３】
照明光学系はマスク（原版又はレチクルともいう）を照明する光学系であり、レンズ、ミラー、ライトインテグレーター、絞り等を含む。
【００８４】
投影光学系５０３は、複数のレンズ素子のみからなる光学系、複数のレンズ素子を少なくとも一枚の凹面鏡とを有する光学系（カタディオプトリック光学系）を使用することができる。投影光学系５０３は、複数のレンズ素子と少なくとも一枚のキノフォームなどの回折光学素子とを有する光学系、全ミラー型の光学系等を使用することができる。
【００８５】
レチクルステージ５０２および基板ステージ５０４は、たとえばリニアモータによって移動可能である。ステップアンドスキャン投影露光方式の場合には、それぞれのステージは同期して移動する。また、レチクルのパターンを基板上に位置合わせするために基板ステージおよびレチクルステージの少なくともいずれかに別途アクチュエータを備える。
【００８６】
このような露光装置は、半導体集積回路等の半導体デバイスや、マイクロマシン、薄膜磁気ヘッド等の微細なパターンが形成されたデバイスの製造に利用されうる。
【００８７】
なお、上記の制御対象群１６には、例えば、照明装置５０１、レチクルステージ５０２、投影光学系５０３及び基板ステージ５０４の少なくとも１つが含まれる。
【００８８】
次に、本発明のディジタル制御システムが適用される例示的な露光装置を利用した半導体デバイスの製造プロセスを説明する。図５は半導体デバイスの全体的な製造プロセスのフローを示す図である。ステップＳ１（回路設計）では半導体デバイスの回路設計を行う。ステップＳ２（マスク作製）では設計した回路パターンに基づいてマスク（原版又はレチクルともいう）を作製する。一方、ステップＳ３（基板製造）ではシリコン等の材料を用いて基板（基板ともいう）を製造する。ステップＳ４（基板プロセス）は前工程と呼ばれ、上記のマスクと基板を用いて、上述の露光装置によりリソグラフィー技術を利用して基板上に実際の回路を形成する。次のステップＳ５（組み立て）は後工程と呼ばれ、ステップＳ４によって作製された基板を用いて半導体チップ化する工程であり、アッセンブリ工程（ダイシング、ボンディング）、パッケージング工程（チップ封入）等の組み立て工程を含む。ステップＳ６（検査）ではステップＳ５で作製された半導体デバイスの動作確認テスト、耐久性テスト等の検査を行う。こうした工程を経て半導体デバイスが完成し、ステップＳ７でこれを出荷する。
【００８９】
上記ステップＳ４の基板プロセスは以下のステップを有する。すなわち、基板の表面を酸化させる酸化ステップ、基板表面に絶縁膜を成膜するＣＶＤステップ、基板上に電極を蒸着によって形成する電極形成ステップ、基板にイオンを打ち込むイオン打ち込みステップを有する。また、基板に感光剤を塗布するレジスト処理ステップを有する。上記の露光装置を用いて、レジスト処理ステップ後の基板を、マスクのパターンを介して露光し、レジストに潜像パターンを形成する露光ステップを有する。露光ステップで露光した基板上のレジストに形成された潜像パターンを現像する現像ステップを有する。さらに、現像ステップで現像した潜像パターン以外の部分を削り取るエッチングステップ、エッチングが済んで不要となったレジストを取り除くレジスト剥離ステップを有する。これらのステップを繰り返し行うことによって、基板上に多重に回路パターンを形成する。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態に係るディジタル制御システムの概略構成図。
【図２】本発明の第１実施形態に係るディジタル制御システムの詳細構成図。
【図３】本発明の第２実施形態に係るディジタル制御システムの詳細構成図。
【図４】本発明のディジタル制御システムが適用される例示的な露光装置の構成図。
【図５】半導体デバイスの全体的な製造プロセスのフローを示す図。
【図６】従来のディジタル制御システムの概略構成図。
【図７】従来のディジタル制御システムの詳細構成図。
【図８】キャッシュメモリを具備する第２ＤＳＰのハードウェア構成図。
【符号の説明】
【００９１】
１，１００，２００  ディジタル制御システム
１６  制御対象群
５，１０５，２０５  第２ＤＳＰ
６，１０６，２０６  第３ＤＳＰ
７，１０７，２０７  第４ＤＳＰ
１８，１１８，２１８  制御割込処理手段
１１６  制御演算手段
２１６  補助演算手段
【図１】
2008021032.tif 000003
【図２】
2008021032.tif 000004
【図３】
2008021032.tif 000005
【図４】
2008021032.tif 000006
【図５】
2008021032.tif 000007
【図６】
2008021032.tif 000008
【図７】
2008021032.tif 000009
【図８】
2008021032.tif 000010