(57)【要約】【課題】入力信号におけるデューティ比の制約を無くし、コストや基板面積や回路設計上の制約を取り払うことができる通信装置、ベースバンド信号処理装置及び受信処理方法を提供する。【解決手段】ＶＣＴＣＸＯ１６と、ＶＣＴＣＸＯ１６からの第１クロック信号ａを分周するクロック分周回路２７と、クロック分周回路２７から出力された分周クロック信号ｂが入力され、入力された分周クロック信号ｂを所定倍して第２クロック信号ｃを生成するＰＬＬ部２８と、ＰＬＬ部２８で生成された第２クロック信号ｃによってベースバンド信号処理を行うベースバンド信号処理部２２と、を含む。第１クロック信号ａと第２クロック信号ｃとが同じ周波数となるように生成する。【選択図】図３
2008312140.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号源と、
前記クロック信号源からの第１クロックを分周するクロック分周回路と、
前記クロック分周回路から出力された分周クロックが入力され、入力された分周クロックを所定倍して第２クロックを生成する発信回路と、
前記発信回路で生成された第２クロックによってベースバンド信号処理を行うベースバンド信号処理回路と、
を含むことを特徴とする通信装置。
【請求項２】
前記第１クロックと前記第２クロックとが同じ周波数となるように生成することを特徴とする請求項１に記載の通信装置。
【請求項３】
前記第１クロックを１／ｎ（ｎは自然数）に分周し、分周したクロックをｎ倍にして第２クロックを生成することを特徴とする請求項２に記載の通信装置。
【請求項４】
電源投入時には、予め定められた第３のクロックを用いて所定の処理を実行することを特徴とする請求項１から３のいずれか一項に記載の通信装置。
【請求項５】
クロック信号源から出力されたクロック信号によってベースバンド信号を処理するベースバンド信号処理装置において、
前記クロック信号源からの第１クロックを分周するクロック分周回路と、
前記クロック分周回路から出力された分周クロックが入力され、入力された分周クロックを所定倍して第２クロックを生成する発信回路と、
前記発信回路で生成された第２クロックによってベースバンド信号処理を行うベースバンド信号処理回路と、を備えることを特徴とするベースバンド信号処理装置。
【請求項６】
クロック信号源から出力されたクロック信号によってベースバンド信号を処理する受信処理方法において、
前記クロック信号源からの第１クロックを分周するステップと、
前記分周されたクロックを所定倍して第２クロックを生成するステップと、
前記第２クロックによってベースバンド信号処理を行うステップと、
を含むことを特徴とする受信処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、クロック信号に同期してデータの入出力を行なうデバイスであるベースバンド信号処理装置を備えた通信装置、ベースバンド信号処理装置及び受信処理方法に関する。
【背景技術】
【０００２】
従来、ベースバンド（ＢＡＳＥＢＡＮＤ）ＩＣのような、クロック（ＣＬＫ）信号に同期してデータの入出力を行なうデバイスが知られている。このデバイスは、デューティ（ｄｕｔｙ）比の制約があり、外部デバイスから供給されたクロック信号を元にして、クロック信号の同期で全ての制御が実行される。このように、供給されたクロック信号に全てが同期して動作するため、ロジック構成上、デューティ比の制約を受けることが避けられなかった。
今までは、外部デバイスの組み合わせにより整合を図ることで、設計上、何とか接続を可能にしてきたが、高速動作に対応したり、現在有している機能資産を有効利用しつつ、更に、機能を最大限に引き出すためには、何らかの対策が必要であった。
【０００３】
対策の実現により、システム上、同一コストで機能を最大限に発揮することができるようになるため、ユーザにとって大きな利益となる。その対策の一例として、携帯電話のクロック構成の場合を示す。
ベースバンドＬＳＩは、その構成上、高周波（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ：ＲＦ）ブロックから供給されたクロック信号に同期して、内部処理動作を行ったり外部クロック信号や制御信号等を出力し、例えば、メモリ側からそのデータを受け取る等の処理を行っている。
【０００４】
このような、クロック信号に関するものとして、「クロック制御回路及びクロック制御方法」（特許文献１参照）、「自動検針システム」（特許文献２参照）、デューティ比に関するものとして、「デューティ比可変回路およびデューティ比調整回路」（特許文献３参照）「表示装置及び表示制御用ソフトウェア」（特許文献４参照）が、知られている。
【特許文献１】特開２００１−２７３０４８号公報
【特許文献２】特許第００３３８０３６２号公報
【特許文献３】特許第００３７７２３４４号公報
【特許文献４】特開２００３−０６６８８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ベースバンドＬＳＩの内部構成上、入力信号の制約としてデューティ比４５％〜５５％が存在しており、この制約のため、設計に際しての外部デバイスの選択幅が狭くなっていた。また、その波形整形のために、付加回路を追加したりする必要があり、設計上、困難な状況にあった。
この発明の目的は、入力信号におけるデューティ比の制約を無くし、コストや基板面積や回路設計上の制約を取り払うことができる通信装置、ベースバンド信号処理装置及び受信処理方法を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、この発明に係る通信装置は、クロック信号源と、前記クロック信号源からの第１クロックを分周するクロック分周回路と、前記クロック分周回路から出力された分周クロックが入力され、入力された分周クロックを所定倍して第２クロックを生成する発信回路と、前記発信回路で生成された第２クロックによってベースバンド信号処理を行うベースバンド信号処理回路と、を含むことを特徴としている。
また、この発明において、前記第１クロックと前記第２クロックとが同じ周波数となるように生成することが好ましい。
また、この発明において、前記第１クロックを１／ｎ（ｎは自然数）に分周し、分周したクロックをｎ倍にして第２クロックを生成することが好ましい。
【０００７】
また、この発明において、電源投入時には、予め定められた第３のクロックを用いて所定の処理を実行することが好ましい。
また、この発明に係るベースバンド信号処理装置は、クロック信号源から出力されたクロック信号によってベースバンド信号を処理するベースバンド信号処理装置において、前記クロック信号源からの第１クロックを分周するクロック分周回路と、前記クロック分周回路から出力された分周クロックが入力され、入力された分周クロックを所定倍して第２クロックを生成する発信回路と、前記発信回路で生成された第２クロックによってベースバンド信号処理を行うベースバンド信号処理回路と、を備えることを特徴としている。
【０００８】
また、この発明に係る受信処理方法は、クロック信号源から出力されたクロック信号によってベースバンド信号を処理する受信処理方法において、前記クロック信号源からの第１クロックを分周するステップと、前記分周されたクロックを所定倍して第２クロックを生成するステップと、前記第２クロックによってベースバンド信号処理を行うステップと、を含むことを特徴としている。
【発明の効果】
【０００９】
この発明によれば、入力信号におけるデューティ比の制約を無くし、コストや基板面積や回路設計上の制約を取り払うことができる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明を実施するための最良の形態について図面を参照して説明する。
図１は、この発明の一実施の形態に係る通信装置のシステム構成を示すブロック図である。ここでは、通信装置として携帯電話機を例示して説明する。
図１に示すように、携帯電話機（通信装置）１０は、入力した信号を処理するＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）部１１、ＡＳＩＣ部１１に接続され、ＡＳＩＣ部１１で処理されるデータを保持するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１２、及びプログラム情報が格納されたＦＬＡＳＨ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）１３を有している。
【００１１】
更に、携帯電話機１０は、アンテナ１４を介して基地局（図示しない）と信号の送受信を行うＲＦ送受信部１５、電圧制御温度保証形水晶発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｃｒｙｓｔａｌ  Ｏｓｃｉｌｌａｔｏｒｓ：ＶＣＴＣＸＯ）１６、液晶表示部（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ：ＬＣＤ）１７、音声信号のＡ−Ｄ（Ａａｎａｌｏｇ−Ｄｉｇｉｔａｌ）・Ｄ−Ａ変換を行うコーデック部１８、電話機用のスピーカ１９とマイク２０、及びユーザによる情報入力用のキー入力部２１を有している。
【００１２】
ＡＳＩＣ部１１は、内部に、入力信号の変復調を行うベースバンド信号処理部２２、ＡＳＩＣ部１１における信号の制御を行うＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２３、ＳＤＲＡＭ１２とＦＬＡＳＨ１３の制御を行うシステム制御部２４、及びクロック制御部２５を備えている。ここで、ベースバンド信号処理部２２とクロック制御部２５とで、ベースバンド信号処理装置を構成する。なお、ＡＳＩＣ部１１の駆動時に要するプログラムは、携帯電話機１０の電源投入時（イニシャル時）に、ＦＬＡＳＨ１３からＳＤＲＡＭ１２に展開され、格納される。
【００１３】
図２は、図１のクロック制御部の構成を示すブロック図である。図２に示すように、クロック制御部２５は、マルチプレクサ２６、クロック分周回路２７、発信回路である位相同期ループ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：ＰＬＬ）部２８を有し、以下に示すクロック設定処理を実行する。
【００１４】
クロック制御部２５には、クロック信号源であるＶＣＴＣＸＯ１６から出力された、クロック信号ＣＬＫＩＮ（２０ＭＨｚ或いは２４ＭＨｚ）が分割入力し、マルチプレクサ２６は、分割入力したクロック信号ＣＬＫＩＮを一つにまとめて、クロック分周回路２７へ出力する。クロック分周回路２７は、マルチプレクサ２６を介して入力した、ＶＣＴＣＸＯ１６からの第１クロック信号ａを１／ｎ（ｎは自然数）に分周して出力する。
【００１５】
ＰＬＬ部２８は、分周されてクロック分周回路２７から出力された分周クロック信号ｂが入力することにより、入力した分周クロック信号ｂを所定倍に逓倍して第２クロック信号（第２クロック）ｃを生成する。生成に際しては、第１クロック信号ａと第２クロック信号ｂが同じ周波数になるようにする。つまり、ＶＣＴＣＸＯ１６からの第１クロック信号（例えば、２４ＭＨｚ）は、クロック分周回路２７で、例えば、１／２に分周されて、分周クロック信号ｂ（１２ＭＨｚ）となり、分周クロック信号ｂは、ＰＬＬ部２８で、例えば、２倍に逓倍されて、第２クロック信号ｃ（２４ＭＨｚ）となる。
【００１６】
この第２クロック信号ｃは、ＰＬＬ部２８から出力され、ベースバンド信号処理部２２やＣＰＵ２３に入力する。ベースバンド信号処理部２２は、ＰＬＬ部２８で生成された第２クロック信号ｃによってベースバンド信号処理を行い、ＣＰＵ２３は、第２クロック信号ｃによってベースバンド信号処理部２２の全体の動作を制御する。
図３は、図２のクロック制御部によるクロック信号の設定を説明する概念説明図である。図３に示すように、クロック制御部２５は、ＡＨＢ（Ａｄｖａｎｃｅｄ  Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  Ｂｕｓ）２９に接続された、データ保持回路であるレジスタ（ｒｅｇｉｓｔｅｒ：ＲＥＧ）３０により、出力信号である第２クロック信号ｃの切り替え制御が行われる。
【００１７】
クロック制御部２５に入力したクロック信号ＣＬＫＩＮ（２０ＭＨｚ或いは２４ＭＨｚ）は、クロック分周回路２７で１／ｎ（ｎは自然数）に分周された後、分周クロック信号ｂとして出力される。ここで、例えば、ＣＬＫＩＮが２０ＭＨｚの場合、ｎ＝５とし、ＣＬＫＩＮが２４ＭＨｚの場合、ｎ＝６とする。
【００１８】
クロック分周回路２７から出力された分周クロック信号ｂは、ＰＬＬ部２８に入力し、ＰＬＬ部２８で所定倍に逓倍される。例えば、ＣＬＫＩＮが２０ＭＨｚの場合、１／５に分周した分周クロック信号ｂを、５倍に逓倍して２０ＭＨｚ、６倍に逓倍して２４ＭＨｚ、１８倍に逓倍して７２ＭＨｚ、４８倍に逓倍して１９２ＭＨｚとされ、その後、第２クロック信号ｃとして出力される。また、例えば、ＣＬＫＩＮが２４ＭＨｚの場合、１／６に分周した分周クロック信号ｂを、５倍に逓倍して２０ＭＨｚ、６倍に逓倍して２４ＭＨｚ、１８倍に逓倍して７２ＭＨｚ、４８倍に逓倍して１９２ＭＨｚとされ、その後、第２クロック信号ｃとして出力される。
【００１９】
なお、レジスタ３０には、ＣＰＵ２３に採用されたクロック信号（３２ＫＨｚも含む）が入力する。
このように、クロック制御部２５は、ＶＣＴＣＸＯ１６からの第１クロック信号ａを分周するクロック分周回路２７と、クロック分周回路２７から出力された分周クロック信号ｂが入力され、入力された分周クロック信号ｂを所定倍して第２クロック信号ｃを生成するＰＬＬ部２８とを備えている。
【００２０】
次に、図１の携帯電話機における受信処理方法について説明する。
先ず、クロック信号源であるＶＣＴＣＸＯ１６から入力した第１クロック信号ａを、クロック分周回路２７により分周して分周クロック信号ｂとする。次に、分周クロック信号ｂを、ＰＬＬ部２８により所定倍に逓倍して第２クロック信号ｃを生成する。次に、第２クロック信号ｃをベースバンド信号処理部２２に入力させて、第２クロック信号ｃによってベースバンド信号処理を行う。これにより、クロック信号源から出力されたクロック信号によってベースバンド信号を処理する受信処理が行われる。
【００２１】
上述したように、外部デバイスであるＶＣＴＣＸＯ１６から供給されたクロック周波数を、一旦分周し、その後、ＰＬＬ部２８を使って逓倍することで、今までのデューティ比による制約を取り払うことができる。
今までは、ベースバンド処理のロジックに、供給されたクロック周波数を用いていたため、デューティ比による制約があったが、入力されたクロック周波数を一旦分周することで、デューティ比による制約はなくなる。その後、分周したクロック周波数を、ＰＬＬ部２８により元のクロック周波数に逓倍することで、デューティ比の制約はなくなり、そのＰＬＬ部２８を用いて更に逓倍することで、内部回路に必要な同期周波数を確保する。
【００２２】
上記実施の形態におけるような簡易な構成により、デューティ比による制約を無くすだけでなく、今までの構成も変えることなく対応することができ、また、外部デバイスの選択も広がって余計な追加回路も必要としないので、コスト削減が効果も得られる。
システム構成として、ｉ−ＢＵＲＳＴ（登録商標）の場合の例を示す。ｉ−ＢＵＲＳＴ（登録商標）の場合、システム上、高度なパフォーマンスが求められ、ベースバンド部のＭＯＤＥＭ機能処理が必要なクロック周波数の供給、又はＣＰＵやＣＰＵ周辺処理を実行するために、クロック周波数２４ＭＨｚの供給が必要であった。
【００２３】
このクロック周波数２４ＭＨｚを基に逓倍して、クロック周波数７２ＭＨｚを作り出し、作り出したクロック周波数７２ＭＨｚを、入力されたクロック周波数２４ＭＨｚと共にシステムクロックと位置付け、これに同期して、ハードウェア上は高度なパフォーマンスを実現してきた。
ベースバンドの管理及び動作サポートの実行に際しては、高速なＣＰＵ処理が必須であり、少なくともクロック周波数７２ＭＨｚ以上で動作させないと、ベースバンドの管理及び動作サポートを実行しているＣＰＵは処理しきれない。これが、高度なパフォーマンスを求められる要因の一つである。
【００２４】
一方、外部から供給されるのはクロック周波数２４ＭＨｚであるが、これは、電圧制御温度保証形水晶発振器（ＶＣＴＣＸＯ）から供給されている。この信号は、システム上、基地局（Ｂａｓｅ  Ｓｔａｔｉｏｎ：ＢＳ）とのやり取りにも使われており、又、ＲＦブロック（ＲＦ送受信部）処理で、クロック周波数２０ＭＨｚによる動作にも対応可能であることが要求されていた。
このＶＣＴＣＸＯは、元々、デューティ比４５％〜５５％であり、これを維持しながら、ベースバンド処理ＩＣまでデューティ比４５％〜５５％で実現するのが望ましく、その上、採用したデューティ比４５％〜５５％を維持する必要があった。なお、デューティ比の更に良いＶＣＴＣＸＯも存在するが、高価である。
【００２５】
このような状況にあって、デューティ比４５％〜５５％を実現するため、外部デバイスの方でシミュレーションを行い、そのスペックを満足するようにしてきた。しかしながら、常温では問題ないが温度変化を考慮した場合、デューティ比は満足するものではなく、設計上、困難が伴っていた。また、ベースバンド処理ＩＣとＲＦ制御ＩＣの電圧も異なっており、デューティ比は、更に崩れる方向にある。
設計に際し、システム上、仕様を満足するデバイスを選定する作業において、コストが上昇することなく、ＶＣＴＣＸＯのデューティ比の制約を取り払う必要があった。また、設計上、コストの上昇を防ぐには、ＶＣＴＣＸＯを直接接続してベースバンド処理を行うことが望ましいが、この場合も、物理上の制約から、当然、デューティ比が崩れることが想定され、温度条件によっては、制約条件を満足できる保証もない。
【００２６】
そこで、例えば、クロック周波数２４ＭＨｚを１／２に分周してクロック周波数１２ＭＨｚを生成し、それを２倍に逓倍してクロック周波数２４ＭＨｚを生成して、このクロック周波数を、システムＬＳＩの内部構成用クロックの源振とする。或いは、クロック周波数２４ＭＨｚを１／４に分周した後に１２倍してクロック周波数７２ＭＨｚを生成し、更に、クロック周波数７２ＭＨｚを１／３に分周してクロック周波数２４ＭＨｚを生成する。なお、図２では、１／ｎと記載している。
このようにクロック周波数を生成することで、設計上の制約を取り払うことができる上に、追加部品のコストアップ、基板面積の増加や温度による波形の崩れもなくなり、得られる利益は大きい。なお、外部クロック周波数を４８ＭＨｚに逓倍し、それを１／２に分周する方法もあるが、この場合、消費電流が大きいため望ましくなく、また、今までの開発資産が使えなくなるということも考えられる。
【００２７】
この結果、次のような効果が得られる。ハードウェアにより簡単な構成で実行可能である。このような仕組みと簡単な接続を形成しハードウェア側に備えることで、波形の崩れに対しても問題がなくなる。また、安価なデバイスを選択して使いこなすことができ、リスクが少ない。外部ＰＬＬに関しても、今までは、構成上、逓倍した後に分周していたため、そのＰＬＬ回路（ＰＬＬ  ＩＣ）を使う上では、常にデューティ比による制約があったが、その制約がなくなった。外部ＰＬＬでも、このような構成例はなく、このような構成を有するＰＬＬも可能であるため、デバイスも改良の余地がある。また、源振をサポートするに当たり、ＣＰＵ設定で可能なように、クロック周波数３２ＫＨｚの供給をサポートし、レジスタ設定で選択可能な構成としている。
なお、電源投入時は、源振を作成するため、例えば、３２Ｋクロック（予め定められた第３のクロック）を用いた、ＣＰＵ２３によるレジスタ設定（所定の処理）及び選択が必須となる。かかる電源投入時の処理は、クロック制御部２５で行う。
【００２８】
つまり、簡単なハード構成と接続構成のみで今までのシステムを変えることなく、デューティ制約を無くすことが可能になって、別デバイスを探さなくても良く、それに伴う時間やハードウェア・ソフトウェアの開発手間が要らないので、開発時間を短縮することができる。また、コストを削減することができ、従来必要としていた基板面積を必要とせず、デバイスの選択の幅も広がり、更に、外部回路やデバイスも必要としない。その上、設計に際し、デューティ比の制約に伴う周辺関連部分に対する配慮を必要とせず、温度の影響も考慮しなくて良い。
【００２９】
なお、本発明は、上述した実施の形態により説明したが、この実施の形態に限定されるものではない。従って、本発明の趣旨を逸脱することなく変更態様として実施するものも含むものである。例えば、携帯電話機に限るものではなく、携帯電話機以外の携帯端末装置に適用することも可能である。
【図面の簡単な説明】
【００３０】
【図１】この発明の一実施の形態に係る通信装置のシステム構成を示すブロック図である。
【図２】図１のクロック制御部の構成を示すブロック図である。
【図３】図２のクロック制御部によるクロック信号の設定を説明する概念説明図である。
【符号の説明】
【００３１】
１０  携帯電話機
１１  ＡＳＩＣ部
１２  ＳＤＲＡＭ
１３  ＦＬＡＳＨ
１４  アンテナ
１５  ＲＦ送受信部
１６  ＶＣＴＣＸＯ
１７  ＬＣＤ
１８  コーデック部
１９  スピーカ
２０  マイク
２１  キー入力部
２２  ベースバンド信号処理部
２３  ＣＰＵ
２４  システム制御部
２５  クロック制御部
２６  マルチプレクサ
２７  クロック分周回路
２８  ＰＬＬ部
２９  ＡＨＢ
３０  レジスタ
ａ  第１クロック信号
ｂ  分周クロック信号
ｃ  第２クロック信号
【図１】
2008312140.tif 000003
【図２】
2008312140.tif 000004
【図３】
2008312140.tif 000005