(57)【要約】【課題】配線とビアとの接触品質、信頼性に優れた配線構造、配線の製造方法、およびこれを用いた半導体装置、半導体装置の製造方法を得ること。【解決手段】基板と、前記基板上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜中に設けられた第１の配線層と、前記第１の配線層を覆って設けられた第２の層間絶縁膜と、前記第１の配線層の上部に第２の層間絶縁膜を介して配された第２の配線層と、前記第２の層間絶縁膜から前記第１の配線層にかけて設けられた凹部にバリアメタルを介して導電材料が形成された、前記第１の配線層と前記第２の配線層とを接続するビアと、を備え、前記ビアが、前記第１の配線層側端部において少なくとも２段以上の段差を有し、第１の配線層側端部の側壁のバリアメタル膜厚が前記第１の配線層側端部の底辺のバリアメタル膜厚よりも厚いこと。【選択図】        図１
2008021865.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜中に設けられた第１の配線層と、
前記第１の配線層を覆って設けられた第２の層間絶縁膜と、
前記第１の配線層の上部に第２の層間絶縁膜を介して配された第２の配線層と、
前記第２の層間絶縁膜から前記第１の配線層にかけて設けられた凹部にバリアメタルを介して導電材料が形成された、前記第１の配線層と前記第２の配線層とを接続するビアと、
を備え、
前記ビアが、前記第１の配線層側端部において少なくとも２段以上の段差を有し、第１の配線層側端部の側壁のバリアメタル膜厚が前記第１の配線層側端部の底辺のバリアメタル膜厚よりも厚いこと、
を特徴とする配線構造。
【請求項２】
前記ビアの前記第１の配線層側端部の底辺の形状が、少なくともその一部において基板垂直方向の断面において台形状とされていること
を特徴とする請求項１に記載の配線構造。
【請求項３】
前記ビアの前記第１の配線層側端部の底辺の形状が、少なくともその一部において基板垂直方向の断面において三角形状とされていること
を特徴とする請求項１に記載の配線構造。
【請求項４】
上記バリアメタルが、少なくとも一部にＴａを含んでいること
を特徴とする請求項１〜３のいずれか一つに記載の配線構造。
【請求項５】
前記ビアが、前記基板の面内方向の一部において前記第１の配線層と位置がずれていること
を特徴とする請求項１〜４のいずれか一つに記載の配線構造。
【請求項６】
基板と、
基板上に形成された半導体素子と、
前記半導体素子を覆って前記基板上に設けられた第１の層間絶縁膜と、
前記半導体素子の電極に接続する第１の配線層と、
前記第１の配線層を覆って設けられた第２の層間絶縁膜と、
前記第１の配線層の上部に第２の層間絶縁膜を介して配された第２の配線層と、
前記第２の層間絶縁膜から前記第１の配線層にかけて設けられた凹部にバリアメタルを介して導電材料が形成された、前記第１の配線層と前記第２の配線層とを接続するビアと、
を備え、
前記ビアが、前記第１の配線層側端部において少なくとも２段以上の段差を有し、第１の配線層側端部の側壁のバリアメタル膜厚が前記第１の配線層側端部の底辺のバリアメタル膜厚よりも厚いこと、
を特徴とする半導体装置。
【請求項７】
前記ビアの前記第１の配線層側端部の底辺の形状が、少なくともその一部において基板垂直方向の断面おいて台形状とされていること
を特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ビアの前記第１の配線層側端部の底辺の形状が、少なくともその一部において基板垂直方向の断面において三角形状とされていること
を特徴とする請求項６に記載の半導体装置。
【請求項９】
上記バリアメタルが、少なくとも一部にＴａを含んでいること
を特徴とする請求項６〜８のいずれか一つに記載の半導体装置。
【請求項１０】
前記ビアが、前記基板の面内方向の一部において前記第１の配線層と位置がずれていること
を特徴とする請求項６〜９のいずれか一つに記載の半導体装置。
【請求項１１】
基板上に第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、
前記第１の層間絶縁膜中に第１の配線層を形成する第１の配線層形成工程と、
前記第１の配線層を覆って第２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と、
前記第２の層間絶縁膜中に前記第１の配線層に達するビアホールを形成するビアホール形成工程と、
前記ビアホールの上部の開口を広げて第２の配線層用のトレンチを形成するトレンチ形成工程と、
前記ビアホールの内壁にバリアメタルを成膜する第１のバリアメタル成膜工程と、
前記ビアホールの内部に対してエッチングを行い、前記第１の配線層に第１の凹部を形成する第１の凹部形成工程と、
前記第１の凹部を含む前記ビアホールの内壁にバリアメタルを成膜する第２のバリアメタル成膜工程と、
前記第１の凹部に形成されたバリアメタルに対してエッチングを行い、前記第１の配線層に第２の凹部を形成する第２の凹部形成工程と、
前記第１の凹部および第２の凹部を含む前記ビアホールの内壁にバリアメタルを成膜する第３のバリアメタル成膜工程と、
前記第１の凹部および第２の凹部を含む前記ビアホールの内部に前記バリアメタルを介して導電材料を埋め込んでビアプラグを形成するビアプラグ形成工程と、
前記トレンチの内部導電材料を埋め込んで前記第２の配線層を形成する第２の配線層工程と、
を含むことを特徴とする配線の製造方法。
【請求項１２】
前記第２の凹部形成工程において、前記第２の凹部の形状を基板垂直方向の断面において台形状とすること
を特徴とする請求項１１に記載の配線の製造方法。
【請求項１３】
前記第２の凹部形成工程において、前記第２の凹部の形状を基板垂直方向の断面において三角形状とすること
を特徴とする請求項１１に記載の配線の製造方法。
【請求項１４】
基板上に半導体素子を形成する半導体素子形成工程と、
前記半導体素子を覆って前記基板上に第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、
前記半導体素子の電極に接続する第１の配線層を形成する第１の配線層形成工程と、
前記第１の配線層を覆って第２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と、
前記第２の層間絶縁膜中に前記第１の配線層に達するビアホールを形成するビアホール形成工程と、
前記ビアホールの上部の開口を広げて第２の配線層用のトレンチを形成するトレンチ形成工程と、
前記ビアホールの内壁にバリアメタルを成膜する第１のバリアメタル成膜工程と、
前記ビアホールの内部に対してエッチングを行い、前記第１の配線層に第１の凹部を形成する第１の凹部形成工程と、
前記第１の凹部を含む前記ビアホールの内壁にバリアメタルを成膜する第２のバリアメタル成膜工程と、
前記第１の凹部に形成されたバリアメタルに対してエッチングを行い、台形状に前記第１の配線層に第２の凹部を形成する第２の凹部形成工程と、
前記第１の凹部および第２の凹部を含む前記ビアホールの内壁にバリアメタルを成膜する第３のバリアメタル成膜工程と、
前記第１の凹部および第２の凹部を含む前記ビアホールの内部に前記バリアメタルを介して導電材料を埋め込んでビアプラグを形成するビアプラグ形成工程と、
前記トレンチの内部導電材料を埋め込んで前記第２の配線層を形成する第２の配線層工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
前記第２の凹部形成工程において、前記第２の凹部の形状を基板垂直方向の断面において台形状とすること
を特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２の凹部形成工程において、前記第２の凹部の形状を基板垂直方向の断面において三角形状とすること
を特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線構造、半導体装置、配線の製造方法および半導体装置の製造方法に関するものであり、特に、Ｃｕ配線を用いた配線構造、半導体装置、配線の製造方法および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、素子の微細化に伴い、配線寸法およびビア寸法も縮小されてきている。これに伴い、ビアと配線の接触面積が小さくなり、ビアのEM（Electro  Migration）劣化が顕著になってきている。また、素子の微細化に伴い、配線とビアの重ね合わせも厳しくなり、その踏み外し頻度がますます高くなってきている。
【０００３】
図７は、従来の半導体装置の配線構造の概略構成を示す図である。図７に示すように、従来の半導体装置の配線構造は、シリコン基板７０１と、コンタクト層間絶縁膜７０３と、第１のライナー膜７１２と、第１の層間膜７１３と、第１の配線層のバリアメタル７１８と、第１の配線層の銅（Ｃｕ）配線７１９と、第２のライナー膜７２２と、第２の層間膜７２３と、第２の配線層のバリアメタル７２８と、第２の配線層の銅（Ｃｕ）配線７２９と、第３のライナー膜７３２と、を備えて構成される。
【０００４】
このように構成された従来の半導体装置において、配線に対してビアが重ねズレして踏み外した場合、バリアメタルがカバレッジ良く形成できない問題があった。また、バリアメタルのカバレッジ不足の為、配線とビアとの接触不良や、信頼性（EM、SM、TDDB）が劣化する問題があった。
【０００５】
その対策のひとつとして、ビアのバリアメタル成膜にデポ−エッチ−デポ法（例えば、特許文献１参照）を用いて、実効的に配線とビアの接触面積を大きくして、電流密度を緩和する技術が６５ｎｍノード以降のＣＭＯＳデバイスで用いられている。
【０００６】
【非特許文献１】Advanced Metallization Conference 2004 （AMC2004）P247-252、“Improvement in Parametric and Realiability Performance of 90nm Dual-damascene Interconnects Using Ar+ Punch-Thru PCVD Ta(N) Barrier Process ”，Fig.2のProcess Flow
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の技術によれば、デポ−エッチ−デポ法を用いた場合には、成膜後のエッチング時に配線エッジをも削ってしまう為、その後の堆積工程でもバリアメタルをカバレッジ良く成膜できない、という問題があった（例えば、図７の領域Ａ参照）。
【０００８】
そして、バリアメタルのカバレッジが不十分の場合には、配線側壁Ｃｕの濡れ性が劣化して、埋め込み不良による配線−ビア間の接触不良や抵抗上昇（抵抗ばらつき大）や、バリア性劣化によるＣｕの染み出し（ＴＤＤＢ（Time  Dependent  Dielectric  Breakdown）劣化や、ＥＭ（Electro  Migration）劣化や、ＳＭ（Stress  Migration）劣化、などが生じる、という問題があった。
【０００９】
本発明は、上記に鑑みてなされたものであって、配線とビアとの接触品質、信頼性に優れた配線構造、配線の製造方法、およびこれを用いた半導体装置、半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するために、本発明にかかる配線構造は、基板と、前記基板上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜中に設けられた第１の配線層と、前記第１の配線層を覆って設けられた第２の層間絶縁膜と、前記第１の配線層の上部に第２の層間絶縁膜を介して配された第２の配線層と、前記第２の層間絶縁膜から前記第１の配線層にかけて設けられた凹部にバリアメタルを介して導電材料が形成された、前記第１の配線層と前記第２の配線層とを接続するビアと、を備え、前記ビアが、前記第１の配線層側端部において少なくとも２段以上の段差を有し、第１の配線層側端部の側壁のバリアメタル膜厚が前記第１の配線層側端部の底辺のバリアメタル膜厚よりも厚いことを特徴とする。
【発明の効果】
【００１１】
この発明によれば、ビアの底部における側壁のバリアメタル膜厚がビアの底辺におけるバリアメタル膜厚よりも厚く、十分な厚みでカバレッジ良く形成されているため、配線とビアとの接触品質および信頼性に優れた配線構造を得ることができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明にかかる配線構造、半導体装置、配線の製造方法、半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１３】
本発明においては、配線に対してビアが踏み外し、且つバリアメタルをデポ−エッチ−デポ法で成膜した場合、下層配線エッジを削り、その後のデポでカバレッジ良くバリアメタルが成膜できないという問題に対して、以下の方法でバリアメタルのカバレッジを向上させる。
【００１４】
すなわち、１回目のデポ−エッチ後、追加でデポ−エッチ−デポ法を行い、踏み外した下層配線エッジ部を２回目のデポ−エッチ−デポ法でバリアメタルを成膜する。これにより、埋め込み不良による配線−ビア間の接触不良や抵抗上昇（抵抗ばらつき大）、バリア性劣化によるＣｕの染み出し（ＴＤＤＢ（Time  Dependent  Dielectric  Breakdown）劣化）、ＥＭ（Electro  Migration）劣化や、ＳＭ（Stress  Migration）劣化、を抑制することができる。
【００１５】
特に、２回目のデポ−エッチ−デポ法のスパッタエッチ方法として、下記の方法がある。（１）ビア底を台形状とする（実施例１に対応、図１）。（２）ビア底を円錐状とする（実施例２に対応、図３）。（３）ビア底を抜かない（実施例３に対応、図５）。以下、このような本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の概略構成を示す図である。なお、以下の図面においては、配線構造を主体として記載している。図１に示すように、本実施の形態にかかる半導体装置は、シリコン基板１０１と、コンタクト層間絶縁膜と、第１のライナー膜１１２と、第１の層間膜１１３と、第１の配線層のバリアメタル１１８と、第１の配線層の銅（Ｃｕ）配線１１９と、第２のライナー膜１２２と、第２の層間膜１２３と、第２の配線層のバリアメタル１２８と、第２の配線層の銅（Ｃｕ）配線１２９と、第３のライナー膜１３２と、を備えて構成される。
【００１７】
シリコン基板１０１上には、図示しない半導体素子が形成されている。コンタクト層間絶縁膜は、シリコン基板１０１上の図示しない半導体基板を覆って該シリコン基板１０１上に形成され、例えばＵＳＧ酸化膜（プラズマＣＶＤによるノンドープのシリコン酸化膜）が４００ｎｍの膜厚で形成されている。
【００１８】
第１のライナー膜１１２は、コンタクト層間絶縁膜上に形成され、例えば炭化珪素膜（ＳｉＣ膜（ｋ：〜４．８））が５０ｎｍの膜厚で形成されている。第１の層間膜１１３は、第１のライナー膜１１２上に形成され、例えばＳｉＯＣ膜（ｋ：〜２．８）１００ｎｍで形成されている。
【００１９】
第１の配線層のバリアメタル１１８は、第１の層間膜１１３の表面から第１のライナー膜１１２を跨いでコンタクト層間絶縁膜の一部まで達して形成され、例えばタンタル膜（Ｔａ膜）が１５ｎｍの膜厚で形成されている。また、この第１の配線層のバリアメタル１１８の内側に銅（Ｃｕ）配線１１９が埋め込まれて第１の配線層が形成されている。
【００２０】
第２のライナー膜１２２は、第１の層間膜１１３上と、第１の配線層のバリアメタル１１８上と、第１の配線層の銅（Ｃｕ）配線１１９上と、に形成されており、例えば炭化珪素膜（ＳｉＣ膜（ｋ：〜４．８））が５０ｎｍの膜厚で形成されている。
【００２１】
第２の層間膜１２３は、第２のライナー膜１２２上に形成され、例えばＳｉＯＣ膜（ｋ：〜２．８）が３００ｎｍの膜厚で形成されている。
【００２２】
第２の配線層のバリアメタル１２８は、第２の層間膜１２３の表面から第２のライナー膜１２２を跨いで、第１の層間膜１１３、第１の配線層のバリアメタル１１８、第１の配線層の銅（Ｃｕ）配線１１９の一部にまで達して形成され、例えばタンタル膜（Ｔａ膜）が１５ｎｍの膜厚で形成されている。そして、この第２の配線層のバリアメタル１２８の内側に銅（Ｃｕ）配線１２９が埋め込まれて第２の配線層が形成されている。
【００２３】
また、第２の配線層のバリアメタル１２８は、ビアボトム側壁のバリアメタル膜厚がビアボトムのバリアメタル膜厚よりも厚く形成されており、ビアボトム形状が、少なくとも一部において垂直断面方向に台形状に形成されている。この第２配線層のバリアメタル１２８は、例えばデポーエッチーデポ法で台形状に形成されており、１回目の５ｎｍ厚でのタンタル膜（Ｔａ膜）の堆積（デポ）後に台形状にスパッタエッチされ、続いて２回目の５ｎｍ厚でのタンタル膜（Ｔａ膜）の堆積（デポ）後に台形状にスパッタエッチされ、最後にフラッシュ蒸着法でタンタル膜（Ｔａ膜）が５ｎｍの厚みでデポされることで形成されている。また、下層配線（第１の配線層）とビアとの接触面積が大きく確保されている。
【００２４】
第３のライナー膜１３２は、第２の層間膜１２３上と、第２の配線層のバリアメタル１２８上と、第２の配線層の銅（Ｃｕ）配線１２９上と、に形成されており、例えば炭化珪素膜（ＳｉＣ膜（ｋ：〜４．８））が５０ｎｍの膜厚で形成されている。なお、多層配線の場合には、これらの構成が繰り返し積層される。本実施の形態においては、これ以降の上層配線は図示しない。
【００２５】
以上のように構成された本実施の形態にかかる半導体装置においては、配線構造において下層配線（第１の配線層）とビアとの接触面積が大きく確保されていることにより、配線層とビアとの抵抗が小さくされ、抵抗ばらつきも抑制されている。また、下層配線（第１の配線層）とビアとの接触面積の増加により、電流密度も緩和されている。
【００２６】
また、本実施の形態にかかる半導体装置においては、配線構造において通常の成膜では薄くなりがちなビアボトム側壁のバリアメタル膜厚が厚く形成されている。これにより、ＴＤＤＢ（Time  Dependent  Dielectric  Breakdown）の劣化、ＥＭ（Electro  Migration）の劣化、ＳＭ（Stress  Migration）劣化を抑制することができ、半導体装置の信頼性を向上することができる。
【００２７】
さらに、本実施の形態にかかる半導体装置においては、下層配線（第１の配線層）を踏み外した（第１の配線層と位置がずれている）エッジ部もカバレージ良くバリアメタルが形成されている。これにより、配線−ビア間の接触不良を抑制することができる。また、この箇所でのビア抵抗上昇や抵抗ばらつきをも抑制することができる。さらに、配線エッジでのバリアメタルのカバレージが良くなるので、バリア性劣化によるＣｕの染み出しをも抑制することができ、リーク電流の発生も抑制することができる。さらに、ビアＥＭ劣化や、ＳＭ劣化も抑制することができる。
【００２８】
なお、上記においては、第１の層間膜１１３および第２の層間膜１２３がＳｉＯＣ膜からなる場合について示したが、ＵＬＫ（Ultra Low-k 層間絶縁膜、ｋ：〜２．５）膜やスピン塗布の多孔質ＭＳＱ膜（Methyl Silses Quioxane : メチルシルセスシオキサン、ｋ：〜２．２）や、ＦＳＧ膜（Fluorinated Silicate Glass）や、ＴＥＯＳ膜（Tetraethyl orthosilicate：テトラエチルオルトシリケート）や、これらの積層膜とすることも可能である。
【００２９】
また、上記においては、第１のライナー膜１１２、第２のライナー膜１２２および第３のライナー膜１３２がｐ−ＳｉＣ膜の場合について示したが、ｐ−ＳｉＣＯ膜やｐ−ＳｉＣＮ膜や、ｐ−ＳｉＮ膜や、これらの積層膜や、配線下にライナー膜が存在しない構成とすることも可能である。
【００３０】
また、上記においては、第１の配線層のバリアメタル１１８と第２の配線層のバリアメタル１２８とがタンタル（Ｔａ）膜のみからなる場合について示したが、窒化タンタル膜（ＴａＮ）、窒化チタン膜（ＴｉＮ）、チタン膜（Ｔｉ）や、これらの積層膜とすることも可能である。
【００３１】
つぎに、上記のように構成された本実施の形態にかかる半導体装置の製造方法を図２−１〜図２−８を参照しながら説明する。図２−１〜図２−８は、本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【００３２】
まず、シリコン基板１０１上にＳＴＩ（Shallow Trench Isolation）法でトレンチ分離および半導体素子を形成する（図示せず）。つぎに、シリコン基板１０１上に例えばＵＳＧ酸化膜を５００ｎｍの膜厚で堆積した後、膜厚を１００ｎｍ程度ＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨することにより、コンタクト層間絶縁膜１０３を形成する。
【００３３】
つぎに、コンタクトホールを例えば０．１０μｍ径のレジストマスクでドライエッチング法で開口し、バリアメタルとして例えばＴｉＮ膜／Ｔｉ膜をそれぞれ２０ｎｍ／２０ｎｍ、タングステン（Ｗ）を２００ｎｍ、ＣＶＤ（Chemical Vapor Deposition）法で堆積して、ＣＭＰ法を用いて、半導体素子の電極に接続するタングステン（Ｗ）プラグを形成する（図示せず）。
【００３４】
つぎに、例えばＳｉＣ膜（ｋ：〜４．８）を５０ｎｍの膜厚で形成することにより第１のライナー膜１１２を形成し、例えばＳｉＯＣ膜（ｋ：〜２．８）を１５０ｎｍの膜厚で形成することにより第１の層間膜１１３を形成する。
【００３５】
続いて、第１の層間膜１１３の表面からライナー膜１１２を跨いでコンタクト層間絶縁膜１０３の一部に達する溝を形成した後、該溝の内壁を含めて第１の層間膜１１３上に、バリアメタル１１８となる例えばタンタル膜（Ｔａ）を１５ｎｍの膜厚で形成する。
【００３６】
つぎに、第１の配線層の銅（Ｃｕ）配線１１９を形成するために例えばスパッタリング法でＣｕシードを膜厚５０ｎｍで堆積後、メッキ法で５００ｎｍ堆積し、ＣＭＰ法でＣｕおよび第１の層間膜１１３上のタンタル膜（Ｔａ）を研磨することにより第１の配線層のバリアメタル１１８、第１の配線層の銅（Ｃｕ）配線１１９を完成させて第１配線層を形成する。第１配線層を形成した状態を図２−１に示す。
【００３７】
つぎに、第１の層間膜１１３上、第１の配線層のバリアメタル１１８上および第１の配線層の銅（Ｃｕ）配線１１９上に、第２のライナー膜１２２として例えばＳｉＣ膜（ｋ：〜４．８）を５０ｎｍの膜厚でＣＶＤ法によりで形成し、さらにその上に第２の層間膜１２３として例えばＳｉＯＣ膜（ｋ：〜２．８）を３００ｎｍの膜厚でＣＶＤ法により形成する。
【００３８】
そして、レジストを塗布してパターニングすることによりビアのパターンをパターニングしたレジストマスク２２１を形成した後、該レジストマスク２２１を用いて第２の層間膜１２３および第２のライナー膜１２２をドライエッチングしてビアホール２２４を形成する。ビアホール２２４を形成した状態を図２−２に示す。
【００３９】
つぎに、ビアホール２２４にレジストプラグ形成後、トレンチのパターンをパターニングしたレジストマスク２２５を形成した後、該レジストマスク２２５を用いて第２の層間膜１２３に対してドライエッチングおよびアッシングを行い、さらに第２のライナー膜１２２をドライエッチングして図２−３に示すように第２の配線層の配線用トレンチ２２６を形成する。
【００４０】
つぎに、レジストマスク２２５を除去し、図２−４に示すように、ビアホール２２４の内壁および第２の配線層の配線用トレンチ２２６の内壁を含めて第２の層間膜１２３上に、バリアメタル２２７として例えばスパッタリング法でタンタル膜（Ｔａ）を５ｎｍの膜厚で堆積する。
【００４１】
つぎに、バリアメタル２２７をスパッタエッチする。このとき、ビア底はスパッタエッチによりタンタル膜（Ｔａ）を５ｎｍ厚程度抜き、さらに基板垂直方向に見て略台形状に下地の第１の配線層のバリアメタル１１８とおよび銅（Ｃｕ）配線１１９を掘り込む。スパッタエッチされたビア底のタンタル膜（Ｔａ）は、ビアボトムの側壁に付着することでビアボトムの側壁のバリアメタルのカバレッジは向上する。また同時に、第１の配線層を踏み外した（第１の配線層と位置がずれている）ビア底では配線エッジの第１の層間膜１１３であるＳｉＯＣ膜を削る。また、トレンチ底ではスパッタエッチのレート差より、完全にはバリアメタル２２７であるタンタル膜（Ｔａ）が抜けきらない条件としている。
【００４２】
続いて、図２−５に示すように、バリアメタル２２８として例えばスパッタリング法でタンタル膜（Ｔａ）を５ｎｍの膜厚で形成する。
【００４３】
つぎに、図２−６に示すように、バリアメタル２２８をスパッタエッチする。このとき、ビア底においてはスパッタエッチによりバリアメタル２２８およびバリアメタル２２７のタンタル膜（Ｔａ）をすべて抜き、さらに基板垂直方向に見て略台形状に下地の銅（Ｃｕ）配線１１９を掘り込む。スパッタエッチされたビア底のタンタル膜（Ｔａ）は、ビアボトムの側壁に付着することでビアボトムの側壁のバリアメタルのカバレッジは向上する。また同時に、第１の配線層を踏み外した（（第１の配線層と位置がずれている）ビア底の配線エッジの側壁にもタンタル膜（Ｔａ）がリスパッタにより成膜される。
【００４４】
つぎに、図２−７に示すように、バリアメタル２２９として例えばタンタル膜（Ｔａ）を５ｎｍの膜厚で、スパッタリング法（フラッシュ蒸着法）で堆積する。このとき、ビア底や第１の配線層を踏み外した（（第１の配線層と位置がずれている）ビア底にもタンタル膜（Ｔａ）が成膜される。
【００４５】
このようにして成膜されたバリアメタル２２７、バリアメタル２２８およびバリアメタル２２９により第２の配線層のバリアメタル１２８が形成される。そして、スパッタエッチされたビア底のタンタル膜（Ｔａ）はビアボトムの側壁に付着しているので、ビアボトム側壁のバリアメタルのカバレッジは従来よりも向上し、ビアボトムの膜厚よりも厚くバリアメタルが成膜されている。
【００４６】
最後に、図２−８に示すように、第２の配線層の銅（Ｃｕ）配線１２９として例えばスパッタリング法でＣｕシードを５０ｎｍの厚みで堆積後、メッキ法で５００ｎｍ堆積し、ＣＭＰ法でＣｕおよび第２の層間膜１２３上のタンタル膜（Ｔａ）を研磨することにより第２の配線層のバリアメタル１２８、第２の配線層の銅（Ｃｕ）配線１２９を完成させて第２配線層を形成する。つづいて、第２の配線層のバリアメタル１２８上および第２の配線層の銅（Ｃｕ）配線１２９上に、第３のライナー膜１３２として例えばＳｉＣ膜（ｋ：〜４．８）を５０ｎｍの膜厚でＣＶＤ法により形成する。これにより、本実施の形態にかかる半導体装置を形成することができる。
【００４７】
なお、多層配線の場合には、図２−２〜図２−８の工程を配線層分だけ繰り返しおこなうことにより多層配線を形成することができる。
【００４８】
上述したように、本実施の形態においては、第２の配線層のバリアメタル１２８を形成する際に、１回目のタンタル膜（Ｔａ）のデポ、エッチングの後に、２回目のタンタル膜（Ｔａ）のデポ、エッチング、デポを行うことで（デポ−エッチ−デポ法）、下層配線（第１の配線層）とビアとの接触面積を大きく確保することができる。これにより、本実施の形態にかかる製造方法においては、配線層とビアとの抵抗を小さくすることができ、抵抗ばらつきも抑制することができる。また、下層配線（第１の配線層）とビアとの接触面積の増加により、電流密度も緩和することができる。
【００４９】
また、本実施の形態にかかる製造方法においては、通常の成膜では薄くなりがちなビアボトム側壁のバリアメタル膜厚を厚くすることができる。これにより、ＴＤＤＢ（Time  Dependent  Dielectric  Breakdown）の劣化、ＥＭ（Electro  Migration）の劣化、ＳＭ（Stress  Migration）劣化を抑制することができ、半導体装置の信頼性を向上することができる。
【００５０】
また、第２の配線層のバリアメタル１２８を形成する際に、１回目のデポ−エッチ後に、２回目のデポ−エッチ−デポ法を行うことで、下層配線（第１の配線層）を踏み外した（第１の配線層と位置がずれている）エッジ部も２回目のデポ−エッチ−デポ法によりカバレージ良くバリアメタルを成膜できる。これにより、配線−ビア間の接触不良を抑制することができる。また、この箇所でのビア抵抗上昇や抵抗ばらつきをも抑制することができる。
【００５１】
さらに、配線エッジでのバリアメタルのカバレージが良くなるので、バリア性劣化によるＣｕの染み出しをも抑制することができ、リーク電流の発生も抑制することができる。さらに、ビアＥＭ劣化や、ＳＭ劣化も抑制することができる。
【００５２】
なお、上記においては、第１の層間膜１１３および第２の層間膜１２３がＳｉＯＣ膜からなる場合について示したが、ＵＬＫ（Ultra Low-k 層間絶縁膜、ｋ：〜２．５）膜やスピン塗布の多孔質ＭＳＱ膜（Methyl Silses Quioxane : メチルシルセスシオキサン、ｋ：〜２．２）や、ＦＳＧ膜（Fluorinated Silicate Glass）や、ＴＥＯＳ膜（Tetraethyl orthosilicate：テトラエチルオルトシリケート）や、これらの積層膜とすることも可能である。
【００５３】
また、上記においては、第１のライナー膜１１２、第２のライナー膜１２２および第３のライナー膜１３２がｐ−ＳｉＣ膜の場合について示したが、ｐ−ＳｉＣＯ膜やｐ−ＳｉＣＮ膜や、ｐ−ＳｉＮ膜や、これらの積層膜や、配線下にライナー膜が存在しない構成とすることも可能である。
【００５４】
また、上記においては、第２の配線層のバリアメタル１２８を形成する際の１回目のタンタル膜（Ｔａ）の堆積（デポ）を５ｎｍの膜厚で行う場合について説明したが、１回目のタンタル膜（Ｔａ）の堆積（デポ）は１ｎｍ〜２５ｎｍの膜厚とすることも可能である。
【００５５】
また、上記においては、第２の配線層のバリアメタル１２８を形成する際の２回目のタンタル膜（Ｔａ）の堆積（デポ）を５ｎｍの膜厚で行う場合について説明したが、２回目のタンタル膜（Ｔａ）の堆積（デポ）は１ｎｍ〜２５ｎｍの膜厚とすることも可能である。そして、最後のタンタル膜（Ｔａ）の堆積（デポ）を５ｎｍの膜厚で行う場合について説明したが、最後のタンタル膜（Ｔａ）の堆積（デポ）は１ｎｍ〜２５ｎｍの膜厚とすることも可能である。
【００５６】
また、上記においては、第１の配線層のバリアメタル１１８と第２の配線層のバリアメタル１２８とがタンタル（Ｔａ）膜のみからなる場合について示したが、窒化タンタル膜（ＴａＮ）、窒化チタン膜（ＴｉＮ）、チタン膜（Ｔｉ）や、これらの積層膜とすることも可能である。
【００５７】
また、上記においては、第２の配線層のバリアメタル１２８を形成する際の１回目のデポ−エッチの断面形状が台形状である場合について示したが、エッチング成分を大きくして円錐（基板垂直方向の断面では三角形状）にしても、配線エッジのバリアメタルのカバレッジ改善が可能である。
【００５８】
実施の形態２．
図３は、本発明の実施の形態１にかかる半導体装置の概略構成を示す図である。なお、以下の図面においては、配線構造を主体として記載している。図３に示すように、本実施の形態にかかる半導体装置は、シリコン基板１０１と、コンタクト層間絶縁膜と、第１のライナー膜１１２と、第１の層間膜１１３と、第１の配線層のバリアメタル１１８と、第１の配線層の銅（Ｃｕ）配線１１９と、第２のライナー膜１２２と、第２の層間膜１２３と、第２の配線層のバリアメタル３２８と、第２の配線層の銅（Ｃｕ）配線３２９と、第３のライナー膜１３２と、を備えて構成される。
【００５９】
シリコン基板１０１上には、図示しない半導体素子が形成されている。コンタクト層間絶縁膜は、シリコン基板１０１上の図示しない半導体基板を覆って該シリコン基板１０１上に形成され、例えばＵＳＧ酸化膜（プラズマＣＶＤによるノンドープのシリコン酸化膜）が４００ｎｍの膜厚で形成されている。
【００６０】
第１のライナー膜１１２は、コンタクト層間絶縁膜上に形成され、例えば炭化珪素膜（ＳｉＣ膜（ｋ：〜４．８））が５０ｎｍの膜厚で形成されている。第１の層間膜１１３は、第１のライナー膜１１２上に形成され、例えばＳｉＯＣ膜（ｋ：〜２．８）１００ｎｍで形成されている。
【００６１】
第１の配線層のバリアメタル１１８は、第１の層間膜１１３の表面から第１のライナー膜１１２を跨いでコンタクト層間絶縁膜の一部まで達して形成され、例えばタンタル膜（Ｔａ膜）が１５ｎｍの膜厚で形成されている。また、この第１の配線層のバリアメタル１１８の内側に銅（Ｃｕ）配線１１９が埋め込まれて第１の配線層が形成されている。
【００６２】
第２のライナー膜１２２は、第１の層間膜１１３上と、第１の配線層のバリアメタル１１８上と、第１の配線層の銅（Ｃｕ）配線１１９上と、に形成されており、例えば炭化珪素膜（ＳｉＣ膜（ｋ：〜４．８））が５０ｎｍの膜厚で形成されている。
【００６３】
第２の層間膜１２３は、第２のライナー膜１２２上に形成され、例えばＳｉＯＣ膜（ｋ：〜２．８）が３００ｎｍの膜厚で形成されている。
【００６４】
第２の配線層のバリアメタル３２８は、第２の層間膜１２３の表面から第２のライナー膜１２２を跨いで、第１の層間膜１１３、第１の配線層のバリアメタル１１８、第１の配線層の銅（Ｃｕ）配線１１９の一部にまで達して形成され、例えばタンタル膜（Ｔａ膜）が１５ｎｍの膜厚で形成されている。そして、この第２の配線層のバリアメタル３２８の内側に銅（Ｃｕ）配線３２９が埋め込まれて第２の配線層が形成されている。
【００６５】
また、第２の配線層のバリアメタル３２８は、ビアボトム側壁のバリアメタル膜厚がビアボトムのバリアメタル膜厚よりも厚く形成されており、ビアボトム形状が、少なくとも一部において垂直断面方向に台形状に形成されている。この第２配線層のバリアメタル３２８は、例えばデポーエッチーデポ法で台形状に形成されており、１回目の５ｎｍ厚でのタンタル膜（Ｔａ膜）の堆積（デポ）後に台形状にスパッタエッチされ、続いて２回目の５ｎｍ厚でのタンタル膜（Ｔａ膜）の堆積（デポ）後に円錐状（基板垂直方向の断面では三角形状）にスパッタエッチされ、最後にフラッシュ蒸着法でタンタル膜（Ｔａ膜）が５ｎｍの厚みでデポされることで形成されている。また、下層配線（第１の配線層）とビアとの接触面積が大きく確保されている。
【００６６】
第３のライナー膜１３２は、第２の層間膜１２３上と、第２の配線層のバリアメタル３２８上と、第２の配線層の銅（Ｃｕ）配線３２９上と、に形成されており、例えば炭化珪素膜（ＳｉＣ膜（ｋ：〜４．８））が５０ｎｍの膜厚で形成されている。なお、多層配線の場合には、これらの構成が繰り返し積層される。本実施の形態においては、これ以降の上層配線は図示しない。
【００６７】
以上のように構成された本実施の形態にかかる半導体装置においては、配線構造において下層配線（第１の配線層）とビアとの接触面積が大きく確保されていることにより、配線層とビアとの抵抗が小さくされ、抵抗ばらつきも抑制されている。また、下層配線（第１の配線層）とビアとの接触面積の増加により、電流密度も緩和されている。
【００６８】
また、本実施の形態にかかる半導体装置においては、配線構造において通常の成膜では薄くなりがちなビアボトム側壁のバリアメタル膜厚が厚く形成されている。これにより、ＴＤＤＢ（Time  Dependent  Dielectric  Breakdown）の劣化、ＥＭ（Electro  Migration）の劣化、ＳＭ（Stress  Migration）劣化を抑制することができ、半導体装置の信頼性を向上することができる。
【００６９】
さらに、本実施の形態にかかる半導体装置においては、下層配線（第１の配線層）を踏み外した（第１の配線層と位置がずれている）エッジ部もカバレージ良くバリアメタルが形成されている。これにより、配線−ビア間の接触不良を抑制することができる。また、この箇所でのビア抵抗上昇や抵抗ばらつきをも抑制することができる。さらに、配線エッジでのバリアメタルのカバレージが良くなるので、バリア性劣化によるＣｕの染み出しをも抑制することができ、リーク電流の発生も抑制することができる。さらに、ビアＥＭ劣化や、ＳＭ劣化も抑制することができる。
【００７０】
なお、上記においては、第１の層間膜１１３および第２の層間膜１２３がＳｉＯＣ膜からなる場合について示したが、ＵＬＫ（Ultra Low-k 層間絶縁膜、ｋ：〜２．５）膜やスピン塗布の多孔質ＭＳＱ膜（Methyl Silses Quioxane : メチルシルセスシオキサン、ｋ：〜２．２）や、ＦＳＧ膜（Fluorinated Silicate Glass）や、ＴＥＯＳ膜（Tetraethyl orthosilicate：テトラエチルオルトシリケート）や、これらの積層膜とすることも可能である。
【００７１】
また、上記においては、第１のライナー膜１１２、第２のライナー膜１２２および第３のライナー膜１３２がｐ−ＳｉＣ膜の場合について示したが、ｐ−ＳｉＣＯ膜やｐ−ＳｉＣＮ膜や、ｐ−ＳｉＮ膜や、これらの積層膜や、配線下にライナー膜が存在しない構成とすることも可能である。
【００７２】
また、上記においては、第１の配線層のバリアメタル１１８と第２の配線層のバリアメタル１２８とがタンタル（Ｔａ）膜のみからなる場合について示したが、窒化タンタル膜（ＴａＮ）、窒化チタン膜（ＴｉＮ）、チタン膜（Ｔｉ）や、これらの積層膜とすることも可能である。
【００７３】
つぎに、上記のように構成された本実施の形態にかかる半導体装置の製造方法を図４−１〜図４−８を参照しながら説明する。図４−１〜図４−８は、本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【００７４】
まず、シリコン基板１０１上にＳＴＩ（Shallow Trench Isolation）法でトレンチ分離および半導体素子を形成する（図示せず）。つぎに、シリコン基板１０１上に例えばＵＳＧ酸化膜を５００ｎｍの膜厚で堆積した後、膜厚を１００ｎｍ程度ＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨することにより、コンタクト層間絶縁膜１０３を形成する。
【００７５】
つぎに、コンタクトホールを例えば０．１０μｍ径のレジストマスクでドライエッチング法で開口し、バリアメタルとして例えばＴｉＮ膜／Ｔｉ膜をそれぞれ２０ｎｍ／２０ｎｍ、タングステン（Ｗ）を２００ｎｍ、ＣＶＤ（Chemical Vapor Deposition）法で堆積して、ＣＭＰ法を用いて、半導体素子の電極に接続するタングステン（Ｗ）プラグを形成する（図示せず）。
【００７６】
つぎに、例えばＳｉＣ膜（ｋ：〜４．８）を５０ｎｍの膜厚で形成することにより第１のライナー膜１１２を形成し、例えばＳｉＯＣ膜（ｋ：〜２．８）を１５０ｎｍの膜厚で形成することにより第１の層間膜１１３を形成する。
【００７７】
続いて、第１の層間膜１１３の表面からライナー膜１１２を跨いでコンタクト層間絶縁膜１０３の一部に達する溝を形成した後、該溝の内壁を含めて第１の層間膜１１３上に、バリアメタル１１８となる例えばタンタル膜（Ｔａ）を１５ｎｍの膜厚で形成する。
【００７８】
つぎに、第１の配線層の銅（Ｃｕ）配線１１９を形成するために例えばスパッタリング法でＣｕシードを膜厚５０ｎｍで堆積後、メッキ法で５００ｎｍ堆積し、ＣＭＰ法でＣｕおよび第１の層間膜１１３上のタンタル膜（Ｔａ）を研磨することにより第１の配線層のバリアメタル１１８、第１の配線層の銅（Ｃｕ）配線１１９を完成させて第１配線層を形成する。第１配線層を形成した状態を図４−１に示す。
【００７９】
つぎに、第１の層間膜１１３上、第１の配線層のバリアメタル１１８上および第１の配線層の銅（Ｃｕ）配線１１９上に、第２のライナー膜１２２として例えばＳｉＣ膜（ｋ：〜４．８）を５０ｎｍの膜厚でＣＶＤ法により形成し、さらにその上に第２の層間膜１２３として例えばＳｉＯＣ膜（ｋ：〜２．８）を３００ｎｍの膜厚でＣＶＤ法により形成する。
【００８０】
そして、レジストを塗布してパターニングすることによりビアのパターンをパターニングしたレジストマスク２２１を形成した後、該レジストマスク２２１を用いて第２の層間膜１２３および第２のライナー膜１２２をドライエッチングしてビアホール２２４を形成する。ビアホール２２４を形成した状態を図４−２に示す。
【００８１】
つぎに、ビアホール２２４にレジストプラグ形成後、トレンチのパターンをパターニングしたレジストマスク２２５を形成した後、該レジストマスク２２５を用いて第２の層間膜１２３に対してドライエッチングおよびアッシングを行い、さらに第２のライナー膜１２２をドライエッチングして図４−３に示すように第２の配線層の配線用トレンチ２２６を形成する。
【００８２】
つぎに、レジストマスク２２５を除去し、図４−４に示すように、ビアホール２２４の内壁および第２の配線層の配線用トレンチ２２６の内壁を含めて第２の層間膜１２３上に、バリアメタル４２７として例えばスパッタリング法でタンタル膜（Ｔａ）を５ｎｍの膜厚で堆積する。
【００８３】
つぎに、バリアメタル４２７をスパッタエッチする。このとき、ビア底はスパッタエッチによりタンタル膜（Ｔａ）を５ｎｍ厚程度抜き、さらに基板垂直方向に見て略台形状に下地の第１の配線層のバリアメタル１１８とおよび銅（Ｃｕ）配線１１９を掘り込む。スパッタエッチされたビア底のタンタル膜（Ｔａ）は、ビアボトムの側壁に付着することでビアボトムの側壁のバリアメタルのカバレッジは向上する。また同時に、第１の配線層を踏み外した（第１の配線層と位置がずれている）ビア底では配線エッジの第１の層間膜１１３であるＳｉＯＣ膜を削る。また、トレンチ底ではスパッタエッチのレート差より、完全にはバリアメタル４２７であるタンタル膜（Ｔａ）が抜けきらない条件としている。
【００８４】
続いて、図４−５に示すように、バリアメタル４２８として例えばスパッタリング法でタンタル膜（Ｔａ）を５ｎｍの膜厚で形成する。
【００８５】
つぎに、図４−６に示すように、バリアメタル４２８をスパッタエッチする。このとき、ビア底においてはスパッタエッチによりバリアメタル４２８およびバリアメタル４２７のタンタル膜（Ｔａ）をすべて抜き、さらに円錐状（基板断面垂直方向にみて三角形状）に下地の銅（Ｃｕ）配線１１９を掘り込む。スパッタエッチされたビア底のタンタル膜（Ｔａ）は、ビアボトムの側壁に付着することでビアボトムの側壁のバリアメタルのカバレッジは向上する。また同時に、第１の配線層を踏み外した（（第１の配線層と位置がずれている）ビア底の配線エッジの側壁にもタンタル膜（Ｔａ）がリスパッタにより成膜される。
【００８６】
つぎに、図４−７に示すように、バリアメタル４２９として例えばタンタル膜（Ｔａ）を５ｎｍの膜厚で、スパッタリング法（フラッシュ蒸着法）で堆積する。このとき、ビア底や第１の配線層を踏み外した（（第１の配線層と位置がずれている）ビア底にもタンタル膜（Ｔａ）が成膜される。
【００８７】
このようにして成膜されたバリアメタル４２７、バリアメタル４２８およびバリアメタル４２９により第２の配線層のバリアメタル３２８が形成される。そして、スパッタエッチされたビア底のタンタル膜（Ｔａ）はビアボトムの側壁に付着しているので、ビアボトム側壁のバリアメタルのカバレッジは従来よりも向上し、ビアボトムの膜厚よりも厚くバリアメタルが成膜されている。
【００８８】
最後に、図４−８に示すように、第２の配線層の銅（Ｃｕ）配線３２９として例えばスパッタリング法でＣｕシードを５０ｎｍの厚みで堆積後、メッキ法で５００ｎｍ堆積し、ＣＭＰ法でＣｕおよび第２の層間膜１２３上のタンタル膜（Ｔａ）を研磨することにより第２の配線層のバリアメタル３２８、第２の配線層の銅（Ｃｕ）配線３２９を完成させて第２配線層を形成する。つづいて、第２の配線層のバリアメタル３２８上および第２の配線層の銅（Ｃｕ）配線３２９上に、第３のライナー膜１３２として例えばＳｉＣ膜（ｋ：〜４．８）を５０ｎｍの膜厚でＣＶＤ法により形成する。これにより、本実施の形態にかかる半導体装置を形成することができる。
【００８９】
なお、多層配線の場合には、図４−２〜図４−８の工程を配線層分だけ繰り返しおこなうことにより多層配線を形成することができる。
【００９０】
上述したように、本実施の形態においては、第２の配線層のバリアメタル３２８を形成する際に、１回目のタンタル膜（Ｔａ）のデポ、エッチングの後に、２回目のタンタル膜（Ｔａ）のデポ、エッチング、デポを行うことで（デポ−エッチ−デポ法）、下層配線（第１の配線層）とビアとの接触面積を大きく確保することができる。これにより、本実施の形態にかかる製造方法においては、配線層とビアとの抵抗を小さくすることができ、抵抗ばらつきも抑制することができる。また、下層配線（第１の配線層）とビアとの接触面積の増加により、電流密度も緩和することができる。さらに、円錐形の方が接触面積は大きくなるので、より低抵抗にでき、より電流密度も緩和できＥＭ耐性が向上する。
【００９１】
また、本実施の形態にかかる製造方法においては、通常の成膜では薄くなりがちなビアボトム側壁のバリアメタル膜厚を厚くすることができる。これにより、ＴＤＤＢ（Time  Dependent  Dielectric  Breakdown）の劣化、ＥＭ（Electro  Migration）の劣化、ＳＭ（Stress  Migration）劣化を抑制することができ、半導体装置の信頼性を向上することができる。
【００９２】
また、第２の配線層のバリアメタル１２８を形成する際に、１回目のデポ−エッチ後に、２回目のデポ−エッチ−デポ法を行うことで、下層配線（第１の配線層）を踏み外した（第１の配線層と位置がずれている）エッジ部も２回目のデポ−エッチ−デポ法によりカバレージ良くバリアメタルを成膜できる。これにより、配線−ビア間の接触不良を抑制することができる。また、この箇所でのビア抵抗上昇や抵抗ばらつきをも抑制することができる。
【００９３】
さらに、配線エッジでのバリアメタルのカバレージが良くなるので、バリア性劣化によるＣｕの染み出しをも抑制することができ、リーク電流の発生も抑制することができる。さらに、ビアＥＭ劣化や、ＳＭ劣化も抑制することができる。
【００９４】
なお、上記においては、第１の層間膜１１３および第２の層間膜１２３がＳｉＯＣ膜からなる場合について示したが、ＵＬＫ（Ultra Low-k 層間絶縁膜、ｋ：〜２．５）膜やスピン塗布の多孔質ＭＳＱ膜（Methyl Silses Quioxane : メチルシルセスシオキサン、ｋ：〜２．２）や、ＦＳＧ膜（Fluorinated Silicate Glass）や、ＴＥＯＳ膜（Tetraethyl orthosilicate：テトラエチルオルトシリケート）や、これらの積層膜とすることも可能である。
【００９５】
また、上記においては、第１のライナー膜１１２、第２のライナー膜１２２および第３のライナー膜１３２がｐ−ＳｉＣ膜の場合について示したが、ｐ−ＳｉＣＯ膜やｐ−ＳｉＣＮ膜や、ｐ−ＳｉＮ膜や、これらの積層膜や、配線下にライナー膜が存在しない構成とすることも可能である。
【００９６】
また、上記においては、第２の配線層のバリアメタル１２８を形成する際の１回目のタンタル膜（Ｔａ）の堆積（デポ）を５ｎｍの膜厚で行う場合について説明したが、１回目のタンタル膜（Ｔａ）の堆積（デポ）は１ｎｍ〜２５ｎｍの膜厚とすることも可能である。
【００９７】
また、上記においては、第２の配線層のバリアメタル１２８を形成する際の２回目のタンタル膜（Ｔａ）の堆積（デポ）を５ｎｍの膜厚で行う場合について説明したが、２回目のタンタル膜（Ｔａ）の堆積（デポ）は１ｎｍ〜２５ｎｍの膜厚とすることも可能である。そして、最後のタンタル膜（Ｔａ）の堆積（デポ）を５ｎｍの膜厚で行う場合について説明したが、最後のタンタル膜（Ｔａ）の堆積（デポ）は１ｎｍ〜２５ｎｍの膜厚とすることも可能である。
【００９８】
また、上記においては、第１の配線層のバリアメタル１１８と第２の配線層のバリアメタル１２８とがタンタル（Ｔａ）膜のみからなる場合について示したが、窒化タンタル膜（ＴａＮ）、窒化チタン膜（ＴｉＮ）、チタン膜（Ｔｉ）や、これらの積層膜とすることも可能である。
【００９９】
また、上記においては、第２の配線層のバリアメタル３２８を形成する際の１回目のデポ−エッチの断面形状が台形状である場合について示したが、エッチング成分を大きくして円錐（基板垂直方向の断面では三角形状）にしても、配線エッジのバリアメタルのカバレッジ改善が可能である。
【０１００】
実施の形態３．
図５は、本発明の実施の形態１にかかる半導体装置の概略構成を示す図である。なお、以下の図面においては、配線構造を主体として記載している。図５に示すように、本実施の形態にかかる半導体装置は、シリコン基板１０１と、コンタクト層間絶縁膜１０３と、第１のライナー膜１１２と、第１の層間膜１１３と、第１の配線層のバリアメタル１１８と、第１の配線層の銅（Ｃｕ）配線１１９と、第２のライナー膜１２２と、第２の層間膜１２３と、第２の配線層のバリアメタル５２８と、第２の配線層の銅（Ｃｕ）配線５２９と、第３のライナー膜１３２と、を備えて構成される。
【０１０１】
シリコン基板１０１上には、図示しない半導体素子が形成されている。コンタクト層間絶縁膜は、シリコン基板１０１上の図示しない半導体基板を覆って該シリコン基板１０１上に形成され、例えばＵＳＧ酸化膜（プラズマＣＶＤによるノンドープのシリコン酸化膜）が４００ｎｍの膜厚で形成されている。
【０１０２】
第１のライナー膜１１２は、コンタクト層間絶縁膜上に形成され、例えば炭化珪素膜（ＳｉＣ膜（ｋ：〜４．８））が５０ｎｍの膜厚で形成されている。第１の層間膜１１３は、第１のライナー膜１１２上に形成され、例えばＳｉＯＣ膜（ｋ：〜２．８）１００ｎｍで形成されている。
【０１０３】
第１の配線層のバリアメタル１１８は、第１の層間膜１１３の表面から第１のライナー膜１１２を跨いでコンタクト層間絶縁膜の一部まで達して形成され、例えばタンタル膜（Ｔａ膜）が１５ｎｍの膜厚で形成されている。また、この第１の配線層のバリアメタル１１８の内側に銅（Ｃｕ）配線１１９が埋め込まれて第１の配線層が形成されている。
【０１０４】
第２のライナー膜１２２は、第１の層間膜１１３上と、第１の配線層のバリアメタル１１８上と、第１の配線層の銅（Ｃｕ）配線１１９上と、に形成されており、例えば炭化珪素膜（ＳｉＣ膜（ｋ：〜４．８））が５０ｎｍの膜厚で形成されている。
【０１０５】
第２の層間膜１２３は、第２のライナー膜１２２上に形成され、例えばＳｉＯＣ膜（ｋ：〜２．８）が３００ｎｍの膜厚で形成されている。
【０１０６】
第２の配線層のバリアメタル５２８は、第２の層間膜１２３の表面から第２のライナー膜１２２を跨いで、第１の層間膜１１３、第１の配線層のバリアメタル１１８、第１の配線層の銅（Ｃｕ）配線１１９の一部にまで達して形成され、例えばタンタル膜（Ｔａ膜）が１５ｎｍの膜厚で形成されている。そして、この第２の配線層のバリアメタル５２８の内側に銅（Ｃｕ）配線１２９が埋め込まれて第２の配線層が形成されている。
【０１０７】
また、第２の配線層のバリアメタル５２８は、ビアボトム側壁のバリアメタル膜厚がビアボトムのバリアメタル膜厚よりも厚く形成されており、ビアボトム形状が、少なくとも一部において垂直断面方向に台形状に形成されている。この第２配線層のバリアメタル５２８は、例えばデポーエッチーデポ法（ビアボトム途中でエッチング止め）で台形状に形成されており、１回目の５ｎｍ厚でのタンタル膜（Ｔａ膜）の堆積（デポ）後に台形状にスパッタエッチされ、続いて２回目の５ｎｍ厚でのタンタル膜（Ｔａ膜）の堆積（デポ）後にビアボトム途中でエッチング止めしてスパッタエッチされ、最後にフラッシュ蒸着法でタンタル膜（Ｔａ膜）が５ｎｍの厚みでデポされることで形成されている。また、下層配線（第１の配線層）とビアとの接触面積が大きく確保されている。
【０１０８】
第３のライナー膜１３２は、第２の層間膜１２３上と、第２の配線層のバリアメタル５２８上と、第２の配線層の銅（Ｃｕ）配線１２９上と、に形成されており、例えば炭化珪素膜（ＳｉＣ膜（ｋ：〜４．８））が５０ｎｍの膜厚で形成されている。なお、多層配線の場合には、これらの構成が繰り返し積層される。本実施の形態においては、これ以降の上層配線は図示しない。
【０１０９】
以上のように構成された本実施の形態にかかる半導体装置においては、配線構造において通常の成膜では薄くなりがちなビアボトム側壁のバリアメタル膜厚が厚く形成されている。これにより、ＴＤＤＢ（Time  Dependent  Dielectric  Breakdown）の劣化、ＥＭ（Electro  Migration）の劣化、ＳＭ（Stress  Migration）劣化を抑制することができ、半導体装置の信頼性を向上することができる。
【０１１０】
さらに、本実施の形態にかかる半導体装置においては、下層配線（第１の配線層）を踏み外した（第１の配線層と位置がずれている）エッジ部もカバレージ良くバリアメタルが形成されている。これにより、配線−ビア間の接触不良を抑制することができる。また、この箇所でのビア抵抗上昇や抵抗ばらつきをも抑制することができる。さらに、配線エッジでのバリアメタルのカバレージが良くなるので、バリア性劣化によるＣｕの染み出しをも抑制することができ、リーク電流の発生も抑制することができる。さらに、ビアＥＭ劣化や、ＳＭ劣化も抑制することができる。
【０１１１】
そして、本実施の形態にかかる半導体装置においては、特に、実施例１や実施例２に比べて、ビアを踏み外した（第１の配線層と位置がずれている）配線エッジ部でバリアメタルのカバレッジが良好とされ、且つビアを踏み外した（第１の配線層と位置がずれている）配線横の第２の掘り込み量が抑制されており、十分にバリアメタルを形成することができる。
【０１１２】
つぎに、上記のように構成された本実施の形態にかかる半導体装置の製造方法を図６−１〜図６−８を参照しながら説明する。図６−１〜図６−８は、本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【０１１３】
まず、シリコン基板１０１上にＳＴＩ（Shallow Trench Isolation）法でトレンチ分離および半導体素子を形成する（図示せず）。つぎに、シリコン基板１０１上に例えばＵＳＧ酸化膜を５００ｎｍの膜厚で堆積した後、膜厚を１００ｎｍ程度ＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨することにより、コンタクト層間絶縁膜１０３を形成する。
【０１１４】
つぎに、コンタクトホールを例えば０．１０μｍ径のレジストマスクでドライエッチング法で開口し、バリアメタルとして例えばＴｉＮ膜／Ｔｉ膜をそれぞれ２０ｎｍ／２０ｎｍ、タングステン（Ｗ）を２００ｎｍ、ＣＶＤ（Chemical Vapor Deposition）法で堆積して、ＣＭＰ法を用いて、半導体素子の電極に接続するタングステン（Ｗ）プラグを形成する（図示せず）。
【０１１５】
つぎに、例えばＳｉＣ膜（ｋ：〜４．８）を５０ｎｍの膜厚で形成することにより第１のライナー膜１１２を形成し、例えばＳｉＯＣ膜（ｋ：〜２．８）を１５０ｎｍの膜厚で形成することにより第１の層間膜１１３を形成する。
【０１１６】
続いて、第１の層間膜１１３の表面からライナー膜１１２を跨いでコンタクト層間絶縁膜１０３の一部に達する溝を形成した後、該溝の内壁を含めて第１の層間膜１１３上に、バリアメタル１１８となる例えばタンタル膜（Ｔａ）を１５ｎｍの膜厚で形成する。
【０１１７】
つぎに、第１の配線層の銅（Ｃｕ）配線１１９を形成するために例えばスパッタリング法でＣｕシードを膜厚５０ｎｍで堆積後、メッキ法で５００ｎｍ堆積し、ＣＭＰ法でＣｕおよび第１の層間膜１１３上のタンタル膜（Ｔａ）を研磨することにより第１の配線層のバリアメタル１１８、第１の配線層の銅（Ｃｕ）配線１１９を完成させて第１配線層を形成する。第１配線層を形成した状態を図６−１に示す。
【０１１８】
つぎに、第１の層間膜１１３上、第１の配線層のバリアメタル１１８上および第１の配線層の銅（Ｃｕ）配線１１９上に、第２のライナー膜１２２として例えばＳｉＣ膜（ｋ：〜４．８）を５０ｎｍの膜厚でＣＶＤ法により形成し、さらにその上に第２の層間膜１２３として例えばＳｉＯＣ膜（ｋ：〜２．８）を３００ｎｍの膜厚でＣＶＤ法により形成する。
【０１１９】
そして、レジストを塗布してパターニングすることによりビアのパターンをパターニングしたレジストマスク２２１を形成した後、該レジストマスク２２１を用いて第２の層間膜１２３および第２のライナー膜１２２をドライエッチングしてビアホール２２４を形成する。ビアホール２２４を形成した状態を図６−２に示す。
【０１２０】
つぎに、ビアホール２２４にレジストプラグ形成後、トレンチのパターンをパターニングしたレジストマスク２２５を形成した後、該レジストマスク２２５を用いて第２の層間膜１２３に対してドライエッチングおよびアッシングを行い、さらに第２のライナー膜１２２をドライエッチングして図６−３に示すように第２の配線層の配線用トレンチ２２６を形成する。
【０１２１】
つぎに、レジストマスク２２５を除去し、図６−４に示すように、ビアホール２２４の内壁および第２の配線層の配線用トレンチ２２６の内壁を含めて第２の層間膜１２３上に、バリアメタル６２７として例えばスパッタリング法でタンタル膜（Ｔａ）を５ｎｍの膜厚で堆積する。
【０１２２】
つぎに、バリアメタル６２７をスパッタエッチする。このとき、ビア底はスパッタエッチによりタンタル膜（Ｔａ）を５ｎｍ厚程度抜き、さらに基板垂直方向に見て略台形状に下地の第１の配線層のバリアメタル１１８とおよび銅（Ｃｕ）配線１１９を掘り込む。スパッタエッチされたビア底のタンタル膜（Ｔａ）は、ビアボトムの側壁に付着することでビアボトムの側壁のバリアメタルのカバレッジは向上する。また同時に、第１の配線層を踏み外した（第１の配線層と位置がずれている）ビア底では配線エッジの第１の層間膜１１３であるＳｉＯＣ膜を削る。また、トレンチ底ではスパッタエッチのレート差より、完全にはバリアメタル６２７であるタンタル膜（Ｔａ）が抜けきらない条件としている。
【０１２３】
続いて、図６−５に示すように、バリアメタル６２８として例えばスパッタリング法でタンタル膜（Ｔａ）を５ｎｍの膜厚で形成する。
【０１２４】
つぎに、図６−６に示すように、バリアメタル６２８をスパッタエッチする。このとき、ビア底はスパッタエッチによりタンタル膜（Ｔａ）を１ｎｍ残して途中まで抜き、下地の銅（Ｃｕ）配線１１９は掘りこまない。スパッタエッチされたビア底のタンタル膜（Ｔａ）は、ビアボトムの側壁につくことでボトム側壁のバリアメタルのカバレッジは向上する。また同時に、配線を踏み外したビア底の配線エッジの側壁にもタンタル膜（Ｔａ）がリスパッタにより成膜される。このとき、配線を踏み外したビア底の配線エッジもタンタル膜（Ｔａ）を約１ｎｍ程度残して途中止めとなる。
【０１２５】
つぎに、図６−７に示すように、バリアメタル６２９として例えばタンタル膜（Ｔａ）を５ｎｍの膜厚で、スパッタリング法（フラッシュ蒸着法）で堆積する。このとき、ビア底や第１の配線層を踏み外した（（第１の配線層と位置がずれている）ビア底にもタンタル膜（Ｔａ）が成膜される。
【０１２６】
このようにして成膜されたバリアメタル２２７、バリアメタル２２８およびバリアメタル２２９により第２の配線層のバリアメタル１２８が形成される。そして、スパッタエッチされたビア底のタンタル膜（Ｔａ）はビアボトムの側壁に付着しているので、ビアボトム側壁のバリアメタルのカバレッジは従来よりも向上し、ビアボトムの膜厚よりも厚くバリアメタルが成膜されている。
【０１２７】
最後に、図６−８に示すように、第２の配線層の銅（Ｃｕ）配線５２９として例えばスパッタリング法でＣｕシードを５０ｎｍの厚みで堆積後、メッキ法で５００ｎｍ堆積し、ＣＭＰ法でＣｕおよび第２の層間膜１２３上のタンタル膜（Ｔａ）を研磨することにより第２の配線層のバリアメタル５２８、第２の配線層の銅（Ｃｕ）配線５２９を完成させて第２配線層を形成する。つづいて、第２の配線層のバリアメタル５２８上および第２の配線層の銅（Ｃｕ）配線５２９上に、第３のライナー膜１３２として例えばＳｉＣ膜（ｋ：〜４．８）を５０ｎｍの膜厚でＣＶＤ法により形成する。これにより、本実施の形態にかかる半導体装置を形成することができる。
【０１２８】
なお、多層配線の場合には、図６−２〜図６−６の工程を配線層分だけ繰り返しおこなうことにより多層配線を形成することができる。
【０１２９】
また、本実施の形態にかかる製造方法においては、第２の配線層のバリアメタル５２８を形成する際に、１回目のタンタル膜（Ｔａ）のデポ、エッチングの後に、２回目のタンタル膜（Ｔａ）のデポ、エッチング（ビアボトム途中でエッチング止め）、デポを行うことで（デポ−エッチ−デポ法）、通常の成膜では薄くなりがちなビアボトム側壁のバリアメタル膜厚を厚くすることができる。これにより、ＴＤＤＢ（Time  Dependent  Dielectric  Breakdown）の劣化、ＥＭ（Electro  Migration）の劣化、ＳＭ（Stress  Migration）劣化を抑制することができ、半導体装置の信頼性を向上することができる。
【０１３０】
また、第２の配線層のバリアメタル５２８を形成する際に、１回目のデポ−エッチ後に、２回目のデポ−エッチ−デポ法を行うことで、下層配線（第１の配線層）を踏み外した（第１の配線層と位置がずれている）エッジ部も２回目のデポ−エッチ−デポ法によりカバレージ良くバリアメタルを成膜できる。これにより、配線−ビア間の接触不良を抑制することができる。また、この箇所でのビア抵抗上昇や抵抗ばらつきをも抑制することができる。
【０１３１】
さらに、配線エッジでのバリアメタルのカバレージが良くなるので、バリア性劣化によるＣｕの染み出しをも抑制することができ、リーク電流の発生も抑制することができる。さらに、ビアＥＭ劣化や、ＳＭ劣化も抑制することができる。
【０１３２】
なお、上記においては、第１の層間膜１１３および第２の層間膜１２３がＳｉＯＣ膜からなる場合について示したが、ＵＬＫ（Ultra Low-k 層間絶縁膜、ｋ：〜２．５）膜やスピン塗布の多孔質ＭＳＱ膜（Methyl Silses Quioxane : メチルシルセスシオキサン、ｋ：〜２．２）や、ＦＳＧ膜（Fluorinated Silicate Glass）や、ＴＥＯＳ膜（Tetraethyl orthosilicate：テトラエチルオルトシリケート）や、これらの積層膜とすることも可能である。
【０１３３】
また、上記においては、第１のライナー膜１１２、第２のライナー膜１２２および第３のライナー膜１３２がｐ−ＳｉＣ膜の場合について示したが、ｐ−ＳｉＣＯ膜やｐ−ＳｉＣＮ膜や、ｐ−ＳｉＮ膜や、これらの積層膜や、配線下にライナー膜が存在しない構成とすることも可能である。
【０１３４】
また、上記においては、第２の配線層のバリアメタル５２８を形成する際の１回目のタンタル膜（Ｔａ）の堆積（デポ）を５ｎｍの膜厚で行う場合について説明したが、１回目のタンタル膜（Ｔａ）の堆積（デポ）は１ｎｍ〜２５ｎｍの膜厚とすることも可能である。
【０１３５】
また、上記においては、第２の配線層のバリアメタル５２８を形成する際の２回目のタンタル膜（Ｔａ）の堆積（デポ）を５ｎｍの膜厚で行う場合について説明したが、２回目のタンタル膜（Ｔａ）の堆積（デポ）は１ｎｍ〜２５ｎｍの膜厚とすることも可能である。そして、最後のタンタル膜（Ｔａ）の堆積（デポ）を５ｎｍの膜厚で行う場合について説明したが、最後のタンタル膜（Ｔａ）の堆積（デポ）は１ｎｍ〜２５ｎｍの膜厚とすることも可能である。
【０１３６】
また、上記においては、第１の配線層のバリアメタル１１８と第２の配線層のバリアメタル５２８とがタンタル（Ｔａ）膜のみからなる場合について示したが、窒化タンタル膜（ＴａＮ）、窒化チタン膜（ＴｉＮ）、チタン膜（Ｔｉ）や、これらの積層膜とすることも可能である。
【０１３７】
また、上記においては、第２の配線層のバリアメタル５２８を形成する際の１回目のデポ−エッチの断面形状が台形状である場合について示したが、エッチング成分を大きくして円錐（基板垂直方向の断面では三角形状）にしても、配線エッジのバリアメタルのカバレッジ改善が可能である。
【０１３８】
また、上記においては、ビアボトムのバリアメタル６２８を１ｎｍ厚だけ残して途中までスパッタエッチする場合について示したが、バリアメタル６２８のタンタル膜（Ｔａ）は０ｎｍ〜４ｎｍ程度の厚みだけ残して途中までスパッタエッチすることも可能である。
【０１３９】
そして、本実施の形態においては、ビアボトムのバリアメタル６２８のエッチングを途中で止めるため、特に実施例１や実施例２に比べて、ビアを踏み外した（第１の配線層と位置がずれている）配線エッジ部でバリアメタルのカバレッジが良好とされ、且つビアを踏み外した（第１の配線層と位置がずれている）配線横の第２の掘り込み量を抑制しており、十分にバリアメタルを形成することができる。
【産業上の利用可能性】
【０１４０】
以上のように、本発明にかかる配線構造は、Ｃｕ配線を用いる半導体製品全般に有用であり、特に、６５ｎｍノードＣＭＯＳ以降の半導体製品に適している。
【図面の簡単な説明】
【０１４１】
【図１】本発明の実施の形態１にかかる半導体装置の概略構成を示す図である。
【図２−１】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図２−２】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図２−３】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図２−４】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図２−５】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図２−６】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図２−７】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図２−８】本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。
【図３】本発明の実施の形態２にかかる半導体装置の概略構成を示す図である。
【図４−１】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図４−２】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図４−３】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図４−４】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図４−５】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図４−６】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図４−７】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図４−８】本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。
【図５】本発明の実施の形態３にかかる半導体装置の概略構成を示す図である。
【図６−１】本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【図６−２】本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【図６−３】本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【図６−４】本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【図６−５】本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【図６−６】本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【図６−７】本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【図６−８】本発明の実施の形態３にかかる半導体装置の製造方法を説明するための断面図である。
【図７】従来の半導体装置の概略構成を示す図である。
【符号の説明】
【０１４２】
１０１  シリコン基板
１０３  コンタクト層間絶縁膜
１１２  ライナー膜
１１３  層間膜
１１８  バリアメタル
１１９  銅（Ｃｕ）配線
１２２  ライナー膜
１２３  層間膜
１２８  バリアメタル
１２９  銅（Ｃｕ）配線
１３２  ライナー膜
２２１  レジストマスク
２２４  ビアホール
２２５  レジストマスク
２２６  配線用トレンチ
２２７  バリアメタル
２２８  バリアメタル
２２９  バリアメタル
３２８  バリアメタル
３２９  銅（Ｃｕ）配線
４２７  バリアメタル
４２８  バリアメタル
４２９  バリアメタル
５２８  バリアメタル
５２９  銅（Ｃｕ）配線
６２７  バリアメタル
６２８  バリアメタル
６２９  バリアメタル
７０１  シリコン基板
７０３  コンタクト層間絶縁膜
７１２  ライナー膜
７１３  層間膜
７１８  バリアメタル
７１９  銅（Ｃｕ）配線
７２２  ライナー膜
７２３  層間膜
７２８  バリアメタル
７２９  銅（Ｃｕ）配線
７３２  ライナー膜
【図１】
2008021865.tif 000003
【図２−１】
2008021865.tif 000004
【図２−２】
2008021865.tif 000005
【図２−３】
2008021865.tif 000006
【図２−４】
2008021865.tif 000007
【図２−５】
2008021865.tif 000008
【図２−６】
2008021865.tif 000009
【図２−７】
2008021865.tif 000010
【図２−８】
2008021865.tif 000011
【図３】
2008021865.tif 000012
【図４−１】
2008021865.tif 000013
【図４−２】
2008021865.tif 000014
【図４−３】
2008021865.tif 000015
【図４−４】
2008021865.tif 000016
【図４−５】
2008021865.tif 000017
【図４−６】
2008021865.tif 000018
【図４−７】
2008021865.tif 000019
【図４−８】
2008021865.tif 000020
【図５】
2008021865.tif 000021
【図６−１】
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【図６−２】
2008021865.tif 000023
【図６−３】
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【図６−４】
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【図６−５】
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【図６−６】
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【図６−７】
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【図６−８】
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【図７】
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