(57)【要約】【課題】マルチゲート電界効果型トランジスタを携帯電話等の高周波信号送受信部に適用すると、高周波信号の歪特性が低下した。【解決手段】ソース領域とドレイン領域の間に電極領域を形成してチャネル領域を分割し、分割された各チャネル領域にゲート領域を形成したマルチゲートＦＥＴを複数直列に配置し、隣接するマルチゲートＦＥＴの対応する各ゲート領域を蛇行するゲート配線により接続し、隣接するマルチゲートＦＥＴの対応する各電極領域を導電性領域により電気的に接続することにより、各電極領域の電位を安定させた。【選択図】図１
2008021949.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域との間をｍ（ｍは２以上の整数）個の小領域に分割する（ｍ−１）個の電極領域と、前記小領域のおのおのに形成されたｍ個のゲート領域とを備えるマルチゲート電界効果トランジスタが半導体層の表面近傍に複数形成され、各マルチゲート電界効果トランジスタは隣接する他のマルチゲート電界効果トランジスタとソース領域又はドレイン領域を共通にして前記表面近傍に複数直列に配置された半導体素子であって、
一のマルチゲート電界効果トランジスタのソース領域が隣接する他の一のマルチゲート電界効果トランジスタのソース領域である場合に、前記一のマルチゲート電界効果トランジスタのドレイン領域から前記ソース領域に向けて第ｋ（ｋは１以上、ｍ以下の整数）番目に位置するゲート領域は、前記他の一のマルチゲート電界効果トランジスタの前記ソース領域からドレイン領域に向けて第（ｍ＋１−ｋ）番目に位置するゲート領域とゲート配線を介して電気的に接続され、
前記一のマルチゲート電界効果トランジスタのドレイン領域からソース領域に向けて第ｑ（ｑは１以上、（ｍ−１）以下の整数）番目に位置する電極領域は、前記他の一のマルチゲート電界効果トランジスタの前記ソース領域からドレイン領域に向けて第（ｍ−ｑ）番目に位置する電極領域と導電性領域を介して電気的に接続されていることを特徴とする半導体素子。
【請求項２】
前記ソース領域、前記ドレイン領域及び前記電極領域は前記半導体層の表面近傍に形成されたＮ型不純物領域から成ることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記導電性領域は前記半導体層の表面近傍に形成されたＮ型不純物領域からなることを特徴とする請求項１又は請求項２に記載の半導体素子。
【請求項４】
前記導電性領域は、少なくともその一部が金属電極からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体素子。
【請求項５】
前記半導体層の表面近傍には基板バイアス用電極が形成され、前記導電性領域は前記基板バイアス用電極と抵抗を介して電気的に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子。
【請求項６】
高周波通信の送受信用スルー回路又はシャント回路に半導体素子からなるスイッチング素子を使用した通信機器において、
前記半導体素子は、
ソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域との間をｍ（ｍは２以上の整数）個の小領域に分割する（ｍ−１）個の電極領域と、前記小領域のおのおのに形成されたｍ個のゲート領域とを備えるマルチゲート電界効果トランジスタが半導体層の表面近傍に複数形成され、各マルチゲート電界効果トランジスタは隣接する他のマルチゲート電界効果トランジスタとソース領域又はドレイン領域を共通にして前記表面近傍に複数直列に配置されており、
一のマルチゲート電界効果トランジスタのソース領域が隣接する他の一のマルチゲート電界効果トランジスタのソース領域である場合に、前記一のマルチゲート電界効果トランジスタのドレイン領域から前記ソース領域に向けて第ｋ（ｋは１以上、ｍ以下の整数）番目に位置するゲート領域は、前記他の一のマルチゲート電界効果トランジスタの前記ソース領域からドレイン領域に向けて第（ｍ＋１−ｋ）番目に位置するゲート領域とゲート配線を介して電気的に接続され、
前記一のマルチゲート電界効果トランジスタのドレイン領域からソース領域に向けて第ｑ（ｑは１以上、（ｍ−１）以下の整数）番目に位置する電極領域は、前記他の一のマルチゲート電界効果トランジスタの前記ソース領域からドレイン領域に向けて第（ｍ−ｑ）番目に位置する電極領域と導電性領域を介して電気的に接続されていることを特徴とする通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチゲート電界効果トランジスタに関し、特に複数のマルチゲート電界効果型トランジスタの対応する各ゲート領域を蛇行するゲート配線により電気的に接続したミアンダマルチゲート電界効果トランジスタに関する。
【背景技術】
【０００２】
携帯電話等の送受信機器においては、アンテナから送受信する高周波信号を切り替えるスイッチング素子として電界効果トランジスタ（以下ＦＥＴ（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）という）が使用されている。このスイッチング素子には、比較的大きな電力の高周波信号に対してオン抵抗が低くオフ抵抗が高く、かつ、伝達する信号の相互変調歪（ＩＭＤ：ｉｎｔｅｒ  ｍｏｄｕｌａｔｉｏｎ  ｄｉｓｔｏｒｔｉｏｎ）をできるだけ低減させることが要求されている。この様なスイッチング素子として、例えばＧａＡｓ化合物半導体を用いた接合型電界効果トランジスタ（ＪＦＥＴ：ｊｕｎｃｔｉｏｎ  ｔｙｐｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）を多段に構成したシリーズスイッチ素子及びシャントスイッチ素子が知られている。
【０００３】
図７は、携帯電話等の通信機器におけるアンテナと送受信回路との間に接続されるスイッチング回路を示している。端子Ｐ１は送受信回路へ接続され、端子Ｐ２がアンテナへ接続される。端子Ｐ１とＧＮＤとの間にはＪＦＥＴからなるトランジスタＴ１、Ｔ２及びＴ３を直列に接続してシャント回路１０１を構成している。また、端子Ｐ１と端子Ｐ２との間には上記と同一の特性を有するＪＦＥＴからなるトランジスタＴ４、Ｔ５及びＴ６を直列に接続してスルー回路１０２を構成している。トランジスタＴ１、Ｔ２及びＴ３の各ゲートは抵抗Ｒ５〜Ｒ７を介して制御端子Ｓ１に、また、トランジスタＴ４、Ｔ５及びＴ６の各ゲートは抵抗Ｒ１２〜Ｒ１４を介して制御端子Ｓ２にそれぞれ接続されている。また、各トランジスタの接続点は、抵抗Ｒ１〜Ｒ４及び抵抗Ｒ８〜Ｒ１１を介して基板バイアス用の端子Ｂ１及び端子Ｂ２に電気的に接続し、一定電圧を与えて安定するように構成されている。
【０００４】
端子Ｐ１に接続される送受信回路により特定周波数の送受信を行う場合には、スルー回路１０２の制御端子Ｓ２にオン電圧を与え、トランジスタＴ４、Ｔ５及びＴ６をオンさせる。一方、シャント回路１０１の制御端子Ｓ１にはオフ電圧を与え、トランジスタＴ１、Ｔ２及びＴ３をオフさせる。また、周波数帯域や通信モードを切り替えて他の送受信回路により送受信を行う場合には、スルー回路１０２の制御端子Ｓ２にオフ電圧を与えてトランジスタＴ４、Ｔ５及びＴ６をオフして遮断し、同時にシャント回路１０１の制御端子Ｓ１にはオン電圧を与えて端子Ｐ１に入力する高周波信号をＧＮＤへ落とす。これにより、端子Ｐ２から入力する信号を端子Ｐ１側へ伝達しないようにしている。
【０００５】
これらのトランジスタには、比較的大きな電力の高周波信号に対してオン抵抗が小さいこと、オフのときに他の帯域での送受信時の信号やアンテナから入力する妨害信号に対して信号の漏れが小さいこと、送受信時の高周波歪やＩＭＤが極力低減されること、及び比較的大きな電力の高周波信号に対して十分な耐圧がある等の特性が必要とされる。また、トランジスタの素子面積はできるだけ小さくする必要がある。
【０００６】
このようなスイッチング素子として、ＧａＡｓ半導体基板上に形成したソース領域とドレイン領域との間のチャネル領域を、ソース領域とドレイン領域との間に形成した電極領域により分割し、分割された各チャネル領域にゲート領域を形成したマルチゲートＦＥＴを適用することが考えられる。図８は、ＧａＡｓ半導体基板上に構成したミアンダマルチゲートＦＥＴの電極レイアウトを表す平面図である。櫛歯状のドレイン電極Ｄと櫛歯状のソース電極Ｓとを対向させ、対向する各櫛歯の間に所定のチャネル幅１０３を有するＦＥＴが構成されている。即ち、櫛歯状のドレイン電極Ｄの下にＮ型不純物領域からなるドレイン領域１０４と、櫛歯状のソース電極Ｓの下にＮ型不純物領域からなるソース領域１１０を形成し、このドレイン領域１０４とソース領域１１０との間に、ゲート領域１０５、Ｎ型不純物領域からなる電極領域１０６、ゲート領域１０７、電極領域１０８及びゲート領域１０９を形成し、マルチゲートＦＥＴを構成している。ソース領域１１０とドレイン領域１１６の間、及びドレイン領域１１６とソース領域１２２との間も同様に、複数のゲート領域１１１、１１３、１１５、１１７、１１９、１２１と複数のＮ型不純物領域からなる導電領域１１２、１１４、１１８、１２０が形成されている。従って、ドレイン領域１０４とソース領域１１０との間にはゲート領域１０５、１０７及び１０９の電位により制御されるトランジスタが３つ直列接続されている。他のソース領域とドレイン領域との間も同様である。そして、各ゲート領域１０５、１１５及び１１７はゲート配線Ｇ１により、また、各ゲート領域１０７、１１３及び１１９はゲート配線Ｇ２により、また、各ゲート領域１０９、１１１及び１２１はゲート配線Ｇ３により電気的に接続されている。これらのゲート配線は、直線状のチャンネル領域を蛇行して配線されている。
【０００７】
このような構成を有するマルチゲートＦＥＴは、ソース領域とドレイン領域との間のチャネル領域を電極領域により分割するので、個々のＦＥＴを形成して直列接続する場合に比較して素子面積を大幅に縮小することができる。従って、図８に示した通信機器のスルー回路１０２やシャント回路１０１に適用すれば、携帯機器等の送受信回路を極めてコンパクトに構成することができる。
【特許文献１】特開２００５−３２３０３０号公報
【特許文献２】特開２００４−３２０４３９号広報
【特許文献３】特開２０００−２７７７０３号広報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記マルチゲートＦＥＴにおいては、電極領域１０６、１０８、１１２、１１４、１１８、１２０は電気的にフローティングとなっている。特にゲート電極Ｇ１、Ｇ２、Ｇ３にオフ電圧が与えられ、直列接続するチャネル領域がオフ状態のときは、各電極領域１０６、１０８、１１２、１１４、１１８、１２０の電位は特定されない。スルー回路１０２がオン状態でシャント回路１０１がオフ状態のときに、この電極領域１０６、１０８、１１２、１１４、１１８、１２０の電位が不定となる。特に端子Ｐ１に与えられる大電力高周波信号やアンテナから入力する大きな電位に応じて、オフ状態であるシャント回路１０１の特性が変動し、高周波信号に高周波歪が発生してＩＭＤが増大した。そこで、本発明は、各電極領域の電位を安定させ、ＩＭＤを低減させることができる半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、以下の手段を講じた。
【００１０】
請求項１に係る本発明においては、ソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域との間をｍ（ｍは２以上の整数）個の小領域に分割する（ｍ−１）個の電極領域と、前記小領域のおのおのに形成されたｍ個のゲート領域とを備えるマルチゲート電界効果トランジスタが半導体層の表面近傍に複数形成され、各マルチゲート電界効果トランジスタは隣接する他のマルチゲート電界効果トランジスタとソース領域又はドレイン領域を共通にして前記表面近傍に複数直列に配置された半導体素子であって、一のマルチゲート電界効果トランジスタのソース領域が隣接する他の一のマルチゲート電界効果トランジスタのソース領域である場合に、前記一のマルチゲート電界効果トランジスタのドレイン領域から前記ソース領域に向けて第ｋ（ｋは１以上、ｍ以下の整数）番目に位置するゲート領域は、前記他の一のマルチゲート電界効果トランジスタの前記ソース領域からドレイン領域に向けて第（ｍ＋１−ｋ）番目に位置するゲート領域とゲート配線を介して電気的に接続され、前記一のマルチゲート電界効果トランジスタのドレイン領域からソース領域に向けて第ｑ（ｑは１以上、（ｍ−１）以下の整数）番目に位置する電極領域は、前記他の一のマルチゲート電界効果トランジスタの前記ソース領域からドレイン領域に向けて第（ｍ−ｑ）番目に位置する電極領域と導電性領域を介して電気的に接続されていることを特徴とする半導体素子とした。
【００１１】
請求項２に係る本発明においては、前記ソース領域、前記ドレイン領域及び前記電極領域は前記半導体層の表面近傍に形成されたＮ型不純物領域から成ることを特徴とする請求項１に記載の半導体素子とした。
【００１２】
請求項３に係る本発明においては、前記導電性領域は前記半導体層の表面近傍に形成されたＮ型不純物領域からなることを特徴とする請求項１又は請求項２に記載の半導体素子とした。
【００１３】
請求項４に係る本発明においては、前記導電性領域は、少なくともその一部が金属電極からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体素子とした。
【００１４】
請求項５に係る本発明においては、前記半導体層の表面近傍には基板バイアス用電極が形成され、前記導電性領域は前記基板バイアス用電極と抵抗を介して電気的に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子とした。
【００１５】
請求項６に係る本発明においては、高周波通信の送受信用スルー回路又はシャント回路に半導体素子からなるスイッチング素子を使用した通信機器において、前記半導体素子は、ソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域との間をｍ（ｍは２以上の整数）個の小領域に分割する（ｍ−１）個の電極領域と、前記小領域のおのおのに形成されたｍ個のゲート領域とを備えるマルチゲート電界効果トランジスタが半導体層の表面近傍に複数形成され、各マルチゲート電界効果トランジスタは隣接する他のマルチゲート電界効果トランジスタとソース領域又はドレイン領域を共通にして前記表面近傍に複数直列に配置されており、一のマルチゲート電界効果トランジスタのソース領域が隣接する他の一のマルチゲート電界効果トランジスタのソース領域である場合に、前記一のマルチゲート電界効果トランジスタのドレイン領域から前記ソース領域に向けて第ｋ（ｋは１以上、ｍ以下の整数）番目に位置するゲート領域は、前記他の一のマルチゲート電界効果トランジスタの前記ソース領域からドレイン領域に向けて第（ｍ＋１−ｋ）番目に位置するゲート領域とゲート配線を介して電気的に接続され、前記一のマルチゲート電界効果トランジスタのドレイン領域からソース領域に向けて第ｑ（ｑは１以上、（ｍ−１）以下の整数）番目に位置する電極領域は、前記他の一のマルチゲート電界効果トランジスタの前記ソース領域からドレイン領域に向けて第（ｍ−ｑ）番目に位置する電極領域と導電性領域を介して電気的に接続されていることを特徴とする通信機器とした。
【発明の効果】
【００１６】
ソース領域とドレイン領域との間を小領域に分割するための電極領域と、分割された領域のおのおのにゲート領域とを備えたマルチゲートＦＥＴを複数直列に配置し、各マルチゲートＦＥＴの対応するゲート領域をゲート配線により接続するとともに、各マルチゲートＦＥＴの対応する電極領域を導電領域により電気的に接続した。これにより、各ゲート領域間に形成された導電領域の電位が各マルチゲートＦＥＴ間において固定される。その結果、ソース領域とドレイン領域との間に与えられる電位によりインピーダンス変動が低減され、ソース領域又はドレイン領域に与えられる高周波信号により発生するＩＭＤを低減させることができるという利点を有する。
【００１７】
また、ソース領域、ドレイン領域及び電極領域をＮ型不純物領域とすることにより、電極領域を形成するのに付加工程を必要としない利点を有する。
【００１８】
また、導電性領域をＮ型不純物領域とすることにより、導電性領域を形成するのに付加工程を必要としない利点を有する。
【００１９】
また、導電性領域の一部を金属電極により構成することにより、回路設計が容易となるという利点を有する。
【００２０】
また、導電性領域と基板バイアス用電極とを抵抗を介して電気的に接続することにより、必要なバイアス電位を電極領域に与えることができ、マルチゲートＦＥＴの特性変動を更に低下させることができるという利点を有する。
【００２１】
また、上記半導体素子を高周波通信の送受信用シリーズスイッチ素子及びシャントスイッチ素子に用いることにより、送受信信号の電位によるインピーダンス変動が低減され、ＩＭＤを低減することができるという利点を有する。
【発明を実施するための最良の形態】
【００２２】
本発明に係る半導体素子は、半導体基板の表面近傍に形成されたソース領域とドレイン領域と、このソース領域とドレイン領域との間に形成された（ｍ−１）個の電極領域と、ｍ個のゲート領域とを有するマルチゲートＦＥＴを複数備えている。即ち、ソース領域とドレイン領域との間の領域は（ｍ−１）個の電極領域によりｍ個の小領域に分割され、各分割された小領域にそれぞれゲート領域が構成されている。従って、このマルチゲートＦＥＴは、電気的にはｍ個のＦＥＴが直列接続された構造を有する。
【００２３】
そして、一のマルチゲートＦＥＴと他の一のマルチゲートＦＥＴとはソース領域を共通にして互いに隣接して半導体基板上に形成されている。即ち、各マルチゲートＦＥＴのドレイン領域は共通接続する共通ソース領域を中心にして対称に直列配置されている。そして、一のマルチゲートＦＥＴのドレイン領域から共通ソース領域に向けて第ｋ番目に位置するゲート領域と、他の一のマルチゲートＦＥＴの共通ソース領域からドレイン領域に向けて第（ｍ＋１−ｋ）番目に位置するゲート領域とは、ゲート配線を介して電気的に接続されている。例えば、ゲート配線は半導体基板上で蛇行する形状を有する。同様に、一のマルチゲートＦＥＴのドレイン領域と他の一のマルチゲートＦＥＴのドレイン領域とはドレイン電極を介して電気的に接続されている。従って、一のマルチゲートＦＥＴと他の一のマルチゲートＦＥＴとは電気的には並列接続されている。
【００２４】
更に、上記各ゲート領域と同様に、一のマルチゲートＦＥＴのドレイン領域から共通ソース領域に向けて第ｑ番目に位置する電極領域と、他の一のマルチゲートＦＥＴの共通ソース領域からドレイン領域に向けて第（ｍ−ｑ）番目に位置する電極領域とは導電性領域を介して電気的に接続されている。これにより、互いに直列に配置された各マルチゲートＦＥＴの対応する各電極領域は同電位となり、任意の不安定な電位をとることが防止される。なお、上記の説明において、一のマルチゲートＦＥＴと他の一のマルチゲートＦＥＴとがドレイン領域を共通にする場合も同様である。この場合は、ソース領域をドレイン領域と読み替え、ドレイン領域をソース領域と読み替える。
【００２５】
ＦＥＴとして、Ｓｉ等の半導体基板を用いたＭＯＳ型トランジスタ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｔｒａｎｓｉｓｔｏｒ）や、ＧａＡｓ系化合物半導体を用いたＪＦＥＴ、あるいは高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）を使用することができる。
【００２６】
また、ソース領域、ドレイン領域及び電極領域はＮ型不純物領域とすることができる。同様に、隣接するマルチゲートＦＥＴの各電極領域を電気的に接続する導電性領域をＮ型不純物領域とすることができる。例えばＧａＡｓによるＪＦＥＴの場合には、ＧａＡｓからなる化合物半導体基板上にＡｌＧａＡｓからなるＮ型チャネル領域を構成し、Ｓｉをイオン注入してＮ型不純物領域であるｎ＋−ＧａＡｓ半導体層からなるソース領域、ドレイン領域、電極領域及び導電性領域とすることができる。
【００２７】
また、導電性領域の一部を金属電極として、当該金属電極に抵抗を介して基板電極と接続することができる。即ち、隣り合うマルチゲートＦＥＴの電極領域を導電性領域により電気的に接続する場合に、この導電性領域の一部又は全部を金属配線とすることができる。また、この金属配線を基板電位電極に抵抗を介して接続することができる。このように、金属配線により定電位部に接続できるので、半導体基板表面の電極レイアウトが容易となる。
【００２８】
また、上記マルチゲートＦＥＴを携帯電話等の通信機器のアンテナと送受信部との間のスルー回路及びシャント回路に使用することができる。多モードの送受信を行う通信機器においては、通信モードや通信周波数に応じて送受信回路部をスイッチング素子により切り替える。上記マルチゲートＦＥＴからなる半導体素子を適用することにより、送受信時に発生する高周波信号のＩＭＤを低減することができる。
【００２９】
以下本発明について、図面を用いて詳細に説明する。
【００３０】
図１は、本発明の実施の形態に係る半導体素子の半導体層表面の電極レイアウト図であり、図２は、図１の部分Ｘ−Ｘ’の模式的断面である。各図において、同一の部分又は機能を有する部分は同一の符号を付した。
【００３１】
図１において、半導体層の表面領域にドレイン領域３、ソース領域４、ドレイン領域５及びソース領域６が交互に直列に形成されている。ドレイン領域３とドレイン領域５とは櫛歯状のドレイン配線１により共通に接続され、同様に、ソース領域４とソース領域６も櫛歯状のソース配線２により共通に接続されている。ドレイン領域３とソース領域４との間の半導体層の表面近傍にはチャネル幅１９を有するチャネル領域が構成される。このチャネル領域には４つのゲート領域７、８、９、１０が形成される。そして、この４つのゲート領域の各間隙に３つの電極領域Ｄ１、Ｄ２、Ｄ３を形成してソース領域とドレイン領域との間の小領域であるチャネル領域を４分割している。このドレイン領域３とソース領域４との間を電極領域Ｄ１、Ｄ２、Ｄ３により４分割することにより４個のＦＥＴを直列接続したマルチゲートＦＥＴを構成している。
【００３２】
ソース領域４とドレイン領域５及びドレイン領域５とソース領域６との間にも同様にマルチゲートＦＥＴが構成されている。そして、ドレイン領域３からソース領域４に向けて第１番目のゲート領域７は、隣接するマルチゲートＦＥＴを構成するソース領域４からドレイン領域５に向けて第４番目のゲート領域１４とゲート配線Ｇ１により電気的に接続する。更に、隣接するマルチゲートＦＥＴを構成するドレイン領域５からソース領域６に向けて第１番目のゲート領域１５もゲート配線Ｇ１に接続する。同様に、ドレイン領域３からソース領域４に向けて第２番目のゲート領域８は、その隣のソース領域４からドレイン領域５に向けて第３番目のゲート領域１３とゲート配線Ｇ２を介して電気的に接続し、更にドレイン領域５からソース領域６に向けて第２番目のゲート領域１６も電気的に接続している。ゲート配線Ｇ３及びゲート配線Ｇ４についても同様である。即ち、各ゲート配線Ｇ１、Ｇ２、Ｇ３及びＧ４は、各ソース領域とドレイン領域との間を蛇行して構成されている。
【００３３】
本実施の形態においては、各ドレイン領域とソース領域との間のチャネル領域を４分割した例であるが、更に多分割して更に多数のＦＥＴを直列配置することができる。一般的に、当該チャネル領域をｍ分割した場合には、ドレイン領域からソース領域に向けて第ｋ番目に位置するゲート領域は、その隣に直列配置されたＦＥＴの第（ｍ＋１−ｋ）番目に位置するゲート領域とゲート配線を介して電気的に接続する。その次の隣のＦＥＴに対しても同様の配線とすればよい。
【００３４】
次に、ドレイン領域３からソース領域４に向けて第１番目に位置する電極領域Ｄ１は、ソース領域４からドレイン領域５に向けて第３番目に位置する電極領域と導電性領域Ｈ１を介して電気的に接続し、更にドレイン領域５からソース領域６に向けて第１番目に位置する電極領域と導電性領域Ｈ１を介して電気的に接続する。同様に、ドレイン領域３からソース領域４に向けて第２番目に位置する電極領域Ｄ２は、ソース領域４からドレイン領域５に向けて第２番目に位置する電極領域と導電性領域Ｈ２を介して電気的に接続し、更に、ドレイン領域５からソース領域６に向けて第２番目に位置する電極領域と導電性領域Ｈ２を介して電気的に接続する。導電性領域Ｈ３も同様に、ソース領域４とドレイン領域５の間の第１番目の電極領域と、更に、ドレイン領域５とソース領域６の間の第３番目の電極領域に導電性領域Ｈ３を介して電気的に接続している。
【００３５】
一般的に、当該チャネル領域をｍ分割した場合には、ドレイン領域からソース領域に向けて第ｑ番目に位置する電極領域は、その隣に直列配置されたＦＥＴの第（ｍ−ｑ）番目に位置する電極領域と導電性領域を介して電気的に接続する。その次の隣のＦＥＴに対しても同様の構成とすればよい。
【００３６】
従って、この半導体素子は、ドレイン領域３とソース領域４により構成されるマルチゲートＦＥＴと、ソース領域４とドレイン領域５により構成されるマルチゲートＦＥＴと、ドレイン領域５とソース領域６により構成されるマルチゲートＦＥＴとが電気的に並列接続した構成となる。そして各マルチゲートＦＥＴを構成する電極領域Ｄ１、Ｄ２、Ｄ３は各トランジスタ間において同電位となる構成を有する。
【００３７】
図２は、ＧａＡｓ化合物半導体によるＪＦＥＴを構成する場合について、図１に示す部分Ｘ−Ｘ’の模式的断面図である。ＧａＡｓからなる半導体基板２０の表面領域にｎ−ＧａＡｓからなるチャネル領域２１を形成する。このチャネル領域２１に例えばＳｉを不純物としてドープしたＮ型不純物領域であるｎ＋−ＧａＡｓからなるドレイン領域３、ソース領域４及び電極領域Ｄ１、Ｄ２、Ｄ３を形成する。更に、このｎ＋−ＧａＡｓ層は図１において示す導電性領域Ｈ１、Ｈ２、Ｈ３を形成する。ドレイン領域３及びソース領域４の上にはＴｉ＼Ｐｔ＼Ａｕからなるドレイン配線１及びソース配線２が形成される。またチャネル領域２１に例えばＺｎイオンを高濃度でドープしたｐ型半導体であるゲート領域７、８、９、１０を構成し、その上にメタルのゲート配線Ｇ１、Ｇ２、Ｇ３、Ｇ４を形成する。なお、ゲート領域７、８、９、１０を構成しないでメタルからなるゲート配線のみを形成してもよい。メタル配線を直接チャネル領域に形成した場合には、当該メタルとチャネル領域からなるｎ−ＧａＡｓ半導体層との間のビルドイン電位は小さくなる。
【００３８】
このＪＦＥＴは、ゲート配線Ｇ１〜Ｇ４に閾値電圧以上の電圧を与えることにより、ドレイン領域３とソース領域４とはチャネル領域２１を介して導通する。各電極領域Ｄ１〜Ｄ３はドレイン領域３とソース領域４との間の電位をとる。ゲート配線Ｇ１〜Ｇ４に閾値電圧以下の電位を与えることにより、チャネル領域２１の空乏層が拡大してピンチオフ状態となり、４分割された各チャネル領域２１の導通は遮断される。各電極領域Ｄ１〜Ｄ３は隣接するマルチゲートＦＥＴの対応する電極領域と導電性領域Ｈ１〜Ｈ３を介して電気的に接続されている。そのため各マルチゲートＦＥＴ相互間において対応する電極領域の電位は一定となる。
【００３９】
なお、上記実施の形態においてはＪＦＥＴについて説明したが、これをＭＯＳＦＥＴによりマルチゲートＦＥＴを構成することができる。半導体基板２０としてシリコン単結晶基板を用いる。半導体基板２０の表面領域をｐ型半導体層とし、Ｎ型不純物領域であるｎ＋半導体層からなるドレイン領域３及びソース領域４を形成する。ドレイン領域３とソース領域４との間にｎ＋半導体層からなる電極領域を形成してドレイン領域３とソース領域４との間に構成されるチャネル領域２１を分割する。各分割されたチャネル領域２１の上にゲート絶縁膜を介してゲート配線Ｇ１〜Ｇ４を形成する。
【００４０】
図３は、ＧａＡｓ化合物半導体によるＨＥＭＴを構成する場合について、図１に示す部分Ｘ−Ｘ’の模式的断面図である。高抵抗のＧａＡｓ半導体基板３０の上に、高純度Ｉ−ＧａＡｓからなる半導体層３１、その上にｎ−ＡｌＧａＡｓからなる電子注入層３２がエピタキシャル成長により積層形成する。その上に例えばＳｉイオン等を不純物としてドーピングしたＮ型不純物領域であるｎ＋半導体層が選択的に形成し、ドレイン領域３、ソース領域４、電極領域Ｄ１、Ｄ２、Ｄ３及び図１に示す導電性領域Ｈ１、Ｈ２、Ｈ３を構成する。また、電子注入層３２の上にはｐ型不純物領域からなるゲート領域７、８、９、１０を選択的に形成し、その上にメタルからなるゲート配線Ｇ１、Ｇ２、Ｇ３、Ｇ４を形成する。ゲート領域７〜１０に逆バイアスの電位を与えることにより、電子注入層３２と半導体層３１との間の半導体層３１の界面近傍にチャネルが形成される。ＨＥＭＴは、高移動度、高応答速度、低雑音のトランジスタ特性を有する。
【００４１】
なお、上記実施の形態において、導電性領域Ｈ１、Ｈ２、Ｈ３を図１に示すようにマルチゲートＦＥＴを形成した領域の左下端部や右上端部に集約して配置し、各導電性領域を図示しない基板バイアス用電極に抵抗を介して接続することができる。基板バイアスはとしては、ドレイン配線１とソース配線２に抵抗を介して電気的に接続させて、ドレイン領域３とソース領域４に与えられる電位の中間の電位が印加されるようにする。これにより、電極領域Ｄ１〜Ｄ３の電位が固定される。その結果、特にマルチゲートＦＥＴがオフ状態のときに電極領域Ｄ１〜Ｄ３が任意の電位をとることがなく、ドレイン配線１又はソース配線２に高電圧の高周波信号が印加された場合であっても、トランジスタ特性、例えばインピーダンス特性の変動を低減させ、ＩＭＤを低下させることができる。
【００４２】
図４は、本発明の他の実施の形態に係る半導体素子の半導体層表面の電極レイアウト図である。同一の部分又は同一の機能の部分には同一の符号を付した。
【００４３】
図４において、ドレイン領域３とソース領域４及びソース領域４とドレイン領域５との間にはチャネル幅１９のマルチゲートＦＥＴを構成している。ドレイン領域３、５の上にはドレイン配線１を積層して形成し、図示しない領域において互いに電気的に接続している。ソース領域４の上にはソース配線２を積層して形成している。ドレイン領域３とソース領域４の間にはゲート領域７、８、９、１０を形成し、ソース領域４とドレイン領域５との間にも同様に形成している。すでに図１において説明したと同様に、ドレイン領域３とソース領域４との間の各ゲート領域７、８、９、１０は、ソース領域４を中心にして対称の位置に形成された各ゲート領域とゲート配線Ｇ１、Ｇ２、Ｇ３、Ｇ４を介してそれぞれ電気的に接続している。
【００４４】
また、ドレイン領域３とソース領域４との間の各ゲート領域に挟まれるようにして、電極領域Ｄ１、Ｄ２、Ｄ３を形成している。ソース領域４とドレイン領域５との間にも同様に電極領域を形成している。また、電極領域Ｄ１は導電性領域Ｈ１と電気的に接続され、同様に、電極領域Ｄ２及び電極領域Ｄ３はそれぞれ導電性領域Ｈ２及び導電性領域Ｈ３と電気的に接続している。ソース領域４とドレイン領域５との間の各電極領域も同様に導電性領域Ｈ３、Ｈ４、Ｈ５とそれぞれ接続している。そして、導電性領域Ｈ１は金属電極Ｍ１とコンタクト部Ｃ１を介して電気的に接続し、更に金属電極Ｍ１と導電性領域Ｈ５もコンタクト部Ｃ８を介して電気的に接続している。更に、金属電極Ｍ１は基板バイアス用電極４０と導電膜Ｍａ、コンタクト部Ｃ１及びＣ２を介して電気的に接続している。導電性領域Ｈ２は金属電極Ｍ２とコンタクト部Ｃ３により電気的に接続し、更に金属電極Ｍ２は導電性領域Ｈ４とコンタクト部Ｃ７を介して電気的に接続している。更に、金属電極Ｍ２は基板バイアス用電極４０と導電膜Ｍｂ、コンタクト部Ｃ３及びＣ４を介して電気的に接続している。また、導電性領域Ｈ３は、基板バイアス用電極４０と導電膜Ｍｃ、コンタクト部Ｃ５及びＣ６を介して電気的に接続している。
【００４５】
導電膜Ｍａ、Ｍｂ、Ｍｃを介して、各ゲート領域間に形成した電極領域の電位を固定することができる。特にマルチゲートＦＥＴがオフ状態のときに各電極領域の電位が固定されるため、ソース領域４やドレイン領域３、５に大きな電位の信号が印加された場合でも、この信号によるマルチゲートＦＥＴの特性変動を抑制することができ、高周波信号に対するＩＭＤを低減させることができる。
【００４６】
図５は、図４に示したレイアウト図において、部分Ｙ−Ｙ’の模式的断面図である。同一の部分又は機能を有する部分は同一の符号により表す。
【００４７】
マルチゲートＦＥＴとしてＪＦＥＴを用いた場合について説明する。ＧａＡｓからなる半導体基板２０の上に、Ｓｉイオン等を高濃度にドープしてＮ型不純物領域であるｎ＋−ＧａＡｓからなるｎ＋半導体層５０を形成する。ｎ＋半導体層５０の一部はチャネル領域２１（図２を参照）を分割する電極領域Ｄ２と導電性領域Ｈ２とを構成する。半導体基板２０の表面には基板電位を与えるための基板バイアス用電極４０を形成している。ｎ＋半導体層５０、半導体基板２０及び基板バイアス用電極４０の上にはシリコン窒化膜などからなる第１層間絶縁膜５１を形成している。第１層間絶縁膜の上にはゲート配線Ｇ１及びＧ２を形成し、その上にシリコン窒化膜等からなる第２層間絶縁膜５２を形成している。第２層間絶縁膜の上には金属電極Ｍ１を形成する。このように構成すれば、基板バイアス用電極４０に近接する領域において電極領域Ｄ１、Ｄ２、Ｄ３と電気的に接続することができるため、半導体層上のレイアウト設計の自由度を確保することができる。なお、導電膜Ｍａ、Ｍｂ、Ｍｃは、金属材料や半導体膜を堆積して形成することができる。また、これらの導電膜に抵抗を付与して抵抗素子として機能させることができる。
【００４８】
図６（ａ）は、本発明の実施の形態に係る携帯電話等の通信機器における送受信部６０を表す回路図であり、図６（ｂ）は、図６（ａ）の通信機器のスイッチ回路部６２に含まれるスイッチＳＷ１、ＳＷ２又はＳＷ３を構成するスイッチ素子７０の回路図である。図６（ａ）において、送受信部６０は、アンテナ６１と、通信方式を切り替えるスイッチ回路部６２と、送受信回路部６３とから構成されている。例えば、送受信方式をＧＳＭ（ｇｌｏｂａｌ  ｓｙｓｔｅｍ  ｆｏｒ  ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式や他の方式からＷＣＤＭＡ（ｗｉｄｅ  ｃｏｄｅ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅ  ａｃｃｅｓｓ）方式に切り替える場合には、スイッチング回路のスイッチＳＷ１、ＳＷ２をオフにし、ＳＷ３をオンする。アンテナ６１が受信した受信信号は、スイッチＳＷ３を介してＤｕｐｌｅｘｅｒ６４により分別されて低ノイズアンプ６５へ入力される。一方送信信号はパワーアンプ６６により増幅されてＤｕｐｌｅｘｅｒ６４、ＳＷ３を介してアンテナ６１から送信される。
【００４９】
図６（ｂ）において、端子Ｐ１がアンテナ６１側に接続し、端子Ｐ２をＤｕｐｌｅｘｅｒ６４側に接続する。スイッチ素子７０は、シャント回路７１とスルー回路７２を備えており、それぞれマルチゲートＦＥＴ１及びマルチゲートＦＥＴＴ２により構成されている。各マルチゲートＦＥＴＴ１、Ｔ２は、図１〜図５を用いて既に説明したように、ソース領域とドレイン領域との間に複数のゲート領域を備え、この複数のゲート領域間に電極領域を備えている。そして、隣り合ったマルチゲートＦＥＴが複数直列に配置され、各マルチゲートＦＥＴのゲート領域及び電極領域は蛇行するゲート配線及び導電性領域によりそれぞれ互いに電気的に接続されている。
【００５０】
より具体的には、マルチゲートＦＥＴＴ１は、４つのゲート領域を備えている。各ゲート領域は抵抗Ｒ６、Ｒ７、Ｒ８、Ｒ９を介して制御端子Ｓ１に接続する。また、各ゲート領域の間に形成された電極領域は抵抗Ｒ２、Ｒ３、Ｒ４を介して基板バイアス用の端子Ｂ１に接続している。また、基板バイアス用端子は端子Ｐ２と抵抗Ｒ１を介して、また、抵抗Ｒ５を介してＧＮＤに接続している。マルチゲートＦＥＴＴ２は、基本的にマルチゲートＦＥＴＴ１と同一の構成を有している。即ち、４つのゲート領域を備え、各ゲート領域は抵抗Ｒ１５、Ｒ１６、Ｒ１７、Ｒ１８を介して制御端子Ｓ２に接続する。また、各ゲート領域の間に形成された電極領域は抵抗Ｒ１１、Ｒ１２、Ｒ１３を介して基板バイアス用の端子Ｂ２に接続している。そして、抵抗Ｒ１０を介して端子Ｐ１に、抵抗Ｒ１４を介して端子Ｐ２に接続している。
【００５１】
例えばＷＣＤＭＡ方式により通信を行う場合には、スイッチＳＷ１、ＳＷ２をオフにし、スイッチＳＷ３をオンにする。この場合に、シャント回路７１をオフにし、スルー回路７２をオンして端子Ｐ１と端子Ｐ２を導通させる。即ち、制御端子Ｓ１にマルチゲートＦＥＴＴ１の閾値電圧以下のオフ電圧を印加し、制御端子Ｓ２に閾値電圧以上のオン電圧を印加する。送受信時の高周波信号が端子Ｐ１及び端子Ｐ２に与えられるが、マルチゲートＦＥＴＴ１の電極領域は各抵抗Ｒ２〜Ｒ４により所定の電位が与えられて安定化されている。そのため、端子Ｐ２に与えられる高電圧の高周波信号により、ＦＥＴのインピーダンス特性が変動してＩＭＤを上昇させることを防止することができる。
【００５２】
なお、上記図６においてドレイン領域とソース領域とを３分割した例について説明したが、これに限定されず、チャネル領域を２分割、あるいは更に多分割することができる。また、ゲート配線は蛇行する配線形状の例について説明したが、これに限定されるものではなく、例えば絶縁膜を介してチャネル領域の上や、ドレイン電極側或いはソース電極側の一方向側から接続するようにしてもよい。
【図面の簡単な説明】
【００５３】
【図１】本実施の形態に係る半導体素子の半導体表面の電極レイアウト図である。
【図２】ＪＦＥＴを構成した場合の図１の部分Ｘ−Ｘ’の模式的断面図である。
【図３】ＨＥＭＴを構成した場合の図１の部分Ｘ−Ｘ’の模式的断面図である。
【図４】本実施の形態に係る半導体素子の半導体表面の電極レイアウト図である。
【図５】図４で示した部分Ｙ−Ｙ’の模式的断面図である。
【図６】本実施の形態に係る通信機器の送受信部の回路図、及び、スイッチ素子の回路図である。
【図７】従来公知の通信機器に用いられるスイッチ素子の回路図である。
【図８】従来公知のマルチゲートＦＥＴの平面図である。
【符号の説明】
【００５４】
１  ドレイン配線
２  ソース配線
３、５  ドレイン領域
４、６  ソース領域
８  チャネル領域
７、８、９、１０、１１、１２、１３、１４、１５、１６、１７、１８  ゲート領域
２０  半導体基板
２１  チャネル領域
Ｄ１、Ｄ２、Ｄ３  電極領域
Ｈ１、Ｈ２、Ｈ３、Ｈ４、Ｈ５  導電性領域
Ｇ１、Ｇ２、Ｇ３、Ｇ４  ゲート配線
Ｍ１、Ｍ２  金属電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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