(57)【要約】【課題】動作速度および信号差を維持したまま、セルサイズを縮小しかつ電極間の短絡を防止することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１の方向に延在する半導体層３１と、半導体層内に設けられたソース層Ｓ、ドレイン層Ｄ、および、ボディＢと、第１の方向に延在するビット線ＢＬと、ボディの第１の側面ＳＦ１に第１のゲート絶縁膜ＧＤ１を介して設けられた第１のゲート電極ＧＥ１と、第１の方向へ延在し、第１のゲート電極の底部に接続され、第１のゲート電極と同一材料で一体形成された第１のゲート線ＧＬ１と、第１の側面の反対側にあるボディの第２の側面ＳＦ２に設けられ第２のゲート絶縁膜ＧＤ２を介して設けられた第２のゲート電極ＧＥ２と、第１の方向に対して交差する第２の方向へ延在し、第２のゲート電極の上部に接続され、第２のゲート電極と同一材料で一体形成された第２のゲート線ＷＬとを備える。【選択図】図２
2008306172.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板の上方に設けられ第１の方向に延在する半導体層と、
前記半導体層内に設けられたソース層と、
前記半導体層内に設けられたドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディと、
前記ドレイン層に接続され、前記第１の方向に延在するビット線と、
前記ボディの第１の側面に設けられた第１のゲート絶縁膜と、
前記ボディの前記第１の側面に前記第１のゲート絶縁膜を介して設けられた第１のゲート電極と、
前記第１の方向へ延在し、前記第１のゲート電極の底部に接続され、前記第１のゲート電極と同一材料で一体形成された第１のゲート線と、
前記第１の側面の反対側にある前記ボディの第２の側面に設けられた第２のゲート絶縁膜と、
前記ボディの前記第２の側面に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極とは絶縁された第２のゲート電極と、
前記第１の方向に対して交差する第２の方向へ延在し、前記第２のゲート電極の上部に接続され、前記第２のゲート電極と同一材料で一体形成された第２のゲート線とを備えた半導体記憶装置。
【請求項２】
支持基板と、
前記支持基板の上方に設けられ第１の方向に延在する半導体層と、
前記半導体層内に設けられたソース層と、
前記半導体層内に設けられたドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディと、
前記ドレイン層に接続され、前記第１の方向に延在するビット線と、
前記ボディの第１の側面に設けられた第１のゲート絶縁膜と、
前記ボディの前記第１の側面に前記第１のゲート絶縁膜を介して設けられ、支持基板に接続された第１のゲート電極と、
前記第１の側面の反対側にある前記ボディの第２の側面に設けられた第２のゲート絶縁膜と、
前記ボディの前記第２の側面に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極とは絶縁された第２のゲート電極と、
前記第１の方向に対して交差する第２の方向へ延在し、前記第２のゲート電極の上部に接続され、前記第２のゲート電極と同一材料で一体形成された第２のゲート線とを備えた半導体記憶装置。
【請求項３】
支持基板と、
前記支持基板の上方に設けられ第１の方向に延在する半導体層と、
前記半導体層内に設けられたソース層と、
前記半導体層内に設けられたドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディと、
前記ドレイン層に接続され、前記第１の方向に延在するビット線と、
前記ボディの第１の側面に設けられた第１のゲート絶縁膜と、
前記ボディの前記第１の側面に前記第１のゲート絶縁膜を介して設けられ、第１の部分と第２の部分を含む第１のゲート電極と、
前記第１の側面の反対側にある前記ボディの第２の側面に設けられた第２のゲート絶縁膜と、
前記ボディの前記第２の側面に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極とは絶縁された第２のゲート電極と、
前記第１の方向に対して交差する第２の方向へ延在し、前記第２のゲート電極の上部に接続され、前記第２のゲート電極と同一材料で一体形成された第２のゲート線とを備え、
前記第１の部分は前記第２ゲート線の下方に形成され、前記第１の方向を向く２つの側面を有し、前記第２の部分は前記第1の部分の上面よりも低い上面を有することを特徴とする半導体記憶装置。
【請求項４】
前記半導体層は複数並列して設けられており、
隣接する前記半導体層の前記第１の側面は、この隣接する前記半導体層間の第１の溝において互いに対向しており、
隣接する前記半導体層の前記第２の側面は、この隣接する前記半導体層間の第２の溝において互いに対向しており、
前記第１の溝および前記第２の溝は前記第２に方向に向かって交互に現れることを特徴とする請求項１から請求項３に記載の半導体記憶装置。
【請求項５】
前記ボディの底面の前記第１方向に沿った幅は、前記ボディの上面の前記第１方向に沿った幅よりも長いことを特徴とする請求項１から請求項３に記載の半導体記憶装置。
【請求項６】
支持基板の上方の半導体層に形成されたソース層と、前記半導体層に形成されたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディとを含む複数のメモリセルを備えた半導体記憶装置の製造方法であって、
前記支持基板の上方の前記半導体層をエッチングすることによって、第１の方向に延伸する複数の第１の溝を形成し、
前記第１の溝の側面に第１のゲート電極材料を形成し、
隣接する前記第１の溝間の前記半導体層をエッチングすることによって、前記第１の方向に延伸する第２の溝を形成し、これにより前記第１の溝と前記第２の溝との間にＦｉｎ型半導体層を形成し、
前記第２の溝内、および、前記Ｆｉｎ型半導体層の上方に第２のゲート電極材料を堆積し、
前記第１のゲート電極材料をエッチングすることによって、前記ボディの第１の側面に設けられた第１のゲート電極を形成し、
前記第１のゲート電極材料のエッチングと同一マスクを用いて前記第２のゲート電極材料をエッチングすることによって、前記第１の側面とは反対側の前記ボディの第２の側面に設けられた第２のゲート電極を形成し、かつ、前記第２のゲート電極の上部に接続され、前記第１の方向に対して交差する第２の方向へ延在する第２のゲート線を形成することを具備する半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に係り、例えば、Ｆｉｎ型ＦＢＣ（Floating Body Cell）メモリおよびその製造方法に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ（Capacitor）型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリがある。ＦＢＣメモリは、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）で構成されている。ＦＢＣメモリは、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
近年、完全空乏型（Fully Depleted）ＦＢＣ（以下、ＦＤ−ＦＢＣという）が開発されている。メモリ装置が微細化されるに従い、ＦＤ−ＦＢＣのゲート長はますます小さくなる。ゲート長が小さくなると、データ“０”を格納するメモリセル（以下、“０”セル）とデータ“１”を格納するメモリセル（以下、“１”セル）との閾値電圧差が小さくなる。これは、データを識別するために必要な信号差の低下につながる。
【０００４】
これに対処するために、Ｆｉｎ型ＦＥＴを用いたＦＢＣメモリが開発されている。しかし、従来のＦｉｎ型ＦＢＣでは、ワード線をゲート電極に接続するためにコンタクト領域が必要である。従って、コンタクトホールとＳＯＩ層との間に距離的な余裕（マージン）がある程度必要となる。このようなＦＢＣをマトリクス状に配列した場合、ユニットセルのサイズ（セルサイズ）が大きくなってしまう。
【０００５】
また、特開２００７−１８５８８号公報（特許文献１）の図１２では、プレート電極がプレート線と一体に形成されているので、プレートコンタクトは形成されていない。しかし、プレート線をＳＯＩ層（ドレイン層）に隣接して形成すると、プレート電極とドレインとの間の寄生容量が増大する。プレート電極とドレインとの間の寄生容量の増大は、ＦＢＣの動作速度の低下および消費電力の増大を招致する。さらに、プレート線をＳＯＩ層（ソース層およびドレイン層）に隣接して形成すると、プレート電極とソース層またはドレイン層とが短絡するおそれがある。一方、プレート線をＳＯＩ層から離間して形成すると、ＦＢＣのセルサイズが大きくなってしまう。
【特許文献１】特開２００７−１８５８８号公報（図１０、図１２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
動作速度およびデータの信号差を維持したまま、メモリセルのサイズを縮小し、かつ、電極間の短絡を防止することができる半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、支持基板と、前記支持基板の上方に設けられ第１の方向に延在する半導体層と、前記半導体層内に設けられたソース層と、前記半導体層内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディと、前記ドレイン層に接続され、前記第１の方向に延在するビット線と、前記ボディの第１の側面に設けられた第１のゲート絶縁膜と、前記ボディの前記第１の側面に前記第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第１の方向へ延在し、前記第１のゲート電極の底部に接続され、前記第１のゲート電極と同一材料で一体形成された第１のゲート線と、前記第１の側面の反対側にある前記ボディの第２の側面に設けられた第２のゲート絶縁膜と、前記ボディの前記第２の側面に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極とは絶縁された第２のゲート電極と、前記第１の方向に対して交差する第２の方向へ延在し、前記第２のゲート電極の上部に接続され、前記第２のゲート電極と同一材料で一体形成された第２のゲート線とを備えている。
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、支持基板と、前記支持基板の上方に設けられ第１の方向に延在する半導体層と、前記半導体層内に設けられたソース層と、前記半導体層内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディと、前記ドレイン層に接続され、前記第１の方向に延在するビット線と、前記ボディの第１の側面に設けられた第１のゲート絶縁膜と、前記ボディの前記第１の側面に前記第１のゲート絶縁膜を介して設けられ、支持基板に接続された第１のゲート電極と、前記第１の側面の反対側にある前記ボディの第２の側面に設けられた第２のゲート絶縁膜と、前記ボディの前記第２の側面に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極とは絶縁された第２のゲート電極と、前記第１の方向に対して交差する第２の方向へ延在し、前記第２のゲート電極の上部に接続され、前記第２のゲート電極と同一材料で一体形成された第２のゲート線とを備えている。
【０００９】
本発明に係る実施形態に従った半導体記憶装置は、支持基板と、前記支持基板の上方に設けられ第１の方向に延在する半導体層と、前記半導体層内に設けられたソース層と、前記半導体層内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディと、前記ドレイン層に接続され、前記第１の方向に延在するビット線と、前記ボディの第１の側面に設けられた第１のゲート絶縁膜と、前記ボディの前記第１の側面に前記第１のゲート絶縁膜を介して設けられ、第１の部分と第２の部分を含む第１のゲート電極と、前記第１の側面の反対側にある前記ボディの第２の側面に設けられた第２のゲート絶縁膜と、前記ボディの前記第２の側面に前記第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極とは絶縁された第２のゲート電極と、前記第１の方向に対して交差する第２の方向へ延在し、前記第２のゲート電極の上部に接続され、前記第２のゲート電極と同一材料で一体形成された第２のゲート線とを備え、
前記第１の部分は前記第２ゲート線の下方に形成され、前記第１の方向を向く２つの側面を有し、前記第２の部分は前記第1の部分の上面よりも低い上面を有することを特徴とする。
【００１０】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、支持基板の上方の半導体層に形成されたソース層と、前記半導体層に形成されたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層内に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディとを含む複数のメモリセルを備えた半導体記憶装置の製造方法であって、
前記支持基板の上方の前記半導体層をエッチングすることによって、第１の方向に延伸する複数の第１の溝を形成し、前記第１の溝の側面に第１のゲート電極材料を形成し、隣接する前記第１の溝間の前記半導体層をエッチングすることによって、前記第１の方向に延伸する第２の溝を形成し、これにより前記第１の溝と前記第２の溝との間にＦｉｎ型半導体層を形成し、前記第２の溝内、および、前記Ｆｉｎ型半導体層の上方に第２のゲート電極材料を堆積し、前記第１のゲート電極材料をエッチングすることによって、前記ボディの第１の側面に設けられた第１のゲート電極を形成し、前記第１のゲート電極材料のエッチングと同一マスクを用いて前記第２のゲート電極材料をエッチングすることによって、前記第１の側面とは反対側の前記ボディの第２の側面に設けられた第２のゲート電極を形成し、かつ、前記第２のゲート電極の上部に接続され、前記第１の方向に対して交差する第２の方向へ延在する第２のゲート線を形成することを具備する。
【発明の効果】
【００１１】
本発明による半導体記憶装置およびその製造方法は、動作速度およびデータの信号差を維持したまま、メモリセルのサイズを縮小し、かつ、電極間の短絡を防止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＤ−ＦＢＣメモリ（以下単に、ＦＢＣメモリ）の配線を示す平面図である。複数のビット線ＢＬは、ストライプ状に設けられており、第１の方向としてのカラム方向へ延在している。ビット線ＢＬは、ビット線コンタクトＢＬＣを介してメモリセルＭＣのドレイン層に接続されている。ワード線ＷＬは、カラム方向に対して直交する第２の方向としてロウ方向へ延在している。第２のゲート線としてのワード線ＷＬは、メモリセルＭＣの第２のゲート電極ＧＥ２（図２参照）に接続されている。各メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交差点に配置されている。多数のメモリセルＭＣが、マトリクス状に配置されることによってメモリセルアレイを構成している。ソース線ＳＬは、ワード線ＷＬと同様にロウ方向へ延在している。ソース線ＳＬは、ソース線コンタクトＳＬＣを介してソース層へ接続されている。
【００１４】
ここで、ワード線ＷＬにコンタクトが形成されていない点、および、プレート線およびプレート線コンタクトが図１に示す平面に現れていない点に注意されたい。これにより、ワード線ＷＬとソース線コンタクトＳＬＣ（またはビット線コンタクトＢＬＣ）との間の距離Ｄは、非常に小さくすることができる。ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣにセルフアラインコンタクトを採用した場合には、距離Ｄはほぼゼロにすることができる。この場合、ユニットセルＵＣのサイズは４Ｆ２に縮小することができる。Ｆ（Ｆｅａｔｕｒｅ  Ｓｉｚｅ）は、ある世代のリソグラフィ技術によって形成可能なレジストパターンの最小線幅を意味する。
【００１５】
図２は、第１の実施形態によるＦＢＣメモリの第１および第２のゲート電極ＧＥ１およびＧＥ２の構成を示す平面図である。図２は、図１よりも下層平面を示している。
【００１６】
Ｆｉｎ型半導体層３１が、ビット線ＢＬの下方に、カラム方向に延在するように設けられている。複数のＦｉｎ型半導体３１は、ストライプ状に設けられている。ｎ型ソース層Ｓは、ソース線ＳＬの下方のＦｉｎ型半導体層３１内に設けられている。ｎ型ドレイン層Ｄは、ビット線ＢＬの下方のＦｉｎ型半導体層３１内に設けられている。ｐ−型ボディＢは、ソース層Ｓとドレイン層Ｄとの間のＦｉｎ型半導体層３1内に設けられている。ボディＢは、ワード線ＷＬの下方に設けられている。ボディＢの第１の側面には第１のゲート絶縁膜ＧＤ１が設けられている。第１の側面とは反対側のボディＢの第２の側面には、第２のゲート絶縁膜ＧＤ２が設けられている。ｐ型ボディＢは、ｎ型ソース層Ｓ、ｎ型ドレイン層Ｄ、第１のゲート絶縁膜ＧＤ１、第２のゲート絶縁膜ＧＤ２、並びに、ＢＯＸ層２０（図３参照）によって周囲を囲まれており、電気的に浮遊状態である。メモリセルＭＣは、ボディＢに電荷を蓄積し、あるいは、ボディＢから電荷を放出することによってデータを記憶する。例えば、メモリセルＭＣが図２に示すようにｎ型ＭＩＳＦＥＴ（Metal-Insulator Semiconductor Field Effect Transistor）で構成されている場合、メモリセルＭＣは、ボディＢにホールを蓄積し、あるいは、この蓄積されたホールをボディＢから放出することによってデータを記憶する。尚、ＦＣＤ−ＦＢＣでは、ボディＢは、必ずしもｐ型である必要はなく、真性半導体であってもよい。
【００１７】
第１のゲート電極ＧＥ１が、ボディＢの第１の側面に第１のゲート絶縁膜ＧＤ１を介して設けられている。カラム方向に配列された複数の第１のゲート電極ＧＥ１は、図２の破線で示す第１のゲート線ＧＬ１によって接続されている。第１のゲート線ＧＬ１は、第１のゲート電極ＧＥ１の底部に接続され、カラム方向に延在している。第１のゲート電極ＧＥ１および第１のゲート線ＧＬ１は、例えば、それぞれプレート電極およびプレート線である。
【００１８】
第２のゲート電極ＧＥ２が、ボディＢの第２の側面に第２のゲート絶縁膜ＧＤ２を介して設けられている。ロウ方向に配列された複数の第２のゲート電極ＧＥ２は、図１に示すワード線ＷＬによって接続されている。第２のゲート電極ＧＥ２およびワード線ＷＬは、第２１のゲート電極ＧＥ１および第１のゲート線ＧＬ１と電気的に絶縁されており、それぞれに対して異なる電位を印加することができる。尚、第２のゲート電極ＧＥ２およびワード線ＷＬは、後述するように一体形成されているので、第２のゲート電極ＧＥ２とワード線ＷＬとの間にコンタクトは設けられていない。
【００１９】
隣接するＦｉｎ型半導体層３1のそれぞれの第１の側面は対向しており、隣接するＦｉｎ型半導体層31のそれぞれの第２の側面も対向している。第１の側面が対向するＦｉｎ間の溝を第１の溝とし、第２の側面が対向するＦｉｎ間の溝を第２の溝とすると、第１の溝と第２の溝は、ともにカラム方向へ延伸しており、ロウ方向に向かって交互に現れる。第１のゲート電極ＧＥ１および第１のゲート線ＧＬ１は、第１の溝内に形成される。第２のゲート電極ＧＥ２およびワード線ＷＬは、その第２の溝内に形成される。
【００２０】
図３は、図２の３−３線（Ｆｉｎ型半導体層３１）に沿った断面図である。図３に示すように、メモリセルＭＣは、Ｆｉｎ型半導体層３１に形成されている。Ｆｉｎ型半導体層３１は、埋込み絶縁膜（ＢＯＸ（Buried Oxide）層）２０上に設けられている。ＢＯＸ層２０は、支持基板１０上（あるいは支持基板に形成されたＮウェル上）に設けられている。
【００２１】
Ｆｉｎ型半導体層３１には、ソース層Ｓ、ドレイン層ＤおよびボディＢが、Ｓ、Ｂ、Ｄ、Ｂ、Ｓ、Ｂ、Ｄ、Ｂ・・・の順に形成されている。チャネルはボディＢの側面に形成されるため、ボディＢの上面上にはゲート絶縁膜よりも厚いＳｉＮスペーサ３３が設けられている。ワード線ＷＬがＳｉＮスペーサ３３内に埋め込まれている。
【００２２】
シリサイド層３５がワード線抵抗を低下させるためにワード線ＷＬ上に設けられている。さらに、ＳｉＮストッパ３７がシリサイド層３５およびＳｉＮスペーサ３３を被覆するように設けられている。シリサイド層３５は、コンタクト抵抗を低減させるためにソース層Ｓおよびドレイン層Ｄの表面にも形成されている。
【００２３】
ソース線コンタクトＳＬＣは、ソース層Ｓ上のシリサイド層３５とソース線ＳＬとの間に接続されている。ビット線コンタクトＢＬＣは、ドレイン層Ｄ上のシリサイド層３５とビット線ＢＬとの間に接続されている。ソース線ＳＬおよびビット線ＢＬの周囲は、層間絶縁膜ＩＬＤによって充填されている。
【００２４】
図４は、図２の４−４線（第２の溝）に沿った断面図である。図４には、第２のゲート電極ＧＥ２およびワード線ＷＬが現れている。第２のゲート電極ＧＥ２は、ボディＢに対応して設けられ、ボディＢの第２の側面の全体を被覆するように第２の溝内に充填されている。第２ゲート電極ＧＥ２は第１の方向（図４の左右方向）を向く２つの側面ＳＦ２１、ＳＦ２２を有する。第２のゲート電極ＧＥ２の上部には、ワード線ＷＬが第２の方向（図４の紙面に向かう方向）に延在している。第２のゲート電極ＧＥ２およびワード線ＷＬは、同一材料（例えば、ポリシリコンまたはシリサイド）で一体形成されている。従って、第２のゲート電極ＧＥ２とワード線ＷＬとの境界は破線で示されている。第２のゲート電極ＧＥ２およびワード線ＷＬの側面は、ＳｉＮスペーサ３３で被覆されている。
【００２５】
図５は、図２の５−５線（第１の溝）に沿った断面図である。図５には、第１のゲート電極ＧＥ１および第１のゲート線ＧＬ１が現れている。第１のゲート電極ＧＥ１は第１の部分と第２の部分を含み、本実施形態では第１の部分を単に第１ゲート電極ＧＥ１と呼び、第２の部分を第１ゲート線ＧＬ１と呼ぶ場合もある。第１のゲート電極ＧＥ１の第１の部分は、ボディＢの第１の側面に沿って設けられており、ボディＢの第１の側面の全体を被覆している。第１ゲート電極ＧＥ１の第１の部分は、第１の方向（図５の左右方向）を向く２つの側面ＳＦ１１、ＳＦ１２を有する。前記２つの側面の間の距離はワード線ＷＬの第１方向に沿った長さと等しい。これは第１の溝に第１のゲート電極材料を埋め込み、ワード線ＷＬ以外の領域の第１のゲート電極材料をエッチングによって部分的に除去することによって、第１のゲート電極ＧＥ１の第１の部分が形成されるためである。第１のゲート電極ＧＥ１の第１の部分の下部には、第１のゲート線ＧＬ１（第２の部分）が第１の方向に延在している。第２の部分の上面ＴＦ１２は第1の部分の上面ＴＦ１１より低い。第１のゲート電極ＧＥ１および第１のゲート線ＧＬ１は、同一材料（例えば、ポリシリコンまたはシリサイド）で一体形成されている。従って、第１のゲート電極ＧＥ１と第１のゲート線ＧＬ１との境界は破線で示されている。素子分離部ＳＴＩ（Shallow Trench Isolation）の一部が第１のゲート電極ＧＥ１上にあり、この素子分離部ＳＴＩの一部が、ワード線ＷＬと第１のゲート電極ＧＥ１とを絶縁している。第１のゲート電極ＧＥ１およびワード線ＷＬの側面は、ＳｉＮスペーサ３３で被覆されている。
【００２６】
図６は、図２の６−６線（ソース線ＳＬ）に沿った断面図である。ソース線ＳＬは、ソース線コンタクトＳＬＣを介してソース層Ｓ上のシリサイド層３５に接続されている。Ｆｉｎ型半導体層３１の第１の側面ＳＦ１および第２の側面ＳＦ２は、ＳｉＮスペーサ３３で被覆されている。
【００２７】
第１のゲート線ＧＬ１は、第１の側面ＳＦ１に設けられたＳｉＮスペーサ３３の下に設けられている。よって、第１のゲート線ＧＬ１の上面ＴＦ１２は、ＢＯＸ層２０の上面よりも低い位置に形成されている。換言すると、第１のゲート線ＧＬ１の上面ＴＦ１２は、Ｆｉｎ型半導体層３１（ソース層Ｓ）の底面よりも低い位置にある。これにより、図６に示すように、第１のゲート線ＧＬ１は、Ｆｉｎ型半導体層３１（ソース層Ｓ）の第１の側面に面していない。また、第１のゲート電極ＧＥ１の第１の部分は、ボディＢにおける第１の側面にのみ面しており、ソース層Ｓにおける第１の側面には面していない。これは、ドレイン層Ｄについても同様のことが言える。即ち、図示しないが、第１のゲート線ＧＬ１の上面ＴＦ１２はドレイン層Ｄの底面よりも低い位置にある。従って、第１のゲート線ＧＬ１は、Ｆｉｎ型半導体層３１（ドレイン層Ｄ）の第１の側面に面していない。また、第１のゲート電極ＧＥ１の第１の部分は、ボディＢには面しているものの、ドレイン層Ｄには面していない。これにより、第１のゲート電極ＧＥ１とドレイン層Ｄとの間の寄生容量が増大しない。その結果、ＦＢＣの高速動作が維持され、その消費電力が低く維持される。尚、本実施形態では、第１のゲート線ＧＬ１と支持基板１０との間には、シリコン酸化膜３８が形成されている。これにより、第１のゲート電極ＧＥ１は、支持基板１０と電気的に分離しており、支持基板１０の電位とは独立した電位を第１のゲート電極ＧＥ１に印加することができる。また、第１のゲート電極ＧＥ１とソース層Ｓとの間の寄生容量も小さいので、ソース電位を駆動させる場合であってもＦＢＣの高速動作は維持される。
【００２８】
さらに、第１のゲート線ＧＬ１の上面ＴＦ１２の高さがＦｉｎ型半導体層３１の底面よりも低い位置にあることによって、第１のゲート線ＧＬ１が、ソース線コンタクトＳＬＣやビット線コンタクトＢＬＣを介してソース層Ｓまたはドレイン層Ｄと短絡することを防止することができる。また、第１のゲート線ＧＬ１の上面ＴＦ１２をＦｉｎ型半導体層３１の底面より低くすることによって、第１のゲート線ＧＬ１とＦｉｎ型半導体層３１とを離間させる必要が無い。従って、本実施形態は、ゲート−ソース間容量およびゲート−ドレイン間容量の増大を抑制し、第１のゲート線ＧＬ１とソース層Ｓまたはドレイン層Ｄとの短絡を防止し、尚且つ、ユニットセルＵＣのサイズを縮小することができる。
【００２９】
図７は、図２の７−７線（ワード線ＷＬ）に沿った断面図である。図７には、第１のゲート電極ＧＥ１の第１の部分、第２のゲート電極ＧＥ２およびボディＢの断面が現れている。第２のゲート電極ＧＥ２は、第２の溝Ｔ２のうちボディＢの第２の側面ＳＦ２が対向する領域に充填されており、第２のゲート絶縁膜ＧＤ２を介してボディＢの第２の側面ＳＦ２に面している。第２のゲート電極ＧＥ２は、隣接する２つのボディＢに対して共通に設けられている。さらに、第２のゲート電極ＧＥ２はワード線ＷＬから下方に向かって延伸している。換言すれば、ワード線ＷＬは、第２のゲート電極ＧＥ２の上部に接続されている。ワード線ＷＬは、ボディＢの上方を通過してロウ方向へ延伸し、隣接する複数の第２のゲート電極ＧＥ２を接続しているが、ボディＢと絶縁状態を維持している。
【００３０】
図５および図７を参照すると、第１のゲート線ＧＬ１は第１のゲート電極ＧＥ１と一体形成されカラム方向に延伸し、ワード線ＷＬは第２のゲート電極ＧＥ２と一体形成されロウ方向に延伸していることが分かる。また、第１のゲート線ＧＬ１およびワード線ＷＬは、互いに直交する方向へ延伸しており、かつ、高さの異なる層で形成されている。よって、第１のゲート線ＧＬ１およびワード線ＷＬは、互いに接触することなく延在することができる。すなわち、第１のゲート線ＧＬ１および第１のゲート電極ＧＥ１は、ワード線ＷＬおよび第２のゲート電極ＧＥ２から電気的に分離された状態に形成することができる。これにより、コンタクトホールやコンタクトプラグは、第１のゲート線ＧＬ１と第１のゲート電極ＧＥ１との間、並びに、ワード線ＷＬと第２のゲート電極ＧＥ２との間には不要となる。つまり、本実施形態では、ワード線コンタクトおよびプレート線コンタクトが不要となる。その結果、上述の通り、図１で示した距離Ｄを小さくすることができる。
【００３１】
図３に示すように、本実施形態において、ワード線ＷＬは、Ｆｉｎ型半導体層３１の延伸方向（カラム方向）に対して直交するロウ方向に延伸している。よって、カラム方向に隣接するメモリセルＭＣがビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣを共有化してもワード線を共有しないので、その隣接するメモリセルＭＣ間においてデータ書込み／読出しの選択性が確保される。よって、隣接するメモリセルＭＣがビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣを共有することができるので、セルサイズをさらに小さくすることができる。
【００３２】
本実施形態において、第１のゲート電極ＧＥ１がボディＢの第１の側面の全面を被覆するように設けられている。つまり、ワード線ＷＬの下方において第１ゲート電極ＧＥ１の上面ＴＦ１１はボディＢの上面より高い。これにより、第１のゲート電極ＧＥ１とボディＢとの間の容量が大きくなるので、“１”セルと“０”セルとの閾値電圧差が大きくなる。
【００３３】
一般に、ＦＤ−ＦＢＣの閾値電圧は、ボディ領域Ｂ内の不純物濃度には依存せず、第１のゲート電極ＧＥ１および第２のゲート電極ＧＥ２がボディＢに与える電位によって決定される。ボディＢ内の不純物濃度を低下させることは、接合リーク電流の低減および閾値電圧のばらつきの抑制に効果がある。従って、ボディＢ内の不純物濃度を低下させ、かつ、第１の側面ＳＦ１と第２の側面ＳＦ２との間の厚み（Ｆｉｎ型半導体層３１の厚み）を薄くすることによって、リーク電流および閾値電圧のばらつきを抑制し、かつ、“１”セルと“０”セルとの閾値電圧差ΔＶｔｈを増大させることができる。
【００３４】
Ｆｉｎ型ＦＥＴは、ボディＢの側面にチャネルを形成する。従って、セルサイズが縮小され、ボディＢの上面の面積が小さくなった場合でも、ボディＢの高さは小さくする必要がない。ボディＢの高さを一定に保持しながらソース−ドレイン間隔（ゲート長、あるいはチャネル長）を狭くすれば、ドレイン電流は増大する。データの識別は、実際には、“０”セルと“１”セルとのドレイン電流差によって行う。よって、ＦｉｎＦＥＴでは、“０”セルと“１”セルとの信号差を容易に維持することができる。
【００３５】
ボディＢとプレート電極が対向する面積が減少するとボディＢに蓄積されるホール数が減少する。ホール数が減少すると、“０”セルと“１”セルの閾値電圧のメモリセルＭＣ間におけるばらつきが大きくなるといった問題が生じる。しかしＦｉｎ型ＦＥＴでは、セルサイズが縮小され、ソース−ドレイン間隔が狭くなった場合には、ボディＢ（Ｆｉｎ型半導体層３１）を高くすれば、ボディＢの側面の面積は一定に保持され得る。従ってボディＢに蓄積されるホール数を容易に維持することができる。
【００３６】
本実施形態による第１のゲート線ＧＬ１は、カラムごとに分離して設けられている。これにより、第１のゲート電極ＧＥ１の電位をカラムごとに独立して制御することができる。勿論、全カラムの第１のゲート電極ＧＥ１に共通の電圧を与えてもよい。
【００３７】
第２の方向におけるＦｉｎ型半導体層３１の厚みＴ（図６参照）は、例えば、０．５Ｆであり、Ｆより小さく形成されている。このように、厚みＴを薄くすることによって、“１”セルと“０”セルとの信号差が増大する。後述の製造方法で説明するように、本実施形態の厚みＴは、リソグラフィによって決定されるものではなく、スペーサの膜厚によって決定されるものである。従って、本実施形態は、Ｆｉｎ型半導体層３１を微細化するために、高精度なリソグラフィ工程を必要としない。
【００３８】
メモリセルＭＣの動作の具体例を説明する。メモリセルＭＣはＮ型ＭＩＳＦＥＴであるとする。ボディＢに蓄積されたホールが多い状態をデータ“１”とし、ホールが少ない状態をデータ“０”と定義する。第１のゲート電極ＧＥ１および第１のゲート線ＧＬ１をそれぞれプレート電極およびプレート線とする。
【００３９】
データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソース電圧はグランドＧＮＤ（０Ｖ）である。プレート電圧は、例えば、−３Ｖに維持する。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。プレート電極は、プレート電極が対向するボディＢの表面にポテンシャルウェルを形成することによって、ボディＢ内にホールを蓄積する役目を果たす。ＦＤ−ＦＢＣでは、プレート電圧が０Ｖ付近ではボディＢの表面に蓄積可能なホールの量が少ないため、“０”セルと“１”セルの閾値電圧差が小さい。負側に大きくしたプレート電圧においては、ボディＢの表面により多くのホールが蓄積されることが可能な状態となり、閾値電圧差が増大する。
【００４０】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディＢ−ドレインＤ間のｐｎ接合が大きく順方向にバイアスされる。ボディＢに蓄積されていたホールはドレインＤへ排出され、データ“０”がメモリセルＭＣに記憶される。
【００４１】
データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディＢに蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまう危険性があるからである。
【００４２】
次に、本実施形態によるＦＢＣメモリの製造方法を説明する。図８から図１１は、図７に対応する断面に相当する。まず、ＳＯＩ基板を準備する。ＳＯＩ基板は、シリコンからなる支持基板１０と、支持基板１０上に設けられたＢＯＸ層２０と、ＢＯＸ層２０上に設けられたＳＯＩ層３０とからなる。ＢＯＸ層２０は、シリコン酸化膜からなり、約１５０ｎｍの厚みを有する。ＳＯＩ層３０はシリコン単結晶からなり、約３００ｎｍの厚みを有する。後述するように、ＳＯＩ層３０は、加工後、Ｆｉｎ型半導体層３１となる。
【００４３】
次に、図８に示すように、ＳＯＩ層３０上にシリコン酸化膜４１を形成する。シリコン酸化膜４１上にＳｉＮマスク４３を堆積する。ＳｉＮマスク４３を第１の溝Ｔ１のパターンに加工する。ＳｉＮマスク４３をマスクとして用いて、ＲＩＥ（Reactive Ion Etching）でＳＯＩ層３０およびＢＯＸ層２０をエッチングする。これにより、カラム方向に延伸する第１の溝Ｔ１がストライプ状に形成される。この工程において、Ｆｉｎ型半導体層の第１の側面ＳＦ１が形成される。第１の溝Ｔ１は、２本のビット線に対して１本形成されている。
【００４４】
次に、図９に示すように、第１のゲート絶縁膜ＧＤ１をＳＯＩ層３０の側面に形成する。第１のゲート絶縁膜ＧＤ１は、例えば、シリコン酸化膜、ＯＮＯ膜、または、ハフニウムシリケートのような高誘電体からなる。このとき、露出された支持基板１０の表面上にも絶縁膜３８が形成される。絶縁膜３８は、第１のゲート電極ＧＥ１を支持基板１０から絶縁する。
【００４５】
第１のゲート電極材料４０を第１の溝Ｔ１の内面およびＳｉＮマスク４３上に堆積する。第１のゲート電極材料４０は、例えば、Ｎ型のドープトポリシリコンである。第１のゲート電極材料を異方性エッチングでエッチバックすることによって、第１の溝Ｔ１の側面のみに第１のゲート電極材料４０を残存させる。これにより、図９（Ａ）に示すように、第１のゲート電極材料４０が加工される。このとき、第１のゲート電極材料４０は、ＳＯＩ層３０の上面から底面まで第１の側面ＳＦ１の全体を被覆するように形成する。図９（Ｂ）に示すようにＳＯＩ層３０の底部が角張っていると、電界がその角に集中し、第１のゲート電極ＧＥ１とボディＢとの間の耐圧が低下する。本実施形態では、図９（Ｃ）に示すように、ＳＯＩ層３０の底部は丸みを帯びるように形成する。これにより電界の集中を緩和し、第１のゲート電極ＧＥ１とボディＢとのリーク電流を抑制することができる。
【００４６】
次に、第１の溝Ｔ１内およびＳｉＮマスク４３上にシリコン酸化膜かなるＳＴＩ材料５０を堆積する。続いて、ＣＭＰ（Chemical Mechanical Polishing）を用いて、ＳｉＮマスク４３上のＳＴＩ材料５０を研磨する。さらに、熱燐酸溶液を用いてＳｉＮマスク４３を除去することによって、図１０に示す構造が得られる。
【００４７】
次に、図１１に示すように、ＳＴＩ材料５０および第１のゲート電極材料４０の側面にＳｉＮスペーサ６０を形成する。このとき、Ｆよりも薄いシリコン窒化膜を全面に堆積し、このシリコン窒化膜を異方性エッチングでエッチバックする。これにより、ＳＴＩ材料５０および第１のゲート電極材料４０の側面のみにＳｉＮスペーサ６０を残存させる。ＳｉＮスペーサ６０のロウ方向の幅（厚み）は、Ｆよりも小さいＴである。続いて、ＳｉＮスペーサ６０およびＳＴＩ材料５０をマスクとして用いて、ＳＯＩ層３０を異方的にエッチングする。これにより、第１の方向に延伸する第２の溝Ｔ２が、隣接する２つの第１の溝Ｔ１間に形成される。これとともに、厚みＴ（＜Ｆ）を有するＦｉｎ型半導体層３１が第１の溝Ｔ１と第２の溝Ｔ２との間に形成される。このとき、Ｆｉｎ型半導体層３１の第２の側面ＳＦ２が形成される。このように、Ｆｉｎ型半導体層３１の厚みＴは、ＳｉＮスペーサ６０の厚みＴによって決定される。これにより、リソグラフィ技術を用いることなく、Ｆｉｎ型半導体層３１の厚みをＦよりも小さくすることができる。
【００４８】
次に、図１２に示すように、第２の側面ＳＦ２に第２のゲート絶縁膜ＧＤ２を形成する。第２のゲート絶縁膜ＧＤ２の材料は、第１のゲート絶縁膜ＧＤ１のそれと同様でよい。次に、第２の溝Ｔ２内、および、Ｆｉｎ型半導体層３１の上方に第２のゲート電極材料６２を堆積する。第２のゲート電極材料６２は、例えば、Ｎ型のドープトポリシリコンである。
【００４９】
続いて、シリコン窒化膜を第２のゲート電極材料６２上に堆積し、このシリコン窒化膜をワード線ＷＬのパターンに加工する。これにより、図１２に示すＳｉＮキャップ７０が形成される。ＳｉＮキャップ７０をマスクとして用いて、第２のゲート電極材料６２をエッチングする。このとき、ワード線ＷＬ以外の領域では、図１３に示すように第２のゲート電極材料６２は、その上面がＳＴＩ材料５０の上面とＦｉｎ型半導体層３１の上面との間の高さレベルになるようにエッチングされる。代表的には、第２のゲート電極材料６２の上面の高さＨ２は、第１のゲート電極ＧＥ１の上面の高さＨ１とほぼ同じレベルである。尚、図１３は、ロウ方向に沿った断面であるが、ワード線ＷＬ以外の部分を切断した断面である。ワード線ＷＬに沿った断面は、依然として図１２に示す断面と同様である。この工程で、ワード線ＷＬが形成される。ワード線ＷＬを示すために、図１４（Ａ）〜図１４（Ｃ）にカラム方向の断面を示す。図１４（Ａ）〜図１４（Ｃ）は、それぞれ図１２のＡ−Ａ線に沿った断面、Ｂ−Ｂ線に沿った断面、および、Ｃ−Ｃ線に沿った断面を示している。図１４（Ａ）および図１４（Ｃ）に示すように、ＳＴＩ材料５０およびＳｉＮスペーサ６０上には、ワード線ＷＬが形成されている。図１４（Ｂ）に示すように、第２の溝Ｔ２内のワード線ＷＬ以外の領域では、第２のゲート電極材料６２の上面は、高さＨ２までエッチングされている。
【００５０】
次に、ＳｉＮキャップ７０およびＳｉＮスペーサ６０を残存させたまま、ＳＴＩ材料５０を、第１のゲート電極材料４０の上面が露出するまでエッチングする。
【００５１】
続いて、ＳｉＮキャップ７０およびＳｉＮスペーサ６０をマスクとして用いて、第１のゲート電極材料４０および第２のゲート電極材料６２を異方的にエッチングする。第１のゲート電極材料４０の上面は露出されているので、第１のゲート電極材料４０も、第２のゲート電極材料６２とともにエッチングされる。これにより、図１５〜図１７に示すように、第１のゲート電極ＧＥ１および第２のゲート電極ＧＥ２がそれぞれ第１の側面ＳＦ１および第２の側面ＳＦ２に形成される。図１５〜図１７（Ｃ）は、それぞれ図１２〜図１４（Ｃ）に続く断面図である。ワード線ＷＬはＳｉＮキャップ７０によって被覆されているので、図１５に示す断面は、図１２に示す断面と実質的に変わらない。しかし、図１６に示すように、ワード線ＷＬ以外の領域では、第２のゲート電極材料６２が全部除去されている。これにより、ロウごとに分離された複数のワード線ＷＬおよび第２のゲート電極ＧＥ２が形成される（図１７（Ａ）参照）。また、ワード線ＷＬ以外の領域では、第１のゲート電極材料４０は、図１６に示すように、ＢＯＸ層２０の上面（Ｆｉｎ型半導体層３１の底面）よりも低いレベルまでエッチングされている。これにより、第１のゲート線ＧＬ１がＦｉｎ型半導体層３１に面しないように形成される。第１のゲート線ＧＬ１がＦｉｎ型半導体層３１に面しないので、第１のゲート線ＧＬ１は、ソース層Ｓまたはドレイン層Ｄに接触せず、かつ、ゲート−ソース間容量およびゲート−ドレイン間容量を増大させない。
【００５２】
図１７（Ａ）〜図１７（Ｃ）は、カラム方向の断面であり、それぞれ図１５のＡ−Ａ線に沿った断面、Ｂ−Ｂ線に沿った断面、および、Ｃ−Ｃ線に沿った断面を示している。図１７（Ａ）および図１７（Ｃ）に示すように、ワード線ＷＬは、Ｆｉｎ型半導体層３１および第１のゲート電極ＧＥ１から離間している。図１７（Ｂ）に示すように、ワード線ＷＬは、第２のゲート電極ＧＥ２の上部に接続されている。第２のゲート電極ＧＥ２は、ロウごとに分離されている。図１７（Ｃ）に示すように、第１のゲート線ＧＬ１は、第１のゲート電極ＧＥ１の底部に接続されている。
【００５３】
図１５および図１７（Ｃ）から分かるように、ワード線ＷＬは、Ｆｉｎ型半導体層３１の上方をロウ方向に延伸し、第１のゲート線ＧＬ１はＦｉｎ型半導体層３１の下方をカラム方向へ延伸している。また図１７（Ｂ）と図１７（Ｃ）から分かるように、第２ゲート電極ＧＥ２の第１の方向を向く２つの側面ＳＦ２１、ＳＦ２２の位置と第１のゲート電極ＧＥ１の第１の方向を向く２つの側面ＳＦ１１、ＳＦ１２の位置は一致している。このように、本実施形態では、同一のマスク（ＳｉＮスペーサ６０およびＳｉＮキャップ７０）を用いて、第１のゲート電極ＧＥ１、第１のゲート線ＧＬ１、第２のゲート電極ＧＥ２およびワード線ＷＬを自己整合的に形成することができる。その結果、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２の形成位置のずれに起因する閾値電圧のばらつきが抑制される。
【００５４】
従来のＦｉｎ型ＭＩＳＦＥＴの製造方法は、Ｆｉｎ型半導体層を形成し、Ｆｉｎ型半導体層の２つの側面に同時にゲート絶縁膜を形成し、ゲート電極材料を堆積し、ゲート電極のパターニング（つまりゲート電極の異方性エッチング）を行う、という工程からなる。従来の製造方法では、２つの側面のゲート絶縁膜は同一の材料、膜厚によって形成されるため、データ保持時間といったメモリセル特性が十分ではなかった。さらに２つの側面のゲート電極が同一の材料、同一の形状を有することを余儀なくされるため、２つの電極に異なる電圧を与えられるようにしながらセルサイズを小さくすることができなかった。
【００５５】
一方、本実施形態に従う製造方法では、第１の溝を形成して第１の側面を露出させ、第１のゲート絶縁膜と第１のゲート電極材料を第１の溝内に充填する工程と、第２の溝を形成して第２の側面を露出させ、第２のゲート絶縁膜と第２のゲート電極材料を第２の溝内に充填する工程と、ワード線ＷＬのパターンを有する同一マスク（ＳｉＮキャップ７０）を用いて第１のゲート電極材料と第２のゲート電極材料をパターニングする。その結果、メモリセルは膜厚の異なる第１のゲート絶縁膜と第２のゲート絶縁膜を備えることができる。またメモリセルは材料や形状の異なる第１のゲート電極と第２のゲート電極を備えることもできる。３ｎｍから６ｎｍといった比較的薄い膜厚を有する第２のゲート絶縁膜を用いることにより、大きなドレイン電流が得られる。また１０ｎｍから２０ｎｍといった比較的厚い膜厚を有する第１のゲート絶縁膜を用いることにより、データ保持時における電界を小さくして、長いデータ保持時間が得られる。また第１のゲート電極ＧＥ１をＰ型ポリシリコンによって形成することで、より小さい負のプレート電圧でボディＢの表面に多くのホールが蓄積可能な状態が実現されるので、大きな負のプレート電圧を生成するための回路とその回路の駆動が不要となる。このように、本実施形態の製造方法は、メモリセルが第１のゲート電極ＧＥ１と第２のゲート電極ＧＥ２のそれぞれにとって最適な構造を有することを可能とする。
【００５６】
次に、図１６の矢印Ｉｍｐで示す斜め方向からＮ型不純物をイオン注入し、または、プラズマドーピングを行う。不純物をＦｉｎ型半導体層３１の側面から導入することによって、Ｆｉｎ型半導体層３１内のソース・ドレイン領域にエクステンション層を形成する。このとき、ボディＢの第１の側面および第２の側面は、それぞれ第１のゲート電極ＧＥ１および第２のゲート電極ＧＥ２で被覆されている。よって、不純物は、ボディＢには注入されない。より厳密に述べれば、第１のゲート電極ＧＥ１および第２のゲート電極ＧＥ２で被覆されているためにＮ型不純物が導入されないＦｉｎ型半導体層３１内の領域がボディＢとなる。第１のゲート電極ＧＥ１および第２のゲート電極ＧＥ２の位置に対して、ボディＢが自己整合的に形成される。
【００５７】
次に、Ｆｉｎ型半導体層３１上のＳｉＮスペーサ６０およびワード線ＷＬ上のＳｉＮキャップ７０を除去する。続いて、図１８〜図２０（Ｃ）に示すように、ＳｉＮスペーサ３３を形成する。図１８〜図２０（Ｃ）は、それぞれ図１５〜図１７（Ｃ）に続く断面である。図２０（Ａ）〜図２０（Ｃ）は、カラム方向の断面であり、それぞれ図１８のＡ−Ａ線に沿った断面、Ｂ−Ｂ線に沿った断面、および、Ｃ−Ｃ線に沿った断面を示している。ＳｉＮスペーサ３３は、Ｆｉｎ型半導体層３１のうちソース・ドレイン領域の側面、ワード線ＷＬの側面および底面、第２のゲート電極ＧＥ２の側面、第１のゲート電極ＧＥ１の側面および第１のゲート線ＧＬ１の上面を被覆するように形成される。
【００５８】
次に、図１９の矢印Ｉｍｐ２で示すように、Ｆｉｎ型半導体層３１の上面から不純物を導入する。これにより、ソース層Ｓおよびドレイン層Ｄの高濃度領域が形成される。高濃度領域の不純物濃度は、エクステンション層の不純物濃度よりも高い。
【００５９】
次に、図２１（Ａ）から図２２に示すように、ワード線ＷＬおよびソース・ドレイン層の表面にシリサイド層３５を形成する。図２１（Ａ）および図２１（Ｂ）は、それぞれ図１８および図１９に続く断面図である。図２２は、図２０のＡ−Ａ線に沿った断面図である。薄膜ＳｉＮストッパ３７および層間絶縁膜ＩＬＤを順次堆積してＣＭＰによって平坦化を行う。次に、ソース線コンタクトおよびビット線コンタクトを形成するために層間絶縁膜にコンタクトホールＣＨを形成する。コンタクトホールＣＨの形成には、まず、層間絶縁膜ＩＬＤをＳｉＮストッパ３７の上面までエッチングする。このとき、シリコン酸化膜は、シリコン窒化膜に対して選択性がよいため、コンタクトホール内の層間絶縁膜ＩＬＤを充分にオーバーエッチングし、取り除くことができる。続いて、層間絶縁膜ＩＬＤをマスクとして用いて、薄膜ＳｉＮストッパ３７をエッチングする。これにより、コンタクトホールＣＨが形成される。
【００６０】
コンタクトホールＣＨの開口径は、Ｆｉｎ型半導体層３１の幅（厚み）Ｔよりも大きい。しかし、第１のゲート線ＧＬ１は、Ｆｉｎ型半導体層３１よりも低い位置に形成されているので、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣは、第１のゲート線ＧＬ１に接触しない。
【００６１】
コンタクトホールＣＨ内にタングステン等の金属材料を埋め込むことによりコンタクトプラグを形成する。次に、銅やアルミ、タングステンなどの金属材料によりソース線ＳＬを形成する。このとき、ビット線コンタクトＢＬＣの下部プラグと上部プラグとを接続するための中間層をソース線ＳＬと同じ金属材料で形成する。層間絶縁膜ＩＬＤをさらに堆積した後、ビット線コンタクトＢＬＣの上部プラグを形成する。その後、ビット線ＢＬの形成を行う。このようにして、図１から図７に示したＦＢＣメモリが完成する。
【００６２】
（第２の実施形態）
図２３は、第２の実施形態によるＦＢＣメモリの平面図である。図２４は、図２３の２４−２４線に沿った断面図である。図２５は、図２３の２５−２５線に沿った断面図である。図２６は、図２３の２６−２６線に沿った断面図である。図２７は、図２３の２７−２７線に沿った断面図である。
【００６３】
第２の実施形態では、図２３および図２７に示すように第１のゲート電極ＧＥ１が隣接する２つのカラムに共有されている。即ち、第１のゲート電極ＧＥ１が第１の溝においてＦｉｎ型半導体層３１ごとに分離されておらず、第１の溝内で接続されている。
【００６４】
図２５に示すように、第１ゲート電極ＧＥ１は第１の方向（図２５の左右方向）を向く２つの側面ＳＦ１１、ＳＦ１２を有する。前記２つの側面間の距離はワード線ＷＬの第１方向に沿った長さにほぼ等しい。これは第１の溝に第１のゲート電極材料を埋め込み、ワード線ＷＬ以外の領域において第１のゲート電極材料を異方性エッチングによって完全に除去することによって、第１のゲート電極ＧＥ１が形成されるためである。第１の実施形態と違い、ワード線ＷＬの側壁にスペーサを形成して上記エッチングをおこなっているため、ワード線ＷＬの長さより前記２つの側面ＳＦ１１、ＳＦ１２の間の距離はスペーサの厚みの分だけ長い。しかしワード線ＷＬの端部の位置と２つの側面ＳＦ１１、ＳＦ１２の位置はスペーサにより自己整合的に形成されている。第１実施形態とのもう１つの違いは、第１の実施形態では、ワード線ＷＬ以外の領域における第１のゲート電極ＧＥ１が部分的に残存している点が、本実施形態では残存していない点である。
【００６５】
図２５および図２７に示すように、実施形態では支持基板１０（Ｎウェル）が実施形態１における第１のゲート線の役割を果たす、すなわち、第１のゲート電極ＧＥ１は、ＢＯＸ層２０を貫通して支持基板１０（Ｎウェル）に接続されている。よって、全カラムにおける第１のゲート電極ＧＥ１の電位は支持基板１０（Ｎウェル）を介して共通に制御される。第１のゲート電極ＧＥ１をＮウェルで共通に制御することによって、第１のゲート線は不要となる。一方、ワード線ＷＬは、第1の実施形態と同様に、第２のゲート電極ＧＥ２と一体形成されロウ方向に延伸している。支持基板１０（Ｎウェル）とワード線ＷＬは高さの異なる層で形成されているので、Ｆｉｎ状半導体層３１の側面に形成される第１のゲート電極ＧＥ１と第２のゲート電極ＧＥ２とは互いに電気的に分離された状態に容易に形成することができる。これにより、コンタクトホールやコンタクトプラグは、支持基板１０（Ｎウェル）と第１のゲート電極ＧＥ１との間、並びに、ワード線ＷＬと第２のゲート電極ＧＥ２との間には不要となる。つまり、本実施形態においても、ワード線コンタクトおよびプレート線コンタクトが不要となる。その結果、図１で示した距離Ｄを小さくすることができる。
【００６６】
さらに、第２の実施形態では、図２４および図２６に示すようにコンタクトプラグがＦｉｎ型半導体層３１を通過してＢＯＸ層２０まで達している。これにより、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣは、それぞれソース層Ｓの側面およびドレイン層Ｄの側面において接触している。
【００６７】
図２４では、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣがそれぞれソース層Ｓおよびドレイン層Ｄの領域のＦｉｎ型半導体層３１を貫通している。ソース層Ｓおよびドレイン層Ｄの側面には、シリサイド層３５が形成さている。ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣは、シリサイド層３５を介してソース層Ｓおよびドレイン層Ｄにそれぞれ接続されている。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００６８】
一般に、隣接する複数のメモリセルＭＣがドレイン層Ｄまたはソース層Ｓを共有する場合、ボディＢからのホールがドレイン層Ｄまたはソース層Ｓを通過して隣接するメモリセルに流れ込む場合がある。これは、バイポーラディスターブと呼ばれている。
【００６９】
第２の実施形態では、隣接する複数のメモリセルＭＣがドレイン層Ｄまたはソース層Ｓを共有している。しかし、タングステンなどの金属材料からなるソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣが、隣接するソース層Ｓ間および隣接するドレイン層Ｄ間に介在している。シリコンと金属との接触面では少数キャリア密度が０になるため、第２の実施形態ではバイポーラディスターブが抑制される。
【００７０】
ソース層Ｓおよびドレイン層ＤはＦｉｎ形状を有するので、ソース層Ｓおよびドレイン層Ｄの側面面積は、それらの上面面積よりも大きい。よって、第２の実施形態では、ソース線コンタクトＳＬＣとソース層Ｓとの接触面積およびビット線コンタクトＢＬＣとドレイン層Ｄとの接触面積がより大きくなる。その結果、コンタクト抵抗を低下させることができる。
【００７１】
図２６に示すように、本実施形態ではソース線ＳＬに沿った断面において、第１のゲート線ＧＬ１の代わりにプレート電圧を供給する支持基板１０（Ｎウェル）の上に、第１のゲート電極ＧＥ１および第１のゲート線ＧＬ１は残存していない。支持基板１０（Ｎウェル）の上面は、ＢＯＸ層２０の上面よりも低い位置に形成されている。これは、図２５に示したように、ワード線ＷＬの下方に第１のゲート電極材料が残存し、ソース線ＳＬの下方において第１のゲート電極材料が完全に除去されるように、第１のゲート電極ＧＥ１が形成されていることによる。これは、ドレイン層Ｄについても同様のことが言える。即ち、図示しないが、複数のドレイン層Ｄに沿った断面において、支持基板１０の上に、第１のゲート電極ＧＥ１および第１のゲート線ＧＬ１は残存していない。支持基板１０の上面は、ＢＯＸ層２０の上面よりも低い位置に形成されている。これにより、第１のゲート電極ＧＥ１およびそれにプレート電圧を供給する支持基板１０（Ｎウェル）とドレイン層Ｄとの間の寄生容量が、第１の実施形態におけるそれよりも小さい。その結果、ＦＢＣの高速動作が維持され、かつ、その消費電力が低く維持される。
【００７２】
さらに、第１のゲート電極ＧＥ１にプレート電圧を供給するための支持基板１０の上面がＦｉｎ型半導体層３１の底面よりも低い位置にあることによって、支持基板１０が、ソース線コンタクトＳＬＣやビット線コンタクトＢＬＣを介してソース層Ｓまたはドレイン層Ｄと短絡することを防止することができる。また、支持基板１０からプレート電圧を供給することによって、第１のゲート線ＧＬ１とＦｉｎ型半導体層３１とを離間させる必要が無い。ユニットセルＵＣのサイズを縮小することができる。
【００７３】
第２の実施形態によるＦＢＣメモリの製造方法を説明する。図８に示す構造を形成した後、図２８に示すように、ＳＯＩ層３０の第１の側面ＳＦ１に第１のゲート絶縁膜ＧＤ１を形成する。これと同時に、露出された支持基板１０の表面上にも絶縁膜３８が形成される。次に、第１のゲート電極材料４０を第１の溝Ｔ１の内面およびＳｉＮマスク４３上に堆積する。このとき、第１のゲート電極材料４０は、第１の溝Ｔ１の開口を塞がないように薄く堆積される。第１のゲート電極材料４０を異方性エッチングでエッチバックすることによって、第１の溝Ｔ１の側面のみに第１のゲート電極材料４０を残存させる。
【００７４】
次に、フッ化アンモニウムによって支持基板１０上に形成された絶縁膜３８を除去する。続いて、第１のゲート電極材料４０を第１の溝Ｔ１を充填するように堆積し、この第１のゲート電極材料４０をエッチバックする。このとき、図２９に示すように第１のゲート電極材料４０の上面Ｈ１０は、ＳＯＩ層３０の上面Ｈ１１よりも高い。次に、ＳＴＩ材料５０を堆積した後、ＳＴＩ材料５０をＳｉＮマスク４３の上面レベルまでエッチバックする。ＳｉＮマスク４３を除去することによって、図２９に示す構造が得られる。
【００７５】
次に、第１の実施形態と同様に、第２の溝が形成される。これにより、図３０に示すように、Ｆｉｎ型半導体層３１が形成される。Ｆｉｎ型半導体層３１の第２の側面ＳＦ２には、第２のゲート絶縁膜ＧＤ２が形成される。
【００７６】
次に、図３１に示すように、第２のゲート電極材料６２が、第２の溝Ｔ２内およびＦｉｎ型半導体層３１の上方に堆積される。続いて、第２のゲート電極材料６２上にＳｉＮキャップ７０が堆積される。
【００７７】
第１の実施形態と同様に、ＳｉＮキャップ７０は、ワード線ＷＬのパターンに加工される。しかし、第２の実施形態では、ＳｉＮキャップ７０をマスクとして用いて、第２のゲート電極材料６２のみをエッチングする。これは、第２の実施形態ではＦｉｎ型半導体層３１の第２の側面ＳＦ２から不純物を導入する工程と第１の側面ＳＦ１から不純物を導入する工程を分け、あるいは、第１のゲート電極の第１の方向に沿った長さと第２のゲート電極の第１の方向に沿った長さを独立に調整するためである。
【００７８】
図３１は、ロウ方向に沿った断面である。ワード線ＷＬをより明確に示すために、図３２（Ａ）〜図３２（Ｃ）にカラム方向の断面を示す。図３２（Ａ）〜図３２（Ｃ）は、それぞれ図３１のＡ−Ａ線に沿った断面、Ｂ−Ｂ線に沿った断面、および、Ｃ−Ｃ線に沿った断面を示している。図３２（Ａ）および図３２（Ｃ）に示すように、ＳＴＩ材料５０およびＳｉＮスペーサ６０上には、ワード線ＷＬが形成されている。図３２（Ｂ）に示すように、第２の溝Ｔ２内のワード線ＷＬ以外の領域では、第２のゲート電極材料６２は、ＢＯＸ層２０までエッチングされている。これにより、第２のゲート電極ＧＥ２が形成されている。
【００７９】
次に、第１の実施形態と同様に、斜め方向からＮ型不純物をイオン注入し、または、プラズマドーピングを行う。これにより、Ｆｉｎ型半導体層３１内のソース・ドレイン領域にエクステンション層を形成する。ただし第１の実施例とは異なり、この段階ではＦｉｎ型半導体層３１の第１の側面ＳＦ１は第１のゲート電極ＧＥ１で被覆されている（図３０参照）。つまり本実施形態では、まず、第２のゲート電極ＧＥ２の位置に対して、ボディＢが自己整合的に形成される。
【００８０】
図３３〜図３４（Ｃ）に示すように、Ｆｉｎ型半導体層３１の第２の側面ＳＦ２、ワード線ＷＬの側面および第２のゲート電極ＧＥ２の側面にＳｉＮスペーサ６５を形成する。図３３はロウ方向に沿った断面であるが、ワード線ＷＬ以外の部分を切断した断面である。図３４（Ａ）〜図３４（Ｃ）は、それぞれ図３３のＡ−Ａ線に沿った断面、Ｂ−Ｂ線に沿った断面、および、Ｃ−Ｃ線に沿った断面を示している。
【００８１】
次に、ＳｉＮキャップ７０およびＳｉＮスペーサ６５をマスクとして用いて、ＳＴＩ材料５０を異方的にエッチングする（図３３および図３４（Ｃ）参照）。これにより、ワード線ＷＬ領域以外の第１のゲート電極材料４０の上面が露出される。さらに、ＳｉＮキャップ７０およびＳｉＮスペーサ６５をマスクとして用いて、第１のゲート電極材料４０を異方的にエッチングする。これにより、図３６および図３５に示すように、ワード線ＷＬ領域以外の第１のゲート電極材料４０が除去され、第１のゲート電極ＧＥ１が形成される。ここで図３４（Ｂ）と図３４（Ｃ）から分かるように、第２ゲート電極ＧＥ２の２つの側面の位置に対し、第１ゲート電極ＧＥ１の２つの側面の位置はスペーサ６５の膜厚の分だけずれている。しかし第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２の位置は、同一のリソグラフィとエッチングによって形成されたワード線ＷＬ上のマスク（ＳｉＮキャップ７０）に対して自己整合的に形成される。結果的に第１のゲート電極ＧＥ１は、ボディＢの位置に対しても自己整合的に形成される。第１のゲート電極ＧＥ１は、図３６に示すように、支持基板（Ｎウェル）１０に接続されている。尚、図３５は、図３３に続く断面を示し、図３６は、図３４（Ｃ）に続く断面を示している。
【００８２】
この段階で図３５に示すように、斜め方向から不純物をイオン注入したり、プラズマドーピングをしたりしてもよい。このときＦｉｎ型半導体層３１の第２の側面ＳＦ２にはＳｉＮスペーサ６５があるので、不純物が導入されないようにすることができる。第２の側面ＳＦ２に不純物を導入する工程と図３５において第１の側面ＳＦ１に不純物を導入する工程において、不純物の導電型やドーズ量、加速エネルギーを適宜調整することにより、それぞれの側面に対し最適な不純物プロファイルを実現しメモリセル特性を改善する。
【００８３】
ＳｉＮスペーサ６０、６５およびＳｉＮキャップ７０の除去後、ＳｉＮスペーサ３３が、Ｆｉｎ型半導体層３１の側面、ワード線ＷＬの側面および底面、第２のゲート電極ＧＥ２の側面、第１のゲート電極ＧＥ１の側面を被覆するように形成される。これにより、図３７、図３８、図２０（Ａ）および図２０（Ｂ）に示す構造が得られる。
【００８４】
次に、図３９および図４０に示すように、ワード線ＷＬ、ソース層Ｓおよびドレイン層Ｄの上にシリサイド層３５を形成する。
【００８５】
第１の実施形態と同様に、ＳｉＮストッパ３７および層間絶縁膜ＩＬＤを形成する。さらに、層間絶縁膜ＩＬＤにコンタクトホールＣＨを形成する。このとき、図４１から図４３に示すように、コンタクトホールＣＨはＦｉｎ型半導体層３１を貫通するように形成される。Ｆｉｎ型半導体層３１の側面にシリサイド層を形成した後に、コンタクトホールＣＨに金属材料を埋め込む。これによって、図２４に示すようにソース層Ｓの側面に接触するソース線コンタクトＳＬＣおよびドレイン層Ｄの側面に接触するビット線コンタクトＢＬＣが形成される。その後、第１の実施形態と同様に、ソース線ＳＬおよびビット線ＢＬを形成することによって、第２の実施形態によるＦＢＣメモリが完成する。
【００８６】
（第３の実施形態）
図４４は、第３の実施形態によるＦＢＣメモリの平面図である。図４５は、図４４の４５−４５線に沿った断面図である。図４６は、図４４の４６−４６線に沿った断面図である。図４７は、図４４の４７−４７線に沿った断面図である。ワード線ＷＬに沿った断面は、図２７に示す断面と同様である。
【００８７】
第３の実施形態は、第１のゲート電極ＧＥ１のカラム方向の幅Ｗ１が、ボディＢのカラム方向の幅Ｗ２よりも狭く形成されている点で第２の実施形態と異なる。第３の実施形態は、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣがＢＯＸ層２０まで達していない点で第２の実施形態と異なる。さらに、第３の実施形態は、図４６に示すように、第１のゲート線ＧＬ１を備えている点で第２の実施形態と異なる。第１のゲート線ＧＬ１は、第１の実施形態のそれと同様にＦｉｎ型半導体層３１よりも低い位置に形成される。第３の実施形態のその他の構成は、第２の実施形態の構成と同様でよい。
【００８８】
第１のゲート電極ＧＥ１の幅Ｗ１がボディＢの幅Ｗ２よりも狭く形成されているため、第１のゲート電極ＧＥ１は、ボディ−ドレイン間の接合部、および、ボディ−ソース間の接合部（図４４のＸで示す部分）に面していない。もし、第１のゲート電極ＧＥ１がボディ−ドレイン間の接合部、および、ボディ−ソース間の接合部に面していると、第１のゲート電極ＧＥ１に大きな負電位（例えば、−３Ｖ）を与えたときに、ＧＩＤＬ（Gate Induced Drain Leakage）が生じる。ＧＩＤＬは、データ保持時間を短くする原因となる。第３の実施形態では、第１のゲート電極ＧＥ１がボディ−ドレイン間の接合部、および、ボディ−ソース間の接合部に面していない。これにより、ＧＩＤＬが生じず、データ保持時間が長くなる。
【００８９】
第３の実施形態では、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣがＢＯＸ層２０まで達していない。しかし、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣの下方に残存するＳＯＩ層の膜厚が薄いので、バイポーラディスターブを充分に抑制する効果がある。シリサイド層３５がソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣの側面だけでなく、それらの底面にも形成されている。よって、ソース・ドレインのコンタクト抵抗がさらに低下する。
【００９０】
第３の実施形態の製造方法を説明する。図４８および図５０は図４４の４７−４７線に沿った工程途中断面図であり、図４９および図５１は図４４の４５−４５線に沿った工程途中断面図である。図３４（Ａ）〜図３４（Ｃ）に示す構造を形成した後、ＳｉＮスペーサ６０、６５、ＳｉＮキャップ７０をマスクとして用いて、図４９に示すように、第１のゲート電極材料４０を異方的にエッチングする。このとき、第１のゲート電極材料４０は、支持基板１０までエッチングせず、第１の溝Ｔ１の底部に沿って残存させる。この段階では、図４８に示すように、ワード線ＷＬ以外の領域の第１のゲート電極材料４０の上面は、Ｆｉｎ型半導体層３１の底面よりも高い位置にあってもよい。
【００９１】
次に、図５０および図５１に示すように、ＣＤＥ（Chemical Dry Etching）を用いて、第１のゲート電極材料４０を等方的にエッチングする。これにより、カラム方向に沿ったボディＢの幅よりも狭い幅Ｗ１を有する第１のゲート電極ＧＥ１が形成される。また、図５０に示すように、このＣＤＥによって、ワード線ＷＬ以外の領域の第１のゲート電極材料４０（第１のゲート線ＧＬ１）の上面は、Ｆｉｎ型半導体層３１の底面よりも低い位置までエッチングされる。
【００９２】
その後、第２の実施形態と同様の工程を経る。ただし、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣを形成する際のコンタクトホールは、Ｆｉｎ型半導体層３１の途中までで停止する。これにより、図４５に示すソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣを形成することができる。
【００９３】
（第４の実施形態）
図５２から図５４は、本発明に係る第４の実施形態に従ったＦＢＣメモリの断面図である。図５２および図５４は、それぞれ第２の実施形態の図２４から図２５に対応する。第４の実施形態の平面は、図２３に示した平面と同様である。ただし、第４の実施形態によるソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣは、第１の実施形態のそれらと同様にＦｉｎ型半導体層３１を貫通していない。
【００９４】
図５２から図５４に示すように、第４の実施形態によるボディＢ、第１のゲート電極ＧＥ１および第２のゲート電極ＧＥ２は、逆Ｔ字型に形成されている点で第２の実施形態と異なる。換言すると、ボディＢ、第１のゲート電極ＧＥ１および第２のゲート電極ＧＥ２は、それらの上部に対して下部がステップ状に広がっている。
【００９５】
図５２に示すように、ロウ方向に対して垂直な断面においてボディＢの上面の幅（カラム方向の幅）はＷ１１であり、ボディＢの底面の幅はＷ１２（＞Ｗ１１）である。また、ボディＢは高さの異なる２つの上面ＴＦ１、ＴＦ２を有する。図５４に示すように、ロウ方向に対して垂直な断面において第１のゲート電極ＧＥ１の上面の幅はＷＧ１１であり、第１のゲート電極ＧＥ１の底面の幅はＷＧ１２（＞ＷＧ１１）である。第１ゲート電極ＧＥ１は第１の部分と第２の部分を含み、第１の部分はワード線ＷＬの下方に形成され、上面ＴＦ１１を有する。第２の部分は上面ＴＦ１１よりも低い上面ＴＦ１２を有する。上面ＴＦ１２は、これより前に述べた実施形態とは異なり、Ｆｉｎ型半導体層３１の上面と底面の間に位置する。図５３に示すように、ロウ方向に対して垂直な断面において第２のゲート電極ＧＥ２の上面の幅はＷＧ２１であり、第２のゲート電極ＧＥ２の底面の幅はＷＧ２２（＞ＷＧ２１）である。また第２ゲート電極ＧＥ２は第１の部分と第２の部分を含み、第１の部分はワード線ＷＬから下方に向かって延伸し、上面ＴＦ２１を有する。第2の部分は上面ＴＦ２１より低い上面ＴＦ２２を有する。上面ＴＦ２２はＦｉｎ型半導体層３１の上面と底面の間に位置する。
【００９６】
ボディＢの上部の幅Ｗ１１が下部の幅Ｗ１２より狭いことによって、ドレイン電流を大きくすることができる。ドレイン電流が大きいと、インパクトイオン化電流が大きくなるので、データ“１”の書込みが速くなる。また、ドレイン電流が大きいと、データの読出しも速くなる。高さＨ１３を大きくすればセルサイズを大きくすることなくドレイン電流を大きくしたり、閾値電圧のばらつきを小さくしたりすることができる。これらは第１の実施形態でも述べたとおりである。しかし高さＨ１３を大きくしても“０”セルと“１”セルの閾値電圧差は大きくならず、背景技術でも述べたように、ゲート長（ボディの幅Ｗ１１）の縮小に伴い小さくなる。
【００９７】
一方、ボディＢの下部の幅Ｗ１２が上部の幅Ｗ１１より広いことによって、ボディＢの下部はゲート長の長い領域としての役割を果たす。具体的には、ボディＢとプレート電極が対向する面積が大きくなり、プレート電極の容量がボディＢの電位に与える影響が、ドレインの寄生容量がボディＢの電位に与える影響よりも強くなる。これにより“０”セルと“１”セルの閾値電圧差が大きくなる。幅Ｗ１２であるボディＢの領域の高さＨ１２を大きくすることにより、メモリセルのサイズが縮小された場合でも“１”セルと“０”セルとの信号差が大きくなる。高さＨ１２およびＨ１３は、仕様によって適宜決定してよい。
【００９８】
第１のゲート電極ＧＥ１および第２のゲート電極ＧＥ２は、ボディＢの形状に対応するように設けられている。従って、ＷＧ１１およびＷＧ２１は、Ｗ１１と等しくてよい。ＷＧ１２およびＷＧ２２は、Ｗ１２と等しくてよい。これにより、第１のゲート電極ＧＥ１は、ボディＢの第１の側面の全面に面し、第２のゲート電極ＧＥ２は、ボディＢの第２の側面の全面に面する。一方で、第１のゲート電極ＧＥ１、第２のゲート電極ＧＥ２および第１のゲート線ＧＬ１は、ソース層Ｓおよびドレイン層Ｄには面していない。これにより、第４の実施形態は、第２の実施形態と同様に、寄生容量が小さい。
【００９９】
図５２および図５４から分かるように、ソース線ＳＬの下方に形成された第１のゲート電極の第2の部分の上面ＴＦ１２は、Ｆｉｎ型半導体層３１の上面よりもＨ１３だけ低い位置にある。上面ＴＦ１２の上には、ＳｉＮスペーサ３３およびストッパＳｉＮが堆積されている。これにより、ソース線コンタクトＳＬＣの底部と上面ＴＦ１２が短絡することを防止することができる。同様に、ビット線コンタクトＢＬＣの底部と第１のゲート電極の第2の部分の上面ＴＦ１２とは、Ｈ１３だけ離間されているため、ドレイン層Ｄとプレート電極の短絡を防止することができる。同様に、第２のゲート電極の第２の部分の上面ＴＦ２２とソース線コンタクトＳＬＣの底部およびビット線コンタクトＢＬＣの底部とは、Ｈ１３だけ離間されているため、それらの短絡も防止される。
【０１００】
第４の実施形態では、隣接するワード線ＷＬの間隔は、第２の実施形態と変わらない。つまり、第４の実施形態は、第２の実施形態と同様にセルサイズを微細化することができ、尚且つ、第２の実施形態よりも信号差を大きくすることができる。
【０１０１】
第４の実施形態の製造方法を説明する。まず、第２の実施形態と同様の工程を経て、図３０に示す構造を得る。次に、第２のゲート電極材料６２およびＳｉＮキャップ７０を堆積する。
【０１０２】
ＳｉＮキャップ７０をワード線ＷＬのパターンに加工後、第１の実施形態と同様の工程を経て、ＳｉＮキャップ７０をマスクとして用いて、第１のゲート電極材料４０、第２のゲート電極材料６２上のＳＴＩ材料５０および第２のゲート電極材料６２をエッチングする。このとき、図５５に示すように、第１のゲート電極材料４０の上面は、Ｆｉｎ型半導体層３１の底面よりも高いレベルにある。第２のゲート電極材料６２の上面は、第１のゲート電極材料４０の上面とほぼ同じ高さにある。
【０１０３】
図５６（Ａ）および図５６（Ｂ）は、カラム方向に沿った断面図である。図５６（Ａ）と図３２（Ｂ）とを比較すると、第４の実施形態では、この段階において、第２のゲート電極材料６２は、ＢＯＸ層２０までエッチングされていない点で第２の実施形態と異なる。また、図５６（Ｂ）と図３２（Ｃ）とを比較すると、第４の実施形態では、第１のゲート電極材料４０は、第２のゲート電極材料６２と同じ高さまでエッチングされている点で第２の実施形態と異なる。
【０１０４】
次に、下層レジスト、ＳＯＧ（Spin On Glass）および上層レジストを第１および第２のゲート電極材料４０、６２上に形成する。上層レジストをワード線ＷＬの幅Ｗ１１よりも広いＷ１２の幅にパターニングする。パターニング後の上層レジストをマスクとして用いて、ＳＯＧおよび下層レジストをエッチングする。さらに、ＳＯＧおよび下層レジスト８０をマスクとして用いて、第１および第２のゲート電極材料４０および６２をエッチングする。これより、図５７（Ａ）および図５７（Ｂ）に示すように、第１のゲート電極ＧＥ１および第２のゲート電極ＧＥ２が形成される。
【０１０５】
ＳＯＧおよび下層レジスト８０の除去後、第１の実施形態の図１９以降の工程を経て、第４の実施形態によるＦＢＣメモリが完成する。
【０１０６】
（第４の実施形態の変形例）
図５８および図５９は、第４の実施形態の変形例によるＦＢＣメモリの断面図である。本変形例では、ボディＢ、第１および第２のゲート電極ＧＥ１およびＧＥ２は、それらの上部に対して底部が順テーパー状に次第に広がっている。本変形例のその他の構成は、第４の実施形態の構成と同様でよい。
【０１０７】
本変形例によるＦＢＣメモリは、図５５および図５６で示した工程において、テーパーエッチングを行えばよい。その後、図５７（Ａ）および図５７（Ｂ）に示す工程を経ずに、第１の実施形態の図１９以降の工程を経ることによって、本変形例によるＦＢＣメモリが完成する。図５７（Ａ）および図５７（Ｂ）に示すリソグラフィ工程が省略できるので、本変形例は、第４の実施形態よりも低コストでＦＢＣメモリを製造することができる。
【０１０８】
（第５の実施形態）
図６０は、本発明に係る第５の実施形態に従ったＦＢＣメモリの配線を示す平面図である。第５の実施形態では、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣがカラム方向に長径を有する楕円形に形成されている。
【０１０９】
図６１は、ボディＢの上面に沿った平面図である。図６２は、ボディＢの底面に沿った平面図である。図６１を参照して分かるように、第５の実施形態によるＦｉｎ型半導体層３１は、カラム方向に隣接するメモリセルＭＣ間において切断されている。カラム方向に隣接するメモリセルＭＣ間のスペースＳＰの幅は、例えば、０．５Ｆである。
【０１１０】
図６３は、図６１の６３−６３線（ビット線）に沿った断面図である。図６４は、図６１の６４−６４線に沿った断面図である。図６３を参照して分かるように、ボディＢの底面は、ボディＢの上面よりもカラム方向に広く、Ｆｉｎ型半導体層３１の全体に亘っている。従って、ボディＢの底部の平面は、図６２に示すように、ボディＢがＦｉｎ型半導体層３１の全体に形成されており、ソース層Ｓおよびドレイン層Ｄは現れていない。第１および第２のゲート電極ＧＥ１およびＧＥ２は、ボディＢの全体に面するように形成されている。よって、図６２では、第１および第２のゲート電極ＧＥ１およびＧＥ２は、カラム方向にボディＢと同じ長さに見える。ビット線コンタクトＢＬＣにおけるロウ方向の断面では、図６４に示すように、ドレイン層ＤはボディＢの上に設けられている。
【０１１１】
第５の実施形態では、カラム方向に隣接するメモリセルＭＣが絶縁膜で分離されているため、バイポーラディスターブが発生しない。隣接するメモリセルＭＣ間にスペースＳＰがあるため、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣの平面形状を、カラム方向に長径を有する楕円に形成した。これにより、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣは、それぞれ隣接するメモリセルＭＣのソース層Ｓおよびドレイン層Ｄに共通に低抵抗で接続され得る。
【０１１２】
第５の実施形態によるボディＢは、第４の実施形態のそれと同様に逆Ｔ字型を有する。ボディＢの下部は、ソース層Ｓとドレイン層Ｄに挟まれていないものの、ボディＢとプレート電極が対向する面積が大きくなり、プレート電極の容量がボディＢの電位に与える影響が、ドレインの寄生容量がボディＢの電位に与える影響よりも強くなる。これにより“０”セルと“１”セルの閾値電圧差が大きくなる。第４の実施形態では、図５２に示すＨ１２を大きくすると、ボディ−ソース間のＰＮ接合面積およびボディ−ドレイン間のＰＮ接合面積が大きくなる。一方、第５の実施形態においてＨ１２を大きくした場合、ボディＢの下部がソース層Ｓおよびドレイン層Ｄに挟まれていないので、ＰＮ接合面積が増大しない。これにより、ＰＮ接合部におけるリーク電流の増大を抑制しながら、蓄積されるホール数を増大させることができる。その結果、メモリセルのデータ保持時間を長くすることができる。また、第１および第２のゲート電極ＧＥ１およびＧＥ２は、ボディＢに対応して設けられており、ソース層Ｓおよびドレイン層Ｄには面していない。第１のゲート電極の第2の部分および第２のゲート電極の第2の部分の上面が、Ｆｉｎ型半導体層３１の上面よりも低い位置にある。従って、第５の実施形態は、第４の実施形態の効果をも得ることができる。
【０１１３】
ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣの平面形状を楕円にしているので、図６０に示すように、ユニットセルサイズが他の実施形態よりも大きくなる。例えば、ワード線ＷＬとコンタクトＳＬＣまたはＢＬＣとの間の距離Ｄは、例えば、０．７５Ｆである。コンタクトＳＬＣまたはＢＬＣの長径Φは、例えば、３Ｆ−２Ｄ＝１．５Ｆである。ワード線ＷＬの幅は、例えば、Ｆである。この場合、ユニットセルサイズは、８Ｆ２となる。
【０１１４】
第５の実施形態によるＦＢＣメモリの製造方法を説明する。まず、第２の実施形態と同様の工程を経て、図３０に示す構造を得る。次に、第２のゲート電極材料６２、ＳｉＮキャップ７０、アモルファスシリコン層９０、シリコン窒化膜（ＳｉＮ）層９２を順次堆積する。
【０１１５】
図６５から図６７は、第２の溝に沿った断面を示している。図６５に示すように、シリコン窒化膜層９２をワード線ＷＬおよびダミーワード線ＤＷＬのパターンに加工する。尚、ダミーワード線ＤＷＬのパターンは、スペースＳＰを形成するためにも利用される。
【０１１６】
シリコン酸化膜９５をシリコン窒化膜９２およびアモルファスシリコン層９０上に堆積する。シリコン窒化膜９２をストッパとして用いて、シリコン酸化膜９５をＣＭＰで平坦化する。シリコン酸化膜を再度堆積した後、ダミーワード線領域Ｒｄのシリコン酸化膜およびシリコン窒化膜９２を除去する。これにより、図６６に示す構造が得られる。ダミーワード線領域Ｒｄの幅は、例えば、Ｆである。
【０１１７】
ＳｉＯ２スペーサ９６をダミーワード線領域Ｒｄの側壁に形成する。スペーサ９６の厚みを０．２５Ｆとすれば、ダミーワード線領域Ｒｄの幅は、０．５Ｆとなる。続いて、図６７に示すように、スペーサ９６およびシリコン酸化膜９５をマスクとして用いて、アモルファスシリコン９０およびＳｉＮキャップ７０を異方的にエッチングする。
【０１１８】
シリコン酸化膜９５およびスペーサ９６の除去後、図６９に示すようにＳｉＮキャップ７０をマスクとして用いて、第２のゲート電極材料６２をエッチングし、同時に、シリコン窒化膜９２をマスクとして用いてアモルファスシリコン層９０をエッチングする。図６８から図７０は、同一工程の断面を示す。図６９は、図６７に続く、第２の溝に沿った断面である。図６８は、Ｆｉｎ型半導体層３１に沿った断面である。図７０は、第１の溝に沿った断面である。この段階では、図６９および図７０に示すように、ダミーワード線領域Ｒｄにおける第２のゲート電極材料６２の上面の高さＨ５２は、第１のゲート電極材料４０の上面の高さＨ５１とほぼ等しい。
【０１１９】
図７１から図７３は、それぞれ図６８から図７０に続く断面図である。図７１に示すように、アモルファスシリコン層９０をマスクとして用いてＳｉＮキャップ７０をエッチングし、同時に、図７１および図７３に示すように、第２のゲート電極材料６２をマスクとして用いて、領域ＲｄのＳｉＮスペーサ６０およびＳＴＩ材料５０をエッチングする。このとき、シリコン窒化膜９２が除去される。
【０１２０】
図７４から図７６は、それぞれ図７１から図７３に続く断面図である。図７４に示すように、ＳｉＮキャップ７０をマスクとして用いて第２のゲート電極材料６２をエッチングし、同時に、ＳｉＮスペーサ６０をマスクとして用いて、領域ＲｄのＦｉｎ型半導体層３１をエッチングする。さらに、図７６に示すように、ＳＴＩ材料５０をマスクとして用いて、領域Ｒｄの第１のゲート電極材料４０をエッチングする。このとき、図７５に示すように、第２のゲート電極材料６２は、ＳｉＮキャップ７０をマスクとしてエッチングされる。アモルファスシリコン層９０は、この段階で除去される。
【０１２１】
図７７から図７９は、それぞれ図７４から図７６に続く断面図である。図７９に示すように、ＳｉＮキャップ７０をマスクとして用いて、ＳＴＩ材料５０をエッチングし、同時に、図７７および図７８に示すように、領域ＲｄがＦｉｎ型半導体層３１および第２のゲート電極材料６２を貫通するように、Ｆｉｎ型半導体層３１および第２のゲート電極材料６２をエッチングする。
【０１２２】
ＳｉＮキャップ７０およびＳｉＮスペーサ６０を除去した後、第１の実施形態の図１９以降で示した工程を経て、第５の実施形態によるＦＢＣメモリが完成する。
【０１２３】
尚、図１６に示す斜めイオン注入では、図７８または図７９に示す第１または第２のゲート電極材料４０、６２がマスクとなるため、逆Ｔ字型のボディＢが形成される。また、コンタクトホールのマスクは、第１の実施形態のそれと比較し、カラム方向に長径を有する楕円形状のパターンを有する。
【０１２４】
第５の実施形態は、ダミーワード線ＤＷＬのパターンに基づいてスペースＳＰを自己整合的に形成する。従って、アライメントズレが少なく、ソース層Ｓおよびドレイン層Ｄのカラム方向の長さＹ（Ｙ＝１．５Ｆ−０．５Ｓ）がメモリセルＭＣ間でばらつかない。これにより、メモリセルＭＣの特性が安定する。
【０１２５】
上記実施形態では、ボディＢは、ｐ−型であったが、ＦＤ−ＦＢＣでは、ボディＢは真性半導体であってもよい。また、メモリセルＭＣはｎ型ＦＥＴであったが、メモリセルＭＣはｐ型ＦＥＴであってもよい。
【０１２６】
（第６の実施形態）
本発明の第６の実施形態に係るＦＢＣメモリ装置の平面図は図４４とほぼ同じであるが、第６の実施形態のセルサイズは、第３の実施形態のセルサイズより小さい。図８０から図８２は、第６の実施形態に従ったＦＢＣメモリの断面図である。第６の実施形態は、第３の実施形態と同じ効果を得ることができる。
【０１２７】
図８０は、第３の実施形態の図４５に対応する断面図である。第３の実施形態と異なる特徴は、ワード線ＷＬのカラム方向に沿った幅ＷＧ２１が、ボディＢのカラム方向に沿った幅Ｗ２より小さい点である。従って、第６の実施形態の構造では、ワード線ＷＬとビット線コンタクトＢＬＣとの距離およびワード線WLとソース線コンタクトＳＬＣとの距離、およびゲート長（ボディＢのカラム方向に沿った幅）を確保しつつ、セルサイズを小さくすることができる。
【０１２８】
図８１は、第３の実施形態の図４４の第２の溝に沿った断面図に対応する。ロウ方向に対して垂直な断面において、ワード線の幅はＷＧ２１であり、第２のゲート電極ＧＥ２の上面の幅はＷＧ２１であり、第２のゲート電極の底面の幅はＷＧ２２（＞ＷＧ２１）である。第２のゲート電極ＧＥ２は、第１の部分と第２の部分とを含み、第１の部分はワード線の下方に形成され、幅ＷＧ２１を有する部分である。第２の部分はボディＢの第２の側面の全面に面するように形成され、幅ＷＧ２２を有する部分である。幅ＷＧ２２は、ボディＢのカラム方向の長さＷ２とほぼ等しい。
【０１２９】
図８２は、第３の実施形態の図４６に対応する断面図である。第６の実施形態では、ワード線ＷＬのカラム方向に沿った幅ＷＧ２１は、第１のゲート電極ＧＥ１のカラム方向に沿った幅Ｗ１と等しい。幅Ｗ１は、ボディＢのカラム方向に沿った幅Ｗ２より小さいので、第３の実施形態で述べたように、データ保持動作におけるＧＩＤＬ電流が小さくなる。
【０１３０】
第６の実施形態によるＦＢＣメモリの製造方法を説明する。まず、第２の実施形態と同様の工程を経て、図３０に示す構造を得る。次に、第２のゲート電極材料６２、ＳｉＮキャップ７０、シリコン酸化膜（ＳｉＯ２）層８６、アモルファスシリコン層９０、を順次堆積する。
【０１３１】
図８３および図８４は、第２の溝に沿った断面図に対応する。図８３に示すように、アモルファスシリコン層９０を加工する。この際、ビット線コンタクトＢＬＣおよびソース線コンタクトＳＬＣの形成領域に沿って、幅Ｆのスペースが形成される。アモルファスシリコン層９０の側壁にアモルファスシリコンスペーサ９３を形成する。その結果、幅０．５Ｆのスペースが形成される。
【０１３２】
図８４に示すように、アモルファスシリコン層９０およびアモルファスシリコンスペーサ９３をマスクとして、シリコン酸化膜層８６およびＳｉＮキャップ７０を異方性エッチングする。ホットリン酸によりＳｉＮキャップをエッチングすることにより、幅ＷＧ２２を有するＳｉＮキャップ７０が形成される。幅ＷＧ２２は、ボディＢおよび第２ゲート電極ＧＥ２の下部（第２の部分）のカラム方向に沿った幅に対応する。
【０１３３】
図８５から図８７は、同一工程の断面を示す。図８５は、図８４に続く、第２の溝に沿った断面図である。図８６は、Ｆｉｎ型半導体層３１に沿った断面図である。図８７は、第１の溝に沿った断面図である。図８５から図８７に示すように、シリコン酸化膜層８６をマスクとして、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、およびＦｉｎ型半導体層３１をエッチングすることによって、カラム方向に隣接するメモリセルが溝Ｔ３によって分離される。
【０１３４】
図８８から図９０は、それぞれ図８５から図８７に続く断面図である。図８９に示すように、溝Ｔ３に酸化膜３９を充填する。この際、酸化膜３９の上面はＳｉＮスペーサ６０の上面とほぼ同じ高さとなるように設定する。ＳｉＮキャップ７０をマスクとして、第２ゲート電極ＧＥ２を異方性エッチングする。これにより幅ＷＧ２２の第２ゲート電極が形成される。
【０１３５】
次に、第２の実施形態と同様に、斜め方向からＮ型不純物をイオン注入し、または、プラズマドーピングを行う。これにより、Ｆｉｎ型半導体層３１内のソース・ドレイン領域にエクステンション層を形成する。ただし第２の実施例と同様、この段階ではＦｉｎ型半導体層３１の第１の側面ＳＦ１は第１のゲート電極材料４０で被覆されている（図３０参照）。
【０１３６】
図９１から図９３は、それぞれ図８８から図９０に続く断面図である。図９１に示すように、第２の溝に酸化膜３４を充填する。この際、第２ゲート電極ＧＥ２のうち、ボディＢに対向している部分（第２の部分）を被覆するように酸化膜３４を形成する。ＳｉＮキャップ７０をマスクとして、酸化膜５０および第１のゲート電極材料４０を異方性エッチングする。
【０１３７】
図９４から図９６は、それぞれ図９１から図９３に続く断面図である。図９６に示すように、第１のゲート電極材料４０を等方性エッチングすることより、第１のゲート電極の幅をＷ２１にする。図９４から図９６に示すように、同時に、第２のゲート電極材料６２を等方性エッチングすることより、第２のゲート電極ＧＥ２の上部（第１の部分）およびワード線ＷＬの幅をＷＧ２１にする。この際、第２のゲート電極ＧＥ２の下部（第２の部分）の幅はＷＧ２２のままである。
【０１３８】
ＳｉＮキャップ７０およびＳｉＮスペーサ６０を除去した後、第１の実施形態の図１９以降で示した工程を経て、第６の実施形態によるＦＢＣメモリが完成する。
【０１３９】
（第７の実施形態）
本発明の第７の実施形態に係るＦＢＣメモリ装置の平面図は図６０から図６２とほぼ同じである。図９７から図１００は、第７の実施形態に従ったＦＢＣメモリの断面図である。第７の実施形態に従うＦＢＣメモリ装置はバルク基板からスタートして製造することができるので、その製造コストが低減される。第７の実施形態は、第４の実施形態と同様に、第２のゲート電極ＧＥ２が逆Ｔ字型形状を有し、第１のゲート電極ＧＥ１がソース層Ｓおよびドレイン層Ｄに面していない。その結果、第７の実施形態に従うＦＢＣメモリ装置は、第４の実施形態と同様な効果を得ることができる。
【０１４０】
図９７は、図５２に対応する断面図である。第６の実施形態と同様に、ワード線ＷＬのカラム方向に沿った幅Ｗ２１が、ボディＢの上部および下部のカラム方向に沿った幅Ｗ１１、Ｗ１２より小さい。従って、ソースＳとドレインＤとの距離Ｗ１１、すなわちチャネル長を保ちながらセルサイズを小さくすることができる。上述してきた実施形態と異なり、メモリセルのボディＢの下方には、埋め込み酸化膜２０の代わりに、Ｎ型拡散層９７が形成される。各メモリセルのボディＢは、Ｎ型拡散層９７および絶縁膜３９によって、隣接するメモリセルのボディＢと分離される。
【０１４１】
Ｎ型拡散層９７はソース層Ｓに接続され、ソース線コンタクトＳＬＣおよびソース層Ｓを介してソース電圧（例えば、０Ｖ）が印加される。Ｎ型拡散層９７に下方にはＰウェルが形成され、Ｐウェルには負の電圧（例えば、−２Ｖ）が印加される。前述した実施形態と同様に、本実施形態のメモリセルはＦＤ−ＦＢＣである。ボディの下方に形成されたＮ型拡散層９７とドレイン層Ｄとの間の縦方向にもチャネル電流が流れるため、第５の実施形態に示した構造よりも信号差が大きい。
【０１４２】
図９８は、図５３に対応する断面である。図９８に示すように、ロウ方向に対して垂直な断面において、第２のゲート電極ＧＥ２の上面の幅はＷＧ２１であり、第２のゲート電極ＧＥ２の底面の幅はＷＧ２２（＞ＷＧ２１）である。第２のゲート電極ＧＥ２は、第１の部分と第２の部分とを含み、第１の部分はワード線ＷＬから下方に向かって延伸し、上面ＴＦ２１を有する。第２の部分は上面ＴＦ２１より低い上面ＴＦ２２を有する。上面ＴＦ２２はＦｉｎ型半導体層３１の上面と底面の間に位置する。第４の実施形態と異なり、本実施形態における第２のゲート電極ＧＥ２の第１の部分のカラム方向に沿った幅は、幅ＷＧ２１から幅ＷＧ２３（ＷＧ２１＜ＷＧ２３＜ＷＧ２２）へ向かって大きくなる。Ｗ２３はカラム方向に沿ったソース層Ｓとドレイン層Ｄとの距離Ｗ１１、すなわちチャネル長に等しい。
【０１４３】
図９９は、図２７に対応する断面である。図２７と異なり、メモリセルのボディＢの下方にＮ型拡散層９７が形成され、Ｎ型拡散層９７の下方にＰウェルが形成される。第１のゲート電極はP型ポリシリコンからなり、その底部においてＰウェルに接続されている。絶縁膜１００が、ボディＢと第1のゲート電極ＧE１との間に形成される。絶縁膜１００のＥＯＴ（Equivalent Oxide Thickness）は、第１のゲート絶縁膜ＧD１のＥＯＴよりも大きい。また、絶縁膜１００の上面Ｚは、ボディＢとＮ型拡散層９７とのＰＮ接合Ｙより高い位置に設定される。この構造により、第1のゲート電極ＧＥ１に印加された電圧が、前記ＰＮ接合の電界に与える影響が小さくなり、Ｎ型拡散層９７とボディＢとの間のリーク電流が小さくなる。
【０１４４】
図１００は、図５４に対応する断面である。第４の実施形態と同様に、第１ゲート電極ＧＥ１は、カラム方向を向く２つの側面ＳＦ１１、ＳＦ１２を有する。ロウ方向に対して垂直な断面において、第１のゲート電極ＧＥ１の上部の幅はＷＧ１１であり、第１のゲート電極ＧＥ１の下部の幅はＷＧ２２（＞ＷＧ２１）である。第１のゲート電極ＧＥ１は、第１の部分と第２の部分とを含み、第１の部分はワード線ＷＬの下方に形成され、上面ＴＦ１１を有する。第２の部分は上面ＴＦ１１より低い上面ＴＦ１２を有する。上面ＴＦ１１はＦｉｎ型半導体層３１の上面より高い位置にある。上面ＴＦ１２はドレイン層Ｄの底面とＮ型拡散層９７の上面との間に位置する。この構造により、第１のゲート電極ＧＥ１とドレイン層Ｄとの間の寄生容量が小さくなることに加え、第１のゲート電極ＧＥ１に印加された電圧が、ドレイン層Ｄの底面とボディＢとからなるＰＮ接合の電界に与える影響が小さくなる。
【０１４５】
図９９を参照して、２つのＦｉｎ型半導体層３１で１つのメモリセルを構成してもよい。例えば、図９９に示したＦｉｎ１とＦｉｎ２を同一のビット線ＢＬに接続して１つのメモリセルを構成してもよい。
【０１４６】
図９７および図９８を参照して、支持基板１０の表面にはＰウェルの代わりにＮウェルを形成してもよい。この場合、Ｎウェルには０Ｖが与えられる。図９９および図１００を参照して、第１のゲート電極ＧＥ１の下方に第１のゲート線ＧＬ１を形成し、かつ、第１のゲート線ＧＬ１と支持基板１０との間に、酸化膜１００を形成してもよい。この場合、第１のゲート線ＧＬ１はセルアレイの周辺領域まで延在し、セルアレイの周辺領域においてコンタクトを介して負の電圧（例えば、−２Ｖ）が与えられる。
【０１４７】
第７の実施形態によるＦＢＣメモリの製造方法を説明する。図１０１に示すように、バルクウェハ（シリコン基板）１０上にシリコン酸化膜４１を形成する。シリコン酸化膜４１上にＳｉＮマスク４３を堆積する。ＳｉＮマスク４３を第１の溝Ｔ１のパターンに加工する。ＳｉＮマスク４３をマスクとして用いて、ＲＩＥでシリコン基板１０をエッチングする。溝Ｔ１の下部に酸化膜１００を充填する。
【０１４８】
次に、図１０２に示すように、第１のゲート絶縁膜ＧＤ１を溝Ｔ１の側面に形成する。第１のゲート電極材料９８を第１の溝Ｔ１の内面およびＳｉＮマスク４３上に堆積する。第１のゲート電極材料９８は、例えば、Ｐ型のドープトポリシリコンである。第１のゲート電極材料を異方性エッチングでエッチバックすることによって、第１の溝Ｔ１の側面のみに第１のゲート電極材料９８を残存させる。第１のゲート電極材料９８およびＳｉＮマスク４３をマスクとして、酸化膜１００をＲＩＥでエッチングする。この後は、第２の実施形態と同様に、第１のゲート電極材料９８を溝Ｔ１に充填する工程から、第２の溝Ｔ２を形成する工程までを行う。
【０１４９】
次に、基板およびＦｉｎ型半導体層３１にＰ型不純物を導入することにより、ＰウェルおよびボディＢを形成する。図１０３の矢印Ｉｍｐで示すように、Ｎ型不純物を溝Ｔ２の底部にイオン注入することにより、Ｎ型拡散層９７を形成する。この後は、第６の実施形態と同様に、第２のゲート絶縁膜ＧＤ２を形成する工程から、ＳｉＮキャップ７０をマスクとして第２のゲート電極ＧＥ２をエッチングする工程までを行う。
【０１５０】
図１０４から図１０５は、それぞれ図８８から図８９に対応する。この段階で、本実施形態では、第２のゲート電極ＧＥ２は逆Ｔ字形状を有する。ソース層Ｓとなる予定領域に隣接する酸化膜３９Ｓを異方性エッチングによりエッチバックした後、イオン注入またはプラズマドーピングによりＦｉｎ型半導体層３１にＮ型不純物を導入する。その結果、図１０６に示すようにドレイン層Ｄとソース層ＳがＦｉｎ型半導体層３１内に形成され、ドレイン層ＤとＮ型拡散層９７は離間され、ソース層ＳとＮ型拡散層９７は接続される。この後、第６の実施形態と同様な工程を行うことにより、第７の実施形態のＦＢＣメモリ装置が完成する。
【図面の簡単な説明】
【０１５１】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリの配線を示す平面図。
【図２】第１の実施形態によるＦＢＣメモリの第１および第２のゲート電極ＧＥ１およびＧＥ２の構成を示す平面図。
【図３】図２の３−３線に沿った断面図。
【図４】図２の４−４線に沿った断面図。
【図５】図２の５−５線に沿った断面図。
【図６】図２の６−６線に沿った断面図。
【図７】図２の７−７線に沿った断面図。
【図８】第１の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図９】図８に続く、製造方法を示す断面図。
【図１０】図９に続く、製造方法を示す断面図。
【図１１】図１０に続く、製造方法を示す断面図。
【図１２】図１１に続く、製造方法を示す断面図。
【図１３】図１１に続く、製造方法を示すロウ方向の断面図。
【図１４】図１２のＡ−Ａ線に沿った断面図、Ｂ−Ｂ線に沿った断面図、および、Ｃ−Ｃ線に沿った断面図。
【図１５】図１２に続く、製造方法を示す断面図。
【図１６】図１３に続く、製造方法を示す断面図。
【図１７】図１４に続く、製造方法を示す断面図。
【図１８】図１５に続く、製造方法を示す断面図。
【図１９】図１６に続く、製造方法を示す断面図。
【図２０】図１８のＡ−Ａ線に沿った断面図、Ｂ−Ｂ線に沿った断面図、および、Ｃ−Ｃ線に沿った断面図。
【図２１】図１８および図１９に続く、製造方法を示す断面図。
【図２２】図２０のＡ−Ａ線に沿った断面図。
【図２３】第２の実施形態によるＦＢＣメモリの平面図。
【図２４】図２３の２４−２４線に沿った断面図。
【図２５】図２３の２５−２５線に沿った断面図。
【図２６】図２３の２６−２６線に沿った断面図。
【図２７】図２３の２７−２７線に沿った断面図。
【図２８】第２の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図２９】図２８に続く、製造方法を示す断面図。
【図３０】図２９に続く、製造方法を示す断面図。
【図３１】図２９に続く、製造方法を示す断面図。
【図３２】図３１のＡ−Ａ線に沿った断面図、Ｂ−Ｂ線に沿った断面図、および、Ｃ−Ｃ線に沿った断面図。
【図３３】図３１に続く、製造方法を示す断面図。
【図３４】図３３のＡ−Ａ線に沿った断面図、Ｂ−Ｂ線に沿った断面図、および、Ｃ−Ｃ線に沿った断面図。
【図３５】図３３に続く、製造方法を示す断面図。
【図３６】図３４（Ｃ）に続く断面図。
【図３７】図３５に続く、製造方法を示す断面図。
【図３８】図３６に続く、製造方法を示す断面図。
【図３９】図３７に続く、製造方法を示す断面図。
【図４０】図３８に続く、製造方法を示す断面図。
【図４１】図３９に続く、製造方法を示す断面図。
【図４２】図４１に示す段階におけるワード線に沿った断面図。
【図４３】図４１に示す段階におけるＦｉｎ型半導体層に沿った断面図。
【図４４】第３の実施形態によるＦＢＣメモリの平面図。
【図４５】図４４の４５−４５線に沿った断面図。
【図４６】図４４の４６−４６線に沿った断面図。
【図４７】図４４の４７−４７線に沿った断面図。
【図４８】第３の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図４９】第３の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図５０】図４８に続く、製造方法を示す断面図。
【図５１】図４９に続く、製造方法を示す断面図。
【図５２】第４の実施形態によるＦＢＣメモリの断面図。
【図５３】第４の実施形態によるＦＢＣメモリの断面図。
【図５４】第４の実施形態によるＦＢＣメモリの断面図。
【図５５】第４の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図５６】第４の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図５７】図５６に続く、製造方法を示す断面図。
【図５８】第４の実施形態の変形例によるＦＢＣメモリの断面図。
【図５９】第４の実施形態の変形例によるＦＢＣメモリの断面図。
【図６０】第５の実施形態に従ったＦＢＣメモリの配線を示す平面図。
【図６１】ボディＢの上面に沿った平面図。
【図６２】ボディＢの底面に沿った平面図。
【図６３】図６１の６３−６３線に沿った断面図。
【図６４】図６１の６４−６４線に沿った断面図。
【図６５】第５の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図６６】図６５に続く、製造方法を示す断面図。
【図６７】図６６に続く、製造方法を示す断面図。
【図６８】図６７に続く、Ｆｉｎ型半導体層３１に沿った断面図。
【図６９】図６７に続く、第２の溝に沿った断面図。
【図７０】図６７に続く、Ｆｉｎ型半導体層３１に沿った断面図。
【図７１】図６８に続く、製造方法を示す断面図。
【図７２】図６９に続く、製造方法を示す断面図。
【図７３】図７０に続く、製造方法を示す断面図。
【図７４】図７１に続く、製造方法を示す断面図。
【図７５】図７２に続く、製造方法を示す断面図。
【図７６】図７３に続く、製造方法を示す断面図。
【図７７】図７４に続く、製造方法を示す断面図。
【図７８】図７５に続く、製造方法を示す断面図。
【図７９】図７６に続く、製造方法を示す断面図。
【図８０】第６の実施形態によるＦＢＣメモリの断面図。
【図８１】第６の実施形態によるＦＢＣメモリの断面図。
【図８２】第６の実施形態によるＦＢＣメモリの断面図。
【図８３】第６の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図８４】図８３に続く、製造方法を示す断面図。
【図８５】図８４に続く、第２の溝に沿った製造方法を示す断面図。
【図８６】図８４に続く、Ｆｉｎ型半導体層３１に沿った製造方法を示す断面図。
【図８７】図８４に続く、第１の溝に沿った製造方法を示す断面図。
【図８８】図８５に続く、製造方法を示す断面図。
【図８９】図８６に続く、製造方法を示す断面図。
【図９０】図８７に続く、製造方法を示す断面図。
【図９１】図８８に続く、製造方法を示す断面図。
【図９２】図８９に続く、製造方法を示す断面図。
【図９３】図９０に続く、製造方法を示す断面図。
【図９４】図９１に続く、製造方法を示す断面図。
【図９５】図９２に続く、製造方法を示す断面図。
【図９６】図９３に続く、製造方法を示す断面図。
【図９７】第７の実施形態によるＦＢＣメモリの断面図。
【図９８】第７の実施形態によるＦＢＣメモリの断面図。
【図９９】第７の実施形態によるＦＢＣメモリの断面図。
【図１００】第７の実施形態によるＦＢＣメモリの断面図。
【図１０１】第７の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図１０２】図１０１に続く、製造方法を示す断面図。
【図１０３】図１０２に続く、製造方法を示す断面図。
【図１０４】図１０３に続く、第２の溝に沿った製造方法を示す断面図。
【図１０５】図１０３に続く、Ｆｉｎ型半導体層３１に沿った製造方法を示す断面図。
【図１０６】図１０５に続く、Ｆｉｎ型半導体層３１に沿った製造方法を示す断面図。
【符号の説明】
【０１５２】
１０…支持基板、２０…ＢＯＸ、３０…ＳＯＩ層、３１…Ｆｉｎ型半導体層、Ｓ…ソース層、Ｄ…ドレイン層、Ｂ…ボディ、ＢＬ…ビット線、ＷＬ…ワード線（第２のゲート線）、ＳＦ１…第１の側面、ＳＦ２…第２の側面、ＧＤ１…第１のゲート絶縁膜、ＧＥ１…第１のゲート電極、ＧＬ１…第１のゲート線、ＧＤ２…第２のゲート絶縁膜、ＧＥ２…第２のゲート電極
【図１】
2008306172.tif 000003
【図２】
2008306172.tif 000004
【図３】
2008306172.tif 000005
【図４】
2008306172.tif 000006
【図５】
2008306172.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６３】
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【図８０】
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【図１００】
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【図１０１】
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