(57)【要約】【課題】タイミング違反している回路に対して、電源電圧降下現象を考慮しながらタイミング改善をする従来方法では、電源配線自体は変更しないので、タイミング最適化のための遅延量調整の範囲が限定されるという課題を有していた。【解決手段】ＬＳＩ設計において回路を配置合成する配置合成工程Ｓ１と、配置合成された回路のタイミング解析を行うタイミング解析工程Ｓ２と、タイミング解析工程の結果に基づき配置合成された回路のタイミング違反箇所の電圧を制御する電圧制御工程Ｓ３と、電圧制御工程により電圧制御された回路のタイミングを調整するタイミング調整工程Ｓ４とを含む。電源配線を変更し電圧を制御することで対象となるセルの遅延量調整範囲が広がり、タイミング調整を効率的に行える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＬＳＩ設計において回路を配置合成する配置合成工程と、
前記配置合成された回路のタイミング解析を行うタイミング解析工程と、
前記タイミング解析工程の結果、タイミング違反を検出したときは、電源配線の変更を通じてタイミング違反箇所の電圧を制御する電圧制御工程と、
前記電圧制御工程により電圧制御された回路のタイミングを調整するタイミング調整工程とを含む電圧制御方法。
【請求項２】
前記電圧制御工程においては、外部から入力された電圧源を内部で変圧することにより、前記タイミング違反箇所の電圧を制御する請求項１に記載の電圧制御方法。
【請求項３】
前記電圧制御工程においては、あらかじめ持たせた複数の電圧源から適正な電圧源を選択することにより、前記タイミング違反箇所の電圧を制御する請求項１に記載の電圧制御方法。
【請求項４】
前記電圧制御工程においては、電源配線の電流成分を調整することにより、前記タイミング違反箇所の電圧を制御する請求項１に記載の電圧制御方法。
【請求項５】
前記電圧制御工程における前記電流成分調整では、電流を消費するダミーセルを特定のレーンに配置することにより、前記タイミング違反箇所の電圧を制御する請求項４に記載の電圧制御方法。
【請求項６】
前記電圧制御工程においては、電源配線の抵抗成分を調整することにより、前記タイミング違反箇所の電圧を制御する請求項１に記載の電圧制御方法。
【請求項７】
前記電圧制御工程における前記抵抗成分調整では、電源配線の配線長を変えることにより、前記タイミング違反箇所の電圧を制御する請求項６に記載の電圧制御方法。
【請求項８】
前記電圧制御工程における前記抵抗成分調整では、電源配線の幅を変えることにより、前記タイミング違反箇所の電圧を制御する請求項６に記載の電圧制御方法。
【請求項９】
前記電圧制御工程における前記抵抗成分調整では、電源配線のレイヤを変えることにより、前記タイミング違反箇所の電圧を制御する請求項６に記載の電圧制御方法。
【請求項１０】
前記電圧制御工程における前記抵抗成分調整では、電源配線のヴィア数を変えることにより、前記タイミング違反箇所の電圧を制御する請求項６に記載の電圧制御方法。
【請求項１１】
前記タイミング調整工程においては、クロックラインの遅延量調整を行う請求項１に記載の電圧制御方法。
【請求項１２】
前記タイミング調整工程においては、クロストークの影響を受けるネットのタイミングウィンドウの調整を行う請求項１に記載の電圧制御方法。
【請求項１３】
スタンダードセル内の電源ストラップと上層の電源メッシュとを有するＬＳＩに対して、前記電源ストラップと前記電源メッシュとを一番近い交点以外で接続する手段を備えた電圧制御装置。
【請求項１４】
スタンダードセル内の電源ストラップと上層の電源メッシュとを有するＬＳＩに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、同一レイヤで前記電源メッシュに複数の配線幅をもたせ、その複数の配線幅から選択する手段を備えた電圧制御装置。
【請求項１５】
スタンダードセル内の電源ストラップと上層の電源メッシュとを有するＬＳＩに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、前記電源ストラップに複数の配線レイヤにまたがる構造をもたせ、その複数の配線レイヤから選択する手段を備えたている電圧制御装置。
【請求項１６】
スタンダードセル内の電源ストラップと上層の電源メッシュとを有するＬＳＩに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、前記電源メッシュ内に存在する同一レイヤのヴィアアレイ内のヴィア数を複数種類とし、その複数種類のヴィア数から選択する手段を備えた電圧制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型半導体装置などの論理回路の合成方法などに適用される電圧制御方法および電圧制御装置に関する。
【背景技術】
【０００２】
半導体プロセスの微細化に伴ってＬＳＩの電流量が増大し、ＬＳＩの電源配線の抵抗により電源電圧が降下する現象が生じるようになってきた。電源電圧降下現象が発生すると、セル等の動作速度の低下が生じることが問題となる。この電源電圧降下現象を考慮したタイミング改善手法の従来例について、図１３を用いて説明する。
【０００３】
まず、電源電圧マップ作成工程Ｓ０１において、セル配置領域における電源電圧マップを作成する。この電源電圧マップは、セル配置領域における電源配線の配線位置に起因する動作電源電圧の分布を表わす。次に、初期セル配置工程Ｓ０２において、概略配置Ｓ００のためのセルの初期配置を行う。例えば、パッドセルをチップの周縁部に配置し、それ以外のセルをチップの中心部に配置する。次に、動作タイミング改善工程Ｓ０３において、電源電圧降下を考慮した各セルの動作タイミングの改善を行う。続いて、ステップＳ０４，Ｓ０５を経たのち、セル群分割工程Ｓ０６において、セル群を分割する。タイミングの改善処理および消費電力の低減処理を所定回数分だけ繰り返した後、詳細配置工程Ｓ０７において、セルの詳細配置を行う。このような従来の技術としては、例えば特許文献１に記載されたものが知られている。
【特許文献１】特開２０００−９９５５４号公報（第７−９頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の電源電圧降下現象を考慮しながらタイミング改善をする方法では、電源配線自体は変更しないので、タイミング最適化のための遅延量調整の範囲が限定されているという課題がある。
【０００５】
本発明は、このような事情に鑑みて創作したものであり、電源配線の変更を通じてタイミング最適化のための遅延量調整の範囲を広げることを目的としている。
【課題を解決するための手段】
【０００６】
本発明による電圧制御方法は、
ＬＳＩ設計において回路を配置合成する配置合成工程と、
前記配置合成された回路のタイミング解析を行うタイミング解析工程と、
前記タイミング解析工程の結果、タイミング違反を検出したときは、電源配線の変更を通じてタイミング違反箇所の電圧を制御する電圧制御工程と、
前記電圧制御工程により電圧制御された回路のタイミングを調整するタイミング調整工程とを含むものである。
【０００７】
この電圧制御方法においては、配置合成された回路のタイミング解析を行ってタイミング違反を検出したときは、その回路のタイミング違反箇所に対して電圧の制御を行い、その上でタイミング調整を行う。この場合に、タイミング違反箇所での電圧の制御においては、電源配線を変更して電圧を制御する。その結果、タイミング最適化のための遅延量調整の範囲を広げることが可能となる。
【０００８】
前記電圧制御工程においては、外部から入力された電圧源を内部で変圧することにより、前記タイミング違反箇所の電圧を制御するという態様がある。この場合、例えばＤＣ−ＤＣコンバータなどを用いる。このようにすると、電圧源が１つしかない場合でも、異種電圧を生成することにより、タイミング最適化が容易になる。
【０００９】
また、前記電圧制御工程においては、あらかじめ持たせた複数の電圧源から適正な電圧源を選択することにより、前記タイミング違反箇所の電圧を制御するという態様がある。この場合、例えばアナログスイッチの制御により複数の電圧源を切り替える。このようにすると、動作モードごとに最適な電圧源を選択することにより、タイミング最適化が容易になる。
【００１０】
また、前記電圧制御工程においては、電源配線の電流成分を調整することにより、前記タイミング違反箇所の電圧を制御するという態様がある。このようにすると、抵抗成分を調整できない箇所においても、タイミング最適化が可能となる。この電流成分調整では、電流を消費するダミーセルを特定のレーンに配置することにより、前記タイミング違反箇所の電圧を制御してもよい。このようにすると、タイミング違反するセルを前記レーンに配置することで、タイミング最適化が可能となる。
【００１１】
また、前記電圧制御工程においては、電源配線の抵抗成分を調整することにより、前記タイミング違反箇所の電圧を制御するという態様がある。このようにすると、電圧源の変更ができない場合でも、タイミング最適化が可能になる。
【００１２】
ここで、前記電圧制御工程における前記抵抗成分調整では、電源配線の配線長を変えることにより、前記タイミング違反箇所の電圧を制御してもよい。また、電源配線の幅を変えることにより、前記タイミング違反箇所の電圧を制御してもよい。また、電源配線のレイヤを変えることにより、前記タイミング違反箇所の電圧を制御してもよく、電源配線の配線長や幅の変更ができない場合でも、タイミング最適化が可能になる。
【００１３】
また、前記電圧制御工程における前記抵抗成分調整では、電源配線のヴィア数を変えることにより、前記タイミング違反箇所の電圧を制御するという態様がある。このようにすると、レイヤの変更ができない場合でも、タイミング最適化が可能になる。
【００１４】
また、前記タイミング調整工程においては、クロックラインの遅延量調整を行うという態様がある。このようにすると、データラインのみではタイミング最適化不可能な場合にも対応できる。
【００１５】
また、前記タイミング調整工程においては、クロストークの影響を受けるネットのタイミングウィンドウの調整を行うという態様がある。このようにすると、前記ネットを修正できない場合でも、前段以前のセルの遅延量を調整し、タイミングウィンドウをずらすことでタイミング改善が可能となる。
【００１６】
本発明による電圧制御装置は、スタンダードセル内の電源ストラップと上層の電源メッシュとを有するＬＳＩに対して、前記電源ストラップと前記電源メッシュとを一番近い交点以外で接続する手段を備えたものである。これは、電源配線の配線長を変えることで抵抗成分調整を行う場合に適している。
【００１７】
また、本発明による電圧制御装置は、スタンダードセル内の電源ストラップと上層の電源メッシュとを有するＬＳＩに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、同一レイヤで前記電源メッシュに複数の配線幅をもたせ、その複数の配線幅から選択する手段を備えたものである。これは、電源配線の配線幅を変えることで抵抗成分調整を行う場合に適している。
【００１８】
また、本発明による電圧制御装置は、スタンダードセル内の電源ストラップと上層の電源メッシュとを有するＬＳＩに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、前記電源ストラップに複数の配線レイヤにまたがる構造をもたせ、その複数の配線レイヤから選択する手段を備えたものである。これは、電源配線のレイヤを変えることで抵抗成分調整を行う場合に適している。
【００１９】
また、本発明による電圧制御装置は、スタンダードセル内の電源ストラップと上層の電源メッシュとを有するＬＳＩに対して、前記電源ストラップと前記電源メッシュとを接続するヴィアの近傍において、前記電源メッシュ内に存在する同一レイヤのヴィアアレイ内のヴィア数を複数種類とし、その複数種類のヴィア数から選択する手段を備えたものである。これは、電源配線のヴィア数を変えることで抵抗成分調整を行う場合に適している。
【発明の効果】
【００２０】
本発明によれば、電源配線を変更して電圧を制御することで、タイミング最適化のための遅延量調整の範囲を広げることができるという効果が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態における電圧制御方法について、図面を参照しながら説明する。
【００２２】
(実施の形態１)
図１は本発明の実施の形態１における電圧制御方法の構成図の一例、図２は同実施の形態における電圧制御方法の具体例を示す。
【００２３】
図１において、Ａは回路情報、Ｓ１は配置合成工程、Ｓ２はタイミング解析工程、Ｓ３は電圧制御工程、Ｓ４はタイミング調整工程である。
【００２４】
ここで、図２（ａ）は電圧制御工程Ｓ３の処理前の回路、図２（ｂ）は電圧制御工程Ｓ３の処理後の回路である。
【００２５】
図２において、１はメモリ、２はメモリ制御部、３はメモリ１のＩＯ部、４はメモリ１のローデコーダ部、５はメモリアレイ部、６は電圧Ｖ１の電源配線、７は直流電圧の電圧変換を行うＤＣ−ＤＣコンバータ、８は電圧Ｖ２の電源配線である。
【００２６】
以上のように構成された電圧制御方法について以下に説明する。
【００２７】
まず、外部からの電源電圧としてＶ１のみ供給されている回路情報Ａの場合、配置合成工程Ｓ１により、図２（ａ）のようなメモリの電源構造が生成される。この回路に対してタイミング解析工程Ｓ２を実行した結果として、ＩＯ部３でホールドタイムエラーとなったとする。ホールドタイムエラーは、パス遅延量が設計制約よりも短いときに起きるエラーで、データ消失の原因になる。これを回避するには、パス遅延量を増してタイミング補償を行えばよい。この場合、電圧制御工程Ｓ３にて、ＤＣ−ＤＣコンバータ７を挿入する。このＤＣ−ＤＣコンバータ７によって、電圧Ｖ１を変圧して、電圧Ｖ２（ここでＶ２＜Ｖ１）をもつ電源配線８を生成する。電源電圧が低下すると、遅延量は逆に増加する。この電源配線８をＩＯ部３に供給すると、ＩＯ部３の遅延量が大きくなり、ホールドタイムエラーを改善することができる。
【００２８】
(実施の形態２)
図３は本発明の実施の形態２における電圧制御方法の具体例である。
【００２９】
ここで、図３（ａ）は電圧制御工程Ｓ３の処理前の回路、図３（ｂ）は電圧制御工程Ｓ３の処理後の回路を示す。
【００３０】
図３において、９は電圧Ｖ２の電源配線、１０は電圧Ｖ１の電源配線６と電圧Ｖ２の電源配線９のいずれか一方を選択するアナログスイッチ、１１はアナログスイッチ１０を制御するコントロール信号、１２は電圧Ｖ１またはＶ２が供給される電源配線である（Ｖ２＜Ｖ１）。
【００３１】
まず、外部からの電源電圧Ｖ１，Ｖ２が供給されている回路情報Ａの場合、配置合成工程Ｓ１により、図３（ａ）のようにメモリ１にＶ１のみ供給されている電源構造が生成される。この回路のタイミング解析工程Ｓ２を実行した結果として、ある特定の動作モードでのみＩＯ部３でホールドタイムエラーとなったとする。この場合、電圧制御工程Ｓ３にて、アナログスイッチ１０を挿入し、コントロール信号１１には、ホールドタイムエラーが発生するモードを選択する信号を接続する。これにより、ＩＯ部３に供給する電源配線１２は、ホールドタイムエラーが発生するモードでは、より低い側の電圧Ｖ２が供給される。この電源配線１２をＩＯ部３に供給することにより、ＩＯ部３の遅延量が大きくなり、ホールドタイムエラーを改善することができる。
【００３２】
(実施の形態３)
図４は本発明の実施の形態３における電圧制御方法の具体例である。
【００３３】
ここで、図４（ａ）は論理回路図、図４（ｂ）は電圧制御工程Ｓ３の処理前のレイアウト図、図４（ｃ）は電圧制御工程Ｓ３の処理後のレイアウト図である。
【００３４】
図４において、２１は送り側のフリップフロップ、２２はバッファ、２３は受け側のフリップフロップ、２４は電力消費用ダミーセル、２５はダミーレーンである。
【００３５】
まず、フリップフロップ間にホールドタイミング検証が必要な回路情報Ａの場合、配置合成工程Ｓ１により、図４（ａ）のように、インスタンス名ＦＦ１のフリップフロップ２１とインスタンス名ＦＦ２のフリップフロップ２３の間にインスタンス名ＢＵＦ１のバッファ２２が接続された構造が生成される。この回路においてタイミング解析工程Ｓ２を実行した結果として、バッファ２２の遅延量が小さいとホールドタイムエラーが発生したとする。この場合、バッファ２２の遅延量を大きくすることが必要となるため、電圧制御工程Ｓ３において、電力消費用ダミーセル２４を任意のレーンに配置し、配置したレーンに電圧降下を発生させる。ここでは、この電圧降下を発生させたレーンをダミーレーンと定義している。
【００３６】
次に、遅延量が小さいバッファ２２をダミーレーン２５に配置移動し、バッファ２２の遅延量を大きくする。この移動は、電源配線の電流成分を調整することに相当する。これにより、ホールドタイムエラーを改善することが可能となる。
【００３７】
なお、ダミーレーンは、配置合成前にあらかじめ作成しておいてもよい。
【００３８】
(実施の形態４)
図５、図６は本発明の実施の形態４における電圧制御方法の具体例である。
【００３９】
図５は電圧制御工程Ｓ３の処理前の斜視図、図６は電圧制御工程Ｓ３の処理後の斜視図である。
【００４０】
図５において、３１〜３５はそれぞれＭ１〜Ｍ５層配線、３７はＭ７層配線、３８はスタンダードセル、３９はヴィアである。図６において、４４は配線長を長くしたＭ４層配線、４９はヴィアである。
【００４１】
まず、図５の回路のタイミング解析工程Ｓ２の解析結果において、スタンダードセル３８の遅延量が不足している場合、遅延量を大きくする必要がある。
【００４２】
通常ではスタンダードセル３８に供給する電源は、最も近いヴィア３９経由で供給される。ここで、電圧制御工程Ｓ３において、Ｍ４層配線３４を図６のＭ４層配線４４のように引き伸ばしてヴィア４９経由で電源を供給するように変更する。抵抗値Ｒは、Ｒ＝ρ・Ｌ／Ｓに依存する（Ｌは配線長、Ｓは断面積、ρは抵抗率（比抵抗））。配線長を長くすることにより、抵抗値Ｒを増大させることが可能となる。これにより、電源配線の抵抗成分が増加し、スタンダードセル３８に供給される電圧が下がり、遅延量が大きくなる。以上により、タイミング改善の効果が得られる。
【００４３】
(実施の形態５)
図７〜図１０は本発明の実施の形態５における電圧制御方法の具体例である。
【００４４】
図７は電圧制御工程Ｓ３の処理前の斜視図、図８〜図１０は電圧制御工程Ｓ３の処理後の斜視図である。
【００４５】
図７において、５１〜５５はそれぞれＭ１〜Ｍ５層配線、５７はＭ７層配線、５９はタイミングエラーの発生しているスタンダードセルの領域である。図８において、６０は配線幅を細くしたＭ５層配線である。図９において、６１はレイヤ変更されたＭ３層配線である。図１０において、６２はヴィア数を削減する前の状態、６３はヴィア数を削減した後の状態を示す。
【００４６】
まず、図７の回路のタイミング解析工程Ｓ２の解析結果において、領域５９に配置されているスタンダードセルの遅延量が不足してホールドタイムエラーを発生している場合には、遅延量を大きくしてタイミング改善を図る必要がある。
【００４７】
ここで、電圧制御工程Ｓ３にて、領域５９に含まれているＭ５層配線５５の一部の配線幅を細くして、図８に示す配線６０のようにする。配線幅を細くすることは、抵抗値Ｒ＝ρ・Ｌ／Ｓにおいて断面積Ｓを減少することに対応し、抵抗値Ｒが増加する。これにより、領域５９に供給される電圧が下がり、領域５９に配置されているスタンダードセルの遅延量が大きくなることで、タイミング改善の効果が得られる。
【００４８】
また、電圧制御工程Ｓ３にて、図９に示すように、領域５９に含まれているＭ５層配線５５の一部のレイヤをＭ３層配線等に変更してもよい。これにより、Ｍ３層配線の方の抵抗値が大きい場合には、領域５９に供給される電圧が下がり、領域５９に配置されているスタンダードセルの遅延量が大きくなることで、タイミング改善の効果が得られる。
【００４９】
また、電圧制御工程Ｓ３にて、図１０に示すように、領域５９に含まれているＭ５層配線５５の一部のレイヤをＭ３層配線等に変更する際に、経由するヴィアの数を減らしてもよい。ヴィア数を減らすことは、抵抗値Ｒ＝ρ・Ｌ／Ｓにおいて断面積Ｓを減少することに対応し、抵抗値Ｒが増加する。これにより、ヴィアを経由する経路の抵抗成分が増大することにより、領域５９に供給される電圧が下がり、領域５９に配置されているスタンダードセルの遅延量が大きくなることで、タイミング改善の効果が得られる。
【００５０】
(実施の形態６)
図１１は本発明の実施の形態６における電圧制御方法の具体例である。
【００５１】
ここで、図１１（ａ）は論理回路図、図１１（ｂ）は電圧制御工程Ｓ３の処理前のレイアウト図、図１１（ｃ）は電圧制御工程Ｓ３の処理後のレイアウト図である。
【００５２】
図１１において、２１は送り側のフリップフロップ、２２はバッファ、２３は受け側のフリップフロップ、２４は電力消費用ダミーセル、２５はダミーレーン、７１はクロック経路上のバッファである。
【００５３】
まず、フリップフロップ間にセットアップタイミング検証が必要な回路情報Ａの場合、配置合成工程Ｓ１により、図１１（ｂ）のように、インスタンス名ＦＦ１のフリップフロップ２１とインスタンス名ＦＦ２のフリップフロップ２３の間にインスタンス名ＢＵＦ１のバッファ２２が接続され、クロックラインにはバッファ７１がある構造を例にする。この回路において、タイミング解析工程Ｓ２を実行した場合、バッファ７１の遅延量が小さいとセットアップエラーが発生する場合がある。
【００５４】
この際には、バッファ７１の遅延量を大きくすることが必要となるため、電圧制御工程Ｓ３において、電力消費用ダミーセル２４を任意のレーンに配置し、配置したレーンに電圧降下を発生させる。次に、遅延量が小さいバッファ７１をダミーレーン２５に配置移動し、バッファ７１の遅延量を大きくする。これによりセットアップエラーを改善することが可能となる。
【００５５】
なお、ダミーレーン２５は、配置合成前にあらかじめ作成しておいてもよい。
【００５６】
(実施の形態７)
図１２は本発明の実施の形態７における電圧制御方法の具体例である。
【００５７】
ここで、図１２（ａ）は論理回路図、図１２（ｂ）は電圧制御工程Ｓ３の処理前のタイミングチャート、図１２（ｃ）は電圧制御工程Ｓ３の処理後のタイミングチャートである。
【００５８】
図１２において、８１から８３はタイミング的にクリティカルなパスに属するバッファ、８４から８６はタイミング的にクリティカルでないパスに属するバッファである。８７はインスタンス名instXのタイミングウィンドウ、８８，８９はインスタンス名instYのタイミングウィンドウである。
【００５９】
まず、図１２（ａ）の回路においてタイミング解析工程Ｓ２を実行した場合、インスタンス名instXをもつバッファ８１とインスタンス名instYをもつバッファ８５が駆動するネット間のクロストークの影響でバッファ８１の遅延量が増加する現象がある。
【００６０】
図１２（ｂ）にinstXとinstYのタイミングウィンドウを示している。タイミングウィンドウ８７と８８が重なる場合には影響を受ける。
【００６１】
このため、クリティカルでないパスに属するバッファに供給される電圧を制御して、バッファの遅延量を変動させることにより、図１２（ｃ）に示すように、タイミングウィンドウをずらす方法をとる。この例では、instYのタイミングウィンドウが８８から８９にずれることにより、instXはクロストークの影響を受けないのでタイミング改善することが可能となる。
【００６２】
なお、inxtYの電圧制御が不可能な場合は、前段のバッファ８４を制御しても同様の効果が得られる。
【産業上の利用可能性】
【００６３】
本発明の電圧制御方法は、タイミング改善の対策方法を広げることができるので、論理回路の開発期間・工数短縮に有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１における電圧制御方法のフローを示す図
【図２】本発明の実施の形態１の電圧制御方法において電圧制御前の回路の例を示す図と電圧制御後の回路の例を示す図
【図３】本発明の実施の形態２の電圧制御方法において電圧制御前の回路の例を示す図と電圧制御後の回路の例を示す図
【図４】本発明の実施の形態３の電圧制御方法において電圧制御前の回路の論理を示す図と電圧制御前の回路のレイアウト図と電圧制御後の回路のレイアウト図
【図５】本発明の実施の形態４の電圧制御方法において電圧制御前の回路の斜視図
【図６】本発明の実施の形態４の電圧制御方法において電圧制御後の回路の斜視図
【図７】本発明の実施の形態５の電圧制御方法において電圧制御前の回路の斜視図
【図８】本発明の実施の形態５の電圧制御方法において電圧制御後の回路の斜視図
【図９】本発明の実施の形態５の電圧制御方法において電圧制御後の回路の斜視図
【図１０】本発明の実施の形態５の電圧制御方法において電圧制御後の回路の斜視図
【図１１】本発明の実施の形態６の電圧制御方法において電圧制御前の回路の論理を示す図と電圧制御前の回路のレイアウト図と電圧制御後の回路のレイアウト図
【図１２】本発明の実施の形態７の電圧制御方法において電圧制御前の回路の論理を示す図と電圧制御前の回路のタイミングウィンドウ図と電圧制御後の回路のタイミングウィンドウ図
【図１３】従来の技術における電源電圧降下現象を考慮したタイミング改善手法のフローを示す図
【符号の説明】
【００６５】
Ａ  回路情報
Ｓ１  配置合成工程
Ｓ２  タイミング解析工程
Ｓ３  電圧制御工程
Ｓ４  タイミング調整工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008235440.tif 000008
【図７】
2008235440.tif 000009
【図８】
2008235440.tif 000010
【図９】
2008235440.tif 000011
【図１０】
2008235440.tif 000012
【図１１】
2008235440.tif 000013
【図１２】
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【図１３】
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