(57)【要約】【目的】トップゲート構造に必要な半導体シリコン層（カソード層）をエピタキシャル形成する際に、研磨工程前のエピタキシャルシリコン層の厚さを少なくすることのできるトップゲート構造を有する半導体装置およびその製造方法の提供。【構成】一導電型半導体基板表面の初期絶縁膜２に形成される第一、第三開口部３、４内の基板絶縁膜５−１、５−２上に堆積されるカソード層と該層内の一導電型エミッタ領域１１表面と一導電型領域７表面に挟まれる他導電型ベース領域１０表面にゲート絶縁膜８を介してゲート電極を１４備えるトップゲート構造を有する半導体装置において、前記第一開口部３を挟む位置の前記初期絶縁膜２に第三開口部４を有し、該第三開口部３内には前記初期絶縁膜２の膜厚と同程度の高さにそれぞれ埋められる前記一導電型半導体結晶層７と該層の表面を被覆する層間絶縁膜１２を備える半導体装置とする。【選択図】        図２
2008235385.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板表面に第一開口部を有する初期絶縁膜と、この第一開口部内に設けられ、前記初期絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜の膜厚と同程度の高さで埋める一導電型半導体結晶層を備え、
前記一導電型半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、該一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域内であって前記他導電型ベース領域表面を挟んで前記一導電型領域に対向する位置に一導電型エミッタ領域とを有し、前記一導電型エミッタ領域表面と前記一導電型領域表面に挟まれる前記他導電型ベース領域表面にはゲート絶縁膜を介してゲート電極を備えるトップゲート構造を有する半導体装置において、
前記第一開口部を挟む位置の前記初期絶縁膜に第三開口部を有し、該第三開口部内には前記初期絶縁膜の膜厚と同程度の高さで埋められる前記一導電型半導体結晶層と該層の表面を被覆する層間絶縁膜を備えることを特徴とする半導体装置。
【請求項２】
前記第一開口部の幅が５μｍ乃至２５μｍであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第二開口部の幅が１μｍ乃至５μｍであることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第三開口部の幅が１μｍ乃至２μｍであることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記初期絶縁膜の幅が１μｍ乃至３μｍであることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体結晶層が気相成長により形成されるエピタキシャルシリコン層または多結晶シリコン層であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
一導電型半導体基板表面に設けた初期絶縁膜に第一開口部と該第一開口部を挟む位置の初期絶縁膜に第一開口部より小幅の第三開口部とを形成し、前記第一開口部と第三開口部内に前記初期絶縁膜より薄膜の基板絶縁膜を形成し、続いて第一開口部内と第三開口部内の前記基板絶縁膜内に第二開口部と第四開口部とをそれぞれ設け、前記第一開口部と前記第三開口部内に半導体結晶層を前記初期絶縁膜の厚さ以上の厚さに形成後、該半導体結晶層を前記初期絶縁膜の厚さと同程度の厚さに表面研磨する工程を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記第一開口部の幅が５μｍ乃至２５μｍであることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第二開口部の幅が１μｍ乃至５μｍであることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第三開口部の幅が１μｍ乃至２μｍであることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第四開口部の幅が前記第三開口部の幅以下であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記初期絶縁膜の幅が１μｍ乃至３μｍであることを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記半導体結晶層が気相成長により形成されるエピタキシャルシリコン層または多結晶シリコン層であることを特徴とする請求項７乃至１２のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特にはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を構成するパワーＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
本発明にかかるＭＯＳ型半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。
【０００３】
以下、本発明にかかるＩＧＢＴの特性等について簡単に説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在し、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほど、オン電圧は低いがスイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を共に改善することは一般的には困難とされているので、最善の策はトレードフ関係の最適化が得られるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。
【０００４】
最適なトレードオフ関係を実現するには、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【０００５】
アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げることが実際に行われている方法である。一方、カソード側のキャリア濃度を上げる作用効果はＩＥ効果と呼ばれている。このＩＥ効果については、既にその詳細が発表されている（例えば、非特許文献１参照）。ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。このように、従来のＩＧＢＴでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにＩＥ効果によるカソード側に偏重したキャリア分布となるようなデバイス構造とすることが試みられている。
【０００６】
このように、従来のＩＧＢＴでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにＩＥ効果によるカソード側に偏重したキャリア分布となるようなデバイス構造とすることが好ましいということは知られている。
また、一定のトレードオフ改善効果を示すことが知られているトレンチゲート構造のＭＯＳ型半導体装置は、その製造プロセスがプレーナ構造の製造プロセスに比べてトレンチ形成工程があるため長く複雑であり、セルパターンも微細化されている。そのため、さらに特性改善を進めようとしても、セルパターンをさらに微細化せざるを得ず、製造コストもさらに高くなるばかりであり、限界がある。従って、製造プロセスの複雑化、セルパターンの微細化を究極にまで進めなくとも、あるいはトレンチゲート構造を採らなくても、前記トレードオフの改善が図れることがＭＯＳ型半導体装置にとって、良品率の観点、製品コストの観点から望まれる。
【０００７】
さらにまた、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有するＩＧＢＴについても既に特許文献が公開されている（特許文献３、特許文献４、特許文献５）。以下、従来のトップゲート構造を有するＩＧＢＴの製造方法について、本発明にも関係するので詳細に説明する。
【０００８】
図３（ａ）に示すように、半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．７μｍの初期酸化膜１０２を形成する。次に初期酸化膜１０２をストライプ状の平面パターンとなるように選択的にドライエッチングして２０μｍ幅の第一開口部１０３を形成する（図３（ｂ））。ストライプ状平面パターンからなる初期酸化膜１０２の基板面方向の幅は３μｍが望ましい。続いて、図３（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜１０４を厚さ０．１μｍの厚さに全面形成した後、図３（ｄ）に示すように、フォトリソグラフィによって基板酸化膜１０４の中央に幅１μｍの第二開口部１０５を形成する。初期酸化膜１０２の突出高さ（膜厚）は前述のように０．７μｍであるが、さらに基板酸化膜１０４の厚さ０．１μｍが加わるので、初期酸化膜１０２の突出高さ（膜厚）は合わせて０．８μｍとなる。
【０００９】
その後、図４（ｅ）に示すように、第二開口部１０５によって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャルシリコン層１０６を成長させる。ｎ型エピタキシャルシリコン層１０６の成長が第二開口部１０５で始まってから成長面が基板酸化膜１０４の厚みを超えると成長は基板酸化膜１０４上を横方向にも進む。その後、端部の初期酸化膜１０２の突出高さ（膜厚）を乗り越えて第一開口部１０３の全面を初期酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる。
【００１０】
次に、初期酸化膜１０２をストッパー酸化膜として図４（ｆ）に示すようにｎ型エピタキシャルシリコン層１０６表面が初期酸化膜１０２の表面と高さの等しい平坦な断面形状になるまで研磨を行う。
次に、図４（ｇ）のようにエピタキシャルシリコン層１０６の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７を全面に形成する。次にゲート電極となるポリシリコン層１０８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、フォトリソグラフィによりポリシリコン層１０８を部分的に除去する。続いて、残ったポリシリコン層１０８をマスクにしてボロンイオン注入とドライブ拡散を行い、ｐ型ベース領域１０９を形成する。さらに、砒素とボロンのイオン注入とドライブ拡散を行ってｐ型ボディ領域１１０とｎ＋型エミッタ領域１１１をそれぞれ形成する。
このようにして元のｎ型エピタキシャルシリコン層１０６のまま残された層であるｎ型領域１０６とｐ型ベース領域１０９とｐ型ボディ領域１１０とｎ＋＋型エミッタ領域１１１が形成された厚さ約０．８μｍのエピタキシャルシリコン層を、この説明ではカソード層と称する。
【００１１】
その後、厚さ約１μｍのＢＰＳＧ膜を全面に形成して層間絶縁膜１１２とする。続いて、この層間絶縁膜１１２にｎ＋＋型エミッタ領域１１１とカソード金属電極１１３とのコンタクトのためのコンタクト開口部１１４を形成し（図４（ｇ））、アルミニウム電極（カソード電極）１１３を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、トップゲート構造を有するＩＧＢＴの半導体装置が完成する。
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】米国特許出願公開第２００６／００７６５８３号明細書
【特許文献４】特開２００７−４３０２８号公報
【特許文献５】特開２００６−２３７５５３号公報
【非特許文献１】フロリン・ウドレア、他１名、「ア  ユニファイド  アナリティカル  モデル  フォア  ザ  キャリア  ダイナミクス  イン  トレンチ  インシュレイテッド  ゲート  バイポーラ  トランジスタズ（ＴＩＧＢＴ）（Ａ  ｕｎｉｆｉｅｄ  ａｎａｌｙｔｉｃａｌ  ｍｏｄｅｌｆｏｒ  ｔｈｅ  ｃａｒｒｉｅｒ  ｄｙｎａｍｉｃｓ  ｉｎ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒｓ（ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５、ｐ．１９０−１９５
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、そのような観点で考え出された前記特許文献３、４に記載される、表面カソード側のキャリア高注入構造を特徴とするトップゲート構造を有するＩＧＢＴなどの半導体装置においては、前述したように、シリコン基板上に基板絶縁膜を挟んで形成されるエミッタ領域、ベース領域、チャネル領域などに必要な厚さの半導体シリコン層（カソード層）を気相成長法により形成するという特殊な工程を必要とする。しかし、この半導体シリコン層（カソード層）は大部分を絶縁膜で囲まれる構成を必要とするため、シリコン基板との間の基板絶縁膜に設けられたわずかな開口部に露出するシリコン基板をシード層として基板絶縁膜上を横方向にも成長させなければならない。そのため、前記半導体シリコン層（カソード層）として必要な厚さよりはるかに厚いシリコン層をたとえば、エピタキシャル成長により堆積形成した後、このエピタキシャルシリコン層表面を研磨して前記トップゲート構造に必要な半導体シリコン層（カソード層）厚さに減厚する工程を必要とする。その理由は、縦方向と横方向の結晶成長の速度がほぼ等しいとすると、基板絶縁膜に設けられた表面幅の小さい開口部をシード層としてエピタキシャル成長によりトップゲート構造に必要な基板絶縁膜上の、所定の幅の初期絶縁膜の開口部内を充分に覆うためには、基板絶縁膜上を横方向にも成長させる必要があるので、少なくとも前記初期絶縁膜の開口部幅の半分程度の厚さに堆積させなければならないからである。この際、半導体シリコン層の形成は厚くなるほどコストが高くなるし、また、厚いほど、シリコン中の結晶欠陥の密度も高くなり易いという問題が付随することが知られている。
【００１３】
このようなトップゲート構造を有するＩＧＢＴなどのＭＯＳ型半導体装置の製造方法における前述の半導体シリコン層の研磨工程には、大きく分けて二つの解決すべき課題がある。実際のエピタキシャルシリコン層の堆積厚さは、たとえば、基板絶縁膜上に形成する半導体シリコン層（カソード層）の必要な厚さを０．８μｍとし、初期絶縁膜の開口部、すなわち、セルピッチ幅（一セル幅）を２０μｍとすると、半導体シリコンの成長に必要な堆積シリコン層の厚さは２０μｍの半分の約１０μｍとなる。その後、必要な厚さ０．８μｍとの差の約９．２μｍを余分な厚さとして半導体シリコン層を研磨して高価なエピタキシャルシリコン層の大部分を削り落とす工程を必要とするという製造コスト的観点に係わる問題が一つ目の課題である（前者）。さらに、その研磨の際、余剰研磨、過剰研磨があるとオン電圧のばらつきの原因となるので、余剰研磨、過剰研磨を抑制するように研磨しなければならないという問題が二つ目の課題である（後者）。
【００１４】
本発明は、以上述べたトップゲート構造を有するＩＧＢＴなどの半導体装置における、特に前者の問題点に鑑みてなされたものであり、本発明の目的は、トップゲート構造を形成するために、堆積した半導体結晶層の大部分を研磨工程により、削り落として初期絶縁膜の厚さと同程度の厚さのカソード層にする際に、前記研磨工程前の半導体結晶層の厚さを少なくすることができ、その製造コストを相対的に安価にでき、さらに漏れ電流を低減できるトップゲート構造を有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板表面に第一開口部を有する初期絶縁膜と、この第一開口部内に設けられ、前記初期絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜の膜厚と同程度の高さで埋める一導電型半導体結晶層を備え、前記一導電型半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、該一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域内であって前記他導電型ベース領域表面を挟んで前記一導電型領域に対向する位置に一導電型エミッタ領域とを有し、前記一導電型エミッタ領域表面と前記一導電型領域表面に挟まれる前記他導電型ベース領域表面にはゲート絶縁膜を介してゲート電極を備えるトップゲート構造を有する半導体装置において、前記第一開口部を挟む位置の前記初期絶縁膜に第三開口部を有し、該第三開口部内には前記初期絶縁膜の膜厚と同程度の高さで埋められる前記一導電型半導体結晶層と該層の表面を被覆する層間絶縁膜を備える半導体装置とすることにより、前記目的は達成される。
【００１６】
特許請求の範囲の請求項２記載の発明によれば、前記第一開口部の幅が５μｍ乃至２５μｍである特許請求の範囲の請求項１記載の半導体装置とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記第二開口部の幅が１μｍ乃至５μｍである特許請求の範囲の請求項２記載の半導体装置とすることが好ましい。
特許請求の範囲の請求項４記載の本発明によれば、前記第三開口部の幅が１μｍ乃至２μｍである特許請求の範囲の請求項２または３に記載の半導体装置とすることが好ましい。
【００１７】
特許請求の範囲の請求項５記載の発明によれば、前記初期絶縁膜の幅が１μｍ乃至３μｍである特許請求の範囲の請求項２乃至４のいずれか一項に記載の半導体装置とすることが望ましい。
特許請求の範囲の請求項６記載の発明によれば、前記半導体結晶層が気相成長により形成されるエピタキシャルシリコン層または多結晶シリコン層であることを特徴とする特許請求の範囲の請求項１乃至５のいずれか一項に記載の半導体装置とすることを特徴とする。
【００１８】
特許請求の範囲の請求項７記載の発明によれば、一導電型半導体基板表面に設けた初期絶縁膜に第一開口部と該第一開口部を挟む位置の初期絶縁膜に第一開口部より小幅の第三開口部とを形成し、前記第一開口部と第三開口部内に前記初期絶縁膜より薄膜の基板絶縁膜を形成し、続いて第一開口部内と第三開口部内の前記基板絶縁膜内に第二開口部と第四開口部とをそれぞれ設け、前記第一開口部と前記第三開口部内に半導体結晶層を前記初期絶縁膜の厚さ以上の厚さに形成後、該半導体結晶層を前記初期絶縁膜の厚さと同程度の厚さに表面研磨する工程を有する半導体装置の製造方法とすることにより前記目的は達成できる。
【００１９】
特許請求の範囲の請求項８記載の発明によれば、前記第一開口部の幅が５μｍ乃至２５μｍである特許請求の範囲の請求項７記載の半導体装置の製造方法とすることができる。
特許請求の範囲の請求項９記載の発明によれば、前記第二開口部の幅が１μｍ乃至５μｍである特許請求の範囲の請求項８記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項１０記載の発明によれば、前記第三開口部の幅が１μｍ乃至２μｍである特許請求の範囲の請求項８または９に記載の半導体装置の製造方法とすることが好ましい。
【００２０】
特許請求の範囲の請求項１１記載の発明によれば、前記第四開口部の幅が前記第三開口部の幅以下である特許請求の範囲の請求項１０記載の半導体装置の製造方法とすることができる。
特許請求の範囲の請求項１２記載の発明によれば、前記初期絶縁膜の幅が１μｍ乃至３μｍである特許請求の範囲の請求項８乃至１１のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
【００２１】
特許請求の範囲の請求項１３記載の発明によれば、前記半導体結晶層が気相成長により形成されるエピタキシャルシリコン層または多結晶シリコン層である特許請求の範囲の請求項７乃至１２のいずれか一項に記載の半導体装置の製造方法とすることができる。
【発明の効果】
【００２２】
本発明によれば、トップゲート構造を形成するために、堆積した半導体結晶層の大部分を研磨工程により、削り落として初期絶縁膜の厚さと同程度の厚さのカソード層にする際に、前記研磨工程前の半導体結晶層の厚さを少なくすることができ、その製造コストを相対的に安価にでき、さらに漏れ電流を低減できるトップゲート構造を有する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明にかかる半導体装置およびその製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１、図２は本発明にかかる表面カソード側キャリア高注入構造を特徴とするトップゲート構造を有するＩＧＢＴとその製造方法に関し、図１（ａ）〜図１（ｄ）は本発明の半導体装置の製造方法を主要な製造プロセス順に示す半導体基板の断面図（その１）であり、図２（ｅ）〜（ｇ）は本発明の半導体装置の製造方法を主要な製造プロセス順に示す半導体基板の断面図（その２）である。
【実施例１】
【００２４】
図１、図２は本発明の実施例１にかかる、トップゲート型表面高注入構造を有するＩＧＢＴの構造および製造方法について、主要な製造工程における半導体基板の要部断面図を示したものである。
図１（ａ）に示すように、半導体基板１としては、ｎ型ＦＺ−シリコン基板１のミラー研磨仕上げを用いる。基板１の比抵抗は、３０〜２００Ωｃｍの範囲が好ましく、ＩＧＢＴに求められる耐圧によって選択する。例えば８０Ωｃｍの基板１を用いて作製すれば、耐圧１２００ＶのＩＧＢＴとすることができる。この基板１に熱酸化またはＣＶＤ成長による膜厚範囲０．３μｍ〜１μｍから選ばれるいずれかの初期酸化膜２を形成する。次にその膜上にフォトレジストによるパターニングを施して、初期酸化膜２をストライプ状の平面パターンとなるように選択的にドライエッチングして大きな第一開口部３とこの第一開口部３に平行で幅の小さい第三開口部４を形成する（図１（ｂ））。このとき、第一開口部３の幅は５〜２５μｍから、第三開口部の幅は１〜２μｍからそれぞれ適宜選択することができる。ストライプ状平面パターンからなる初期酸化膜２の基板面方向の幅は１μｍ〜３μｍの範囲のいずれかがそれぞれ望ましい。ここでは、初期酸化膜２の幅を１μｍ、第一開口部３の幅を２０μｍ、第三開口部の幅を２μｍとした。続いて、図１（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜５−１、５−２を厚さ０．０５μｍ〜０．２μｍの範囲のいずれかの厚さに全面形成した後、図１（ｄ）に示すように、フォトリソグラフィによって基板酸化膜５−１と５−２の中央に第一開口部３に平行で幅１μｍの第二開口部６−１、第四開口部６−２を形成する。初期酸化膜２の突出高さ（膜厚）は前述のように０．３μｍ〜１μｍの範囲が好ましいが、ここでは、基板酸化膜５−１、５−２の厚さを０．１μｍ、初期酸化膜２の突出高さ（膜厚）を０．７μｍ、合わせて０．８μｍとした。
【００２５】
その後、図２（ｅ）に示すように、第二開口部６−１、第四開口部６−２によって露出したシリコン基板１表面をシード層としてエピタキシャルシリコン層７を成長させる。その代表的なプロセスガスとして、主ガスをジクロロシランあるいはトリクロロシランとし、水素ガスをキャリアガスとし、ドーピングガスとしてアルシンまたはホスフィンを添加したものを用いる。また、反応圧力は１００〜７６０Ｔｏｒｒ（１Ｔｏｒｒ＝１３３．３Ｐａ）、シリコン基板（ウエハ）温度１０００℃程度が好ましい。ここでは、ドーピングガスとしてホスフィンを用い、膜中リン濃度が１×１０１６ｃｍ−３になるように条件を制御した。ｎ型エピタキシャルシリコン層７の成長が第二開口部６−１、第四開口部６−２で始まってから成長面が基板酸化膜５−１、５−２の厚みを超えて上面の位置よりも高くなると成長は基板酸化膜５−１、５−２上を横方向にも進む。その後、端部にある初期酸化膜２の突出高さ（膜厚）を乗り越えて全面を被覆した時点でガスの供給を停止して成長をストップさせる。
【００２６】
次に、ｎ型エピタキシャルシリコン層７が形成されたシリコン基板１を図示しないＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃａｎｉｃａｌ  Ｐｏｌｉｓｈｅｒ）装置に搬入し、初期酸化膜２をストッパー膜として図２（ｆ）に示すようにｎ型エピタキシャル半導体層（単結晶シリコン層）７表面が初期酸化膜２の表面を基準として平坦な断面形状になるまで研磨を行う。このとき重要なことは、選択比（（Ｓｉ研磨レート／酸化膜研磨レート）を５０倍以上、好ましくは１００倍以上と高くして初期酸化膜（ストッパー膜）２の上面を基準として確実に研磨を停止させることである。そのためには、たとえば、フジミインコーポレーテッド製の高純度コロイダルシリカスラリーｐｌａｎｅｒｌｉｔｅ−６１０３などを用いることが有効である。代表的な研磨条件はトップリング圧力３００〜６００ｈＰａ，テーブル回転数５０〜１００ｒｐｍとした。このときの前記選択比は約１００倍である。なお、研磨時間は一定としてもよいが、余剰研磨（基準となる初期酸化膜２上にエピタキシャルシリコン層の研磨残渣が残っている研磨不足状態）や研磨過剰（ディッシンともいう−基準となる初期酸化膜の上面よりエピタキシャルシリコン層の厚さが中央付近で薄い状態に研磨されること）の発生を抑えるには何らかの終点検出を行うことが有効である。そのための方法としては、モータートルクの検出、反射光測定等が考えられる。ここでは、モータートルク検出を用いることにより、研磨不良を抑え、ｎ型エピタキシャルシリコン層７の厚みがほぼ一定になるようにした。
【００２７】
ところが、初期酸化膜（ストッパー膜）２の領域がｎ型エピタキシャルシリコン層７に比べて相対的に少ない、言い換えるとストッパー酸化膜２の間隔（第一開口部の幅）が大きいと、研磨時、終点検出用の初期酸化膜２が露出した時点で、第一開口部３の中央付近でディッシング（過剰研磨）が発生し易くなる。また、中央部での前記ディッシングによる凹みを無くすために研磨時間を短くすると、初期酸化膜２の厚さよりエピタキシャルシリコン層の厚さが厚い余剰研磨となるので、要注意である。
【００２８】
実施例１で説明したトップゲート構造を有する半導体装置によれば、エピタキシャルシリコン成長の開始点となるシード層が第二、第四開口部のように、単位セル当たり２箇所形成されているので、第一開口部の幅が２０μｍの場合、従来の構造ではエピタキシャルシリコン層の厚さは第一開口部幅の半分の約１０μｍを必要としたが、この実施例１では、第三開口部の幅が狭いので、初期酸化膜２の突出高さ（膜厚）を早く乗り越えて第一開口部内に成長してくるエピタキシャルシリコン層と一体化する結果、シリコンの厚さを６μｍに少なくすることができる。前述のように、エピタキシャルシリコン層の堆積時の厚さは、製造コストと、結晶欠陥密度に関係するので、エピタキシャルシリコン層の堆積時の厚さを薄くできることは、製造コストの低下と結晶欠陥密度の低減につながる。結晶欠陥密度の低減は漏れ電流の低減、耐圧低下の防止に効果がある。
【００２９】
次に、エピタキシャルシリコン層７の研磨後の表面に、図示しない厚さ０．０８μｍの犠牲酸化膜を形成し、続いてふっ酸でその犠牲酸化膜を除去することにより、表面状態を改善する。
続いて、図２（ｇ）に示すように、エピタキシャルシリコン層７の上に熱酸化あるいはＣＶＤによりゲート酸化膜８を全面に形成する。ここでは、ゲート酸化膜８として熱酸化膜を厚さ０．１μｍで形成する。次にゲート電極となるポリシリコン層９を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、フォトリソグラフィによりポリシリコン層９を部分的に除去する。続いて、残ったポリシリコン層９をマスクにしてドーズ量５×１０１４ｃｍ−２のボロンイオンを注入し、窒素雰囲気で１１５０℃×２時間のドライブ拡散を行い、ｐ型ベース領域１０を形成する。さらに、ドーズ量１×１０１５ｃｍ−２の砒素イオンとボロンをイオン注入し、１０００℃、で３０分のドライブ拡散を行ってｐ＋型ボディ領域１０−１とｎ＋型エミッタ領域１１をそれぞれ形成してカソード層とする。
【００３０】
その後、厚さ約１μｍのＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を全面に形成して層間絶縁膜１２とする。続いて、層間絶縁膜１２に金属電極とのコンタクトのためのコンタクト開口部１３を形成する。次に、膜厚５μｍのアルミニウム電極（カソード電極）１４を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、本発明の実施例１にかかるＩＧＢＴの半導体基板が完成する。
【００３１】
以上、実施例１で説明したＩＧＢＴはカソード層を形成するためのエピタキシャルシリコン成長層の形成厚さを従来の約１０μｍから６μｍに薄くすることができたので、従来のカソード層に生起する多数の結晶欠陥を少なくすることができ、その結果、漏れ電流やオン電圧を低下させることができるようになった。特に漏れ電流については、カソード層中の結晶欠陥を少なくすることができたので、約半分に減らすことができた。また、実施例１のＩＧＢＴの特徴である第三開口部内に形成される半導体シリコン結晶層は上部に被覆される層間絶縁膜により金属電極とは絶縁されているので、オン電圧の増加には影響しない。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例１にかかるトップゲート構造を有するＩＧＢＴの製造工程を説明するための半導体基板の断面図である（その１）。
【図２】本発明の実施例１にかかるトップゲート構造を有するＩＧＢＴの製造工程を説明するための半導体基板の断面図である（その２）
【図３】従来のトップゲート構造を有するＩＧＢＴの製造工程を説明するための半導体基板の断面図である（その１）。
【図４】従来のトップゲート構造を有するＩＧＢＴの製造工程を説明するための半導体基板の断面図である（その２）。
【符号の説明】
【００３３】
１    一導電型半導体基板、ＦＺ−シリコン基板（ドリフト層）
２    初期絶縁膜、初期酸化膜
３    第一開口部
４    第三開口部
５−１、５−２    基板絶縁膜、基板酸化膜
６−１    第二開口部
６−２    第四開口部
７    一導電型半導体結晶層（エピタキシャルシリコン層）
８    ゲート絶縁膜、ゲート酸化膜
９    多結晶ゲート電極、ポリシリコンゲート電極
１０  他導電型ベース領域、ｐ型ベース領域
１１  一導電型エミッタ領域、ｎ＋型エミッタ領域
１２  層間絶縁膜、ＢＰＳＧ膜
１３  エミッタコンタクト領域
１４  エミッタ電極（カソード電極）。
【図１】
2008235385.tif 000003
【図２】
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【図３】
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【図４】
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