(57)【要約】【課題】優れた動作性能を持ち高集積化可能な不揮発性メモリ素子及びその動作方法を提供する。【解決手段】基板電極と、基板電極上に離隔配置された半導体チャンネル層と、半導体チャンネル層と対向するように、基板電極上に離隔配置されたフローティングゲート電極と、フローティングゲート電極上の制御ゲート電極と、を備え、フローティングゲート電極の一部分と基板電極との離隔距離は、電荷のトンネリングを許容するように半導体チャンネル層と基板電極との離隔距離より短い不揮発性メモリ素子。【選択図】図２
2008306183.tif 000002
【特許請求の範囲】
【請求項１】
基板電極と、
前記基板電極上に離隔配置された半導体チャンネル層と、
前記半導体チャンネル層と対向するように、前記基板電極上に離隔配置されたフローティングゲート電極と、
前記フローティングゲート電極上の制御ゲート電極と、を備え、
前記フローティングゲート電極の一部分と前記基板電極との離隔距離は、電荷のトンネリングを許容するように、前記半導体チャンネル層と前記基板電極との離隔距離より短いことを特徴とする不揮発性メモリ素子。
【請求項２】
前記半導体チャンネル層は、半導体ナノワイヤーを備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記半導体ナノワイヤーは、ＰＮ接合なしにＰ型不純物またはＮ型不純物でドーピングされたことを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記半導体チャンネル層は、半導体薄膜を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記フローティングゲート電極の一部分と前記基板電極との離隔距離は、５から５０ｎｍ範囲であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記フローティングゲート電極の一部分と前記基板電極との離隔距離は、１０から３０ｎｍ範囲であることを特徴とする請求項５に記載の不揮発性メモリ素子。
【請求項７】
前記フローティングゲート電極は前記半導体チャンネル層を覆い、その端部が前記基板電極と対向するように、前記半導体チャンネル層下に延びたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記フローティングゲート電極は、その端部に前記基板電極と対向したタップを備えることを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項９】
前記フローティングゲート電極は、前記半導体チャンネル層を囲繞することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記フローティングゲート電極は、前記半導体チャンネル層の片側または両側に前記基板電極に垂直に配置されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記制御ゲート電極は、前記フローティングゲート電極の側壁の一部分を覆うように前記基板電極方向に延びたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
前記基板電極、前記半導体チャンネル層、前記フローティングゲート電極及び前記制御ゲート電極の隣接した二つの間に介在された絶縁層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１３】
前記フローティングゲート電極は導電性を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１４】
前記基板電極は、導電性を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１５】
前記基板電極は、半導体ウェーハを備えることを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項１６】
前記半導体ウェーハは、前記フローティングゲート電極の方向に上向きに延びた突出部を備えることを特徴とする請求項１５に記載の不揮発性メモリ素子。
【請求項１７】
請求項１から１６のうちいずれか１項に記載の不揮発性メモリ素子を利用したものであり、
前記半導体チャンネル層から前記フローティングゲート電極に電荷を注入するプログラムステップと、
前記フローティングゲート電極に注入された電荷を前記基板電極で除去する消去ステップと、を含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項１８】
前記プログラムステップで、前記基板電極に基板電圧を印加し、前記制御ゲート電極に前記基板電圧より大きいプログラム電圧を印加することを特徴とする請求項１７に記載の不揮発性メモリ素子の動作方法。
【請求項１９】
前記基板電圧は０から５Ｖであり、前記プログラム電圧は７から２０Ｖであることを特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
【請求項２０】
前記消去ステップで、前記基板電極に消去電圧を印加し、前記制御ゲート電極は接地させることを特徴とする請求項１７に記載の不揮発性メモリ素子の動作方法。
【請求項２１】
前記消去電圧は、７から２０Ｖであることを特徴とする請求項２０に記載の不揮発性メモリ素子の動作方法。
【請求項２２】
前記消去ステップで、前記半導体チャンネル層をさらに接地させることを特徴とする請求項１７に記載の不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、特に、データを保存できる不揮発性メモリ素子及びその動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子、例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｉｅｓ）またはフラッシュメモリは、電源が切れてもデータを保管でき、さらには保存されたデータを削除して新たにデータをプログラムできる。かかる不揮発性メモリ素子は半導体製品、例えば、モバイル機器の記録媒体または携帯用メモリスティックに利用できる。
【０００３】
最近、このような半導体製品の小型化傾向により、このような半導体製品に使われる不揮発性メモリ素子はさらに高集積化しつつある。例えば、３次元構造の不揮発性メモリ素子は、平面構造の不揮発性メモリ素子に比べて、同一平面内でさらに高い集積度を持つことができる。例えば、シリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板を利用するか、またはナノワイヤー構造を利用して３次元構造の不揮発性メモリ素子を製造できる。
【０００４】
しかし、かかる３次元構造の不揮発性メモリ素子で、チャンネルとして利用される半導体層は基板から絶縁される。したがって、通常の平面型不揮発性メモリ素子のように、基板を利用した消去動作が困難である。この場合、半導体層に直接消去電圧を印加してもよいが、その場合、付加的な高電圧回路が必要になって動作速度が落ちる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明が解決しようとする技術的課題は、優れた動作性能を持ちつつ高集積化可能な不揮発性メモリ素子を提供するところにある。
【０００６】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の動作方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の一形態による不揮発性メモリ素子が提供される。基板電極が提供され、半導体チャンネル層は、前記基板電極上に離隔配置される。フローティングゲート電極は、前記半導体チャンネル層と対向するように、前記基板電極上に離隔配置される。制御ゲート電極は、前記フローティングゲート電極上に提供される。そして、前記フローティングゲート電極の一部分と前記基板電極との離隔距離は、電荷のトンネリングを許容するように、前記半導体チャンネル層と前記基板電極との離隔距離より小さい。
【０００８】
前記不揮発性メモリ素子の一例によれば、前記フローティングゲート電極は前記半導体チャンネル層を覆い、その端部が前記基板電極と対向するように、前記半導体チャンネル層下に延びる。さらに、前記フローティングゲート電極は、その端部に前記基板電極と対向したタップを備える。
【０００９】
前記不揮発性メモリ素子の他の例によれば、前記フローティングゲート電極は、前記半導体チャンネル層を囲繞する。
前記不揮発性メモリ素子のさらに他の例によれば、前記フローティングゲート電極は、前記半導体チャンネル層の片側または両側に、前記基板電極に垂直に配置される。
【００１０】
前記他の技術的課題を達成するための本発明の一形態による不揮発性メモリ素子の動作方法は、前記不揮発性メモリ素子を利用できる。プログラムステップで、前記半導体チャンネル層から前記フローティングゲート電極に電荷を注入できる。そして、消去ステップで、前記フローティングゲート電極に注入された電荷を前記基板電極から除去できる。
【００１１】
前期不揮発性メモリ素子の動作方法の一例において、前記プログラムステップで、前記基板電極に基板電圧を印加し、前記制御ゲート電極に前記基板電圧より大きいプログラム電圧を印加できる。
【００１２】
前期不揮発性メモリ素子の動作方法の他の例において、前記消去ステップで、前記基板電極に消去電圧を印加し、前記制御ゲート電極を接地させる。
【発明の効果】
【００１３】
本発明による不揮発性メモリ素子では、データビットは半導体チャンネル層ではなく基板電極にて速い速度で消去されうる。したがって、不揮発性メモリ素子の動作性能が向上する。また、プログラム動作と消去動作中に、電子のトンネリング経路が異なるために、絶縁層の耐久性が向上する。さらに、不揮発性メモリ素子に別途の高電圧回路を備える必要がないため、不揮発性メモリ素子は経済性を持つ。
【００１４】
また、本発明による不揮発性メモリ素子は、半導体ナノワイヤーを利用してメモリトランジスタの漏れ電流を大きく減少させることができる。その結果、半導体メモリトランジスタのチャンネルブースト効率が向上する。さらに、半導体ナノワイヤーは積層しやすいために、不揮発性メモリ素子は容易に高集積化できる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現化され、但し、本実施形態は本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面の構成要素は、説明の便宜のためにその大きさが誇張されている。
【００１６】
図１及び図２は、本発明の第１実施形態による不揮発性メモリ素子１００を示す断面図である。例えば、不揮発性メモリ素子１００は、ＮＡＮＤ構造を持つことができ、この場合、図１は、ビットライン方向の断面を示し、図２は、ワードライン方向の断面を示す。
【００１７】
図１及び図２を参照すれば、単位セルＣがビットライン方向に連結される。単位セルＣそれぞれはメモリトランジスタとして機能できる。かかるＮＡＮＤ構造で、単位セルＣの数は適当に選択され、本発明の範囲を制限しない。さらに、本発明の単位セルＣの構造は、ＮＡＮＤ構造以外の他の構造、例えば、ＮＯＲ構造またはＡＮＤ構造にも適用できることは言うまでもない。以下では、単位セルＣの構造についてさらに詳細に説明する。
【００１８】
基板電極１１０は、半導体チャンネル層１３０の下に配置される。基板電極１１０は後述するように、不揮発性メモリ素子１００の動作に利用され、特に消去動作で主に利用される。例えば、基板電極１１０は、導電性物質または半導体物質を含むことができる。導電性物質は金属または金属シリサイドを含み、半導体物質はドーピングされた半導体ウェーハを含むことができる。
【００１９】
半導体チャンネル層１３０は、基板電極１１０上に離隔配置される。半導体チャンネル層１３０は、不揮発性メモリ素子１００がターンオンされる時、電荷の移動経路を提供できる。この実施形態の不揮発性メモリ素子１００で、半導体チャンネル層１３０は半導体ナノワイヤーを備えることができる。例えば、半導体ナノワイヤーは、円柱の形態を持ってビットライン方向に長く配置される。半導体ナノワイヤーの形態は例示的なものであり、したがって、円柱から他の形態、例えば、多角柱に変形されてもよい。一方、ＮＡＮＤ構造で、半導体チャンネル層１３０はビットライン及び共通ソースラインに連結されうる。
【００２０】
半導体ナノワイヤーは、ナノサイズの半導体物質を指し示すものであるが、最近、ナノワイヤーは必ずしもナノサイズに制限されるものではなく、微細なサイズの半導体物質を含んで拡張解釈されうる。例えば、半導体物質はＳｉ、ＳｉＧｅ、ＧａＡｓまたはＺｎＯを含むことができる。半導体ナノワイヤーは薄いボディ構造を持ち、ＰＮ接合なしでもメモリトランジスタのチャンネルとして機能できる。したがって、半導体ナノワイヤーはＰ型及びＮ型不純物のうちいずれか一つでドーピングされうる。
【００２１】
このように、ＰＮ接合がないために、メモリトランジスタの漏れ電流は大きく減少する。その結果、半導体ナノワイヤーに印加された電圧の保存性に優れ、メモリトランジスタのチャンネルブースト効率が向上する。さらに、半導体ナノワイヤーは積層が容易なために、不揮発性メモリ素子１００はスタック構造を利用して容易に高集積化できる。
【００２２】
フローティングゲート電極１４０は、半導体チャンネル層１３０に対向して基板電極１１０上に離隔配置される。例えば、フローティングゲート電極１４０は半導体チャンネル層１３０を覆い、その一部分、例えば、その端部が半導体チャンネル層１３０下に延びて基板電極１１０と対向する。フローティングゲート電極１４０の端部と基板電極１１０との離隔距離Ｄ２は、半導体チャンネル層１３０と基板電極１１０との離隔距離Ｄ１より短い。例えば、離隔距離Ｄ２は、フローティングゲート電極１４０と基板電極１１０との間で電荷のトンネリングを許容する範囲内で適当に調節される。
【００２３】
例えば、離隔距離Ｄ２は、５から５０ｎｍ範囲を持つことができる。離隔距離Ｄ２が５ｎｍより短くなれば、電荷のトンネリングがあまりにも容易でリテンション特性が悪くなる。逆に、離隔距離Ｄ２が５０ｎｍより長くなれば、電荷のトンネリングが難しくなる。例えば、不揮発性メモリ素子の動作電圧が５から３０Ｖである場合、離隔距離Ｄ２が望ましく１０から３０ｎｍ範囲を持つ時、リテンション及び電荷のトンネリングでいずれも優れた特性を持つことができる。
【００２４】
フローティングゲート電極１４０は、電荷の保存が可能であり、内部で電荷の移動が可能な導電性物質を含むことができる。例えば、フローティングゲート電極１４０は、ポリシリコン、金属、及び／または金属シリサイドを含むことができる。これにより、フローティングゲート電極１４０に保存された電荷がフローティングゲート電極１４０の端部を通じて移動することができる。
【００２５】
制御ゲート電極１５０はフローティングゲート電極１４０上に配置される。例えば、制御ゲート電極１５０は、フローティングゲート電極１４０とのカップリング比を高めるように、フローティングゲート電極１４０の側壁一部分を覆うように基板電極１１０側に延びる。これにより、制御ゲート電極１５０を利用して、フローティングゲート電極１４０を効果的に制御できる。
【００２６】
さらに、制御ゲート電極１５０は、半導体チャンネル層１３０の相当部分を取り囲むように立体的に配置されうる。これにより、制御ゲート電極１５０による半導体チャンネル層１３０の制御効率は通常の平面構造より高くなる。例えば、制御ゲート電極１５０は導電性物質、例えば、ポリシリコン、金属及び／または金属シリサイドを含むことができる。
【００２７】
基板電極１１０、半導体チャンネル層１３０、フローティングゲート電極１４０及び制御ゲート電極の隣接した二つの間には、絶縁層１２０が介在されうる。絶縁層１２０は包括的な意味として使われ、したがって、一つ以上の絶縁物質を含むことができる。例えば、半導体チャンネル層１３０とフローティングゲート電極１４０との間の絶縁層１２０は、トンネリング絶縁層（図示せず）と呼ばれる。フローティングゲート電極１４０と制御ゲート電極１５０との間の絶縁層１２０は、ブロッキング絶縁層と呼ばれる。
【００２８】
このようなトンネリング絶縁層及びブロッキング絶縁層は、同じ物質で形成されてもよく、相異なる物質で形成されてもよい。例えば、絶縁層１２０は酸化膜、窒化膜、及び高誘電率膜のいずれか一つ、またはこれらの積層構造を含むことができる。
【００２９】
図３及び図４は、図１及び図２の不揮発性メモリ素子１００の動作方法を示す断面図である。
【００３０】
図３を参照すれば、半導体チャンネル層１３０からフローティングゲート電極１４０に電荷を注入してプログラム動作を行うことができる。例えば、制御ゲート電極１５０にプログラム電圧ＶＰＲＧを印加し、基板電極１１０に基板電圧ＶＳＵＢを印加できる。例えば、基板電圧ＶＳＵＢは約０から５Ｖであり、プログラム電圧ＶＰＲＧは基板電圧ＶＳＵＢより大きく、約７から２０Ｖでありうる。この場合、フローティングゲート電極１４０と半導体チャンネル層１３０との間に約５から１０Ｖの電圧がかかりうる。
【００３１】
これにより、半導体チャンネル層１３０の電子ｅがトンネリングによってフローティングゲート電極１４０内部に注入される。したがって、フローティングゲート電極１４０に電子を保存してデータビットをプログラムできる。さらに、フローティングゲート電極１４０に保存された電荷の量を多重に制御して、一つのフローティングゲート電極１４０にマルチビットデータをプログラムしてもよい。
【００３２】
このようなデータビットのプログラム状態は、不揮発性メモリ素子１００がターンオンされているかどうかを調べて判読できる。読み取り動作中、フローティングゲート電極１４０に保存された電子ｅによって半導体チャンネル層１３０はターンオフされる。したがって、不揮発性メモリ素子１００に電流が流れない。
【００３３】
図４を参照すれば、フローティングゲート電極１４０に保存された電荷を基板電極１１０で除去して消去動作を行える。例えば、基板電極１１０に消去電圧ＶＥＲＳを印加し、制御ゲート電極１５０及び／または半導体チャンネル１３０を接地させることができる。例えば、消去電圧ＶＥＲＳは７から２０Ｖでありうる。
【００３４】
制御ゲート電極１５０と半導体チャンネル１３０との間に介在されたフローティングゲート電極１４０は、約０Ｖに維持されうる。したがって、消去電圧ＶＥＲＳにより、フローティングゲート電極１４０に保存された電子ｅは、フローティングゲート電極１４０の端部を通じて基板電極１１０にトンネリングされる。これにより、フローティングゲート電極１４０に保存されたデータビットが消去される。
【００３５】
このようなデータビットの消去状態は、不揮発性メモリ素子１００がターンオンされているかどうかを調べて判読できる。読み取り動作中、フローティングゲート電極１４０に電子ｅがないために、半導体チャンネル層１３０はターンオンされる。したがって、不揮発性メモリ素子に電流が流れうる。
【００３６】
前述したように、不揮発性メモリ素子１００にてデータビットは、半導体チャンネル層１３０ではない基板電極１１０で速い速度で消去される。したがって、不揮発性メモリ素子の動作性能が向上する。また、プログラム動作及び消去動作中に、電子ｅのトンネリング経路が異なるために、絶縁層１２０の耐久性が向上する。さらに、不揮発性メモリ素子１００に別途の高電圧回路を備える必要がなくて、不揮発性メモリ素子１００は経済性がある。
【００３７】
図５及び図６は、本発明の第２実施形態による不揮発性メモリ素子１００ａを示す断面図である。不揮発性メモリ素子１００ａは、図１及び図２の不揮発性メモリ素子１００で一部構成のみを変形したものである。したがって、二つの実施形態で重なる説明は省略する。
【００３８】
図５及び図６を参照すれば、フローティングゲート電極１４０ａは、半導体チャンネル層１３０を囲繞することができる。例えば、フローティングゲート電極１４０ａは、方形のドーナッツ状になりうる。しかし、フローティングゲート電極１４０ａの形態は多様に変形でき、例えば、中の空いている円形、楕円形または多角形になってもよい。絶縁層１２０ａは、基板電極１１０、半導体チャンネル層１３０、フローティングゲート電極１４０ａ及び制御ゲート電極１５０の隣接した二つの間に配置されうる。
【００３９】
不揮発性メモリ素子１００ａの動作は図３及び図４を参照できる。但し、不揮発性メモリ素子１００ａの消去動作で、電荷のトンネリングは、フローティングゲート電極１４０ａの底面と基板電極１１０との間で起きる。これにより、フローティングゲート電極１４０ａの電荷のトンネリングが起きる部分の面積は、図１及び図２のフローティングゲート電極１４０のそれより広い。したがって、不揮発性メモリ素子１００ａの消去動作の速度は、図１及び図２の不揮発性メモリ素子１００の消去動作の速度より速い。
【００４０】
図７及び図８は、本発明の第３実施形態による不揮発性メモリ素子１００ｂを示す断面図である。不揮発性メモリ素子１００ｂは、図１及び図２の不揮発性メモリ素子１００で一部構成のみを変形したものである。したがって、二つの実施形態で重なる説明は省略する。
【００４１】
図７及び図８を参照すれば、フローティングゲート電極１４０ｂは、その端部に基板電極１１０に対向したタップ１４４を備えることができる。タップ１４４の長さ及び形態は、図８に限定されずに多様に変形できる。絶縁層１２０ａは、基板電極１１０、半導体チャンネル層１３０、フローティングゲート電極１４０ｂ及び制御ゲート電極１５０の隣接した二つの間に配置されうる。
【００４２】
不揮発性メモリ素子１００ｂの動作は図３及び図４にて参照できる。ただし、不揮発性メモリ素子１００ｂの消去動作で、電荷のトンネリングは、タップ１４４と基板電極１１０との間で起きることもある。これにより、フローティングゲート電極１４０ｂの電荷のトンネリングが起きる部分の面積は図１及び図２のフローティングゲート電極１４０のそれより広い。したがって、不揮発性メモリ素子１００ｂの消去動作の速度は、図１及び図２の不揮発性メモリ素子１００の消去動作の速度より速い。
【００４３】
図９及び図１０は、本発明の第４実施形態による不揮発性メモリ素子１００ｃを示す断面図である。不揮発性メモリ素子１００ｃは、図１及び図２の不揮発性メモリ素子１００で一部構成のみ変形したものでありうる。したがって、二つの実施形態で重なる説明は省略する。
【００４４】
図９及び図１０を参照すれば、半導体チャンネル層１３０ｃは、基板電極１１０上の半導体薄膜を備えることができる。例えば、半導体薄膜はＳｉ、ＳｉＧｅ、ＧａＡｓまたはＺｎＯを含むことができる。フローティングゲート電極１４０ｃは、半導体チャンネル層１３０ｃを覆うように基板電極１１０上に配置されうる。フローティングゲート電極１４０ｃの詳細な説明は、図１及び図２を参照できる。絶縁層１２０ｃは、基板電極１１０、半導体チャンネル層１３０ｃ、フローティングゲート電極１４０ｃ及び制御ゲート電極１５０の隣接した二つの間に配置されうる。不揮発性メモリ素子１００ａの動作は図３及び図４を参照できる。
【００４５】
図１１及び図１２は、本発明の第５実施形態による不揮発性メモリ素子１００ｄを示す断面図である。不揮発性メモリ素子１００ｄは、図１及び図２の不揮発性メモリ素子１００で一部構成のみを変形したものである。したがって、二つの実施形態で重なる説明は省略する。
【００４６】
図１１及び図１２を参照すれば、フローティングゲート電極１４０ｄは、半導体チャンネル層１３０の両側に対向配置された第１柱１４２ａ及び第２柱１４２ｂを備えることができる。第１柱１４２ａ及び第２柱１４２ｂは、基板電極１１０上に垂直に配置されうる。絶縁層１２０ｄは、基板電極１１０、半導体チャンネル層１３０、フローティングゲート電極１４０ｄ及び制御ゲート電極１５０の隣接した二つの間に配置されることができる。
【００４７】
不揮発性メモリ素子１００ｄの動作は、図３及び図４にて参照できる。ただし、プログラム動作で、電荷は、半導体チャンネル層１３０から第１柱１４２ａ及び／または第２柱１４２ｂにトンネリングされる。消去動作で、電荷は、第１柱４２ａ及び／または第２柱１４２ｂの端部から基板電極１１０にトンネリングされる。
【００４８】
この実施形態の変形された例で、第１柱１４２ａ及び第２柱１４２ｂのいずれか一つが省略されることもある。さらに、第１柱１４２ａ及び第２柱１４２ｂは、基板電極１１０上に傾いて配置されてもよい。
【００４９】
図１３及び図１４は、本発明の第６実施形態による不揮発性メモリ素子１００ｅを示す断面図である。不揮発性メモリ素子１００ｅは、図１及び図２の不揮発性メモリ素子１００で一部構成のみを変形したものである。したがって、二つの実施形態で重なる説明は省略する。
【００５０】
図１３及び図１４を参照すれば、基板電極１１０ｅは、半導体ウェーハをエッチングして形成できる。基板電極１１０ｅは、フローティングゲート電極１４０ｅの端部方向に延びた突出部１１２を備えることができる。例えば、半導体ウェーハは、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓまたはＺｎＯを含むことができる。フローティングゲート電極１４０ｅは、半導体チャンネル層１３０を覆って半導体チャンネル層１３０下に延びることができる。絶縁層１２０ｅは、基板電極１１０ｅ、半導体チャンネル層１３０、フローティングゲート電極１４０ｅ及び制御ゲート電極１５０の隣接した二つの間に配置されうる。
【００５１】
フローティングゲート電極１４０ｅと突出部１１２との離隔距離Ｄ２は、半導体チャンネル層１３０と突出部１１２との離隔距離Ｄ１より短い。不揮発性メモリ素子１００ｅの動作は、図３及び図４にて参照できる。
【００５２】
図１５は、本発明の一実験例による不揮発性メモリ素子２００を示す斜視図である。図１６は、図１５の不揮発性メモリ素子２００の部分切り取り断面図である。
【００５３】
図１５及び図１６を参照すれば、半導体チャンネル層２３０は、ナノワイヤー構造を持ち、基板電極２１０上に配置される。フローティングゲート電極２４０は、半導体チャンネル層２３０を覆って基板電極２１０側に半導体チャンネル層２３０下まで延びる。制御ゲート電極２５０は、フローティングゲート電極２４０上に配置されうる。絶縁層２２０は、基板電極２１０、半導体チャンネル層２３０、フローティングゲート電極２４０及び制御ゲート電極２５０の隣接した二つの間に配置されうる。
【００５４】
半導体チャンネル層２３０の伸長方向がビットライン方向を示し、制御ゲート電極２５０の伸長方向がワードライン方向を示すことができる。この実験例で、フローティングゲート電極２４０はＮ型にドーピングされたポリシリコンであり、フローティングゲート電極２４０と基板電極２１０との離隔距離は１０ｎｍである。
【００５５】
図１７は、図１５及び図１６の不揮発性メモリ素子２００を利用した、プログラム動作を説明するためのシミュレーション図面である。
【００５６】
図１５から図１７を共に参照すれば、基板電極２１０にＯＶを印加し、制御ゲート電極２５０に１２Ｖを印加した。これにより、フローティングゲート電極２４０と半導体チャンネル層２３０との間に約１．７Ｅ７  Ｖ／ｃｍの電気フィールドが形成された。このような電気フィールドによって、半導体チャンネル層２３０の電子がフローティングゲート電極２４０にトンネリングされうる。電気フィールドが約７Ｅ６  Ｖ／ｃｍ以上である場合、電子のトンネリングが可能であると知られている。
【００５７】
図１８は、図１５及び図１５の不揮発性メモリ素子２００を利用した、消去動作を説明するためのシミュレーション図面である。
【００５８】
図１５、図１６及び図１８を共に参照すれば、基板電極２１０に１０Ｖを印加し、制御ゲート電極２５０に０Ｖを印加した。この場合、基板電極２１０とフローティングゲート電極２４０の端部との間に約１．１Ｅ７  Ｖ／ｃｍの電気フィールドが形成された。このような電気フィールドによって、フローティングゲート電極２４０の電子が基板電極２１０にトンネリングされうる。
【００５９】
図１９は、比較例による不揮発性メモリ素子の漏れ電流特性を示すグラフであり、図２０は、本発明の実験例による不揮発性メモリ素子の漏れ電流特性を示すグラフである。比較例は、平面構造を持つ不揮発性メモリ素子を表し、実験例は、図１５及び図１６の立体構造を持つことができる。図１９及び図２０は、ビットラインに動作電圧を印加し、制御ゲート電極にパス電圧を印加し、制御ゲート電極にプログラム電圧を印加した状況を経時的に示している。
【００６０】
図１９を参照すれば、ビットラインに流れる電流ＩＢＬは約１０ｐＡであり、基板に流れる漏れ電流ＩＳＵＢまたは共通ソースラインに流れる漏れ電流ＩＣＳＬは約１０から１００ｐＡに至った。このような漏れ電流ＩＳＵＢ、ＩＣＳＬは、不揮発性メモリ素子のプログラム動作を抑制しようとする場合、半導体チャンネルにかかるチャンネルブースト電圧を減少させることができる。比較例の場合、約１８Ｖのチャンネルブースト電圧で、半導体チャンネル層には約５から６Ｖ程度の電圧のみかかった。したがって、チャンネルブースト効率が大きく落ちた。
【００６１】
図２０を参照すれば、ＰＮ接合を持っていない実験例で、ビットラインに流れる電流ＩＢＬは約０．１から０．０１ｐＡ程度であり、共通ソースラインに流れる漏れ電流ＩＣＳＬは１ｐＡ以下に過ぎなかった。すなわち、実験例で漏れ電流ＩＣＳＬは、比較例の場合に比べて約１／１００以下に減少したことが分かる。したがって、約１０Ｖのチャンネルブースト電圧で、半導体チャンネル層には約７〜８Ｖの高い電圧がかかった。したがって、実験例のチャンネルブースト効率は、比較例のチャンネルブースト効率より高いということが分かる。実験例ではチャンネルブースト効率が高いために、制御ゲート電極の臨界寸法をさらに小さくすることができる。
【００６２】
発明の特定実施形態についての以上の説明は、例示及び説明を目的として提供した。本発明は前記実施形態に限定されず、当業者によって前記実施形態を組み合わせて実施するなど、色々な多くの修正及び変更が可能であるということは明らかである。特に、前記実施形態で、フローティングゲート電極の形態は、前述した本発明の思想範囲内で多様に変形できる。
【産業上の利用可能性】
【００６３】
本発明は、メモリ関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態による不揮発性メモリ素子を示す断面図である。
【図２】本発明の第１実施形態による不揮発性メモリ素子を示す断面図である。
【図３】図１及び図２の不揮発性メモリ素子の動作方法を示す断面図である。
【図４】図１及び図２の不揮発性メモリ素子の動作方法を示す断面図である。
【図５】本発明の第２実施形態による不揮発性メモリ素子を示す断面図である。
【図６】本発明の第２実施形態による不揮発性メモリ素子を示す断面図である。
【図７】本発明の第３実施形態による不揮発性メモリ素子を示す断面図である。
【図８】本発明の第３実施形態による不揮発性メモリ素子を示す断面図である。
【図９】本発明の第４実施形態による不揮発性メモリ素子を示す断面図である。
【図１０】本発明の第４実施形態による不揮発性メモリ素子を示す断面図である。
【図１１】本発明の第５実施形態による不揮発性メモリ素子を示す断面図である。
【図１２】本発明の第５実施形態による不揮発性メモリ素子を示す断面図である。
【図１３】本発明の第６実施形態による不揮発性メモリ素子を示す断面図である。
【図１４】本発明の第６実施形態による不揮発性メモリ素子を示す断面図である。
【図１５】本発明の一実験例による不揮発性メモリ素子を示す斜視図である。
【図１６】図１５の不揮発性メモリ素子の部分切り取り断面図である。
【図１７】図１５及び図１６の不揮発性メモリ素子を利用した、プログラム動作を説明するためのシミュレーション図面である。
【図１８】図１５及び図１６の不揮発性メモリ素子を利用した、消去動作を説明するためのシミュレーション図面である。
【図１９】比較例による不揮発性メモリ素子の漏れ電流特性を示すグラフである。
【図２０】本発明の実験例による不揮発性メモリ素子の漏れ電流特性を示すグラフである。
【符号の説明】
【００６５】
１００    不揮発性メモリ素子
１１０    基板電極
１２０    絶縁層
１３０    半導体チャンネル層
１４０    フローティングゲート電極
１５０    制御ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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