(57)【要約】【課題】  電源ノイズがＩＣ自身のタイミング変動や誤動作を引き起こすことを抑制すると同時に、供給電源側に伝わることによる他のＩＣの誤動作やＥＭＩノイズの発生を抑制すること。【解決手段】  プリント配線板の実装面に、複数の電源端子を備え半導体チップを搭載した半導体部品が実装され、電源ノイズを抑制するバイパスコンデンサを配置したプリント回路板において、前記バイパスコンデンサとは、半導体チップの内部でのみで接続された、他のバイパスコンデンサを配置することで、電源ノイズを抑制した。【選択図】  図１
2008021969.tif 000002
【特許請求の範囲】
【請求項１】
プリント配線板の実装面に、半導体チップを搭載した半導体部品が実装されたプリント回路板において、
前記半導体部品と、前記半導体部品の第１の電源用端子とソース電源を接続する第１の電源配線と、半導体部品の第１のＧＮＤ用端子とソース電源を接続する第１のＧＮＤ配線と、第１の電源配線と第１のＧＮＤ配線とを接続する第１のバイパスコンデンサとを有し、前記半導体チップに電源を供給する第１の回路と、
前記半導体部品と、半導体部品の第２の電源用端子に接続された第２の電源配線と、半導体部品の第２のＧＮＤ用端子に接続された第２のＧＮＤ配線と、第２の電源配線と第２のＧＮＤ配線とを接続する第２のバイパスコンデンサとを有する第２の回路とが設けられ、
前記第１の電源用端子と第２の電源用端子は同電位であり、第１の電源用端子と第２の電源用端子、および第１のＧＮＤ用端子と第２のＧＮＤ用端子は、前記半導体チップの内部でのみ電気的に接続されている事を特徴とするプリント回路板。
【請求項２】
前記プリント配線板は、内層に電源層とＧＮＤ層を有する多層構造をなしており、前記第１の電源配線は、前記電源層に設けられた電源配線と第１のスルーホールにより構成され、前記第１のＧＮＤ配線は、前記ＧＮＤ層に設けられたＧＮＤ配線と第２のスルーホールにより構成され、前記第１のバイパスコンデンサは、前記第１、第２のスルーホールを介して、前記半導体部品に接続されており、前記第２の電源配線は第３のスルーホールにより構成され、前記第２のＧＮＤ配線は第４のスルーホールにより構成され、前記第２のバイパスコンデンサは、前記第３、第４のスルーホールを介して、前記半導体部品に接続されていることを特徴とする請求項１に記載のプリント回路板。
【請求項３】
前記第１の電源配線および第２の電源配線は、前記半導体部品の内部において、電源配線およびボンディングワイヤー又はバンプにより前記半導体チップに接続され、半導体チップの内部でお互いが接続されており、第１のＧＮＤ配線および第２のＧＮＤ配線は、前記半導体部品の内部において、ＧＮＤ配線およびボンディングワイヤー又はバンプにより前記半導体チップに接続され、半導体チップの内部でお互いが接続されていることを特徴とする請求項１または２に記載のプリント回路板。
【請求項４】
プリント配線板の実装面に、半導体チップを搭載した半導体部品が実装されたプリント回路板において、
前記半導体部品と、前記半導体部品の第１の電源用端子とソース電源を接続する第１の電源配線と、半導体部品の第１のＧＮＤ用端子とソース電源を接続する第１のＧＮＤ配線と、第１の電源配線と第１のＧＮＤ配線とを接続する第１のバイパスコンデンサとを有し、前記半導体部品に電源を供給する第１の回路と、
前記半導体部品と、半導体部品の第２の電源用端子に接続された第２の電源配線と、半導体部品の第２のＧＮＤ用端子とソース電源を接続する第２のＧＮＤ配線と、第２の電源配線と第２のＧＮＤ配線とを接続する第２のバイパスコンデンサを有する第２の回路とが設けられ、
前記第１の電源用端子と第２の電源用端子は同電位であり、第１の電源用端子と第２の電源用端子は、前記半導体チップの内部でのみ電気的に接続されている事を特徴とするプリント回路板。
【請求項５】
前記プリント配線板は、内層に電源層とＧＮＤ層を有する多層構造をなしており、前記第１の電源配線は、前記電源層に設けられた電源配線と第１のスルーホールにより構成され、前記第１のＧＮＤ配線は、前記ＧＮＤ層に設けられたＧＮＤ配線と第２のスルーホールにより構成され、前記第１のバイパスコンデンサは、前記第１、第２のスルーホールを介して、前記半導体部品に接続されており、前記第２の電源配線は、前記電源層に設けられた電源配線と第３のスルーホールにより構成され、前記第２のＧＮＤ配線は第４のスルーホールにより構成され、前記第２のバイパスコンデンサは、前記第３、第４のスルーホールを介して、前記半導体部品に接続されていることを特徴とする請求項４に記載のプリント回路板。
【請求項６】
前記第１の電源配線および第２の電源配線は、前記半導体部品の内部において、電源配線およびボンディングワイヤー又はバンプにより前記半導体チップに接続され、半導体チップの内部でお互いが接続されており、第１のＧＮＤ配線および第２のＧＮＤ配線は、前記半導体部品の内部において、ＧＮＤ配線およびボンディングワイヤー又はバンプにより前記半導体チップに接続され、半導体チップの内部でお互いが接続されていることを特徴とする請求項４または５に記載のプリント回路板。
【請求項７】
前記第１のバイパスコンデンサは、第１の周波数帯における共振周波数を有しており、前記第２のバイパスコンデンサは、第１の周波数帯よりも高周波数帯に共振周波数を有していることを特徴とする請求項１乃至６のいずれか１つに記載のプリント回路板。
【請求項８】
前記第１のバイパスコンデンサは、前記半導体チップの前記第１の周波数帯における動作周波数の電源ノイズを抑制しており、前記第２のバイパスコンデンサは、前記半導体チップの前記第２の周波数帯における動作周波数の電源ノイズを抑制すると共に、前記第２の周波数帯の電源ノイズがソース電源側に伝わることを抑制していることを特徴とする請求項７に記載のプリント回路板。
【請求項９】
前記第２の周波数帯における、前記半導体チップからソース電源へのＳ２１特性（透過特性）は、透過特性がピークとなる共振周波数を有していないことを特徴とする請求項８に記載のプリント回路板。
【請求項１０】
半導体チップと、ソース電源と、前記半導体チップと前記ソース電源を接続する第１の電源経路と、前記半導体チップと前記ソース電源を接続する第１のＧＮＤ経路と、第１の電源経路と第１のＧＮＤ経路とを接続する第１のバイパスコンデンサとを有し、前記半導体チップに電源を供給する第１の回路と、
前記半導体チップと、第２のバイパスコンデンサと、前記半導体チップと前記第２のバイパスコンデンサを接続する第２の電源経路と、前記半導体チップと前記第２のバイパスコンデンサを接続する第２のＧＮＤ経路とを有する第２の回路と有しており、
前記第１の電源経路と第２の電源経路は、前記半導体チップの内部でのみ電気的に接続されている同電位の電源経路である事を特徴とする電源供給用回路。
【請求項１１】
前記第１のバイパスコンデンサは、第１の周波数帯における共振周波数を有しており、前記第２のバイパスコンデンサは、第１の周波数帯よりも高周波数帯に共振周波数を有していることを特徴とする請求項１０に記載の電源供給用回路。
【請求項１２】
前記第１のバイパスコンデンサは、前記半導体チップの前記第１の周波数帯における動作周波数の電源ノイズを抑制しており、前記第２のバイパスコンデンサは、前記半導体チップの前記第２の周波数帯における動作周波数の電源ノイズを抑制すると共に、前記第２の周波数帯の電源ノイズがソース電源側に伝わることを抑制していることを特徴とする請求項１１に記載の電源供給用回路。
【請求項１３】
前記第２の周波数帯における、前記半導体チップからソース電源へのＳ２１特性（透過特性）は、透過特性がピークとなる共振周波数を有していないことを特徴とする請求項１１に記載の電源供給用回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣパッケージ等の半導体部品を実装したプリント回路板に関するものである。
【背景技術】
【０００２】
近年の電子機器の高速化、高集積化に伴い、電子機器内のプリント配線板に搭載されている半導体集積回路（半導体チップ）の電源ノイズ（ｐｏｗｅｒ  ｇｒｏｕｎｄ  ｎｏｉｓｅ）が増加する傾向にある。電源ノイズとは、半導体チップの消費電流がプリント配線板や半導体パッケージの電源供給配線を流れる際に、電流の急激な変動により発生するノイズである。図１２に一般的な電源ノイズの周波数特性を示す。図１２（ａ）において横軸は周波数、縦軸は電源ノイズの発生量である。図１２（ａ）に示すように、半導体チップの動作周波数に依存した複数の周波数において、半導体チップの電源ノイズの発生量は増大する。この電源ノイズの発生量がある閾値を越えると、動作している半導体チップからの信号伝送のタイミングが変動し、電子機器が誤動作を引き起こすことととなる。
【０００３】
この電源ノイズの対策としては、半導体チップの近傍の電源配線とグラウンド（ＧＮＤ）配線の間にバイパスコンデンサを配置する手法が一般的に知られている。ただし、このバイパスコンデンサの特性も周波数に依存するため、すべての周波数に対して有効なわけではない。図１２（ｂ）に一般的なバイパスコンデンサの特性を示す。図１２（ｂ）において横軸は周波数、縦軸はバイパスコンデンサのインピーダンスである。図１２（ｂ）から分るように、バイパスコンデンサはある１つの周波数（共振周波数）においてインピーダンスが非常に低くなる。すなわち、ある１つの周波数（共振周波数）帯では電源ノイズを抑えることができるが、それ以外の周波数帯では電源ノイズを十分に抑えることができない。バイパスコンデンサの共振周波数Ｆは、以下の式で求める事ができる。
【０００４】
【数１】
2008021969.tif 000003
【０００５】
すなわち、共振周波数Ｆは、主にバイパスコンデンサの容量Ｃと、バイパスコンデンサまでの供給経路のインダクタンスＬで決まる。そのため、バイパスコンデンサの容量や、半導体チップからバイパスコンデンサまでのインダクタンスを変えることで、共振周波数を変化させ、バイパスコンデンサの効果が期待できる周波数帯を変えることが可能となる。つまり、バイパスコンデンサの共振周波数を、半導体チップから発生する電源ノイズが大きい周波数に設定することで、有効な電源ノイズ対策が実現できる。
【０００６】
また、バイパスコンデンサは、ＩＣの電源端子およびＧＮＤ端子から、できるだけ近い場所に配置することが、電源ノイズに対して有効に働くことが知られている。すなわち、半導体チップとバイパスコンデンサとを接続する配線のインダクタンスを小さくすることにより、より急峻に半導体チップに電流を供給でき、電源ノイズを抑制することが可能となる。また、電源ノイズの乗った信号の伝播経路（伝播ループ）を小さくすることにより、電源ノイズに起因した放射ノイズの抑制も可能となる。
【０００７】
特許文献１（特開２０００−３０７００５号公報）には、ＢＧＡ（Ｂａｌｌ  ＧＲＩＤ  ＡｌｌＥＹ）タイプの半導体パッケージが実装されたプリント回路板における、バイパスコンデンサの配置が示されている。特許文献１では、半導体パッケージの電源端子とＧＮＤ端子を隣接して配置し、それぞれの端子から電源配線およびＧＮＤ配線を、スルーホールを介してプリント配線板の裏面に引き出し、それらをバイパスコンデンサで接続している。これにより、半導体チップとバイパスコンデンサとの間の物理的な距離を短くすることで、電源配線およびＧＮＤ配線のインダクタンスを小さくし、電源ノイズを抑制している。
【０００８】
また、特許文献２（特開平９−１３９５７３号公報）には、ＩＣパッケージ上にバイパスコンデンサとインダクタンスを配置することでＬＣフィルタを構成し、電源ノイズを抑制する手法が記載されている。ＩＣパッケージ上にバイパスコンデンサを配置することで、半導体チップとバイパスコンデンサとの距離を更に短くしている。
【特許文献１】特開２０００−３０７００５号公報
【特許文献２】特開平９−１３９５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
（第１の課題）
特許文献１乃至２に示されているように、バイパスコンデンサを使用すれば、半導体チップに動作周波数に応じた電源ノイズを抑制することができる。しかしながらＩＣの内部で発生した電源ノイズは、動作しているＩＣ自身のタイミング変動等による誤動作を引き起こすのみではなく、電源供給側に伝わり他の半導体チップの誤動作やＥＭＩノイズの発生を引き起こす要因にもなる。特にＥＭＩノイズの問題は、設計段階での予測が難しく、その対策が大きな問題となっている。
【００１０】
ここで、通常のバイパスコンデンサを使用した回路における、他の半導体チップへの電源ノイズの伝播に関する問題を、シミュレーションによる結果を用いて説明する。
【００１１】
図１３は、バイパスコンデンサを配置した回路モデルにおいて、この回路モデルを使用してシミュレーションによる計算を行なった。２０１はソース電源を、２１１は半導体チップを想定している。本シミュレーションは、ソース電源と半導体チップ間の電源経路の特性を評価する事を目的としているため、ソース電源と半導体チップはそれぞれ電源経路の入力又は出力として考え、モデル化はしていない。
【００１２】
ソース電源２０１から半導体チップ２１１までの電源経路は、電源経路２０２ａ、２０２ｂ、２０２ｃとしてモデル化している。電源経路２０２ａは、５０ｍｍ幅で５０ｍｍの長さの線路とし、Ｌ＝４．９ｅ−０９Ｈ／ｃｍ、Ｃ＝９．５４５４ｅ−０９Ｆ／ｃｍ、Ｒ（ＤＣ）＝０．０１１Ω／ｃｍ、Ｒｓ＝４．０１６０９２６２８４１３８４ｅ−０６（Ω・ｎｓ）０．５／ｃｍ、Ｇｄ＝１．７１８５８９ｅ−１０ｍＳ／ｃｍとする。電源経路２０２ｂは、８ｍｍ幅で３ｍｍの長さの線路とし、Ｌ＝２．１５ｅ−０８Ｈ／ｃｍ、Ｃ＝２．１４９２ｅ−０９Ｆ／ｃｍ、Ｒ（ＤＣ）＝０．０６６Ω／ｃｍ、Ｒｓ＝２．３６８５４５９６７４６６１２ｅ−０５（Ω・ｎｓ）０．５／ｃｍ、Ｇｄ＝３．８６８５８ｅ−１１ｍＳ／ｃｍとする。電源経路２０２ｃは、８ｍｍ幅で２０ｍｍの長さの線路とし、Ｌ＝２．１５ｅ−０８Ｈ／ｃｍ、Ｃ＝２．１４９２ｅ−０９Ｆ／ｃｍ、Ｒ（ＤＣ）＝０．０６６Ω／ｃｍ、Ｒｓ＝２．３６８５４５９６７４６６１２ｅ−０５（Ω・ｎｓ）０．５／ｃｍ、Ｇｄ＝３．８６８５８ｅ−１１ｍＳ／ｃｍとする。なお、Ｒｓは表皮効果による抵抗成分、Ｇｄは誘電損失のパラメータである。
【００１３】
半導体チップ２１１からソース電源２０１までのＧＮＤ配線は、ＧＮＤ経路２０３ａ、２０３ｂ、２０３ｃとしてモデル化している。ＧＮＤ経路２０３ａ、２０３ｂ、２０３ｃはすべて特性を０で近似している。電源経路２０２ａと２０２ｂの接続点と、ＧＮＤ経路２０３ａと２０３ｂの接続点との間には、低周波用のバイパスコンデンサ２２１が設けられている。バイパスコンデンサ２２１の容量は、０．１μＦ（寄生インダクタンス０．５ｎＨ×２）と設定した。
また電源経路２０２ｂと２０２ｃの接続点と、ＧＮＤ経路２０３ｂと２０３ｃの接続点との間には、高周波用のバイパスコンデンサ２２２が設けられている。バイパスコンデンサ２２２の容量は、１０００ｐＦ（寄生インダクタンス０．５ｎＨ×２）と設定した。
【００１４】
図１４（ａ）は、図１３の回路モデルにおいて、半導体チップ２１１からみた時のＺ１１（インピーダンス）特性を示している。Ｚ１１特性は、その値が低ければ低いほどその周波数における半導体チップの電源が安定し、半導体チップ自身の電源ノイズに対する耐性が高いことになる。図１４（ａ）において、１０ＭＨｚ近辺で低インピーダンスとなっている共振点はバイパスコンデンサ２２１によるものであり、１００ＭＨｚ近辺で低インピーダンスとなっている共振点はバイパスコンデンサ２２２によるものであると考えられる。またそれ以上の周波数における共振点は、電源経路２０２ａ、２０２ｂ、２０２ｃを含めた供給電源全体の特性によるものだと考えられる。すなわち、バイパスコンデンサ２２１により１０ＭＨｚ近辺の電源ノイズを、バイパスコンデンサ２２２により１００ＭＨｚ近辺の電源ノイズを抑制することができる。
【００１５】
図１４（ｂ）は、図１３の回路モデルにおいて、半導体チップ２１１から電源２０１へのＳ２１（透過）特性である。Ｓ２１特性を、図１５を用いて説明する。図１５（ａ）において、３００は４端子回路網、３０１ａは入力側電源端子、３０２ａは入力側電源端子、３０１ｂは出力側電源端子、３０２ｂは出力側ＧＮＤ端子である。また、３２０はソース電源２０１から電源を供給される半導体チップ２１１とは異なる半導体チップである。入力側電源端子３０１ａおよび入力側ＧＮＤ端子３０２ａからみた４端子回路網のＳ２１特性は、出力側電源端子３０１ｂへの、各周波数における信号の伝播の特性となる。従ってＳ２１特性は、その値が低ければ低いほど、半導体チップで発生した電源ノイズが、ソース電源側に伝播しにくいことを示している。すなわち、半導体チップ２１１と同じソース電源２０１から、同電位の電圧が供給されている他の半導体チップ（図１５（ｂ）のＩＣ３２０）に対する電源ノイズの影響が抑制することができる。
【００１６】
図１３の回路モデルにおける半導体チップ２１１からソース電源２０１へのＳ２１特性は、図１５（ａ）における入力側電源端子３０１ａから４端子回路網３００を通って、出力側電源端子３０２ａへ透過する特性を表している。
【００１７】
図１４（ｂ）において、１０ＭＨｚ近辺でＳ２１特性の高くなっている点はバイパスコンデンサ２２１の影響であり、１００ＭＨｚ近辺でＳ２１特性の高くなっている点はバイパスコンデンサ２２２の影響であると考えられる。またそれ以上の周波数における共振点は、電源経路２０２ａ、２０２ｂ、２０２ｃを含めた供給電源全体の特性によるものだと考えられる。すなわち、バイパスコンデンサ２２１とバイパスコンデンサ２２２により、１０ＭＨｚ近辺と１００ＭＨｚ近辺の周波数の電源ノイズは、半導体チップの供給電源を通って外部に伝播しやすくなっている。
【００１８】
図１４（ｃ）は、図１３の回路構成における、図１４（ａ）に示したＺ１１特性と、図１４（ｂ）に示したＳ２１特性を重ねたもので、バイパスコンデンサ２２２の共振点付近の周波数近辺（１００ＭＨｚ〜２００ＭＨｚ）を拡大したものである。図１４（ｃ）のＺ１１特性から分るように、バイパスコンデンサ２２２が最も有効に働く共振点は１３８ＭＨｚ近辺の周波数帯である。これに対してＳ２１特性が悪化する周波数帯は１３８ＭＨｚ近辺である。従って、バイパスコンデンサ２２２の共振周波数を、電源ノイズが最も大きくなる周波数（１３８ＭＨｚ）と合わせた場合、この共振周波数において半導体チップ自身のインピーダンスは低下し、電源ノイズは抑制される。しかしながら、この共振周波数は、Ｓ２１特性が悪化する周波数帯と非常に近いため、外部に対して伝播する電源ノイズは逆に大きくなってしまう。
【００１９】
本発明者は鋭意検討の結果、バイパスコンデンサのＳ２１特性が悪化する周波数帯は、かならずＺ１１特性における共振点近くに存在する事を見出した。その理由としては、図１３において、バイパスコンデンサ２２２の共振周波数付近の周波数における電源ノイズは、供給用電源経路２０２ｂと２０２ｃの接続点においてバイパスコンデンサ２２２の方向に積極的に流れようとする。その際、バイパスコンデンサ２２２の方向への流れが強ければ強いほど電源ノイズの一部が、供給用電源経路２０２ｂと２０２ｃの接続点から供給電源側に漏れるためだと考えられる。
【００２０】
従って、特許文献１乃至３に示すようにバイパスコンデンサを使用した回路構成の場合、バイパスコンデンサの共振周波数付近の周波数帯において、半導体チップから供給電源側へ抜ける電源ノイズの伝播は大きくなる。
【００２１】
（第２の課題）
また、特許文献１乃至３に示すようにバイパスコンデンサを使用した回路構成の場合、バイパスコンデンサの共振周波数を正確に把握するのが困難であった。すなわち共振周波数を把握するためには、複雑な電源経路全てをモデル化し、シミュレーションする必要があった。
【００２２】
バイパスコンデンサの共振周波数を正確に把握するのが困難であることを示すために、図１６に示す回路モデルでシミュレーションによる計算を行なった。図１６に示す回路モデルは、図１３と同じ特性を有する半導体チップ２１１とバイパスコンデンサ２２２とを接続する、電源経路１１２ａ、ＧＮＤ経路１１３ａによりモデル化されている。
【００２３】
図１７は、図１６の回路モデルを半導体チップ２１１からみた時のＺ１１（インピーダンス）特性である。図１７において、１００ＭＨｚ近辺で低インピーダンスとなっている共振点はバイパスコンデンサ２２２によるものである。
【００２４】
図１８は、図１４（ａ）および図１７のバイパスコンデンサ２２２の共振周波数付近（１００ＭＨｚ付近）を拡大したものである。図１４（ａ）の共振周波数は約１３８ＭＨｚであり、図１７の共振周波数は約１３２ＭＨｚである。すなわち、バイパスコンデンサ２２２の特性に応じた共振周波数（約１３２ＭＨｚ）が、電源経路２０２ａ、２０３ａやバイパスコンデンサ２２１からの影響により、約１３８ＭＨｚに変動している。従って、他の経路や他の電子部品の複雑な影響を考慮しなければ、通常条件でのバイパスコンデンサ２２２の共振点は正確には確認することはできない。
【００２５】
（第３の課題）
また、特許文献１乃至３に示すようにバイパスコンデンサを使用した回路構成において、バイパスコンデンサの特性を変えた場合、電気的に接続されている他の回路におけるバイパスコンデンサの特性に影響を与える。そのため、プリント配線板の完成後に、電源ノイズが大きい周波数に合わせてバイパスコンデンサ特性を変更した場合、電気的に接続された他の回路のバイパスコンデンサの共振周波数が変動してしまう。そのため、バイパスコンデンサとは無関係な周波数でノイズが増加してしまう可能性があった。
【００２６】
図１９は、図１３の回路モデルからバイパスコンデンサ２２２を取り除いた回路モデルを示している。図１９における半導体チップ２１１から電源２０１へのＳ２１特性を図２０に示す。比較のため図１３の回路モデルのＳ２１特性も重ねて示してある。図２０から明らかなように、図１３の回路モデルにバイパスコンデンサ２２２を取り付けることにより、１ＧＨｚ近辺の共振周波数が変化していることが分る。
【００２７】
図２１は図２０の７００ＭＨｚから１ＧＨｚまでの領域を拡大して示したグラフである。図２１から、図１３の回路モデルにおける共振周波数は約９１０ＭＨｚであったが、バイパスコンデンサ２２２を取り外した図１９の回路モデルにおける共振周波数は約８７０ＭＨｚとなっている。すなわち、バイパスコンデンサ２２２を取り付けることにより、９００ＭＨｚ付近の共振周波数が変化したことを示している。
【００２８】
本発明は、前述の課題に鑑みてなされたものであり、電源ノイズがＩＣ自身のタイミング変動や誤動作を引き起こすことを抑制するのみでなく、供給電源側に伝わることによる他のＩＣの誤動作やＥＭＩノイズの発生を抑制することを目的としている。また、バイパスコンデンサの共振周波数を正確に把握し、より効果的に電源ノイズを抑制することを目的としている。
【課題を解決するための手段】
【００２９】
本発明は、プリント配線板の実装面に、複数の電源端子を備え半導体チップを搭載した半導体部品が実装されたプリント回路板において、前記半導体部品の第１の電源用端子とソース電源を接続する第１の電源配線と、半導体部品の第１のＧＮＤ用端子と電源を接続する第１のＧＮＤ配線と、第１の電源配線と第１のＧＮＤ配線とを接続する第１のバイパスコンデンサを有し、前記半導体部品に電源を供給する第１の回路と、半導体部品の第２の電源用端子に接続された第２の電源配線と、半導体部品の第２のＧＮＤ用端子に接続された第２のＧＮＤ配線と、第２の電源配線と第２のＧＮＤ配線とを接続する第２のバイパスコンデンサを有する第２の電源回路とが設けられ、前記第１の電源用端子と第２の電源用端子は同電位であり、第１の電源用端子と第２の電源用端子、および第１のＧＮＤ用端子と第２のＧＮＤ用端子は、前記半導体チップの内部でのみ電気的に接続されているプリント回路板を提供するものである。
【発明の効果】
【００３０】
本発明によれば、電源ノイズがＩＣ自身のタイミング変動や誤動作を引き起こすことを抑制すると同時に、供給電源側に伝わることによる他のＩＣの誤動作やＥＭＩノイズの発生を抑制することが可能となった。これにより、特にバイバイパスコンデンサデンサの共振点付近を使用するような高周波の領域で、ＩＣ自身の誤動作リスクとＩＣ外部の誤動作やＥＭＩ問題を同時に回避できるシステムを作ることが可能となる。
【００３１】
また本発明によれば、バイパスコンデンサの共振周波数が把握し易くなっている点も優れている点である。すなわち、各バイパスコンデンサまでの独立した電源経路を考慮するだけで高い精度で共振周波数を把握することが可能となる。
【００３２】
またバイパスコンデンサを変更したとしても、他のバイパスコンデンサの電源経路の共振周波数に影響を与えることがない。従って、バイパスコンデンサとは無関係の周波数で電源ノイズが増加してしまう事はない。
【発明を実施するための最良の形態】
【００３３】
本発明を実施するための最良の形態を図面に基づいて説明する。
【００３４】
（第１の実施の形態）
図１は本発明の実施例１を示すプリント回路板である。図１（ａ）は斜視図であり発明を容易にするため一部切り欠いて示してある。図１（ｂ）は図１（ａ）の断面図である。
【００３５】
図中１００は回路が形成されたプリント配線板であり、１１０はプリント配線板の実装面上に実装されたＢＧＡ構造のＩＣパッケージを示している。ＩＣパッケージ１１０は半導体チップ１１１を搭載している。ＩＣパッケージ１１０上の半導体チップ１１１は樹脂等でモールドされているのが一般的であるが、ここでは省略している。
【００３６】
プリント配線板１００は４層からなる多層構造をなしており、裏面信号配線層１と、内層に形成された電源層２及びＧＮＤ層３と、表面信号配線４からなっている。電源層２およびＧＮＤ層３は不図示のソース電源１０１に接続されている。ＩＣパッケージ１１０の電源用端子１０４ａ（第１の電源用端子）はスルーホール５（第１のスルーホール）を介して電源層２の供給側電源配線２ａに接続されている。ＩＣパッケージ１１０のＧＮＤ用端子１０４ｂ（第１のＧＮＤ用端子）はスルーホール６（第２のスルーホール）を介して供給側ＧＮＤ層３のＧＮＤ配線３ｂに接続されている。またスルーホール５およびスルーホール６は、裏面信号配線４においてバイパスコンデンサ１２１（第１のバイパスコンデンサ）により接続されている。
【００３７】
またＩＣパッケージ１１０の電源用端子１０４ａとは異なる電源用端子１０５ａ（第２の電源用端子）と、ＧＮＤ用端子１０４ｂ（第１のＧＮＤ用端子）とは異なるＧＮＤ用端子１０５ｂ（第２のＧＮＤ用端子）は、スルーホール７（第３のスルーホール）およびスルーホール８（第４のスルーホール）に接続されている。電源用端子１０５ａとＧＮＤ用端子１０５ｂは、スルーホール７およびスルーホール８を介して、裏面信号配線４においてバイパスコンデンサ１２２により接続されている。この時、スルーホール７およびスルーホール８は、第２の電源配線および第２のＧＮＤ配線として、供給側電源用配線２ａ（第１の電源配線）およびＧＮＤ配線３ｂ（第１のＧＮＤ配線）とは接続されていない。すなわちバイパスコンデンサ１２２（第２のバイパスコンデンサ）は、供給側電源配線２ａおよび供給側ＧＮＤ配線３ｂとは独立して配置されている。
【００３８】
バイパスコンデンサ１２１とバイパスコンデンサ１２２の容量は異なっており、それぞれ異なる周波数帯に共振周波数を有している。バイパスコンデンサ１２１の容量はバイパスコンデンサ１２２の容量よりも大きく、相対的に低周波数帯の電源ノイズを抑制することを目的としている。またバイパスコンデンサ１２２は、相対的に高周波数帯の電源ノイズを抑制することを目的としている。
【００３９】
尚、図１（ｂ）は図１（ａ）の断面図であるが、発明の理解を容易にするため、電源用端子１０４ａ、ＧＮＤ用端子１０４ｂ、電源用端子１０５ａ、ＧＮＤ用端子１０５ｂを隣接して配置して示している。それに伴い、スルーホール５、６、７、８も同様に隣接して示している。
【００４０】
ＩＣパッケージ１１０の内部において、電源用端子１０４ａは電源用配線１０６ａおよびボンディングワイヤー１０８ａにより半導体チップ１１１に接続されている。ＧＮＤ用端子１０４ｂは電源用配線１０６ｂおよびボンディングワイヤー１０８ｂにより半導体チップ１１１に接続されている。また同様に、電源用端子１０５ａは電源用配線１０７ａおよびボンディングワイヤー１０９ａにより半導体チップ１１１に接続されている。ＧＮＤ用端子１０５ｂは電源用配線１０７ｂおよびボンディングワイヤー１０９ｂにより半導体チップ１１１に接続されている。電源用端子１０４ａと電源用端子１０５ａは、半導体チップ１１１の内部において電気的に接続されているため同電位である。またＧＮＤ用端子１０４ｂとＧＮＤ用端子１０５ｂも、半導体チップ１１１の内部において電気的に接続されている。
【００４１】
図２は図１に示したプリント回路板本発明の電源供給用回路構成を示した模式図である。図２において図１と同じ部材には同じ符号を使用している。図２に示すように、ソース電源１０１から供給される電力は、供給用電源経路１０２を介して、半導体部品であるＩＣパッケージ１１０の半導体チップ１１１に供給される。供給用電源経路１０２（第１の電源経路）はＩＣパッケージ１１０の電源用端子１０４ａに接続されている。半導体チップ１１１のグラウンド（ＧＮＤ）は、供給用ＧＮＤ経路１０３（第１のＧＮＤ経路）を介してソース電源１０１に接続されている。供給用ＧＮＤ経路１０３はＩＣパッケージ１１０の電源用端子１０４ｂに接続されている。供給用電源経路１０２と供給用ＧＮＤ経路１０３の間には、電源ノイズを抑制するための、バイパスコンデンサ１２１が取り付けられている。ソース電源１０１、供給用電源経路１０２、供給用ＧＮＤ経路１０３、バイパスコンデンサ１２１により、第１の回路は構成されている。
【００４２】
ＩＣパッケージ１１０には電源用端子１０４ａとは異なる電源用端子１０５ａと、ＧＮＤ用端子１０４ｂとは異なるＧＮＤ用端子１０５ｂが設けられている。電源用端子１０５ａは、バイパスコンデンサ用電源経路１１２（第２の電源経路）を介して、バイパスコンデンサ１２２に接続されている。また、ＧＮＤ用端子１０５ｂは、バイパスコンデンサ用ＧＮＤ経路１１３（第２のＧＮＤ経路）を介して、バイパスコンデンサ１２２に接続されている。バイパスコンデンサ用電源経路１１２、バイパスコンデンサＧＮＤ経路１１３、バイパスコンデンサ１２２により、第２の回路は構成されている。
【００４３】
供給用電源経路１０２とバイパスコンデンサ用電源経路１１２は、半導体チップ１１１の内部の接続点１３２において接続されており同電位である。また同様に供給用ＧＮＤ経路１０３とバイパスコンデンサ用ＧＮＤ経路１１３は、半導体チップ１１１の内の接続点１３３において接続されている。
【００４４】
（実施例１）
図２に示した回路構成の効果を検証するため、シミュレーションを行った。図３は、シミュレーションのための回路構成を示す回路図である。半導体チップ１１１の電源供給側である第１の回路は、ソース電源１０１、供給側電源経路１０２ａ、１０２ｂ、１０２ｃ、供給側ＧＮＤ経路１０３ａ、１０３ｂ、１０３ｃ、バイパスコンデンサ１２１によりモデル化している。
【００４５】
本シミュレーションは、ソース電源１０１と半導体チップ１１１間の電源経路の特性を評価する事を目的としているため、ソース電源と半導体チップはそれぞれ電源経路の入力又は出力として考え、モデル化はしていない。電源経路１０２ａは、５０ｍｍ幅で５０ｍｍの長さの線路とし、Ｌ＝４．９ｅ−０９Ｈ／ｃｍ、Ｃ＝９．５４５４ｅ−０９Ｆ／ｃｍ、Ｒ（ＤＣ）＝０．０１１Ω／ｃｍ、Ｒｓ＝４．０１６０９２６２８４１３８４ｅ−０６（Ω・ｎｓ）０．５／ｃｍ、Ｇｄ＝１．７１８５８９ｅ−１０ｍＳ／ｃｍとする。電源経路１０２ｂは、８ｍｍ幅で３ｍｍの長さの線路とし、Ｌ＝２．１５ｅ−０８Ｈ／ｃｍ、Ｃ＝２．１４９２ｅ−０９Ｆ／ｃｍ、Ｒ（ＤＣ）＝０．０６６Ω／ｃｍ、Ｒｓ＝２．３６８５４５９６７４６６１２ｅ−０５（Ω・ｎｓ）０．５／ｃｍ、Ｇｄ＝３．８６８５８ｅ−１１ｍＳ／ｃｍとする。電源経路１０２ｃは、８ｍｍ幅で２０ｍｍの長さの線路とし、Ｌ＝２．１５ｅ−０８Ｈ／ｃｍ、Ｃ＝２．１４９２ｅ−０９Ｆ／ｃｍ、Ｒ（ＤＣ）＝０．０６６Ω／ｃｍ、Ｒｓ＝２．３６８５４５９６７４６６１２ｅ−０５（Ω・ｎｓ）０．５／ｃｍ、Ｇｄ＝３．８６８５８ｅ−１１ｍＳ／ｃｍ
とする。Ｒｓは表皮効果による抵抗成分、Ｇｄは誘電損失のパラメータである。
【００４６】
半導体チップ１１１からソース電源１０１までのＧＮＤ配線は、ＧＮＤ経路１０３ａ、１０３ｂ、１０３ｃとしてモデル化している。ＧＮＤ経路１０３ａ、１０３ｂ、１０３ｃはすべて特性を０で近似している。電源経路１０２ａと１０２ｂの接続点と、ＧＮＤ経路１０３ａと１０３ｂの接続点との間には、低周波用のバイパスコンデンサ１２１が設けられている。バイパスコンデンサ１２１の容量は、０．１μＦ（寄生インダクタンス０．５ｎＨ×２）と設定している。
【００４７】
一方、第２の回路は、バイパスコンデンサ１２２、バイパスコンデンサ用電源経路１１２ａ、バイパスコンデンサ用ＧＮＤ経路１１３ａにより構成されている。電源経路１１２ａは、８ｍｍ幅で２０ｍｍの長さの線路とし、Ｌ＝２．１５ｅ−０８Ｈ／ｃｍ、Ｃ＝２．１４９２ｅ−０９Ｆ／ｃｍ、Ｒ（ＤＣ）＝０．０６６Ω／ｃｍ、Ｒｓ＝２．３６８５４５９６７４６６１２ｅ−０５（Ω・ｎｓ）０．５／ｃｍ、Ｇｄ＝３．８６８５８ｅ−１１ｍＳ／ｃｍとする。ＧＮＤ経路１１３ａは特性を０で近似している。バイパスコンデンサ１２２の容量は、１０００ｐＦ（寄生インダクタンス０．５ｎＨ×２）と設定している。
【００４８】
供給側電源経路１０２ｃとバイパスコンデンサ用電源経路１１２ａは、半導体チップ１１１の内部の接続点１３２で接続されており同電位である。同様に、供給側ＧＮＤ経路１０３ｃとバイパスコンデンサ用ＧＮＤ経路１１３ａも、半導体チップ１１１の内部の接続点１３３で接続されている。
【００４９】
図４（ａ）は図２の回路構成における、半導体チップ１１１からみた各周波数におけるＺ１１特性を示している。図４（ａ）において、１０ＭＨｚ近辺（第１の周波数帯）で低インピーダンスとなっている共振点はバイパスコンデンサ１２１によるものであり、１００ＭＨｚ近辺（第２の周波数帯）で低インピーダンスとなっている共振点はバイパスコンデンサ１２２によるものであると考えられる。またそれ以上の周波数における共振点は、電源経路１０２ａ、１０２ｂ、１０２ｃを含めた供給電源全体の特性によるものだと考えられる。すなわち、バイパスコンデンサ１２１により１０ＭＨｚ近辺の電源ノイズを、バイパスコンデンサ１２２により１００ＭＨｚ近辺の電源ノイズを抑制することができる。
【００５０】
図４（ｂ）は半導体チップ１１１からソース電源１０１へのＳ２１特性を示している。図４（ｂ）において、１０ＭＨｚ近辺でＳ２１特性の高くなっている点はバイパスコンデンサ１２１によるものであると考えられる。また１００ＭＨｚ近辺では、Ｓ２１特性の高くなっている点は存在していない。またそれ以上の周波数における共振点は、電源経路１０２ａ、１０２ｂ、１０２ｃを含めた供給電源全体の特性によるものだと考えられる。すなわち、バイパスコンデンサ１２１により、１０ＭＨｚ近辺の周波数の電源ノイズは、半導体チップの外部に伝播しやすくなっているが、１００ＭＨｚ近辺の周波数の電源ノイズは、半導体チップの外部にはほとんど伝播しない。
【００５１】
図４（ｃ）は、図４（ａ）と図４（ｂ）に示したＺ１１特性とＳ２１特性（透過特性）を重ねて、バイパスコンデンサ１２２の共振点付近である１００ＭＨｚから２００ＭＨｚの周波数領域を拡大したものである。図４（ｃ）と従来の回路構成におけるＺ１１特性とＳ２１特性を示した図１４（ｃ）と比較すると明らかなように、バイパスコンデンサ１２２が最も有効に働くピークとなる共振周波数（１３２ＭＨｚ）付近には、Ｓ２１特性が悪化する部分は存在ないことがわかる。そのため、バイパスコンデンサ１２２の共振周波数を電源ノイズが最も大きくなる周波数に設定すれば、半導体チップに動作周波数に応じた電源ノイズを抑制すると共に、電源ノイズが供給電源側に伝わることを回避することができる。
【００５２】
これは、バイパスコンデンサ１２２用の第２の回路と、供給用の電源ソース電源１０１側の第１の回路とは、ＩＣパッケージ１１０上およびプリント配線板１００上では接続されていないことに起因する。すなわち第２の回路と第１の回路とは、半導体チップ１１１内部の経路でのみ接続されている。このような構造とすることで、バイパスコンデンサ１２２の共振周波数付近の周波数における電源ノイズは、供給用電源経路１０３ａと１１２ａの接続点１３２においてバイパスコンデンサ１２２の方向に積極的に流れようとする。そのため、電源ノイズの一部が、供給電源側に漏れる事はないと考えられる。
【００５３】
また、本実施例の回路構成では、バイパスコンデンサ１２２の共振周波数が把握し易くなっている点も優れている点である。すなわち、各バイパスコンデンサまでの独立した電源経路を考慮するだけで高い精度で共振周波数を把握することが可能となる。
【００５４】
本実施例の回路構成により、バイパスコンデンサの共振周波数を高い精度で把握することが可能であることを示すために、図５に示す回路モデルでシミュレーションによる計算を行った。図５に示す回路モデルは、図３と同じ特性を有する半導体チップ１１１とバイパスコンデンサ１２２とを接続する、電源経路１１２ａ、ＧＮＤ経路１１３ａによりモデル化されている。
【００５５】
図６は、図５の回路モデルを半導体チップ１１１からみた時のＺ１１（インピーダンス）特性である。図６において、１００ＭＨｚ近辺で低インピーダンスとなっている共振周波数はバイパスコンデンサ１２２によるものである。
【００５６】
図７は、図４（ａ）および図６のバイパスコンデンサ１２２の共振周波数付近（１００ＭＨｚ〜２００ＭＨｚ）を重ねて拡大したものである。図４（ａ）と図６の共振周波数は共に約１３２ＭＨｚであり、共振周波数はほぼ一致している。すなわち、電源側のバイパスコンデンサ１２１からの複雑な影響を考慮しなくとも、バイパスコンデンサ１２２と半導体チップ１１１およびバイパスコンデンサ用電源経路１１２ａのみを考慮すれば、簡単に共振点を確認することができる。
【００５７】
また、本実施例の回路構成によれば、プリント配線板完成後にノイズが大きい周波数に合わせてバイパスコンデンサ特性を変更したとしても、他のバイパスコンデンサの電源経路の共振周波数に影響を与えることがない。そのため、バイパスコンデンサとは無関係の周波数で電源ノイズが増加してしまう事はない。
【００５８】
本実施例の回路構成により、他のバイパスコンデンサの電源経路の共振周波数に影響を与えることがないことを示すために、図８に示す回路モデルでシミュレーションによる計算を行った。図８に示す回路モデルは、図３に示す回路モデルからバイパスコンデンサ１２２を取り除いた回路モデルである。
【００５９】
図８における半導体チップ１１１からソース電源１０１へのＳ２１特性を図９に示す。比較のため図３の回路モデルのＳ２１特性も重ねて示してある。図９から明らかなように、図３の回路モデルにバイパスコンデンサ２２２を取り付けても、１ＧＨｚ近辺の共振周波数が変化していないことが分る。図１０は図９の７００ＭＨｚから１ＧＨｚまでの領域を拡大して示したグラフである。図１０から、図９の回路モデルにおける共振周波数は約８７０ＭＨｚであったが、バイパスコンデンサ１２２を取り付けても、その共振周波数は全く変化していない事がわかる。
【００６０】
このように、本実施例による回路構成は、バイパスコンデンサ１２２や電源経路等の影響による、ソース電源側の共振周波数の変動がほとんど無い。従って、プリント経路板完成後にノイズが大きい周波数に合わせてバイパスコンデンサの値を変更しても、電気的に接続された他の回路のバイパスコンデンサの共振周波数は維持される。すなわち、バイパスコンデンサを配置することにより、抑制しようとした周波数以外の周波数でノイズが増加してしまうことはない。
【００６１】
すなわち、ＩＣ専用のバイパスコンデンサは、ＩＣからバイパスコンデンサだけの経路から計算される共振周波数を、最も問題となるＩＣの電源ノイズ周波数に近い値に設定するだけでよい。従ってプリント配線板の製造後にＥＭＩ問題が発生した場合でも、プリント配線板全体の特性を変えずに、問題となるノイズ周波数に対してのみ効果を発揮することができる。そのため、試作後のＥＭＩ対策にも有効である。
【００６２】
（実施例２）
次に本発明の実施例２を説明する。実施例１において配置されたバイパスコンデンサ１２２は、周波数が１００ＭＨｚ近辺のノイズを抑制する為のものであり、その容量は１０００ｐＦであった。実施例２では、抑制する周波数が３００ＭＨｚ近辺である場合想定し、バイパスコンデンサ１２２を１０００ｐＦから２００ｐＦに変更している。実施例１と同様に、図３に示す回路構成において、バイパスコンデンサ１２２の容量を２００ｐＦに変更しシミュレーションを行なった。
【００６３】
図２２（ａ）は、半導体チップ１１１からみた各周波数におけるＺ１１特性を示している。図２２（ａ）において、１０ＭＨｚ近辺で低インピーダンスとなっている共振点はバイパスコンデンサ１２１によるものであり、３００ＭＨｚ近辺で低インピーダンスとなっている共振点はバイパスコンデンサ１２２によるものであると考えられる。またそれ以上の周波数における共振点は、電源経路１０２ａ、１０２ｂ、１０２ｃを含めた供給電源全体の特性によるものだと考えられる。すなわち、バイパスコンデンサ１２１により１０ＭＨｚ近辺の電源ノイズを、２００ｐＦのバイパスコンデンサ１２２により３００ＭＨｚ近辺の電源ノイズを抑制することができる。
【００６４】
図２２（ｂ）は半導体チップ１１１からソース電源１０１へのＳ２１特性を示している。図２２（ｂ）において、１０ＭＨｚ近辺でＳ２１特性の高くなっている点はバイパスコンデンサ１２１によるものであると考えられる。また３００ＭＨｚ近辺では、Ｓ２１特性の高くなっている点は存在していない。またそれ以上の周波数における共振点は、電源経路１０２ａ、１０２ｂ、１０２ｃを含めた供給電源全体の特性によるものだと考えられる。すなわち、バイパスコンデンサ１２１により、１０ＭＨｚ近辺の周波数の電源ノイズは、半導体チップの外部に伝播しやすくなっているが、３００ＭＨｚ近辺の周波数の電源ノイズは、半導体チップの外部にはほとんど伝播しない。
【００６５】
図２２（ｃ）は、図２２（ａ）と図２２（ｂ）に示したＺ１１特性とＳ２１特性を重ねて、バイパスコンデンサ１２２の共振点付近である３００ＭＨｚの周波数領域を拡大したものである。
【００６６】
図２２（ｃ）では、バイパスコンデンサ１２２が最も有効に働く共振周波数（２９５ＭＨｚ）付近のＳ２１特性が悪化する部分はないことがわかる。そのため、バイパスコンデンサ１２２の共振周波数を電源ノイズが最も大きくなる周波数に設定すれば、半導体チップに動作周波数に応じた電源ノイズを抑制すると共に、電源ノイズが供給電源側に伝わることを回避することができる傾向がここでも再現している。
【００６７】
次に、本実施例の回路構成により、バイパスコンデンサの共振周波数を高い精度で把握することが可能であることを示す。図５に示す回路モデルでバイパスコンデンサ１２２の容量を、２００ｐＦ（寄生インダクタンス０．５ｎＨ×２）と設定し、シミュレーションを実施した。以下で図５について説明する回路モデルは全て、バイパスコンデンサ１２２の容量を１０００ｐＦから２００ｐＦに変更したものである。
【００６８】
図２３は、図５の回路モデルを半導体チップ１１１からみた時のＺ１１（インピーダンス）特性である。図２３において、３００ＭＨｚ近辺で低インピーダンスとなっている共振周波数はバイパスコンデンサ１２２によるものである。
【００６９】
図２４は、図２２（ａ）および図２３のバイパスコンデンサ１２２の共振周波数付近（３００ＭＨｚ付近）を重ねて拡大したものである。図２２（ａ）と図２３の共振周波数は共に約２９５ＭＨｚであり、共振周波数はほぼ一致している。すなわち、電源側のバイパスコンデンサ１２１からの複雑な影響を考慮しなくとも、バイパスコンデンサ１２２と半導体チップ１１１およびバイパスコンデンサ用電源経路１１２ａのみを考慮すれば、簡単に共振点を確認することができる。
【００７０】
次に、本実施例の回路構成により、他のバイパスコンデンサの電源経路の共振周波数に影響を与えることがないことを示す。図８に示す回路モデルでバイパスコンデンサ１２２の容量を、２００ｐＦ（寄生インダクタンス０．５ｎＨ×２）と設定し、シミュレーションを実施した。図２５に図８における半導体チップ１１１からソース電源１０１へのＳ２１特性を示す。比較のため図３の回路モデルのＳ２１特性も重ねて示してある。
【００７１】
図２５から明らかなように、図３の回路モデルにバイパスコンデンサ２２２を取り付けても、１ＧＨｚ近辺の共振周波数が変化していないことが分る。図２６は図２５の７００ＭＨｚから１ＧＨｚまでの領域を拡大して示したグラフである。図１０から、図９の回路モデルにおける共振周波数は約８７０ＭＨｚであったが、バイパスコンデンサ１２２を取り付けても、その共振周波数は全く変化していない事がわかる。
【００７２】
このように、本実施例による回路構成は、バイパスコンデンサ１２２や電源経路等の影響による、ソース電源側の共振周波数の変動がほとんど無い。従って、プリント経路板完成後にノイズが大きい周波数に合わせてバイパスコンデンサの値を変更しても、電気的に接続された他の回路のバイパスコンデンサの共振周波数は維持される。すなわち、バイパスコンデンサを配置することにより、抑制しようとした周波数以外の周波数でノイズが増加してしまうことはない。
【００７３】
（比較例１）
実施例１の効果を検証するために、図１３の回路モデルにおいて、高周波用のバイパスコンデンサ２２２の容量を、２００ｐＦ（寄生インダクタンス０．５ｎＨ×２）と設定し、シミュレーションを実施した。以下で図１３について説明する回路モデルは全て、高周波数用のバイパスコンデンサ２２２の容量を１０００ｐＦから２００ｐＦに変更したものである。
【００７４】
図２７（ａ）は、高周波用のバイパスコンデンサ２２２の容量を、２００ｐＦ（寄生インダクタンス０．５ｎＨ×２）と設定した場合の図１３の回路モデルで半導体チップ２１１からみた時のＺ１１（インピーダンス）特性である。図２７（ａ）において、１０ＭＨｚ近辺で低インピーダンスとなっている共振点はバイパスコンデンサ２２１によるものであり、３００ＭＨｚ近辺で低インピーダンスとなっている共振点はバイパスコンデンサ２２２によるものであると考えられる。またそれ以上の周波数における共振点は、電源経路２０２ａ、２０２ｂ、２０２ｃを含めた供給電源全体の特性によるものだと考えられる。すなわち、バイパスコンデンサ２２１により１０ＭＨｚ近辺の電源ノイズを、バイパスコンデンサ２２２により３００ＭＨｚ近辺の電源ノイズを抑制することができる。
【００７５】
図２７（ｂ）は、図１３の回路モデルにおいて、半導体チップ２１１から電源２０１へのＳ２１（透過）特性である。図２７（ｂ）において、１０ＭＨｚ近辺でＳ２１特性の高くなっている点はバイパスコンデンサ２２１の影響であり、３００ＭＨｚ近辺でＳ２１特性の高くなっている点はバイパスコンデンサ２２２の影響であると考えられる。またそれ以上の周波数における共振点は、電源経路２０２ａ、２０２ｂ、２０２ｃを含めた供給電源全体の特性によるものだと考えられる。すなわち、バイパスコンデンサ２２１とバイパスコンデンサ２２２により、１０ＭＨｚ近辺と３００ＭＨｚ近辺の周波数の電源ノイズは、半導体チップの外部に伝播しやすくなっている。
【００７６】
図２７（ｃ）は、図１３の回路構成における、図２７（ａ）に示したＺ１１特性と、図２７（ｂ）に示したＳ２１特性を重ねたもので、バイパスコンデンサ２２２の共振点付近の周波数近辺（３００ＭＨｚ近辺）を拡大したものである。図２７（ｃ）のＺ１１特性から分るように、バイパスコンデンサ２２２が最も有効に働く共振点は２７５ＭＨｚ近辺の周波数帯である。これに対してＳ２１特性が悪化する周波数帯は３３０ＭＨｚ近辺である。従って、バイパスコンデンサ２２２の共振周波数を、電源ノイズが最も大きくなる周波数（２７５ＭＨｚ）と合わせた場合、この共振周波数において半導体チップ自身のインピーダンスは低下し、電源ノイズは抑制される。しかしながら、この共振周波数は、Ｓ２１特性が悪化する周波数帯と近いため、外部に対して伝播する電源ノイズは逆に大きくなってしまう。
【００７７】
次に、高周波数用のバイパスコンデンサの値を１０００ｐＦから２００ｐＦに変更した場合でもバイパスコンデンサの共振周波数を正確に把握するのが困難である。これを示すために、図１６に示す回路モデルでバイパスコンデンサ２２２の値を２００ｐＦに変更してシミュレーションによる計算を行なった。以下で図１６について説明する回路モデルは全て、高周波数用のバイパスコンデンサ２２２の容量を１０００ｐＦから２００ｐＦに変更したものである。
【００７８】
図２８は、図１６の回路モデルを半導体チップ２１１からみた時のＺ１１（インピーダンス）特性である。図２８において、３００ＭＨｚ近辺で低インピーダンスとなっている共振点はバイパスコンデンサ２２２によるものである。
【００７９】
図２９は、図２７（ａ）および図２８のバイパスコンデンサ２２２の共振周波数付近（３００ＭＨｚ付近）を拡大したものである。図２７（ａ）の共振周波数は約２７５ＭＨｚであり、図２８の共振周波数は約２９５ＭＨｚである。すなわち、バイパスコンデンサ２２２の特性に応じた共振周波数（約２９５ＭＨｚ）が、電源経路２０２ａ、２０３ａやバイパスコンデンサ２２１からの影響により、約２７５ＭＨｚに変動している。従って、他の経路や他の電子部品の複雑な影響を考慮しなければ、通常条件でのバイパスコンデンサ２２２の共振点は正確には確認することはできないという傾向がここでも再現している。
【００８０】
図３０に、図１３の回路モデルの半導体チップ２１１から電源２０１へのＳ２１特性と、図１３の回路モデルからバイパスコンデンサ２２２を取り除いた場合の半導体チップ２１１から電源２０１へのＳ２１特性を示す。図３０から明らかなように、図１３の回路モデルにバイパスコンデンサ２２２を取り付けることにより、１ＧＨｚ近辺の共振周波数が変化していることが分る。
【００８１】
図３１は図３０の７００ＭＨｚから１ＧＨｚまでの領域を拡大して示したグラフである。図３１から、図１３の回路モデルにおける共振周波数は約９１０ＭＨｚであったが、バイパスコンデンサ２２２を取り外した図１９の回路モデルにおける共振周波数は約８７０ＭＨｚとなっている。すなわち、バイパスコンデンサ２２２を取り付けることにより、９００ＭＨｚ付近の共振周波数が変化する傾向がここでも再現している。
【００８２】
（第２の実施の形態）
実施例１では、ソース電源用経路とＧＮＤ用経路を共に分離したプリント回路板に関して説明を行なったが、本発明は、ＧＮＤ用経路は分離せずソース電源用経路のみを分離した場合でもその効果は充分にある。
【００８３】
図１１は実施例２による回路構成を断面で示す。本実施例において実施例１と異なっているのは、供給側ＧＮＤ配線３は、スルーホール６と接続すると共に、スルーホール８とも接続されている点である。本実施例においても、実施例１にほぼ同様の効果を得ることができる。
【００８４】
尚前述の実施例において、半導体チップ１１１とＩＣパッケージ１１０の接続はワイヤーボンディングを使用しているが、本発明はこれに限られるものではなく、フィリップチップ実装によるバンプ接続でもかまわない。また同様にＩＣパッケージ１１０はＢＧＡパッケージに限られたものではなく、ＱＦＰパッケージや、フリップチップ用パッケージであってもかまわない。さらに、バイパスコンデンサの数を制限するものではない。
【００８５】
図３２は、フリップチップ実装を使って、半導体チップ１１１とＩＣパッケージ１１０の接続した場合の模式図である。図中１１０はＩＣパッケージ、１１１は半導体チップ、３２１は封止樹脂、３２２は接続用端子となるはんだボールである。３２３は、半導体チップ１１１とＩＣパッケージ１１０とを接続するバンプである。
【図面の簡単な説明】
【００８６】
【図１】第１の実施の形態におけるプリント回路板の斜視図および断面図である。
【図２】第１の実施の形態におけるプリント回路板の回路構成を示す模式図である。
【図３】実施例１においてシミュレーションを行なった回路モデルである。
【図４】図３に示す回路モデルの特性を示すグラフである。
【図５】実施例１において比較のためのシミュレーションを行なった回路モデルである。
【図６】図５に示す回路モデルのＺ１１特性を示すグラフである。
【図７】図５のＺ１１特性を一部拡大して示したグラフである。
【図８】実施例１において比較のためのシミュレーションを行なった回路モデルである。
【図９】図４に示す回路モデルのＳ２１特性を示すグラフである。
【図１０】図８のＳ２１特性を一部拡大して示したグラフである。
【図１１】第２の実施の形態におけるプリント回路板の断面図である。
【図１２】電源ノイズおよびバイパスコンデンサの周波数特性を示すグラフである。
【図１３】従来例においてシミュレーションを行なった回路モデルである。
【図１４】図１３に示す回路モデルのＺ特性を示すグラフである。
【図１５】回路モデルのＳ２１特性を説明する模式図。
【図１６】従来例において比較のためのシミュレーションを行なった回路モデルである。
【図１７】図１６に示す回路モデルのＺ１１特性を示すグラフである。
【図１８】図１７のＺ１１特性を一部拡大して示したグラフである。
【図１９】従来例において比較のためのシミュレーションを行なった回路モデルである。
【図２０】図１９に示す回路モデルのＳ２１特性を示すグラフである。
【図２１】図２０のＳ２１特性を一部拡大して示したグラフである。
【図２２】実施例２において図３に示す回路モデルの特性を示すグラフである。
【図２３】実施例２において図５に示す回路モデルのＺ１１特性を示すグラフである。
【図２４】実施例２において図５のＺ１１特性を一部拡大して示したグラフである。
【図２５】実施例２において図４に示す回路モデルのＳ２１特性を示すグラフである。
【図２６】実施例２において図８のＳ２１特性を一部拡大して示したグラフである。
【図２７】比較例１において図１３に示す回路モデルのＺ特性を示すグラフである。
【図２８】比較例１において図１６に示す回路モデルのＺ１１特性を示すグラフである。
【図２９】図２８のＺ１１特性を一部拡大して示したグラフである。
【図３０】比較例１において図１９に示す回路モデルのＳ２１特性を示すグラフである。
【図３１】図３０のＳ２１特性を一部拡大して示したグラフである。
【図３２】他の実施の形態を示す模式図である
【符号の説明】
【００８７】
１００  プリント配線板
１０１  ソース電源
１０２  供給用電源経路
１０３  供給用ＧＮＤ経路
１０４ａ、１０５ａ  電源用端子
１０４ｂ、１０５ｂ  ＧＮＤ用端子
１１０  ＩＣパッケージ
１１１  半導体チップ
１１２  バイパスコンデンサ用電源経路
１１３  バイパスコンデンサ用ＧＮＤ経路
１２１、１２２  バイパスコンデンサ
１３２、１３３  接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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