(57)【要約】【課題】既存の半導体プロセスで確立された技術を使い、安い費用で実施可能な三次元半導体集積回路装置の製造方法、およびかかる製造方法で製造された三次元半導体集積回路装置を提供する。【解決手段】三次元半導体装置は,一方の主面の外周部近傍に電極パッドを備えた複数の半導体チップを、前記電極パッドが上下方向に整列するように積層した積層体と、前記積層体が設置され、複数の電極が形成された基板とからなり、前記複数の半導体チップの各々は、前記電極パッドから延在し、前記半導体チップの側壁面を覆う第１の導体パターンが形成され、前記上下方向に整列した導体パターンと前記基板の電極とが上下に連続して延在する第２の導体パターンにより互いに接続したことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方の主面の外周部近傍に電極パッドを備えた複数の半導体チップを、前記電極パッドが上下方向に整列するように積層した積層体と、
前記積層体が設置され、複数の電極が形成された基板とからなり、
前記複数の半導体チップの各々は、前記電極パッドから延在し、前記半導体チップの側壁面を覆う第１の導体パターンが形成され、
前記上下方向に整列した導体パターンと前記基板の電極とが上下に連続して延在する第２の導体パターンにより互いに接続したことを特徴とする三次元半導体装置。
【請求項２】
前記第２の導体パターンは最下層の半導体チップから最上層の半導体チップまで、連続して延在し、上下に整列した全ての前記電極パッドを電気的に接続することを特徴とする請求項１記載の三次元半導体装置。
【請求項３】
前記第２の導体パターンは最下層の半導体チップから最上層の半導体チップまで、連続して延在するが、前記上下に整列した前記電極パッドの一つにだけ接続することを特徴とする請求項１記載の三次元半導体装置。
【請求項４】
表面にスクライブ領域により画成された複数の素子領域が形成された半導体基板の前記スクライブ領域に沿って溝を形成する工程と、
前記素子領域に形成された電極と前記素子領域の隣の素子領域の電極とを接続し、前記絶縁膜上に金属層を、前記溝の形状に整合した形状で覆うように堆積する工程と、
前記金属層上にはんだペーストを、前記スクライブ領域を局所的に覆うように形成する工程と、
前記はんだペーストをリフローさせ、前記第１の導体パターンを形成する工程と、
前記半導体基板裏面を前記溝に達するまで研磨し、前記複数の素子領域に対応した複数の半導体チップを相互に分離する工程と、
前記複数の半導体チップを、それぞれの電極パッドが、それぞれ対応する電極パッドが上下に整列するように重ね合わせ、積層体を形成する工程と、
前記第１の導体パターンをリフローさせ、前記積層体の外周を、それぞれの半導体チップの側壁面を覆って上下方向に延在する第２の導体パターンを形成する工程とよりなることを特徴とする三次元半導体装置の製造方法。
【請求項５】
前記金属層を形成する工程の後に、前記金属層の一部に第２の金属層を形成することを特徴とする請求項４記載の三次元半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に三次元実装された三次元半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路装置の性能・機能向上のため、二次元面内で集積密度を向上させる努力がなされている。
【０００３】
一方、このような高密度半導体集積回路装置が形成された半導体チップを積層して、三次元半導体集積回路装置を形成する提案がなされている。
【０００４】
例えば特許文献１には、表面に半導体集積回路装置が形成された半導体チップに裏側から、前記半導体集積回路装置に到達する導電プラグを形成し、このような半導体チップを多数積層した構成の三次元半導体集積回路装置が記載されている。
【特許文献１】ＷＯ／２００４０６４１５９号公報
【特許文献２】特許第３５１９４５３号
【特許文献３】特開２００１−１１８９８２号公報
【特許文献４】特表２００５−５１６４０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、このような三次元半導体集積回路装置では、厚さが数十μｍに達する半導体チップ中に、チップの厚さと同程度の深さの、非常にアスペクト比の大きいビアホールを形成し、さらにそれを導体プラグで充填するなど、通常の半導体プロセスで使われる技術を超えた技術が要求され、実施が容易ではなく、また製造費用がかさむなどの問題が生じる。
【０００６】
本発明は、既存の半導体プロセスで確立された技術を使い、安い費用で実施可能な三次元半導体集積回路装置の製造方法、およびかかる製造方法で製造された三次元半導体集積回路装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
一の側面によれば本発明は、一方の主面の外周部近傍に電極パッドを備えた複数の半導体チップを、前記電極パッドが上下方向に整列するように積層した積層体と、前記積層体が設置され、複数の電極が形成された基板とからなり、前記複数の半導体チップの各々は、前記電極パッドから延在し、前記半導体チップの側壁面を覆う第１の導体パターンが形成され、前記上下方向に整列した導体パターンと前記基板の電極とが上下に連続して延在する第２の導体パターンにより互いに接続したことを特徴とする三次元半導体装置を提供する。
【０００８】
他の側面によれば本発明は、表面にスクライブ領域により画成された複数の素子領域が形成された半導体基板の前記スクライブ領域に沿って溝を形成する工程と、前記素子領域に形成された電極と前記素子領域の隣の素子領域の電極とを接続し、前記絶縁膜上に金属層を、前記溝の形状に整合した形状で覆うように堆積する工程と、前記金属層上にはんだペーストを、前記スクライブ領域を局所的に覆うように形成する工程と、前記はんだペーストをリフローさせ、前記第１の導体パターンを形成する工程と、前記半導体基板裏面を前記溝に達するまで研磨し、前記複数の素子領域に対応した複数の半導体チップを相互に分離する工程と、前記複数の半導体チップを、それぞれの電極パッドが、それぞれ対応する電極パッドが上下に整列するように重ね合わせ、積層体を形成する工程と、前記第１の導体パターンをリフローさせ、前記積層体の外周を、それぞれの半導体チップの側壁面を覆って上下方向に延在する第２の導体パターンを形成する工程とよりなることを特徴とする三次元半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、複数の半導体チップを重ね合わせて三次元半導体集積回路装置を形成する際に、各々の半導体チップにおいて電極パッドを半導体チップ外周部近傍に形成し、さらに前記半導体チップを、前記電極パッドが上下の半導体チップで上下に整列するように重ね合わせ、前記上下に整列した電極パッドを、前記半導体チップの積層体の外周部を上下に延在するはんだバンプパターンで接続することにより、従来の確立された半導体装置の製造技術を使って、三次元半導体集積回路装置を安価にかつ容易に形成することが可能となる。
【発明を実施するための最良の形態】
【００１０】
［第１の実施形態］
図１（Ａ），（Ｂ）は、本発明の第１の実施形態による三次元半導体集積回路装置１０の構成を示す、それぞれ斜視図および断面図を示す。
【００１１】
図１（Ａ），（Ｂ）を参照するに、三次元半導体集積回路装置１０は、各々上主面がポリイミドやシリコン酸化膜などの保護絶縁膜１２で覆われ、外周部に電極パッド１３が形成された複数の半導体チップ１０Ａ，１０Ｂを、前記電極パッド１３が上下の半導体チップ１０1および１０2で上下に整列するように積層した構成を有し、前記上下に整列した電極パッド１３は、前記半導体チップ１０Ａおよび１０Ｂよりなる積層体の外周を上下に延在するはんだバンプパターン１９により、相互に接続されている。
【００１２】
以下、前記三次元半導体集積回路装置１０を製造する製造工程を説明する。
【００１３】
図２（Ａ）を参照するに、シリコンウェハなどの半導体ウェハ１００上にはスクライブライン１００Ｓにより複数の素子領域１００Ｄが画成されており、各々の素子領域１００Ｄに、前記半導体チップ１０１に対応する半導体集積回路の素子パターンが形成されている。また図２（Ｂ）に示すように、それぞれの素子領域１００Ｄにおいては、スクライブラインに沿って、前記図１（Ａ），（Ｂ）で説明した電極パッドが形成されている。
【００１４】
以下、図２（Ｂ）の線Ａ−Ｂに沿った断面図を参照しながら製造工程の説明を行う。
【００１５】
図３（Ａ）は、前記図２（Ｂ）の線Ａ−Ｂに沿った断面図を示す。
【００１６】
図３（Ａ）を参照するに、前記半導体ウェハ１００表面には、それぞれの素子領域１００Ｄに図示を省略した素子パターンが形成されており、保護絶縁膜１２により覆われている。また前記半導ウェハ１００上には各々の素子領域１００Ｄに電極パッド１３が、素子領域１００Ｄの外周部近傍に形成されており、スクライブライン１００Ｓを挟んで対向する素子領域１００Ｄにおいてはそれぞれの素子領域１００Ｄの電極パッド１３が、前記スクライブライン１００Ｓを挟んで対向して配置されている。
【００１７】
次に図３（Ｂ）の工程において、前記スクライブライン１００Ｓ中に溝部１００Ｇを、例えばダイシングソーを使って、３０〜１００μｍ、典型的には５０μｍの幅、および３０〜１００μｍ、典型的には５０μｍの深さに形成する。
【００１８】
図４（Ａ）は、前記図３（Ｂ）の枠で囲んだ部分を拡大して示す図である。ただし図中、スクライブライン１００Ｓの左側の電極パッドを符号１３Ａで、右側の電極パッドを符号１３Ｂで示し、また前記保護絶縁膜１２のうち、前記スクライブライン１００Ｓの左側の部分を符号１２Ａで、右側の部分を符号１２Ｂで示す。
【００１９】
次に本実施形態では図４（Ｂ）の工程において前記シリコンウェハ１００上に、前記スクライブライン１００Ｓの領域を、前記溝部１００Ｇの側壁面および底面を含めて覆うように絶縁膜１５を形成し、さらに図４（Ｃ）の工程において前記シリコンウェハ１００上に前記図４（Ａ）の構造を一様に覆うように、また前記溝部１００Ｇにおいて前記絶縁膜１５を介して溝部１００Ｇの両側壁面および底面を連続して覆うように、例えばＣｕ／Ｔｉ膜などにより、メッキシード層１６を形成する。
【００２０】
次に図５（Ｄ）の工程において前記シリコンウェハ１００上に、前記メッキシード層１６を、前記電極パッド１３Ａ，１３Ｂおよびその間のスクライブライン１００Ｓに対応する部分を除いて覆うようにレジストパターンＲ１を形成し、さらに図５（Ｅ）の工程において前記レジストパターンＲ１をマスクに、例えば電解メッキ法などにより、前記メッキシード層１６の露出部分に、Ｎｉ膜などの導電膜パタ―ン１７を形成する。
【００２１】
さらに図５（Ｆ）の工程において前記レジストパターンＲ１を除去した後、図５（Ｇ）の工程において前記導電膜パターン１７をマスクにその下のメッキシード層１６をパターニングし、導電パターン１６Ｐを形成する。
【００２２】
さらに図６（Ｈ）の工程において前記図５（Ｄ）の工程と同様に前記半導体ウェハ１００上にレジストパターンＲ２を、前記レジストパターンＲ２が前記図６（Ｇ）の構造を、前記電極パッド１３Ａ，１３Ｂおよびその間のスクライブライン１００Ｓに対応する部分を除いて覆うように形成し、図６（Ｉ）の工程において前記レジストパターンＲ２をマスクに、前記図６（Ｈ）の構造のうち、前記露出領域にはんだペースト１８を塗布する。
【００２３】
さらに図７（Ｊ）の工程において、前記はんだペースト１８をリフローさせることにより、前記溝部１００Ｓの図中左側の部分にはんだバンプ１９Ａが、前記パッド電極１３Ａを、前記メッキシード層１６Ｐおよび導電膜パターン１７を介して覆うように形成され、同時に前記溝部１００Ｓの図中右側の部分にはんだバンプ１９Ｂが、前記パッド電極１３Ｂを、前記メッキシード層１６Ｐおよび導電膜パターン１７を介して連続的に覆うように形成される。
【００２４】
その際、本実施形態では前記溝部１００Ｇの右側側壁面および左側側壁面が前記メッキシード層１６Ｐおよび導電膜パターン１７により覆われているため、前記はんだバンプ１９Ａは前記溝部１００Ｇ中にまで延在し、前記溝部１００Ｇの左側側壁面を前記メッキシード層１６Ｐおよび導電膜パターン１７を介して覆う。同様に前記はんだバンプ１９Ｂは前記溝部１００Ｇ中にまで延在し、前記溝部１００Ｇの右側側壁面を前記メッキシード層１６Ｐおよび導電膜パターン１７を介して覆う。
【００２５】
次に本実施形態では図７（Ｋ）の工程において前記レジストパターンＲ２を除去した後、図７（Ｌ）の工程において前記はんだバンプ１９Ａ，１９Ｂが形成された前記半導体ウェハ１００の上主面を保護テープＴにより保護し、図８（Ｍ）の工程において前記シリコンウェハ１００をその下面から、前記溝部１００Ｇに到達するまで研磨する。これにより、前記半導体ウェハ１００は、それぞれの半導体チップ１０Ａ，１０Ｂに分割され、これに伴って前記絶縁膜１５は絶縁膜パターン１５Ａおよび１５Ｂに、前記メッキシード層１６Ｐは、導体パターン１６Ａおよび１６Ｂに、導電膜パターン１７は導電膜また１７Ａおよび１７Ｂに分割される。
【００２６】
次に図８（Ｎ）の工程において前記テープＴが除去され、図９（Ｏ）の工程において、前記はんだバンプ１９Ａを担持する半導体チップ１０Ａが、はんだバンプ１９Ｂを担持する半導体チップ１０Ｂから分離される。
【００２７】
さらに図９（Ｐ）の工程において、このようにして分離された半導体チップ１０Ａ，１０Ｂが、上下で電極パッド１３Ａおよび１３Ｂが互いに整列するように積層され、はんだバンプ１９Ａ，１９Ｂをリフローさせることにより、先に図１（Ａ），（Ｂ）で説明した三次元半導体集積回路装置１０が得られる。
【００２８】
以上のプロセスでは、従来の半導体装置の製造工程で使われて確立されている技術だけが使われており、本発明によれば、三次元半導体集積回路装置を、安価に製造することが可能になる。
［第２の実施形態］
図１０（Ａ），（Ｂ）は、本発明の第２の実施形態による三次元半導体集積回路装置２０の製造工程の一部を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００２９】
図１０（Ａ）は前記図４（Ａ）の工程に対応するが、垂直な側壁面で画成された溝部１００Ｇの代りに斜面で画成され開口幅が半導体ウェハ１００の表面で溝部底面におけるよりも大きい台形状の断面構造を有する溝部１００Ｇ1が形成される。
【００３０】
かかる断面が台形形状の溝部１００Ｇ1を使うことにより、前記溝部１００Ｇ1における絶縁膜１５およびメッキシード層１６のステップカバレッジを向上させることができる。
［第3の実施形態］
図１１（Ａ）〜（Ｃ）は、本発明の第３の実施形態による三次元半導体集積回路装置３０の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３１】
図１１（Ａ）は、前記三次元半導体集積回路装置３０を構成する一つの半導体チップ１０Ａまたは１０Ｂの構成を示す。
【００３２】
図１１（Ａ）を参照するに、本実施形態では半導体チップ１０Ａ，１０Ｂを構成するシリコンチップの下面に絶縁膜１０Ｉが形成されており、このため図１１（Ｂ）に示すように半導体チップ１０Ａ，１０Ｂを互いに重ね合わせた場合でも、はんだバンプ１９Ａあるいは１９Ｂが半導体チップ１０Ａあるいは１０Ｂに直接に接するのが回避される。
【００３３】
このため、図１１（Ｃ）に示すように前記はんだバンプ１９Ａあるいは１９Ｂをリフローして、半導体チップ１０Ａ，１０Ｂの積層体の外周を上下に延在するはんだバンプパターン１９を形成した場合、はんだバンプパターン１９と半導体チップ１０Ａ，１０Ｂのシリコン基板との間に良好な絶縁を確保することが可能となる。
［第４の実施形態］
図１２（Ａ），（Ｂ）は、本発明の第４の実施形態による三次元半導体集積回路装置４０の製造工程の一部を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００３４】
図１２（Ａ）を参照するに、本実施形態では積層される半導体チップのサイズが異なっており、図示の例では、上側の半導体チップ１０Ｂのサイズが下側の半導体チップ１０Ａのサイズよりも小さくなっている。
【００３５】
かかる構成においても、上側の半導体チップのはんだバンプ１９Ａあるいは１９Ｂは、リフローされると下側の対応するはんだバンプ１９Ａあるいは１９Ｂと一体化し、図１２（Ｂ）に示すように、上下の電極パッド１３Ａあるいは１３Ｂを相互に接続する半導体バンプパターン１９を形成する。
［第５の実施形態］
図１３（Ａ）は、本発明の第５の実施形態による三次元半導体集積回路装置５０Ａの構成を示す。
【００３６】
図１３（Ａ）を参照するに、本実施形態では電極パッド５８ａ〜５８ｃ，５８ｇを担持する厚さが５０〜１００μｍのシリコンチップ５４が、開口部５２Ａを有する中空円筒形状支持体５２上に一周を超えて巻回されているが、本実施形態では、このような曲面を有する半導体チップにおいて、下側の電極パッド５８ａを上側の対応する電極パッド５８ｇに接続するのに、先のプロセスと同様にして局所的に形成されたはんだペーストをリフローさせることにより、はんだバンプパターンを形成する。
【００３７】
図１３（Ｂ）は、前記三次元半導体集積回路装置５０Ｂの一変形例であり、本実施形態では電極パッド５８ａ〜５８ｃおよび５８ｇを担持する厚さが５０〜１００μｍのシリコンチップ５４Ａが、前記中空円筒形状支持体５２上に、丁度一周するように巻回されている。
【００３８】
図１３（Ｂ）の例では、前記電極パッド５８ａが対応する電極パッド５８ｇに、半導体チップ５４Ａの継ぎ目を超えて延在するはんだバンプパターン５９により接続されているが、本発明によれば、かかるはんだバンプパターン５９を、局所的に形成されたはんだペーストのリフローにより、形成することが可能である。
［第６の実施形態］
図１４は、本発明の第６の実施形態による三次元半導体集積回路装置６０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００３９】
図１４を参照するに、本実施形態による三次元半導体集積回路装置６０は先に説明した三次元半導体集積回路装置１０に類似した構成を有しているが、一つのはんだバンプパターン１９ａと隣接するはんだバンプパターン１９ｂとの間において、前記半導体チップ１０Ａおよび１０Ｂの外周面に切り込み１０Ｃが形成されている。
【００４０】
かかる切り込み１０Ｃは、完成した三次元半導体集積回路装置５０の外周面にダイシングソーなどで溝を形成することで形成できるが、かかる切り込み１０Ｃを形成することにより、隣接するはんだバンプパターン１９ａと１９ｂの間の実効的な距離が増加し、それぞれのはんだバンプパターン１９ａ、１９ｂを搬送される信号の間の干渉が軽減される。
［第７の実施形態］
図１５は、本発明の第７の実施形態による三次元半導体集積回路装置７０を構成する一つの半導体チップ１０Ａの平面構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４１】
図１５を参照するに、半導体チップ１０Ａには、その外周に沿って、図１（Ａ）の構成と同様なはんだバンプパターン１９が形成されているが、特に図１５中、右側の縁部に沿って、電極パッド１３Ａ1〜１３Ａ5が形成されており、前記電極パッド１３Ａ1〜１３Ａ5は半導体チップ１０Ａ中に形成された多層配線構造を介して図示を省略したチップ選択回路に接続されている。
【００４２】
さて、図１５の例では、前記半導体チップ１０Ａの右縁部に前記電極パッド１３Ａ1〜１３Ａ5に対応して形成されたはんだバンプパターン１９1〜１９5のうち、はんだバンプパターン１９5だけが対応する電極パッド１３Ａ5に到達し、電気的および物理的に接続されているのに対し、他のはんだバンプパターン１９1〜１９4は対応する電極パッド１３Ａ1〜１３Ａ4に到達しておらず、電気的に接続されていない。
【００４３】
そこで、前記はんだバンプパターン１９5にチップ選択信号を供給した場合には、前記半導体チップ１０Ａが選択され、駆動されるが、チップ選択信号を他のはんだバンプパターン１９1〜１９4に供給した場合には、図示の半導体チップ１０Ａは選択されない。
【００４４】
そこで、図１６に示すように、半導体ウェハ１００上に形成される半導体チップ１０Ａ〜１０Ｅにおいて、対応する電極パッドを介して選択回路に接続されるはんだバンプパターンの位置を変化させることにより、これらの半導体チップ１０Ａ〜１０Ｅを積層して三次元半導体集積回路装置を構成した場合に、積層された任意の半導体チップを、前記はんだバンプパターン１９1〜１９5を選択することにより、選択的に駆動することが可能となる。
【００４５】
以下、本発明の第7の実施形態による三次元半導体集積回路装置７０の製造工程を説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図１５の半導体チップ１０Ａにおいてはんだバンプパターン１９5の形成方法は、先に第1の実施形態で説明したのと同じであり、以下では、はんだバンプパターン１９1〜１９4の形成方法について説明する。
【００４６】
本実施形態では前記図４（Ａ）〜（Ｃ）の工程の後、図５（Ｄ）の工程の代りに図１７（Ａ）の工程を行い、前記図４（Ｃ）の構造上に、前記メッキシード層１６のうち、電極パッド１３Ａ上の部分を露出するレジスト開口部ＲＡと、前記メッキシード層１６のうち前記溝部１００Ｇから電極パッド１３Ｂ上の部分を露出するレジスト開口部ＲＢを有するレジストパターンＲ３を形成する。ただし本実施形態では前記レジスト開口部ＲＡとレジスト開口部ＲＢは独立しており、連続していない。
【００４７】
次に図１７（Ｂ）の工程において、前記レジストパターンＲ３をマスクに前記図１７（Ａ）の構造上に例えばＮｉ膜などの導電膜を堆積し、前記メッキシード層１６上に前記レジスト開口部ＲＡに対応して導電性パターン１７Ａを、また前記レジスト開口部ＲＢに対応して導電性パターン１７Ｂを形成する。ここで前記導電性パターン１７Ａは前記電極パッド１３Ａ上に限定されて形成されているが、導電性パターン１７Ｂは前記溝部１００Ｇから前記導電性パターン１７Ｂまで、露出されたメッキシード層１６上を連続して延在する。
【００４８】
次に図１７（Ｃ）の工程において前記レジストパターンＲ３を除去した後、図１８（Ｄ）の工程において前記メッキシード層１６を前記導電性パターン１７Ａ，１７Ｂをマスクにパターニングし、導電パターン１６Ａ，１６Ｂを前記パターン１７Ａ，１７Ｂにそれぞれ対応して形成する。ここで前記導電性パターン１７Ａは前記電極パッド１３Ａ上の領域に限定して形成されているのに対し、前記導電性パターン１７Ｂは、前記電極パッド１３Ｂ上のみならず、前記溝部１００Ｇの右側側壁面、底面および左側側壁面まで連続して覆っていることに注意すべきである。
【００４９】
さらに図１８（Ｅ）の工程において前記図１８Ｄの構造上に、前記導電性パターン１７Ｂのみを露出するレジストパターンＲ４を形成し、図１８（Ｆ）の工程において前記レジストパターンＲ４をマスクに、前記導電性パターン１７Ｂ上にはんだペースト１８を塗布する。
【００５０】
さらに図１９（Ｇ）の工程において前記はんだペースト１８をリフローさせ、前記導電性パターン１７Ｂ上にはんだバンプ１９を形成する。本実施形態では、前記導電性パターン１７Ａ上にははんだバンプは形成されない。
【００５１】
次に図１９（Ｈ）の工程において前記レジストパターンＲ４を除去し、図１９（Ｉ）の工程において前記先の図７（Ｌ）の工程と同様にはんだバンプ１９Ｂが形成された前記シリコンウェハ１００の上主面を保護テープＴにより保護し、図２０（Ｊ）の工程において前記シリコンウェハ１００をその下面から、前記溝部１００Ｇに到達するまで研磨する。これにより、前記シリコンウェハ１００は、それぞれの半導体チップ１０Ａ，１０Ｂに分割され、これに伴って前記絶縁膜１５は前記溝部の左側壁面を覆う絶縁膜パターン１５Ａおよび右側壁面を覆う絶縁膜パターン１５Ｂに、前記メッキシード層１６Ｂは、前記絶縁膜パターン１５Ａを覆う導体パターン１６ａおよび前記絶縁膜パターン１５Ｂを覆う導体パターン１６ｂに、前記導電膜パターン１７Ｂは前記導体パターン１６ａを覆う導電膜パターン１７ａおよび前記導体パターン１６ｂを覆う導電膜パターン１７ｂに分割される。ただし前記導体パターン１６ａおよび導電性パターン１７ａは、前記溝部１００Ｇの左側壁面に形成されているが、前記電極パッド１３Ａ上の導体パターン１６Ａおよび導電性パターン１７Ｂからは独立している。
【００５２】
さらに図２０（Ｋ）の工程において前記テープＴが除去され、半導体チップ１０Ａおよび１０Ｂが相互に分離される。
【００５３】
次に図２１（Ｌ）の工程において、同様にして形成された半導体チップ１０Ａ〜１０Ｅ（図１６参照）を積層し、図２１（Ｍ）の工程において前記はんだバンプ１９Ａ，１９Ｂをリフローさせることにより、チップ選択が可能な三次元半導体集積回路装置７０が得られる。
【００５４】
図２２は、このようにして得られた三次元半導体集積回路装置７０においてチップ選択に使われるはんだバンプパターン１９1〜１９5のチップ選択用電極パッドへの接続の状態を示す図である。
【００５５】
図２２を参照するに、はんだバンプパターン１９5は半導体チップ１０Ｅの選択電極パッド１３Ａ5に接続され、他の選択電極パッド１３Ａ1〜１３Ａ4には接続されていない。同様に前記はんだバンプパターン１９4は半導体チップ１０Ｄの選択電極パッド１３Ａ4に接続され、他の選択電極パッド１３Ａ1〜１３Ａ3，１３Ａ5には接続されていない。さらに前記はんだバンプパターン１９3は半導体チップ１０Ｃの選択電極パッド１３Ａ3に接続され、他の選択電極パッド１３Ａ1〜１３Ａ2，１３Ａ4〜１３Ａ5には接続されていない。前記はんだバンプパターン１９2は半導体チップ１０Ｂの選択電極パッド１３Ａ2に接続され、他の選択電極パッド１３Ａ1，１３Ａ2〜１３Ａ5には接続されていない。前記はんだバンプパターン１９1は半導体チップ１０Ａの選択電極パッド１３Ａ1に接続され、他の選択電極パッド１３Ａ1〜１３Ａ5には接続されていない。
【００５６】
かかる構成により、前記はんだバンプパターン１９1〜１９5のいずれかを選択することにより、前記半導体チップ１０Ａ〜１０Ｅのいずれかを選択することが可能になる。
［第８の実施形態］
図２３（Ａ）〜（Ｃ）は、本発明の三次元半導体集積回路装置の回路基板上への、本発明の第８の実施形態による実装を説明する図である。
【００５７】
以下では、三次元半導体集積回路装置は図２２の三次元半導体集積回路装置７０とするが、他の実施形態の半導体集積回路装置も同様にして実装することができる。
【００５８】
図２３（Ａ）を参照するに、実装基板８０上にはチップ接続用電極パッド８１が所定の配列で形成されており、図２３（Ｂ）の工程において、前記チップ接続用電極パッド８１上にはんだ８１Ａが付与される。
【００５９】
さらに図２３（Ｃ）の工程において、前記実装基板８０上に前記三次元半導体集積回路装置７０が、それぞれのはんだバンプパターン１９が、対応する電極パッド８１に接するように載置され、前記はんだバンプパターン１９およびチップ接続用電極パッド８１上のはんだ８１Ａをリフローさせることにより、半導体集積回路装置７０が実装基板８０上に実装される。
【００６０】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
（付記１）
一方の主面の外周部近傍に電極パッドを備えた複数の半導体チップを、前記電極パッドが上下方向に整列するように積層した積層体と、
前記積層体が設置され、複数の電極が形成された基板とからなり、
前記複数の半導体チップの各々は、前記電極パッドから延在し、前記半導体チップの側壁面を覆う第１の導体パターンが形成され、
前記上下方向に整列した導体パターンと前記基板の電極とが上下に連続して延在する第２の導体パターンにより互いに接続したことを特徴とする三次元半導体装置。
（付記２）
前記第２の導体パターンは最下層の半導体チップから最上層の半導体チップまで、連続して延在し、上下に整列した前記電極パッドを電気的に接続することを特徴とする付記１記載の三次元半導体装置。
（付記３）
前記複数の半導体チップの各々は、前記電極パッドを複数形成されており、前記電極パッドの各々は、対応して上下に整列した上下の半導体チップと前記第２の導体パターンにより接続されることを特徴とする付記２記載の三次元半導体装置。
（付記４）
前記第２の導体パターンは最下層の半導体チップから最上層の半導体チップまで、連続して延在するが、前記上下に整列した前記電極パッドの一つにだけ接続することを特徴とする付記１記載の三次元半導体装置。
（付記５）
前記複数の半導体チップの各々は、前記電極パッドを複数形成されており、前記複数の半導体チップの各々では、前記複数の電極パッドの一つだけが、前記第２の導体パターンに接続されることを特徴とする付記２記載の三次元半導体装置。
（付記６）
前記複数の半導体チップの各々は、前記半導体チップの外周面に、前記複数の電極パッドの間の位置において、切り込みが形成されていることを特徴とする付記３または５記載の三次元半導体装置。
（付記７）
前記複数の半導体チップの各々は前記電極パッドを前記上主面に担持し、前記下主面に絶縁膜を担持することを特徴とする付記１〜６のうち、いずれか一項記載の三次元半導体装置。
（付記８）
前記複数の半導体チップの各々において前記第２導体パターンは、前記電極に、シード層とバリア層を介して接続され、前記シード層とバリア層は、前記半導体チップの下主面より測った高さを、前記電極パッドから前記第２の導体パターンが形成される前記半導体チップの外周面まで、段階的に減じることを特徴とする付記１記載の三次元半導体装置。
（付記９）
前記複数の半導体チップは、同一の寸法を有することを特徴とする付記１〜８のうち、いずれか一項記載の三次元半導体装置。
（付記１０）
前記上下に積層される複数の半導体チップは、最下層の半導体チップから最上層の半導体チップまで、寸法を徐々に減じることを特徴とする付記１〜８のうち、いずれか一項記載の三次元半導体装置。
（付記１１）
表面にスクライブ領域により画成された複数の素子領域が形成された半導体基板の前記スクライブ領域に沿って溝を形成する工程と、
前記素子領域に形成された電極と前記素子領域の隣の素子領域の電極とを接続し、前記絶縁膜上に金属層を、前記溝の形状に整合した形状で覆うように堆積する工程と、
前記金属層上にはんだペーストを、前記スクライブ領域を局所的に覆うように形成する工程と、
前記はんだペーストをリフローさせ、第１の導体パターンを形成する工程と、
前記半導体基板裏面を前記溝に達するまで研磨し、前記複数の素子領域に対応した複数の半導体チップを相互に分離する工程と、
前記複数の半導体チップを、それぞれの電極パッドが、それぞれ対応する電極パッドが上下に整列するように重ね合わせ、積層体を形成する工程と、
前記第１の導体パターンをリフローさせ、前記積層体の外周を、それぞれの半導体チップの側壁面を覆って上下方向に延在する第２の導体パターンを形成する工程とよりなることを特徴とする三次元半導体装置の製造方法。
（付記１２）
前記第１および第２の導体パターンを形成する工程は、前記第２の導体パターンが前記側壁面から前記電極パッドまで連続的に覆うように実行されることを特徴とする付記１１記載の三次元半導体装置の製造方法。
（付記１３）
前記はんだペーストを形成する工程は、前記半導体基板表面のうち、前記溝から前記電極に至る領域および前記溝から前記電極パッドに至る領域を除き、前記半導体基板表面を露出するレジストパターンを形成し、前記レジストパターンをマスクに実行されることを特徴とする付記１２記載の三次元半導体装置の製造方法。
（付記１４）
前記金属層の堆積工程の後、かつ前記はんだペーストの形成工程の前に、前記金属層をパターニングし、前記金属層のうち、前記スクライブ領域において前記電極および電極パッドおよび前記溝を連続して覆う部分を除き、前記金属層を除去する工程を含むことを特徴とする付記１３記載の三次元半導体装置の製造方法。
（付記１５）
金属層を形成する工程の後に、前記金属層の一部に第２の金属層を形成することを特徴とする付記１１記載の三次元半導体装置の製造方法。
（付記１６）
前記はんだペーストを形成する工程は、前記半導体基板表面のうち、前記溝から前記電極パッドに至る領域を除き、前記半導体基板表面を覆うレジストパターンを形成し、前記レジストパターンをマスクに実行されることを特徴とする付記１５記載の三次元半導体装置の製造方法。
（付記１７）
前記金属層の堆積工程の後、かつ前記はんだペーストの形成工程の前に、前記金属層をパターニングし、前記金属層のうち、前記スクライブ領域において前記電極パッドおよび前記溝を連続して覆う部分を除き、前記金属層を除去する工程を含むことを特徴とする付記１３記載の三次元半導体装置の製造方法。
【図面の簡単な説明】
【００６１】
【図１】（Ａ），（Ｂ）は、本発明の第１の実施形態による三次元半導体集積回路装置の構成を示す図である。
【図２】（Ａ），（Ｂ）は、本発明の第１の実施形態による三次元半導体集積回路装置の概要を説明する図である。
【図３】（Ａ），（Ｂ）は、本発明の第１の実施形態による三次元半導体集積回路装置の製造工程を説明する図である。
【図４】（Ａ）〜（Ｃ）は、本発明の第１の実施形態による三次元半導体集積回路装置の製造工程を説明する図（その１）である。
【図５】（Ｄ）〜（Ｆ）は、本発明の第１の実施形態による三次元半導体集積回路装置の製造工程を説明する図（その２）である。
【図６】（Ｇ）〜（Ｉ）は、本発明の第１の実施形態による三次元半導体集積回路装置の製造工程を説明する図（その３）である。
【図７】（Ｊ）〜（Ｌ）は、本発明の第１の実施形態による三次元半導体集積回路装置の製造工程を説明する図（その４）である。
【図８】（Ｍ）〜（Ｎ）は、本発明の第１の実施形態による三次元半導体集積回路装置の製造工程を説明する図（その５）である。
【図９】（Ｏ）〜（Ｐ）は、本発明の第１の実施形態による三次元半導体集積回路装置の製造工程を説明する図（その６）である。
【図１０】（Ａ），（Ｂ）は、本発明の第２の実施形態による三次元半導体集積回路装置の製造工程を説明する図である。
【図１１】（Ａ）〜（Ｃ）は、本発明の第３の実施形態による三次元半導体集積回路装置の製造工程を説明する図である。
【図１２】（Ａ），（Ｂ）は、本発明の第４の実施形態による三次元半導体集積回路装置の製造工程を説明する図である。
【図１３】（Ａ），（Ｂ）は、本発明の第５の実施形態による三次元半導体集積回路装置の製造工程を説明する図である。
【図１４】本発明の第６の実施形態による三次元半導体集積回路装置の構成を示す図である。
【図１５】本発明の第６の実施形態による三次元半導体集積回路装置の構成を示す図である。
【図１６】本発明の第６の実施形態による三次元半導体集積回路装置の構成を示す別の図である。
【図１７】（Ａ）〜（Ｃ）は、本発明の第７の実施形態による三次元半導体集積回路装置の製造工程を説明する図（その１）である。
【図１８】（Ｄ）〜（Ｆ）は、本発明の第７の実施形態による三次元半導体集積回路装置の製造工程を説明する図（その２）である。
【図１９】（Ｇ）〜（Ｉ）は、本発明の第７の実施形態による三次元半導体集積回路装置の製造工程を説明する図（その３）である。
【図２０】（Ｊ），（Ｋ）は、本発明の第７の実施形態による三次元半導体集積回路装置の製造工程を説明する図（その４）である。
【図２１】（Ｌ），（Ｍ）は、本発明の第７の実施形態による三次元半導体集積回路装置の製造工程を説明する図（その５）である。
【図２２】本発明の第７の実施形態による三次元半導体集積回路装置を説明する別の図である。
【図２３】（Ａ）〜（Ｃ）は、本発明の第８の実施形態による三次元半導体集積回路装置の実装工程を説明する図である。
【符号の説明】
【００６２】
１０，２０，３０，４０，５０Ａ，５０Ｂ，６０，７０  三次元半導体集積回路装置
１０Ａ〜１０Ｅ，５４，５４Ａ  半導体チップ
１０Ｉ  絶縁膜
１２，１２Ａ，１２Ｂ  保護絶縁膜
１３，１３Ａ，１３Ｂ，１３Ａ1〜１３Ａ５  電極パッド
１５，１５Ａ，１５Ｂ  絶縁膜
１６  メッキシード層
１６Ａ，１６Ｂ，１６ａ，１６ｂ  導電パターン
１７  導電性膜
１７Ａ，１７Ｂ，１７ａ，１７ｂ，１７Ｐ  導電性膜パターン
１８  はんだペースト
１９，１９1〜１９5，５９  はんだバンプパターン
１９Ａ，１９Ｂ  はんだバンプ
５２  支持基基板
５２Ａ  開口部
５８ａ〜５８ｃ，５８ｇ  電極パッド
１００  ウェハ
１００Ｄ  素子領域
１００Ｇ，１００Ｇ1  溝部
１００Ｓ  スクライブライン
Ｒ１，Ｒ２，Ｒ３，Ｒ４  レジストパターン
ＲＡ，ＲＢ  レジスト開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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