(57)【要約】【課題】ＥＳＤ保護素子対策が十分の特定の端子を優先的に最初に除電する事により、残りの端子の保護素子のサイズを小さくでき、チップ全体としてＥＳＤ保護素子サイズを小さくできる半導体装置及びその製造方法を提供する。【解決手段】複数の端子を有する半導体チップを複数個積層する半導体装置の製造方法において、隣接する２つの半導体チップ１Ａ、１Ｂを電気的に接続する前記複数の端子のうち、少なくとも一方の半導体チップ１Ａの端子２、３の一部（ボール端子３）は、一方の半導体チップ１の残りの端子（ボール端子２）より先に他方の半導体チップ１Ｂの端子（金バンプ１０）に接触する。即ち、ボール端子３はボール端子２よりも径が大きいので高さが高く、他の端子より先に金バンプ１０に接触する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の端子を有する半導体チップを複数個積層してなる半導体装置において、隣接する２つの半導体チップを電気的に接続する前記複数の端子のうち、少なくとも一方の半導体チップの端子の一部は、当該一方の半導体チップの残りの端子よりも高さが高いことを特徴とする半導体装置。
【請求項２】
前記半導体チップに形成された前記複数の端子は、電源端子及び信号端子を含み、前記少なくとも一方の半導体チップの端子の一部は、前記電源端子であり、前記一方の半導体チップの残りの端子は、前記信号端子であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電源端子には保護素子が接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
複数の端子を有する半導体チップを複数個積層する半導体装置の製造方法において、隣接する２つの半導体チップを電気的に接続する前記複数の端子のうち、少なくとも一方の半導体チップの端子の一部は、当該一方の半導体チップの残りの端子よりも先に他方の半導体チップの端子に接触されることを特徴とする半導体装置の製造方法。
【請求項５】
前記他方の半導体チップの端子は、除電端子であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路が形成された複数の半導体チップを電気的に接続してなる半導体装置及び半導体チップ間をＥＳＤ(Electro Static Discharge)保護をしながらインターフェイスする半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体産業における高密度化は、シリコンプロセスだけでなく、パッケージング技術においても要求が厳しくなっている。さまざまな半導体集積回路を１チップ上に集積し、システムを構築するＳｏＣ(System on Chip)技術に加えて、複数の半導体集積回路を集積してシステムを構築し、複数個の半導体チップを１つのパッケージ（外囲器）の中に取り込む技術ＭＣＬ(Multi-Chip Logic)という技術が開発されている。
具体的には、例えば、ＭＣＬ(Multi Chip Logic)構成にしようとする２つのチップがあり、２つのチップ間でインターフェースするＩＯセルがあるとき、そのＩＯセルには、例えば、２つの半導体チップには、チップＡには接続電極にはんだバンプが載置され、チップＢには金（Ａｕ）バンプが形成され、これらのバンプを接触させてリフローしハンダバンプを溶かしてバンプ同士を接続するものである。このとき、接触するインターフェース部には、両者のバンプ接触時に半導体チップ間に電荷の移動が生じ、その際、ＥＳＤ破壊が発生する懸念がある。そのため、ＥＳＤ保護素子をＩＯや電源のバンプに設置する必要がある。
【０００３】
しかし、ＩＯのそれぞれに単独で十分なＥＳＤ耐性を持たせるためには大きなサイズの保護素子が必要になる。その結果、チップサイズが大きくなってしまい、ＭＣＬ構成にとっては大きなマイナスである。
特許文献１には、端子配列が偏ることがなく、端子の挿入性を良好に保ったＬＳＩパッケージ及びその実装システムが開示されている。ＬＳＩパッケージの実装方法は、ＬＳＩパッケージをＬＳＩソケットへ挿入すると、まず、最長の位置決め端子で位置合わせを行い、次に、長い接地端子を接続することで静電気等の電気的破壊を防止し、次に、電源印加を行うというように、端子の長い順にＬＳＩソケットの孔へ挿入され、最後にＬＳＩパッケージの全端子がソケットと接触し、このソケットを介してプリント基板と接続される。この時、ＬＳＩソケットは、１本（１ピン）毎に独立したピンソケットで、例えば、プリント基板に孔を明け、その孔にスルーホールメッキを施した後、ピンソケットを挿入してはんだ付けされている。
【特許文献１】特開平１１−４０７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような問題を解決するためになされたものであり、ＥＳＤ保護素子対策が十分になされている特定の端子を優先的に最初に除電することにより、残りの端子の保護素子のサイズを小さくすることができ、チップ全体としてはＥＳＤ保護素子サイズを小さくすることができる半導体装置及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の半導体装置の一態様は、複数の端子を有する半導体チップを複数個積層してなる半導体装置において、隣接する２つの半導体チップを電気的に接続する前記複数の端子のうち、少なくとも一方の半導体チップの端子の一部は、当該一方の半導体チップの残りの端子よりも高さが高いことを特徴としている。
また、本発明の半導体装置の製造方法の一態様は、複数の端子を有する半導体チップを複数個積層する半導体装置の製造方法において、隣接する２つの半導体チップを電気的に接続する前記複数の端子のうち、少なくとも一方の半導体チップの端子の一部は、当該一方の半導体チップの残りの端子よりも先に他方の半導体チップの端子に接触されることを特徴としている。
【発明の効果】
【０００６】
ＥＳＤ保護素子対策が十分になされている特定の端子を優先的に最初に除電することにより、残りの端子の保護素子のサイズを小さくすることができ、チップ全体としてはＥＳＤ保護素子サイズを小さくすることができる。
【発明を実施するための最良の形態】
【０００７】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【０００８】
まず、図１乃至図３を参照して実施例１を説明する。
図１は、半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの概略断面図、図２は、図１の部分拡大断面図、図３は、複数の半導体チップを積層して形成された半導体装置の概略断面図である。
この実施例の半導体装置は、例えば、ＭＣＬタイプの半導体装置に適用されるものであり、複数の端子を有する半導体チップ１を複数個積層してなるものである。隣接する２つの半導体チップ１Ａ、１Ｂを電気的に接続する前記複数の端子のうち、少なくとも一方の半導体チップ１Ａ、１Ｂに形成された端子の一部は、一方の半導体チップに形成された残りの端子よりも高く形成されている。
図１は、隣接する２つの半導体チップ１Ａ、１Ｂを含む複数の半導体チップ１が基板１１上に積層されている。半導体チップの積層体は、必要に応じてパッケージに封止される。
【０００９】
図２は、半導体チップ１の積層体に隣接する１対の半導体チップ１Ａ、１Ｂ間を接続してインターフェース部を形成する工程が示されている。半導体チップ１Ａ、１Ｂには、半導体チップ内部の集積回路に接続される接続電極４、５が形成されている。そして半導体チップ１Ａ（ｃｈｉｐＡ）の接続電極４、５には、はんだボールといわれている端子２、３が形成されている。ボール端子３は、電源に接続する電源端子（ＶＤＤ、ＶＳＳ）であり、ボール端子２は、内部の集積回路にバッファ回路６を介して接続される信号端子（ＩＯ）である。接続電極５間には電源間保護素子７が設けられ、接続電極４と接続電極５との間には保護ダイオード８が接続されている。半導体チップ１Ｂ（ｃｈｉｐＢ）の接続電極４、５には金（Ａｕ）バンプ１０が形成され、ボール端子２、３は、その上に載置され接合されている。
【００１０】
図２に示すように、半導体チップ１Ｂ上の接続電極４、５には金バンプ１０が接合されている。金バンプ１０は、どの接続電極１０上のものもほぼ同じ高さである。この半導体チップ１Ｂの上に半導体チップ１Ａを対向配置させる。半導体チップ１Ａ上の接続電極４、５には、はんだバンプ（ボール端子）２、３が接合されている。ボール端子３は、ボール端子２より、径が大きく、
ボール端子３の径＞ボール端子２の径
の式で表される。即ち、ボール端子３は、ボール端子２より高さが高くなっている。
【００１１】
半導体チップ１Ａと半導体チップ１Ｂを対向配置させてから、半導体チップ１Ａを水平に保ったまま下降させると（あるいは、半導体チップ１Ｂを上昇させる）、まず、ボール端子３が半導体チップ１Ｂの金バンプ１０に接触し、次に、ボール端子２が金バンプ１０に接触する。このような接触状態のときに、これらの端子及びバンプを接触させてリフローし、ハンダボールを溶かして両者を接続する。このとき、接触するインターフェース部には、両者のバンプ接触時に半導体チップ間に電荷の移動が生じ、その際、ＥＳＤ破壊が発生する懸念がある。そのため、ＥＳＤ保護素子をＩＯ端子や電源端子に設置する必要がある。
この実施例のように、まず、バンプのサイズを調整し、電源部分のバンプを大きくしてＩＯ部分のバンプよりも先に接触するようにする。これにより電源端子を通しての電荷移動がまず最初に行われる。接触前の半導体チップ内では電源系に滞留している電荷がもっとも多い上、もともと電源間保護は十分なサイズを双方の半導体チップ内に内蔵しているため、最初に電源の電荷が、図１の矢印に示すように、電源間保護素子を通して放電されれば、あとから接触するＩＯ部のＥＳＤ保護は緩和され、ＩＯ部の保護素子サイズを最小化することが可能になる。
【実施例２】
【００１２】
次に、図４を参照して実施例２を説明する。
図４は、半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図である。
この実施例の半導体装置は、例えば、ＭＣＬタイプの半導体装置に適用され、複数の端子を有する半導体チップを複数個積層してなるものである。隣接する２つの半導体チップ２０、２１を電気的に接続する前記複数の端子のうち、少なくとも一方の半導体チップに形成された端子の一部は、一方の半導体チップに形成された残りの端子よりも高く形成されている。
【００１３】
半導体チップ２０、２１には、半導体チップ内部の集積回路に接続される接続電極２４、２５が形成されている。そして、半導体チップ２０（ｃｈｉｐＡ）の接続電極２４、２５には、はんだボールといわれている端子２２、２３が形成されている。ボール端子２３は、電源に接続する電源端子（ＶＤＤ、ＶＳＳ）であり、ボール端子２２は、内部の集積回路にバッファ回路を介して接続される信号端子（ＩＯ）である。半導体チップ２０、２１の接続電極間には電源間保護素子が設けられ、接続電極２４と接続電極２５との間には保護ダイオードが接続されている。
この実施例の特徴は、半導体チップ２１（ｃｈｉｐＢ）の接続電極２４、２５にもボール端子２６、２７形成され、半導体チップ２０のボール端子２２、２３は、その上に載置され接合されていることにある。
【００１４】
図４に示すように、半導体チップ２１上の接続電極２４、２５にはボール端子２６、２７が接合されている。電源端子であるボール端子２７は、信号端子であるボール端子２６より径が大きく、高さも高い。この半導体チップ２１の上に半導体チップ２０を対向配置させる。半導体チップ２０上の接続電極２４、２５には、はんだバンプ（ボール端子）２２、２３が接合されている。ボール端子２３は、ボール端子２２より、径が大きい。即ち、ボール端子２３は、ボール端子２２より高さが高くなっている。
半導体チップ２０と半導体チップ２１を対向配置させてから、半導体チップ２０を水平に保ったまま下降させると（あるいは、半導体チップ２１を上昇させる）、まず、ボール端子２３が半導体チップ２１のボール端子２７に接触し、次に、ボール端子２２がボール端子２６に接触する。このような接触状態のときに、これらの端子を接触させてリフローし、ハンダボールを溶かして両者を接続する。このとき、接触するインターフェース部には、両者のバンプ接触時に半導体チップ間に電荷の移動が生じ、その際、ＥＳＤ破壊が発生する懸念がある。そのためＥＳＤ保護素子をＩＯ端子や電源端子に設置する必要がある。
【００１５】
以上、この実施例ではＥＳＤ保護素子対策が十分になされている特定の端子を優先的に最初に除電することにより、残りの端子の保護素子のサイズを小さくすることができ、チップ全体としてはＥＳＤ保護素子サイズを小さくすることが可能となる。
なお、半導体チップ２１のボール端子は、すべて同じサイズにすることも可能である。
この実施例のように、まず、バンプのサイズを調整し、電源部分のバンプを大きくしてＩＯ部分のバンプよりも先に接触するようにする。これにより電源端子を通しての電荷移動がまず最初に行われる。接触前の半導体チップ内では電源系に滞留している電荷がもっとも多い上、もともと電源間保護は十分なサイズを双方の半導体チップ内に内蔵しているため、最初に電源の電荷が電源間保護素子を通して放電されれば、あとから接触するＩＯ部のＥＳＤ保護は緩和され、ＩＯ部の保護素子サイズを最小化することが可能になる。
【実施例３】
【００１６】
次に、図５を参照して実施例１を説明する。
図５は、半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図である。この実施例は、ボール端子は、全て同じサイズであり、金バンプに高さの異なるものを用いることに特徴がある。
この実施例の半導体装置は、例えば、ＭＣＬタイプの半導体装置に適用されるものであり、複数の端子を有する半導体チップを複数個積層してなるものである。隣接する２つの半導体チップ３０、３１を電気的に接続する前記複数の端子のうち、少なくとも一方の半導体チップ３０、３１に形成された端子の一部は、一方の半導体チップに形成された残りの端子よりも高く形成されている。
【００１７】
半導体チップ３０、３１には、半導体チップ内部の集積回路に接続される接続電極３４、３５が形成されている。そして半導体チップ３０（ｃｈｉｐＡ）の接続電極３４、３５には、はんだボールといわれている端子３２が形成されている。ボール端子３２は、電源に接続する電源端子（ＶＤＤ、ＶＳＳ）と、内部の集積回路にバッファ回路を介して接続される信号端子（ＩＯ）である。接続電極３５間には電源間保護素子が設けられ、接続電極３４と接続電極３５との間には保護ダイオードが接続されている。半導体チップ３０（ｃｈｉｐＢ）の接続電極３４、３５には金（Ａｕ）バンプ３６、３７が形成され、接続時にボール端子３２は、その上に載置され接合されている。
【００１８】
図５に示すように、半導体チップ３１上の接続電極３４、３５には金バンプ３６が接合されている。接続電極３５上に形成された金バンプ３７は、接続電極３４上の金バンプ３６よりも高く形成されている。この半導体チップ３１の上に半導体チップ３０を対向配置させる。半導体チップ３０上の接続電極３４、３５には、はんだバンプ（ボール端子）３２が接合されている。ボール端子３２は、ボール径が全て同じである。
半導体チップ３０と半導体チップ３１を対向配置させてから、半導体チップ３０を水平に保ったまま下降させると（あるいは、半導体チップ３１を上昇させる）、まず、ボール端子３２が半導体チップ３１の金バンプ３７に接触し、次に、ボール端子３２が金バンプ３６に接触する。このような接触状態のときに、これらの端子及びバンプを接触させてリフローし、ハンダボールを溶かして両者を接続する。このとき、接触するインターフェース部には、両者のバンプ接触時に半導体チップ間に電荷の移動が生じ、その際、ＥＳＤ破壊が発生する懸念がある。そのためＥＳＤ保護素子をＩＯ端子や電源端子に設置する必要がある。
【００１９】
この実施例のように、まず、バンプのサイズを調整し、電源部分のバンプを大きくしてＩＯ部分のバンプよりも先に接触するようにする。これにより電源端子を通しての電荷移動がまず最初に行われる。接触前の半導体チップ内では電源系に滞留している電荷が最も多い上、もともと電源間保護は十分なサイズを双方の半導体チップ内に内蔵しているため、最初に電源の電荷が電源間保護素子を通して放電されれば、あとから接触するＩＯ部のＥＳＤ保護は緩和され、ＩＯ部の保護素子サイズを最小化することが可能になる。
【実施例４】
【００２０】
次に、図６を参照して実施例４を説明する。
図６は、半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図である。この実施例は、除電電極を用いること及びインターフェース部を形成する方法に特徴がある。
一方の半導体チップ４０に設けられたボール端子４２は、全て同じサイズであり、また、他方の半導体チップ４１に設けられた金バンプ４６も全て同じサイズである。この他方の半導体チップ４１には除電用電極を設け、その上に他の金バンプよりも厚膜の金バンプ４７を設けている。
【００２１】
この実施例の半導体装置は、例えば、ＭＣＬタイプの半導体装置に適用されるものであり、複数の端子を有する半導体チップを複数個積層してなるものである。半導体チップ４０、４１には、半導体チップ内部の集積回路に接続される接続電極が形成されている。そして半導体チップ４０の接続電極には、はんだボールといわれている端子４２が形成されている。ボール端子４２には、電源に接続する電源端子と、内部の集積回路にバッファ回路を介して接続される信号（ＩＯ）端子がある。電源端子間には電源間保護素子が設けられ、電源端子と信号端子との間には保護ダイオードが接続されている。半導体チップ４１の接続電極には金バンプ４６、４７が形成され、接続時にボール端子４２は、その上に載置され接合される。
【００２２】
半導体チップ４１の上に半導体チップ４０を対向配置させる。半導体チップ４０と半導体チップ４１を対向配置させてから、半導体チップ４０を水平に保ったまま下降させると（あるいは、半導体チップ４１を上昇させる）、まず、電源用ボール端子４２を半導体チップ４１の除電用金バンプ４７に接触させて放電させる（図６（ａ））。次に、十分に除電させた後、半導体チップ４０と４１を平行状態に保ったまま、半導体チップ４１の金バンプ４６と半導体チップ４０のボール端子４２とが所定の位置関係になるまで移動させる。次に、平行状態を保ったまま、所定のボール端子４２を対向位置にある所定の金バンプ４６に接触させる。このような接触状態のときに、これらの端子及びバンプを接触させてリフローし、ハンダボールを溶かして両者を接続する（図６（ｂ））。このとき、接触するインターフェース部には、両者の最初のバンプ接触時に半導体チップ間に電荷の移動が生じる。その際、ＥＳＤ破壊が発生する懸念があるため、ＥＳＤ保護素子をＩＯ端子や電源端子に設置する必要がある。
【００２３】
この実施例のように、まず、除電用端子を用いて除電処理を行ってからボール端子と金バンプとを接合する。これにより電源の電荷が放電されてＥＳＤ保護は緩和され、信号（ＩＯ）部の保護素子サイズを最小化することが可能になる。即ち、ＥＳＤ保護素子を十分に備えた特定のボール端子（例えば、電源用端子）を予め除電専用の端子に接触させてから半導体チップ同士を接触させる。
なお、実施例では、他の金バンプより厚膜のものを除電用端子に用いているが、他の金バンプと同じ厚さにしても良い。この場合は、除電用端子を他方の半導体チップの周辺部に配置し、一方の半導体チップを幾分傾けてそのボール端子が他の端子より先に他方の半導体チップの除電用端子に接触するように工夫する必要がある。
【実施例５】
【００２４】
次に、図７を参照して実施例５を説明する。
図７は、半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図である。この実施例は、除電用端子を用いること及びインターフェース部を形成する方法に特徴がある。
一方の半導体チップ５０に設けられたボール端子５２は、全て同じサイズであり、また、他方の半導体チップ５１に設けられた金バンプ５６も全て同じサイズである。この他方の半導体チップ５１には除電用電極を設け、その上に他のボール端子よりも径の大きいボール端子５７を設けている。
この実施例は、他方の端子もボール端子を用いている点では相違があるが、その他は実施例４と同じであり、作用効果も同様である。
なお、この実施例では、他のボール端子より径の大きいボール端子を除電用端子に用いているが、他のボール端子と同じサイズのものを用いても良い。この場合は、除電用端子を他方の半導体チップの周辺部に配置し、一方の半導体チップを幾分傾けてそのボール端子が他の端子より先に他方の半導体チップの除電用端子に接触するように工夫する必要がある。
【実施例６】
【００２５】
次に、図８を参照して実施例６を説明する。
図８は、半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図である。この実施例は、除電端子を用いること及びインターフェース部を形成する方法に特徴がある。この実施例の半導体装置は、除電用端子が無い点では相違があるが、その他の構成は実施例５と同じである。
一方の半導体チップ６０に設けられたボール端子６２は、全て同じサイズであり、また、他方の半導体チップ６１に形成された金バンプ６６も全て同じサイズである。この実施例では、端子配列の端に、例えば、電源端子を集中させる。
一方の半導体チップを幾分傾けてその電源端子であるボール端子６２が他の端子より先に他方の半導体チップの対応する電源端子である金バンプに接触するようにする。その後他のボール端子を接触させる。即ち、配列の端にＥＳＤ保護素子を十分に備えた特定のバンプ( 例えば、電源バンプ) を集中させ、電源バンプ配列から接触、放電させるようにする。
【実施例７】
【００２６】
次に、図９を参照して実施例７を説明する。
図９は、半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図である。この実施例の半導体装置は、他方の半導体チップにもボール端子を用いている点では実施例６と相違があるが、その他の構成及び作用効果は実施例６と同じである。
一方の半導体チップ７０に設けられたボール端子７２は、全て同じサイズであり、また、他方の半導体チップ７１に形成されたボール端子７６も同じサイズである。この実施例では、端子配列の端に、例えば、電源端子を集中させる。一方の半導体チップを幾分傾けてその電源端子であるボール端子７２が他の端子より先に他方の半導体チップの対応する電源端子であるボール端子７６に接触するようにする。その後他のボール端子を接触させる。即ち、配列の端にＥＳＤ保護素子を十分に備えた特定のバンプ( 例えば、電源バンプ) を集中させ、電源バンプ配列から接触、放電させるようにする。
【図面の簡単な説明】
【００２７】
【図１】実施例１に係る半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの概略断面図。
【図２】図１の部分拡大断面図。
【図３】実施例１に係る複数の半導体チップを積層して形成された半導体装置の概略断面図。
【図４】実施例２に係る半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図。
【図５】実施例３に係る半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図。
【図６】実施例４に係る半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図。
【図７】実施例５に係る半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図。
【図８】実施例６に係る半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図。
【図９】実施例７に係る半導体チップ間を接続してインターフェース部を形成する工程を説明する半導体チップの部分拡大断面図。
【符号の説明】
【００２８】
１、１Ａ、１Ｂ・・・半導体チップ
２、３、２２、２３、２６、２７、３２、４２、５２、５６、５７、６２、７２、７６・・・ボール端子（はんだボール）
４、５、２４、２５・・・接続電極
１０、３６、３７、４６、４７、６６・・・金バンプ
６・・・バッファ回路（ＮＯＴ回路）
７・・・電源間保護素子
８・・・保護ダイオード
【図１】
2008235666.tif 000003
【図２】
2008235666.tif 000004
【図３】
2008235666.tif 000005
【図４】
2008235666.tif 000006
【図５】
2008235666.tif 000007
【図６】
2008235666.tif 000008
【図７】
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【図８】
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【図９】
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