(57)【要約】【課題】  外部電源端子から機能ブロックまでの電源配線経路が細分化された半導体集積回路に適した電源配線処理を行うレイアウト方法を提供する。【解決手段】  標準セルの配置配線に先行して、機能ブロック用外部電源端子の配置を行い（Ｓ０１）、機能ブロックの電源端子位置が機能ブロック用外部電源端子の配置位置に近づくよう機能ブロックの配置を行い（Ｓ０３）、機能ブロック用外部電源端子と機能ブロックとを含む領域を機能ブロック電源配線領域と設定し（Ｓ０４）、この機能ブロック電源配線領域内で機能ブロック用外部電源端子と機能ブロックの電源端子との配線を行う（Ｓ０７）。【選択図】  図２
2008021851.tif 000002
【特許請求の範囲】
【請求項１】
機能ブロックおよび標準セルから構成される半導体集積回路のレイアウト方法であって、
前記標準セルの配置配線に先行して、
前記機能ブロック用外部電源端子の配置および前記機能ブロックの配置を行い、
前記機能ブロック用外部電源端子と前記機能ブロックの電源端子との配線を行う
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項２】
機能ブロックおよび標準セルから構成される半導体集積回路のレイアウト方法であって、
前記標準セルの配置配線に先行して実行する、
前記機能ブロック用外部電源端子の配置を行う工程と、
前記機能ブロックの電源端子位置が前記機能ブロック用外部電源端子の配置位置に近づくよう前記機能ブロックの配置を行う工程と、
前記機能ブロック用外部電源端子と前記機能ブロックとを含む領域を機能ブロック電源配線領域と設定する工程と、
前記機能ブロック電源配線領域内で前記機能ブロック用外部電源端子と前記機能ブロックの電源端子との配線を行う工程と
を有することを特徴とする半導体集積回路のレイアウト方法。
【請求項３】
機能ブロックおよび標準セルから構成される半導体集積回路のレイアウト方法であって、
前記標準セルの配置配線に先行して実行する、
前記機能ブロック用外部電源端子の配置を行う工程と、
前記機能ブロックの電源端子位置を前記機能ブロック用外部電源端子の配置位置に近づけるようにするとともに、前記機能ブロック用外部電源端子の中に複数の機能ブロックで共用する共用電源端子が含まれるときは前記複数の機能ブロックのそれぞれの電源端子が前記共用電源端子の方向を向くように前記機能ブロックの配置を行う工程と、
前記機能ブロック用外部電源端子と前記機能ブロックとの対応関係を記した電源端子接続情報を解析して前記機能ブロック用外部電源端子と前記機能ブロック間の電源配線経路を設定する工程と、
前記電源配線経路に沿って前記機能ブロック用外部電源端子と前記機能ブロックの電源端子との配線を行う工程と
を有することを特徴とする半導体集積回路のレイアウト方法。
【請求項４】
前記電源端子接続情報が、前記共用電源端子と前記複数の機能ブロックとを接続する配線を共通配線とするか、単独配線とするか、を区別するための情報を有していることを特徴とする請求項３に記載の半導体集積回路のレイアウト方法。
【請求項５】
前記機能ブロック用外部電源端子と前記機能ブロックの電源端子とを接続する配線の幅を、前記機能ブロックの消費電力見積り情報、前記機能ブロックの電源電圧降下許容値情報、および前記機能ブロック用外部電源端子と前記機能ブロックの電源端子との配線長情報にもとづいて算出することを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト方法に関し、特に機能ブロックを搭載する半導体集積回路のレイアウト方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高密度化が進みＳｏＣ（System  on  Chip）設計が盛んに行われている。これに伴い、半導体集積回路には、ＲＡＭ、ＲＯＭなどの記憶ブロックや、ＡＤＣ、ＤＡＣなどのアナログ回路ブロックなど、機能ブロックと呼ばれる回路が複数組み込まれるようになっている。
【０００３】
また、車載用電子機器や携帯機器などに使用される半導体集積回路では、待機時の消費電力削減のため半導体集積回路の一部の回路のみを残して回路動作を休止する、スタンバイ技術の採用が増えている。スタンバイ技術を採用したＳｏＣ設計の半導体集積回路では、組み込まれた複数個の機能ブロックへの電源供給のために、同一電位の電源であっても動作または休止する回路ごとに外部電源端子を個別に設けることが行われる。これにより、スタンバイ時に、半導体集積回路内の特定の回路への電源供給を停止させることができる。
【０００４】
そのほか、アナログ回路ブロックを使用する場合、アナログ回路ブロックへ供給する電源を他の回路ブロックから独立させる手法などは一般的である。
【０００５】
このように、半導体集積回路の内部における外部電源端子から機能ブロックまでの電源配線経路を細分化する半導体集積回路が増加している。
【０００６】
これに対して、従来の自動配置配線プログラムにおける自動電源配線処理の手法では、機能ブロックとそのほかの回路（標準セル）を一括して自動配置と仮配線を行った後に、半導体集積回路内部の電圧降下による動作不具合を防止するため、機能ブロックへの電源配線幅を増強する電源補強処理を行うことが提案されていた（例えば、特許文献１参照。）。
【０００７】
しかし、上述の提案では、電源補強のために機能ブロックの配置位置を変更するため、各機能ブロックへの電源配線の抵抗による電圧降下値が許容値を満足するまで、機能ブロックの配置位置の変更が繰り返されるという問題があった。
【０００８】
また、最近の半導体集積回路の内部における外部電源端子から機能ブロックまでの電源配線経路が細分化された半導体集積回路に、上述の自動電源配線処理手法を適用した場合、外部電源端子からそれぞれの機能ブロックへの電源配線が錯綜し、半導体集積回路の配線領域が増大するという懸念があった。
【特許文献１】特開２０００−２０５７６号公報  （第３ページ、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、外部電源端子から機能ブロックまでの電源配線経路が細分化された半導体集積回路に適した電源配線処理を行うレイアウト方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、機能ブロックおよび標準セルから構成される半導体集積回路のレイアウト方法であって、前記標準セルの配置配線に先行して、前記機能ブロック用外部電源端子の配置および前記機能ブロックの配置を行い、前記機能ブロック用外部電源端子と前記機能ブロックの電源端子との配線を行うことを特徴とする半導体集積回路のレイアウト方法が提供される。
【００１１】
また、本発明の別の一態様によれば、機能ブロックおよび標準セルから構成される半導体集積回路のレイアウト方法であって、前記標準セルの配置配線に先行して実行する、前記機能ブロック用外部電源端子の配置を行う工程と、前記機能ブロックの電源端子位置が前記機能ブロック用外部電源端子の配置位置に近づくよう前記機能ブロックの配置を行う工程と、前記機能ブロック用外部電源端子と前記機能ブロックとを含む領域を機能ブロック電源配線領域と設定する工程と、前記機能ブロック電源配線領域内で前記機能ブロック用外部電源端子と前記機能ブロックの電源端子との配線を行う工程とを有することを特徴とする半導体集積回路のレイアウト方法が提供される。
【００１２】
また、本発明のさらに別の一態様によれば、機能ブロックおよび標準セルから構成される半導体集積回路のレイアウト方法であって、前記標準セルの配置配線に先行して実行する、前記機能ブロック用外部電源端子の配置を行う工程と、前記機能ブロックの電源端子位置を前記機能ブロック用外部電源端子の配置位置に近づけるようにするとともに、前記機能ブロック用外部電源端子の中に複数の機能ブロックで共用する共用電源端子が含まれるときは前記複数の機能ブロックのそれぞれの電源端子が前記共用電源端子の方向を向くように前記機能ブロックの配置を行う工程と、前記機能ブロック用外部電源端子と前記機能ブロックとの対応関係を記した電源端子接続情報を解析して前記機能ブロック用外部電源端子と前記機能ブロック間の電源配線経路を設定する工程と、前記電源配線経路に沿って前記機能ブロック用外部電源端子と前記機能ブロックの電源端子との配線を行う工程と
を有することを特徴とする半導体集積回路のレイアウト方法が提供される。
【発明の効果】
【００１３】
本発明によれば、標準セルの配置配線に先立って機能ブロックへの電源配線を行うので、外部電源端子から機能ブロックまでの電源配線経路が細分化された半導体集積回路において、機能ブロックへの電源配線処理を効率よく実行することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１５】
図１は、本発明の実施例１のレイアウト方法を実施するために用いる機能ブロック用レイアウト装置の構成の例を示すブロック図である。
【００１６】
図１に示す機能ブロック用レイアウト装置１は、通常のレイアウト装置による標準セルの配置配線に先行して、機能ブロック用外部電源端子の配置および機能ブロックの配置を行い、機能ブロック用外部電源端子と機能ブロックの電源端子との配線を行うために用いる装置である。
【００１７】
機能ブロック用レイアウト装置１は、機能ブロック用外部電源端子を含む外部端子の配置情報を記した外部端子配置情報１０１にもとづき半導体集積回路に外部端子を配置する外部端子配置部１１と、外部端子配置部１１により算出された機能ブロック用外部電源端子配置位置情報１０３および回路接続データ１０２にもとづき機能ブロックの配置を行う機能ブロック配置部１２と、機能ブロック用外部電源端子と機能ブロックとを含む領域を機能ブロック電源配線領域と設定する機能ブロック電源配線領域設定部１３と、機能ブロック電源配線領域設定部１３により設定された機能ブロック電源配線領域内で機能ブロック用外部電源端子と機能ブロックの電源端子との配線を行う機能ブロック電源配線部１４と、を備える。
【００１８】
機能ブロック配置部１２は、機能ブロックの電源端子位置が機能ブロック用外部電源端子の配置位置に近づくよう、機能ブロックを配置する。
【００１９】
機能ブロック電源配線部１４は、機能ブロックの消費電力見積り情報１０４、および、機能ブロック電源配線領域設定部１３により生成される、機能ブロック用外部電源端子と機能ブロックの電源端子間の電源配線長情報１３１にもとづいて、機能ブロック用外部電源端子と機能ブロックの電源端子との配線の配線抵抗による電位降下量を算出し、その値が機能ブロックの電源電圧降下許容値情報１０５に記載されている許容値以下となるよう、その配線幅を算出する。
【００２０】
図２は、本発明の実施例１に係る半導体集積回路のレイアウト方法の工程のフローの例を示すフローチャートである。また、図３〜図５は、図２に示したフローによる半導体集積回路のレイアウトの進行過程の例を示した図である。以下、この図２および図３〜図５を用いて、本実施例のレイアウト方法の工程について説明する。
【００２１】
図２に示すフローでは、レイアウトの開始後、まず、外部端子配置情報１０１にもとづき、機能ブロック用外部電源端子を含む外部端子を配置する（工程Ｓ０１）。図３（ａ）に、この工程により機能ブロック用外部電源端子Ｐ１およびＰ２が配置された半導体集積回路２００の例を示す。
【００２２】
次に、機能ブロック用外部電源端子の配置位置を、例えば半導体集積回路のチップ上の座標値で算出し、機能ブロック用外部電源端子配置位置情報１０３を生成する（工程Ｓ０２）。
【００２３】
次に、回路接続データ１０２を読み取り、その中で使用されている機能ブロックを配置する。そのとき、機能ブロックの電源端子位置が機能ブロック用外部電源端子の配置に近づくよう、機能ブロックを配置する（工程Ｓ０３）。
【００２４】
例えば、回路接続データ１０２に、機能ブロック用外部電源端子Ｐ１を使用する機能ブロックＣ１およびＣ２と、機能ブロック用外部電源端子Ｐ２を使用する機能ブロックＣ３が記されていた場合、図３（ｂ）に示すように、機能ブロックＣ１およびＣ２はそれぞれの電源端子Ｔ１およびＴ２が機能ブロック用外部電源端子Ｐ１に近づくよう配置し、機能ブロックＣ３はその電源端子Ｔ３が機能ブロック用外部電源端子Ｐ２に近づくよう配置する。
【００２５】
次に、機能ブロック用外部電源端子と機能ブロックとを含む領域を機能ブロック電源配線領域と設定する（工程Ｓ０４）。
【００２６】
例えば、図４（ａ）に示す例では、機能ブロック用外部電源端子Ｐ１と機能ブロックＣ１、Ｃ２を含む領域を機能ブロック電源配線領域Ｒ１と設定し、機能ブロック用外部電源端子Ｐ２と機能ブロックＣ３を含む領域を機能ブロック電源配線領域Ｒ２と設定する。
【００２７】
次に、機能ブロック電源配線領域内で機能ブロック用外部電源端子と機能ブロックの電源端子との間の配線を行う配線経路を設定し、その経路に沿った電源配線長を算出し、その電源配線長を記載した電源配線長情報１３１を生成する（工程Ｓ０５）。
【００２８】
例えば、図４（ｂ）に示す例では、機能ブロック用外部電源端子Ｐ１と機能ブロックＣ１の電源端子Ｔ１間の電源配線長ｄ１、機能ブロック用外部電源端子Ｐ１と機能ブロックＣ２の電源端子Ｔ２間の電源配線長ｄ２、機能ブロック用外部電源端子Ｐ２と機能ブロックＣ３の電源端子Ｔ３間の電源配線長ｄ３がそれぞれ算出され、これらが電源配線長情報１３１に記載される。
【００２９】
次に、機能ブロックの消費電力見積り情報１０４、および電源配線長情報１３１にもとづいて、機能ブロック用外部電源端子と機能ブロックの電源端子との配線の配線抵抗による電位降下量を算出し、その値が機能ブロックの電源電圧降下許容値情報１０５に記載されている許容値以下となるよう、電源配線幅を算出する（工程Ｓ０６）。
【００３０】
なお、機能ブロックの電源電圧降下の解析（ＩＲドロップ解析）手法については、複数のＥＤＡベンダから高度な解析手法が実用化されており、解析手法も多様である。しかし、ここは解析手法の説明が目的ではないので、その詳細な説明は省略し、電源配線幅を算出する基本的な手順について説明する。
【００３１】
例えば、機能ブロック用外部電源端子と機能ブロックの電源端子との電源配線の配線長がｄであるとき、そのシート抵抗がｒ（Ω）の場合、配線幅ｗの電源配線の配線抵抗Ｒ（Ω）は、Ｒ＝ｒ×ｄ／ｗとなる。いま、機能ブロック用外部電源端子の電圧がＥ（Ｖ）であり、機能ブロックの見積り消費電力がＰ（Ｗ）であるとすると、この電源配線を流れる電流Ｉ（Ａ）は、Ｉ＝Ｐ／Ｅとなる。したがって、この電源配線の配線抵抗による電位降下量Ｅｄ（Ｖ）は、Ｅｄ＝Ｉ×Ｒ＝Ｐ／Ｅ×ｒ×ｄ／ｗとなる。
【００３２】
この電位降下量Ｅｄを、電源電圧降下許容値情報１０５に記載されている、機能ブロックの電源電圧降下の許容値Ｅｌｉｍｉｔ（Ｖ）以下とする必要がある。すなわち、Ｅｄ≦Ｅｌｉｍｉｔとする必要がある。そこで、そのために必要な電源配線幅の値ｗを求めると、ｗ≧Ｐ／Ｅ×ｒ×ｄ／Ｅｌｉｍｉｔとなる。
【００３３】
最後に、工程Ｓ０５で設定した機能ブロック電源配線領域内の配線経路に沿って、工程Ｓ０６で算出した配線幅で、機能ブロック用外部電源端子と機能ブロックの電源端子との間の配線を行う（工程Ｓ０７）。
【００３４】
その配線の例を図５に示す。図５に示す電源配線Ｌ１、Ｌ２、Ｌ３の配線幅は、それぞれの機能ブロックごとに工程Ｓ０６で算出された配線幅を満たす。
【００３５】
このような本実施例によれば、標準セルの配置配線に先立って、機能ブロックの配置と、その電源配線を電源補強も含めて行うので、機能ブロックの配置の変更を行う必要がなく、半導体集積回路のレイアウトに要する時間を短縮することができる。
【００３６】
また、本実施例によれば、機能ブロック用外部電源端子と機能ブロックとを含む領域を機能ブロック電源配線領域と設定し、この機能ブロック電源配線領域内で機能ブロック用外部電源端子と機能ブロック間の電源配線を行うので、複数の機能ブロックを配置しても、それぞれの機能ブロックへの電源配線が錯綜することが少なく、半導体集積回路の配線領域が増大することを防止することができる。
【実施例２】
【００３７】
図６は、本発明の実施例２のレイアウト方法を実施するために用いる機能ブロック用レイアウト装置の構成の例を示すブロック図である。
【００３８】
図６に示す機能ブロック用レイアウト装置２も、実施例１と同様、通常のレイアウト装置による標準セルの配置配線に先行して、機能ブロック用外部電源端子の配置および機能ブロックの配置を行い、機能ブロック用外部電源端子と機能ブロックの電源端子との配線を行うために用いる装置である。
【００３９】
機能ブロック用レイアウト装置２は、機能ブロック用外部電源端子を含む外部端子の配置情報を記した外部端子配置情報１０１にもとづき半導体集積回路に外部端子を配置する外部端子配置部２１と、外部端子配置部２１により算出された機能ブロック用外部電源端子配置位置情報１０３および回路接続データ１０２にもとづき機能ブロックの配置を行う機能ブロック配置部２２と、機能ブロック用外部電源端子と前記機能ブロックとの対応関係を記した電源端子接続情報１０６の解析を行って機能ブロック用外部電源端子と機能ブロック間の電源配線経路を設定する電源配線経路設定部２３と、電源配線経路設定部２３により設定されたに電源配線経路に沿って機能ブロック用外部電源端子と前記機能ブロックの電源端子との配線を行う機能ブロック電源配線部２４と、を備える。
【００４０】
機能ブロック配置部２２は、機能ブロックの電源端子位置を前記機能ブロック用外部電源端子の配置位置に近づくよう機能ブロックを配置するとともに、機能ブロック用外部電源端子の中に複数の機能ブロックが共用する共用電源端子が含まれるときは、その複数の機能ブロックのそれぞれの電源端子が共用電源端子の方向を向くように機能ブロックの配置を行う。
【００４１】
電源配線経路設定部２３は、電源端子接続情報１０６の解析を行い、機能ブロック用外部電源端子と機能ブロック間の電源配線経路を設定する。
【００４２】
ここで、電源端子接続情報１０６には、複数の機能ブロックで共用する共用電源端子とそれぞれの機能ブロックとを接続する配線を、いくつかの機能ブロックを共通に接続する共通配線とするか、１つの機能ブロックだけを接続する単独配線とするか、を区別するための情報が記載されている。
【００４３】
図７に、電源端子接続情報１０６の記述例を示す。この例では、機能ブロックＣ１、Ｃ２、Ｃ３は、機能ブロック用外部電源Ｐ１と共通配線で接続することが記述され（１行目）、機能ブロックＣ４は、機能ブロック用外部電源Ｐ１と単独配線で接続することが記述されている（２行目）。また、機能ブロックＣ５、Ｃ６は、それぞれ機能ブロック用外部電源Ｐ２と単独配線で接続することが記述されている（３行目、４行目）。
【００４４】
図６に戻って、電源配線経路設定部２３は、この電源端子接続情報１０６の記述にもとづき、複数の機能ブロックで共用する共用電源端子がある場合、共用電源端子と機能ブロックとを接続する配線を、共通配線とするか、単独配線とするか、を決定し、機能ブロック用外部電源端子とそれぞれの機能ブロック間の電源配線経路を設定する。
【００４５】
さらに、電源配線経路設定部２３は、設定した電源配線経路に沿って、機能ブロック用外部電源端子と機能ブロック間の電源配線長を算出し、その電源配線長を記載した電源配線長情報１３１を生成する。
【００４６】
機能ブロック電源配線部２４は、機能ブロックの消費電力見積り情報１０４、および、電源配線経路設定部２３により生成される、機能ブロック用外部電源端子と機能ブロックの電源端子間の電源配線長情報１３１にもとづいて、機能ブロック用外部電源端子と機能ブロックの電源端子との配線の配線抵抗による電位降下量を算出し、その値が機能ブロックの電源電圧降下許容値情報１０５に記載されている許容値以下となるよう、その配線幅を算出する。
【００４７】
図８は、本発明の実施例２に係る半導体集積回路のレイアウト方法の工程のフローの例を示すフローチャートである。また、図９〜図１０は、図８に示したフローによる半導体集積回路のレイアウトの進行過程の例を示した図である。以下、この図８および図９〜図１０を用いて、本実施例のレイアウト方法の工程について説明する。
【００４８】
図８に示すフローでは、レイアウトの開始後、まず、外部端子配置情報１０１にもとづき、機能ブロック用外部電源端子を含む外部端子を配置する（工程Ｓ１１）。図９（ａ）に、この工程により機能ブロック用外部電源端子Ｐ１およびＰ２が配置された半導体集積回路２００の例を示す。
【００４９】
次に、機能ブロック用外部電源端子の配置位置を、例えば半導体集積回路のチップ上の座標値で算出し、機能ブロック用外部電源端子配置位置情報１０３を生成する（工程Ｓ１２）。
【００５０】
次に、配置した機能ブロック用外部電源端子の中に複数の機能ブロックで共用する共用電源端子が含まれているかどうかを解析する（工程Ｓ１３）。
【００５１】
次に、機能ブロックの電源端子位置を前記機能ブロック用外部電源端子の配置位置に近づくよう機能ブロックを配置するとともに、機能ブロック用外部電源端子の中に複数の機能ブロックが共用する共用電源端子が含まれるときは、その複数の機能ブロックのそれぞれの電源端子が共用電源端子の方向を向くように機能ブロックを配置する（工程Ｓ１４）。
【００５２】
この機能ブロックの配置の例を図９（ｂ）に示す。図９（ｂ）に示す例では、機能ブロック用外部電源端子Ｐ１が機能ブロックＣ１、Ｃ２、Ｃ３、Ｃ４の共用電源端子であり、機能ブロック用外部電源端子Ｐ２が機能ブロックＣ５、Ｃ６の共用電源端子であるものとする。
【００５３】
そこで、工程Ｓ１４において、機能ブロックＣ１、Ｃ２、Ｃ３、Ｃ４は、機能ブロック用外部電源端子Ｐ１の近くに、それぞれの電源端子Ｔ１、Ｔ２、Ｔ３、Ｔ４が機能ブロック用外部電源端子Ｐ１の方向を向くように配置される。また、機能ブロックＣ５、Ｃ６は、機能ブロック用外部電源端子Ｐ２の近くに、それぞれの電源端子Ｔ５、Ｔ６が機能ブロック用外部電源端子Ｐ２の方向を向くように配置される。
【００５４】
次に、電源端子接続情報１０６の解析を行い、機能ブロック用外部電源端子と機能ブロック間の電源配線経路を設定する（工程Ｓ１４）。
【００５５】
図１０（ａ）に、図９（ｂ）に示した各機能ブロック用外部電源端子と各機能ブロックに対して、その電源端子接続情報が図７に示したものであったときの電源配線経路設定例を示す。
【００５６】
この例では、機能ブロック用外部電源端子Ｐ１と機能ブロックＣ１、Ｃ２、Ｃ３との間は共通配線となる経路が設定され、これとは別に、機能ブロック用外部電源端子Ｐ１と機能ブロックＣ４との間は単独配線となる経路が設定される。また、機能ブロック用外部電源端子Ｐ２と機能ブロックＣ５、Ｃ６との間には、それぞれ単独配線となる経路が設定される。
【００５７】
次に、それぞれの配線経路に沿って、機能ブロック用外部電源端子と機能ブロックの電源端子との間の電源配線長を算出し、その電源配線長を記載した電源配線長情報１３１を生成する（工程Ｓ１６）。
【００５８】
例えば、図１０（ａ）に示す例では、機能ブロック用外部電源端子Ｐ１と機能ブロックＣ１の電源端子Ｔ１、機能ブロックＣ２の電源端子Ｔ２、機能ブロックＣ３の電源端子Ｔ３、機能ブロックＣ４の電源端子Ｔ４との間のそれぞれの電源配線長ｄ１、ｄ２、ｄ３、ｄ４、および、機能ブロック用外部電源端子Ｐ２と機能ブロックＣ５の電源端子Ｔ５、機能ブロックＣ６の電源端子Ｔ６との間のそれぞれの電源配線長ｄ５、ｄ６が算出され、これらが電源配線長情報１３１に記載される。
【００５９】
次に、機能ブロックの消費電力見積り情報１０４、および電源配線長情報１３１にもとづいて、機能ブロック用外部電源端子と機能ブロックの電源端子との配線の配線抵抗による電位降下量を算出し、その値が機能ブロックの電源電圧降下許容値情報１０５に記載されている許容値以下となるよう、電源配線幅を算出する（工程Ｓ１７）。
【００６０】
なお、電源配線幅を算出する手法は、実施例１の工程Ｓ０６の説明で述べた手法と同じであるので、ここではその説明を省略する。
【００６１】
最後に、工程Ｓ１７で算出した配線幅で、機能ブロック用外部電源端子と機能ブロックの電源端子との間の配線を行う（工程Ｓ１８）。
【００６２】
その配線の例を図１０（ｂ）に示す。図１０（ｂ）に示す電源配線Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５の配線幅は、それぞれの機能ブロックごとに工程Ｓ１７で算出された配線幅を満たす。
【００６３】
このような本実施例によれば、電源端子接続情報により共用電源端子からの電源配線を共通配線と指定された複数の機能ブロックは、その電源端子位置がその共用電源端子を向くように配置位置が揃えられた上で、共用電源端子とそれぞれの電源端子が1本の電源配線で共通に接続される。そのため、機能ブロックの配線領域の無駄を少なくすることができ、半導体集積回路のチップサイズが増大することを防止することができる。
【図面の簡単な説明】
【００６４】
【図１】実施例１のレイアウト方法を実施するために用いるレイアウト装置の構成の例を示すブロック図。
【図２】本発明の実施例１に係る半導体集積回路のレイアウト方法の工程のフローの例を示すフローチャート。
【図３】実施例１のレイアウト方法によるレイアウトの進行過程の例を示す図。
【図４】実施例１のレイアウト方法によるレイアウトの進行過程の例を示す図。
【図５】実施例１のレイアウト方法によるレイアウトの進行過程の例を示す図。
【図６】実施例２のレイアウト方法を実施するために用いるレイアウト装置の構成の例を示すブロック図。
【図７】電源端子接続情報の例を示す図。
【図８】本発明の実施例２に係る半導体集積回路のレイアウト方法の工程のフローの例を示すフローチャート。
【図９】実施例２のレイアウト方法によるレイアウトの進行過程の例を示す図。
【図１０】実施例２のレイアウト方法によるレイアウトの進行過程の例を示す図。
【符号の説明】
【００６５】
１、２  機能ブロック用レイアウト装置
１１、２１  外部端子配置部
１２、２２  機能ブロック配置部
１３  機能ブロック電源配線領域設定部
１４、２４  機能ブロック電源配線部
２３  電源配線経路設定部
【図１】
2008021851.tif 000003
【図２】
2008021851.tif 000004
【図３】
2008021851.tif 000005
【図４】
2008021851.tif 000006
【図５】
2008021851.tif 000007
【図６】
2008021851.tif 000008
【図７】
2008021851.tif 000009
【図８】
2008021851.tif 000010
【図９】
2008021851.tif 000011
【図１０】
2008021851.tif 000012