(57)【要約】【課題】出力電圧の変動を抑制して所望の出力電圧を出力する。【解決手段】電源回路８０は、分圧抵抗８１−１〜８３−６と、出力インピーダンスを下げるためにその分圧抵抗間から各中間電圧を入力してボルテージフォロア動作をするオペアンプ８２−１〜８２−５とを有している。特に、オペアンプ８２−４を、PMOSバッファを有するプッシュプル型のオペアンプで構成すると共に、ヒステリシス・コンパレータ９０を設けている。オペアンプ８２−４は、制御端子ＳＩに入力されるコンパレータ９０の比較信号が“Ｌ”の時に、PMOSバッファ型アンプとして動作し、比較信号が“Ｈ”の時に、プッシュプル型アンプとして動作する。【選択図】図１
2008026512.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を発生する基準電圧発生回路と、
前記基準電圧と出力電圧との差を増幅して増幅された増幅電圧を出力する差動増幅部と、第１の電源電圧が印加される第１の電源端子と前記出力電圧を出力する出力端子との間に接続され、前記増幅電圧に基づいて導通状態が制御される第１導電型の第１の出力トランジスタと、第２の電源電圧が印加される第２の電源端子と前記出力端子との間に接続され、比較信号に応じた電流を前記出力端子に流す駆動部とを有する増幅回路と、
前記基準電圧と前記出力電圧とを比較してこの比較結果に応じた前記比較信号を出力して前記駆動部に与える比較回路と、
を備えたことを特徴とする電源回路。
【請求項２】
前記駆動部は、
前記出力端子と前記第２の電源端子との間に接続され、バイアス信号により一定電流を流す定電流源と、
前記定電流源に対して並列に接続され、前記比較信号により活性化され、前記増幅電圧に基づいて導通状態が制御される第２導電型の第２の出力トランジスタと、
を有することを特徴とする請求項１記載の電源回路。
【請求項３】
前記駆動部は、
前記出力端子と前記第２の電源端子との間に接続され、バイアス信号により一定電流を流す定電流源と、
前記定電流源に対して並列に接続され、前記比較信号によりオン／オフ動作するスイッチ素子と、前記スイッチ素子に対して直列に接続され、前記増幅電圧に基づいて導通状態が制御される第２導電型の第２の出力トランジスタとを有する直列回路と、
を備えたことを特徴とする請求項１記載の電源回路。
【請求項４】
前記駆動部は、
前記出力端子と前記第２の電源端子との間に接続され、バイアス信号により一定電流を流す第１の定電流源と、
前記第１の定電流源に対して並列に接続され、前記比較信号により活性化され、前記バイアス信号により一定電流を流す１つ又は複数の第２の定電流源と、
を有することを特徴とする請求項１記載の電源回路。
【請求項５】
前記駆動部は、
前記出力端子と前記第２の電源端子との間に接続され、バイアス信号により一定電流を流す第１の定電流源と、
前記第１の定電流源に対して並列に接続され、前記バイアス信号により一定電流を流す第２の定電流源と、前記第２の定電流源に対して直列に接続され、前記比較信号によりオン／オフ動作するスイッチ素子とを有する１つ又は複数の直列回路と、
を備えたことを特徴とする請求項１記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、STN（Super Twisted Nematic）液晶用ドライバ集積回路（IC）等で用いられるドライバ部等に駆動電圧を供給するための電源回路に関するものである。
【背景技術】
【０００２】
従来、例えば、STN液晶用ドライバICは、STN液晶表示パネルの信号用のセグメント（以下「SEG」という。）端子に所定の電圧を印加するSEGドライバ部、STN液晶表示パネルの走査用のコモン（以下「COM」という。）端子に所定の電圧を印加するCOMドライバ部、そのSEGドライバ部とCOMドライバ部に駆動電圧を供給する電源回路等を有しており、その電源回路の一例が下記の文献等に記載されている。
【０００３】
【特許文献１】特開平８−３１３８６７号公報
【０００４】
図２は、特許文献１等に記載された従来のSTN液晶用ドライバICにおけるSEGドライバ部、COMドライバ部、及び電源回路の一例を示す構成図である。
【０００５】
SEGドライバ部１０は、例えば、１００本のSEG端子１１を有し、この各SEG端子１１に、選択用の４個のスイッチが並列に接続されている。４個のスイッチは、例えば、Ｐチャネル型MOSトランジスタ（以下「PMOS」という。）１２−１と、PMOS１２−２ａ及びＮチャネル型MOSトランジスタ（以下「NMOS」という。）１２−２ｂからなるアナログスイッチ１２−２と、PMOS１２−３ａ及びNMOS１２−３ｂからなるアナログスイッチ１２−３と、NMOS１２−４とにより構成されている。
【０００６】
これらの４個のスイッチのうち、例えば、PMOS１２−１は電圧Ｖ５（＝８Ｖ）をSEG端子１１に印加するスイッチ、アナログスイッチ１２−２は電圧Ｖ３（＝４Ｖ）をSEG端子１１に印加するスイッチ、アナログスイッチ１２−３は電圧Ｖ２（＝２Ｖ）をSEG端子１１に印加するスイッチ、NMOS１２−４は電圧ＶＳＳ（＝０Ｖ）をSEG端子１１に印加するスイッチである。これらのPMOS１２−１、アナログスイッチ１２−２，１２−３、及びNMOS１２−４は、図示しない制御回路によりオン／オフ制御される。SEG端子１１には、STN液晶表示パネルの負荷容量１３が接続されている。
【０００７】
COMドライバ部２０も、例えば、１００本のCOM端子２１を有し、この各COM端子２１に、選択用の４個のスイッチ（例えば、PMOS２２−１と、PMOS２２−２ａ及びNMOS２２−２ｂからなるアナログスイッチ２２−２と、PMOS２２−３ａ及びNMOS２２−３ｂからなるアナログスイッチ２２−３と、NMOS２２−４）がそれぞれ接続されている。
【０００８】
これらの４個のスイッチのうち、例えば、PMOS２２−１は電圧Ｖ５（＝８Ｖ）をCOM端子２１に印加するスイッチ、アナログスイッチ２２−２は電圧Ｖ４（＝６Ｖ）をCOM端子２１に印加するスイッチ、アナログスイッチ２２−３は電圧Ｖ１（＝１Ｖ）をCOM端子２１に印加するスイッチ、NMOS２２−４は電圧ＶＳＳ（＝０Ｖ）をCOM端子２１に印加するスイッチである。これらのPMOS２２−１、アナログスイッチ２２−２，２２−３、及びNMOS２２−４は、図示しない制御回路によりオン／オフ制御される。COM端子２１には、STN液晶表示パネルの負荷容量２３が接続されている。
【０００９】
電源回路３０は、SEGドライバ部１０及びCOMドライバ部２０に電圧Ｖ５，Ｖ４，Ｖ３，Ｖ２，Ｖ１，ＶＳＳを供給する回路であり、電源電圧ＶＤＤが印加される電源端子（以下「ＶＤＤ端子」という。）と接地電圧ＶＳＳ（＝０Ｖ）が印加される接地端子（以下「ＶＳＳ端子」という。）との間に直列に接続され、STN液晶駆動に必要な中間電圧を発生させるための６個の分圧抵抗３１−１〜３３−６と、出力インピーダンスを下げるためにその分圧抵抗間から各中間電圧を入力してボルテージフォロア動作をする５個の演算増幅器（以下「オペアンプ」という。）３２−１〜３２−５とを有している。
【００１０】
５個のオペアンプ３２−１〜３２−５のうち、電圧Ｖ５，Ｖ４，Ｖ２をそれぞれ出力するオペアンプ３２−１，３２−２，３２−４は、大きな負荷に対応してPMOSバッファ型のオペアンプで構成され、電圧Ｖ３，Ｖ１をそれぞれ出力するオペアンプ３２−３，３２−５は、小さな負荷に対応してNMOSバッファ型のオペアンプで構成されている。つまり、負荷が大きい方のPMOSバッファ型オペアンプ３２−１，３２−２，３２−４は、能力を強くし、逆に、負荷が小さい方のNMOSバッファ型オペアンプ３２−３，３２−５は、定電流源（例えば、１μＡ）で実現し、消費電流を抑制している。
【００１１】
図３（ａ）、（ｂ）は、図２中のオペアンプの構成例を示す回路図であり、同図（ａ）はPMOSバッファ型オペアンプの回路図、及び同図（ｂ）はNMOSバッファ型オペアンプの回路図である。
【００１２】
図３（ａ）のPMOSバッファ型オペアンプ４０は、負入力端子IN(-)から入力される出力端子OUTの出力電圧と正入力端子IN(+)から入力される分圧抵抗間の中間電圧とを差動増幅する差動増幅段４１と、この差動増幅段４１の出力電圧を駆動して出力端子OUTから出力する出力段４２とにより構成されている。
【００１３】
差動増幅段４１は、負荷用のPMOS４１ａ，４１ｂと、入力用のNMOS４１ｃ，４１ｄと、バイアス電圧ＶＢＰによりゲート制御されて定電流を流す定電流源用のNMOS４１ｅとにより構成されている。出力段４２は、PMOSバッファである出力トランジスタ用のPMOS４２ａと、定電流（例えば、１μＡ）を流す定電流源用のNMOS４２ｂとにより構成されている。通常、PMOS４２ａのドレイン及びゲート間に、所定容量（例えば、０．１μＦ程度）の電圧安定化用のコンデンサ４３が接続される。
【００１４】
図３（ｂ）のNMOSバッファ型オペアンプ５０は、負入力端子IN(-)から入力される出力端子OUTの出力電圧と正入力端子IN(+)から入力される分圧抵抗間の中間電圧とを差動増幅する差動増幅段５１と、この差動増幅段５１の出力電圧を駆動して出力端子OUTから出力する出力段５２とにより構成されている。
【００１５】
差動増幅段５１は、定電流源用のPMOS５１ａと、入力用のPMOS５１ｂ，５１ｃと、負荷用のNMOS５１ｄ，５１ｅとにより構成されている。出力段４２は、定電流（例えば、１μＡ）を流す定電流源用のPMOS５２ａと、NMOSバッファである出力トランジスタ用のNMOS５２ｂとにより構成されている。通常、NMOS５２ｂのドレイン及びゲート間に、所定容量（例えば、０．１μＦ程度）の電圧安定化用のコンデンサ５３が接続される。
【００１６】
図２の構成において、電源回路３０から複数の電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５が出力されてSEGドライバ部１０及びCOMドライバ部２０へ供給されると、これらのSEGドライバ部１０及びCOMドライバ部２０内のPMOS１２−１，２２−１、アナログスイッチ１２−２，１２−３，２２−２，２２−３及びNMOS１２−４，２２−４が表示用の制御信号によりオン／オフ動作する。これにより、所定のタイミングで変化する電圧Ｖ５，Ｖ３，Ｖ２，ＶＳＳがSEG端子１１から出力されると共に、所定のタイミングで変化する電圧Ｖ５，Ｖ４，Ｖ１，ＶＳＳがCOM端子２１から出力され、STN液晶表示パネルが駆動される。
【００１７】
図４は、図２のSEG端子１１から出力される電圧Ｖ５，Ｖ３，Ｖ２，ＶＳＳの変化の一例を示す動作波形図である。
【００１８】
電源回路３０では、電圧Ｖ３から電圧Ｖ５へ引き上げ、電圧ＶＳＳから電圧Ｖ２へ引き上げるために、PMOSバッファ型オペアンプ３２−１，３２−４を使用し、電圧Ｖ５から電圧Ｖ３へ引き下げ、電圧Ｖ２から電圧ＶＳＳへ引き下げるために、NMOSバッファ型オペアンプ３２−３，３２−５を使用している。COM端子２１から出力される電圧Ｖ５，Ｖ４，Ｖ１，ＶＳＳの変化についても同様であり、電圧の引き上げのためにPMOSバッファ型オペアンプ３２−２が使用されている。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来の電源回路３０では、以下のような課題があった。
図５は、図２のPMOSバッファ型オペアンプ３２−４のリーク電流経路を示す図である。図６は、図５においてリーク電流が発生したときのSEG端子１１の出力電圧の上昇を示す図である。
【００２０】
SEGドライバ部１０は、例えば、電圧Ｖ５＝８Ｖ、Ｖ３＝４Ｖ、Ｖ２＝２Ｖ、ＶＳＳ＝０Ｖを選択的に１００本のSEG端子１１から出力可能である。SEG端子１１には、STN液晶表示パネルの負荷容量１３が接続されている。図５では、全SEG端子１１が例えば電圧Ｖ２を出力する場合が示されている。なお、電圧Ｖ２を供給するPMOSバッファ型オペアンプ３２−４は、図３（ａ）のPMOSバッファ型オペアンプ４０により構成されている。
【００２１】
例えば、図５に示す状態で、高温時に電圧Ｖ５選択用のPMOS１２−１の１個につき、図５の破線矢印で示すように、１ｎＡ程度の微小なリーク電流ｉ１が発生した場合、全１００本では０．１μＡのリーク電流ｉ２となり、PMOSバッファ型オペアンプ３２−４内の定電流源用NMOS４２ｂを流れる電流１μＡとショートしてしまい、SEG端子１１の出力電圧が変動する。
【００２２】
即ち、定電流源用のNMOS４２ｂには、常時、定電流の１μＡが流れている。この状態で、リーク電流ｉ２の０．１μＡが流れてきても、NMOS４２ｂは１μＡ以上の電流を流せないので、そのリーク電流ｉ２の０．１μＡが負荷容量１３等に充電され、この負荷容量１３等が一杯になると、図６に示すように、SEG端子１１の出力電圧Ｖ２レベルが期待値（Ｖ２）から上昇して行く。この際、例えば、電圧Ｖ５＝８Ｖ、Ｖ２＝２Ｖであるので、SEG端子１１の出力電圧Vout＝２．５５Ｖとなり、＋５５０ｍＶのレベル変動が発生する。
【００２３】
通常、STN液晶用ドライバICの出力電圧レベルに要求されるスペック（speck、許容値）は、±数十ｍＶ程度であるので要求を満足できず、表示不良が発生する。逆算すると、規格を±３０ｍＶとした場合、１個のSEG端子１１のPMOS１２−１のリーク電流は、前記条件では、５０ｐＡが最大値（max）となる。
【００２４】
同様に、電圧Ｖ３選択用のPMOS１２−２ａからも電圧Ｖ２側へ向かってリーク電流が発生するが、説明が煩雑となるため、ここでは省略する。
【００２５】
このような課題を解決するために、例えば、PMOSバッファ型オペアンプ３２−４に代えて、PMOSバッファ及びNMOSバッファの両方向バッファを有するプッシュプル（Push-Pu11）型のオペアンプを用いることで、前記課題を解決することも考えられるが、両方向バッファを有するプッシュプル型オペアンプは常時大電流を消費するので、携帯機器等の用途には使用できないという問題が生じる。
【課題を解決するための手段】
【００２６】
本発明の電源回路は、基準電圧を発生する基準電圧発生回路と、増幅回路と、比較回路とを備えている。
【００２７】
前記増幅回路は、前記基準電圧と出力電圧との差を増幅して増幅された増幅電圧を出力する差動増幅部と、第１の電源電圧が印加される第１の電源端子と前記出力電圧を出力する出力端子との間に接続され、前記増幅電圧に基づいて導通状態が制御される第１導電型の第１の出力トランジスタと、第２の電源電圧が印加される第２の電源端子と前記出力端子との間に接続され、比較信号に応じた電流を前記出力端子に流す駆動部とを有している。更に、前記比較回路は、前記基準電圧と前記出力電圧とを比較してこの比較結果に応じた前記比較信号を出力して前記駆動部に与える回路である。
【発明の効果】
【００２８】
本発明によれば、出力端子の出力電圧が変動すれば、比較回路の入力に電圧差が生じて比較結果が変わり、この比較結果に応じた比較信号により、駆動部の駆動能力が変化する。これにより、出力電圧の変動が抑制され、所望の出力電圧を出力できる。
【発明を実施するための最良の形態】
【００２９】
電源回路は、基準電圧を発生する分圧抵抗と、オペアンプと、コンパレータとを備えている。前記オペアンは、前記基準電圧と出力電圧との差を増幅して増幅された増幅電圧を出力する差動増幅段と、ＶＤＤ端子と前記出力電圧を出力する出力端子との間に接続され、前記増幅電圧に基づいて導通状態が制御される第１の出力トランジスタと、前記出力端子とＶＳＳ端子との間に接続され、比較信号に応じた電流を前記出力端子に流す駆動部とを有している。前記駆動部は、前記出力端子と前記ＶＳＳ端子との間に接続され、バイアス信号により一定電流を流す定電流源と、直列回路とを有している。
【００３０】
前記直列回路は、前記定電流源に対して並列に接続され、前記比較信号によりオン／オフ動作するスイッチ素子と、前記スイッチ素子に対して直列に接続され、前記増幅電圧に基づいて導通状態が制御される第２の出力トランジスタとを有している。更に、前記コンパレータは、前記基準電圧と前記出力電圧とを比較してこの比較結果に応じた前記比較信号を出力して前記スイッチ素子に与える回路である。
【実施例１】
【００３１】
（実施例１の構成）
図１は、本発明の実施例１のSTN液晶用ドライバICにおけるSEGドライバ部、COMドライバ部、及び電源回路の一例を示す構成図である。
【００３２】
SEGドライバ部６０は、従来と同様に、例えば、１００本のSEG端子６１を有し、この各SEG端子６１に、選択用の４個のスイッチ（例えば、PMOS６２−１と、PMOS６２−２ａ及びNMOS６２−２ｂからなるアナログスイッチ６２−２と、PMOS６２−３ａ及びNMOS６２−３ｂからなるアナログスイッチ６２−３と、NMOS６２−４）がそれぞれ接続されている。
【００３３】
４個のスイッチのうち、例えば、PMOS６２−１は電圧Ｖ５（＝８Ｖ）をSEG端子６１に印加するスイッチ、アナログスイッチ６２−２は電圧Ｖ３（＝４Ｖ）をSEG端子６１に印加するスイッチ、アナログスイッチ６２−３は電圧Ｖ２（＝２Ｖ）をSEG端子６１に印加するスイッチ、NMOS６２−４は電圧ＶＳＳ（＝０Ｖ）をSEG端子６１に印加するスイッチである。これらのPMOS６２−１、アナログスイッチ６２−２，６２−３、及びNMOS６２−４は、図示しない制御回路によりオン／オフ制御される。SEG端子６１には、STN液晶表示パネルの負荷容量６３が接続されている。
【００３４】
COMドライバ部７０も、従来と同様に、例えば、１００本のCOM端子７１を有し、この各COM端子７１に、選択用の４個のスイッチ（例えば、PMOS７２−１と、PMOS７２−２ａ及びNMOS７２−２ｂからなるアナログスイッチ７２−２と、PMOS７２−３ａ及びNMOS７２−３ｂからなるアナログスイッチ７２−３と、NMOS７２−４）がそれぞれ接続されている。
【００３５】
４個のスイッチのうち、例えば、PMOS７２−１は電圧Ｖ５（＝８Ｖ）をCOM端子７１に印加するスイッチ、アナログスイッチ７２−２は電圧Ｖ４（＝６Ｖ）をCOM端子７１に印加するスイッチ、アナログスイッチ７２−３は電圧Ｖ１（＝１Ｖ）をCOM端子７１に印加するスイッチ、NMOS７２−４は電圧ＶＳＳ（＝０Ｖ）をCOM端子７１に印加するスイッチである。これらのPMOS７２−１、アナログスイッチ７２−２，７２−３、及びNMOS７２−４は、図示しない制御回路によりオン／オフ制御される。COM端子７１には、STN液晶表示パネルの負荷容量７３が接続されている。
【００３６】
電源回路８０は、SEGドライバ部６０及びCOMドライバ部７０に電圧Ｖ５，Ｖ４，Ｖ３，Ｖ２，Ｖ１，ＶＳＳを供給する回路であり、第１の電源電圧（例えば、電源電圧ＶＤＤ）が印加される第１の電源端子（例えば、ＶＤＤ端子）と第２の電源電圧（例えば、接地電圧ＶＳＳ）が印加される第２の電源端子（例えば、ＶＳＳ端子）との間に直列に接続され、STN液晶駆動に必要な基準電圧（例えば、中間電圧）を発生させるための基準電圧発生回路（例えば、６個の分圧抵抗）８１−１〜８３−６と、出力インピーダンスを下げるためにその分圧抵抗間から各中間電圧を入力してボルテージフォロア動作をする５個の増幅回路（例えば、オペアンプ）８２−１〜８２−５とを有している。
【００３７】
５個のオペアンプ８２−１〜８２−５のうち、電圧Ｖ５，Ｖ４，Ｖ２をそれぞれ出力するオペアンプ８２−１，８２−２，８２−４は、大きな負荷に対応してPMOSバッファ型のオペアンプで構成され、電圧Ｖ３，Ｖ１をそれぞれ出力するオペアンプ８２−３，８２−５は、小さな負荷に対応してNMOSバッファ型のオペアンプで構成され、消費電流の低減化が図られている。
【００３８】
本実施例１が従来と異なる点は、電圧Ｖ２を供給するオペアンプ８２−４を、PMOSバッファを有するプッシュプル型のオペアンプ（以下「プッシュプル・PMOSバッファ型オペアンプ」という。）で構成すると共に、比較回路（例えば、アナログ・コンパレータの１つであって、入力にノイズが乗っていても安定した出力が得られるヒステリシス・コンパレータ）９０を設けたことである。
【００３９】
プッシュプル・PMOSバッファ型オペアンプ８２−４は、分圧抵抗８１−４，８１−５間に接続された正入力端子IN(+)と、出力端子OUT(V2)にフィードバック接続された負入力端子（−）と、制御端子ＳＩとを有している。オペアンプ８２−４の正入力端子IN(+)は、ヒステリシス・コンパレータ９０の負入力端子に接続され、このオペアンプ８２−４の負入力端子IN(-)が、ヒステリシス・コンパレータ９０の正入力端子に接続され、このヒステリシス・コンパレータ９０の出力端子が、オペアンプ８２−４の制御端子ＳＩにフィードバック接続されている。
【００４０】
ヒステリシス・コンパレータ９０は、出力が“Ｈ”の時の閾値電圧VTHと、出力が“Ｌ”の時の閾値電圧VTLとが変化し（この閾値電圧VTHとVTLとの差がヒステリシス）、この閾値電圧VTH，VTLに基づき、正入力端子の電圧と負入力端子の電圧との大小を比較してこの比較結果に応じた“Ｈ”又は“Ｌ”の信号を出力する回路であり、例えば、電圧変動規格（±３０ｍＶ以内）に合わせ、閾値電圧VTH＝Ｖ２＋３０ｍＶ、閾値電圧VTL＝Ｖ２、ヒステリシス幅VH＝３０ｍＶを有する回路構成になっている。オペアンプ８２−４は、制御端子ＳＩに入力されるヒステリシス・コンパレータ９０の比較信号が“Ｌ”の時に、PMOSバッファ型アンプ（NMOSは定電流源）として動作し、その比較信号が“Ｈ”の時に、プッシュプル型アンプとして動作する機能を有している。
【００４１】
図７は、図１中のプッシュプル・PMOSバッファ型オペアンプ８２−４及びヒステリシス・コンパレータ９０付近の構成例を示す回路図である。
【００４２】
プッシュプル・PMOSバッファ型オペアンプ８２−４は、負入力端子IN(-)から入力される出力端子OUT(V2)の出力電圧と、正入力端子IN(+)から入力される分圧抵抗８１−４，８１−５間の中間電圧とを差動増幅する差動増幅部（例えば、差動増幅段）１００と、この差動増幅段１００の出力電圧のレベルをシフトするレベルシフト段１１０と、このレベルシフト段１１０でシフトされた電圧を駆動して出力端子OUT(V2)から出力する出力段１２０とにより構成されている。
【００４３】
差動増幅段１００は、ソースがＶＤＤ端子に接続され、バイアス電圧ＶＢＮによりゲート制御される定電流源用のPMOS１０１と、ソースがPMOS１０１のドレインに接続され、負入力端子IN(-)からの入力電圧によりゲート制御される入力用のPMOS１０２と、ソースがPMOS１０１のドレインに接続され、正入力端子IN(+)からの入力電圧によりゲート制御される入力用のPMOS１０３と、ドレイン及びゲートがPMOS１０２のドレインに接続され、ソースがＶＳＳ端子に接続された負荷用のNMOS１０４と、ドレインがPMOS１０３のドレインに接続され、ゲートがNMOS１０４のゲートに接続され、ソースがＶＳＳ端子に接続されたNMOS１０５とにより構成されている。
【００４４】
レベルシフト段１１０は、ソースがＶＤＤ端子に接続され、バイアス電圧ＶＢＮによりゲート制御される一対の電流源用のPMOS１１１，１１２と、ドレインがPMOS１１１のドレインに接続され、ソースがＶＳＳ端子に接続され、PMOS１０３のドレインから出力される差動増幅段１００の出力電圧によりゲート制御されるNMOS１１３と、ドレイン及びゲートがPMOS１１１のドレインに接続され、ソースがＶＳＳ端子に接続された負荷用のNMOS１１４と、ドレインがPMOS１１２のドレインに接続され、ゲートがNMOS１１４のゲートに接続され、ソースがＶＳＳ端子に接続されたNMOS１１５とにより構成されている。
【００４５】
出力段１２０は、ソースがＶＤＤ端子に接続され、ドレインが出力端子に接続され、PMOS１１２から出力されるレベルシフト段１１０の出力電圧によりゲート制御される第１導電型の第１の出力トランジスタ（例えば、PMOSバッファであるPMOS）１２１と、ソースが出力端子OUT(V2)に接続され、制御端子ＳＩから入力されるヒステリシス・コンパレータ９０の比較信号によりゲート制御されるスイッチ素子（例えば、NMOS１２２と、ドレインがNMOS１２２のソースに接続され、ソースがＶＳＳ端子に接続され、PMOS１０３のドレインから出力される差動増幅段１００の出力電圧によりゲート制御される第２導電型の第２の出力トランジスタ（例えば、NMOSバッファであるNMOS）１２３と、ドレインが出力端子OUT(V2)に接続され、ソースがＶＳＳ端子に接続され、バイアス電圧ＶＢＰによりゲート制御される定電流源用のNMOS１２４と、PMOS１２１のドレイン及びゲート間に接続された電圧安定化用のコンデンサ１２５とにより構成されている。
【００４６】
NMOS１２２，１２３の直列回路と、NMOS１２４とにより、出力段１２０の駆動部が構成されている。
【００４７】
ヒステリシス・コンパレータ９０は、オペアンプ９１、及び抵抗９２，９３により構成されている。オペアンプ９１は、分圧抵抗８１−４，８１−５間の中間電圧が入力電圧として入力される負入力端子と、出力端子OUT(CMP)の出力電圧が抵抗９２を介して基準電圧として入力される正入力端子と、比較信号を制御端子ＳＩへ出力する出力端子OUT(CMP)とを有し、この出力端子OUT(CMP)と正入力端子との間に、抵抗９３が接続されている。
【００４８】
このヒステリシス・コンパレータ９０において、抵抗９２，９３を削除した通常のコンパレータでは、例えば、正入力端子に入力される基準電圧に対して、負入力端子の入力電圧の大小が比較され、この比較結果が“Ｈ”又は“Ｌ”の比較信号として出力される。この際、入力電圧にノイズが重畳していると、入力電圧が基準電圧付近において、比較信号が“Ｈ”、“Ｌ”を繰り返して不安定になる。そこで、ヒステリシス・コンパレータ９０では、抵抗９２，９３を追加し、比較信号が“Ｈ”の時の閾値電圧VTHと“Ｌ”の時の閾値電圧VTLが変化するようにヒステリシス（即ち、抵抗９２と９３の比率で決まる閾値電圧VTHＴとVTLの差）を持たせることにより、入力電圧にノイズが乗っていても安定した比較信号を得ることができる。
【００４９】
（実施例１の動作）
図１の構成の全体の動作は、従来と同様に、電源回路８０から複数の電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５が出力されてSEGドライバ部６０及びCOMドライバ部７０へ供給されると、これらのSEGドライバ部６０及びCOMドライバ部７０内のPMOS６２−１，７２−１、アナログスイッチ６２−２，６２−３，７２−２，７２−３及びNMOS６２−４，７２−４が表示用の制御信号によりオン／オフ動作する。これにより、所定のタイミングで変化する電圧Ｖ５，Ｖ３，Ｖ２，ＶＳＳがSEG端子６１から出力されると共に、所定のタイミングで変化する電圧Ｖ５，Ｖ４，Ｖ１，ＶＳＳがCOM端子７１から出力され、STN液晶表示パネルが駆動される。
【００５０】
図８は、図７のプッシュプル・PMOSバッファ型オペアンプ８２−４及びヒステリシス・コンパレータ９０の動作を示す波形図である。
【００５１】
図１、図７の構成において、従来と同様に、例えば、１００本の全SEG端子６１が電圧Ｖ２を出力する場合について説明する。
【００５２】
常温の場合、SEGドライバ部６０内の電圧Ｖ５選択用のPMOS６２−１において、リーク電流が発生しないため、プッシュプル・PMOSバッファ型オペアンプ８２−４における正入力端子IN(+)の電圧と、出力端子OUT(V2)の電圧とが同電圧であり、ヒステリシス・コンパレータ９０の比較信号が“Ｌ”となって、オペアンプ８２−４の制御端子ＳＩに与えられる。そのため、オペアンプ８２−４内の出力段１２０のNMOS１２２がオフ状態になり、NMOSバッファであるNMOS１２３が働かず、出力段１２０は、図８に示すように、PMOSバッファであるPMOS１２１と定電流源用のNMOS１２４とによるPMOSバッファ型アンプとして動作する。
【００５３】
PMOSバッファ型アンプ時には、差動増幅段１００において、分圧抵抗８１−４，８１−５間の中間電圧と出力端子OUT(V2)の電圧との差が増幅され、この増幅結果がレベルシフト段１１０でレベルシフトされて、PMOSバッファであるPMOS１２１がゲート制御され、前記差がゼロとなるようにフィードバック制御される。これにより、出力端子OUT(V2)から安定した電圧Ｖ２が出力されてSEGドライバ部６０へ供給され、アナログスイッチ６２−３を介してSEG端子６１から出力される。このように、プッシュプル・PMOSバッファ型オペアンプ８２−４は、PMOSバッファ型アンプとして動作するので、低消費電流動作が維持される。
【００５４】
これに対し、高温時に、SEGドライバ部６０内の電圧Ｖ５選択用のPMOS６２−１等にリーク電流が発生した場合、SEG端子６１の出力電圧Ｖ２が上昇する。図８に示すように、出力電圧Ｖ２が上昇して規格値（Ｖ２＋３０ｍＶ）を超えると、ヒステリシス・コンパレータ９０の比較信号が“Ｌ”から“Ｈ”に反転し、制御端子ＳＩを通してオペアンプ８２−４内の出力段１２０のNMOS１２２がオン状態になる。NMOS１２２がオン状態になると、NMOSバッファであるNMOS１２３も働くので、出力段１２０は、PMOSバッファであるPMOS１２１とNMOSバッファであるNMOS１２３とのプッシュプル型アンプとして動作する。この際、定電流源用のNMOS１２４も付加された状態で動作するが、プッシュプル動作には影響を及ぼさない。
【００５５】
プッシュプル型アンプ時には、差動増幅段１００の出力電圧がレベルシフト段１１０でレベルシフトされてPMOS１２１がゲート制御されると共に、差動増幅段１００の出力電圧によってNMOS１２３がゲート制御されるので、出力端子OUT(V2)から出力される電圧Ｖ２の変動が規格値（Ｖ２＋３０ｍＶ）内に抑制される。このプッシュプル型アンプの動作時には、大電流を消費するが、出力端子OUT(V2)の電圧変動が抑制されて、オペアンプ８２−４における正入力端子IN(+)の電圧と出力端子OUT(V2)の電圧とが同電圧となると、ヒステリシス・コンパレータ９０の比較信号が“Ｌ”になってオペアンプ８２−４がPMOSバッファ型アンプ動作に切り替わるので、電流消費を削減できる。
【００５６】
（実施例１の効果）
本実施例１によれば、高温側で、SEGドライバ部６０内のPMOS６２−１等にリーク電流が発生した場合は、ヒステリシス・コンパレータ９０の入力に閾値電圧VTH以上の電位差が発生するため、このヒステリシス・コンパレータ９０の比較信号が“Ｌ”から“Ｈ”に反転し、同時にオペアンプ８２−４がプッシュプル型アンプ動作に変わるので、リーク電流分が補われて電圧Ｖ２レベルを正常に出力させることができる。
【実施例２】
【００５７】
（実施例２の構成）
図９は、本発明の実施例２のSTN液晶用ドライバICにおけるSEGドライバ部、及び電源回路の主要部の一例を示す構成図、及び、図１０は、図９中のPMOSバッファ型オペアンプの構成例を示す回路図であり、実施例１を示す図１、図７中の要素と共通の要素には共通の符号が付されている。
【００５８】
図９に示すように、本実施例２では、実施例１の電源回路８０におけるプッシュプル・PMOSバッファ型オペアンプ８２−４、及びヒステリシス・コンパレータ９０に代えて、これらとは構成の異なる増幅回路（例えば、PMOSバッファ型オペアンプ）８２−４Ａ、比較回路（例えば、オフセット付きヒステリシス・コンパレータ９０Ａ、及び制御信号生成回路９０Ｂ）を設けている。
【００５９】
本実施例２では、PMOSバッファ型オペアンプ８２−４Ａに対し、この入力電圧と出力電圧をオフセット付きヒステリシス・コンパレータ９０Ａに入力し、このヒステリシス・コンパレータ９０Ａの比較信号から制御信号生成回路９０Ｂにより生成した新たな比較信号（例えば、制御信号）を、オペアンプ８２−４Ａの制御端子ＳＩ２〜ＳＩ６にフィードバック入力する構成になっている。
【００６０】
図１０に示すように、PMOSバッファ型オペアンプ８２−４Ａは、負入力端子IN(-)から入力される出力端子OUT(V2)の出力電圧と正入力端子IN(+)から入力される分圧抵抗８１−４，８１−５間の中間電圧とを差動増幅する差動増幅部（例えば、差動増幅段）１３０と、この差動増幅段１３０の出力電圧を駆動して出力端子OUT(V2)から出力する出力段１４０とにより構成されている。
【００６１】
差動増幅段４１は、各ゲートが相互に接続され、各ソースがＶＤＤ端子に接続された一対の負荷用のPMOS１３１，１３２と、ドレインがPMOS１３１のドレイン及びゲートに接続され、負入力端子IN(-)から入力される出力端子OUT(V2)の出力電圧によりゲート制御される入力用のNMOS１３３と、ドレインがPMOS１３２のドレインに接続され、正入力端子IN(+)から入力される分圧抵抗８１−４，８１−５間の中間電圧によりゲート制御される入力用のNMOS１３４と、NMOS１３３，１３４のソースとＶＳＳ端子との間に接続され、バイアス電圧ＶＢＰによりゲート制御されて定電流を流す定電流源用のNMOS１３５とにより構成されている。
【００６２】
出力段１４０は、第１の出力トランジスタ（例えば、PMOSバッファであるPMOS）１４１と、出力端子OUT(V2)と、定電流（例えば、１μＡ）を流す１段目の第１の定電流源用NMOS１４２−１とを有し、これらのPMOS１４１、出力端子OUT(V2)及びNMOS１４２−１が、ＶＤＤ端子とＶＳＳ端子との間に直列に接続されている。更に、１段目の定電流源用NMOS１４２−１に対してこれと並列に、複数の直列回路が接続されている。
【００６３】
複数の直列回路は、定電流（例えば、２μＡ）を流す（ｎ−１）段（例えば、５段）の第２の定電流源用NMOS１４２−２〜１４２−６と、これらのNMOS１４２−２〜１４２−６に対して直列に接続され、制御端子ＳＩ２，ＳＩ６，ＳＩ５，ＳＩ４，ＳＩ３の信号によりオン／オフ動作するスイッチ素子（例えば、NMOS）１４３−２〜１４３−６とにより構成されている。NMOS１４２−１〜１４２−６，１４３−２〜１４３−６により、出力段１４０の駆動部が構成されている。
【００６４】
PMOSバッファであるPMOS１４１は、NMOS１３２のソース電圧によりゲート制御され、更に、定電流源用NMOS１４１−１〜１４１−６は、バイアス電圧ＶＢＰによりゲート制御される。通常、PMOS１４１のドレイン及びゲート間に、所定容量（例えば、０．１μＦ程度）の電圧安定化用のコンデンサ１４４が接続される。
【００６５】
図９に示すように、オフセット付きヒステリシス・コンパレータ９０Ａは、オペアンプ９１Ａ、及び抵抗９２，９３により構成され、例えば、電圧変動規格（±３０ｍＶ）に対し、比較信号が“Ｈ”の時の閾値電圧VTH＝Ｖ２＋３０ｍＶ、比較信号が“Ｌ”の時の閾値電圧VTL＝Ｖ２＋１０ｍＶ、ヒステリシス幅VH＝２０ｍＶ、及び、オフセット１０ｍＶを有する回路構成になっている。
【００６６】
制御信号生成回路９０Ｂは、例えば、スタンバイ信号ＳＴＢＹの“Ｈ”で動作を停止し、“Ｌ”で動作を開始し、ヒステリシス・コンパレータ９０Ａの出力端子OUT(CMP)の比較信号に基づき、所定のタイミングの制御信号を生成してPMOSバッファ型オペアンプ８２−４Ａの制御端子ＳＩ２〜ＳＩ６へ与える回路である。
【００６７】
この制御信号生成回路９０Ｂは、スタンバイ信号ＳＴＢＹの“Ｈ”でリセットされ、“Ｌ”で出力端子OUT(CMP)の信号を保持する１段目のフリップフロップ（以下「FF」という。）９４−１と、スタンバイ信号ＳＴＢＹの“Ｈ”でリセットされ、“Ｌ”で出力端子OUT(CMP)の信号を保持する２段目〜５段目のFF９４−２〜９４−５と、出力端子OUT(CMP)の信号“Ｈ”によりオン状態となり、１段目のFF９４−１の出力信号と２段目〜５段目のFF９４−２〜９４−５の出力信号との論理積（以下「AND」という。）を求めるANDゲート９５−１〜９５−４とにより構成されている。FF９４−１の出力端子に制御端子ＳＩ２が接続され、ANDゲート９５−１〜９５−４の出力端子に制御端子ＳＩ６，ＳＩ５，ＳＩ４，ＳＩ３がそれぞれ接続されている。
【００６８】
ヒステリシス・コンパレータ９０Ａの出力端子OUT(CMP)が“Ｌ”の時は、制御端子ＳＩ２〜ＳＩ６の信号“Ｌ”により、PMOSバッファ型オペアンプ８２−４Ａ内の定電流源（２μＡ）用NMOS１４３−２〜１４３−６がオフ状態になって１段目の定電流源（１μＡ）用NMOS１４２−１のみが動作し、出力端子OUT(CMP)が“Ｈ”の時は、制御端子ＳＩ２〜ＳＩ６の信号“Ｈ”により、１段目の定電流源（１μＡ）用NMOS１４２−１が動作すると共に、２段目〜６段目の定電流源（２μＡ）用NMOS１４３−２〜１４３−６が適宜選択的に動作する構成になっている。
【００６９】
（実施例２の動作）
図１１は、図９、図１０の回路の動作例を示すタイムチャートである。この図１１のタイムチャートでは、電流源用のNMOS１４２−１，１４２−２，１４２−３がオン状態となって（電流の合計５μＡ）、安定状態に遷移する状態が示されている。
【００７０】
本実施例２でも、常温では、SEGドライバ部６０内のPMOS６２−１等にリーク電流が発生しないため、PMOSバッファ型オペアンプ８２−４Ａの正入力端子IN(+)、及び出力端子OUT(V2)は同電圧であり、ヒステリシス・コンパレータ９０Ａの出力端子OUT(CMP)の比較信号も“Ｌ”となる。これにより、制御信号生成回路９０ＢからPMOSバッファ型オペアンプ８２−４Ａの制御端子ＳＩ２〜ＳＩ６へ出力される制御信号が全て“Ｌ”となり、オペアンプ８２−４Ａ内の出力段１４０の定電流源用NMOS１４２−１が動作し、出力端子OUT(V2)から安定した電圧Ｖ２が出力され、SEGドライバ部６０へ供給される。
【００７１】
高温側で、SEGドライバ部６０内のPMOS６２−１等にリーク電流が発生し、SEG端子６１の電圧Ｖ２レベルが上昇し、規格（Ｖ２＋３０ｍＶ）を超えた場合、ヒステリシス・コンパレータ９０Ａの出力端子OUT(CMP)の比較信号が“Ｌ”から“Ｈ”へ反転し、制御信号生成回路９０Ｂから制御端子ＳＩ２〜ＳＩ６へ出力される制御信号が全て“Ｈ”となる。これにより、PMOSバッファ型オペアンプ８２−４Ａ内の出力段１４０において、NMOS１４３−２〜１４３−６がオン状態となり、６個の定電流源用NMOS１４２−１〜１４２−６が全てオン状態となって、SEG端子６１の電圧Ｖ２レベルの上昇を抑える方向に働く。
【００７２】
この状態で、ヒステリシス・コンパレータ９０Ａの閾値電圧VTL（＝VTL＋１０ｍＶ）を切るまで電圧が降下すると、ヒステリシス・コンパレータ９０Ａの出力端子OUT(CMP)の比較信号が“Ｈ”から“Ｌ”へ反転する。すると、制御信号生成回路９０Ｂにより、制御端子ＳＩ２〜ＳＩ５が“Ｌ”、制御端子ＳＩ６が“Ｈ”となり、オペアンプ８２−４Ａ内の出力段１４０において、NMOS１４３−２，１４３−４〜１４３−６がオフ状態、NMOS１４３−３がオン状態となり、２個の定電流源用NMOS１４２−１，１４２−３のみが動作する。その２個の定電流源用NMOS１４２−１，１４２−３のみの動作で電圧上昇が抑えられ、閾値電圧VTH（＝Ｖ２＋３０ｍＶ）以上に上がらない場合は、動作終了となる。
【００７３】
しかし抑えられなかった場合は、再びヒステリシス・コンパレータ９０Ａの出力端子OUT(CMP)の比較信号が“Ｌ”から“Ｈ”へ反転し、今度は、制御信号生成回路９０Ｂから制御端子ＳＩ２〜ＳＩ６へ出力される制御信号が全て“Ｈ”となり、PMOSバッファ型オペアンプ８２−４Ａ内の出力段１４０の６個の定電流源用NMOS１４２−１〜１４２−６が全てオン状態となり、SEG端子６１の電圧Ｖ２レベルの上昇を抑える方向に働く。この状態で、オペアンプ８２−４Ａの出力端子OUT(V2)の電圧がヒステリシス・コンパレータ９０Ａの閾値電圧VTL（＝Ｖ２＋１０ｍＶ）以下に下がらなかった場合は、この状態が最適と判断して、この状態で安定する。
【００７４】
以上のようにして、オペアンプ８２−４Ａの出力端子OUT(V2)の電圧が規格（Ｖ２＋３０ｍＶ）〜（Ｖ２＋１０ｍＶ）内に入るまで動作が繰り返される。
【００７５】
（実施例２の効果）
本実施例２によれば、常温ではPMOS６２−１等にリーク電流が発生しないため、ヒステリシス・コンパレータ９０Ａの出力端子OUT(CMP)の比較信号も“Ｌ”であり、オペアンプ８２−４ＡがPMOSバッファ型（NMOS側は１μＡの定電流源用NMOS１４２−１）として動作し、低消費電流を維持する。高温側でPMOS６２−１等にリーク電流が発生した場合は、リーク電流の程度に合わせて定電流源用NMOS１４２−１〜１４２−６が選択されて動作するため、必要以上の消費電流が発生せず、正常な電圧Ｖ２を出力することができる。
【００７６】
（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００７７】
（ａ）  実施例１は、PMOSバッファ型オペアンプ８２−４について説明しているが、SEGドライバ部６０内のNMOS側にリーク電流が発生する場合は、NMOSバッファ型オペアンプ８２−３，８２−５に、実施例１を適用できる。
【００７８】
（ｂ）  実施例２では、５段の定電流源用NMOS１４２−２〜１４２−６を選択可能な構成にしているが、より多段構成にすることもできるし、あるいは、必要に応じて個別の定電流値を変えることもできる。又、SEGドライバ部６０内のNMOS側にリーク電流が発生する場合は、PMOSとNMOSを全て逆にする回路構成にすれば、実施例２を適用できる。
【００７９】
（ｃ）  電源回路８０を含めたオペアンプ８２−１〜８２−５，８２−４Ａ、ヒステリシス・コンパレータ９０Ａ，９０Ｂ、及び制御信号生成回路９０Ｂ等を図示以外の他の回路構成に変更しても良い。又、本発明は、STN液晶用ドライバIC以外の用途にも適用可能である。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施例１のSTN液晶用ドライバICにおけるSEGドライバ部、COMドライバ部、及び電源回路の一例を示す構成図である。
【図２】従来のSTN液晶用ドライバICにおけるSEGドライバ部、COMドライバ部、及び電源回路の一例を示す構成図である。
【図３】図２中のオペアンプの構成例を示す回路図である。
【図４】図２のSEG端子１１から出力される電圧Ｖ５，Ｖ３，Ｖ２，ＶＳＳの変化の一例を示す動作波形図である。
【図５】図２のPMOSバッファ型オペアンプ３２−４のリーク電流経路を示す図である。
【図６】図５においてリーク電流が発生したときのSEG端子１１の出力電圧の上昇を示す図である。
【図７】図１中のプッシュプル・PMOSバッファ型オペアンプ８２−４及びヒステリシス・コンパレータ９０付近の構成例を示す回路図である。
【図８】図７のプッシュプル・PMOSバッファ型オペアンプ８２−４及びヒステリシス・コンパレータ９０の動作を示す波形図である。
【図９】本発明の実施例２のSTN液晶用ドライバICにおけるSEGドライバ部、及び電源回路の主要部の一例を示す構成図である。
【図１０】図９中のPMOSバッファ型オペアンプの構成例を示す回路図である。
【図１１】図９、図１０の回路の動作例を示すタイムチャートである。
【符号の説明】
【００８１】
６０      SEGドライバ部
６１      SEG端子
７０      COMドライバ部
７１      COM端子
８０      電源回路
８１−１〜８１−６      分圧抵抗
８２−１〜８２−５，８２−４Ａ      オペアンプ
９０，９０Ａ      ヒステリシス・コンパレータ
９０Ｂ      制御信号生成回路
１００，１３０      差動増幅段
１２０，１４０      出力段
１２１，１４１      PMOS
１２２，１２３，１２４，１４２−１〜１４２−６，１４３−２〜１４３−６                              NMOS
【図１】
2008026512.tif 000003
【図２】
2008026512.tif 000004
【図３】
2008026512.tif 000005
【図４】
2008026512.tif 000006
【図５】
2008026512.tif 000007
【図６】
2008026512.tif 000008
【図７】
2008026512.tif 000009
【図８】
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【図９】
2008026512.tif 000011
【図１０】
2008026512.tif 000012
【図１１】
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