(57)【要約】      （修正有）【課題】低い動作電流で動作し、高集積化の可能な不揮発性メモリ素子のマルチビット動作方法を提供する。【解決手段】第１埋め込み電極１１２を第１ビットラインＢＬ１として利用し、第２埋め込み電極１１４を第２ビットラインＢＬ２として利用し、そして、ゲート電極１３２をワードラインとして利用し、第１抵抗層１２２及び第２抵抗層１２４に２ビットのデータをプログラムするステップと、第１抵抗層１２２及び第２抵抗層１２４にプログラムされた２ビットのデータを読み取るステップとを含む不揮発性メモリ素子の動作方法である。【選択図】図１
2008021968.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面の付近にそれぞれ形成され、可変抵抗状態を保存する第１抵抗層及び第２抵抗層と、
前記第１抵抗層の下側の前記半導体基板の部分に形成され、前記第１抵抗層と連結された第１埋め込み電極と、
前記第２抵抗層の下側の前記半導体基板の部分に形成され、前記第２抵抗層と連結された第２埋め込み電極と、
前記半導体基板上に形成され、前記第１抵抗層及び第２抵抗層上を横切って延びるゲート電極と、
前記半導体基板と前記ゲート電極との間のゲート絶縁膜と、を備える不揮発性メモリ素子の動作方法であって、
前記第１埋め込み電極を第１ビットラインとして利用し、前記第２埋め込み電極を第２ビットラインとして利用し、前記ゲート電極をワードラインとして利用して、前記第１抵抗層及び第２抵抗層に２ビットのデータをプログラムするステップと、前記第１抵抗層及び第２抵抗層にプログラムされた２ビットのデータを読み取るステップと、を含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項２】
前記２ビットのデータをプログラムするステップは、前記第１抵抗層及び第２抵抗層の抵抗をそれぞれ二つの状態に変化させて行うことを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
【請求項３】
前記プログラムするステップで前記第１抵抗層の抵抗変化は、
前記第１ビットラインにプログラム電圧を印加し、前記第２埋め込み電極と前記第１抵抗層とを連結する深いチャンネルが形成されるように、前記ワードラインにターンオン電圧を印加して行うことを特徴とする請求項２に記載の不揮発性メモリ素子の動作方法。
【請求項４】
前記プログラムするステップで前記第２抵抗層の抵抗変化は、
前記第２ビットラインにプログラム電圧を印加し、前記第１埋め込み電極と前記第２抵抗層とを連結する深いチャンネルが形成されるように、前記ワードラインにターンオン電圧を印加して行うことを特徴とする請求項２に記載の不揮発性メモリ素子の動作方法。
【請求項５】
前記２ビットのデータを読み取るステップは、
前記埋め込み電極の一つと隣接した抵抗層の一つとを連結するように深いチャンネルを形成し、前記第１ビットラインと前記第２ビットラインとの間の両方向電流値を順次に測定するステップを含むことを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
【請求項６】
前記２ビットのデータを読み取るステップは、
前記第１抵抗層と前記第２抵抗層とを連結するように浅いチャンネルを形成し、前記第１ビットラインと前記第２ビットラインとの間の少なくとも一方向電流値を測定するステップを含むことを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
【請求項７】
前記一方向電流値を測定するステップは、少なくとも二つのレベルの読み取り電圧で繰り返されることを特徴とする請求項６に記載の不揮発性メモリ素子の動作方法。
【請求項８】
前記第１抵抗層及び前記第２抵抗層に保存されたデータを同時に消去するステップをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
【請求項９】
前記データを同時に消去するステップは、
前記第１抵抗層と前記第２抵抗層とを連結するように浅いチャンネルを形成し、前記第１ビットラインと前記第２ビットラインとの間に消去電圧を印加するステップを含むことを特徴とする請求項８に記載の不揮発性メモリ素子の動作方法。
【請求項１０】
前記第１抵抗層及び第２抵抗層は、Ｎｂ２Ｏ５、クロムがドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＺｎＯ、ＴｉＯ２及びＨｆＯからなる群から選択された少なくとも一つをそれぞれ含むことを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
【請求項１１】
半導体基板と、
前記半導体基板の表面の付近にそれぞれ形成され、可変抵抗状態を保存する複数の抵抗層と、
前記複数の抵抗層の下側の前記半導体基板の部分にそれぞれ形成され、前記複数の抵抗層とそれぞれ連結された複数の埋め込み電極と、
前記複数の抵抗層上を横切って延びるゲート電極と、
前記半導体基板と前記ゲート電極との間のゲート絶縁膜と、を備える不揮発性メモリ素子の動作方法であって、
前記複数の埋め込み電極を複数のビットラインとして利用し、前記ゲート電極をワードラインとして利用して、前記複数の抵抗層のうち、隣接する二つの抵抗層に２ビットのデータをプログラムするステップと、前記隣接する二つの抵抗層にプログラムされた２ビットのデータを読み取るステップと、を含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項１２】
前記２ビットのデータをプログラムするステップは、前記隣接する二つの抵抗層の抵抗をそれぞれ二つの状態に変化させて行うことを特徴とする請求項１１に記載の不揮発性メモリ素子の動作方法。
【請求項１３】
前記プログラムするステップで、前記隣接する二つの抵抗層の一つの抵抗変化は、
前記二つの抵抗層のうちの一つと隣接した前記埋め込み電極の一つとを連結する深いチャンネルを形成し、前記二つの抵抗層のうちの一つに連結されたビットラインにプログラム電圧を印加するステップを含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の動作方法。
【請求項１４】
前記２ビットのデータを読み取るステップは、
前記隣接した二つの抵抗層のうちの一つと隣接した前記埋め込み電極の一つとを連結するように深いチャンネルを形成し、前記隣接した二つの抵抗層に連結されたビットライン間の両方向電流値を順次に測定するステップを含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の動作方法。
【請求項１５】
前記２ビットのデータを読み取るステップは、
前記隣接した二つの抵抗層を連結するように浅いチャンネルを形成し、前記隣接した二つの抵抗層に連結されたビットライン間の少なくとも一方向電流値を測定するステップを含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の動作方法。
【請求項１６】
前記一方向電流値を測定するステップは、少なくとも二つのレベルの読み取り電圧で行われることを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
【請求項１７】
前記複数の抵抗層のうち、連続した所定数の抵抗層に保存されたデータを同時に消去するステップをさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ素子の動作方法。
【請求項１８】
前記データを同時に消去するステップは、
前記連続した所定数の抵抗層を連結するように浅いチャンネルを形成し、前記連続した所定数の抵抗層の両端部の抵抗層に連結されたビットラインに消去電圧を印加するステップを含むことを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、抵抗ノードを利用した不揮発性メモリ素子の動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子、例えば、相転移メモリ素子（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＰＲＡＭ） または抵抗メモリ素子（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＲＡＭ）は、抵抗ノードの可変抵抗状態を利用して動作する。最近、高容量のデータ処理を要する半導体製品の増加によって、このような不揮発性メモリ素子の集積度の向上または動作ビットの向上が要求されている。例えば、マルチビットで動作可能な不揮発性メモリ素子への必要性が増大しつつある。
【０００３】
一方、不揮発性メモリ素子は、前述のように、高容量化されると同時に高速度化されている。すなわち、高容量のデータを処理するためには、データの高速処理が要求されている。したがって、不揮発性メモリ素子の動作速度の上昇、例えば、フラッシュメモリ素子のようなブロック消去またはフラッシュ消去特性が要求されている。
【０００４】
また、不揮発性メモリ素子の集積度の向上によって、動作電流を減少させるための努力が行われている。しかし、抵抗ノードを利用した不揮発性メモリ素子は、比較的に高い動作電流を必要としている。動作電流の減少は、抵抗ノードの可変抵抗の状態に影響を及ぼしうる。したがって、従来の不揮発性メモリ素子は、動作電流を減少させるのに当って限界を有している。
【０００５】
例えば、ＰＲＡＭは、相転移抵抗体の結晶状態の変化による抵抗変化を利用してデータを保存する。しかし、ＰＲＡＭの結晶状態を変化させるためには、高い電流密度が必要であり、これにより、動作電流が増加するという問題がある。このような動作電流の増加は、短チャンネル効果を誘発して、ＰＲＡＭ素子の集積度の向上に障害となりうる。したがって、相転移抵抗体の結晶状態の変化領域を縮小させて、少ない動作電流で高い電流密度を得ようとする努力が行われている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、前述の問題点を克服するためのものであって、低い動作電流で動作し、高集積化の可能な不揮発性メモリ素子のマルチビット動作方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を解決するための本発明の一形態に係る不揮発性メモリ素子の動作方法が提供される。前記不揮発性メモリ素子は、半導体基板と、前記半導体基板の表面の付近にそれぞれ形成され、可変抵抗状態を保存する第１抵抗層及び第２抵抗層と、前記第１抵抗層の下側の前記半導体基板の部分に形成され、前記第１抵抗層と連結された第１埋め込み電極と、前記第２抵抗層の下側の前記半導体基板の部分に形成され、前記第２抵抗層と連結された第２埋め込み電極と、前記半導体基板上に形成され、前記第１抵抗層及び第２抵抗層上を横切って延びるゲート電極と、前記半導体基板と前記ゲート電極との間のゲート絶縁膜とを備える。前記不揮発性メモリ素子の動作方法は、前記第１埋め込み電極を第１ビットラインとして利用し、前記第２埋め込み電極を第２ビットラインとして利用し、前記ゲート電極をワードラインとして利用する。そして、前記不揮発性メモリ素子の動作方法は、前記第１抵抗層及び第２抵抗層に２ビットのデータをプログラムするステップと、前記第１抵抗層及び第２抵抗層にプログラムされた２ビットのデータを読み取るステップと、を含む。
【０００８】
前記本発明の一側面によれば、前記２ビットのデータをプログラムするステップは、前記第１抵抗層及び第２抵抗層の抵抗をそれぞれ二つの状態に変化させて行える。
【０００９】
前記本発明の他の側面によれば、前記２ビットのデータを読み取るステップは、前記第１抵抗層及び前記第２抵抗層の抵抗値の変化による前記第１ビットラインと前記第２ビットラインとの間の電流の変化を測定して行える。
【００１０】
前記本発明のさらに他の側面によれば、前記２ビットのデータを読み取るステップは、前記埋め込み電極の一つと隣接した抵抗層の一つとを連結するように深いチャンネルを形成し、前記第１ビットラインと前記第２ビットラインとの間の両方向電流値を順次に測定するステップを含みうる。
【００１１】
前記本発明のさらに他の側面によれば、前記不揮発性メモリ素子の動作方法は、前記第１抵抗層及び前記第２抵抗層に保存されたデータを同時に消去するステップをさらに含みうる。
【００１２】
前記技術的課題を解決するための本発明の他の形態に係る不揮発性メモリ素子の動作方法が提供される。前記不揮発性メモリ素子は、半導体基板と、前記半導体基板の表面の付近にそれぞれ形成され、可変抵抗状態を保存する複数の抵抗層と、前記複数の抵抗層の下側の前記半導体基板の部分にそれぞれ形成され、前記複数の抵抗層とそれぞれ連結された複数の埋め込み電極と、前記複数の抵抗層上を横切って延びるゲート電極と、前記半導体基板と前記ゲート電極との間のゲート絶縁膜とを備える。前記不揮発性メモリ素子の動作方法は、前記複数の埋め込み電極を複数のビットラインとして利用し、前記ゲート電極をワードラインとして利用する。そして、前記不揮発性メモリ素子の動作方法は、前記複数の抵抗層のうち、隣接する二つの抵抗層に２ビットのデータをプログラムするステップと、前記隣接する二つの抵抗層にプログラムされた２ビットのデータを読み取るステップと、を含む。
【発明の効果】
【００１３】
本発明に係る不揮発性メモリ素子の動作方法によれば、動作電流、例えば、プログラム電流を低くすることができる。
【００１４】
また、本発明に係る不揮発性メモリ素子の動作方法によれば、一つの単位セルで２ビットのデータを処理できる。
【００１５】
また、本発明に係る不揮発性メモリ素子の動作方法によれば、ブロック消去またはフラッシュ消去が可能であり、したがって、動作速度が向上しうる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して、本発明に係る望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面における構成要素は、説明の便宜のために、その大きさが誇張されている。
【００１７】
本発明の実施形態に係る不揮発性メモリ素子は、抵抗ノードまたは抵抗層を利用してデータを保存できる。したがって、本発明の実施形態に係る不揮発性メモリ素子は、その抵抗ノードまたは抵抗層の種類によって、他の名称で呼ばれうる。例えば、本発明の実施形態に係る不揮発性メモリ素子は、ＰＲＡＭまたはＲＲＡＭを備えうるが、本発明の範囲は、このような名称に制限されない。
【００１８】
図１は、本発明の一実施形態に係る不揮発性メモリ素子を示す概略的な斜視図であり、図２は、図１の不揮発性メモリ素子のＩＩＩ−ＩＩＩ線による断面図である。
【００１９】
図１及び図２に示すように、不揮発性メモリ素子は、半導体基板１０２を備える。ただし、図１には、説明の便宜のために、半導体基板１０２が示されていない。半導体基板１０２は、シリコン（Ｓｉ）ウェーハ、ゲルマニウム（Ｇｅ）ウェーハまたは金属−絶縁体遷移（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ；ＭＩＴ）物質を含みうる。例えば、ＭＩＴ物質は、遷移金属酸化物、例えば、Ｖ２Ｏ５、ＴｉＯｘを含みうる。このようなＭＩＴ物質は、所定の臨界電圧以上の電圧が印加されれば、絶縁体から金属に変化しうる。このようなＭＩＴ物質は、複数層の半導体素子の形成に利用されうる。
【００２０】
複数の抵抗層１２２、１２４、１２６、１２８は、半導体基板１０２の表面の付近にそれぞれ形成される。複数の埋め込み電極１１２、１１４、１１６、１１８は、抵抗層１２２、１２４、１２６、１２８の下側の半導体基板１０２の部分にそれぞれ形成される。ゲート電極１３２は、半導体基板１０２上に形成され、抵抗層１２２、１２４、１２６、１２８を横切って延びるように配置されうる。ゲート絶縁膜１３０は、半導体基板１０２とゲート電極１３２との間に介在されうる。選択的に、ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４が半導体基板１０２上に更に形成されうる。
【００２１】
例えば、埋め込み電極１１２、１１４、１１６、１１８は、半導体基板１０２内に埋め込まれた形態で提供されうる。埋め込み電極１１２、１１４、１１６、１１８は、その機能または配置によって多様な形態として呼ばれ、その名称によって本発明の範囲が制限されない。例えば、埋め込み電極１１２、１１４、１１６、１１８は、順次にソースＳ及びドレインＤと呼ばれてもよく、または埋め込み電極１１２、１１４、１１６、１１８は、その位置上の配置によって下部電極と呼ばれてもよい。
【００２２】
例えば、埋め込み電極１１２、１１４、１１６、１１８は、半導体基板１０２に不純物をドーピングして形成されうる。この場合、半導体基板１０２が第１導電型の不純物でドーピングされた場合、埋め込み電極１１２、１１４、１１６、１１８は、第１導電型と逆である第２導電型の不純物でドーピングされうる。これにより、埋め込み電極１１２、１１４、１１６、１１８及び半導体基板１０２は、ダイオード接合を形成できる。第１導電型及び第２導電型は、ｎ型及びｐ型からそれぞれ選択された何れか一つでありうる。
【００２３】
他の例として、埋め込み電極１１２、１１４、１１６、１１８は、金属層または金属シリサイド層を備えうる。この場合、埋め込み電極１１２、１１４、１１６、１１８は、半導体基板１０２とショットキー接合を形成できる。このようなショットキー接合により、埋め込み電極１１２、１１４、１１６、１１８と半導体基板１０２との間の電流の流れは、整流の特性を有しうる。
【００２４】
ゲート絶縁膜１３０は、ゲート電極１３２を半導体基板１０２と絶縁させる役割が行える。さらに、ゲート絶縁膜１３０が抵抗層１２２、１２４、１２６、１２８上にさらに延びることによって、抵抗層１２２、１２４、１２６、１２８をゲート電極１３２とさらに絶縁させる役割が行える。ゲート絶縁膜１３０の厚さは、動作電圧によって適切に選択され、図１及び図２に示すサイズにより制限されない。例えば、ゲート電極１３２は、導電性物質、例えば、ポリシリコン層、または金属層を備えうる。
【００２５】
ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、層間絶縁膜１６０を介在してゲート電極１３２上に形成される。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、埋め込み電極１１２、１１４、１１６、１１８のそれぞれとプラグ１３５を介して連結される。例えば、ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、ゲート電極１３２の延長方向とは異なる方向、例えば、埋め込み電極１１２、１１４、１１６、１１８と平行な方向に延びうる。例えば、ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、金属層を備えうる。
【００２６】
複数の抵抗層１２２、１２４、１２６、１２８は、可変抵抗状態を保存し、このような可変抵抗状態は、データビットとして保存されうる。例えば、抵抗層１２２、１２４、１２６、１２８は、低抵抗状態及び高抵抗状態を有し、このような低抵抗状態及び高抵抗状態は、それぞれデータ状態“０”または“１”に対応しうる。抵抗層１２２、１２４、１２６、１２８を二つ以上組合せば、２ビット以上のデータ状態を形成することもある。例えば、二つの抵抗層を利用すれば、（０，０）、（０，１）、（１，０）及び（１，１）状態の２ビットのデータ状態が形成されうる。
【００２７】
例えば、抵抗層１２２、１２４、１２６、１２８は、両端に印加された電圧によって、その抵抗状態が変わる物質を含み、例えば、Ｎｂ２Ｏ５、クロム（Ｃｒ）がドーピングされたＳｒＴｉＯ３、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＺｎＯ、ＴｉＯ２及びＨｆＯからなる群から選択された少なくとも一つ以上をそれぞれ含みうる。例えば、ＧＳＴは、その結晶状態の変化によってその抵抗が変わるという点でＰＲＡＭに利用されうる。他の例として、Ｎｂ２Ｏ５、クロム（Ｃｒ）がドーピングされたＳｒＴｉＯ３、ＮｉＯまたはＺｎＯは、結晶状態の変化なしにその抵抗が変わるという点でＲＲＡＭに利用されうる。
【００２８】
図３に示すように、ＲＲＡＭ素子に利用される抵抗層の電圧−電流特性を例示的に更に詳細に説明する。図３は、抵抗層としてＮｉＯを例としたグラフであって、抵抗層の物質によっては、他の形状のグラフが形成されうる。ただし、印加された電圧によって抵抗が変わりうるという点では共通する。
【００２９】
図３に示すように、抵抗層に初期電圧が印加されれば（Ｐ１０）、セット電圧、例えば、ＮｉＯの場合、４.５Ｖまでは電流がほとんど流れない。すなわち、抵抗層は、高い抵抗値を表す（リセット状態）。しかし、セット電圧を超えれば、電流が急増する。一旦、セット電圧以上の電圧が加えられた後、再び０から電圧を印加すれば（Ｐ２０）、高い電流が流れる。すなわち、抵抗層は、低い抵抗値を表す（セット状態）。しかし、再びリセット電圧以上に電圧が増加すれば、電流は急減する（Ｐ３０）。すなわち、抵抗層の抵抗が再びリセット状態の高い抵抗値に還元される。以後、セット電圧に至る前まで電圧を上昇させ続ければ（Ｐ４０）、初期リセット状態と同じ経路を示す。
【００３０】
すなわち、抵抗層は、臨界電圧、例えば、セット電圧またはリセット電圧を境界として比抵抗が変わり、このような比抵抗の変化は、印加電圧がなくなった後にも、一定の範囲の電圧区間内では維持される。したがって、抵抗層は、不揮発性メモリ素子の記録媒体として利用されうる。
【００３１】
図３の抵抗層に関する説明は、ＲＲＡＭに利用されるものを例として説明したものであり、ＰＲＡＭに利用される抵抗層は、他の方式で抵抗変化を経験できる。ＰＲＡＭに利用される抵抗層は、相転移抵抗体と呼ばれ、このような相転移抵抗体は、構造の変化、例えば、非晶質状態及び結晶質状態への遷移を通じて抵抗状態が変化しうる。このような相転移抵抗体の抵抗変化の特性は、当業者には周知のものであるので、その詳細な説明を省略する。
【００３２】
一方、前述の実施形態で、抵抗層１２２、１２４、１２６、１２８のうち、隣接した一対、例えば、第１抵抗層１２２及び第２抵抗層１２４が単位セルの構造を形成できる。この場合、第１埋め込み電極１１２、第２埋め込み電極１１４、第１ビットラインＢＬ１及び第２ビットラインＢＬ２が、このような単位セルの構造の一部となりうる。
【００３３】
本発明の実施形態に係る不揮発性メモリ素子は、図１及び図２に示す配置に制限されない。したがって、不揮発性メモリ素子は、一つの単位セルの構造を含んでもよく、または複数の単位セルの構造を含んでもよい。すなわち、抵抗層１２２、１２４、１２６、１２８、埋め込み電極１１２、１１４、１１６、１１８、及びビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は、単に対として提供され、その数が本発明の範囲を制限しない。
【００３４】
以下では、前述の不揮発性メモリ素子の動作特性を説明する。
【００３５】
図４及び図５は、本発明の一実施形態に係る不揮発性メモリ素子のプログラム動作を示す断面図である。
【００３６】
図４及び図５に示すように、この実施形態で、第１抵抗層１２２及び第２抵抗層１２４が一つの単位セルを形成し、第３抵抗層１２６及び第４抵抗層１２８が他の単位セルを形成する。図４及び図５には、二つの単位セルが同時に動作するものとして図示されているが、二つの単位セルが別途に動作してもよい。さらに、単位セルの構成は他の形態で提供され、例えば、第２抵抗層１２４及び第３抵抗層１２６が一つの単位セルを形成するように提供されてもよい。一方、ゲート電極１３２は、ワードラインとして利用されうる。
【００３７】
図４に示すように、二つの単位セルからそれぞれ選択された一つの抵抗層、例えば、第１抵抗層１２２及び第３抵抗層１２６のプログラム動作が例示的に説明される。このプログラム動作で、第１抵抗層１２２の右側部分及び第３抵抗層１２６の右側部分にデータが保存されうる。このようなデータプログラムは、前述のように、第１抵抗層１２２及び第３抵抗層１２６の抵抗をそれぞれ二つの状態に変化させて行える。
【００３８】
例えば、第１ビットラインＢＬ１にプログラム電圧を印加し、第２埋め込み電極１１４と第１抵抗層１２２とを連結する深いチャンネル１０４が形成されるように、ワードライン、すなわち、ゲート電極１３２にターンオン電圧を印加する。深いチャンネル１０４は、第１ビットラインＢ１の付近より第２ビットラインＢＬ２の付近で更に深く形成される。例えば、深いチャンネル１０４の深さは、ゲート電極１３２に加えられるターンオン電圧または半導体基板１０２の不純物の濃度を調節して制御できる。
【００３９】
これにより、プログラム電流ＩＰ１は、第１ビットラインＢＬ１から第１埋め込み電極１１２、第１抵抗層１２２、深いチャンネル１０４及び第２埋め込み電極１１４を経て、第２ビットラインＢＬ２の方向に流れる。深いチャンネル１０４が、第１抵抗層１２２と第２埋め込み電極１１４とを連結するために、相対的に抵抗の高い第２抵抗層１２４を経るプログラム電流ＩＰ１の量は無視できる。
【００４０】
同様に、第３ビットラインＢＬ３にプログラム電圧を印加し、第４埋め込み電極１１８と第３抵抗層１２６とを連結する深いチャンネル１０４が形成されるように、ワードライン、すなわち、ゲート電極１３２にターンオン電圧を印加する。これにより、プログラム電流ＩＰ２は、第３ビットラインＢＬ３から第３埋め込み電極１１６、第３抵抗層１２６、深いチャンネル１０４及び第４埋め込み電極１１８を経て第４ビットラインＢＬ４の方向に流れる。
【００４１】
したがって、第１抵抗層１２２及び第３抵抗層１２６にプログラム電流が流れ、第１抵抗層１２２及び第３抵抗層１２６の抵抗が変わりうる。例えば、プログラム以前を低抵抗状態、例えば“０”状態とすれば、プログラムによって第１抵抗層１２２及び第３抵抗層１２６は、高抵抗状態、例えば“１”状態になりうる。例えば、プログラム電圧は、相転移抵抗体を非晶質状態にするための電圧でありうる。しかし、データ状態“０”及び“１”は、その逆に表示されてもよい。
【００４２】
結果的に、図４のプログラム動作により、二つの単位セルは、それぞれ（０，０）状態から（１，０）状態に変換しうる。例えば、（０，０）状態は、単位セル内の二つの抵抗層、例えば、第１抵抗層１２２及び第２抵抗層１２４または第３抵抗層１２６及び第４抵抗層１２８が何れも低抵抗状態である場合を表す。（１，０）状態は、単位セル内の左側抵抗層、例えば、第１抵抗層１２２または第３抵抗層１２６が高抵抗状態であり、右側抵抗層、例えば、第２抵抗層１２４または第４抵抗層１２８が低抵抗状態である場合を表す。
【００４３】
図５に示すように、二つの単位セルからそれぞれ選択された異なる抵抗層、例えば、第２抵抗層１２４及び第４抵抗層１２８のプログラム動作が例示的に説明される。このプログラム動作で、第２抵抗層１２４の左側部分及び第４抵抗層１２８の左側部分にデータが保存されうる。図５のプログラム動作は、図４のプログラム動作で電流方向を逆方向にすることによって行える。
【００４４】
例えば、第２ビットラインＢＬ２及び第４ビットラインＢＬ４にプログラム電圧を印加し、第１埋め込み電極１１２と第２抵抗層１２４、または第３埋め込み電極１１６と第４抵抗層１２８、をそれぞれ連結する深いチャンネル１０４が形成されるように、ワードライン、すなわち、ゲート電極１３２にターンオン電圧を印加する。
【００４５】
これにより、プログラム電流Ｉ’Ｐ１は、第２ビットラインＢＬ２から第１ビットラインＢＬ１の方向に流れ、プログラム電流Ｉ’Ｐ２は、第４ビットラインＢＬ４から第３ビットラインＢＬ３の方向に流れる。これにより、第２抵抗層１２４及び第４抵抗層１２８にプログラム電流が流れ、第２抵抗層１２４及び第４抵抗層１２８の抵抗が変わりうる。
【００４６】
結果的に、図５のプログラム動作により、二つの単位セルは、それぞれ（０，０）状態から（０，１）状態に変換しうる。（０，１）状態は、単位セル内の右側抵抗層、例えば、第２抵抗層１２４または第４抵抗層１２８が高抵抗状態であり、左側抵抗層、例えば、第１抵抗層１２２または第３抵抗層１２６が低抵抗状態である場合を表す。
【００４７】
一方、二つの単位セルに図４及び図５のプログラム動作を順次に行えば、二つの単位セルは、それぞれ（０，０）状態から、（１，０）状態を経て（１，１）状態に変換しうる。（１，１）状態は、単位セル内の二つの抵抗層、例えば、第１抵抗層１２２及び第２抵抗層１２４、または第３抵抗層１２６及び第４抵抗層１２８が何れも高抵抗状態である場合を表す。したがって、図４及び／または図５のプログラム動作を利用すれば、単位セルは、それぞれ四つの状態、すなわち（０，０）、（１，０）、（０，１）及び（１，１）の状態を有し、したがって、２ビットのデータを保存できる。
【００４８】
前述のプログラム動作で、抵抗層の抵抗変化領域は、深いチャンネル１０４と接する局部的な部分になる。したがって、低いプログラム電流ＩＰ１、ＩＰ２、Ｉ’Ｐ１、Ｉ’Ｐ２のみでプログラム動作が行われうる。
【００４９】
図６及び図７は、本発明の一実施形態に係る読み取り動作を示す断面図である。
【００５０】
図６に示すように、第１ビットラインＢＬ１及び第３ビットラインＢＬ３に読み取り電圧をそれぞれ印加し、第２埋め込み電極１１４と第１抵抗層１２２、または第４埋め込み電極１１８と第３抵抗層１２６とをそれぞれ連結する深いチャンネル１０４が形成されるように、ワードライン、すなわち、ゲート電極１３２にターンオン電圧を印加する。読み取り電圧は、抵抗層１２２、１２４、１２６、１２８の抵抗変化を招かないように低い電圧であってもよく、したがって、プログラム電圧より低くてもよい。
【００５１】
これにより、読み取り電流ＩＲ１は、第１ビットラインＢＬ１から第１埋め込み電極１１２、第１抵抗層１２２、深いチャンネル１０４及び第２埋め込み電極１１４を経て、第２ビットラインＢＬ２の方向に流れる。読み取り電流ＩＲ２は、第３ビットラインＢＬ３から第３埋め込み電極１１６、第３抵抗層１２６、深いチャンネル１０４及び第４埋め込み電極１１８を経て、第４ビットラインＢＬ４の方向に流れる。
【００５２】
したがって、読み取り電流ＩＲ１、ＩＲ２のレベルから、それぞれ第１抵抗層１２２及び第３抵抗層１２６の抵抗レベルが求められうる。前述のように、第２抵抗層１２４及び第４抵抗層１２８にはほとんど読み取り電流ＩＲ１、ＩＲ２が流れないため、第１抵抗層１２２及び第３抵抗層１２６の抵抗レベルがそれぞれ求められうる。これにより、第１抵抗層１２２及び第３抵抗層１２６のそれぞれのデータ状態、すなわち、“０”または“１”状態が読み取られうる。
【００５３】
図７に示すように、第２ビットラインＢＬ２及び第４ビットラインＢＬ４に読み取り電圧をそれぞれ印加し、第１埋め込み電極１１２と第２抵抗層１２４、または第３埋め込み電極１１６と第４抵抗層１２８とをそれぞれ連結する深いチャンネル１０４が形成されるように、ワードライン、すなわち、ゲート電極１３２にターンオン電圧を印加する。
【００５４】
これにより、読み取り電流Ｉ’Ｒ１は、第２ビットラインＢＬ２から第２埋め込み電極１１４、第２抵抗層１２４、深いチャンネル１０４及び第１埋め込み電極１１２を経て、第１ビットラインＢＬ１の方向に流れる。読み取り電流Ｉ’Ｒ２は、第４ビットラインＢＬ４から第４埋め込み電極１１８、第４抵抗層１２８、深いチャンネル１０４及び第３埋め込み電極１１６を経て、第３ビットラインＢＬ３の方向に流れる。したがって、読み取り電流Ｉ’Ｒ１、Ｉ’Ｒ２のレベルから、それぞれ第２抵抗層１２４及び第４抵抗層１２８の抵抗レベルが求められうる。これにより、第２抵抗層１２４及び第４抵抗層１２８のそれぞれのデータ状態、すなわち、“０”または“１”状態が読み取られうる。
【００５５】
したがって、図６及び図７に示すように、深いチャンネル１０４を形成し、第１ビットラインＢＬ１と第２ビットラインＢＬ２との間の両方向電流ＩＲ１、Ｉ’Ｒ１を測定することによって、単位セルの第１抵抗層１２２及び第２抵抗層１２４にプログラムされた２ビットのデータを読み取ることができる。同様に、深いチャンネル１０４を形成し、第３ビットラインＢＬ３と第４ビットラインＢＬ４との間の両方向電流ＩＲ２、Ｉ’Ｒ２を測定することによって、単位セルの第３抵抗層１２６及び第４抵抗層１２８にプログラムされた２ビットのデータを読み取ることができる。
【００５６】
図８は、本発明の他の実施形態に係る不揮発性メモリ素子の読み取り動作を示す断面図である。
【００５７】
図８に示すように、第１ビットラインＢＬ１に読み取り電圧を印加し、第１抵抗層１２２と第２抵抗層１２４とを連結するように、半導体基板１０２に浅いチャンネル１０４’を形成する。これにより、読み取り電流Ｉ”Ｒ１は、第１ビットラインＢＬ１から第１埋め込み電極１１２、第１抵抗層１２２、浅いチャンネル１０４’、第２抵抗層１２４及び第２埋め込み電極１１４を経て、第２ビットラインＢＬ２に流れる。浅いチャンネル１０４’は、抵抗層１２２、１２４を直接連結し、埋め込み電極１１２、１１４を直接連結しないように浅く形成される。例えば、ワードライン、すなわち、ゲート電極１３２に加えられるターンオン電圧を高めることによって、浅いチャンネル１０４’を形成できる。
【００５８】
同様に、第３ビットラインＢＬ３に読み取り電圧を印加し、第３抵抗層１２６と第４抵抗層１２８とを連結するように、半導体基板１０２に浅いチャンネル１０４’を形成する。これにより、読み取り電流Ｉ”Ｒ２は、第３ビットラインＢＬ３から第３埋め込み電極１１６、第３抵抗層１２６、浅いチャンネル１０４’、第４抵抗層１２８及び第４埋め込み電極１１８を経て、第４ビットラインＢＬ４に流れる。
【００５９】
読み取り電流Ｉ”Ｒ１を測定することによって、第１抵抗層１２２及び第２抵抗層１２４の抵抗レベル、すなわち、データ状態が同時に求められ、読み取り電流Ｉ”Ｒ２を測定することによって、第３抵抗層１２６及び第４抵抗層１２８の抵抗レベル、すなわち、データ状態が同時に求められうる。なぜなら、第１抵抗層１２２及び第２抵抗層１２４のそれぞれの抵抗レベルによって、読み取り電流Ｉ”Ｒ１が変わり、第３抵抗層１２６及び第４抵抗層１２８のそれぞれの抵抗レベルによって、読み取り電流Ｉ”Ｒ２が変わるためである。
【００６０】
このような読み取り電流Ｉ”Ｒ１、Ｉ”Ｒ２の差は、浅いチャンネル１０４’を形成するための閾電圧が半導体基板１０２に対するソースの電位に依存するためである。ここで、ソースは、浅いチャンネル１０４’と接する第２埋め込み電極１１４及び／または第２抵抗層１２４の端部、または第４埋め込み電極１１８及び／または第４抵抗層１２８の端部となりうる。ソースの電位は、第１抵抗層１２２及び第２抵抗層１２４の抵抗レベル、または第３抵抗層１２６及び第４抵抗層１２８の抵抗レベルによって変わる。
【００６１】
図１０は、図８の不揮発性メモリ素子の読み取り動作のシミュレーション結果を示すグラフである。このシミュレーションで、抵抗層の“０”状態の抵抗は、１ｋΩとし、“１”状態の抵抗は、１ＭΩとした。
【００６２】
図１０に示すように、読み取り電圧がＶｂであるとき、読み取り電流は、（１，１）、（１，０）、（０，１）及び（０，０）状態の順に増大した。ただし、（１，０）及び（１，１）状態をさらに確実に区分するために、Ｖａで読み取り電流をさらに比較できる。例えば、Ｖａは、約０.６Ｖであり、Ｖｂは、約１Ｖでありうる。このように、一つまたは二つの読み取り電流を比較することによって、単位セルの抵抗層のデータ状態を読み取ることができる。例えば、データ状態は、測定された読み取り電流値と、既に知られたデータ状態の読み取り電流とを比較することによって分かる。
【００６３】
図９は、本発明の一実施形態に係る不揮発性メモリ素子の消去動作を示す断面図である。
【００６４】
図９に示すように、所定数の抵抗層、例えば、抵抗層１２２、１２４、１２６、１２８のデータが同時に消去されうる。このような消去動作は、ブロック消去またはフラッシュ消去とも呼ばれる。
【００６５】
例えば、抵抗層１２２、１２４、１２６、１２８を連結するように、浅いチャンネル１０４’を形成し、抵抗層１２２、１２４、１２６、１２８のエッジに位置したビットライン、すなわち、第１ビットラインＢＬ１と第４ビットラインＢＬ４との間に消去電圧を印加する。これにより、第１ビットラインＢＬ１から抵抗層１２２、１２４、１２６、１２８を経て、第４ビットラインＢＬ４に消去電流ＩＥが流れる。
【００６６】
消去電流ＩＥにより、抵抗層１２２、１２４、１２６、１２８のデータは、何れも同時に消去されうる。例えば、抵抗層１２２、１２４、１２６、１２８の抵抗は、低いレベルに変更され、そのデータ状態は、何れも“０”状態になりうる。消去電圧は、選択された抵抗層１２２、１２４、１２６、１２８の数によって変わりうる。
【００６７】
この実施形態で、抵抗層１２２、１２４、１２６、１２８のデータは、一時に消去され、したがって、非常に速い消去速度を有しうる。
【００６８】
以上、本発明の特定の実施形態に関する説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、当業者によって、本発明の技術的思想の範囲内で前記実施形態を組み合わせて実施するなど、多様な修正及び変更が可能であるということは言うまでもない。
【産業上の利用可能性】
【００６９】
本発明は、不揮発性メモリ素子関連の技術分野に好適に利用されうる。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施形態に係る不揮発性メモリ素子を示す概略的な斜視図である。
【図２】図１の不揮発性メモリ素子のＩＩＩ−ＩＩＩ線による断面図である。
【図３】本発明の一実施形態に係る不揮発性メモリ素子の抵抗層の例示的な電圧−電流特性を示すグラフである。
【図４】本発明の一実施形態に係る不揮発性メモリ素子のプログラム動作を示す断面図である。
【図５】本発明の一実施形態に係る不揮発性メモリ素子のプログラム動作を示す断面図である。
【図６】本発明の一実施形態に係る不揮発性メモリ素子の読み取り動作を示す断面図である。
【図７】本発明の一実施形態に係る不揮発性メモリ素子の読み取り動作を示す断面図である。
【図８】本発明の他の実施形態に係る不揮発性メモリ素子の読み取り動作を示す断面図である。
【図９】本発明の一実施形態に係る不揮発性メモリ素子の消去動作を示す断面図である。
【図１０】図８の不揮発性メモリ素子の読み取り動作のシミュレーション結果を示すグラフである。
【符号の説明】
【００７１】
１１２、１１４、１１６、１１８  埋め込み電極
１２２、１２４、１２６、１２８  抵抗層
１３０  ゲート絶縁膜
１３２  ゲート電極
１３５  プラグ
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４  ビットライン
【図１】
2008021968.tif 000003
【図２】
2008021968.tif 000004
【図３】
2008021968.tif 000005
【図４】
2008021968.tif 000006
【図５】
2008021968.tif 000007
【図６】
2008021968.tif 000008
【図７】
2008021968.tif 000009
【図８】
2008021968.tif 000010
【図９】
2008021968.tif 000011
【図１０】
2008021968.tif 000012