(57)【要約】【課題】消費電流の低減やアクセス時間の短縮化を図ることが可能な不揮発性記憶装置および不揮発性記憶装置の制御方法を提供すること。【解決手段】不揮発性記憶装置１は、ブースタコントローラ回路１０、ブースタ回路２０、レベルシフト回路３０、Ｙデコーダ４０、本体回路５０を備える。ブースタコントローラ回路１０に備えられるナンドゲートＮＤ１、ノアゲートＮＲ１、ノアゲートＮＲ２からは、キック信号ＫＩＣＫ０ないしＫＩＣＫ２が出力される。ブースタ回路２０は昇圧系統Ｂ０ないしＢ２を備え、それぞれキック信号ＫＩＣＫ０ないしＫＩＣＫ２が入力される。コラムアドレスｃｏｌａｄｄの７番地から８番地への遷移に応じて、ナンドゲートＮＤ１およびノアゲートＮＲ１から出力されるキック信号ＫＩＣＫ０およびＫＩＣＫ１がハイレベルへ遷移するため、昇圧系統Ｂ１に加えて、昇圧系統Ｂ０が活性化される。【選択図】図１
2008257783.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが直列接続された不揮発性記憶装置において、
複数の前記メモリセルに割付けられるアドレスの規則性が、シフトからミラーに変化する境界を一単位のメモリブロックとし、
その前記メモリブロック内の端から端へ選択メモリセルが移動する時、前記選択メモリセルの拡散層と前記選択メモリセルに隣接する少なくとも一つの非選択メモリセルの前記拡散層とを選択する選択トランジスタの駆動能力を可変する制御回路
を備える不揮発性記憶装置。
【請求項２】
前記選択トランジスタは、
前記選択メモリセルの第１拡散層と前記非選択メモリセルの前記第２拡散層とを選択するか、または、前記選択メモリセルの第２拡散層と前記非選択メモリセルの前記第１拡散層とを選択することを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記選択トランジスタは、前記第１拡散層または前記第２拡散層のうちバーストアクセス読み出し動作を行う際に注目される注目拡散層に接続される注目ビット線および前記注目ビット線に隣接する少なくとも一つの隣接注目ビット線を第１電位に接続し、前記注目拡散層と同一の前記メモリセルに存在し前記注目拡散層と対をなす非注目拡散層に接続される非注目ビット線を第２電位に接続することを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記制御回路は、所定アドレスを検知するデコーダを備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項５】
前記所定アドレスは、ＭＳＢであることを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項６】
前記所定アドレスは、メモリアドレスの展開がミラーで折り返すポイントであることを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項７】
前記制御回路は、
前記バーストアクセス読み出し動作中において主電源を供給する主電源回路と、
前記メモリブロック内の端から端へ前記選択メモリセルが移動する時の検知動作に応じて、前記主電源に加えて副電源を供給する副電源回路とを有する内部電源回路を備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項８】
前記主電源回路は、アドレス信号のＬＳＢに応じて互いに逆相で制御される複数のチャージポンプを備えることを特徴とする請求項７に記載の不揮発性記憶装置。
【請求項９】
前記副電源回路は、前記検知回路の検知動作に応じて制御されるチャージポンプを備えることを特徴とする請求項７に記載の不揮発性記憶装置。
【請求項１０】
前記選択トランジスタは、コラム選択スイッチであることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１１】
複数のメモリセルが直列接続された不揮発性記憶装置の制御方法において、
複数の前記メモリセルに割付けられるアドレスの規則性が、シフトからミラーに変化する境界を一単位のメモリブロックとし、
その前記メモリブロック内の端から端へ選択メモリセルが移動する時、前記選択メモリセルの拡散層と前記選択メモリセルに隣接する少なくとも一つの非選択メモリの前記拡散層とを選択する選択トランジスタの駆動能力を可変すること
を特徴とする不揮発性記憶装置の制御方法。
【請求項１２】
前記メモリセルは、第１および第２拡散層と、前記第１および第２拡散層に近接して電荷をトラップする第１および第２トラップ領域を有する絶縁性トラップ層とを備え、
隣り合う前記メモリセル間の前記第１および第２拡散層にビット線が共通接続され、
前記不揮発性記憶装置は、
前記第１拡散層または前記第２拡散層のうちバーストアクセス読み出し動作を行う際に注目される注目拡散層に接続される注目ビット線および前記注目ビット線に隣接する少なくとも一つの隣接注目ビット線を第１電位に接続し、前記注目拡散層と同一の前記メモリセルに存在し前記注目拡散層と対をなす非注目拡散層に接続される非注目ビット線を第２電位に接続するセレクタ回路と、
バーストアクセス読み出し動作中において、読み出しアクセスが、前記ブロックの一方の端部に位置する前記メモリセルから他方の端部に位置する前記メモリセルへ変化することを検知する検知回路と、
前記検知回路の検知結果に応じて、前記セレクタ回路への供給能力が増大される内部電源回路と
を備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１３】
直列接続された複数のメモリセルに割付けられるアドレスの規則性が、シフトからミラーに変化する境界を一単位としてなる複数のメモリブロックと、
前記メモリブロック内の端から端へ選択メモリセルが移動する時、前記選択メモリセルの拡散層と前記選択メモリセルに隣接する少なくとも一つの非選択メモリセルの前記拡散層とを選択する選択トランジスタの駆動能力を可変する制御回路と
を備える不揮発性記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性記憶装置、不揮発性記憶システムおよび不揮発性記憶装置の制御方法に関し、特に、絶縁性トラップ層を有するメモリセルからのデータ読み出し動作における、消費電流の低減やアクセス時間の短縮化に関するものである。
【背景技術】
【０００２】
特許文献１では、ミラービット（登録商標）アーキテクチャを用いたフラッシュメモリ装置について開示されている。ミラービットアーキテクチャでは、メモリセル１個当たりにつき２ビットを記憶可能である。メモリセルに関する読み出しのため、メモリセルに隣接した２本の列ラインと、当該列ラインの外側に位置する２本の補助的な列ラインが選択される。隣接した２本の列ラインの一方は接地され、他方は電圧源に接続され、メモリセルの基本検知電流を供給するため使用される。また２本の補助的な列ラインも接地または電圧源に接続され、誤差電流を減少させるために使用される。このように、列ラインの４列選択が行われる。このような列ラインの選択は、４列Ｙ方向デコーダの拡散ビットライン選択部および４列Ｙ方向デコーダのメタルビットライン選択部によって行われる。また列ラインの接続先は、ソースセレクタによって選択される。
【０００３】
隣接するメモリセルへ順次アクセス動作を行うバースト動作を行う際、列ラインの４列選択のアクセス方法を用いる場合には、新しくアクセスされたメモリセルのために１本の列ラインを新たに選択する必要があると共に、前のメモリセルと新しいメモリセルとで共通する列ラインの接続先を接地電位および電圧源間で切り替える必要がある。よって拡散ビットライン選択部およびメタルビットライン選択部では少なくとも１つのスイッチング素子を動作させる必要があり、また、ソースセレクタでは少なくとも１つのスイッチング素子を動作させる必要があるため、合計すると２つ以上のスイッチング素子を動作させる必要がある。
【０００４】
尚、上記の関連技術として特許文献２ないし８が開示されている。
【特許文献１】特表２００５−５３７５９７号公報
【特許文献２】特開平７−２５４２８８号公報
【特許文献３】特開２００３−２３３９９６号公報
【特許文献４】特開２００１−１４８１９２号公報
【特許文献５】特開平６−３３３３８９号公報
【特許文献６】特開２００３−７０７５号公報
【特許文献７】特開２０００−２２３６７３号公報
【特許文献８】特開平６−２８８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながらバースト動作では、例えば連続アクセス動作の単位であるブロックの一端に位置するメモリセルから他端に位置するメモリセルへアクセスする場合などの、不連続なアクセス動作が存在する。このとき４列選択のアクセス方法では、メモリセルに隣接した２本の列ラインを新たに選択するのみならず、２本の補助的な列ラインも新たに選択する必要がある。よって拡散ビットライン選択部、メタルビットライン選択部およびソースセレクタでは、少なくとも４つのスイッチング素子を動作させる必要がある。すると、連続アクセス時と不連続アクセス時とで、動作させるスイッチング素子の数に変化が生じる。これにより、変化するコラムアドレスに応じて、拡散ビットライン選択部、メタルビットライン選択部、ソースセレクタ等の回路の負荷容量が変化する。
【０００６】
よって従来は、最も負荷の多い不連続アクセス時の負荷容量を基準に、拡散ビットライン選択部などの各種回路を駆動していた。すると、負荷の少ない連続アクセス時の駆動能力は過剰となるため、消費電流の損失が発生するため問題である。また連続アクセス時においては、過剰ブーストされた電圧を更に所定電圧へレギュレートする必要が生じるため、レギュレート時間が増大し、アクセス時間が増大するため問題である。
【０００７】
本発明は前記背景技術に鑑みなされたものであり、メモリセルに関する読み出しのため、メモリセルに隣接した２本の列ラインと当該列ラインの外側に位置する多数本の補助的な列ラインが選択される多数列選択のアクセス方法によりバースト動作を行う際において、消費電流の低減やアクセス時間の短縮化を図ることが可能な不揮発性記憶装置、不揮発性記憶システムおよび不揮発性記憶装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するためになされた本発明の第１概念に係る不揮発性記憶装置は、複数のメモリセルが直列接続された不揮発性記憶装置において、複数のメモリセルに割付けられるアドレスの規則性が、シフトからミラーに変化する境界を一単位のメモリブロックとし、そのメモリブロック内の端から端へ選択メモリセルが移動する時、選択メモリセルの拡散層と選択メモリセルに隣接する少なくとも一つの非選択メモリセルの拡散層とを選択する選択トランジスタの駆動能力を可変する制御回路を備えることを特徴とする。
【０００９】
また本発明の第１概念に係る不揮発性記憶装置の制御方法は、複数のメモリセルが直列接続された不揮発性記憶装置の制御方法において、複数のメモリセルに割付けられるアドレスの規則性が、シフトからミラーに変化する境界を一単位のメモリブロックとし、そのメモリブロック内の端から端へ選択メモリセルが移動する時、選択メモリセルの拡散層と選択メモリセルに隣接する少なくとも一つの非選択メモリの拡散層とを選択する選択トランジスタの駆動能力を可変することを特徴とする。
【００１０】
また本発明の第１概念に係る不揮発性記憶システムは、直列接続された複数のメモリセルに割付けられるアドレスの規則性が、シフトからミラーに変化する境界を一単位としてなる複数のメモリブロックと、メモリブロック内の端から端へ選択メモリセルが移動する時、選択メモリセルの拡散層と選択メモリセルに隣接する少なくとも一つの非選択メモリセルの拡散層とを選択する選択トランジスタの駆動能力を可変する制御回路とを備えることを特徴とする。
【００１１】
本発明の第１概念に係る不揮発性記憶装置、不揮発性記憶システムおよび不揮発性記憶装置の制御方法では、メモリセルが直列接続されて形成されるブロックが複数備えられる。メモリセルは、メモリセル１個当たりにつき２ビットが記憶可能とされ、メモリセル１個当たりに２つのアドレスが割り当てられる。ブロックは複数のメモリセルに割付けられるアドレスの規則性が、シフトからミラーに変化する境界を一単位とする。そして、ブロックごとに隣接するメモリセルへ順次アクセスすることで、バーストアクセス読み出し動作が行われる。そしてバーストアクセス動作には、隣接するメモリセルへアクセスする連続したアクセス動作と、ブロックの一方の端部に位置するメモリセルから他方の端部に位置するメモリセルへアクセスする不連続のアクセス動作とがある。
【００１２】
選択トランジスタにより、選択メモリセルに隣接する少なくとも一つの非選択メモリの拡散層に、選択メモリセルの拡散層と同一バイアスがかけられる。これにより、選択メモリセルに隣接する少なくとも一つの非選択メモリの拡散層へも更にバイアスを与えることができるため、リーク電流の発生を抑え、選択メモリセルの電流検知を正しく行うことが可能となる。制御回路または選択トランジスタの駆動能力を可変するステップは、メモリブロック内の端から端へ選択メモリセルが移動する時、選択トランジスタの駆動能力を可変に制御する。
【００１３】
選択メモリセルに隣接する少なくとも一つの非選択メモリの拡散層に、選択メモリセルの拡散層と同一バイアスをかけるアクセス方法を用いて、隣接するメモリセルへ連続したアクセス動作を行うバースト動作を行うときは、新しくアクセスされたメモリセルのために拡散層を新たに選択する必要があると共に、前のメモリセルと新しいメモリセルとで共通する拡散層の接続先を接地電位および電圧源間で切り替える必要がある。よって少なくとも２つ以上の選択トランジスタを動作させる必要がある。
【００１４】
しかしながらバースト動作では、例えば連続アクセス動作の単位であるブロックの一端に位置するメモリセルから他端に位置するメモリセルへアクセスする場合などの、不連続なアクセス動作が存在する。このとき選択メモリセルに隣接する少なくとも一つの非選択メモリの拡散層に、選択メモリセルの拡散層と同一バイアスをかけるアクセス方法では、選択メモリセルの２つの拡散層のみならず、外側の非選択メモリセルの拡散層も新たに選択する必要が出てくる。よって少なくとも３つの選択トランジスタを動作させる必要がある。すなわち、連続アクセス時と不連続アクセス時とで、動作させる選択トランジスタの数に変化が生じる。すると、変化するコラムアドレスに応じて、選択トランジスタの負荷容量が変化する。
【００１５】
そこでメモリブロック内の端から端へ選択メモリセルが移動することに応じて、選択トランジスタの駆動能力を増大することで、選択トランジスタの負荷容量が小さい連続したアクセス動作時には、連続アクセスに応じた駆動能力を有し、選択トランジスタの負荷容量が大きい不連続のアクセス動作時には、負荷容量の増大値に合わせて駆動能力を増大することができる。よって、ブロック内の全てのメモリセルにアクセスする際において、それぞれ最適な昇圧ができる。これにより、過剰昇圧による消費電流の損失がないため、低消費電力化を図ることができる。また、過剰ブーストされた電圧を更に所定電圧へレギュレートする場合などの調整時間がないため、バーストアクセスの高速化を図ることができる。
【発明の効果】
【００１６】
本発明によれば、メモリセルに関する読み出しのため、メモリセルに隣接した２本のビットラインと当該ビットラインの外側に位置する多数本の補助的なビットラインが選択される多数列選択のアクセス方法によりバースト動作を行う際において、消費電流の低減や、アクセス時間の短縮化を図ることが可能な不揮発性記憶装置、不揮発性記憶システムおよび不揮発性記憶装置の制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の不揮発性記憶装置、不揮発性記憶システムおよび不揮発性記憶装置の制御方法について具体化した実施形態を、図１乃至図９に基づき図面を参照しつつ詳細に説明する。図１に、本発明に係る不揮発性記憶装置１の全体構成図を示す。不揮発性記憶装置１は、ブースタコントローラ回路１０、ブースタ回路２０、レベルシフト回路３０、Ｙデコーダ４０、本体回路５０を備える。
【００１８】
図２に、ブースタコントローラ回路１０の回路図を示す。ブースタコントローラ回路１０は、ＫＩＣＫ０コントローラ１１、ノアゲートＮＲ１およびＮＲ２、インバータＩＮＶ３ないしＩＮＶ５を備える。ＫＩＣＫ０コントローラ１１のナンドゲートＮＤ１には、コラムアドレスｃｏｌａｄｄ（０）ないし（２）が入力される。またナンドゲートＮＤ１には、コラムアドレスｃｏｌａｄｄ（３）が、インバータＩＮＶ１を介して入力される。ナンドゲートＮＤ１の出力は、キック信号ＫＩＣＫ０として出力される。
【００１９】
ノアゲートＮＲ１には、ブーストイネーブル信号ＢＥＮが、インバータＩＮＶ３を介して入力される。またノアゲートＮＲ１には、コラムアドレスｃｏｌａｄｄ（０）が、インバータＩＮＶ４およびＩＮＶ５を介して入力される。そしてノアゲートＮＲ１からはキック信号ＫＩＣＫ１が出力される。またノアゲートＮＲ２には、インバータＩＮＶ３で反転されたブーストイネーブル信号ＢＥＮと、インバータＩＮＶ４で反転されたコラムアドレスｃｏｌａｄｄ（０）が入力される。そしてノアゲートＮＲ２からはキック信号ＫＩＣＫ２が出力される。
【００２０】
図３に、内部電源回路であるブースタ回路２０の回路図を示す。ブースタ回路２０は、いわゆるキャパシタブースト方式である。ブースタ回路２０は、昇圧系統Ｂ０ないしＢ２を備え、それぞれキック信号ＫＩＣＫ０ないしＫＩＣＫ２が入力される。
【００２１】
昇圧系統Ｂ０を説明する。昇圧系統Ｂ０は、クロック生成部２１および３段の昇圧段ＢＳ１ないしＢＳ３を備える。キック信号ＫＩＣＫ０はクロック生成部２１に入力される。クロック生成部２１から出力されるクロック信号ＣＬＫ１ないしＣＬＫ３は、昇圧段ＢＳ１ないしＢＳ３に入力される。昇圧段ＢＳ１は、キャパシタＣ１ 、ノードＫ１およびＬ１ 、ｎＭＯＳトランジスタＮＵ１およびＮＬ１、ｐＭＯＳトランジスタＰＴ１を備える。キャパシタＣ１はノードＫ１とノードＬ１との間に接続されている。ｎＭＯＳトランジスタＮＵ１のゲート電極はクロック信号ＣＬＫ１の入力端子に接続され、一方の拡散層が電源電圧ＶＣＣの供給線に接続され、他方の拡散層がノードＬ１に接続されている。ｎＭＯＳトランジスタＮＬ１のゲート電極はクロック信号ＣＬＫ３の入力端子に接続され、一方の拡散層がノードＫ１に接続され、他方の拡散層が接地線に接続されている。また、ｐＭＯＳトランジスタＰＴ１のソース電極が電源電圧ＶＣＣの供給線に接続され、ドレイン電極がノードＫ１に接続され、ゲート電極がクロック信号ＣＬＫ２の入力端子に接続される。なお、昇圧段ＢＳ２およびＢＳ３も、昇圧段ＢＳ１と同様の構成を有するため、詳細な説明は省略する。
【００２２】
昇圧段ＢＳ１のノードＬ１がｐＭＯＳトランジスタＰＴ２を介して、昇圧段ＢＳ２のノードＫ２に接続される。また昇圧段ＢＳ２のノードＬ２がｐＭＯＳトランジスタＰＴ３を介して、昇圧段ＢＳ３のノードＫ３に接続される。なお昇圧系統Ｂ１、Ｂ２も、昇圧系統Ｂ０と同様の構成を有するため、詳細な説明は省略する。
【００２３】
スイッチ部２２のスイッチＳＷ０には昇圧系統Ｂ０の出力端子ＴＯＵＴ０が接続され、スイッチＳＷ１には昇圧系統Ｂ１の出力端子ＴＯＵＴ１およびＢ２の出力端子ＴＯＵＴ２が接続される。スイッチＳＷ０、ＳＷ１にはそれぞれキック信号ＫＩＣＫ０、ＫＩＣＫ１が入力される。スイッチＳＷ０、ＳＷ１の出力端子は共通接続され、ブーストレベルＢＬＶが出力される。
【００２４】
Ｙデコーダ４０（図１）には、コラムアドレスｃｏｌａｄｄ（０）ないし（３）が入力される。Ｙデコーダ４０からは、ＶＣＣ振幅レベルのデコード信号群ＤＳＬが出力され、レベルシフト回路３０に入力される。デコード信号群ＤＳＬは、例えば、信号ＳＥＣＹ（０）ないしＳＥＣＹ（７）、信号ＳＪ、ＳＬＪ、ＳＲＪ、ＤＪ、ＤＬＪ、ＤＲＪなどの各種信号からなる。後述するように、信号ＳＪ、ＳＬＪ、ＳＲＪは接地線ＡＲＶＳＳを選択してビットラインＭ３Ｊに接続する信号であり、信号ＤＪ、ＤＬＪ、ＤＲＪはデータ線ＤＡＴＡＢを選択してビットラインＭ３Ｊに接続する信号である。信号ＳＥＣＹ（０）ないしＳＥＣＹ（７）はローカルなビットラインＭ１をグローバルなビットラインＭ３へ選択接続する信号である。
【００２５】
レベルシフト回路３０は、Ｙデコーダ４０から出力されるデコード信号群ＤＳＬの各々の信号に対応して備えられる。またレベルシフト回路３０には、ブースタ回路２０から出力されるブーストレベルＢＬＶが入力される。レベルシフト回路３０からは、ブーストレベルＢＬＶの振幅にレベルシフトされたデコード信号群ＤＳが出力される。
【００２６】
本体回路５０を説明する。本体回路５０では、フラッシュセルのグループは、行（次元Ｘ）及び列（次元Ｙ）を有する矩形状アレイに配置される。１行の範囲内で、フラッシュセルのソース及びドレインが接続され、直列状チェインを形成する。共通ワードラインは行内の各ゲートに接続される。
【００２７】
図４に、本体回路５０内のフラッシュセルの直列状チェインの一部であるＩブロックＢＫＩないしＬブロックＢＫＬ、ローカルＹパスゲートＬＰＪおよびＬＰＫ、グローバルＹパスゲートＧＰＪおよびＧＰＫを抜き出した図を示す。フラッシュセルＣＪ０ないしＣＪ７によってＪブロックＢＫＪが構成され、フラッシュセルＣＫ０ないしＣＫ７によってＫブロックＢＫＫが構成される。またＪブロックＢＫＪに隣接してＩブロックＢＫＩが備えられ、ＫブロックＢＫＫに隣接してＬブロックＢＫＬが備えられる。
【００２８】
フラッシュセルは、絶縁性トラップ層がナイトライド等で構成されたＮＲＯＭであり、選択可能なソース及びドレインを備えた対称型トランジスタであるミラービット（登録商標）セルに基づいている。フラッシュセルでは、一旦電子が絶縁性トラップ層の一方側に備えられる第１トラップ領域に記憶されると、電子は第１トラップ領域に留まり続け、記憶素子の他方側へ備えられる第２トラップ領域へは移動しない。よって絶縁性トラップ層の第１または第２トラップ領域のいずれか一方側又は両側にビットが記憶可能であるように構成される。したがって、本実施例では、フラッシュセル一つ当たりに２ビットを記憶することができる。
【００２９】
フラッシュセルＣＪ０ないしＣＪ７によってＪブロックＢＫＪが構成され、フラッシュセルＣＫ０ないしＣＫ７によってＫブロックＢＫＫが構成される。またＪブロックＢＫＪに隣接してＩブロックＢＫＩが備えられ、ＫブロックＢＫＫに隣接してＬブロックＢＫＬが備えられる。ＪブロックＢＫＪの隣接したフラッシュセルの間の各ノードにメタル層であるビットラインＭ１Ｊ（０）ないしＭ１Ｊ（７）が接続され、ＫブロックＢＫＫの隣接したフラッシュセルの間の各ノードにビットラインＭ１Ｋ（０）ないしＭ１Ｋ（７）が接続される。またフラッシュセルのゲートは、共通ワードラインＷＬに接続される。そしてＪブロックＢＫＪ、ＫブロックＢＫＫの各８つのセルのフラッシュセルをそれぞれ１単位として、プログラム動作や読み出し動作等のアクセス動作が行なわれる。また各ブロックの境界は、パターン境界と呼ばれる。ＪブロックＢＫＪではフラッシュセルＣＪ０およびＣＪ７がパターン境界に存在し、ＫブロックＢＫＫではフラッシュセルＣＫ０およびＣＫ７がパターン境界に存在する。
【００３０】
ＪブロックＢＫＪについて説明する。ＪブロックＢＫＪに対応して、ローカルＹパスゲートＬＰＪとグローバルＹパスゲートＧＰＪとが備えられる。ローカルＹパスゲートＬＰＪとグローバルＹパスゲートＧＰＪとによって、検知動作のための列ラインを選択するために使用される４列Ｙ方向デコーダが構成される。ローカルＹパスゲートＬＰＪには、メタル層であるビットラインＭ３Ｊ（０）ないしＭ３Ｊ（３）が接続される。ローカルＹパスゲートＬＰＪには、信号ＳＥＣＹ（０）ないしＳＥＣＹ（７）が入力される。信号ＳＥＣＹ（０）ないしＳＥＣＹ（７）は、コラムアドレスｃｏｌａｄｄをデコードすることにより得られる信号である。
【００３１】
ビットラインＭ３Ｊ（０）は、トランジスタＱ２９およびＱ３１を介して、２本の切り替え式のビットラインＭ１Ｊ（０）およびＭ１Ｊ（４）に接続される。トランジスタＱ２９およびＱ３１には、信号ＳＥＣＹ（０）およびＳＥＣＹ（４）がそれぞれ入力される。ビットラインＭ１Ｊ（０）はフラッシュセルＣＪ０とＣＪ１とのドレイン・ソース間ノードに接続され、ビットラインＭ１Ｊ（４）はフラッシュセルＣＪ４とＣＪ５とのドレイン・ソース間ノードに接続される。以下同様にして、ビットラインＭ３Ｊ（１）はトランジスタＱ２１およびＱ２２を介してビットラインＭ１Ｊ（１）およびＭ１Ｊ（５）に接続され、ビットラインＭ３Ｊ（２）はトランジスタＱ３０およびＱ３２を介してビットラインＭ１Ｊ（２）およびＭ１Ｊ（６）に接続され、ビットラインＭ３Ｊ（３）はトランジスタＱ２３およびＱ２４を介してビットラインＭ１Ｊ（３）およびＭ１Ｊ（７）に接続される。これにより、信号ＳＥＣＹ（０）ないしＳＥＣＹ（７）のそれぞれによって、切り替え式のビットラインの一方が択一に選択された上で、ビットラインＭ３Ｊ（０）ないしＭ３Ｊ（３）へ接続される。
【００３２】
グローバルＹパスゲートＧＰＪは、ビットラインＭ３Ｊ（０）ないしＭ３Ｊ（３）のためのソースセレクタである。グローバルＹパスゲートＧＰＪは、ソースセレクタＳＳＪ（０）ないしＳＳＪ（３）を備える。ソースセレクタＳＳＪ（０）ないしＳＳＪ（３）は、ビットラインＭ３Ｊ（０）ないしＭ３Ｊ（３）の各々を、接地線ＡＲＶＳＳまたはデータ線ＤＡＴＡＢに接続する。これらはバーチャルグラウンド方式によるビラービットセルの選択技術である。
【００３３】
なお、ＫブロックＢＫＫが備えるローカルＹパスゲートＬＰＫおよびグローバルＹパスゲートＧＰＫの構成についても、ＪブロックＢＫＪが備えるローカルＹパスゲートＬＰＪおよびグローバルＹパスゲートＧＰＪと同様であるため、ここでは詳細な説明を省略する。
【００３４】
図５にＪブロックＢＫＪ、ローカルＹパスゲートＬＰＪ、グローバルＹパスゲートＧＰＪの詳細な回路図を示す。ＪブロックＢＫＪにおいて、８つのセルの不揮発性フラッシュセルの絶縁性トラップ層のうち、第１拡散層の近接領域である第１トラップ領域はアドレス８乃至１５で識別され、第２拡散層の近接領域である第２トラップ領域はアドレス０乃至７で識別されるものとする。例えばフラッシュセルＣＪ０はコラムアドレス０および８番地に対応し、フラッシュセルＣＪ１はコラムアドレス１および９番地に対応し、フラッシュセルＣＪ７はコラムアドレス７および１５番地に対応する。すなわち、これらのアドレス関係は絶縁性トラップ層を通じてミラービットのアドレス関係となっている。更に、フラッシュセルＣＪ０ないしＣＪ７によって構成されるＪブロックＢＫＪとフラッシュセルＣＩ０ないしＣＩ７によって構成されるＩブロックＢＫＩのアドレス関係は、それぞれミラーのアドレス関係となっている。フラッシュセルＣＪ０ないしＣＪ７によって構成されるＪブロックＢＫＪとフラッシュセルＣＫ０ないしＣＫ７によって構成されるＫブロックＢＫＫのアドレス関係は、それぞれミラーのアドレス関係となっている。
【００３５】
グローバルＹパスゲートＧＰＪを説明する。ソースセレクタＳＳＪ（０）は、トランジスタＱ５７ないしＱ６０を備える。トランジスタＱ５７ないしＱ６０のゲートには、それぞれ信号ＳＪ（０）、ＤＪ（０）、ＤＬＪ０、ＳＬＪ０が入力される。トランジスタＱ５７ないしＱ６０の一端は、ビットラインＭ３Ｊ（０）に共通接続される。またトランジスタＱ５７ないしＱ６０の他端は、それぞれ接地線ＡＲＶＳＳ（Ｊ）、データ線ＤＡＴＡＢ（Ｊ）、データ線ＤＡＴＡＢ（Ｉ）、接地線ＡＲＶＳＳ（Ｉ）に接続される。ここでデータ線ＤＡＴＡＢ（Ｊ）および接地線ＡＲＶＳＳ（Ｊ）は、ＪブロックＢＫＪ内のフラッシュセルＣＪ０ないしＣＪ７の１６ビットを読み出す際に用いられる。またデータ線ＤＡＴＡＢ（Ｉ）および接地線ＡＲＶＳＳ（Ｉ）は、ＪブロックＢＫＪに隣接するＩブロックＢＫＩ内のフラッシュセルＣＩ０ないしＣＩ７の１６ビットを読み出す際に用いられる。そして信号ＳＪ（０）はビットラインＭ３Ｊ（０）を接地線ＡＲＶＳＳ（Ｊ）に接続し、信号ＳＬＪ０はビットラインＭ３Ｊ（０）を接地線ＡＲＶＳＳ（Ｉ）に接続し、信号ＤＪ（０）はビットラインＭ３Ｊ（０）をデータ線ＤＡＴＡＢ（Ｊ）に接続し、信号ＤＬＪ０はビットラインＭ３Ｊ（０）をデータ線ＤＡＴＡＢ（Ｉ）に接続する。
【００３６】
以下同様に、ソースセレクタＳＳＪ（１）では、データ線ＤＡＴＡＢ（Ｊ）、接地線ＡＲＶＳＳ（Ｊ）のうちの一つが選択されてビットラインＭ３Ｊ（１）に接続される。またソースセレクタＳＳＪ（２）では、データ線ＤＡＴＡＢ（Ｊ）、データ線ＤＡＴＡＢ（Ｋ）、接地線ＡＲＶＳＳ（Ｊ）、接地線ＡＲＶＳＳ（Ｋ）のうちの一つが選択されてビットラインＭ３Ｊ（２）に接続される。またソースセレクタＳＳＪ（３）では、データ線ＤＡＴＡＢ（Ｊ）、データ線ＤＡＴＡＢ（Ｋ）、接地線ＡＲＶＳＳ（Ｊ）、接地線ＡＲＶＳＳ（Ｋ）のうちの一つが選択されてビットラインＭ３Ｊ（３）に接続される。ここでデータ線ＤＡＴＡＢ（Ｋ）および接地線ＡＲＶＳＳ（Ｋ）は、ＫブロックＢＫＫ内のフラッシュセルＣＫ０ないしＣＫ７の１６ビットを読み出す際に用いられる。
【００３７】
なお、ＫブロックＢＫＫのローカルＹパスゲートＬＰＫおよびグローバルＹパスゲートＧＰＫの構成については、ＪブロックＢＫＪのローカルＹパスゲートＬＰＪおよびグローバルＹパスゲートＧＰＪと同様であるため、ここでは詳細な説明は省略する。
【００３８】
不揮発性記憶装置１の動作を説明する。不揮発性記憶装置１において、ビットラインＭ１は、読み出されるフラッシュセルに応じて、ソース又はドレインのいずれかとしての役目を果たし得る。このとき、共通ワードラインＷＬ上のフラッシュセルの間の相互作用を最小限に抑え、隣りのフラッシュセルトランジスタを経由してリーク電流が発生するのを防止するため、アクセス対象のフラッシュセルの拡散層と、その外側の拡散層に同一バイアスをかけるアクセス方式が用いられる。これにより、リーク電流が多い場合、隣接ビット線へも更にバイアスを与えることで、注目ビット線の電流検知を正しく行うことができる。
【００３９】
図６を用いて、コラムアドレスｃｏｌａｄｄが６番地の場合の動作を説明する。この場合、ＪブロックＢＫＪではフラッシュセルＣＪ６がアクセス対象となる（図６矢印Ａ１１）。フラッシュセルＣＪ６は、ＪブロックＢＫＪのパターン境界にはかからないセルである。
【００４０】
図２、図３の回路図、および図７のタイミングチャートを用いて、ブースタコントローラ回路１０の動作を説明する。不揮発性記憶装置１の動作時においては、ブーストイネーブル信号ＢＥＮはハイレベルに維持される。よってノアゲートＮＲ１およびＮＲ２（図２）が活性化される。６番地を示すコラムアドレスｃｏｌａｄｄ＝６（ｃｏｌａｄｄ（０）、（３）＝ロー、ｃｏｌａｄｄ（１）、（２）＝ハイ）が、ブースタコントローラ回路１０に入力されると、最下位のコラムアドレスｃｏｌａｄｄ（０）がローレベルであるため、ノアゲートＮＲ１から出力されるキック信号ＫＩＣＫ１がローレベルからハイレベルへ遷移する。（図７、矢印Ａ１）。また６番地を示すコラムアドレスがナンドゲートＮＤ１に入力されると、キック信号ＫＩＣＫ０がハイレベルに維持される（図７、矢印Ａ１）。
【００４１】
キック信号ＫＩＣＫ１のハイレベルへの遷移に応じて、昇圧系統Ｂ１（図３）の回路が活性化され、昇圧系統Ｂ１のクロック生成部２１ではクロック信号ＣＬＫ１ないしＣＬＫ３が生成される。クロック信号ＣＬＫ１ないしＣＬＫ３がハイレベルに保持されているとき、各昇圧段ＢＳ１ないしＢＳ３にあるキャパシタＣ１ないしＣ３が、電源電圧ＶＣＣレベルに充電される。次に、クロック信号ＣＬＫ１ないしＣＬＫ３がハイレベルからローレベルへ遷移すると、それぞれ電源電圧ＶＣＣレベルに充電されたキャパシタＣ１ないしＣ３が、１段目のノードＫ１と昇圧系統Ｂ１の出力端子ＴＯＵＴ１との間に直列に接続され、電源電圧を（昇圧段数＋１）倍した電圧が最終段のキャパシタＣ３の一端に得られる。またスイッチ部２２のスイッチＳＷ１では、ハイレベルのキック信号ＫＩＣＫ１に応じて、出力端子ＴＯＵＴ１が選択される。よって昇圧系統Ｂ１で昇圧された電荷が、スイッチ部２２を経由してブーストレベルＢＬＶとして出力される。
【００４２】
ブーストレベルＢＬＶは、レベルシフト回路３０（図１）へ入力される。レベルシフト回路３０は、Ｙデコーダ４０から出力されるＶＣＣ振幅レベルの低電圧のデコード信号群ＤＳＬを、ブーストレベルＢＬＶ振幅のデコード信号群ＤＳにレベルシフトした上で、本体回路５０へ供給する。
【００４３】
次に、ローカルＹパスゲートＬＰＪにおける動作を説明する。ローカルＹパスゲートＬＰＪでは、信号ＳＥＣＹ（４）（５）（６）（７）がハイレベルとなり、図６に示す丸印のように、トランジスタＱ３１、Ｑ２２、Ｑ３２、Ｑ２４が導通する。これにより、フラッシュセルＣＪ６に関する読み出し動作のため、フラッシュセルＣＪ６に隣接した２本のビットラインＭ１Ｊ（５）およびＭ１Ｊ（６）と、その外側に位置するビットラインＭ１Ｊ（４）およびＭ１Ｊ（７）が選択される。ビットラインＭ１Ｊ（５）およびＭ１Ｊ（６）はフラッシュセルＣＪ６の基本検知電流を供給するため使用され、Ｍ１Ｊ（４）およびＭ１Ｊ（７）はリーク電流を抑えて注目ビット線の電流検知を正しく行うために使用される。これにより、ローカルＹパスゲートＬＰＪでのトランジスタの駆動個数は４個である（図１０）。
【００４４】
また、グローバルＹパスゲートＧＰＪにおける動作を説明する。グローバルＹパスゲートＧＰＪのソースセレクタＳＳＪ（０）ないしＳＳＪ（３）には、ハイレベルの信号ＳＪ（０）、ＳＪ（１）、ＤＪ（２）、ＤＪ（３）が各々入力される。よって図６に示す丸印のように、トランジスタＱ５７、Ｑ６１、Ｑ６４、Ｑ６８が各々導通する。
【００４５】
すると、読み出し対象であるフラッシュセルＣＪ６の第２拡散層に接続されるビットラインＭ１Ｊ（５）が、ビットラインＭ３Ｊ（１）およびトランジスタＱ６１を介して接地線ＡＲＶＳＳ（Ｊ）に接続される。またフラッシュセルＣＪ６の第１拡散層に接続されるビットラインＭ１Ｊ（６）が、ビットラインＭ３Ｊ（２）およびトランジスタＱ６４を介してデータ線ＤＡＴＡＢ（Ｊ）に接続される。またフラッシュセルＣＪ６に隣接するフラッシュセルＣＪ５の第２拡散層に接続されるビットラインＭ１Ｊ（４）が、ビットラインＭ３Ｊ（０）およびトランジスタＱ５７を介して接地線ＡＲＶＳＳ（Ｊ）に接続される。またフラッシュセルＣＪ６に隣接するフラッシュセルＣＪ７の第１拡散層に接続されるビットラインＭ１Ｊ（７）が、ビットラインＭ３Ｊ（３）およびトランジスタＱ６８を介してデータ線ＤＡＴＡＢ（Ｊ）に接続される。これにより、アクセス対象のフラッシュセルＣＪ６の拡散層と、その外側の拡散層に同一バイアスをかけるアクセス方式が実行される。これによりグローバルＹパスゲートＧＰＪのトランジスタ駆動個数は、４個である（図１０）。
【００４６】
以上よりコラムアドレスｃｏｌａｄｄが６番地のとき、ローカルＹパスゲートＬＰＪおよびグローバルＹパスゲートＧＰＪでのトランジスタの駆動数は、合計８つとなる。なお、ＫブロックＢＫＫ側のローカルＹパスゲートＬＰＫおよびグローバルＹパスゲートＧＰＫでのトランジスタの駆動数も、ＪブロックＢＫＪと同様に８つであるため、ここでは詳細な説明は省略する。
【００４７】
次に図８を用いて、コラムアドレスｃｏｌａｄｄが６番地から７番地へ遷移した場合を説明する。この場合、ＪブロックＢＫＪではフラッシュセルＣＪ７がアクセス対象となる（図８矢印Ａ１２）。フラッシュセルＣＪ７は、ＪブロックＢＫＪのパターン境界に存在するセルである。
【００４８】
７番地を示すコラムアドレスｃｏｌａｄｄ（ｃｏｌａｄｄ（０）（１）（２）＝ハイ、（３）＝ロー）が、ブースタコントローラ回路１０に入力されると、最下位のコラムアドレスｃｏｌａｄｄ（０）がハイレベルであるため、ノアゲートＮＲ２から出力されるキック信号ＫＩＣＫ２がローレベルからハイレベルへ遷移し、ノアゲートＮＲ１から出力されるキック信号ＫＩＣＫ１がハイレベルからローレベルへ遷移する（図７、矢印Ａ２）。また７番地を示すコラムアドレスがナンドゲートＮＤ１に入力されると、キック信号ＫＩＣＫ０がローレベルへ遷移する（図７、矢印Ａ２）。
【００４９】
キック信号ＫＩＣＫ２のハイレベルへの遷移に応じて、昇圧系統Ｂ２（図３）の回路が活性化され、昇圧系統Ｂ２からは昇圧された電圧が出力される。またスイッチ部２２のスイッチＳＷ１では、ローレベルのキック信号ＫＩＣＫ２に応じて、出力端子ＴＯＵＴ２が選択される。よって昇圧系統Ｂ２で昇圧された電荷が、スイッチ部２２を経由してブーストレベルＢＬＶとして出力される。ブーストレベルＢＬＶはレベルシフト回路３０（図１）へ入力され、レベルシフト回路３０からはブーストレベルＢＬＶ振幅にレベルシフトされたデコード信号群ＤＳが出力される。
【００５０】
またローカルＹパスゲートＬＰＪにおける動作を説明する。ローカルＹパスゲートＬＰＪでは、コラムアドレスｃｏｌａｄｄが６番地から７番地へ遷移する場合、ＳＥＣＹ（４）に代えてＳＥＣＹ（０）がハイレベルとなる。よって図８に示すハッチングのように、トランジスタＱ３１に代えてＱ２９が導通する。すなわち、ローカルＹパスゲートＬＰＪでのトランジスタのうちの１つのトランジスタが切り替えられる。また同様に、ＫブロックＢＫＫ側のローカルＹパスゲートＬＰＫにおいても、図８に示すハッチングのように、トランジスタＱ３３が導通するように切り替えが行われる。これにより、ローカルＹパスゲートＬＰＪでのトランジスタの駆動個数は４個である（図１０）。
【００５１】
次に、グローバルＹパスゲートＧＰＪにおける動作を説明する。グローバルＹパスゲートＧＰＪのソースセレクタＳＳＪ（０）ないしＳＳＪ（３）には、ハイレベルの信号ＳＬＪ０、ＳＪ（１）、ＳＪ（２）、ＤＪ（３）が各々入力される。よって図８に示すハッチングのように、トランジスタＱ５７に代えてＱ６０が導通し、トランジスタＱ６４に代えてＱ６３が導通する。すなわち、グローバルＹパスゲートＧＰＪのトランジスタのうちの２つのトランジスタが切り替えられる。また同様に、ＫブロックＢＫＫ側のグローバルＹパスゲートＧＰＫのソースセレクタＳＳＫ（０）には、ハイレベルの信号ＤＬＫ０が入力される。よって図８に示すハッチングのように、トランジスタＱ７２に代えてＱ７３が導通する。これによりグローバルＹパスゲートＧＰＪのトランジスタ駆動個数は、４個である（図１０）。
【００５２】
すると、読み出し対象であるフラッシュセルＣＪ７の第２拡散層に接続されるビットラインＭ１Ｊ（６）が、ビットラインＭ３Ｊ（２）およびトランジスタＱ６３を介して接地線ＡＲＶＳＳ（Ｊ）に接続される。またフラッシュセルＣＪ７の第１拡散層に接続されるビットラインＭ１Ｊ（７）が、ビットラインＭ３Ｊ（３）およびトランジスタＱ６８を介してデータ線ＤＡＴＡＢ（Ｊ）に接続される。またフラッシュセルＣＪ７に隣接するフラッシュセルＣＪ６の第２拡散層に接続されるビットラインＭ１Ｊ（５）が、ビットラインＭ３Ｊ（１）およびトランジスタＱ６１を介して接地線ＡＲＶＳＳ（Ｊ）に接続される。またフラッシュセルＣＪ７に隣接するフラッシュセルＣＫ０の第１拡散層に接続されるビットラインＭ１Ｋ（０）が、ビットラインＭ３Ｋ（０）およびトランジスタＱ７３を介してデータ線ＤＡＴＡＢ（Ｊ）に接続される。
【００５３】
このとき、ＪブロックＢＫＪに属するフラッシュセルＣＪ７の読み出しに際し、隣接するＫブロックＢＫＫのローカルＹパスゲートＬＰＫおよびグローバルＹパスゲートＧＰＫを使用している。すなわち、ＪブロックＢＫＪのパターン境界近傍に位置しないフラッシュセルＣＪ２ないしＣＪ６へは、自ブロックのローカルＹパスゲートＬＰＪおよびグローバルＹパスゲートＧＰＪのみの使用でアクセスすることができる。しかしＪブロックＢＫＪのパターン境界近傍に位置するフラッシュセルＣＪ０、ＣＪ１、ＣＪ７へは、隣接するブロックのローカルＹパスゲートおよびグローバルＹパスゲートを使用してアクセスしている。
【００５４】
ここで、ＪブロックＢＫＪのパターン境界近傍に位置するフラッシュセルＣＪ０、ＣＪ１、ＣＪ７へ対してもローカルＹパスゲートＬＰＪおよびグローバルＹパスゲートＧＰＪのみの使用でアクセスする構成とすると、フラッシュセルＣＪ０、ＣＪ１、ＣＪ７へのアクセス時にのみ使用される冗長なパスゲートが必要とされる。そこで, パターン境界近傍に位置するフラッシュセルＣＪ０、ＣＪ１、ＣＪ７へのアクセス時には、隣接ブロックのローカルＹパスゲートおよびグローバルＹパスゲートを利用する構成とすることで、冗長なパスゲートを省略することが可能となる。これにより、パスゲート個数を少なくして集積度を上げながら、アクセス対象のフラッシュセルの外側の拡散層に同一バイアスをかけるアクセス方式を用いることが可能となる。
【００５５】
以上よりコラムアドレスｃｏｌａｄｄが６番地から７番地に遷移するとき、ローカルＹパスゲートＬＰＪおよびグローバルＹパスゲートＧＰＪで切り替え動作が行われるトランジスタの合計数は、トランジスタＱ２９、Ｑ６０、Ｑ６３の３つとなる。なお、ＫブロックＢＫＫ側のローカルＹパスゲートＬＰＫおよびグローバルＹパスゲートＧＰＫにおいてコラムアドレスｃｏｌａｄｄが６番地から７番地に変わるときのトランジスタの切り替え数も、ＪブロックＢＫＪと同様に３つであるため、ここでは詳細な説明は省略する。
【００５６】
次に図９を用いて、コラムアドレスｃｏｌａｄｄが７番地から８番地へ遷移した場合の動作を説明する。この場合ＪブロックＢＫＪでは、アクセス対象となるセルが、ＪブロックＢＫＪの右端に存在するフラッシュセルＣＪ７から、左端に存在するフラッシュセルＣＪ０へ変更される（図９矢印Ａ１３）。すなわち、不連続なアクセス動作となる。
【００５７】
８番地を示すコラムアドレスｃｏｌａｄｄ＝８（ｃｏｌａｄｄ（０）ないし（２）＝ロー、ｃｏｌａｄｄ（３）＝ハイ）が、ブースタコントローラ回路１０に入力されると、最下位のコラムアドレスｃｏｌａｄｄ（０）がローレベルであるため、ノアゲートＮＲ１から出力されるキック信号ＫＩＣＫ１がローレベルからハイレベルへ遷移し、ノアゲートＮＲ２から出力されるキック信号ＫＩＣＫ２がハイレベルからローレベルへ遷移する（図７、矢印Ａ３）。また８番地を示すコラムアドレスがナンドゲートＮＤ１に入力されると、キック信号ＫＩＣＫ０がローレベルからハイレベルへ遷移する（図７、矢印Ａ３）。つまり、コラムアドレスｃｏｌａｄｄが７番地から８番地へ遷移する際に、キック信号ＫＩＣＫ０およびＫＩＣＫ１が共にハイレベルへ遷移する。
【００５８】
キック信号ＫＩＣＫ０およびＫＩＣＫ１のハイレベルへの遷移に応じて、昇圧系統Ｂ０およびＢ１の回路（図３）が共に活性化され、昇圧系統Ｂ０およびＢ１からは昇圧された電圧が出力される。またスイッチ部２２において、スイッチＳＷ０ではハイレベルのキック信号ＫＩＣＫ０に応じて出力端子ＴＯＵＴ０が選択され、スイッチＳＷ１ではハイレベルのキック信号ＫＩＣＫ１に応じて出力端子ＴＯＵＴ１が選択される。よって昇圧系統Ｂ０およびＢ１が並列接続され、昇圧された電圧がスイッチ部２２を経由してブーストレベルＢＬＶとして出力される。ブーストレベルＢＬＶは、レベルシフト回路３０（図１）へ入力され、レベルシフト回路３０からはブーストレベルＢＬＶ振幅にレベルシフトされたデコード信号群ＤＳが出力される。
【００５９】
すなわち本実施形態では、コラムアドレスｃｏｌａｄｄの７番地から８番地への遷移に応じて、昇圧系統Ｂ１の活性化に加えて、昇圧系統Ｂ０が活性化される。それ以外の番地同士の遷移では、昇圧系統Ｂ１およびＢ２が交互に活性化され、昇圧系統Ｂ０は活性化されない。よってコラムアドレスｃｏｌａｄｄの７番地から８番地への遷移の際にのみ、負荷回路への電流駆動能力が大きくされる。
【００６０】
また、ローカルＹパスゲートＬＰＪにおける動作を説明する。ローカルＹパスゲートＬＰＪでは、コラムアドレスｃｏｌａｄｄが７番地から８番地へ遷移する場合、ＳＥＣＹ（５）に代えてＳＥＣＹ（１）がハイレベルとなる。よって図９に示すハッチングのように、トランジスタＱ２２に代えてＱ２１が導通する。これにより、ローカルＹパスゲートＬＰＪでのトランジスタの駆動個数は４個である。すなわち、ローカルＹパスゲートＬＰＪでのトランジスタのうちの１つのトランジスタが切り替えられる（図１０）。
【００６１】
次に、グローバルＹパスゲートＧＰＪにおける動作を説明する。グローバルＹパスゲートＧＰＪのソースセレクタＳＳＪ（０）ないしＳＳＪ（３）には、ハイレベルの信号ＳＪ（０）、ＳＪ（１）、ＳＲＪ（２）、ＳＲＪ（３）が各々入力される。よって図９に示すハッチングのように、トランジスタＱ６０に代えてＱ５７が導通し、トランジスタＱ６３に代えてＱ６６が導通し、トランジスタＱ６８に代えてＱ７０が導通する。これによりグローバルＹパスゲートＧＰＪのトランジスタ駆動個数は、４個である。すなわち、グローバルＹパスゲートＧＰＪでのトランジスタのうちの３つのトランジスタが切り替えられる（図１０）。
【００６２】
また同様に、ＩブロックＢＫＩ用のグローバルＹパスゲートＧＰＩのソースセレクタＳＳＩ（２）およびＳＳＩ（３）では、ハイレベルの信号ＤＲＩ（２）およびＤＲＩ（３）が各々入力される。よって図９に示すハッチングのように、トランジスタＱ５１およびＱ５５が導通する。
【００６３】
すると、読み出し対象であるフラッシュセルＣＪ０の第２拡散層に接続されるビットラインＭ１Ｊ（０）が、ビットラインＭ３Ｊ（０）およびトランジスタＱ５７を介して接地線ＡＲＶＳＳ（Ｊ）に接続される。またフラッシュセルＣＪ０の第１拡散層に接続されるビットラインＭ１Ｉ（７）が、ビットラインＭ３Ｉ（３）およびトランジスタＱ５５を介してデータ線ＤＡＴＡＢ（Ｊ）に接続される。またフラッシュセルＣＪ１の第２拡散層に接続されるビットラインＭ１Ｊ（１）が、ビットラインＭ３Ｊ（１）およびトランジスタＱ６１を介して接地線ＡＲＶＳＳ（Ｊ）に接続される。またフラッシュセルＣＩ７の第１拡散層に接続されるビットラインＭ１Ｉ（６）が、ビットラインＭ３Ｉ（２）およびトランジスタＱ５１を介してデータ線ＤＡＴＡＢ（Ｊ）に接続される。
【００６４】
このとき、ＪブロックＢＫＪのパターン境界近傍に位置するフラッシュセルＣＪ０の読み出しに際し、隣接するＩブロックＢＫＩのローカルＹパスゲートＬＰＩ、およびグローバルＹパスゲートＧＰＩのソースセレクタＳＳＩ（２）、ＳＳＩ（３）を使用している。これにより、パスゲート個数を少なくして集積度を上げながら、アクセス対象のフラッシュセルの外側の拡散層に同一バイアスをかけるアクセス方式を用いることが可能となる。
【００６５】
なお同様にして、ＫブロックＢＫＫのパターン境界近傍に位置するフラッシュセルＣＫ０の読み出しに際しても、隣接するＪブロックＢＫＪのローカルＹパスゲートＬＰＪ、およびグローバルＹパスゲートＧＰＪのソースセレクタＳＳＪ（２）、ＳＳＪ（３）を使用している。これにより、ＫブロックＢＫＫにおいても冗長なパスゲートを省略することが可能となる。
【００６６】
以上よりコラムアドレスｃｏｌａｄｄが７番地から８番地に遷移するとき、ローカルＹパスゲートＬＰＪおよびグローバルＹパスゲートＧＰＪにおいて、切り替え動作が行われるトランジスタの合計数は、トランジスタＱ２１、Ｑ５７、Ｑ６６、Ｑ７０の４つとなる。するとコラムアドレスｃｏｌａｄｄが７番地から８番地に遷移する場合には、それ以外の番地同士の遷移時に比して、切り替え動作が行われるトランジスタ数が１つ多くなる。すなわち図１０に示すように、負荷増分が１個増える。
【００６７】
切り替え動作が行われるトランジスタ数が、コラムアドレスｃｏｌａｄｄによって異なる理由を説明する。バースト動作を行うときは、隣接するフラッシュセルへ順次アクセスする連続アクセス動作と、ブロックの一端に位置するフラッシュセルから他端に位置するフラッシュセルへアクセスする場合などの不連続アクセス動作とが存在する。そしてアクセス対象のフラッシュセルの拡散層とその外側の拡散層に同一バイアスをかける４列選択のアクセス方法を用いて、連続アクセス動作を行うときは、新しくアクセスされたフラッシュセルのために１本のビットラインを新たに選択する必要があると共に、前のフラッシュセルと新しいフラッシュセルとで共通するビットラインの接続先をデータ線ＤＡＴＡＢおよび接地線ＡＲＶＳＳ間で切り替える必要がある。よってローカルＹパスゲートでは１つのトランジスタを動作させる必要があり、また、グローバルＹパスゲートでは２つのトランジスタを動作させる必要があるため、合計すると３つのトランジスタを動作させる必要がある。
【００６８】
しかしながら多数列選択のアクセス方法を用いて、不連続アクセス動作を行うときは、パターン境界近傍に位置するフラッシュセルＣＪ０とＣＪ７がミラーのアドレス関係によってビットラインの接続先をデータ線ＤＡＴＡＢおよび接地線ＡＲＶＳＳ間で切り替える必要があることにより、ローカルＹパスゲートおよびグローバルＹパスゲートでは、少なくとも４つのトランジスタを動作させる必要がある。すなわち、連続アクセス時と不連続アクセス時とで、動作させるトランジスタの数に変化が生じる。そして不連続アクセスは、物理アドレスの不連続性によって発生するため、コラムアドレスｃｏｌａｄｄの所定の遷移に応じて発生する。すると、変化するコラムアドレスｃｏｌａｄｄに応じて、ローカルＹパスゲートおよびグローバルＹパスゲートの負荷容量が変化する。これらの特徴を示したのが、図１０である。
【００６９】
そこでブースタコントローラ回路１０の検知結果に応じて、ローカルＹパスゲートおよびグローバルＹパスゲートの駆動能力を増大するブースタ回路２０を備えることにより、ローカルＹパスゲートおよびグローバルＹパスゲートの負荷容量が小さい連続したアクセス動作時には連続アクセスに応じた駆動能力を有し、ローカルＹパスゲートおよびグローバルＹパスゲートの負荷容量が大きい不連続のアクセス動作時には負荷容量の増大値に合わせて駆動能力を増大することができる。
【００７０】
以上の説明から明らかなように、本実施形態によれば、コラムアドレスｃｏｌａｄｄに応じて変化するローカルＹパスゲートおよびグローバルＹパスゲートの負荷容量に対応して、ブースタ回路の駆動能力を増減することができる。これにより、過剰昇圧による消費電流の損失がないため、低消費電力化を図ることができる。また、過剰ブーストされた電圧を更に所定電圧へレギュレートする場合などの調整時間がないため、バーストアクセスの高速化を図ることができる。
【００７１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では、アクセス対象のフラッシュセルの拡散層とその外側の拡散層に同一バイアスをかける４列選択のアクセス方法について説明したが、この形態に限られない。例えばアクセス対象のフラッシュセルの注目拡散層とその外側の隣接注目拡散層のみに同一バイアスをかける３列選択のアクセス方法も可能である。また、補助的なビットラインを４本用いて、６列選択のアクセス方法を実行し、さらにリーク電流の発生を抑えることも可能である。
【００７２】
この場合、ＪブロックＢＫＪのパターン境界近傍に位置するフラッシュセルＣＪ０、ＣＪ１、ＣＪ２、ＣＪ６、ＣＪ７へのアクセス時には、隣接ブロックのローカルＹパスゲートおよびグローバルＹパスゲートを利用する構成とすることで、冗長なパスゲートを省略することが可能となる。そして本発明特有の効果である、Ｙパスゲートの負荷容量の変化に対応してブースタ回路の駆動能力を増減することができることは言うまでもない。
【００７３】
なお、ブースタコントローラ回路１０およびブースタ回路２０は制御回路の一例、ローカルＹパスゲートＬＰＩないしＬＰＬおよびグローバルＹパスゲートＧＰＩないしＧＰＬはセレクタ回路の一例、ナンドゲートＮＤ１は検知回路の一例、ブースタ回路２０は内部電源回路の一例、昇圧系統Ｂ１およびＢ２は主電源回路の一例、昇圧系統Ｂ０は副電源回路のそれぞれ一例である。
【図面の簡単な説明】
【００７４】
【図１】不揮発性記憶装置１の全体構成図である。
【図２】ブースタコントローラ回路１０の回路図である。
【図３】ブースタ回路２０の回路図である。
【図４】本体回路５０の一部拡大図である。
【図５】ＪブロックＢＫＪ、ローカルＹパスゲートＬＰＪ、グローバルＹパスゲートＧＰＪの回路図である。
【図６】コラムアドレスｃｏｌａｄｄが６番地の場合の動作を示す図である。
【図７】ブースタコントローラ回路１０のタイミングチャートである。
【図８】コラムアドレスｃｏｌａｄｄが６番地から７番地へ遷移した場合の動作を示す図である。
【図９】コラムアドレスｃｏｌａｄｄが７番地から８番地へ遷移した場合の動作を示す図である。
【図１０】コラムアドレスｃｏｌａｄｄの所定の遷移に応じて動作させるトランジスタの数の変化を示す表である。
【符号の説明】
【００７５】
１０  ブースタコントローラ回路
１１  ＫＩＣＫ０コントローラ
４０  Ｙデコーダ
５０  本体回路
ＡＲＶＳＳ  接地線
Ｂ０ないしＢ２  昇圧系統
ＢＫＩないしＢＫＬ  ＩブロックないしＬブロック
ＢＬＶ  ブーストレベル
ＣＩ０ないしＣＫ７  フラッシュセル
ＤＡＴＡＢ  データ線
ＧＰＩないしＧＰＬ  グローバルＹパスゲート
ＬＰＩないしＬＰＬ  ローカルＹパスゲート
ＫＩＣＫ０ないしＫＩＣＫ２  キック信号
Ｍ１ＩないしＭ１Ｋ  ビットライン
Ｍ３ＩないしＭ３Ｋ  ビットライン
ＮＤ１  ナンドゲート
ＷＬ  共通ワードライン
ｃｏｌａｄｄ  コラムアドレス
【図１】
2008257783.tif 000003
【図２】
2008257783.tif 000004
【図３】
2008257783.tif 000005
【図４】
2008257783.tif 000006
【図５】
2008257783.tif 000007
【図６】
2008257783.tif 000008
【図７】
2008257783.tif 000009
【図８】
2008257783.tif 000010
【図９】
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【図１０】
2008257783.tif 000012