(57)【要約】【課題】位相ロック回路において、電圧制御発振回路や分周回路の性能が設計時よりばらついた場合であっても、電圧制御発振回路が出力する高速クロックを分周回路で良好に分周できるようにして、不良品を低減する。【解決手段】第１の分周回路４に加えて、この分周回路４よりも動作速度の遅い第２の分周回路５を備える。前記２つの分周回路４、５で分周されたクロックの周波数同士を周波数比較回路６で比較し、第２の分周回路５の分周クロックの周波数よりも第１の分周回路４の分周クロックの周波数の方が速い場合には、ＶＣＯ発振抑制回路７が電圧制御発振回路３出力クロックＦｏｕｔの発振周波数を抑制する。【選択図】図２
2008306557.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力クロックの位相差を検出して位相差信号を出力する位相比較回路と、
前記位相比較回路の位相差信号をアナログ電圧に変換して出力するループフィルタ回路と、
前記ループフィルタのアナログ電圧信号をクロックに変換して出力する電圧制御発振回路と、
前記電圧制御発振回路から出力されたクロックの周波数を分周する第１の分周回路とを備え、
第１の分周回路の出力クロックと参照クロックとが前記位相比較回路に前記２つの入力クロックとして入力され、前記電圧制御発振回路の出力クロックが外部出力される位相ロック回路において、
前記電圧制御発振回路から出力されたクロックの周波数を前記第１の分周回路よりも遅い動作速度で分周する第２の分周回路と、
前記第１の分周回路及び第２の分周回路からのクロックの周波数同士を比較する周波数比較回路と、
前記周波数比較回路の比較結果を受け、前記第２の分周回路の出力クロックよりも前記第１の分周回路の出力クロックの方が周波数が速いとき、前記電圧制御発振回路の発振周波数を抑制するＶＣＯ発振抑制手段とを備えた
ことを特徴とする位相ロック回路。
【請求項２】
前記請求項１記載の位相ロック回路において、
前記第１の分周回路は、第１の電源と第２の電源の間に挿入され、前記第１の電源と前記第２の電源との電圧差の振幅で動作し、
前記第２の分周回路は、前記第１の電源と第２の電源との間に、電圧発生回路と分周回路とが直列に挿入されて構成される
ことを特徴とする位相ロック回路。
【請求項３】
前記請求項２記載の位相ロック回路において、
前記電圧発生回路は、ダイオードである
ことを特徴とする位相ロック回路。
【請求項４】
前記請求項２記載の位相ロック回路において、
前記電圧発生回路は、抵抗である
ことを特徴とする位相ロック回路。
【請求項５】
前記請求項２記載の位相ロック回路において、
前記電圧発生回路は、電流源である
ことを特徴とする位相ロック回路。
【請求項６】
前記請求項１記載の位相ロック回路において、
前記第２の分周回路は、前記第１の分周回路よりも分周回路を構成するトランジスタの閾値電圧が高い
ことを特徴とする位相ロック回路。
【請求項７】
前記請求項１記載の位相ロック回路において、
前記第２の分周回路は、前記第１の分周回路よりも分周回路を構成するトランジスタのチャネル幅サイズが小さい
ことを特徴とする位相ロック回路。
【請求項８】
前記請求項１記載の位相ロック回路において、
前記周波数比較回路は、
前記第１の分周回路の出力クロックのエッジの数をカウントする第１のカウンタ回路と、
前記第２の分周回路の出力クロックのエッジの数をカウントする第２のカウンタ回路と、
前記第１及び第２のカウンタ回路のカウント値同士を比較するデジタル比較回路とを備える
ことを特徴とする位相ロック回路。
【請求項９】
前記請求項１記載の位相ロック回路において、
前記電圧制御発振回路は、
ループ状に縦続された複数のインバータで構成されたインバータリング発振回路と、
前記ループフィルタのアナログ電圧信号に応じた電流を発生して出力する可変電流源回路と、
第３の電源と第４の電源との間に前記インバータリング発振回路と前記可変電流源回路とが挿入され、
前記インバータリング発振回路の前記インバータは、Ｎ型トランジスタとＰ型トランジスタとを備え、前記Ｎ型トランジスタのゲート端子と前記Ｐ型トランジスタのゲート端子とが接続され、前記Ｎ型トランジスタのドレイン端子と前記Ｐ型トランジスタのドレイン端子とが接続されて構成され、更に、
前記ＶＣＯ発振抑制手段は、相補的にオンする第１のスイッチ及び第２のスイッチを備え、前記インバータリング発振回路の前記インバータのＮ型トランジスタの基板端子とそのＮ型トランジスタのソース端子との間に前記第１のスイッチが挿入され、前記Ｎ型トランジスタの基板端子と第４の電源との間に前記第２のスイッチが挿入され、前記第１のスイッチ及び前記第２のスイッチが前記周波数比較回路の比較結果によって制御される
ことを特徴とする位相ロック回路。
【請求項１０】
前記請求項１記載の位相ロック回路において、
前記電圧制御発振回路は、
ループ状に縦続された複数のインバータで構成されたインバータリング発振回路と、
前記ループフィルタのアナログ電圧信号に応じた電流を発生して出力する可変電流源回路と、
第３の電源と第４の電源との間に前記インバータリング発振回路と前記可変電流源回路とが挿入され、
前記インバータリング発振回路の前記インバータは、Ｎ型トランジスタとＰ型トランジスタとを備え、前記Ｎ型トランジスタのゲート端子と前記Ｐ型トランジスタのゲート端子とが接続され、前記Ｎ型トランジスタのドレイン端子と前記Ｐ型トランジスタのドレイン端子とが接続されて構成され、更に、
前記ＶＣＯ発振抑制手段は、相補的にオンする第１のスイッチ及び第２のスイッチを備え、前記インバータリング発振回路の前記インバータのＰ型トランジスタの基板端子とそのＰ型トランジスタのソース端子との間に前記第１のスイッチが挿入され、前記Ｐ型トランジスタの基板端子と第３の電源との間に前記第２のスイッチが挿入され、前記第１のスイッチ及び前記第２のスイッチが前記周波数比較回路の比較結果によって制御される
ことを特徴とする位相ロック回路。
【発明の詳細な説明】
【技術分野】
【０００１】
デジタル回路向けの高速クロックを生成する位相ロック回路において、確実にクロックの位相をロックさせて更なる高速クロックを生成するものに関する。
【背景技術】
【０００２】
システムＬＳＩにおいて、搭載しているデジタル回路は高速に演算を行う必要があり、そのために、高速クロックをデジタル回路へ入力することが要求される。このとき、システムＬＳＩ外部から高速クロックを入力することは困難であるため、従来では、通常、システムＬＳＩ内に位相ロック回路を搭載し、システムＬＳＩ外部から低速の参照クロックを入力し、位相ロック回路によって参照クロックから高速クロック信号を生成している。
【０００３】
従来の位相ロック回路を図７に示す。同図において、位相ロック回路は、位相比較回路１、ループフィルタ回路２、電圧制御発振回路（ＶＣＯ）３、分周回路４で構成される。位相比較回路１は、２つの入力信号の位相差を比較し、位相差に応じた信号をループフィルタ回路２へ出力する。前記ループフィルタ回路２は、位相差信号をアナログ電圧信号へ変換して、電圧制御発振回路３へそのアナログ電圧を出力する。電圧制御発振回路３は、入力されたアナログ電圧に応じて高速クロックを生成して出力する。分周回路４は、高速クロックを予め定められた分周比でクロック分周して低速クロックを出力する。このとき、システムＬＳＩ外部から入力された参照クロックＦｉｎと分周回路４の出力クロックＦｏｕｔとを位相比較回路１へ入力することによって、分周回路４の分周比率だけ高速になった高速クロックが電圧制御発振回路３から得られる。
【０００４】
ここで、位相ロック回路が正常に動作するための必要条件は、電圧制御発振回路３から生成された高速クロックを分周回路４が分周できることである。高速クロックを分周回路４が分周できないと、分周回路４から位相比較回路１へ入力されるクロック周波数が小さくなり、位相ロック回路の負帰還制御によって電圧制御発振回路３の発振周波数を更に大きくするような制御が働く。そのため、正常なロック状態に移行できずに、異常な高速クロックを出力してしまう。特に、位相ロック回路の立ち上げ時など、安定して高速クロックを出す前の過渡状態時には、電圧制御発振回路３が最大発振クロックを出す可能性もあり、最大発振クロック発生時も分周回路４は正常に分周する必要がある。しかし、近年はクロック周波数が益々増大する傾向にあるため、全ての条件で分周回路４が正常に分周することの技術的難易度が大きくなってきている。
【０００５】
そこで、従来では、図８に示すように、ループフィルタ回路２と電圧制御発振回路３との間にリミッタ回路１０を挿入し、そのリミット値を予め定められた法則に従って制御するリミット値制御回路１１を備え、このリミット値制御回路１１により、電圧制御発振回路３に入力されるアナログ電圧を制限して、電圧制御発振回路３の発振範囲を、分周回路４が分周できる範囲に制限していた（例えば、特許文献１参照）。
【特許文献１】特開平９−１５３７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図８に示した前記従来の位相ロック回路では、電圧制御発振回路３の発振周波数範囲をリミッタ回路１０により予め定められた法則で制限するために、もし電圧制御発振回路３が設計時より高速に発振するように製造されてしまった場合、又は、分周回路４が設計時より低速にしか動作できないように製造されてしまった場合には、対応できない。そのため、製造時に回路特性が大きくばらついた場合には不良品が発生する可能性があり、その結果として、製造コスト増となってしまう。
【０００７】
また、回路特性のばらつきに強い設計にしようとすると、リミッタ回路１０のリミット値を低速発振側に設定して、電圧制御発振回路３の発振範囲を高速発振しないようにする必要があるが、これでは、高速クロックの生成が困難になってしまう欠点が生じる。
【０００８】
本発明は、前記問題を解決するものであり、その目的は、位相ロック回路において、確実に位相をロックさせて不良品を低減して、製造コストの低減を図り、更には、製造時に回路特性が良い製品での電圧制御発振回路の発振範囲を制限しないようにして、出力クロックの更なる高速化を実現することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するため、本発明では、電圧制御発振回路の出力クロックを分周回路で分周できなくなってきた際に、初めて、電圧制御発振回路の出力クロックの発振周波数を抑制することとする。
【００１０】
具体的に、請求項１記載の発明の位相ロック回路は、２つの入力クロックの位相差を検出して位相差信号を出力する位相比較回路と、前記位相比較回路の位相差信号をアナログ電圧に変換して出力するループフィルタ回路と、前記ループフィルタのアナログ電圧信号をクロックに変換して出力する電圧制御発振回路と、前記電圧制御発振回路から出力されたクロックの周波数を分周する第１の分周回路とを備え、第１の分周回路の出力クロックと参照クロックとが前記位相比較回路に前記２つの入力クロックとして入力され、前記電圧制御発振回路の出力クロックが外部出力される位相ロック回路において、前記電圧制御発振回路から出力されたクロックの周波数を前記第１の分周回路よりも遅い動作速度で分周する第２の分周回路と、前記第１の分周回路及び第２の分周回路からのクロックの周波数同士を比較する周波数比較回路と、前記周波数比較回路の比較結果を受け、前記第２の分周回路の出力クロックよりも前記第１の分周回路の出力クロックの方が周波数が速いとき、前記電圧制御発振回路の発振周波数を抑制するＶＣＯ発振抑制手段とを備えたことを特徴とする。
【００１１】
請求項２記載の発明は、前記請求項１記載の位相ロック回路において、前記第１の分周回路は、第１の電源と第２の電源の間に挿入され、前記第１の電源と前記第２の電源との電圧差の振幅で動作し、前記第２の分周回路は、前記第１の電源と第２の電源との間に、電圧発生回路と分周回路とが直列に挿入されて構成されることを特徴とする。
【００１２】
請求項３記載の発明は、前記請求項２記載の位相ロック回路において、前記電圧発生回路は、ダイオードであることを特徴とする。
【００１３】
請求項４記載の発明は、前記請求項２記載の位相ロック回路において、前記電圧発生回路は、抵抗であることを特徴とする。
【００１４】
請求項５記載の発明は、前記請求項２記載の位相ロック回路において、前記電圧発生回路は、電流源であることを特徴とする。
【００１５】
請求項６記載の発明は、前記請求項１記載の位相ロック回路において、前記第２の分周回路は、前記第１の分周回路よりも分周回路を構成するトランジスタの閾値電圧が高いことを特徴とする。
【００１６】
請求項７記載の発明は、前記請求項１記載の位相ロック回路において、前記第２の分周回路は、前記第１の分周回路よりも分周回路を構成するトランジスタのチャネル幅サイズが小さいことを特徴とする。
【００１７】
請求項８記載の発明は、前記請求項１記載の位相ロック回路において、前記周波数比較回路は、前記第１の分周回路の出力クロックのエッジの数をカウントする第１のカウンタ回路と、前記第２の分周回路の出力クロックのエッジの数をカウントする第２のカウンタ回路と、前記第１及び第２のカウンタ回路のカウント値同士を比較するデジタル比較回路とを備えることを特徴とする。
【００１８】
請求項９記載の発明は、前記請求項１記載の位相ロック回路において、前記電圧制御発振回路は、ループ状に縦続された複数のインバータで構成されたインバータリング発振回路と、前記ループフィルタのアナログ電圧信号に応じた電流を発生して出力する可変電流源回路と、第３の電源及び第４の電源とを備え、前記第３の電源と第４の電源との間に前記インバータリング発振回路と前記可変電流源回路とが挿入され、前記インバータリング発振回路の前記インバータは、Ｎ型トランジスタとＰ型トランジスタとを備え、前記Ｎ型トランジスタのゲート端子と前記Ｐ型トランジスタのゲート端子とが接続され、前記Ｎ型トランジスタのドレイン端子と前記Ｐ型トランジスタのドレイン端子とが接続されて構成され、更に、前記ＶＣＯ発振抑制手段は、相補的にオンする第１のスイッチ及び第２のスイッチを備え、前記インバータリング発振回路の前記インバータのＮ型トランジスタの基板端子とそのＮ型トランジスタのソース端子との間に前記第１のスイッチが挿入され、前記Ｎ型トランジスタの基板端子と第４の電源との間に前記第２のスイッチが挿入され、前記第１のスイッチ及び前記第２のスイッチが前記周波数比較回路の比較結果によって制御されることを特徴とする。
【００１９】
請求項１０記載の発明は、前記請求項１記載の位相ロック回路において、前記電圧制御発振回路は、ループ状に縦続された複数のインバータで構成されたインバータリング発振回路と、前記ループフィルタのアナログ電圧信号に応じた電流を発生して出力する可変電流源回路と、第３の電源及び第４の電源とを備え、前記第３の電源と第４の電源との間に前記インバータリング発振回路と前記可変電流源回路とが挿入され、前記インバータリング発振回路の前記インバータは、Ｎ型トランジスタとＰ型トランジスタとを備え、前記Ｎ型トランジスタのゲート端子と前記Ｐ型トランジスタのゲート端子とが接続され、前記Ｎ型トランジスタのドレイン端子と前記Ｐ型トランジスタのドレイン端子とが接続されて構成され、更に、前記ＶＣＯ発振抑制手段は、相補的にオンする第１のスイッチ及び第２のスイッチを備え、前記インバータリング発振回路の前記インバータのＰ型トランジスタの基板端子とそのＰ型トランジスタのソース端子との間に前記第１のスイッチが挿入され、前記Ｐ型トランジスタの基板端子と第３の電源との間に前記第２のスイッチが挿入され、前記第１のスイッチ及び前記第２のスイッチが前記周波数比較回路の比較結果によって制御されることを特徴とする。
【００２０】
以上により、請求項１〜１０記載の発明では、第２の分周回路は第１の分周回路より動作速度が遅いので、この第２の分周回路が動作している限り第１の分周回路の動作が保証される。この特性を利用することにより、第２の分周回路が動作しているときには、電圧制御発振回路の発振周波数を制限しなくても、位相ロック回路が安定して動作することが可能となり、高速クロックの出力が実現できる。また、第２の分周回路が動作しないときには、電圧制御発振回路の発振周波数を制限することによって位相ロック回路の安定動作を保持して、製造不良品となることが回避できる。
【００２１】
また、請求項２記載の発明では、第２の分周回路の電源電圧を第１の分周回路の電源電圧よりも小さくすることにより、第２の分周回路の動作速度を第１の分周回路よりも遅くすることができるので、この特性を利用するように、第２の分周回路に電圧発生回路を接続して、電圧発生回路の電圧分だけ第２の分周回路の電源電圧を小さくして、その第２の分周回路の動作速度を遅くする。
【００２２】
更に、請求項３〜５記載の発明では、第２の分周回路の電源電圧を小さくするために、ダイオード、抵抗又は電流源の端子間電圧が使用される。
【００２３】
加えて、請求項６記載の発明では、トランジスタの閾値電圧が高いと、トランジスタの電流能力が低下して、動作速度が遅くなる特性を利用することにより、第２の分周回路の動作速度を第１の分周回路の動作速度よりも遅くする。
【００２４】
更に加えて、請求項７記載の発明では、トランジスタの電流能力はトランジスタのチャネル幅に比例して向上するので、第２の分周回路を構成するトランジスタのチャネル幅を小さくすることにより、第２の分周回路の動作速度を第１の分周回路の動作速度よりも遅くする。
【００２５】
また、請求項８記載の発明では、第１及び第２の分周回路から出力されるクロックのエッジの数同士を計数することにより、第２の分周回路の動作、非動作が判定できる。
【００２６】
更に、請求項９及び１０記載の発明では、トランジスタは基板電圧によって閾値電圧を変更することにより動作速度を変更でき、例えば、Ｐ型トランジスタでは基板電圧をソース電圧よりも高くすることにより動作速度を遅くでき、Ｎ型トランジスタでは基板電圧をソース電圧よりも低くすることにより動作速度を遅くできるので、ＶＣＯ発振抑制手段の第１のスイッチと第２のスイッチとを相補的にオンさせることによって基板電圧を変更して、インバータリング発振回路の発振周波数を変更することができる。
【発明の効果】
【００２７】
以上説明したように、請求項１〜１０記載の発明の位相ロック回路によれば、確実に位相をロックさせて不良品を低減して製造コストを低減できると共に、製造時に回路特性が良い製品において電圧制御発振回路の発振範囲を制限しなくできて、出力クロックの更なる高速化を実現することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態を図面に基づいて説明する。
【００２９】
（第１の実施形態）
図１は本実施形態における位相ロック回路の回路図を示す。
【００３０】
同図において、位相ロック回路は、位相比較回路１、ループフィルタ回路２、電圧制御発振回路３、第１の分周回路４からなる位相ロックループの構成に加えて、第２の分周回路５、周波数比較回路６、ＶＣＯ発振抑制回路（ＶＣＯ発振抑制手段）７により構成され、参照クロックＦｉｎが入力され、出力クロックＦｏｕｔが出力される。また、第２の分周回路５は、第１の分周回路４よりも動作速度が少し遅い分周回路である。
【００３１】
電圧制御発振回路３の出力クロックＦｏｕｔは、第１の分周回路４と第２の分周回路５との２つの分周回路でクロック分周される。そして、２つの分周回路４、５の分周クロックは、周波数比較回路６に入力され、２つの分周回路４、５の分周クロック周波数同士が比較される。ここで、第１の分周回路４が十分な動作マージンをもって出力クロックＦｏｕｔを分周しているときには、動作速度が遅い第２の分周回路５も出力クロックＦｏｕｔを分周することが可能である。このとき、周波数比較回路６は、２つの分周回路４、５の分周クロック周波数が同じであることを検出し、ＶＣＯ発振抑制回路７に対して、電圧制御発振回路３の発振周波数を抑制しないように制御信号を送る。そして、ＶＣＯ発振抑制回路７は、前記制御信号に基づいて電圧制御発振回路３の発振周波数を抑制しない。
【００３２】
以上より、第１の分周回路４は確実に動作するので、位相ロック回路は確実に位相をロックさせて所望のクロックＦｏｕｔを出力する。また、電圧制御発振回路３の発振周波数を抑制していないので、高速なクロックＦｏｕｔを出力することも可能である。
【００３３】
これに対し、第１の分周回路４が出力クロックＦｏｕｔを分周するときの動作マージンが少ない場合には、第１の分周回路４よりも動作速度が遅い第２の分周回路５は、出力クロックＦｏｕｔを分周することができなくなり、第２の分周回路５の分周クロック周波数は本来の周波数よりも遅くなるか、又はクロックが停止してしまう。このとき、周波数比較回路６は、第２の分周回路５の分周クロックの周波数よりも第１の分周回路４の分周クロックの周波数の方が速いことを検出し、ＶＣＯ発振抑制回路７に対して、電圧制御発振回路３の発振周波数を抑制するように制御信号を出力する。そして、ＶＣＯ発振抑制回路７は、前記受けた制御信号にも基づいて、電圧制御発振回路３の発振周波数を抑制して、出力クロックＦｏｕｔの周波数が大きくならないように作用する。
【００３４】
以上より、第１の分周回路４は動作マージンを減らすことなく確実に動作するので、位相ロック回路は確実に位相をロックさせて所望のクロックＦｏｕｔを出力することが可能になる。
【００３５】
尚、第２の分周回路５及び周波数比較回路６は、常時動作している必要はなく、位相ロック回路の立ち上げ時や、電源電圧変動や温度変動などの動作環境の変化時にのみ動作させることが可能である。これにより、第２の分周回路５や周波数比較回路６の追加による消費電流の増加の抑制を図ることも可能である。
【００３６】
（第２の実施形態）
図２は本実施形態における位相ロック回路の回路図を示す。
【００３７】
本実施形態では、電圧制御発振回路３を、Ｎ型トランジスタ（可変電流源回路）Ｔｎ０と、３段のインバータリング発振回路２０とにより構成する。このＮ型トランジスタＴｎ０と３段のインバータリング発振回路２０とは直列に接続され、この直列回路が所定電圧ＶＤＤの電源端子（第３の電源）と接地電位ＶＳＳの電源端子（第４の電源）との間に挿入される。第２の分周回路５は、第１の分周回路４と同じ構成の分周回路５ａと、電圧発生回路８とにより構成する。周波数比較回路６は、第１及び第２のカウンタ回路１５ａ、１５ｂと、デジタル比較回路１６と、フリップフロップ回路９とにより構成する。ＶＣＯ発振抑制回路７は、第１のスイッチｓｗ１と、第２のスイッチｓｗ２と、インバータｉｎｖとにより構成される。
【００３８】
前記電圧制御発振回路３は、ループフィルタ回路２からのアナログ電圧信号ＶＣＯｉｎをＮ型トランジスタＴｎ０のゲート端子で受ける。Ｎ型トランジスタＴｎ０は、ゲート端子の電圧が大きくなるほどドレイン電流を増大させる。３段のインバータリング発振回路２０は、複数（同図では３個）のインバータＩＮ１〜ＩＮ３がその出力側を次段の入力側に接続して３段目の出力側を１段目の入力側に戻したループ状に縦続接続されて成っている。これ等のインバータＩＮ１〜ＩＮ３は１個のＮ型トランジスタと１個のＰ型トランジスタとから成り、合計３個のＮ型トランジスタＴｎ１〜Ｔｎと合計３個のＰ型トランジスタＴｐ１〜Ｔｐ３を備える。各インバータＩＮ１〜ＩＮ３を構成する１個のＮ型トランジスタと１個のＰ型トランジスタにおいては、それ等のゲート端子同士が接続されると共に、そのＮ型トランジスタのドレイン端子とそのＰ型トランジスタのドレイン端子とが接続されている。
【００３９】
前記３段のインバータリング発振回路２０は、負端を前記Ｎ型トランジスタＴｎ０のドレイン端子と接続しており、Ｎ型トランジスタＴｎ０のドレイン電流に比例して出力クロックＦｏｕｔの発振周波数が大きくなる。従って、ループフィルタ回路２からのアナログ電圧信号ＶＣＯｉｎに比例して出力クロックＦｏｕｔの発振周波数が大きくなる電圧制御発振回路３を実現する。
【００４０】
第２の分周回路５は、電圧制御発振回路３からの出力クロックＦｏｕｔを第１の分周回路４と同じ分周回路５ａで受ける。このとき、この分周回路５ａが動作する電源電圧が第１の分周回路４の電源電圧と同じであれば、分周回路５ａの動作速度は第１の分周回路４と同じになる。従って、第２の分周回路５では、所定電圧ＶＤＤの電源端子（第１の電源）と接地電位ＶＳＳの電源端子（第２の電源）との間に、電圧発生回路８と分周回路５ａとを直列に挿入し、電圧発生回路８の端子間電圧だけ分周回路５ａの電源電圧を下げることによって、この分周回路５ａの動作速度を下げる特性を実現する。尚、図２では、第１の分周回路４の電圧印加関係については図示していないが、前記所定電圧ＶＤＤの電源端子と接地電位ＶＳＳの電源端子との間に分周回路４のみが挿入されて、その電位差（ＶＤＤ−ＶＳＳ）の振幅で第１の分周回路４が動作するように配置される。
【００４１】
周波数比較回路６は、第１及び第２のカウンタ回路１５ａ、１５ｂによって、第１の分周回路４と第２の分周回路５各々の分周クロックのクロック数をその立上り又は立下りのエッジの数によってカウントする。そして、デジタル比較回路１６により前記２つのカウンタ回路１５ａ、１５ｂのカウント値同士の大小比較を行う。その結果は、フリップフロップ回路９に保存され、ＶＣＯ発振抑制回路７に出力される。
【００４２】
ＶＣＯ発振抑制回路７は、電圧制御発振回路３内の３段のインバータリング発振回路２０を構成するＮ型トランジスタＴｎ１〜Ｔｎ３の基板端子を制御する。このＶＣＯ発振抑制回路７は、第１のスイッチｓｗ１と第２のスイッチｓｗ２を有する。前記第１のスイッチｓｗ１は、３段のインバータリング発振回路２０のＮ型トランジスタＴｎ１〜Ｔｎ３の基板端子と、それ等のＮ型トランジスタＴｎ１〜Ｔｎ３のソース端子との間に配置される。一方、前記第２のスイッチｓｗ２は、前記３段のインバータリング発振回路２０のＮ型トランジスタＴｎ１〜Ｔｎ３の基板端子と、接地電位ＶＳＳの電源端子（第４の電源）との間に配置される。そして、この２つのスイッチｓｗ１、ｓｗ２が相補的に制御できるように、インバータｉｎｖが第１のスイッチｓｗ１のゲート端子に接続されていて、この両スイッチｓｗ１、ｓｗ２には前記周波数比較回路６のフリップフロップ回路９からの出力信号が与えられる。前記第１のスイッチｓｗ１のオン時と第２のスイッチｓｗ２のオン時との各々の入力電圧に対する出力周波数の特性を図３に示す。第１のスイッチｓｗ１がオンしているときには、インバータリング発振回路２０のＮ型トランジスタのソース端子と基板端子は同電位となる。一方、第２のスイッチｓｗ２がオンしているときはインバータリング発振回路のＮ型トランジスタＴｎ１〜Ｔｎ３の基板端子はそれ等のソース端子より低い電位となる。このとき、インバータリング発振回路２０のＮ型トランジスタＴｎ１〜Ｔｎ３は負の基板バイアス状態となり、それ等のＮ型トランジスタＴｎ１〜Ｔｎ３の駆動電流能力が小さくなる。従って、図３に示すように、第１のスイッチｓｗ１がオンしているときよりも第２のスイッチｓｗ２がオンしているときの方が、アナログ電圧信号ＶＣＯｉｎに対する出力クロックＦｏｕｔが小さくなる。従って、第１のスイッチｓｗ１がオンしているときは、電圧制御発振回路３の発振周波数を抑制せず、第２のスイッチｓｗ２がオンしているときは、電圧制御発振回路３の発振周波数を抑制する状態にすることが可能となる。
【００４３】
ここで、第１の分周回路４が十分な動作マージンをもって出力クロックＦｏｕｔを分周しているときは、周波数比較回路６の２つのカウンタ回路１５ａ、１５ｂのカウント値は同じになり、デジタル比較回路１６は同じカウント値であることを検出する。そして、フリップフロップ回路９にＬｏｗ信号を書き込み、ＶＣＯ発振抑制回路７にＬｏｗレベルの制御信号を出力する。このとき、ＶＣＯ発振抑制回路７の第１のスイッチｓｗ１はオンし、第２のスイッチｓｗ２はオフするので、電圧制御発振回路３の発振周波数を抑制しない。
【００４４】
以上より、第１の分周回路４は確実に動作するので、位相ロック回路は確実に位相をロックさせて所望のクロックＦｏｕｔを出力する。また、電圧制御発振回路３の発振周波数を抑制していないので、高速なクロックＦｏｕｔを出力することが可能である。
【００４５】
一方、第１の分周回路４が出力クロックＦｏｕｔを分周するときの動作マージンが少ない場合、第１の分周回路４よりも動作速度が遅い第２の分周回路５は、出力クロックＦｏｕｔを分周することが出来なくなり、第２の分周回路５の分周クロック周波数は本来の周波数よりも遅くなるか、又はクロックが停止してしまう。このとき、周波数比較回路６は、第１の分周回路４に接続される第１のカウンタ回路１５ａの方がカウント値が大きくなる。デジタル比較回路１６はこれを検出し、フリップフロップ回路９にＨｉｇｈ信号を書き込み、ＶＣＯ発振抑制回路７にＨｉｇｈレベルの制御信号を出力する。このとき、ＶＣＯ発振抑制回路７の第１のスイッチｓｗ１はオフし、第２のスイッチｓｗ２はオンされるので、電圧制御発振回路３の発振周波数を抑制して、出力クロックＦｏｕｔの周波数が大きくならないように作用する。
【００４６】
以上より、第１の分周回路４は、動作マージンを減らすことなく確実に動作するので、位相ロック回路は確実に位相をロックさせて所望のクロックＦｏｕｔを出力することが可能になる。
【００４７】
尚、第２の分周回路５及び周波数比較回路６は、常時動作している必要はなく、位相ロック回路の立ち上げ時や、電源電圧変動や温度変動などの動作環境の変化時にのみ動作させることが可能である。これにより、第２の分周回路５や周波数比較回路６の追加による消費電流の増加の抑制を図ることも可能である。
【００４８】
（第３の実施形態）
図４は、本発明の第３実施形態における位相ロック回路の回路図を示す。
【００４９】
同図の位相ロック回路では、２の分周回路５を、第１の分周回路４と同じ構成の分周回路５ａと、ダイオード（電圧発生回路）２３とにより構成する。分周回路の動作速度は電源電圧が小さくなると遅くなるので、第２の分周回路５の動作速度の抑制をダイオード２３の端子間電圧によって分周回路５ａの電源電圧を小さくすることにより実現する。位相ロック回路としての動作方法や効果に関しては、第２の実施形態の場合と同じであるので、その説明は省略する。
【００５０】
尚、本実施形態では、電圧発生回路としてダイオード２３の端子間電圧を使用しているが、ダイオード２３の代わりに、抵抗を挿入してその抵抗の端子間電圧を使用したり、又はダイオード２３の代わりに、電流源を使用して、その電流源の端子間電圧を使用しても、同様の効果を得ることが可能である。
【００５１】
（第４の実施形態）
図５は本実施形態における位相ロック回路の回路図を示す。
【００５２】
同図の位相ロック回路では、第２の分周回路５を、第１の分周回路４と同じ分周回路５ａで構成し、更に、第２の分周回路５の分周回路５ａを構成するトランジスタの閾値電圧が第１の分周回路４を構成するトランジスタの閾値電圧よりも高い閾値電圧のトランジスタで構成することによって実現する。トランジスタの閾値電圧が高いと、トランジスタの飽和電流が小さくなるので、動作速度が遅くなる。従って、第２の分周回路５は第１の分周回路４より動作速度が遅くなる。位相ロック回路としての動作方法や効果に関しては、第２の実施形態の場合と同じであるので、その説明は省略する。
【００５３】
尚、本実施形態では、第２の分周回路５をその構成トランジスタの閾値電圧が第１の分周回路４の構成トランジスタの閾値電圧よりも高いもので構成したが、閾値電圧を高くする代わりに、トランジスタのチャネル幅サイズを小さくして、トランジスタの飽和電流を小さくすることによっても、同様の効果を得ることが可能である。
【００５４】
（第５の実施形態）
図６は本実施形態における位相ロック回路の回路図を示す。
【００５５】
同図の位相ロック回路では、電圧制御発振回路３は、Ｎ型トランジスタ（可変電流源回路）Ｔｎ０と、２つのＰ型トランジスタＴｐｃ１、Ｔｐｃ２によるカレントミラー回路２５と、３段のインバータリング発振回路２０とにより構成される。前記Ｎ型トランジスタ（可変電流源回路）Ｔｎ０が流す電流をカレントミラーしたカレントミラー回路２５の出力側のＰ型トランジスタＴｐｃ２（可変電流源回路と同等）と、３段のインバータリング発振回路２０とは直列に接続され、この直列回路が所定電圧ＶＤＤの電源端子（第３の電源）と接地電位ＶＳＳの電源端子（第４の電源）との間に挿入される。第２の分周回路５は、第１の分周回路４と同じ構成の分周回路５ａと、電圧発生回路８とにより構成される。周波数比較回路６は、第１及び第２の２つのカウンタ回路１５ａ、１５ｂと、デジタル比較回路１６と、フリップフロップ回路９とにより構成される。ＶＣＯ発振抑制回路７は、第１のスイッチｓｗ１と、第２のスイッチｓｗ２と、インバータｉｎｖとにより構成される。
【００５６】
電圧制御発振回路３は、ループフィルタ回路２からのアナログ電圧信号ＶＣＯｉｎをＮ型トランジスタＴｎ０のゲート端子で受ける。Ｎ型トランジスタＴｎ０は、ゲート端子の電圧が大きくなるほどドレイン電流を増大させる。３段のインバータリング発振回路２０は、複数（同図では３個）のインバータＩＮ１〜ＩＮ３がその出力側を次段の入力側に接続して３段目の出力側を１段目の入力側に戻したループ状に縦続接続されて成っている。これ等のインバータＩＮ１〜ＩＮ３は１個のＮ型トランジスタと１個のＰ型トランジスタとから成り、合計３個のＮ型トランジスタＴｎ１〜Ｔｎと合計３個のＰ型トランジスタＴｐ１〜Ｔｐ３を備える。各インバータＩＮ１〜ＩＮ３を構成する１個のＮ型トランジスタと１個のＰ型トランジスタにおいては、それ等のゲート端子同士が接続されると共に、そのＮ型トランジスタのドレイン端子とそのＰ型トランジスタのドレイン端子とが接続されている。
【００５７】
前記３段のインバータリング発振回路２０は、正端を前記カレントミラー回路２５の出力側のＰ型トランジスタＴｐｃ２のドレイン端子と接続しており、Ｎ型トランジスタＴｎ０のドレイン電流に比例してカレントミラー回路２５から供給される電流量が増大して、発振周波数が大きくなる。従って、ループフィルタ回路２からのアナログ電圧信号ＶＣＯｉｎに比例して出力クロックＦｏｕｔの発振周波数が大きくなる電圧制御発振回路３が実現される。
【００５８】
第２の分周回路５は、電圧制御発振回路３の出力クロックＦｏｕｔを第１の分周回路４と同じ構成の分周回路５ａで受ける。このとき、この分周回路５ａが動作する電源電圧が第１の分周回路４の電源電圧と同じであれば、分周回路５ａの動作速度は第１の分周回路４と同じになる。従って、第２の分周回路５では、所定電圧ＶＤＤの電源端子（第１の電源）と接地電位ＶＳＳの電源端子（第２の電源）との間に、電圧発生回路８と分周回路５ａとを直列に挿入し、電圧発生回路８の端子間電圧だけ分周回路５ａの電源電圧を下げることによって、この分周回路５ａの動作速度を下げる特性を実現する。尚、図２では、第１の分周回路４の電圧印加関係については図示していないが、前記所定電圧ＶＤＤの電源端子と接地電位ＶＳＳの電源端子との間に分周回路４のみが挿入されて、その電位差（ＶＤＤ−ＶＳＳ）の振幅で第１の分周回路４が動作するように配置される。
【００５９】
周波数比較回路６は、２つのカウンタ回路１５ａ、１５ｂにより、第１の分周回路４と第２の分周回路５の各々の分周クロックのクロック数をカウントする。そして、デジタル比較回路１６で２つのカウンタ回路１５ａ、１５ｂのカウント値同士の大小比較を行う。その結果は、フリップフロップ回路９に保存され、ＶＣＯ発振抑制回路７に出力される。
【００６０】
ＶＣＯ発振抑制回路７は、電圧制御発振回路３内の３段のインバータリング発振回路２０を構成するＰ型トランジスタＴｐ１〜Ｔｐ３の基板端子を制御する。このＶＣＯ発振抑制回路７は、第１のスイッチｓｗ１と第２のスイッチｓｗ２とを有する。前記第１のスイッチｓｗ１は、３段のインバータリング発振回路２０のＰ型トランジスタＴｐ１〜Ｔｐ３の基板端子と、それ等のＰ型トランジスタＴｐ１〜Ｔｐ３のソース端子との間に配置される。一方、前記第２のスイッチｓｗ２は、前記３段のインバータリング発振回路２０のＰ型トランジスタＴｐ１〜Ｔｐ３の基板端子と、所定電位ＶＤＤの電源端子（第３の電源）との間に配置される。そして、この２つのスイッチｓｗ１、ｓｗ２が相補的に制御できるように、インバータｉｎｖが第２のスイッチｓｗ２のゲート端子に接続されていて、この両スイッチｓｗ１、ｓｗ２には前記周波数比較回路６のフリップフロップ回路９からの出力信号が与えられる。前記第１のスイッチｓｗ１のオン時と前記第２のスイッチｓｗ２のオン時との各々の入力電圧に対する出力周波数の特性は、前記実施形態２と同じように、図３の特性となる。第１のスイッチｓｗ１がオンしているときは、インバータリング発振回路２０のＰ型トランジスタＴｐ１〜Ｔｐ３のソース端子と基板端子は同電位となる。一方、第２のスイッチｓｗ２がオンしているときは、インバータリング発振回路２０のＰ型トランジスタＴｐ１〜Ｔｐ３の基板端子はソース端子よりも高い電位となる。このとき、インバータリング発振回路２０のＰ型トランジスタＴｐ１〜Ｔｐ３は負の基板バイアス状態となり、これ等のＰ型トランジスタＴｐ１〜Ｔｐ３の駆動電流能力は小さくなる。従って、図３に示すように、第１のスイッチｓｗ１がオンしているときよりも第２のスイッチｓｗ２がオンしているときの方が、アナログ電圧信号ＶＣＯｉｎに対する出力クロックＦｏｕｔは小さくなる。従って、第１のスイッチｓｗ１がオンしているときは、電圧制御発振回路３の発振周波数を抑制せず、第２のスイッチｓｗ２がオンしているときには、電圧制御発振回路３の発振周波数を抑制する状態にすることが可能となる。
【００６１】
ここで、第１の分周回路４が十分な動作マージンをもって電圧制御発振回路３の出力クロックＦｏｕｔを分周しているときには、周波数比較回路６の２つのカウンタ回路１５ａ、１５ｂのカウント値は同じになり、デジタル比較回路１６は同じカウント値であることを検出する。そして、フリップフロップ回路９にＬｏｗ信号を書き込み、ＶＣＯ発振抑制回路７にＬｏｗレベルの制御信号を出力する。このとき、ＶＣＯ発振抑制回路７の第１のスイッチｓｗ１はオンし、第２のスイッチｓｗ２はオフされるので、電圧制御発振回路３の発振周波数を抑制されない。
【００６２】
以上より、第１の分周回路４が確実に動作するので、位相ロック回路は確実に位相をロックさせて所望のクロックＦｏｕｔを電圧制御発振回路３から出力する。また、電圧制御発振回路３の発振周波数を抑制していないので、高速なクロックＦｏｕｔを出力することも可能である。
【００６３】
一方、第１の分周回路４が電圧制御発振回路３の出力クロックＦｏｕｔを分周するときの動作マージンが少ない場合には、第１の分周回路４よりも動作速度が遅い第２の分周回路５は、電圧制御発振回路３の出力クロックＦｏｕｔを分周することが出来なくなり、第２の分周回路５の分周クロック周波数は本来の周波数よりも遅くなるか、又はクロックが停止してしまう。このとき、周波数比較回路６は、第１の分周回路４に接続される第１のカウンタ回路１５ａの方がカウント値が大きくなる。デジタル比較回路１６はこれを検出し、フリップフロップ回路９にＨｉｇｈ信号を書き込み、ＶＣＯ発振抑制回路７にＨｉｇｈレベルの制御信号を出力する。このとき、ＶＣＯ発振抑制回路７の第１のスイッチｓｗ１はオフし、第２のスイッチｓｗ２はオンされるので、電圧制御発振回路３の発振周波数を抑制して出力クロックＦｏｕｔの周波数が大きくならないように作用する。
【００６４】
以上より、第１の分周回路４は動作マージンを減らすことなく確実に動作するので、位相ロック回路は確実に位相をロックさせて所望のクロックＦｏｕｔを出力することが可能になる。
【００６５】
尚、第２の分周回路５及び周波数比較回路６は、常時動作している必要はなく、位相ロック回路の立ち上げ時や、電源電圧変動や温度変動などの動作環境の変化時にのみ動作させることが可能である。これにより、第２の分周回路５や周波数比較回路６の追加による消費電流の増加の抑制を図ることも可能である。
【産業上の利用可能性】
【００６６】
以上説明したように、本発明の位相ロック回路は、確実な位相ロック特性を有するので、システムＬＳＩのクロック発生回路として有用であり、また、製造時の回路特性の仕上がりによって、高速クロック製品と低速クロック製品に分けて、不良品をなくす等の用途にも応用できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態の位相ロック回路の構成を示す図である。
【図２】本発明の第２の実施形態の位相ロック回路の構成を示す図である。
【図３】同位相ロック回路に備える電圧制御発振回路の入力電圧−出力周波数特性を示す図である。
【図４】本発明の第３の実施形態の位相ロック回路の構成を示す図である。
【図５】本発明の第４の実施形態の位相ロック回路の構成を示す図である。
【図６】本発明の第５の実施形態の位相ロック回路の構成を示す図である。
【図７】従来の位相ロック回路を示す図である。
【図８】従来の他の位相ロック回路を示す図である。
【符号の説明】
【００６８】
１            位相比較回路
２            ループフィルタ回路
３            電圧制御発振回路
４            第１の分周回路
５            第２の分周回路
５ａ           分周回路
６            周波数比較回路
７            ＶＣＯ発振抑制回路（ＶＣＯ発振抑制手段）
８            電圧発生回路
９            フリップフロップ回路
１０           電圧リミッタ回路
１１           リミット制御抑制回路
１５ａ          第１のカウンタ回路
１５ｂ          第２のカウンタ回路
１６           デジタル比較回路
２０           インバータリング発振回路
２３           ダイオード
２５           カレントミラー回路
Ｔｎ０          Ｎ型トランジスタ（可変電流源回路）
Ｔｎ１〜Ｔｎ３    Ｎ型トランジスタ
Ｔｐ１〜Ｔｐ３    Ｐ型トランジスタ
Ｆｉｎ          参照クロック
Ｆｏｕｔ         出力クロック
ｉｎｖ           インバータ
ｓｗ１          第１のスイッチ
ｓｗ２          第２のスイッチ
ＶＤＤ          第１及び第３の電源
ＶＳＳ          第２及び第４の電源
【図１】
2008306557.tif 000003
【図２】
2008306557.tif 000004
【図３】
2008306557.tif 000005
【図４】
2008306557.tif 000006
【図５】
2008306557.tif 000007
【図６】
2008306557.tif 000008
【図７】
2008306557.tif 000009
【図８】
2008306557.tif 000010