(57)【要約】【課題】電圧条件を変更する度に電源を落とすことを前提として、複数の電圧条件で実施した検査結果に基づいて、救済判定を行うことができる半導体記憶装置を提供する。【解決手段】半導体記憶装置１００において、不揮発性素子部４は、メインメモリセルを救済するために必要な情報を格納情報として不揮発性素子に記憶する。救済判定部５は、冗長救済部から新たな救済情報Ｓ３が出力された場合、不揮発性素子部４が記憶する格納情報Ｓ４と、当該新たな救済情報Ｓ３とに基づいて、メインメモリセルを救済するか否かを判断する。不揮発性素子部４は、救済判定部５の判定結果に基づいて、格納情報を書き換える。【選択図】図１
2008021376.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
メインメモリセルと前記メインメモリセル中の不良メモリセルを代替して前記メインメモリセルを救済するためのスペアメモリセルとを含む冗長救済機能付きメモリと、
前記メインメモリセルを検査する検査部と、
前記検査部による検査結果に基づいて、前記メインメモリセルの救済に関する救済情報を出力する冗長救済部と、
前記メインメモリセルを救済するために必要な情報を格納情報として不揮発性素子に記憶する不揮発性素子部と、
前記冗長救済部から新たな救済情報が出力された場合、前記不揮発性素子部が記憶する前記格納情報と、当該新たな救済情報とに基づいて、前記メインメモリセルを救済するか否かを判断する救済判定部とを備え、
前記不揮発性素子部は、前記救済判定部の判定結果に基づいて、前記格納情報を書き換える、半導体記憶装置。
【請求項２】
前記不揮発性素子部は、前記冗長救済部から出力される前記救済情報を記憶する揮発性素子をさらに含み、
前記不揮発性素子部は、前記救済判定部の判定結果に基づいて、前記揮発性素子に記憶されている前記救済情報を前記格納情報として前記不揮発性素子に格納する、請求項１に記載の半導体記憶装置。
【請求項３】
前記不揮発性素子は、電気ヒューズ素子である、請求項２に記載の半導体記憶装置。
【請求項４】
前記冗長救済部が出力する救済情報は、少なくとも、
前記スペアメモリセルによって代替される前記不良メモリセルのアドレスに関する救済アドレス情報と、
救済が可能であるか否かを示す冗長イネーブル信号とを含む、請求項１に記載の半導体記憶装置。
【請求項５】
前記救済判定部は、前記新たな救済情報に含まれる冗長イネーブル信号と前記格納情報に含まれる冗長イネーブル信号とに基づいて、前記メインメモリセルを救済するか否かを判断する、請求項４に記載の半導体記憶装置。
【請求項６】
前記不揮発性素子部は、前記不揮発性素子に記憶されている前記格納情報を記憶するための第１の揮発性素子をさらに含み、
前記冗長救済部は、所定のクロックに同期して前記救済情報をシリアルに出力し、
前記不揮発性素子部は、前記冗長救済部が出力する前記救済情報を前記クロックに同期して前記第１の揮発性素子に格納させながら、前記第１の揮発性素子に格納されていた前記格納情報をシリアルに出力し、
前記救済判定部は、
前記冗長救済部が出力する前記救済情報を前記クロックに同期して格納する第２の揮発性素子と、
前記不揮発性素子部から出力される前記格納情報を格納する第３の揮発性素子と、
前記第２の揮発性素子に格納されている前記救済情報と前記第３の揮発性素子に格納されている前記格納情報とを比較する比較回路と、
前記比較回路による比較結果に基づいて、前記メインメモリセルを救済するか否かを判断し、判断結果を出力する救済判定出力部とを含む、請求項４に記載の半導体記憶装置。
【請求項７】
前記不揮発性素子部は、前記第１の揮発性素子に格納されている前記格納情報を、先入れ先出しの順になるように、前記第３の揮発性素子にシリアルに転送する、請求項６に記載の半導体記憶装置。
【請求項８】
前記比較回路は、前記第２の揮発性素子に格納されている前記救済情報に含まれる冗長イネーブル信号と前記第３の揮発性素子に格納されている前記格納情報に含まれる冗長イネーブル信号とのみを比較する、請求項６に記載の半導体記憶装置。
【請求項９】
前記冗長救済部が出力する救済情報は、
前記スペアメモリセルによって代替される前記不良メモリセルのアドレスに関する救済アドレス情報と、
救済が可能であるか否かを示す冗長イネーブル信号との少なくともいずれか一方を含み、
前記冗長救済部は、前記救済アドレス情報と前記冗長イネーブル信号とを含む救済情報をシリアルに出力すると共に、前記冗長イネーブル信号を含む救済情報をパラレルに出力し、
前記救済判定部は、前記冗長救済部からパラレルに出力される救済情報と、前記格納情報に含まれる冗長イネーブル信号とに基づいて、前記メインメモリセルを救済するか否かを判断する、請求項１に記載の半導体記憶装置。
【請求項１０】
前記不揮発性素子部は、
前記冗長救済部からシリアルに出力される前記救済情報を記憶するための第１の揮発性素子と、
前記不揮発性素子に記憶されている前記格納情報に含まれる冗長イネーブル信号を記憶するための第２の揮発性素子とをさらに含み、
前記救済判定部は、
前記冗長救済部からパラレルに出力される前記救済情報を記憶するための第３の揮発性素子と、
前記第２の揮発性素子に記憶されている前記冗長イネーブル信号を記憶するための第４の揮発性素子と、
前記第３の揮発性素子に格納されている前記冗長イネーブル信号と前記第４の揮発性素子に格納されている前記冗長イネーブル信号とを比較する比較回路と、
前記比較回路による比較結果に基づいて、前記メインメモリセルを救済するか否かを判断し、判断結果を出力する救済判定出力回路とを含む、請求項９に記載の半導体記憶装置。
【請求項１１】
前記第２の揮発性素子に格納されている前記冗長イネーブル信号は、前記第４の揮発性素子に転送される、請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第２の揮発性素子に格納されている前記冗長イネーブル信号は、先入れ後出しとなるように、前記第４の揮発性素子に転送される、請求項１１に記載の半導体記憶装置。
【請求項１３】
前記冗長救済部は、前記メインメモリセルの救済が可能であるか否かを示す救済可否信号を出力し、
前記半導体記憶装置は、前記冗長救済部から救済が不可能である旨の前記救済可否信号が出力された場合、前記救済判定部による判断結果に関係なく、前記メインメモリセルを救済しないと判断する最終判定部をさらに備える、請求項１に記載の半導体記憶装置。
【請求項１４】
前記第１〜第３の揮発性素子を構成する記憶素子の個数は、それぞれ同一である、請求項６に記載の半導体記憶装置。
【請求項１５】
半導体記憶装置であって、
メインメモリセルと前記メインメモリセル中の不良メモリセルを代替して前記メインメモリセルを救済するためのスペアメモリセルとを有する冗長救済機能付きメモリをそれぞれ含む検査ユニットと、
各前記検査ユニットから出力される前記メインメモリセルを救済できるか否かを示す救済可否信号に基づいて、前記半導体記憶装置全体を救済するか否かを判断するチップレベル救済可否判定部とを備え、
各前記検査ユニットは、さらに、
前記メインメモリセルを検査する検査部と、
前記検査部による検査結果に基づいて、前記メインメモリセルの救済に関する救済情報を出力する冗長救済部と、
前記メインメモリセルを救済するために必要な情報を格納情報として不揮発性素子に記憶する不揮発性素子部と、
前記冗長救済部から新たな救済情報が出力された場合、前記不揮発性素子部が記憶する前記格納情報と、当該新たな救済情報とに基づいて、前記メインメモリセルを救済するか否かを判断する救済判定部とを備え、
前記不揮発性素子部は、前記救済判定部の判定結果に基づいて、前記格納情報を書き換え、
前記チップレベル救済可否判定部は、各前記検査ユニットから出力される各前記救済可否信号の内、少なくとも一つの救済可否信号によって救済できない旨が示されている場合、前記半導体記憶装置全体を救済しないと判断する、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より特定的には、冗長救済機能を有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の大容量化に伴い、不良メモリセルを含む半導体記憶装置を救済し、良品率を向上させる技術が様々提案されている。このような提案の一つとして、スペアメモリセルを予め設けておき、不良メモリセルをスペアメモリセルに置換する技術がある。このようなスペアメモリは、冗長メモリとも呼ばれ、冗長メモリを有する半導体記憶装置は、冗長救済機能付きの半導体記憶装置と呼ばれる。
【０００３】
スペアメモリセル以外のメインメモリセル内に不良メモリセルが存在するか否かは、テスター検査によって判断される。不良メモリセルであるか否かは、電圧条件によって変化する。したがって、テスター検査では、電圧条件を変化させて、不良メモリセルが存在するか否かを判断する。
【０００４】
テスター検査において、電圧条件を変更する際、サージ等の影響によって、誤測定となる可能性がある。したがって、一般的には、電圧条件を変更する度に、電源が落とされる。電圧条件を変更する度に電源を落として検査することによって、安定した電圧条件での検査結果が得られる。
【特許文献１】特開２００３−３６６９６号公報
【特許文献２】特開平１１−１６３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電圧条件を変更する度に電源を落として検査が行われる場合、電源を落とす前の電圧条件によって得られた検査結果は、外部のテスタ装置に保持しておかなければ、消えてしまう。
【０００６】
近年、半導体記憶装置に、ＢＩＳＲ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｒｅｐａｉｒ）と呼ばれる自己修復機能が組み込まれることが多くなってきている。自己修復機能が組み込まれている半導体記憶装置においては、外部のテスタ装置を用いずに、内部で不良メモリセルを検出する。しかし、自己修復機能が組み込まれている従来の半導体記憶装置において、電圧条件を変化させる度に電源を落として検査を行おうとすると、外部のテスタ装置が用いられないので、電源を落とす前の検査結果は、消えてしまう。したがって、自己修復機能が組み込まれている従来の半導体記憶装置において、電圧条件を変化させる度に電源を落として検査を行うことを前提にすると、全ての電圧条件での検査結果に基づいて、救済を実施するか否かを判定することができない。
【０００７】
それゆえ、本発明の目的は、電圧条件を変更する度に電源を落とすことを前提として、複数の電圧条件で実施した検査結果に基づいて、救済判定を行うことができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、以下のような特徴を有する。本発明の第１の局面は、半導体記憶装置であって、メインメモリセルとメインメモリセル中の不良メモリセルを代替してメインメモリセルを救済するためのスペアメモリセルとを含む冗長救済機能付きメモリと、メインメモリセルを検査する検査部と、検査部による検査結果に基づいて、メインメモリセルの救済に関する救済情報を出力する冗長救済部と、メインメモリセルを救済するために必要な情報を格納情報として不揮発性素子に記憶する不揮発性素子部と、冗長救済部から新たな救済情報が出力された場合、不揮発性素子部が記憶する格納情報と、当該新たな救済情報とに基づいて、メインメモリセルを救済するか否かを判断する救済判定部とを備え、不揮発性素子部は、救済判定部の判定結果に基づいて、格納情報を書き換える。
【０００９】
本発明の第２の局面において、不揮発性素子部は、冗長救済部から出力される救済情報を記憶する揮発性素子をさらに含み、不揮発性素子部は、救済判定部の判定結果に基づいて、揮発性素子に記憶されている救済情報を格納情報として不揮発性素子に格納する。
【００１０】
本発明の第３の局面において、不揮発性素子は、電気ヒューズ素子である。
【００１１】
本発明の第４の局面において、冗長救済部が出力する救済情報は、少なくとも、スペアメモリセルによって代替されるスペアメモリセルによって代替される前記不良メモリセルのアドレスに関する救済アドレス情報と、救済が可能であるか否かを示す冗長イネーブル信号とを含む。
【００１２】
本発明の第５の局面において、救済判定部は、新たな救済情報に含まれる冗長イネーブル信号と格納情報に含まれる冗長イネーブル信号とに基づいて、メインメモリセルを救済するか否かを判断する。
【００１３】
本発明の第６の局面において、不揮発性素子部は、不揮発性素子に記憶されている格納情報を記憶するための第１の揮発性素子をさらに含み、冗長救済部は、所定のクロックに同期して救済情報をシリアルに出力し、不揮発性素子部は、冗長救済部が出力する救済情報をクロックに同期して第１の揮発性素子に格納させながら、第１の揮発性素子に格納されていた格納情報をシリアルに出力し、救済判定部は、冗長救済部が出力する救済情報をクロックに同期して格納する第２の揮発性素子と、不揮発性素子部から出力される格納情報を格納する第３の揮発性素子と、第２の揮発性素子に格納されている救済情報と第３の揮発性素子に格納されている格納情報とを比較する比較回路と、比較回路による比較結果に基づいて、メインメモリセルを救済するか否かを判断し、判断結果を出力する救済判定出力部とを含む。
【００１４】
本発明の第７の局面において、不揮発性素子部は、第１の揮発性素子に格納されている救済情報を、先入れ先出しの順になるように、第３の揮発性素子にシリアルに転送する。
【００１５】
本発明の第８の局面において、比較回路は、第２の揮発性素子に格納されている救済情報に含まれる冗長イネーブル信号と第３の揮発性素子に格納されている格納情報に含まれる冗長イネーブル信号とのみを比較する。
【００１６】
本発明の第９の局面において、冗長救済部が出力する救済情報は、スペアメモリセルによって代替される前記不良メモリセルのアドレスに関する救済アドレス情報と、救済が可能であるか否かを示す冗長イネーブル信号との少なくともいずれか一方を含み、冗長救済部は、救済アドレス情報と冗長イネーブル信号とを含む救済情報をシリアルに出力すると共に、冗長イネーブル信号を含む救済情報をパラレルに出力し、救済判定部は、冗長救済部からパラレルに出力される救済情報と、格納情報に含まれる冗長イネーブル信号とに基づいて、メインメモリセルを救済するか否かを判断する。
【００１７】
本発明の第１０の局面において、不揮発性素子部は、冗長救済部からシリアルに出力される救済情報を記憶するための第１の揮発性素子と、不揮発性素子に記憶されている格納情報に含まれる冗長イネーブル信号を記憶するための第２の揮発性素子とをさらに含み、救済判定部は、冗長救済部からパラレルに出力される救済情報を記憶するための第３の揮発性素子と、第２の揮発性素子に記憶されている冗長イネーブル信号を記憶するための第４の揮発性素子と、第３の揮発性素子に格納されている冗長イネーブル信号と第４の揮発性素子に格納されている冗長イネーブル信号とを比較する比較回路と、比較回路による比較結果に基づいて、メインメモリセルを救済するか否かを判断し、判断結果を出力する救済判定出力回路とを含む。
【００１８】
本発明の第１１の局面において、第２の揮発性素子に格納されている冗長イネーブル信号は、第４の揮発性素子に転送される。
【００１９】
本発明の第１２の局面において、第２の揮発性素子に格納されている冗長イネーブル信号は、先入れ後出しとなるように、第４の揮発性素子に転送される。
【００２０】
本発明の第１３の局面において、冗長救済部は、メインメモリセルの救済が可能であるか否かを示す救済可否信号を出力し、半導体記憶装置は、冗長救済部から救済が不可能である旨の救済可否信号が出力された場合、救済判定部による判断結果に関係なく、メインメモリセルを救済しないと判断する最終判定部をさらに備える。
【００２１】
本発明の第１４の局面において、第１〜第３の揮発性素子を構成する記憶素子の個数は、それぞれ同一である。
【００２２】
本発明の第１５の局面は、半導体記憶装置であって、メインメモリセルとメインメモリセル中の不良メモリセルを代替してメインメモリセルを救済するためのスペアメモリセルとを有する冗長救済機能付きメモリをそれぞれ含む検査ユニットと、各検査ユニットから出力されるメインメモリセルを救済できるか否かを示す救済可否信号に基づいて、半導体記憶装置全体を救済するか否かを判断するチップレベル救済可否判定部とを備え、各検査ユニットは、さらに、メインメモリセルを検査する検査部と、検査部による検査結果に基づいて、メインメモリセルの救済に関する救済情報を出力する冗長救済部と、メインメモリセルを救済するために必要な情報を格納情報として不揮発性素子に記憶する不揮発性素子部と、冗長救済部から新たな救済情報が出力された場合、不揮発性素子部が記憶する格納情報と、当該新たな救済情報とに基づいて、メインメモリセルを救済するか否かを判断する救済判定部とを備え、不揮発性素子部は、救済判定部の判定結果に基づいて、格納情報を書き換え、チップレベル救済可否判定部は、各検査ユニットから出力される各救済可否信号の内、少なくとも一つの救済可否信号によって救済できない旨が示されている場合、半導体記憶装置全体を救済しないと判断する。
【発明の効果】
【００２３】
本発明の第１の局面によれば、メインメモリセルを救済するために必要な情報が格納情報として不揮発性素子に記憶されるので、電圧条件を変更する度に電源が落とされたとしても、電源を落とす前の電圧条件においてメインメモリセルを救済することができる情報が半導体記憶装置に保持されることとなる。新たな電圧条件での救済情報が得られた場合、半導体記憶装置は、不揮発性素子に記憶されている格納情報と新たな電圧条件での救済情報とに基づいて、救済判定を行い、格納情報を書き換える。したがって、電圧条件を変更する度に電源を落とすことを前提として、複数の電圧条件で検査を行う場合であっても、全ての電圧条件において、メインメモリセルを救済することができる情報が得られるか否かを判定することができる半導体記憶装置が提供される。
【００２４】
本発明の第２の局面によれば、救済情報が揮発性素子に一旦格納され、判定結果に基づいて、救済情報が格納情報として不揮発性素子に格納される。したがって、半導体記憶装置は、判定結果に基づいて、新たな電圧条件における救済情報を容易に不揮発性素子に格納することができる。
【００２５】
本発明の第３の局面によれば、不揮発性素子を簡易に構成することができる。また、電気ヒューズ回路の全ての電気ヒューズ素子の切断状態と、新たな電圧条件での救済情報とに基づいて、救済判定を行うことが可能である。
【００２６】
本発明の第４の局面によれば、救済情報に冗長イネーブル信号が含まれることとなるので、救済判定部は、冗長イネーブル信号を用いて、メインメモリセルを救済するか否かを容易に判断することができる。
【００２７】
本発明の第５の局面によれば、冗長イネーブル信号のみで救済判定が行われるので、救済判定部を簡易にすることができる。
【００２８】
本発明の第６の局面によれば、格納情報が救済判定部に転送され、新たな電圧条件における救済情報と格納情報とが比較され、救済判定部は、救済を行うか否かを判断することができる。また、救済情報および格納情報の転送がシリアルに行われるので、冗長救済部、不揮発性素子部、および救済判定部の構成が簡易になる。
【００２９】
本発明の第７の局面によれば、先入れ先出しの順で、格納情報が不揮発性素子部から救済判定部に転送されることとなるので、転送のためのクロックを、冗長救済部が救済情報を出力するためのクロックと共通化することができる。同一数のクロックを発生することで、格納情報および救済情報の転送を容易に行うことが可能となる。
【００３０】
本発明の第８の局面によれば、冗長イネーブル信号のみを用いて救済判定が行われるので、比較回路をコンパクトにすることができる。
【００３１】
本発明の第９の局面によれば、救済情報が救済判定部にパラレルに転送するので、転送のためのクロック数を少なくすることができ、転送時間を転宿することができる。結果、検査時間を短縮することができる。
【００３２】
本発明の第１０〜第１２の局面によれば、電源を落とす前の電圧条件に基づく格納情報の内、冗長イネーブル信号のみが救済判定部に転送され、救済判定部は、冗長イネーブル信号のみを比較すればよいので、転送時間が短縮されると共に、揮発性素子の回路数減らすことができる。結果、検査時間が短縮されると共に、半導体記憶装置の回路規模を縮小化することができる。
【００３３】
本発明の第１３の局面によれば、冗長救済機能付きメモリの中にメモリユニットが複数存在し、救済が不可能な不良が存在した場合、他のメモリユニットの救済処理が行われなくなる。これによって、他のメモリユニットに対する意味のない救済処理が中止されることとなる、複数のメモリユニットを対象とした場合の検査が効率化する。
【００３４】
本発明の第１４の局面によれば、メモリユニットが各々有するメモリ構成の違いに依存せず、内部に持つ構成要素を一律に同一数にすることで、救済情報を転送する際に必要とするクロック数を容易に設定できる。したがって、同クロック数の発生する際の間違いを極力起こらないようにすることが可能である。
【００３５】
本発明の第１５の局面によれば、チップ内に複数存在する冗長救済機能付きメモリの中に救済が不可能な不良が存在した場合、他の冗長救済機能付きメモリの救済処理が行われないように制御される。したがって、意味のない他の冗長救済機能付きメモリに対する救済処理が中止されることとなるので、複数の冗長救済機能付きメモリを対象とした検査が効率化する。
【発明を実施するための最良の形態】
【００３６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置１００の機能的構成を示すブロック図である。図１において、半導体記憶装置１００は、冗長救済機能付きメモリ１と、検査部２と、冗長救済部３と、不揮発性素子部４と、救済判定部５とを備える。半導体記憶装置１００には、外部から、救済情報転送クロックＳＣＫが入力される。
【００３７】
冗長救済機能付きメモリ１は、メインメモリセル（図示せず）とスペアメモリセル（図示せず）とを含む。スペアメモリセルは、メインメモリセル中の不良メモリセルを代替するためのメモリセルである。スペアメモリセルが不良メモリセルに置き換わることによって、メインメモリセルが救済される。冗長救済機能付きメモリ１の構造は、特に限定されるものではなく、本発明では、周知のあらゆる冗長救済機能付きメモリを用いることができる。
【００３８】
検査部２は、検査のための電圧条件が変更される度に、メインメモリセルを検査するための検査用信号群Ｓ１を冗長救済機能付きメモリ１に入力し、冗長救済機能付きメモリ１の応答内容に応じて、検査結果を示す検査結果情報Ｓ２を出力する。たとえば、検査部２は、検査クロック信号、アドレス信号、入出力データ線および制御線等からなる検査用信号群Ｓ１を用いて、冗長救済機能付きメモリ１に対して、ＳＲＡＭ検査パターンを与えて、所望の検査を実施し、検査結果情報Ｓ２を出力する。メインメモリセルの検査方法は、特に限定さるものではなく、本発明では、周知のあらゆる検査方法を用いることができる。
【００３９】
冗長救済部３は、検査部２からの検査結果情報Ｓ２に基づいて、検査結果がパスであるかそれともフェイルであるかを判断する。冗長救済部３は、検査結果がフェイルである場合、メインメモリセルの救済が可能であるか否かを判断する。救済可能である場合、冗長救済部３は、メインメモリセルの救済に関する救済情報Ｓ３を出力する。冗長救済部３から出力される救済情報Ｓ３は、検査部２によって検査された電圧条件でメインメモリセルを救済するための情報である。したがって、電圧条件毎に、救済情報Ｓ３は、異なる可能性がある。救済情報Ｓ３は、救済情報転送クロックＳＣＫに同期して出力される。冗長救済部３において、メインメモリセルの救済が可能であるか否かの判断方法は、冗長救済機能付きメモリ１の構造によって決まる。上記のように冗長救済機能付きメモリ１の構造は特に限定されるものではないので、救済情報の構成は、特に限定されるものではなく、本発明では、周知のあらゆる救済情報を用いることができる。なお、冗長救済部３は、検査結果がパスであるかフェイルであるかを示す情報を出力してもよい。
【００４０】
不揮発性素子部４は、電源が落ちても記憶内容を保持しておくことができる不揮発性素子４１と、電源が落ちたら記憶内容が消える揮発性素子４２とを含む。救済情報転送クロックＳＣＫに同期して、冗長救済部３から出力された救済情報Ｓ３は、不揮発性素子部４に入力される。不揮発性素子部４は、冗長救済部３から入力される救済情報Ｓ３を揮発性素子４２に格納する。不揮発性素子４１には、メインメモリセルを救済するために必要な情報が格納されている。不揮発性素子４１に格納されている情報を、以下、格納情報Ｓ４という。救済情報転送クロックＳＣＫに同期して、不揮発性素子部４は、格納情報Ｓ４を出力する。
【００４１】
電圧条件が変更したため、クロックＳＣＫに同期して新たな救済情報Ｓ３が冗長救済部３から出力されたら、救済判定部５は、不揮発性素子部４から出力される格納情報Ｓ４と当該新たな救済情報Ｓ３とに基づいて、メインメモリセルを救済するか否かを判断する。救済判定部５は、判定結果を救済判定信号Ｓ５として出力する。救済判定部５から出力される救済判定信号Ｓ５は、変更前の電圧条件においてメインメモリセルを救済することができる情報（格納情報）と、変更後の電圧条件においてメインメモリセルを救済することができる救済情報とに基づいて、メインメモリセルを救済するか否かを判断する。
【００４２】
不揮発性素子部４は、メインメモリセルを救済することができる旨が救済判定信号Ｓ５に指定されている場合、メインメモリセルを救済するために必要な情報を格納情報とし、不揮発性素子４１に格納する。たとえば、不揮発性素子部４は、格納情報として、揮発性素子４２に格納されている救済情報（変更後の電圧条件における救済情報）を、不揮発性素子４１に格納する。したがって、電圧条件が変更されてもメインメモリセルの救済が可能な場合、当該電圧条件においてメインメモリセルを救済することができる情報が格納情報として、不揮発性素子部４に格納されることとなる。
【００４３】
次に、初期状態からの半導体記憶装置１００の具体的な動作について説明する。まず、初期状態時、不揮発性素子部４の不揮発性素子４１には、メインメモリセルを救済する必要が無い旨の情報が格納情報として記憶されている。第１の電圧条件で検査が行われた場合、検査部２は、第１の電圧条件における検査結果情報Ｓ２を出力する。冗長救済部３は、当該検査結果情報Ｓ２に基づいて、メインメモリセルの救済が可能であるか否かを判断し、救済が可能であれば、救済情報Ｓ３を出力する。救済情報Ｓ３は、救済判定部５および不揮発性素子部４の揮発性素子４２に入力される。その時、不揮発性素子部４は、不揮発性素子４１に格納されている格納情報Ｓ４を救済判定部５に入力すると共に、冗長救済部３からの救済情報を揮発性素子４２に格納する。次に、救済判定部５は、冗長救済部３からの救済情報Ｓ３と不揮発性素子部４からの格納情報Ｓ４とに基づいて、メインメモリセルを救済するか否かを判断する。不揮発性素子部４は、救済判定部５の判定結果に応じて、揮発性素子４２に格納されている救済情報Ｓ３に基づいて、不揮発性素子４１に記憶されている格納情報を書き換える。
【００４４】
その後、第２の電圧条件で検査が行われるとする。本発明では、電圧条件を変更する際、電源を一旦落とすことを前提としている。したがって、第２の電圧条件で検査が行われる前に、電源が落とされ、不揮発性素子部４の不揮発性素子４１に記憶されている格納情報以外の情報は、すべて消える。第２の電圧条件で検査が行われた場合、検査部２は、第２の電圧条件における検査結果情報Ｓ２を出力する。冗長救済部３は、当該検査結果情報Ｓ２に基づいて、メインメモリセルの救済が可能であるか否かを判断し、救済が可能であれば、救済情報Ｓ３を出力する。救済情報Ｓ３は、救済判定部５および不揮発性素子部４の揮発性素子４２に入力される。その時、不揮発性素子部４は、不揮発性素子４１に格納されている格納情報を救済判定部５に入力する。次に、救済判定部５は、冗長救済部３からの救済情報Ｓ３と不揮発性素子部４からの格納情報Ｓ４とに基づいて、メインメモリセルを救済するか否かを判断する。不揮発性素子部４は、救済判定部５の判定結果に応じて、揮発性素子４２に格納されている救済情報Ｓ３に基づいて、不揮発性素子４１に記憶されている格納情報を書き換える。
【００４５】
以上のようにして、全ての電圧条件での検査が行われ、救済判定部５によって全ての電圧条件でメインメモリセルの救済が可能であると判断された場合、全ての電圧条件においてメインメモリセルを救済することができる格納情報が不揮発性素子部４の不揮発性素子４１に記憶されていることとなる。全ての電圧条件での検査が終了し、救済判定部５によって全ての電圧条件でメインメモリセルの救済が可能であると判断された場合、半導体記憶装置１００は、不揮発性素子部４の不揮発性素子４１に記憶されている格納情報に基づいて、不良メモリセルとスペアメモリセルとを置き替えて、メインメモリセルを救済する。
【００４６】
このように、第１の実施形態によれば、電圧条件を変更する度に電源を落とした場合であっても、電源を落とす前の電圧条件に基づく救済情報が格納情報として不揮発的に記憶されているので、新たな電圧条件での救済情報と電源を落とす前の救済情報（格納情報）とに基づいて、メインメモリセルの救済判定を行うことができる半導体記憶装置が提供されることとなる。
【００４７】
なお、第１の実施形態では、冗長救済部３から出力された救済情報Ｓ３は、不揮発性素子部４内の揮発性素子４２に格納され、救済判定部５によってメインメモリセルの救済が可能であると判断された場合、揮発性素子４２に格納されている救済情報に基づいて、格納情報が書き換えられることとした。しかし、不揮発性素子４１に書き込まれる格納情報は、メインメモリセルを救済することができる情報であればよいので、揮発性素子４２は、必須の構成ではない。揮発性素子４２が設けられていない場合、不揮発性素子部４は、たとえば、冗長救済部３から救済判定部５に入力された救済情報Ｓ３を利用して、格納情報を不揮発性素子４１に記憶させるようにしてもよい。また、不揮発性素子部４は、救済判定部５からの出力される救済判定信号に基づいて、外部の回路（図示せず）が求めた格納情報を不揮発性素子４１に記憶させるようにしてもよい。
【００４８】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体集積回路で用いられる救済情報の内容を示す図である。第２の実施形態において、半導体集積回路の構成は、第１の実施形態と同様であるので、図１を援用することとする。
【００４９】
図２において、救済情報は、冗長イネーブル信号Ｒ１と、救済アドレス情報Ｒ２とを含む。救済アドレス情報Ｒ２は、スペアメモリセルによって代替される不良メモリセルのアドレスに関する情報である。冗長イネーブル信号Ｒ１は、救済アドレス情報Ｒ２を用いてメインメモリセルの救済が可能であるか否かを示す情報である。
【００５０】
以下、第１の実施形態と異なる点のみ説明する。電圧条件が変更され、新たな救済情報Ｓ３が救済判定部５および不揮発性素子部４の揮発性素子４２に入力されたとする。このとき、不揮発性素子部４は、不揮発性素子４１に格納されている格納情報の内、冗長イネーブル信号Ｒ１のみを、格納情報Ｓ４として、救済判定部５に入力する。救済判定部５は、新たな電圧条件での救済情報Ｓ３に含まれる冗長イネーブル信号Ｒ１と格納情報Ｓ４に含まれる冗長イネーブル信号Ｒ１とを比較して、新たな電圧条件においても、メインメモリセルを救済することができるとされているか否かを判断し、判断結果を救済判定信号Ｓ５として出力する。不揮発性素子部４は、判定救済信号Ｓ５に基づいて、格納情報を書き換える。
【００５１】
このように、第２の実施形態によれば、変更前の電圧条件に基づく救済情報（格納情報）を不揮発性素子部４から読み出す際、救済判定部５は、冗長イネーブル信号Ｒ１のみを読み出せばよい。したがって、救済判定部５に入力される救済情報Ｓ３および格納情報Ｓ４を限定できるので、救済判定部５を縮小化できる。
【００５２】
（第３の実施形態）
第３の実施形態において、半導体集積回路の構成は、第１の実施形態と同様であるので、図１を援用することとする。以下、第１の実施形態と異なる点のみ説明する。
【００５３】
冗長救済部３は、救済情報Ｓ３を出力する際、救済情報転送クロックＳＣＫに同期して、救済情報Ｓ３をシリアルに出力する。
【００５４】
不揮発性素子部４は、冗長救済部３からの救済情報Ｓ３をシリアルに入力し、揮発性素子４２に格納する。不揮発性素子部４は、救済情報転送クロックＳＣＫに同期して、不揮発性素子４１に記憶している格納情報をシリアルに出力して、救済判定部５に入力する。
【００５５】
救済判定部５は、救済情報転送クロックＳＣＫに同期して、冗長救済部３からの救済情報Ｓ３および不揮発性素子部４からの格納情報をシリアルに入力する。
【００５６】
このように、救済情報Ｓ３および格納情報Ｓ４は、関連する冗長救済部３、不揮発性素子部４および救済判定部５の間で、シリアルに転送される。これにより、第３の実施形態によれば、冗長救済部３、不揮発性素子部４、および救済判定部５の回路構成を小さくすることができる。
【００５７】
（第４の実施形態）
図３は、第４の実施形態に係る半導体記憶装置４００の機能的構成を示すブロック図である。図３において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。また、第３の実施形態では、冗長救済機能付きメモリ１ａは、メインメモリセルとスペアメモリセルとをそれぞれ有する複数のメモリユニット１０−１〜１０−ｎを含む。第３の実施形態では、第２の実施形態と同様の救済情報を用いるので、図２を援用する。救済情報は、メモリユニット毎に生成されるので、メモリユニットのサイズに応じて、救済情報のサイズも変わる。なお、図３において、救済情報転送クロックＳＣＫは、図示されていないが、第１の実施形態と同様である。
【００５８】
以下、図３を参照しながら、半導体記憶装置４００に構成について説明する。図３において、半導体記憶装置４００は、冗長救済機能付きメモリ１ａと、検査部２と、冗長救済部３と、不揮発性素子部４ａと、救済判定部５ａとを備える。
【００５９】
冗長救済機能付きメモリ１ａは、メインメモリセルおよびスペアメモリセルを有するメモリユニット１０−１〜１０−ｎを複数含む。ここで、ｎは、１以上の整数とする。ｋは、１以上ｎ以下の任意の整数とする。
【００６０】
不揮発性素子部４ａは、電気ヒューズ素子ユニット４１−１〜４１−ｎと、第１のラッチ回路ユニット４２−１〜４２−ｎとを含む。電気ヒューズ素子ユニット４１−ｋおよび第１のラッチ回路ユニット４２−ｋによって、一つの電気ヒューズ回路ユニット４０−ｋが構成される。ここで、ｋは、１以上ｎ以下の任意の整数とする。
【００６１】
任意のｋに対して、電気ヒューズ回路ユニット４０−ｋは、メモリユニット１０−ｋに対応する。電気ヒューズ素子ユニット４１−ｋは、冗長イネーブル信号用電気ヒューズＦｋ１と、救済アドレス情報用電気ヒューズＦｋ２〜Ｆｋｚとを含む。ここで、ｚは、任意の正整数である。各電気ヒューズ素子ユニットに含まれる救済アドレス情報用電気ヒューズの数は、任意であり、それぞれ同一であってもよいし、異なっていてもよい。図３では、電気ヒューズ素子ユニット４１−１は、ｘ個の情報を格納できるとしている。また、電気ヒューズ素子ユニット４１−ｎは、ｙ個の情報を格納できるとしている。冗長イネーブル信号用電気ヒューズＦｋ１および救済アドレス情報用電気ヒューズＦｋ２〜Ｆｋｚは、不揮発性素子である。
【００６２】
任意のｋに対して、第１のラッチ回路ユニット４２−ｋは、冗長イネーブル信号用ラッチ回路Ｌｋ１と、救済アドレス情報用ラッチ回路Ｌｋ２〜Ｌｋｚとを含む。冗長イネーブル信号用ラッチ回路Ｌｋ１と救済アドレス情報用ラッチ回路Ｌｋ２〜Ｌｋｚとは、シリアルに接続されている。各第１のラッチ回路ユニットに含まれる救済アドレス情報用ラッチ回路の数は、任意であり、それぞれ同一であってもよいし、異なっていてもよい。ただし、救済アドレス情報用ラッチ回路の数は、対応する救済アドレス情報用電気ヒューズの数と同一である。冗長イネーブル信号用ラッチ回路Ｌｋ１および救済アドレス情報用ラッチ回路Ｌｋ２〜Ｌｋｚは、揮発性素子である。
【００６３】
電気ヒューズ素子ユニット４１−１〜４１−ｎは、メモリユニット１０−１〜１０−ｎを救済するために必要な情報を格納情報として記憶する。任意のｋに対して、メモリユニット１０−ｋは、電気ヒューズ素子４１−ｋに記憶されている格納情報Ｓ４によって、救済される。第１のラッチ回路ユニット４２−１〜４２−ｎは、それぞれ、冗長救済部３から出力される救済情報Ｓ３を格納することができる。任意のｋに対して、第１のラッチ回路ユニット４２−ｋは、メモリユニット１０−ｋを救済するための救済情報Ｓ３を記憶する。第１のラッチ回路ユニット４２−１〜４２−ｎは、救済判定部５ａの判定結果に応じて、格納している救済情報Ｓ３を格納情報として、電気ヒューズ素子ユニット４１−１〜４１−ｎに書き込む。また、第１のラッチ回路ユニット４２−１〜４２−ｎは、新たな電圧条件での検査が開始する際、電気ヒューズ素子ユニット４１−１〜４１−ｎに記憶されている格納情報Ｓ４を読み出して、救済判定部５ａに転送する。
【００６４】
救済判定部５ａは、第２のラッチ回路ユニット５０−１〜５０−ｎと、第３のラッチ回路ユニット５１−１〜５１−ｎと、比較回路ユニット５２−１〜５２−ｎと、救済判定出力回路５３−１〜５３−ｎとを含む。
【００６５】
任意のｋに対して、第２のラッチ回路ユニット５０−ｋは、冗長イネーブル信号用ラッチ回路Ｄｋ１と、救済アドレス情報用ラッチ回路Ｄｋ２〜Ｄｋｚとを含む。冗長イネーブル信号用ラッチ回路Ｄｋ１と救済アドレス情報用ラッチ回路Ｄｋ２〜Ｄｋｚとは、シリアルに接続されている。各第２のラッチ回路ユニットに含まれる救済アドレス情報用ラッチ回路の数は、任意であり、それぞれ同一であってもよいし、異なっていてもよい。ただし、第２のラッチ回路ユニット５０−ｋは第１のラッチ回路ユニット４２−ｋと対応する。したがって、第２のラッチ回路ユニット５０−ｋにおける救済アドレス情報用ラッチ回路の数は、第１のラッチ回路ユニット４２−ｋにおける救済アドレス情報用ラッチ回路の数と同一である。冗長イネーブル信号用ラッチ回路Ｄｋ１および救済アドレス情報用ラッチ回路Ｄｋ２〜Ｄｋｚは、揮発性素子である。第２のラッチ回路ユニット５０−１〜５０−ｎは、冗長救済部３から出力される救済情報Ｓ３を記憶することができる。第２のラッチ回路ユニット５０−ｋは、メモリユニット１０−ｋについての救済情報Ｓ３を記憶する。
【００６６】
第３のラッチ回路ユニット５１−１〜５１−ｎは、冗長イネーブル信号用ラッチ回路Ｅｋ１と、救済アドレス情報用ラッチ回路Ｅｋ２〜Ｅｋｚとを含む。冗長イネーブル信号用ラッチ回路Ｅｋ１と救済アドレス情報用ラッチ回路Ｅｋ２〜Ｅｋｚとは、シリアルに接続されている。各第３のラッチ回路ユニットに含まれる救済アドレス情報用ラッチ回路の数は、任意であり、それぞれ同一であってもよいし、異なっていてもよい。ただし、第３のラッチ回路ユニット５１−ｋは第１のラッチ回路ユニット４２−ｋと対応する。したがって、第３のラッチ回路ユニット５１−ｋにおける救済アドレス情報用ラッチ回路の数は、第１のラッチ回路ユニット４２−ｋにおける救済アドレス情報用ラッチ回路の数と同一である。冗長イネーブル信号用ラッチ回路Ｅｋ１および救済アドレス情報用ラッチ回路Ｅｋ２〜Ｅｋｚは、揮発性素子である。第３のラッチ回路ユニット５１−１〜５１−ｎは、第１のラッチ回路ユニット４２−１〜４２−ｎから転送されてくる格納情報Ｓ４を記憶することができる。第３のラッチ回路ユニット５１−ｋは、メモリユニット１０−ｋについての格納情報Ｓ４を記憶する。
【００６７】
任意のｋについて、比較回路ユニット５２−ｋは、比較回路Ｃｋ１〜Ｃｋｚを含む。各比較回路ユニットに含まれる比較回路の数は、任意であり、それぞれ同一であっても、異なっていてもよい。ただし、比較回路ユニット５２−ｋは、第２のラッチ回路ユニット５０−ｋおよび第３のラッチ回路ユニット５１−ｋに対応する。したがって、比較回路ユニット５２−ｋにおける比較回路Ｃｋ１〜Ｃｋｚの数は、第２（または第３）のラッチ回路ユニット５０−ｋ（または５１−ｋ）における冗長イネーブル信号用ラッチ回路Ｄｋ１（またはＥｋ１）および救済アドレス情報用ラッチ回路Ｄｋ２〜Ｄｋｚ（またはＥｋ２〜Ｅｋｚ）の数と一致する。比較回路ユニット５２−ｋは、第２のラッチ回路ユニット５０−ｋに格納されている救済情報Ｓ３と、第３のラッチ回路ユニット５１−ｋに格納されている格納情報Ｓ４とを比較し、比較結果を出力する。
【００６８】
任意のｋに対して、救済判定出力回路５３−ｋは、比較回路ユニット５２−ｋと対応する。救済判定出力回路５３−ｋは、比較回路ユニット５２−ｋから出力される比較結果に基づいて、メモリユニット１０−ｋを救済するか否かを判断し、判断結果を救済判定信号Ｓ５−ｋとして出力する。
【００６９】
以下、図３を参照しながら、第３の実施形態に係る半導体記憶装置４００の動作について説明する。半導体記憶装置４００は、外部から入力される救済情報転送クロックＳＣＫに同期して動作する。図３において、救済情報転送クロックＳＣＫの入力経路は省略されているが、以下の説明から、半導体記憶装置４００の動作は明らかとなる。
【００７０】
初期状態において、電気ヒューズ素子Ｆ１１〜Ｆ１ｘ，…，Ｆｎ１〜Ｆｎｙは、所定のデジタル値を有しているとする。たとえば、初期状態において、電気ヒューズ素子Ｆ１１〜Ｆ１ｘ，…，Ｆｎ１〜Ｆｎｙは、非切断状態を示すデジタル値“０”を有しているとする。なお、この場合、切断状態を示すデジタル値を“１”とする。
【００７１】
まず、第１の電圧条件における検査を開始する際、検査の開始を示す救済情報転送クロックＳＣＫが不揮発性素子部４ａに入力される。これに応じて、不揮発性素子部４ａは、電位ヒューズ素子ユニット４１−１〜４１−ｎに格納されている格納情報Ｓ４を第１のラッチ回路ユニット４２−１〜４２−ｎに転送する。あわせて、検査部２は、検査用制御信号Ｓ１を冗長救済機能付きメモリ１ａに入力し、検査結果情報Ｓ２を出力する。冗長救済部３は、検査部２から出力される検査結果情報Ｓ２に基づいて、各メモリユニット１０−１〜１０−ｎについての救済情報Ｓ３を求める。
【００７２】
次に、救済情報Ｓ３の出力を示す救済情報転送クロックが冗長救済部３に入力される。これに応じて、冗長救済部３は、メモリユニット１０−１から１０−ｎまでを救済するための救済情報Ｓ３を、救済情報転送クロックに同期しながら、順次、シリアルに出力する。
【００７３】
冗長救済部３からシリアルに出力された救済情報Ｓ３は、まず、第２のラッチ回路ユニット５０―ｎのラッチ回路Ｄｎｙに格納される。次の救済情報転送クロックＳＣＫにおいて、ラッチ回路Ｄｎｙに格納された情報は、ラッチ回路Ｄｎ（ｙ−１）に格納され、新たに入力された情報は、ラッチ回路Ｄｎｙに格納される。このようにして、冗長救済部３からシリアルに出力された救済情報Ｓ３は、第２のラッチ回路ユニット５０−ｎから順に格納され、最終、第２のラッチ回路ユニット５０−１〜５０−ｎに、シリアルに出力された順に格納される。
【００７４】
第２のラッチ回路ユニット５０−１〜５０−ｎへの救済情報Ｓ３の格納の後、冗長救済部３からシリアルに出力された救済情報Ｓ３は、第１のラッチ回路ユニット４２−１〜４２−ｎに、シリアルに出力された順に格納される。その際、第１のラッチ回路ユニット４２−１〜４２−ｎに格納されていた格納情報Ｓ４は、順次、シリアルに押し出され、第３のラッチ回路ユニット５１−ｎから順に、格納されていく。これによって、各メモリユニット１０−１〜１０−ｎについての格納情報Ｓ４が、第３のラッチ回路ユニット５１−１〜５１−ｎに格納される。このように、不揮発性素子部４ａは、救済情報を第１のラッチ回路ユニット４２−１〜４２−ｎに格納させながら、先入れ先出しとなるように格納情報をシリアルに出力する。
【００７５】
第２のラッチ回路ユニット５０−１〜５０−ｎに救済情報Ｓ３が格納され、第３のラッチ回路ユニット５１−１〜５１−ｎに格納情報Ｓ４が格納されたタイミングの救済情報転送クロックＳＣＫにおいて、比較回路ユニット５２−１〜５２−ｎは、それぞれ、第２のラッチ回路ユニット５０−１〜５０―ｎから救済情報Ｓ３を読み出し、第３のラッチ回路ユニット５１−１〜５１−ｎから格納情報Ｓ４を読み出す。そして、比較回路ユニット５２−１〜５２−ｎは、救済情報Ｓ３と格納情報Ｓ４との比較結果を出力する。
【００７６】
救済判定出力回路５３−１〜５３−ｎは、入力される比較結果に基づいて、各メモリユニット１０−１〜１０−ｎを救済するか否かを判断する。救済判定出力回路５３−１〜５３−ｎでの判定基準は、特に限定されない。
【００７７】
たとえば、メモリユニット１０−ｋに対応する格納情報Ｓ４が全て“０”である場合を考える。この場合、救済判定出力回路５３−ｋは、メモリユニット１０−ｋに対応する救済情報Ｓ３に一つでも“１”が存在すれば、メモリユニット１０−ｋを救済すると判定する。一方、メモリユニット１０−ｋに対応する格納情報Ｓ４が全て“０”でない場合、救済判定出力回路５３−ｋは、メモリユニット１０―ｋに対応する救済情報Ｓ３とメモリユニット１０−ｋに対応する格納情報Ｓ４とが一致した場合に限り、メモリユニット１０−ｋを救済すると判定する。ただし、救済情報Ｓ３がすべて“０”であった場合のように、メモリユニット１０−ｋを救済必要がない場合、救済判定出力回路５３−ｋは、メモリユニット１０−ｋを救済しないと判定する。また、救済判定出力回路５３−ｋは、救済情報Ｓ３の冗長イネーブル信号に、救済ができない旨が記述されていた場合、救済が不可能である旨の救済判定信号を出力する。救済が不可能である旨の救済判定信号が出力されたら、半導体記憶装置４００は、メインメモリセルを救済せずに、不良として扱われる。
【００７８】
不揮発性素子部４ａは、救済判定部５ａから出力される救済判定信号Ｓ５−１〜Ｓ５−ｎにおいて、メインメモリセルを救済すると指定されている場合、救済対象のメモリユニット１０−ｋに対応する電気ヒューズ素子ユニット４１−ｋを、第１のラッチ回路ユニット４２−ｋに格納されている救済情報Ｓ３に基づいて切断する。これによって、第１の電圧条件での動作が完了する。
【００７９】
次に、電圧条件が第２の電圧条件に変更されるとする。本発明では、電圧条件が変更される際、半導体記憶装置４００に供給されている電源が落とされることを前提としている。したがって、第２の電圧条件に変更される前に電源が落とされ、揮発性素子である第１〜第３のラッチ回路に格納されている情報は、消去される。
【００８０】
第２の電圧条件における検査を開始する際、検査の開始を示す救済情報転送クロックＳＣＫが不揮発性素子部４ａに入力される。これに応じて、不揮発性素子部４ａは、電気ヒューズ素子ユニット４１−１〜４１−ｎに格納されている格納情報Ｓ４を第１のラッチ回路ユニット４２−１〜４２−ｎに転送する。以下、第１の電圧条件の場合と同様にして、第２の電圧条件における救済情報Ｓ３が第１および第２のラッチ回路に格納され、第１の電圧条件における格納情報Ｓ４が第３のラッチ回路に格納された状態が得られる。
【００８１】
その後、所定の救済情報転送クロックＳＣＫに同期して、比較回路ユニット５２−１〜５２−ｎは、第２の電圧条件における救済情報Ｓ３と第１の電圧条件における格納情報Ｓ４とを比較し、比較結果を出力する。
【００８２】
救済判定出力回路５３−１〜５３−ｎは、当該比較結果に基づいて、各メモリユニット１０−１〜１０−ｎを救済するか否かを判断する。救済判定出力回路５３−１〜５３−ｎでの判定基準は、特に限定されない。
【００８３】
このようにして、第１の電圧条件においてメインメモリセルを救済することができる情報（格納情報）と第２の電圧条件においてメインメモリセルを救済することができる情報（救済情報）とが比較される。第１および第２の電圧条件の両方において、メインメモリセルを救済することができる救済情報が第２の電圧条件において得られているのであれば、不揮発性素子部４ａは、第１のラッチ回路ユニット４２−１〜４２−ｎに記憶されている救済情報に基づいて、電気ヒューズ素子４１−１〜４１−ｎを切断する。これによって、第１および第２の電圧条件の両方において、メインメモリセルを救済することができる情報が、格納情報として、不揮発的に、電気ヒューズ素子４１−１〜４１−ｎに記憶されることとなる。
【００８４】
典型的な例について説明する。第１の電圧条件において、あるメモリユニット１０−ｋは良品であったため、救済する必要がない場合、当該メモリユニット１０−ｋに対応する電気ヒューズ素子ユニット４１−ｋは、切断されることなく、初期状態のままである。このとき、第２の電圧条件において、メモリユニット１０−ｋが不良であったとする。この場合、第２の電圧条件における救済情報Ｓ３を電気ヒューズ素子４１−ｋに書き込めば、第１および第２の電圧条件の両方において、メモリユニット１０−ｋを救済することができる。したがって、不揮発性素子部４ａは、当該救済情報Ｓ３を格納情報として、電気ヒューズ素子ユニット４１−ｋに書き込む。
【００８５】
第１の電圧条件において、あるメモリユニット１０−ｋは不良であったため、第１の電圧条件における救済情報Ｓ３が格納情報Ｓ４として、電気ヒューズ素子４１−ｋに格納されていたとする。第２の電圧条件において、当該メモリユニット１０−ｋが良品である場合、不揮発性素子部４ａは、電気ヒューズ素子４１−ｋの格納情報を変更しなくても、第１および第２の電圧条件の両方において、メモリユニット１０−ｋを救済することができる。
【００８６】
第１の電圧条件において、あるメモリユニット１０−ｋは不良であったため、第１の電圧条件における救済情報Ｓ３が格納情報Ｓ４として、電気ヒューズ素子４１−ｋに格納されていたとする。第２の電圧条件においても、当該メモリユニット１０−ｋが不良であったとする。第２の電圧条件における当該メモリユニット１０−ｋの救済情報Ｓ３と格納情報Ｓ４とが同一である場合、電気ヒューズ素子４１−ｋの格納情報を変更しなくても、第１および第２の電圧条件の両方において、メモリユニット１０−ｋを救済することができる。一方、第２の電圧条件における当該メモリユニット１０−ｋの救済情報Ｓ３と格納情報Ｓ４とが同一でない場合、第２の電圧条件における救済情報Ｓ３に基づいて、電気ヒューズ素子ユニット４１−ｋを切断したとすると、電気ヒューズ素子ユニット４１−ｋに格納されている格納情報では、第１および第２の電圧条件の両方において、メモリユニット１０−ｋを救済できない場合がある。したがって、救済判定出力回路５−１〜５−ｎは、救済情報Ｓ３と格納情報Ｓ４との比較結果を予め類型化しておいて、新たな救済情報Ｓ３を電気ヒューズ回路に書き込むことによって救済できるか否かを判断してもよい。または、救済判定出力回路５−１〜５−ｎは、救済情報Ｓ３と格納情報Ｓ４とを比較した結果、救済情報Ｓ３と格納情報Ｓ４とが相違する場合、救済が不可能である旨の救済判定信号を出力してもよい。救済が不可能である旨の救済判定信号が出力されたら、半導体記憶装置４００は、不良品であるとして、以後の電圧条件での処理を中止してもよい。
【００８７】
第２の電圧条件による検査の後、電源が落とされ、第３の電圧条件での検査が開始されるが、それ以降の動作は、第１および第２の電圧条件の場合と同様にして、行われる。
【００８８】
このように、第４の実施形態によれば、以前の電圧条件においてメインメモリセルを救済することができる情報が格納情報として電気ヒューズ回路ユニットに不揮発的に記憶される。これによって、電圧条件を変更するために電源が落とされたとしても、以前の電圧条件における格納情報が保持され続ける。新たな電圧条件で検査が行われる場合、新たな電圧条件における救済情報と以前の電圧条件における格納情報とが比較され、その比較結果に基づいて、メインメモリセルを救済するか否かが判断され、必要に応じて、電気ヒューズ回路が切断される。これによって、以前の電圧条件においてメインメモリセルを救済することができ、かつ新たな電圧条件においてメインメモリセルを救済することができる情報が格納情報として、電気ヒューズ回路ユニットに不揮発的に記憶される。したがって、さらに新たな電圧条件に変更されるために電源が落とされたとしても、それまでの電圧条件でメインメモリセルを救済することができる情報が保持され続けることとなる。このようにして、途中で不良と判断されずに、全ての電圧条件で検査が行われたら、不揮発性素子部４は、全ての電圧条件においてメインメモリセルを救済することができる情報を格納情報として記憶していることとなる。結果、半導体記憶装置は、当該格納情報を利用して、メインメモリセルにおける不良メモリセルをスペアメモリセルに置き換えて、メインメモリセルを救済し、良品として、提供されることとなる。
【００８９】
また、第４の実施形態では、冗長救済部３、不揮発性素子部４ａ、および救済判定部５ａの間での救済情報の入出力、ならびに不揮発性素子部４ａおよび救済判定部５ａの間での格納情報の入出力は、共通の救済情報転送クロックに従って行われるので、救済情報と格納情報とを正確に比較することができる。なお、救済情報転送クロックの他、同一数のクロックが冗長救済部３、不揮発性素子部４ａ、および救済判定部５ａに入力され、当該クロックに応じて、救済情報および格納情報の入出力が行われるのであれば、救済情報転送クロック以外のクロックが用いられてもよい。
【００９０】
（第５の実施形態）
図４は、本発明の第５の実施形態に係る半導体記憶装置５００の機能的構成を示すブロック図である。図４において、第４の実施形態と同様の部分については、同一の参照符号を付し、説明を省略する。第５の実施形態では、第２の実施形態と同様の救済情報を用いるので、図２を援用する。
【００９１】
図４において、半導体記憶装置５００は、半導体記憶装置４００は、冗長救済機能付きメモリ１ａと、検査部２と、冗長救済部３と、不揮発性素子部４ａと、救済判定部５ｂとを備える。
【００９２】
救済判定部５ｂは、第２のラッチ回路ユニット５０−１〜５０−ｎと、第３のラッチ回路ユニット５１−１〜５１−ｎと、比較回路ユニット５２ｂ−１〜５２ｂ−ｎと、救済判定出力回路５３ｂ−１〜５３ｂ−ｎとを含む。
【００９３】
任意のｋに対して、比較回路ユニット５２ｂ―ｋは、比較回路Ｃｋ１のみを有する。第２のラッチ回路ユニット５０−ｋ内の冗長イネーブル信号用ラッチ回路Ｄｋ１に格納されている新たな電圧条件での救済情報Ｓ３に含まれる冗長イネーブル信号と、第３のラッチ回路ユニット５１−ｋ内の冗長イネーブル信号用ラッチ回路Ｅｋ１に格納されている以前の電圧条件での格納情報Ｓ４に含まれる冗長イネーブル信号とのみを比較し、比較結果を出力する。
【００９４】
任意のｋに対して、救済判定出力回路５３ｂ−ｋは、冗長イネーブル信号の比較結果に基づいて、メモリユニット１０−ｋを救済するか否かを判断する。たとえば、格納情報Ｓ４において、冗長イネーブル信号を示す箇所が“１”である場合、電気ヒューズが切断状態であるとし、“０”である場合、非切断状態であるとする。また、救済情報において、冗長イネーブル信号を示す箇所が“１”である場合、救済が可能であるとし、“０”である場合、救済が不可能であるとする。このような場合、救済判定出力回路５３ｂ−ｋは、冗長イネーブル信号用ラッチ回路Ｅｋ１が“０”であって、かつ冗長イネーブル信号用ラッチ回路Ｄｋ１が“１”である場合のみ、メモリユニット１０−ｋを救済するとして、救済判定信号Ｓ５ｂ―ｋを出力するとよい。なお、救済判定出力回路５３ｂ−１〜５３ｂ−ｎでの判定基準は、これに限られるものではない。
【００９５】
このように、第５の実施形態では、救済判定に、冗長イネーブル信号のみが用いられるので、比較回路ユニットをコンパクトにすることができ、半導体記憶装置の小型化を図ることができる。
【００９６】
（第６の実施形態）
図５は、本発明の第６の実施形態に係る半導体記憶装置６００の機能的構成を示すブロック図である。第６の実施形態において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略することとする。
【００９７】
図５において、半導体記憶装置６００は、冗長救済機能付きメモリ１と、検査部２と、冗長救済部３ｃと、不揮発性素子部４と、救済判定部５ｃとを備える。
【００９８】
冗長救済部３ｃは、救済情報をパラレルに出力する。冗長救済部３ｃがパラレルに出力する救済情報を救済情報Ｓ６という。
【００９９】
救済判定部５ｃは、冗長救済部３ｃからパラレルに出力される救済情報Ｓ６と、不揮発性素子部４から出力される格納情報Ｓ４とに基づいて、メインメモリセルを救済するか否かを判断する。
【０１００】
第６の実施形態に係る救済判定部５ｃの具体的な構成例としては、図３に示す救済判定部５ａ内の第２のラッチ回路ユニット５０−１〜５０−ｎに冗長救済部３ｃからパラレルに出力された救済情報Ｓ６が格納される構成が考えられる。
【０１０１】
このように、第６の実施形態では、冗長救済部３ｃから救済情報Ｓ６がパラレルに出力されるので、救済判定部５ｃに救済情報を転送するための救済情報転送クロック数を少なくでき、転送時間を短縮することができる。
【０１０２】
（第７の実施形態）
図６は、本発明の第７の実施形態に係る半導体記憶装置７００の機能的構成を示すブロック図である。図６において、第１の実施形態および第４の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。
【０１０３】
図６において、半導体記憶装置７００は、冗長救済機能付きメモリ１ａと、検査部２と、冗長救済部３ｄと、不揮発性素子部４ａと、救済判定部５ｄとを備える。
【０１０４】
冗長救済部３ｄは、救済情報転送クロックＳＣＫに同期して、救済情報Ｓ３をシリアルに出力すると共に、救済情報Ｓ３に含まれる冗長イネーブル信号を救済情報Ｓ７としてパラレルに出力する。
【０１０５】
不揮発性素子部４ｄは、電気ヒューズ素子ユニット４１−１〜４１−ｎと、第１のラッチ回路ユニット４２−１〜４２−ｎと、冗長イネーブル信号転送用ラッチ回路４３−１〜４３−ｎとを含む。冗長イネーブル信号転送用ラッチ回路４３−１〜４３−ｎは、第１のラッチ回路ユニット４２−１〜４２−ｎに格納されている格納情報に含まれる冗長イネーブル信号を格納する。冗長イネーブル信号転送用ラッチ回路４３−１〜４３−ｎに格納されている冗長イネーブル信号は、格納情報Ｓ８として、救済判定部５ｄにシリアルに転送される。冗長イネーブル信号転送用ラッチ回路４３−１〜４３−ｎは、揮発性素子である。
【０１０６】
救済判定部５ｄは、第２のラッチ回路ユニット５０ｄ−１〜５０ｄ−ｎと、第３のラッチ回路ユニット５１ｄ−１〜５１ｄ−ｎと、比較回路ユニット５２ｄ−１〜５２ｄ−ｎと、救済判定出力回路５３ｄ−１〜５３ｄ−ｎとを含む。
【０１０７】
第２のラッチ回路ユニット５０ｄ−１〜５０ｄ−ｎは、それぞれ、冗長イネーブル信号用ラッチ回路Ｄ１１〜Ｄｎ１を有する。冗長イネーブル信号用ラッチ回路Ｄ１１〜Ｄｎ１は、冗長救済部３ｄからパラレルに出力される救済情報Ｓ７を記憶する。
【０１０８】
第３のラッチ回路ユニット５１ｄ−１〜５１ｄ−ｎは、それぞれ、冗長イネーブル信号用ラッチ回路Ｅ１１〜Ｅｎ１を有する。冗長イネーブル信号用ラッチ回路Ｅ１１〜Ｅｎ１は、シリアルに接続されている。冗長イネーブル信号用ラッチ回路Ｅ１１〜Ｅｎ１は、不揮発性素子部４ｄからシリアルに出力される格納情報Ｓ８を記憶する。
【０１０９】
比較回路ユニット５２ｄ−１〜５２ｄ−ｎは、比較回路Ｃ１１〜Ｃｎ１を含む。任意のｋに対して、比較回路Ｃｋ１は、冗長イネーブル信号用ラッチＤｋ１に格納されている冗長イネーブル信号と、冗長イネーブル信号用ラッチ回路Ｅｋ１に格納されている冗長イネーブル信号とを比較し、比較結果を出力する。
【０１１０】
救済判定出力回路５３ｄ−１〜５３ｄ−ｎは、それぞれ、比較回路ユニット５２ｄ−１〜５２ｄ−ｎからの比較結果に基づいて、対応するメモリユニット１０−１〜１０−ｎを救済するか否かを判断する。救済判定出力回路５３ｄ−１〜５３ｄ−ｎにおける判定基準は、第５の実施形態と同様である。
【０１１１】
以下、図６を参照しながら、第７の実施形態に係る半導体記憶装置７００の動作について説明する。電圧条件が変更される度に、電源が落とされ、第１〜第３のラッチ回路に格納されている情報は、消去される。併せて、冗長イネーブル信号転送用ラッチ回路４３−１〜４３−ｎに格納されている情報も消去される。
【０１１２】
新たな電圧条件に変更されると、検査の開始を示す救済情報転送クロックＳＣＫが不揮発性素子部４ａに入力される。これに応じて、不揮発性素子部４ａは、電気ヒューズ素子ユニット４１−１〜４１−ｎに格納されている格納情報Ｓ４を第１のラッチ回路ユニット４２−１〜４２−ｎに転送する。なお、不揮発性素子部４ａは、格納情報Ｓ４を第１のラッチ回路ユニット４２−１〜４２−ｎに転送せずに、冗長イネーブル信号のみを冗長イネーブル信号転送用ラッチ回路４３−１〜４３−ｎに転送してもよい。
【０１１３】
次に、救済情報転送クロックＳＣＫに同期して、冗長救済部３ｄからシリアルに出力される冗長救済情報Ｓ３が第１のラッチ回路ユニット４２−１〜４２−ｎに格納される。その際、一回目のクロックにおいて、第１のラッチ回路ユニット４２−１〜４２−ｎにおける冗長イネーブル信号用ラッチ回路Ｌ１１〜Ｌｎ１内の冗長イネーブル信号が冗長イネーブル信号転送用ラッチ回路４３−１〜４３−ｎにパラレルに転送される。二回目のクロック以降、冗長イネーブル信号転送用ラッチ回路４３−１〜４３−ｎに格納されている冗長イネーブル信号は、第３のラッチ回路ユニット５１ｄ−１〜５１ｄ−ｎにおける冗長イネーブル信号用ラッチ回路Ｅ１１〜Ｅｎ１に順次格納される。
【０１１４】
冗長イネーブル信号用ラッチ回路Ｅ１１に電気ヒューズ素子Ｆ１１に格納されていた冗長イネーブル信号が格納されるクロックの時、冗長救済部３ｄは、救済情報Ｓ７をパラレルに出力する。それに応じて、第２のラッチ回路ユニット５０ｄ−１〜５０ｄ−ｎは、救済情報Ｓ７を記憶する。なお、冗長救済部３ｄから救済情報Ｓ７が出力されるタイミングは、これに限られるものではない。
【０１１５】
第２のラッチ回路ユニット５０ｄ−１〜５０ｄ−ｎに救済情報Ｓ７が記憶され、第３のラッチ回路ユニット５１ｄ−１〜５１ｄ−ｎに格納情報Ｓ８が記憶された時点で、比較回路Ｃ１１〜Ｃｎ１は、それぞれ、冗長イネーブル信号を比較し、比較結果を出力する。救済判定出力回路５３ｄ−１〜５３ｄ−ｎは、対応するメモリユニット１０−１〜１０−ｎを救済するか否かを判断し、判断結果を救済判定信号Ｓ５ｄ−１〜Ｓ５ｄ−ｎとして出力する。救済判定出力回路５３ｄ−１〜５３ｄ−ｎにおける判断基準は、第５の実施形態と同様である。不揮発性素子部４ｄは、救済判定出力回路５３ｄ−１〜５３ｄ−ｎからの救済判定信号Ｓ５ｄ−１〜Ｓ５ｄ−ｎに基づいて、電気ヒューズ素子ユニット４１−１〜４１−ｎを切断するか否かを判断し、必要に応じて、切断する。
【０１１６】
このように、第７の実施形態に係る半導体記憶装置７００は、変更前の電圧条件に基づく救済情報の内、冗長イネーブル信号のみと、新たな電圧条件に基づく救済情報の内、冗長イネーブル信号のみとを比較して、新たな電圧条件でも救済が可能な情報を電気ヒューズ素子に不揮発的に書き込む。これによって、電圧条件が変更される毎に電源が落とされる場合であっても、救済のための検査を行うことができる。加えて、情報の転送時間が短縮され、結果、救済のための時間が短縮される。あわせて、ラッチ回路等の数を減らすことができるので、回路規模が縮小化される。
【０１１７】
なお、図７に示すように、不揮発性素子部４ｄにおいて、後に格納された冗長イネーブル信号から先に救済判定部５ｄに転送するようにし（すなわち、先入れ後出しとなるようにし）、冗長イネーブル信号転送用ラッチ回路４３−１〜４３−ｎをチェーン接続してもよい。この場合、冗長イネーブル信号用ラッチ回路Ｅ１１〜Ｅｎ１の接続順序を、図６の場合と逆にする。すなわち、不揮発性素子部４ｄに後に格納された冗長イネーブル信号から先に冗長イネーブル信号用ラッチ回路Ｅ１１〜Ｅｎ１に格納されるように、冗長イネーブル信号用ラッチ回路Ｅ１１〜Ｅｎ１を接続する。比較回路Ｃ１１〜Ｃｎ１は、それぞれ、対応する冗長イネーブル信号を比較できるように、冗長イネーブル信号用ラッチ回路Ｄ１１〜Ｄｎ１およびＥ１１〜Ｅｎ１から引き出し線を取り出し、冗長イネーブル信号を比較する。図７に示すような回路構成にしても、第７の実施形態と同様の効果が得られる。
【０１１８】
（第８の実施形態）
図８は、本発明の第８の実施形態に係る半導体記憶装置８００の機能的構成を示すブロック図である。図８において、第１および第６の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。
【０１１９】
図８において、半導体記憶装置８００は、冗長救済機能付きメモリ１と、検査部２と、冗長救済部３ｅと、不揮発性素子部４と、救済判定部５ｃと、最終判定部６とを備える。
【０１２０】
冗長救済部３ｅは、検査部２から出力される検査結果情報に基づいて、メインメモリセルを救済することができるか否かを判断し、救済可否信号Ｓ９を出力する。冗長救済部３ｅは、如何なる手段を用いてもメインメモリセルを救済することができないと判断した場合、救済が不可能である旨の救済不可信号Ｓ９を出力する。
【０１２１】
最終判定部６は、ある電圧条件において冗長救済部３ｅから救済が不可能である旨の救済可否信号Ｓ９が入力された場合、救済判定部５ｃから如何なる救済判定信号Ｓ５が入力されていたとしても、当該半導体記憶装置８００は、救済が不可能であるとして、最終救済判定信号Ｓ１０を出力する。一方、救済が不可能である旨の救済可否信号Ｓ９が入力されていない場合、最終判定部６は、救済判定部５ｃからの救済判定信号Ｓ５にしたがって、救済が可能であるか否かを示す最終救済判定信号Ｓ１０を出力する。不揮発性素子部４は、最終救済判定信号Ｓ１０に基づいて、格納情報を書き換える。全ての電圧条件において、救済が可能である旨の最終救済判定信号Ｓ１０が出力されたら、半導体記憶装置８００は、不揮発性素子部４に記憶されている格納情報に基づいて、メインメモリセルを救済する。救済が不可能である旨の最終救済判定信号Ｓ１０が出力されたら、半導体記憶装置８００は、不良品として扱われる。
【０１２２】
なお、冗長救済部３ｅおよび最終判定部６は、本明細書に開示している全ての実施形態に適用可能である。
【０１２３】
このように、第８の実施形態によれば、救済が不可能なメモリユニットが存在した場合、救済処理が行われないこととなるので、他のメモリユニットに意味のない救済処理が実行されなくなる。したがって、検査および救済処理を効率的に行うことができる。
【０１２４】
（第９の実施形態）
図９は、本発明の第９の実施形態に係る半導体記憶装置９００の機能的構成を示すブロック図である。第９の実施形態において、第８の実施形態と同様の機能を有する部分については同一の参照符号を付し、説明を省略する。
【０１２５】
図９において、半導体記憶装置９００は、検査ユニット６０−１〜６０−ｍと、チップレベル救済可否判定部７と、最終判定部６−１〜６−ｍとを備える。
【０１２６】
検査ユニット６０−１〜６０−ｍは、それぞれ、冗長救済機能付きメモリ１と、検査部２と、冗長救済部３ｅと、不揮発性素子部４と、救済判定部５ｃとを含む。なお、ここでは、検査ユニット６０−１〜６０−ｍとしては、本明細書に記載されている半導体記憶装置の全ての構成が適用できる。ただし、各検査ユニット６０−１〜６０−ｍにおける救済判定部は、救済可否信号を出力するものとする。
【０１２７】
各冗長救済部３ｅから出力された救済可否信号Ｓ９−１〜Ｓ９−ｍは、チップレベル救済可否判定部７に入力される。チップレベル救済可否判定部７は、ある電圧条件における救済可否信号Ｓ９−１〜Ｓ９−ｍの中に、一つでも、救済が不可能である旨を示す救済可否信号が入力されたら、半導体記憶装置９００を救済することが不可能である判断する。一方、チップレベル救済可否判定部７は、救済不可信号Ｓ９−１〜Ｓ９−ｍの全てが救済可能である旨を示している場合、半導体記憶装置９００を救済することが可能である判断する。チップレベル救済可否判定部７は、判断結果を、チップレベル救済可否信号Ｓ１１として出力する。
【０１２８】
チップレベル救済可否判定部７から、救済が不可能である旨のチップレベル救済可否信号Ｓ１１が出力された場合、最終判定部６−１〜６−ｍは、救済が不可能である旨の最終救済判定信号Ｓ１０−１〜Ｓ１０−ｍを出力する。これに応じて、半導体記憶装置９００は、以後、検査を実行しない。一方、救済が可能である旨のチップレベル救済可否信号Ｓ１１が出力された場合、最終判定部６−１〜６−ｍは、救済が可能である旨の最終救済判定信号Ｓ１０−１〜Ｓ１０−ｍを出力する。それに応じて、各不揮発性素子部４は、格納情報を書き換える。全ての電圧条件において、救済が可能である旨の最終救済判定信号Ｓ１０−１〜Ｓ１０−ｍが出力された場合、各冗長救済機能付きメモリ１は、格納情報に基づいて、救済処理を実行する。
【０１２９】
このように、第９の実施形態によれば、救済が不可能な不良のメモリユニットが存在した場合、救済処理を実行しないこととなるので、メモリ検査の効率が向上する。
【０１３０】
（第１０の実施形態）
図３を用いて、本発明の第１０の実施形態について説明する。第１０の実施形態では、メモリユニット６０−１〜６０−ｎの構成の違いに関わらず、各電気ヒューズ回路ユニット４０−１〜４０−ｎに含まれる電気ヒューズ素子の数を一律同じ（ｘ個）とすることとする。併せて、各第１〜第３のラッチ回路ユニット４２−１〜４２−ｎ、５０−１〜５０−ｎ、および５１−１〜５１−ｎにおけるラッチ回路の数を、一律同じ（ｘ個）とする。さらに、各比較回路ユニット５２−１〜５２−ｎにおける比較回路の数を、一律同じ（ｘ個）とする。
【０１３１】
これによって、冗長救済部３から救済情報Ｓ３を転送する際の救済情報転送クロックＳＣＫのクロック数をｎ×ｘ個とすることができる。したがって、第１０の実施形態によれば、メモリユニットが各々有するメモリ構成の違いに依存せず、一律、内部に持つ構成要素を同一数にすることで、救済情報転送クロックＳＣＫによって救済情報が転送される際に必要とするクロック数をｎ×ｘ個と容易に設定できる。よって、同クロック数の発生する際の間違いを極力起こらないようにすることが可能である。
【産業上の利用可能性】
【０１３２】
本発明の半導体記憶装置によれば、電源を落として複数の電圧条件で救済判定等を行うことができ産業上有用である。
【図面の簡単な説明】
【０１３３】
【図１】本発明の第１の実施形態に係る半導体記憶装置１００の機能的構成を示すブロック図
【図２】本発明の第２の実施形態に係る半導体集積回路で用いられる救済情報の内容を示す図
【図３】第４の実施形態に係る半導体記憶装置４００の機能的構成を示すブロック図
【図４】本発明の第５の実施形態に係る半導体記憶装置５００の機能的構成を示すブロック図
【図５】本発明の第６の実施形態に係る半導体記憶装置６００の機能的構成を示すブロック図
【図６】本発明の第７の実施形態に係る半導体記憶装置７００の機能的構成を示すブロック図
【図７】本発明の第７の実施形態に係る半導体記憶装置７００の変形例における機能的構成を示すブロック図
【図８】本発明の第８の実施形態に係る半導体記憶装置８００の機能的構成を示すブロック図
【図９】本発明の第９の実施形態に係る半導体記憶装置９００の機能的構成を示すブロック図
【符号の説明】
【０１３４】
１００，４００，５００，６００，７００，８００，９００  半導体記憶装置
１，１ａ  冗長救済機能付きメモリ
２  検査部
３，３ｃ，３ｄ，３ｅ  冗長救済部
４，４ａ，４ｄ  不揮発性素子部
５，５ａ，５ｂ，５ｃ，５ｄ  救済判定部
６，６−１〜６−ｍ  最終判定部
７  チップレベル救済可否判定部
Ｓ１  検査用信号群
Ｓ２  検査結果情報
Ｓ３，Ｓ６，Ｓ７  救済情報
Ｓ４，Ｓ８  格納情報
Ｓ５，Ｓ５−１〜Ｓ５−ｍ，Ｓ５ｂ−１〜Ｓ５ｂ−ｍ，Ｓ５ｄ−１〜Ｓ５ｄ−ｍ  救済判定信号
Ｓ９，Ｓ９−１〜Ｓ９−ｍ  救済可否信号
Ｓ１０，Ｓ１０−１〜Ｓ１０−ｍ  最終救済判定信号
Ｓ１１  チップレベル救済可否信号
ＳＣＫ  救済情報転送クロック
Ｒ１  冗長イネーブル信号
Ｒ２  救済アドレス情報
１０−１〜１０−ｎ  メモリユニット
４０−１〜４０−ｎ  電気ヒューズ回路ユニット
４１−１〜４１−ｎ  電気ヒューズ素子ユニット
４２−１〜４２−ｎ  第１のラッチ回路ユニット
４３−１〜４３−ｎ  冗長イネーブル転送用ラッチ回路
５０−１〜５０−ｎ，５０ｄ−ｎ〜５０ｄ−ｎ  第２のラッチ回路ユニット
５１−１〜５１−ｎ，５１ｄ−１〜５１ｄ−ｎ  第３のラッチ回路ユニット
５２−１〜５２−ｎ，５２ｂ−１〜５２ｂ−ｎ，５２ｄ−１〜５２ｄ−ｎ  比較回路ユニット
５３−１〜５３−ｎ，５３ｂ−１〜５３ｂ−ｎ，５３ｄ−１〜５３ｄ−ｎ  救済判定出力回路
６０−１〜６０−ｍ  検査ユニット
Ｌ１１，Ｌｋ１，Ｌｎ１，Ｄ１１，Ｄｋ１，Ｄｎ１，Ｅ１１，Ｅｋ１，Ｅｎ１  冗長イネーブル信号用ラッチ回路
Ｌ１２〜Ｌ１ｘ，Ｌｋ２〜Ｌｋｚ，Ｌｎ２〜Ｌｎｙ  救済アドレス情報用ラッチ回路
Ｄ１２〜Ｄ１ｘ，Ｄｋ２〜Ｄｋｚ，Ｄｎ２〜Ｄｎｙ  救済アドレス情報用ラッチ回路
Ｅ１２〜Ｅ１ｘ，Ｅｋ２〜Ｅｋｚ，Ｅｎ２〜Ｅｎｙ  救済アドレス情報用ラッチ回路
Ｃ１１〜Ｃｌｘ，Ｃｋ１〜Ｃｋｚ，Ｃｎ１〜Ｃｎｙ  比較回路
Ｆ１１，Ｆｋ１，Ｆｎ１  冗長イネーブル用電気ヒューズ
Ｆ１２〜Ｆ１ｎ，Ｆｋ２〜Ｆｋｘ，Ｆｎ２〜Ｆｎｙ  救済アドレス用電気ヒューズ
【図１】
2008021376.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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