(57)【要約】【課題】複数の強誘電体メモリセルからなる半導体記憶装置の動作を高速化する。【解決手段】電荷を保持するための強誘電体キャパシタと強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルが直列に接続されたブロックと、トランジスタの各々に接続されたワード線と、ブロックの一方の端に接続された選択トランジスタと、選択トランジスタに接続されたビット線と、ブロックの他方の端に接続されたプレート線と、ワード線及び前記ビット線の電位を変化させる制御回路を備え、プレート線の電位を一定に保った状態で、ワード線の電位を変化させることにより、複数の強誘電体メモリセルに情報の消去又は情報の書き込みを行うことを特徴とする強誘電体半導体記憶装置を提供することにより上記課題を解決する。【選択図】図４
2008059654.tif 000002
【特許請求の範囲】
【請求項１】
電荷を保持するための強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルが直列に接続されたブロックと、
前記トランジスタの各々に接続されたワード線と、
前記ブロックの一方の端に接続された選択トランジスタと、
前記選択トランジスタに接続されたビット線と、
前記ブロックの他方の端に接続されたプレート線と、
前記ワード線及び前記ビット線の電位を変化させる制御回路と、
を備え、
前記プレート線の電位を一定に保った状態で、前記ワード線の電位を変化させることにより、前記複数の強誘電体メモリセルに情報の消去、又は、情報の書き込みを行うことを特徴とする強誘電体半導体記憶装置。
【請求項２】
前記情報の消去は、
前記ビット線の電位を一定に保った状態で、
前記強誘電体メモリセルごとに、順次前記ワード線の電位を変化させることにより、前記ブロックに含まれるすべての強誘電体メモリセルの情報を消去することを特徴とする請求項１に記載の強誘電体半導体記憶装置。
【請求項３】
前記情報の書き込みは、
前記強誘電体メモリセルごとに、順次前記ワード線の電位を変化させた後、前記ビット線に書き込まれる情報に対応した電位を印加することにより、前記ブロックに含まれるすべての強誘電体メモリセルに情報を書き込むことを特徴とする請求項１に記載の強誘電体半導体記憶装置。
【請求項４】
電荷を保持するための強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルが直列に接続されたブロックと、
前記トランジスタの各々に接続されたワード線と、
前記ブロックの一方の端に接続された選択トランジスタと、
前記選択トランジスタに接続されたビット線と、
前記ブロックの他方の端に接続されたプレート線と、
前記ワード線及び前記ビット線の電位を変化させる制御回路と、
を備え、
前記プレート線の電位を一定に保った状態で、
前記ビット線をフローティング状態とした後、前記トランジスタに接続されているワード線の電位を変化させることにより、前記トランジスタに接続されている複数の強誘電体キャパシタに蓄えられている情報を前記ビット線に読み出すことを特徴とする強誘電体半導体記憶装置。
【請求項５】
前記ワード線の電位を変化させることによる情報の読み出しを前記強誘電体メモリセルごとに順次行なうことにより、前記ブロックに含まれるすべての強誘電体メモリセルの情報を読み出すことを特徴とする請求項４に記載の強誘電体半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体半導体記憶装置に関するものであり、特に、強誘電体キャパシタとそれに接続されたトランジスタからなる強誘電体メモリセルを複数有した強誘電体半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一つとして、特許文献１に記載されているように、ＴＣ並列ユニット直列接続型強誘電体メモリ（「Ｃｈａｉｎ型ＦｅＲＡＭ」とも呼ぶ。）と呼ばれる強誘電体メモリが存在している。このＣｈａｉｎ型ＦｅＲＡＭは、強誘電体キャパシタとそれに接続されたトランジスタからなる複数の強誘電体メモリセルから構成されている。
【０００３】
従来、この強誘電体メモリであるＣｈａｉｎ型ＦｅＲＡＭにおいては、強誘電体メモリセルに情報を書き込む場合には、既に書き込まれている情報の消去と書き込みの動作を一連のセットとして行なっていた。従って、強誘電体メモリセルに情報を書き込む場合には、その前に必ず消去動作を行なうことが必要であった。この消去動作を行なう必要があることから、強誘電体メモリセルに情報を書き込む場合では、必要以上に時間を要しており高速書き込み、即ち、高速に半導体記憶装置に記憶することの障害となっていた。
【０００４】
特に、強誘電体メモリの場合、情報の消去や書き込みに用いられるプレート線における電圧を昇降させる必要があるが、このプレート線には、静電容量の大きな強誘電体キャパシタの他に、トランジスタの拡散層などとも接続されているためプレート線における容量は大きく、プレート線における電位を昇降させるためには時間を要していた。更に、大量のデータを強誘電体メモリに書き込む場合では、一つのデータを書き込む毎に消去と書き込みを繰り返すため、この度ごとにプレート線電位を昇降させる必要があることから、高速書き込みをすることが困難であった。
【特許文献１】特開平１０−２５５４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、強誘電体キャパシタとそれに接続されたトランジスタからなる強誘電体メモリセルを複数有する強誘電体メモリからなる強誘電体半導体記憶装置において、情報の消去と書き込みを高速で行なうことができ、又、情報の読み出しも高速で行なうことができる強誘電体半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る強誘電体半導体記憶装置は、電荷を保持するための強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルが直列に接続されたブロックと、前記トランジスタの各々に接続されたワード線と、前記ブロックの一方の端に接続された選択トランジスタと、前記選択トランジスタに接続されたビット線と、前記ブロックの他方の端に接続されたプレート線と、前記ワード線及び前記ビット線の電位を変化させる制御回路と、を備え、前記プレート線の電位を一定に保った状態で、前記ワード線の電位を変化させることにより、前記複数の強誘電体メモリセルに情報の消去、又は、情報の書き込みを行うことを特徴とする。
【０００７】
また、本発明の一態様に係る強誘電体半導体記憶装置は、電荷を保持するための強誘電体キャパシタと前記強誘電体キャパシタの両端に並列に接続されたトランジスタからなる複数の強誘電体メモリセルが直列に接続されたブロックと、前記トランジスタの各々に接続されたワード線と、前記ブロックの一方の端に接続された選択トランジスタと、前記選択トランジスタに接続されたビット線と、前記ブロックの他方の端に接続されたプレート線と、前記ワード線及び前記ビット線の電位を変化させる制御回路と、を備え、前記プレート線の電位を一定に保った状態で、前記ビット線をフローティング状態とした後、前記トランジスタに接続されているワード線の電位を変化させることにより、前記トランジスタに接続されている複数の強誘電体キャパシタに蓄えられている情報を前記ビット線に読み出すことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、強誘電体メモリからなる強誘電体半導体記憶装置においても、高速に情報の消去及び書き込みを行なうことができるため、情報の記憶を高速に行なうことができる。更に、記憶された情報を再生する場合においても高速に情報を再生することができる。
【発明を実施するための最良の形態】
【０００９】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。
【００１０】
本実施の形態は、強誘電体メモリであるＣｈａｉｎ型ＦｅＲＡＭにおける情報の消去と書き込み方法に関するものである。
【００１１】
〔強誘電体メモリセルの全体構成〕
図１に本実施の形態における強誘電体メモリセルアレイの構成を示す。図に示すように、強誘電体キャパシタとトランジスタからなる複数の強誘電体メモリセルを直列に接続した状態の１つのブロックにおける一方の端に選択トランジスタを接続した構成のセルユニット３１１、３１２、３２１、３２２が２次元状に配列されており、図面上横方向のセルユニットは、各々共通のビット線３１９、３２９に接続され、このビット線３１９、３２９は、各々に対応するセンスアンプ３１０、３２９に接続されている。又、図面上縦方向のセルユニットは、各々プレート線３５１、３５２に接続され、このプレート線３５１、３５２は、各々に対応するプレート線ドライバ（ＰＬ  Ｄｒｉｖｅｒ）３４１、３４２に接続されている。更に、選択トランジスタは各々共通のＢＳドライバ（ＢＳ  Ｄｒｉｖｅｒ）３３１、３３２に接続されており、強誘電体メモリセルを構成するトランジスタは、各々共通のワード線ドライバ（ＷＬ  Ｄｒｉｖｅｒ）３０１、３０２に接続されている。
【００１２】
以上の構成により強誘電体メモリセルアレイが構成されている。
【００１３】
図２は本実施の形態における強誘電体メモリセルからなる強誘電体半導体記憶装置のブロック図を示す。図に示すように、強誘電体メモリセルからなるセルアレイ４１３には、センスアンプ４１２、データバッファ４１１を介しデータの入出力が可能であり、また、ＢＳ、ＷＬ、ＰＬドライバ４０３、アドレスデコーダ４０２を介しアドレス入力が可能となるように構成されている。データの入出力及びアドレスの入力は、タイミングカウンタ４０１による制御に基づき行なわれる。従って、強誘電体メモリセルの制御回路は、タイミングカウンタ４０１、アドレスデコーダ４０２、ＢＳ、ＷＬ、ＰＬドライバ４０３、データバッファ４１１、センスアンプ４１２により構成されている。これにより、前述した情報の消去や書き込み、後述する読み出しを行なうことが可能となる。
【００１４】
〔強誘電体メモリの構成〕
図３に本実施の形態に用いられる強誘電体メモリであるＣｈａｉｎ型ＦｅＲＡＭにおける１ブロックの構成を示す。本実施の形態における強誘電体半導体記憶装置は、この１ブロックが複数配列されており、例えば、後述するように２次元的に配列されているものである。
【００１５】
本実施の形態に用いられる強誘電体メモリであるＣｈａｉｎ型ＦｅＲＡＭにおける１ブロックは、強誘電体キャパシタ３１とその両端に接続されたトランジスタ２１とにより、１つの強誘電体メモリセルを形成している。尚、トランジスタ２１はワード線ＷＬ１と接続されており、ワード線ＷＬ１における電圧を制御することによりトランジスタ２１のＯＮ、ＯＦＦの制御がなされる。
【００１６】
同様の構成により、強誘電体キャパシタ３２、３３、３４と、各々の両端に接続されたトランジスタ２２、２３、２４により強誘電体メモリセルが形成され、これらの強誘電体メモリセルを直列に接続することにより、１つのブロックを形成している。尚、トランジスタ２２、２３、２４は、それぞれワード線ＷＬ２、ＷＬ３、ＷＬ４と接続されており、ワード線ＷＬ２、ＷＬ３、ＷＬ４の電圧の制御により、各々に対応するトランジスタ２２、２３、２４のＯＮ、ＯＦＦの制御がなされる。
【００１７】
このブロックの一方の端、即ち、強誘電体キャパシタ３１とトランジスタ２１からなる強誘電体メモリセルの一方の端には、選択トランジスタ（ＢＳ）１１が接続されており、この選択トランジスタ（ＢＳ）１１を介して、ビット線（ＢＬ）４１と接続されている。また、このブロックの他方の端、即ち、強誘電体キャパシタ３４とトランジスタ２４からなる強誘電体メモリセルの一方の端は、プレート線（ＰＬ）４２と接続されている。
【００１８】
〔消去方法〕
次に、図３に示した１つのブロックにおける強誘電体メモリセルの消去方法について図４に基づき説明する。
【００１９】
本実施の形態における１ブロックにおける強誘電体メモリセルの消去を行なうには、ビット線ＢＬに０〔Ｖ〕の電圧を印加し、プレート線ＰＬにＶｃｃ〔Ｖ〕の電圧を一定に印加した状態でおこなう。このため、後述する一般的な消去、書き込みの場合のように、プレート線ＰＬに印加される電圧が変動することはない。尚、Ｖｃｃ〔Ｖ〕は、１つの強誘電体メモリセルの消去を行なうために十分な電圧である。
【００２０】
この状態において、最初のＳｔｅｐ−１では、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４はすべてＯＮ状態となるような電圧が印加されており、選択トランジスタ（ＢＳ）１１はＯＦＦ状態となっている。
【００２１】
このような状態より、強誘電体キャパシタ３４とトランジスタ２４からなる強誘電体メモリセルにおける情報の消去を行なう。
【００２２】
具体的には、Ｓｔｅｐ−２において、ワード線ＷＬ１、ＷＬ２、ＷＬ３はすべてＯＮ状態となる電圧を印加したままで、ワード線ＷＬ４にはＯＦＦ状態となる電圧を印加する。尚、選択トランジスタ（ＢＳ）１１はＯＦＦ状態を保ったままである。
【００２３】
この次に、Ｓｔｅｐ−３において、ワード線ＷＬ１、ＷＬ２、ＷＬ３はすべてＯＮ状態となる電圧を印加し、ワード線ＷＬ４をＯＦＦ状態となる電圧を印加したままで、選択トランジスタ（ＢＳ）１１をＯＮにする。これによりトランジスタ２４のみＯＦＦ状態となるため、ビット線ＢＬとプレート線ＰＬの間に印加されている電圧が、強誘電体キャパシタ３４に印加され、強誘電体キャパシタ３４に蓄えられている情報の消去がなされる。
【００２４】
尚、本実施の形態において、Ｓｔｅｐ−２を設けているのは、Ｓｔｅｐ−１からＳｔｅｐ−３に直接移行した場合、選択トランジスタ（ＢＳ）１１とトランジスタ２４のスイッチングのタイミングにより、選択トランジスタ（ＢＳ）１１とトランジスタ２１、２２、２３、２４がすべてＯＮ状態となる可能性があり、この場合、ビット線ＢＬとプレート線ＰＬが短絡してしまい貫通電流が流れトランジスタ等の素子の破壊や、消費電力が増大してしまうことから、これを防止するためである。即ち、Ｓｔｅｐ−２において、ワード線ＷＬ４をＯＦＦ状態となる電圧を印加するとともに、選択トランジスタ（ＢＳ）１１もＯＦＦの状態とすることにより、ビット線ＢＬとプレート線ＰＬが短絡することを防止することができるのである。
【００２５】
次に、強誘電体キャパシタ３３とトランジスタ２３からなる強誘電体メモリセルにおける情報の消去を行なう。
【００２６】
具体的には、Ｓｔｅｐ−４において、ワード線ＷＬ１、ＷＬ２はともにＯＮ状態となる電圧を印加し、ワード線ＷＬ４にはＯＦＦ状態となる電圧を印加したままの状態で、ワード線ＷＬ３にはＯＦＦ状態となる電圧を印加する。尚、選択トランジスタ（ＢＳ）１１はＯＮ状態を保ったままである。
【００２７】
この次に、Ｓｔｅｐ−５において、ワード線ＷＬ１、ＷＬ２にはともにＯＮ状態となる電圧を印加し、ワード線ＷＬ３にはＯＦＦ状態となる電圧を印加し、選択トランジスタ（ＢＳ）１１はＯＮ状態において、ワード線ＷＬ４にＯＮ状態となる電圧を印加する。これによりトランジスタ２３のみＯＦＦ状態となるため、ビット線ＢＬとプレート線ＰＬの間に印加されている電圧が、強誘電体キャパシタ３３に印加され、強誘電体キャパシタ３３に蓄えられている情報の消去がなされる。
【００２８】
尚、本実施の形態において、Ｓｔｅｐ−４を設けているのは、Ｓｔｅｐ−３からＳｔｅｐ−５に直接移行した場合、トランジスタ２３とトランジスタ２４のスイッチングのタイミングにより、選択トランジスタ（ＢＳ）１１とトランジスタ２１、２２、２３、２４がすべてＯＮ状態となる可能性があり、この場合、ビット線ＢＬとプレート線ＰＬが短絡してしまい貫通電流が流れトランジスタ等の素子の破壊や、消費電力が増大してしまうことから、これを防止するためである。即ち、Ｓｔｅｐ−４において、ワード線ＷＬ３、ＷＬ４をともにＯＦＦ状態となる電圧を印加することにより、ビット線ＢＬとプレート線ＰＬが短絡することを防止することができるのである。
【００２９】
次に、強誘電体キャパシタ３２とトランジスタ２２からなる強誘電体メモリセルにおける情報の消去を行なう。
【００３０】
具体的には、Ｓｔｅｐ−６において、ワード線ＷＬ１、ＷＬ４はともにＯＮ状態となる電圧を印加し、ワード線ＷＬ３にはＯＦＦ状態となる電圧を印加したままの状態で、ワード線ＷＬ２にはＯＦＦ状態となる電圧を印加する。尚、選択トランジスタ（ＢＳ）１１はＯＮ状態を保ったままである。
【００３１】
この次に、Ｓｔｅｐ−７において、ワード線ＷＬ１、ＷＬ４にはともにＯＮ状態となる電圧を印加し、ワード線ＷＬ２にはＯＦＦ状態となる電圧を印加し、選択トランジスタ（ＢＳ）１１はＯＮ状態において、ワード線ＷＬ３にＯＮ状態となる電圧を印加する。これによりトランジスタ２２のみＯＦＦ状態となるため、ビット線ＢＬとプレート線ＰＬの間に印加されている電圧が、強誘電体キャパシタ３２に印加され、強誘電体キャパシタ３２に蓄えられている情報の消去がなされる。
【００３２】
尚、本実施の形態において、Ｓｔｅｐ−６を設けているのは、Ｓｔｅｐ−５からＳｔｅｐ−７に直接移行した場合、トランジスタ２２とトランジスタ２３のスイッチングのタイミングにより、選択トランジスタ（ＢＳ）１１とトランジスタ２１、２２、２３、２４がすべてＯＮ状態となる可能性があり、この場合、ビット線ＢＬとプレート線ＰＬが短絡してしまい貫通電流が流れトランジスタ等の素子の破壊や、消費電力が増大してしまうことから、これを防止するためである。即ち、Ｓｔｅｐ−６において、ワード線ＷＬ２、ＷＬ３をともにＯＦＦ状態となる電圧を印加することにより、ビット線ＢＬとプレート線ＰＬが短絡することを防止することができるのである。
【００３３】
次に、強誘電体キャパシタ３１とトランジスタ２１からなる強誘電体メモリセルにおける情報の消去を行なう。
【００３４】
具体的には、Ｓｔｅｐ−８において、ワード線ＷＬ３、ＷＬ４はともにＯＮ状態となる電圧を印加し、ワード線ＷＬ２にはＯＦＦ状態となる電圧を印加したままの状態で、ワード線ＷＬ１にはＯＦＦ状態となる電圧を印加する。尚、選択トランジスタ（ＢＳ）１１はＯＮ状態を保ったままである。
【００３５】
この次に、Ｓｔｅｐ−９において、ワード線ＷＬ３、ＷＬ４にはともにＯＮ状態となる電圧を印加し、ワード線ＷＬ１にはＯＦＦ状態となる電圧を印加し、選択トランジスタ（ＢＳ）１１はＯＮ状態において、ワード線ＷＬ２にＯＮ状態となる電圧を印加する。これによりトランジスタ２１のみＯＦＦ状態となるため、ビット線ＢＬとプレート線ＰＬの間に印加されている電圧が、強誘電体キャパシタ３１に印加され、強誘電体キャパシタ３１に蓄えられている情報の消去がなされる。
【００３６】
尚、本実施の形態において、Ｓｔｅｐ−８を設けているのは、Ｓｔｅｐ−７からＳｔｅｐ−９に直接移行した場合、トランジスタ２１とトランジスタ２２のスイッチングのタイミングにより、選択トランジスタ（ＢＳ）１１とトランジスタ２１、２２、２３、２４がすべてＯＮ状態となる可能性があり、この場合、ビット線ＢＬとプレート線ＰＬが短絡してしまい貫通電流が流れトランジスタ等の素子の破壊や、消費電力が増大してしまうことから、これを防止するためである。即ち、Ｓｔｅｐ−８において、ワード線ＷＬ１、ＷＬ２をともにＯＦＦ状態となる電圧を印加することにより、ビット線ＢＬとプレート線ＰＬが短絡することを防止することができるのである。
【００３７】
次に、Ｓｔｅｐ−１０において、ワード線ＷＬ２、ＷＬ３、ＷＬ４のすべてにＯＮ状態となる電圧を印加し、ワード線ＷＬ１にはＯＦＦ状態となる電圧を印加したままの状態で、選択トランジスタ（ＢＳ）１１をＯＦＦ状態にする。
【００３８】
この次に、Ｓｔｅｐ−１１において、ワード線ＷＬ２、ＷＬ３、ＷＬ４のすべてにＯＮ状態となる電圧を印加し、選択トランジスタ（ＢＳ）１１はＯＦＦ状態において、ワード線ＷＬ１にＯＮ状態となる電圧を印加する。
【００３９】
尚、本実施の形態において、Ｓｔｅｐ−１０を設けているのは、Ｓｔｅｐ−９からＳｔｅｐ−１１に直接移行した場合、選択トランジスタ（ＢＳ）１１とトランジスタ２１のスイッチングのタイミングにより、選択トランジスタ（ＢＳ）１１とトランジスタ２１、２２、２３、２４がすべてＯＮ状態となる可能性があり、この場合、ビット線ＢＬとプレート線ＰＬが短絡してしまい貫通電流が流れトランジスタ等の素子の破壊や、消費電力が増大してしまうことから、これを防止するためである。即ち、Ｓｔｅｐ−１０において、ワード線ＷＬ１をＯＦＦ状態となる電圧を印加するとともに、選択トランジスタ（ＢＳ）１１もＯＦＦの状態とすることにより、ビット線ＢＬとプレート線ＰＬが短絡することを防止することができるのである。
【００４０】
以上により、１ブロックの強誘電体メモリセルの消去が完了する。
【００４１】
〔書き込み方法〕
次に、図３に示した１つのブロックにおける強誘電体メモリセルの書き込み方法について図５に基づき説明する。
【００４２】
このとき、書き込みに先立って書き込み対象となるブロックの情報は消去されているものとする。消去の方法は前述した方法により行われる。
【００４３】
本実施の形態における１ブロックにおける強誘電体メモリセルの書き込みを行なうには、プレート線ＰＬの電圧を０〔Ｖ〕とした状態でおこなう。
【００４４】
この状態において、最初のＳｔｅｐ−１では、ビット線ＢＬの電圧は０〔Ｖ〕であり、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４はすべてＯＮ状態となるような電圧が印加されており、選択トランジスタ（ＢＳ）１１はＯＦＦ状態となっている。
【００４５】
このような状態より、強誘電体キャパシタ３４とトランジスタ２４からなる強誘電体メモリセルにおける情報の書き込みを行なう。
【００４６】
具体的には、Ｓｔｅｐ−２において、ワード線ＷＬ１、ＷＬ２、ＷＬ３はすべてＯＮ状態となる電圧を印加したままで、ワード線ＷＬ４にはＯＦＦ状態となる電圧を印加する。尚、選択トランジスタ（ＢＳ）１１はＯＦＦ状態を保ったままであり、ビット線ＢＬの電圧は０〔Ｖ〕のままである。
【００４７】
この次に、Ｓｔｅｐ−３において、ワード線ＷＬ１、ＷＬ２、ＷＬ３はすべてＯＮ状態となる電圧を印加し、ワード線ＷＬ４をＯＦＦ状態となる電圧を印加したままで、強誘電体キャパシタ３４とトランジスタ２４からなる強誘電体メモリセルに書き込まれる情報Ｄａｔａ−４に対応した電圧をビット線ＢＬに印加し、選択トランジスタ（ＢＳ）１１をＯＮにする。
【００４８】
ビット線ＢＬには、強誘電体キャパシタ３４とトランジスタ２４からなる強誘電体メモリセルに書き込まれる情報Ｄａｔａ−４に対応して、データとして１を書き込みたい場合には、Ｖｃｃ〔Ｖ〕の電圧を印加し、データとして０を書き込みたい場合には、０〔Ｖ〕の電圧を印加する。
【００４９】
トランジスタ２４のみＯＦＦ状態であり、ビット線ＢＬには、書き込まれる情報Ｄａｔａ−４に対応した電圧が印加されているため、ビット線ＢＬとプレート線ＰＬの間に印加されている電圧が、強誘電体キャパシタ３４に印加されることにより、強誘電体キャパシタ３４において情報の書き込みがなされる。
【００５０】
尚、本実施の形態において、Ｓｔｅｐ−２を設けているのは、Ｓｔｅｐ−１からＳｔｅｐ−３に直接移行した場合、選択トランジスタ（ＢＳ）１１とトランジスタ２４のスイッチングのタイミングにより、選択トランジスタ（ＢＳ）１１とトランジスタ２１、２２、２３、２４がすべてＯＮ状態となる可能性があり、この場合、ビット線ＢＬとプレート線ＰＬが短絡してしまい貫通電流が流れトランジスタ等の素子の破壊や、消費電力が増大してしまうことから、これを防止するためである。即ち、Ｓｔｅｐ−２において、ワード線ＷＬ４をＯＦＦ状態となる電圧を印加するとともに、選択トランジスタ（ＢＳ）１１もＯＦＦの状態とすることにより、ビット線ＢＬとプレート線ＰＬが短絡することを防止することができるからである。
【００５１】
次に、強誘電体キャパシタ３３とトランジスタ２３からなる強誘電体メモリセルにおける情報の書き込みを行なう。
【００５２】
具体的には、Ｓｔｅｐ−４において、ワード線ＷＬ１、ＷＬ２はともにＯＮ状態となる電圧を印加し、ワード線ＷＬ４にはＯＦＦ状態となる電圧を印加したままの状態で、ワード線ＷＬ３にはＯＦＦ状態となる電圧を印加するとともに、選択トランジスタ（ＢＳ）１１をＯＦＦとし、ビット線に０〔Ｖ〕の電圧を印加する。
【００５３】
尚、本実施の形態において、Ｓｔｅｐ−４を設けているのは、誤った情報が強誘電体キャパシタ３４又は強誘電体キャパシタ３３に書き込まれることを防止するため、ビット線ＢＬにおける電圧を一旦０〔Ｖ〕する必要があるからである。
【００５４】
Ｓｔｅｐ−４では、ビット線ＢＬの電圧とプレート線ＰＬの電圧は、ともに０〔Ｖ〕であるため、ワード線ＷＬ３、ＷＬ４はともにＯＮ状態となる電圧を印加することも可能である。この状態では、貫通電流は流れることはないからである。
【００５５】
この次に、Ｓｔｅｐ−５において、ワード線ＷＬ１、ＷＬ２はともにＯＮ状態となる電圧を印加し、ワード線ＷＬ３にＯＦＦ状態となる電圧を印加したままの状態で、ワード線ＷＬ４にＯＮ状態となる電圧を印加するとともに、強誘電体キャパシタ３３とトランジスタ２３からなる強誘電体メモリセルに書き込まれる情報Ｄａｔａ−３に対応した電圧をビット線ＢＬに印加し、選択トランジスタ（ＢＳ）１１をＯＮにする。
【００５６】
ビット線ＢＬには、強誘電体キャパシタ３３とトランジスタ２３からなる強誘電体メモリセルに書き込まれる情報Ｄａｔａ−３に対応して、データとして１を書き込みたい場合には、Ｖｃｃ〔Ｖ〕の電圧を印加し、データとして０を書き込みたい場合には、０〔Ｖ〕の電圧を印加する。
【００５７】
トランジスタ２３のみＯＦＦ状態であり、ビット線ＢＬには書き込まれる情報Ｄａｔａ−３に対応した電圧が印加されているため、ビット線ＢＬとプレート線ＰＬの間に印加されている電圧が、強誘電体キャパシタ３３に印加されるため、強誘電体キャパシタ３３において情報の書き込みがなされる。
【００５８】
次に、強誘電体キャパシタ３２とトランジスタ２２からなる強誘電体メモリセルにおける情報の書き込みを行なう。
【００５９】
具体的には、Ｓｔｅｐ−６において、ワード線ＷＬ１、ＷＬ４はともにＯＮ状態となる電圧を印加し、ワード線ＷＬ３にはＯＦＦ状態となる電圧を印加したままの状態で、ワード線ＷＬ２にはＯＦＦ状態となる電圧を印加するとともに、選択トランジスタ（ＢＳ）１１をＯＦＦし、ビット線に０〔Ｖ〕の電圧を印加する。
【００６０】
尚、本実施の形態において、Ｓｔｅｐ−６を設けているのは、誤った情報が強誘電体キャパシタ３２又は強誘電体キャパシタ３３に書き込まれることを防止するため、ビット線ＢＬにおける電圧を一旦０〔Ｖ〕する必要があるからである。
【００６１】
Ｓｔｅｐ−６では、ビット線ＢＬの電圧とプレート線ＰＬの電圧は、ともに０〔Ｖ〕であるため、ワード線ＷＬ２、ＷＬ３はともにＯＮ状態となる電圧を印加することも可能である。この状態では、貫通電流は流れることはないからである。
【００６２】
この次に、Ｓｔｅｐ−７において、ワード線ＷＬ１、ＷＬ４はともにＯＮ状態となる電圧を印加し、ワード線ＷＬ２にＯＦＦ状態となる電圧を印加したままの状態で、ワード線ＷＬ３にＯＮ状態となる電圧を印加するとともに、強誘電体キャパシタ３２とトランジスタ２２からなる強誘電体メモリセルに書き込まれる情報Ｄａｔａ−２に対応した電圧をビット線ＢＬに印加し、選択トランジスタ（ＢＳ）１１をＯＮにする。
【００６３】
ビット線ＢＬには、強誘電体キャパシタ３２とトランジスタ２２からなる強誘電体メモリセルに書き込まれる情報Ｄａｔａ−２に対応して、データとして１を書き込みたい場合には、Ｖｃｃ〔Ｖ〕の電圧を印加し、データとして０を書き込みたい場合には、０〔Ｖ〕の電圧を印加する。
【００６４】
トランジスタ２２のみＯＦＦ状態であり、ビット線ＢＬには書き込まれる情報Ｄａｔａ−２に対応した電圧が印加されているため、ビット線ＢＬとプレート線ＰＬの間に印加されている電圧が、強誘電体キャパシタ３２に印加されるため、強誘電体キャパシタ３２において情報の書き込みがなされる。
【００６５】
次に、強誘電体キャパシタ３１とトランジスタ２１からなる強誘電体メモリセルにおける情報の書き込みを行なう。
【００６６】
具体的には、Ｓｔｅｐ−８において、ワード線ＷＬ３、ＷＬ４はともにＯＮ状態となる電圧を印加し、ワード線ＷＬ２にはＯＦＦ状態となる電圧を印加したままの状態で、ワード線ＷＬ１にはＯＦＦ状態となる電圧を印加するとともに、選択トランジスタ（ＢＳ）１１をＯＦＦし、ビット線に０〔Ｖ〕の電圧を印加する。
【００６７】
尚、本実施の形態において、Ｓｔｅｐ−８を設けているのは、誤った情報が強誘電体キャパシタ３１又は強誘電体キャパシタ３２に書き込まれることを防止するため、ビット線ＢＬにおける電圧を一旦０〔Ｖ〕する必要があるからである。
【００６８】
Ｓｔｅｐ−８では、ビット線ＢＬの電圧とプレート線ＰＬの電圧は、ともに０〔Ｖ〕であるため、ワード線ＷＬ１、ＷＬ２はともにＯＮ状態となる電圧を印加することも可能である。この状態では、貫通電流は流れることはないからである。
【００６９】
この次に、Ｓｔｅｐ−９において、ワード線ＷＬ３、ＷＬ４はともにＯＮ状態となる電圧を印加し、ワード線ＷＬ１にＯＦＦ状態となる電圧を印加したままの状態で、ワード線ＷＬ２にＯＮ状態となる電圧を印加するとともに、強誘電体キャパシタ３１とトランジスタ２１からなる強誘電体メモリセルに書き込まれる情報Ｄａｔａ−１に対応した電圧をビット線ＢＬに印加し、選択トランジスタ（ＢＳ）１１をＯＮにする。
【００７０】
ビット線ＢＬには、強誘電体キャパシタ３１とトランジスタ２１からなる強誘電体メモリセルに書き込まれる情報Ｄａｔａ−１に対応して、データとして１を書き込みたい場合には、Ｖｃｃ〔Ｖ〕の電圧を印加し、データとして０を書き込みたい場合には、０〔Ｖ〕の電圧を印加する。
【００７１】
トランジスタ２１のみＯＦＦ状態であり、ビット線ＢＬには書き込まれる情報Ｄａｔａ−１に対応した電圧が印加されているため、ビット線ＢＬとプレート線ＰＬの間に印加されている電圧が、強誘電体キャパシタ３１に印加されるため、強誘電体キャパシタ３１において情報の書き込みがなされる。
【００７２】
次に、Ｓｔｅｐ−１０において、ワード線ＷＬ２、ＷＬ３、ＷＬ４のすべてにＯＮ状態となる電圧を印加し、ワード線ＷＬ１にはＯＦＦ状態となる電圧を印加したままの状態で、選択トランジスタ（ＢＳ）１１をＯＦＦ状態にするとともに、ビット線に０〔Ｖ〕の電圧を印加する。
【００７３】
この次に、Ｓｔｅｐ−１１において、ワード線ＷＬ２、ＷＬ３、ＷＬ４のすべてにＯＮ状態となる電圧を印加し、選択トランジスタ（ＢＳ）１１はＯＦＦ状態において、ワード線ＷＬ１にＯＮ状態となる電圧を印加する。
【００７４】
以上により、強誘電体メモリセルの１ブロック全体の書き込みが完了する。
【００７５】
尚、本実施の形態において、Ｓｔｅｐ−１０を設けているのは、Ｓｔｅｐ−９からＳｔｅｐ−１１に直接移行した場合、選択トランジスタ（ＢＳ）１１とトランジスタ２１のスイッチングのタイミングにより、選択トランジスタ（ＢＳ）１１とトランジスタ２１、２２、２３、２４がすべてＯＮ状態となる可能性があり、この場合、ビット線ＢＬとプレート線ＰＬが短絡してしまい貫通電流が流れトランジスタ等の素子の破壊や、消費電力が増大してしまうことから、これを防止するためである。即ち、Ｓｔｅｐ−１０において、ワード線ＷＬ１をＯＦＦ状態となる電圧を印加するとともに、選択トランジスタ（ＢＳ）１１もＯＦＦの状態とすることにより、ビット線ＢＬとプレート線ＰＬが短絡することを防止することができるのである。
【００７６】
又、本実施の形態では、例示として１ブロック内に含まれる強誘電体メモリセルが４個の場合について説明したが、この個数に限定されるものではない。
【００７７】
本実施の形態における書き込みでは、プレート線ＰＬにおける電圧の昇降を行なうことなく、１ブロック全体の強誘電体メモリセルの書き込みが行なわれるため、高速に書き込みを行なうことができる。
【００７８】
〔消去と書き込み〕
本実施の形態における強誘電体メモリセルの１ブロックの消去と書き込みは、前述のように行なわれる。従って、電圧の昇降に時間を要するプレート線ＰＬにおける電圧の昇降は１サイクルにおいて、昇と降を１回づつ行なう必要がある。
【００７９】
一方、図３に示すような複数の強誘電体メモリセルにおける一般的な情報を書き込みでは、１ブロック中に強誘電体メモリセルが４個存在している場合、プレート線ＰＬにおける電圧の昇降は１サイクルにおいて、昇と降を４回づつ行なう必要がある。
【００８０】
具体的には、図６に示すように、最初Ｓｔｅｐ−１において、ビット線ＢＬ、プレート線ＰＬがともに０〔Ｖ〕で、選択トランジスタ（ＢＳ）１１がＯＦＦ状態であり、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４にＯＮ状態となるような電圧が印加されている状態にある。
【００８１】
次に、Ｓｔｅｐ−２において、選択トランジスタ（ＢＳ）１１をＯＮにするとともに、ワード線ＷＬ４にＯＦＦ状態となるような電圧を印加する。
【００８２】
次に、Ｓｔｅｐ−３において、プレート線ＰＬにＶｃｃ〔Ｖ〕の電圧を印加する。これにより、図３に示す強誘電体キャパシタ３４の情報が消去される。
【００８３】
次に、Ｓｔｅｐ−４において、プレート線ＰＬの電圧を０〔Ｖ〕とする。
【００８４】
次に、Ｓｔｅｐ−５において、ビット線ＢＬに書き込まれる情報Ｄａｔａに対応した電圧を印加する。これにより、強誘電体キャパシタ３４に書き込みのための電圧が印加され、強誘電体キャパシタ３４とトランジスタ２４からなる強誘電体メモリセルに情報が書き込まれる。
【００８５】
この後、Ｓｔｅｐ−６において、ビット線ＢＬに印加される電圧を０〔Ｖ〕とするとともに、ワードＷＬ４にＯＮ状態となるような電圧を印加する。
【００８６】
以上により、強誘電体キャパシタ３４とトランジスタ２４からなる強誘電体メモリセルの１つに情報が書き込まれる。以上より、強誘電体メモリセルの１つに情報を書き込む場合では、プレート線ＰＬにおける電圧の昇降は昇と降を１回づつ行う必要がある。従って、図３に示すように１ブロック内に４個の強誘電体メモリセルが存在している場合では、プレート線ＰＬにおける電圧の昇降は、４回行なう必要がある。この回数は、１ブロック内に含まれる強誘電体メモリセルの個数が増加するに従い増加する。
【００８７】
プレート線ＰＬにおける電圧の昇降は前述したように時間を要する。よって、本実施の形態のように、１ブロックの消去と書き込みを行なうに際し、プレート線ＰＬにおける電圧の昇降が１回で済むため、従来からの一般的な方法に比べ、強誘電体メモリに情報を記憶させる際の時間を短縮化することができる。特に、１ブロック内に含まれる強誘電体メモリセルの個数が多い場合では、時間の短縮は顕著なものとなる。
【００８８】
〔第２の実施の形態〕
本実施の形態は、強誘電体メモリであるＣｈａｉｎ型ＦｅＲＡＭにおける情報の読み出し方法に関するものである。尚、全体の構成は第１の実施の形態と同様である。
【００８９】
図７に本実施の形態に用いられる強誘電体メモリであるＣｈａｉｎ型ＦｅＲＡＭにおける１ブロックの構成を示す。１つのブロックの構成は図に示されるように第１の実施の形態において用いたものと同様のものである。この１つのブロック１０１における強誘電体メモリセルの読み出し方法について図８に基づき説明する。尚、読み出すブロック１０１に接続されたプレート線（ＰＬ）１４２にはＶｃｃ〔Ｖ〕の電圧を印加した状態のままであり、それ以外のブロック２０１等に接続されたプレート線（ＰＬ）２４２には、０〔Ｖ〕が印加された状態において、読み出しが行なわれる。
【００９０】
最初に、Ｓｔｅｐ−１において、選択トランジスタ１１１をＯＦＦ状態とする。このとき、ワード線Ｗｌ１、ＷＬ２、ＷＬ３、ＷＬ４には、各々に対応するトランジスタ１２１、１２２、１２３、１２４がＯＮ状態となるような電圧が印加されており、ビット線（ＢＬ）１４１は一旦０〔Ｖ〕を印加することによりプリチャージを行なう。
【００９１】
次に、Ｓｔｅｐ−２では、情報を読み取る強誘電体メモリセルのトランジスタ１２４がＯＦＦ状態となるようにワード線ＷＬ４に電圧を印加するとともに、ビット線（ＢＬ）１４１をフローティング状態にする。
【００９２】
次に、Ｓｔｅｐ−３では、選択トランジスタ１１１をＯＮ状態とすることにより、ビット線（ＢＬ）１４１は、強誘電体メモリセルの強誘電体キャパシタ１３４における電荷に対応した電位となる。すなわち、強誘電体キャパシタ１３４に０がデータとして記録されていれば、ビット線（ＢＬ）１４１における電位は０〔Ｖ〕であり、１がデータとして記録されていれば、ビット線（ＢＬ）１４１における電位はＶｃｃ〔Ｖ〕となる。この状態を図９（ａ）に示す。この状態では、センスアンプ１４３はスタンバイの状態であるが、図９（ｂ）に示すように、センスアンプ１４３を動作開始の状態とすることにより、強誘電体メモリセルに記録されていた情報を読み出すことができる。
【００９３】
次に、Ｓｔｅｐ−４では、選択トランジスタ１１１をＯＦＦ状態とする。
【００９４】
次に、Ｓｔｅｐ−５では、ビット線（ＢＬ）１４１を再びプリチャージのため０〔Ｖ〕の電圧を印加し、トランジスタ１２４がＯＮ状態となるようにＷＬ４に電圧を印加する。尚、Ｓｔｅｐ−４が設けられているのは、Ｓｔｅｐ−３からＳｔｅｐ−５へ直接移行した場合に、ブロック１０１内のトランジスタに貫通電流が流れているため、これを防止するためである。
【００９５】
次に、Ｓｔｅｐ−６では、情報を読み取る強誘電体メモリセルのトランジスタ１２３がＯＦＦ状態となるようにＷＬ３に電圧を印加するとともに、ビット線（ＢＬ）１４１をフローティング状態にする。
【００９６】
次に、Ｓｔｅｐ−７では、選択トランジスタ１１１をＯＮ状態とすることにより、ビット線（ＢＬ）１４１は、強誘電体メモリセルの強誘電体キャパシタ１３３における電荷に対応した電位となる。即ち、強誘電体キャパシタ１３３に０がデータとして記録されていれば、ビット線（ＢＬ）１４１における電位は０〔Ｖ〕であり、１がデータとして記録されていれば、ビット線（ＢＬ）１４１における電位はＶｃｃ〔Ｖ〕となる。この状態で、センスアンプ１４３を動作開始の状態にすることにより、強誘電体メモリセルに記録されていた情報を読み出すことができる。
【００９７】
次に、Ｓｔｅｐ−８では、選択トランジスタ１１１をＯＦＦ状態とする。
【００９８】
次に、Ｓｔｅｐ−９では、ビット線（ＢＬ）１４１を再びプリチャージのため０〔Ｖ〕の電圧を印加し、トランジスタ１２３がＯＮ状態となるようにＷＬ３に電圧を印加する。尚、Ｓｔｅｐ−８が設けられているのは、Ｓｔｅｐ−７からＳｔｅｐ−９へ直接移行した場合に、ブロック１０１内のトランジスタに貫通電流が流れているため、これを防止するためである。
【００９９】
次に、Ｓｔｅｐ−１０では、情報を読み取る強誘電体メモリセルのトランジスタ１２２がＯＦＦ状態となるようにＷＬ２に電圧を印加するとともに、ビット線（ＢＬ）１４１をフローティング状態にする。
【０１００】
次に、Ｓｔｅｐ−１１では、選択トランジスタ１１１をＯＮ状態とすることにより、ビット線（ＢＬ）１４１は、強誘電体メモリセルの強誘電体キャパシタ１３２における電荷に対応した電位となる。即ち、強誘電体キャパシタ１３２に０がデータとして記録されていれば、ビット線（ＢＬ）１４１における電位は０〔Ｖ〕であり、１がデータとして記録されていれば、ビット線（ＢＬ）１４１における電位はＶｃｃ〔Ｖ〕となる。この状態で、センスアンプ１４３を動作開始の状態にすることにより、強誘電体メモリセルに記録されていた情報を読み出すことができる。
【０１０１】
次に、Ｓｔｅｐ−１２では、選択トランジスタ１１１をＯＦＦ状態とする。
【０１０２】
次に、Ｓｔｅｐ−１３では、ビット線（ＢＬ）１４１を再びプリチャージのため０〔Ｖ〕の電圧を印加し、トランジスタ１２２がＯＮ状態となるようにＷＬ３に電圧を印加する。尚、Ｓｔｅｐ−１２が設けられているのは、Ｓｔｅｐ−１１からＳｔｅｐ−１３へ直接移行した場合に、ブロック１０１内のトランジスタに貫通電流が流れてしまうため、これを防止するためである。
【０１０３】
次に、Ｓｔｅｐ−１４では、情報を読み取る強誘電体メモリセルのトランジスタ１２１がＯＦＦ状態となるようにＷＬ１に電圧を印加するとともに、ビット線（ＢＬ）１４１をフローティング状態にする。
【０１０４】
次に、Ｓｔｅｐ−１５では、選択トランジスタ１１１をＯＮ状態とすることにより、ビット線（ＢＬ）１４１は、強誘電体メモリセルの強誘電体キャパシタ１３１における電荷に対応した電位となる。即ち、強誘電体キャパシタ１３１に０がデータとして記録されていれば、ビット線（ＢＬ）１４１における電位は０〔Ｖ〕であり、１がデータとして記録されていれば、ビット線（ＢＬ）１４１における電位はＶｃｃ〔Ｖ〕となる。この状態で、センスアンプ１４３を動作開示の状態にすることにより、強誘電体メモリセルに記録されていた情報を読み出すことができる。
【０１０５】
以上により１ブロック内の強誘電体メモリセルに書き込まれている情報のすべてを読み出すことができる。本実施の形態では、１つのブロックにおける読み出しを行なう際に、プレート線（ＰＬ）の電圧は、Ｖｃｃ〔Ｖ〕が印加されたままの状態で一定であるため、プレート線（ＰＬ）の電圧の昇降を行なうことがなく、高速で強誘電体メモリセルに書き込まれている情報を読み出すことができる。
【０１０６】
又、Ｓｔｅｐ−３における情報を読み出した後、ビット線１４１における電位を利用して、別のブロックの強誘電体メモリセルに情報を書き込むことが可能である。即ち、Ｓｔｅｐ−４において、情報を書き込むための強誘電体メモリセルを有する別のブロック２０１の選択トランジスタ２１１がＯＮ状態となるような電圧を印加し、情報が書き込まれる強誘電体キャパシタ２３４に接続されたトランジスタ２２４がＯＦＦ状態となる電圧を印加し、情報が書き込まれない強誘電体キャパシタ２３１、２３２、２３３に接続されたトランジスタ２２１、２２２、２２３がＯＮ状態となるように電圧を印加する。これにより、ビット線１４１を介し、強誘電体メモリセルの強誘電体キャパシタ１３４に書き込まれていた情報を別のブロック２０１における強誘電体メモリセルの強誘電体キャパシタ２３４に移すことができる。この状態を図１０（ａ）に示す。
【０１０７】
このとき、ブロック１０１の情報を書き写す先のブロック２０１は、書き込みに先立って情報の消去が行われているものとする。消去の方法は第１の実施の形態で示した方法により行われる。
【０１０８】
次に、別のブロック２０１の選択トランジスタ２１１をＯＦＦ状態とした後、Ｓｔｅｐ−５において、プリセットのためビット線（ＢＬ）１４１に０〔Ｖ〕を印加する。この後、一旦トランジスタ１２４をＯＦＦ状態とし、選択トランジスタ１１１をＯＮ状態とすることにより、トランジスタ１２４に対応し接続されている強誘電体キャパシタ１３４に書き込まれている情報を消去することができる。この状態を図１０（ｂ）に示す。この後、選択トランジスタ１１１をＯＦＦ状態とし、トランジスタ１２４をＯＮ状態とした後、Ｓｔｅｐ−６に移行する。
【０１０９】
上記の動作を他の強誘電体メモリセルにおいて行なうことにより、１ブロック１０１内の強誘電体メモリセルに書き込まれている情報を読み出しながら、別のブロック２０１内の強誘電体メモリセルに書き写すことができる。
【０１１０】
但し、この方法では読み出しを行なうたびにデータの保存してある強誘電体メモリセルが異なるものとなる。従って、あるデータがどこに存在しているかを指し示すような情報をどこかに記憶しておく必要がある。このデータの保存されている強誘電体メモリセルの位置情報をＢＬＯＣＫ−Ｄａｔａ  Ａｌｌｏｃａｔｉｏｎ  Ｔａｂｌｅ（ＢＡＴ）と称する。このＢＡＴは例えば、本実施の形態における強誘電体半導体記憶装置に外付けされるコントローラに内蔵する不揮発性メモリ上に設ける場合や、本実施の形態における強誘電体半導体記憶装置の一部を用いてもよい。
【０１１１】
しかし、データの保存場所をＢＡＴとして管理しなくてはならないので、読み出しや書き込みの際に、その分オーバーヘッドを生じる。従って、上記の読み出しと書き込みを行なう方法においては、このオーバーヘッド分を吸収して、なお余りあるくらいの大きさにブロックサイズを調整する必要がある。即ち、ＢＡＴの読み出しと書き込みは、１つのブロックの読み出しと書き込みに対して少なくとも一回は必要であるが、ブロックサイズを大きくすれば、１つの強誘電体メモリセル当りのＢＡＴの読み出しと書き込みに要する時間は、無視できるくらいに小さくなる。従って、消去も行なうことにより、これらの動作速度が速くなることのメリットの方が大きい。
【０１１２】
更に、本実施の形態における強誘電体半導体記憶装置を、ハードディスクのようなマスストレージデバイスとして用いる場合には、ＢＡＴは、Ｆｉｌｅ  Ａｌｌｏｃａｔｉｏｎ  Ｔａｂｌｅ（ＦＡＴ）と同様の感覚で用いることも可能である。この場合、Ｆｉｌｅを構成するデータの強誘電体メモリセルの位置がＦＡＴにより管理されるため、上記のＢＡＴによるデータ保存場所の管理を行なうことは大きなデメリットにはならないのである。
【０１１３】
以上、実施の形態において本発明における強誘電体半導体記憶装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
【図面の簡単な説明】
【０１１４】
【図１】本実施の形態における強誘電体半導体記憶装置の強誘電体メモリセルアレイの配列図
【図２】本実施の形態における強誘電体半導体記憶装置の構成を示すブロック図
【図３】本発明における強誘電体半導体記憶装置の強誘電体メモリセルアレイの構成図
【図４】第１の実施の形態における強誘電体半導体記憶装置の消去方法のステップ図
【図５】第１の実施の形態における強誘電体半導体記憶装置の書き込み方法のステップ図
【図６】本発明以外の一般的な強誘電体半導体記憶装置の消去・書き込み方法のステップ図
【図７】第２の実施の形態を説明するための強誘電体半導体記憶装置における強誘電体メモリセルアレイの構成図
【図８】第２の実施の形態における強誘電体半導体記憶装置の読み出し方法のステップ図
【図９】第２の実施の形態における読み出し状態の強誘電体半導体記憶装置における強誘電体メモリセルアレイの状態図
【図１０】第２の実施の形態における読み出し・書き込み状態の強誘電体半導体記憶装置における強誘電体メモリセルアレイの状態図
【符号の説明】
【０１１５】
１１・・・選択トランジスタ、  ２１、２２、２３、２４・・・トランジスタ、  ３１、３２、３３、３４・・・強誘電体キャパシタ、  ４１・・・ビット線（ＢＳ）、  ４２・・・プレート線（ＰＬ）、  ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４・・・ワード線
【図１】
2008059654.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008059654.tif 000010
【図９】
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【図１０】
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