(57)【要約】【課題】セル面積の増大を抑制して書き込み特性の向上とデータ読み出し時における安定性を確保することが可能なスタティック型半導体記憶装置を提供する。【解決手段】第１の転送トランジスタＮ１は、第１のビット線に接続された第１の拡散層１６ｂと、第１の記憶ノードに接続された第２の拡散層１６ａを有し、第１の拡散層１６ｂは基板１１に設けられ、第２の拡散層１６ａは、基板１１に設けられた凹部２１の底部内に設けられ、第１の転送トランジスタＮ１のチャネル領域ＣＨは第２の拡散層１６aと、第１の記憶ノード方向にオフセットされ、オフセット部が抵抗Ｒ１として機能する。【選択図】      図５
2008177278.tif 000002
【特許請求の範囲】
【請求項１】
相補データを記憶する第１、第２の記憶ノードを有する記憶部と、
前記第１の記憶ノードと第１のビット線との間に接続された第１の転送トランジスタと、
前記第２の記憶ノードと第２のビット線との間に接続された第２の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第１、第２の転送トランジスタは、前記第１、第２のビット線に接続されたエクステンション領域を有する第１の拡散層と、前記第１、第２の記憶ノードに接続されたエクステンション領域を有する第２の拡散層をそれぞれ有し、前記第１の拡散層は基板の表面領域内に設けられ、前記第２の拡散層は、前記基板に設けられた凹部の底部内に設けられることを特徴とするスタティック型半導体記憶装置。
【請求項２】
相補データを記憶する第１、第２の記憶ノードを有する記憶部と、
前記第１の記憶ノードと第１のビット線との間に接続された第１の転送トランジスタと、
前記第２の記憶ノードと第２のビット線との間に接続された第２の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第１、第２の転送トランジスタは、前記第１、第２のビット線に接続されたエクステンション領域を有する第１の拡散層と、前記第１、第２の記憶ノードに接続されたエクステンション領域を有する第２の拡散層をそれぞれ有し、前記第１の拡散層は基板の表面領域内に設けられ、前記第２の拡散層は、前記基板上に設けられた半導体層内に設けられることを特徴とするスタティック型半導体記憶装置。
【請求項３】
相補データを記憶する第１、第２の記憶ノードを有する記憶部と、
前記第１の記憶ノードと第１のビット線との間に接続された第１の転送トランジスタと、
前記第２の記憶ノードと第２のビット線との間に接続された第２の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第１、第２の転送トランジスタは、ゲート電極に対して対称に第１、第２の拡散層をそれぞれ有し、前記第１、第２のビット線に接続される前記第１の拡散層のみ、それぞれシリサイド層を有し、前記第１、第２の記憶ノードに接続される前記第２の拡散層は前記第１の拡散層より高い抵抗値を有することを特徴とするスタティック型半導体記憶装置。
【請求項４】
相補データを記憶する第１、第２の記憶ノードを有する記憶部と、
前記第１の記憶ノードと第１のビット線との間に接続された第１の転送トランジスタと、
前記第２の記憶ノードと第２のビット線との間に接続された第２の転送トランジスタとを有するスタティック型半導体記憶装置であって、
前記第１、第２の転送トランジスタは、フィンと、前記フィンに絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に位置する前記フィン内に形成されたソース／ドレイン領域をそれぞれ有し、前記ゲート電極は、前記フィンの長手方向中央部から前記第１、第２のビット線方向にオフセットされて配置され、前記第１、第２の記憶ノードに接続される前記ソース／ドレイン領域は、前記第１、第２のビット線に接続される前記ドレイン／ソース領域より高い抵抗値を有することを特徴とするスタティック型半導体記憶装置。
【請求項５】
前記第１、第２の転送トランジスタのチャネル領域は、それぞれ前記第１、第２の記憶ノード方向に第２の拡散層とオフセットされ、前記チャネル領域と第２の拡散層の間の領域が抵抗として機能することを特徴とする請求項１又は２記載のスタティック型半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック型半導体記憶装置、例えばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に関する。
【背景技術】
【０００２】
６つのＭＯＳＦＥＴからなる一般的なＳＲＡＭセルは、記憶ノードと接地間に接続されたプルダウントランジスタ（駆動トランジスタ）と、記憶ノードと電源間に接続された負荷トランジスタと、記憶ノードとビット線間に接続されたパスゲートトランジスタ（転送トランジスタ）により構成されている。ＳＲＡＭセルのデータ読み出し時の安定性を高めるためには、プルダウントランジスタの駆動力をパスゲートトランジスタよりも大きくして、記憶ノードの電圧がパスゲートトランジスタの閾値を超えないようにする必要がある。
【０００３】
従来、プルダウントランジスタとパスゲートトランジスタの駆動力に差をつけるため、プルダウントランジスタのＬｗ／Ｌｇ比を、パスゲートトランジスタのそれよりも大きくするという方法が用いられていた。しかし、ＳＲＡＭのセルサイズは世代と共にシュリンクすることが望まれている。このため、これらトランジスタのゲート幅に差をつけることが困難になってきている。
【０００４】
単にＳＲＡＭセルの読み出し時の安定性を高めるだけであれば、パスゲートトランジスタの駆動力を劣化させることで可能である。しかし、書き込み時は、パスゲートトランジスタに駆動力が要求されるため、この方法を採用することは得策ではない。
【０００５】
そこで、セル面積の増大を抑えてパスゲートトランジスタと記憶ノードとの間に抵抗を接続し、ワード線を細くしても読み出しデータの破壊を防止する方法が開発されている（例えば特許文献１参照）。
【０００６】
しかし、一層セル面積の増大を抑制して書き込み特性の向上とデータ読み出し時における安定性を確保することが要望されている。
【特許文献１】特開平０５−３０４２７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、セル面積の増大を抑制して書き込み特性の向上とデータ読み出し時における安定性を確保することが可能なスタティック型半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の第１の態様のスタティック型半導体記憶装置は、相補データを記憶する第１、第２の記憶ノードを有する記憶部と、前記第１の記憶ノードと第１のビット線との間に接続された第１の転送トランジスタと、前記第２の記憶ノードと第２のビット線との間に接続された第２の転送トランジスタとを有するスタティック型半導体記憶装置であって、前記第１、第２の転送トランジスタは、前記第１、第２のビット線に接続されたエクステンション領域を有する第１の拡散層と、前記第１、第２の記憶ノードに接続されたエクステンション領域を有する第２の拡散層をそれぞれ有し、前記第１の拡散層は基板の表面領域内に設けられ、前記第２の拡散層は、前記基板に設けられた凹部の底部内に設けられることを特徴とする。
【０００９】
本発明の第２の態様のスタティック型半導体記憶装置は、相補データを記憶する第１、第２の記憶ノードを有する記憶部と、前記第１の記憶ノードと第１のビット線との間に接続された第１の転送トランジスタと、前記第２の記憶ノードと第２のビット線との間に接続された第２の転送トランジスタとを有するスタティック型半導体記憶装置であって、前記第１、第２の転送トランジスタは、前記第１、第２のビット線に接続されたエクステンション領域を有する第１の拡散層と、前記第１、第２の記憶ノードに接続されたエクステンション領域を有する第２の拡散層をそれぞれ有し、前記第１の拡散層は基板の表面領域内に設けられ、前記第２の拡散層は、前記基板上に設けられた半導体層内に設けられることを特徴とする。
【００１０】
本発明の第３の態様のスタティック型半導体記憶装置は、相補データを記憶する第１、第２の記憶ノードを有する記憶部と、前記第１の記憶ノードと第１のビット線との間に接続された第１の転送トランジスタと、前記第２の記憶ノードと第２のビット線との間に接続された第２の転送トランジスタとを有するスタティック型半導体記憶装置であって、前記第１、第２の転送トランジスタは、ゲート電極に対して対称に第１、第２の拡散層をそれぞれ有し、前記第１、第２のビット線に接続される前記第１の拡散層のみ、それぞれシリサイド層を有し、前記第１、第２の記憶ノードに接続される前記第２の拡散層は前記第１の拡散層より高い抵抗値を有することを特徴とする。
【００１１】
本発明の第４の態様のスタティック型半導体記憶装置は、相補データを記憶する第１、第２の記憶ノードを有する記憶部と、前記第１の記憶ノードと第１のビット線との間に接続された第１の転送トランジスタと、前記第２の記憶ノードと第２のビット線との間に接続された第２の転送トランジスタとを有するスタティック型半導体記憶装置であって、前記第１、第２の転送トランジスタは、フィンと、前記フィンに絶縁膜を介して設けられたゲート電極と、前記ゲート電極の両側に位置する前記フィン内に形成されたソース／ドレイン領域をそれぞれ有し、前記ゲート電極は、前記フィンの長手方向中央部から前記第１、第２のビット線方向にオフセットされて配置され、前記第１、第２の記憶ノードに接続される前記ソース／ドレイン領域は、前記第１、第２のビット線に接続される前記ドレイン／ソース領域より高い抵抗値を有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、セル面積の増大を抑制して書き込み特性の向上とデータ読み出し時における安定性を確保することが可能なスタティック型半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１４】
図２は、本発明の実施形態に適用されるＳＲＡＭセルの等価回路を示している。図２において、電源ＶＤＤが供給されるノードと接地間にはＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）により構成された負荷トランジスタＰ１とＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）により構成されたプルダウントランジスタＮ３の直列回路と、ＰＭＯＳにより構成された負荷トランジスタＰ２とＮＭＯＳにより構成されたプルダウントランジスタＮ４の直列回路が接続されている。負荷トランジスタＰ２とプルダウントランジスタＮ４のゲートは、第１の記憶ノードＡとしての負荷トランジスタＰ１とプルダウントランジスタＮ３の接続ノードに接続されている。負荷トランジスタＰ１とプルダウントランジスタＮ３のゲートは、第２の記憶ノードＢとしての負荷トランジスタＰ２とプルダウントランジスタＮ４の接続ノードに接続されている。これらトランジスタＮ３，Ｎ４，Ｐ１，Ｐ２は、２つのインバータ回路からなる記憶部を構成している。
【００１５】
また、ＮＭＯＳにより構成されたパスゲートトランジスタＮ１の電流通路の一端はビット線ＢＬに接続され、他端は抵抗Ｒ１を介して第１の記憶ノードＡに接続されている。ＮＭＯＳにより構成されたパスゲートトランジスタＮ２の電流通路の一端はビット線／ＢＬに接続され、他端は抵抗Ｒ２を介して第２の記憶ノードＢに接続されている。パスゲートトランジスタＮ１、Ｎ２のゲートはワード線ＷＬに接続されている。
【００１６】
パスゲートトランジスタＮ１、Ｎ２とプルダウントランジスタＮ３、Ｎ４の間に抵抗Ｒ１、Ｒ２がそれぞれ設けられている。これら抵抗Ｒ１、Ｒ２は、ＳＲＡＭセルの読み出し動作時、パスゲートトランジスタＮ１、Ｎ２のソース側に接続されることとなる。すなわち、例えば記憶ノードＡにローレベルが記憶されている場合、読み出し時、記憶ノードＡに接続されたパスゲートトランジスタＮ１には、プリチャージされたビット線ＢＬ側からプルダウントランジスタＮ３に電流が流れる。このため、抵抗Ｒ１はパスゲートトランジスタＮ１のソース側に接続されることとなり、ソースの電圧が高くなる。このため、ゲート・ソース間の電圧がパスゲートトランジスタＮ１の閾値電圧に近づき、パスゲートトランジスタＮ１の駆動力が落ちることになる。したがって、記憶ノードＡをローレベルに保持して、記憶データの反転を防止でき、ＳＲＡＭセルの安定性を向上できる。
【００１７】
一方、データの書き込み動作時、これら抵抗Ｒ１、Ｒ２は、パスゲートトランジスタＮ１、Ｎ２のドレイン側に接続されることとなる。すなわち、例えば記憶ノードＡにローレベルを書き込む場合、負荷トランジスタＰ１からパスゲートトランジスタＮ１を介してビット線ＢＬに電流が流れる。このため、抵抗Ｒ１は、パスゲートトランジスタＮ１のドレイン側に接続されることとなり、ゲート・ソース間の電圧に影響が殆どない。このため、パスゲートトランジスタの駆動力の低下を抑制でき、記憶ノードＡを確実にローレベルとすることができる。したがって、高速且つ確実な書き込みができ、ＳＲＡＭセルの書き込み特性の劣化を防止できる。
【００１８】
このように、パスゲートトランジスタＮ１、Ｎ２と第１、第２の記憶ノードＡ、Ｂの間に抵抗Ｒ１、Ｒ２を設けることにより、ＳＲＡＭセルの読み出し時の安定性と書き込み特性のトレードオフマージンを緩和することができる。
【００１９】
しかし、単にパスゲートトランジスタＮ１、Ｎ２と第１、第２の第１の記憶ノードＡ、Ｂの間に抵抗Ｒ１、Ｒ２を設けた場合、上述したように、セルサイズが増大する。そこで、本実施形態は、種々の工夫を講じている。
【００２０】
（第１の実施形態）
図１は、第１の実施形態に係る抵抗を有するＳＲＡＭの平面図を示し、図３は、図１のIII−III線に沿った断面図を示している。図１、図３において、図２と同一部分には同一符号を付している。
【００２１】
図１において、Ｎ１、Ｎ２は、図２に示すパスゲートトランジスタであり、Ｎ３、Ｎ４は、図２に示すプルダウントランジスタである。図３に示すように、第１の実施形態において、パスゲートトランジスタＮ１とプルダウントランジスタＮ３の間の拡散層１６ａがパスゲートトランジスタＮ１とプルダウントランジスタＮ３の外側の拡散層１６ｂと異なる形状とされ、パスゲートトランジスタＮ１とプルダウントランジスタＮ３のソース／ドレイン領域がそれぞれ非対称に形成されている。すなわち、パスゲートトランジスタＮ１とプルダウントランジスタＮ３のチャネル領域が、パスゲートトランジスタＮ１とプルダウントランジスタＮ３の間方向に拡散層１６ａとオフセットされている。
【００２２】
パスゲートトランジスタＮ１のビット線ＢＬに接続される拡散層、及びプルダウントランジスタＮ３の接地される拡散層は、所謂エクステンション領域を有している。すなわち、ゲート電極Ｇ１、Ｇ３の側面に対応するｐ型の基板１１（又はｐ型ウェル）内に低不純物濃度のエクステンション領域１４が形成され、ゲート電極Ｇ１、Ｇ３の側壁絶縁膜１５に対応した基板１１内にエクステンション領域１４より不純物濃度が高い拡散層１６ｂが形成されている。
【００２３】
これに対して、パスゲートトランジスタＮ１とプルダウントランジスタＮ３の間の領域は、拡散層１６ｂと等しい不純物濃度の拡散層１６ａのみにより構成され、エクステンション領域は形成されていない。このため、拡散層１６ａは、ゲート電極Ｇ１、Ｇ３の下方に形成されるチャネル領域とオフセットされている。この側壁絶縁膜１５の下方のエクステンション領域が無い部分が抵抗Ｒ１として働く。
【００２４】
パスゲートトランジスタＮ２、プルダウントランジスタＮ４の断面形状は図示しないが、パスゲートトランジスタＮ２、プルダウントランジスタＮ４の構成も、パスゲートトランジスタＮ１、プルダウントランジスタＮ３と同様の構成とされている。すなわち、パスゲートトランジスタＮ２とプルダウントランジスタＮ４との間の拡散層がゲート電極Ｇ２、Ｇ４に対して非対称に形成され、チャネル領域が高濃度の拡散層とオフセットされている。この側壁絶縁膜の下方に位置する部分が抵抗Ｒ２として働く。
【００２５】
本実施形態において、パスゲートトランジスタＮ１（Ｎ２）と記憶ノードＡ（Ｂ）との間に設定される抵抗値が、パスゲートトランジスタＮ１（Ｎ２）とビット線ＢＬ（／ＢＬ）との間に設定される抵抗値より大きいことが必要である。具体的には、抵抗Ｒ１、Ｒ２の抵抗値は、数ｋΩ例えば１乃至５ｋΩ程度であればよい。この抵抗値は、以降の各実施形態においても同様である。
【００２６】
図４（ａ）（ｂ）（ｃ）は、図３に示す構成の製造方法を示している。図４（ａ）に示すように、例えばｐ型基板１１の両面領域にゲート絶縁膜ＧＩを介して、例えばポリシリコンによりゲート電極Ｇ１、Ｇ３が形成される。このゲート電極の側面に絶縁膜により、オフセットスペーサ１２が形成される。
【００２７】
この後、図４（ｂ）に示すように、ゲート電極Ｇ１、Ｇ３間の基板１１上及びゲート電極Ｇ１、Ｇ３上に例えばフォトレジストによりマスク１３が形成される。このマスク１３を用いて基板１１内にｎ型不純物が導入され、ゲート電極Ｇ１、Ｇ３の両側にエクステンション領域１４が形成される。
【００２８】
次いで、マスク１３が除去された後、全面に例えば絶縁膜が形成される。この絶縁膜が例えば反応性イオンエッチング（ＲＩＥ）により除去され、図４（ｃ）に示すように、ゲート電極Ｇ１、Ｇ３（ゲートオフセット１２）の側壁に側壁絶縁膜１５が形成される。この後、側壁絶縁膜１５をマスクとして、基板１１内にｎ型不純物が導入され、ソース／ドレイン領域としての拡散層１６ａ，１６ｂが形成される。この拡散層１６ａ，１６ｂの不純物濃度は、エクステンション領域１４の不純物濃度より高く設定されている。拡散層１６ａ，１６ｂの不純物濃度は、例えば５×１０２０ atoms/cm３であり、エクステンション領域１４の不純物濃度は、例えば１×１０２０ atoms/cm３である。
【００２９】
このようにして、図３に示すゲート電極Ｇ１、Ｇ３の相互間に、ゲート電極Ｇ１、Ｇ３の下方に形成されるチャネル領域からオフセットされた拡散層１６ａが形成される。
【００３０】
上記第１の実施形態によれば、パスゲートトランジスタＮ１とプルダウントランジスタＮ３との間に抵抗Ｒ１を設け、パスゲートトランジスタＮ２とプルダウントランジスタＮ４との間に抵抗Ｒ２を設けている。このため、ＳＲＡＭセルのデータの読み出し時における安定性を向上でき、データ書き込み時における書き込み特性の劣化を防止できる。
【００３１】
しかも、パスゲートトランジスタＮ１（Ｎ２）とプルダウントランジスタＮ３（Ｎ４）との間の拡散層１６ａにエクステンション領域１４を形成しないことにより、パスゲートトランジスタＮ１（Ｎ２）とプルダウントランジスタＮ３（Ｎ４）のソース／ドレイン領域を非対称に形成し、各トランジスタのチャネル領域と拡散層１６aをオフセットさせ、このオフセット領域を抵抗Ｒ１（Ｒ２）として機能させている。このため、セルの占有面積の増大を抑えて抵抗を設けることが可能である。
【００３２】
（第２の実施形態）
図５は、第２の実施形態に係るＳＲＡＭの要部を示している。尚、以下の実施形態において、第１の実施形態と同一部分には同一符号を付す。
【００３３】
図５に示す第２の実施形態において、パスゲートトランジスタＮ１とプルダウントランジスタＮ３間の基板１に凹部（リセス）２１が形成され、基板１の表面が、ゲート絶縁膜ＧＩと基板１１の境界より低く設定されている。この凹部２１底部としての基板１内に、パスゲートトランジスタＮ１とプルダウントランジスタＮ３のソース／ドレイン領域の一方を形成する。このソース／ドレイン領域は、エクステンション領域１４と拡散層１６ａにより形成されている。チャネル領域はオフセットスペーサ１２の膜厚分の領域と凹部２１の深さ方向にエクステンション領域１４とオフセットされ、この領域が抵抗Ｒ１として機能する。
【００３４】
図６（ａ）（ｂ）、図７（ａ）（ｂ）は、図５に示す構成の製造方法を示している。先ず、図６（ａ）に示すように、例えば基板１１にゲート絶縁膜ＧＩを介してゲート電極Ｇ１、Ｇ３が形成される。このゲート電極Ｇ１、Ｇ２の上部には例えば絶縁膜からなるハードマスク２２が形成されている。すなわち、基板１１上にゲート絶縁膜ＧＩ、ポリシリコン層、絶縁膜が順次堆積され、これら絶縁膜、ポリシリコン層、ゲート絶縁膜ＧＩが、例えば図示せぬレジストパターンをマスクとしてエッチングされ、ハードマスク２２を有するゲート電極Ｇ１、Ｇ３が形成される。この後、ゲート電極Ｇ１、Ｇ３、ハードマスク２２の側面に絶縁膜によりオフセットスペーサ１２が形成される。
【００３５】
次に、図６（ｂ）に示すように、ゲート電極Ｇ１、Ｇ３間を除く、基板１１の全面に例えばレジストパターン２３が形成される。このレジストパターン２３及びオフセットスペーサ１２をマスクとして基板１１の表面が例えばＲＩＥによりエッチングされ、凹部２１が形成される。
【００３６】
次いで、図７（ａ）に示すように、ハードマスク２２及びレジストパターン２３を除去した後、ゲート電極Ｇ１、Ｇ３及びオフセットスペーサ１２をマスクとして基板１１内にｎ型不純物が導入され、エクステンション領域１４が形成される。ここで、ゲート電極Ｇ１、Ｇ３間に形成されるエクステンション領域１４はオフセットスペーサ１２の側面間に対応して形成され、ゲート電極Ｇ１、Ｇ３の外側に位置するエクステンション領域１４はゲート電極Ｇ１、Ｇ３の側面に対応して形成される。
【００３７】
この後、全面に絶縁膜が堆積される。この絶縁膜が例えばＲＩＥによりエッチングされ、図７（ｂ）に示すように、オフセットスペーサ１２の側面に側壁絶縁膜１５が形成される。ゲート電極Ｇ１、Ｇ３間に位置する側壁絶縁膜１５の底部は、基板１１とゲート絶縁膜ＧＩとの境界より下方に位置する凹部２１の底面に達している。このため、凹部２１の底面の一部は側壁絶縁膜１５により覆われている。また、ゲート電極Ｇ１、Ｇ３の外側に位置する側壁絶縁膜１５の底部は、基板１１の表面、すなわち、基板１１とゲート絶縁膜ＧＩとの境界に位置し、基板１１の一部を覆っている。
【００３８】
次に、側壁絶縁膜１５をマスクとして基板１１内にｎ型不純物が導入され、図５に示すように、ソース／ドレイン領域としての拡散層１６ａ、１６ｂが形成される。
【００３９】
上記構成において、このエクステンション領域１４を有する拡散層１６ａと、ゲート電極Ｇ１、Ｇ３の外側に位置するソース／ドレイン領域の他方としてのエクステンション領域１４を有する拡散層１６ｂは、ゲート電極Ｇ１、Ｇ３に対してそれぞれ非対称に形成されている。すなわち、ゲート電極Ｇ１、Ｇ２の下方に位置するチャネル領域ＣＨがエクステンション領域１４を有する拡散層１６ｂに対しゲート電極Ｇ１、Ｇ３の相互間方向にオフセットスペーサ１２の膜厚分オフセットされるとともに、凹部２１の深さ方向にもオフセットされている。このため、オフセットスペーサ１２の膜厚分の領域と凹部２１の深さ方向の領域が抵抗Ｒ１として機能する。
【００４０】
第２の実施形態によっても、第１の実施形態と同様に、セルサイズの拡大を抑えて、パスゲートトランジスタＮ１とプルダウントランジスタＮ３の間に抵抗を形成することができる。
【００４１】
しかも、第２の実施形態によれば、ゲート電極Ｇ１、Ｇ３間の基板１１に凹部２１を形成し、この凹部２１の底部に対応する基板１１内に、エクステンション領域１４を有する拡散層１６ａを形成している。このため、ゲート電極Ｇ１、Ｇ３に対してソース／ドレイン領域をより確実に非対称に形成することができる。したがって、セル面積の増大を抑制してパスゲートトランジスタＮ１とプルダウントランジスタＮ３の相互間に確実に抵抗Ｒ１を形成することができる。
【００４２】
（第３の実施形態）
図８は、第３の実施形態に係るＳＲＡＭの要部を示している。第２の実施形態は、パスゲートトランジスタＮ１とプルダウントランジスタＮ３間に凹部２１を形成し、基板１１とゲート絶縁膜ＧＩの境界より下方にソース／ドレイン領域の一方を形成した。これに対して、第３の実施形態は、パスゲートトランジスタＮ１とプルダウントランジスタＮ３間に基板１１とゲート絶縁膜ＧＩの境界より高い領域を形成し、この領域にソース／ドレイン領域の一方を形成する。すなわち、第３の実施形態は、所謂エレベーテッドソース／ドレイン構造を有している。
【００４３】
図８において、基板１１の表面には、ゲート絶縁膜ＧＩを介してパスゲートトランジスタＮ１のゲート電極Ｇ１とプルダウントランジスタＮ３のゲート電極Ｇ３が形成されている。これらゲート電極Ｇ１、Ｇ３の側壁にはオフセットスペーサ１２が形成されると共に、側壁絶縁膜１５が形成されている。この側壁絶縁膜１５のうち、ゲート電極Ｇ１、Ｇ３の間に位置する部分の底部は、基板１１の表面上に形成された半導体層３１の表面に接して形成され、ゲート電極Ｇ１、Ｇ３の外側に位置する部分の底部は、基板１１の表面に接して形成されている。半導体層３１の高さは、例えば半導体層３１内に形成されるエクステンション領域１４ａの厚みより高く設定されている。エクステンション領域１４ａは、側壁絶縁膜１５の下部で、オフセットスペーサ１２の側面に接して形成されている。さらに、エクステンション領域１４ａに連続してソース／ドレイン領域の一方としての拡散層１６ａが形成されている。
【００４４】
また、ゲート電極Ｇ１、Ｇ３の外側に位置する基板１１内で、オフセットスペーサ１２と側壁絶縁膜１５の下部に対応してエクステンション領域１４ｂが形成されている。このエクステンション領域１４ｂに連続して、ソース／ドレイン領域の他方としての拡散層１６ｂが形成されている。この拡散層１６ｂの表面は、半導体層３１の表面と等しい高さとされている。
【００４５】
上記構成において、パスゲートトランジスタＮ１とプルダウントランジスタＮ３のチャネル領域ＣＨ、及びエクステンション領域１４ａを有する拡散層１６ａは、ゲート電極Ｇ１，Ｇ３の下方に位置するチャネル領域ＣＨに対して、ゲート電極Ｇ１、Ｇ３の間方向にオフセットされている。このため、オフセットスペーサ１２の底部と側面部に位置する部分が抵抗Ｒ１として機能する。
【００４６】
図９（ａ）（ｂ）、図１０（ａ）（ｂ）（ｃ）及び図１１は、図８に示す構成の製造方法を示している。
【００４７】
先ず、図９（ａ）に示すように、第２の実施形態と同様にして、基板１１上にゲート絶縁膜ＧＩを介してゲート電極Ｇ１、Ｇ３が形成され、これらゲート電極Ｇ１、Ｇ３の上部にハードマスク２２が形成される。これらゲート電極Ｇ１、Ｇ３とハードマスク２２の側壁にオフセットスペーサ１２が形成され、これらオフセットスペーサ１２の上に側壁絶縁膜３２が形成される。ここで、オフセットスペーサ１２、ハードマスク２２は、例えば窒化シリコン膜により形成され、側壁絶縁膜３２は、シリコン酸化膜により構成される。オフセットスペーサ１２と側壁絶縁膜３２の材料はこれに限定されるものではなく、エッチングの選択比が大きい材料であればよい。また、側壁絶縁膜３２の材料は単一の材料であるとは限らない。
【００４８】
次いで、図９（ｂ）に示すように、ゲート絶縁膜Ｇ１、Ｇ３の間の領域に対応して開口が形成された例えばレジストパターン３３が形成される。このレジストパターン３３は、ゲート電極Ｇ１、Ｇ３の間の側壁絶縁膜３２を露出している。このレジストパターン３３をマスクとして、ゲート電極Ｇ１、Ｇ３の間の側壁絶縁膜３２が例えばＲＩＥによりエッチングされ、除去される。
【００４９】
次に、図１０（ａ）に示すように、レジストパターン３３が除去された後、基板１１上に半導体層３１となるエピタキシャル層３４が形成される。
【００５０】
この後、図１０（ｂ）に示すように、残りの側壁絶縁膜３２とハードマスク２２が、例えばＲＩＥによりエッチングされ、除去される。
【００５１】
次いで、図１０（ｃ）に示すように、ゲート電極Ｇ１、Ｇ３、オフセットスペーサ１２をマスクとして、ｎ型不純物が基板１１の全面に導入され、エクステンション領域１４ａ、１４ｂが形成される。このエクステンション領域１４ａは、エピタキシャル層３４の膜厚より浅い領域に形成される。
【００５２】
次に、図１１に示すように、オフセットスペーサ１２の側面に側壁絶縁膜１５が形成される。この後、ゲート電極Ｇ１、Ｇ３及び側壁絶縁膜１５をマスクとして基板１１内にｎ型不純物が導入され、ゲート電極Ｇ１、Ｇ３の間の領域にソース／ドレイン領域の一方としての拡散層１６ａが形成され、ゲート電極Ｇ１、Ｇ３の外側の領域にソース／ドレイン領域の他方としての拡散層１６ｂが形成される。このようにして、図８に示すトランジスタが形成される。
【００５３】
上記第３の実施形態によっても、第１、第２の実施形態と同様に、セルの占有面積の増大を抑制してパスゲートトランジスタＮ１（Ｎ２）とＮ３（Ｎ４）の間に抵抗Ｒ１（Ｒ２）を形成することができる。
【００５４】
しかも、第３の実施形態によれば、パスゲートトランジスタＮ１とプルダウントランジスタＮ３のソース／ドレイン領域の一方を構成するエクステンション領域１４ａは、基板１１上に形成された半導体層３１としてのエピタキシャル層３４内に形成され、ゲート電極Ｇ１，Ｇ３の下方に位置するチャネル領域ＣＨに対して、ゲート電極Ｇ１、Ｇ３の間方向及び上方にオフセットされている。このため、オフセットスペーサ１２の底部と側面部に位置する部分を抵抗Ｒ１として機能させている。したがって、この構成によっても、セル面積の増大を抑制して、抵抗Ｒ１を確実に形成することができる。
【００５５】
（第４の実施形態）
図１２は、第４の実施形態に係るＳＲＡＭの要部を示している。第３の実施形態は、パスゲートトランジスタＮ１とプルダウントランジスタＮ３の両方のチャネル領域及びゲート電極Ｇ１、Ｇ３間のエクステンション領域１４ａを有する拡散層１６ａをオフセットさせ、パスゲートトランジスタＮ１とプルダウントランジスタＮ３の両方に抵抗Ｒ１を形成した。これに対して、第４の実施形態は、パスゲートトランジスタＮ１のみオフセットしている。このため、プルダウントランジスタＮ３の駆動力を防止できる。
【００５６】
すなわち、図１２において、図８と相違するのは、プルダウントランジスタＮ３のエクステンション領域を有するソース／ドレイン領域は、ゲート電極Ｇ３に対してオフセットされていない構成とされている。
【００５７】
図１３（ａ）（ｂ）（ｃ）、図１４（ａ）（ｂ）（ｃ）は、図１２に示す構成の製造方法を示している。
【００５８】
先ず、図１３（ａ）に示すように、第３の実施形態と同様にして、基板１１上にゲート絶縁膜ＧＩを介してゲート電極Ｇ１、Ｇ３が形成され、これらゲート電極Ｇ１、Ｇ３の上部にハードマスク２２が形成される。これらゲート電極Ｇ１、Ｇ３とハードマスク２２の側壁にオフセットスペーサ１２が形成され、これらオフセットスペーサ１２の上に側壁絶縁膜３２が形成される。ここで、オフセットスペーサ１２、ハードマスク２２は、例えば窒化シリコン膜により形成され、側壁絶縁膜３２は、シリコン酸化膜により構成される。オフセットスペーサ１２と側壁絶縁膜３２の材料はこれに限定されるものではなく、エッチングの選択比が大きい材料であればよい。また、側壁絶縁膜３２の材料は単一の材料であるとは限らない。
【００５９】
次いで、図１３（ｂ）に示すように、ゲート絶縁膜Ｇ１、Ｇ３の間の領域に対応して開口が形成された例えばレジストパターン４１を形成する。このレジストパターン４１は、ゲート電極Ｇ３を全て覆い、ゲート電極Ｇ１の側壁絶縁膜３２を露出している。このレジストパターン４１をマスクとして、ゲート電極Ｇ１、Ｇ３の間の側壁絶縁膜３２が例えばＲＩＥによりエッチングされ、除去される。
【００６０】
次に、図１３（ｃ）に示すように、レジストパターン４１が除去される。この状態において、パスゲートトランジスタＮ１のプルダウントランジスタＭ３側の側壁絶縁膜３２が除去されている。この後、基板１１上に半導体層３１となるエピタキシャル層３４が形成される。
【００６１】
この後、図１４（ａ）に示すように、残りの側壁絶縁膜３２とハードマスク２２が、例えばＲＩＥによりエッチングされ、除去される。
【００６２】
次いで、図１４（ｂ）に示すように、ゲート電極Ｇ１、Ｇ３、オフセットスペーサ１２をマスクとして、ｎ型不純物が基板１１の全面に導入され、エクステンション領域１４ａ、１４ｂが形成される。このエクステンション領域１４ａは、エピタキシャル層３４の膜厚より浅い領域に形成される。
【００６３】
次に、図１４（ｃ）に示すように、オフセットスペーサ１２の側面に側壁絶縁膜１５が形成される。このパスゲートトランジスタＮ１のプルダウントランジスタＮ３側に形成された側壁絶縁膜１５の底部は、エピタキシャル層３４上に位置し、その他の側壁絶縁膜１５は基板１１上に位置している。この後、ゲート電極Ｇ１、Ｇ３及び側壁絶縁膜１５をマスクとして基板１１内にｎ型不純物が導入され、ゲート電極Ｇ１、Ｇ３の間の領域にソース／ドレイン領域の一方としての拡散層１６ａが形成され、ゲート電極Ｇ１、Ｇ３の外側の領域にソース／ドレイン領域の他方としての拡散層１６ｂが形成される。このようにして、図１２に示すトランジスタが形成される。
【００６４】
上記第４の実施形態によっても第３の実施形態と同様の効果を得ることができる。しかも、上記第４の実施形態によれば、パスゲートトランジスタＮ１（Ｎ２）のプルダウントランジスタＮ３側のエクステンション領域１４ａのみが、基板１１上に形成された半導体層３１としてのエピタキシャル層３４内に形成され、ゲート電極Ｇ１の下方に位置するチャネル領域ＣＨに対して、ゲート電極Ｇ１、Ｇ３の間方向及び上方にオフセットされている。このため、パスゲートトランジスタＮ１（Ｎ２）のオフセットスペーサ１２の底部と側面部に位置する部分を抵抗Ｒ１（Ｒ２）として機能させている。したがって、プルダウントランジスタＮ３（Ｎ４）の駆動力の低下を防止できる。
【００６５】
（第５の実施形態）
図１５は、第５の実施形態に係るＳＲＡＭの要部を示している。上記第１乃至第４の実施形態は、チャネル領域及びエクステンション領域を有するソース／ドレイン領域をゲート電極に対してオフセットさせることにより、トランジスタのソース／ドレイン領域に抵抗を付加した。
【００６６】
これに対して、第５の実施形態は、ソース／ドレイン領域の抵抗値を制御して、トランジスタのソース／ドレイン領域に抵抗を付加している。すなわち、図１５に示すように、パスゲートトランジスタＮ１とプルダウントランジスタＮ３のゲート電極Ｇ１、Ｇ３間に位置するソース／ドレイン領域の一方を構成するエクステンション領域１４ｂを有する拡散層１６ａの上、及びゲート電極Ｇ１、Ｇ３間に位置するオフセットスペーサ１２上には絶縁膜５１が形成され、ゲート電極Ｇ１、Ｇ３の外側に位置し、ソース／ドレイン領域の他方を構成するエクステンション領域１４ｂを有する拡散層１６ｂの表面にはシリサイド層５２が形成されている。このシリサイド層５２が形成された拡散層１６ｂの抵抗値は、シリサイド層５２が形成されていない拡散層１６ａより抵抗値が低くなっている。したがって、拡散層１６ａに抵抗Ｒ１が付加されたこととなる。
【００６７】
図１６（ａ）（ｂ）、図１７（ａ）（ｂ）（ｃ）は、図１５に示す構成の製造方法を示している。
【００６８】
先ず、図１６（ａ）に示すように、基板１１上にゲート絶縁膜ＧＩを介してゲート電極Ｇ１、Ｇ３が形成される。これらゲート電極Ｇ１、Ｇ３の側壁にオフセットスペーサ１２が形成される。このオフセットスペーサ１２をマスクとして、基板１１内にエクステンション領域１４ｂが形成される。この後、オフセットスペーサ１２の上に側壁絶縁膜５３が形成される。この側壁絶縁膜５３をマスクとして基板１１内にソース／ドレイン領域としての拡散層１６ａ，１６ｂが形成される。
【００６９】
次に、図１６（ｂ）に示すように、側壁絶縁膜５３が例えばＲＩＥによりエッチングされて除去される。
【００７０】
この後、図１７（ａ）に示すように、基板１１の表面全面に絶縁膜５４が形成される。続いて、ゲート電極Ｇ１、Ｇ３の間に対応して例えばレジストパターン５５が形成される。このレジストパターン５５は、ゲート電極Ｇ１、Ｇ３の間と、ゲート電極Ｇ１、Ｇ３の間に位置するオフセットスペーサ１２を覆っている。次いで、このレジストパターン５５をマスクとして、絶縁膜５４が例えばＲＩＥによりエッチングされて除去される。
【００７１】
この結果、図１７（ｂ）に示すように、ゲート電極Ｇ１、Ｇ３の間の基板１１上、及びオフセットスペーサ１２上に絶縁膜５４が残される。
【００７２】
この後、図１７（ｃ）に示すように、例えばタングステン、チタン、コバルト、ニッケルなどの金属のうちの１つにより金属膜５２ａが形成される。次いで、この金属膜５２ａがアニールされ、ゲート電極Ｇ１、Ｇ３上、及びゲート電極Ｇ１、Ｇ３の外側に位置する拡散層１６ｂの上にシリサイド層５２が形成される。次いで、未反応の金属膜５２ａが除去され、図１５に示す構成が完成される。
【００７３】
上記第５の実施形態によれば、ゲート電極Ｇ１、Ｇ３に対称にエクステンション領域１４ｂを有する拡散層１６ａ、１６ｂを形成し、これら拡散層のうち、ゲート電極Ｇ１、Ｇ３の外側に位置する拡散層１６ｂ上にシリサイド層５２を形成することにより、拡散層１６ｂの抵抗値を拡散層１６ａの抵抗値より低くすることにより、拡散層１６ａに抵抗Ｒ１を形成している。上記第５の実施形態によっても、セルの占有面積の増大を抑制して、拡散層１６ａに抵抗Ｒ１を設定することができる。
【００７４】
（第６の実施形態）
図１８は、第６の実施形態に係るＳＲＡＭを示している。第６の実施形態は、図１に示すトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｐ１、Ｐ２を所謂フィン型電界効果トランジスタ（以下、フィントランジスタと称す）により構成した場合を示している。図１８において、図１と同一部分には同一符号を付している。
【００７５】
図１８において、トランジスタＮ１、Ｎ２はゲート電極Ｇ１、Ｇ２に対して、ソース／ドレイン領域Ｓ／Ｄがオフセットして配置されている。すなわち、トランジスタＮ１、Ｎ２において、ビット線ＢＬ，／ＢＬに接続されるソース／ドレイン領域の長さＬ１と、記憶ノードＡ、Ｂに接続されるドレイン／ソース領域の長さＬ２は、Ｌ１＜Ｌ２に設定されている。このドレイン／ソース領域の長さＬ２は、抵抗値が前述した数ｋΩとなるように設定されている。
【００７６】
図１９は、トランジスタＮ１を取り出して示すものであり、図２０は図１９のＸＸ−ＸＸ線に沿った断面図であり、図２１は図１９のＸＸＩ−ＸＸＩ線に沿った断面図である。
【００７７】
図１９、図２０、図２１において、基板１１上には、埋め込み酸化膜６１が形成され、この埋め込み酸化膜６１の上にシリコン層（半導体層）により複数のフィン６２が形成されている。これらフィン６２と直交方向にゲート絶縁膜ＧＩを介してゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＩは、図２１に示すように、例えばフィン６２の側面及び上面に形成され、ゲート電極Ｇ１もフィン６２の側面及び上面に形成されている。ゲート電極Ｇ１は、フィン６２の長さ方向中央からオフセットされた位置に形成され、ビット線ＢＬに接続される例えばｎ型不純物が導入されたソース／ドレイン領域の長さは、Ｌ１に設定され、記憶ノードＡに接続されるドレイン／ソース領域の長さは、Ｌ１より長いＬ２に設定されている。
【００７８】
尚、フィントランジスタの形状は、図１９、図２０、図２１に示す形状に限定されるものではなく、種々変形可能である。
【００７９】
上記第６の実施形態によれば、ＳＲＡＭを構成するｎチャネルトランジスタ、ｐチャネルトランジスタをｎチャネルフィントランジスタ、ｐチャネルフィントランジスタにより構成し、パスゲートトランジスタＮ１（Ｎ２）を構成するソース／ドレイン領域としてのフィンの長さをゲート電極Ｇ１（Ｇ２）に対して非対称として記憶ノードＡ（Ｂ）に接続されるソース／ドレイン領域の一方に抵抗Ｒ１（Ｒ２）を付加している。この場合、フィンの長さを一定とし、ゲート電極Ｇ１（Ｇ２）の形成位置をフィンの長さの中央部からオフセットさせることにより、ソース／ドレイン領域をゲート電極Ｇ１（Ｇ２）に対して非対称としている。したがって、ＳＲＡＭセルの占有面積の増大を抑制して抵抗Ｒ１（Ｒ２）を設けることができ、書き込み特性の向上とデータ読み出し時における安定性を確保することができる。
【００８０】
尚、第１乃至第５の実施形態において、オフセットスペーサ１２は、省略可能である。
【００８１】
また、本発明は、各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００８２】
【図１】第１の実施形態に係るＳＲＡＭを示す平面図。
【図２】本発明の実施形態に適用されるＳＲＡＭを示す等価回路図。
【図３】図１のIII−III線に沿った断面図。
【図４】図４（ａ）（ｂ）（ｃ）は、図３に示す構成の製造方法を示す断面図。
【図５】第２の実施形態に係るＳＲＡＭの要部を示す断面図。
【図６】図６（ａ）（ｂ）は、図５に示す構成の製造方法を示す断面図。
【図７】図７（ａ）（ｂ）は、図６（ｂ）に続く製造方法を示す断面図。
【図８】第３の実施形態に係るＳＲＡＭの要部を示す断面図。
【図９】図９（ａ）（ｂ）は、図８に示す構成の製造方法を示す断面図。
【図１０】図１０（ａ）（ｂ）（ｃ）は、図９（ｂ）に続く製造方法を示す断面図。
【図１１】図１０（ｃ）に続く製造方法を示す断面図。
【図１２】第４の実施形態に係るＳＲＡＭの要部を示す断面図。
【図１３】図１３（ａ）（ｂ）（ｃ）は、図１２に示す構成の製造方法を示す断面図。
【図１４】図１４（ａ）（ｂ）（ｃ）は、図１３（ｃ）に続く製造方法を示す断面図。
【図１５】第５の実施形態に係るＳＲＡＭの要部を示す断面図。
【図１６】図１６（ａ）（ｂ）は、図１５に示す構成の製造方法を示す断面図。
【図１７】図１７（ａ）（ｂ）（ｃ）は、図１６（ｂ）に続く製造方法を示す断面図。
【図１８】第６の実施形態に係るＳＲＡＭを示す平面図。
【図１９】図１８に示すトランジスタＮ１を取り出して示す平面図。
【図２０】図１９のＸＸ−ＸＸ線に沿った断面図。
【図２１】図１９のＸＸＩ−ＸＸＩ線に沿った断面図。
【符号の説明】
【００８３】
Ｎ１、Ｎ２…パスゲートトランジスタ、Ｎ３、Ｎ４…プルダウントランジスタ、Ｇ１〜Ｇ４…ゲート電極、Ｒ１、Ｒ２…抵抗、１４ａ、１４ｂ…エクステンション領域、１６ａ、１６ｂ…拡散層、ＢＬ、／ＢＬ…ビット線、Ａ、Ｂ…記憶ノード、６２…フィン。
【図１】
2008177278.tif 000003
【図２】
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【図３】
2008177278.tif 000005
【図４】
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【図５】
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【図６】
2008177278.tif 000008
【図７】
2008177278.tif 000009
【図８】
2008177278.tif 000010
【図９】
2008177278.tif 000011
【図１０】
2008177278.tif 000012
【図１１】
2008177278.tif 000013
【図１２】
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【図１３】
2008177278.tif 000015
【図１４】
2008177278.tif 000016
【図１５】
2008177278.tif 000017
【図１６】
2008177278.tif 000018
【図１７】
2008177278.tif 000019
【図１８】
2008177278.tif 000020
【図１９】
2008177278.tif 000021
【図２０】
2008177278.tif 000022
【図２１】
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