(57)【要約】【課題】高電圧が印加されている時の電力損失を低減した電圧検出回路を備えた半導体装置を提供することにある。【解決手段】入力電圧Ｖinを入力する入力端子１１と、検出電圧Ｖｄを出力する出力端子１２との間に電流制限素子（ＪＦＥＴ素子）１３が接続され、電流制限素子１３は、半導体基板２１中に形成されたＰＮ接合を有する拡散層２２、２３で構成され、かつ、拡散層の入力端子１１側の一端に印加される電圧が規定電圧以上になると、ＰＮ接合の空乏化により拡散層を流れる電流が制限される特性を有している。検出電圧Ｖｄは、規定電圧以下になるように設定され、入力電圧Ｖinが上昇し、検出電圧Ｖｄが基準電圧Ｖｒを越えた後は、入力電圧Ｖinの上昇に伴う電力損失が抑制される。【選択図】図１
2008026123.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧に対して一義的に設定される検出電圧を検出することによって、前記入力電圧の動作状態を検出する電圧検出回路を備えた半導体装置であって、
前記電圧検出回路は、
前記入力電圧を入力する入力端子と、
前記検出電圧を出力する出力端子と、
前記入力端子と前記出力端子との間に接続された電流制限素子と
を備え、
前記電流制限素子は、
半導体基板中に形成されたＰＮ接合を有する拡散層で構成され、かつ、
前記拡散層の一端に印加される前記入力電圧が、規定電圧以上になると、前記ＰＮ接合の空乏化により、前記拡散層を流れる電流が制限される特性を有し、
前記検出電圧は、前記入力電圧が前記規定電圧のときに、該規定電圧に対して一義的に設定される電圧以下になるように設定されていることを特徴とする、半導体装置。
【請求項２】
前記電流制限素子は、前記半導体基板中に形成されたＪＦＥＴ素子で構成されており、
前記規定電圧は、前記ＪＦＥＴ素子のピンチオフ電圧であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記電流制限素子は、前記半導体基板中に形成された拡散抵抗で構成されており、
前記拡散抵抗は、
一導電型の半導体基板中に設けられた逆導電型の埋込層内に形成された一導電型の拡散層で構成され、
前記拡散層及び前記埋込層の一端に、前記入力端子側の高電位の電圧が印加されることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記検出電圧は、前記入力電圧を、前記入力端子に接続された複数の抵抗により抵抗分割することによって一義的に設定されることを特徴とする、請求項１〜３の何れか一つに記載の半導体装置。
【請求項５】
前記複数の抵抗のうち少なくとも一つが、前記電流制限素子を構成していることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記検出電圧を基準電圧と比較することによって、前記入力電圧の動作状態を検出することを特徴とする、請求項１〜５の何れか一つに記載の半導体装置。
【請求項７】
前記入力電圧は、電源電圧であることを特徴とする、請求項１〜５の何れか一つに記載の半導体装置。
【請求項８】
前記電圧検出回路は、前記検出電圧を出力する出力端子と接地電位との間に、前記電流制限素子をさらに備えていることを特徴とする、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧の動作状態を検出する電圧検出回路を備えた半導体装置に関し、特に、高電圧が印加されている時の電力損失を低減した電圧検出回路を備えた半導体装置に関する。
【背景技術】
【０００２】
従来の電圧検出回路は、図８に示すように、入力電圧Ｖinと接地電位とを抵抗Ｒａ、Ｒｂによって抵抗分割された検出電圧Ｖｄと、基準電圧Ｖｒとを比較器１０５で比較して、その出力信号Ｖｏを検出することによって、入力電圧Ｖinの状態を検出するのが一般的な構成である。
【０００３】
図９（ａ）は、図８に示した電圧検出回路の等価回路において、入力電圧Ｖinと検出電圧Ｖｄとの関係を示したグラフ、図９（ｂ）は、入力電圧Ｖinと入力電流Ｉinとの関係を示したグラフである。
【０００４】
また、図１０は、抵抗Ｒａ、Ｒｂ を、半導体基板中に形成したときの断面図を示す。Ｐ型のシリコン基板１１０中にＮ型の埋込層１１１が形成され、抵抗Ｒａ、Ｒｂ は埋込層１１１内に形成されたＰ型拡散層１０２、１０３で構成されている。入力電圧Ｖinは、Ｐ型拡散層１０２の一端に形成された電極１１３に印加され、Ｐ型拡散層１０３の一端に形成された電極１１６は接地電位に接続されている。また、Ｐ型拡散層１０２、１０３のそれぞれの他端に形成された電極１１４、１１５は互いに接続されて検出電圧Ｖｄを出力し、比較器１０５に入力される。
【０００５】
ここで、抵抗分割によって得られる検出電圧Ｖｄは、入力電圧をＶinとすると、
Ｖｄ＝Ｖｉｎ×Ｒｂ／（Ｒａ＋Ｒｂ）
となり、検出電圧Ｖｄが基準電圧Ｖｒ以上になると、比較器１０５の出力信号Ｖｏが”Ｌ”から“Ｈ”に変化することで、入力電圧Ｖinの動作状態を検出する。
【０００６】
このとき、電圧検出が行われるポイント（Ｖｄ＝Ｖｒ）においては、
Ｖin＝Ｖｒ×（Ｒａ＋Ｒｂ）／Ｒｂであり、入力電流Ｉinは、
Ｉin＝Ｖｒ／Ｒｂとなる。
【０００７】
ところで、抵抗分割により検出信号Ｖｄを生成する電圧検出回路においては、最大の入力電圧Ｖinを考慮して、抵抗素子は、各抵抗の両端にかかる電圧が耐圧以下になるように、例えば、複数個の抵抗で構成する等の設計がなされている。また、検出の精度を上げるために、抵抗値の電圧依存性を出来るだけ小さくなるよう設計がなされている。その結果、図９（ｂ）に示すように、入力電圧Ｖinが上昇して、検出電圧Ｖｄが基準電圧Ｖｒを越え、比較器１０５の出力信号Ｖｏが反転した後も、入力電流Ｉinが、入力電圧Ｖinの上昇とともに増加するため、電力損失が生じる。
【０００８】
例えば、起動時において、入力電圧Ｖinが所定のしきい値電圧Ｖｔに到達するまで停止状態を維持するように検出電圧Ｖｄを設定している場合（低入力電圧検出）、入力電圧Ｖinがしきい値電圧Ｖｔを超え、通常動作電圧になったとき、分割抵抗には高電圧からの電流が定常的に流れることになるので、電力損失の問題が生じる。特に、所定のしきい値電圧Ｖｔに比して、通常動作時の入力電圧Ｖinが大きい場合には、入力電圧Ｖinが所定のしきい値電圧Ｖｔに到達するまでの入力電流Ｉinが問題にならない程度に小さくても、通常動作時の入力電流Ｉinの増加に伴う電力損失は無視できない程度に大きくなる。
【０００９】
この電力損失を抑えるためには、抵抗値を大きくして電流値を小さくすることが考えられるが、抵抗素子を図１０に示すような拡散抵抗で構成する場合、必要な抵抗値を得るためには非常に大きな面積が必要となる。その結果、電圧検出回路を半導体基板に搭載した半導体装置においては、装置が大型化してしまうため、問題解決にならない。
【００１０】
かかる問題を解決する方法として、特許文献１には、抵抗素子を半導体基板に形成したＰＮ接合で構成し、かかるＰＮ接合に入力電圧を逆バイアスで印加し、ＰＮ接合の空乏層の変化による抵抗値の変化量を測定することによって、入力電圧の電圧検出を行う技術が開示されている。
【００１１】
この方法によれば、入力電圧をＰＮ接合に逆バイアスで印加するので、抵抗素子にはリーク電流しか流れず、その結果、電圧検出において電力損失はほとんど生じない。また、抵抗値の大きさには制限されないので、ＰＮ接合で構成される抵抗素子の面積を大きくする必要もなく、電圧検出回路を半導体基板に搭載した場合にも、半導体装置が大型化してしまうという問題も生じない。
【特許文献１】特開平４−２６１０３８
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１に記載された方法は、電圧検出回路を搭載した半導体装置を大型化することなく、電力損失を低減する点では有用であるが、以下のような問題がある。
【００１３】
すなわち、電圧検出回路においては、電圧検出の精度が本来的に求められており、そのためには、図９（ａ）に示すように、入力電圧Ｖinと検出電圧Ｖｄとの関係がリニアであることが好ましい。それ故、従来は、図８に示したような抵抗分割によって検出電圧Ｖｄを設定する場合、抵抗値の電圧依存性が出来るだけ小さくなるように抵抗素子を設計していた。
【００１４】
それに対して、特許文献１に記載された抵抗素子は、ＰＮ接合の空乏層の変化によって抵抗値の変化を得ているため、検出電圧Ｖｄを入力電圧Ｖinに対してリニアに変化させることができない。また、ＰＮ接合の形成の際、半導体基板に形成される拡散層の拡散深さや濃度にバラツキが生じると、空乏層の変化にもバラツキが生じるため、電圧検出の精度が低下する。加えて、量産工程において製造される半導体装置に搭載された電圧検出回路の特性にもバラツキが生じ、信頼性の低下を招く。
【００１５】
本発明はかかる点に鑑みてなされたもので、その主な目的は、高電圧が印加されている時の電力損失を低減した電圧検出回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するため、本発明に係わる半導体装置は、電圧検出回路において、入力電圧を入力する入力端子と検出電圧を出力する出力端子と間に電流制限素子を設けた構成を採用する。
【００１７】
ここで、電流制限素子は、半導体基板中に形成されたＰＮ接合を有する拡散層で構成され、拡散層の一端に印加される電圧が規定電圧以上になると、ＰＮ接合の空乏化により拡散層を流れる電流が制限される特性を備えたものである。
【００１８】
すなわち、本発明に係わる半導体装置は、入力電圧に対して一義的に設定された検出電圧を検出することによって、入力電圧の動作状態を検出する電圧検出回路を備えた半導体装置であって、電圧検出回路は、入力電圧を入力する入力端子と、検出電圧を出力する出力端子と、入力端子と出力端子との間に接続された電流制限素子とを備え、電流制限素子は、半導体基板中に形成されたＰＮ接合を有する拡散層で構成され、かつ、拡散層の一端に印加される入力電圧が規定電圧以上になると、ＰＮ接合の空乏化により拡散層を流れる電流が制限される特性を有し、検出電圧は、入力電圧が規定電圧のときに、該規定電圧に対して一義的に設定される電圧以下になるように設定されていることを特徴とする。
【００１９】
このような構成によれば、入力電圧が上昇に対して、入力電圧が規定電圧を越えた後は、入力電流が電流制限素子によって制限されるので、入力電圧の上昇に伴う電力損失を抑制することができる。また、検出電圧は、電流制限素子に流れる電流が制限される規定電圧に対して一義的に設定される電圧（以下、設定検出電圧という）以下に設定されているので、検出電圧が設定検出電圧を越えるまでの間は、電流制限素子によって入力電流が制限されることがなく、電圧検出の精度が低下することもない。
【００２０】
ここで、設定検出電圧は、検出電圧が入力電圧に対して一義的に設定されるのと同様の関係でもって、規定電圧に対して一義的に設定されるものである。なお、このような一義的な関係は、例えば、抵抗分割によって設定することができる。
【００２１】
ある好適な実施形態において、上記電流制限素子は、半導体基板中に形成されたＪＦＥＴ素子で構成されており、上記規定電圧はＪＦＥＴ素子のピンチオフ電圧である。
【００２２】
これにより、ピンチオフ電圧（規定電圧）以上で確実に入力電流を制限することができるとともに、ピンチオフ電圧以下では、入力電圧と検出電圧とのリニアリティを維持することができるので、その間において精度の高い電圧検出をすることができる。
【００２３】
また、上記電流制限素子は、半導体基板中に形成された拡散抵抗で構成されてもよく、かかる拡散抵抗は、一導電型の半導体基板中に設けられた反対導電型の埋込層内に形成された一導電型の拡散層で構成され、拡散層及び埋込層の一端に、入力端子側の高電位の電圧が印加される。
【００２４】
これにより、電流制限素子を、入力電圧に対して検出電圧を一義的に設定する抵抗素子と兼ねることができるので、電圧検出回路を備えた半導体装置をより小型にすることができる。
【００２５】
ここで、上記検出電圧は、入力電圧を入力端子に接続された複数の抵抗により分割することによって一義的に設定されることが好ましい。
【００２６】
また、複数の抵抗のうち少なくとも一つが、上記電流制限素子を構成していてもよい。
【００２７】
さらに、上記検出電圧を基準電圧と比較することによって、入力電圧の動作状態を検出するようにしてもよい。
【発明の効果】
【００２８】
本発明に係る半導体装置によれば、入力電圧の検出電圧が基準電圧を越えるまでの間は、検出精度を低下させることなく入力電圧の電圧検出が行えるとともに、入力電圧が上昇に対して、検出電圧が基準電圧を越えた後は、入力電圧の上昇に伴う電力損失を抑制することができ、これにより、低消費電力の電圧検出回路を備えた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置に搭載された電圧検出回路１０の等価回路図である。
【００３１】
図１に示すように、電圧検出回路１０は、入力電圧Ｖinを入力する入力端子１１、入力電圧Ｖinに対して一義的に設定された検出電圧Ｖｄを出力する出力端子１２、及び入力端子１１と出力端子１２との間に接続された電流制限素子１３とを備えている。そして、検出電圧Ｖｄを検出することによって（例えば、検出電圧Ｖｄを基準電圧Ｖｒと比較することによって）、入力電圧Ｖinの動作状態を検出する。
【００３２】
なお、検出電圧Ｖｄは、電流制限素子１３の出力電圧Ｖｊを、入力端子１１に接続された抵抗Ｒａ、Ｒｂで抵抗分割することによって、
Ｖｊ＝Ｖin×Ｒｂ／（Ｒａ＋Ｒｂ）    ・・・式（１）
の式に基づき一義的に設定することができる。ここで、ＶinとＶｊは電流制限素子１３の特性により一義的な関係にあるため、出力電圧Ｖｄは入力電圧Ｖinに対して、一義的な関係で決まる。
【００３３】
また、検出電圧Ｖｄと基準電圧Ｖｒとを比較器１４に入力し、検出電圧Ｖｄが基準電圧Ｖｒ以上になると、比較器１４の出力信号Ｖｏが”Ｌ”から“Ｈ”に変化することで、入力電圧Ｖinの動作状態を検出することができる。
【００３４】
ここで、電流制限素子１３は、半導体基板中に形成されたＰＮ接合を有する拡散層で構成され、かつ、当該拡散層の入力端子１１側の一端に印加される電圧が、所定電圧以上になると、ＰＮ接合の空乏化により拡散層を流れる電流が制限される特性を有するもので、本実施形態では、かかる電流制限素子１３として、ＪＦＥＴ素子を採用している。
【００３５】
図２は、ＪＦＥＴ素子１３の入力電圧Ｖinに対する出力電圧Ｖｊの電圧特性を示したグラフである。図２に示したＪＦＥＴ素子１３の特性が示すように、入力電圧Ｖinの上昇にともない、ＪＦＥＴ素子１３の出力電圧Ｖｊも上昇し、規定電圧（ピンチオフ電圧）Ｖpsに達すると、ＪＦＥＴ素子１３がピンチオフすることにより、出力電圧Ｖｊの上昇が低下し、その後、一定電圧Ｖpfに固定される。
【００３６】
図３（ａ）は、ＪＦＥＴ素子１３の構成を示した平面図で、図３（ｂ）は、図３（ａ）のIIIｂ−IIIb線に沿った断面図である。
【００３７】
図３（ｂ）に示すように、ＪＦＥＴ素子１３は、Ｐ型の半導体基板２１に形成されたＮ型の拡散層２２内に、Ｐ型のゲート拡散層２３、及びＮ＋型のソース、ドレイン拡散層２４、２５が形成された構成をなす。Ｐ型のゲート拡散層２３は接地電位に接続され、ドレイン拡散層２５は、電極２７を介して入力電圧Ｖinの入力端子１１に接続され、ＪＦＥＴ素子１３の出力電圧Ｖｊは、ソース拡散層２４の電極２６から出力される。
【００３８】
周知のとおり、ソース拡散層２４とドレイン拡散層２５との間に形成されるチャネル（Ｎ型拡散層２２）は、入力電圧Ｖinがピンチオフ電圧Ｖpsに達すると、Ｐ型ゲート拡散層２３とＮ型拡散層２２で構成されるＰＮ接合及び／またはＮ型拡散層２２とＰ型の半導体基板２１で構成させるＰＮ接合が空乏化されることによってチャネルが遮断され、ピンチオフ電圧Ｖps以上では、チャネルを流れる電流が制限される。その結果、図２に示すように、ＪＦＥＴ素子１３の出力電圧Ｖｊは、一定電圧Ｖpfに固定される。
【００３９】
以上のように、入力電圧Ｖinを入力する入力端子１１と、検出電圧Ｖｄを出力する出力端子１２との間に電流制限素子（ＪＦＥＴ素子）１３を設けることによって、入力電圧Ｖinが上昇に対して、規定電圧（ピンチオフ電圧Ｖps）を越えた後は、入力電流Ｉinが電流制限素子１３によって制限されるので、入力電圧Ｖinの上昇に伴う電力損失を抑制することができる。また、検出電圧が基準電圧を越えるまでの間は、電流制限素子によって入力電流が制限されることがないので、電圧検出の精度が低下することもない。
【００４０】
なお、この場合、検出電圧Ｖｄは、式（１）に従って、入力電圧Ｖinが規定電圧Ｖpsのときに、規定電圧Ｖps対して一義的に設定される電圧以下に設定しておく必要がある。
【００４１】
本発明における電圧検出回路を備えた半導体装置は、例えば、起動時において、入力電圧Ｖinが所定のしきい値電圧Ｖｔに到達するまで停止状態を維持するように検出電圧Ｖｄを設定しているときに（低入力電圧検出）、所定のしきい値電圧Ｖｔに比して、通常動作時の入力電圧Ｖinが大きい場合に特に有効である。例えば、しきい値電圧Ｖｔが６０Ｖに設定され、通常動作時の入力電圧Ｖinが８０〜２７０Ｖの場合、本発明を用いれば、電圧検出回路による電力損失を約数百ｍＷ（９０％）程度低減することができる。
【００４２】
また、本発明における電圧検出回路を、例えば電池等の電圧低下を検出する回路として用いた場合、電圧低下検出回路の消費電力を最小限に抑えることができるので、電池で駆動する機器を長時間、連続使用することができる。
【００４３】
また、日本国内用の電源（１００ＶＡＣ）に対応した製品を、海外（２００ＶＡＣ）で使用した場合に動作しにように、入力電圧が所定の電圧（例えば、１１０ＶＡＣ）以上に上昇したことを検出する電圧検出回路として使用することによって、高入力動作停止時の電力損失を低減させることができる。
【００４４】
なお、図３（ｂ）に示したＪＦＥＴ素子１３の構成において、図４に示すように、ゲート拡散層２３をＮ型拡散層２２の中に埋め込むように形成してもよい。このようにすると、入力電圧Ｖinに高電圧が印加された場合、ゲート拡散層２３の上下両方に空乏層が広がるために、効率的にピンチオフを発生させることができる。
【００４５】
（第２の実施形態）
本発明の第１の実施形態では、電流制限素子１３としてＪＦＥＴ素子を用いた場合を説明したが、本実施形態においては、電流制限素子１３を半導体基板中に形成された拡散抵抗で構成する例を、図５を参照しながら説明する。
【００４６】
図５（ａ）は、本発明の第２の実施形態における電流制限素子１３の構成を示した平面図で、図５（ｂ）は、図５（ａ）のＶｂ−Ｖｂ線に沿った断面図である。
【００４７】
図５（ｂ）に示すように、本実施形態における電流制限素子１３は、Ｐ型の半導体基板３１中に設けられたＮ型の埋込層３２内に形成されたＰ型の拡散層３３で構成されている。そして、Ｐ型拡散層３３の一端（Ｐ＋コンタクト領域３５）、及びＮ型埋込層３２の一端（Ｎ＋コンタクト領域３６）には、電極３８、３９を介して入力端子１１側の高電位の電圧ＶＲ１が印加され、Ｐ型拡散層３３の他端（Ｐ＋コンタクト領域３４）の電極３７から、抵抗出力電圧ＶＲ２が出力される。
【００４８】
図６は、拡散抵抗３３の両端に印加される電圧（ΔＶＲ＝ＶＲ１−ＶＲ２；ＶＲ１＞ＶＲ２）に対する拡散抵抗３３の電流特性ＩＲを示したグラフである。
【００４９】
図６に示すように、拡散抵抗３３の両端に印加される電圧ΔＶＲの上昇に伴って、拡散抵抗３３を流れる電流ＩＲは上昇するが、規定電圧Ｖprを超えると拡散抵抗３３を流れる電流ＩＲは徐々に飽和する。これは、電圧ΔＶＲの上昇に伴い、Ｎ型埋込層３２とＰ型拡散層３３とで構成されるＰＮ接合が空乏化されることによって、Ｐ型拡散層３３を流れる電流が制限されるためである。
【００５０】
これにより、入力電圧Ｖinが上昇に対して、規定電圧Ｖprを越えた後は、入力電流Ｉinが電流制限素子（拡散抵抗）１３によって制限されるので、入力電圧Ｖinの上昇に伴う電力損失を抑制することができる。また、検出電圧が基準電圧を越えるまでの間は、電流制限素子によって入力電流が制限されることがないので、電圧検出の精度が低下することもない。
【００５１】
本実施形態における電流制限素子（拡散抵抗）１３は、図１に示した分割抵抗Ｒａ、Ｒｂの少なくとも一つの抵抗素子と兼ねることができるので、電圧検出回路を備えた半導体装置をより小型にすることができる。
【００５２】
なお、図５（ｂ）に示した抵抗素子１３の構成において、図７に示すように、Ｐ型拡散層３３をＮ型埋込層３２の中に埋め込むように形成してもよい。このようにすると、入力電圧Ｖinに高電圧が印加された場合、Ｐ型拡散層３３の上下両方に空乏層が広がるために、効率的に拡散抵抗３３の電流制限特性を得ることができる。また、拡散抵抗３３がＮ型埋込層３２内に埋め込まれるために、基板表面に形成される酸化膜の影響を受けにくく、抵抗値の安定化にも効果がある。
【００５３】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態において、電流制限素子１３として機能するＪＦＥＴ素子、及び拡散抵抗について説明したが、これらを組み合わせて使用しても構わない。また、拡散抵抗１３をＰ型の拡散層３３としたが、Ｎ型の拡散層であっても、半導体基板３１をＮ型に、埋込層３２をＰ型にすることによって同様の効果を得ることができる。さらに、電流制限素子１３を、検出電圧を出力する出力端子１２と接地電位との間にさらに設けても、本発明の効果を得ることができる。
【産業上の利用可能性】
【００５４】
本発明は、高電圧が印加される電圧検出回路を備えた半導体装置に有効である。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態における半導体装置に搭載された電圧検出回路の等価回路図である。
【図２】本発明の第１の実施形態におけるＪＦＥＴ素子の入力電圧に対する出力電圧の電圧特性を示したグラフである。
【図３】本発明の第１の実施形態におけるＪＦＥＴの構成を示した図で、（ａ）はその平面図、（ｂ）はその断面図である。
【図４】本発明の第１の実施形態におけるＪＦＥＴの他の構成を示した断面図である。
【図５】本発明の第２の実施形態における拡散抵抗の構成を示した図で、（ａ）はその平面図、（ｂ）はその断面図である。
【図６】本発明の第２の実施形態における拡散抵抗の電圧・電流特性を示したグラフである。
【図７】本発明の第２の実施形態における拡散抵抗の他の構成を示した断面図である。
【図８】従来の電圧検出回路の等価回路図である。
【図９】従来の電圧検出回路における特性を示したグラフで、（ａ）は、入力電圧と検出電圧との関係を示したグラフ、（ｂ）は、入力電圧と入力電流との関係を示したグラフである。
【図１０】従来の電圧検出回路を搭載した半導体装置の構成を示した断面図である。
【符号の説明】
【００５６】
１０      電圧検出回路
１１      入力端子
１２      出力端子
１３      電流制限素子（ＪＦＥＴ素子、拡散抵抗）
１４      比較器
２１      半導体基板
２２      Ｎ型拡散層
２３      Ｐ型ゲート拡散層
２４      ソース拡散層
２５      ドレイン拡散層
２６、２７    電極
３１      半導体基板
３２      Ｎ型埋込層
３３      Ｐ型拡散層
３４、３５、３６    コンタクト領域
３７、３８、３９    電極
【図１】
2008026123.tif 000003
【図２】
2008026123.tif 000004
【図３】
2008026123.tif 000005
【図４】
2008026123.tif 000006
【図５】
2008026123.tif 000007
【図６】
2008026123.tif 000008
【図７】
2008026123.tif 000009
【図８】
2008026123.tif 000010
【図９】
2008026123.tif 000011
【図１０】
2008026123.tif 000012