(57)【要約】  【課題】静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造のノーマリオフ型の利点が得られる組み合わせ構造としても、オン抵抗を小さくできる炭化珪素絶縁ゲート型半導体装置を提供すること。  【解決手段】ＳＩＴ構造とＭＯＳＦＥＴ構造を同一のＳｉＣ半導体基板上に有する。ＳＩＴ構造は、ｎ＋型ＳｉＣ半導体基板３７上に堆積されたｎ型ドリフト層３８へのｐ＋ゲート領域３９と該ゲート領域上部の前記ｎ型ドリフト層３８の表面に堆積されるｎ＋型第一ソース領域３４を備える。ＭＯＳＦＥＴ構造は前記第一ソース領域３４の表面に堆積形成されたｐウエル領域４０と、このｐウエル領域４０の表面層に形成される第二ソース領域４２と、この第二ソース領域４２から前記第一ソース領域３４に達する深さのトレンチ４５内に形成されるＭＯＳゲート構造とを有して前記ＳＩＴ構造の上方に配置される。さらに、前記ｐ＋ゲート領域とソース電極との導電接続手段を有する。【選択図】        図１
2008177335.tif 000002
【特許請求の範囲】
【請求項１】
一導電型高不純物濃度炭化珪素半導体基板と、該基板の一主面上に堆積され、前記基板の不純物濃度より低濃度である一導電型炭化珪素半導体のドリフト層と、該ドリフト層中に前記基板主面に平行な方向に所定の間隔を有する埋め込み型他導電型ゲート領域と、少なくとも前記所定の間隔の上方に位置する前記ドリフト層の表面層に形成される一導電型第一ソース領域とを有する静電誘導型トランジスタ構造部と、前記ドリフト層表面に堆積される他導電型ウエル領域と、該他導電型ウエル領域の表面層に形成される一導電型第二ソース領域と、該一導電型第二ソース領域表面から前記他導電型ウエル領域を貫通して前記一導電型第一ソース領域に達するトレンチ内に、該トレンチ側壁表面を覆うゲート絶縁膜を介して埋め込まれるゲート電極とを有するトレンチゲートとを有するＭＯＳＦＥＴ構造部とを備え、前記第二ソース領域表面を含む表面に被覆されるソース電極と前記埋め込み型他導電型ゲート領域との導電接続手段を備えることを特徴とする炭化珪素絶縁ゲート型半導体装置。
【請求項２】
前記ソース電極と前記埋め込み型他導電型ゲート領域との前記導電接続手段が前記他導電型ウエル領域表面から前記埋め込み型他導電型ゲート領域に達する凹部内表面に形成される金属であることを特徴とする請求項１記載の炭化珪素絶縁ゲート型半導体装置。
【請求項３】
前記一導電型第一ソース領域の不純物濃度が電圧印加時にも全体が空乏化しない１×１０１８ｃｍ−３以上であることを特徴とする請求項２記載の炭化珪素絶縁ゲート型半導体装置。
【請求項４】
前記他導電型ゲート領域と前記トレンチゲートの平面形状がそれぞれストライプ状であって、相互に平行に配置されていることを特徴とする請求項３記載の炭化珪素絶縁ゲート型半導体装置。
【請求項５】
前記他導電型ゲート領域と前記トレンチゲートの平面形状がそれぞれストライプ状であって、相互に垂直に配置されていることを特徴とする請求項３記載の炭化珪素絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素（ＳｉＣ）を主たる半導体材料とした、絶縁ゲートで電圧駆動が可能な縦型の電力用半導体装置（以下パワーデバイス）に関する。
【背景技術】
【０００２】
従来、大きな電力を扱う、いわゆるパワーデバイスは、主としてシリコン半導体を用いて製造されてきている。パワーデバイスは大電流容量を可能にするため、チップの両主面間の厚さ方向（縦方向）へ電流を流す構造にされることが多い。そのような従来のパワーデバイスのうち、図９は従来の代表的な縦型絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）の断面図である。
【０００３】
一方、図８に示す半導体基板の断面図はよく知られている静電誘導トランジスタ（以降ＳＩＴと略す）と呼ばれるデバイスの基本構造であり、ｎ＋型半導体基板１上に堆積されたｎ型高抵抗ドリフト層３に選択的にｐ＋型領域４が埋め込まれたゲートを備えている。このゲートに、前記半導体基板１の裏面に設けられたドレイン６に対して負バイアスを印加すると、ゲートであるｐ＋型領域４の間に設けられたピンチオフ領域９に空乏層が広がり、ドレイン６からピンチオフ領域９、ｎ＋型ソース領域７を経てソース８へ至る電流経路が遮断される。このＳＩＴデバイスの特徴は基本的にはｎ型領域のみを電流が通過するモノポーラ構造であるので、理想に近い小さなオン抵抗が得られやすいという点である。既に、シリコン半導体以外でもＳｉＣ半導体を用いた前記ＳＩＴ構造のデバイスが試作され、優れた特性が得られたとの報告がされている。しかし、前述のＳＩＴデバイスの基本構造ではゲート４がｐｎ接合で形成されているので、この接合の劣化やゲート回路の障害によりゲートバイアスに障害が発生するとデバイスが導通状態のままになり、最悪の場合、回路の破壊という重大な事故をもたらす惧れがあるなど、ゲートバイアス条件に注意が必要であり、使いにくい面がある。
【０００４】
一方、前記パワーデバイスとしては、前記図９の断面図に示すような絶縁ゲート型デバイスに属する縦型ＭＯＳＦＥＴが汎用されている。図９ではゲート絶縁膜２４とゲート電極２３が半導体基板（２０＋２２ａ）の主面上に平面状に形成される通常のプレーナゲート型ＭＯＳＦＥＴを示している。ｐウエル２５内にはｎ＋領域２８、オーミックコンタクトをとるためのｐ＋領域２６が設けられている。この図９において、基板表面のｐウエル２５の外側のゲート絶縁膜２４直下に設けられているｎ＋表面領域２２ｂは通常は形成されないことが多い。低オン抵抗化に伴うユニットパターンの微細化とともに、隣接するユニットパターン間でｐウエル２５に挟まれたゲート直下のｎ型領域が狭くなると、ドレイン２９へバイアスを印加する際に広がる空乏層によるピンチオフ抵抗が大きくなる。このピンチオフ抵抗が大きくなってオン抵抗が大きくなることを防止するために、前記高濃度ｎ＋表面領域２２ｂが設けられるのである。この濃度（不純物濃度）は最大でも１×１０１８ｃｍ−３未満程度である。それ以上の濃度にすると、表面に空乏層が広がらなくなり、耐圧が低下するからである。３０ａは層間絶縁膜、２７はソースである。
【０００５】
この縦型ＭＯＳＦＥＴでは、ＳＩＴと異なり、素子のオン抵抗として、ｎ型半導体領域（特に高抵抗ドリフト領域）の抵抗分以外に、ＭＯＳＦＥＴ部分のチャネル抵抗が加算される。一方、ユニットパターン毎に設けられるチャネルは、ユニットの集合からなる素子全体では等価回路的にチャネルが並列接続となるように構成されるので、素子全体におけるチャネル領域の全抵抗分はユニットパターンを微細化してチャネル密度を上げると、小さくなる。そのため、素子全体のオン抵抗を小さくするためにチャネル密度が高くなるようにユニットパターンが形成されることが好ましい。
【０００６】
図１０の断面図は、微細化によるチャネル抵抗分の低下をさらに進展させることができるように考案された従来のトレンチゲート型のＭＯＳＦＥＴである。図１０の符号で図９と同符号は同様の機能領域を示す。同図の符号２３、２４、１０により示されるＭＯＳゲート構造部では、トレンチ１０がｐウエル２５を貫通し、ｎ−領域２２ａに達するように主面に垂直に掘り下げられているので、表面でのトレンチ密度を高めることが容易になる。このため、このＭＯＳゲート構造（２３、２４、１０）はチャネル密度を前記図９のプレーナゲート構造よりさらに上げ易くなる。さらに、この構造ではｐウエルにはさまれたｎ型領域がないので、ピンチオフ抵抗が構造的に小さくなることから、ピンチオフ抵抗の観点からもプレーナゲート型ＭＯＳＦＥＴよりも有利になる。
【０００７】
しかしながら、シリコンパワーデバイスでは前記トレンチゲート構造の作成技術と共にＬＳＩの微細加工技術などを駆使して前記チャネル密度を最大限に上げてきたので、その特性がほぼ材料限界に近づきつつある。そこで、半導体材料をシリコンからＳｉＣやＧａＮなどのバンドギャップの広いものに変えて、この材料限界をブレークスルーしようという試みがなされている。これらの材料は最大破壊電界がシリコンと比較して一桁近く大きいことから、パワーデバイスにこれを利用すると、素子の抵抗が１００分の１以下になることが期待されている。既に、シリコンと同様な構造のＳｉＣ−ＭＯＳＦＥＴやＳｉＣ−ＳＩＴデバイスの試作が行われており、優れた特性が示されつつある。
【０００８】
さらに、公知文献に記されている、ｎ＋ＳｉＣ基板上に積層されたｎ型ドリフト層に埋め込み形成される高濃度ｐゲート層上にさらに形成されるＭＯＳチャネル領域を低濃度のｐ型堆積層とすることにより、オン抵抗を低減する構造のＳｉＣ−ＭＯＳＦＥＴにおいては、このｐ型堆積層をイオン注入により選択的にｎ型ベース領域に変換して電流通路を形成することが必要である。ところが、このｎ型ベース領域の厚さは、実用的にイオン注入可能な深さ（ｐ型堆積層の厚さに等しい）により制限されて厚くできないので、ゲート絶縁膜に高電界がかかり、オフ電圧の向上を図ることができないという問題が生じる。この問題を解決するために、前記低濃度ｐ型堆積膜とＳＩＴの高濃度ゲート層の間に低濃度のｎ型堆積層を介在させ、かつ、イオン注入によってｎ型に変換したベース領域を前記低濃度ｐ型堆積膜内に選択的に形成して、前記高濃度ゲート層と前記低濃度ｐ型堆積膜（チャネル領域）との間のｎ型堆積膜の厚さを大きくする構造とするＳｉＣ−ＭＯＳＦＥＴが発表されている（特許文献１）。
【特許文献１】特開２００６−１４７７８９号公報（要約）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述したように、炭化珪素半導体からなるＭＯＳＦＥＴはシリコン半導体と比較すると、その絶縁破壊電界が一桁大きいことから、優れた特性が期待されているが、実際には、ゲート絶縁膜としては、シリコン半導体と同様にＳｉＯ２膜が主に使用されることに起因する新たな問題の発生が見られる。たとえば、特にトレンチ型ＭＯＳＦＥＴにおいてはゲート絶縁膜にコーナー部分が発生し、このコーナー部分に電界集中し、過大な電界が印加されるので、ＳｉＣ本来の電界を印加することができずに、はるかに小さな耐圧しか得られない。その結果、従来、ＳｉＣにおいてはゲート絶縁膜の絶縁破壊による低耐圧化問題を回避するため、プレーナゲート型ＭＯＳＦＥＴが試作されることが多い。
【００１０】
ところが、ＳｉＣ半導体はシリコン半導体と比較してＭＯＳＦＥＴのチャネル移動度が低いので、チャネル抵抗を低下させるには、できるだけチャネル密度を上げることが望まれるにもかかわらず、前述のように、プレーナゲート型ＭＯＳＦＥＴではチャネルの微細化のレベルに限界があって必ずしも充分には行えない。一方ＳＩＴはゲート絶縁膜を使用していないことから、前述した問題は発生しない。しかしながら、ＳｉＣ−ＭＯＳＦＥＴはシリコンデバイスと同様にゲートに電圧を印加しない無バイアス状態において、ソース−ドレイン間に導通がある、いわゆるノーマリオンデバイスであることが、実際に回路に適用する際に障害になり、使い難い。たとえば、ゲート回路が何らかのトラブルにより破壊され、ゲートに電圧を印加することができない場合に、パワーデバイスが電流を遮断する状態となる、いわゆるノーマリオフデバイスが安全上好ましいからである。
【００１１】
パワーデバイスから前記ノーマリオンデバイス機能を除く方法として、図７の等価回路に示すようなデバイス構成が提案されている。これはＳＩＴ１８と直列に低耐圧のノーマリオフデバイスであるＭＯＳＦＥＴ１７をカスコード接続して使用する構造である。ゲート１５にオフ信号が印加されると、ＭＯＳＦＥＴ１７は遮断状態となりＳＩＴ１８のソース領域の電位が上昇し、ＳＩＴのゲート側に負バイアスが印加されて、ＳＩＴ１８がオフ状態となる。しかしながら、この構成では、ＳＩＴ１８にＭＯＳＦＥＴ１７を追加したデバイスになり、小さなオン抵抗で面積を小さくできるＳｉＣ半導体装置の利点が奪われてしまう。
【００１２】
本発明は、以上述べた問題点に鑑みてなされたものであり、本発明の目的は、静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリオフ型の利点が得られるように両者を組み合わせた構造としても、オン抵抗を小さくできる炭化珪素絶縁ゲート型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明は、要するに、ＳＩＴ構造とＭＯＳＦＥＴ構造を同一のＳｉＣ半導体基板上にモノリシックに搭載したものである。ＳＩＴ構造は、高濃度ｎ型ＳｉＣ半導体基板上に堆積された低濃度ｎ型ドリフト層へのｐ型埋め込みゲート領域と該ゲート領域上部の前記低濃度ｎ型ドリフト層の表面に堆積される高濃度ｎ型第一ソース領域を備える。ＭＯＳＦＥＴ構造は前記第一ソース領域の表面に堆積形成されたｐ型ウエル領域と、このｐ型ウエル領域の表面層に形成される第二ソース領域と、この第二ソース領域から前記第一ソース領域に達する深さのトレンチ内に形成されるＭＯＳゲート構造とを有して前記ＳＩＴ構造の上方に配置される。さらに、前記ｐ型埋め込みゲート領域とソース電極との導電接続手段を有する。この導電接続手段としては、前記ｐ型ウエル領域表面から前記埋め込み型ｐ型ゲート領域に達する凹部内表面に形成される金属膜であることが好ましい。さらに、このとき、ＳＩＴ構造の第一ソース領域は電圧印加時にも全体が空乏化しない程度の、１×１０１８ｃｍ−３以上の高濃度領域になっていることが好ましい。
【００１４】
またさらに、前記ｐ型ゲート領域と前記ＭＯＳゲート構造内のトレンチの平面形状がそれぞれストライプ状であり、相互に平行に配置されている炭化珪素絶縁ゲート型半導体装置とすることが好ましい。
またさらに、前記ｐ型ゲート領域と前記ＭＯＳゲート構造内のトレンチの平面形状がそれぞれストライプ状であり、相互に垂直に配置されている炭化珪素絶縁ゲート型半導体装置とすることもできる。
【発明の効果】
【００１５】
本発明によれば、静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリオフ型の利点が得られるように両者を組み合わせた構造としても、オン抵抗を小さくできる炭化珪素絶縁ゲート型半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して、この発明にかかる炭化珪素絶縁ゲート型半導体装置の好適な実施の形態を詳細に説明する。ただし、この発明の要旨を超えないかぎり、本発明は以下説明する実施例の記載に限定されるものではない。
図１、２は、それぞれ本発明の実施例１にかかる炭化珪素絶縁ゲート型半導体装置の異なる位置での断面図である。図３は本発明の実施例２にかかる炭化珪素絶縁ゲート型半導体装置の斜視断面図である。図４は本発明の実施例１にかかる炭化珪素絶縁ゲート型半導体装置の、ソース側表面からソース電極を除去した平面図である。図５は本発明の実施例２にかかる炭化珪素絶縁ゲート型半導体装置の、ソース側表面からソース電極を除去した平面図である。図６は本発明にかかる炭化珪素絶縁ゲート型半導体装置の製造方法を説明するための断面図である。図７は本発明にかかる炭化珪素絶縁ゲート型半導体装置の等価回路図である。
【実施例１】
【００１７】
図１は、本発明にかかる実施例１を示したものである。図１において、ＳＩＴ構造は半導体基板の表面側（図面の上方）からｎ＋領域３４（一導電型第一ソース領域）、ｐ＋ゲート領域３９（他導電型ゲート領域）、このｐ＋ゲート領域３９が埋め込まれているｎ型ドリフト層３８および前記各領域、各層の支持基板でもある高濃度炭化珪素半導体基板のｎ＋基板３７によって構成され、ＳＩＴ構造のゲートはピンチオフ領域９を有するｐ＋ゲート領域３９である。
【００１８】
図１では、ＳＩＴ構造のソースの役割を有するｎ＋領域３４は電極と直接には接続されずに、ＳＩＴ構造の上側に配置されるＭＯＳＦＥＴ構造のドレイン領域を兼ねることにより、前記ＭＯＳＦＥＴ構造に接続されている。このＭＯＳＦＥＴ構造は前記ｎ＋領域３４をドレインとし、ｐウエル領域４０と、全基板表面から前記ｎ＋領域３４に達する深さに形成されるトレンチ４５内に形成されるゲート絶縁膜４３とゲート電極３６および前記ｐウエル領域４０の表面層に形成される第二ソース領域４２と高濃度ｐ＋コンタクト領域４１およびこれらの両表面領域に接するソース電極３５などを有するように構成されている。符号３１はゲート電極３６から引き出されるゲート端子、符号３２はソース電極３５から引き出されるソース端子であり、半導体基板３７の裏面側にはドレイン電極３３が接触し、ドレイン端子３０が引き出されている。
【００１９】
前記ＭＯＳＦＥＴ構造のゲート電極３６に閾値電圧以上の電圧が印加されると、トレンチ４５側壁にゲート絶縁膜４３を介して対向するｐウエル４０側壁表面にチャネル（図示せず）が形成される。一方、前記ＳＩＴ構造は、そのソース領域３４（第一ソース領域）が前記ＭＯＳＦＥＴ構造のドレインを兼ねることにより、前記ＭＯＳＦＥＴと直列接続される。その結果、ＭＯＳＦＥＴ構造のソース領域４２（第二ソース領域）はソース電極３５によって取り出されて、素子全体のソース領域となる。本発明の炭化珪素絶縁ゲート型半導体装置は高耐圧を維持する構造はＳＩＴの基本構造と同様であり、そのピンチオフ領域９によってＳＩＴ構造がオフになる。この炭化珪素絶縁ゲート型半導体装置は図7にＳＩＴ１８とＭＯＳＦＥＴ１７とをカスコード接続させた等価回路に示すように、ＭＯＳＦＥＴのゲート１５（図１ではゲート端子３１）に電圧を印加することでオンオフすることが可能である。
【００２０】
このデバイスは基本的にはＳＩＴ構造にＭＯＳＦＥＴ構造が直列に接続されていることで、ノーマリオフデバイスとすることが可能である。また、図１に示すトレンチ４５内のコーナー部分に形成されたゲート絶縁膜４３にはＳＩＴ構造のソースである高濃度の第一ソース領域３４の分担電圧以上の電圧が印加されないことから、十分に大きな電圧がソース３２−ドレイン３０間に印加されても、電界集中によってゲート絶縁膜の耐圧が低下する構造ではないので、素子全体の耐圧がゲート絶縁膜の耐圧によって制約されることがない。さらに、前述のＳＩＴ構造の高濃度ソース領域３４によりゲート絶縁膜への電界集中が回避できること以外にも、高濃度ソース領域３４を有しているので、ピンチオフ領域９を微細化することができるという効果も有する。このことからＳＩＴ構造にＭＯＳＦＥＴ構造が直列に入っていても抵抗が増加することなく、素子全体の抵抗を小さく抑えることができるのである。さらに、このような本発明の構成とすることにより、ＳＩＴデバイスとＭＯＳＦＥＴデバイスのそれぞれの欠点を補い、両者の優れた特性を生かしたデバイスを提供することが可能となる。
【００２１】
さらに、本発明の炭化珪素絶縁ゲート型半導体装置はＳＩＴ構造とその上部に形成されるＭＯＳＦＥＴ構造との位置関係が固定されず、一定の制約下で、それぞれ別個に独立に設計可能になることが特徴である。図１で埋め込みｐ＋領域３９のＳＩＴ部分とトレンチゲートＭＯＳＦＥＴ３６の部分とが同じピッチで描かれた例を示したが、たとえば、ＭＯＳＦＥＴの抵抗をさらに下げるためにゲート電極３６のピッチ距離のみを短くしてもかまわない。また、ＳＩＴ構造のｐ型ゲート領域３９とソース電極３５との接触について、ユニットパターン毎にそれぞれ形成する必要がなく、別途設けた
ｐ型ゲート領域３９とソース電極３５とのコンタクト領域に設けた凹部またはトレンチ内に形成された金属膜により行われるので、前記トレンチ型ＭＯＳゲートチャネルの密度をいっそう高めることができることも特徴である。
【００２２】
本発明にかかるＳＩＴ構造とＭＯＳＦＥＴ構造の各領域の不純物濃度については、ＳＩＴ構造のｐ＋ゲート領域３９はできるだけ高濃度で低抵抗であることが好ましく、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度の不純物濃度範囲がよい。ＭＯＳＦＥＴ構造のｐウエル領域４０は、５×１０１６ｃｍ−３〜５×１０１７ｃｍ−３程度の不純物濃度範囲が好ましい。ｎ＋領域３４（第一ソース領域）もまた、低抵抗である必要があることから、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度の不純物濃度範囲が好ましい。ｐ＋ゲート領域３９の間の間隔であるＳＩＴのチャネル領域９の幅は０．５〜５μｍ程度である。なお、この図１に示す実施例１においては、ＳＩＴ構造のｎ＋領域３４がチャネル領域９の直上だけでなく、ｐ＋ゲート領域３９の直上にかけても一様に配置されているが、少なくともチャネル領域９の直上に存在すれば本来の役割を達成可能である。また、図１ではトレンチ状に形成されているＭＯＳゲート構造部分は前記ｐ＋ゲート領域３９間のチャネル領域９の直上に位置しているが、必ずしもその必要は無いし、相関をもって形成する必要もない。
【００２３】
また、本発明の炭化珪素絶縁ゲート型半導体装置（デバイス）は、ＳＩＴ構造のｐ＋ゲート領域３９をこのデバイスのソース電極３５に導電的に接触させる必要があるが、図１に示す断面図ではそのＳＩＴゲート−ＭＯＳソース接触手段は示されていない。そのＳＩＴゲート−ＭＯＳソース接触手段については、前記図１とは異なる箇所で本発明の炭化珪素絶縁ゲート型半導体装置を切断した図２の断面図により示す。このＳＩＴゲート−ＭＯＳソース接触手段４９は同一半導体基板内で、図１で示される主電流を流す領域とは別の領域に形成される。この別の領域では図２の断面図において示すように、ドリフト層３８上ではＳＩＴ構造の第一ソース領域３４とＭＯＳＦＥＴ構造の第二ソース領域４２の各ｎ型領域は削除されてｐ型領域（４０、４１）のみにされた領域となっている。図２において、ｐ＋ゲート領域３９は表面から垂直に形成されるコンタクト（接触）用トレンチ４４にＡｌ／Ｔｉ／Ｎｉ／Ａｕ膜の被覆やタングステン等の金属電極を埋め込んだ導電体４８により表面のソース電極３５とコンタクトが取られる。また、半導体基板のｎ型ドリフト層３８のうち、前記コンタクト用トレンチ４４の側壁と接触する領域４７は、望むらくは高濃度のｐ＋で覆われてｎ領域と直接に接触をしないようにするか、またはショトキー性を有する金属を介在させてショットキー接合を形成させることが望ましい。図２では前記接触する領域４７としてｐ＋領域が形成されている。このような接触手段４９とすることによって、接触手段４９はｎ型ドリフト領域３８に対してｐｎ接合（またはショットキー接合）によって短絡電流を阻止することができる。
【実施例２】
【００２４】
図３は本発明の炭化珪素絶縁ゲート型半導体装置にかかる実施例２を示す斜視図である。炭化珪素絶縁ゲート型半導体装置の基本的動作は図１と同じであるが、ＳＩＴ構造のｐ＋ゲート領域３９のストライプ平面形状の方向と、トレンチ４５内に形成されているＭＯＳゲート構造のストライプ平面形状の方向が相互に垂直に交差するパターン配置を有している点が図１とは異なる。
【００２５】
本発明にかかる実施例１と２について、表面のパターンの例を図４、５に平面図としてそれぞれ示した。実施例１にかかる図４においては、表面から見ると下層になるため、点線で示すｐ＋ゲート領域３９とＭＯＳゲート構造のトレンチ４５との平面形状が平行関係にあり、かつ同じピッチで配置されたケースについて示してある。図４の図面上部はソース電極３５と下層のｐ＋ゲート領域３９とのコンタクトをとるために、主電流領域とは異なる別の領域であり、図面下部では主電流を流す領域である。ソース電極３５と下層のｐ＋ゲート領域３９との（コンタクト）接触領域は、図４では図面下部の主電流を流す領域に対応する図面上部のすべてにわたって形成されているので、主電流領域中のユニットパターン毎に接触領域を設ける必要がなく、主電流領域でのＳＩＴチャネル領域９の幅を狭くでき、また、チャネル密度を高くしてオン抵抗を低下させることができる。また、図１ではｎ＋第一ソース領域３４が主電流を流す領域すべての上部に形成されているが、前述のようにｐ＋ゲート領域３９の間のチャネル領域９の直上にのみあれば、その機能を果たすことができる。
【００２６】
図５は図３のように、トレンチゲート構造４５のストライプパターンとＳＩＴ構造のｐ＋ゲート領域３９のストライプパターンとが互いに垂直に交差する場合（ここでは垂直としたが、任意の角度で傾けてもよい。）の平面図を示している。ここではｐ＋ゲート領域３９とソース金属電極３５（図示せず）とのコンタクト（接触）は図面上部のｐ＋領域３９下のみで取られている。このｐ＋領域３９は、基板厚さ方向に関して、上部にあったドリフト層３４および領域、ｐウエル４０ｐ＋領域４１などをエッチングにより除去してｐ＋領域３９を露出させた領域である。前述のｐ＋ゲート領域３９とソース金属電極３５（図示せず）とのコンタクト（接触）は、図５の平面図において、図示しない金属膜をトレンチゲート構造部を除いた表面に被覆することにより行われる。
【００２７】
本発明では、前記図１と前記図３に示すように、ＭＯＳＦＥＴ構造のパターンとＳＩＴ構造のゲート領域のパターンをそれぞれ独自に形成することが可能であり、ゲート電極３６とソース電極３５の取り出し方に自由度があるので、必要に応じて図１と図３のどちらを選択してもよい。
図６は本発明にかかる炭化珪素絶縁ゲート型半導体装置の製造方法の一例を主要な製造プロセス毎の断面図により示す。図６では図１に示す炭化珪素絶縁ゲート型半導体装置の製造方法を前提に説明するが、製造方法の基本的な部分は図３に示す炭化珪素絶縁ゲート型半導体装置の製造方法においても、同様の製造工程で製造可能である。
【００２８】
高濃度ＳｉＣ単結晶基板３７上に、耐圧に応じて厚さと濃度の制御されたｎドリフト領域３８をエピタキシャルに形成したウエハを用いる。下記説明する半導体領域は特に言及しないが、すべてＳｉＣ半導体である。ＳＩＴのゲートとなる領域を形成するため、同図（ａ）においてｐ型不純物、たとえばボロンやアルミニウムを矢印５０で示すイオン注入する。このイオン注入により形成した領域５１はＳＩＴのゲートとなるため、できるだけ高濃度が好ましく、望むらくは１×１０１９ｃｍ−３以上が必要である。このとき、５００℃前後の高温にて注入すると、その後の熱処理において活性化が容易となるため、イオン注入マスクの５２は高温に耐えるＳｉＯ２膜などが用いられる。同図（ｂ）において、その後の活性化熱処理してｐ＋ゲート領域３９の形成後、ドリフト領域３８と同程度の不純物濃度のｎ型エピタキシャル層を０．５〜３μｍ程度形成する。同図（ｃ）においてＳＩＴのソース領域３４（第一ソース領域）の形成のための矢印５４で示すイオン注入を行い領域５５を形成する。不純物濃度は１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度である。ｎ型の不純物、窒素やリンのイオン注入を行って同図（ｄ）にて高温熱処理にて活性化を行いソース領域３４とする。同図（ｄ）ではさらにそれに引き続いてｐ型エピタキシャル成長によりｐウエル４０に相当する領域を堆積させる。同図（ｅ）でＭＯＳＦＥＴのソース領域（第二ソース領域）となる領域５８をＳｉＯ２膜５７をマスクとして矢印５６で示すイオン注入にて形成する。この場合も、ｎ型不純物である窒素やリンのイオン注入５６を、やはり高温にて行うほうが後の熱処理での活性化が容易になる。このときの濃度は、ともに低抵抗で電極とオーミックが容易に形成され、ほとんど内部に空乏層の広がらない条件として、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３範囲の不純物濃度の程度とする。同図（ｆ）ではさらにｐウエルと電極とのオーミック形成を容易にするために、高濃度のｐ＋領域４１形成のためのｐ型不純物のイオン注入を行い領域６１を形成する。同図（ｇ）では、その後の高温熱処理によって、イオン注入したｎ型、ｐ型の不純物の電気的活性化を行いｎ＋ソース領域４２、ｐ＋領域４１とする。同図（ｈ）でＭＯＳＦＥＴのゲートとなる領域のトレンチ４５形成および、その表面に熱酸化やＣＶＤ膜形成によりゲートとなるＳｉＯ２膜などのゲート絶縁膜４３を形成し、その上にゲート電極３６を形成する。以下、電極形成の工程は省いた。図２のＳＩＴのｐ＋ゲート領域３９とソース金属電極３５とのコンタクト形成は同図（ｈ）以降に行った方が好ましい。このとき、図２の断面図に示すコンタクトトレンチ４４の側壁で、この側壁表面に被覆された金属電極膜３５とｎ型ドリフト領域３８との直接接触を避けるために、ｐウエル４０のトレンチ４４側の側壁面にｐ＋型領域を形成しておくか、またはこの部分の接触金属としてｎ型炭化珪素との間にショットキー接合になるような金属材料を選んで電極を被覆する。そのような条件を満足するショットキー金属としてはＮｉやＴｉ、Ａｕ、Ｐｔなどがある。
【産業上の利用可能性】
【００２９】
以上のように、本発明にかかる縦型半導体装置は、インバータや電力変換装置に利用されており、近年では自動車などのモーター駆動へも利用される。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例１にかかる炭化珪素絶縁ゲート型半導体装置の断面図である。
【図２】本発明の実施例１にかかる炭化珪素絶縁ゲート型半導体装置の異なる位置での断面図である。
【図３】本発明の実施例２にかかる炭化珪素絶縁ゲート型半導体装置の斜視図である。
【図４】本発明の実施例１にかかる炭化珪素絶縁ゲート型半導体装置の平面図である。
【図５】本発明の実施例２にかかる炭化珪素絶縁ゲート型半導体装置の平面図である。
【図６】本発明にかかる炭化珪素絶縁ゲート型半導体装置の製造方法を説明するための断面図である。
【図７】本発明にかかる炭化珪素絶縁ゲート型半導体装置のＳＩＴ構造とＭＯＳＦＥＴ構造のカスコード接続を示す図である。
【図８】従来の静電誘導トランジスタの基本構造を示す断面図である。
【図９】従来の縦型プレーナゲート型ＭＯＳＦＥＴの構造を示す断面図である。
【図１０】従来の縦型トレンチゲート型ＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
【００３１】
３０  ドレイン端子
３１  ゲート端子
３２  ソース端子
３３  ドレイン電極
３４  ＳＩＴのｎ＋ソース領域（一導電型第一ソース領域）
３５  ソース電極
３６  ゲート電極
３７  ｎ＋炭化珪素半導体基板（一導電型高不純物濃度炭化珪素半導体基板）
３８  ｎ型低濃度ドリフト層（一導電型炭化珪素半導体のドリフト層）
３９  ＳＩＴのｐ＋型ゲート領域（埋め込み型他導電型ゲート領域）
４０  ＭＯＳＦＥＴのｐウエル（他導電型ウエル領域）
４１  ｐ＋コンタクト領域
４２  ＭＯＳＦＥＴのｎ＋ソース領域（一導電型第二ソース領域）
４３  ゲート絶縁膜
４４  ＳＩＴゲート領域のコンタクト用トレンチ
４５  ＭＯＳゲート用トレンチ
４７  コンタクト用トレンチ側壁のｐウエルコンタクト領域
５０、５９  ｐ型不純物イオン注入
５１、５５、５８、６０  イオン注入領域
５２、５７、６０  イオン注入マスク
５４、５６  ｎ型不純物イオン注入。
【図１】
2008177335.tif 000003
【図２】
2008177335.tif 000004
【図３】
2008177335.tif 000005
【図４】
2008177335.tif 000006
【図５】
2008177335.tif 000007
【図６】
2008177335.tif 000008
【図７】
2008177335.tif 000009
【図８】
2008177335.tif 000010
【図９】
2008177335.tif 000011
【図１０】
2008177335.tif 000012
【手続補正書】
【提出日】平成19年12月6日(2007.12.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
一方、前記パワーデバイスとしては、前記図９の断面図に示すような絶縁ゲート型デバイスに属する縦型ＭＯＳＦＥＴが汎用されている。図９ではゲート絶縁膜２４とゲート電極２３が半導体基板（２０＋２２ａ）の主面上に平面状に形成される通常のプレーナゲート型ＭＯＳＦＥＴを示している。ｐウエル２５内にはｎ+領域２８、オーミックコンタクトをとるためのｐ+領域２６が設けられている。この図９において、基板表面のｐウエル２５の外側のゲート絶縁膜２４直下に設けられているｎ+表面領域２２ｂは通常は形成されないことが多い。低オン抵抗化に伴うユニットパターンの微細化とともに、隣接するユニットパターン間でｐウエル２５に挟まれたゲート直下のｎ型領域が狭くなると、ドレイン２９へバイアスを印加する際に広がる空乏層によるピンチオフ抵抗が大きくなる。このピンチオフ抵抗が大きくなってオン抵抗が大きくなることを防止するために、前記高濃度ｎ+表面領域２２ｂが設けられるのである。この濃度（不純物濃度）は最大でも１×１０18ｃｍ-3程度である。それ以上の濃度にすると、表面に空乏層が広がらなくなり、耐圧が低下するからである。３０ａは層間絶縁膜、２７はソースである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
さらに、公知文献に記されている、ｎ+ＳｉＣ基板上に積層されたｎ型ドリフト層に埋め込み形成される高濃度ｐゲート層上にさらに形成されるＭＯＳチャネル領域を低濃度のｐ型堆積層とすることにより、オン抵抗を低減する構造のＳｉＣ−ＭＯＳＦＥＴにおいては、このｐ型堆積層をイオン注入により選択的にｎ型ベース領域に変換して電流通路を形成することが必要である。ところが、このｎ型ベース領域の厚さは、実用的にイオン注入可能な深さ（ｐ型堆積層の厚さに等しい）により制限されて厚くできないので、ゲート絶縁膜に高電界がかかり、オフ電圧の向上を図ることができないという問題が生じる。この問題を解決するために、前記低濃度ｐ型堆積膜と高濃度ゲート層の間に低濃度のｎ型堆積層を介在させ、かつ、イオン注入によってｎ型に変換したベース領域を前記低濃度ｐ型堆積膜内に選択的に形成して、前記高濃度ゲート層と前記低濃度ｐ型堆積膜（チャネル領域）との間のｎ型堆積膜の厚さを大きくする構造とするＳｉＣ−ＭＯＳＦＥＴが発表されている（特許文献１）。
【特許文献１】特開２００６−１４７７８９号公報（要約）
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
ところが、ＳｉＣ半導体はシリコン半導体と比較してＭＯＳＦＥＴのチャネル移動度が低いので、チャネル抵抗を低下させるには、できるだけチャネル密度を上げることが望まれるにもかかわらず、前述のように、プレーナゲート型ＭＯＳＦＥＴではチャネルの微細化のレベルに限界があって必ずしも充分には行えない。一方ＳＩＴはゲート絶縁膜を使用していないことから、前述した問題は発生しない。しかしながら、ＳｉＣ−ＳＩＴはシリコンデバイスと同様にゲートに電圧を印加しない無バイアス状態において、ソース−ドレイン間に導通がある、いわゆるノーマリオンデバイスであることが、実際に回路に適用する際に障害になり、使い難い。たとえば、ゲート回路が何らかのトラブルにより破壊され、ゲートに電圧を印加することができない場合に、パワーデバイスが電流を遮断する状態となる、いわゆるノーマリオフデバイスが安全上好ましいからである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
このデバイスは基本的にはＳＩＴ構造にＭＯＳＦＥＴ構造が直列に接続されていることで、ノーマリオフデバイスとすることが可能である。また、ほとんどの電圧が高濃度ソース領域３４とドレイン３０間に印加され、図１に示すトレンチ４５内のコーナー部分に形成されたゲート絶縁膜４３にはほとんど電圧が加わらない。このため、十分に大きな電圧がソース３２−ドレイン３０間に印加されても、電界集中によってゲート絶縁膜の耐圧が低下する構造ではないので、素子全体の耐圧がゲート絶縁膜の耐圧によって制約されることがない。さらに、前述のＳＩＴ構造の高濃度ソース領域３４によりゲート絶縁膜への電界集中が回避できること以外にも、高濃度ソース領域３４を有しているので、ピンチオフ領域９を微細化することができるという効果も有する。このことからＳＩＴ構造にＭＯＳＦＥＴ構造が直列に入っていても抵抗が増加することなく、素子全体の抵抗を小さく抑えることができるのである。さらに、このような本発明の構成とすることにより、ＳＩＴデバイスとＭＯＳＦＥＴデバイスのそれぞれの欠点を補い、両者の優れた特性を生かしたデバイスを提供することが可能となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図５は図３のように、トレンチゲート構造４５のストライプパターンとＳＩＴ構造のｐ+ゲート領域３９のストライプパターンとが互いに垂直に交差する場合（ここでは垂直としたが、任意の角度で傾けてもよい。）の平面図を示している。ここではｐ+ゲート領域３９とソース金属電極３５（図示せず）とのコンタクト（接触）は図面上部のｐ+領域３９下のみで取られている。このｐ+領域３９は、基板厚さ方向に関して、上部にあったドリフト層３８および領域、ｐウエル４０ｐ+領域４１などをエッチングにより除去してｐ+領域３９を露出させた領域である。前述のｐ+ゲート領域３９とソース金属電極３５（図示せず）とのコンタクト（接触）は、図５の平面図において、図示しない金属膜をトレンチゲート構造部を除いた表面に被覆することにより行われる。