(57)【要約】      （修正有）【課題】ロジック回路に電圧を印加する電源からの電圧供給が不安定となった場合に素子基板が正常に動作しないことを防止する。【解決手段】ロジック回路に第１の電圧を印加する手段と、前記第１の電圧よりも低く前記ロジック回路を動作可能な第２の電圧を印加可能な予備電圧入力回路と、前記ロジック回路に印加される電圧が前記第２の電圧よりも低くなった場合に、前記予備電圧入力回路から前記ロジック回路に電圧を印加する予備電圧印加制御回路と、を有することを特徴とする素子基板。【選択図】図１
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【特許請求の範囲】
【請求項１】
記録素子と、該記録素子を駆動するスイッチ素子と、該スイッチ素子に駆動信号を供給するロジック回路とを備えた素子基板であって、
前記ロジック回路に、第１の電圧を印加する第１の端子と、
前記ロジック回路に、前記第１の電圧よりも低く前記ロジック回路を動作可能な第２の電圧を印加可能な予備電圧入力回路と、
前記第１の端子により前記ロジック回路に印加される電圧が前記第２の電圧よりも低くなった場合に、前記予備電圧入力回路から前記ロジック回路に電圧を印加する予備電圧印加制御回路と、
を有することを特徴とする素子基板。
【請求項２】
前記第１の端子から前記ロジック回路まで繋ぐ第１の配線と、
前記予備電圧入力回路から前記第１の配線まで繋ぐ第２の配線とを有し、
前記予備電圧印加制御回路は、前記第２の配線に配置されたダイオードであることを特徴とする請求項１に記載の素子基板。
【請求項３】
前記スイッチ素子の駆動電圧を生成するための第３の電圧を入力する第２の端子を更に有し、
前記予備電圧入力回路は、複数の抵抗を有し、前記第２の端子から入力した第３の電圧を前記複数の抵抗による抵抗分圧により降圧して前記第２の電圧を生成することを特徴とする請求項１または請求項２に記載の素子基板。
【請求項４】
前記記録素子の駆動電圧を入力する記録素子駆動電圧入力端子を更に有し、
前記予備電圧入力回路は、複数の抵抗を有し、前記記録素子駆動電圧入力端子から入力した前記記録素子の駆動電圧を前記複数の抵抗による抵抗分圧により降圧して前記第２の電圧を生成することを特徴とする請求項１または請求項２に記載の素子基板。
【請求項５】
前記記録素子の駆動電圧を入力する記録素子駆動電圧入力端子を更に有し、
前記予備電圧入力回路は、複数の抵抗を有し、前記記録素子駆動電圧入力端子から入力した前記記録素子の駆動電圧を前記複数の抵抗による抵抗分圧により降圧して前記スイッチ素子の駆動電圧と前記第２の電圧とを生成することを特徴とする請求項１または請求項２に記載の素子基板。
【請求項６】
前記スイッチ素子はＤＭＯＳトランジスタであることを特徴とする請求項１乃至請求項５のいずれか１項に記載の素子基板。
【請求項７】
記録素子と、該記録素子を駆動するスイッチ素子と、該スイッチ素子に駆動信号を供給するロジック回路とを備えた素子基板を有する記録ヘッドであって、
前記素子基板が、
前記ロジック回路に、第１の電圧を印加する第１の端子と、
前記ロジック回路に、前記第１の電圧よりも低く前記ロジック回路を動作可能な第２の電圧を印加可能な予備電圧入力回路と、
前記第１の端子により前記ロジック回路に印加される電圧が前記第２の電圧よりも低くなった場合に、前記予備電圧入力回路から前記ロジック回路に電圧を印加する予備電圧印加制御回路とを備えたことを特徴とする記録ヘッド。
【請求項８】
請求項７に記載の記録ヘッドとインクを内包したインクタンクとを有することを特徴とするヘッドカートリッジ。
【請求項９】
請求項７に記載の記録ヘッド又は請求項８に記載のヘッドカートリッジを有することを特徴とする記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクジェット用の記録ヘッド等に用いられ、吐出エネルギーを発生する電気熱変換体とその電気熱変換体を駆動するためのスイッチング素子とこれらのスイッチング素子を制御するロジック回路などを有する素子基板に関する。また、そのような素子基板を有する記録ヘッド、ヘッドカートリッジ及び記録装置に関する。
【背景技術】
【０００２】
インク滴を吐出するためのエネルギーとして熱を利用するインクジェット記録ヘッドは、高密度のマルチノズル化を比較的容易に実現でき、高解像度、高画質、また高速な記録を可能とするものである。この種の熱エネルギーを利用してインクを吐出する方式の一つとして、熱エネルギーを発生する電気熱変換体が形成された面の垂直上方にインク滴を吐出する、いわゆるサイドシュータ型の記録ヘッドが知られている。一般にこのタイプの記録ヘッドでは、吐出するためのインクの供給を、上記電気熱変換体が設けられた素子基板の裏側から、素子基板を貫通するインク供給口を介して行うものである。
【０００３】
一般的なインクジェット用の記録ヘッドに搭載される素子基板について述べる。
【０００４】
従来、各種出力用端未として用いられる記録装置の記録ヘッドには、電気熱変換体、この電気熱変換素子体の駆動・非駆動をスイッチする素子（以下、スイッチ素子）及びそのスイッチ素子を駆動するための回路が同一基体上に搭載されている。
【０００５】
図６は、従来の記録ヘッド用の素子基板の一部分を示す模式的な断面図である。
【０００６】
１は単結晶シリコンからなるｐ型の半導体基体である。１１２はｐ型のウェル領域、８はｎ型のドレイン領域、１１６はｎ型の電界緩和ドレイン領域、７はｎ型のソース領域、４はゲート電極である。これらでＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ１３０を用いたスイッチ素子を形成している。１１７は蓄熱層及び絶縁層としての酸化シリコン層、１４１は電気熱変換体としての窒化タンタル膜、１５４は配線としてのアルミニウム合金膜、１２０は保護層としての窒化シリコン膜である。以上で記録ヘッドの基体１５２を形成している。ここでは１５０が発熱部となり、インク吐出部１５３からインクが吐出される。また、天板１５６は基体１５２と協働して液路１５５を形成している。
【０００７】
ところで、近年製品に対して、高速駆動化、省エネルギー化、高集積化、低コスト化、及び高性能化がより一層求められるようになった。このため、図６に示すようなスイッチ素子として使用されるＭＩＳ型電界効果トランジスタ１３０を半導体基体１内に複数個作り込んでいる。そして、これらのＭＩＳ型電界効果トランジスタ１３０を単独で又は複数個同時に動作させ電気熱変換体を駆動させる構成が知られている。
【０００８】
しかしながら、電気熱変換体を駆動させるためには大きな電流が流れるが、従来のＭＩＳ型電界効果トランジスタ１３０を機能させると、ドレイン−ウェル間のｐｎ逆バイアス接合部では高電界に耐えられずにリーク電流が発生する場合があった。このような場合、スイッチ素子として要求される耐圧を満足することができなかった。更に、スイッチ素子として使用されるＭＩＳ型電界効果トランジスタのオン抵抗が大きいと、ここでの電流の無駄な消費によって、電気熱変換体を駆動するために必要な電流が少なくなってしまうという課題があった。
【０００９】
そこで、耐圧の問題を解決するためには、図７に示すようなＭＩＳ型電界効果トランジスタ２０が考えられる。
【００１０】
図７に示すＭＩＳ型電界効果トランジスタの構造は通常の構造とは異なるもので、ｐ型の半導体基板１には、ｎ型のソース領域７の周囲をｐ型のベース領域５で囲む形状とすることにより、ｎ型のウェル領域２の一部をドレインとするものである。これは、ＤＭＯＳ（Ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ＭＯＳ  ｔｒａｎｓｉｓｔｏｒ）と呼ばれる。このように、ｎ型のウェル領域２を利用してドレインの中にチャネルを作り込むことによって、耐圧を決定しているドレインを、その深さを深く、また、低濃度で作り込むことが可能となり、耐圧の課題を解決することができる。
【００１１】
次に、電気熱変換体を駆動するためのドライバＩＣに使用されるレベルシフト回路について説明する。
【００１２】
ドライバＩＣの駆動信号の伝わり方について図８を用いて説明する。まず、例えば５．０Ｖ乃至３．３Ｖの入力信号がＨｉｇｈとして素子基板に入力される。その信号がデコーダによって所望のＢｉｔに伝達される。その後、その信号はソース接地のＣＭＯＳ構成のインバータ回路を通り、スイッチ素子であるＭＯＳトランジスタのゲートに入力される。
【００１３】
ここで重要となるのは、ＣＭＯＳ構成のインバータ回路に与えられるＶＨＴという所定の電圧である。ＭＯＳトランジスタのオン抵抗を最小とすることにより、スイッチ素子であるＭＯＳトランジスタの寸法を最小にすることができるため、電圧ＶＨＴはＭＯＳトランジスタ駆動時のオン抵抗が最小になるように設定される。
【００１４】
このため、ドライバＩＣ内で電圧レベルを変換する必要があるのが一般的である。このように電圧レベルを変換するレベルシフト回路としては、図９に示すように複数個のダイオードを順方向に直列に接続したレベルシフト回路がある。こうして所望の定電圧を得る方法もあるが、１個のダイオードの特性ばらつきの乗数がトータルのばらつきとなる。また、電流に依存する電圧変動を防ぐためにダイオードのサイズを大きくする必要がある。このため、現実的な方法とはいえない。
【００１５】
そこで、一般的に用いられるレベルシフト回路として、ソースフォロアのトランジスタを介在させて所望の定電圧を得るものが挙げられる。図１０は図８に示した回路にソースフォロアのトランジスタを介在させた回路の構成を示す図である。
【００１６】
図１０に示す回路において、スイッチ素子であるＭＯＳトランジスタを駆動するドレイン電圧ＶＨを３０Ｖ、ＶＧＮＤＨを０Ｖとして、ゲート電圧ＶＨＴを１２Ｖにするとする。この場合、レベルシフト素子としてのソースフォロアのトランジスタには、−１２Ｖのバックゲート電圧がかかり、また、ドレイン−ソース間耐圧が１８Ｖ以上必要になることがわかる。
【００１７】
図１１は、インクジェット記録ヘッド用の素子基板１０１上での各素子の配置状態を示す上面図である。
【００１８】
素子基板８０１には、図７に示した構成によるスイッチ素子４１、電気熱変換体１０３、図１０に示したようなレベルシフト素子を含むレベルシフト回路４９が形成されている。また、複数のパッド（端子）１０４、レベルシフト回路４９への入力電圧及びスイッチ素子４１への駆動信号を外部より供給を受けるために使用されるレベルシフト回路用入力電圧パッド１０５、インク供給口形成部１０７が形成されている。
【００１９】
ノズルを構成する電気熱変換体１０３はインク供給口形成部１０７を挟んで１２００ＤＰＩ（Ｄｏｔ  Ｐｅｒ  Ｉｎｃｈ）の間隔で２５６個が列状に２列設けられている。インク供給口形成部１０７と電気熱変換体１０３上には不図示のインク流路が形成されている。素子基板１０１は、不図示の天板と組み合わされるものであり、該天板の電気熱変換体１０３に対応する箇所にはインク吐出口が形成されている。電気熱変換体１０３に電圧を印加して発熱させることで、電気熱変換体１０３上のインクが発泡し、そのエネルギーにより吐出口からインクが吐出する。
【００２０】
図１２は、ノズルが図１１の素子基板に比べてより多く形成された素子基板１０１の配置状態を示す上面図である。
【００２１】
図１２に示す例では、電気熱変換体１０３は１２００ｄｐｉの間隔で５１２以上設けられており、これに伴ってレベルシフト回路４９は２つ設けられている。
【００２２】
図１３は図１１や図１２に示したような素子基板上に構成される回路の具体的な構成を示す回路図である。
【００２３】
４１はスイッチ素子、４９はレベルシフト回路、５０は論理ゲートアレイ、５２は昇圧回路を示している。スイッチ素子４１、論理ゲートアレイ５０、昇圧回路５２、ラッチ回路は、それぞれ１チップ上に平行に配置されている。
【００２４】
ここでの昇圧回路はスイッチ素子に対応して複数設けられており、レベルシフト回路は実際の素子基板上では複数のスイッチ素子に対して１つ設けられているが、ここでは昇圧回路とレベルシフト回路の両方をそれぞれ１つ取上げて示している。
【００２５】
端子ＤＡＴＡから入力されたデジタル画像信号は、シフトレジスタによって、並列に並び替えられ、ラッチ回路でラッチされる。論理ゲートがイネーブルになると、ラッチ回路にラッチされた信号に応じて、スイッチ素子４１がオン又はオフ状態となり、選択された電気熱変換体に電流を流す。
【００２６】
尚、図７に示したＤＭＯＳトランジスタは、上記のスイッチ素子として好適に用いられている。
【００２７】
ところで、インクジェット記録ヘッド用の素子基板は、特許文献１に開示されているように、素子基板内に温度センサを作りこむことで、高精度に素子基板温度の読み取ることが可能な構成になっているものがある。この温度センサは、インク吐出特性の制御を行う際に活用されている。更には、温度センサのモニタ値を利用して、電源ショートなど基板上に何らかの異常が生じ、異常昇温した際に強制的にシーケンスを一時停止する場合などにも活用することが知られている。
【００２８】
また特許文献２には、ヘッドに供給される外部からの入力電圧、例えばヒータ用印加電圧などにノイズが生じたり、入力電圧が電圧降下を起こした場合に、所定電圧発生回路を設ける例が開示されている。所定電圧発生回路によって、出力電圧がほぼ一定に維持されるため、ノイズ入力や外部電圧降下に対して変動が少ないヒータ印加用電圧を各ヒータに印加することができる。
【特許文献１】特開平２−２５８２６６号公報
【特許文献２】米国特許第６４３９６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
近年の高速記録、高画質記録に対応すべく、記録ヘッドを構成するノズル数は年々増加の一途を辿っている。また、多色のインクに対応するために、同一素子基板上に設けられるインク供給口の数はさらに増加する傾向がある。同時に、レベルシフト回路は電気熱変換体をスイッチするスイッチ素子の電源を供給することから、同時に駆動されるノズル数が増加した場合には、レベルシフト回路自身の数を増加しなければならない。一方、上述のようにノズル数が増大する傾向にあるにも関わらず、省エネルギー、低コスト化がより一層求められている。即ち、素子基板の小型化、オン抵抗の低減が行われている。また、スイッチ素子としてＤＭＯＳトランジスタを使用することで、高耐圧などの特徴を生かした高電圧駆動により電流を低減して省エネルギーや低コスト化を行い、さらに小型化も達成している。
【００３０】
一方、複数のうちから特定の電気熱変換体を選択する場合などに使用するロジック回路についても同様に、低コストで高速記録及び高画質記録に対応すべく、益々高密度化が進んでいる。また、同時に省エネルギーの観点から低電圧化も進んできている。このような状況下、何らかの原因でロジック回路に電圧を印加する電源が故障し電圧が印加されない場合、ロジック回路の論理が不安定となり電気熱変換体やスイッチ素子へ不必要な電圧が印加されることがあり得る。すると、素子基板内の論理が暴走して異常記録を行う等、正常に機能しなくなることもあり得る。
【００３１】
また、先述の特許文献２に開示された所定電圧印加回路は、ヒータへの入力端子とヒータを直接結ぶ配線上に所定電圧印加回路が設けられた構成となっている。このような構成だと、ヘッド上に所定電圧印加回路を設けるためのスペースがわざわざ必要であった。
【００３２】
そこで本発明は、ロジック回路に電圧を印加する電源からの電圧供給が不安定となった場合でも、記録ヘッド及びその素子基板を正常に動作させることを目的とする。
【課題を解決するための手段】
【００３３】
上記課題を解決するための本発明は、記録素子と、該記録素子を駆動するスイッチ素子と、該スイッチ素子に駆動信号を供給するロジック回路とを備えた素子基板であって、
前記ロジック回路に、第１の電圧を印加する第１の端子と、
前記ロジック回路に、前記第１の電圧よりも低く前記ロジック回路を動作可能な第２の電圧を印加可能な予備電圧入力回路と、
前記第１の端子により前記ロジック回路に印加される電圧が前記第２の電圧よりも低くなった場合に、前記予備電圧入力回路から前記ロジック回路に電圧を印加する予備電圧印加制御回路と、
を有することを特徴とする。
【００３４】
また、記課題を解決するための別の本発明は、前記素子基板を有する記録ヘッド、ヘ
ッドカートリッジ及び記録装置である。
【発明の効果】
【００３５】
本発明によれば、ロジック回路に電圧を印加する電源に異常が発生した場合でも、記録ヘッドのチップサイズを大きくすることなく、スイッチ素子の駆動電源電圧生成部分の小改良で、異常記録や記録ヘッドの破壊から保護することが可能になった。
【発明を実施するための最良の形態】
【００３６】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００３７】
なお、この明細書において、「記録」（以下、「プリント」とも称する）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、又は媒体の加工を行う場合も表すものとする。また、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。
【００３８】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００３９】
また、「インク」とは、上記「記録」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成又は記録媒体の加工、或いはインクの処理に供され得る液体を表すものとする。インクの処理としては、例えば記録媒体に付与されるインク中の色剤の凝固又は不溶化させることが挙げられる。
【００４０】
なお、説明に用いる「素子基板」とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた基体を示すものである。
【００４１】
「素子基板上」とは、単に素子基板の表面上を指し示すだけでなく、素子基板の表面上、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「作り込み」とは、別体の各素子を単に基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によってヒータ基板上に一体的に形成、製造することを示すものである。
【００４２】
（インクジェット記録装置）
図１４は、本発明の代表的な実施例であるインクジェット記録装置（ＩＪＰＡ）の構成の概要を示す外観斜視図である。
【００４３】
図１４において、キャリッジＨＣは、ピン（不図示）を有し、ガイドレール５００３に支持されて主走査方向（矢印ａ、矢印ｂ方向）に往復移動する。キャリッジＨＣには、記録ヘッドＩＪＨとインクを内包したインクタンクＩＴとを内蔵した一体型インクジェットカートリッジＩＪＣが搭載されている。５００２は紙押え板であり、キャリッジＨＣの移動方向に亙って記録媒体Ｐをプラテン５０００に対して押圧する。
【００４４】
次に、上述した装置の記録制御を実行するための制御構成について説明する。
【００４５】
図１５はインクジェット記録装置（以下プリンタとも言う）ＩＪＰＡの制御回路の構成を示すブロック図である。
【００４６】
図１５において、１７００は記録信号を入力するインタフェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御プログラムを格納するＲＯＭである。また、１７０３は各種データ（上記記録信号や記録ヘッドＩＪＨに供給される記録データ等）を保存しておくＤＲＡＭである。１７０４は記録ヘッドＩＪＨに対する記録データの供給制御を行うゲートアレイ（Ｇ．Ａ．）であり、インタフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。１７１０は記録ヘッドを搬送するためのキャリッジモータ、１７０９は記録媒体搬送のための搬送モータである。１７０５は記録ヘッドＩＪＨを駆動するヘッドドライバ、１７０６は、搬送モータ１７０９を駆動するためのモータドライバ、１７０７は、キャリッジモータ１７１０を駆動するためのモータドライバである。
【００４７】
上記制御構成の動作を説明すると、インタフェース１７００に記録信号が入るとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、モータドライバ１７０７が駆動されると共に、ヘッドドライバ１７０５に送られた記録データに従って記録ヘッドＩＪＨが駆動され、記録が行われる。
【００４８】
インクジェット記録装置の他の実施例として図１９の記録装置を説明する。
【００４９】
図１９の記録装置（ＩＪＰＡ）は、装置の外装を除き、内部の主要部分のみを記載している。ガイドレール５００３に沿って主走査方向にキャリッジ（ＨＣ）が移動し記録を行なう。ガイドレール５００３にはタンクホルダＨ２０００が搭載されている。インクタンクはタンクホルダに対して着脱可能な構成になっている。
【００５０】
図２０は、このタンクホルダＨ２０００を記録装置下面側から見た斜面図である。タンクホルダはインクジェット記録装置からの電気信号を受け取る外部信号入力端子Ｈ１３０１や記録素子ユニットＨ１００２、記録素子基板Ｈ１１００、Ｈ１１０１を備えている。図２０の素子基板は、ブラックインクを吐出する吐出口とカラーインクを吐出する吐出口が、1つの基板上に一体となった構成を示している。しかし、記録素子基板は、カラーインク用素子基板Ｈ１１００とブラックインク用素子基板Ｈ１１０１が図５に示すように離れた構成となっていても構わない。
【００５１】
（記録ヘッド）
次に、インクジェット記録ヘッドについて説明する。
【００５２】
本実施例のインクジェット用の記録ヘッドＩＪＨは、図３（ａ）及び図３（ｂ）の斜視図でわかるように、記録ヘッドカートリッジＩＪＣを構成する一構成要素となっている。この記録ヘッドカートリッジＩＪＣは、記録ヘッドＩＪＨと、該記録ヘッドＩＪＨに着脱可能に設けられたインクタンクＩＴ（Ｈ１９０１，Ｈ１９０２，Ｈ１９０３，Ｈ１９０４）とから構成されている。記録ヘッドＩＪＨは、インクタンクＩＴから供給されるインク（記録液）を、記録情報に応じて吐出口から吐出する。
【００５３】
この記録ヘッドカートリッジＩＪＣは、インクジェット記録装置本体ＩＪＰＡに載置されているキャリッジＨＣの位置決め手段及び電気的接点によって固定支持されるとともに、キャリッジＨＣに対して着脱可能となっている。
【００５４】
また、図４の分解斜視図に示すように、記録ヘッドＩＪＨは、記録素子ユニットＨ１００２と、インク供給ユニット（記録液供給手段）Ｈ１００３と、タンクホルダＨ２０００とから構成されている。なお、記録ヘッドＩＪＨは、記録素子ユニットＨ１００２のインク連通口とインク供給ユニットＨ１００３のインク連通口とをインクがリークしないように連通させる必要がある。このため、それぞれの部材を圧着するようジョイントシール部材Ｈ２３００を介してビスＨ２４００で固定している。
【００５５】
また、図５の分解斜視図に示すように、第１の素子基板Ｈ１１００は、ブラックインクを吐出させるための素子基板であり、第１のプレートＨ１２００に接着され固定されている。さらに、第１のプレートＨ１２００は、開口部を有する第２のプレートＨ１４００が接着され固定されている。そして、この第２のプレートＨ１４００は、ＴＡＢ方式によって、電気配線テープＨ１３００が接着され固定されており、第１の素子基板Ｈ１１００に対しての位置が決められている。この電気配線テープＨ１３００は、第１の素子基板Ｈ１１００にインクを吐出するための電気信号を印加するものであり、第１の素子基板Ｈ１１００に対応する電気配線を含む。そして、電気配線テープＨ１３００は、インクジェット記録装置本体からの電気信号を受け取る外部信号入力端子Ｈ１３０１を有する電気コンタクト基板Ｈ２２００と接続している。電気コンタクト基板Ｈ２２００は、インク供給ユニットＨ１００３に、端子位置決め穴Ｈ１３０９（２ヶ所）により位置が決められ、固定されている。また、第２の素子基板Ｈ１１０１は、３色のカラーインクを吐出させるための素子基板である。第１のプレートＨ１２００は、第１の素子基板Ｈ１１００にブラックインクを供給するためのインク連通口Ｈ１２０１ａが形成されている。そして、第２の素子基板Ｈ１１０１にシアン、マゼンタ、イエローのカラーインクを供給するためのインク連通口Ｈ１２０１ｂがそれぞれ形成されている。
【００５６】
（ヘッドカートリッジ）
図１７は、インクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジＩＪＣの構成を示す外観斜視図である。図１７において、点線ＫはインクタンクＩＴと記録ヘッドＩＪＨの境界線である。ヘッドカートリッジＩＪＣにはこれがキャリッジ２に搭載されたときには、キャリッジ２側から供給される電気信号を受け取るための電極（不図示）が設けられている。そして、この電気信号によって、前述のように記録ヘッドＩＪＨが駆動されてインクが吐出される。
【００５７】
なお、図１７において、５００はインク吐出口列である。
【００５８】
（実施例１）
図１６は本実施例におけるインクジェット記録ヘッド用の素子基板の配置状態を示す上面図である。
【００５９】
素子基板１０１には、図７に示した構成のＤＭＯＳトランジスタであるスイッチ素子４１及び電気熱変換体１０３と、図１０に示したようなレベルシフト素子を含むレベルシフト回路４９が形成されている。また、複数のパッド（端子）１０４、レベルシフト回路４９への入力電圧及びスイッチ素子４１への駆動信号を外部より供給を受けるために使用されるレベルシフト回路用入力電圧パッド１０５、インク供給口形成部１０７が形成されている。
【００６０】
スイッチ素子４１及び電気熱変換体１０３はインク供給口形成部１０７を挟んで１２００ＤＰＩ（Ｄｏｔ  Ｐｅｒ  Ｉｎｃｈ）の間隔で列状に２列設けられている。それぞれの列においてスイッチ素子４１及び電気熱変換体１０３の数は５１２個以上である。インク供給口形成部１０７と電気熱変換体１０３上には不図示の流路が形成されている。素子基板１０１は、不図示の天板と組み合わされるものであり、該天板の電気熱変換体１０３に対応する箇所にはインク吐出口が形成されている。電気熱変換体１０３を駆動して発熱させ、電気熱変換体１０３上のインクが発泡し、そのエネルギーで吐出口よりインクが吐出する。
【００６１】
上記のインク供給口形成部１０７、該インク供給口形成部１０７を挟んで対向するように形成されたスイッチ素子４１、及び電気熱変換体１０３からなる組が複数並設されている。
【００６２】
各レベルシフト回路４９に対しては、素子基板１０１に１つ設けられたレベルシフト回路用入力電圧パッド１０５を介して外部より入力電圧が供給される。
【００６３】
次に本実施例の回路構成について図１を用いて具体的に説明する。
【００６４】
図１において、５４は、通常時に使用する第１の電圧である第１のロジック回路用電圧（ＶＤＤ１）であり、第１の端子に外部から入力され、この第１の端子からロジック回路まで繋ぐ第１の配線を介してロジック回路へ入力される。また、５５は、ロジック回路を動作可能で、通常時はロジック回路の動作には寄与しない第２の電圧である予備電圧としての第２のロジック回路用電圧（ＶＤＤ２）を示している。また、５６は予備電圧印加制御回路としてのダイオード、Ｒａ１〜４は抵抗比分割による降圧に用いる抵抗をそれぞれ示している。
【００６５】
まず、本実施例における第２の端子としてのレベルシフト回路用入力電圧パッドから入力される第３の電圧（ＶＨＴ）を例えば２４Ｖとする。また、抵抗比分割により降圧し、スイッチ素子４１へ入力する駆動電圧を１２ＶとするべくＲａ１：Ｒａ２＝１：１となるようにセットする。スイッチ素子４１へは、ロジック回路から出力されたロジック信号のロジック電圧を昇圧回路５２によりこの１２Ｖに昇圧して印加する。尚、電圧が固定されているため、抵抗値が低い素子を使用すると、消費電流が大きくなることが考えられる。よって消費電力を抑えるために、出来るだけ高い抵抗値を設定できる素子（例えばＰＯＬＹ−Ｓｉ抵抗など）を使用することが望ましい。そして、ソースフォロアによってレベルシフト回路４９のスイッチ素子駆動用電圧５３が供給される。
【００６６】
次に、第２のロジック回路用電圧５５（ＶＤＤ２）をレベルシフト回路４９への入力電圧（ＶＨＴ）から生成する系において、予備電圧入力回路としてのＲａ３とＲａ４を用いてこれらの抵抗による抵抗比分割を用いて降圧を行う。例えば先程の入力電圧２４Ｖに対して、第２のロジック回路用電圧５５を３．０ＶとするべくＲａ３：Ｒａ４＝７：１となるようにセットする。尚、先程と同じく、抵抗値が低い場合は電圧が固定されているため、消費電流が大きくなることが考えられる。よって出来るだけ高い抵抗値を設定できる素子（例えばＰＯＬＹ−Ｓｉ抵抗など）を使用することが望ましい。なお、予備電圧印加制御回路としてのダイオード５６は、前記予備電圧入力回路（Ｒａ３及びＲａ４）と、前記第１の配線まで繋ぐ第２の配線に配置されている。
【００６７】
また、第２のロジック回路用電圧５５は、通常時については、第１のロジック回路用電圧５４が働いているため（例えば３．３Ｖ）、通常時には動作しないよう３．３Ｖ以下の電圧とした。そして、第１のロジック回路用電圧５４側をカソードとし、第２のロジック回路用電圧５５側をアノードとした。
【００６８】
本実施例では、第１のロジック回路用電圧が正常に作用している場合を通常時と呼んでいる。図１のダイオード５６の電圧（３．３Ｖ）を基準の電圧とし、これよりも電圧が下がった場合通常時ではないと判断し、第２のロジック回路用電圧が作用することになる。
【００６９】
本実施例においては第２のロジック回路用電圧５５を３．０Ｖとしたが、第２のロジック回路用電圧として印加可能な電圧は、上記要件を満たす電圧であれば他の値の電圧でも構わない。第２のロジック回路用電圧５５は、何らかの原因で、通常の第１のロジック回路用電圧５４が供給できなくなった時の対策用に供給される電圧である。このため、敢えて低く設定し、インクを吐出することが出来ないレベルとし、あくまでもロジックの論理を固定し、素子基板の暴走や記録ヘッドの破壊を防ぐためのレベルの供給量とした。ただし、第２のロジック回路用電圧５５は、このような電圧に限られない。
【００７０】
（実施例２）
次に実施例２の回路構成について図２を用いて具体的に説明する。
【００７１】
図２は、電気熱変換体の駆動電圧でありこれに電流を流すための電源電圧４７（ＶＨ）から、通常時は動作しない第２のロジック回路用電圧５５を生成する場合の回路構成を示す図である。この構成において、第２のロジック回路用電圧５５を生成するため、電源電圧４７をＲａ３とＲａ４の間も抵抗比分割を用いて降圧を行う。例えば、電源電圧４７を２４Ｖとする。図２におけるＶＨの端子が記録素子駆動電圧入力端子である。この電圧に対して、抵抗分圧によって生成する第２のロジック回路用電圧５５は、第１のロジック回路用電圧５４（例えば３．３Ｖ）が働いているため、通常時にはロジック回路の動作には寄与しないよう３．３Ｖ以下の電圧とする。本実施例においては３．０Ｖとするべく、Ｒａ３：Ｒａ４＝７：１となるようにセットする。また、第１のロジック回路用電圧５４側をカソードとし、第２のロジック回路用電圧５５側をアノードとする。なお、実施例１と同様に抵抗値が低い場合は電圧が固定されているため、消費電流が大きくなることが考えられる。よって出来るだけ高い抵抗値を設定できる素子（例えばＰＯＬＹ−Ｓｉ抵抗など）を使用することが望ましい。
【００７２】
（実施例３）
次に実施例３の回路構成について図１８を用いて具体的に説明する。
【００７３】
図１８は、電気熱変換体に電流を流すための電源電圧４７から、レベルシフト回路４９の一部の構成を用いて、通常時はロジック回路の動作に寄与しない第２のロジック回路用電圧５５を生成する場合の回路構成を示す図である。図１８においてＶＨの端子が記録素子駆動電圧入力端子である。
【００７４】
まず、レベルシフト回路用入力電圧パッドからの入力電圧を例えば２４Ｖとする。また、ソースフォロア用に抵抗比分割により降圧し、スイッチ素子４１への入力電圧（ＶＨＴ）を１２ＶとするべくＲａ１：Ｒａ２＝１：１となるようにセットする。尚、電圧が固定されているため、抵抗値が低い素子を使用すると、消費電流が大きくなることが考えられる。よって消費電力を抑えるために、出来るだけ高い抵抗値を設定できる素子(例えばＰＯＬＹ-Ｓｉ抵抗など)を使用することが望ましい。そして、ソースフォロアによってスイッチ素子４１駆動用の電圧（ＶＨＴ）が供給される。
【００７５】
次に、ソースフォロアによって供給するＶＨＴ電圧に対し、レベルシフト回路内のＲａ３とＲａ４の間も抵抗比分割を行う。例えば先程のスイッチ素子４１への入力電圧１２Ｖに対して、第２のロジック回路用電圧５５を３．０ＶとするべくＲａ３：Ｒａ４≒３：１となるようにセットする。尚、先程と同じく、抵抗値が低い場合は電圧が固定されているため、消費電流が大きくなることが考えられる。よって出来るだけ高い抵抗値を設定できる素子(例えばＰＯＬＹ-Ｓｉ抵抗など)を使用することが望ましい。
【００７６】
また、第２のロジック回路用電圧５５は、通常時については、第１のロジック回路用電圧５４が働いているため（例えば３．３Ｖ）、通常時には動作しないよう３．３Ｖ以下の電圧とした。そして、第１のロジック回路用電圧５４側をカソードとし、第２のロジック回路用電圧５５側をアノードとした。更には「第２のロジック回路用電圧＜第１のロジック回路用電圧」の関係を満たすように整流作用用のダイオード５６を配置し、第２のロジック回路用電圧５５が通常時には動作しないようにした。
【００７７】
本実施例においては第２のロジック回路用電圧５５を３．０Ｖとしたが、上記要件を満たす電圧であれば他の電圧でも構わない。第２のロジック回路用電圧５５は、何らかの原因で、通常の第１のロジック回路用電圧５４が供給できなくなった時の対策用に供給される電圧である。このため、敢えて低く設定し、インクを吐出することが出来ないレベルとし、あくまでもロジックの論理を固定するだけのレベルの供給量とした。ただし、第２のロジック回路用電圧５５は、このような電圧に限られない。
【００７８】
以上のように本発明の実施例を示したが、チップサイズ、レイアウトなどに応じて適したものを組み合わせて使用することができる。
【００７９】
また、本発明に係る記録装置の形態として、コンピュータ等の情報処理機器の画像出力端末として一体又は別体に設けられるものの他、リーダ等と組み合わせた複写装置、更には送受信機能を有するファクシミリ装置の形態を取るものでも良い。
【００８０】
また、上記実施例はインクジェット記録ヘッド用の素子基板を例に説明したが、熱転写方式の記録ヘッド用、昇華型の記録ヘッド用等の素子基板に用いることが可能である。
【図面の簡単な説明】
【００８１】
【図１】実施例１の回路構成を示す図である。
【図２】実施例２の回路構成を示す図である。
【図３】一般的なインクジェット記録ヘッドの斜視図である。
【図４】一般的なインクジェット記録ヘッドの分解斜視図である。
【図５】一般的なインクジェット記録ヘッドの分解斜視図である。
【図６】従来の素子基板の一部分を示す模式的な断面図である。
【図７】従来の素子基板の一部分を示す模式的な断面図である。
【図８】一般的なドライバＩＣでの駆動信号の伝わり方について説明するための図である。
【図９】レベルシフト回路の一例を示す図である。
【図１０】従来のソースフォロア型レベルシフト回路を示す図である。
【図１１】素子基板の配置状態の一例を示す上面図である。
【図１２】素子基板の配置状態の一例を示す上面図である。
【図１３】従来の素子基板上に構成される回路構成を示す図である。
【図１４】一般的なインクジェット記録装置の構成の概要を示す図である。
【図１５】一般的なインクジェット記録装置の制御構成を示す図である。
【図１６】素子基板の配置状態の一実施例を示す上面図である。
【図１７】一般的なヘッドカートリッジの斜視図である。
【図１８】実施例３の回路構成を示す図である。
【図１９】インクジェット記録装置の他の構成の概要を示す図である。
【図２０】インクジェット記録装置と記録素子基板の構成説明図である。
【符号の説明】
【００８２】
ＩＪＨ  記録ヘッド
４１  スイッチ素子
５４  第１のロジック回路用電圧
５５  第２のロジック回路用電圧
５６  ダイオード
１０１  素子基板
１０３  電気熱変換体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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