(57)【要約】【課題】  単一の低い電圧で動作が可能なスイッチ回路を提供する。【解決手段】  第１の端子Ｔ1が、コンデンサＣ11を通じて、バックゲートが分離されたＭＯＳ−ＦＥＴ（Ｑ11）のドレイン（あるいはソース）に接続される。ＭＯＳ−ＦＥＴ（Ｑ11）のソース（あるいはドレイン）が第２の端子Ｔ2に接続される。バックゲートがソース（あるいはドレイン）に接続される。ＭＯＳ−ＦＥＴ（Ｑ11）のゲートに制御電圧ＶGが供給されるとともに、この制御電圧ＶGの極性を反転した電圧が抵抗素子Ｒ12を通じてドレインに供給される。【選択図】  図４
2008160673.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子が、コンデンサを通じて、バックゲートが分離されたＭＯＳ−ＦＥＴのドレイン（あるいはソース）に接続され、
上記ＭＯＳ−ＦＥＴのソース（あるいはドレイン）が第２の端子に接続され、
上記バックゲートがソース（あるいはドレイン）に接続され、
上記ＭＯＳ−ＦＥＴのゲートに制御電圧が供給されるとともに、
この制御電圧の極性を反転した電圧が抵抗素子を通じて上記ドレインに供給される
ようにしたスイッチ回路。
【請求項２】
請求項１に記載のスイッチ回路において、
上記制御電圧は、別の抵抗素子を通じて上記ゲートに供給されるとともに、
上記ドレインおよびソースの少なくとも一方と、ゲートとの間に別のコンデンサが接続される
ようにしたスイッチ回路。
【請求項３】
請求項２に記載のスイッチ回路において、
上記ＭＯＳ−ＦＥＴがオフのとき、このＭＯＳ−ＦＥＴのゲートを接地に接続する別のＦＥＴを有する
ようにしたスイッチ回路。
【請求項４】
請求項２に記載のスイッチ回路において、
Ｃ12：上記別のコンデンサの容量
ｒ13：上記別のＦＥＴのオン抵抗
Ｃd ：上記ＭＯＳ−ＦＥＴがオフのとのドレイン・バックゲート間の接合容量
ＲL ：上記ＭＯＳ−ＦＥＴの負荷のインピーダンス
とするとき、
Ｃ12・ｒ13≒Ｃd・ＲL
に設定される
ようにしたスイッチ回路。
【請求項５】
請求項１に記載のスイッチ回路において、
上記抵抗素子がコンプリメンタリー接続された１対のＦＥＴである
ようにしたスイッチ回路。
【請求項６】
第１の端子が、コンデンサを通じて、バックゲートが分離されたＭＯＳ−ＦＥＴのドレイン（あるいはソース）に接続され、
上記ＭＯＳ−ＦＥＴのソース（あるいはドレイン）が第２の端子に接続され、
上記ＭＯＳ−ＦＥＴのバックゲートがソース（あるいはドレイン）に接続され、
上記ＭＯＳ−ＦＥＴのゲートに制御電圧が供給されるとともに、
この制御電圧の極性を反転した電圧を抵抗素子を通じて上記ドレインに供給される
ようにしたスイッチ回路の複数個を有し、
上記第１の端子を共通に接続するとともに、
上記複数のスイッチ回路における制御電圧をそれぞれ切り換えて上記第１の端子に入力された信号を、上記複数のスイッチ回路の上記第２の端子に選択的に出力する
ようにしたＩＣ。
【請求項７】
第１の端子が、コンデンサを通じて、バックゲートが分離されたＭＯＳ−ＦＥＴのドレイン（あるいはソース）に接続され、
上記ＭＯＳ−ＦＥＴのソース（あるいはドレイン）が第２の端子に接続され、
上記ＭＯＳ−ＦＥＴのバックゲートがソース（あるいはドレイン）に接続され、
上記ＭＯＳ−ＦＥＴのゲートに制御電圧が供給されるとともに、
この制御電圧の極性を反転した電圧を抵抗素子を通じて上記ドレインに供給される
ようにしたスイッチ回路の複数個を、上記第１の端子および上記第２の端子間をもって並列接続し、
上記複数のスイッチ回路における制御電圧をそれぞれ切り換えて上記第１の端子および上記第２の端子間の容量を切り換える
ようにした可変コンデンサ回路。
【請求項８】
請求項７に記載の可変コンデンサ回路において、
上記コンデンサの値が、上記スイッチ回路ごとに２倍とされている
ようにした可変コンデンサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチ回路、可変コンデンサ回路およびそのＩＣに関する。
【背景技術】
【０００２】
ＭＯＳ−ＦＥＴを使用したスイッチ回路として、図１０あるいは図１１に示す回路が知られている。すなわち、図１０の回路においては、ＮチャンネルのＭＯＳ−ＦＥＴ（ＱSW）のゲート電圧ＶGが４〜５Ｖ程度のとき、そのソース・ドレイン間がオンとなり、ゲート電圧ＶGが０のとき、ソース・ドレイン間はオフとなる。
【０００３】
また、図１１の回路も同様であり、ＶG＝６Ｖ程度のときオンとなり、ＶG＝０のときオフとなる。したがって、これらの回路は、ゲート電圧ＶGにより制御されるスイッチ回路として動作する。
【特許文献１】特開平８−２２３０２０号公報
【特許文献２】特開２００２−３１４３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、図１０のスイッチ回路の場合には、ＦＥＴ（ＱSW）のバックゲートに、負の電位（図１０では−３Ｖ）を与える必要があり、与えない場合には、大振幅の入力信号が供給されたとき、ソースおよびドレインとバックゲートとの間のＰＮ接合が、入力信号により順バイアスされて導通し、歪みが発生してしまう。
【０００５】
また、ＩＣ化した場合には、バックゲート用の負の電圧を得られないことがあるが、その場合には、ソースおよびドレインを接地電位から正方向にバイアスしてバックゲートを相対的に負電位にする必要がある。この結果、ＦＥＴ（ＱSW）をオンさせるときのゲート電圧を高くする必要があり、電源電圧に制限がある場合には、使いにくくなる。
【０００６】
さらに、大振幅の信号が流れる場合には、ソースおよびドレインと、ゲートとの間のバイアス電圧の変動が大きくなるので、これにつれてＦＥＴ（ＱSW）のオン抵抗も大きく変化し、歪みを発生してしまう。したがって、オン抵抗が小さいＦＥＴを使用する必要があるが、そのためには、サイズの大きいＦＥＴを使う必要があり、その結果、ドレインやソースに寄生する容量が大きくなり、したがって、インピーダンスが低下するので、入力信号を複数の回路に分配する場合、特に高周波信号を分配する場合、問題になってしまう。
【０００７】
その点、図１１のスイッチ回路は負電圧を必要としない。また、ソースとバックゲートとの間のＰＮ接合が入出力間に入り、ＦＥＴ（ＱSW）がオンのとき、そのＰＮ接合がオン抵抗でシャントされているので、オンのときに問題を生じることはない。
【０００８】
しかし、ＦＥＴ（ＱSW）がオフした場合には、ＰＮ接合が０バイアスの状態となるので、大振幅の入力信号が供給されると、そのＰＮ接合により、結合コンデンサＣinを通じて負のサイクルごとに整流動作が行われてしまい、入力信号を歪ませてしまう。この場合、ＦＥＴ（ＱSW）はオフであるから、その歪みは、このＦＥＴ（ＱSW）の出力には関係しないが、他のスイッチ回路に供給される入力信号が歪むことになり、好ましくない。
【０００９】
この発明は、以上のような問題点を解決しようとするものである。
【課題を解決するための手段】
【００１０】
この発明においては、
第１の端子が、コンデンサを通じて、バックゲートが分離されたＭＯＳ−ＦＥＴのドレイン（あるいはソース）に接続され、
上記ＭＯＳ−ＦＥＴのソース（あるいはドレイン）が第２の端子に接続され、
上記バックゲートがソース（あるいはドレイン）に接続され、
上記ＭＯＳ−ＦＥＴのゲートに制御電圧が供給されるとともに、
この制御電圧の極性を反転した電圧を抵抗素子を通じて上記ドレインに供給される
ようにしたスイッチ回路
とするものである。
【発明の効果】
【００１１】
この発明によれば、負のバイアス電圧を必要とすることもなく、ＦＥＴのドレインやソースを接地電位から正方向にバイアスしてバックゲートを相対的に負電位にする必要もない。また、低電圧での動作ができる。
【発明を実施するための最良の形態】
【００１２】
ここでは、まず、この発明によるスイッチ回路を使用して好適なテレビ受信機について説明する。
【００１３】
〔１〕  受信回路（全体）の例
テレビ放送に使用される周波数（チャンネル）は国によって様々であり、カラー方式にも、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭなどがある。さらに、アナログ放送もあれば、デジタル放送もある。
【００１４】
そこで、テレビ放送の受信信号系を、テレビ放送を受信して中間周波信号を出力するフロントエンド回路と、そのフロントエンド回路の出力を処理してカラー映像信号および音声信号を出力するベースバンド処理回路とに分割することが考えられている。つまり、そのようにすることにより、テレビ放送の放送方式の違いに対処するものである。
【００１５】
そこで、まず、この発明を適用できるフロントエンド回路と、ベースバンド処理回路との一例についてそれぞれ説明する。
【００１６】
〔１−１〕  フロントエンド回路の例
図１は、各国のテレビ放送を、その放送形式にかかわらず受信できるフロントエンド回路の一例を示す。この例においては、それぞれの国のテレビ放送で使用されている周波数を、
(A)  46〜147ＭHz（ＶLバンド）
(B) 147〜401ＭHz（ＶHバンド）
(C) 401〜887ＭHz（Ｕバンド）
の３バンドに分割し、それぞれの受信バンドにおいて、周波数を目的とするチャンネルに対応して変更できるようにした場合である。
【００１７】
すなわち、図１において、鎖線で囲った部分１０が、そのフロントエンド回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（フロントエンド回路）１０は、外部接続用の端子ピンＴ11〜Ｔ19を有する。
【００１８】
そして、テレビ放送の放送波信号がアンテナANTにより受信され、その受信信号が、端子ピンＴ11からスイッチ回路１１を通じてアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給される。この場合、アンテナ同調回路１２Ａ〜１２Ｃは、上記(A)〜(C)項の受信バンドにそれぞれ対応するものであり、同調用コンデンサの容量をデジタルデータにより変更して同調周波数を変更し、この結果、目的とする周波数（チャンネル）の受信信号に同調するように構成されている。なお、詳細を後述する。
【００１９】
そして、これら同調回路１２Ａ〜１２Ｃからの受信信号が、高周波アンプ１３Ａ〜１３Ｃを通じ、さらに、段間同調回路１４Ａ〜１４Ｃを通じてスイッチ回路１５に供給される。このスイッチ回路１５は、スイッチ回路１１と連動して切り換えられるものであり、したがって、スイッチ回路１５からは目的とする受信バンドの受信信号ＳRXが取り出される。そして、この取り出された受信信号ＳRXがミキサ回路１２Ｉ、１２Ｑに供給される。
【００２０】
なお、同調回路１４Ａ〜１４Ｃも同調回路１２Ａ〜１２Ｃと同様に構成されているものであるが、同調回路１４Ａは復同調回路とされている。また、後述するように、同調回路１２Ａ〜１４Ｃの同調用コンデンサはＩＣ１０に内蔵され、同調用コイルはＩＣ１０に外付けとされている。
【００２１】
また、ＶＣＯ３１において、所定の周波数の発振信号が形成される。このＶＣＯ３１は、局部発振信号を形成するためのものであり、ＰＬＬ３０の一部を構成している。すなわち、ＶＣＯ３１の発振信号が可変分周回路３２に供給されて１／Ｎ（Ｎは正の整数）の周波数の信号に分周され、この分周信号が位相比較回路３３に供給される。さらに、外部から端子ピンＴ14を通じて信号形成回路３４にクロック（周波数は１〜２ＭHz程度）が供給されて所定の周波数ｆ34の信号に分周され、この分周信号が位相比較回路３３に基準信号として供給される。
【００２２】
そして、位相比較回路３３の比較出力がループフィルタ３５に供給されて可変分周回路３２の出力信号と、形成回路３４の出力信号との位相差に対応してレベルの変化する直流電圧が取り出され、この直流電圧がＶＣＯ３１に発振周波数ｆ31の制御電圧として供給される。なお、フィルタ３５には、端子ピンＴ15を通じて平滑用のコンデンサＣ11が外付けされる。
【００２３】
したがって、ＶＣＯ３１の発振周波数ｆ31は、
ｆ31＝Ｎ・ｆ34                                         ・・・ (1)
となるので、システム制御用のマイクロコンピュータ（図示せず）により分周比Ｎを制御すれば、ＶＣＯ３１の発振周波数ｆ31を変更することができる。例えば、周波数ｆ31は、受信バンドおよび受信周波数（受信チャンネル）に対応して1.8〜3.6ＧHzとされる。
【００２４】
そして、このＶＣＯ３１の発振信号が可変分周回路３６に供給されて１／Ｍ（例えば、Ｍ＝２、４、８、16、32）の周波数に分周され、この分周信号が分周回路３７に供給されて1/2の周波数で、かつ、位相が互いに直交する分周信号ＳLOI、ＳLOQに分周され、これら信号ＳLOI、ＳLOQがミキサ回路２１Ｉ、２１Ｑに局部発振信号として供給される。
【００２５】
ここで、
ｆLO：局部発振信号ＳLOI、ＳLOQの周波数
とすれば、
ｆLO＝ｆ31／（２Ｍ）
＝Ｎ・ｆ34／（２Ｍ）
＝ｆ34・Ｎ／（２Ｍ）                               ・・・ (2)
となる。したがって、分周比Ｍ、Ｎを変更することにより、局部発振周波数ｆLOを、所定の周波数ステップで広い範囲にわたって変更することができる。
【００２６】
また、
ＳRX：受信を希望する受信信号
ＳUD：イメージ妨害信号
とし、簡単のため、
ＳRX＝ＥRX・sinωRXｔ
ＥRX：受信信号ＳRXの振幅
ωRX＝２πｆRX
ｆRX：受信信号ＳRXの中心周波数
ＳUD＝ＥUD・sinωUDｔ
ＥUD：イメージ妨害信号ＳUDの振幅
ωUD＝２πｆUD
ｆUD：イメージ妨害信号ＳUDの中心周波数
とする。
【００２７】
さらに、局部発振信号ＳLOI、ＳLOQについて、
ＳLOI＝ＥLO・sinωLOｔ
ＳLOQ＝ＥLO・cosωLOｔ
ＥLO：信号ＳLOI、ＳLOQの振幅
ωLO＝２πｆLO
とする。
【００２８】
ただし、このとき、
ωIF＝２πｆIF
ｆIF：中間周波数。例えば、４〜5.5ＭHz（放送方式により変更する）
とすれば、アッパーヘテロダイン方式の場合には、
ｆRX＝ｆLO−ｆIF
ｆUD＝ｆLO＋ｆIF
である。
【００２９】
したがって、ミキサ回路２１Ｉ、２１Ｑからは、次のような信号ＳIFI、ＳIFQが出力される。すなわち、
ＳIFI＝（ＳRX＋ＳUD）×ＳLOI
＝ＥRX・sinωRXｔ×ＥLO・sinωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・sinωLOｔ
＝α｛cos（ωRX−ωLO）ｔ−cos（ωRX＋ωLO）ｔ｝
＋β｛cos（ωUD−ωLO）ｔ−cos（ωUD＋ωLO）ｔ｝
ＳIFQ＝（ＳRX＋ＳUD）×ＳLOQ
＝ＥRX・sinωRXｔ×ＥLO・cosωLOｔ
＋ＥUD・sinωUDｔ×ＥLO・cosωLOｔ
＝α｛sin（ωRX＋ωLO）ｔ＋sin（ωRX−ωLO）ｔ｝
＋β｛sin（ωUD＋ωLO）ｔ＋sin（ωUD−ωLO）ｔ｝
α＝ＥRX・ＥLO／２
β＝ＥUD・ＥLO／２
の信号ＳIFI、ＳIFQが取り出される。
【００３０】
そして、これら信号ＳIFI、ＳIFQが、映像中間周波信号および音声中間周波信号の占有帯域幅（例えば、６〜８ＭHz）に比べて広帯域のローパスフィルタ２２に供給され、この結果、ローパスフィルタ２２において、和の角周波数（ωRX＋ωLO）、（ωUD＋ωLO）の信号成分（および局部発振信号ＳLOI、ＳLOQ）が除去され、ローパスフィルタ２２からは、
ＳIFI＝α・cos（ωRX−ωLO）ｔ＋β・cos（ωUD−ωLO）ｔ
＝α・cosωIFｔ＋β・cosωIFｔ                    ・・・ (3)
ＳIFQ＝α・sin（ωRX−ωLO）ｔ＋β・sin（ωUD−ωLO）ｔ
＝−α・sinωIFｔ＋β・sinωIFｔ                  ・・・ (4)
が取り出される。
【００３１】
そして、これら信号ＳIFI、ＳIFQが、後述する振幅位相補正回路２３を通じて複素バンドパスフィルタ（ポリフェイズ・バンドパスフィルタ）２４に供給される。この複素バンドパスフィルタ２４は、
(a) バンドパスフィルタの周波数特性を有する。  
(b) 移相特性も有し、信号ＳIFIを値φ（φは任意の値）だけ移相する。  
(c) 同じく、信号ＳIFQを値（φ−90°）だけ移相する。  
(d) 周波数軸上において、零周波数に対して対称の周波数ｆ0と周波数−ｆ0とを中心周波数とする２つのバンドパス特性を有するものであり、入力信号の相対位相によりこれを選択することができる。  
の特性を有するものである。
【００３２】
したがって、複素バンドパスフィルタ２４において、上記(b)、(c)項により信号ＳIFQが信号ＳIFIに対して90°遅相され、
ＳIFI＝α・cosωIFｔ＋β・cosωIFｔ                    ・・・ (5)
ＳIFQ＝−α・sin（ωIFｔ−90°）＋β・sin（ωIFｔ−90°）
＝α・cosωIFｔ−β・cocωIFｔ                    ・・・ (6)
とされる。つまり、信号ＳIFIと、信号ＳIFQとの間では、信号成分α・cosωIFｔは互いに同相であり、信号成分β・cocωIFｔは互いに逆相である。
【００３３】
そして、この信号ＳIFI、ＳIFQがレベル補正用のアンプ２５に供給されて信号ＳIFIと信号ＳIFQとが加算され、レベル補正アンプ２５からは以下のような信号ＳIFが取り出される。
【００３４】
すなわち、
ＳIF＝ＳIFI＋ＳIFQ
＝２α・cosωIFｔ
＝ＥRX・ＥLO・cosωIFｔ                            ・・・ (7)
が取り出される。この取り出された信号ＳIFは、信号ＳRXをアッパーヘテロダイン方式で受信したときの中間周波信号にほかならない。そして、この中間周波信号ＳIFには、イメージ妨害信号ＳUDは含まれていない。なお、振幅位相補正回路２３は、この(7)式が十分に成立するように、すなわち、イメージ妨害信号ＳUDが最小となるように、信号ＳIFI、ＳIFQの振幅および位相を補正するものである。
【００３５】
さらに、このとき、レベル補正用のアンプ２５において、放送方式の違いにより信号ＳIFI、ＳIFQのレベルが異なっても、後述するＡＧＣ特性（特に、ＡＧＣの開始レベル）などが変化しないように、信号ＳIFのレベルが補正される。
【００３６】
そして、この中間周波信号ＳIFが、ＡＧＣ用の可変利得アンプ２６を通じ、さらに、直流分のカット用およびエリアジング用のバンドパスフィルタ２７を通じて端子ピンＴ12に出力される。
【００３７】
したがって、分周比Ｍ、Ｎを変更すれば、(2)式にしたがって目的とする周波数（チャンネル）を選択することができ、端子ピンＴ12に出力された中間周波信号ＳIFを放送方式に対応して復調すれば、目的とする放送を視聴することができることになる。
【００３８】
こうして、このフロントエンド回路１０によれば、46〜887ＭHzという広い周波数範囲に対して、１チップＩＣで対応できる。また、広い周波数範囲に対して妨害特性を低下させることなく、より少ない部品点数で、フロントエンド回路１０を実現できる。さらに、デジタル放送およびアナログ放送の放送方式の違いや、世界的な地域による放送方式の違いに対して、１つのフロントエンド回路１０で対応することができる。
【００３９】
また、クロック信号の高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。さらに、ＰＬＬ３０は、コンデンサＣ11を除き、すべての回路部品がオンチップ化ができるので、外乱に強く、妨害発生の少ないＰＬＬとすることができる。また、高周波アンプ１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波アンプ１３Ａ〜１３Ｃを低歪みとすることができる。
【００４０】
〔１−１−１〕  ＡＧＣの例
ＡＧＣ電圧ＶAGCが後述するベースバンド処理回路において形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ16を通じてＡＧＣ用の可変利得アンプ２６にその利得の制御信号として供給される。したがって、これにより通常のＡＧＣが行われる。
【００４１】
また、例えば、目的とする受信信号ＳRXのレベルが大きすぎたり、受信信号ＳRXに大きなレベルの妨害波信号が混在している場合には、上記の通常のＡＧＣでは対応しきれなくなる。そこで、ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがレベル検出回路４１に供給され、ＡＧＣ用アンプ２６においてＡＧＣを行う以前の信号ＳIFI、ＳIFQのレベルが所定値を越えたか否かが検出される。そして、この検出信号と、端子ピンＴ16のＡＧＣ電圧ＶAGCとが加算回路４２に供給され、その加算出力が形成回路４３に供給されて遅延ＡＧＣ電圧ＶDAGCが形成され、この遅延ＡＧＣ電圧ＶDAGCが高周波アンプ１３Ａ〜１３Ｃに利得の制御信号として供給され、遅延ＡＧＣが行われる。
【００４２】
したがって、希望する受信信号の強さと、受信を希望しない多くの信号の強さとのＤ／Ｕから最適なＡＧＣ動作ができるので、デジタル放送とアナログ放送、あるいはそれらが混在していても、希望する放送を良好に受信することができる。
【００４３】
〔１−１−２〕  テスト用・調整用電圧の例
ローパスフィルタ２２から出力される信号ＳIFI、ＳIFQがリニア検波回路４４に供給され、検波および平滑されることにより信号ＳIFI、ＳIFQのレベルを示す直流電圧Ｖ44とされ、この電圧Ｖ44が端子ピンＴ13に出力される。
【００４４】
この端子ピンＴ13に出力された直流電圧Ｖ44は、フロントエンド回路１０のテスト時や調整時などに使用される。例えば、入力信号（受信信号）のレベルを広い周波数範囲にわたってチェックするときに使用することができ、すなわち、狭帯域の中間周波フィルタを通した出力と違い、アンテナ端子ピンＴ11からミキサ回路２１Ｉ、２１Ｑまでの信号ラインについて広帯域の減衰特性を直接チェックすることができる。
【００４５】
また、アンテナ同調回路１２Ａ〜１２Ｃおよび段間同調回路１４Ａ〜１４Ｃを調整する場合には、入力テスト信号をアンテナ端子ピンＴ11に加え、端子ピンＴ16に供給されるＡＧＣ電圧ＶAGCを所定値に固定すれば、直流電圧Ｖ44の変化からトラッキング調整を行うことができる。さらに、フロントエンド回路１０の各機能の調整や特性の測定がデジタルデータにより行うことができ、自動調整および自動測定ができる。
【００４６】
〔１−１−３〕  定電圧回路
ＩＣ１０には、定電圧回路５３が設けられ、端子ピンＴ17から電源電圧＋ＶCCが供給される。この定電圧回路５３は、ＰＮ接合のバンドギャップを利用して電源電圧＋ＶCCから所定の値の定電圧を形成するものであり、その形成された定電圧はＩＣ１０のそれぞれの回路に供給される。なお、定電圧回路５３の出力電圧は微調整可能とされる。
【００４７】
したがって、各回路をＭＯＳ−ＦＥＴにより構成した場合でも、それらの回路に供給される電圧を高めに設定することができ、ＭＯＳ−ＦＥＴの性能を最大限に引き出すことができる。
【００４８】
〔１−１−４〕  初期設定
上述の振幅位相補正回路２３の補正量、複素バンドパスフィルタ２４の中心周波数および通過帯域幅、レベル補正用アンプ２５の利得は、受信するテレビ放送の放送方式に対応する必要があるので、可変とされるとともに、外部から設定できるようにされている。例えば、複素バンドパスフィルタ２４の中心周波数は3.8〜5.5ＭHz、通過帯域は5.7〜８ＭHzの範囲で可変とされている。
【００４９】
そして、組み立て時や工場出荷時などに、これら回路２３〜２５の設定値が、端子ピンＴ18から不揮発性メモリ５１に書き込まれる。また、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃのトラッキング用のデータ（同調周波数を微調整するデータ）や定電圧回路５３の出力電圧を微調整するデータも、同様に端子ピンＴ18から不揮発性メモリ５１に書き込まれる。したがって、それぞれの回路の特性を、受信するテレビ放送の放送方式に対応したものに設定することができる。
【００５０】
〔１−１−５〕  使用時の動作
このＩＣ１０を使用した受信機の電源が投入されたときも、不揮発性メモリ５１の設定値がバッファメモリ５２にコピーされ、このコピーされた設定値が回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、２３〜２５、５３のそれぞれにデフォルト値として供給される。
【００５１】
そして、ユーザがチャンネルを選択したときには、そのためのデータが、システム制御用のマイクロコンピュータ（図示せず）から端子ピンＴ19を通じてバッファメモリ５２に供給されていったん保存され、この保存されたデータがスイッチ回路１１、１５、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃ、可変分周回路３２、３６に供給され、目的とするチャンネル（周波数）を含む受信バンドが選択されるとともに、その選択された受信バンドにおいて、目的とするチャンネルが選択される。
【００５２】
〔１−１−６〕  まとめ
図１に示すフロントエンド回路１０によれば、(A)〜(C)項に示すように、46〜887ＭHzの周波数帯におけるテレビ放送を受信することができる。そして、そのとき、複素バンドパスフィルタ２４の中心周波数および通過帯域幅が可変とされているの、国内の地上デジタルテレビ放送や地上アナログテレビ放送だけでなく、国外のデジタルテレビ放送やアナログテレビ放送にも対応できる。
【００５３】
〔１−２〕  ベースバンド処理回路の例
図２は、ベースバンド処理回路の一例を示し、これはフロントエンド回路１０から出力される中間周波信号ＳIFを処理してカラー映像信号および音声信号を出力するものである。すなわち、図２において、鎖線で囲った部分６０が、そのベースバンド処理回路を示し、これは１チップＩＣにＩＣ化されている。また、このＩＣ（ベースバンド処理回路）６０は、外部接続用の端子ピンＴ61〜Ｔ67を有する。
【００５４】
そして、フロントエンド回路１０の端子ピンＴ12から出力された中間周波信号ＳIFが、端子ピンＴ61からＡ／Ｄコンバータ回路６１に供給されてデジタル中間周波信号にＡ／Ｄ変換され、このデジタル中間周波信号ＳIFが、フィルタ６２により不要な周波数成分を除去される。
【００５５】
そして、デジタルテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが復調回路６３に供給されてベースバンドのデジタル信号が復調されて取り出され、この復調出力がエラー訂正回路６４に供給されてエラー訂正されたデータストリームとされ、このデータストリームが端子ピンＴ62に出力される。したがって、この端子ピンＴ62の信号を、その放送方式にしたがってデコードすれば、もとのカラー映像信号および音声信号を得ることができる。
【００５６】
また、アナログテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが映像中間周波フィルタ７１に供給されてデジタル映像中間周波信号が取り出され、この信号がゴースト除去回路７２においてゴースト成分が除去されてから復調回路７３に供給されてデジタルカラー映像信号が復調される。そして、このデジタ信号がＤ／Ａコンバータ回路７４に供給されてアナログカラー映像信号にＤ／Ａ変換され、このカラー映像信号が端子ピンＴ63に出力される。
【００５７】
さらに、アナログテレビ放送の受信時には、フィルタ６２からのデジタル中間周波信号ＳIFが音声中間周波フィルタ８１に供給されてデジタル音声中間周波信号が取り出され、この信号が復調回路８２に供給されてデジタル音声信号が復調される。そして、このデジタ音声信号がＤ／Ａコンバータ回路８４に供給されて左および右チャンネルの音声信号にＤ／Ａ変換され、これら音声信号が端子ピンＴ64、Ｔ65に出力される。
【００５８】
また、ＡＧＣ電圧形成回路９１においてＡＧＣ電圧ＶAGCが形成され、このＡＧＣ電圧ＶAGCが端子ピンＴ67に出力されてフロントエンド回路１０の端子ピンＴ16に供給され、上記のように通常のＡＧＣおよび遅延ＡＧＣが行われる。
【００５９】
さらに、クロック形成回路９２において、所定の周波数のクロックが形成され、このクロックがベースバンド処理回路６０の各部に供給されるとともに、端子ピンＴ66を通じて、さらに、フロントエンド回路１０の端子ピンＴ14を通じて信号形成回路３４に供給される。
【００６０】
したがって、クロックの高調波などによる受信妨害が少なくなり、結果として受信感度が上昇する。
【００６１】
〔２〕  高周波段の具体例
図３は、フロントエンド回路１０におけるスイッチ回路１１からスイッチ回路１５までの高周波信号系の一例を示す。なお、この高周波信号系もバランス型に構成されている。
【００６２】
すなわち、アンテナANTの受信信号が、バランBLNにより平衡な受信信号とされてから端子ピンＴ11、Ｔ11を通じてスイッチ回路１１に供給される。このスイッチ回路１１は、具体例を後述するが、等価的に図１に示すように構成され、端子ピンＴ11、Ｔ11を通じて供給された受信信号をアンテナ同調回路１２Ａ〜１２Ｃに選択的に供給するものである。
【００６３】
このため、スイッチ回路１１の第１の出力端ＴAが、高周波アンプ１３Ａの入力端に接続されるとともに、その第１の出力端ＴAと高周波アンプ１３Ａの入力端との間の信号ラインに、アンテナ同調回路１２Ａが並列接続される。この場合、同調回路１２Ａは、同調用コイルＬ12Aが端子ピンを通じてＩＣ１０に外付けされるとともに、同調用コンデンサＣ12AがＩＣ１０に内蔵されて構成される。なお、後述するように、コンデンサＣ12Aの容量はデジタルデータにより変更されて同調周波数が変更される。
【００６４】
さらに、高周波アンプ１３Ａの出力端が、同調用コンデンサＣ143、Ｃ144を通じて入力バッファ回路１５Ａの入力端に接続されるとともに、高周波アンプ１３Ａの出力端に、同調用コイルＬ141および同調用コンデンサＣ141が並列接続され、入力バッファ回路１５Ａの入力端に、同調用コイルＬ142および同調用コンデンサＣ142が並列接続されて、段間同調回路１４Ａが復同調形式に構成される。
【００６５】
なお、このとき、コイルＬ141、Ｌ142は、端子ピンを通じてＩＣ１０に外付けされる。また、コンデンサＣ141〜Ｃ144は、ＩＣ１０に内蔵されるとともに、それらの容量はデジタルデータにより変更されて同調周波数が変更される。こうして、(A)項に示すＶLバンドの高周波段が構成される。
【００６６】
さらに、スイッチ回路１１の第２の出力端ＴBが、高周波アンプ１３Ｂの入力端に接続されるとともに、その第２の出力端ＴBと高周波アンプ１３Ｂの入力端との間の信号ラインに、アンテナ同調回路１２Ｂが並列接続される。
【００６７】
また、高周波アンプ１３Ｂの出力端が入力バッファ回路１５Ｂの入力端に接続されるとともに、これらの間の信号ラインに、同調用コイルＬ14Bおよび同調用コンデンサＣ14Bが並列接続されて、段間同調回路１４Ｂが構成される。なお、このとき、コイルＬ12B、Ｌ14Bは端子ピンを通じてＩＣ１０に外付けされ、コンデンサＣ12B、Ｃ14BはＩＣ１０に内蔵されるとともに、それらの容量はデジタルデータにより変更されて同調周波数が変更される。こうして、(B)項に示すＶHバンドの高周波段が構成される。
【００６８】
さらに、スイッチ回路１１の第３の出力端ＴCが、高周波アンプ１３Ｃを通じて入力バッファ回路１５Ｃの入力端に接続されるとともに、高周波アンプ１３Ｃの入力端アンテナ同調回路１２Ｃが並列接続され、入力バッファ回路１４Ｃの入力端に段間同調回路１４Ｃが並列接続される。この場合、同調回路１２Ｃは、同調用コイルＬ12Cが端子ピンを通じてＩＣ１０に外付けされるとともに、同調用コンデンサＣ12CがＩＣ１０に内蔵されて構成される。また、同調回路１４Ｃは、同調用コイルＬ14Cが端子ピンを通じてＩＣ１０に外付けされ、同調用コンデンサＣ14CがＩＣ１０に内蔵されて構成される。こうして、(C)項に示すＵバンドの高周波段が構成される。
【００６９】
そして、入力バッファ回路１５Ａ〜１５Ｃの出力端が接続点Ｐ15、Ｐ15に共通に接続されるとともに、ミキサ回路２１Ｉ、２１Ｑの入力端に接続される。また、形成回路４３から高周波アンプ１３Ａ〜１３Ｃに遅延ＡＧＣ電圧ＶDAGCが供給される。
【００７０】
さらに、バッファメモリ５２からスイッチ回路１１に受信バンドの切り換え信号ＳBANDが供給されるとともに、この切り換え信号ＳBANDが、入力バッファ回路１５Ａ〜１５Ｃにそれらの動作の許可・禁止の制御信号として供給され、入力バッファ回路１５Ａ〜１５Ｃは、スイッチ回路１１の切り換えに連動して制御される。つまり、入力バッファ回路１５Ａ〜１５Ｃにより、スイッチ回路１５が構成される。
【００７１】
このような構成によれば、切り換え信号ＳBANDにより、例えば(A)項に示すＶLバンドの受信が選択されている場合には、スイッチ回路１１から同調回路１２Ａに受信信号が供給されるとともに、入力バッファ回路１５Ａの動作が許可されるが、同調回路１２Ｂ、１２Ｃに受信信号は供給されず、かつ、入力バッファ回路１５Ｂ、１５Ｃは動作が禁止される。
【００７２】
したがって、(A)項に示すＶLバンドの受信が可能となり、同調回路１２Ａ、１４Ａにより選択されたチャンネル（周波数）が接続点Ｐ15、Ｐ15に出力され、ミキサ回路２１Ｉ、２１Ｑに供給される。そして、(B)項および(C)項の受信バンドについても同様の動作が行われる。
【００７３】
こうして、図３に示す高周波段によれば、(A)〜(C)項の受信バンドが選択されるとともに、その選択された受信バンドにおけるチャンネルを選択することができる。そして、この場合、高周波アンプ１３Ａ〜１３Ｃには、同調回路１４Ａ〜１４Ｃがそれぞれ接続されるだけなので、負荷が軽く、高周波アンプ１３Ａ〜１３Ｃを低歪みとすることができる。
【００７４】
〔３〕  この発明によるスイッチ回路の例
〔３−１〕  具体例（その１）
図４Ａは、この発明によるスイッチ回路１１０の一例を示す。このスイッチ回路１１０は、上述したスイッチ回路１１、あるいは同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃの可変コンデンサＣ12A〜12C、Ｃ141〜Ｃ144、Ｃ14B、Ｃ14Cの容量の変更に使用できるものである。
【００７５】
すなわち、図４Ａにおいて、ホット側の入力端子Ｔ1が、結合コンデンサＣ11を通じてＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ11）のドレイン（あるいはソース）に接続され、そのソース（あるいはドレイン）がホット側の出力端子Ｔ2に接続される。また、この端子Ｔ2と接地端子Ｔ0との間に、抵抗器Ｒ11が接続され、ＦＥＴ（Ｑ11）のゲートに制御電圧ＶGが供給されるとともに、そのバックゲートがソース（あるいはドレイン）に接続される。
【００７６】
さらに、制御電圧ＶGがインバータＱ12に供給されるとともに、このインバータＱ12の出力端が抵抗器Ｒ12を通じてＦＥＴ（Ｑ11）のドレインに接続される。なお、インバータＱ12は、ＭＯＳ−ＦＥＴがコンプリメンタリー接続されて構成され、所定の動作電圧＋ＶDDが供給される。また、コンデンサＣ11は、スイッチ回路１１０がオンオフ制御する入力信号の最低周波数に対して最小限の損失で、その入力信号を通過させることができる最小の容量とされる。さらに、スイッチ回路１１０の複数個により信号を分配する場合には、端子Ｔ1、Ｔ0間が並列接続される。
【００７７】
図５Ａは、このスイッチ回路１１０をＩＣ化した場合におけるＦＥＴ（Ｑ11）の構造の一例を示す。すなわち、図５Ａの左側はＮチャンネルのＦＥＴの構造を示し、右側は後述するＰチャンネルのＦＥＴの構造を示すものであり、ＮチャンネルのＦＥＴにおいては、Ｐ形のサブストレート１０１に、Ｎ形のアイソレーション層１０２が島状に形成されるとともに、このアイソレーション層１０２にＰ形の領域１０３が形成される。また、このとき、アイソレーション層１０２にＮ+領域１０４が形成され、このＮ+領域１０４に逆バイアス電圧＋ＶNが供給され、Ｐ形領域１０３はサブストレート１０１から絶縁分離される。
【００７８】
さらに、Ｐ形領域１０３にＮ+形の領域１０５、１０６が形成されてドレイン端子Ｄおよびソース端子Ｓが引き出されるとともに、領域１０５と領域１０６との間の表面に絶縁層１０７が形成され、この絶縁層１０７の表面にゲート電極１０８が形成され、ゲート端子Ｇが引き出される。また、Ｐ形領域１０３にＰ+領域１０９が形成され、このＰ+領域１０９からバックゲート端子ＢＧが引き出される。
【００７９】
また、ＰチャンネルのＦＥＴにおいては、Ｐ形のサブストレート１０１に、Ｎ形の領域１２３が形成され、このＮ形領域１２３にＰ+形の領域１２５、１２６が形成されてドレイン端子Ｄおよびソース端子Ｓが引き出される。さらに、領域１２５と領域１２６との間の表面に絶縁層１２７が形成され、この絶縁層１２７の表面にゲート電極１２８が形成され、ゲート端子Ｇが引き出される。また、Ｎ形領域１２３にＰ+領域１２９が形成され、このＰ+領域１２９からバックゲート端子ＢＧが引き出される。
【００８０】
このような構成によれば、図５Ｂに示すように、制御電圧ＶGが例えば３Ｖの場合には、ＦＥＴ（Ｑ11）がオンになるので、端子Ｔ1に供給された入力信号は、ＦＥＴ（Ｑ11）を通じて端子Ｔ2に取り出される。なお、このとき、インバータＱ12には、ＶG＝３Ｖが供給されているので、その出力端は接地電位となり、抵抗器Ｒ12はインバータＱ12により接地されていることになる。
【００８１】
一方、図５Ｃに示すように、制御電圧ＶGが例えば０Ｖの場合には、ＦＥＴ（Ｑ11）がオフになるので、端子Ｔ1に供給された入力信号は、ＦＥＴ（Ｑ11）により阻止され、端子Ｔ2には取り出されない。
【００８２】
そして、この場合、図５Ａにも示すように、ＦＥＴ（Ｑ11）においては、領域１０３と領域１０５、１０６との間にＰＮ接合を生じるので、上述のように、また、図５Ｂに示すように、バックゲートとドレインおよびソースとの間に、寄生ダイオードＤPR、ＤPRを生じる。このため、スイッチ回路１１０に供給される入力信号のレベルが大きい場合には、寄生ダイオードＤPR、ＤPRがオンになってしまうはずである。
【００８３】
しかし、図４Ａに示すスイッチ回路１１０においては、ＦＥＴ（Ｑ11）がオフの場合には、ＶG＝０であり、図４Ｃにも示すように、インバータＱ12の出力端の電位はＶG（＝３Ｖ）となり、ここに抵抗器Ｒ12が接続されていることになる。したがって、寄生ダイオードＤPRは、その電圧ＶG（＝３Ｖ）により逆バイアスされるので、スイッチ回路１１０に大振幅の入力信号が供給されても、寄生ダイオードＤPRがオンとなることはない。
【００８４】
この結果、端子Ｔ1の入力信号の負の半サイクルだけが寄生ダイオードＤPRに流れて入力信号を歪ませてしまうことがないので、他のスイッチ回路に供給される入力信号が歪むことがない。
【００８５】
なお、ＦＥＴ（Ｑ11）がオンの場合には（図４Ｂ）、上述のように、そのオン抵抗により寄生ダイオードＤPRはシャントされているので、問題を生じることはない。
【００８６】
こうして、スイッチ回路１１０によれば、ＦＥＴ（Ｑ11）がオフの場合に、入力信号を歪ませることがなく、オンの場合にも問題を生じることがない。
【００８７】
さらに、図１０のスイッチ回路のように負のバイアス電圧を必要とすることもなく、ＦＥＴ（Ｑ11）のドレインやソースを接地電位から正方向にバイアスしてバックゲートを相対的に負電位にする必要もない。また、必要な電圧は、インバータＱ12の動作電圧＋ＶDD以下でよく、低電圧での動作ができる。
【００８８】
〔３−２〕  具体例（その２）
図６は、この発明によるスイッチ回路１１０の他の例を示し、この例においては、より大きい振幅の入力信号に対しても歪みの発生を抑えるようにした場合である。
【００８９】
すなわち、この例においては、入力端子Ｔ1が、結合コンデンサＣ11を通じ、さらに、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ11）のドレイン・ソース間を通じてホット側の出力端子Ｔ2に接続され、この端子Ｔ2と接地端子Ｔ0との間に、抵抗器Ｒ11が接続される。また、ＦＥＴ（Ｑ11）のゲートに、抵抗器Ｒ13を通じて制御電圧ＶGが供給されるとともに、そのバックゲートがソースに接続される。
【００９０】
さらに、制御電圧ＶGがインバータＱ12に供給されるとともに、このインバータＱ12の出力端が抵抗器Ｒ12を通じてＦＥＴ（Ｑ11）のドレインに接続される。なお、インバータＱ12には所定の動作電圧＋ＶDDが供給される。
【００９１】
また、ＦＥＴ（Ｑ11）のドレインおよびソースと、ゲートとの間にコンデンサＣ12、Ｃ13が接続されるとともに、インバータＱ12の出力端がＮチャンネルのＦＥＴ（Ｑ12）のゲートに接続され、このＦＥＴ（Ｑ13)のドレインがＦＥＴ（Ｑ11）のゲートに接続され、ＦＥＴ（Ｑ13）のソースが端子Ｔ0に接続される。
【００９２】
なお、コンデンサＣ11は、スイッチ回路１１０がオンオフ制御する入力信号の最低周波数に対して最小限の損失で、その入力信号を通過させることができる最小の容量とされる。
【００９３】
このような構成によれば、ＦＥＴ（Ｑ11）は、制御電圧ＶGにより図４の場合と同様にオンオフ制御され、このオンオフに対応して端子Ｔ2の信号がオンオフされる。
【００９４】
そして、ＦＥＴ（Ｑ11）がオフのときには、ＶG＝０であるから、インバータＱ12の出力によりＦＥＴ（Ｑ13）はオンであり、したがって、コンデンサＣ11からの信号が、コンデンサＣ12、Ｃ13を通じて端子Ｔ2に出力されることはない。
【００９５】
さらに、ＦＥＴ（Ｑ11）がオフのときには、ドレイン・バックゲート間の接合容量を通じて入力信号が出力側にリークする可能性があるが、
ｒ13：ＦＥＴ（Ｑ13）のオン抵抗
Ｃd ：ＦＥＴ（Ｑ11）がオフのとのドレイン・バックゲート間の接合容量
ＲL ：ＦＥＴ（Ｑ11）の負荷のインピーダンス
とするとき、
Ｃ12・ｒ13≒Ｃd・ＲL
に設定しておけば、そのリーク信号をバイパスでき、スイッチ回路１１０を十分にオフとすることができる。
【００９６】
一方、ＦＥＴ（Ｑ11）がオンのときには、インバータＱ12の出力によりＦＥＴ（Ｑ13）はオフなので、ＦＥＴ（Ｑ11）のゲートは、コンデンサＣ12、Ｃ13を通じてソースおよびドレインと交流的に同電位となり、したがって、ＦＥＴ（Ｑ11）のオン抵抗が、通過する入力信号により変動することがなく、一定となるので、歪みの発生を抑えることができる。実験によれば、大入力時の歪み率を５〜８％程度に小さくでき、２次歪みで１／２、３次歪みは１／10程度に軽減できた。
【００９７】
なお、このスイッチ回路１１０においては、コンデンサＣ12、Ｃ13は、どちらか一方とすることもできる。この場合、コンデンサＣ12、Ｃ13のどちらを接続するかは、要求する性能にしたがう。
【００９８】
〔３−３〕  具体例（その３）
図６のスイッチ回路１１０においては、端子Ｔ1の入力信号から見て抵抗器Ｒ12が負荷の一部となり、損失を生じてしまう。この場合、抵抗器Ｒ12が入力信号から見た本来の負荷インピーダンスの100倍程度であれば、抵抗器Ｒ12を無視できる。しかし、多数のスイッチ回路１１０の入力端子Ｔ1を並列接続する場合には、多数の抵抗器Ｒ12が並列接続されることになるので、抵抗器Ｒ12を大きな値とする必要がある。例えば、10個のスイッチ回路１１０の入力端子Ｔ1を並列接続する場合には、抵抗器Ｒ12の値を、スイッチ回路１１０の本来の入力インピーダンスの1000倍程度にする必要がある。しかし、そのようにすると、ＩＣにおいて、抵抗器Ｒ12の占める面積が大きくなってしまい、不都合である。
【００９９】
そこで、図７に示す例においては、図６のスイッチ回路１１０において、抵抗器Ｒ12をＰチャンネルのＭＯＳ−ＦＥＴ（Ｑ14）およびＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ15）で実現した場合である。
【０１００】
すなわち、この場合には、ＦＥＴ（Ｑ14）のドレインがＦＥＴ（Ｑ11）のドレインに接続され、ＦＥＴ（Ｑ14）のソースおよびバックゲートが、ＦＥＴ（Ｑ15)のソースに接続される。また、ＦＥＴ（Ｑ15）のドレインは電源＋ＶDDに接続され、バックゲートは接地端子Ｔ0に接続される。そして、制御電圧ＶGが、ＦＥＴ（Ｑ14）のゲートに供給されるとともに、インバータＱ12の出力がＦＥＴ（Ｑ15）のゲートに供給される。
【０１０１】
このような構成によれば、ＦＥＴ（Ｑ11）は制御電圧ＶGにより図４の場合と同様にオンオフ制御され、このオンオフに対応して端子Ｔ2の信号がオンオフされる。
【０１０２】
そして、ＦＥＴ（Ｑ11）がオンの場合（ＶG＝３Ｖの場合）には、その制御電圧ＶGによりＦＥＴ（Ｑ14）はオフであり、インバータＱ12の出力によりＦＥＴ（Ｑ15）もオフである。なお、この場合、図５Ｂにも示すように、寄生ダイオードＤPR、ＤPRは、ＦＥＴ（Ｑ14）とＦＥＴ（Ｑ15）とでは、互いに逆極性となるので、入力信号の振幅が大きくてもオンとなることはない。
【０１０３】
一方、ＦＥＴ（Ｑ11）がオフの場合（ＶG＝０の場合）には、上述とは逆にＦＥＴ（Ｑ14、Ｑ15）はオンとなるが、ＦＥＴ（Ｑ11）がオンとなっているので、ＦＥＴ（Ｑ15）のソース電位、すなわち、電圧（＋ＶDD−ＶTH）（ＶTHは回路のリーク電流で決まる電圧）がＦＥＴ（Ｑ11）のドレインに供給される。
【０１０４】
そして、入力信号が供給され、その負の半サイクルによりＦＥＴ（Ｑ11）のドレイン電位が低下したときには、ＦＥＴ（Ｑ15）がオンとなり、コンデンサＣ11、Ｃ12などを充電するが、ＦＥＴ（Ｑ15）は小型のＮチャンネルＭＯＳ−ＦＥＴであり、高周波での高速動作であるとともに、デバイスのリーク電流とが負荷になるだけなので、歪みの発生は、ＦＥＴ（Ｑ11）の寄生ダイオードＤPR、ＤPRがオンしたときの歪みよりも小さい。
【０１０５】
したがって、大きな面積を占める抵抗器Ｒ12を必要とせず、しかも、低歪みで入力信号をオンオフすることができる。
【０１０６】
〔３−４〕  具体例（その４）
図８においては、図１および図３におけるスイッチ回路１１を、３組のスイッチ回路１１Ａ〜１１Ｃにより実現するとともに、そのスイッチ回路１１Ａ〜１１Ｃのそれぞれを〔３−１〕〜〔３−３〕により説明したスイッチ回路１１０により実現した場合である。なお、この例においては、スイッチ回路１１Ａ〜１１Ｃ（スイッチ１１０〜１１０）および信号ラインはバランス型に構成されている場合である。
【０１０７】
すなわち、図８において、端子ピンＴ11、Ｔ11が、コンデンサＣ11、Ｃ11を通じてＮチャンネルのＦＥＴ（Ｑ11、Ｑ11）のドレイン（あるいはソース）に接続され、そのソース（あるいはドレイン）がスイッチ回路１１の第１の出力端ＴA、ＴAに接続される。なお、出力端ＴA、ＴAは、図３に示すように、アンテナ同調回路１２Ａが接続されるとともに、高周波アンプ１３Ａの入力端に接続される。
【０１０８】
また、ＦＥＴ（Ｑ11、Ｑ11）のゲート間に、抵抗器Ｒ13、Ｒ13が直列接続されるとともに、ＦＥＴ（Ｑ11、Ｑ11）のゲートと接地との間に、ＮチャンネルのＦＥＴ（Ｑ13、Ｑ13）のドレイン・ソース間が接続される。さらに、ＦＥＴ（Ｑ11、Ｑ11）のバックゲートがそれらのソースに接続され、ＦＥＴ（Ｑ13、Ｑ13）のゲートが、抵抗器Ｒ12、Ｒ12を通じてＦＥＴ（Ｑ11、Ｑ11）のドレインに接続される。
【０１０９】
さらに、ＦＥＴ（Ｑ11、Ｑ12）のソースと接地との間に、抵抗器Ｒ11、Ｒ11が接続され、ＦＥＴ（Ｑ11、Ｑ11）のソースと、ゲートとの間に、所定の容量のコンデンサＣ13、Ｃ13が接続される。
【０１１０】
また、バッファメモリ５２から出力される受信バンドの切り換え信号ＳBANDは、上記(A)〜(C)項に対応する切り換え信号ＳWA〜ＳWCから構成され、そのうちの切り換え信号ＳWAが、抵抗器Ｒ11、Ｒ11の接続中点に制御電圧ＶGとして供給されるとともに、コンプリメンタリ接続のＦＥＴ（Ｑ121、Ｑ122）により構成されたインバータＱ12を通じてＦＥＴ（Ｑ13、Ｑ13）のゲートに供給される。さらに、スイッチ回路１１Ｂ、１１Ｃもスイッチ回路１１Ａと同様に構成され、切り換え信号ＳWB、ＳWCが供給される。
【０１１１】
なお、コンデンサＣ11、Ｃ11は、そのスイッチ回路がオンオフ処理する受信信号ＳRXの最低周波数に対して最小限の損失で、その受信信号ＳRXを通過させることができる最小の容量とされる。
【０１１２】
このような構成によれば、バッファメモリ５２から出力される受信バンドの切り換え信号ＳBAND（ＳWA〜ＳWC）に対応してスイッチ回路１１Ａ〜１１Ｃのうちのいずれか１つのスイッチ回路のＦＥＴ（Ｑ11、Ｑ11）がオンとされ、他のスイッチ回路のＦＥＴ（Ｑ11、Ｑ11）はオフとされるので、端子ピンＴ11、Ｔ11に供給された受信信号ＳRXは、切り換え信号ＳBANDに対応して出力端ＴA、ＴA〜ＴC、ＴCに出力される。したがって、スイッチ回路１１Ａ〜１１Ｃは、受信バンドの切り換えスイッチ１１として動作したことになり、受信バンドの切り換えが実現される。
【０１１３】
そして、上記ように受信信号ＳRXのレベルが大きい場合でも、ＦＥＴ（Ｑ11、Ｑ11）に生じている寄生ダイオードＤPR、ＤPRの影響を逃れることができる。
【０１１４】
〔３−５〕  具体例（その５）
図９は、図７のスイッチ回路１１０と同様のスイッチ回路により、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃの同調用コンデンサの容量の変更を実現する場合である。なお、この例においては、端子Ｔ1と端子Ｔ2との間の容量ＣVRを、（ｎ＋１）ビットのデジタルデータｂ0〜ｂnにより変更できるようにした場合である。
【０１１５】
すなわち、端子Ｔ1とＴ2との間に、コンデンサＣAPが接続されるとともに、コンデンサＣ0と、ＦＥＴ（Ｑ11）のドレイン・ソースとが直列に接続される。このＦＥＴ（Ｑ11）は、図７のスイッチ回路１１０と同様にスイッチ回路１１０を構成するものであり、そのゲートには、抵抗器Ｒ13を通じて容量ＣVRの制御用のデジタルデータのＬＳＢ（ｂ0）が供給される。また、そのゲートとソースとの間の所定の値のコンデンサＣ13が接続されるとともに、バックゲートはソースに接続される。
【０１１６】
さらに、ＦＥＴ（Ｑ11）のドレインと、接地端子Ｔ0との間に、ＰチャンネルのＭＯＳ−ＦＥＴ（Ｑ14）のドレイン・ソース間と、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｑ15）のソース・ドレイン間との直列回路が接続される。そして、制御用のデジタルデータのＬＳＢ（ｂ0）がＦＥＴ（Ｑ14）のゲートに供給されるとともに、インバータＱ12の出力がＦＥＴ（Ｑ15）のゲートに供給される。なお、ＦＥＴ（Ｑ14）のバックゲートはそのソースに接続され、ＦＥＴ（Ｑ15）のバックゲートには、インバータＱ12の動作電圧＋ＶDDが供給される。
【０１１７】
こうして、スイッチ回路１１０が構成される。さらに、スイッチ回路１１１〜１１ｎがスイッチ回路１１０と同様に構成され、端子Ｔ1と端子Ｔ2との間に、コンデンサＣ1〜Ｃnとスイッチ回路１１１〜１１ｎとの直列回路が並列に接続される。なお、スイッチ回路１１１〜１１ｎには、制御用のデジタルデータのビットｂ1〜ｂn（ＭＳＢ）がそれぞれ供給される。
【０１１８】
また、この場合、コンデンサＣ0〜Ｃnの値は、
Ｃi＝Ｃ0×２のｉ乗                                     ・・・ (8)
（ｉ＝0〜ｎ）
とされる。
【０１１９】
なお、一例として、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃの可変コンデンサの場合には、ｎ＝８であり、複素バンドパスフィルタ２４の可変コンデンサＣ31、Ｃ32の場合には、ｎ＝７である。
【０１２０】
このような構成によれば、例えばスイッチ回路１１０において、ｂ0＝“Ｈ”のときには、ＦＥＴ（Ｑ11）がオンとなり、コンデンサＣ0が端子Ｔ1と端子Ｔ2との間に接続されることになる。しかし、ｂ0＝“Ｌ”のときには、ＦＥＴ（Ｑ11）がオフとなり、コンデンサＣ0は端子Ｔ1と端子Ｔ2との間に接続されなくなる。
【０１２１】
したがって、ｂ0＝“Ｌ”のときには、
ＣVR＝ＣAP
となり、ｂ0＝“Ｈ”のときには、
ＣVR＝ＣAP＋Ｃ0
となる。
【０１２２】
そして、スイッチ回路１１１〜１１ｎにおいても、ビットｂ1〜ｂnにより同様の動作が行われるので、例えば、ビットｂ0〜ｂnがすべて“Ｈ”であれば、
ＣVR＝ＣAP＋Ｃ0＋Ｃ1＋Ｃ2＋・・・＋Ｃn
となる。そして、ＦＥＴ（Ｑ0）〜（Ｑn）のオン・オフには、ビットｂ0〜ｂnの“Ｈ”・“Ｌ”に対応して２の（ｎ＋１）乗の組み合わせがあるので、容量ＣVRは、
ＣVR＝ＣAP
から
ＣTTL＝ＣAP＋Ｃ0×（２の(ｎ＋１)乗−１）
までの範囲を、容量Ｃ0を単位として２の（ｎ＋１）乗のステップにわたって変化できることになる。
【０１２３】
したがって、図９の回路は、デジタルデータｂ0〜ｂnにより端子Ｔ1と端子Ｔ2との間の容量ＣVRを、必要な変化量Ｃ0ずつ任意の容量に変更可能な可変コンデンサとして作用することになる。この結果、この回路は、同調回路１２Ａ〜１２Ｃ、１４Ａ〜１４Ｃの同調用の可変コンデンサＣ12A〜Ｃ12C、Ｃ141〜Ｃ144、Ｃ14B、Ｃ14Cとして使用することができる。特に、図３に示す複同調回路１４Ａにおいては、同調用の可変コンデンサＣ143、Ｃ144がフローティングタイプとなっているが、このフローティングにも対応することができる。
【０１２４】
また、複素バンドパスフィルタ２４や振幅位相補正回路２３などにおいても、可変コンデンサとして使用することができるとともに、特性をデジタルデータにより設定ないし調整することができる。
【０１２５】
〔４〕  まとめ
上述のスイッチ回路についてまとめると、以下のとおりである。すなわち、
(11) 振幅の大きい入力信号が供給されても、スイッチ用のＦＥＴや寄生ダイオードに起因する歪みの発生を抑えることできる。
【０１２６】
(12) スイッチ用のＦＥＴのオン抵抗（ドレイン・ソース間抵抗）の比直線性に起因する歪みを小さくすることができる。
【０１２７】
(13) ＭＯＳ−ＦＥＴの耐圧に由来する動作電圧以下の電圧で動作が可能であり、電源電圧として高い電圧や逆極性の電圧を必要としない。
【０１２８】
(14) スイッチ用のＦＥＴがオフの場合には、その寄生ダイオードには高い逆バイアス電圧が印加されるので、容量が小さくなる。
【０１２９】
(15) 入力容量が小さいので、複数のスイッチ回路を並列接続して高周波信号を選択的に分配する場合でも、並列接続の影響が少ない。
【０１３０】
(16) 多数のスイッチ回路を並列接続して切り換え回路をＩＣ化する場合でも、あまり大きな面積を必要とせず、入力信号を容易に複数の回路に選択的に分配することができる。
【０１３１】
(17) 奇数次の歪みが抑えることができるので、３次相互変調歪みが小さくなり、また、寄生容量も小さいので、高周波信号の分配回路に適している。
【０１３２】
〔５〕  その他
上述において、局部発振信号ＳLOI、ＳLOQおよび複素バンドパスフィルタ２４により信号ＳIFI、ＳIFQにおける受信信号ＳRXの中間周波信号成分を逆相とし、イメージ妨害信号ＳUDの中間周波信号成分を同相とすることもでき、その場合には、信号ＳIFIと信号ＳIF1との減算を行えば、受信信号ＳRXの中間周波信号ＳIFを得ることができる。
【０１３３】
つまり、信号ＳIFI、ＳIFQにおいて、受信信号の中間周波信号成分と、イメージ妨害信号の中間周波信号成分とが互いに逆相になるように、局部発振信号ＳLOI、ＳLOQの位相関係および複素バンドパスフィルタ２４における移相を設定し、信号ＳIFI、ＳIFQの加算あるいは減算をすればよい。
【０１３４】
また、複素バンドパスフィルタ２４と振幅位相補正回路２３との接続位置を逆にすることもできる。
【０１３５】
さらに、アンプ２５において、(5)式から(6)式を減算すれば、
ＳIF＝ＳIFI−ＳIFQ
＝２β・cosωIFｔ
＝ＥUD・ＥLO・cosωIFｔ                            ・・・ (9)
となり、イメージ妨害信号ＳUDを取り出すことができるので、これによりイメージ妨害信号ＳUDが最小となるように、振幅位相補正回路２３において、信号ＳIFI、ＳIFQの振幅および位相を補正することができる。
【０１３６】
〔略語の一覧〕
Ａ／Ｄ    ：Analog to Digital
ＡＧＣ    ：Automatic Gain Control
Ｄ／Ａ    ：Digital to Analog
Ｄ／Ｕ    ：Desire to Undesire ratio
ＦＥＴ    ：Field Effect Transistor
ＩＣ      ：Integrated Circuit
ＬＳＢ    ：Least Significant Bit
ＭＯＳ    ：Metal Oxide Semiconductor
ＭＳＢ    ：Most Significant Bit
ＮＴＳＣ  ：National Television System Committee
ＰＡＬ    ：Phase Alternation by Line
ＰＬＬ    ：Phase Locked Loop
ＳＥＣＡＭ：Sequential a Memoire Color Television System
ＶＣＯ    ：Voltage Controlled Oscillator
【図面の簡単な説明】
【０１３７】
【図１】フロントエンド回路の一形態を示す系統図である。
【図２】図１の回路に接続できるベースバンド処理回路の一形態を示す系統図である。
【図３】フロントエンド回路の高周波段の一形態を示す接続図である。
【図４】スイッチ回路の一形態を示す接続図である。
【図５】図４の回路を説明するためのＩＣの断面図である。
【図６】スイッチ回路の他の形態を示す接続図である。
【図７】スイッチ回路の他の形態を示す接続図である。
【図８】スイッチ回路の他の形態を示す接続図である。
【図９】スイッチ回路の適用例を示す接続図である。
【図１０】この発明を説明するための接続図である。
【図１１】この発明を説明するための接続図である。
【符号の説明】
【０１３８】
１０…フロントエンド回路（ＩＣ）、１２Ａ〜１２Ｃ…アンテナ同調回路、１３Ａ〜１３Ｃ…高周波アンプ、１４Ａ〜１４Ｃ…段間同調回路、１５Ａ〜１５Ｃ…入力バッファ回路、１６Ａ〜１６Ｃ…電圧比較回路、１７Ａ〜１７Ｃ…バッファ回路、２１Ａおよび２１Ｂ…ミキサ回路、２２…ローパスフィルタ、２３…振幅位相補正回路、２４…複素バンドパスフィルタ、２５…レベル補正アンプ、２６…可変利得アンプ、２７…バンドパスフィルタ、３０…ＰＬＬ、３７…分周回路、４１…レベル検出回路、４３…遅延ＡＧＣ電圧形成回路、４４…リニア検波回路、５１…不揮発性メモリ、５２…バッファメモリ、５３…定電圧回路、６０…ベースバンド処理回路（ＩＣ）、１１０…スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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