(57)【要約】【課題】基板変調型固体撮像装置の光の検出手段として、光発生キャリアを蓄積した後のソースライン６６の電位とクリアを行った後のソースライン６６の電位との差分を抽出している。この場合非選択画素３ａに強い光が入射されると、選択された画素３のソース電位よりも大きなソース電位を発生する。この電位により差分信号が小さく出力され黒スミア現象が起こる。【解決手段】共通のソースライン６６を有する画素３のレイアウトを一列毎に鏡像反転させて配置し、変調トランジスタＴＭのソース部７が近接して配置される場所にソース部７を２つ一組として伝達トランジスタＴＳを配置する。変調トランジスタＴＭのソース部７とソースライン６６との間に、ソース部７とソースライン６６との導通状態を制御する伝達トランジスタＴＳを含む。この伝達トランジスタＴＳで電気的な分離を行うことで非選択画素３ａからの不要信号を遮断する。【選択図】図３
2008235748.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板の第１面側に配置される第２導電型のＰＤウェル部と、
第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、
を含むフォトダイオードと、
第２導電型を有し、前記ＰＤウェル部と接続される、前記ＰＤウェル部の接合深さと比べ浅い接合深さを有するＴＲウェル部と、
第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部内に位置する変調ウェル部と、
平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、
平面視にて前記変調ウェル部の少なくとも一部を覆う領域に配置され、前記ソース部を囲うゲート電極と、
前記ゲート電極と前記基板の前記第１面との間に挟まれる位置に配置されるゲート絶縁層と、
平面視にて、前記ゲート電極を挟み前記ソース部と対向する位置の少なくとも一部に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むドレイン部と、
を含む変調トランジスタと、
隣接する画素に配置される２つの前記変調トランジスタを一組として、電気的に接続された一組の前記ソース部と、ソースラインの間に一組あたり一つ接続され、選択信号により前記ソース部と前記ソースラインとの導通状態を制御する伝達トランジスタと、
を含むことを特徴とする固体撮像装置。
【請求項２】
第１導電型の基板と、
前記基板の第１面側に配置される第２導電型のＰＤウェル部と、
第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、
を含むフォトダイオードと、
第２導電型を有し、前記ＰＤウェル部と接続される、前記ＰＤウェル部の接合深さと比べ浅い接合深さを有するＴＲウェル部と、
第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部内に位置する変調ウェル部と、
平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、
平面視にて、前記変調ウェル部の少なくとも一部を覆う領域に配置され、前記ソース部の一部を囲うゲート電極と、
平面視にて、前記ゲート電極と協働して前記ソース部を囲う素子分離層と、
前記ゲート電極と前記基板の前記第１面との間に挟まれる位置に配置されるゲート絶縁層と、
平面視にて、前記ゲート電極を挟み前記ソース部と対向する位置に少なくとも一部に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むドレイン部と、
を含む変調トランジスタと、
隣接する画素に配置される２つの前記変調トランジスタを一組として、電気的に接続された一組の前記ソース部と、ソースラインの間に一組あたり一つ接続され、選択信号により前記ソース部と前記ソースラインとの導通状態を制御する伝達トランジスタと、
を含むことを特徴とする固体撮像装置。
【請求項３】
共通のソースラインを有する前記画素のレイアウトを一列毎に前記ソースラインと交差する方向に鏡像反転させて配置し、前記変調トランジスタが近接して配置される領域に伝達トランジスタを配置することを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
共通の前記ソースラインを有する前記画素のレイアウトを一列毎に、前記ソースラインと交差する方向に鏡像反転させる配置に加え、前記ソースラインを挟む位置にある前記画素のレイアウトを、一行毎に前記ソースラインと並ぶ方向に鏡像反転させて配置し、前記変調トランジスタが近接して配置された領域に伝達トランジスタを配置することを特徴とする請求項１乃至３のいずれか一項に記載の固体撮像装置。
【請求項５】
前記フォトダイオードの位置する領域での、前記基板表面を含む前記基板表面と前記収集ウェル部との間、及び／又は、前記ゲート絶縁層と前記基板との界面を含む前記ゲート絶縁層と前記変調ウェルとの間に、第２導電型を有するピニング層をさらに含むことを特徴とする請求項１乃至４のいずれか一項に記載の固体撮像装置。
【請求項６】
前記変調ウェル部内で、平面視にて前記ゲート電極の少なくとも一部と重なる領域に、周辺の前記変調ウェル部よりも高い第１導電型の不純物濃度を有するキャリアポケット部をさらに含むことを特徴とする請求項１乃至５のいずれか一項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置を含む画素をマトリクス状に配置して得られる固体撮像基板は例えば携帯電話などに搭載されている。固体撮像基板の種類としては例えばＣＣＤ（キャリア結合素子）型の固体撮像装置を含む固体撮像基板と、ＭＯＳ型の固体撮像装置を含む固体撮像基板がある。ＣＣＤ型の固体撮像基板は画質に優れ、ＭＯＳ型の固体撮像基板は消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像基板が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像基板については、例えば、特許文献１に開示されている。
【０００３】
固体撮像基板は、画素をマトリクス状に配列し、各画素がクリア、蓄積、読み出しを含む状態を繰り返すことで、画像出力を得ている。特許文献１によって開示された固体撮像基板は、各画素が、蓄積を行うためのフォトダイオードと、読み出し（光発生キャリアによる閾値変調分を抽出する動作を指し示す動作であるため、以下変調と呼ぶ。）を行うためのトランジスタとを有している。
【０００４】
図８は、特許文献１に示されたフォトダイオードＰＤと、変調トランジスタＴＭとが一体化されたＶＭＩＳ型固体撮像素子１２０を含む画素３をマトリクス状に配列した固体撮像基板１００の模式配線図である（後述する伝達トランジスタＴＳを用いない構造に強い光ＳＬが入射された場合の状態を示す等価回路図としても用いている。）。同一列に配列された画素３のソース部７からの出力は、共通のソースライン６６を介して取り出される。ゲートライン６７の１つにオン信号を供給することで、共通のソースライン６６に接続された画素３のうちオン信号が供給されたゲートライン６７につながる１つの画素３のソース部７からの信号のみを読み出すことを可能としている。この場合では、非選択画素３ａの非選択変調トランジスタＴＭａの非選択リングゲート電極６ａよりも高い電位を、読み出しを行う（選択された）画素３の変調トランジスタＴＭのリングゲート電極６に印加することで画素３を選択している。
オン信号として、高いゲート電位が印加された変調トランジスタＴＭのソース部７の出力は、低いゲート電位を印加した非選択変調トランジスタＴＭａの非選択ソース部７ａの出力よりも高くなる。オン信号により選択されたゲートライン６７に対応する、選択された画素３のソース部７からの出力はソースライン６６ｘから得ることができる。
ここで、図８での信号抽出手順として、例えばソースライン６６ｘに着目する。光発生キャリアを蓄積した後の選択した画素３のソース部７から供給される電位に支配されるソースライン６６ｘの電位と、クリアを行った後の画素３のソース部７が出力する電位に支配されるソースライン６６ｘの電位との差分を抽出する。蓄積後のソースライン６６ｘの電位とクリアを行った後のソースライン６６ｘの電位との差分を抽出することで個々の画素３が有する、例えば閾値などの特性分布に起因するばらつきを打ち消すことができ、より高いＳＮ比を有する画像信号の抽出を可能としている。
【０００５】
【特許文献１】特許第３３１３６８３号公報
【特許文献２】特許第３７２００１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
差分抽出を行う場合に、特許文献１で提示されている構成では、図８に示すように選択されたゲートライン６７で画素３を選択し、選択された画素３のソース部７からの電位を各ソースライン６６に伝達することで選択された画素３のソース部７からの電位を検出している。ここで、ソースライン６６ｘにつながる非選択画素３ａの非選択フォトダイオードＰＤａに強い光ＳＬが入射されると、選択された画素３のソース部７からの電位よりも大きな電位を発生する場合がある。これは、非選択変調トランジスタＴＭａの非選択ソース部７ａの電位が上昇し、リングゲート電極６への電位の印加によりソース電位をシフトすることで選択された変調トランジスタＴＭのソース電位を上回ることで生じるものと考えられている。
【０００７】
この場合、クリアを行った後のソース部７の電位よりも、強い光ＳＬが入射される非選択画素３ａに属する非選択ソース部７ａの電位は高くなる。即ち、選択された画素３のソースライン６６ｘの電位は、クリアを行った後の選択された画素３のソース部７の電位よりも高い、非選択画素３ａの非選択ソース部７ａの電位までにしか低下しない。そのため、この場合には選択された画素３のソース部７が出力する光発生キャリアを蓄積した後の当該ソース部７の電位と、クリアを行った後の当該ソース部７の電位との差分は得られない。
これに代わって光発生キャリアを蓄積した後のソース部７の電位と、強い光ＳＬが照射された非選択画素３ａの非選択ソース部７ａの電位との差分が出力されるため、光強度が見かけ上小さくなって出力され、黒スミアと呼ばれる現象が発生する。
この黒スミアを防止するため、特許文献２に示すようにトランジスタを３つ用いて画素を形成する技術が提示されているが、１画素あたりのトランジスタ数が３つに増えるため開口率が低下し光感度が低下するという課題がある。
そこで、本発明は、１画素あたりのトランジスタ数の増加を抑え、さらに黒スミアの発生を防止し得る固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本出願では、「上」とは基板の第１面を介して、当該基板を構成する物体から離れて行く方向と定義する。そして「下」とは「上」と反対方向を指すものと定義する。また、「開口率」とは、光発生キャリアを発生可能な領域の面積と、画素の面積との比率と定義する。
【０００９】
上記課題を解決するために、本発明に係る固体撮像装置は、第１導電型の基板と、前記基板の第１面側に配置される第２導電型のＰＤウェル部と、第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、を含むフォトダイオードと、第２導電型を有し、前記ＰＤウェル部と接続される、前記ＰＤウェル部の接合深さと比べ浅い接合深さを有するＴＲウェル部と、第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部内に位置する変調ウェル部と、平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、平面視にて前記変調ウェル部の少なくとも一部を覆う領域に配置され、前記ソース部を囲うゲート電極と、前記ゲート電極と前記基板の前記第１面との間に挟まれる位置に配置されるゲート絶縁層と、平面視にて、前記ゲート電極を挟み前記ソース部と対向する位置の少なくとも一部に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むドレイン部と、を含む変調トランジスタと、隣接する画素に配置される２つの前記変調トランジスタを一組として、電気的に接続された一組の前記ソース部と、ソースラインの間に一組あたり一つ接続され、選択信号により前記ソース部と前記ソースラインとの導通状態を制御する伝達トランジスタと、を含むことを特徴とする。
【００１０】
この構成によれば、各画素に配置されるトランジスタは１つ半（変調トランジスタ１つに加え変調トランジスタ２画素に対して１つの伝達トランジスタが配置される。）で済むため、高い開口率を確保することができる。
また、隣接する２つのソース部を対にして１つの伝達トランジスタを有し、当該伝達トランジスタを介してソースラインと接続されるため、一方のソース部で生じた黒スミアは、対をなす他方のトランジスタのソース部への伝播のみに制限できる。ソースラインへの黒スミア伝播は、対をなすトランジスタのソース部とソースラインとの間に介在する伝達トランジスタにより抑制されるため、開口率を確保した状態で黒スミアの伝播を抑制することができる。
【００１１】
また、本発明に係る固体撮像装置は、第１導電型の基板と、前記基板の第１面側に配置される第２導電型のＰＤウェル部と、第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、を含むフォトダイオードと第２導電型を有し、前記ＰＤウェル部と接続される、前記ＰＤウェル部の接合深さと比べ浅い接合深さを有するＴＲウェル部と、第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部内に位置する変調ウェル部と、平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、平面視にて、前記変調ウェル部の少なくとも一部を覆う領域に配置され、前記ソース部の一部を囲うゲート電極と、平面視にて、前記ゲート電極と協働して前記ソース部を囲う素子分離層と、前記ゲート電極と前記基板の前記第１面との間に挟まれる位置に配置されるゲート絶縁層と、平面視にて、前記ゲート電極を挟み前記ソース部と対向する位置に少なくとも一部に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むドレイン部と、を含む変調トランジスタと、隣接する画素に配置される２つの前記変調トランジスタを一組として、電気的に接続された一組の前記ソース部と、ソースラインの間に一組あたり一つ接続され、選択信号により前記ソース部と前記ソースラインとの導通状態を制御する伝達トランジスタと、を含むことを特徴とする。
【００１２】
この構成によれば、各画素に配置されるトランジスタは１つ半（変調トランジスタ１つに加え変調トランジスタ２画素に対して１つの伝達トランジスタが配置される。）で済むため、高い開口率を確保することができる。
また、隣接する２つのソース部を対にして１つの伝達トランジスタを有し、当該伝達トランジスタを介してソースラインと接続されるため、一方のソース部で生じた黒スミアは、当該対をなす他方のトランジスタのソース部への伝播のみに制限できる。ソースラインへの黒スミア伝播は、対をなすトランジスタのソース部とソースラインとの間に介在する伝達トランジスタにより抑制されるため、開口率を確保した状態で黒スミアの伝播を抑制することができる。
また、ソース部は、ゲート電極と素子分離層とを併用して電気的に独立するよう囲われている。ソース部を電気的に独立させるために素子分離層を併用することでパターンレイアウトの自由度が大きくなる。そのため、伝達トランジスタを含むパターンレイアウトを行う場合に、フォトダイオードの形状の自由度も向上するため、より受光効率の高い形状にレイアウトすることができ、高感度の固体撮像装置を構成する固体撮像素子を提供することができる。
【００１３】
また、本発明に係る固体撮像装置は、共通のソースラインを有する前記画素のレイアウトを一列毎に前記ソースラインと交差する方向に鏡像反転させて配置し、前記変調トランジスタが近接して配置される領域に伝達トランジスタを配置することを特徴とする。
【００１４】
この構成によれば、変調トランジスタが近接して配置された領域にソースが配置されるため、２つのソース部を結ぶ配線長を抑えることができる。そのため、配線面積を削減することが可能となり、開口部を大きくとることが可能となる。
【００１５】
また、本発明に係る電気光学基板は、共通の前記ソースラインを有する前記画素のレイアウトを一列毎に、前記ソースラインと交差する方向に鏡像反転させる配置に加え、前記ソースラインを挟む位置にある前記画素のレイアウトを、一行毎に前記ソースラインと並ぶ方向に鏡像反転させて配置し、前記変調トランジスタが近接して配置された領域に伝達トランジスタを配置することを特徴とする。
【００１６】
この構成によれば、伝達トランジスタのゲートコンタクトを共用できるため、伝達トランジスタの面積をさらに削減することが可能となり、開口部をさらに大きくとることが可能となる。
【００１７】
また、本発明に係る固体撮像装置は、前記フォトダイオードの位置する領域での、前記基板表面を含む前記基板表面と前記収集ウェル部との間、及び／又は、前記ゲート絶縁層と前記基板との界面を含む前記ゲート絶縁層と前記変調ウェルとの間に、第２導電型を有するピニング層をさらに含むことを特徴とする。
【００１８】
この構成によれば、基板内部と比べ基板表面に多量に存在する生成／再結合中心を第２導電型を有するピニング層で埋めることで、雑音となるキャリアの発生を抑制し、より高い画質を持つ固体撮像基板を構成する固体撮像装置を提供することができる。
【００１９】
また、本発明に係る固体撮像装置は、前記変調ウェル部内で、平面視にて前記ゲート電極の少なくとも一部と重なる領域に、周辺の前記変調ウェル部よりも高い第１導電型の不純物濃度を有するキャリアポケット部をさらに含むことを特徴とする。
【００２０】
この構成によれば、周辺の変調ウェル部よりも高い第１導電型の不純物濃度を有するキャリアポケットが平面視にてゲート電極の少なくとも一部と重なる領域に形成される。この構造を用いて変調トランジスタの変調ウェル部を空乏化した場合、高い不純物濃度を有する領域では、より大きなポテンシャル井戸が形成され光発生キャリアを引き込む機能が備えられる。そのため、フォトダイオードで発生した光発生キャリアが変調トランジスタのキャリアポケットに効率的に収集され、特に光強度が弱い場合により高い画質を有する固体撮像装置を構成する固体撮像素子を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。説明手順として、まずリングゲート電極構造を有する（ゲート電極に囲われるソース部を有する。）ＶＭＩＳ型固体撮像素子の基本構造について説明する。次に、基板変調ＭＯＳ型（ゲート電極と素子分離層によって囲われるソース部を有する。）固体撮像素子の基本構造について説明する。そして、黒スミアの発生理由について説明し、この黒スミアを抑えるために伝達トランジスタを付与した固体撮像装置の動作について説明する。ここでは、ＶＭＩＳ型、及び基板変調ＭＯＳ型固体撮像素子にＮＭＯＳ構造を用いた例について説明する。ここで、ＮＭＯＳ構造に代えてＰＭＯＳ構造を用いても良く、この場合には不純物の極性と駆動電位の極性を反転させることで同様の動作が可能となる。
【００２２】
＜ＶＭＩＳ型固体撮像素子の基本構造＞
以下、図１（ａ），（ｂ）を用いてＶＭＩＳ型固体撮像素子の基本構造について説明する。図１（ａ）はＶＭＩＳ型固体撮像素子１２０を含む画素３をアレイ状に配置した固体撮像基板１００の部分平面図である。図１（ｂ）は、図１（ａ）をＡ−Ａ’線で切断したＶＭＩＳ型固体撮像素子１２０の断面構造を示す断面図である。以下、図１（ａ），（ｂ）を用いてＶＭＩＳ型固体撮像素子の基本構造について説明する。
【００２３】
図１（ａ）に示すように、画素３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。また、画素３内にはＶＭＩＳ型固体撮像素子１２０と、伝達トランジスタＴＳが配置されている。伝達トランジスタＴＳは例えばＰＭＯＳ構造を用いることができる。伝達トランジスタＴＳの役割については後述する。なお、図１（ａ）に示されている金属配線６０は、図１（ｂ）に示される断面図では簡略化のため省略している。
【００２４】
光電変換素子であるフォトダイオードＰＤ領域では、基板１の表面に開口領域２が配置され、基板１表面の比較的浅い位置には、光電変換素子によって発生した光発生キャリアを収集する収集ウェル部４が配置されている。収集ウェル部４と基板１表面との間には、Ｎ型の拡散層がピニング層３２として配置されている。
【００２５】
変調ウェル部５は収集ウェル部４と隣接して配置されている。そして収集ウェル部４に蓄えられた光発生キャリアは、変調トランジスタＴＭ領域に位置する変調ウェル部５に転送される。変調ウェル部５に光発生キャリアが蓄えられることで、変調トランジスタＴＭの閾値は変化し、変調トランジスタＴＭの閾値は蓄積された光発生キャリアの量（フォトダイオードＰＤ領域に入射した光の量）に対応する値をとる。
変調ウェル部５上には、ゲート絶縁層１１を介して基板１表面にリング状のゲート電極であるリングゲート電極６が配置されている。そしてゲート絶縁層１１に覆われる基板１の表面近傍にはチャネルを構成するＮ型拡散層２７が配置される。Ｎ型拡散層２７は同時にピニング層３２としての機能も果たしている。チャネルを構成するＮ型拡散層２７はソース部７とドレイン部８とに接続される。そして、各々のＶＭＩＳ型固体撮像素子１２０はＮ型の素子分離領域１１５により分離されている。
【００２６】
リングゲート電極６に囲まれる領域には、高濃度Ｎ型領域であるソース部７が配置されている。そしてリングゲート電極６の少なくとも一部を囲うようにＮ型のドレイン部８が配置されている。ドレイン部８の所定位置には、高濃度のＮ型領域であるドレインコンタクト領域１２が配置される。
【００２７】
変調ウェル部５は変調トランジスタＴＭの閾値電圧を制御するものである。変調ウェル部５内には、リングゲート電極６の下方にＰ型の高濃度領域を構成するキャリアポケット１０が配置されている。変調トランジスタＴＭは、変調ウェル部５、キャリアポケット１０、リングゲート電極６、ソース部７及びドレイン部８によって構成される。そして変調ウェル部５（キャリアポケット１０）に蓄積された光発生キャリアに応じてチャネルの閾値電圧が変化する。
【００２８】
ドレイン部８及びピニング層３２がドレイン電位の印加によって正の電位にバイアスされることによって、フォトダイオードＰＤの開口領域２下方においては、ピニング層３２と収集ウェル部４との境界面から空乏層が収集ウェル部４の全体に広がってＰＤウェル部２１に達する。一方、基板１とＰＤウェル部２１との境界面から空乏層がＰＤウェル部２１全体に広がって、収集ウェル部４に達する。空乏層において、開口領域２を介して入射した光による光発生キャリアが生じる。そして、上述したように、発生した光発生キャリアは収集ウェル部４に収集される。収集ウェル部４に収集された光発生キャリアは、変調ウェル部５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調ウェル部５に転送された光発生キャリアの量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００２９】
ＰＤウェル部２１は基板１の比較的深い位置に配置されている。ＰＤウェル部２１内には、Ｐ型の収集ウェル部４が配置されている。ＰＤウェル部２１は基板１の比較的深い位置まで配置されており、基板１中での侵入深さが大きい長い波長（例えば赤色）の光を光電変換可能にしている。
【００３０】
一方、変調トランジスタＴＭ領域には、Ｐ型埋込層２３が配置されている。Ｐ型埋込層２３によってＴＲウェル部５０が占める深さは基板１の比較的浅い位置に制限される。ＴＲウェル部５０は比較的浅い位置に形成されるため、リングゲート電極６に電位を与えた場合に変調ウェル部５内の電界強度を大きくすることができ、リングゲート電極６に電位を印加することで変調ウェル部５内に蓄積された光発生キャリアを基板１に放出することを可能としている。
【００３１】
ここで、ＶＭＩＳ型固体撮像素子１２０の基本構造としてピニング層３２は省略可能である。また、キャリアポケット１０についても省略可能である。キャリアポケット１０を省略した場合には、変調ウェル部５に電荷が蓄積され、この電荷により閾値電圧が制御される。ピニング層３２及び／又はキャリアポケット１０を省略することで、製造工程を短縮することができる。特に、比較的高い照度を有する被写体を扱う用途に対しては画像雑音は大きな問題にならない。これらの構成を省略することで製造工程の短縮によるＴＡＴ短縮、不良率の低減とそれに伴い低コスト化されたＶＭＩＳ型固体撮像素子１２０を提供することができる。
【００３２】
＜基板変調ＭＯＳ型固体撮像素子の基本構造＞
以下、図２（ａ），（ｂ）を用いて基板変調ＭＯＳ型固体撮像素子の基本構造について説明する。図２（ａ）は基板変調ＭＯＳ型固体撮像素子１２０ｂを含む画素３をアレイ状に配置した固体撮像基板１００の部分平面図である。図２（ｂ）は、図２（ａ）をＡ−Ａ’線で切断した基板変調ＭＯＳ型固体撮像素子１２０ｂの断面構造を示す断面図である。以下、図２（ａ），（ｂ）を用いて基板変調ＭＯＳ型固体撮像素子の基本構造について説明する。
【００３３】
図２（ａ）に示すように、画素３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。また、画素３内には基板変調ＭＯＳ型固体撮像素子１２０ｂと、伝達トランジスタＴＳが配置されている。伝達トランジスタＴＳは例えばＰＭＯＳ構造を用いることができる。伝達トランジスタＴＳの役割については後述する。なお、図２（ａ）に示されている金属配線６０は、図２（ｂ）に示される断面図では簡略化のため省略している。
【００３４】
光電変換素子であるフォトダイオードＰＤ領域では、基板１の表面に開口領域２が配置され、基板１表面の比較的浅い位置には、光電変換素子によって発生した光発生キャリアを収集する収集ウェル部４が配置されている。収集ウェル部４と基板１表面との間には、ピニング層３２としてＮ型の拡散層が配置されている。
【００３５】
変調ウェル部５は収集ウェル部４と隣接して配置されている。そして収集ウェル部４に蓄えられた光発生キャリアは、変調トランジスタＴＭ領域に位置する変調ウェル部５に転送される。変調ウェル部５に光発生キャリアが蓄えられることで、変調トランジスタＴＭの閾値は制御され、変調トランジスタＴＭの閾値は蓄積された光発生キャリアの量（フォトダイオードＰＤ領域に入射した光の量）に対応する値をとる。
変調ウェル部５上には、基板１の表面側にゲート絶縁層１１を介してＬ形のゲート電極６ｂが配置されており、ゲート電極６ｂとＬＯＣＯＳによる素子分離層５２とに囲われた領域には、高濃度Ｎ型領域であるソース部７が配置されている。ここで素子分離層５２はＬＯＣＯＳに限定されることなく例えばＳＴＩ構造を有していても良い。
【００３６】
そしてゲート絶縁層１１に覆われる基板１の表面近傍にはチャネルを構成するＮ型拡散層２７が配置される。Ｎ型拡散層２７は同時に、ピニング層３２としての機能も果たしている。チャネルを構成するＮ型拡散層２７はソース部７とドレイン部８とに接続される。そして、各々の基板変調ＭＯＳ型固体撮像素子１２０ｂはＮ型の素子分離領域１１５、素子分離層５２により分離されている。
【００３７】
ゲート電極６ｂを介してソース部７と対向する位置にはＮ型のドレイン部８が配置されている。ドレイン部８の所定位置には、高濃度のＮ型領域であるドレインコンタクト領域１２が配置される。
変調ウェル部５は変調トランジスタＴＭの閾値電圧を制御するものである。変調ウェル部５内には、ゲート電極６ｂの下方にＰ型の高濃度領域を構成するキャリアポケット１０が配置されている。変調トランジスタＴＭは、変調ウェル部５、キャリアポケット１０、素子分離層５２、ゲート電極６ｂ、ソース部７及びドレイン部８によって構成される。そして変調ウェル部５（キャリアポケット１０）に蓄積された光発生キャリアに応じてチャネルの閾値電圧が変化する。
【００３８】
ドレイン部８及びピニング層３２がドレイン電位の印加によって正の電位にバイアスされることによって、フォトダイオードＰＤの開口領域２下方においては、ピニング層３２と収集ウェル部４との境界面から空乏層が収集ウェル部４の全体に広がってＰＤウェル部２１に達する。一方、基板１とＰＤウェル部２１との境界面から空乏層がＰＤウェル部２１全体に広がって、収集ウェル部４に達する。空乏層において、開口領域２を介して入射した光による光発生キャリアが生じる。そして、上述したように、発生した光発生キャリアは収集ウェル部４に収集される。収集ウェル部４に収集された光発生キャリアは、変調ウェル部５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調ウェル部５に転送された光発生キャリアの量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００３９】
ＰＤウェル部２１は、基板１の比較的深い位置に配置されている。ＰＤウェル部２１上には、Ｐ型の収集ウェル部４が配置されている。収集ウェル部４上の基板表面側には、Ｎ型の拡散層を含むピニング層３２が配置されている。ＰＤウェル部２１は基板１の比較的深い位置まで配置されており、基板１中での侵入深さが大きい長い波長（例えば赤色）の光を光電変換可能にしている。
【００４０】
一方、変調トランジスタＴＭ領域には、Ｐ型埋込層２３が配置されている。Ｐ型埋込層２３によってＴＲウェル部５０は基板１の比較的浅い位置までに制限される。ＴＲウェル部５０は比較的浅い位置に形成されるため、ゲート電極６ｂに電位を与えた場合に変調ウェル部５内の電界強度を大きくすることができ、ゲート電極６ｂに電位を印加することで変調ウェル部５内に蓄積された光発生キャリアを基板１に放出することを可能としている。
【００４１】
ここで、基板変調ＭＯＳ型固体撮像素子１２０ｂの基本構造としてピニング層３２は省略可能である。また、キャリアポケット１０についても省略可能である。キャリアポケット１０を省略した場合には、変調ウェル部５に電荷が蓄積され、この電荷により閾値電圧が制御される。ピニング層３２及び／又はキャリアポケット１０を省略することで、製造工程を短縮することができる。特に、比較的高い照度を有する被写体を扱う用途に対しては画像雑音は大きな問題にならない。これらの構成を省略することで製造工程の短縮によるＴＡＴ短縮、不良率の低減とそれに伴い低コスト化された基板変調ＭＯＳ型固体撮像素子を提供することができる。
【００４２】
＜固体撮像装置の構成＞
次に、図１（ａ）及び（ｂ）を参照して本実施の形態に係る固体撮像装置の構成について説明する。ここでの説明はＶＭＩＳ型固体撮像素子を用いた場合について行うが、これは基板変調ＭＯＳ型固体撮像素子を用いる場合には、ＶＭＩＳ型固体撮像素子と基板変調ＭＯＳ型固体撮像素子とを差し替えることで対応することができる。基板変調ＭＯＳ型固体撮像素子を用いた場合の平面レイアウト図は、例えば図２（ａ）に示す構造を用いることができる。
【００４３】
固体撮像基板１００は、ＶＭＩＳ型固体撮像素子１２０を含む画素３をマトリクス状に配置して構成されている。固体撮像基板１００は例えば、６４０×４８０の画素３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、固体撮像基板１００は例えば７１２×５００の画素３を含む。
【００４４】
固体撮像装置１３０は画素３中に配置されており、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭと、伝達トランジスタＴＳと、を含む。フォトダイオードＰＤは入射光に応じた光発生キャリアを生じさせ、収集ウェル部４内に収集する。収集ウェル部４に収集された光発生キャリアは、変調トランジスタＴＭの閾値変調用の変調ウェル部５内のキャリアポケット１０に転送される。
変調トランジスタＴＭは、キャリアポケット１０に光発生キャリアが蓄積されることでバックゲート電位が変化し、キャリアポケット１０内の光発生キャリア量に応じて変調トランジスタＴＭの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電位は、キャリアポケット１０内の光発生キャリアに応じたもの、即ち、フォトダイオードＰＤの入射光量に対応したものとなる。
伝達トランジスタＴＳは、伝達ＴＲゲート電極７０、伝達ＴＲソース部７１、伝達ＴＲドレイン部７２を含む（図３参照）。伝達ＴＲゲート電極７０のゲート電位を制御することで伝達ＴＲソース部７１、伝達ＴＲドレイン部７２の導通／遮断が制御される。そのため、伝達ＴＲドレイン部７２と接続される変調トランジスタＴＭのソース部７と、伝達ＴＲソース部７１と接続されるソースライン６６との接続状態を制御することができる。
このように画素３内部では、伝達トランジスタＴＳの伝達ＴＲゲート電極７０、変調トランジスタＴＭのリングゲート電極６、ソース部７及びドレイン部８に駆動信号が印加されることで、蓄積、転送、変調及びクリア等の動作を行っている。
【００４５】
次に、図３を用いて黒スミアの発生機構とその発生を防止するための機構について説明する。図３は図１に示す固体撮像基板１００の等価回路図である。ここで便宜上、図３での位置関係と合わせて、水平、垂直などの方向を示すものとする。
【００４６】
ＶＭＩＳ型固体撮像素子１２０と伝達トランジスタＴＳとを含む固体撮像装置１３０が配置される画素３は、垂直方向に配列された複数のソースライン６６と水平方向に配列された複数のゲートライン６７との交点に対応して設けられている。また、水平方向に配列される、画素３に含まれる変調トランジスタＴＭのリングゲート電極６は各々ゲートライン６７に接続される。共通ドレインライン６８は、垂直方向に配置され、マトリクス状に配置される画素３に含まれるドレイン部８（図１（ｂ）参照）の電位が全て共通の電位を持つよう配列される。そして画素３に含まれる変調トランジスタＴＭのソース部７は伝達トランジスタＴＳの伝達ＴＲゲート電極７０を介して各々ソースライン６６に接続される。この場合、変調トランジスタＴＭはソースフォロワで動作している。ここで伝達トランジスタＴＳにはＰＭＯＳ構造を用いており伝達ＴＲゲートライン６９の電位を下げることで伝達トランジスタＴＳはオンする。
【００４７】
ゲートライン６７の１つにオン信号を供給し、さらに伝達トランジスタＴＳの伝達ＴＲゲートライン６９にオン信号（ＰＭＯＳ構造のため低電位信号。）を供給することで、オン信号が供給されたゲートライン６７に共通接続された画素３が同時に選択される。これらの選択された画素３の各ソース部７から伝達トランジスタＴＳを介して画素信号が出力される。そしてゲートライン６７にオン信号を順次シフトさせながら供給することで、オン信号が供給された画素３からの画素信号がゲートライン６７の一行分同時にソースライン６６から読み出される。
【００４８】
各画素３が有するばらつきや、各種ノイズの除去のために、読出し動作において、選択行の光信号の読出し動作に続いて、非選択行の画素３への電位付与状態はそのままにして、その選択行の画素３をクリアする。そして、引き続き、クリアした状態での閾値電圧を読み出す。そして、光発生キャリア量に対応する閾値電圧とクリアした状態での閾値電圧の差分信号を算出し、映像信号として出力することで各画素３が有する閾値の分布などに起因するばらつきなどを打ち消す。この処理により高いＳＮ比を有する画像信号の抽出を可能としている。
【００４９】
図４は光強度に応じた出力電位を示すグラフである。ポイントａ，ｂは各々通常量の入射光が入射される選択行の画素３（図３参照：以下同様）の出力電位及びそのクリア後のノイズ成分による画素３の出力電位Ｖｓａ，Ｖｎｂを示している。また、ポイントｃは通常量の入射光が入射される非選択画素３ａに基づく出力電位Ｖｓｃを示している。ポイントｄは、強い光ＳＬが入射された場合の非選択画素３ａに基づく出力電位Ｖｓｄを示している。選択行の画素３に通常量の入射光が入射した場合には、選択行の画素３の画素信号として、電位差が（Ｖｓａ−Ｖｎｂ）（矢印の範囲）の信号が得られる。上記したように、通常の強さの光が非選択行の画素３に照射された場合、ポイントｃでの出力電位Ｖｓｃはポイントｂでの出力電位Ｖｎｂより低くなり、選択行の動作には影響を与えない。
【００５０】
ここで、伝達トランジスタＴＳを用いない場合に生じる黒スミアの発生機構について説明する。まず、所定の列において、選択行の画素３には通常量の入射光が入射し、非選択画素３ａの１つに強い光ＳＬが入射された場合、選択行の画素３に基づくクリア前の状態では出力電位Ｖｓａが出力される。一方、選択行のクリア後の出力電位Ｖｎｂは、強い光ＳＬが入射した場合の非選択画素３ａに基づく出力電位Ｖｓｄよりも低くなる。同一列ではソース部は共通接続されていることから、クリア後の変調（読み出し）を行う場合には、より高い出力電位Ｖｓｄがクリア後の画素信号として得られる。そのため、選択行の画素３の画素信号として、（Ｖｓａ−Ｖｓｄ）の信号が出力されることになる。（Ｖｓａ−Ｖｓｄ）は（Ｖｓａ−Ｖｎｂ）と比べ小さい値であり、この画素信号出力に基づく表示は黒くなる。
【００５１】
図８は、伝達トランジスタＴＳを用いない構造に強い光ＳＬが入射された場合の状態を示す等価回路図である。非選択画素３ａに強い光が入射した場合、非選択画素３ａのクリアが行われるまでは、当該ソースライン６６ｘに接続された画素３からの全ての差分信号は、本来の（Ｖｓａ−Ｖｎｂ）よりも小さい値である（Ｖｓａ−Ｖｓｄ）の値をとるため、画面表示に垂直方向の黒スミアが発生する。
【００５２】
これに対し、本実施の形態においては、図３に示すように、変調トランジスタＴＭのソース部７は、伝達トランジスタＴＳで選択される２つの変調トランジスタＴＭのソース部７の電位のみがソースライン６６に伝達される。そのため、非選択フォトダイオードＰＤａに強い光ＳＬが入射され、非選択変調トランジスタＴＭａの非選択ソース部７ａからの出力信号が、選択された変調トランジスタＴＭのクリア後のソース部７よりも高くなる場合においても、非選択伝達トランジスタＴＳａによりソースライン６６ｘへの伝達を防止することができる。そのため、画面全域に影響する黒スミアの発生を防止することができる。
【００５３】
＜レイアウト例＞
図１（ａ）にＶＭＩＳ型固体撮像素子を用いる場合のレイアウト例を示す。このレイアウトでは、共通のソースライン６６を有する画素３のレイアウトをソースライン６６と交差する方向（この場合では直交している）に対して一列毎に鏡像反転させて配置している。鏡像反転に伴い近接した変調トランジスタＴＭのソース部７同士は例えばアルミニウムを含む金属配線６０により接続される。そして、接続された金属配線６０とソースライン６６とは伝達トランジスタＴＳを介して接続されている。この場合、フォトダイオードＰＤの開口部を避けて金属配線６０を配置することが可能となり、フォトダイオードＰＤの開口部の面積の減少を抑えて伝達トランジスタＴＳを配置することができる。
【００５４】
図２（ａ）に、基板変調ＭＯＳ型固体撮像素子を用いる場合のレイアウト例を示す。このレイアウトでは、共通のソースライン６６を有する画素３のレイアウトをソースライン６６と交差する方向（この場合では直交している）に対して一列毎に鏡像反転させて配置している。鏡像反転に伴い近接した２つの変調トランジスタＴＭのソース部７同士は例えばアルミニウムを含む金属を用いた金属配線６０により接続される。そして、接続された金属配線６０とソースライン６６とは伝達トランジスタＴＳを介して接続されている。このレイアウト例でも同様に、フォトダイオードＰＤの開口部の面積の減少を抑えて配置することができる。また、ゲート電極６ｂと素子分離層５２を用いてソース部７とドレイン部８とを分離するためレイアウトの自由度が高くなり、図１に示したリングゲート電極６を用いてソース部７とドレイン部８を分離する場合と比べ、より高い開口率を得ることができる。
【００５５】
そして、図７にＶＭＩＳ型固体撮像素子を用いる場合の別のレイアウト例を示す。このレイアウトでは、共通のソースライン６６を有する画素３のレイアウトをソースライン６６と交差する方向（この場合では直交している）に対して一列毎に鏡像反転させ、さらに、隣り合うソースライン６６を用いる画素３のレイアウトをソースライン６６を挟む位置にある画素３を一行毎に鏡像反転させるレイアウトで配置している。鏡像反転に伴い近接した４つの変調トランジスタＴＭのソース部７同士は例えばアルミニウムを含む金属を用いた金属配線６０により接続される。そして、接続された金属配線６０とソースライン６６とは伝達トランジスタＴＳを介して接続されている。このレイアウト例では図１（ａ）で示したレイアウトと同様にフォトダイオードＰＤの開口部の面積の減少を抑えて配置することができる。
さらに伝達トランジスタＴＳに伝達ＴＲゲート電極７０のコンタクトを４つの変調トランジスタＴＭで共用するため、開口率を向上させることができる。加えて、このレイアウトを用いることで、伝達トランジスタＴＳのゲートを駆動する伝達ＴＲゲートライン６９を一行毎に配置することが可能となるため、さらに開口率を向上させることができる。
【００５６】
そして、図５に基板変調ＭＯＳ型固体撮像素子を用いる場合の別のレイアウト例を示す。このレイアウトは、共通のソースラインを有する画素３のレイアウトを一列毎に鏡像反転させる配置に加え、ソースラインを挟む位置にある画素３のレイアウトを一行毎に鏡像反転させて配置している。鏡像反転に伴い近接した４つの変調トランジスタＴＭのソース部７同士は例えばアルミニウムを含む金属を用いた金属配線６０により接続される。そして、接続された金属配線６０とソースライン６６とは伝達トランジスタＴＳを介して接続されている。このレイアウト例では図２（ａ）で示したレイアウトと同様にフォトダイオードＰＤの開口部の面積の減少を抑えて配置することができる。
さらに伝達トランジスタＴＳの伝達ＴＲゲート電極７０（図３参照）のコンタクトを４つの変調トランジスタＴＭで共用するため、開口率を向上させることができる。加えて、このレイアウトを用いることで、伝達トランジスタＴＳのゲートを駆動する伝達ＴＲゲートライン６９を一行毎に配置することが可能となるため、さらに開口率を向上させることができる。
【００５７】
以上、図１（ａ）、図２（ａ）、図７、図５と鏡像反転を行うことでより高い開口率を実現するレイアウトについて説明したが、鏡像反転は必須な処理ではなく、通常の繰り返しを用いたレイアウトを用いても良い。
【００５８】
＜駆動シーケンス＞
次に、図１（ｂ）、図３を参照して駆動シーケンスとして画素３のフォトダイオードＰＤの光検出及び光発生キャリアの収集動作並びに変調トランジスタＴＭの動作について説明する。まず、光発生キャリアの蓄積動作について説明する。続けて、光発生キャリア量の検出を行うシグナル変調動作、クリア（光発生キャリアの排出）動作を説明し、最後にノイズ変調動作について説明する。ここでの説明はＶＭＩＳ型固体撮像素子を用いた場合について行うが、これは基板変調ＭＯＳ型固体撮像素子を用いた場合でも同様に対応可能である。
【００５９】
最初に光発生キャリアの蓄積動作について説明する。この場合には、ゲートライン６７を介して変調トランジスタＴＭのリングゲート電極６に低いゲート電位を印加し、共通ドレインライン６８を介してドレイン部８に例えば約２〜４Ｖの電位を印加する。これにより、ＰＤウェル部２１が空乏化する。また、ドレイン部８とソース部７との間に電界が生じる。
フォトダイオードＰＤの開口領域２を介して入射した光が、空乏化したＰＤウェル部２１に入射することで、電子−正孔対（光発生キャリア）が生じる。Ｐ型の収集ウェル部４は高濃度のＰ型不純物が導入されてポテンシャルが低くなっており、ＰＤウェル部２１に発生した光発生キャリアのうち正孔が収集ウェル部４に収集される。さらに、光発生キャリアは収集ウェル部４から変調トランジスタＴＭ領域内の変調ウェル部５に転送されて、キャリアポケット１０に蓄積される。図６は駆動シーケンスの一例を示すものである。この動作は図６に示す駆動シーケンスでの蓄積期間の動作にあたる。
【００６０】
次に、光キャリア量の検出を行うシグナル変調動作について説明する。キャリアポケット１０に蓄積された光発生キャリアによって、変調トランジスタＴＭの閾値電圧が変化する。この状態で、選択された画素３のリングゲート電極６にゲートライン６７を介して例えば約２〜４Ｖの選択ゲート電位を印加し、ドレイン部８に例えば約２〜４Ｖの電位を印加する。非選択画素３ａには非選択ゲートライン６７ａを介して非選択リングゲート電極６ａに選択されたリングゲート電極６に印加する電位未満の電位を供給する。そして、ゲート電位と連動して変化する非選択ソース部７ａの電位を、選択された画素３のソース部７の電位よりも低下させることで画素３を選択し、画素３からの信号を検出する。
【００６１】
さらに、選択された画素３のソース部７とソースライン６６との間に、例えばＰＭＯＳ構造を用いた伝達トランジスタＴＳが配置されている。伝達トランジスタＴＳはソースライン６６とソース部７との導通／遮断が行えるよう、伝達ＴＲゲートライン６９を介して制御信号が供給される。伝達トランジスタＴＳのゲート電位がシグナル変調とノイズ変調を行う場合には低電位（ＰＭＯＳ構造のオン）、その他の場合にはオフ状態に保たれる。
この場合、選択されていない非選択画素３ａに対しては、非選択伝達トランジスタＴＳａのゲート電位は高電位（ＰＭＯＳ構造のオフ）に保たれ、選択された変調トランジスタＴＭのソース部７の電位のみがソースライン６６に伝達される。そのため、非選択フォトダイオードＰＤａに強い光が入射され、非選択変調トランジスタＴＭａの非選択ソース部７ａからの出力信号が、選択された変調トランジスタＴＭのクリア後のソース部７よりも高くなる場合においても、伝達トランジスタＴＳによりソースライン６６への伝達を防止することができる。
そのため、黒スミアの発生を防止することができる。選択された変調トランジスタＴＭのソース部７は伝達トランジスタＴＳを介して、ソースライン６６に接続される。ソースライン６６には定電流源（図示せず）が配置され一定の電流を流している。この定電流源と変調トランジスタＴＭとでソースフォロワ回路が形成される。光発生キャリアによる変調トランジスタＴＭの閾値電圧の変動に追随してソース電位が変化して入射光に対応する出力電位が得られる。この動作は図６に示す駆動シーケンスのシグナル変調に対応する。
【００６２】
次に、クリア（光発生キャリアの排出）動作について説明する。クリアではキャリアポケット１０、及び変調ウェル部５内に残留する光発生キャリアをクリアする。例えば、変調トランジスタＴＭのリングゲート電極６に５〜７Ｖ程度の高い電位を印加する。ＴＲウェル部５０の厚さは薄く、また、ＴＲウェル部５０の下方には高濃度のＰ型埋込層２３が形成されている。
そのため、変調ウェル部５に急激なポテンシャル変化が生じ、光発生キャリアを基板１側に掃き出すような強い電界が主として変調ウェル部５に印加されて、残留した光発生キャリアは、低いリセット電位でより確実に基板１にクリアされる。なお、リングゲート電極６の電位を上昇させる方法として、一旦変調トランジスタＴＭのリングゲート電極６に正電位を与え、次にリングゲート電極６をフローティング動作させる。そしてドレイン部８及び／又はソース部７に正電位を与え、容量性結合で昇圧させるブートストラップ動作を行わせ、直接高い電位を印加することなくクリアを行うことができる。この動作は図６に示す駆動シーケンスのクリアに対応する。
【００６３】
次に、ノイズ変調動作について説明する。ノイズ変調は、クリア後、光発生キャリアが未だ蓄積されていない状態でシグナル変調動作を行うものである。バイアス条件その他、シグナル変調動作と同等のことを行う。この動作は図６のノイズ変調に対応する。
このノイズ変調動作を行うことで、各画素３が有する閾値のばらつきなどをノイズ信号として得ることが可能となる。上記したシーケンスで求めたシグナル変調信号からここで求めたノイズ変調信号を引き算することで、正味の光発生キャリア信号を抽出することができる。ノイズ変調動作終了後には、再び蓄積動作が行われ、このサイクルを繰り返すことで画像信号が出力される。
【図面の簡単な説明】
【００６４】
【図１】（ａ）はＶＭＩＳ型固体撮像素子を含む画素をアレイ状に配置した固体撮像基板の部分平面図、（ｂ）は、（ａ）をＡ−Ａ’線で切断したＶＭＩＳ型固体撮像素子の断面図。
【図２】（ａ）は基板変調ＭＯＳ型固体撮像素子を含む画素をアレイ状に配置した固体撮像基板の部分平面図、（ｂ）は、（ａ）をＡ−Ａ’線で切断した基板変調ＭＯＳ型固体撮像素子の断面図。
【図３】図１に示す固体撮像基板の等価回路図。
【図４】光強度に応じた出力電位を示すグラフ。
【図５】基板変調ＭＯＳ型固体撮像素子を用いる場合のレイアウト例。
【図６】駆動シーケンスの一例。
【図７】ＶＭＩＳ型固体撮像素子を用いる場合のレイアウト例。
【図８】伝達トランジスタを用いない構造に強い光が入射された場合の状態を示す等価回路図。
【符号の説明】
【００６５】
１…基板、２…開口領域、３…画素、３ａ…非選択画素、４…収集ウェル部、５…変調ウェル部、６…リングゲート電極、６ａ…非選択リングゲート電極、６ｂ…ゲート電極、７…ソース部、７ａ…非選択ソース部、８…ドレイン部、１０…キャリアポケット、１１…ゲート絶縁層、１２…ドレインコンタクト領域、２１…ＰＤウェル部、２３…Ｐ型埋込層、２７…Ｎ型拡散層、３２…ピニング層、５０…ＴＲウェル部、５２…素子分離層、６０…金属配線、６６…ソースライン、６６ｘ…ソースライン、６７…ゲートライン、６８…共通ドレインライン、６９…伝達ＴＲゲートライン、７０…伝達ＴＲゲート電極、７１…伝達ＴＲソース部、７２…伝達ＴＲドレイン部、１００…固体撮像基板、１１５…素子分離領域、１２０…ＶＭＩＳ型固体撮像素子、１２０ｂ…基板変調ＭＯＳ型固体撮像素子、１３０…固体撮像装置、ＰＤ…フォトダイオード、ＰＤａ…非選択フォトダイオード、ＴＭ…変調トランジスタ、ＴＭａ…非選択変調トランジスタ、ＴＳ…伝達トランジスタ、ＴＳａ…非選択伝達トランジスタ、ＳＬ…強い光。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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