(57)【要約】【課題】従来よりも高速動作が可能なシーケンス制御回路を提供するとともに、当該シーケンス制御回路を備えることで高速なパターン発生が可能なパターン発生装置、及び当該パターン発生装置を備える半導体試験装置を提供する。【解決手段】シーケンス制御回路１は、プログラムカウンタ信号ＰＣを生成させるシーケンス制御命令を記憶するインストラクションメモリ１１と、インストラクションメモリ１１に記憶されたシーケンス制御命令に従ってプログラムカウンタ信号ＰＣ１を生成する第１プログラムカウンタ部１２と、インストラクションメモリ１１に記憶されたシーケンス制御命令を用いてプログラムカウンタ信号ＰＣ１に続くプログラムカウンタ信号ＰＣ２を生成する第２プログラムカウンタ部１３と、生成されたプログラムカウンタ信号ＰＣ１，ＰＣ２を多重化してプログラムカウンタ信号ＰＣとする多重化回路１６とを備える。【選択図】図１
2008097507.tif 000002
【特許請求の範囲】
【請求項１】
所定パターンの発生シーケンスを制御するための制御信号を出力するシーケンス制御回路において、
前記制御信号を生成させるシーケンス制御命令を記憶する記憶部と、
前記記憶部に記憶された前記シーケンス制御命令に従って第１制御信号を生成する第１制御部と、
前記記憶部に記憶された前記シーケンス制御命令を用いて前記第１制御信号に続く第２制御信号を生成する第２制御部と、
前記第１制御部で生成された前記第１制御信号と前記第２制御部で生成された前記第２制御信号とを多重化して前記制御信号として出力する多重化部と
を備えることを特徴とするシーケンス制御回路。
【請求項２】
前記記憶部は、前記第１制御信号を生成するための第１シーケンス制御命令と、
前記第２制御信号を生成するための第２シーケンス制御命令と、
前記第１シーケンス制御命令がジャンプ命令である場合には、ジャンプ先のシーケンス制御命令である第３シーケンス制御命令と
をアドレス毎に対応付けて記憶することを特徴とする請求項１記載のシーケンス制御回路。
【請求項３】
前記記憶部は、前記第１シーケンス制御命令を記憶する第１記憶領域と、
前記第２シーケンス制御命令を記憶する第２記憶領域と、
前記第３シーケンス制御命令を記憶する第３記憶領域と
を有することを特徴とする請求項２記載のシーケンス制御回路。
【請求項４】
前記記憶部は、前記第２制御部で生成される前記第２制御信号で指定されるアドレスに対応付けて記憶されている前記第１シーケンス制御命令、前記第２シーケンス制御命令、及び前記第３シーケンス制御命令の読み出しを行うことを特徴とする請求項２又は請求項３記載のシーケンス制御回路。
【請求項５】
前記第１制御部は、前記記憶部から読み出された前記第１シーケンス制御命令に従って前記第１制御信号を生成し、
前記第２制御部は、前記記憶部から読み出された前記第１シーケンス制御命令、前記第２シーケンス制御命令、及び前記第３シーケンス制御命令の組み合わせに従って前記第２制御信号を生成する
ことを特徴とする請求項４記載のシーケンス制御回路。
【請求項６】
所定パターンを発生するパターン発生装置において、
請求項１から請求項５の何れか一項に記載のシーケンス制御回路と、
前記所定パターンを発生させるためのパターン発生命令を記憶し、前記シーケンス制御回路から出力される前記制御信号で指定されるアドレスに記憶されている前記パターン発生命令の読み出しを行うインストラクションメモリと、
前記インストラクションメモリから読み出された前記パターン発生命令に従って所定の演算を行って前記所定パターンを発生するパターン発生回路と
を備えることを特徴とするパターン発生装置。
【請求項７】
試験パターンを被試験デバイスに印加して当該被試験デバイスの試験を行う半導体試験装置において、
前記所定パターンを前記試験パターンとして発生する請求項６記載のパターン発生装置を備えることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のパターンの発生シーケンスを制御するシーケンス制御回路、当該回路を備えるパターン発生装置、及び当該装置を備える半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、一般的に被試験デバイス（以下、ＤＵＴ（Device Under Test）という）に対して試験パターンを印加し、ＤＵＴから出力される信号と予め定められた期待値とを比較してパス／フェイルを示すフェイルデータを求め、このフェイルデータに基づいてＤＵＴの良、不良を試験するものである。この半導体試験装置は、ＤＵＴに印加する試験パターンを発生するパターン発生装置を備えており、このパターン発生装置には試験パターンの発生シーケンスを制御するシーケンス制御回路が設けられている。
【０００３】
図８は、半導体試験装置の概略構成を示すブロック図である。図８に示す通り、半導体試験装置１００は、クロック発生回路１０１、パターン発生装置１０２、及び比較記１０３を備えており、ＤＵＴ２００に対して試験パターンＰ１を印加してＤＵＴ２００の試験を行う。クロック発生回路１０１は、半導体試験装置１００の動作を規定する基準クロックＣＬＫを発生する。この基準クロックＣＬＫは、パターン発生装置１０２及び比較記１０３に入力される。
【０００４】
パターン発生装置１０２は、シーケンス制御回路１１１、インストラクションメモリ１１２、及びパターン発生回路１１３を備えており、ＤＵＴ２００に印加する試験パターンＰ１及び期待値Ｅ１を発生する。シーケンス制御回路１１１は、ユーザにより作成された試験プログラムに記述されたシーケンス制御命令に従って、試験パターンＰ１及び期待値Ｅ１の発生シーケンスを制御するプログラムカウンタ信号ＰＣを出力する。
【０００５】
インストラクションメモリ１１２は、試験プログラムに記述されたパターン発生命令を記憶し、シーケンス制御回路１１１から出力されるプログラムカウンタ信号ＰＣで示されるアドレスに記憶されているパターン発生命令を読み出し、パターン発生命令信号ＰＧとして出力する。パターン発生回路１１３は、インストラクションメモリ１１２から出力されるパターン発生命令信号ＰＧに従って所定の演算を行って試験パターンＰ１及び期待値Ｅ１を出力する。比較記１０３は、試験パターンＰ１をＤＵＴ２００に印加して得られる信号Ｄ１と期待値Ｅ１とを比較してフェイルデータを生成し、ＤＵＴ２００の良、不良を判定する。
【０００６】
図９は、ユーザによって作成される試験プログラムの一例を示す図である。図９に示す通り、試験プログラムは、シーケンス制御命令とパターン発生命令とを各行毎に対応させて記述したものである。図９中のシーケンス制御命令「ＮＯＯＰ」は、プログラムカウンタをインクリメントする命令である。また、シーケンス制御命令「ＬＯＯＰ」は、指定行からそのシーケンス制御命令が記述された行までを指定回数だけ実行するまでプログラムカウンタをジャンプする命令である。
【０００７】
図９に示す例では、「ＡＡ： ＬＯＯＰ ４ ＡＡ」との記述がなされているが、シーケンス制御命令「ＬＯＯＰ」の左側に記述された文字列「ＡＡ：」はラベルであり、シーケンス制御命令「ＬＯＯＰ」の右側に記述された数字「４」は回数の指定であって文字列「ＡＡ」は行の指定である。つまり、この例では、シーケンス制御命令「ＬＯＯＰ」の右側に記述された文字列「ＡＡ」によってラベル「ＡＡ：」が記述された行、即ちシーケンス制御命令「ＬＯＯＰ」が記述された行が指定されているため、この行が４回実行されることになる。
【０００８】
次に、図８に示す半導体試験装置１００の動作について説明する。図１０は、半導体試験装置１００の各部から出力される信号のタイミングチャートである。試験が開始されると、図９に示す試験プログラムがパターン発生部１０２に読み込まれ、試験プログラムに記述されたパターン発生命令がインストラクションメモリ１１２に記憶される。具体的には、インストラクションメモリ１１２のアドレス０番地にパターン発生命令「Ｘ＝０」が記憶され、アドレス１番地にパターン発生命令「Ｘ＝Ｘ＋１」が記憶され、アドレス３番地にパターン発生命令「Ｘ＝０」が記憶され、アドレス４，５番地にパターン発生命令「Ｘ＝Ｘ＋１」が記憶される。
【０００９】
以上の処理が終了すると、シーケンス制御回路１１１は、基準クロックＣＬＫに同期して図９に示す試験プログラムに記述されたシーケンス制御命令を実行してプログラムカウンタ信号ＰＣを出力する。具体的には、図１０に示す通り、「０，１，１，１，１，２，３，４，…」と値が変化するプログラムカウンタ信号ＰＣを出力する。インストラクションメモリ１１２は、基準クロックＣＬＫに同期して、シーケンス制御回路１１１から出力されるプログラムカウンタ信号ＰＣで示されるアドレスに記憶されているパターン発生命令を読み出し、パターン発生命令信号ＰＧとして出力する。具体的には、図１０に示す通り、アドレス０番地に記憶されたパターン発生命令「Ｘ＝０」を読み出した後に、アドレス１番地に記憶されたパターン発生命令「Ｘ＝Ｘ＋１」を４回読み出し、次いでアドレス２番地に記憶されたパターン発生命令「Ｘ＝０」、アドレス３番地に記憶されたパターン発生命令「Ｘ＝＋１」、及びアドレス４番地に記憶されたパターン発生命令「Ｘ＝Ｘ＋１」を順に読み出してパターン発生命令信号ＰＧとして出力する。
【００１０】
パターン発生回路１１３は、インストラクションメモリ１１２から出力されるパターン発生命令信号ＰＧに従って所定の演算を行って試験パターンＰ１及び期待値Ｅ１を出力する。具体的には、図１０に示す通り、「０，１，２，３，４，０，１，２，…」と値が変化する試験パターンＰ１及び期待値Ｅ１を出力する。パターン発生回路１１３から出力された試験パターンＰ１はＤＵＴ２００に印加され、ＤＵＴ２００からは印加された試験パターンＰ１に応じた信号Ｄ１が出力される。比較記１０３は、ＤＵＴ２００からの信号Ｄ１とパターン発生回路１１３から出力される期待値Ｅ１とを比較してフェイルデータを生成し、ＤＵＴ２００の良、不良を判定する。
【００１１】
次に、シーケンス制御回路１１１について説明する。図１１は、シーケンス制御回路１１１の構成を示すブロック図である。図１１に示す通り、シーケンス制御回路１１１は、インストラクションメモリ１２１、プログラムカウンタ制御部１２２、及びレジスタ１２３を備える。インストラクションメモリ１２１は、試験プログラムに記述されたシーケンス制御命令を記憶し、レジスタ１２３から出力されるプログラムカウンタ信号ＰＣで示されるアドレスに記憶されているシーケンス制御命令を読み出し、シーケンス制御命令Ｓ１０１として出力する。
【００１２】
プログラムカウンタ制御部１２２は、インストラクションメモリ１２１から出力されるシーケンス制御命令ＳＣを解読し、次にプログラムカウンタ信号ＳＣとして出力すべきプログラムカウンタ信号Ｓ１０２を出力する。レジスタ１２３はプログラムカウンタ制御部１２２から出力されるプログラムカウンタ信号Ｓ１０２を一時的に保持し、基準クロックＣＬＫに同期してプログラムカウンタ信号ＰＣとして出力する。
【００１３】
次に、図１１に示すシーケンス制御回路１１１の動作について説明する。図１２は、シーケンス制御回路１１１の各部から出力される信号のタイミングチャートである。動作が開始されると、図９に示す試験プログラムに記述されたシーケンス制御命令がインストラクションメモリ１２１に記憶される。具体的には、インストラクションメモリ１２１のアドレス０番地にシーケンス制御命令「ＮＯＯＰ」が記憶され、アドレス１番地にシーケンス制御命令「ＬＯＯＰ」が記憶され、アドレス２〜４番地にシーケンス制御命令「ＮＯＯＰ」が記憶される。尚、レジスタ１２３の初期値は「０」に設定しておく。
【００１４】
以上の処理が終了が終了した後に、基準クロックＣＬＫがレジスタ１２３に入力されると、レジスタ１２３に記憶された初期値「０」がプログラムカウンタ信号ＰＣとして出力される。このプログラムカウンタ信号ＰＣは、インストラクションメモリ１２１に入力され、インストラクションメモリ１２１のアドレス０番地に記憶されたシーケンス制御命令「ＮＯＯＰ」が読み出されてシーケンス制御命令Ｓ１０１として出力される。プログラムカウンタ制御部１２２は、インストラクションメモリ１２１から出力されたシーケンス制御命令ＳＣを解読し、次にプログラムカウンタ信号ＳＣとして出力すべきプログラムカウンタ信号Ｓ１０２を出力する。具体的には、図１２に示す通り、入力されたシーケンス制御命令「ＮＯＯＰ」を解読してプログラムカウンタをインクリメントした値（即ち、値「１」）をプログラムカウンタ信号Ｓ１０２として出力する。
【００１５】
このプログラムカウンタ信号Ｓ１０２はレジスタ１２３に記憶され、次に基準クロックＣＬＫが入力されたタイミングでプログラムカウンタ信号ＰＣとして出力される。以上の動作が繰り返されて、シーケンス制御回路１１１からは、図１２に示す通り、「０，１，１，１，１，２，３，４，…」と値が変化するプログラムカウンタ信号ＰＣが基準クロックＣＬＫに同期して出力される。尚、従来の他のシーケンス制御回路は、例えば以下の特許文献１に開示されている。
【特許文献１】特開２００１−２８２３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、近年においては、ＤＵＴ２００の動作速度が向上しており、より高速に試験パターンＰ１を発生をさせる必要がある。試験パターンＰ１の発生速度は、シーケンス制御回路１１１の動作速度によって規定されているため、シーケンス制御回路１１１を高速化すれば試験パターンＰ１を高速に発生させることができると考えられる。ここで、基準クロックＣＬＫをより高い周波数にすればシーケンス制御回路１１１を高速化することができ、より高速に試験パターンＰ１を発生することができると考えられる。
【００１７】
しかしながら、上述した従来のシーケンス制御回路１１１は、基準クロックＣＬＫの１周期の間にインストラクションメモリ１２１からシーケンス制御命令を読み出すとともに、プログラムカウンタ制御部１２２で次に出力すべきプログラムカウンタ信号Ｓ１０２を求めている。このため、基準クロックＣＬＫの１周期を、インストラクションメモリ１２１のアクセス時間とプログラムカウンタ制御部１２２の処理時間との合計時間以下にすることはできず、シーケンス制御回路１１１の最高動作速度の向上には限界があるとう問題があった。
【００１８】
本発明は上記事情に鑑みてなされたものであり、従来よりも高速動作が可能なシーケンス制御回路を提供するとともに、当該シーケンス制御回路を備えることで高速なパターン発生が可能なパターン発生装置、及び当該パターン発生装置を備える半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明のシーケンス制御回路は、所定パターンの発生シーケンスを制御するための制御信号（ＰＣ）を出力するシーケンス制御回路（１）において、前記制御信号を生成させるシーケンス制御命令を記憶する記憶部（１１）と、前記記憶部に記憶された前記シーケンス制御命令に従って第１制御信号（ＰＣ１）を生成する第１制御部（１２）と、前記記憶部に記憶された前記シーケンス制御命令を用いて前記第１制御信号に続く第２制御信号（ＰＣ２）を生成する第２制御部（１３）と、前記第１制御部で生成された前記第１制御信号と前記第２制御部で生成された前記第２制御信号とを多重化して前記制御信号として出力する多重化部（１６）とを備えることを特徴としている。
この発明によると、記憶部に記憶されたシーケンス制御命令に従って第１制御部で第１制御信号が生成され、記憶部に記憶されたシーケンス制御命令を用いて第２制御部で第１制御信号に続く第２制御信号が生成され、第１制御部で生成された第１制御信号と第２制御部で生成された第２制御信号とが多重化部で多重化されて制御信号として出力される。
また、本発明のシーケンス制御回路は、前記記憶部が、前記第１制御信号を生成するための第１シーケンス制御命令と、前記第２制御信号を生成するための第２シーケンス制御命令と、前記第１シーケンス制御命令がジャンプ命令である場合には、ジャンプ先のシーケンス制御命令である第３シーケンス制御命令とをアドレス毎に対応付けて記憶することを特徴としている。
また、本発明のシーケンス制御回路は、前記記憶部が、前記第１シーケンス制御命令を記憶する第１記憶領域（Ｒ１）と、前記第２シーケンス制御命令を記憶する第２記憶領域（Ｒ２）と、前記第３シーケンス制御命令を記憶する第３記憶領域（Ｒ３）とを有することを特徴としている。
また、本発明のシーケンス制御回路は、前記記憶部が、前記第２制御部で生成される前記第２制御信号で指定されるアドレスに対応付けて記憶されている前記第１シーケンス制御命令、前記第２シーケンス制御命令、及び前記第３シーケンス制御命令の読み出しを行うことを特徴としている。
更に。本発明のシーケンス制御回路は、前記第１制御部が、前記記憶部から読み出された前記第１シーケンス制御命令に従って前記第１制御信号を生成し、前記第２制御部が、前記記憶部から読み出された前記第１シーケンス制御命令、前記第２シーケンス制御命令、及び前記第３シーケンス制御命令の組み合わせに従って前記第２制御信号を生成することを特徴としている。
本発明のパターン発生装置は、所定パターンを発生するパターン発生装置において、上記の何れかに記載のシーケンス制御回路と、前記所定パターンを発生させるためのパターン発生命令を記憶し、前記シーケンス制御回路から出力される前記制御信号で指定されるアドレスに記憶されている前記パターン発生命令の読み出しを行うインストラクションメモリ（１１２）と、前記インストラクションメモリから読み出された前記パターン発生命令に従って所定の演算を行って前記所定パターンを発生するパターン発生回路（１１３）とを備えることを特徴としている。
本発明の半導体試験装置は、試験パターン（Ｐ１）を被試験デバイス（２００）に印加して当該被試験デバイスの試験を行う半導体試験装置において、前記所定パターンを前記試験パターンとして発生する上記のパターン発生装置を備えることを特徴としている。
【発明の効果】
【００２０】
本発明によれば、記憶部に記憶されたシーケンス制御命令に従って第１制御部が第１制御信号を生成し、記憶部に記憶されたシーケンス制御命令を用いて第２制御部が第１制御信号に続く第２制御信号を生成し、第１制御部が生成した第１制御信号と第２制御部が生成した第２制御信号とを多重化部で多重化して制御信号として出力しているため、従来よりも高速動作が可能であるという効果がある。また、本発明のシーケンス制御回路をパターン発生装置に備えることで、より高速なパターン発生が可能なパターン発生装置を実現することができるという効果がある。更に、本発明のシーケンス制御回路を備えるパターン発生装置を半導体試験装置に設けることで、高速動作する被試験デバイスの試験も可能になるという効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の一実施形態によるシーケンス制御回路、パターン発生装置、及び半導体試験装置について詳細に説明する。図１は、本発明の一実施形態によるシーケンス制御回路の構成を示すブロック図である。図１に示す通り、本実施形態のシーケンス制御回路１は、インストラクションメモリ１１（記憶部）、第１プログラムカウンタ制御部１２（第１制御部）、第２プログラムカウンタ制御部１３（第２制御部）、レジスタ１４，１５、多重化回路１６（多重化部）、分周回路１７、及びループカウンタ１８を備え、プログラムカウンタ信号ＰＣ（制御信号）を出力する。シーケンス制御回路１から出力されるプログラムカウンタ信号ＰＣは、所定パターンの発生シーケンスを制御するために用いられる。
【００２２】
インストラクションメモリ１１は、試験プログラムに記述されたシーケンス制御命令を記憶し、レジスタ１５から出力されるプログラムカウンタ信号ＰＣ１２で示されるアドレスに記憶されているシーケンス制御命令を読み出し、シーケンス制御命令Ｓ１１〜Ｓ１３として出力する。尚、以下では、説明を簡単にするために、図９に示す試験プログラムに記述されたシーケンス制御命令がインストラクションメモリ１１に記憶されるとする。
【００２３】
ここで、インストラクションメモリ１１は、プログラムカウンタ信号ＰＣ１を生成するためのシーケンス制御命令（第１シーケンス制御命令）と、プログラムカウンタ信号ＰＣ１に続くプログラムカウンタ信号ＰＣ２を生成するためのシーケンス制御命令（第２シーケンス制御命令）と、上記の第１シーケンス制御命令が「ＬＯＯＰ」等のジャンプ命令である場合のジャンプ先のシーケンス制御命令（第３シーケンス制御命令）とをアドレス毎に対応付けて記憶する。インストラクションメモリ１１は、上記の第１シーケンス制御命令を記憶する第１シーケンス制御命令記憶領域Ｒ１（第１記憶領域）、上記の第２シーケンス制御命令を記憶する第２シーケンス制御命令記憶領域Ｒ２（第２記憶領域）、及び上記の第３シーケンス制御命令を記憶する第３シーケンス制御命令記憶領域Ｒ３（第３記憶領域）を有する。
【００２４】
図２は、インストラクションメモリ１１に記憶されるシーケンス制御命令の一例を示す図である。図２に示す通り、インストラクションメモリ１１のアドレスは、第１シーケンス制御命令記憶領域Ｒ１、第２シーケンス制御命令記憶領域Ｒ２、及び第３シーケンス制御命令記憶領域Ｒ３に共通している。第１シーケンス制御命令記憶領域Ｒ１には、図９に示すシーケンス制御命令が、そのままアドレス０番地から順に記憶される。これに対し、第２シーケンス制御命令記憶領域Ｒ１には、図９に示す試験プログラムの２行目以降に記述されたシーケンス制御命令がアドレス０番地から順に記憶される。これにより、試験プログラムのある行に記述されたシーケンス制御命令とその行の次の行に記述されたシーケンス制御命令とが対応付けられて、第１シーケンス制御命令記憶領域Ｒ１と第２シーケンス制御命令記憶領域Ｒ２とにそれぞれ記憶される。
【００２５】
また、第３シーケンス制御命令記憶領域Ｒ３には、図９に示す試験プログラムに記述されたシーケンス制御命令が「ＬＯＯＰ」等のジャンプ命令である場合のジャンプ先のシーケンス制御命令が記憶される。尚、シーケンス制御命令「ＮＯＯＰ」等のジャンプ命令でないシーケンス制御命令の場合にはジャンプ先が無いため、何も記憶されず「不定データ」となる。ここで、図９に示した試験プログラムを参照すると、２行目にはジャンプ命令の一種であるシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」が記述されており、このシーケンス制御命令のジャンプ先はラベル「ＡＡ：」が記述された行、即ちシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」が記述された行と同じ行である。
【００２６】
このため、インストラクションメモリ１１の第３シーケンス制御命令記憶領域Ｒ３におけるアドレス１番地には、第１シーケンス制御命令記憶領域Ｒ１のアドレス１番地に記憶されているシーケンス制御命令と同じシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」が記憶される。尚、図２に示す例において、第１シーケンス制御命令記憶領域Ｒ１のアドレス０番地、２〜４番地に記憶されたシーケンス制御命令は「ＮＯＯＰ」であってジャンプ命令ではないため、第３シーケンス制御命令記憶領域Ｒ３のアドレス０番地、２〜４番地は「不定データ」となる。これにより、ジャンプ先のシーケンス制御命令が、第１シーケンス制御命令記憶領域Ｒ１及び第２シーケンス制御命令記憶領域Ｒ２に記憶されたシーケンス制御命令と対応付けられて第３シーケンス制御命令記憶領域Ｒ３に記憶される。
【００２７】
インストラクションメモリ１１は、レジスタ１５からプログラムカウンタ信号ＰＣ１２が出力されると、そのプログラムカウンタ信号ＰＣ１２で示されるアドレスに対応付けて記憶されているシーケンス命令を、第１シーケンス制御命令記憶領域Ｒ１、第２シーケンス制御命令記憶領域Ｒ２、及び第３シーケンス制御命令記憶領域Ｒ３の各々から読み出し、シーケンス制御命令Ｓ１１〜Ｓ１３としてそれぞれ出力する。
【００２８】
第１プログラムカウンタ制御部１２は、インストラクションメモリ１１から出力されるシーケンス制御命令Ｓ１１、レジスタ１５から出力されるプログラムカウンタ信号ＰＣ１２、及びループカウンタ１８から出力されるカウント信号ＣＥを入力としており、入力されるシーケンス制御命令Ｓ１１及びカウント信号ＣＥに従ってプログラムカウンタ信号ＰＣ１（第１制御信号）を生成する。第２プログラムカウンタ制御部１３は、インストラクションメモリ１１から出力されるシーケンス制御命令Ｓ１１〜Ｓ１３、レジスタ１５から出力されるプログラムカウンタ信号ＰＣ１２、及びループカウンタ１８から出力されるカウント信号ＣＥを入力としており、入力されるシーケンス制御命令Ｓ１１〜Ｓ１３の組み合わせ及びカウント信号ＣＥに従って、プログラムカウンタ信号ＰＣ１に続くプログラムカウンタ信号ＰＣ２（第２制御信号）を生成する。尚、第１プログラムカウンタ制御部１２及び第２プログラムカウンタ制御部１３の詳細については後述する。
【００２９】
レジスタ１４は、第１プログラムカウンタ制御部１２から出力されるプログラムカウンタ信号ＰＣ１を一時的に保持し、クロック信号ＣＬＫ１に同期してプログラムカウンタ信号ＰＣ１１として出力する。レジスタ１５は、第２プログラムカウンタ制御部１３から出力されるプログラムカウンタ信号ＰＣ２を一時的に保持し、クロック信号ＣＬＫ１に同期してプログラムカウンタ信号ＰＣ１２として出力する。多重化回路１６は、レジスタ１４から出力されるプログラムカウンタ信号ＰＣ１１とレジスタ１５から出力されるプログラムカウンタ信号ＰＣ１２と多重化し、基準クロックＣＬＫに同期してプログラムカウンタ信号ＰＣとして出力する。
【００３０】
分周回路１７は、入力される基準クロックＣＬＫを２分周し、クロック信号ＣＬＫ１としてレジスタ１４，１５に出力する。ループカウンタ１８は、第１プログラムカウンタ制御部１２又は第２プログラムカウンタ制御部１３によって初期値が設定され、第１プログラムカウンタ制御部１２から出力される制御信号Ｃ１又は第２プログラムカウンタ制御部１３から出力される制御信号Ｃ２が入力されたときにカウントダウンし、カウント状況を示すカウント信号ＣＥを第１プログラムカウンタ制御部１２及び第２プログラムカウンタ制御部１３に出力する。尚、ループカウンタ１８は初期値がＮ（Ｎは３以上の整数）に設定された場合には、（Ｎ−２）回カウントダウンすると、カウント終了になる。
【００３１】
次に、第１プログラムカウンタ制御部１２及び第２プログラムカウンタ制御部１３の詳細について順に説明する。
【００３２】
〔第１プログラムカウンタ制御部１２〕
図３は、第１プログラムカウンタ制御部１２の構成を示すブロック図である。図３に示す通り、第１プログラムカウンタ制御部１２は、加算器２１、ジャンプ制御回路２２、及びセレクタ２３を備える。レジスタ１５から出力されるプログラムカウンタ信号ＰＣ１２は加算器２１に入力され、インストラクションメモリ１１から出力されるシーケンス制御命令Ｓ１１は、ジャンプ制御回路２２に入力される。尚、第１プログラムカウンタ制御部１２に入力されるシーケンス制御命令Ｓ１１が「ＬＯＯＰ」等のジャンプ命令である場合には、シーケンス制御命令Ｓ１１に含まれるジャンプ先のアドレスが信号Ｓ２２としてセレクタ２３に入力される。
【００３３】
加算器２１は、プログラムカウンタ信号ＰＣ１２の値に値「１」を加算（インクリメント）して信号Ｓ２１としてセレクタ２３に出力する。ジャンプ制御回路２２は、シーケンス制御命令Ｓ１１とループカウンタ１８から出力されるカウント信号ＣＥとに基づいて、セレクタ２３に入力される信号Ｓ２１及び信号Ｓ２２の何れか一方を選択する選択信号Ｌ１を出力する。図４は、第１プログラムカウンタ制御部１２に設けられるジャンプ制御回路２２の信号選択条件を示す図表である。図４に示す通り、ジャンプ制御回路２２は、入力されるシーケンス制御命令Ｓ１１が「ＬＯＯＰ」等のジャンプ命令であり、且つカウント信号ＣＥがカウント中を示すものである場合には信号Ｓ２２を選択し、これ以外の場合には加算器２１から出力される信号Ｓ２１を選択する選択信号Ｌ１を出力する。
【００３４】
尚、ジャンプ制御回路２２は、入力されたシーケンス制御命令Ｓ１１がシーケンス制御命令「ＬＯＯＰ」である場合に、カウント信号ＣＥがカウント中を示すものであるときは、ループカウンタ１８にカウントダウンをさせる制御信号Ｃ１を出力する。また、シーケンス制御命令Ｓ１１がシーケンス制御命令「ＬＯＯＰ」である場合に、カウント信号ＣＥがカウント中を示すものでないときは、シーケンス制御命令Ｓ１１に含まれるループ回数をループカウンタ１８の初期値として設定する。セレクタ２３は、ジャンプ制御回路２２から出力される選択信号Ｌ１に基づいて、入力される信号Ｓ２１及び信号Ｓ２２の何れか一方を選択してプログラムカウンタ信号ＰＣ１として出力する。
【００３５】
〔第２プログラムカウンタ制御部１３〕
図５は、第２プログラムカウンタ制御部１３の構成を示すブロック図である。図５に示す通り、第２プログラムカウンタ制御部１３は、加算器３１，３２、ジャンプ制御回路３３、及びセレクタ３４を備える。レジスタ１５から出力されるプログラムカウンタ信号ＰＣ１２は加算器３１に入力され、インストラクションメモリ１１から出力されるシーケンス制御命令Ｓ１１〜Ｓ１３は、ジャンプ制御回路３３に入力される。
【００３６】
尚、第２プログラムカウンタ制御部１３に入力されるシーケンス制御命令Ｓ１１が「ＬＯＯＰ」等のジャンプ命令である場合には、シーケンス制御命令Ｓ１１に含まれるジャンプ先のアドレスが信号Ｓ４１として加算器３２に入力される。また、第２プログラムカウンタ制御部１３に入力されるシーケンス制御命令Ｓ１２，Ｓ１３が「ＬＯＯＰ」等のジャンプ命令である場合には、シーケンス制御命令Ｓ１２，Ｓ１３に含まれるジャンプ先のアドレスが信号Ｓ３３，Ｓ３４としてセレクタ３４にそれぞれ入力される。
【００３７】
加算器３１は、プログラムカウンタ信号ＰＣ１２の値に値「２」を加算して信号Ｓ３１としてセレクタ３４に出力する。加算器３２は、入力される信号Ｓ４１の値に値「１」を加算（インクリメント）して信号Ｓ３２としてセレクタ３４に出力する。ジャンプ制御回路３３は、シーケンス制御命令Ｓ１１〜Ｓ１３の組み合わせとループカウンタ１８から出力されるカウント信号ＣＥとに基づいて、セレクタ３４に入力される信号Ｓ３１〜Ｓ３４の何れか一つを選択する選択信号Ｌ２を出力する。
【００３８】
図６は、第２プログラムカウンタ制御部１３に設けられるジャンプ制御回路３３の信号選択条件を示す図表である。ジャンプ制御回路３３は、図６に示す通り、例えば入力されるシーケンス制御命令Ｓ１１，Ｓ１２が共にシーケンス制御命令「ＮＯＯＰ」である場合には、加算器３１から出力される信号Ｓ３１を選択する選択信号Ｌ２を出力する。これに対し、シーケンス制御命令Ｓ１１がシーケンス制御命令「ＮＯＯＰ」であって、シーケンス制御命令Ｓ１２が「ＬＯＯＰ」等のジャンプ命令である場合には、カウント信号ＣＥに応じて選択する信号が変わる。つまり、カウント信号ＣＥがカウント終了を示すものであるときには加算器３１から出力される信号Ｓ３１を選択し、カウント中を示すものであるときにはシーケンス制御命令Ｓ１２に含まれるジャンプ先のアドレスを示す信号Ｓ３３を選択する。
【００３９】
尚、ジャンプ制御回路３３は、入力されたシーケンス制御命令Ｓ１１，Ｓ１３が共にシーケンス制御命令「ＬＯＯＰ」である場合に、カウント信号ＣＥがカウント中を示すものであるときは、ループカウンタ１８にカウントダウンをさせる制御信号Ｃ２を出力する。また、シーケンス制御命令Ｓ１１がシーケンス制御命令「ＮＯＯＰ」であって、シーケンス制御命令Ｓ１２がシーケンス制御命令「ＬＯＯＰ」であり、且つカウント信号ＣＥがカウント中を示すものでないときは、シーケンス制御命令Ｓ１２に含まれるループ回数をループカウンタ１８の初期値として設定する。セレクタ３４は、ジャンプ制御回路３３から出力される選択信号Ｌ２に基づいて、入力される信号Ｓ３１〜Ｓ３４の何れか一つを選択してプログラムカウンタ信号ＰＣ２として出力する。
【００４０】
次に、本実施形態のシーケンス制御回路１の動作について説明する。図７は、本発明の一実施形態によるシーケンス制御回路１の各部から出力される信号のタイミングチャートである。動作が開始されると、図９に示す試験プログラムに記述されたシーケンス制御命令がインストラクションメモリ１１に記憶される。具体的には、図２に示す通り、インストラクションメモリ１１の第１シーケンス制御命令記憶領域Ｒ１については、アドレス０番地にシーケンス制御命令「ＮＯＯＰ」が記憶され、アドレス１番地にシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」が記憶され、アドレス２〜４番地にシーケンス制御命令「ＮＯＯＰ」が記憶される。
【００４１】
また、インストラクションメモリ１１の第２シーケンス制御命令記憶領域Ｒ２については、アドレス０番地にシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」が記憶され、アドレス１〜３番地にシーケンス制御命令「ＮＯＯＰ」が記憶される。インストラクションメモリ１１の第３シーケンス制御命令記憶領域Ｒ３については、アドレス１番地にシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」が記憶され、アドレス０，２〜４番地は「不定データ」となる。尚、レジスタ１５の初期値は「０」に設定しておく。
【００４２】
以上の処理が終了が終了した後に、基準クロックＣＬＫがシーケンス制御回路１に入力されると、分周回路１７及び多重化回路１６にそれぞれ入力される。分周回路１７に入力された基準クロックＣＬＫは２分周されてクロック信号ＣＬＫ１としてレジスタ１４，１５に入力される。クロック信号ＣＬＫ１がレジスタ１５に入力されると、レジスタ１５に記憶された初期値「０」がプログラムカウンタ信号ＰＣ１２として出力される（図７中の期間Ｔ１におけるプログラムカウンタ信号ＰＣ１２）。
【００４３】
このプログラムカウンタ信号ＰＣ１２はインストラクションメモリ１１、第１プログラムカウンタ制御部１２、及び第２プログラムカウンタ制御部１３にそれぞれ入力される。プログラムカウンタ信号ＰＣ１２がインストラクションメモリ１１に入力されることにより、インストラクションメモリ１１のアドレス０番地に記憶されたシーケンス制御命令が読み出される。
【００４４】
具体的には、第１シーケンス制御命令記憶領域Ｒ１のアドレス０番地に記憶されているシーケンス制御命令「ＮＯＯＰ」、第２シーケンス制御命令記憶領域Ｒ２のアドレス０番地に記憶されているシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」、第３シーケンス制御命令記憶領域Ｒ３のアドレス０番地に記憶されている「不定データ」がそれぞれ読み出され、シーケンス制御命令Ｓ１１〜Ｓ１３としてそれぞれ出力される（図７中の期間Ｔ１におけるシーケンス制御命令Ｓ１１〜Ｓ１３）。シーケンス制御命令Ｓ１１は、第１プログラムカウンタ制御部１２及び第２プログラムカウンタ制御部１３に入力され、シーケンス制御命令Ｓ１２，Ｓ１３は第２プログラムカウンタ制御部１３に入力される。
【００４５】
第１プログラムカウンタ制御部１２にプログラムカウンタ信号ＰＣ１２が入力されると、加算器２１により値がインクリメントされて値「１」となり、信号Ｓ２１としてセレクタ２３に出力される。また、第１プログラムカウンタ制御部１２にシーケンス制御命令Ｓ１１が入力されると、ジャンプ制御回路２２は、加算器２１から出力される信号Ｓ２１を選択する選択信号Ｌ１を出力する。これは、シーケンス制御命令Ｓ１１としてシーケンス制御命令「ＮＯＯＰ」が入力されており、且つカウント信号ＣＥがカウント中を示すものでないからである（図４参照）。セレクタ２３は、この選択信号Ｌ１に基づいて信号Ｓ２１を選択してプログラムカウンタ信号ＰＣ１として出力する（図７中の期間Ｔ１におけるプログラムカウンタ信号ＰＣ１）。尚、第１プログラムカウンタ制御部１２から出力されたプログラムカウンタ信号ＰＣ１は、レジスタ１４に一時的に記憶される。
【００４６】
他方、第２プログラムカウンタ制御部１３にプログラムカウンタ信号ＰＣ１２が入力されると、加算器３２により値「２」が加算されて信号Ｓ３１としてセレクタ３４に出力される。また、第２プログラムカウンタ制御部１３にシーケンス制御命令Ｓ１１〜Ｓ１３が入力されると、ジャンプ制御回路３３は、まずシーケンス制御命令Ｓ１２に含まれるループ回数「４」をループカウンタ１８の初期値として設定する。これは、シーケンス制御命令Ｓ１１としてシーケンス制御命令「ＮＯＯＰ」が、シーケンス制御命令Ｓ１２としてシーケンス制御命令「ＮＯＯＰ ４ ＡＡ」が、シーケンス制御命令Ｓ１３として「不定データ」が、それぞれ入力されており、且つカウント信号ＣＥはカウント中を示すものでないからである。以上の初期値の設定により、カウント信号ＣＥはカウント中を示すものになる。
【００４７】
次に、第２プログラムカウンタ制御部１３は、シーケンス制御命令Ｓ１１〜Ｓ１３の組み合わせ及びカウント信号ＣＥに基づいて、シーケンス制御命令Ｓ１２に含まれるジャンプ先のアドレスを示す信号Ｓ３３を選択する選択信号Ｌ２を出力する（図６参照）。セレクタ３４は、この選択信号Ｌ２に基づいて信号Ｓ３３を選択してプログラムカウンタ信号ＰＣ２として出力する（図７中の期間Ｔ１におけるプログラムカウンタ信号ＰＣ２）。ここで、図９に示す試験プログラムの２行目に記述されたシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」のジャンプ先はラベル「ＡＡ：」が記述された同じ２行目である。このシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」は、インストラクションメモリ１１の第１シーケンス制御命令記憶領域Ｒ１のアドレス１番地に記憶されているためジャンプ先のアドレスは「１」になる。よって、信号Ｓ３３で示されるアドレスは「１」であり、プログラムカウンタ信号ＰＣ２の値も「１」となる。尚、第２プログラムカウンタ制御部１３から出力されたプログラムカウンタ信号ＰＣ２は、レジスタ１５に一時的に記憶される。
【００４８】
次のクロック信号ＣＬＫ１が分周回路１７から出力されると、レジスタ１４，１５に入力されてプログラムカウンタ信号ＰＣ１１，ＰＣ１２がそれぞれ出力され（図７中の期間Ｔ２におけるプログラムカウンタ信号ＰＣ１１，ＰＣ１２）、多重化回路１６に入力される。また、基準クロック信号ＰＣ１２はインストラクションメモリ１１、第１プログラムカウンタ制御部１２、及び第２プログラムカウンタ制御部１３にそれぞれ入力される。プログラムカウンタ信号ＰＣ１２がインストラクションメモリ１１に入力されることにより、インストラクションメモリ１１のアドレス１番地に記憶されたシーケンス制御命令が読み出される。
【００４９】
具体的には、第１シーケンス制御命令記憶領域Ｒ１のアドレス１番地に記憶されているシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」、第２シーケンス制御命令記憶領域Ｒ２のアドレス１番地に記憶されているシーケンス制御命令「ＮＯＯＰ」、第３シーケンス制御命令記憶領域Ｒ３のアドレス１番地に記憶されている「ＬＯＯＰ ４ ＡＡ」がそれぞれ読み出され、シーケンス制御命令Ｓ１１〜Ｓ１３としてそれぞれ出力される（図７中の期間Ｔ２におけるシーケンス制御命令Ｓ１１〜Ｓ１３）。シーケンス制御命令Ｓ１１は、第１プログラムカウンタ制御部１２及び第２プログラムカウンタ制御部１３に入力され、シーケンス制御命令Ｓ１２，Ｓ１３は第２プログラムカウンタ制御部１３に入力される。
【００５０】
第１プログラムカウンタ制御部１２にプログラムカウンタ信号ＰＣ１２が入力されると、加算器２１により値がインクリメントされて値「２」となり、信号Ｓ２１としてセレクタ２３に出力される。また、第１プログラムカウンタ制御部１２にシーケンス制御命令Ｓ１１が入力されると、ジャンプ制御回路２２は、シーケンス制御命令Ｓ１１に含まれるジャンプ先のアドレスを示す信号Ｓ２２を選択する選択信号Ｌ１を出力する。これは、シーケンス制御命令Ｓ１１としてシーケンス制御命令「ＬＯＯＰ」が入力されており、且つカウント信号ＣＥがカウント中を示すものだからである（図４参照）。
【００５１】
セレクタ２３は、この選択信号Ｌ１に基づいて信号Ｓ２２を選択してプログラムカウンタ信号ＰＣ１として出力する（図７中の期間Ｔ２におけるプログラムカウンタ信号ＰＣ１）。尚、図７を参照すると、期間Ｔ２におけるプログラムカウンタ信号ＰＣ１の値が「１」であるが、これは、シーケンス制御命令Ｓ１１として入力されるシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」のジャンプ先のアドレスが「１」だからである。第１プログラムカウンタ制御部１２から出力されたプログラムカウンタ信号ＰＣ１は、レジスタ１４に一時的に記憶される。また、ジャンプ制御回路２２は、ループカウンタ１８にカウントダウンをさせる制御信号Ｃ１を出力する。これは、入力されたシーケンス制御命令Ｓ１１がシーケンス制御命令「ＬＯＯＰ」であってカウント信号ＣＥがカウント中を示すものだからである。
【００５２】
他方、第２プログラムカウンタ制御部１３にプログラムカウンタ信号ＰＣ１２が入力されると、加算器３２により値「２」が加算されて値「３」となり信号Ｓ３１としてセレクタ３４に出力される。また、第２プログラムカウンタ制御部１３にシーケンス制御命令Ｓ１１〜Ｓ１３が入力されると、ジャンプ制御回路３３は、シーケンス制御命令Ｓ１１〜Ｓ１３の組み合わせ及びカウント信号ＣＥに基づいて、シーケンス制御命令Ｓ１３に含まれるジャンプ先のアドレスを示す信号Ｓ３４を選択する選択信号Ｌ２を出力する（図６参照）。セレクタ３４は、この選択信号Ｌ２に基づいて信号Ｓ３４を選択してプログラムカウンタ信号ＰＣ２として出力する（図７中の期間Ｔ２におけるプログラムカウンタ信号ＰＣ２）。尚、図７を参照すると、期間Ｔ２におけるプログラムカウンタ信号ＰＣ２の値が「１」であるが、これは、シーケンス制御命令Ｓ１３として入力されるシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」のジャンプ先のアドレスが「１」だからである。第２プログラムカウンタ制御部１３から出力されたプログラムカウンタ信号ＰＣ２は、レジスタ１５に一時的に記憶される。
【００５３】
また、ジャンプ制御回路３３は、ループカウンタ１８にカウントダウンをさせる制御信号Ｃ２を出力する。これは、入力されたシーケンス制御命令Ｓ１１，Ｓ１３が共にシーケンス制御命令「ＬＯＯＰ」であってカウント信号ＣＥがカウント中を示すものだからである。これにより、ループカウンタ１８には制御信号Ｃ１，Ｃ２が合計２回入力されたことなり、ループカウンタ１８が２回カウントダウンすることによりそのカウント値は「２」になる。このため、ループカウンタ１８からはカウント終了を示すカウント信号ＣＥが第１プログラムカウンタ制御部１２及び第２プログラムカウンタ制御部１３に出力される。
【００５４】
更に次のクロック信号ＣＬＫ１が分周回路１７から出力されると、レジスタ１４，１５に入力されてプログラムカウンタ信号ＰＣ１１，ＰＣ１２がそれぞれ出力され（図７中の期間Ｔ３におけるプログラムカウンタ信号ＰＣ１１，ＰＣ１２）、多重化回路１６に入力される。また、基準クロック信号ＰＣ１２はインストラクションメモリ１１、第１プログラムカウンタ制御部１２、及び第２プログラムカウンタ制御部１３にそれぞれ入力される。
【００５５】
プログラムカウンタ信号ＰＣ１２がインストラクションメモリ１１に入力されることにより、インストラクションメモリ１１のアドレス１番地に記憶されたシーケンス制御命令が読み出される。具体的には、図７中の期間Ｔ２と同様に、第１シーケンス制御命令記憶領域Ｒ１のアドレス１番地に記憶されているシーケンス制御命令「ＬＯＯＰ ４ ＡＡ」、第２シーケンス制御命令記憶領域Ｒ２のアドレス１番地に記憶されているシーケンス制御命令「ＮＯＯＰ」、第３シーケンス制御命令記憶領域Ｒ３のアドレス１番地に記憶されている「ＬＯＯＰ ４ ＡＡ」がそれぞれ読み出され、シーケンス制御命令Ｓ１１〜Ｓ１３としてそれぞれ出力される（図７中の期間Ｔ３におけるシーケンス制御命令Ｓ１１〜Ｓ１３）。シーケンス制御命令Ｓ１１は、第１プログラムカウンタ制御部１２及び第２プログラムカウンタ制御部１３に入力され、シーケンス制御命令Ｓ１２，Ｓ１３は第２プログラムカウンタ制御部１３に入力される。
【００５６】
第１プログラムカウンタ制御部１２にプログラムカウンタ信号ＰＣ１２が入力されると、加算器２１により値がインクリメントされて値「２」となり、信号Ｓ２１としてセレクタ２３に出力される。また、第１プログラムカウンタ制御部１２にシーケンス制御命令Ｓ１１が入力されると、ジャンプ制御回路２２は、加算器２１から出力される信号Ｓ２１を選択する選択信号Ｌ１を出力する。これは、入力されたシーケンス制御命令Ｓ１１がシーケンス制御命令「ＬＯＯＰ」であってカウント信号ＣＥがカウント終了を示すものだからである（図４参照）。セレクタ２３は、この選択信号Ｌ１に基づいて信号Ｓ２１を選択してプログラムカウンタ信号ＰＣ１として出力する（図７中の期間Ｔ３におけるプログラムカウンタ信号ＰＣ１）。第１プログラムカウンタ制御部１２から出力されたプログラムカウンタ信号ＰＣ１は、レジスタ１４に一時的に記憶される。
【００５７】
他方、第２プログラムカウンタ制御部１３にプログラムカウンタ信号ＰＣ１２が入力されると、加算器３２により値「２」が加算されて値「３」となり信号Ｓ３１としてセレクタ３４に出力される。第２プログラムカウンタ制御部１３のジャンプ制御回路３３は、加算器３１から出力される信号Ｓ３１を選択する選択信号Ｌ２を出力する。これは、入力されたシーケンス制御命令Ｓ１１がシーケンス制御命令「ＬＯＯＰ」であり、シーケンス制御命令Ｓ１２がシーケンス制御命令「ＮＯＯＰ」であって、カウント信号ＣＥがカウント終了を示すものだからである（図６参照）。セレクタ３４は、この選択信号Ｌ２に基づいて信号Ｓ３１を選択してプログラムカウンタ信号ＰＣ２として出力する（図７中の期間Ｔ３におけるプログラムカウンタ信号ＰＣ２）。第２プログラムカウンタ制御部１３から出力されたプログラムカウンタ信号ＰＣ２は、レジスタ１５に一時的に記憶される。
【００５８】
また、次のクロック信号ＣＬＫ１が分周回路１７から出力されると、レジスタ１４，１５に入力されてプログラムカウンタ信号ＰＣ１１，ＰＣ１２がそれぞれ出力され（図７中の期間Ｔ４におけるプログラムカウンタ信号ＰＣ１１，ＰＣ１２）、多重化回路１６に入力される。また、基準クロック信号ＰＣ１２はインストラクションメモリ１１、第１プログラムカウンタ制御部１２、及び第２プログラムカウンタ制御部１３にそれぞれ入力される。
【００５９】
プログラムカウンタ信号ＰＣ１２がインストラクションメモリ１１に入力されることにより、インストラクションメモリ１１のアドレス３番地に記憶されたシーケンス制御命令が読み出される。具体的には、第１シーケンス制御命令記憶領域Ｒ１のアドレス３番地に記憶されているシーケンス制御命令「ＮＯＯＰ」、第２シーケンス制御命令記憶領域Ｒ２のアドレス３番地に記憶されているシーケンス制御命令「ＮＯＯＰ」、第３シーケンス制御命令記憶領域Ｒ３のアドレス３番地に記憶されている「不定データ」がそれぞれ読み出され、シーケンス制御命令Ｓ１１〜Ｓ１３としてそれぞれ出力される（図７中の期間Ｔ４におけるシーケンス制御命令Ｓ１１〜Ｓ１３）。シーケンス制御命令Ｓ１１は、第１プログラムカウンタ制御部１２及び第２プログラムカウンタ制御部１３に入力され、シーケンス制御命令Ｓ１２，Ｓ１３は第２プログラムカウンタ制御部１３に入力される。
【００６０】
第１プログラムカウンタ制御部１２にプログラムカウンタ信号ＰＣ１２が入力されると、加算器２１により値がインクリメントされて値「４」となり、信号Ｓ２１としてセレクタ２３に出力される。また、第１プログラムカウンタ制御部１２にシーケンス制御命令Ｓ１１が入力されると、ジャンプ制御回路２２は、加算器２１から出力される信号Ｓ２１を選択する選択信号Ｌ１を出力する（図４参照）。セレクタ２３は、この選択信号Ｌ１に基づいて信号Ｓ２１を選択してプログラムカウンタ信号ＰＣ１として出力する（図７中の期間Ｔ４におけるプログラムカウンタ信号ＰＣ１）。第１プログラムカウンタ制御部１２から出力されたプログラムカウンタ信号ＰＣ１は、レジスタ１４に一時的に記憶される。
【００６１】
他方、第２プログラムカウンタ制御部１３にプログラムカウンタ信号ＰＣ１２が入力されると、加算器３２により値「２」が加算されて値「５」となり信号Ｓ３１としてセレクタ３４に出力される。また、第２プログラムカウンタ制御部１３にシーケンス制御命令Ｓ１１〜Ｓ１３が入力されると、ジャンプ制御回路３３は、シーケンス制御命令Ｓ１１〜Ｓ１３の組み合わせ及びカウント信号ＣＥに基づいて、加算器３２から出力される信号Ｓ３１を選択する選択信号Ｌ２を出力する（図６参照）。セレクタ３４は、この選択信号Ｌ２に基づいて信号Ｓ３４を選択してプログラムカウンタ信号ＰＣ２として出力する（図７中の期間Ｔ４におけるプログラムカウンタ信号ＰＣ２）。第２プログラムカウンタ制御部１３から出力されたプログラムカウンタ信号ＰＣ２は、レジスタ１５に一時的に記憶される。
【００６２】
以下、以下同様の動作が順次繰り返し行われ、第１プログラムカウンタ制御部１２及び第２プログラムカウンタ制御部１３から順次出力されるプログラムカウンタ信号ＰＣ１，ＰＣ２は、レジスタ１４，１５にそれぞれ一時的に記憶された後、プログラムカウンタ信号ＰＣ１１，ＰＣ１２として順次多重化回路１６に入力される。そして、多重化回路１６において、プログラムカウンタ信号ＰＣ１１及びプログラムカウンタ信号ＰＣ１２が、この順で時間的に並ぶよう多重化されてプログラムカウンタ信号ＰＣとして出力される。以上の動作が繰り返されて、シーケンス制御回路１からは、図７に示す通り、「０，１，１，１，１，２，３，４，…」と値が変化するプログラムカウンタ信号ＰＣが基準クロックＣＬＫに同期して出力される。
【００６３】
以上説明した本実施形態のシーケンス制御回路１は、基準クロックを２分周した周期で第１プログラムカウンタ制御部１２及び第２プログラムカウンタ制御部１３を動作させてプログラムカウンタ信号ＰＣ１，ＰＣ２を生成し、このプログラムカウンタ信号ＰＣ１，ＰＣ２を多重化したプログラムカウンタ信号ＰＣを基準クロックに同期して出力している。このため、基準クロックＣＬＫをより高い周波数にすることができ、従来よりも高速にプログラムカウンタ信号ＰＣを出力することが可能である。
【００６４】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、２つのプログラムカウンタ制御部（第１プログラムカウンタ制御部１２及び第２プログラムカウンタ制御部１３）を備える構成であったが、プログラムカウンタ制御部の数は３つ以上にすることもできる。
【００６５】
また、図８に示すパターン発生装置１０２に設けられたシーケンス制御回路１１１に代えて上記実施形態で説明したシーケンス制御回路１を用いることで、より高速なパターン発生が可能なパターン発生装置を実現することができる。更に、このような本実施形態のシーケンス制御回路１を備えるパターン発生装置を、図８に示す半導体試験装置１００に設けることで、高速動作するＤＵＴの試験も可能となる。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態によるシーケンス制御回路の構成を示すブロック図である。
【図２】インストラクションメモリ１１に記憶されるシーケンス制御命令の一例を示す図である。
【図３】第１プログラムカウンタ制御部１２の構成を示すブロック図である。
【図４】第１プログラムカウンタ制御部１２に設けられるジャンプ制御回路２２の信号選択条件を示す図表である。
【図５】第２プログラムカウンタ制御部１３の構成を示すブロック図である。
【図６】第２プログラムカウンタ制御部１３に設けられるジャンプ制御回路３３の信号選択条件を示す図表である。
【図７】本発明の一実施形態によるシーケンス制御回路１の各部から出力される信号のタイミングチャートである。
【図８】半導体試験装置の概略構成を示すブロック図である。
【図９】ユーザによって作成される試験プログラムの一例を示す図である。
【図１０】半導体試験装置１００の各部から出力される信号のタイミングチャートである。
【図１１】シーケンス制御回路１１１の構成を示すブロック図である。
【図１２】シーケンス制御回路１１１の各部から出力される信号のタイミングチャートである。
【符号の説明】
【００６７】
１        シーケンス制御回路
１１      インストラクションメモリ
１２      第１プログラムカウンタ制御部
１３      第２プログラムカウンタ制御部
１６      多重化回路
１１２    インストラクションメモリ
１１３    パターン発生回路
２００    ＤＵＴ
Ｐ１      試験パターン
ＰＣ      プログラムカウンタ信号ＰＣ
ＰＣ１    プログラムカウンタ信号ＰＣ
ＰＣ２    プログラムカウンタ信号ＰＣ
Ｒ１      第１シーケンス制御命令記憶領域
Ｒ２      第２シーケンス制御命令記憶領域
Ｒ３      第３シーケンス制御命令記憶領域
【図１】
2008097507.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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