(57)【要約】【課題】リングゲート電極６、ゲート絶縁層１１、拡散層、キャリアポケット部１０を含む変調トランジスタに対して、クリア動作ではリングゲート電極６に高い電圧を与え、キャリアポケット部１０に蓄積された光発生キャリアを基板側に排出していた。この場合、リングゲート電極６に印加された電圧がチャネル領域で緩和されるため、クリア動作を行う場合に電界強度が低下する。そのため、より高い電圧を印加し得る高耐圧回路が必要となる。【解決手段】キャリアポケット部１０を直接ゲート絶縁層１１と接触させる。ゲート絶縁層１１とキャリアポケット部１０との間にチャネル領域を形成する構成と比べ同電圧で強い電界を得ることができるためクリア時にキャリアポケット部１０内に残留する残存キャリアをより低減することが可能となり、残存キャリアに起因する残像発生を抑制することができる。【選択図】図１
2008235420.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板の第１面に配置される第２導電型のＰＤウェル部と、
第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、
を含むフォトダイオードと、
第２導電型を有し、前記ＰＤウェル部と接続され、前記ＰＤウェル部と比べ浅い深さを有するＴＲウェル部と、
第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部の内側に位置する変調ウェル部と、
平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、
平面視にて、前記変調ウェル部の少なくとも一部と重なる位置にありゲート電極、又は前記ゲート電極と素子分離層とを含み、前記ソース部を囲うソース分離層と、
前記ゲート電極と前記基板の前記第１面との間に挟まれる位置に配置されるゲート絶縁層と、
平面視にて、前記ゲート電極を挟み前記ソース部と対向する領域の少なくとも一部に位置し、第２導電型を有するドレイン部と、
平面視にて前記ゲート電極の内側に、前記変調ウェル部よりも高い第１導電型の不純物濃度を有し、前記ゲート絶縁層に接するキャリアポケット部と、
を含む変調トランジスタと、
を含むことを特徴とする固体撮像素子。
【請求項２】
第１導電型の基板と、
前記基板の第１面に配置される第２導電型のＰＤウェル部と、
第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、
を含むフォトダイオードと、
第２導電型を有し、前記ＰＤウェル部と接続され、前記ＰＤウェル部と比べ浅い深さを有するＴＲウェル部と、
第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部の内側に位置する変調ウェル部と、
平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、
平面視にて、前記変調ウェル部の少なくとも一部と重なる位置にありゲート電極、又は前記ゲート電極と素子分離層とを含み、前記ソース部を囲うソース分離層と、
前記ゲート電極と前記基板の前記第１面との間に挟まれる位置に配置されるゲート絶縁層と、
平面視にて、前記ゲート電極を挟み前記ソース部と対向する領域の少なくとも一部に位置し、第２導電型を有するドレイン部と、
平面視にて前記ゲート電極の内側に、前記変調ウェル部よりも高い第１導電型の不純物濃度を有し、前記ゲート絶縁層に接するキャリアポケット部と、
を含む変調トランジスタと、
を含む固体撮像素子の駆動方法であって、
前記ゲート電極は、光発生キャリアの蓄積を行う期間では、前記ゲート絶縁層と接する前記基板の前記第１面に前記キャリアポケット部に蓄積されるキャリアと反対極性のキャリアを誘起するよう電圧が与えられていることを特徴とする固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及び固体撮像素子の駆動方法に関する。
【背景技術】
【０００２】
固体撮像素子を含む単位画素をマトリクス状に配置して得られる固体撮像装置は例えば携帯電話などに搭載されている。固体撮像素子の種類としては例えばＣＣＤ（キャリア結合素子）型の固体撮像素子と、ＭＯＳ型の固体撮像素子がある。
【０００３】
ＣＣＤ型の固体撮像素子を用いる場合には、画質に優れた画像信号の抽出を可能とする固体撮像装置が得られ、ＭＯＳ型の固体撮像素子を用いる場合には、消費電力が少なくプロセスコストが抑えられた固体撮像装置を得ることができる。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。例えば受光ダイオードと、受光ダイオードに蓄積された電荷を検出するトランジスタとを一体化させる閾値電圧変調方式のＭＯＳ型固体撮像素子が特許文献１に開示されている。
【０００４】
特許文献１に示されるように、受光ダイオード中には、例えばＰ型のフローティング領域が位置しており、光発生キャリアを蓄積する。そして、蓄積された光発生キャリアは電荷検出用トランジスタのチャネル領域の下（基板側）に位置するＰ型のフローティング領域内に位置する高濃度埋込層（以下キャリアポケット部と呼ぶ）に伝達される。光発生キャリアが当該キャリアポケット部に蓄積されることで当該キャリアポケット部に電位変動が発生する。電荷検出用トランジスタは、当該電位変動をゲート部に受けることで閾値が変調される。この閾値変動を検出することで光発生キャリアの量と相関のある電気信号を得ている。
【０００５】
【特許文献１】特開平１１−１９５７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載されている技術では、電荷検出用トランジスタは、チャネル領域を介してキャリアポケット部に蓄積された光発生キャリアに起因するキャリアポケットの電位変動を検出する。この場合、チャネル領域で電界緩和を受けることで光発生キャリアに対する出力電圧の変化量が小さくなり、ＳＮ比が低下するという課題がある。
また、キャリアポケット部に蓄積された光発生キャリアをゲート電極に電圧を印加して基板下側に吐き出すクリア動作では、ゲート電極に印加された電圧がチャネル領域で緩和されるため、クリア動作を行う場合に電界強度が低下する。そのため、より高い電圧を印加し得る高耐圧回路を配置する必要が生じ、プロセス／デバイス設計が複雑になるという課題がある。そこで、本発明は、高いＳＮ比を実現し、かつ低電圧でクリア動作を可能とする固体撮像素子及び固体撮像素子の駆動方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本出願では、「上」とは基板の第１面を介して、当該基板を構成する物体から離れて行く方向と定義する。そして「下」とは「上」と反対方向を指すものと定義する。
【０００８】
上記課題を解決するために、本発明に係る固体撮像素子は、第１導電型の基板と、前記基板の第１面に配置される第２導電型のＰＤウェル部と、第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、を含むフォトダイオードと、第２導電型を有し、前記ＰＤウェル部と接続され、前記ＰＤウェル部と比べ浅い深さを有するＴＲウェル部と、第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部の内側に位置する変調ウェル部と、平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、平面視にて、前記変調ウェル部の少なくとも一部と重なる位置にありゲート電極、又は前記ゲート電極と素子分離層とを含み、前記ソース部を囲うソース分離層と、前記ゲート電極と前記基板の前記第１面との間に挟まれる位置に配置されるゲート絶縁層と、平面視にて、前記ゲート電極を挟み前記ソース部と対向する領域の少なくとも一部に位置し、第２導電型を有するドレイン部と、平面視にて前記ゲート電極の内側に、前記変調ウェル部よりも高い第１導電型の不純物濃度を有し、前記ゲート絶縁層に接するキャリアポケット部と、を含む変調トランジスタと、を含むことを特徴とする。
【０００９】
この構成によれば、キャリアポケット部は直接ゲート絶縁層と接触している。光の照射により発生する光発生キャリアは、直接ゲート絶縁層と接触しているキャリアポケットに蓄積される。そのため光発生キャリアのキャリアポケットへの蓄積により発生する電位変動は、緩和することなく変調トランジスタに伝達される。そのためゲート絶縁層とキャリアポケット部との間にチャネル領域を形成する構成と比べより高いＳＮ比を得ることができる。
【００１０】
また、キャリアポケット部は直接ゲート絶縁層と接触している。そのためゲート絶縁層とキャリアポケット部との間にチャネル領域を形成する構成と比べ、クリアを行う場合に同電圧を用いた場合により強い電界を得ることができる。そのため、クリア動作を行う場合にキャリアポケット部内に残留するキャリアの残量をより低減することが可能となり、残留するキャリアにより発生する残像を抑制することができる。
【００１１】
また、本発明に係る固体撮像素子の駆動方法は、第１導電型の基板と、前記基板の第１面に配置される第２導電型のＰＤウェル部と、第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、を含むフォトダイオードと、第２導電型を有し、前記ＰＤウェル部と接続され、前記ＰＤウェル部と比べ浅い深さを有するＴＲウェル部と、第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部の内側に位置する変調ウェル部と、平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、平面視にて、前記変調ウェル部の少なくとも一部と重なる位置にありゲート電極、又は前記ゲート電極と素子分離層とを含み、前記ソース部を囲うソース分離層と、前記ゲート電極と前記基板の前記第１面との間に挟まれる位置に配置されるゲート絶縁層と、平面視にて、前記ゲート電極を挟み前記ソース部と対向する領域の少なくとも一部に位置し、第２導電型を有するドレイン部と、平面視にて前記ゲート電極の内側に、前記変調ウェル部よりも高い第１導電型の不純物濃度を有し、前記ゲート絶縁層に接するキャリアポケット部と、を含む変調トランジスタと、を含む固体撮像素子の駆動方法であって、前記ゲート電極は、光発生キャリアの蓄積を行う期間では、前記ゲート絶縁層と接する前記基板の前記第１面に前記キャリアポケット部に蓄積されるキャリアと反対極性のキャリアを誘起するよう電圧が与えられていることを特徴とする。
【００１２】
この駆動方法によれば、キャリアポケット部とゲート絶縁層との間には反対極性のキャリアによる反転層が形成される。この反転層により、ゲート絶縁層と基板との界面に位置する界面準位を埋めることができ、蓄積期間内での、当該界面準位からのキャリア発生を抑制することができ、この駆動方法を用いない場合と比べ高いＳＮ比を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態について詳細に説明する。説明手順として、まずリングゲート電極構造を有する（ソース分離層をゲート電極のみで構成する）ＶＭＩＳ型固体撮像素子について説明する。次に、基板変調ＭＯＳ型（ソース分離層をゲート電極と素子分離層を用いて構成する）固体撮像素子について説明する。
【００１４】
＜ＶＭＩＳ型固体撮像素子＞
以下に、ＶＭＩＳ型固体撮像素子について説明を行う。図１（ａ）はＶＭＩＳ型固体撮像素子１２０の模式平面図である。図１（ｂ）は、図１（ａ）をＡ−Ａ’線で切断したＶＭＩＳ型固体撮像素子１２０の模式断面図である。なお、図１（ｂ）に描かれているＢ−Ｂ’線は後述するポテンシャル分布を説明するためのものである。
【００１５】
図１（ａ），（ｂ）に示すように、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルＭＯＳトランジスタを用いることができる。また、極性を入れ替えることでＰチャネルＭＯＳトランジスタを用いる構成に対して対応可能である。
【００１６】
光電変換素子であるフォトダイオードＰＤ領域では、基板１の表面に開口領域２が配置され、基板１表面の比較的浅い位置には、光電変換素子によって発生した光発生キャリアを収集する収集ウェル部４が配置されている。収集ウェル部４の表面には、Ｎ型の拡散層がピニング層３２として配置されている。ピニング層３２の存在により、フォトダイオードＰＤの表面に位置するトラップ準位からの雑音キャリア発生を抑制することができる。
【００１７】
変調ウェル部５は収集ウェル部４と隣接して配置されている。そして収集ウェル部４に蓄えられたキャリアは、変調トランジスタＴＭ領域に位置する変調ウェル部５に転送される。変調ウェル部５上には、ゲート絶縁層１１を介して基板１の表面にリング状のゲート電極であるリングゲート電極６が配置されている。そして、各々のＶＭＩＳ型固体撮像素子１２０はＮ型の素子分離領域１１５により分離されている。
【００１８】
平面視にてリングゲート電極６に囲まれる領域には、高濃度Ｎ型領域であるソース部７が配置されている。この場合には、リングゲート電極６がソース分離層９を構成する。そして平面視にてリングゲート電極６の少なくとも一部を囲うようにＮ型のドレイン部８が配置されている。ドレイン部８の所定位置には、高濃度Ｎ型の導電型を有するドレインコンタクト領域１２が配置される。
【００１９】
変調ウェル部５は変調トランジスタＴＭの閾値電圧を制御するものである。変調ウェル部５内には、リングゲート電極６の下方にＰ型の、変調ウェル部５よりも高濃度な領域を構成するキャリアポケット部１０がゲート絶縁層１１と直接触れるよう配置されている。変調トランジスタＴＭは、変調ウェル部５、キャリアポケット部１０、リングゲート電極６、ソース部７及びドレイン部８を含む。変調トランジスタＴＭの閾値電圧はキャリアポケット部１０に蓄積された光発生キャリアの量に応じて変化する。キャリアポケット部１０を平面視にて包む位置にあり、ゲート絶縁層１１と変調ウェル部５との間には、Ｎ型拡散層２７が配置される。Ｎ型拡散層２７は同時に、ピニング層３２としての機能も果たしている。ここで、Ｎ型拡散層２７は省略可能である。
【００２０】
ドレイン部８及びピニング層３２がドレイン電圧の印加によって正の電圧にバイアスされることによって、フォトダイオードＰＤの開口領域２下方においては、ピニング層３２と収集ウェル部４との境界面から空乏層が収集ウェル部４の全体に広がってＰＤウェル部２１に達する。一方、基板１内でＰＤウェル部２１を包む領域と、ＰＤウェル部２１との境界面から空乏層がＰＤウェル部２１全体に広がって、収集ウェル部４に達する。空乏層では、開口領域２を介して入射した光による光発生キャリアが生じる。そして、光発生キャリアは収集ウェル部４に収集される。収集ウェル部４に収集された光発生キャリアは、変調ウェル部５に転送されてキャリアポケット部１０に保持される。これにより、変調トランジスタＴＭのソース電圧は、変調ウェル部５に転送された光発生キャリアの量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００２１】
基板１の比較的深い位置には、ＰＤウェル部２１が配置されている。ＰＤウェル部２１内には、Ｐ型の収集ウェル部４が配置されている。ＰＤウェル部２１は基板１の比較的深い位置まで配置されており、基板１中での侵入深さが大きい長い波長（例えば赤色）の光を光電変換可能にしている。
【００２２】
一方、変調トランジスタＴＭ領域には、変調ウェル部５より深い位置にＴＲウェル部５０を介してＰ型埋込層２３が配置されている。Ｐ型埋込層２３によってＴＲウェル部５０が占める深さは基板１の比較的浅い位置に制限される。ＴＲウェル部５０は比較的浅い位置に形成されるため、リングゲート電極６に電圧を与えた場合に変調ウェル部５内の電界強度を大きくすることができ、リングゲート電極６に電圧を印加することでキャリアポケット部１０を含む変調ウェル部５内に蓄積された光発生キャリアを、基板１の、ＴＲウェル部５０を包む領域中に放出することを可能としている。この場合にはキャリアポケット部１０に対して、ゲート絶縁層１１から直接電圧の供給を受けるため、変調ウェル部５と比べポテンシャルが低いキャリアポケット部１０内部に残留電荷を残す事無くクリア動作ができる。また、クリア動作に用いる電圧に余裕がある場合には、クリア動作に用いる電圧を低減することで、より低消費電力でＶＭＩＳ型固体撮像素子１２０を駆動することが可能となる。
【００２３】
＜基板変調ＭＯＳ型固体撮像素子＞
以下に、基板変調ＭＯＳ型固体撮像素子について説明を行う。図２（ａ）は基板変調ＭＯＳ型固体撮像素子１２０ｂの模式平面図である。図２（ｂ）は、図２（ａ）をＡ−Ａ’線で切断した基板変調ＭＯＳ型固体撮像素子１２０ｂの模式断面図である。変調トランジスタＴＭとしては、例えば、ＮチャネルＭＯＳトランジスタを用いることができる。ここでは図２（ａ）及び図２（ｂ）を参照してソース部７がゲート電極６ｂ及び素子分離層５２で囲われている場合の構造について説明する。また、この例では、不純物の極性を入れ替えることでＰチャネルＭＯＳトランジスタを用いる構成に対応可能である。
【００２４】
図２（ａ），（ｂ）に示すように、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルＭＯＳトランジスタが用いられる。
【００２５】
光電変換素子であるフォトダイオードＰＤ領域では、基板１の表面に開口領域２が配置され、基板１表面の比較的浅い位置には、光電変換素子によって発生した光発生キャリアを収集する収集ウェル部４が配置されている。収集ウェル部４の表面には、Ｎ型の拡散層がピニング層３２として配置されている。ピニング層３２の存在により、フォトダイオードＰＤの表面に位置するトラップ準位からの雑音キャリア発生を抑制することができる。
【００２６】
変調ウェル部５は収集ウェル部４と隣接して配置されている。そして収集ウェル部４に蓄えられた光発生キャリアは、変調トランジスタＴＭ領域に位置する変調ウェル部５に転送される。
【００２７】
変調ウェル部５上には、基板１の表面側にゲート絶縁層１１を介してゲート電極６ｂが配置されており、ゲート電極６ｂとＬＯＣＯＳによる素子分離層５２とに囲われた領域には、高濃度Ｎ型領域であるソース部７が配置されている。この場合には、ゲート電極６ｂと素子分離層５２と、によりソース分離層９を構成している。ここで素子分離層５２はＬＯＣＯＳに限定されることなく例えばＳＴＩ構造を有していても良い。そして、各々の基板変調ＭＯＳ型固体撮像素子１２０ｂはＮ型の素子分離領域１１５により分離されている。
【００２８】
平面視において、ゲート電極６ｂを介してソース部７と対向する位置にはＮ型のドレイン部８が配置されている。ドレイン部８の所定位置には、高濃度Ｎ型の導電型を有するドレインコンタクト領域１２が配置される。
【００２９】
変調ウェル部５は変調トランジスタＴＭの閾値電圧を制御するものである。変調ウェル部５内には、ゲート電極６ｂの下方にＰ型の高濃度領域を構成するキャリアポケット部１０がゲート絶縁層１１と直接触れるよう配置されている。変調トランジスタＴＭは、変調ウェル部５、キャリアポケット部１０、素子分離層５２、ゲート電極６ｂ、ソース部７及びドレイン部８によって構成される。そしてキャリアポケット部１０に蓄積された光発生キャリアに応じてチャネルの閾値電圧が変化する。
【００３０】
ドレイン部８及びピニング層３２がドレイン電圧の印加によって正の電圧にバイアスされることによって、フォトダイオードＰＤの開口領域２下方においては、ピニング層３２と収集ウェル部４との境界面から空乏層が収集ウェル部４の全体に広がってＰＤウェル部２１に達する。
一方、基板１内で、ＰＤウェル部２１を包む領域とＰＤウェル部２１との境界面から空乏層がＰＤウェル部２１全体に広がって、収集ウェル部４に達する。そして空乏層において、開口領域２を介して入射した光による光発生キャリアが生じる。
そして、光発生キャリアは収集ウェル部４に収集される。収集ウェル部４に収集された光発生キャリアは、変調ウェル部５に転送されてキャリアポケット部１０に保持される。
これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット部１０に転送された光発生キャリアの量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００３１】
基板１の比較的深い位置には、ＰＤウェル部２１が配置されている。ＰＤウェル部２１上には、Ｐ型の収集ウェル部４が配置されている。収集ウェル部４上の基板表面側には、Ｎ型の拡散層を含むピニング層３２が配置されている。ＰＤウェル部２１は基板１の比較的深い位置まで配置されており、長い波長（例えば赤色）の光を光電変換可能にしている。
【００３２】
一方、変調トランジスタＴＭ領域には、変調ウェル部５より下側にＴＲウェル部５０を介してＰ型埋込層２３が配置されている。Ｐ型埋込層２３によってＴＲウェル部５０は基板１の比較的浅い位置までに制限される。
ＴＲウェル部５０は比較的浅い位置に形成されるため、ゲート電極６ｂに電圧を与えた場合に変調ウェル部５内の電界強度を大きくすることができ、ゲート電極６ｂに電圧を印加することで変調ウェル部５内に蓄積された光発生キャリアを、基板１内の、ＴＲウェル部５０を包む領域中に放出することを可能としている。
【００３３】
また、ここでは、キャリアポケット部１０は直接ゲート絶縁層１１に触れているため、クリア動作を行う場合に、変調ウェル部５内でもポテンシャルの低下が大きいキャリアポケット部１０に、ゲート絶縁層１１から直接電圧の供給を受けるため、キャリアポケット部１０内部に残留する電荷量を抑えてクリア動作を行うことができる。
また、クリア動作に用いる電圧に余裕がある場合には、クリア動作に用いる電圧を低減することで、より低消費電力で基板変調型ＭＯＳ型固体撮像素子を駆動することが可能となる。クリア動作を行う場合に、キャリアポケット部１０に対して、ゲート絶縁層１１から直接電圧の供給を受けるため、変調ウェル部５と比べポテンシャルが低いキャリアポケット部１０内部に残留電荷を残す事無くクリア動作ができる。
【００３４】
＜ＶＭＩＳ型固体撮像素子の駆動方法＞
次に、図３及び図５を用いてＶＭＩＳ型固体撮像素子１２０のＳＮ比を改善する駆動方法について説明する。この駆動方法は基板変調ＭＯＳ型固体撮像素子１２０ｂに対しても素子の交換のみでそのままの対応関係を保って用いることができる。図３は、図１（ｂ）に示されるＶＭＩＳ型固体撮像素子１２０に電圧を印加し、反転層１４を形成する場合の模式断面図である。ここで、ＶＭＩＳ型固体撮像素子１２０、基板変調ＭＯＳ型固体撮像素子１２０ｂにＰＭＯＳを用いる場合には、印加電圧の極性を変えることで対応することができる。
【００３５】
まず、図３を用いて蓄積動作について説明する。キャリアポケット部１０は直接ゲート絶縁層１１と接しているため、キャリアポケット部１０とゲート絶縁層１１との界面に位置する界面準位の影響により光発生キャリアが発生し、キャリアポケット部１０に侵入するおそれがある。
そのため、キャリアポケット部１０とゲート絶縁層１１との界面をピニングするために、蓄積期間中でのリングゲート電極６にクリア電圧未満の電圧として、例えば２〜４Ｖ程度の電圧を印加する。図５は、図３に示されるＢ−Ｂ’線に沿っての、蓄積動作を行う場合のポテンシャル分布の変化を示すポテンシャル分布図である。実線は反転層１４を形成しない場合のポテンシャル分布を示し、破線は反転層１４を形成する場合のポテンシャル分布を示すポテンシャル分布図である。
【００３６】
この場合、図５に示すように、ゲート絶縁層１１（図３参照）とキャリアポケット部１０との間に反転層１４（破線）が形成される。キャリアポケット部１０とゲート絶縁層１１との界面に位置する界面準位をこの反転層１４により埋めることで、界面準位を不活性化し、雑音キャリアの発生を抑制することができる。ここで、蓄積期間と信号処理期間とを比較すると、蓄積期間は信号処理期間と比べ２桁程度長い。そのため、蓄積期間での雑音キャリア発生を抑制することで雑音の発生を実用上十分に抑えることができる。
【００３７】
次に、クリア動作について説明する。図４は、クリア動作の前、及びクリア動作を行っている状態でのポテンシャル分布図である。実線Ａは図１（ｂ）のＢ−Ｂ’線に沿った（キャリアポケット部１０とゲート絶縁層１１とが直接接する構造を用いた場合。）構造でのポテンシャル分布を示し、実線Ｂはクリア動作を行う電位条件を与えた場合でのポテンシャル分布を示す。
【００３８】
破線ａは図６に示す、従来のＮ型拡散層２７をキャリアポケット部１０とゲート絶縁層１１との間に挟む構造でのＢ−Ｂ’線に沿ったポテンシャル分布を示し、破線ｂはクリア動作を行う電位条件を与えた場合でのポテンシャル分布を示す。
【００３９】
クリア動作を行わない場合には、実線Ａに示されるように、キャリアポケット部１０に光発生キャリアが蓄積されるよう、ポテンシャルの井戸が形成されている。なお、キャリアポケット部１０とゲート絶縁層１１（図１（ｂ）参照）との境界での雑音の発生を抑制する場合には、上記した蓄積期間中で反転層１４（図５参照）を形成し界面準位を不活性化する電位条件を用いても良い。
また、破線ａに示されるように、Ｎ型拡散層２７をキャリアポケット部１０とゲート絶縁層１１との間に挟む構造を用いた場合においてもキャリアポケット部１０に光発生キャリアが蓄積されるよう、ポテンシャルの井戸が形成されている。
【００４０】
クリア動作を行う電位条件を与えた場合には、実線Ｂに示されるように、キャリアポケット部１０とゲート絶縁層１１とが直接接する構造を用いた場合には、ポテンシャルの井戸は解消され、キャリアポケット部１０に蓄積された光発生キャリアは全て排出される。
一方、同条件で従来のＮ型拡散層２７をキャリアポケット部１０とゲート絶縁層１１との間に挟む構造を用いた場合には、破線ｂに示されるようにポテンシャルの井戸が残留する場合がある。この場合、ポテンシャルの井戸には、光発生キャリアが残留する。この光発生キャリアはクリア動作を終えた状態でも残留する。そのため、クリア動作以前の履歴が残り、残像として検出されてしまう。
キャリアポケット部１０とゲート絶縁層１１とが直接接する構造を用いることで、このような残像の発生を抑制した高品位な画像を取り込むことが可能となる。
【００４１】
次に、光発生キャリア量の検出を行うシグナル変調動作について説明する。この場合には、図１（ａ），（ｂ）に示す構造にドレイン部８とリングゲート電極６に例えば２〜４Ｖ程度の電圧を印加し、ソースフォロアを形成して閾値電圧の変化を抽出してソース部７の電圧を検出する。この場合、蓄積された光発生キャリアに起因する電位の変化は緩和される事無くリングゲート電極６に印加されるため、より感度の高い変調動作を行わせることができる。
【図面の簡単な説明】
【００４２】
【図１】（ａ）はＶＭＩＳ型固体撮像素子の模式平面図、（ｂ）は（ａ）のＡ−Ａ’線で切断したＶＭＩＳ型固体撮像素子の模式断面図。
【図２】（ａ）は基板変調ＭＯＳ型固体撮像素子の模式平面図、（ｂ）は（ａ）のＡ−Ａ’線で切断した基板変調ＭＯＳ型固体撮像素子の模式断面図。
【図３】図１（ｂ）に示されるＶＭＩＳ型固体撮像素子に電圧を印加し、反転層が形成される場合の模式断面図。
【図４】図１（ｂ）及び図６に示されるＢ−Ｂ’線に沿っての、クリア動作を行う場合のポテンシャル分布の変化を示すポテンシャル分布図。
【図５】図３に示されるＢ−Ｂ’線に沿っての、反転層を形成する場合のポテンシャル分布図。
【図６】従来のＮ型拡散層を含むＶＭＩＳ型固体撮像素子の模式平面図。
【符号の説明】
【００４３】
１…基板、２…開口領域、４…収集ウェル部、５…変調ウェル部、６…リングゲート電極、６ｂ…ゲート電極、７…ソース部、８…ドレイン部、９…ソース分離層、１０…キャリアポケット部、１１…ゲート絶縁層、１２…ドレインコンタクト領域、１４…反転層、２１…ＰＤウェル部、２３…Ｐ型埋込層、２７…Ｎ型拡散層、３２…ピニング層、５０…ＴＲウェル部、５２…素子分離層、１１５…素子分離領域、１２０…ＶＭＩＳ型固体撮像素子、１２０ｂ…基板変調ＭＯＳ型固体撮像素子、ＰＤ…フォトダイオード、ＴＭ…変調トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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