(57)【要約】【課題】半導体装置のインライン欠陥検査工程において、物理解析時に短時間で故障箇所の位置を確認することのできる技術を提供する。【解決手段】テストパターンの基幹配線部、配線中央部および配線端部にそれぞれ基幹配線部セパレータ１、配線中央部セパレータ２および配線端部セパレータ３を配置し、テストパターンに搭載したこれら各種セパレータ１，２および３を、欠陥観察の際に欠陥の座標位置を確認する指標とする。例えば配線中央部セパレータ２は、セパレータ長Ｌの長さ分だけ第２配線層４を表面に露出させて、配線パターンとして観察される構造とし、その他の配線中央部は第１配線層５を経由して基幹配線部から配線端部へと電気的に接続することにより、配線パターンとして観察されない構造とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置の製造過程で発生する欠陥をテストパターンにより検査する工程を有する半導体装置の製造方法であって、
半導体基板の主面上に、下位配線と、前記下位配線に接続する第１プラグと、前記第１プラグに接続する上位配線と、前記上位配線に接続する第２プラグとが繰り返されるチェーン構造パターンが複数配列されたテストパターンが形成され、前記テストパターンの配線中央部に前記上位配線と同層の配線により形成されるセパレータが一定の間隔で配置され、前記配線中央部の前記セパレータが形成されていない領域の両端部が、前記下位配線と同層の配線を経由して電気的に接続されており、
前記欠陥の位置の確認に前記セパレータを指標として用いることを特徴とする半導体装置の製造方法。
【請求項２】
半導体装置の製造過程で発生する欠陥をテストパターンにより検査する工程を有する半導体装置の製造方法であって、
半導体基板の主面上に、下位配線と、前記下位配線に接続する第１プラグと、前記第１プラグに接続する上位配線と、前記上位配線に接続する第２プラグとが繰り返されるチェーン構造パターンが複数配列されたテストパターンが形成され、前記チェーン構造パターンの前記第１プラグ、前記第２プラグまたは前記下位配線の一部を削除することにより、作り込み電位コントラスト欠陥が形成されており、
インライン欠陥検査装置を用いて前記作り込み電位コントラスト欠陥の検出率を測定し、前記作り込み電位コントラスト欠陥の検出率から前記インライン欠陥検査装置の装置状態を把握し、前記インライン欠陥検査装置の検査条件を調整することを特徴とする半導体装置の製造方法。
【請求項３】
半導体装置の製造過程で発生する欠陥をテストパターンにより検査する工程を有する半導体装置の製造方法であって、
半導体基板の主面上に、下位配線と、前記下位配線に接続する第１プラグと、前記第１プラグに接続する上位配線と、前記上位配線に接続する第２プラグとが繰り返されるチェーン構造パターンが複数配列されたテストパターンが形成され、前記テストパターンの配線中央部に前記上位配線と同層の配線により形成されるセパレータが一定の間隔で配置され、前記配線中央部の前記セパレータが形成されていない領域の両端部が、前記下位配線と同層の配線を経由して電気的に接続されており、
さらに前記配線中央部以外の領域の前記チェーン構造パターンの前記第１プラグ、前記第２プラグまたは前記下位配線の一部を削除することにより、前記配線中央部以外の領域に作り込み電位コントラスト欠陥が形成されており、
インライン欠陥検査装置を用いて前記作り込み電位コントラスト欠陥の検出率を測定し、前記作り込み電位コントラスト欠陥の検出率から前記インライン欠陥検査装置の装置状態を把握し、前記インライン欠陥検査装置の検査条件を調整した後、前記セパレータを指標として前記欠陥の位置を確認することを特徴とする半導体装置の製造方法。
【請求項４】
請求項２または３記載の半導体装置の製造方法において、前記インライン欠陥検査装置は電子線式検査装置であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、前記セパレータを指標として前記欠陥の位置を確認した後、前記欠陥の近傍にフィデュシャルマークを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造過程で発生するインライン欠陥等の電気的故障を診断する検査工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば配線不良検出用半導体ウェーハ上の一面に、半導体基板との容量が大きい配線と半導体基板との容量が小さい配線とからなる配線不良検出回路を形成し、これら配線を横切るように電子線を走査し、これら配線から発生する二次電子量を測定することにより、両配線の短絡箇所を検出する技術が特開平１１−３３０１８１号公報（特許文献１）に記載されている。
【０００３】
また、蛇行する配線抵抗不良検知用パターンと、該配線抵抗不良検知用パターンの間隙に配置し、かつ電気的に絶縁したスルーホール導通不良検知用パターンとを有する電気回路製造プロセスの試験パターンを、半導体製品を製造する半導体基板内の一部分の領域に設ける方法が特開２００２−２６１００号公報（特許文献２）に記載されている。
【０００４】
また、第１導電タイプの基板、基板上の誘電層、複数個のコンタクト手段および２個の探針パッドを含み、コンタクト手段が第２導電タイプの第１ドープ層に電気的に接続するコンタクトチェーンの構造が提供されており、基板が第１ドープ層に接続されていないとき、探針パッドの測定により総コンタクト抵抗を測定する方法が特許第３６５４４３４号公報（特許文献３）に記載されている。
【０００５】
また、第１のグループの試験構造に関連する第１のフィールドであって、第１のグループの試験構造の一部が含まれる第１のフィールドに移動する工程と、第１のフィールドを走査して第１のグループの試験構造内に欠陥が存在するか否かを決定する工程と、第１のグループの試験構造内に欠陥があると決定された場合、複数の領域への移動を繰り返しつつ複数の領域を走査して第１のグループの試験構造内における特定の位置を決定する工程とを備えるサンプル検査方法が特表２００４−５０１５０５号公報（特許文献４）に記載されている。
【特許文献１】特開平１１−３３０１８１号公報（段落［００１７］〜［００２１］、図２）
【特許文献２】特開２００２−２６１００号公報（段落［００１８］、図１）
【特許文献３】特許第３６５４４３４号公報（段落［００１８］〜［００２１］、図３、図４）
【特許文献４】特表２００４−５０１５０５号公報（段落［００４８］〜［００５７］、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
テストパターン設計およびそれを用いた欠陥検査では、欠陥検査で使用する各種装置、例えば走査型電子顕微鏡、集束イオンビーム装置、プローブ測定装置または透過型電子顕微鏡等で実施される欠陥位置の把握、具体的には、欠陥位置を確認するためのパターン数を数える作業に多大な時間を費やしている。例えばパターン群の端から物理解析を行なう欠陥の位置までパターン数を数えることにより、欠陥位置の確認を行なっている。そのため、パターン数を数え間違えると、近傍に存在する別の欠陥、あるいは欠陥ではない正常な箇所を物理解析してしまい、所望の欠陥発生要因の究明ができないという問題が生じている。
【０００７】
また、物理解析において、例えば走査型電子顕微鏡で欠陥の画像を撮像する場合は、対象の欠陥を間違えないための方策として、欠陥付近の特徴的なパターンが確認できるまで非常に低倍率で観察を行ない、特徴的なパターンと欠陥とを同一視野内に入れて撮像すると同時に、欠陥の拡大画像も撮像している。しかし、この方策を採用すると、パターン数を数えることに加えて、欠陥画像の撮像および欠陥位置を示す資料の作成などの作業が必要となり、さらに不良解析に要する時間が増加してしまう。
【０００８】
また、電位コントラスト欠陥と呼ばれる電気的欠陥の物理解析においては、解析装置の観察条件または観察倍率によって画像コントラストが低下し、そのため、欠陥そのものが消滅して欠陥の位置が特定できずに物理解析が不能になってしまう、または特定できても著しくパターン数を数えるのに時間を費やしてしまうなどの問題がある。
【０００９】
本発明の目的は、半導体装置のインライン欠陥検査工程において、物理解析時に短時間で故障箇所の位置を確認することのできる技術を提供することにある。
【００１０】
また、本発明の他の目的は、半導体装置のインライン欠陥検査工程において、電位コントラスト欠陥を高感度で検出または観察することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
１．本願発明による半導体装置の製造方法は、半導体装置の製造過程で発生する欠陥をテストパターンにより検査する工程を有し、半導体基板の主面上に、下位配線と、下位配線に接続する第１プラグと、第１プラグに接続する上位配線と、上位配線に接続する第２プラグとが繰り返されるチェーン構造パターンが複数配列されたテストパターンが形成され、テストパターンの配線中央部に上位配線と同層の配線により形成されるセパレータが一定の間隔で配置され、配線中央部のセパレータが形成されていない領域の両端部が、下位配線と同層の配線を経由して電気的に接続されており、欠陥の位置の確認にセパレータを指標として用いる。
【００１４】
２．本願発明による半導体装置の製造方法は、前記１．記載の半導体装置の製造方法において、セパレータが形成されていない領域に、上位配線と同層の配線を用いてダミーパターンが形成されている。
【００１５】
３．本願発明による半導体装置の製造方法は、前記１．記載の半導体装置の製造方法において、セパレータはインライン欠陥検査装置の検査比較間隔に合わせて配置されている。
【００１６】
４．本願発明による半導体装置の製造方法は、半導体装置の製造過程で発生する欠陥をテストパターンにより検査する工程を有し、半導体基板の主面上に、下位配線と、下位配線に接続する第１プラグと、第１プラグに接続する上位配線と、上位配線に接続する第２プラグとが繰り返されるチェーン構造パターンが複数配列されたテストパターンが形成され、チェーン構造パターンの第１プラグ、第２プラグまたは下位配線の一部を削除することにより、作り込み電位コントラスト欠陥が形成されており、インライン欠陥検査装置を用いて作り込み電位コントラスト欠陥の検出率を測定し、作り込み電位コントラスト欠陥の検出率からインライン欠陥検査装置の装置状態を把握し、インライン欠陥検査装置の検査条件を調整する。
【００１７】
５．本願発明による半導体装置の製造方法は、前記４．記載の半導体装置の製造方法において、インライン欠陥検査装置は電子線式検査装置である。
【００１８】
６．本願発明による半導体装置の製造方法は、前記５．記載の半導体装置の製造方法において、電子線式検査装置の検査条件は、照射エネルギー、電子線電流および帯電制御電圧である。
【００１９】
７．本願発明による半導体装置の製造方法は、半導体装置の製造過程で発生する欠陥をテストパターンにより検査する工程を有し、半導体基板の主面上に、下位配線と、下位配線に接続する第１プラグと、第１プラグに接続する上位配線と、上位配線に接続する第２プラグとが繰り返されるチェーン構造パターンが複数配列されたテストパターンが形成され、テストパターンの配線中央部に上位配線と同層の配線により形成されるセパレータが一定の間隔で配置され、配線中央部のセパレータが形成されていない領域の両端部が、下位配線と同層の配線を経由して電気的に接続されており、さらに配線中央部以外の領域のチェーン構造パターンの第１プラグ、第２プラグまたは下位配線の一部を削除することにより、配線中央部以外の領域に作り込み電位コントラスト欠陥が形成されており、インライン欠陥検査装置を用いて作り込み電位コントラスト欠陥の検出率を測定し、作り込み電位コントラスト欠陥の検出率からインライン欠陥検査装置の装置状態を把握し、インライン欠陥検査装置の検査条件を調整した後、セパレータを指標として欠陥の位置を確認する。
【００２０】
８．本願発明による半導体装置の製造方法は、前記７．記載の半導体装置の製造方法において、インライン欠陥検査装置は電子線式検査装置である。
【００２１】
９．本願発明による半導体装置の製造方法は、前記８．記載の半導体装置の製造方法において、電子線式検査装置の検査条件は、照射エネルギー、電子線電流および帯電制御電圧である。
【００２２】
１０．本願発明による半導体装置の製造方法は、前記７．記載の半導体装置の製造方法において、セパレータを用いて欠陥の位置を確認した後、欠陥の近傍にフィデュシャルマークを形成する。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
半導体装置のインライン欠陥検査工程において、物理解析時に短時間で故障箇所の位置を確認することができる。また、半導体装置のインライン欠陥検査工程において、電位コントラスト欠陥を高感度で検出または観察することができる。
【発明を実施するための最良の形態】
【００２５】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態において、ウェーハと言うときは、Ｓｉ（Silicon）単結晶ウェーハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウェーハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２８】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２９】
（実施の形態１）
本実施の形態１によるテストパターンの基本的な構成について図１〜図３を用いて説明する。図１は本実施の形態１によるテストパターンの要部平面図、図２は本実施の形態１によるテストパターンで観察される配線パターン、図３（ａ）および（ｂ）はそれぞれ本実施の形態１によるセパレータ本数の計数方法を説明するための本発明者が検討したテストパターンの低倍率画像および欠陥部近傍の拡大ＳＥＭ（Scanning Electron Microscope）画像、同図（ｃ）および（ｄ）はそれぞれ本発明者が検討した従来のセパレータ本数の計数方法を説明するためのテストパターンの低倍率画像および欠陥部近傍の拡大ＳＥＭ画像である。
【００３０】
図１に示すように、テストパターンの基幹配線部、配線中央部および配線端部にそれぞれ故障診断箇所の位置を確認することのできるセパレータ（基幹配線部セパレータ１、配線中央部セパレータ２および配線端部セパレータ３）が配置されている。配線中央部セパレータ２は、セパレータ長Ｌの長さ分だけ第２配線層４を表面に露出させており、その他の配線中央部では、第１配線層５を経由して基幹配線部から配線端部へ電気的に接続されている。そのため、その他の配線中央部では、第２配線層４の表面から潜っているような状態となり、配線パターンとして観察されない構造となっている。セパレータ長Ｌは、例えば１０μｍ、セパレータ配置ピッチＰの間隔は、例えばパターン本数１００本分である。テストパターンに搭載したこれら各種セパレータ１，２，３は、欠陥観察の際に欠陥の座標位置を確認する指標となる。
【００３１】
第２配線層４の表面から観察した配線中央部セパレータ２近傍の配線パターンの一例を図２に示す。配線中央部セパレータ２は、前記図１のセパレータ配置ピッチＰの間隔で、各１本の第２配線層４のみ観察することができる。なお、配線中央部セパレータ２近傍は、配線パターンが存在しない領域が広い範囲に渡って続くため、テストパターンの製造工程において、例えばパターン占有密度の差に依存するＣＭＰ（Chemical Mechanical Polishing）の研磨量の差が発生する可能性がある。そのため、テストパターンでは、第２配線層４からなるダミーパターン６を配置してパターン占有密度に差が発生しない構成とすることが望ましい。
【００３２】
前述したように、テストパターンに各種セパレータ１，２，３を配置することにより、欠陥観察または物理解析の際に対象となる欠陥がどの位置に存在するかを素早く検索することができる。例えば図３（ａ）に示すように、配線中央部セパレータ２を低倍率でも観察することができる。配線中央部セパレータ２を、例えば配線パターン１００本おきに配置した場合、テストパターンの端から数えて１５本目が実際の配線パターン１５００本目に相当する。１５００本目近傍に存在する欠陥位置は、配線中央部セパレータ２の１５本目との相対位置から、図３（ｂ）に示すように、１４９９本目であることを確認することができる。
【００３３】
一方、本発明者が検討した従来方法では、図３（ｃ）に示すように、セパレータが存在しないため、テストパターンの端から１４９９本目までを数え、その位置に欠陥があることを物理解析の際に確認しなければならない。またテストパターンの端からの計数と同時に、図３（ｃ）に示す低倍率画像と図３（ｄ）に示す拡大ＳＥＭ画像とを欠陥位置を確認するための概要図として撮像しておく必要がある。これらの作業を行なわずに欠陥座標データのみで欠陥位置を特定すると、物理解析の際に間違った位置のプローブ測定を行なう、間違った位置の断面解析を行なう、または異なる欠陥を評価するなどの問題が生じてしまう。
【００３４】
しかし、本実施の形態１のように、テストパターンにセパレータを搭載することにより、低倍率観察で１５本のセパレータを数えることで、欠陥位置を即座に確認することができるとともに、高倍率観察でセパレータを指標としてその相対位置から欠陥がどの位置に存在しているかを確認することができる。なお、高倍率観察で計数する場合でも、例示したように１００本おきにセパレータを配置しているので、欠陥位置の確認のために、最大でも１００本以上のパターン数を数える必要はない。さらに、セパレータを配線中央部のみでなく、基幹配線部および配線端部にも搭載することにより、テストパターンのどの位置に欠陥が存在しても、容易に欠陥位置を確認することができる。このように、本実施の形態１によれば、従来方法と比べて、欠陥位置の確認作業に費やす時間を短縮することができる。
【００３５】
なお、基幹配線部セパレータ１および配線端部セパレータ３は、テストパターンの端部に配置しているので、インライン欠陥検査では検査領域の対象外とすることができる。また、配線中央部セパレータ２は一定のピッチで配置されていることから、配線中央部のみを検査領域に設定して検査することも可能であり、配線中央部を非検査領域に設定し、基幹配線部および配線端部を一つの検査領域に設定して検査することも可能である。従って、インライン欠陥検査を実施する際に、セパレータを配置したことによる画像比較ピッチの乱れを生じることなく検査することを可能とするパターン構成を得ることができて、インライン欠陥検査と物理解析とにおいて共有することができるテストパターンを提供することができる。
【００３６】
次に、本実施の形態１によるテストパターンの基幹配線部およびビアチェーンについて図４〜図６を用いて説明する。図４（ａ）および（ｂ）はそれぞれ本実施の形態１によるテストパターンの基幹配線部の要部平面図および要部断面図、図５は本実施の形態１によるテストパターンのビアチェーンの拡大平面図、図６は図５のＡ−Ａ′線における要部断面図である。
【００３７】
図４（ａ）および（ｂ）に示すように、テストパターンは第２配線層４および第１配線層５の基幹配線４ａ，５ａからなる基幹配線部を有し、基幹配線部の第２配線層４（基幹配線４ａ）は一定領域に一定間隔で形成され、複数の第１ビアプラグ（第１ビアプラグ群）７を介して第１配線層５（基幹配線５ａ）と接続する。さらに基幹配線部の第１配線層５（基幹配線５ａ）は一定領域に一定間隔で形成され、複数のコンタクトプラグ（コンタクトプラグ群）８およびｐ型拡散層９を介して半導体基板１０と接続している。コンタクトプラグ８の材料としては、タングステンを例示することができる。また、コンタクトプラグ８は接続孔１１の内壁を被覆するバリア導体膜（例えばチタン膜上に窒化チタン膜を堆積した積層膜）１２を介して接続孔１１の内部に埋め込まれている。このように、基幹配線４ａ，５ａは、後述する電位コントラスト欠陥を観察する際の画像コントラストの安定化を図るために接地されている。また、基幹配線自体も十分な配線容量を得るために、例えば基幹配線部の第１配線層５（基幹配線５ａ）の幅は５．０μｍ、第２配線層４（基幹配線４ａ）の幅は６．８μｍに設定される。
【００３８】
基幹配線部からは、短冊状に伸びた第２配線層４、第１ビアプラグ７、第１配線層５、第１ビアプラグ７、第２配線層４と接続する構成のビアチェーンが形成されている。なお、図４（ａ）では、基幹配線との最初の接続部に第１ビアプラグ７を２個接続したダブルビア構造を例示している。
【００３９】
図５および図６に示すように、ビアチェーンを構成する第１配線層５は、例えばシングルダマシン法により形成される銅配線からなり、第２配線層４は、例えばデュアルダマシン法により形成される銅配線からなる。銅配線の下層には、例えば下層から窒化タンタル膜およびタンタル膜が積層されてなるバリア導体膜１３ａ，１３ｂが形成され、銅配線とバリア導体膜１３ａ，１３ｂとの間には銅シード層が形成されている。第１配線層５の下部に形成する第１ライナー膜１４は、例えばＳｉＣＮ膜（誘電率５．０、膜厚５０ｎｍ）、第１配線層５の上部に形成する第２ライナー膜１５は、例えばＳｉＣＮ膜（誘電率５．０、膜厚３０ｎｍ）、第１配線層５を埋め込む配線溝１６を形成する第２層間絶縁膜１７はケイ酸塩ガラス（誘電率４．３、膜厚１５０ｎｍ）である。また、第２配線層４の下部に形成する第３ライナー膜１８は、例えばＳｉＣＯ膜（誘電率４．５、膜厚３０ｎｍ）、第２配線層４等を埋め込む配線溝１９および接続孔２０を形成する第３層間絶縁膜２１はＳｉＯＣ膜（誘電率３．０、膜厚４４０ｎｍ）である。なお、ポイゾニング（低誘電率の層間絶縁膜であるＳｉＯＣ膜からアミン系のガスが発生し、フォトリソグラフィの解像不良を発生させること）を防ぐために、第２層間絶縁膜１７と第３層間絶縁膜２１との間のライナー膜は、第２ライナー膜１５と第３ライナー膜１８とを重ねた２層構造とした。
【００４０】
なお、エッチング技術により形状崩れを発生させることなく、第２配線層４と第１ビアプラグ７との界面を急峻に制御できるようにしたため、第２配線層４と第１ビアプラグ７との間にはエッチングストッパ膜を設けず、エッチングの時間止めにより配線溝１９を加工する製造方法を実施し、製造工程の簡略化ができた。また、本実施の形態１に記載した種々の材料は、テストパターンの機能を検証し、確認するために実際のテストパターンの製造に用いた材料であり、例示であるため、これらの材料、膜厚等を適宜変更してもよい。例えば第２配線層４と第１ビアプラグ７との界面にエッチングストッパ膜を形成する、第２配線層４をシングルダマシン法により形成される銅配線により構成する、銅配線をアルミニウム配線とする、バリア導体膜１２を下層からチタン膜および窒化チタン膜を堆積した積層膜で構成する、第１ビアプラグ７をタングステン膜とするなどの変更を行なってもテストパターンの基本機能を大きく変えるものではない。
【００４１】
次に、本実施の形態１によるテストパターンの製造方法を図７〜図９に示す要部断面図を用いて説明する。
【００４２】
まず、図７（ａ）に示すように、例えばシリコン単結晶からなる半導体基板１０の表面にｐ型不純物を注入して、高濃度のｐ型拡散層９を形成する。続いて半導体基板１０の主面上に、その表面が平坦化された第１層間絶縁膜２２を形成した後、基幹配線部の所定の位置にコンタクトプラグ８（前記図４）を形成する。その後、半導体基板１０の主面上に第１ライナー膜１４および第２層間絶縁膜１７を順次形成する。
【００４３】
次に、シングルダマシン法により第１配線層５を形成する。まず、レジストパターンをマスクとしたドライエッチングによって第２層間絶縁膜１７および第１ライナー膜１４の所定の領域に配線溝１６を形成した後、半導体基板１０の主面上にバリア導体膜１３ａを形成する。続いてＣＶＤ法またはスパッタリング法によりバリア導体膜１３ａ上に銅シード層を形成し、さらに電解めっき法を用いて銅シード層上に銅めっき膜を形成する。銅めっき膜により配線溝１６の内部を埋め込む。続いて配線溝１６以外の領域の銅めっき膜、銅シード層およびバリア導体膜１３ａをＣＭＰ法により除去して、銅膜を主導電材料とする第１配線層５を形成する。
【００４４】
次に、デュアルダマシン法により第２配線層４を形成する。まず、半導体基板１０の主面上に第２ライナー膜１５、第３ライナー膜１８、第３層間絶縁膜２１、ハードマスク膜２３および反射防止膜２４を順次形成する。続いて反射防止膜２４上に配線溝形成用のレジストパターン２５を形成する。続いて図７（ｂ）に示すように、配線溝形成用のレジストパターン２５をマスクとしたドライエッチングにより反射防止膜２４およびハードマスク膜２３をエッチングする。
【００４５】
次に、図８（ａ）に示すように、配線溝形成用のレジストパターン２５を除去した後、半導体基板１０の主面上に反射防止膜２６を形成し、反射防止膜２６上に接続孔形成用のレジストパターン２７を形成する。続いて図８（ｂ）に示すように、接続孔形成用のレジストパターン２７をマスクとしたドライエッチングにより第３層間絶縁膜２１を加工する。この際、第３ライナー膜１８がエッチングストッパとして機能する。
【００４６】
次に、図９（ａ）に示すように、接続孔形成用のレジストパターン２７および反射防止膜２６を除去した後、ハードマスク膜２３をマスクとしたドライエッチングにより第３層間絶縁膜２１に配線溝１９を形成する。この際、第３層間絶縁膜２１には、配線溝１９と接続孔２０との境界となるエッチングストッパ膜がないため、時間止めによりエッチングを制御する。続いてハードマスク膜２３を図９（ｂ）に示すように除去し、さらに接続孔２０の下の第３ライナー膜１８および第２ライナー膜１５を図９（ｃ）に示すようにドライエッチングにより除去する。これにより接続孔２０の底部に第１配線層５の銅膜が露出する。接続孔２０と第１配線層５との導通検査は、接続孔２０の底部に第１配線層５の銅膜が露出したこの段階で実施することが可能である。この導通検査は、例えば電子線式検査装置を用いて行なうことができる。すなわち、接続孔２０がエッチング不足により非導通となっていれば、この箇所を電位コントラスト欠陥として検出することができる。なお、電子線式検査装置に関しては、後述する実施の形態２において詳細に説明する。
【００４７】
次に、接続孔２０および配線溝１９の内部に銅膜を主導電材料とする第２配線層４を形成する。第２配線層４と下層配線である第１配線層５とを接続する接続部材は第２配線層４と一体に形成される。まず、接続孔２０および配線溝１９の内部を含む半導体基板１０の主面上にバリア導体膜１３ｂを形成する。バリア導体膜１３ｂは、例えばチタン膜上に窒化チタンを積み重ねた積層膜である。続いてＣＶＤ法またはスパッタリング法によりバリア導体膜１３ｂ上に銅シード層を形成し、さらに電解めっき法を用いて銅シード層上に銅めっき膜を形成する。銅めっき膜により接続孔２０および配線溝１９の内部が埋め込まれる。続いて接続孔２０および配線溝１９以外の領域の銅めっき膜、銅シード層およびバリア導体膜１３ｂをＣＭＰ法により除去して、銅膜を主導電材料とする第２配線層４を形成する。第２配線層４を形成した段階で、電子線式検査装置を用いてテストパターンの検査を行なう。なお、第２配線層４を形成した後、さらにライナー膜、例えばＳｉＣＮ膜（誘電率５．０、膜厚３０ｎｍ）上にＳｉＣＯ膜（誘電率４．５、膜厚３０ｎｍ）を積み重ねたライナー膜をさらに形成してテストパターンの検査を行なってもよく、同様の効果を得ることができる。
【００４８】
本実施の形態１によれば、以下の効果を得ることができる。
【００４９】
（１）テストパターンにセパレータ（基幹配線部セパレータ１、配線中央部セパレータ２および配線端部セパレータ３）を設けることによる効果およびその効果が得られる理由は以下の通りである。
【００５０】
基幹配線部セパレータ１は基幹配線４ａ近傍で発生した欠陥の位置を確認する場合の指標（目印）として使用することができる。これは、基幹配線４ａと基幹配線４ａから接続される配線パターンとの境界を、配線パターンを構成する第２配線層４の幅より広くした矩形とし、これを基幹配線部セパレータ１とすることによって、低倍率でも容易に基幹配線部セパレータ１の形状を確認することができ、かつセパレータ配置ピッチＰの単位分だけまとめて計数することが可能となるためである。
【００５１】
配線中央部セパレータ２は基幹配線部セパレータ１と配線端部セパレータ３との中間付近に配置され、テストパターンの中央部近傍で発生した欠陥の位置を確認する場合の指標（目印）として使用することができる。配線中央部セパレータ２は、セパレータ配置ピッチＰ毎にセパレータ長Ｌだけ第２配線層４を伸張した構造であり、その他の部分はセパレータ長Ｌだけ第１配線層５を伸張することにより、全体として配線中央部セパレータ２のみで第２配線層４が確認できる構造としている。従って、低倍率の観察で配線中央部セパレータ２の第２配線層４を数えることによって、セパレータ配置ピッチＰの単位分だけを計数することができる。
【００５２】
配線端部セパレータ３はテストパターン端部近傍で発生した欠陥の位置を確認する場合の指標（目印）として使用することができる。これは、配線端部を、配線パターンを構成する第２配線層４の幅より広くした矩形とし、これを配線端部セパレータ３とすることによって、低倍率でも容易に配線端部セパレータ３の形状を確認することができ、かつセパレータ配置ピッチＰの単位分だけまとめて計数することが可能となるためである。
【００５３】
（２）セパレータがインライン欠陥検査時に支障とならない配置になっており、かつ物理解析と共有可能である理由は以下の通りである。
【００５４】
基幹配線部セパレータ１および配線端部セパレータ３はテストパターンの端部に配置されているので、インライン欠陥検査では検査領域の範囲外とすることができる。基幹配線部セパレータ１および配線端部セパレータ３を検査領域に入れた場合であっても、検査ピッチ（検査画像を比較する間隔）をセパレータ配置ピッチＰと同じかその整数倍に設定することにより、不都合を生ずることなく検査することが可能となる。一般的には、４画素から１２８画素までの範囲（つまり、０．１μｍから１２．８μｍまでの範囲）、あるいは、１μｍから３０μｍまでの範囲を検査ピッチとして設定可能な装置が主流である。従って、セパレータ配置ピッチＰを例えば１μｍ〜３０μｍの範囲で等間隔に配置することにより、基幹配線部セパレータ１および配線端部セパレータ３を検査領域に含めてインライン欠陥検査を実施することが可能である。
【００５５】
配線中央部セパレータ２も同様に、上記１μｍ〜３０μｍの範囲で検査ピッチを設定することにより、配線中央部セパレータ２を検査領域に入れても検査することが可能となる。なお、配線中央部セパレータ２は一定のピッチで配置されていることから、前記図１に示したセパレータ長Ｌの幅を検査領域として別途検査することも可能である。また、物理解析の際の計数時間を低減するためにセパレータ配置ピッチＰを３０μｍよりも長く設定した場合でも、このセパレータ長Ｌの幅を非検査領域に設定すれば、検査装置における検査レシピの作成に多くの時間を要することなく検査領域と非検査領域との設定ができ、かつ支障なくインライン欠陥検査を実施することが可能である。同時に、配線中央部セパレータ２は物理解析においても欠陥位置の確認のための指標となり、有効に作用する共有テストパターンとして使用することが可能である。
【００５６】
（３）テストパターンの製造方法において、第１ビアプラグ７と第２配線層４との間にエッチングストッパ膜を形成することなく、デュアルダマシン法による配線溝１９および接続孔２０を形成することにより、工程簡略化による製造コストの削減および第１ビアプラグ７と第２配線層４との断線確率の低減を図ることができる。
【００５７】
（４）テストパターンの基幹配線部は、第２配線層４が第１ビアプラグ７を介して第１配線層５と接続し、さらに第１配線層５がコンタクトプラグ８を介してｐ型拡散層９をその表面に持つ半導体基板１０と接続する構造を有している。従って、基幹配線部は第１配線層５および第２配線層４のいずれもが電気的に接地していることと等価となり、電子線式検査装置を用いて電位コントラスト欠陥を検出、観察する場合、接地された半導体基板１０から電子を常時供給することができて、高コントラストでかつ安定した電位コントラスト画像を得ることができる。
【００５８】
（５）テストパターンにおいて、配線中央部セパレータ２の周囲に第２配線層４からなるダミーパターン６を配置することにより、第２配線層４を加工する際のＣＭＰ工程において、配線密度差を起因とする配線中央部セパレータ２のパターン消滅、パターン欠損、スクラッチ（研磨傷）または形状不良等のＣＭＰ起因特有の欠陥を発生させることなく、配線中央部セパレータ２を製造することができる。
【００５９】
（６）テストパターンにおいて、基幹配線４ａ，５ａの幅を５．０μｍ以上に設定することにより、フォトリソグラフィによる解像不良、または異物発生による基幹配線４ａ，５ａの断線を防止することができる。また、基幹配線４ａ，５ａとビアチェーンとの最初の接続部をダブルビア構造とすることにより、基幹配線４ａ，５ａとビアチェーンとの接続境界箇所の配線幅が大きく変化しても、フォトリソグラフィ解像特性の変化によって発生する断線、またはビア領域端部において発生する非導通に備えた防御措置をとることができる。
【００６０】
（実施の形態２）
本実施の形態２によるテストパターンに搭載した作り込み電位コントラスト欠陥の基本的な構成について図１０〜図１６を用いて説明する。図１０は本実施の形態２による作り込み電位コントラスト欠陥の要部平面図、図１１は本実施の形態２による作り込み電位コントラスト欠陥の拡大平面図、図１２は図１１のＡ−Ａ′線における要部断面図、図１３は本実施の形態２による作り込み電位コントラスト欠陥の他の例の拡大平面図、図１４は図１３のＡ−Ａ′線における要部断面図、図１５および図１６は本実施の形態２による電子線式検査装置で検査した場合の作り込み電位コントラスト欠陥を備える配線パターンの電位コントラストを示す。
【００６１】
図１０、図１１および図１２に示すように、作り込み電位コントラスト欠陥は、テストパターンにおいて２つの第１ビアプラグ７を削除した構造である。図１１に、削除した第１ビアプラグ７を点線で示す。また、図１３および図１４に示すように、作り込み電位コントラスト欠陥は、テストパターンにおいて２つの第１配線層５を削除する構造とすることもできる。図１３に、削除した第１配線層５を点線で示す。基幹配線４ａ，５ａは、前述した実施の形態１と同様に、コンタクトプラグ８からｐ型拡散層９を介して半導体基板１０へと接続されている。
【００６２】
電子線式検査装置を用いてテストパターンを検査すると、図１５に示すように、２つの第１ビアプラグ７を削除した断線部から配線端部にかけて電位コントラストが変化することから、作り込み電位コントラスト欠陥２８として検出することが可能となる。
【００６３】
図１６に、作り込み電位コントラスト欠陥２８を形成したことにより表れる基幹配線部から配線端部までの電位コントラストの変化の様子を示す。第２配線層４および第１配線層５が第１ビアプラグ７を介して電気的に接続されているため、配線中央部セパレータ２は、基幹配線部近傍で発生させた断線状態を配線端部まで電位コントラストに忠実に伝達することができる。
【００６４】
なお、パターンサイズまたは周囲の材質にもよるが、この電位コントラストの変化を発生させる長さは経験的に銅配線の場合は全長１．５ｍｍ以下、アルミニウム配線の場合は全長約３．０ｍｍ以下に設定することが望ましい。それ以上の長さでは、断線部から離れた箇所では配線容量によって実質的に接地と等価の状態となり、断線部から離れるほど徐々に電位コントラストが回復して正常な電位コントラストに戻ってしまう。また、本実施の形態２では、断線部において２つの第１ビアプラグ７（または２つの第１配線層５）を削除するとしたが、１つの第１ビアプラグ７（または１つの第１配線層５）を削除してもよい。しかし、この場合は、電位コントラストに表れる変化が分かりにくくなる。
【００６５】
次に、テストパターンに搭載した作り込み電位コントラスト欠陥を用いた検査条件設定方法を図１７〜図２２を用いて説明する。図１７は本実施の形態２においてインライン欠陥検査装置として使用した電子線式検査装置の概略図、図１８は本実施の形態２による電子線式検査装置で検査した作り込み電位コントラスト欠陥の検査条件を変化させた場合の電位コントラスト、図１９は本実施の形態２による電位コントラストと検査条件との関係を示すグラフ図、図２０は本発明者が検討した従来の電位コントラスト欠陥の検査方法を説明する工程図、図２１は本発明者が検討した従来の電位コントラスト欠陥の検査方法の問題点を説明する図であって、（ａ）は検査条件を設定した時の実欠陥の検出率を示すグラフ図、（ｂ）は検出信号と欠陥の種類との関係を示すグラフ図、（ｃ）〜（ｅ）は半導体ウェーハ上の欠陥の分布図、図２２は本実施の形態２による作り込み電位コントラスト欠陥の検査方法を説明する工程図である。
【００６６】
本実施の形態２における作り込み電位コントラスト欠陥の検査には、図１７に示す電子線式検査装置を用いた。図中、５１は電子線式検査装置、５２は電子銃、５３は試料（半導体ウェーハ）、５４は反射板、５５は二次電子検出器、５６は二次電子検出信号変換回路、５７は画像観察用モニタ、５８は二次電子第一画像描画回路、５９は二次電子第二画像描画回路、６０は比較演算回路、６１は欠陥判定処理回路、６２はアノード電極、６３は引き出し電極、６４はコンデンサレンズ、６５は入射電子線、６６はブランキング偏向器、６７は絞り、６８はＥ×Ｂ偏向器、６９は走査偏向器、７０は対物レンズ、７１は試料高さ検出器、７２ｘ，７２ｙはＸＹステージ、７４は試料台、７５は光源、７６は光学レンズ、７７はＣＣＤカメラ、７８はコンデンサレンズ電源、７９は走査信号発生器、８０は対物レンズ電源、８１は試料高さ測定器、８２は位置モニタ測長器、８３は制御部回路、８４は帯電制御電極である。
【００６７】
図１７に示すように、電子線式検査装置５１に備わる電子銃５２からは１０ｋｅＶに加速された入射電子線（一次電子）６５が直下に配置した試料５３、例えば半導体ウェーハに向かって入射されるが、入射時の試料５３の表面への電子線損傷を避けるため、試料５３の表面にはリターディング電源により負電圧（−９．７ｋｅＶ〜−７．０ｋｅＶ）が印加されている。そのため、入射電子線６５は試料５３の表面近傍で減速され、０．３ｋｅＶ〜３．０ｋｅＶの照射エネルギーが試料５３の表面に入射される構成となっている。試料５３の表面の電子線電流値は３０ｎＡ〜１５０ｎＡの範囲で設定することができる。
【００６８】
上記の照射エネルギーで入射電子線６５が試料５３の表面に照射されると試料５３の表面からは二次電子が発生する。二次電子検出器５５は二次電子を捕獲し、二次電子検出信号変換回路５６で電気信号に変換された形で処理される。また、二次電子を捕獲しやすいように試料５３の直上に設けた帯電制御電極８４に正電圧を印加することによって二次電子を検出器５５側に引っ張り出したり、逆に帯電制御電極８４に負電圧を印加することによって二次電子を試料５３の表面側に押し戻したりすることもできる。帯電制御電極８４には、−６．０ｋＶ〜＋６．０ｋＶの電圧（帯電制御電圧）を印加することができる構造とした。
【００６９】
電子線式検査装置の検査条件（検査条件Ａ、ＢおよびＣ）を変化させて、テストパターンを撮像した際に得られる電位コントラストを図１８（ａ）、（ｂ）および（ｃ）に示す。検査条件の代表的なものとしては、電子線式検査装置の電子銃から発射された１次電子が半導体ウェーハに照射される段階の照射エネルギー、およびその段階における電子線電流である。
【００７０】
本実施の形態２において用いた検査条件としては、照射エネルギー０．３ｋｅＶ〜３．０ｋｅＶ、電子線電流３０ｎＡ〜１５０ｎＡ、帯電制御電圧−６．０ｋＶ〜＋６．０ｋＶを設定範囲として例示することができる。一般的には、これら３つのパラメータの組合せにより検査条件が設定されるが、図１８（ａ）、（ｂ）および（ｃ）に示すように、パラメータの組合せによって低コントラストとなる検査条件Ａ、高コントラストとなる検査条件Ｂおよびコントラスト消滅となる検査条件Ｃが存在する。
【００７１】
図１９は、検査条件Ａ、ＢおよびＣにおける電位コントラストを表しているが、電位コントラストが高くなるに従い、作り込み電位コントラスト欠陥が高感度に検出できる。ここでは、検査条件Ｂが最適条件であることが分かる。以上、説明したように、照射エネルギー、電子線電流および帯電制御電圧の３つをパラメータとして変化させることにより、作り込み電位コントラスト欠陥を用いて、高感度の検査条件を設定することができる。
【００７２】
次に、本発明者が検討した従来の検査条件の設定方法を図２０に示す工程図を用いて説明する。
【００７３】
まず、電子光学条件（検査条件）を設定する（工程Ａ１）。ここでは、これまでに用いた電子光学条件を開始条件として、照射エネルギー、電子線電流および帯電制御電圧の３つのパラメータを仮設定する。次に、半導体ウェーハ全面を検査する前に、工程Ａ１で設定した電子光学条件を用いて検査しきい値（検査感度）を任意に設定し、小領域で試し検査を実施する（工程Ａ２）。これにより、電子光学条件と検査しきい値が適正であるか否かを確認する。ここで、実欠陥が検出されなければ、さらに検査しきい値を高感度側に調整し、再度試し検査を実施する（工程Ａ３）。高感度でも実欠陥が検出されない場合は、検査する小領域を変更してもよい。
【００７４】
小領域での試し検査において、実欠陥が検出された場合は、検出された実欠陥を用いてさらに高い画像コントラストが得られるように電子光学条件を探索する（工程Ａ４）。最適な電子光学条件（照射エネルギー、電子線電流および帯電制御電圧の最適な組合せ）が見つかったところで、虚報（擬似欠陥）が発生しない検査しきい値に設定し、再度試し検査を実施する（工程Ａ５）。実欠陥とともに検出される虚報（擬似欠陥）の検出率が高い場合は、検査感度を下げて、実欠陥の検出率が高くなる、または実欠陥のみが検出される状態に調整する（工程Ａ６）。その後、半導体ウェーハ全面において検査（大領域検査）を実施し（工程Ａ７）、一連の検査作業を終了する。
【００７５】
しかしながら、従来の検査条件の設定方法では、作業工程が多く、最適検査条件を作成するのに多くの時間を要するという課題があった。また、実欠陥を用いて最適検査条件を設定するため、従来の検査条件の設定方法は、どのような装置状態でも高感度に検査条件を設定できる手法ではない。以下に、図２１を用いて、その根拠について説明する。
【００７６】
図２１（ａ）は、期間経過により、検査装置の欠陥検出機能が変化した状態を示すグラフ図である。実欠陥の検出率は実際に正しく測定することができないが、理想状態が１００％となる設定状態を仮定する。このとき、理想状態では、図２１（ｂ）に示すように、半導体ウェーハ内に欠陥Ａ〜欠陥Ｆまでの欠陥種が各検査信号Ｉで存在しており、その欠陥分布が図２１（ｃ）であると仮定する。図２１（ａ）に示すように、ある検査装置が期間αで実欠陥の検出率が８０％であった状態から、期間βで同じ検査装置での実欠陥の検出率が４０％に低下した場合を想定する。期間αで検査条件を設定して作成した検査レシピは微弱な検出信号も検出可能であるため、図２１（ｂ）に示すように、検査しきい値を高感度側に設定することができる（“期間αで条件設定”と記した破線部分の検査しきい値α）。この検査レシピを用いて同一半導体ウェーハを検査すると、図２１（ｄ）に示すように、欠陥Ｆを見逃してしまうが、欠陥Ａ〜欠陥Ｅまでを検出することができる。
【００７７】
しかし、図２１（ａ）に示した期間βで検査条件を設定して作成した検査レシピは装置状態が悪いため、微弱な検出信号はノイズ成分に埋もれてしまい、図２１（ｂ）に示す検査しきい値β（“期間βで条件設定”と記した破線部分の検査しきい値β）で検査感度を設定せざるを得なくなる。そのため、検出信号の大きな欠陥Ｃと欠陥Ｅしか検出することができず、図２１（ｅ）に示した検査結果となってしまう。このように、従来の検査条件の設定方法では、以上の不具合が発生することが判明した。
【００７８】
しかしながら、作り込み電位コントラスト欠陥を予めテストパターン内に搭載しておけば、欠陥の検出信号強度も欠陥の存在する座標も既知であることから、現在の検査装置の状態がどの程度であるかを統一指標として把握することができる。次に、従来の検査条件の設定方法の不具合を解決することのできる、本実施の形態２による作り込み電位コントラスト欠陥を用いた検査条件の設定方法を図２２に示す工程図を用いて説明する。
【００７９】
まず、存在箇所が既知である作り込み電位コントラスト欠陥の位置へ、前記図１７に示した電子線式検査装置の電子線直下へ半導体ウェーハを搭載したステージを移動する。そして、作り込み電位コントラスト欠陥を用いて最も高コントラスト画像が得られる条件（最適電子光学条件）まで電子光学条件を検索する（工程Ｂ１）。最適電子光学条件が得られたところで、その最適電子光学条件で検査しきい値を変化させ、作り込み電位コントラスト欠陥の検出率が１００％となるように検査しきい値を調整する（工程Ｂ２）。目的の検出率に達したところで、確認のため、小領域において試し検査を実施する（工程Ｂ３）。この試し検査で実欠陥とともに検出される虚報（擬似欠陥）の検出率が高い場合は、検査しきい値を低感度側に調整し、再度試し検査を実施する（工程Ｂ４）。実欠陥のみ、または所定の虚報率以下に達した場合は、半導体ウェーハ全面において検査（大領域検査）を実施し（工程Ｂ５）、一連の検査作業を終了する。
【００８０】
図２２に示した本実施の形態２による検査条件の設定方法では、工程数が減少することに加えて、作り込み電位コントラスト欠陥を用いていることから、常に現在の装置状態、欠陥検出状態がどの程度であるかを作り込み電位コントラスト欠陥の検出率として把握することができる。また、従来の検査条件の設定方法のように、実欠陥が検出されるまで試し検査を実施し続ける非効率な作業を行なうことなく、直ちに作り込み電位コントラスト欠陥の箇所へ移動し、検査条件の設定作業が開始できる利点がある。
【００８１】
次に、作り込み電位コントラスト欠陥を用いた欠陥検出感度の点検方法について図２３を用いて説明する。図２３は本実施の形態２による作り込み電位コントラスト欠陥の検出感度の管理方法を説明する模式図であって、（ａ）は作り込み電位コントラスト欠陥の検出率の推移を示すグラフ図、（ｂ）〜（ｄ）は半導体ウェーハ上の検出された作り込み電位コントラスト欠陥の分布図である。
【００８２】
本発明者が検討した従来の欠陥検出感度の点検方法では、シリコン基板上に窒化シリコン膜を成膜し、形状欠陥をエッチング技術によって加工した、いわゆる作り込みパターン欠陥が存在し、光学式検査装置および電子線式検査装置のいずれもがこの作り込みパターン欠陥を用いていた。しかし、電子線式検査装置においては、これまでに述べた電位コントラスト欠陥と称する電気的欠陥を検出することがその主目的であり、従来の欠陥検出感度の点検方法では、作り込みパターン欠陥の検出感度を点検できても電位コントラスト欠陥の検出感度を点検したことにはならず、その点で電位コントラスト欠陥の検出感度の点検に関しては、いわば無点検の状態であると言える。
【００８３】
しかし、前記図１０に例示した作り込み電位コントラスト欠陥を搭載したテストパターンを用いることにより、これまで実施していなかった電位コントラスト欠陥の検出感度の点検を実施することができる。その点検方法を図２３に示す。
【００８４】
図２３は、作り込み電位コントラスト欠陥を搭載したテストパターンを用いた電位コントラスト欠陥の検出感度の点検方法の一例を示している。実際には、半導体ウェーハ内において、１５３個のチップに対して１個のチップの所定の位置に一定の間隔で４個の作り込み電位コントラスト欠陥を搭載（半導体ウェーハ内で合計６１２個の作り込み電位コントラスト欠陥を搭載）した。
【００８５】
図２３（ａ）に作り込み電位コントラスト欠陥の検出率の推移を示す。作り込み電位コントラスト欠陥が全て検出された場合、作り込み電位コントラスト欠陥の検出率Ｄｉは１００％となり、図２３（ｄ）に示す分布となる。ここで、検査レシピは所定の作り込み電位コントラスト欠陥箇所の近傍を検査領域に設定しており、この検査レシピを用いて、インライン欠陥検査装置、例えば前記図１７に示した電子線式検査装置において検査を行なう。検査データから作り込み電位コントラスト欠陥の座標に基づいて得られた作り込み電位コントラスト欠陥のみの検出数を、作り込み電位コントラスト欠陥の総数で割った値を検出率と定義している。実際の例で述べると、半導体ウェーハ全面で作り込み電位コントラスト欠陥を５５０個検出した場合、総数６１２個で割って、作り込み電位コントラスト欠陥の検出率Ｄｉは８９．９％となる。
【００８６】
以上の方法により、検出感度点検の結果を図２３（ａ）に示すようにグラフ化することができる。ここで、期間γでは検出率Ｄｉ＝８９％で図２３（ｂ）に示す欠陥分布、期間δでは検出率Ｄｉ＝７３％で図２３（ｃ）に示す欠陥分布、という形で電子線式検査装置の検出感度に関する装置状態を作り込み電位コントラスト欠陥の検出率推移として把握することができる。
【００８７】
例えばここで、作り込み電位コントラスト欠陥の検出率の管理値を８０％とした場合、８０％を下回った期間δでは管理値外れとなり、検査装置の感度に関する調整作業を行なうなどの対策を実施することとする。調整後、期間εでは検出率Ｄｉ＝１００％となり、図２３（ｄ）に示す欠陥分布となり、半導体ウェーハ全面に渡って高感度に電位コントラスト欠陥が検出可能な装置状態であることを把握することができる。
【００８８】
次に、物理解析時に対象となる電位コントラスト欠陥を高コントラストで観察可能となるように調整するための作り込み電位コントラスト欠陥を搭載した電気的故障箇所の診断用テストパターンを用いた故障診断方法について、図２４〜図２８を用いて説明する。図２４〜図２６は、前記実施の形態１で説明した本発明のセパレータを用いて物理解析時の電位コントラスト欠陥位置の確認を短時間で行なうことのできる手順の一例を示す模式図、図２７は上記手順の工程図、図２８は本発明者が検討した従来の物理解析時の電位コントラスト欠陥位置の確認の手順の工程図である。
【００８９】
まず、インライン欠陥検査装置、例えば前記図１７に示した電子線式検査装置および前記実施の形態１で提示したテストパターンを用いて検査を行ない、作り込み電位コントラスト欠陥を検出する（図２７の工程Ｃ１）。ここで、電子線式検査装置の検査条件は照射エネルギー０．３ｋｅＶ〜３．０ｋｅＶ、電子線電流値は３０ｎＡ〜１５０ｎＡの範囲で調整可能であることを例示することができる。本実施の形態２においては前記図１７に示した電子線式検査装置の構造に帯電制御電極を搭載した装置を用いており、そのときの帯電制御電圧として−６．０ｋＶ〜＋６．０ｋＶの範囲で調整可能であることを例示することができる。
【００９０】
次に、図２４（ａ）に示すように、検出した電位コントラスト欠陥のうち、物理解析の対象とする電位コントラスト欠陥３２について欠陥観察を行なうとともに、電位コントラスト欠陥３２と物理解析対象の欠陥近傍に存在するセパレータ（以下、標的セパレータと称する）３１との位置関係を把握する（図２７の工程Ｃ２）。
【００９１】
次に、図２４（ｂ）に示すように、低倍率のＳＥＭ観察、あるいはＯＭ（光学顕微鏡：Optical Microscope）観察を実施して、標的セパレータ３１を検査領域端部から数える（図２７の工程Ｃ３）。例えば検査領域の右端部のセパレータである１本目から数えて、図２４（ｂ）に示した物理解析対象の電位コントラスト欠陥３２の近傍に存在する標的セパレータ３１の数は１５本目であることを確認する。この図２４（ａ）および（ｂ）に関しても上記電子線式検査装置にて同様の照射エネルギー、電子線電流値および帯電制御電圧の範囲で調整することが可能である。また、電位コントラスト欠陥３２の観察に関しては電子線電流１ｎＡで観察することも可能である。標的セパレータ３１が１５本目であることを確認した上で電子線式検査装置から半導体ウェーハをアンロードする。
【００９２】
次に、図２４（ｃ）に示すように、その半導体ウェーハを集束イオンビーム装置（ＦＩＢ：Focused Ion Beam）などの加工装置へロードし、セパレータの１５本目までを低倍率観察で数えた後、標的セパレータ３１の部分を拡大し、標的セパレータ３１と電位コントラスト欠陥３２との位置関係を再度確認する（図２７の工程Ｃ４）。
【００９３】
次に、図２５（ａ）に示すように、物理解析を行なう位置をさらに明確に確認できるように、基準マーク（以下、フィデュシャルマーク３３と称する）をつける（図２７の工程Ｃ５）。このとき、Ｇａイオンビーム等で試料を溝状に切削する。加工の形状は任意であるが、本実施の形態２では図２５（ａ）に示すような一辺の長さ２００μｍ、溝の幅６μｍの「×印」とした。また、横方向のフィデュシャルマーク３３は「−印」とし、例えば電位コントラスト欠陥３２に近づくにつれて幅６μｍ、幅３．６μｍ、幅０．２６μｍの３段階に幅を変化させて加工している。集束イオンビーム装置の設定範囲としては加速電圧１０〜４０ｋｅＶ、加工時電流１０ｐＡ〜１００ｐＡ、観察時電流１ｐＡを例示することができる。観察時の分解能は６ｎｍ程度まで可能である。
【００９４】
図２４（ｃ）および図２５（ａ）（図２７の工程Ｃ４およびＣ５）では、補助的に測長ＳＥＭ（ＣＤ−ＳＥＭ）やレビューＳＥＭ（欠陥観察用ＳＥＭ）などの走査型電子顕微鏡を用いてもよい。測長ＳＥＭ観察の場合は照射エネルギー０．５ｋｅＶ〜１．０ｋｅＶ程度、電子線電流値１０ｐＡ程度を例示することができる。また、レビューＳＥＭの場合は照射エネルギー１ｋｅＶ、電子線電流５０ｐＡ程度を例示することができる。本実施の形態２で示したフィデュシャルマーク３３の代わりに電子線を長時間照射することによって発生するカーボンコンタミネーションを電位コントラスト欠陥３２の位置確認のための目印としてもよい。なお、集束イオンビーム装置と走査型電子顕微鏡とが一体となったデュアルビームＦＩＢ／ＳＥＭ装置を用いて、これらの操作を実施することも可能である。
【００９５】
次に、図２５（ｂ）に示すように、フィデュシャルマーク３３を加工した後、集束イオンビーム装置において電位コントラスト欠陥３２の近傍を高倍率で観察し、加工に問題がないことを確認する。このとき、ＳＩＭ（Scanning Ion Microscope）像にて観察すると、Ｇａイオンビームの照射によって試料表面は正帯電が進むため、断線や非導通不良の電位コントラスト欠陥３２はＳＥＭ像のそれより高コントラストで観察することができる。その後、集束イオンビーム装置内の半導体ウェーハをアンロードする。
【００９６】
ここから、実際に物理解析を開始する。集束イオンビーム装置から半導体ウェーハをアンロードした後、プローブ測定装置（微小デバイス特性評価装置）へ試料をロードするために半導体ウェーハを約２０ｍｍ角に小片化する。小片化後、図２５（ｃ）に示すように、プローブ測定装置へ試料をロードし、プローブ測定装置の光学顕微鏡像（ＯＭ像）での標的セパレータ３１とフィデュシャルマーク３３との位置関係を把握するとともに、図２６（ａ）に示すように、ＳＥＭを高倍率像に移行し、標的セパレータ３１の近傍を拡大して電位コントラスト欠陥３２のプローブ測定を実施する（図２７の工程Ｃ６）。
【００９７】
このとき、ＳＥＭ像の観察条件設定の範囲としては加速電圧０．５ｋｅＶ〜５．０ｋｅＶ、電流値１０ｐＡ〜１００ｐＡを例示することができる。本発明者による実施時には、例えば加速電圧２ｋｅＶ、電流値２６ｐＡの観察条件を用いて観察および測定を行なった。本条件下のＳＥＭ像の観察では電位コントラスト欠陥３２が消滅したが、標的セパレータ３１からの電位コントラスト欠陥３２の位置を把握していたことにより、支障なくプローブ測定することができた。
【００９８】
また、図２６（ａ）では、先端半径約５０ｎｍのタングステン製のプローブ（探針）３４を用いて電流−電圧測定を行なっている。例えばテストパターンの第１ビアプラグの抵抗値を測定することが可能であり、正常ビアプラグ箇所では約１００Ω、非導通ビアプラグ箇所では約１０１１Ω（１００ＧΩ）の抵抗値を得ることができた。
【００９９】
プローブ測定装置（微小デバイス特性評価装置）の上記に示した条件下で電位コントラスト欠陥３２が消滅したことを記したが、図２６（ａ）の段階でレビューＳＥＭ装置のような走査型電子顕微鏡を用いて上記電位コントラスト欠陥３２を観察すると配線層が暗く観察され、電位コントラスト欠陥３２が明るく観察される場合がある。図２６（ｂ）にその模式図を示す。この現象は「コントラスト反転」と称し、試料表面が負帯電の状態であることを示している。図２６（ｂ）のような場合でも、実施時には標的セパレータ３１を用いて容易に電位コントラスト欠陥３２の位置を特定することができ、良好に物理解析を実施することができた。
【０１００】
また、以上の物理解析時も作り込み電位コントラスト欠陥を小片内に含んでいるため、実欠陥の電位コントラストが低下した場合に、前記図１０の作り込み電位コントラスト欠陥の位置で高コントラストとなる電子光学条件に、各装置の可変範囲内で条件を変化させて調整した後、実欠陥の位置へ移動することで、物理解析対象の電位コントラスト欠陥をより高コントラストで観察することも可能である。
【０１０１】
その後、プローブ測定装置から試料をアンロードし、回収した試料を薄膜化して、図２６（ｃ）に示すように、透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）に搭載して欠陥部分を断面観察する（図２７の工程Ｃ７）。図２６（ｃ）では、非導通ビアプラグの断面観察例を示している。
【０１０２】
次に、上記の方法の効果を確認するため、本発明者が検討した従来方法を前記図３および図２８を用いて説明する。図２８は、従来方法の工程図である。
【０１０３】
まず、図３（ｃ）に示すようなセパレータが搭載されていない従来のテストパターンおよび、例えば前記図１７に例示した電子線式検査装置を用いて欠陥検査を実施する（図２８の工程Ｄ１）。ここでは、電位コントラスト欠陥の物理解析手順を示すが、前記図２７の場合と同様、異物またはパターン欠陥等でも同様な手順で解析することは可能である。
【０１０４】
次に、電位コントラスト欠陥位置からテストパターンの領域端部までのパターン数を数える（図２８の工程Ｄ２）。この作業は、後ほど各種の物理解析装置を用いて物理解析を行なう際に異なる装置を経由するため、および試料が小片化されるため、検査装置で得た欠陥座標データを各装置間で共有化できない可能性が高いことから、パターン数の計数によって、正しく電位コントラスト欠陥位置を確認できるようにするための作業である。図３（ｃ）では、電子線式検査装置によって、テストパターンの領域端部から電位コントラスト欠陥位置まで１４９９本のパターン数を数えた例を示している。
【０１０５】
次に、電子線式検査装置を用いて高倍率のＳＥＭ像（図３（ｄ））、低倍率のＳＥＭ像およびＯＭ（光学顕微鏡）像を撮像し、物理解析時に電位コントラスト欠陥位置を確認する際に参考とする資料（例えば各画像とこれらに含まれる電位コントラスト欠陥位置、テストパターンの領域端部から電位コントラスト欠陥までのパターン本数などの情報を記載した資料）を作成する（図２８の工程Ｄ３）。ここで、光学顕微鏡像を、前記図１７に示す電子線式検査装置の鏡筒の横に設置している光源直下に半導体ウェーハが搭載されている試料台を移動することで、ＣＣＤカメラで捉えた映像として撮像することが可能である。
【０１０６】
この従来方法でのパターン本数の計数作業は、上記の方法で周囲のパターン配置の状態が確認できるように低倍率のＳＥＭ像とＯＭ像を準備しても電位コントラスト欠陥位置へ辿り着くためには、パターン本数の計数による方法しかないため、解析時間の短縮と計数の正確さの面から、実際には数百本の計数が限度であり、事実上テストパターンの中央部付近に発生した電位コントラスト欠陥の物理解析は困難であり、テストパターンの端部に発生した電位コントラスト欠陥しか物理解析を行なうことができない。
【０１０７】
以後の工程では、集束イオンビーム装置（または走査型電子顕微鏡）、プローブ測定装置（微小デバイス特性評価装置）、透過型電子顕微鏡の各装置によって物理解析を進めていくことになる。しかし、集束イオンビーム装置でのテストパターン数の計数（図２８の工程Ｄ４）、フィデュシャルマーク３３を加工した後（図２８の工程Ｄ５）に試料が小片化され、プローブ測定装置へ移載された段階でもテストパターン数の計数（図２８の工程Ｄ６）が必要となる。結局、図２８に示した工程図では、工程Ｄ２、工程Ｄ４、工程Ｄ６でパターン計数が実施されており、少なくとも各装置で必ず１回以上はテストパターンの端部から電位コントラスト欠陥位置までのパターン数を数える作業が発生することになる。ここで、各工程で図３（ｃ）に示すように１４９９本ものパターン数を計数する作業は、物理解析の長時間化の大きな要因となる。以上の従来方法の作業を経過した後、透過型電子顕微鏡用試料の作製、欠陥部断面の観察（図２８の工程Ｄ７）が行なわれて、一連の物理解析作業が終了する。
【０１０８】
ここで、物理解析の短時間化を可能とする効果に絞って、本実施の形態２の要点を前述した従来方法および図３を用いて比較する。従来方法では、図３（ｃ）に示すように、テストパターンの端部からパターン本数１４９９本を計数するのに多大の時間を要し、かつ計数ミスの可能性も増大する。また、テストパターンの中央部付近の欠陥解析では、電位コントラスト欠陥位置へ拡大する場合も周囲に指標となるパターンが存在しないため、予め電位コントラスト欠陥位置を確認するための低倍率ＳＥＭ像およびＯＭ像を準備して、物理解析する電位コントラスト欠陥位置の誤認がないようにする必要があった。
【０１０９】
従って、事実上、これらに費やす時間を低減するため、テストパターンの端部に存在する欠陥が物理解析用に選択されることが多く、例えばテストパターンの中央部付近に発生した欠陥に代表されるような所望の電位コントラスト欠陥位置から物理解析対象の電位コントラスト欠陥として抽出することができない現状があった。
【０１１０】
しかし、本願発明であるセパレータをテストパターンに搭載することにより、セパレータ配置ピッチＰの分だけを単位としてパターン計数に費やす時間を短縮することが可能となる。また、セパレータは低倍率観察でもその本数が計数し易い構造としているため、例えば図３（ｃ）で示した電位コントラスト欠陥位置は、図３（ａ）に例示したように、セパレータを数えるだけで、ただちに電位コントラスト欠陥近傍に辿り着くことができる。そして、拡大して図３（ｂ）で示した高倍率のＳＥＭ像によって、セパレータ配置ピッチＰが１００本のパターン本数分と設定した場合では、１５本目のセパレータの１本分だけ右に存在する１４９９本目が欠陥位置であることを短時間で容易に確認することができる。
【０１１１】
本実施の形態２によれば、以下の効果を得ることができる。
【０１１２】
（１）図１０の構造によって、図１６に示すような作り込み電位コントラスト欠陥２８を製造することができる。作り込み電位コントラスト欠陥２８は、図１０〜図１２に示すように、第１ビアプラグ７を削除することによって、図４における第２配線層４、第１ビアプラグ７、第１配線層５およびｐ型拡散層９を持つ半導体基板１０の電子供給経路が途絶えてしまう。従って、図１０の第１ビアプラグ７を除去した撤去部から端部までのビアチェーンは電気的に浮遊状態（フローティング状態）となり、例えば図１７に示した電子線式検査装置を用いると、図１５に示すような電位コントラストの変化部を意図的に発生させることができる。なお、作り込み電位コントラスト欠陥２８は、図１３および図１４に示すように、第１配線層５を削除することによっても同様に製造することができる。
【０１１３】
（２）セパレータ位置に一定間隔で作り込み電位コントラスト欠陥２８を搭載することにより、図１６に示すように、作り込み電位コントラスト欠陥２８の搭載位置に関する座標情報を知らなくても、例えば図１７に示した電子線式検査装置を用いて容易に作り込み電位コントラスト欠陥２８の搭載位置を把握することが可能である。
【０１１４】
（３）図１０に示した作り込み電位コントラスト欠陥２８を搭載することにより、例えば図１７に示した電子線式検査装置を用いて電位コントラスト欠陥を検出するための検査レシピを作成する際の検査条件の設定を簡単に行なうことができる。これは、図１８に示すように、作り込み電位コントラスト欠陥２８を用いて、電子線式検査装置の検査条件の設定を変化させることにより、検査条件Ａ、ＢおよびＣのうちで作り込み電位コントラスト欠陥２８の画像コントラストが最も高い図１８（ｂ）の検査条件、つまり、図１９の検査条件Ｂを選択することにより最適検査条件を設定することができるためである。ここで、検査条件とは照射エネルギー、電子線電流、帯電制御電圧などの各電子光学条件のパラメータの組合せによって決定される条件を指している。
【０１１５】
（４）図１０に示した作り込み電位コントラスト欠陥２８を搭載することで、図１７に示した電子線式検査装置の検出感度に関する装置状態を作り込み電位コントラスト欠陥２８の検出率推移として、図２３に示すように点検することも可能である。これは、作り込み電位コントラスト欠陥２８の半導体ウェーハ全面における総数を予め把握しておくことにより、実際に検出した作り込み電位コントラスト欠陥２８の数を作り込み電位コントラスト欠陥２８の総数で割ることによって、作り込み電位コントラスト欠陥２８の検出率を算出することができるためである。
【０１１６】
（５）図３、図２４〜図２６に示した物理解析の段階では、前記実施の形態１において示したセパレータを用いて各装置間での試料の観察および測定の度にパターン本数を数える手間を大幅に軽減することができる。これはセパレータ配置ピッチＰを単位としてセパレータ本数のみを数えれば良いためである。また、このとき、解析装置によっては電位コントラスト欠陥が消滅する、または低コントラストとなることが頻繁に発生するが、図１０に示したような、予め欠陥座標が既知の作り込み電位コントラスト欠陥２８で対象装置の観察条件を変化させて、高コントラストとなる条件を設定した後に対象欠陥を観察することにより、各対象解析装置にとって最適の観察条件で、高コントラストで電位コントラスト欠陥を観察することができる。さらに、解析対象の電位コントラスト欠陥を高コントラストで観察できることから、セパレータで把握した電位コントラスト欠陥位置の確認とフィデュシャルマークの加工による電位コントラスト欠陥位置の確認とを併せて、より確実に測定・解析対象の電位コントラスト欠陥位置を視覚的に確認することができる。
【０１１７】
（６）なお、以上に示した効果は、第１配線層５、第１ビアプラグ７および第２配線層４を例示して説明したが、第３配線層ならびにそれより上層の配線層、第２ビアプラグならびにそれより上層のビアプラグに関しても全く同様の理由で実施することが可能であることから、同様の効果を確認することができる。また、本願発明で示したセパレータ、作り込み電位コントラスト欠陥２８はビアチェーン構造でなくても製造可能であることは容易に推察できる。なお、セパレータ、フィデュシャルマーク３３、作り込み電位コントラスト欠陥２８およびテストパターンに関しては一例であり、材料、形状、製造方法、実施手順などは本実施の形態２に限定されるものではなく、記述内容を逸脱しない範囲で変形、改良することは可能である。
【０１１８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１９】
本発明の半導体装置の製造方法は、半導体装置の製造過程において行なわれる欠陥検査工程に使用することができる。
【図面の簡単な説明】
【０１２０】
【図１】本実施の形態１によるテストパターンの要部平面図である。
【図２】本実施の形態１によるテストパターンで観察される配線パターンである。
【図３】（ａ）および（ｂ）はそれぞれ本実施の形態１によるセパレータ本数の計数方法を説明するためのテストパターンの低倍率画像および欠陥部近傍の拡大ＳＥＭ画像、（ｃ）および（ｄ）はそれぞれ本発明者が検討した従来のセパレータ本数の計数方法を説明するためのテストパターンの低倍率画像および欠陥部近傍の拡大ＳＥＭ画像である。
【図４】（ａ）および（ｂ）はそれぞれ本実施の形態１によるテストパターンの基幹配線部の要部平面図および要部断面図である。
【図５】本実施の形態１によるテストパターンのビアチェーンの拡大平面図である。
【図６】図５のＡ−Ａ′線における要部断面図である。
【図７】本実施の形態１によるテストパターンの製造方法を示す半導体装置の要部断面図である。
【図８】本実施の形態１によるテストパターンの製造方法を示す半導体装置の要部断面図である。
【図９】本実施の形態１によるテストパターンの製造方法を示す半導体装置の要部断面図である。
【図１０】本実施の形態２による作り込み電位コントラスト欠陥の要部平面図である。
【図１１】本実施の形態２による作り込み電位コントラスト欠陥の拡大平面図である。
【図１２】図１１のＡ−Ａ′線における要部断面図である。
【図１３】本実施の形態２による作り込み電位コントラスト欠陥の他の例の拡大平面図である。
【図１４】図１３のＡ−Ａ′線における要部断面図である。
【図１５】本実施の形態２による電子線式検査装置で検査した場合の作り込み電位コントラスト欠陥を備える配線パターンの電位コントラストである。
【図１６】本実施の形態２による電子線式検査装置で検査した場合の作り込み電位コントラスト欠陥を備える配線パターンの電位コントラストである。
【図１７】本実施の形態２において使用した電子線式検査装置の概略図である。
【図１８】本実施の形態２による電子線式検査装置で検査した作り込み電位コントラスト欠陥の検査条件を変化させた場合の電位コントラストである。
【図１９】本実施の形態２による電位コントラストと検査条件との関係を示すグラフ図である。
【図２０】本発明者が検討した従来の実欠陥の検査方法を説明する工程図である。
【図２１】本発明者が検討した従来の実欠陥の検査方法の問題点を説明する図であって、（ａ）は検査条件を設定した時の実欠陥の検出率を示すグラフ図、（ｂ）は検出信号と欠陥の種類との関係を示すグラフ図、（ｃ）〜（ｅ）は半導体ウェーハ上の欠陥の分布図である。
【図２２】本実施の形態２による作り込み電位コントラスト欠陥の検査方法を説明する工程図である。
【図２３】本実施の形態２による作り込み電位コントラスト欠陥の検出感度の管理方法を説明する図であって、（ａ）は作り込み電位コントラスト欠陥の検出率の推移を示すグラフ図、（ｂ）〜（ｄ）は半導体ウェーハ上の検出された作り込み電位コントラスト欠陥の分布図である。
【図２４】本実施の形態２による作り込み電位コントラスト欠陥のインライン検査から物理解析までを示す要部概略図である。
【図２５】本実施の形態２による作り込み電位コントラスト欠陥のインライン検査から物理解析までを示す要部概略図である。
【図２６】本実施の形態２による作り込み電位コントラスト欠陥のインライン検査から物理解析までを示す要部概略図である。
【図２７】本実施の形態２による電位コントラスト欠陥に関するインライン検査から物理解析までの流れを説明する工程図である。
【図２８】本発明者が検討した従来の電位コントラスト欠陥に関するインライン検査から物理解析までの流れを説明する工程図である。
【符号の説明】
【０１２１】
１  基幹配線部セパレータ
２  配線中央部セパレータ
３  配線端部セパレータ
４  第２配線層
４ａ  基幹配線
５  第１配線層
５ａ  基幹配線
６  ダミーパターン
７  第１ビアプラグ
８  コンタクトプラグ
９  ｐ型拡散層
１０  半導体基板（シリコン基板）
１１  接続孔
１２，１３ａ，１３ｂ  バリア導体膜
１４  第１ライナー膜
１５  第２ライナー膜
１６  配線溝
１７  第２層間絶縁膜
１８  第３ライナー膜
１９  配線溝
２０  接続孔
２１  第３層間絶縁膜
２２  第１層間絶縁膜
２３  ハードマスク膜
２４  反射防止膜
２５  レジストパターン
２６  反射防止膜
２７  レジストパターン
２８  作り込み電位コントラスト欠陥
２９  半導体ウェーハ
３０  ノッチ
３１  標的セパレータ
３２  電位コントラスト欠陥
３３  フィデュシャルマーク
３４  プローブ
５１  電子線式検査装置
５２  電子銃
５３  試料（半導体ウェーハ）
５４  反射板
５５  二次電子検出器
５６  二次電子検出信号変換回路
５７  画像観察用モニタ
５８  二次電子第一画像描画回路
５９  二次電子第二画像描画回路
６０  比較演算回路
６１  欠陥判定処理回路
６２  アノード電極
６３  引き出し電極
６４  コンデンサレンズ
６５  入射電子線
６６  ブランキング偏向器
６７  絞り
６８  Ｅ×Ｂ偏向器
６９  走査偏向器
７０  対物レンズ
７１  試料高さ検出器
７２ｘ，７２ｙ  ＸＹステージ
７４  試料台
７５  光源
７６  光学レンズ
７７  ＣＣＤカメラ
７８  コンデンサレンズ電源
７９  走査信号発生器
８０  対物レンズ電源
８１  試料高さ測定器
８２  位置モニタ測長器
８３  制御部回路
８４  帯電制御電極
Ｌ  セパレータ長
Ｐ  セパレータ配置ピッチ
【図１】
2008177282.tif 000003
【図２】
2008177282.tif 000004
【図３】
2008177282.tif 000005
【図４】
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【図５】
2008177282.tif 000007
【図６】
2008177282.tif 000008
【図７】
2008177282.tif 000009
【図８】
2008177282.tif 000010
【図９】
2008177282.tif 000011
【図１０】
2008177282.tif 000012
【図１１】
2008177282.tif 000013
【図１２】
2008177282.tif 000014
【図１３】
2008177282.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2008177282.tif 000019
【図１８】
2008177282.tif 000020
【図１９】
2008177282.tif 000021
【図２０】
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【図２１】
2008177282.tif 000023
【図２２】
2008177282.tif 000024
【図２３】
2008177282.tif 000025
【図２４】
2008177282.tif 000026
【図２５】
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【図２６】
2008177282.tif 000028
【図２７】
2008177282.tif 000029
【図２８】
2008177282.tif 000030
【手続補正書】
【提出日】平成19年1月23日(2007.1.23)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２６
【補正方法】変更
【補正の内容】
【図２６】
2008177282.tif 000031