(57)【要約】【課題】半導体装置及びその製造方法に関し、ゲート電極とドレイン電極との間でゲート絶縁膜に加わる電界を低減する為の構造を簡単且つ容易に実現しようとする。【解決手段】複数種類のデジタルトランジスタとアナログトランジスタとが同一のウェハ上に混載され集積化された半導体装置であって、不純物拡散プロファイルを異にするソース不純物拡散領域４とドレイン不純物拡散領域５を備え、且つ、該ドレイン不純物拡散領域５の不純物拡散プロファイルに於けるＬＤＤ領域５Ａのチャネル側端がゲート絶縁膜２から離隔して基板内部に埋め込まれたトランジスタを含むことを特徴とする。【選択図】        図１
2008235407.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ソース不純物拡散領域と、ドレイン不純物拡散領域とを備える電界効果トランジスタに於いて、
該ドレイン不純物拡散領域のチャネル側端部は、該ゲート絶縁膜下部であって且つ該ゲート絶縁膜から離隔した該半導体基板内部に位置すること
を特徴とする半導体装置。
【請求項２】
該ソース不純物拡散領域のチャネル側端部は、該ゲート絶縁膜下部であって且つ該ゲート絶縁膜に接して該半導体基板表面部に位置すること
を特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
該ゲート電極及び該ゲート絶縁膜をマスクとして、該半導体基板に一導電型の不純物注入を行い、ドレイン不純物拡散領域を形成する工程と、
次いで、該ドレイン不純物拡散領域の表面に、反対導電型の不純物注入を、該ゲート電極に対して該ドレイン不純物拡散領域側の斜め方向から行う工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
該ゲート電極及び該ゲート絶縁膜をマスクとして、該半導体基板に一導電型の不純物注入を行い、ドレイン不純物拡散領域を形成する工程と、
次いで、該ドレイン不純物拡散領域の表面に、酸素イオンの注入を、該ゲート電極に対して該ドレイン不純物拡散領域側の斜め方向から行う工程と
を有することを特徴とする電界効果トランジスタの製造方法。
【請求項５】
該酸素のイオン注入量が１×１０12ｃｍ-2以上１×１０16ｃｍ-2以下であること
を特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧のＭＯＳＦＥＴを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、前記したような半導体装置、即ち、複数種類のＭＯＳＦＥＴを混載した半導体装置が多用され、そして、その性能向上が希求されているのであるが、それを実現するには種々と問題がある。
【０００３】
そのような半導体装置に含まれる一種であるパワーアンプ用のＭＯＳＦＥＴを動作させるには、比較的高いドレイン電圧を必要とするので、ゲート絶縁膜の耐圧は高くしなければならない。
【０００４】
例えば、Ｉ／Ｏに用いる 3.3Ｖのトランジスタを製造する工程を流用してパワーアンプ用ＭＯＳＦＥＴを混載する場合、例えばゲート電圧 3.3Ｖ、ドレイン電圧１０Ｖというように高いドレイン電圧が必要となる。
【０００５】
3.3ＶのＩ／Ｏ用トランジスタに於いて、ゲート絶縁膜に印加される電圧はゲート電極とソース電極間及びゲート電極とドレイン電極間で何れも 3.3Ｖとなる。そして、ドレイン電圧を１０Ｖまで高めると、ゲート電極とドレイン電極間で１０Ｖもの電圧差が生じ、この高電界によってゲート絶縁膜の劣化及び破壊が起こることになる。
【０００６】
ドレイン耐圧を向上させる為には、非対称のソース・ドレイン構造が有用であることは良く知られている。例えば、ドレイン側に比較的低濃度の不純物領域を用いることによって耐圧が向上する。
【０００７】
然しながら、このような構造、即ち、低濃度の不純物領域を用いただけでは十分な電圧降下が得られず、ゲート電極とドレイン電極間のゲート絶縁膜にかかる電界はほとんど緩和されず不十分である。
【０００８】
前記したところから、ｐ型不純物イオンを側方から斜め注入し、その後、ｎ型不純物イオンを垂直方向から注入することによって、ｎ型のＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域に於ける不純物を相殺すると共にｎ型のＬＤＤ領域先端のチャネル側にｐ型の埋込み領域を形成する方法が開示されている（例えば、特許文献１を参照。）。
【０００９】
この方法は、ｎ型のＬＤＤ領域に於ける不純物をｐ型の不純物で相殺し、ＬＤＤ抵抗を高めることによって、素子の耐圧を向上させている。
【００１０】
この場合、ＬＤＤ領域に隣接するｐ型の埋込み領域は、一般的によく知られているポケット注入と同様の効果が得られる構造をゲートの片側のみに設けたことが特徴になっている。然しながら、アナログ素子や高耐圧のパワーアンプＭＯＳＦＥＴにおいては、ｐ型の埋込み領域、いわゆるポケット注入は駆動能力の劣化やばらつき増大の原因になっていることが問題である。
【特許文献１】特開平５−２７５６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明では、ゲート電極とドレイン電極との間でゲート絶縁膜に加わる電界を低減する為の構造を簡単且つ容易に実現しようとする。
【課題を解決するための手段】
【００１２】
本発明に依る半導体装置及びその製造方法に於いては、複数種類のデジタルトランジスタとアナログトランジスタとが同一のウェハ上に混載され集積化された半導体装置であって、不純物拡散プロファイルを異にするソース不純物拡散領域とドレイン不純物拡散領域を備え、且つ、該ドレイン不純物拡散領域の不純物拡散プロファイルに於けるチャネル側端がゲート絶縁膜から離隔して基板内部に埋め込まれたトランジスタを含むことを特徴とする。
【発明の効果】
【００１３】
前記手段を採ることに依り、ソース不純物領域及びドレイン不純物拡散領域では、ドレイン側のＬＤＤ領域に於けるプロファイルは、ＬＤＤ領域の先端部分がゲート絶縁膜から離間して基板内部に埋め込まれた形状になり、従って、ゲート電極とドレイン電極間のゲート絶縁膜にかかる電界を緩和することが可能であり、そして、ドレイン不純物拡散領域に於けるＬＤＤ領域先端の占位位置を制御することに依り、ゲート絶縁耐性及びホットキャリア耐性を共に向上させることが可能である。
【発明を実施するための最良の形態】
【００１４】
本発明は、ゲート電極とドレイン電極間においてゲート絶縁膜にかかる電界を小さくする為、ドレイン端がゲート絶縁膜から離間して基板内部に埋め込まれた構造にする。
【００１５】
図１は本発明に依る実施の形態１の半導体装置であるＭＯＳＦＥＴを従来のＭＯＳＦＥＴと比較して説明する為の要部切断側面図であり、（Ａ）が本発明に依るＭＯＳＦＥＴ、（Ｂ）が従来のＭＯＳＦＥＴである。
【００１６】
図に於いて、１はシリコン基板、１Ａは高抵抗領域、２はゲート絶縁膜、３はゲート電極、４はソース不純物拡散領域、４Ａはソース側ＬＤＤ領域、５はドレイン不純物拡散領域、５Ａはドレイン側ＬＤＤ領域、６はサイドウォールをそれぞれ示している。尚、ＬＤＤなる用語は、慣例によって、ソース側の領域にも用いることとする。
【００１７】
本発明に依るＭＯＳＦＥＴでは、図から明らかなように、ＬＤＤ領域５Ａのプロファイルに於ける先端部分が基板１の内部に埋め込まれた形状になっていて、ゲート絶縁膜２と離間していることが看取される。このＬＤＤ領域５Ａの先端が占位する位置は製造工程に於いて制御することができ、そして、その占位位置に応じてゲート絶縁耐性及びホットキャリア耐性は変化するから、その制御が可能である。
【００１８】
図１（Ａ）に見られるＭＯＳＦＥＴを作製するには、ゲート電極３直下のシリコン基板１に於いて、ドレイン不純物拡散領域５のドレイン側ＬＤＤ領域５Ａとゲート絶縁膜２との間に不純物のカウンタードープによって高抵抗領域１Ａを形成する。
【００１９】
ｎチャネル型ＭＯＳＦＥＴの場合、ｎ型のＬＤＤ領域５Ａを形成した後、その表面にｐ型不純物イオンを浅く注入することに依って、ＬＤＤ領域５Ａを基板１の内部に埋め込んだ構造にしてある。
【００２０】
図１（Ａ）に見られるＭＯＳＦＥＴと図１（Ｂ）に見られるＭＯＳＦＥＴとを比較すると、本発明に依るＭＯＳＦＥＴに於けるＬＤＤ領域５Ａの構造が従来のＭＯＳＦＥＴの構造と著しく相違していることが看取できよう。
【００２１】
ｐ型不純物イオンに続いてｎ型不純物イオンの順番で注入した場合には、ｐ型の不純物がｎ型不純物によって基板内部に押し込まれる為、ｐ型不純物プロファイルの裾が基板内部に広がってしまうので、ｎ型不純物イオンの注入後にｐ型不純物イオンの注入を行う方法を採ると良い。
【００２２】
ｐ型不純物イオンの注入は、チャネリングを抑制する為、浅い角度の斜め方向から行うことが好ましく、これによって、先端が基板内部に埋め込まれたドレイン側ＬＤＤ領域５Ａを形成し、ゲート電極３とドレイン電極間のゲート絶縁膜２にかかる電界を緩和することが可能である。
【００２３】
また、ｐチャネル型ＭＯＳＦＥＴの場合、前記説明したｎチャネル型ＭＯＳＦＥＴの場合と同じ方法を使用できることは容易に想像できよう。
【００２４】
また、既知の技術（例えば、特許文献１を参照。）に依れば、ｐ型不純物イオンの注入に続いてｎ型不純物イオンを注入していて、ｎ型のＬＤＤ領域の先端の在るチャネル領域にｐ型の埋込み領域を形成するという方法が採用され、この場合、前記したようにＭＯＳＦＥＴの駆動能力が劣化したり、或いは、ばらついたりする旨の問題があり、本発明に依って得られる効果は得ることができない。
【００２５】
本発明に依る実施の形態２としては、前記説明した実施の形態１に於けるｐ型不純物のカウンタードープに代えて、ドレイン領域に酸素イオンを浅く斜め注入することに依って高抵抗領域１Ａを形成するものである。但し、余り大量の酸素イオンを打ち込んでしまうと、イオン注入ダメージを受けて耐圧が低下した酸化膜が生成されてしまうので、酸素イオンのドーズ量としては１×１０16ｃｍ-2以下とすることが好ましい。
【実施例１】
【００２６】
図２乃至図９は本発明に於ける実施例１を説明する為の工程要所に於けるＭＯＳＦＥＴを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００２７】
図２参照
（１）
ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法を用い、シリコン基板１に素子分離領域（図示せず：図示できる範囲外に位置する）を形成し、次いで、イオン注入法を用い、ｐ型ウエル領域（図示せず）を形成する。尚、上記ＳＴＩ法はＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法などに代替して良い。
【００２８】
（２）
熱酸化法を用い、シリコン基板１上に厚さ３ｎｍのＳｉＯ2 からなるゲート絶縁膜２を成膜する。尚、ゲート絶縁膜２の厚さは３ｎｍ〜１０ｎｍの範囲で任意に選択して良い。
【００２９】
（３）
同じくＣＶＤ法を用い、ゲート絶縁膜２上にゲート電極となるべき厚さ３０ｎｍのポリシリコン層を成膜する。尚、ゲート電極となるべきポリシリコン層の厚さは３０ｎｍ〜３００ｎｍの範囲で任意に選択することができ、また、材質はポリシリコン以外にシリサイドや金属などを選択することができる。
【００３０】
図３参照
（４）
リソグラフィ技術に於けるレジストプロセス、及び、ＲＩＥ（ｒｅａｃｔｉｖ  ｉｏｎ  ｅｔｃｈｉｎｇ）法を用い、ゲート電極となるべきポリシリコン層のパターン化を行って、ゲート長が 0.1μｍのゲート電極３を形成し、また、ゲート絶縁膜２のパターン化を行う。尚、ゲート長は 0.1μｍ〜10μｍの範囲で任意に選択して良い。
【００３１】
図４参照
（５）
イオン注入法を用い、不純物イオンの打ち込みを行ってソース側ＬＤＤ領域４Ａ及びドレイン側ＬＤＤ領域５Ａを形成する。ここでは、ｎチャネル型ＭＯＳＦＥＴを対象にしているので、不純物としてはＰ、Ａｓ、Ｓｂなどから選択し、また、イオン注入角度は0 度（基板面に対して垂直）〜３０度の範囲で選択し、また、イオン加速エネルギーは１００ｋｅＶ以下、ドーズ量は１×１０15ｃｍ-2以下とすることが望ましい。
【００３２】
図５参照
（６）
ここで、イオン注入法を用いてＬＤＤ領域５Ａの側方から斜めにカウンタードープを行う。この場合、ＬＤＤ領域５Ａとは導電型を異にする不純物、即ち、ｎチャネル型ＭＯＳＦＥＴの場合、ｐ型不純物であるＩｎ、Ｂ、ＢＦ2 などから選択する。
【００３３】
この際、不純物イオンをＬＤＤ領域５Ａの表面側にのみ打ち込む為、ＬＤＤ領域を形成した時のイオン注入に比較して小さい加速エネルギーを採用し、また、イオン注入角度はＬＤＤ領域を形成した際のイオン注入条件の如何で変える必要がある。
【００３４】
その一例としては、ＬＤＤ領域形成の際のイオン注入が０度（基板面に対して垂直) 方向、加速エネルギーが３０ｋｅＶ、イオン種がＰ、ドーズ量が１×１０14ｃｍ-2であったとすると、カウンタードープでは０度〜３０度、好ましくは７度傾斜させ、加速エネルギーは１ｋｅＶ、イオン種はＢ、ドーズ量は８×１０13ｃｍ-2とすることができる。
【００３５】
また、上記カウンタードープには、不純物イオンを用いる他、酸素イオンを用い、不純物イオンを用いる場合と同じ方法、即ち、斜め方向から打ち込むことで、ＬＤＤ領域５Ａの表面を不活性化する手段を採っても良く、その場合には、酸素イオンのドーズ量として１×１０16ｃｍ-2以下を選択することで、イオン注入ダメージを受けて耐圧が低下した酸化膜が形成されることを抑止する。
【００３６】
図６参照
（７）
短時間の熱処理を行ってＬＤＤ領域を活性化する。この工程を経ることで、ドレイン側ＬＤＤ領域５Ａの表面に在る不純物は、カウンタードープされたｐ型不純物によって相殺される。尚、酸素注入の場合は、不活性化によって高抵抗層が形成される。
【００３７】
以上の結果、ドレイン側のみ、ＬＤＤ領域５Ａが基板１の内部に埋め込まれたプロファイルが生成される。尚、工程（７）の熱処理は、高濃度ソース不純物拡散領域４及び高濃度ドレイン不純物拡散領域５を形成する為のイオン注入を行った後にまとめて実施しても良い。
【００３８】
図７参照
（８）
ＣＶＤ法を採用し、サイドウォール用のＳｉＯ2 からなる絶縁膜を堆積する。尚、ＳｉＯ2 は他の絶縁材料、例えば、ＳｉＮ、ＳｉＯＮなどに代替することができる。
【００３９】
（９）
ＲＩＥ法を採用し、上記絶縁膜を異方性エッチングしてサイドウォール６を形成する。
【００４０】
図８参照
（１０）
イオン注入法を採用することに依り、ｎ型不純物イオンの打ち込みを行ってソース不純物拡散領域４及びドレイン不純物拡散領域５を形成する。
【００４１】
図９参照
（１１）                                                                          短時間の熱処理によってソース不純物拡散領域４及びドレイン不純物拡散領域５に於ける不純物を活性化させ、全体として図示の不純物拡散プロファイルを実現する。尚、ドレイン不純物拡散領域５のＬＤＤ領域５Ａの位置制御は、第一にＬＤＤ領域５Ａの不純物注入の如何に依って制御を行い、続いて、これに見合うカウンタードープを行う。
【００４２】
ＬＤＤ領域５Ａの不純物注入エネルギーを大きくしたり、或いは、角度を付けて打ち込みを行うと、ゲート電極とＬＤＤ領域５Ａとのオーバーラップは大きくなる。勿論、カウンタードープの条件に依っても若干は制御可能であるが、ＬＤＤ領域５Ａの先端は本来的にＬＤＤ領域５Ａの不純物注入で決まってしまう。
【００４３】
（１２）
この後、図示しないが、通常の半導体装置の製造と同じように、ソース・ドレイン・ゲートの表面にＣｏＳｉ、ＮｉＳｉなどのシリサイド膜の形成、層間絶縁膜の堆積、コンタクトホール及びコンタクトプラグの形成、配線の形成などを行って完成する。
【００４４】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができるので、以下、それを付記として例示する。
【００４５】
（付記１）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ソース不純物拡散領域と、ドレイン不純物拡散領域とを備える電界効果トランジスタに於いて、
該ドレイン不純物拡散領域のチャネル側端部は、該ゲート絶縁膜下部であって且つ該ゲート絶縁膜から離隔した該半導体基板内部に位置すること
を特徴とする半導体装置。
【００４６】
（付記２）
該ソース不純物拡散領域のチャネル側端部は、該ゲート絶縁膜下部であって且つ該ゲート絶縁膜に接して該半導体基板表面部に位置すると
を特徴とする（付記１）記載の半導体装置。
【００４７】
（付記３）
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
該ゲート電極及び該ゲート絶縁膜をマスクとして、該半導体基板に一導電型の不純物注入を行い、ドレイン不純物拡散領域を形成する工程と、
次いで、該ドレイン不純物拡散領域の表面に、反対導電型の不純物注入を、該ゲート電極に対して該ドレイン不純物拡散領域側の斜め方向から行う工程と
を有することを特徴とする半導体装置の製造方法。
【００４８】
（付記４）
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
該ゲート電極及び該ゲート絶縁膜をマスクとして、該半導体基板に一導電型の不純物注入を行い、ドレイン不純物拡散領域を形成する工程と、
次いで、該ドレイン不純物拡散領域の表面に、酸素イオンの注入を、該ゲート電極に対して該ドレイン不純物拡散領域側の斜め方向から行う工程と
を有することを特徴とする電界効果トランジスタの製造方法。
【００４９】
（付記５）
該反対導電型の不純物の注入量が１×１０12ｃｍ-2以上１×１０16ｃｍ-2以下であること
を特徴とする（付記３）記載の半導体装置の製造方法。
【００５０】
（付記６）
該酸素のイオン注入量が１×１０12ｃｍ-2以上１×１０16ｃｍ-2以下であること
を特徴とする（付記４）記載の電界効果トランジスタの製造方法。
【図面の簡単な説明】
【００５１】
【図１】本発明に依る実施の形態１の半導体装置であるＭＯＳＦＥＴを従来のＭＯＳＦＥＴと比較して説明する為の要部切断側面図である。
【図２】本発明に於ける実施例１を説明する為の工程要所に於けるＭＯＳＦＥＴを表す要部切断側面図である。
【図３】本発明に於ける実施例１を説明する為の工程要所に於けるＭＯＳＦＥＴを表す要部切断側面図である。
【図４】本発明に於ける実施例１を説明する為の工程要所に於けるＭＯＳＦＥＴを表す要部切断側面図である。
【図５】本発明に於ける実施例１を説明する為の工程要所に於けるＭＯＳＦＥＴを表す要部切断側面図である。
【図６】本発明に於ける実施例１を説明する為の工程要所に於けるＭＯＳＦＥＴを表す要部切断側面図である。
【図７】本発明に於ける実施例１を説明する為の工程要所に於けるＭＯＳＦＥＴを表す要部切断側面図である。
【図８】本発明に於ける実施例１を説明する為の工程要所に於けるＭＯＳＦＥＴを表す要部切断側面図である。
【図９】本発明に於ける実施例１を説明する為の工程要所に於けるＭＯＳＦＥＴを表す要部切断側面図である。
【符号の説明】
【００５２】
１  シリコン基板
１Ａ  高抵抗領域
２  ゲート絶縁膜
３  ゲート電極
４  ソース不純物拡散領域
４Ａ  ソース側ＬＤＤ領域
５  ドレイン不純物拡散領域
５Ａ  ドレイン側ＬＤＤ領域
６  サイドウォール
【図１】
2008235407.tif 000003
【図２】
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【図３】
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【図４】
2008235407.tif 000006
【図５】
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【図６】
2008235407.tif 000008
【図７】
2008235407.tif 000009
【図８】
2008235407.tif 000010
【図９】
2008235407.tif 000011