(57)【要約】【課題】誘電体層のリーク電流の増加や短絡不良の発生を防止できるようにしたキャパシタを、高い歩留まりで製造する。【解決手段】キャパシタ１の製造方法は、下部電極２の上に、誘電体層３を形成する工程と、誘電体層３の形成後に、電気泳動法を用いて、誘電体層３のうち電流が流れる部分の上に選択的に樹脂絶縁体５を形成する工程と、樹脂絶縁体５の形成後に、上部電極４を形成する工程とを備え、下部電極２と上部電極４との間に２Ｖの電圧を印加したときの誘電体層３のリーク電流が１×１０−６Ａ／ｃｍ２以下となるキャパシタ１を製造する。樹脂絶縁体５を形成する工程では、電気泳動法を用いて樹脂絶縁体５を形成する際の印加電圧を２〜５０Ｖの範囲内とし、電圧印加時間を０．５〜５００ミリ秒の範囲内とする。【選択図】図１
2008160040.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、上部電極と、前記下部電極と上部電極との間に配置された誘電体層とを備えたキャパシタを製造する方法であって、
前記下部電極の上に、前記誘電体層を形成する工程と、
前記誘電体層の形成後に、電気泳動法を用いて、前記誘電体層のうち電流が流れる部分の上に選択的に樹脂絶縁体を形成する工程と、
前記樹脂絶縁体の形成後に、前記上部電極を形成する工程とを備え、
前記樹脂絶縁体を形成する工程では、電気泳動法を用いて前記樹脂絶縁体を形成する際の印加電圧を２〜５０Ｖの範囲内とし、電圧印加時間を０．５〜５００ミリ秒の範囲内とし、
前記下部電極と上部電極との間に２Ｖの電圧を印加したときの前記誘電体層のリーク電流が１×１０−６Ａ／ｃｍ２以下となるキャパシタを製造することを特徴とするキャパシタの製造方法。
【請求項２】
前記下部電極の表面は、前記誘電体層によって覆われていない露出部分を含み、
前記樹脂絶縁体を形成する工程において、前記露出部分には実質的に、前記樹脂絶縁体を構成する材料よりなる電着物は形成されないことを特徴とする請求項１記載のキャパシタの製造方法。
【請求項３】
前記下部電極は、金属多結晶体よりなる箔によって構成されていることを特徴とする請求項１または２記載のキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極と、上部電極と、これらの電極間に配置された誘電体層とを備えたキャパシタの製造方法に関する。
【背景技術】
【０００２】
近年、基板埋め込み用として低背化が求められているキャパシタは、一般的には、誘電体層と、この誘電体層を挟むように配置された一対の電極とからなる積層構造を少なくとも１つ有している。
【０００３】
キャパシタの低背化のためには、誘電体層厚を薄くすることが有効である。誘電体層厚を薄くすることの可能なキャパシタとしては、例えば特許文献１に記載されているように、スパッタ法等の薄膜形成技術を用いて形成された誘電体層を備えたキャパシタ（以下、薄膜キャパシタとも言う。）が知られている。特許文献１に記載されたキャパシタは、ベース基板上に、第１の電極層、誘電体層、第２の電極層を順に積層して形成されている。
【０００４】
ところで、従来、薄膜キャパシタでは、誘電体層厚を薄くしていくと、誘電体層に欠陥が生じて短絡不良が発生したり、リーク電流が増加したり、耐電圧が低下したりするといった問題があった。これらの問題は、例えば、特許文献１に記載されているように、誘電体層に存在するピンホール部や結晶粒界に起因して発生すると考えられる。
【０００５】
特許文献１には、上記の問題を解決するために、誘電体層のピンホール部や結晶粒界と第１の電極層の間に、第１の電極層を構成する材料を酸化させることによって形成された絶縁層を設ける技術が記載されている。
【０００６】
なお、特許文献２には、下層の導体パターン上に、絶縁層または低誘電体層を積層し、この絶縁層等の上に上層の導体パターンを積層してなる多層配線基板における絶縁層等の欠損部分を補修する技術が記載されている。この技術では、絶縁層等の形成後に、下層の導体パターンを一方の電極とした電着法を用いて、絶縁層等の欠損部分に、エポキシ樹脂等の絶縁性材料を付着させる。
【０００７】
【特許文献１】特開２００２−２６２６６号公報
【特許文献２】特開２００２−１８５１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述の薄膜キャパシタにおける誘電体層の欠陥に起因する問題を解決するために、特許文献２に記載されているような電着法を用いて、欠陥を補修する樹脂よりなる電着物を形成することが考えられる。
【０００９】
ところで、電着法には定電圧法と定電流法とがあるが、一般的には定電圧法が使用される。電着処理を行うと、それによって、電流が流れる部分上に高電気抵抗の電着物が形成される。そのため、定電圧法による電着処理を行うと、電着処理の初期には大きな電流が流れるが、時間の経過と共に電着物の電気抵抗値が大きくなって電流値が減少し、最終的にはほとんど電流が流れなくなって、自動的に電着物の成長が停止する。そのため、従来、定電圧法による電着処理を行って電着物を形成する場合には、印加電圧は数Ｖないし１００Ｖ程度の値で注意深く決定されるが、電圧印加時間は、電着処理の開始後、電着物の成長が停止するまでの時間以上であればよいと考えられていた。そして、一般的には、電圧印加時間としては、数秒ないし数分が選択されていた。
【００１０】
しかしながら、定電圧法による電着処理を行って、キャパシタにおける誘電体層の欠陥を補修する電着物を形成する場合には、以下のような問題が発生する。誘電体層の、欠陥以外の部分は高電気抵抗であり、欠陥は局所的に低電気抵抗となる部分である。そのため、電着法によれば、欠陥において電流が流れるため、欠陥を補修するように選択的に電着物が形成される。ところが、誘電体層において欠陥が生じる原因は、誘電体層における異物の存在、誘電体層の部分的な剥離、誘電体層の結晶粒界、下部電極層の凹凸等、様々である。そのため、誘電体層における多数の欠陥の大きさは一様ではなく、欠陥には非常に大きいものから微小なものまである。定電圧法による電着処理を行って誘電体層の欠陥を補修する電着物を形成すると、誘電体層において、大きな欠陥が存在する部分には多くの電流が流れるため大きな電着物が形成され、微小な欠陥が存在する部分にはわずかな電流しか流れないため小さな電着物が形成される。このように、定電圧法による電着処理を行って誘電体層の欠陥を補修する電着物を形成する場合には、誘電体層における欠陥の大きさが多様であることに起因して、多様な大きさの電着物が形成される。電着処理においてわずかな電流しか流れない微小欠陥を補修するためには、電着処理における印加電圧を大きくする必要がある。しかし、そうすると、誘電体層の、非常に大きな欠陥が存在する部分には非常に大きな電着物が形成されてしまう。
【００１１】
一般的に、電着処理を行って形成された樹脂電着物は、形成直後においては未硬化状態である。そのため、樹脂電着物によって誘電体層の欠陥を補修する場合には、電着物を熱処理により硬化させる工程が必要となる。前述のような大きな電着物は、例えば熱処理工程において発泡する場合がある。また、大きな電着物が形成されると、その一部が剥がれて誘電体層の表面等に付着する場合がある。また、大きな電着物は、誘電体層の一部と共に剥がれる場合もある。また、キャパシタを工業的に量産する場合には、１つの基板上に多数のキャパシタを製造する。ここで、１つでも大きな電着物が形成されてしまうと、そのかけらが基板上に散乱し、多くのキャパシタが不良となる。また、大きな電着物が形成されると、その電着物や電着物のかけらによって上部電極の一部が大きく突出する。これによって、上部電極をパターニングする際の精度が低下したり、上部電極に貫通孔を形成することが困難になったりする。また、必要以上に大きな面積の電着物が形成されると、対向電極面積が減少し、キャパシタの容量が低下してしまう。
【００１２】
このように、大きな電着物が形成されると種々の問題が発生する。しかしながら、従来は、大きな電着物が形成されないようにしながら、誘電体層の微小欠陥を補修する電着物を形成することは困難であった。
【００１３】
また、下部電極表面には、誘電体層によって覆われていない露出部分が存在する。電着法を用いて誘電体層の欠陥を補修する電着物を形成する際には、上記露出部分に不要な電着物が形成されることを防ぐ必要がある。そのためには、電着物形成工程前に、露出部分に対して非導電材料を用いてマスキングを施す必要がある。しかし、これは、製造工程数を増加させると共に、作業ミスによるキャパシタの歩留まりの低下を招く。
【００１４】
本発明はかかる問題点に鑑みてなされたもので、その目的は、下部電極と、上部電極と、これらの電極間に配置された誘電体層とを備え、リーク電流の増加や短絡不良の発生を防止できるようにしたキャパシタを、高い歩留まりで製造できるようにしたキャパシタの製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明のキャパシタの製造方法は、下部電極と、上部電極と、これらの電極間に配置された誘電体層とを備えたキャパシタを製造する方法であって、下部電極の上に、誘電体層を形成する工程と、誘電体層の形成工程後に、電気泳動法を用いて、誘電体層の電流が流れる部分上に選択的に樹脂絶縁体を形成する工程と、樹脂絶縁体形成工程の後に、上部電極を形成する工程とを備えている。樹脂絶縁体形成工程では、電気泳動法を用いて樹脂絶縁体を形成する際の印加電圧を２〜５０Ｖの範囲内とし、電圧印加時間を０．５〜５００ミリ秒の範囲内とする。本発明のキャパシタの製造方法では、下部電極と上部電極との間に２Ｖの電圧を印加したときの誘電体層のリーク電流が１×１０−６Ａ／ｃｍ２以下となるキャパシタを製造する。
【００１６】
本発明のキャパシタの製造方法において、下部電極の表面は、誘電体層によって覆われていない露出部分を含み、樹脂絶縁体形成工程において、露出部分には実質的に、樹脂絶縁体を構成する材料よりなる電着物は形成されないようにしてもよい。
【００１７】
本発明のキャパシタの製造方法において、下部電極は、金属多結晶体よりなる箔によって構成されていてもよい。
【００１８】
本発明の第２のキャパシタの製造方法は、ニッケル金属箔からなる下部電極と、上部電極と、下部電極と上部電極との間に配置されたペロブスカイト型酸化物誘電体層とを備えたキャパシタを製造する方法であって、下部電極の上に、誘電体層を形成する工程と、誘電体層の形成後に、電気泳動法を用いて、誘電体層のうち電流が流れる部分の上に選択的に樹脂絶縁体を形成する工程と、樹脂絶縁体の形成後に、上部電極を形成する工程とを備えている。樹脂絶縁体を形成する工程では、電気泳動法を用いて樹脂絶縁体を形成する際の印加電圧を２〜５０Ｖの範囲内とし、電圧印加時間を０．５〜５００ミリ秒の範囲内とする。
【発明の効果】
【００１９】
本発明のキャパシタの製造方法では、電気泳動法を用いて樹脂絶縁体を形成する際の印加電圧を２〜５０Ｖの範囲内とし、電圧印加時間を０．５〜５００ミリ秒の範囲内として、下部電極と上部電極との間に２Ｖの電圧を印加したときのリーク電流が１×１０−６Ａ／ｃｍ２以下となるキャパシタを製造する。これにより、本発明によれば、リーク電流の増加や短絡不良の発生を防止できるようにしたキャパシタを、高い歩留まりで製造できるという効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る製造方法によって製造されるキャパシタの構成について説明する。図１は、本実施の形態におけるキャパシタの断面図である。図１に示したように、本実施の形態におけるキャパシタ１は、下部電極２と、上部電極４と、これらの電極間に配置された誘電体層３とを備えている。
【００２１】
下部電極２としては、例えば箔が用いられる。箔は、下部電極の機能の他にキャパシタ１における基体としての機能を持つ。そのため、下部電極２として箔を用いると、キャパシタ１の全体の厚みを小さくすることが可能になり、その結果、例えば、キャパシタ１を基板に埋め込むことが容易になる。また、箔は、高価な高純度材料により作製される薄膜電極層に比べて安価であるため、下部電極２として箔を用いることにより、キャパシタ１の製造コストを低減することができる。下部電極２としての箔は、例えば、金属多結晶体よりなる。
【００２２】
下部電極２の材料としては、公知の各種の金属材料を用いることができ、具体的には、例えば、白金、銅、ニッケル、あるいはこれらの合金を用いることができる。これらのうち、価格、耐酸化性の観点より、特にニッケルが好ましい。下部電極２の厚みは、例えば１０μｍ〜１００μｍの範囲内である。
【００２３】
下部電極２は、誘電体層３に対向する上面２ａと、その反対側の下面２ｂと、側面２ｃとを有している。下部電極２が、金属多結晶体よりなる箔によって構成されている場合には、上面２ａには、結晶粒界が現れる。図１において、符号１０は結晶粒界の一部を示している。
【００２４】
下部電極２として用いられる箔は、予め熱処理が施されたものであることが好ましい。それは、熱処理が施されていない箔は、後に、誘電体層３や上部電極４の形成時における熱処理により変形や、結晶粗大化が起こるおそれがあるからである。
【００２５】
下部電極２を構成する金属多結晶体は、主成分の金属元素の他に不純物を含んでいてもよい。また、この金属多結晶体では、粒界において結晶粒内に比べて不純物の濃度が高くなる粒界偏析が生じていてもよい。図１において、符号１１は、粒界偏析によって不純物が偏析している領域のうち、特に下部電極２の上面２ａの近傍に存在するものを示している。
【００２６】
下部電極２の表面には、誘電体層３によって覆われていない露出部分が存在する。この露出部分は、具体的には、上面２ａのうち誘電体層３によって覆われていない部分と、下面２ｂの全体と側面２ｃの全体である。
【００２７】
上部電極４は、誘電体層３に対向する下面４ａと、その反対側の上面４ｂとを有している。上部電極４の材料としては、公知の各種の導電材料を用いることができ、具体的には、例えば、白金、銅、ニッケル、あるいはこれらの合金を用いることができる。これらのうち、価格、導電性の観点より、特に銅が好ましい。上部電極４の厚みは、例えば０．２μｍ〜１００μｍの範囲内である。
【００２８】
誘電体層３は、下部電極２の上面２ａに対向する下面３ａと、上部電極４の下面４ａに対向する上面３ｂとを有している。誘電体層３の材料としては、公知の各種の酸化物高誘電率材料を用いることができる。具体的には、誘電体層３の材料としては、例えば、ＣａＴｉＯ3、ＢａＴｉＯ3、ＳｒＴｉＯ3、Ｂｉ2ＴｉＯ5、Ｂｉ4Ｔｉ3Ｏ12、Ｌａ2ＴｉＯ5、ＣｅＴｉＯ4、ＰｂＴｉＯ3、ＺｒＴｉＯ3等のチタン酸塩系材料、ＢａＳｎＯ3、ＳｒＳｎＯ3、ＰｂＳｎＯ3等の錫酸塩系材料、ＢａＺｒＯ3、ＣａＺｒＯ3、Ｂｉ4Ｚｒ3Ｏ12等のジルコン酸塩系材料、ＭｇＮｂＯ3、ＣａＮｂＯ3、ＳｒＮｂＯ3、ＢａＮｂＯ3、ＰｂＮｂＯ3等のニオブ酸塩系材料、ＬｉＴａＯ3、ＢａＴａＯ3、ＳｒＴａＯ3、ＣａＴａＯ3、ＭｇＴａＯ3、ＳｒＢｉ2Ｔａ2Ｏ9等のタンタル酸塩系材料、Ｂｉ3ＴｉＮｂＯ9、ＰｂＢｉ2Ｎｂ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｓｒ2Ｂｉ4Ｔｉ5Ｏ18、Ｂａ2Ｂｉ4Ｔｉ5Ｏ18、等のビスマス層状系材料等の高誘電率材料を主成分とするものを用いることができる。樹脂材料等ではキャパシタの容量が低く、本実施の形態における誘電体層３の材料としては好ましくない。誘電体層３の厚みは、高容量、低リーク特性の両者を得るためには、例えば０．１μｍ〜２μｍの範囲内である。誘電体層３は、ピンホール等の欠陥３１を有していてもよい。
【００２９】
以下、下部電極２が金属多結晶体よりなる箔によって構成され、誘電体層３が複数の欠陥３１を有しているものとして説明する。なお、欠陥３１は、１ｃｍ２当たり数個から十個程度存在することもある。
【００３０】
キャパシタ１は、更に、誘電体層３の上面３ｂと上部電極４の下面４ａとの間において、誘電体層３の上面３ｂと上部電極４の下面４ａとが対向する領域のうちの一部にのみ配置された樹脂絶縁体５を備えている。樹脂絶縁体５の少なくとも一部は、誘電体層３の欠陥３１を補修するものである。この樹脂絶縁体５の少なくとも一部は、欠陥３１内に充填された部分と欠陥３１を覆う部分とを含んでいる。また、樹脂絶縁体５の他の一部は、誘電体層３の上面３ｂの上方から見たときに、下部電極２の上面２ａに現れた金属多結晶体の粒界１０のうちの少なくとも一部に沿って且つこれを覆うように配置されている。
【００３１】
次に、図２ないし図４を参照して、本実施の形態に係るキャパシタ１の製造方法について説明する。図２は、本実施の形態に係るキャパシタ１の製造方法における一工程を示す断面図である。キャパシタ１の製造方法では、まず、図２に示したように、例えばスパッタ法を用いて、下部電極２の上面２ａの上に誘電体層３を形成する。なお、下部電極２として用いられる箔に対しては、誘電体層３を形成する前に、誘電体層３の形成後に施す熱処理における温度以上の温度で熱処理を施すことが好ましい。また、誘電体層３を形成する前に、下部電極２の上面２ａに対して、研磨等による平坦化処理を施しておくことが好ましい。
【００３２】
図３は、次の工程を示す。この工程では、電気泳動法を用いて、誘電体層３のうち電流が流れる部分上に選択的に樹脂絶縁体５を形成する。以下、電気泳動法を用いて形成された物を電着物と言い、電気泳動法を用いて電着物を形成することを電着と言い、電気泳動法を用いて電着物を形成する工程を電着工程と言う。図４は、電着工程で用いる電着処理装置を簡単に示している。この電着処理装置は、電着液２１を収容する槽２０と、電源２２とを備えている。電着工程では、電着液２１中に、下部電極２および誘電体層３を含む積層体と、対電極２３とを浸漬する。積層体と対電極２３とは、誘電体層３の上面３ｂと対電極２３とが対向するように配置される。下部電極２と対電極２３は、電源２２に接続される。そして、この電源２２によって、下部電極２と対電極２３との間に電圧が印加される。
【００３３】
ここで、樹脂絶縁体電着工程の一例を具体的に説明する。この工程で用いられる樹脂絶縁体電着塗料としては、固形分が１重量％〜２５重量％程度の範囲のものが、電着性が良好となるため好ましい。また、電着液２１の電導度は、１００μＳ／ｃｍ〜２０００μＳ／ｃｍの範囲内であることが望ましい。また、電着塗料によって形成される樹脂絶縁体５の厚みは、電気的絶縁性が確保される程度の厚みであれば十分である。樹脂絶縁体５の厚みは、具体的には、電着樹脂の種類により適宜選択されるが０．１μｍ〜５０μｍの範囲内であることが好ましい。
【００３４】
電着樹脂としては、アニオン系樹脂とカチオン系樹脂があるが、本実施の形態では、どちらも用いることができる。カチオン系樹脂の方が、アニオン系樹脂よりも防錆性、均一電着性が高く、電着塗料の安定性、管理が容易であるため好ましい場合もある。ただし、誘電体層３が酸化物誘電体層の場合には、電着時に誘電体層３が還元処理され、誘電体層３の誘電率が低下することがある。このため、誘電体層３が酸化物誘電体層の場合には、電着樹脂としては、電着時に誘電体層３が酸化状態となるアニオン系樹脂が好ましい。
【００３５】
電着樹脂の骨格樹脂としては、一般に知られている樹脂を用いることができる。具体的には、電着樹脂の骨格樹脂としては、アクリル樹脂、エポキシ樹脂、フッ素樹脂、ウレタン樹脂、ポリブタジエン樹脂、ポリイミド樹脂の中から適宜選択することができる。あるいは、電着樹脂の骨格樹脂として、上記樹脂のうちの２種以上を併用してもよい。また、ポリアミック酸塩等のポリイミド前駆体樹脂を含む溶液を電着液２１とし、電着によりポリアミック酸の電着物を形成し、その後、この電着物を、加熱脱水することによりポリイミド樹脂体とし、これを樹脂絶縁体５とすることも好ましい。
【００３６】
電着樹脂がカチオン系樹脂の場合には、電着樹脂イオンは陰極側に電気泳動して析出する。従って、この場合には、下部電極２を陰極とし、対電極２３を陽極とする。電着樹脂がアニオン系樹脂の場合には、電着樹脂イオンは陽極側に電気泳動して析出する。従って、この場合には、下部電極２を陽極とし、対電極２３を陰極とする。
【００３７】
電着液２１は、電着樹脂イオンを電気泳動させ且つ電着樹脂を析出させるために、水中で電離が起き、誘電体層３側で析出するような官能基を含んでいる。この官能基としては、電着樹脂がカチオン系樹脂の場合にはアミノ基が一般的である。また、電着液２１は、架橋剤や、架橋反応を促進するための触媒を含んでいてもよい。
【００３８】
電着工程では、電源２２によって、下部電極２と対電極２３との間に電圧が印加される。電着は、定電圧法で行うことが好ましい。電着工程において下部電極２と対電極２３との間に印加する電圧（以下、印加電圧と言う。）は、２Ｖ〜５０Ｖの範囲内であることが好ましく、特に３Ｖ〜４０Ｖの範囲内であることが好ましい。印加電圧が前記範囲の下限値以上であれば、密着強度の高い電着物を形成することができる。また、印加電圧が前記範囲の上限値以下であれば、電着時に誘電体層３が絶縁破壊することはない。印加電圧は、特に、キャパシタ１の定格電圧の１．５倍以上２０倍以下であることが好ましく、２倍以上１０倍以下であることがより好ましい。印加電圧を、前記範囲内の電圧、すなわち定格電圧よりも高い電圧とすることにより、キャパシタ１の信頼性を向上させることができると同時に容量を確保することができる。すなわち、印加電圧をキャパシタ１の定格電圧の１．５倍以上として電着処理を行うことにより、誘電体層３において、印加電圧以下の電圧が印加されたときに絶縁破壊するような箇所を予め強制的に絶縁破壊すると共に、その箇所を直ちに、電着によって形成される樹脂絶縁体５によって補修することができる。これにより、確実に、キャパシタ１の定格電圧および長期信頼性を保証することができる。すなわち、誘電体層厚が薄いために均一膜を形成することが困難な薄膜キャパシタにおいては、従来は耐電圧向上のためには誘電体層を厚くすることが行われていた。しかし、耐電圧試験は破壊試験であることから、従来は、仕様の耐電圧を確実に保証する方法はなく、ばらつきを考慮しオーバースペックで製造することで耐電圧を保証するしかなかった。これに対して本実施の形態では、誘電体層３において耐電圧が弱く将来の耐電圧試験で破壊される部分を確実に且つ一括して補修することで、耐電圧を保証することが可能となる。
【００３９】
また、本実施の形態では、電着工程における電圧印加時間を０．５〜５００ミリ秒の範囲内とする。これについては、後で詳しく説明する。
【００４０】
電着工程の後に、電着樹脂体を熱処理し硬化させることで、樹脂絶縁体５の電気抵抗を大きくし且つ吸湿量を低下させて高信頼性とすることが好ましい。電着樹脂体に対する熱処理は、大気中、窒素等の不活性雰囲気中または真空中で、８０℃〜３５０℃の温度で、１０分〜１２０分程度行うことが好ましい。
【００４１】
電着工程の後、図１に示したように、例えばスパッタ法によって、誘電体層３の上面３ｂおよび樹脂絶縁体５の上に上部電極４を形成して、キャパシタ１を完成させる。
【００４２】
このようにして、本実施の形態によれば、誘電体層３のうち、樹脂絶縁体５がない場合にはリーク電流が増加する部分や短絡不良となる部分に選択的に樹脂絶縁体５を配置することができる。その結果、本実施の形態によれば、誘電体層３のリーク電流の増加や短絡不良の発生を防止することができる。
【００４３】
前述のように、本実施の形態では、電着工程における電圧印加時間を０．５〜５００ミリ秒の範囲内とする。なお、以下、「ミリ秒」と「ｍｓ」と記す。０．５〜５００ｍｓという電圧印加時間は、一般的な電着処理における電圧印加時間である数秒ないし数分に比べると、極めて短い時間である。以下、本実施の形態において、上述のような極めて短い電圧印加時間で電着を行うことの意味について詳しく説明する。
【００４４】
まず、図８を参照して、本実施の形態における電着工程の代わりに、比較例の電着処理を行った場合に形成される電着物の状態について説明する。比較例の電着処理は、電圧印加時間を、一般的な電着処理における電圧印加時間である数秒ないし数分に設定して、定電圧法によって行うものである。比較例の電着処理によると、誘電体層３において、小さな欠陥３１Ａが存在する部分には小さな電着物５１Ａが形成され、大きな欠陥３１Ｂが存在する部分には大きな電着物５１Ｂが形成される。既に説明したように、大きな電着物５１Ｂは種々の問題を引き起こす。また、比較例の電着処理によると、下部電極２の表面のうち誘電体層３によって覆われていない露出部分にも、電着物よりなる不要な樹脂絶縁体５２が形成される。これを防ぐためには、電着処理の前に、露出部分に対して非導電材料を用いてマスキングを施さなければならない。
【００４５】
０．５〜５００ｍｓの範囲内の電圧印加時間で電着処理を行った場合には、下部電極２の表面のうち誘電体層３によって覆われていない露出部分のような大きな面積の導電体表面には電着物が形成されないが、誘電体層３の欠陥３１のような微小な開口部には、この開口部を塞ぐのに十分な電着物が形成される。この原因は、必ずしも明確ではないが、欠陥３１のような微小な開口部では電着時に電着樹脂イオンが集中することが関係していると考えられる。
【００４６】
ここで、図６および図７を参照して、上記の考察について詳しく説明する。図６は、上面２ａが誘電体層３によって覆われていない下部電極２、すなわち大きな面積の導電体表面上に電着処理を行った場合における電着液２１中の電着樹脂イオンの動きを概念的に表している。図７は、下部電極２上に、微小な開口部欠陥３１を有する誘電体層３が形成された積層体を用いて電着処理を行った場合における電着液２１中の電着樹脂イオンの動きを概念的に表している。図６および図７において、点は電着樹脂イオンを表し、矢印は電着樹脂イオンの動きを表している。電着液２１中における電着樹脂イオンの移動速度は有限であるため、電着物の形成過程は、電着物の形成速度が電着樹脂イオンの移動速度によって支配される拡散律速状態になる。この拡散律速状態では、図６および図７に示したように、電着物が形成される対象の表面の近傍に存在する電着樹脂イオンのみが電着物の形成に寄与する。図６に示したように、大きな面積の導電体表面（上面２ａ）の近傍では、電着処理の際に電着樹脂イオンは導電体表面に向けて移動する。この場合、極めて短い電圧印加時間で電着処理を行うと、導電体表面における単位面積当たりの電着樹脂の析出量は極めて少なく、そのため、実質的に導電体表面には電着物は形成されないと考えられる。これに対し、図７に示したように、誘電体層３における微小な開口部である欠陥３１の近傍では、欠陥３１の近傍に存在する電着樹脂イオンが欠陥３１に集中するように移動する。この場合、０．５〜５００ｍｓのように極めて短い電圧印加時間で電着処理を行っても、欠陥３１の近傍における単位面積当たりの電着樹脂の析出量が多くなり、その結果、欠陥３１を塞ぐのに十分な電着物が形成されると考えられる。また、電着樹脂が全く析出しない場合もあることから、電着時の過電圧が上記の現象に影響している可能性もある。すなわち、あるしきい値以下では電着反応が進行しないため、大面積の導電体表面には電着物は形成されないと考えられる。
【００４７】
従来は、１秒未満の電圧印加時間で電着処理を行うことは考えられていなかった。それは、従来、電着条件の検討は、全面が導電性であるダミー基板を用いて電着を行い、そのダミー基板に形成された電着物の厚みを測定し、その測定結果に基づいて行われていたためと考えられる。すなわち、このようなダミー基板を用いた場合、１秒未満の電圧印加時間で電着処理を行っても電着物が形成されないため、１秒未満の電圧印加時間は検討の対象外とされていたと考えられる。
【００４８】
本実施の形態では、電着工程において、印加電圧を２〜５０Ｖの範囲内とし、電圧印加時間を０．５〜５００ｍｓの範囲内とする。このような条件の電着工程によれば、誘電体層３において、直径が概ね１〜５０μｍ程度の開口を有するピンホール状の欠陥や、周囲よりもリーク電流が多く流れる部分（以下、高リーク部と言う。）を覆うように、電着物よりなる樹脂絶縁体５を形成することができる。そして、本実施の形態では、このように樹脂絶縁体５を形成することによって、キャパシタ１において下部電極２と上部電極４との間に２Ｖの電圧を印加したときの誘電体層３のリーク電流が１×１０−６Ａ／ｃｍ２以下となるキャパシタ１を製造する。これにより、本実施の形態によれば、誘電体層３のリーク電流の増加や短絡不良の発生を防止できるようにしたキャパシタ１を製造すること可能になる。なお、下部電極２と上部電極４との間に２Ｖの電圧を印加したときの誘電体層３のリーク電流が１×１０−６Ａ／ｃｍ２以下という条件は、キャパシタ１が実用上十分に機能するための条件である。
【００４９】
ただし、本実施の形態では、誘電体層３に、直径が５００μｍを超えるような極めて大きな開口欠陥が存在する場合、この欠陥の外周部には薄い電着物が形成されるが、欠陥を塞ぐほどの電着物は形成されない。すなわち、本実施の形態では、誘電体層３に、直径が５００μｍを超えるような極めて大きな欠陥が存在していた場合、この欠陥は、短絡不良の原因となるが補修はされない。しかし、このような極めて大きな欠陥が誘電体層３に生じることは稀であるため、本実施の形態によれば、キャパシタ１の歩留まりが１００％にはならないものの、１００％に近いものとすることができる。
【００５０】
また、本実施の形態では、電着工程において、電圧印加時間を０．５〜５００ｍｓの範囲内とすることから、既に説明したような種々の問題を引き起こす大きな電着物は形成されない。従って、本実施の形態によれば、大きな電着物が形成されることによってキャパシタ１の歩留まりが低下したりキャパシタ１の容量が低下したりすることを防止することができる。
【００５１】
また、本実施の形態では、下部電極２の表面には、誘電体層３によって覆われていない露出部分が存在しても問題とならない。本実施の形態における電着工程では、上記露出部分に実質的に、樹脂絶縁体５を構成する材料よりなる電着物が形成されないようにする。図６および図７を参照した説明から分かるように、本実施の形態によれば、電着工程において、上記露出部分には実質的に電着物を形成させずに、誘電体層３における欠陥３１を塞ぐように電着物を形成することが可能である。なお、露出部分に実質的に、樹脂絶縁体５を構成する材料よりなる電着物が形成されないというのは、電着工程後、倍率を１００倍とした光学顕微鏡で露出部分を観察したときに、その大部分、すなわち９５％以上の面積部分、において電着物を確認できないことを言う。すなわち、露出部分のエッジ部等に僅かに電着物が確認される場合も、実質的に電着物が形成されない状態に含まれる。
【００５２】
電着工程において大きな電着物が形成されることなく、また、下部電極２の表面における露出部分に電着物が形成されることなく、製造されたキャパシタ１において下部電極２と上部電極４との間に２Ｖの電圧を印加したときの誘電体層３のリーク電流が１×１０−６Ａ／ｃｍ２以下となるように樹脂絶縁体５を形成することは、電着工程における印加電圧と電圧印加時間をそれぞれ２〜５０Ｖの範囲内と０．５〜５００ｍｓの範囲内で適宜設定することによって実現することができる。
【００５３】
また、本実施の形態では、電着工程において、下部電極２の表面における露出部分には実質的に電着物が形成されないように樹脂絶縁体５を形成することができることから、電着工程の前に、露出部分に対して非導電材料を用いてマスキングを施す必要がない。これにより、本実施の形態によれば、工程数の増加とマスキング作業のミスによる歩留まりの低下を防止することができる。
【００５４】
以上説明したように、本実施の形態によれば、リーク電流の増加や、短絡不良の発生や、容量の低下を防止できるようにしたキャパシタ１を、高い歩留まりで製造することが可能になる。
【００５５】
なお、電着工程における最適な電圧印加時間は、電着液２１の種類、濃度や、印加電圧により変化する。印加電圧が高いほど、電圧印加時間が短くても誘電体層３のリーク電流の増加や短絡不良の発生を十分に防止できる樹脂絶縁体５を形成することが可能となるが、電圧印加時間を長くしたときに大きな電着物が形成されやすくなると共に下部電極２の表面における露出部分に電着物が形成されやすくなる。
【００５６】
ところで、誘電体層３における高リーク部としては、周囲に比べて電気抵抗値が小さいことによって周囲よりもリーク電流が多く流れる部分の他に、金属多結晶体よりなる箔によって構成された下部電極２に起因してリーク電流が多く流れる部分が存在する。以下、このような下部電極２に起因する高リーク部について説明する。
【００５７】
下部電極２の上面２ａに現れた粒界１０のうちの少なくとも一部の近傍では、リーク電流が多く流れる。下部電極２を構成する金属多結晶体は、金属元素の他に不純物を含んでおり、この金属多結晶体では、粒界１０において結晶粒内に比べて不純物の濃度が高くなる粒界偏析が生じている。更に、粒界偏析によって不純物が偏析している領域のうち、特に下部電極２の上面２ａの近傍に存在する領域１１がリーク電流の増加の原因となる。領域１１がリーク電流の増加の原因となる理由は、以下のように考えられる。まず、領域１１では、主に不純物の酸化物よりなる微小な絶縁部が形成されている。下部電極２の上面２ａの近傍において絶縁部（領域１１）が存在していると、上面２ａが物理的に平坦であるにも関わらず、下部電極２の主相である金属よりなる部分だけを見ると、その上面に微小な凹部が存在する。下部電極２と上部電極４との間に電圧を印加したとき、上記凹部のエッジ部分では、凹部の周辺部分に比べて電流が集中しやすい。そのため、誘電体層３のうち、上記凹部の近傍でリーク電流が大きくなる。
【００５８】
本実施の形態では、電着工程において、誘電体層３のうち電流が流れる部分上に選択的に樹脂絶縁体５が形成される。従って、本実施の形態によれば、誘電体層３における欠陥３１や、誘電体層３のうち周囲に比べて電気抵抗値が小さいことによって周囲よりもリーク電流が多く流れる高リーク部の他に、上述のような金属多結晶体よりなる箔によって構成された下部電極２に起因してリーク電流が多く流れる高リーク部についても、これを覆うように樹脂絶縁体５を形成することができる。
【００５９】
図５は、誘電体層３の上面３ｂの上方から見たときの樹脂絶縁体５を示す説明図である。図５において、塗り潰された部分が樹脂絶縁体５を表わしている。また、図５において、線部分は、わずかに樹脂絶縁体５が形成された部分、または誘電体層３を通して見えている下部電極２の上面２ａに現れた粒界を表している。上述の下部電極２に起因してリーク電流が多く流れる高リーク部を覆う樹脂絶縁体５は、誘電体層３の上面３ｂの上方から見たときに、下部電極２の上面２ａに現れた粒界１０のうちの少なくとも一部に沿って且つこれを覆うように形成されている。
【００６０】
次に、本実施の形態の効果を確認した実験結果について説明する。この実験では、以下の手順により、多数のキャパシタの試料を作製した。まず、厚みが４０μｍの電析ニッケル箔を、窒素雰囲気中で１０００℃で熱処理を施した後に、バフ研磨を行って表面を平坦化した。そして、このニッケル箔を下部電極２とした。次に、有機酸塩熱分解法（Metal Organic Decomposition；以下、ＭＯＤ法と記す。）を用いて、下部電極２の上面２ａの上に、ペロブスカイト型酸化物であるチタン酸バリウムよりなる５００ｎｍの厚みの誘電体層３を形成した。以下、ＭＯＤ法によって形成された層をＭＯＤ層と言う。誘電体層３は、具体的には以下のようにして形成した。すなわち、スプレーコート法により、約１００ｎｍの１層のＭＯＤ層を形成し、このＭＯＤ層に大気中で４００℃の温度でホットプレート上での熱処理を行うことを５回繰り返した後に、９００℃、還元雰囲気中で急速加熱熱処理を行って、高誘電率のペロブスカイト型酸化物誘電体層３を形成した。次に、電着樹脂としてノボラック系アニオン系電着レジスト（ロームアンドハース社製ＰＥＰＲ２４００）を用いて、電着工程によって、樹脂絶縁体５となる樹脂電着物を形成した。次に、樹脂電着物形成後の積層体は、超純水洗浄した後、１００℃の温度で仮乾燥した。次に、この積層体に対して、窒素雰囲気中で２６０℃の温度で熱処理を施し、樹脂電着物を熱硬化させて樹脂絶縁体５を形成した。次に、スパッタ法により誘電体層３の上面３ｂおよび樹脂絶縁体５の上に、スパッタ法によって５μｍの厚みの第１の銅層を形成した後、電気めっき法によって第１の銅層の上に２５μｍの厚みの第２の銅層を形成し、第１の銅層および第２の銅層よりなる３０μｍの厚みの上部電極４を形成してキャパシタ１を完成させた。
【００６１】
実験では、電着工程における印加電圧と電圧印加時間の組み合わせが異なる多数の試料を作製した。実験で用いた印加電圧は、２Ｖ，４Ｖ，８Ｖ，１２Ｖ，１６Ｖ，３２Ｖ，５０Ｖの７種類である。また、実験で用いた電圧印加時間は、０．１ｍｓ，０．５ｍｓ，１ｍｓ，１０ｍｓ，１００ｍｓ，５００ｍｓ，１０００ｍｓ，１００００ｍｓの８種類である。
【００６２】
実験では、各試料について、光学顕微鏡を用いて、樹脂絶縁体５と、下部電極２の表面における露出部分に形成され不要な樹脂絶縁体５２の有無を調べた。その結果を下記の表１に示す。なお、表１において、記号“○”は、不要な樹脂絶縁体５２が実質的に形成されることなく、良好な樹脂絶縁体５が形成されていることを表す。また、表１において、記号“×”は、樹脂絶縁体５が形成されていないことを表す。また、表１において、記号“△”は、樹脂絶縁体５および不要な樹脂絶縁体５２が形成されていることを表す。
【００６３】
【表１】
2008160040.tif 000003
【００６４】
また、実験では、各試料について、下部電極２と上部電極４の間に２Ｖの電圧を印加して、短絡の発生率（以下、短絡率と記す。）（％）を調べた。その結果を下記の表２に示す。
【００６５】
【表２】
2008160040.tif 000004
【００６６】
また、実験では、各試料の容量（μＦ／ｃｍ２）を測定した、その結果を下記の表３に示す。
【００６７】
【表３】
2008160040.tif 000005
【００６８】
また、実験では、各試料について、下部電極２と上部電極４の間に２Ｖの電圧を印加して、リーク電流（×１０−６Ａ／ｃｍ２）を調べた。その結果を下記の表４に示す。
【００６９】
【表４】
2008160040.tif 000006
【００７０】
なお、実験では、電着時の印加電圧以下の電圧で絶縁破壊する試料はなかった。すなわち、例えば、４Ｖで電着処理した試料は全数が耐電圧４Ｖ以上あり、１６Ｖで電着処理した試料は全数が耐電圧１６Ｖ以上あった。
【００７１】
以上の実験の結果から、電着工程における印加電圧と電圧印加時間をそれぞれ２〜５０Ｖの範囲内と０．５〜５００ｍｓの範囲内で適宜設定することによって、下部電極２の表面における露出部分に不要な樹脂絶縁体５２が実質的に形成されず、短絡率が十分小さく、容量が十分大きく、リーク電流が１×１０−６Ａ／ｃｍ２以下となるキャパシタ１を製造することが可能であることが分かる。
【００７２】
また、表４から分かるように、電圧印加時間が１ｍｓ以上の場合には、リーク電流を０．１×１０−６Ａ／ｃｍ２以下とすることが可能である。また、表１から分かるように、電圧印加時間が１００ｍｓ以下の場合には、不要な樹脂絶縁体５２が形成されることをより確実に防止することができる。従って、電圧印加時間は、１〜１００ｍｓの範囲内であることがより好ましい。
【００７３】
また、表１ないし表４から分かるように、下部電極２の表面における露出部分に樹脂絶縁体５２が形成されず、短絡率が十分小さく、容量が十分大きく、誘電体層３のリーク電流が１×１０−６Ａ／ｃｍ２以下となるキャパシタ１を、より確実に実現するには、電着工程における印加電圧の範囲と電圧印加時間の範囲の組み合わせとしては、特に、以下の（１）〜（５）の組み合わせが好ましい。
（１）印加電圧が４〜３２Ｖの範囲内で、電圧印加時間が１００〜５００ｍｓの範囲内。
（２）印加電圧が８〜３２Ｖの範囲内で、電圧印加時間が１０〜５００ｍｓの範囲内。
（３）印加電圧が８〜５０Ｖの範囲内で、電圧印加時間が１０〜１００ｍｓの範囲内。
（４）印加電圧が１６〜３２Ｖの範囲内で、電圧印加時間が１〜５００ｍｓの範囲内。
（５）印加電圧が１６〜５０Ｖの範囲内で、電圧印加時間が１〜１００ｍｓの範囲内。
【００７４】
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の製造方法によって製造されるキャパシタは、上部電極４の上面４ｂの上に、新たな誘電体層と電極が、交互に合計で２層以上積層された構成であってもよい。これにより、電極と誘電体層とが交互に、合計で５層以上積層されて構成されたキャパシタを実現することができる。この場合には、各誘電体層を形成した後、その上に電極を形成する前に樹脂絶縁体５を形成する。
【００７５】
また、本発明の製造方法によって製造されるキャパシタは、単体の素子であってもよいし、キャパシタ以外の素子も含むデバイスの一部であってもよい。
【００７６】
例えば、本発明の製造方法によって製造されるキャパシタは、公知のビルドアップ配線板の製造方法を利用して、高密度実装基板に内蔵することが可能である。本発明の製造方法によって製造されるキャパシタを内蔵した高密度実装基板は、例えば、ＣＰＵとマザーボードの間に配置されるインターポーザや、パッケージ基板として用いられる。
【００７７】
図９は、本発明の製造方法によって製造されるキャパシタ１を内蔵した高密度実装基板の一例として、ＣＰＵ１０１とマザーボード１０２の間に配置されるインターポーザ１００の概略の構成を示している。このインターポーザ１００は、本発明の製造方法によって製造されるキャパシタ１を構成する下部電極２、誘電体層３、上部電極４および樹脂絶縁体５を含んでいる。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施の形態におけるキャパシタの断面図である。
【図２】本発明の一実施の形態に係るキャパシタの製造方法における一工程を示す断面図である。
【図３】図２に示した工程に続く工程を示す断面図である。
【図４】図３に示した工程で用いる電着処理装置を示す説明図である。
【図５】本発明の一実施の形態におけるキャパシタにおいて誘電体層の上面の上方から見たときの樹脂絶縁体を示す説明図である。
【図６】上面が誘電体層によって覆われていない下部電極を用いて電着処理を行った場合における電着樹脂イオンの動きを示す説明図である。
【図７】下部電極上に、欠陥を有する誘電体層が形成された積層体を用いて電着処理を行った場合における電着樹脂イオンの動きを示す説明図である。
【図８】比較例の電着処理を行った場合に形成される電着物の状態を示す断面図である。
【図９】本発明の製造方法によって製造されるキャパシタを内蔵した高密度実装基板の一例を示す断面図である。
【符号の説明】
【００７９】
１…キャパシタ、２…下部電極、３…誘電体層、４…上部電極、５…樹脂絶縁体、１０…粒界、３１…欠陥。
【図１】
2008160040.tif 000007
【図２】
2008160040.tif 000008
【図３】
2008160040.tif 000009
【図４】
2008160040.tif 000010
【図５】
2008160040.tif 000011
【図６】
2008160040.tif 000012
【図７】
2008160040.tif 000013
【図８】
2008160040.tif 000014
【図９】
2008160040.tif 000015