(57)【要約】【課題】データとクロックとの位相調整を指令する信号をＴＥＳＴ端子から送信器および受信器に供給する必要がなく、送信器側でデータとクロックで同じ信号を出力させるプロトコルを使用するだけで、受信器側で、データとクロックの位相関係を最適にすることができ、データをその安定した部分で読み取ることが可能とする。【解決手段】データとクロックとを出力する送信器１と、送信器１から送信されたデータをクロックに基づいて読み込む受信器２とを備え、送信器から、データとして、クロックと同じ信号を規定サイクル以上送出し、受信器では、クロックとともに、該クロックと同じ信号をデータとして規定サイクル以上受信したときに、位相調整期間であることを判定し、受信器内部でデータとクロックとの位相関係を最適になるよう調整するようにした。【選択図】図１
2008306319.tif 000002
【特許請求の範囲】
【請求項１】
送信側から受信側に伝送されるクロックおよびデータの位相を調整する位相調整方法であって、
送信側から、該クロックおよび該データとして同一波形の信号を送信する送信ステップと、
受信側で、該クロックとして受信した信号と、該データとして受信した、該クロックと同一波形の信号とを用いて、該クロックと該データの位相を調整する位相調整ステップとを含む位相調整方法。
【請求項２】
前記送信ステップは、前記クロックあるいは前記データの送信を開始する際、最初に、該クロックおよび該データとして同一波形の信号を送信する請求項１に記載の位相調整方法。
【請求項３】
前記送信ステップは、前記クロックの送信を継続して行っている状態で、該クロックおよび前記データとして同一波形の信号を一定サイクル期間だけ送信する請求項１に記載の位相調整方法。
【請求項４】
前記送信ステップは、該データの伝送途中で、前記クロックおよび該データとして同一波形の信号を一定サイクル期間だけ送信する請求項１に記載の位相調整方法。
【請求項５】
前記送信ステップは、前記クロックあるいは前記データの送信を開始した後、定期的に、該クロックおよび該データとして同一波形の信号を一定サイクル期間だけ送信する請求項１に記載の位相調整方法。
【請求項６】
前記送信ステップは、前記クロックと前記データとの位相調整が前記受信側で行われるよう、該クロックおよび該データとして同一波形の信号を複数サイクルに相当する位相調整期間にわたって送信するステップであり、
該位相調整期間内に該クロックおよび該データとして送信される同一の信号は、受信側での該クロックと該データとの位相調整を規定する位相調整プロトコルを構成するものであり、
該位相調整プロトコルは、
該クロックとデータの位相調整を開始するタイミングを認識するための、該クロックの２サイクル以上の長さに設定された第１の規定サイクルと、
受信側で、該クロックと該データとの位相調整が完了するのに必要な期間に相当する、該クロックの複数サイクルの長さに設定された第２の規定サイクルと、
該クロックの２サイクルとを含む請求項２ないし５のいずれかに記載の位相調整方法。
【請求項７】
クロックおよびデータを送信する送信器と、該送信器から送信されたクロックおよびデータを受信する受信器とを備えた通信システムであって、
該送信器は、該クロックおよび該データとして同一波形の信号を送信するものであり、
該受信器は、該クロックとして受信した信号と、該データとして受信した、該クロックと同一波形の信号とを用いて、該クロックと該データの位相を調整する位相調整部を有する通信システム。
【請求項８】
前記送信器は、前記クロックおよび前記データとして同一波形の信号を、決められた位相調整用プロトコルに従って発生する信号生成部を有するものであり、
前記受信器は、該送信器から該クロックおよび該データとして送信された同一波形の信号に基づいて、該位相調整用プロトコルを検出する位相調整制御部と、該クロックを遅延する第１の可変遅延器と、該データを遅延する第２の可変遅延器とを有し、該クロックと該データの位相差が小さくなるよう、検出した位相調整制御プロトコルに従って、これらの可変遅延器の遅延量を制御するものである請求項７に記載の通信システム。
【請求項９】
前記受信器は、検出した位相調整制御プロトコルに従って、前記クロックおよび前記データとして受信された同一波形の信号の位相を比較する位相比較部と、該位相比較結果に応じて、該クロックと該データのうちの位相の進んでいる方の信号を遅延させるよう、前記第１および第２の可変遅延器の遅延量を調整する遅延調整部とを有する請求項８に記載の通信システム。
【請求項１０】
前記送信器は、前記クロックと前記データとの位相調整が前記受信器で行われるよう、該クロックおよび該データとして同一波形の信号を、該クロックの複数サイクルに相当する位相調整期間にわたって送信し、
該位相調整期間は、
受信側で、該クロックと該データの位相調整を開始するタイミングが認識されるよう、該クロックの２サイクル以上の長さに設定された第１の規定サイクルと、
受信側で、該クロックとデータの位相調整が完了するのに必要な期間に相当する、該クロックの複数サイクルの長さに設定された第２の規定サイクルと、
該クロックの２サイクルとを含む請求項９に記載の通信システム。
【請求項１１】
前記位相調整制御部は、前記クロックおよび前記データとして同一波形の信号が前記第１の規定サイクルだけ入力されたとき、該クロックと該データとの位相比較が開始され、その後、該クロックおよび該データとして同一波形の信号が第２の規定サイクルだけ入力されたとき、該クロックと該データとの位相比較が停止するよう、前記位相比較部を制御し、
前記遅延調整部は、該位相比較部での位相比較が行われている間、該位相比較部からの位相比較結果に相当する信号に応じて、前記第１および第２の可変遅延器の遅延量を調整する請求項１０に記載の通信システム。
【請求項１２】
前記位相調整制御部は、前記クロックおよび前記データとして同一波形の信号が入力される期間が、前記第１の規定サイクルに相当する期間を超えるか否かに応じて、通常のデータが入力されているか、前記位相調整制御プロトコルが入力されているかを判定し、該判定結果に基づいて、該クロックと該データとの位相調整を行う期間を決定する請求項１０に記載の通信システム。
【請求項１３】
前記位相調整制御部は、前記クロックおよび前記データとして送信された同一波形の信号の排他的論理和をとる論理回路と、該論理回路の出力をフィルタリングするフィルタとを備え、該フィルタの出力に基づいて、通常のデータが入力されているか、前記位相調整制御プロトコルが入力されているかの判定を行う請求項１２に記載の通信システム。
【請求項１４】
前記位相調整制御部は、前記第１の規定サイクルをカウントするカウンタを有し、該カウンタ出力に基づいて、前記データが入力される信号入力期間が、通常のデータが入力されている期間か、前記位相調整制御プロトコルが入力されている期間かを判定し、この判定結果、該信号入力期間が、通常のデータが入力されている期間であるときは、該カウンタをリセットする請求項１０に記載の通信システム。
【請求項１５】
前記位相調整制御部は、前記第１の規定サイクルをカウントするカウンタと、前記第２の規定サイクルをカウントするカウンタと、該両規定サイクルの双方、もしくは片方のサイクル数を設定するレジスタとを有する請求項１２に記載の通信システム。
【請求項１６】
前記位相調整制御部は、前記位相調整制御プロトコルが入力されていると判定したとき、前記クロックと前記データとの位相調整が行われるよう、前記位相比較部に位相調整用制御信号を供給する請求項１２に記載の通信システム。
【請求項１７】
前記位相調整制御部は、前記位相調整を行う期間の終了後に、前記位相調整用制御信号により、前記遅延調整部による前記可変遅延器の遅延量を固定する請求項１６に記載の通信システム。
【請求項１８】
前記受信器は、前記送信器から送信されたデータを、該送信器から送信されたクロックに基づいて読み取るデータ読み取り器を有する請求項７ないし１７のいずれかに記載の通信システム。
【請求項１９】
前記クロックと前記データとは異なる伝送経路で伝送される請求項７ないし１８のいずれかに記載の通信システム。
【請求項２０】
前記クロックと前記データとは同一の伝送経路で伝送される請求項７ないし１８のいずれかに記載の通信システム。
【請求項２１】
データを、該データの読み込みに用いるクロックとともに送信する送信器であって、
該クロックおよび該データとして同一波形の信号を、受信側で、該クロックと該データとの位相調整が行われるよう、決められた位相調整制御プロトコルに従って発生する信号発生部を有し、
該クロックおよび該データとして生成した同一波形の信号を送信する送信器。
【請求項２２】
前記クロックの送信を開始するとき、該クロックおよび前記データとして同一波形の信号を送信する請求項２１に記載の送信器。
【請求項２３】
前記クロックの送信を継続して行っている状態で、前記データとして、該クロックと同一波形の信号を送信する請求項２１に記載の送信器。
【請求項２４】
前記データの伝送途中で、前記クロックとともに、該データとして、該クロックと同一波形を有する信号を送信する請求項２１に記載の送信器。
【請求項２５】
データを、該データの読み込みに用いるクロックとともに受信する受信器であって、
該クロックおよび該データとして、一定期間にわたって同一波形の信号が入力されているか否かを検出する期間検出部を備え、
該期間検出部にて該データとして該クロックと同一波形の信号が入力されていると判定されたとき、該クロックとして受信した信号と、該データとして受信した、該クロックと同一波形の信号とを用いて、該クロックと該データの位相を調整する受信器。
【請求項２６】
前記クロックおよび前記データとして送信された同一波形の信号に基づいて、該クロックと該データとの位相制御を行うための該位相調整用プロトコルを検出する位相調整制御部と、該クロックを遅延する第１の可変遅延器と、該データを遅延する第２の可変遅延器とを有し、該クロックと該データの位相差が小さくなるよう、検出した位相調整制御プロトコルに従って、これらの可変遅延器の遅延量を制御する請求項２５に記載の受信器。
【請求項２７】
前記検出した位相調整制御プロトコルに従って、前記クロックとして受信した信号と、前記データとして受信した、該クロックと同一波形の信号との位相を比較する位相比較部と、該位相比較結果に応じて、該クロックと該データのうちの位相が進んでいる方を遅延させるよう、該第１および第２の可変遅延器での遅延量を調整する遅延調整部とを有する請求項２６に記載の受信器。
【請求項２８】
前記クロックおよび前記データとして入力される同一波形の信号は、これらの信号の位相調整が行われるよう、該クロックの複数サイクルに相当する位相調整期間にわたって受信されるものであり、
該位相調整期間は、
該クロックと該データの位相調整を開始するタイミングが認識されるよう、該クロックの２サイクル以上の長さに設定された第１の規定サイクルと、
該クロックと該データの位相調整が完了するのに必要な期間に相当する、該クロックの複数サイクルの長さに設定された第２の規定サイクルと、
該クロックの２サイクルとを含む請求項２７に記載の受信器。
【請求項２９】
前記クロックおよび前記データとして同一波形の信号が前記第１の規定サイクルだけ入力されたとき、該クロックと該データとの位相比較を開始し、その後、該クロックおよび該データとして同一波形の信号が第２の規定サイクルだけ入力されたとき、該クロックと該データとの位相比較を停止するよう、前記位相比較部を制御する位相調整制御部を有し、
前記遅延調整部は、該位相比較部での位相比較が行われている間、該位相比較部からの位相比較結果に相当する信号に応じて、前記第１および第２の可変遅延器の遅延量を調整する請求項２８に記載の受信器。
【請求項３０】
前記位相調整制御部は、前記第１の規定サイクルをカウントする第１のカウンタと、前記第２の規定サイクルをカウントする第２のカウンタと、該第１および第２のカウンタに対応する一定のカウント値を格納する第１および第２のレジスタとを有し、該第１および第２の規定サイクルの双方もしくは片方は、該第１および第２のレジスタに設定されたカウント値により変更可能である請求項２９に記載の受信器。
【請求項３１】
前記位相調整制御部は、前記位相調整制御プロトコルが入力されていると判定したとき、前記クロックと前記データとの位相調整が行われるよう、前記位相比較部に位相調整用制御信号を供給する請求項２９に記載の受信器。
【請求項３２】
前記位相調整制御部は、前記位相調整を行う期間の終了後に、前記位相調整用制御信号により、前記遅延調整部による前記可変遅延器の調整量を固定する請求項３１に記載の受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相調整方法、通信システム、送信器、および受信器に関し、各種の電子機器に搭載されるシリアル通信システムにおいて、データとクロックの位相状態を最適な値に調整する位相調整方法、該位相調整方法を用いた通信システム、該通信システムを構成する送信器および受信器に関するものである。
【背景技術】
【０００２】
図６は、従来のシリアル通信の説明図であり、図６（ａ）および図６（ｂ）はそれぞれシリアル通信システムの２つの構成例を模式的に示している。
【０００３】
例えば、図６（ａ）に示すシリアル通信システム１１では、送信器１０ａは、データＤａとともに該データＤａを読み込むためのクロックＣＬは送信する。一方、受信器１０ｂは、該送信器１０ａから送信されたデータＤａおよびクロックＣＬを、それぞれ伝送路１３および１４を介して受信し、該データＤａを、該クロックＣＬの立上りタイミングあるいは立下りタイミングで読み込む。
【０００４】
ところが、送信器１０ａと受信器１０ｂとの距離が遠距離である場合や、図６（ｂ）に示す通信システム１２のように、送信器１０ａと受信器１０ｂとの間のデータおよびクロックの各伝送路１３，１４に高調波ノイズ除去用のフィルター１３ａおよび１３ｂを挿入するなどした場合は、受信したクロックＣＬとデータＤａの位相関係が問題となる。
【０００５】
例えば、図７は、データＤａをクロックＣＬの立下りタイミングで読み込む例を示している。この図に示すように、データＤａとクロックＣＬとの位相関係が正常である場合は、データの安定した部分、つまりデータがハイレベルあるいはローレベルの保持されている状態でデータの読み込みが行われることとなり、データの読み込みが正しく行われる。
【０００６】
しかし、データＤａとクロックＣＬとの位相関係が異常である場合は、データの安定した部分ではなく、データの変化点、つまりデータがハイレベルからローレベルへあるいはその逆に変化する点で、データの読み込みが行われることとなり、データの誤った読み込みが行われる可能性が高い。
【０００７】
この問題に対しては、例えば、特許文献１には、位相をずらした複数のクロックを生成しておき、データの位相状態に応じて、データの読み込みに用いるクロックを、該複数のクロックのうちから切り替えるという方法が提案されている。
【０００８】
また、上記の問題に対する、上記特許文献１に開示のものとは別の対応方法として、受信器内部でデータとクロックの位相関係を調整する方法が提案されている。
【０００９】
図８は、このように受信器内部でデータとクロックとの位相関係を調整する通信システムを説明するブロック図であり、該システムの構成を概略的に示している。
【００１０】
この通信システム２０は、図６に示すシステム２１と同様、データＤａとともに該データＤａを読み込むためのクロックＣＬを送信する送信器２００ａと、該送信器２００ａから送信されたデータＤａおよびクロックＣＬを受信し、該データＤａを、該クロックＣＬの立上りタイミングあるいは立下りタイミングで読み込む受信器２００ｂとを有している。
【００１１】
この通信システム２０では、送信器２００ａは、上記データＤａおよびクロックＣＬを発生するシリアル信号発生器２０１と、通信システム２０外部からのＴＥＳＴ信号に基づいて、該データＤａとクロックＣＬの一方を選択するセレクタ２０２とを有している。また、この送信器２００ａは、上記クロックＣＬの出力端子Ｔｓ１、セレクタで選択された信号の出力端子Ｔｓ２、および上記ＴＥＳＴ信号が入力されるテスト入力端子Ｔｓ３とを有している。
【００１２】
また、受信器２００ｂは、上記送信器２００ａから出力されたクロックＣＬの第１の入力端子Ｔｒ１と、該送信器２００ａの出力端子Ｔｓ２からの信号が入力される第２の入力端子Ｔｒ２と、上記ＴＥＳＴ信号が入力されるテスト入力端子Ｔｒ３とを有している。
【００１３】
なお、ここで、ＴＥＳＴ信号は、マニュアル操作により、システム外部の端子Ｔ０から送信器２００ａおよび受信器２００ｂにそれぞれ供給されるものであるが、ＴＥＳＴ信号は、マニュアル操作により送信器２００ａに供給し、受信器２００ｂには、送信器２００ａから該ＴＥＳＴ信号が送信されるようにすることもできる。
【００１４】
そして、該受信器２００ｂは、上記第１の入力端子Ｔｒ１に入力された送信器２００ａからのクロックＣＬを遅延する第１の可変遅延器２１３ａと、上記第２の入力端子Ｔｒ２に入力された送信器２００ａからのクロックＣＬあるいはデータＤａを遅延する第２の可変遅延器２１３ｂと、該第２の可変遅延器２１３ｂから出力されたデータＤａを、第１の可変遅延器２１３ａから出力されたクロックＣＬにより取り込むデータ取り込み器２１５とを有している。
【００１５】
また、受信器２００ｂは、該各可変遅延器２１３ａから出力されたクロックＣＬと、該各可変遅延器２１３ｂから出力されたクロックＣＬとの位相比較を行う位相検出部２２０と、該位相検出部２２０での位相比較結果に基づいて、該両可変遅延器のうちの、位相が進んでいる信号を出力している方の可変遅延器の遅延量を増加させる遅延情報を出力する遅延調整部２３０と、ＴＥＳＴ信号に基づいて該遅延調整部からの遅延情報をラッチして、該遅延情報を第１の可変遅延器２１３ａに出力するラッチ回路２１１ａと、ＴＥＳＴ信号に基づいて該遅延調整部からの遅延情報をラッチして、該遅延情報を第２の可変遅延器２１３ｂに出力するラッチ回路２１１ｂとを有している。これらのラッチ回路は、ＴＥＳＴ信号が入力されている場合、つまり位相調整を行う場合は、遅延調整部２３０からの遅延情報を、対応する可変遅延器に供給し、ＴＥＳＴ信号が入力されていない場合、つまり通常動作時には、遅延調整部で調整された遅延量（遅延情報）をラッチして、該ラッチした値を対応する可変遅延器に供給する。
【００１６】
図９は、図８に示すシリアル通信システム２０を構成する送信器２００ａおよび受信器２００ｂの詳細な構成を示す図であり、特に、受信器２００ｂを構成する位相検出部２２０および遅延調整部２３０の具体的な回路構成を示している。
【００１７】
図８に示す送信器２００ａ内のシリアル信号生成器２０１は、具体的には、図９に示すようにパラレルシリアル変換器であり、その前段からのパラレル信号をシリアル信号に変換し、該変換したシリアル信号をデータＤａとして出力するとともに、該データＤａを受信側で読み取るためのクロックＣＬを出力するものである。
【００１８】
また、図８に示す受信器２００ｂ内のデータ取り込み器２１５は、具体的には、図９に示すようにシリアルパラレル変換器であり、該第２の可変遅延器２１３ｂから出力されたデータＤａを、第１の可変遅延器２１３ａから出力されたクロックＣＬにより取り込み、取り込んだデータＤａをシリアルパラレル変換してパラレル信号として出力するものである。
【００１９】
そして、位相検出部２２０は、第１の可変遅延器２１３ａから出力される遅延クロック（ＣＬＫ＿ＤＬＹ）により駆動される第１のフリップフロップ（ＤＦＦ１）２２１ａおよび第２のフリップフロップ（ＤＦＦ２）２２２ａを有しており、第１のフリップフロップ２２１ａのＱ出力は第２のフリップフロップ２２２ａのＤ入力に接続され、第２のフリップフロップ２２２ａのＱ出力は、第１のＮＯＴ回路（ＮＯＴ１）２２３ａを介して第１のフリップフロップ２２１ａのＤ入力に接続されている。
【００２０】
上記位相検出部２２０は、第２の可変遅延器２１３ｂから出力される遅延データ（ＤＡＴ＿ＤＬＹ）により駆動される第３フリップフロップ（ＤＦＦ３）２２１ｂおよび第４のＤフリップフロップ（ＤＦＦ４）２２２ｂを有しており、第３のフリップフロップ２２１ｂのＱ出力は第４のフリップフロップ２２２ｂのＤ入力に接続され、第４のフリップフロップ２２２ｂのＱ出力は、第２のＮＯＴ回路（ＮＯＴ２）２２３ｂを介して第３のフリップフロップ２２１ｂのＤ入力に接続されている。
【００２１】
上記位相検出部２２０は、第４のフリップフロップ２２２ｂのＱ出力を反転する第３のＮＯＴ回路（ＮＯＴ３）２２５ａと、上記第１のフリップフロップ２２１ａのＱ出力、第２のフリップフロップ２２２ａのＱ出力、および第３のＮＯＴ回路２２５ａの出力を入力とする第１のＡＮＤ回路（ＡＮＤ１）２２４ａと、該第１のＡＮＤ回路２２４ａの出力をフィルタリングする第１のローパスフィルタ（ＬＰＦ１）２２６ａとを有している。
【００２２】
上記位相検出部２２０は、第２のフリップフロップ２２２ａのＱ出力を反転する第４のＮＯＴ回路（ＮＯＴ４）２２５ｂと、上記第３のフリップフロップ２２１ｂのＱ出力、第４のフリップフロップ２２２ｂのＱ出力、および第４のＮＯＴ回路２２５ｂの出力を入力とする第２のＡＮＤ回路（ＡＮＤ１）２２４ｂと、該第２のＡＮＤ回路２２４ｂの出力をフィルタリングする第２のローパスフィルタ（ＬＰＦ２）２２６ｂとを有している。
【００２３】
また、上記遅延調整部２３０は、上記第１のローパスフィルタ２２６ａから出力されるクロックにより駆動される第５のフリップフロップ（ＤＦＦ５）２３１ａと、上記第２のローパスフィルタ２２６ｂから出力されるクロックにより駆動される第６のフリップフロップ（ＤＦＦ６）２３１ｂとを有しており、該第５および第６のフリップフロップ２３１ａおよび２３２ｂのＤ入力には電源電位が供給されている。
【００２４】
上記遅延調整部２３０は、第６のフリップフロップ２３１ｂのＱ出力を反転する第５のＮＯＴ回路（ＮＯＴ５）２３３ａと、第５のフリップフロップ２３１ａのＱ出力を反転する第６のＮＯＴ回路（ＮＯＴ６）２３３ｂと、上記第１のローパスフィルタ２２６ａから出力されるクロックにより駆動される第１のカウンタ（ＣＯＵＮＴＥＲ１）２３２ａと、上記第２のローパスフィルタ２２６ｂから出力されるクロックにより駆動される第２のカウンタ（ＣＯＵＮＴＥＲ２）２３２ｂとを有している。該第１のカウンタ２３２ａは、そのＥＮ入力が第５のＮＯＴ回路２３３ａの出力に接続され、ＥＮ入力がハイレベルでかつクロック入力Ｃに第１のローパスフィルタ２２６ａからのクロックが入力されたとき、カウント値を１つインクリメントするものであり、そのカウンタ出力は第１のラッチ回路２１１ａに供給されるようになっている。該第２のカウンタ２３２ｂは、そのＥＮ入力が第６のＮＯＴ回路２３３ｂの出力に接続され、ＥＮ入力がハイレベルでかつクロック入力Ｃに第２のローパスフィルタ２２６ｂからのクロックが入力されたとき、カウント値を１つインクリメントするものであり、そのカウンタ出力は第２のラッチ回路２１１ｂに供給されるようになっている。
【００２５】
次に動作について説明する。
【００２６】
このような送信システム２０では、通常動作時には、ＴＥＳＴ信号は入力されておらず、送信器２００ａでは、セレクタ２０２がデータＤａとクロックＣＬのうちデータＤａを選択している。従って、送信器２００ａからは、シリアル信号生成器（パラレルシリアル変換器）２０１で生成されたデータＤａがクロックＣＬとともに出力される。また、受信器２００ｂでは、ラッチ回路は、以前にラッチした、あるいはデフォルトの固定遅延値（例えば遅延量０）を出力している。従って、受信器２００ｂでは、送信器２００ａからのクロックＣＬおよびデータＤａは可変遅延器２１３ａおよび２１３ｂでは遅延されずに、これらの可変遅延器を介してデータ取り込み器（シリアルパラレル変換器）２１５に供給される。該データ取り込み器２１５では、可変遅延器２１３ｂからの該データＤａが、可変遅延器２１３ｂからのクロックＣＬの例えば立下りタイミングで取り込まれる。該データ取り込み器２１５に取り込まれたデータＤａは、後段の信号処理回路に出力される。
【００２７】
一方、テスト動作時には、ＴＥＳＴ信号がシステム外部から入力され、送信器２００ａでは、セレクタ２０２がクロックＣＬを選択する。このため、送信器２００ａからは、クロックＣＬとともに、該クロックＣＬと同一波形の信号がデータＤａとして送信される。また、受信器２００ｂでは、ラッチ回路２１１ａおよび２１１ｂは、遅延調整部２３０からの遅延情報（遅延量）をそのまま出力し、クロックＣＬが可変遅延器２１３ａで、遅延調整部２３０からの遅延情報に応じた時間だけ遅延され、また、クロックと同一波形のデータが可変遅延器２１３ｂで、遅延調整部２３０からの遅延情報に応じた時間だけ遅延される。そして、これらの可変遅延器２１３ａおよび２１３ｂの出力信号が位相検出部２２０で位相比較され、位相比較結果に応じた信号が遅延調整部２３０に出力される。すると、遅延調整部２３０は、上記可変遅延器２１３ａおよび２１３ｂの出力信号のうちで、位相の進んでいる方の出力信号の遅延量が一定量だけ増大するよう、該可変遅延器２１３ａあるいは２１３ｂの遅延量を調整する。
【００２８】
以下、位相検出部２２０および遅延調整部２３０の動作について詳しく説明する。
【００２９】
まず、クロックと同一波形のデータがクロックより遅れている場合の具体的な動作について、図１０を用いて説明する。
【００３０】
可変遅延器２１３ａからの遅延クロック（ＣＬＫ＿ＤＬＹ）が第１および第２のフリップフロップのＣ入力（クロック入力）に入力されると、第１のフリップフロップ２２１ａのＱ出力には、遅延クロックＣＬを１／４分周した信号が出力され、第２のフリップフロップ２２２ａのＱ出力には、第１のフリップフロップ２２１ａのＱ出力をクロック１周期分遅延した信号が出力される。
【００３１】
同様に、可変遅延器２１３ｂからの遅延データ（ＤＡＴ＿ＤＬＹ）が第３および第４のフリップフロップのＣ入力（クロック入力）に入力されると、第３のフリップフロップ２２１ｂのＱ出力には、遅延データを１／４分周した信号が出力され、第４のフリップフロップ２２２ｂのＱ出力には、第３のフリップフロップ２２１ｂのＱ出力をクロック１周期分遅延した信号が出力される。
【００３２】
この場合、データがクロックより遅れているので、第１のフリップフロップ２２１ａのＱ出力と、第２のフリップフロップ２２２ａのＱ出力と、第４のフリップフロップ２２２ｂのＱ出力の反転信号とを入力とするＡＮＤ回路２２４ａの出力は、第２のフリップフロップ２２２ａの立ち上がりタイミングで立ち上がり、データの遅れ量に相当する時間の経過後にローレベルとなる。このＡＮＤ回路２２４ａの出力はローパスフィルタ２２６ａを介して遅延調整部２３０に出力される。また、第３のフリップフロップ２２１ｂのＱ出力と、第４のフリップフロップ２２２ｂのＱ出力と、第２のフリップフロップ２２２ａのＱ出力の反転信号とを入力とするＡＮＤ回路２２４ｂの出力はローレベルに保持される。
【００３３】
すると、遅延調整部２３０では、上記ローパスフィルタ２２６ａの出力を受ける第５のフリップフロップ２３１ａのＱ出力がハイレベルになり、その反転出力が第２のカウンタ２３２ｂにＥＮ入力に入力され、第２のカウンタ２３２ｂは非動作状態となる。一方、上記ローパスフィルタ２２６ｂの出力を受ける第６のフリップフロップ２３１ｂのＱ出力はローレベルのままであり、その反転出力が第１のカウンタ２３２ａにＥＮ入力に入力され、第１のカウンタ２３２ａは動作状態が維持される。第１のカウンタ２３２ａは、この状態でローパスフィルタ２２６ａの出力の立ち上がりタイミングで、カウント値を１つインクリメントする。このインクリメントされたカウント値が、遅延調整量（遅延情報）として、ラッチ回路２１１ａを介して可変遅延器２１３ａに供給される。
【００３４】
そして、このような第１のカウンタ２３２ａでのカウント値のインクリメントは、クロックに対するデータの遅れが実質的に０になるまで、第２のフリップフロップ２２２ａのＱ出力が立ち上がるタイミングにより決まるタイミングで繰り返し行われる。
【００３５】
次に、クロックが該クロックと同一波形のデータより遅れている場合の具体的な動作について、図１１を用いて説明する。
【００３６】
この場合も、可変遅延器２１３ａからの遅延クロック（ＣＬＫ＿ＤＬＹ）が第１および第２のフリップフロップのＣ入力（クロック入力）に入力されると、第１のフリップフロップ２２１ａのＱ出力には、遅延クロックを１／４分周した信号が出力され、第２のフリップフロップ２２２ａのＱ出力には、第１のフリップフロップ２２１ａのＱ出力をクロック１周期分遅延した信号が出力される。
【００３７】
同様に、可変遅延器２１３ｂからの遅延データ（ＤＡＴ＿ＤＬＹ）が第３および第４のフリップフロップのＣ入力（クロック入力）に入力されると、第３のフリップフロップ２２１ｂのＱ出力には、遅延データを１／４分周した信号が出力され、第４のフリップフロップ２２２ｂのＱ出力には、第３のフリップフロップ２２１ｂのＱ出力をクロック１周期分遅延した信号が出力される。
【００３８】
そしてこの場合、クロックがデータより遅れているので、第１のフリップフロップ２２１ａのＱ出力と、第２のフリップフロップ２２２ａのＱ出力と、第４のフリップフロップ２２２ｂのＱ出力の反転信号とを入力とするＡＮＤ回路２２４ａの出力は、ローレベルに保持される。また、第３のフリップフロップ２２１ｂのＱ出力と、第４のフリップフロップ２２２ｂのＱ出力と、第２のフリップフロップ２２２ａのＱ出力の反転信号とを入力とするＡＮＤ回路２２４ｂの出力は、第４のフリップフロップ２２２ｂの立ち上がりタイミングで立ち上がり、クロックの遅れ量に相当する時間の経過後にローレベルとなる。このＡＮＤ回路２２４ｂの出力はローパスフィルタ２２６ｂを介して遅延調整部２３０に出力される。
【００３９】
すると、遅延調整部２３０では、上記ローパスフィルタ２２６ａの出力を受ける第５のフリップフロップ２３１ａのＱ出力はローレベルのままであり、その反転出力が第２のカウンタ２３２ｂにＥＮ入力に入力され、第２のカウンタ２３２ｂは動作状態が維持される。第２のカウンタ２３２ｂは、この状態でローパスフィルタ２２６ｂの出力の立ち上がりタイミングで、カウント値を１つインクリメントする。このインクリメントされたカウント値が、遅延調整量（遅延情報）として、ラッチ回路２１１ｂを介して可変遅延器２１３ｂに供給される。一方、上記ローパスフィルタ２２６ｂの出力を受ける第６のフリップフロップ２３３ｂのＱ出力がハイレベルになり、その反転出力が第１のカウンタ２３２ａにＥＮ入力に入力され、第１のカウンタ２３２ａは非動作状態となる。
【００４０】
そして、上記のような第２のカウンタ２３２ｂでのカウント値のインクリメントは、データに対するクロックの遅れが実質的に０になるまで、第４のフリップフロップ２２２ｂのＱ出力が立ち上がるタイミングにより決まるタイミングで繰り返し行われる。
【特許文献１】特開平３−１４３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００４１】
図８〜図１１で説明した従来のシリアル通信システムは、位相調整を行うための調整用信号を出力する機能を持つ送信器と、該調整用信号を用いてクロックとデータの位相状態を検出し、検出した位相状態に応じて受信器内部の可変遅延器の遅延量を自動調整し、最適な位相状態に調整を行う受信器とを備えたものであるが、このシステムでは、送信器および受信器ともにＴＥＳＴ信号により制御しているため、ＴＥＳＴ端子の追加と、テスト信号を供給するための送信器および受信器の双方への配線が必要であり、クロックおよびデータの制御に加え、ＴＥＳＴ信号の制御も必要となっている。
【００４２】
また、クロックおよびデータの出力経路が複数有り、データの出力経路にテスト用信号としてクロックが送信されるよう、クロックとデータとを切り替える場合、従来の方法では、ＴＥＳＴ信号の配線や制御が非常に複雑になる。
【００４３】
本発明は、上記従来の問題を解決するもので、データを、該データを読み取るクロックとともに送信する通信方法において、データのみ制御することで、随時位相調整が可能になる位相調整方法、このような位相調整方法を用いた通信システム、位相調整方法を実現するための送信器および受信器を提供することを目的とする。
【課題を解決するための手段】
【００４４】
本発明にかかる位相調整方法は、送信側から受信側に伝送されるクロックおよびデータの位相を調整する位相調整方法であって、送信側から、該クロックおよび該データとして同一波形の信号を送信する送信ステップと、受信側で、該クロックとして受信した信号と、該データとして受信した、該クロックと同一波形の信号とを用いて、該クロックと該データの位相を調整する位相調整ステップとを含むものであり、そのことにより上記目的が達成される。
【００４５】
本発明において、前記送信ステップは、前記クロックあるいは前記データの送信を開始する際、最初に、該クロックおよび該データとして同一波形の信号を送信することが好ましい。
【００４６】
本発明において、前記送信ステップは、前記クロックの送信を継続して行っている状態で、該クロックおよび前記データとして同一波形の信号を一定サイクル期間だけ送信することが好ましい。
【００４７】
本発明において、前記送信ステップは、該データの伝送途中で、前記クロックおよび該データとして同一波形の信号を一定サイクル期間だけ送信することが好ましい。
【００４８】
本発明において、前記送信ステップは、前記クロックあるいは前記データの送信を開始した後、定期的に、該クロックおよび該データとして同一波形の信号を一定サイクル期間だけ送信することが好ましい。
【００４９】
本発明において、前記送信ステップは、前記クロックと前記データとの位相調整が前記受信側で行われるよう、該クロックおよび該データとして同一波形の信号を複数サイクルに相当する位相調整期間にわたって送信するステップであり、該位相調整期間内に該クロックおよび該データとして送信される同一の信号は、受信側での該クロックと該データとの位相調整を規定する位相調整プロトコルを構成するものであり、該位相調整プロトコルは、該クロックとデータの位相調整を開始するタイミングを認識するための、該クロックの２サイクル以上の長さに設定された第１の規定サイクルと、受信側で、該クロックと該データとの位相調整が完了するのに必要な期間に相当する、該クロックの複数サイクルの長さに設定された第２の規定サイクルと、該クロックの２サイクルとを含むことが好ましい。
【００５０】
本発明にかかる通信システムは、クロックおよびデータを送信する送信器と、該送信器から送信されたクロックおよびデータを受信する受信器とを備えた通信システムであって、該送信器は、該クロックおよび該データとして同一波形の信号を送信するものであり、該受信器は、該クロックとして受信した信号と、該データとして受信した、該クロックと同一波形の信号とを用いて、該クロックと該データの位相を調整する位相調整部を有するものであり、そのことにより上記目的が達成される。
【００５１】
本発明において、前記送信器は、前記クロックおよび前記データとして同一波形の信号を、決められた位相調整用プロトコルに従って発生する信号生成部を有するものであり、前記受信器は、該送信器から該クロックおよび該データとして送信された同一波形の信号に基づいて、該位相調整用プロトコルを検出する位相調整制御部と、該クロックを遅延する第１の可変遅延器と、該データを遅延する第２の可変遅延器とを有し、該クロックと該データの位相差が小さくなるよう、検出した位相調整制御プロトコルに従って、これらの可変遅延器の遅延量を制御するものであることが好ましい。
【００５２】
本発明において、前記受信器は、検出した位相調整制御プロトコルに従って、前記クロックおよび前記データとして受信された同一波形の信号の位相を比較する位相比較部と、該位相比較結果に応じて、該クロックと該データのうちの位相の進んでいる方の信号を遅延させるよう、前記第１および第２の可変遅延器の遅延量を調整する遅延調整部とを有することが好ましい。
【００５３】
本発明において、前記送信器は、前記クロックと前記データとの位相調整が前記受信器で行われるよう、該クロックおよび該データとして同一波形の信号を、該クロックの複数サイクルに相当する位相調整期間にわたって送信し、該位相調整期間は、受信側で、該クロックと該データの位相調整を開始するタイミングが認識されるよう、該クロックの２サイクル以上の長さに設定された第１の規定サイクルと、受信側で、該クロックとデータの位相調整が完了するのに必要な期間に相当する、該クロックの複数サイクルの長さに設定された第２の規定サイクルと、該クロックの２サイクルとを含むことが好ましい。
【００５４】
本発明において、前記位相調整制御部は、前記クロックおよび前記データとして同一波形の信号が前記第１の規定サイクルだけ入力されたとき、該クロックと該データとの位相比較が開始され、その後、該クロックおよび該データとして同一波形の信号が第２の規定サイクルだけ入力されたとき、該クロックと該データとの位相比較が停止するよう、前記位相比較部を制御し、前記遅延調整部は、該位相比較部での位相比較が行われている間、該位相比較部からの位相比較結果に相当する信号に応じて、前記第１および第２の可変遅延器の遅延量を調整することが好ましい。
【００５５】
本発明において、前記位相調整制御部は、前記クロックおよび前記データとして同一波形の信号が入力される期間が、前記第１の規定サイクルに相当する期間を超えるか否かに応じて、通常のデータが入力されているか、前記位相調整制御プロトコルが入力されているかを判定し、該判定結果に基づいて、該クロックと該データとの位相調整を行う期間を決定することが好ましい。
【００５６】
本発明において、前記位相調整制御部は、前記クロックおよび前記データとして送信された同一波形の信号の排他的論理和をとる論理回路と、該論理回路の出力をフィルタリングするフィルタとを備え、該フィルタの出力に基づいて、通常のデータが入力されているか、前記位相調整制御プロトコルが入力されているかの判定を行うことが好ましい。
【００５７】
本発明において、前記位相調整制御部は、前記第１の規定サイクルをカウントするカウンタを有し、該カウンタ出力に基づいて、前記データが入力される信号入力期間が、通常のデータが入力されている期間か、前記位相調整制御プロトコルが入力されている期間かを判定し、この判定結果、該信号入力期間が、通常のデータが入力されている期間であるときは、該カウンタをリセットすることが好ましい。
【００５８】
本発明において、前記位相調整制御部は、前記第１の規定サイクルをカウントするカウンタと、前記第２の規定サイクルをカウントするカウンタと、該両規定サイクルの双方、もしくは片方のサイクル数を設定するレジスタとを有することが好ましい。
【００５９】
本発明において、前記位相調整制御部は、前記位相調整制御プロトコルが入力されていると判定したとき、前記クロックと前記データとの位相調整が行われるよう、前記位相比較部に位相調整用制御信号を供給することが好ましい。
【００６０】
本発明において、前記位相調整制御部は、前記位相調整を行う期間の終了後に、前記位相調整用制御信号により、前記遅延調整部による前記可変遅延器の遅延量を固定することが好ましい。
【００６１】
本発明において、前記受信器は、前記送信器から送信されたデータを、該送信器から送信されたクロックに基づいて読み取るデータ読み取り器を有することが好ましい。
【００６２】
本発明において、前記クロックと前記データとは異なる伝送経路で伝送されることが好ましい。
【００６３】
本発明において、前記クロックと前記データとは同一の伝送経路で伝送されることが好ましい。
【００６４】
本発明にかかる送信器は、データを、該データの読み込みに用いるクロックとともに送信する送信器であって、該クロックおよび該データとして同一波形の信号を、受信側で、該クロックと該データとの位相調整が行われるよう、決められた位相調整制御プロトコルに従って発生する信号発生部を有し、該クロックおよび該データとして生成した同一波形の信号を送信するものであり、そのことにより上記目的が達成される。
【００６５】
本発明において、前記クロックの送信を開始するとき、該クロックおよび前記データとして同一波形の信号を送信することが好ましい。
【００６６】
本発明において、前記クロックの送信を継続して行っている状態で、前記データとして、該クロックと同一波形の信号を送信することが好ましい。
【００６７】
本発明において、前記データの伝送途中で、前記クロックとともに、該データとして、該クロックと同一波形を有する信号を送信することが好ましい。
【００６８】
本発明にかかる受信器は、データを、該データの読み込みに用いるクロックとともに受信する受信器であって、該クロックおよび該データとして、一定期間にわたって同一波形の信号が入力されているか否かを検出する期間検出部を備え、該期間検出部にて該データとして該クロックと同一波形の信号が入力されていると判定されたとき、該クロックとして受信した信号と、該データとして受信した、該クロックと同一波形の信号とを用いて、該クロックと該データの位相を調整するものであり、そのことにより上記目的が達成される。
【００６９】
本発明において、前記クロックおよび前記データとして送信された同一波形の信号に基づいて、該クロックと該データとの位相制御を行うための該位相調整用プロトコルを検出する位相調整制御部と、該クロックを遅延する第１の可変遅延器と、該データを遅延する第２の可変遅延器とを有し、該クロックと該データの位相差が小さくなるよう、検出した位相調整制御プロトコルに従って、これらの可変遅延器の遅延量を制御することが好ましい。
【００７０】
本発明において、前記検出した位相調整制御プロトコルに従って、前記クロックとして受信した信号と、前記データとして受信した、該クロックと同一波形の信号との位相を比較する位相比較部と、該位相比較結果に応じて、該クロックと該データのうちの位相が進んでいる方を遅延させるよう、該第１および第２の可変遅延器での遅延量を調整する遅延調整部とを有することが好ましい。
【００７１】
本発明において、前記クロックおよび前記データとして入力される同一波形の信号は、これらの信号の位相調整が行われるよう、該クロックの複数サイクルに相当する位相調整期間にわたって受信されるものであり、該位相調整期間は、該クロックと該データの位相調整を開始するタイミングが認識されるよう、該クロックの２サイクル以上の長さに設定された第１の規定サイクルと、該クロックと該データの位相調整が完了するのに必要な期間に相当する、該クロックの複数サイクルの長さに設定された第２の規定サイクルと、該クロックの２サイクルとを含むことが好ましい。
【００７２】
本発明において、前記クロックおよび前記データとして同一波形の信号が前記第１の規定サイクルだけ入力されたとき、該クロックと該データとの位相比較を開始し、その後、該クロックおよび該データとして同一波形の信号が第２の規定サイクルだけ入力されたとき、該クロックと該データとの位相比較を停止するよう、前記位相比較部を制御する位相調整制御部を有し、前記遅延調整部は、該位相比較部での位相比較が行われている間、該位相比較部からの位相比較結果に相当する信号に応じて、前記第１および第２の可変遅延器の遅延量を調整することが好ましい。
【００７３】
本発明において、前記位相調整制御部は、前記第１の規定サイクルをカウントする第１のカウンタと、前記第２の規定サイクルをカウントする第２のカウンタと、該第１および第２のカウンタに対応する一定のカウント値を格納する第１および第２のレジスタとを有し、該第１および第２の規定サイクルの双方もしくは片方は、該第１および第２のレジスタに設定されたカウント値により変更可能であることが好ましい。
【００７４】
本発明において、前記位相調整制御部は、前記位相調整制御プロトコルが入力されていると判定したとき、前記クロックと前記データとの位相調整が行われるよう、前記位相比較部に位相調整用制御信号を供給することが好ましい。
【００７５】
本発明において、前記位相調整制御部は、前記位相調整を行う期間の終了後に、前記位相調整用制御信号により、前記遅延調整部による前記可変遅延器の調整量を固定することが好ましい。
【００７６】
上記構成により、以下、本発明の作用を説明する。
【００７７】
本発明においては、送信側から、クロックおよびデータとして同一波形の信号を送信し、受信側で、該クロックとして受信した信号と、該データとして受信した、該クロックと同一波形の信号とを用いて、該クロックと該データの位相を調整するので、データとクロックとの位相調整を指令する信号をＴＥＳＴ端子から送信器および受信器に供給する必要がなく、送信器側でデータとクロックで同じ波形の信号を出力させるプロトコルを使用するだけで、受信器側で、データとクロックの位相関係を最適にすることができ、データをその安定した部分で読み取ることが可能となる。
【００７８】
また、クロックの送信をすでに開始している場合、あるいはデータの送信途中であっても、送信器側でデータとクロックで同じ信号を出力させるプロトコルを使用するだけで、受信器側で、データとクロックの位相関係を最適にすることができ、データをその安定した部分で読み取ることが可能となる。
【００７９】
その結果、送信器や受信器の各個体間のばらつきや、データ線とクロック線の経路が切り替わるなどにより、クロックとデータの位相関係が変化するような場合においても、データの制御のみで随時クロックとデータの位相調整が可能となる。
【発明の効果】
【００８０】
本発明によれば、送信側から、クロックおよびデータとして同一波形の信号を送信し、受信側で、該クロックとして受信した信号と、該データとして受信した、該クロックと同一波形の信号とを用いて、該クロックと該データの位相を調整するので、データとクロックの位相関係を、クロックとデータに同一波形の信号を送信することにより任意の期間に、送信器および受信器などの各個体間のばらつきに応じた最適な値に調整することができる。
【発明を実施するための最良の形態】
【００８１】
以下に、本発明の実施形態について図面を参照しながら説明する。  
【００８２】
（実施形態１）
図１は、本発明の実施形態１によるシリアル通信システムを説明する図である。
【００８３】
本実施形態１の通信システム１００は、データＤとともに該データＤを読み込むためのクロックＣＬを送信する送信器１と、該送信器１から送信されたデータＤおよびクロックＣＬを受信し、該データＤを、該クロックＣＬの立上りタイミングあるいは立下りタイミングで読み込む受信器２とを有している。
【００８４】
この通信システム１００では、送信器１は、上記データＤおよびクロックＣＬを発生する信号発生器３を有し、該信号発生器３は、データＤおよびクロックＣＬの他に、該データとクロックＣＬとの位相調整を行うための調整用信号を出力する構成となっている。ここで、該調整用信号は、データＤとして送信される、クロックＣＬと同一波形の信号である。また、この送信器１は、上記クロックＣＬを出力するための第１の出力端子Ｔ１１およびデータを出力するための第２の出力端子Ｔ１２を有している。
【００８５】
一方、この通信システム１００の受信器２は、該送信器１からのクロックＣＬが入力される第１の入力端子Ｔ２１と、該送信器１の出力端子Ｔ２２からのデータＤが入力される第２の入力端子Ｔ２２とを有している。
【００８６】
そして、上記受信器２は、上記第１の入力端子Ｔ２１に入力される、該送信器１からのクロックＣＬを遅延する第１の可変遅延器７ａと、上記第２の入力端子Ｔ１２に入力される、該送信器１からのデータＤを遅延する第２の可変遅延器７ｂと、該第２の可変遅延器７ｂから出力されたデータＤを、第１の可変遅延器７ａから出力されたクロックＣＬにより取り込むデータ取り込み器１０とを有している。
【００８７】
また、受信器２は、第１の可変遅延器７ａから出力されたクロックと一定レベルの信号の一方を制御信号（以下ＣＴＲＬ信号という。）に基づいて選択する第１のセレクタ９ａと、第２の可変遅延器７ｂから出力されたデータと一定レベルの信号の一方をＣＴＲＬ信号に基づいて選択する第２のセレクタ９ｂとを有している。
【００８８】
また、受信器２は、第１のセレクタ９ａの出力と第２のセレクタ９ｂの出力とを受け、クロックＣＬとデータＤとの位相比較を行う位相検出部５と、該位相検出部５での位相比較結果に基づいて、該両可変遅延器のうちの、位相が進んでいる信号を出力している方の可変遅延器に、遅延量を増大させる遅延調整情報を出力する遅延調整部６とを有している。
【００８９】
また、受信器２は、上記ＣＴＲＬ信号に基づいて遅延調整部６からの遅延情報をラッチするラッチ回路８ａおよび８ｂを有しており、これらのラッチ回路は、図８および図９に示すラッチ回路２１１ａおよび２１１ｂと同一の構成である。
【００９０】
ここで、上記位相比較器５は、図８および図９に示す従来の通信システム２０を構成する位相比較部２２０と同一の構成を有し、上記遅延調整部６は、該従来の通信システム２０を構成する遅延調整部２３０と同一の構成を有している。
【００９１】
そして、受信器２は、上記第１の入力端子Ｔ２１に入力された送信器１からのクロックＣＬと、上記第２の入力端子Ｔ１２にデータＤとして入力された、送信器１からのクロックと同一波形の信号とに基づいて、上記ＣＴＲＬ信号を生成する位相調整期間検出器（位相調整制御部）４を有している。
【００９２】
図２は、該位相調整期間検出器４の具体的な回路構成を示す図である。なお、この位相調整期間検出器４については以下の説明および図２では、単に調整期間検出器という。
【００９３】
この調整期間検出器４は、クロックＣＬに基づいて第１の規定サイクルを認識して立ち上がる、位相制御開始タイミングを示す信号ＤＬＹ１を出力する第１のカウンタ４ａと、該第１のカウンタ４ａの出力信号ＤＬＹ１に基づいて、第２の規定サイクルを認識して、位相制御終了タイミングを示す信号ＤＬＹ２発生する第２のカウンタ４ｂと、該両カウンタの出力ＤＬＹ１およびＤＬＹ２の排他的論理和をとって上記ＣＴＲＬ信号を出力する第１のＸＯＲ回路４ｃとを有している。また、調整期間検出器４は、送信器１から送信されたデータＤａおよびクロックＣＬの排他的論理和をとって、ＮＯＴＳＹＮＣ信号を出力する第２のＸＯＲ回路４ｄと、該第２のＸＯＲ回路４ｄの出力に接続されたローパスフィルタ４ｅとを有している。
【００９４】
ここで、該ローパスフィルタ４ｅは、第２のＸＯＲ回路４ｄから出力されたＮＯＴＳＹＮＣ信号の、クロック半周期未満のＨｉｇｈパルスをキャンセルするとともに、データのハイレベルとローレベルの切り替え時の、クロック１サイクル分のローパルスに位相のズレがある場合を考慮して、該ＮＯＴＳＹＮＣ信号におけるクロック１．５周期未満のＬＯＷパルスをキャンセルするものである。
【００９５】
また、上記第１のカウンタ４ａは、多段接続の４つのＤフリップフロップ（ＤＦＦ５〜ＤＦＦ８）４１ａ〜４４ａと、これらの４つのフリップフロップのＱ出力の論理積をとり、上記位相制御開始タイミングを示す信号ＤＬＹ１を出力するＡＮＤ回路４５ａとを有している。ここで、上記各段のフリップフロップの反転Ｑ出力とＤ入力とは共通接続され、初段のフリップフロップ４１ａのＣ入力には送信器１からのクロックＣＬが入力され、２段以降の各段のフリップフロップ４２ａ〜４４ａのＣ入力には、その前段のフリップフロップ４１ａ〜４３ａの反転Ｑ出力が接続されている。
【００９６】
また、上記第２のカウンタ４ｂは、多段接続の４つのＤフリップフロップ（ＤＦＦ１〜ＤＦＦ４）４１ｂ〜４４ｂと、第３段目のフリップフロップ４３ｂのＱ出力と固定レベルの一方を選択する第１のセレクタ４６と、該セレクタ４６の選択状態を設定する第１のレジスタ４８と、第４段目のフリップフロップ４４ｂのＱ出力と固定レベルの一方を選択する第２のセレクタ４７と、該第２のセレクタ４７の選択状態を設定する第２のレジスタ４９と、初段および第２段目のフリップフロップのＱ出力、および第１および第２のセレクタの出力の論理積をとり、上記位相制御終了タイミングを示す信号ＤＬＹ２を出力するＡＮＤ回路４５ｂとを有している。ここで、セレクタ４６および４９はフリップフロップ４３ｂおよび４４ｂのＱ出力をハイレベルに固定するか、Ｑ出力をそのまま出力するかを切り替えるものであり、これによりカウンタ４ｂでの規定サイクル数を変えることができる。なお、このようなセレクタは、第１のカウンタを構成するフリップフロップに対して設けてもよく、この場合は、第１のカウンタ４ａでの規定サイクル数を変えることができる。上記各段のフリップフロップの反転Ｑ出力とＤ入力とは共通接続され、初段のフリップフロップ４１ｂのＣ入力には上記第１のカウンタ４ａの出力が入力され、２段目以降の各段のフリップフロップ４２ｂ〜４４ｂのＣ入力には、その前段のフリップフロップ４１ｂ〜４３ｂの反転Ｑ出力が接続されている。
【００９７】
そして、上記各カウンタを構成するフリップフロップのＲ入力には、リセット信号ＲＳＴ１として上記ローパスフィルタ４ｅの出力が入力されるようになっている。
【００９８】
次に動作について説明する。
【００９９】
図３は本実施形態１のシリアル通信システムの動作を説明するタイミングチャートを示している。
【０１００】
この実施形態１では、送信器１の信号生成器３は、通信の開始時に、一定期間にわたって、位相調整用プロトコルに従って、クロックＣＬを発生するとともに、該クロックＣＬと同一の信号をデータＤとして発生し、その後、シリアルデータＤと、これを読み込むためのクロックＣＬとを生成する。ここで、該位相調整用プロトコルによる規定サイクルは、２サイクル以上に設定された位相制御開始認識用の“規定サイクル１”と、位相制御が十分可能な期間のサイクルに設定された位相制御期間設定用の“規定サイクル２”（１６サイクル）を用いて、“規定サイクル１”＋”規定サイクル２”＋２サイクル以上のサイクルとする。なお、１サイクルはクロックの１周期に相当する。
【０１０１】
従って、送信器１からは、図３に示すように、通信開始時に一定の期間にわたって、クロックＣＬとともに、データとして、クロックと同一波形の信号が出力される。これにより位相調整用プロトコルが送信器から受信器に送信されることとなる。
【０１０２】
受信器２では、送信器１からのデータＤおよびクロックＣＬが受信されると、これらのデータおよびクロックに基づいて、通常のデータ入力時と、位相調整プロトコル入力時との判別のためのＲＥＳＥＴ１信号が作成される。
【０１０３】
このＲＥＳＥＴ１信号の作成について簡単に説明する。
【０１０４】
データ（ＤＡＴＡ）の読み取り値には、クロック（ＣＬＫ）の立ち上がり、または、立下り時の値を使用するため、通常のデータは１サイクルより長いサイクルで同じ値を保持し、また、１サイクルより長い期間、クロックと同じ値をとることはない。従って、以下のようにして、通常のデータ入力時と、位相調整プロトコル入力時との判別のためのＲＥＳＥＴ１信号を作成することができる。
【０１０５】
すなわち、調整期間検出器４では、ＸＯＲ回路４ｄが、データ（ＤＡＴＡ）およびクロック（ＣＬＫ）の排他的論理和をとり、異なった値のときにＨｉｇｈレベルになるＮＯＴＳＹＮＣ信号を作成する。そして、まず位相調整制御時のＤＡＴＡとＣＬＫの位相のズレをキャンセルするため、ローパスフィルター４ｅによりＮＯＴＳＹＮＣ信号のクロック半周期未満のＨｉｇｈパルスをキャンセルする。またさらに、該ローパスフィルター４ｅにより、データのＨ／Ｌ切り替え時のクロック１サイクル分のＬＯＷパルスに位相のズレがある場合を考慮したクロック１．５周期未満のＬＯＷパルスをキャンセルする。そして、そのフィルター４ｅの出力をＲＥＳＥＴ１信号として第１および第２のカウンタ４ａおよび４ｂのリセットに用いる。このＲＥＳＥＴ１信号がローレベルのときは、各カウンタ４ａおよび４ｂが動作して、受信器２ではクロックＣＬとデータの位相調整が行われ、このＲＥＳＥＴ１信号がハイレベルのときは、各カウンタ４ａおよび４ｂが停止状態となる。また、このとき受信器２では通常のデータの読み取り動作が行われる。
【０１０６】
以下さらに具体的に図３のタイミングチャートに従って受信器の動作を説明する。
【０１０７】
まず、データ（ＤＡＴＡ）およびクロック（ＣＬＫ）が入力されていない時点では、ＲＥＳＥＴ１信号はＬＯＷレベルであり、規定サイクル１，２認識用の第１および第２カウンタ４ａおよび４ｂは、リセットされている。このカウンタのリセット時は、それぞれのカウンタ出力ＤＬＹ１，２がＬＯＷレベルになり、該両カウンタ出力の排他的論理和であるＣＴＲＬ信号もＬＯＷレベルとなる。
【０１０８】
ＣＴＲＬ信号がＬＯＷレベルの時、遅延調整部６の２つの出力信号はそれぞれラッチ回路８ａおよび８ｂでラッチされ、可変遅延量の値が固定され、位相調整は行われない。またこのとき、位相検出部５のＤＡＴＡ入力側セレクタ９ｂおよびＣＬＫ入力側セレクタ９ａは、ＣＴＲＬ信号によりＬＯＷレベルを選択する。これにより位相検出部５および遅延調整部６が停止状態となる。
【０１０９】
そして、送信器からデータ送信が開始される場合、まず、クロックＣＬが出力されるとともに、該クロックＣＬと同じ信号がデータとして出力される。このような位相調整時には、データ（ＤＡＴＡ）とクロック（ＣＬＫ）で同一波形の信号が規定サイクル以上出力され、これにより位相調整プロトコルが送信器（１）より出力されることとなる。
【０１１０】
このプロトコルの規定サイクルは、２サイクル以上に設定された位相制御開始タイミングを認識するための“規定サイクル１”と、位相制御が十分可能な数のサイクルに設定された位相制御期間を設定するための“規定サイクル２”（ここでは１６サイクル）を用いて、“規定サイクル１”＋“規定サイクル２”＋２サイクル以上のサイクルとしている。
【０１１１】
つまり、クロック（ＣＬＫ）の入力開始時から、位相制御開始の認識用“規定サイクル１”の経過後に、第１の規定サイクルカウンタ４ａの出力ＤＬＹ１がＨｉｇｈレベルとなり、該カウンタ出力ＤＬＹ１の立ち上がりから位相制御期間設定用“規定サイクル２”が経過した後に、第２の規定サイクルカウンタ４ｂの出力ＤＬＹ２がＨｉｇｈレベルとなる。このようなカウンタ４ａおよび４ｂの出力ＤＬＹ１およびＤＬＹ２の論理和をとることで、ＣＴＲＬ信号が作成される。
【０１１２】
“規定サイクル１”の経過後にＣＴＲＬ信号がＨｉｇｈレベルになって、受信器の動作モードが位相調整モードになると、ラッチ回路８ａおよび８ｂは、可変遅延器７ａおよび７ｂの設定値を、ラッチした値から遅延調整部６にあるカウンタ（図９参照）の出力に切り替え、可変遅延器を制御することにより、クロックとデータとを最適な位相関係に調整する。
【０１１３】
つまり、受信器２では、セレクタ９ａおよび９ｂがそれぞれ、可変遅延器７ａおよび７ｂの出力を選択することにより、位相検出部５へクロック（ＣＬＫ）と、該クロックと同一波形のデータ（ＤＡＴＡ）が入力される。すると、従来技術で説明したように、位相調整器５を構成するフリップフロップ（図９参照）が動作することとなり、これにより、位相調整器５からは、遅延調整部６に該遅延調整部６内部のフリップフロップ（図９参照）を動作させる信号が出力され、遅延調整部６が動作する。
【０１１４】
そして、遅延調整部６は、クロック（ＣＬＫ）と、該クロックと同一波形のデータ（ＤＡＴＡ）のいずれが進んでいるかに応じて、２つの可変遅延器７ａおよび７ｂの一方に、進んでいる方の信号の遅延時間が増大するよう、その遅延量を所定量だけ増大させる信号を出力する。
【０１１５】
このような可変遅延器７ａあるいは７ｂの遅延量を所定量だけ増大させる遅延調整は、ＣＴＲＬ信号がＨｉｇｈレベルになってから、さらに位相制御期間設定用“規定サイクル２”が経過してＣＴＲＬ信号がＬＯＷレベルになるまでの間に繰り返し行われ、クロックとデータとが最適な位相関係になったところで終了する。
【０１１６】
そして、ＣＴＲＬ信号がＨｉｇｈレベルになった後、さらに位相制御期間設定用“規定サイクル２”が経過してＣＴＲＬ信号はＬＯＷレベルになると、遅延調整部６の出力がラッチ回路８ａおよび８ｂでラッチされ、可変遅延器の遅延量が固定される。これにより、データＤとクロックＣＬとの位相関係が最適な状態に保持される。また、セレクタ９ａおよび９ｂがＬＯＷレベルを選択することにより、位相検出部５へのデータ（ＤＡＴＡ）およびクロック（ＣＬＫ）の入力が行われなくなり、位相検出部５および遅延調整部６が停止する。
【０１１７】
このような位相調整プロトコルによるクロックとデータとの位相調整が終了した後、通常のデータ入力が開始される時には、ＲＥＳＥＴ１信号がＨｉｇｈレベルになり、規定サイクルカウンタ４ａおよび４ｂがリセットされる。この状態では、再び位相調整プロトコルが入力されることで、位相調整モードが実行されることとなる。
【０１１８】
なお、規定カウンタリセット後に再び通常のデータ入力が行われる場合、図４のように”規定サイクル１”の期間が終了するまでにＲＥＳＥＴ１信号が立ち上がるため、ＣＴＲＬ信号は発生せず、可変遅延器での遅延量は保持される。
【０１１９】
このように本実施形態１では、データとクロックとを出力する送信器１と、送信器１から送信されたデータをクロックに基づいて読み込む受信器２とを備え、送信器１から、データとして、クロックと同じ波形の信号を規定サイクル以上送出し、受信器２では、クロックとともに、該クロックと同じ波形の信号をデータとして規定サイクル以上受信したときに、位相調整期間であることを判定し、受信器内部でデータとクロックとの位相関係を最適になるよう調整するので、データとクロックとの位相調整を指令する信号をＴＥＳＴ端子から送信器および受信器に供給する必要はない。
【０１２０】
つまり、送信器側でデータとクロックで同じ信号を出力させるプロトコルを使用するだけで、受信器側で、データとクロックの位相関係を最適にすることができ、データをその安定した部分で読み取ることが可能となる。
【０１２１】
その結果、送信器および受信器の各個体間のばらつきや、データ線とクロック線の経路が切り替わる場合などクロックとデータの位相関係が変化するような場合においても、データの制御のみで随時位相調整が可能となる。
【０１２２】
なお、上記実施形態１では、クロックの送信開始時に、データとしてクロックと同じ信号を送信し、受信側では、データの受信前にクロックとデータとの位相関係を調整する通信システムを示したが、データとしての位相調整用クロックは、クロックの送信開始時のみに送信するのではなく、定期的に、つまり一定の時間が経過する度に送信するようにしてもよい。さらには、データ通信の状況変化、例えば、送信器の位相が変化した場合、送信器周辺の温度が変化した場合にその変化の検知タイミングをトリガーとして、データとしての位相調整用クロックを送信するようにしてもよい。
（実施形態２）
図５は、本発明の実施形態２による通信システムを説明する図であり、該通信システムの受信器における調整期間検出器の動作を説明するタイミングチャートを示す図である。
【０１２３】
この実施形態２の通信システムは、実施形態１の通信システムを構成する送信器の信号発生器３（図１参照）を、クロックを先に送信した後に、データとして、クロックと同一波形の位相調整用クロック（つまり、位相調整用プロトコル）を送信する構成としたものである。その他の構成は実施形態１と同一である。
【０１２４】
次に動作について説明する。
【０１２５】
この実施形態２の通信システムでは、送信器は、図５に示すように、クロックの送信を開始した後に、データとして、該クロックと同一波形の位相調整用クロック（つまり、位相調整用プロトコル）を送信する。
【０１２６】
受信器は、クロックの受信中に、データ（ＤＡＴＡ）として、クロック（ＣＬＫ）と同じ信号（位相調整用プロトコル）を所定のサイクルだけ受信することとなる。
【０１２７】
この場合、受信器内部の調整期間検出器４（図１および図２参照）では、プロトコル入力直後はＲＥＳＥＴ１信号がＨｉｇｈレベルであるが、位相調整制御用プロトコル入力から２サイクル以内にＲＥＳＥＴ１信号が立ち下がるため、（”規定サイクル１”＋  ”規定サイクル２”＋２サイクル）サイクル内で、“規定サイクル２”の期間内でＣＴＲＬ信号がＨｉｇｈレベルになる。
【０１２８】
これにより、“規定サイクル２”の期間内に、実施形態１と同様にデータとクロックとの位相調整が行われ、データとクロックとが最適な位相関係になるよう調整される。
【０１２９】
このように本実施形態２では、実施形態１と同様、図１に示すように、データとクロックとを出力する送信器１と、送信器１からのデータを、送信器１からのクロックに基づいて読み込む受信器２とを備え、送信器から、クロックの送信を開始した後、データとして位相調整用クロック（つまり、位相調整用プロトコル）を送信するので、受信器２では、クロックを継続して受信している状態で、クロックと同じ波形の信号をデータとして規定サイクル以上受信したときに、位相調整期間であることを判定し、受信器内部でデータとクロックとの位相関係を最適になるよう調整することとなる。
【０１３０】
この実施形態２では、クロックの送信をすでに開始している場合であっても、送信器側でデータとクロックで同じ信号を出力させるプロトコルを使用するだけで、受信器側で、データとクロックの位相関係を最適にすることができ、データをその安定した部分で読み取ることが可能となる。
【０１３１】
その結果、各個体間のばらつきや、データ線とクロック線の経路が切り替わる場合などクロックとデータの位相関係が変化するような場合においても、データの制御のみで随時位相調整が可能となる。
【０１３２】
なお、上記実施形態２では、クロックの送信をすでに開始している状態で、該位相調整用プロトコルを送信する通信システムについて説明したが、通常のデータ送信中に、データとして位相調整用クロック（つまり、位相調整用プロトコル）を送信するようにしてもよい。
【０１３３】
また、上記実施形態１および２では、特に説明しなかったが、上記実施形態１および２の少なくともいずれかの通信システムを、データ通信部に用いた例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの画像入力デバイスを有した電子情報機器について説明する。本発明の電子情報機器は、撮像部で得た高品位な画像データを記録用に所定の信号処理した後にデータ記録する記録メディアなどのメモリ部と、この画像データを表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示する液晶表示装置などの表示手段と、この画像データを通信用に所定の信号処理をした後に通信処理する送受信装置などの通信手段と、この画像データを印刷（印字）して出力（プリントアウト）する画像出力手段とのうちの少なくともいずれかを有し、上記通信手段が、本発明の上記実施形態１および２の通信システム、あるいは該通信システムを構成する送信器または受信器のいずれかを含むものである。
【０１３４】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１３５】
本発明は、各種の電子機器で用いられるシリアル通信において、データとクロックの位相状態を最適な値に調整するための位相調整方法、通信システム、送信器、および受信器の分野において、ＴＥＳＴ端子からのテスト信号により受信側でのデータとクロックの位相調整を制御するのではなく、送信側でデータとクロックで同じ波形の信号を出力させるプロトコルを使用するだけで、受信側でデータとクロックの位相関係を最適にして、データをその安定した部分で読み取ることが可能となり、その結果、送信器や受信器の各個体間のばらつきや、データ線とクロック線の経路が切り替わるなどの原因で、クロックとデータの位相関係が変化するような場合においても、データの制御のみで随時クロックとデータの位相調整が可能となる。
【図面の簡単な説明】
【０１３６】
【図１】図１は、本発明の実施形態１による通信システムを説明する図であり、該通信システムを構成する送信器および受信器の構成を示している。
【図２】図２は、上記実施形態１の受信器を構成する位相調整期間検出器を説明する図であり、該位相調整期間検出器の具体的な回路構成を示している。
【図３】図３は、上記実施形態１の位相調整期間検出器の動作を説明するタイミングチャートを示す図である。
【図４】図４は、上記実施形態１の位相調整期間検出器の動作を説明するタイミングチャートを示す図である。
【図５】本発明の実施形態２による通信システムを説明する図であり、該通信システムの受信器における位相調整期間検出器の動作を説明するタイミングチャートを示す図である。
【図６】図６は、従来のシリアル通信の説明図であり、図６（ａ）は、シリアル通信を行う送信器および受信器を含む通信システムを示し、図６（ｂ）は、シリアル通信を行う送信器および受信器、並びに該送信器と受信器との間の伝送路に挿入されたフィルタを含む通信システムを示している。
【図７】図７は、図６に示す従来の通信システムの動作を説明するタイミングチャートを示す図である。
【図８】図８は、従来の改良された通信システムを概略的に説明する図である。
【図９】図９は、図８に示す従来の改良された通信システムの具体的な構成を説明する図である。
【図１０】図１０は、図９に示す従来の通信システムの動作を説明する図であり、データがクロックに対して遅れている場合のタイミングチャートを示している。
【図１１】図１１は、図９に示す従来の通信システムの動作を説明する図であり、クロックがデータに対して遅れている場合のタイミングチャートを示している。
【符号の説明】
【０１３７】
１  送信器
２  受信器  ３  信号生成器
４  調整期間検出器
４ａ，４ｂ  第１，第２のカウンタ
４ｃ，４ｅ  第１，第２のＸＯＲ回路
４ｄ  ローパスフィルタ
５  位相検出部
６  遅延調整部
７ａ，７ｂ  可変遅延器
８ａ，８ｂ  ラッチ回路
９ａ，９ｂ  セレクタ
１０  データ取り込み器
４１ａ〜４４ａ，４１ｂ〜４４ｂ  フリップフロップ回路
４５ａ，４５ｂ  アンド回路
４６，４７  セレクタ
４８，４９  レジスタ
１００  通信システム
【図１】
2008306319.tif 000003
【図２】
2008306319.tif 000004
【図３】
2008306319.tif 000005
【図４】
2008306319.tif 000006
【図５】
2008306319.tif 000007
【図６】
2008306319.tif 000008
【図７】
2008306319.tif 000009
【図８】
2008306319.tif 000010
【図９】
2008306319.tif 000011
【図１０】
2008306319.tif 000012
【図１１】
2008306319.tif 000013