(57)【要約】【課題】光信号のパワー変動によるアドレス誤認識の可能性を大幅に改善でき、光アドレスのビット数を小さくでき、さらに光パケットの構造を簡略化できる光信号処理装置および光パケットアドレス認識システムを提供すること。【解決手段】共鳴トンネルダイオードとフォトダイオードが直列接続され、これら共鳴トンネルダイオードとフォトダイオードの接続点にはＳｅｔ/Ｒｅｓｅｔ信号が入力されるとともにデータバッファが接続され、前記共鳴トンネルダイオードの一端にはビット選択信号が入力され、前記フォトダイオードには光ビット信号が入力されて、光の１ビットをラッチするように構成された光信号処理装置を光アドレス認識ユニットとして、認識対象光パケットのアドレスビット数に応じた複数のユニットがアレイ状に配置され、各光アドレス認識ユニットのデータバッファの出力と比較アドレスのうちの該当するアドレスビットとの論理積を求める論理ゲートが設けられたことを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
共鳴トンネルダイオードとフォトダイオードが直列接続され、これら共鳴トンネルダイオードとフォトダイオードの接続点にはＳｅｔ/Ｒｅｓｅｔ信号が入力されるとともにデータバッファが接続され、前記共鳴トンネルダイオードの一端にはビット選択信号が入力され、前記フォトダイオードには光ビット信号が入力されて、光の１ビットをラッチするように構成されたことを特徴とする光信号処理装置。
【請求項２】
共鳴トンネルダイオードとフォトダイオードが直列接続され、これら共鳴トンネルダイオードとフォトダイオードの接続点にはＳｅｔ/Ｒｅｓｅｔ信号が入力されるとともにデータバッファが接続され、前記共鳴トンネルダイオードの一端にはビット選択信号が入力され、前記フォトダイオードには光ビット信号が入力されて、光の１ビットをラッチするように構成された光信号処理装置を光アドレス認識ユニットとして、認識対象光パケットのアドレスビット数に応じた複数のユニットがアレイ状に配置され、
各光アドレス認識ユニットのデータバッファの出力と比較アドレスのうちの該当するアドレスビットとの論理積を求める論理ゲートが設けられたことを特徴とする光パケットアドレス認識システム。
【請求項３】
前記認識対象光パケットは、先頭ビットと宛先アドレス部と送信元アドレス部とデータ部が空ビット間隔を設けることなく連続するように配列されていることを特徴とする請求項２記載の光パケットアドレス認識システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光信号処理装置および光パケットアドレス認識システムに関し、詳しくは、共鳴トンネルダイオード(ＲＴＤ：Resonant Tunneling Diode)を用いた光信号処理装置およびこの光信号処理装置を用いた光パケットアドレス認識システムに関するものである。
【背景技術】
【０００２】
光パケット通信システムにおいては、各ノードで光パケットのアドレス情報に基づいて光パケットの経路制御を行うパケットルーティング処理が行われる。現在の各ノードにおけるパケットルーティング処理は、光信号を電気信号に変換し、パケットルーティング処理を行った後、再び光信号に変換して送出するのが一般的である。
【０００３】
ところで、このようなパケットルーティング処理にあたっては、光パケットのアドレス情報を、高速で正確に識別することが求められる。
【０００４】
そこで、特許文献１に開示されているようなフォトダイオードおよび共鳴トンネルダイオードを用いた光信号処理装置や、特許文献２に開示されているような任意のタイミングで光信号の高速な書き込み及び読み出しが可能な光記憶素子及び光記憶装置が提案されている。
【特許文献１】特開２００４−３２８３０４号公報
【特許文献２】特開２００７−０２５３６８号公報
【０００５】
図３は従来のフォトダイオード（以下ＰＤという）および共鳴トンネルダイオード（以下ＲＴＤという）を用いた光信号処理装置の一例を示す回路図、図４はＲＴＤのＩ-Ｖ特性例図である。
【０００６】
図３において、ＰＤ１,２は同一方向に並列接続されていて、アノードは−Ｖ２の電源線に接続され、カソードは直列接続された抵抗Ｒ１とＲ２の接続点に接続されている。ＲＴＤの一端はＰＤ１,２のカソードと抵抗Ｒ１とＲ２の接続点に接続され、他端は＋Ｖ３の電源線に接続されている。抵抗Ｒ１の一端にはＲＴＤのゲート信号Ｖｉｎとして０〜−Ｖ１（Ｖ１＞０）の矩形信号が入力されている。抵抗Ｒ２の一端にはリミッティングアンプであるデータバッファ（以下ＤＢという）が接続されていて、このＤＢを介して電圧Ｖｏｕｔが出力される。Ｖ１,Ｖ３等は以下の動作を行うように適切な値に設定される。
【０００７】
図４において、ゲート信号ＶｉｎがＯＦＦ(＝０)のとき、負荷直線はａになり、ＲＴＤはＡの状態にある。負荷直線ａの傾きは抵抗Ｒ１,Ｒ２で決定され、切片はＶ３で決定される。
【０００８】
ゲート信号ＶｉｎがＯＮ(＝−Ｖ１)のとき、負荷直線はｂとなり、ＲＴＤはＢの状態にある。負荷直線ｂの傾きは抵抗Ｒ１,Ｒ２で決定され、切片はＶ１,Ｖ３で決定される。
【０００９】
ゲート信号ＶｉｎがＯＮの状態でＰＤ１,２の両方に光が同時に入った場合、負荷直線は光電流の和だけ上方にシフトしてｃとなる。このときＲＴＤは電流のピーク値を超えて高電圧状態Ｃに遷移する。この遷移は、ＲＴＤの特性によって２〜３ｐｓ程度の超高速で生じる。
【００１０】
その後、ＰＤ１,２のどちらか一方または両方の光がＯＦＦになった場合も、ゲート信号ＶｉｎがＯＮになっている限り負荷直線はｂとなり、ＲＴＤは高電圧状態Ｄに留まってラッチ状態になる。
【００１１】
ゲート信号ＶｉｎをＯＦＦにすることで、負荷直線はａとなり、ＲＴＤはこのとき初めて低電圧状態のＡに戻る。
【００１２】
これにより、ＲＴＤの低電圧（Ａ，Ｂ）と高電圧（Ｃ，Ｄ）の状態は、後段に接続されるＤＢの閾値を適切に設定することにより、２値のデジタル信号に変換される。
【００１３】
このようなＲＴＤの動作原理に基づいて、以下に示すように光スイッチ素子として動作するとともに、光パケットのラベル認識が行われる。
【００１４】
図５は、光パケットの構造説明図である。各パケットは先頭ビットとアドレス部とデータ部で構成されていて、１パケット全体の長さは固定化されており、それぞれのビットの間に適当な長さの「ゼロビット」が設けられている。
【００１５】
ＰＤ１,ＰＤ２にはこのような光パケットがある時間差で入力されるように、それぞれに光パケットを入力する光ファイバー長を変える。たとえばアドレス部の１ビット目が立っているか否かを判別したければ、仮にこのビットが光パケットの宛先をあらわすものとすると、先頭ビットとアドレス部の１ビット目の時間差に相当する光ファイバー長の差を設けておく。これは光パケットのシリアル・パラレル変換に相当する。
【００１６】
ゲート信号ＶｉｎがＯＮのときにこの宛先ビットが立った光パケットが入力されると、前述の原理により、ＲＴＤの状態は高電圧側にラッチされる。光パケットのアドレス部が過ぎ去った後でも、ゲート信号がＯＮになっている限り、ＲＴＤは高電圧状態に留まっている。
【００１７】
ＲＴＤの状態は、さらに後段のＤＢでデジタル化される。このデジタル化された信号は、光スイッチ素子の経路制御に用いることができる。
【００１８】
このようなＲＴＤのラッチ動作は超高速で行われるので、光パケットがたとえば４０ＧｂｐｓのＮＲＺ信号(２５ｐｓ／ｂｉｔ)で構成されていたとしても、そこに記述されているアドレスをラッチすることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
図３の回路は、２つのＰＤ１,ＰＤ２に同時に光が入ったときにその光電流の単純な和がＲＴＤのピーク電流値を超えて高電圧状態にラッチされるように設計されている。すなわち、図３の回路は「光ＡＮＤ回路」を構成している。
【００２０】
しかし、ＰＤ１,ＰＤ２に入力される光信号が偏波面の変動などによってパワー変動を起こした場合には、ラベル認識にあたって誤動作するおそれがある。
【００２１】
また、図３の回路では、先頭ビットと認識したい注目箇所のアドレスビットのＡＮＤをとってラッチするようにしている。すなわち、認識したい注目ビットが立っているか否かということのみを認識するようにしている。
【００２２】
しかし、ネットワークノードが増加していったとき、その宛先ノードの数だけ注目ビットとしてアドレスビットの場所を光パケットの中に用意しなければならず、アドレス部の長さが延々と延びることになって、複雑なネットワークのアドレス認識システムには対応できない。
【００２３】
さらに、図５の光パケットでは、先頭ビットとアドレス部、アドレス部とデータ部、それぞれの間に数ビット分の空ビット間隔を設けている。そして図３の回路では、ある時間差で入力される光パケットのアドレス部のみが両ＰＤに入っている時間だけゲート信号がＯＮになるように設定することにより、アドレス以外のビットについてＡＮＤをとってラッチしてしまうことを防止している。
【００２４】
この結果、光パケットはかなり長くなってしまい、このような理由からも、複雑なネットワークに対応することは困難である。
【００２５】
本発明は、これらの従来の問題点に着目したものであり、その目的は、光信号のパワー変動によるアドレス誤認識の可能性を大幅に改善でき、光アドレスのビット数を小さくでき、さらに光パケットの構造を簡略化できる光信号処理装置および光パケットアドレス認識システムを提供することにある。
【課題を解決するための手段】
【００２６】
このような課題を達成する請求項１の発明は、共鳴トンネルダイオードとフォトダイオードが直列接続され、これら共鳴トンネルダイオードとフォトダイオードの接続点にはＳｅｔ/Ｒｅｓｅｔ信号が入力されるとともにデータバッファが接続され、前記共鳴トンネルダイオードの一端にはビット選択信号が入力され、前記フォトダイオードには光ビット信号が入力されて、光の１ビットをラッチするように構成されたことを特徴とする光信号処理装置である。
【００２７】
請求項２の発明は、共鳴トンネルダイオードとフォトダイオードが直列接続され、これら共鳴トンネルダイオードとフォトダイオードの接続点にはＳｅｔ/Ｒｅｓｅｔ信号が入力されるとともにデータバッファが接続され、前記共鳴トンネルダイオードの一端にはビット選択信号が入力され、前記フォトダイオードには光ビット信号が入力されて、光の１ビットをラッチするように構成された光信号処理装置を光アドレス認識ユニットとして、認識対象光パケットのアドレスビット数に応じた複数のユニットがアレイ状に配置され、
各光アドレス認識ユニットのデータバッファの出力と比較アドレスのうちの該当するアドレスビットとの論理積を求める論理ゲートが設けられたことを特徴とする光パケットアドレス認識システムである。
【００２８】
請求項３の発明は、請求項２記載の光パケットアドレス認識システムにおいて、前記認識対象光パケットは、先頭ビットと宛先アドレス部と送信元アドレス部とデータ部が空ビット間隔を設けることなく連続するように配列されていることを特徴とする。
【発明の効果】
【００２９】
これらにより、光信号のパワー変動によるアドレス誤認識の可能性を大幅に改善でき、光アドレスのビット数を小さくでき、さらに光パケットの構造を簡略化できる光信号処理装置および光パケットアドレス認識システムが実現できる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明について、図面を用いて説明する。図１は本発明の一実施例を示すブロック図であり、図３と共通する部分には同一の符号を付けている。図１において、破線で囲まれたブロックは光アドレス認識ユニットＡＲＵであり、直列接続された抵抗Ｒ１とＲ２と、カソードが抵抗Ｒ１とＲ２の接続点に接続されたＰＤと、一端がＰＤのカソードと抵抗Ｒ１とＲ２の接続点に接続されたＲＴＤと、抵抗Ｒ２の一端に接続されたＤＢとで構成されている。
【００３１】
このように構成される光アドレス認識ユニットＡＲＵは、認識したい光アドレスのビット数に応じたユニット数がアレイ状に配置される。各光アドレス認識ユニットＡＲＵの抵抗Ｒ１の一端は信号入力端子Ｔ１に接続され、ＲＴＤの他端は信号入力端子Ｔ２に接続されている。信号入力端子Ｔ１には−Ｖ１〜０の矩形波信号であるＳｅｔ/Ｒｅｓｅｔ信号ＲＦ１が入力され、信号入力端子Ｔ２には０〜+Ｖ３のパルス信号であるビット選択信号ＲＦ２が入力される。
【００３２】
ＤＢの出力端子は各光アドレス認識ユニットＡＲＵに対応するように設けられているアンドゲートＡＧ１の一方の入力端子に接続されている。アンドゲートＡＧ１の他方の入力端子には比較アドレス線のうちの該当するアドレスビット線が接続されている。これらアンドゲートＡＧ１の出力端子は、アンドゲートＡＧ１を２個ずつ組にして対応するように次段に設けられているアンドゲートＡＧ２の入力端子に接続されている。以下同様に、これらアンドゲートＡＧ２の出力端子は、アンドゲートＡＧ２を２個ずつ組にして対応するように次段に設けられる図示しないアンドゲートＡＧ３の入力端子に接続される。
【００３３】
このような構成において、信号入力端子Ｔ１からＳｅｔ/Ｒｅｓｅｔ信号ＲＦ１が入力され、信号入力端子Ｔ２からビット選択信号ＲＦ２が入力されるが、Ｓｅｔ/Ｒｅｓｅｔ信号ＲＦ１のＯＮ期間は光パケットの先頭ビットを検知してラッチしたときにラッチ状態が所望の時間だけ続くように設定され、ビット選択信号ＲＦ２は光ビットと等しい長さのパルスになるように設定される。
【００３４】
Ｓｅｔ/Ｒｅｓｅｔ信号ＲＦ１がＯＮ（＝−Ｖ１）の時、ビット選択信号ＲＦ２がＯＮ(＝＋Ｖ３)で光ビットが１ならば、前述の原理によりラッチされる。このラッチ状態は、Ｓｅｔ/Ｒｅｓｅｔ信号ＲＦ１がＯＦＦになるまで持続する。なお、ビット選択信号ＲＦ２は、各ユニットＡＲＵのＲＴＤに同時に入力されるように、ディレイラインＤＬによって各ユニットＡＲＵに応じた適切なタイミングに調整される。
【００３５】
ラベル認識対象として入力される光パケットは、図示しない光スプリッタによって分岐され、光パケットのビット間隔に相当する光ファイバＦＢの長さに差がつけられた各ビットの経路を通って、各ユニットＡＲＵのＰＤに入力される。これは、光パケットをシリアル・パラレル変換することに相当する。Ｓｅｔ/Ｒｅｓｅｔ信号ＲＦ１がＯＮ（＝−Ｖ１）の状態でビット選択信号ＲＦ２と該当する光ビットとのＡＮＤをとることで、ラッチされたシリアルのアドレスはパラレルに変換されて出力されることになる。
【００３６】
これら一連の動作は、光ビットとして入力される光信号を電気信号として記憶することでもある。したがって、光アドレス認識ユニットＡＲＵは、光パケット通信におけるアドレス認識に限るものではなく、光信号のメモリ手段としても応用できる光信号処理装置として用いることもできる。
【００３７】
このように構成することにより、図３に示す従来の回路では光信号の２ビットのＡＮＤ回路でラッチしていたのを、ビット選択信号ＲＦ２という電気信号と光信号の１ビットとのＡＮＤ回路に変更されることになり、光信号のパワー変動に起因するアドレス誤認識の可能性を格段に小さくできる。
【００３８】
そして、光アドレスのビット数を小さくすることができる。すなわち、ｎ個の光アドレス認識ユニットＡＲＵを設けることにより、原理的には、２ｎ−１のアドレスを認識することができる。
【００３９】
さらに、図３に示す従来の回路ではＲＴＤのゲート信号Ｖｉｎとしていた電気信号を、Ｓｅｔ/Ｒｅｓｅｔ信号ＲＦ１とビット選択信号ＲＦ２に分割することにより、従来の光パケット構造において存在していた無駄な「ゼロビット」を設ける必要がなくなり、パケット構造を簡略化できる。
【００４０】
図２は、本発明で用いる光パケットの構成例図である。図２の光パケットは、先頭ビットと宛先アドレス部と送信元アドレス部とデータ部とを、図５のような空ビット間隔を設けることなく連続するように配列している。
【００４１】
これにより、光パケットの全長を図５よりも短くすることができ、光パケットのアドレスを認識するシステムの簡略化が図れる。
【００４２】
以上説明したように、本発明によれば、光信号のパワー変動によるアドレス誤認識の可能性を大幅に改善でき、光アドレスのビット数を小さくでき、さらに光パケットの構造を簡略化できる光信号処理装置および光パケットアドレス認識システムが実現でき、光パケットスイッチにおける光ラベル認識をはじめ、光ビットを電気のデジタル信号として任意の時間記憶しておくことを必要とする光通信に係る全ての装置やシステムに好適である。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明で用いる光パケットの構成例図である。
【図３】従来のフォトダイオードおよび共鳴トンネルダイオードを用いた光信号処理装置の一例を示す回路図である。
【図４】ＲＴＤのＩ-Ｖ特性例図である。
【図５】従来の光パケットの構成例図である。
【符号の説明】
【００４４】
ＰＤ  フォトダイオード
ＲＴＤ  共鳴トンネルダイオード
ＤＢ  データバッファ
Ｒ１，Ｒ２  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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