(57)【要約】【課題】要求される処理能力を満足しつつ低消費電力化を実現するプロセッサシステムを提供すること。【解決手段】プロセッサシステムは、内部メモリを有する処理部と、外部メモリと、処理部及び外部メモリが接続されたバスを制御するバスコントローラとを備える。また、プロセッサシステムは、処理部の命令実行率を計測する計測部と、計測部で計測された命令実行率に応じたクロック周波数のクロック信号を処理部、外部メモリ及びバスコントローラにそれぞれ供給するクロック制御部と、処理部、外部メモリ及びバスコントローラにそれぞれ供給されるクロック信号の各クロック周波数に応じて、処理部、外部メモリ及びバスコントローラにそれぞれ供給される電源電圧又は閾値電圧を制御する電圧制御部とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部メモリを有する処理部と、外部メモリと、前記処理部及び前記外部メモリが接続されたバスを制御するバスコントローラと、を備えたプロセッサシステムであって、
前記処理部の命令実行率を計測する計測部と、
前記計測部で計測された命令実行率に応じたクロック周波数のクロック信号を前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給するクロック制御部と、
前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給されるクロック信号の各クロック周波数に応じて、前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給される電源電圧又は閾値電圧を制御する電圧制御部と、
を備えたことを特徴とするプロセッサシステム。
【請求項２】
請求項１に記載のプロセッサシステムであって、
前記クロック制御部は、前記計測部から得られた命令実行率と基準値とを比較する比較部を有し、
前記命令実行率が前記基準値未満になったとき、前記処理部のクロック周波数を下げ、前記外部メモリ及び前記バスコントローラのクロック周波数を上げることを特徴とするプロセッサシステム。
【請求項３】
請求項１に記載のプロセッサシステムであって、
前記クロック制御部は、前記計測部から得られた命令実行率と基準値とを比較する比較部を有し、
前記命令実行率が前記基準値以上になったとき、前記処理部のクロック周波数を上げ、前記外部メモリ及び前記バスコントローラのクロック周波数を下げることを特徴とするプロセッサシステム。
【請求項４】
請求項１に記載のプロセッサシステムであって、
前記電圧制御部は、低いクロック周波数のクロック信号が供給される手段に供給する電源電圧を低くし、高いクロック周波数のクロック信号が供給される手段に供給する電源電圧を高くすることを特徴とするプロセッサシステム。
【請求項５】
請求項１に記載のプロセッサシステムであって、
前記電圧制御部は、低いクロック周波数のクロック信号が供給される手段が有するトランジスタの閾値電圧を高くし、高いクロック周波数のクロック信号が供給される手段が有するトランジスタの閾値電圧を低くすることを特徴とするプロセッサシステム。
【請求項６】
請求項１に記載のプロセッサシステムであって、
前記計測部は、前記処理部が行うタスクに関するタスク情報に基づいて、前記処理部におけるタスクの切り替わりを判定するタスク情報処理部を有し、
前記クロック制御部は、タスクが切り替わる毎に、前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給するクロック信号の各クロック周波数を制御することを特徴とするプロセッサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、要求される処理能力を満足しつつ低消費電力化を実現するプロセッサシステムに関する。
【背景技術】
【０００２】
電池から電力が供給される携帯端末の低消費電力化が望まれている。携帯端末はインターネット接続やデジタルＴＶ視聴、動作再生等と多岐にわたる処理を行うプロセッサを備え、その回路の大規模化や処理数の増加に従って消費電力は大きくなる。このため、例えば特開平１１−１１００６３号公報に記載の発明では、ＣＰＵやＭＰＵに代表されるプロセッサの消費電力を低減するために、プロセッサの処理負荷に応じて当該プロセッサへのクロックの供給を制御している。
【０００３】
【特許文献１】特開平１１−１１００６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、プロセッサへのクロックの供給を制御するだけでは、要求される処理能力を満足しつつ消費電力を大幅に低減することができない。
【０００５】
本発明の目的は、要求される処理能力を満足しつつ低消費電力化を実現するプロセッサシステムを提供することである。
【課題を解決するための手段】
【０００６】
本発明は、内部メモリを有する処理部と、外部メモリと、前記処理部及び前記外部メモリが接続されたバスを制御するバスコントローラと、を備えたプロセッサシステムであって、前記処理部の命令実行率を計測する計測部と、前記計測部で計測された命令実行率に応じたクロック周波数のクロック信号を前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給するクロック制御部と、前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給されるクロック信号の各クロック周波数に応じて、前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給される電源電圧又は閾値電圧を制御する電圧制御部と、を備えたプロセッサシステムを提供する。
【０００７】
上記プロセッサシステムでは、前記クロック制御部は、前記計測部から得られた命令実行率と基準値とを比較する比較部を有し、前記命令実行率が前記基準値未満になったとき、前記処理部のクロック周波数を下げ、前記外部メモリ及び前記バスコントローラのクロック周波数を上げる。
【０００８】
上記プロセッサシステムでは、前記クロック制御部は、前記計測部から得られた命令実行率と基準値とを比較する比較部を有し、前記命令実行率が前記基準値以上になったとき、前記処理部のクロック周波数を上げ、前記外部メモリ及び前記バスコントローラのクロック周波数を下げる。
【０００９】
上記プロセッサシステムでは、前記電圧制御部は、低いクロック周波数のクロック信号が供給される手段に供給する電源電圧を低くし、高いクロック周波数のクロック信号が供給される手段に供給する電源電圧を高くする。
【００１０】
上記プロセッサシステムでは、前記電圧制御部は、低いクロック周波数のクロック信号が供給される手段が有するトランジスタの閾値電圧を高くし、高いクロック周波数のクロック信号が供給される手段が有するトランジスタの閾値電圧を低くする。
【００１１】
上記プロセッサシステムでは、前記計測部は、前記処理部が行うタスクに関するタスク情報に基づいて、前記処理部におけるタスクの切り替わりを判定するタスク情報処理部を有し、前記クロック制御部は、タスクが切り替わる毎に、前記処理部、前記外部メモリ及び前記バスコントローラにそれぞれ供給するクロック信号の各クロック周波数を制御する。
【発明の効果】
【００１２】
本発明に係るプロセッサシステムによれば、要求される処理能力を満足しつつ低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、図面を参照して説明する。
【００１４】
（第１の実施形態）
図１は、第１の実施形態のプロセッサシステムを示すブロック図である。図１に示すように、第１の実施形態のプロセッサシステムは、プロセッサブロック１１２と、バスコントローラ１１３と、外部デバイス１１４と、計測部１０９と、クロック制御部１１０と、電源電圧制御部１１１と、基板電圧制御部１０５とを備える。プロセッサブロック１１２は、内部バス１０２を介してそれぞれ接続されたＣＰＵ１０１、内蔵メモリ１０３及びキャッシュメモリ１０４を有する。バスコントローラ１１３は、ＣＰＵ１０１及び外部デバイス１１４が接続された外部バスを制御する。外部デバイス１１４は、ＳＤＲＡＭ１０６及びＦＬＡＳＨメモリ１０７を含む。
【００１５】
ＣＰＵ１０１は、内部バス１０２を介して少ない処理サイクルで内蔵メモリ１０３又はキャッシュメモリ１０４にアクセスすることができる。一方、ＣＰＵ１０１は、外部バスを介して外部デバイス１１４にアクセスすることはできるが、内部バス１０２を介したアクセスよりも多い処理サイクルを要する。すなわち、ＣＰＵ１０１から内部バス１０２を介した内部メモリへのアクセスは高速であり、ＣＰＵ１０１から外部バスを介した外部メモリへのアクセスは低速である。
【００１６】
計測部１０９は、ＣＰＵ１０１から出力された命令実行完了信号１０８に応じて命令実行数を測定し、命令実行率を算出する。クロック制御部１１０は、計測部１０９から得られた情報に応じたクロック信号ＣＬＫａ〜ＣＬＫｃをプロセッサブロック１１２、バスコントローラ１１３及び外部デバイス１１４にそれぞれ供給する。また、クロック制御部１１０は、計測部１０９で得られた命令実行率に応じたクロック制御信号Ｓｃｔｌを電源電圧制御部１１１に供給する。電源電圧制御部１１１は、クロック制御信号Ｓｃｔｌに応じた電源電圧ＰＶａ〜ＰＶｃをプロセッサブロック１１２、バスコントローラ１１３及び外部デバイス１１４にそれぞれ供給する。基板電圧制御部１０５は、クロック制御信号Ｓｃｔｌに応じた基板電圧ＳＶａ，ＳＶｂをプロセッサブロック１１２及びバスコントローラ１１３にそれぞれ供給する。
【００１７】
図２は、第１の実施形態のプロセッサシステムが備える計測部１０９及びクロック制御部１１０の内部構成を示すブロック図である。図２に示すように、計測部１０９は、命令実行カウンタ２０２と、クロックカウンタ２０３と、除算部２０４と、レジスタ２０５と、周期判定部２１５とを有する。また、クロック制御部１１０は、比較部２０６と、基準値記憶部２０７と、クロックジェネレータ２０８と、分周器２０９と、セレクタ２１０とを有する。
【００１８】
計測部１０９は、ＣＰＵ１０１から出力された命令実行完了信号１０８を検出すると命令実行カウンタ２０２をインクリメントする。命令実行カウンタ２０２のカウント値が命令実行数を示す。クロックカウンタ２０３は、命令実行カウンタ２０２が動作している期間、クロック制御部１１０からプロセッサブロック１１２に供給されるクロック信号ＣＴＬａによってインクリメントされる。クロックカウンタ２０３のカウント値がクロック数を示す。周期判定部２１５は、クロックカウンタ２０３のカウント値を監視する。除算部２０４は、周期判定部２１５によって監視されているカウント値が所定値になった際に、命令実行カウンタ２０２のカウント値（命令実行数）をクロックカウンタ２０３のカウント値（クロック数）で除算することによって、命令実行率を算出する。除算部２０４で得られた命令実行率はレジスタ２０５に格納される。
【００１９】
クロック制御部１１０の比較部２０６は、計測部１０９のレジスタ２０５に格納された命令実行率を基準値記憶部２０７に格納されている少なくとも１つの基準値と比較する。比較部２０６は、当該比較の結果に応じたクロック制御信号を生成する。生成されたクロック制御信号は、電源電圧制御部１１１及びクロック制御部１１０内のセレクタ２１０に入力される。クロックジェネレータ２０８は、本実施形態のシステムで要する最高の周波数のクロック信号を生成する。当該生成されたクロック信号は分周器２０９で複数通りに分周され、分周器２０９は、周波数がそれぞれ異なる複数のクロック信号をセレクタ２１０に出力する。セレクタ２１０には、分周器２０９からの複数のクロック信号と、クロックジェネレータ２０８で生成された最高周波数のクロック信号も入力される。セレクタ２１０は、比較部２０６から出力されたクロック制御信号に応じて、入力された複数のクロック信号の中から、プロセッサブロック１１２、バスコントローラ１１３及び外部デバイス１１４にそれぞれ供給するクロック信号を選択して出力する。
【００２０】
図３は、第１の実施形態のプロセッサシステムが備える電源電圧制御部１１１の内部構成を示すブロック図である。図３に示すように、電源電圧制御部１１１は、クロック制御信号判別部４０１と、電圧制御部４０２とを有する。クロック制御信号判別部４０１は、入力されたクロック制御信号から、プロセッサブロック１１２、バスコントローラ１１３及び外部デバイス１１４のそれぞれに供給する電源電圧ＰＶａ〜ＰＶｃを判別する。電圧制御部４０２は、クロック制御信号判別部４０１によって判別された電源電圧をプロセッサブロック１１２、バスコントローラ１１３及び外部デバイス１１４のそれぞれに供給する。基板電圧制御部１０５も、電源電圧制御部１１１と同様の構成を有し、クロック制御信号に基づいて基板電圧を制御する。
【００２１】
次に、クロック制御部１１０の比較部２０６がクロック制御信号Ｓｃｔｌを生成する際の判断基準について説明する。プロセッサブロック１１２が有する内蔵メモリ１０３及びキャッシュメモリ１０４を効率的に使用することで、ＣＰＵ１０１の命令実行率、言い換えると１クロック毎の命令実行数（ＩＰＣ：Instruction Per Cycle）を向上させることができる。しかし、逆にこれらのメモリを効率的に使用できない場合、ＩＰＣは低下する。ＣＰＵ１０１が実行する命令コマンドやロード又はストアするデータを、外部バスを介して外部デバイス１１４から取り込む又は書き出す必要があるためである。
【００２２】
このように、ＩＰＣが高いときは、プロセッサブロック１１２中の内蔵メモリ１０３及びキャッシュメモリ１０４が効率的に使用されており、外部バスのバスコントローラ１１３や外部デバイス１１４の動作頻度は低いと予測される。このとき、バスコントローラ１１３や外部デバイス１１４の処理速度は低くてもシステムの処理性能に大きな影響を及ぼさない。このため、ＩＰＣが高いとき、比較部２０６は、ＣＰＵ１０１のクロック周波数を上げ、バスコントローラ１１３及び外部デバイス１１４のクロック周波数を下げるクロック制御信号Ｓｃｔｌを生成する。一方、ＩＰＣが低いときは、プロセッサブロック１１２中の内蔵メモリ１０３及びキャッシュメモリ１０４の利用効率が落ちており、バスコントローラ１１３及び外部デバイス１１４の処理速度がシステムの処理性能に大きな影響を与えていると予測される。このため、ＩＰＣが低いとき、比較部２０６は、ＣＰＵ１０１のクロック周波数を下げ、バスコントローラ１１３及び外部デバイス１１４のクロック周波数を上げるクロック制御信号Ｓｃｔｌを生成する。この結果、システムとして要求される処理性能を満足しつつ、低消費電力化を実現することができる。
【００２３】
なお、ＩＰＣの高低を判断するに際して、比較部２０６は、ＩＰＣと基準値の大小関係に応じてプロセッサブロック１１２、バスコントローラ１１３及び外部デバイス１１４のそれぞれに供給するクロック信号のクロック周波数を示すテーブルを利用する。本実施形態では高基準値と低基準値の２つの基準値が用意され、計測部１０９から得られたＩＰＣはこれら２つの基準値と比較される。比較部２０６がＩＰＣと２つの基準値を比較して、ＩＰＣが高基準値以上の状態（状態Ａ）と、ＩＰＣが低基準値未満の状態（状態Ｂ）と、ＩＰＣが低基準値以上かつ高基準値未満の状態（状態Ｃ）の３つの状態のいずれかに判定する。
【００２４】
比較部２０６は、状態Ａと判定した際、ＣＰＵ１０１のクロック周波数を２４０ＭＨｚ、外部バスのクロック周波数を６０ＭＨｚ、外部デバイス１１４のクロック周波数を６０ＭＨｚに設定するクロック制御信号を生成する。また、比較部２０６は、状態Ｂと判定した際、ＣＰＵ１０１のクロック周波数を８０ＭＨｚ、外部バスのクロック周波数を１２０ＭＨｚ、外部デバイス１１４のクロック周波数を１２０ＭＨｚに設定するクロック制御信号を生成する。さらに、比較部２０６は、状態Ｃと判定した際、ＣＰＵ１０１のクロック周波数を１２０ＭＨｚ、外部バスのクロック周波数を１２０ＭＨｚ、外部デバイス１１４のクロック周波数を１２０ＭＨｚに設定するクロック制御信号を生成する。
【００２５】
次に、電源電圧制御部１１１及び基板電圧制御部１０５に関し、クロック周波数と電源電圧とトランジスタの閾値電圧の関係について説明する。
ＣＭＯＳ回路の消費電力とクロック周波数及び電源電圧との関係は、リーク電流を無視した場合、以下の式（１）によって表される。
P ∝ K ｘ C ｘ Vdd2 ｘ f    …（１）
但し、P：消費電力、K：スイッチング確率、C：トランジスタ容量、Vdd：電源電圧、ｆ：クロック周波数である。
【００２６】
トランジスタ容量Cは回路により一意的に決定される。また、スイッチング確率Kは、回路及びソフトウェアで処理する内容により決定される。電源電圧Vddとクロック周波数fをシステムの処理状態に応じて制御することで、当該システムの消費電力を低減することができる。ここで、クロック周波数fだけを低くする場合、一定区間で比較すれば消費電力は低く見える。しかし、周波数が低くなると要求される処理量を満たすための処理時間が延びるため、累積の消費電力の点からは大幅な低減は望めない。また、近年の半導体プロセスの微細化により、消費電力は動作電流以外のリーク電流を考慮する必要がある。そのため、リーク電流の低減も消費電力の低減に有効である。
【００２７】
回路遅延における電源電圧と閾値電圧の関係は、以下の式（２）によって表される。
Td ∝ Vdd x C / (Vdd - Vt)2  …（２）
但し、Td：回路遅延、C：負荷容量、Vdd：電源電圧、Vt：トランジスタの閾値電圧である。
【００２８】
リーク電流における閾値電圧の関係は、以下の式（３）によって表される。
Ileak    ∝  10^(-Vt/S)     …（３）
但し、Ileak：リーク電流、Vt：トランジスタの閾値電圧、S：サブスレショルド係数（サブスレショルドファクタ）である。
【００２９】
式（２）によれば、トランジスタの閾値電圧Vtを上げる又は電源電圧Vddを下げると回路遅延Tdが大きくなる。また、式（３）によれば、トランジスタの閾値電圧Vtを上げるとリーク電流Ileakが下がる。以上より、クロック周波数fを低くすることで許容される回路遅延Tdを大きくして、その分、電源電圧Vddを下げることで消費電力Pを下げるか、閾値電圧Vtを上げることでリーク電流Ileakを低減することができる。すなわち、クロック周波数が低い場合は許容できる回路遅延が大きくなるため、低い電源電圧又は高い閾値電圧で回路を動作させることができる。一方、クロック周波数が高い場合は許容できる回路遅延が小さくなるため、高い電源電圧又は低い閾値電圧で回路を動作させることができる。
【００３０】
このため、電源電圧制御部１１１及び基板電圧制御部１０５は、クロック制御部１１０から入力されたクロック制御信号に基づいて、プロセッサブロック１１２、バスコントローラ１１３及び外部デバイス１１４に供給する電源電圧及び基板電圧を制御する。すなわち、電源電圧制御部１１１及び基板電圧制御部１０５は、プロセッサブロック１１２、バスコントローラ１１３及び外部デバイス１１４のクロック周波数に応じた大きさの電源電圧及び基板電圧を供給する。
【００３１】
以上説明したように、本実施形態のプロセッサシステムによれば、命令実行率が高いときは、ＣＰＵ１０１のクロック周波数を上げ、バスコントローラ１１３及び外部デバイス１１４のクロック周波数を下げ、命令実行率が低いときは、ＣＰＵ１０１のクロック周波数を下げ、バスコントローラ１１３及び外部デバイス１１４のクロック周波数を上げる。さらに、これらのクロック周波数に応じてプロセッサブロック１１２、バスコントローラ１１３及び外部デバイス１１４にそれぞれ供給する電源電圧及び基板電圧の少なくともいずれか１つを制御する。この結果、システムとして要求される処理性能を満足しつつ、消費電力を低減することができる。
【００３２】
（第２の実施形態）
図４は、第２の実施形態のプロセッサシステムが備える計測部及びクロック制御部の内部構成を示すブロック図である。第２の実施形態のプロセッサシステムが第１の実施形態のプロセッサシステムと異なる点は計測部である。この点以外は第１の実施形態と同様である。なお、図４において、図１と共通する構成要素には同じ参照符号が付されている。
【００３３】
本実施形態の計測部３０９は、第１の実施形態の計測部１０９が有する周期判定部２１５の代わりにタスク情報処理部３０１を有する。タスク情報処理部３０１には、ＣＰＵ１０１からタスク情報３０２が入力される。タスクとは、本実施形態のプロセッサシステムに実装されるオペレーティングシステムから見た実行単位であり、複数のプログラム関数から形成される。タスク情報とは、タスク毎の違いが判別できればよく、タスク毎に付与された識別番号でも良い。
【００３４】
タスク情報処理部３０１は、入力されたタスク情報に基づいてＣＰＵ１０１におけるタスクの切り替わりを判定する。タスク情報処理部３０１は、タスクの切り替わりを判定した際、そのときの命令実行カウンタ２０２及びクロックカウンタ２０３の各カウント値をタスク情報と共にレジスタ２０５に格納する。本実施形態の除算部２０４は、命令実行カウンタ２０２のカウント値（進行中のタスクでの命令実行数）をクロックカウンタ２０３のカウント値（進行中のタスクでのクロック数）で除算することによって、進行中のタスクでの命令実行率を算出する。除算部２０４で得られた命令実行率はレジスタ２０５に格納される。
【００３５】
タスクによってプロセッサブロック１１２中の内蔵メモリ１０３及びキャッシュメモリ１０４の利用効率が異なる。すなわち、タスク毎に内蔵メモリ１０３及びキャッシュメモリ１０４の利用方法に特徴があり、それが命令実行率に表れるという予測が成り立つ。図５は、タスク毎の命令実行率の推移を示す図である。図５に示すように、タスクの切り替わり毎に命令実行率６０１が推移していく。タスク１からタスク２に切り替わった後、命令実行カウンタ２０２及びクロックカウンタ２０３の各カウント値から算出される命令実行率６０１は高基準値６０３より高い値となるため、クロック制御部１１０の比較部２０６は状態Ａと判定する。このため、クロック制御部１１０は、ＣＰＵ１０１のクロック周波数を上げ、バスコントローラ１１３及び外部デバイス１１４のクロック周波数を下げるクロック制御信号をＳｃｔｌを出力する。
【００３６】
一方、タスク４からタスク５に切り替わった後、命令実行カウンタ２０２及びクロックカウンタ２０３の各カウント値から算出される命令実行率６０１は低基準値６０２より高い値となるため、クロック制御部１１０の比較部２０６は状態Ｃと判定する。このため、クロック制御部１１０は、ＣＰＵ１０１のクロック周波数を下げ、バスコントローラ１１３及び外部デバイス１１４のクロック周波数を上げるクロック制御信号をＳｃｔｌを出力する。
【００３７】
本実施形態によれば、プロセッサブロック１１２、バスコントローラ１１３及び外部デバイス１１４のクロック周波数がタスク毎に制御され、第１の実施形態と同様に、クロック周波数に応じて電源電圧又は基板電圧を制御するため、タスクに適した電力消費を実現することができる。
【００３８】
なお、タスク毎の命令実行率の測定において、全てのタスクについて命令実行率を保存せず、計測してきた命令実行率の上位と下位のタスクに限って保存しても良い。この数は保存するために使用するレジスタやメモリ等の資源の規模に応じて設定される。
【００３９】
以上説明した第１及び第２の実施形態のプロセッサシステムは、携帯電話やＰＤＡ等の携帯端末に搭載され得る。当該携帯端末は、プロセッサシステムを複数備えても良い。
【産業上の利用可能性】
【００４０】
本発明に係るプロセッサシステムは、要求される処理能力を満足しつつ低消費電力化を実現するシステム等として有用である。
【図面の簡単な説明】
【００４１】
【図１】第１の実施形態のプロセッサシステムを示すブロック図
【図２】第１の実施形態のプロセッサシステムが備える計測部及びクロック制御部の内部構成を示すブロック図
【図３】第１の実施形態のプロセッサシステムが備える電源電圧制御部の内部構成を示すブロック図
【図４】第２の実施形態のプロセッサシステムが備える計測部及びクロック制御部の内部構成を示すブロック図
【図５】タスク毎の命令実行率の推移を示す図
【符号の説明】
【００４２】
１０１  ＣＰＵ
１０２  内部バス
１０３  内蔵メモリ
１０４  キャッシュメモリ
１０５  基板電圧制御部
１０６  ＳＤＲＡＭ
１０７  ＦＬＡＳＨメモリ
１０９，３０９  計測部
１１０  クロック制御部
１１１  電源電圧制御部
１１２  プロセッサブロック
１１３  バスコントローラ
１１４  外部デバイス
２０２  命令実行カウンタ
２０３  クロックカウンタ
２０４  除算部
２０５  レジスタ
２０６  比較部
２０７  基準値記憶部
２０８  クロックジェネレータ
２０９  分周器
２１０  セレクタ
２１５  周期判定部
３０１  タスク情報処理部
４０１  クロック制御信号判別部
４０２  電圧制御部
【図１】
2008059054.tif 000003
【図２】
2008059054.tif 000004
【図３】
2008059054.tif 000005
【図４】
2008059054.tif 000006
【図５】
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