(57)【要約】      （修正有）【課題】高電圧を直接受信することによって内部に高電圧生成回路を必要としない半導体メモリ装置を提供すること。【解決手段】データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、複数のデータを保存するコア領域と、前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、前記高電圧入力パッドを介して入力される高電圧を前記コア領域と前記周辺領域とのうち、少なくとも１ヶ所に提供する高電圧伝達部と、前記高電圧を利用して前記コア領域で用いられる少なくとも１つ以上の第１駆動電圧を生成して提供するコア電圧生成部と、前記高電圧を利用して前記周辺領域で用いられる少なくとも１つ以上の第２駆動電圧を生成して前記周辺領域に提供する周辺領域用電圧生成部とを備える。【選択図】図３
2008059734.tif 000002
【特許請求の範囲】
【請求項１】
データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、
複数のデータを保存するコア領域と、
前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、
前記高電圧入力パッドを介して入力される高電圧を前記コア領域と前記周辺領域とのうち、少なくとも１ヶ所に提供する高電圧伝達部と、
前記高電圧を利用して前記コア領域で用いられる少なくとも１つ以上の第１駆動電圧を生成して提供するコア電圧生成部と、
前記高電圧を利用して前記周辺領域で用いられる少なくとも１つ以上の第２駆動電圧を生成して前記周辺領域に提供する周辺領域用電圧生成部と
を備えたことを特徴とする半導体メモリ装置。
【請求項２】
前記高電圧が、前記コア領域に備えられたワードラインを駆動するために提供されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記高電圧が、前記コア領域のオーバードライブ動作のために提供されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第２駆動電圧が、電源電圧レベルであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記コア電圧生成部が、
基準信号を提供する基準電圧生成部と、
前記基準信号とフィードバック信号とを比較する電圧比較部と、
該電圧比較部の比較結果に対応して、前記電圧比較部に提供される比較信号の変化量に対応する結果信号を提供する比較結果伝達部と、
前記結果信号に対応して前記フィードバック信号と前記第１駆動電圧とを出力する駆動電圧出力部を備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記コア領域が、
複数の第１単位セルを備える第１セルブロックと、
複数の第２単位セルを備える第２セルブロックと、
前記第１単位セルに保存されたデータ信号、又は、前記第２単位セルに保存されたデータ信号を感知及び増幅するビットラインセンス増幅器と、
該ビットラインセンス増幅器を前記第１単位セルと接続する第１ＭＯＳトランジスタと、
前記ビットラインセンス増幅器を前記第２単位セルと接続する第２ＭＯＳトランジスタと
を備え、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのゲートに前記高電圧が提供されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記高電圧の電圧レベルが、
前記コア領域に配置されたＮＭＯＳトランジスタの一側、又は、他側に印加される駆動電圧と前記ＮＭＯＳトランジスタによるしきい電圧とを合わせたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
データを出力させる出力電圧を受ける出力電圧入力パッドと、
前記出力電圧を利用して前記周辺領域から出力されるデータ信号を外部に出力するデータ出力ドライバーと
をさらに備えたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
データアクセスに用いられる複数の電圧のうち、最も高いレベルの高電圧を受けるステップと、
前記高電圧をダウンさせてコア電圧を生成するステップと、
前記高電圧と前記コア電圧とを利用して、コア領域にあるデータの信号を出力するステップと、
前記高電圧をダウンさせて電源電圧レベルの駆動電圧を生成するステップと、
前記高電圧と駆動電圧とを利用して前記コア領域にあるデータ信号を出力するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項１０】
前記駆動電圧を利用して外部から伝達される入力データ信号を受信して前記コア領域に伝達するステップと、
前記高電圧と前記コア電圧とを利用して、前記入力データ信号を前記コア領域に保存するステップと
を含むことを特徴とする請求項９に記載の半導体メモリ装置の駆動方法。
【請求項１１】
前記高電圧が、前記コア領域にあるワードラインを駆動することを特徴とする請求項９に記載の半導体メモリ装置の駆動方法。
【請求項１２】
前記高電圧が、前記コア領域にオーバードライブ動作のために出力されることを特徴とする請求項９に記載の半導体メモリ装置の駆動方法。
【請求項１３】
前記高電圧の電圧レベルが、
前記コア領域に配置されたＮＭＯＳトランジスタの一側、又は、他側に印加される駆動電圧と前記ＮＭＯＳトランジスタによるしきい電圧とを合わせたことを特徴とする請求項９に記載の半導体メモリ装置の駆動方法。
【請求項１４】
データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、
複数のワードライン、複数のビットライン及び複数の感知増幅器を備え、前記ワードラインに対応するデータ信号を前記ビットラインを介して前記感知増幅器が前記データ信号を受信して増幅して提供するコア領域と、
前記高電圧入力パッドを介して入力される高電圧を前記コア領域に備えられた前記ワードラインに提供する高電圧伝達部と、
前記高電圧の電圧レベルを減圧して、前記複数の感知増幅器が前記ビットラインに印加される信号を増幅することに用いられるコア電圧を提供するコア電圧生成部と
を備えたことを特徴とする半導体メモリ装置。
【請求項１５】
前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、
前記高電圧を減圧して前記周辺領域に用いられる周辺領域用駆動電圧を生成する周辺領域用電圧生成部と
をさらに備えたことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記高電圧が、
前記コア領域のオーバードライブ動作のために提供されることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記高電圧の電圧レベルが、
前記ワードラインに接続された単位セルのＮＭＯＳトランジスタの一側、又は、他側に印加される駆動電圧と前記ＮＭＯＳトランジスタによるしきい電圧とを合わせたことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
データ信号を保存する格納手段と該格納手段とに保存されたデータ信号を伝達するスイッチ用ＮＭＯＳトランジスタを備える単位セルと、
前記ＮＭＯＳトランジスタの一側に印加される駆動電圧の電圧レベルと前記ＮＭＯＳトランジスタのしきい電圧の電圧レベルとを合わせた電圧レベルとを有する高電圧を外部から受信して、前記スイッチ用ＮＭＯＳトランジスタのゲートに提供する高電圧伝達部と、
前記高電圧を減圧させて前記駆動電圧を生成する駆動電圧生成部と
を備えたことを特徴とする半導体メモリ装置。
【請求項１９】
前記駆動電圧生成部が、
基準信号を提供する基準電圧生成部と、
前記基準信号とフィードバック信号とを比較する電圧比較部と、
該電圧比較部の比較結果に対応して、前記電圧比較部に提供される比較信号の変化量に対応する結果信号を提供する比較結果伝達部と、
前記結果信号に対応して前記フィードバック信号及び前記駆動電圧を出力する駆動電圧出力部と
を備えたことを特徴とする請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、半導体メモリ装置の内部電源供給回路に関する。
【背景技術】
【０００２】
半導体メモリ装置は、複数のデータを保存し、保存されたデータを読み出す半導体装置である。効率よく複数のデータを保存し、読み出すため、半導体メモリ装置は、外部から提供される電源電圧及び接地電圧を利用し、内部動作に必要な様々な内部電圧を生成する。内部電圧としては、複数のデータが保存されるコア領域で用いられるコア電圧、コア領域で保存されたデータを外部に出力したり、外部から入力されるデータをコア領域に提供する様々な回路が配置される周辺領域で用いられる周辺領域用の駆動電圧、コア領域に配置されるＭＯＳトランジスタの有効な制御のために用いられる高電圧及び低電圧がある。高電圧は、電源電圧のレベルより一定レベルの分より高いレベルを有する電圧である。高電圧は、主に、コア領域にあるＭＯＳトランジスタのゲートに提供される。低電圧は、接地電圧より一定レベルの分より低いレベルを有する電圧である。低電圧は、主にコア領域にあるＭＯＳトランジスタのバルク電圧として用いられる。
【０００３】
図１は、半導体メモリ装置を示すブロック図である。
【０００４】
同図を説明すると、半導体メモリ装置は、高電圧生成部１０、ワードラインドライバー２０、コア電圧生成部３０、コア領域４０、周辺領域５０、及びデータ入出力ドライバー６０を備える。高電圧生成部１０は、電源電圧ＶＤＤを受信して電源電圧ＶＤＤより高い電圧レベルを有する高電圧ＶＰＰを生成して出力する。ワードラインドライバー２０は、高電圧ＶＰＰを受信してワードライン駆動電圧ＷＬをコア領域に出力する。コア電圧生成部３０は、電源電圧ＶＤＤを受信して電源電圧ＶＤＤより低いレベルのコア電圧ＶＣＯＲＥを生成してコア領域４０に出力する。周辺領域５０は、電源電圧ＶＤＤを直接受信してコア領域４０から提供するデータ信号を、データ入出力ドライバー６０に出力するか、又は、データ入出力ドライバー６０に提供されるデータ信号をコア領域４０に伝達する。
【０００５】
コア領域４０は、複数の単位セルを備えている。それぞれの単位セルは、データ信号を保存しているが、通常、単位セルは、データを保存する保存媒体と、保存媒体、データ伝達ライン、及びデータ信号とをそれぞれ移動させるスイッチ用ＭＯＳトランジスタを備える。このとき、スイッチ用ＭＯＳトランジスタとしてＮＭＯＳトランジスタを用いる。これは、ＮＭＯＳトランジスタが、ＰＭＯＳトランジスタより回路面積が小さいことから、集積度の面でより有利なためである。しかしながら、ＮＭＯＳトランジスタをスイッチとして利用することから、ＮＭＯＳトランジスタの特性上、ハイレベルのデータ信号を伝達する際にはＭＯＳトランジスタのしきい電圧の分の損失が発生する。これを解決するために半導体メモリ装置は、内部で電源電圧よりＭＯＳトランジスタのしきい電圧の分、さらに高い電圧の高電圧ＶＰＰを生成して、ＮＭＯＳトランジスタのゲートとして提供している。このため半導体メモリ装置は、高電圧生成回路を備えなければならない。
【０００６】
図２Ａ〜図２Ｃは、図１に示した高電圧生成部を示す回路図及び動作タイミングチャートである。
【０００７】
図２Ａは、高電圧生成部を示すブロック図である。図２Ａを説明すると、高電圧生成部１０は、レベル感知部１１、リングオシレータ１２、及び高電圧ポンプ回路１３を備える。レベル感知部１１は、高電圧ＶＰＰのレベルを感知する回路である。リングオシレ−タ１２は、レベル感知部１１で感知した結果に対応して発振制御信号ＰＬ，ＰＲ，ＧＬ，ＧＲを出力する。高電圧ポンプ回路１３は、発振制御信号ＰＬ，ＰＲ，ＧＬ，ＧＲに応答して高電圧を生成する。図２Ｂは、高電圧ポンプ回路１３の回路を示しており、図２Ｃは、高電圧ポンプ回路１３の動作波形を示している。
【０００８】
半導体メモリ装置の消費電力を低減するために、半導体メモリ装置に入力される電源電圧は、徐々に低減される反面、コア領域にあるＭＯＳトランジスタを効率よくターンオンさせるためには、一定レベル以上の高電圧の電圧レベルが必要である。以前は、半導体メモリ装置が電源電圧の電圧レベルの約１．５倍程度の電圧レベルを有するように高電圧を生成すれば充分であった。しかし、最近は、半導体メモリ装置が電源電圧レベルの約２倍又は３倍程度の電圧レベルを有する高電圧を生成しなければならない。
【０００９】
半導体メモリ装置に提供される電源電圧の電圧レベルが低減するほど、半導体メモリ装置が電源電圧を利用して高電圧を生成することは、さらに難しくなる。また、半導体メモリ装置が高電圧の生成にかなり多くの電力を消費することや、高電圧を生成する回路がさらに複雑化して回路面積が大きくなることなどの問題がある。
【特許文献１】特開平０５−２５８５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、電源電圧より高い電圧レベルの高電圧をデータアクセスのために生成する必要のある半導体メモリ装置を製造することにおいて、高電圧を直接受信することによって内部に高電圧生成回路を必要としない半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、複数のデータを保存するコア領域と、前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、前記高電圧入力パッドを介して入力される高電圧を前記コア領域と前記周辺領域とのうち、少なくとも１ヶ所に提供する高電圧伝達部と、前記高電圧を利用して前記コア領域で用いられる少なくとも１つ以上の第１駆動電圧を生成して提供するコア電圧生成部と、前記高電圧を利用して前記周辺領域で用いられる少なくとも１つ以上の第２駆動電圧を生成して前記周辺領域に提供する周辺領域用電圧生成部とを備えたことを特徴とする半導体メモリ装置を提供する。
【００１２】
また、本発明の他の側面に係る半導体メモリ装置は、前記高電圧が、前記コア領域に備えられたワードラインを駆動するために提供されることを特徴とする。
【００１３】
また、本発明の他の側面に係る半導体メモリ装置は、前記高電圧が、前記コア領域のオーバードライブ動作のために提供されることを特徴とする。
【００１４】
また、本発明の他の側面に係る半導体メモリ装置は、前記第２駆動電圧が、電源電圧レベルであることを特徴とする。
【００１５】
また、本発明の他の側面に係る半導体メモリ装置は、前記コア電圧生成部が、基準信号を提供する基準電圧生成部と、前記基準信号とフィードバック信号とを比較する電圧比較部と、該電圧比較部の比較結果に対応して、前記電圧比較部に提供される比較信号の変化量に対応する結果信号を提供する比較結果伝達部と、前記結果信号に対応して前記フィードバック信号と前記第１駆動電圧とを出力する駆動電圧出力部を備えたことを特徴とする。
【００１６】
また、本発明の他の側面に係る半導体メモリ装置は、前記コア領域が、複数の第１単位セルを備える第１セルブロックと、複数の第２単位セルを備える第２セルブロックと、前記第１単位セルに保存されたデータ信号、又は、前記第２単位セルに保存されたデータ信号を感知及び増幅するビットラインセンス増幅器と、該ビットラインセンス増幅器を前記第１単位セルと接続する第１ＭＯＳトランジスタと、前記ビットラインセンス増幅器を前記第２単位セルと接続する第２ＭＯＳトランジスタとを備え、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのゲートに前記高電圧が提供されることを特徴とする。
【００１７】
また、本発明の他の側面に係る半導体メモリ装置は、前記高電圧の電圧レベルが、前記コア領域に配置されたＮＭＯＳトランジスタの一側、又は、他側に印加される駆動電圧と前記ＮＭＯＳトランジスタによるしきい電圧とを合わせたことを特徴とする。
【００１８】
また、本発明の他の側面に係る半導体メモリ装置は、データを出力させる出力電圧を受ける出力電圧入力パッドと、前記出力電圧を利用して前記周辺領域から出力されるデータ信号を外部に出力するデータ出力ドライバーとをさらに備えたことを特徴とする。
【００１９】
また、本発明の他の側面として、データアクセスに用いられる複数の電圧のうち、最も高いレベルの高電圧を受けるステップと、前記高電圧をダウンさせてコア電圧を生成するステップと、前記高電圧と前記コア電圧とを利用して、コア領域にあるデータの信号を出力するステップと、前記高電圧をダウンさせて電源電圧レベルの駆動電圧を生成するステップと、前記高電圧と駆動電圧とを利用して前記コア領域にあるデータ信号を出力するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００２０】
また、本発明の他の側面に係る半導体メモリ装置の駆動方法は、前記駆動電圧を利用して外部から伝達される入力データ信号を受信して前記コア領域に伝達するステップと、前記高電圧と前記コア電圧とを利用して、前記入力データ信号を前記コア領域に保存するステップとを含むことを特徴とする。
【００２１】
また、本発明の他の側面に係る半導体メモリ装置の駆動方法は、前記高電圧が、前記コア領域にあるワードラインを駆動することを特徴とする。
【００２２】
また、本発明の他の側面に係る半導体メモリ装置の駆動方法は、前記高電圧が、前記コア領域にオーバードライブ動作のために出力されることを特徴とする。
【００２３】
また、本発明の他の側面に係る半導体メモリ装置の駆動方法は、前記高電圧の電圧レベルが、前記コア領域に配置されたＮＭＯＳトランジスタの一側、又は、他側に印加される駆動電圧と前記ＮＭＯＳトランジスタによるしきい電圧とを合わせたことを特徴とする。
【００２４】
また、本発明は、データアクセスに用いられる複数の電圧のうち、最も高いレベルの電圧を受ける高電圧入力パッドと、複数のワードライン、複数のビットライン及び複数の感知増幅器を備え、前記ワードラインに対応するデータ信号を前記ビットラインを介して前記感知増幅器が前記データ信号を受信して増幅して提供するコア領域と、前記高電圧入力パッドを介して入力される高電圧を前記コア領域に備えられた前記ワードラインに提供する高電圧伝達部と、前記高電圧の電圧レベルを減圧して、前記複数の感知増幅器が前記ビットラインに印加される信号を増幅することに用いられるコア電圧を提供するコア電圧生成部とを備えたことを特徴とする半導体メモリ装置を提供する。
【００２５】
また、本発明の他の側面に係る半導体メモリ装置は、前記コア領域に保存されたデータをアクセスする回路を備える周辺領域と、前記高電圧を減圧して前記周辺領域に用いられる周辺領域用駆動電圧を生成する周辺領域用電圧生成部とをさらに備えたことを特徴とする。
【００２６】
また、本発明の他の側面に係る半導体メモリ装置は、前記高電圧が、前記コア領域のオーバードライブ動作のために提供されることを特徴とする。
【００２７】
また、本発明の他の側面に係る半導体メモリ装置は、前記高電圧の電圧レベルが、前記ワードラインに接続された単位セルのＮＭＯＳトランジスタの一側、又は、他側に印加される駆動電圧と前記ＮＭＯＳトランジスタによるしきい電圧とを合わせたことを特徴とする。
【００２８】
また、本発明は、データ信号を保存する格納手段と該格納手段とに保存されたデータ信号を伝達するスイッチ用ＮＭＯＳトランジスタを備える単位セルと、前記ＮＭＯＳトランジスタの一側に印加される駆動電圧の電圧レベルと前記ＮＭＯＳトランジスタのしきい電圧の電圧レベルとを合わせた電圧レベルとを有する高電圧を外部から受信して、前記スイッチ用ＮＭＯＳトランジスタのゲートに提供する高電圧伝達部と、前記高電圧を減圧させて前記駆動電圧を生成する駆動電圧生成部とを備えたことを特徴とする半導体メモリ装置を提供する。
【００２９】
また、本発明の他の側面に係る半導体メモリ装置は、前記駆動電圧生成部が、基準信号を提供する基準電圧生成部と、前記基準信号とフィードバック信号とを比較する電圧比較部と、該電圧比較部の比較結果に対応して、前記電圧比較部に提供される比較信号の変化量に対応する結果信号を提供する比較結果伝達部と、前記結果信号に対応して前記フィードバック信号及び前記駆動電圧を出力する駆動電圧出力部とを備えたことを特徴とする。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
【００３１】
図３は、本発明の好ましい実施形態に係る半導体メモリ装置を示すブロック図である。
【００３２】
同図を説明すると、本実施形態に係る半導体メモリ装置は、高電圧入力パッドＶＰＰ＿ＰＡＤ、高電圧伝達部１００、コア電圧生成部２００、コア領域３００、周辺領域用電圧生成部４００、周辺領域５００、データ入出力ドライバー６００、接地電圧入力パッドＶＳＳ＿ＰＡＤ、データ入出力パッドＤＱ、入出力電圧入力パッドＶＤＤＱ＿ＰＡＤ、及び入出力接地電圧入力パッドＶＳＳＱ＿ＰＡＤを備える。
【００３３】
高電圧入力パッドＶＰＰ＿ＰＡＤは、半導体メモリ装置がデータアクセスに用いる複数の電圧のうち、最も高いレベルの電圧を受けるためのものである。例えば、半導体メモリ装置が内部でデータアクセスのために必要とする電圧は、高電圧ＶＰＰ、コア電圧ＶＣＯＲＥ、ビットラインプリチャージ電圧ＶＢＬＰ、セルプレート電圧ＶＣＰ、及び低低圧ＶＢＢなどがある。このうち、最も電圧レベルの高い電圧が高電圧ＶＰＰであり、半導体メモリ装置は、高電圧ＶＰＰを高電圧入力パッドＶＰＰ＿ＰＡＤを介して受信する。
【００３４】
高電圧伝達部１００は、高電圧入力パッドＶＰＰ＿ＰＡＤを介して入力される高電圧ＶＰＰを、コア領域３００の動作において、高電圧レベルを必要とする動作に対応して伝達する。具体的に、高電圧伝達部１００は、コア領域３００に備えられる複数のワードラインを駆動するワードライン駆動電圧ＷＬＰと、コア領域３００のオーバードライブ動作を行うオーバードライブ駆動電圧ＰＰとを提供する。ここでは、高電圧伝達部１００は、コア電圧でのみ高電圧レベルの駆動電圧を提供すると例示したが、周辺領域において高電圧レベルの駆動電圧を必要とする場合は、高電圧伝達部１００から周辺領域５００に、必要とされる高電圧レベルの駆動電圧を出力することができる。
【００３５】
コア電圧生成部２００は、高電圧ＶＰＰを一定レベルに減圧させたコア電圧を生成してコア領域３００に出力する。コア領域３００は、複数のデータを保存する複数の単位セルを備える。コア領域３００が保存したデータを周辺領域に出力したり、周辺領域に伝達するデータを保存するためには、様々な駆動電圧が必要である。ここでは、コア電圧生成部２００でコア電圧を生成してコア領域に出力することのみを示しており、コア領域で必要とされる他の様々な電圧、例えば、ビットラインプリチャージ電圧ＶＢＬＰを生成するブロックについては示されていない。
【００３６】
周辺領域用電圧生成部４００は、高電圧ＶＰＰを一定レベルに減圧した電源電圧ＶＤＤを生成して周辺領域５００に提供する。周辺領域５００は、コア領域でのデータアクセス動作を行うために必要な様々な回路を備えた領域である。周辺領域用電圧生成部４００が周辺領域５００に提供する電源電圧ＶＤＤレベルは、通常の半導体メモリ装置が外部から受信する電源電圧と同じレベルである。
【００３７】
前述のように、半導体メモリ装置は、通常、電源電圧ＶＤＤを受信してコア電圧に必要な各種の駆動電圧を生成し、特に、電源電圧より高いレベルの電圧レベルを維持した高電圧を生成する。そのため、半導体メモリ装置は、高電圧を生成するために高電圧生成回路を備えなければならなかった。これとは異なり、本実施形態に係る半導体メモリ装置の最も大きな特徴は、電源電圧レベルの電圧を受けることではなく、データアクセスのために内部で必要とされる全ての駆動電圧のうち、最も高い電圧レベルを有する高電圧を外部から受信することである。したがって、本実施形態に係る半導体メモリ装置は、高電圧を生成する高電圧生成回路を備えていない。半導体メモリ装置は、外部から印加される高電圧を必要な場所に提供する伝達回路を備えているだけである。
【００３８】
コア領域に備えられた複数の単位セルは、それぞれデータ信号を保存する保存媒体と、該保存媒体に保存されたデータ信号をビットラインに伝達するスイッチ用ＮＭＯＳトランジスタとを備える。各単位セルに備えられるスイッチ用ＮＭＯＳトランジスタのゲートは、ワードラインに接続される。ワードラインは、高電圧伝達部から提供されるワードライン駆動電圧ＷＬＰの印加を受ける。したがって、単位セルのＮＭＯＳトランジスタによるハイレベルなデータ信号の損失を防ぐことができる。
【００３９】
また、単位セルに保存されたデータ信号をより速く感知及び増幅するために、半導体メモリ装置はオーバードライブ動作を行う。オーバードライブ動作は、単位セルに保存されたデータ信号を感知及び増幅するにあたり、感知及び増幅の初期に、コア電圧より高いレベルの電圧を印加することをいう。高電圧伝達部１００から提供するオーバードライブ駆動電圧ＰＰは、オーバードライブ動作を行っている区間の間はコア領域にある単位セルのデータ信号を感知及び増幅する感知増幅器に提供される。
【００４０】
データ入出力ドライバー６００は、入出力電圧入力パッドＶＤＤＱ＿ＰＡＤ及び入出力接地電圧入力パッドＶＳＳＱ＿ＰＡＤを介して入出力電圧ＶＤＤＱ，ＶＳＳＱを受信し、周辺領域５００から伝達されるデータ信号をデータ入出力パッドＤＱを介して出力したり、データ入出力パッドＤＱを介して伝達されるデータ信号を周辺領域５００に伝達する。このようにデータを入出力させる回路に、別途に駆動電圧を提供する理由は、電源電圧の変動に対するノイズを低減させ、データ信号の出力時における駆動能力を向上させ、半導体メモリ装置を他の様々な製品に接続することができるようにするためである。
【００４１】
図４は、図３に示したコア領域のワードラインデコーダを示す回路図である。ワードラインデコーダは、高電圧レベルのワードライン駆動電圧ＷＬＰの印加を受け、複数の入力信号ＷＬＯＦＦｂ，ＢＡＸ１，ＢＡＸ２に応答してデコードされたワードライン活性化信号ＷＬを出力する。このため、ワードラインデコーダは、複数のＭＯＳトランジスタＭ７〜Ｍ１３と複数のインバータＩ１〜Ｉ３とを備える。
【００４２】
図５は、図３に示したコア電圧生成部を示す回路図である。
【００４３】
同図に示すように、コア電圧生成部２００は、基準電圧生成部２１０、電圧比較部２２０、比較結果伝達部２３０、及び駆動電圧出力部２４０を備える。基準電圧生成部２１０は、高電圧ＶＰＰの電圧レベルに対応する基準信号ＶＲＥを提供する。電圧比較部２２０は、基準信号ＶＲＥとフィードバック信号ＶＦとを比較し、その比較した結果に対応して比較信号Ｃ１，Ｃ２を変化させる。比較した結果、伝達部２３０は、電圧比較部２２０の比較結果に対応し、電圧比較部２２０へと提供される比較信号Ｃ１，Ｃ２の変化量に対応する結果信号ＶＲを駆動電圧出力部２４０へと提供する。駆動電圧出力部２４０は、結果信号ＶＲに対応してフィードバック信号ＶＦとコア電圧ＶＣＯＲＥとを出力する。
【００４４】
基準電圧生成部２１０は、備えられた抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄを利用して入出力電圧ＶＤＤＱを分配して基準信号ＶＲＥを出力する。電圧比較部２２０は、基準信号ＶＲＥとフィードバック信号ＶＦとの電圧レベルを比較して、比較した結果に対応して比較信号Ｃ１，Ｃ２の電流量を変化させる。比較した結果、伝達部２３０は、同じ電流量を有する比較信号Ｃ１，Ｃ２を電圧比較部２２０に提供し、電圧比較部２２０によって変化する比較信号Ｃ１，Ｃ２に対応する結果信号ＶＲを出力する。駆動電圧出力部２４０は、結果信号ＶＲに対応してコア電圧ＶＣＯＲＥとフィードバック信号ＶＦとを出力する。
【００４５】
図６は、図３に示すコア領域を示す回路図である。特に、ビットラインセンス増幅器を中心に示したものである。
【００４６】
同図を説明すると、コア領域３００は、単位セルＣＥＬＬ、プリチャージ部３２０、接続部３３０、ビットラインセンス増幅器３４０，３６０、プリチャージ部３５０、接続部３７０、プリチャージ部３８０、及びセンス増幅器駆動電圧提供部３９０Ａ，３９０Ｂを備える。単位セルＣＥＬＬは、ゲートがワードラインＷＬに接続されたスイッチ用ＮＭＯＳトランジスタＴｒと、データ信号を保存するキャパシタＣとを備える。プリチャージ部３２０は、ビットラインＢＬＵ，ＢＬＵＢの２つの電圧レベルを等しく維持するためにＭＯＳトランジスタＭ２４を備える。接続部３３０は、ビットラインＢＬ，ＢＬＢとビットラインＢＬＵ，ＢＬＵＢとを接続するためのものである。ビットラインセンス増幅器３４０は、ビットラインＢＬ，ＢＬＢの電圧レベルのうち、相対的に高い電圧レベルを有するラインの電圧レベルを、コア電圧ＶＣＯＲＥとして増幅する回路である。ビットラインセンス増幅器３６０は、ビットラインＢＬ，ＢＬＢの電圧レベルのうち、相対的に低い電圧レベルを有するラインの電圧レベルを接地電圧ＶＳＳとして増幅する回路である。プリチャージ部３５０は、ビットラインＢＬ，ＢＬＢの電圧レベルをプリチャージ電圧ＶＢＬＰとして維持させる回路である。接続部３７０は、ビットラインＢＬ，ＢＬＢとビットラインＢＬＤ，ＢＬＤＢとを接続するためのものである。プリチャージ部３８０は、ビットラインＢＬＤ，ＢＬＤＢの２つの電圧レベルを等しく維持させるためにＭＯＳトランジスタＭ３６を備える。センス増幅器駆動電圧提供部３９０Ａは、ビットラインセンス増幅器３４０にコア電圧ＶＣＯＲＥを提供する回路である。センス増幅器駆動電圧提供部３９０Ｂは、ビットラインセンス増幅器３６０に接地電圧ＶＳＳを提供する回路である。半導体メモリ装置は、回路面積を低減させるため、センス増幅器を隣り合う２つのセルブロックを共有させて用いる。接続部３２０，３７０は、センス増幅器の近隣にあるセルブロックのうちの１つと接続する回路である。
【００４７】
高電圧伝達部１００によって出力されるワードライン駆動電圧ＷＬＰは、ワードラインＷＬに伝達される。単位セルＣＥＬＬのＮＭＯＳトランジスタＴｒのゲート端には、高電圧レベルを維持するワードライン駆動電圧が印加される。ＮＭＯＳトランジスタＴｒの一側に接続されたビットラインＢＬＵには、コア電圧の電圧レベルが印加されるため、単位セルＣＥＬＬのＮＭＯＳトランジスタＴｒが、ハイレベルの信号をビットラインＢＬＵからキャパシタＣに伝達したり、キャパシタＣからビットラインＢＬＵに伝達する場合、伝達されるデータ信号の損失がなくなる。したがって、半導体メモリ装置が単位セルのＮＭＯＳトランジスタＴｒによるハイレベルなデータの損失を補償するためにのみ高電圧を受ける場合は、半導体メモリ装置が受信する高電圧の電圧レベルは、ＮＭＯＳトランジスタＴｒの一側又は他側に印加されるコア電圧ＶＣＯＲＥとＮＭＯＳトランジスタＴｒとによるしきい電圧を合わせたレベルであれば良い。
【００４８】
また、接続部３３０，３７０をなすＭＯＳトランジスタＭ２５，Ｍ２６，Ｍ３４，Ｍ３５のゲートに印加される制御信号ＢＩＳＨ，ＢＩＳＬも高電圧ＶＰＰレベルで提供すれば、ＭＯＳトランジスタＭ２５，Ｍ２６，Ｍ３４，Ｍ３５によって伝達されるハイレベルなデータ信号の損失を防ぐことができる。
【００４９】
またビットラインセンス増幅器３４０，３６０は、単位セルＣＥＬＬのキャパシタＣに保存されたデータ信号がビットラインＢＬに印加された後、ビットラインの電圧レベルを感知する際には、コア電圧ＶＣＯＲＥより、さらに高い高電圧の印加を一時的に受けるオーバードライブ動作を行う。オーバードライブ動作のため、高電圧ＰＰは、ＭＯＳトランジスタＭ３９を介してオーバードライブ動作が行われる区間にビットラインセンス増幅器３４０に提供される。
【００５０】
図７は図３に示したデータ入出力ドライバーを示す回路図である。特に、データを出力する回路を中心に示すものである。
【００５１】
同図を説明すると、データ入出力ドライバー６００は、データ伝達部６１０と、データドライバー６２０とを備える。データ伝達部６１０は、周辺領域５００が提供したデータＤＡＴＡをクロック信号に同期させて受信してラッチし、データドライバー６２０に出力するため、インバータＩ４〜Ｉ９と、ラッチＬ１，Ｌ２と、伝送ゲートＴ１，Ｔ２と、抵抗Ｒ１，Ｒ５と、ＭＯＳトランジスタＭ４１，Ｍ４２とを備える。データドライバー６２０は、データ伝達部６１０に提供されるデータ信号を利用してデータ入出力パッドＤＱに接続されたデータ出力ラインをプルアップ又はプルダウンさせる。
【００５２】
本発明による半導体メモリ装置は、高電圧を外部から直接受信することから、高電圧生成回路を必要としない。したがって、高電圧生成回路が占めていた回路面積の分、半導体メモリ装置の回路面積を低減することができる。
【００５３】
また、高電圧を外部から受信することから、非常に低い電源電圧で駆動する半導体メモリ装置が、電源電圧の２倍又は３倍の電圧レベルを有する高電圧を生成する必要がなく、半導体メモリ装置の内部的な動作の信頼性の向上を期待することができる。
【００５４】
また、高電圧を生成するために必要な電力を消費しないため、半導体メモリ装置の消費電力が、以前より大幅に低減するという効果がある。
【００５５】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５６】
【図１】半導体メモリ装置を示すブロック図である。
【図２Ａ】図１に示した高電圧生成部を示す回路図及び動作タイミングチャートである。
【図２Ｂ】図１に示した高電圧生成部を示す回路図及び動作タイミングチャートである。
【図２Ｃ】図１に示した高電圧生成部を示す回路図及び動作タイミングチャートである。
【図３】本発明の好ましい実施形態に係る半導体メモリ装置を示すブロック図である。
【図４】図３に示したコア領域のワードラインデコーダを示す回路図である。
【図５】図３に示したコア電圧生成部を示す回路図である。
【図６】図３に示すコア領域を示す回路図である。
【図７】図３に示したデータ入出力ドライバーを示す回路図である。
【符号の説明】
【００５７】
Ｍ１〜Ｍ４４      ＭＯＳトランジスタ
ＭＰ１〜ＭＰ７      ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ５      ＮＭＯＳトランジスタ
Ｒａ，Ｒｂ，Ｒｃ，Ｒｄ      抵抗
【図１】
2008059734.tif 000003
【図２Ａ】
2008059734.tif 000004
【図２Ｂ】
2008059734.tif 000005
【図２Ｃ】
2008059734.tif 000006
【図３】
2008059734.tif 000007
【図４】
2008059734.tif 000008
【図５】
2008059734.tif 000009
【図６】
2008059734.tif 000010
【図７】
2008059734.tif 000011