(57)【要約】【課題】素子分離絶縁層を埋込性良く素子分離溝内に埋込むと共に、ゲート絶縁膜の信頼性を保持できるようにする。【解決手段】素子分離絶縁膜４が、第１のシリコン酸化膜４ａ、例えばＢＰＳＧ膜からなる第２のシリコン酸化膜４ｂ、例えばシリコン窒化膜からなる不要物ブロック膜４ｃ、塗布型絶縁膜４ｄが順次積層された４層構造に構成されている。不要物ブロック膜４ｃは第１のシリコン酸化膜４ａを介してゲート絶縁膜５の側面を覆い、塗布型絶縁膜４ｄからの不要物がゲート絶縁膜５に侵入することを防止する。【選択図】図１０
2008235541.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された浮遊ゲート電極と、
前記半導体基板の表面に形成された素子分離溝に埋め込まれた下部と前記半導体基板の表面から突出した上部とを有し、前記上部の側面は前記浮遊ゲート電極の側面下部および前記ゲート絶縁膜に接触した素子分離絶縁膜とを備え、
前記素子分離絶縁膜は、
前記ゲート絶縁膜の側面および前記素子分離溝の内面に沿って形成された第１のシリコン酸化膜と、
上端部が前記半導体基板の表面より下方に位置し、前記素子分離溝内の前記第１のシリコン酸化膜の内側に形成された第２のシリコン酸化膜と、
前記第２のシリコン酸化膜の上面および前記第２のシリコン酸化膜の上端部より上方に位置する前記第１のシリコン酸化膜の表面を覆うように形成された不要物ブロック膜と、
前記不要物ブロック膜上に形成された塗布型絶縁膜とを備えたことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された浮遊ゲート電極と、
前記半導体基板の表面に形成された素子分離溝に埋め込まれた下部と前記半導体基板の表面から突出した上部とを有し、前記上部の側面は前記浮遊ゲート電極の側面下部および前記ゲート絶縁膜に接触した素子分離絶縁膜とを備え、
前記素子分離絶縁膜は、
前記ゲート絶縁膜の側面および前記素子分離溝の内面に沿って形成された第１のシリコン酸化膜と、
上端部が前記半導体基板の表面より下方に位置し、前記素子分離溝内の前記第１のシリコン酸化膜の内側に形成された塗布型絶縁膜と、
前記塗布型絶縁膜の上面および前記塗布型絶縁膜の上端部より上方に位置する前記第１のシリコン酸化膜の表面を覆うように形成された不要物ブロック膜と、
前記不要物ブロック膜上に形成された第２のシリコン酸化膜とを備えたことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記不要物ブロック膜は、シリコン窒化膜により形成されていることを特徴とする半導体装置。
【請求項４】
半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶シリコン層を形成する工程と、
前記多結晶シリコン層、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離溝を形成する工程と、
前記素子分離溝の内面および前記ゲート絶縁膜の側面に第１のシリコン酸化膜を形成する工程と、
上端部が前記半導体基板の表面より下方に位置するように、前記素子分離溝内の前記第１のシリコン酸化膜の内側に第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜の上面および前記上端部より上方に位置する前記第１のシリコン酸化膜の表面に不要物ブロック膜を形成する工程と、
前記不要物ブロック膜上に塗布膜を形成する工程と、
前記塗布膜を熱処理して塗布型絶縁膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶シリコン層を形成する工程と、
前記多結晶シリコン層、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離溝を形成する工程と、
前記素子分離溝の内面および前記ゲート絶縁膜の側面に第１のシリコン酸化膜を形成する工程と、
前記素子分離溝内に前記半導体基板の表面よりも下方に上端部が位置するように塗布膜を形成する工程と、
前記塗布膜を第１温度で熱処理し、塗布型絶縁膜を形成する工程と、
前記塗布型絶縁膜の上面および前記上端部より上方に位置する前記第１のシリコン酸化膜の表面を覆うように不要物ブロック膜を形成する工程と、
前記ブロック膜の上に第２のシリコン酸化膜を形成する工程と、
前記塗布型絶縁膜を前記第１温度よりも高い第２温度で再度熱処理する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板を複数の素子形成領域に区画する素子分離絶縁層を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば、フラッシュメモリ装置などの半導体装置は、微細な素子分離構造を形成するためＳＴＩ(Shallow Trench Isolation)による素子分離構造を採用している。このＳＴＩ構造では、半導体基板の表面に細長い素子分離溝を形成し当該素子分離溝内に素子分離用の絶縁膜を形成することで素子領域を分離するように構成している（例えば、特許文献１参照）。この特許文献１に開示されている構造によれば、素子分離溝内にポリシラザン膜（塗布型絶縁膜）と当該ポリシラザン膜上に設けられた高密度プラズマＣＶＤ法によるシリコン酸化膜とを含んで素子分離絶縁層が構成されており、ポリシラザン膜とトンネル酸化膜であるシリコン熱酸化膜との間に高密度プラズマＣＶＤ法によるシリコン酸化膜を介在させることにより素子特性の劣化を抑制している。
【０００３】
しかしながら、素子分離構造を形成するため熱処理などを施すことによりボロン（Ｂ）、窒素（Ｎ）、炭素（Ｃ）系のイオン物質や塗布型絶縁膜内や高密度プラズマＣＶＤ法によるシリコン酸化膜に含まれる水分が放出され、ゲート絶縁膜の特性劣化を引き起こしてしまう虞を生じている。
【特許文献１】特開２００６−１５６４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、素子分離絶縁層を埋込性良く素子分離溝内に埋込みつつ、ゲート絶縁膜の信頼性を保持できるようにした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電極と、前記半導体基板の表面に形成された素子分離溝に埋め込まれた下部と前記半導体基板の表面から突出した上部とを有し、前記上部の側面は前記浮遊ゲート電極の側面下部および前記ゲート絶縁膜に接触した素子分離絶縁膜とを備え、前記素子分離絶縁膜は、前記ゲート絶縁膜の側面および前記素子分離溝の内面に沿って形成された第１のシリコン酸化膜と、上端部が前記半導体基板の表面より下方に位置し、前記素子分離溝内の前記第１のシリコン酸化膜の内側に形成された第２のシリコン酸化膜と、前記第２のシリコン酸化膜の上面および前記第２のシリコン酸化膜の上端部より上方に位置する前記第１のシリコン酸化膜の表面を覆うように形成された不要物ブロック膜と、前記不要物ブロック膜上に形成された塗布型絶縁膜とを備えた半導体装置を提供する。
【０００６】
本発明の一態様は、半導体基板と、前記半導体基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電極と、前記半導体基板の表面に形成された素子分離溝に埋め込まれた下部と前記半導体基板の表面から突出した上部とを有し、前記上部の側面は前記浮遊ゲート電極の側面下部および前記ゲート絶縁膜に接触した素子分離絶縁膜とを備え、前記素子分離絶縁膜は、前記ゲート絶縁膜の側面および前記素子分離溝の内面に沿って形成された第１のシリコン酸化膜と、上端部が前記半導体基板の表面より下方に位置し、前記素子分離溝内の前記第１のシリコン酸化膜の内側に形成された塗布型絶縁膜と、前記塗布型絶縁膜の上面および前記塗布型絶縁膜の上端部より上方に位置する前記第１のシリコン酸化膜の表面を覆うように形成された不要物ブロック膜と、前記不要物ブロック膜上に形成された第２のシリコン酸化膜とを備えた半導体装置を提供する。
【０００７】
本発明の一態様は、半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコン層を形成する工程と、前記多結晶シリコン層、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離溝を形成する工程と、前記素子分離溝の内面および前記ゲート絶縁膜の側面に第１のシリコン酸化膜を形成する工程と、上端部が前記半導体基板の表面より下方に位置するように、前記素子分離溝内の前記第１のシリコン酸化膜の内側に第２のシリコン酸化膜を形成する工程と、前記第２のシリコン酸化膜の上面および前記上端部より上方に位置する前記第１のシリコン酸化膜の表面に不要物ブロック膜を形成する工程と、前記不要物ブロック膜上に塗布膜を形成する工程と、前記塗布膜を熱処理して塗布型絶縁膜を形成する工程とを備えた半導体装置の製造方法を提供する。
【０００８】
本発明の一態様は、半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコン層を形成する工程と、前記多結晶シリコン層、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離溝を形成する工程と、前記素子分離溝の内面および前記ゲート絶縁膜の側面に第１のシリコン酸化膜を形成する工程と、前記素子分離溝内に前記半導体基板の表面よりも下方に上端部が位置するように塗布膜を形成する工程と、前記塗布膜を第１温度で熱処理し、塗布型絶縁膜を形成する工程と、前記塗布型絶縁膜の上面および前記上端部より上方に位置する前記第１のシリコン酸化膜の表面を覆うように不要物ブロック膜を形成する工程と、前記ブロック膜の上に第２のシリコン酸化膜を形成する工程と、前記塗布型絶縁膜を前記第１温度よりも高い第２温度で再度熱処理する工程とを備えた半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、ゲート絶縁膜の特性劣化を抑えつつ素子分離絶縁層を埋込性良く素子分離溝内に埋め込むことができる。
本発明によれば、ゲート絶縁膜の信頼性を保持できる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施形態）
以下、本発明をＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について、図１ないし図１０を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、本実施形態に係る特徴部分を中心に示すもので、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリ装置１の電気的構成を説明する。フラッシュメモリ装置１は、メモリセルアレイＡｒが構成されるメモリセル領域Ｍと、当該メモリセルアレイＡｒを駆動するための周辺回路が構成された周辺回路領域Ｐ（図３Ｂ〜図９Ｂ参照）とに区画されている。尚、本実施形態においては、両領域ＰおよびＭ内の特徴的な構造が同一部分であるため、以下の説明では、メモリセル領域Ｍ内の構造について主として説明を行う。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域内のメモリセルアレイの一部の等価回路図である。
【００１２】
ＮＡＮＤ型フラッシュメモリ装置１のメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。
【００１３】
ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域を共用して形成されている。図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。
【００１４】
また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介してソース線ＳＬに接続されている。
【００１５】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。また、図１０は、図２のＡ−Ａ線に沿う断面図を模式的に示している。図２に示すように、メモリセル領域ＭにはＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本並設されており、これにより素子領域（活性領域：アクティブエリア）Ｓａが図２中のＹ方向に沿って形成されＸ方向に複数に分離形成されている。
【００１６】
ワード線ＷＬは、素子領域Ｓａに交差してＸ方向に沿って形成されており、Ｙ方向に離間して複数本形成されている。また、選択ゲートトランジスタのゲート電極ＳＧを接続するための選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って形成されている。これらの選択ゲート線ＳＧＬ１は、Ｙ方向に一対形成されており、当該一対の選択ゲート線ＳＧＬ１間に位置した複数の素子領域Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１７】
ワード線ＷＬと交差する素子領域Ｓａ上にはメモリセルトランジスタのゲート電極ＭＧが形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には選択ゲートトランジスタのゲート電極ＳＧが構成されている。
【００１８】
図１０は、図２中のＡ−Ａ線に沿う縦断面図を模式的に示しており、メモリセルトランジスタのゲート電極ＭＧを中心に示している。この図１０に示すように、シリコン基板２の上部には素子分離溝３が複数形成されており、複数の素子領域Ｓａを図２に示すＸ方向に分離している。素子分離溝３内には素子分離絶縁膜４が、その上部がシリコン基板２の表面から上方に突出するように埋め込まれている。シリコン基板２から突出した素子分離絶縁膜４の上部は、その側面が素子分離絶縁膜４に隣接してシリコン基板２上に形成された浮遊ゲート電極ＦＧの側面と一致（接触）している。
【００１９】
素子分離絶縁膜４は、主に４層（複数層）構造で構成されている。すなわち、素子分離絶縁膜４は、素子分離溝３の内面および浮遊ゲート電極ＦＧの側面に沿ってＨＴＯ(High Temperature Oxide)により形成された保護用の絶縁膜としてのシリコン酸化膜４ａと、このシリコン酸化膜４ａの内側下部に高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法により形成されたシリコン酸化膜（ＨＤＰ膜）４ｂと、シリコン酸化膜４ｂの上面に沿って形成されると共にシリコン酸化膜４ａの上側内側面に沿って形成された不要物ブロック膜としてのシリコン窒化膜４ｃと、このシリコン窒化膜４ｃの内側に形成された塗布型絶縁膜４ｄとを備えている。
【００２０】
素子分離絶縁膜４により区画されたシリコン基板２の素子領域Ｓａ上には、メモリセルトランジスタを構成する浮遊ゲート電極ＦＧが素子分離領域Ｓｂに対して自己整合的に形成されている。このメモリセルトランジスタのゲート電極ＭＧは、シリコン基板２の素子領域Ｓａ上にシリコン酸化膜５を介して、多結晶シリコン層６、ＯＮＯ（Oxide-Nitride-Oxide）膜７、多結晶シリコン層８、金属シリサイド層９を順に積層した構造をなしている。
【００２１】
シリコン酸化膜５は、シリコン基板２が熱酸化処理されることによりゲート絶縁膜、トンネル絶縁膜として構成される。多結晶シリコン層６は、リン等の不純物がドープされており、浮遊ゲート電極ＦＧとして構成される。多結晶シリコン層８は、リン等の不純物がドープされており制御ゲート電極ＣＧの基層として構成される。
【００２２】
金属シリサイド層９は、制御ゲート電極ＣＧの基層上にタングステン等の金属を合金化した低抵抗化金属合金化層である。多結晶シリコン層８および金属シリサイド層９によって制御ゲート電極ＣＧが構成される。ＯＮＯ膜７は、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ間のゲート間絶縁膜、多結晶シリコン層６および８間のインターポリ絶縁膜、導電層間絶縁膜として機能する。
【００２３】
本実施形態に係る特徴部分となる素子分離絶縁膜４の構造について詳細を説明する。シリコン酸化膜４ａは、素子分離溝３の内面に沿って薄くＨＴＯ(High Temperature Oxide)により形成され特にシリコン酸化膜５の側面を覆うように形成されている。また、シリコン酸化膜４ａは隣接する浮遊ゲート電極ＦＧの下部側面にも形成されている。
【００２４】
シリコン酸化膜４ｂは、その上端部ｂがシリコン基板２の表面より下方に位置するように形成されている。このシリコン酸化膜４ｂは、高密度プラズマＣＶＤ法により素子分離溝３内の下側に埋め込まれた埋込膜で、例えばＢＰＳＧ膜からなる。
【００２５】
シリコン窒化膜４ｃは、シリコン酸化膜４ｂの上に覆設される耐酸化性膜である。このシリコン窒化膜４ｃは、シリコン酸化膜４ｂの上面およびシリコン酸化膜４ａの内側内面に沿って等方的（膜厚同一）に形成されている。塗布型絶縁膜４ｄは、例えばポリシラザン系のスピンオングラス（ＳＯＧ）膜であり流動性に優れＴＥＯＳ膜などに比較して比較的埋込性の良い膜である。シリコン酸化膜４ａおよびシリコン窒化膜４ｃは、塗布型絶縁膜４ｄからの水分をシリコン酸化膜５にまで侵入させないように機能する。
【００２６】
したがって、たとえ塗布型絶縁膜４ｄやシリコン酸化膜４ｂが水分を含有していたとしても、シリコン酸化膜５に侵入することはなくシリコン酸化膜５のゲート絶縁膜、トンネル絶縁膜としての特性を保持できる。尚、シリコン窒化膜４ｃは、ＳｉＮ、Ｓｉ３Ｎ４またはＳｉＣＮにより窒素原子を含んで形成される膜である。
【００２７】
上記構造に係る製造方法について、図３Ａないし図９Ｂをも参照しながら説明する。
尚、図番に添え字「Ａ」を付した図については、メモリセル領域Ｍの製造工程の一段階における縦断面図を模式的に示しており、図番に添え字「Ｂ」を付した図については、周辺回路領域Ｐの製造工程の一段階における縦断面図を模式的に示している。メモリセル領域Ｍと周辺回路領域Ｐの各構造要素間の違いは、トランジスタのゲート幅、ゲート長、ゲート絶縁膜（シリコン酸化膜５）の膜厚の違いのみであるため、メモリセル領域Ｍの構造の製造方法を主に説明する。尚、以下の説明では、本実施形態に係る特徴部分を中心に説明するが、本発明では以下に説明する工程のうち何れかを必要に応じて省いても良いし、図示しないその他の部分を構成するのに必要な工程があれば付加しても良い。
【００２８】
まず、図３Ａおよび図３Ｂに示すように、シリコン基板２を熱酸化処理し当該シリコン基板２の表面上にシリコン酸化膜５を形成し、減圧ＣＶＤ法によりリン等の不純物がドープされた非晶質シリコンを堆積する。尚、この非晶質シリコンは後に熱処理されることにより多結晶化するため、図３Ａ以降の図面には多結晶シリコン層として符号６を付している。次に、多結晶シリコン層６の上にハードマスク１０を介してレジスト（図示せず）をパターンニングし、パターンニングされたレジストをマスクにハードマスク１０をエッチングし、エッチングされたハードマスク１０をマスクに多結晶シリコン層６、シリコン酸化膜５およびシリコン基板２をエッチングして複数の素子分離溝３を形成する。次に、図４Ａおよび図４Ｂに示すように、ハードマスク１０の表面、多結晶シリコン層６およびシリコン酸化膜５の側面、素子分離溝３の内面に沿ってＨＴＯ(High Temperature Oxide)によりシリコン酸化膜４ａを形成する。
【００２９】
次に、図５Ａおよび図５Ｂに示すように、シリコン酸化膜４ａの内側に対し高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によりシリコン酸化膜４ｂを埋込み、シリコン窒化膜１０の上面をストッパーとしてＣＭＰ法によりシリコン酸化膜４ａおよび４ｂの上部を平坦化処理する。
【００３０】
次に、図６Ａおよび図６Ｂに示すように、シリコン酸化膜４ｂの上部をシリコン酸化膜４ｂの上面がシリコン基板２の上面より下方に位置するようにバッファードフッ酸（ＢＨＦ）によりエッチング処理する。このとき、シリコン酸化膜４ａはシリコン酸化膜４ｂよりエッチングされにくいため、ハードマスク１０の上面および側面および多結晶シリコン層６の側面上部に形成されたシリコン酸化膜４ａは除去されるが、多結晶シリコン層６の側面下部および素子分離溝３の内面に形成されたシリコン酸化膜４ａは残存する。この残存したシリコン酸化膜４ａによってシリコン酸化膜５の側面は保護されるため加工工程の影響を受けない。
【００３１】
この後、図７Ａおよび図７Ｂに示すように、加工後の構造上にポリシラザン溶液を塗布して素子分離溝３の上部を絶縁膜によって埋込み熱処理を施してしまうと、そのポリシラザン溶液に含有した水分が例えば経路Ｋ（図７Ａおよび図７Ｂ参照）を介してシリコン酸化膜５に侵入してしまう。
【００３２】
そこで、図６Ａおよび図６Ｂに示したように、シリコン酸化膜４ｂの上面がシリコン基板２の表面より下方に位置するようにエッチング処理した後、図８Ａおよび図８Ｂに示すように、シリコン窒化膜４ｃをハードマスク１０の表面上、多結晶シリコン層６の側面上、シリコン酸化膜４ａの内側上およびシリコン酸化膜４ｂの上面上に薄く例えば３００℃〜６００℃の範囲の温度条件下におけるプラズマ窒化によって等方的に形成する。このシリコン窒化膜４ｃは、７００〜８００℃の範囲の温度条件下におけるジクロルシランガスを原料ガスとした成膜法により形成しても良いし、ＡＬＤ（Atomic Layer Deposition）法により形成しても良いし、５００〜６００℃の範囲の温度条件下におけるＨＣＤプラズマＣＶＤにより形成しても良い。
【００３３】
このようにシリコン窒化膜４ｃを形成した後、塗布膜であるポリシラザン溶液を塗布して２５０℃〜５００℃の範囲の低温で熱処理して焼成し、素子分離溝３内のシリコン窒化膜４ｃの内側に塗布型絶縁膜４ｄを形成する。その後ＣＭＰ法によって塗布型絶縁膜４ｄを平坦化処理する。
【００３４】
その後、ＢＨＦ、ＨＦ薬液を用いたウェットエッチング法、またはドライエッチング法（例えばＲＩＥ法）によりメモリセル領域Ｍ内の素子分離絶縁膜４の上部のみをエッチング除去し、多結晶シリコン層６の上面より下方位置で且つ下面より上方位置まで落とし込む。
【００３５】
次に、図９Ａおよび図９Ｂに示すように、メモリセル領域Ｍおよび周辺回路領域Ｐにおいて、ホットリン酸などの薬液により素子分離絶縁膜４の上部エッチングにより露出したシリコン窒化膜４ｃおよびシリコン窒化膜１０をウェットエッチング処理することで剥離し、露出した多結晶シリコン層６の表面および素子分離絶縁膜４の上面に減圧ＣＶＤ法によりＯＮＯ膜７を形成する。次に、図１０に示すように、ＯＮＯ膜７上に多結晶シリコン層８および金属シリサイド層９を順次形成して積層ゲート電極を完成させる。
【００３６】
本実施形態によれば、素子分離絶縁膜４を４層（多層）構造に構成し、素子分離絶縁膜４の上部に塗布型絶縁膜４ｄを適用するため、素子が微細化されたとしても埋込性よく素子分離溝３内に絶縁膜を埋込むことができる。また、シリコン酸化膜４ａがシリコン酸化膜５の側壁面を覆うように形成されておりその上にシリコン窒化膜４ｃが形成されているため、シリコン酸化膜５に対するポリシラザン溶液が熱処理によって焼成するときに水分などの不要物がシリコン酸化膜５に侵入することを防止できる。
【００３７】
（第２の実施形態）
図１１は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、素子分離絶縁膜の積層構造にある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
【００３８】
図１１に示すように、前述実施形態で説明した素子分離絶縁膜４の層構造のうち塗布型絶縁膜４ｄとシリコン酸化膜４ｂとが入れ替わった構造をなしている。具体的には、シリコン酸化膜４ａが素子分離溝３の内面に沿って形成され、素子分離溝３の内側で且つシリコン酸化膜４ａの内側に塗布型絶縁膜４ｄが形成されている。この塗布型絶縁膜４ｄは、その上面位置（上端部）がシリコン基板２の表面より下方に位置するように構成されている。シリコン窒化膜４ｃは、塗布型絶縁膜４ｄの上面を覆うように構成されている。すなわち、シリコン窒化膜４ｃは、その下面が実質的にシリコン基板２の表面より下方に位置するように構成されている。
【００３９】
このシリコン窒化膜４ｃは、シリコン酸化膜４ａの内面および塗布型絶縁膜４ｂの上面に沿って形成されている。塗布型絶縁膜４ｂは、その下面および側面がシリコン酸化膜４ａに覆われていると共にその上面がシリコン窒化膜４ｃにより覆われているため、塗布型絶縁膜４ｂがシリコン酸化膜５に構造的に接触することはなく、ゲート絶縁膜としての信頼性を保持することができる。
【００４０】
素子分離溝３の内側で且つシリコン窒化膜４ｃの内側にはシリコン酸化膜４ｂが構成されている。このシリコン酸化膜４ｂは、前述実施形態にて説明したように高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）により形成されている。このようにして素子分離絶縁膜４は４層構造で構成されているが、その上面位置がシリコン基板２の上面から上方に突出して構成されている。
【００４１】
この素子分離絶縁膜４の構造を製造する場合には、次のように形成する。シリコン基板２に素子分離溝３を形成した後、素子分離溝３の内面に沿ってシリコン酸化膜４ａを形成し、シリコン酸化膜４ａの内側にポリシラザン溶液を塗布しシリコン基板２の表面よりも下方に上端部が位置するように落とし込む。
【００４２】
次に、２５０℃〜５００℃の範囲内の低温（第１温度）で熱処理し塗布型絶縁膜４ｄとして焼成する。尚、この段階で熱処理するときに低温で熱処理する理由は、ポリシラザン溶液に含まれる水分などの不要物の影響をシリコン酸化膜５に与えないためである。次に、塗布型絶縁膜４ｄの上面を覆うようにシリコン窒化膜４ｃを形成する。次に、シリコン窒化膜４ｃの内側に高密度プラズマＣＶＤ法によりシリコン酸化膜４ｂを埋込む。次工程以降に前述の第１温度よりも高い温度範囲（例えば８００〜１０００℃）で再度熱処理する。尚、シリコン窒化膜４ｃを形成した後シリコン酸化膜４ｂを埋込む前に再度高温の熱処理を行っても良い。次工程については前述実施形態と同様であるためその説明を省略する。
【００４３】
本実施形態によれば、前述実施形態とほぼ同様の作用効果を奏する。また、塗布型絶縁膜４ｄの上面位置がシリコン基板２の表面より下方に形成されると共にその上面がシリコン窒化膜４ｃにより覆われるため、塗布型絶縁膜４ｄを熱処理するときに塗布型絶縁膜４ｄから水分などの不要物が放出されたとしてもシリコン酸化膜５への侵入を防止でき、シリコン酸化膜５のゲート絶縁膜としての性能を保持できる。また、ＯＮＯ膜７に対する水分などの不要物の侵入も防止することができ、ＯＮＯ膜７のゲート間絶縁膜、インターポリ絶縁膜としての性能も保持することができる。
【００４４】
また、素子分離溝３内にポリシラザン溶液を塗布して低温で熱処理して焼成し塗布型絶縁膜４ｄを形成した後、当該塗布型絶縁膜４ｄを覆うようにシリコン窒化膜４ｃを形成し、塗布型絶縁膜４ｄを主ターゲットとして再度高温で熱処理しているため、高温で熱処理する時には、シリコン窒化膜４ｃが塗布型絶縁膜４ｃ上を覆うように形成されており、シリコン窒化膜４ｃによって水分がブロックされ、シリコン酸化膜５のゲート絶縁膜としての性能を保持できる。
また、シリコン酸化膜４ｂ形成時に不要物がシリコン酸化膜５に侵入することも防止できる。
【００４５】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ブロック膜としてシリコン窒化膜４ｃに適用したが塗布型絶縁膜４ｄからシリコン酸化膜５に対して不要物をブロックする膜であればＡｌ２Ｏ３などのような材質膜であっても良い。
【００４６】
図８Ａおよび図８Ｂに示す工程において、２５０℃〜５００℃の範囲の低温で熱処理して焼成することにより塗布型絶縁膜４ｄを構成しているが、シリコン窒化膜４ｃの膜厚が水分ブロック膜としての特性を備えた膜厚で構成されていれば、例えば８００〜１０００℃の範囲の高温で熱処理するようにしても良い。
ＣＭＰ法により平坦化処理した後であれば高温熱処理は何れのタイミングで行っても良い。
ゲート間絶縁膜７はＡｌ２Ｏ３等の高誘電率材料であっても良い。
【００４７】
前述実施形態においては、水分のブロックを行うためシリコン窒化膜４ｃを形成しているが、ボロンやリンなどの不純物イオンをブロックするための膜としてシリコン窒化膜４ｃ（耐酸化性膜）を設けた構成に適用しても良い。すなわち、ＢＰＳＧなどのシリケードガラスを素子分離絶縁膜の内部に形成し、当該不純物含有膜の上面や下面又は／及び側面を覆うように構成した構造にも適用可能となる。
【００４８】
シリコン窒化膜４ｃを挟んで塗布型絶縁膜４ｄとシリコン酸化膜４ｂとを積層した構造を示したが、シリコン窒化膜４ｃを挟んでシリコン酸化膜４ｂおよび４ｂを積層した構造に適用しても良いし、シリコン窒化膜４ｃを挟んで塗布型絶縁膜４ｄおよび４ｄを積層した構造に適用しても良い。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、その他のＮＯＲ型のフラッシュメモリ装置に適用できるのはいうまでもなく、フラッシュメモリに限らず、２層またはそれ以上の積層ゲート電極構造を備えた半導体装置（例えばＥＰＲＯＭ）にも適用可能である。
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係るメモリセル領域の一部の電気的構成図
【図２】模式的に示す平面図
【図３Ａ】製造工程の一段階を模式的に示す縦断面図（その１）
【図３Ｂ】製造工程の一段階を模式的に示す縦断面図（その２）
【図４Ａ】製造工程の一段階を模式的に示す縦断面図（その３）
【図４Ｂ】製造工程の一段階を模式的に示す縦断面図（その４）
【図５Ａ】製造工程の一段階を模式的に示す縦断面図（その５）
【図５Ｂ】製造工程の一段階を模式的に示す縦断面図（その６）
【図６Ａ】製造工程の一段階を模式的に示す縦断面図（その７）
【図６Ｂ】製造工程の一段階を模式的に示す縦断面図（その８）
【図７Ａ】水分の侵入経路を示す図（その１）
【図７Ｂ】水分の侵入経路を示す図（その２）
【図８Ａ】製造工程の一段階を模式的に示す縦断面図（その９）
【図８Ｂ】製造工程の一段階を模式的に示す縦断面図（その１０）
【図９Ａ】製造工程の一段階を模式的に示す縦断面図（その１１）
【図９Ｂ】製造工程の一段階を模式的に示す縦断面図（その１２）
【図１０】図２のＡ−Ａ線に沿う縦断面を模式的に示す図
【図１１】本発明の第２の実施形態を示す図１０相当図
【符号の説明】
【００５０】
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３は素子分離溝、４は素子分離絶縁膜、４ａはシリコン酸化膜（保護用の絶縁膜）、４ｂはシリコン酸化膜、４ｃはシリコン窒化膜（不要物ブロック膜）、４ｄは塗布型絶縁膜、５はシリコン酸化膜（ゲート絶縁膜）を示す。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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