(57)【要約】【課題】  大容量の素子が不要で集積回路化が容易な信号変換回路を提供する。【解決手段】  第１のカウンタ部１０７においてＰＷＭ信号のハイレベル期間に相当するデータ信号を生成し、第２のカウンタ部１１１においてＰＷＭ信号のローレベル期間に相当するデータ信号を生成する。加算器１１４において２つのデータ信号からＰＷＭ信号の１周期のパルス数に相当するデータ信号を生成し、更に、第１のＤ／Ａコンバータ回路１１６とその出力側の電流源回路において、周期が長いと小さくなり、短いと大きくなるような電流信号ＳPTを生成する。第２のＤ／Ａコンバータ回路１２３においてハイレベル期間のデータ信号から電圧信号ＳDCを生成するのに際して、電圧信号ＳDCの大きさを電流信号ＳPTで補正し、ハイレベル期間に正の係数で比例し、周期に負の係数で比例する大きさとする。【選択図】  図１
2008160367.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅変調された入力信号の供給を受け、該入力信号のデューティー比に応じた電圧値を持つ出力信号を得るための信号変換回路において、
該入力信号のハイレベル期間に応じた第１の信号を生成するための第１のカウンタ部と、
該入力信号のローレベル期間に応じた第２の信号を生成するための第２のカウンタ部と、
該第１の信号と該第２の信号から該入力信号のほぼ１周期の期間に応じた第３の信号を生成する加算器と、
該第３の信号に応じた電圧値の第４の信号を生成する第１のコンバータ回路と、
該第１の信号に応じた電圧値の第５の信号を生成する第２のコンバータ回路と、
を具備し、
該第５の信号の大きさを該入力信号のハイレベル期間に正の係数で比例し、該入力信号の周期に負の係数で比例する大きさにすることにより該出力信号を得ることを特徴とする信号変換回路。
【請求項２】
前記第１の信号と前記第２の信号と前記第３の信号がそれぞれ所定のビット数のデジタル量の信号であり、前記第４の信号と前記第５の信号がアナログ量の信号であることを特徴とする、請求項１に記載した信号変換回路。
【請求項３】
前記第４の信号の供給を受け、該第４の信号の値の増加に応じて値が減少する電流信号を生成する電流源回路を更に具備し、
該電流信号によって該第５の信号を該第４の信号に負の係数で比例する大きさに制御することを特徴とする、請求項１あるいは請求項２に記載した信号変換回路。
【請求項４】
前記第２のコンバータ回路が、供給される駆動電流の大きさに応じて前記第５の信号の大きさを変化させる構成を具え、
該駆動電流の大きさが前記電流信号によって制御されることを特徴とする、請求項３に記載した信号変換回路。
【請求項５】
前記第１のコンバータ回路が一定の駆動電流で駆動され、
前記第２のコンバータ回路が可変の駆動電流で駆動される
ことを特徴とする、請求項４に記載した信号変換回路。
【請求項６】
パルス幅変調された入力信号の供給を受け、該入力信号のデューティー比に応じた電圧値を持つ出力信号を得るための信号変換回路において、
該入力信号のハイレベル期間に応じた第１の信号を生成するための第１のカウンタ部と、
該入力信号のローレベル期間に応じた第２の信号を生成するための第２のカウンタ部と、
該第１の信号と該第２の信号から該入力信号のほぼ１周期の期間に応じた第３の信号を生成する加算器と、
該第３の信号に応じた電圧値の第４の信号を生成する第１のコンバータ回路と、
該第１の信号に応じた電圧値の第５の信号を生成する第２のコンバータ回路と、
を具備し、
該第５の信号の大きさを該第４の信号に基づく電流信号で補正して該出力信号を得ることを特徴とする信号変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モーターの駆動制御回路やバックライトの輝度制御回路などに適用され、ＰＷＭ信号からそのデューティ比に応じた電圧値を持つ電圧信号を得るための信号変換回路であって、大容量の素子が不要で、集積回路化が容易な信号変換回路の構成に関するものである。
【背景技術】
【０００２】
例えば、モーターの速度やＬＥＤの照度をリニアに制御したい場合、（１）被制御量の目標値に相当する基準信号を生成し、（２）その基準値、あるいは被制御量の検出値の基準値からの偏差に応じたデューティ比を持つＰＷＭ信号を発生させ、（３）当該ＰＷＭ信号のデューティ比に応じた電圧や電流でモーターやＬＥＤを制御する、というような処理が行われる。（例えば、特許文献１を参照）ここで、ＰＷＭ信号のデューティ比に応じた電圧や電流は、信号変換回路、あるいはそれと組み合わされた電流源において生成される。ＰＷＭ信号を電圧信号に変換する信号変換回路には方式の異なった幾つかの例があるが、一般には構成が最も簡単なＲＣローパスフィルタが使用されることが多い。（例えば、特許文献２、特許文献３、特許文献４を参照）
【０００３】
図４は、信号変換回路として使用されるＲＣローパスフィルタの構成の一例を示している。図４のＲＣローパスフィルタは、入力端子２０１と出力端子２０２の間に抵抗２０３が直列に接続され、出力端子２０２とグランドの間に抵抗２０４とコンデンサ２０５が並列に接続された構成となっている。このような構成を持つローパスフィルタの入力端子２０１にＰＷＭ信号ＳＰＷＭ が供給されると、その出力端子２０２には、ＰＷＭ信号ＳＰＷＭ の平均値にほぼ等しい直流電圧信号ＳDCが現れる。ＰＷＭ信号ＳＰＷＭ の平均値は、パルスのローレベルがゼロボルトであると仮定すると、そのハイレベルの電圧値とデューティ比の積で求められる。このため直流電圧信号ＳDCは、ＰＷＭ信号ＳＰＷＭ のデューティ比に応じた大きさを持つことになる。
【０００４】
なお、ＲＣローパスフィルタでＰＷＭ信号から直流電圧を生成すると、その直流電圧にはＰＷＭ信号のローレベルとハイレベルの交番に基づくリップルが生じる。この問題に関して従来は、ＲＣローパスフィルタの遮断周波数をＰＷＭ信号の周波数の百分の一程度に設定することにより、直流電圧信号のリップルを無視できる大きさまで低減していた。
具体的に、ＰＷＭ信号の周波数が２０ｋＨｚである場合を想定すると、ＲＣローパスフィルタの遮断周波数は０．２ｋＨｚに設定される。ここで、ＲＣローパスフィルタが図４のような構成を持つものである場合、その遮断周波数をおよそ０．２ｋＨｚにするには、抵抗２０３と２０４に抵抗値が１６ｋΩの素子を、コンデンサ２０５に容量値が０．１μＦの素子を使用する必要がある。
【特許文献１】特開平１１−３５６０７７号
【特許文献２】特開平０６−０３７６４１号
【特許文献３】特開平０６−１８８７３８号
【特許文献４】特開２０００−３０７４２７号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＲＣローパスフィルタによる信号変換回路は、その構成が簡素で設計も容易である。しかし、先の具体的な例のような大きな容量値と抵抗値の素子を、限られた面積の集積回路上に全て形成するのは非常に困難である。このため、ＲＣローパスフィルタによる信号変換回路は、事実上、集積回路上にその前後の機能回路と一体に構成することが不可能であった。
そこで本発明は、大容量の素子が不要で集積回路化が容易な信号変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するための本発明は、パルス幅変調された入力信号の供給を受け、入力信号のデューティー比に応じた電圧値を持つ出力信号を得るための信号変換回路において、入力信号のハイレベル期間に応じた第１の信号を生成する第１のカウンタ部と、入力信号のローレベル期間に応じた第２の信号を生成する第２のカウンタ部と、第１の信号と第２の信号から入力信号のほぼ１周期の期間に応じた第３の信号を生成する加算器と、第３の信号に応じた電圧値の第４の信号を生成する第１のコンバータ回路と、第１の信号に応じた電圧値の第５の信号を生成する第２のコンバータ回路とを具備し、
ここで、第５の信号の大きさを入力信号のハイレベル期間に正の係数で比例し、入力信号の周期に負の係数で比例する大きさにすることにより該出力信号を得ることを特徴とする。
【発明の効果】
【０００７】
ＰＷＭ信号のハイレベルとローレベルの期間をカウントし、得られた信号を処理して直流電圧信号を得るようにしたため、容量値の大きなコンデンサ、抵抗値の大きな抵抗が不要となり、信号変換回路の集積回路化が容易になる。
付帯的に、ＰＷＭ信号のハイレベルの電圧値、ローレベルの電圧値が違っていても、同じデューティ比のＰＷＭ信号に対して同じ直流電圧信号が得られる。
【発明を実施するための最良の形態】
【０００８】
第１と第２のカウント回路とエッジ検出回路を設け、ＰＷＭ信号を２つのカウント回路とエッジ検出回路に供給し、２つのカウント回路には更にクロック信号とエッジ検出回路からの信号を供給するように構成する。
第１と第２のカウント回路の後段に、それぞれ第１のシフトレジスタ、第２のシフトレジスタを設ける。第１のシフトレジスタは、第１のカウント回路が検出したＰＷＭ信号がハイレベルである期間のクロック信号のパルス数をカウントするように構成し、第２のシフトレジスタは、第２のカウント回路が検出したＰＷＭ信号がローレベルである期間のクロック信号のパルス数をカウントするように構成する。
【０００９】
第１と第２のシフトレジスタの後段に、それぞれ第１のレジスタ、第２のレジスタを設ける。第１のレジスタは、エッジ検出回路からの信号に応じて、第１のシフトレジスタで生成されたハイレベル期間のパルス数を表わす信号を格納するように構成し、第２のレジスタは、エッジ検出回路からの信号に応じて第２のシフトレジスタで生成されたローレベル期間のパルス数を表わす信号を格納するように構成する。
加算器と第３のレジスタを設け、第１と第２のレジスタに格納されたハイレベル期間とローレベル期間の各パルス数を表わす信号を加算器において加算し、その加算処理で得られた１周期のパルス数を表わす信号を第３のレジスタに格納するように構成する。
【００１０】
一定の電流で駆動される第１のＤ／Ａコンバータ回路を設け、第３のレジスタに格納された信号に応じた電圧値の信号を生成するように構成する。
誤差増幅器と制御トランジスタと抵抗からなる電流源回路を設け、第１のＤ／Ａコンバータ回路において生成された電圧信号に応じた電流を流すように構成する。
制御トランジスタに直列に基準電流源を設け、一定値の基準電流と電流源回路を流れる電流との差分に応じた電流信号が得られるように構成する。
【００１１】
可変の電流で駆動される第２のＤ／Ａコンバータ回路を設け、第１のレジスタに格納された信号に応じた電圧値の信号を生成するように構成すると共に、先の電流信号に応じた駆動電流が供給されるように構成する。ここで、第２のＤ／Ａコンバータ回路は、駆動電流の大きさに応じてそこで生成される電圧信号の大きさを変化させるものとする。
これにより、第２のＤ／Ａコンバータ回路において生成される電圧信号の大きさを、ハイレベル期間のパルス数に正の係数で比例し、１周期のパルス数に負の係数で比例する大きさとし、第２のＤ／Ａコンバータ回路の出力側から信号変換による出力信号を得る。
【実施例】
【００１２】
大容量の素子が不要で集積回路化が容易な、本発明による信号変換回路の構成を図１に示した。本発明による信号変換回路は以下のような構成となっている。なお、図１の（ａ）と（ｂ）に示される部分は、便宜上、分割して示されているだけであって、実際には１と１’、２と２’の位置において結合しているものとする。
入力端子１０１は波形整形回路１０３を介して第１のカウント回路１０４、エッジ検出回路１１２、第２のカウント回路１０８の各入力側に接続されている。ここで、第１のカウント回路１０４と第２のカウント回路１０８の各制御入力と各クロック入力は、それぞれエッジ検出回路１１２、クロック入力端子１１３に接続されている。
【００１３】
第１のカウント回路１０４の出力側は第１のシフトレジスタ１０５に接続され、第１のシフトレジスタ１０５の出力側は第１のレジスタ１０６の入力側に接続されている。この第１のカウント回路１０４、第１のシフトレジスタ１０５、第１のレジスタ１０６により第１のカウンタ部１０７が形成されている。同様に、第２のカウント回路１０８の出力側は第２のシフトレジスタ１０９に接続され、第２のシフトレジスタ１０９の出力側は第２のレジスタ１１０の入力側に接続されている。この第２のカウント回路１０８、第２のシフトレジスタ１０９、第２のレジスタ１１０により第２のカウンタ部１０７が形成されている。ここで、第１のレジスタ１０６と第２のレジスタ１０９の各制御入力は、それぞれエッジ検出回路１１０に接続されている。
【００１４】
第１のレジスタ１０６と第２のレジスタ１１０の各出力側は、それぞれ加算器１１４の第１の入力側と第２の入力側に接続されている。加算器１１４の出力側は第３のレジスタ１１５の入力側に接続され、第３のレジスタ１１５の出力側は第１のＤ／Ａコンバータ回路１１６の入力側に接続されている。第１のＤ／Ａコンバータ回路１１６の出力側は、グランドとの間に抵抗１１８が接続された誤差増幅器１１９の非反転入力端子（＋）に接続されている。ここで、第１のＤ／Ａコンバータ回路１１６は、電流源１１７において生成された一定の電流を駆動電流として受け取るものとする。
【００１５】
誤差増幅器１１９の出力側は制御トランジスタ１２１のゲートに接続され、制御トランジスタ１２１のソースは基準電流源１２０の出力側に接続されている。制御トランジスタ１２１のドレインは抵抗１２２を介してグランドに接続され、そのドレインは更に誤差増幅器１１８の反転入力端子（−）に接続されている。
【００１６】
第１のレジスタ１０６の出力側はまた、第２のＤ／Ａコンバータ回路１２３の入力側に接続され、第２のＤ／Ａコンバータ回路１２３の出力側は出力端子１０２に接続されている。ここで、第２のＤ／Ａコンバータ回路１２３は、可変電流源１２４において生成された電流を駆動電流として受け取るものであり、可変電流源１２４において生成される電流は、基準電流源１２０と制御トランジスタ１２１の接点に生じた電流信号ＳPTに応じて変化するものとする。
【００１７】
以上のような構成を持つ信号変換回路では、次の様にしてＰＷＭ信号ＳＰＷＭ から直流電圧信号ＳDCを得る。
入力端子１０１に供給されたＰＷＭ信号ＳＰＷＭ は、波形整形回路１０３において波形を整えられた後、第１のカウント回路１０４、第２のカウント回路１０８、エッジ検出回路１１２に供給される。エッジ検出回路１１２では、供給されたＰＷＭ信号ＳＰＷＭ のパルスのレベル変化を監視し、パルスが立ち上がった時点と立ち下がった時点で所定の信号ＳE を発生させる。そしてこの信号ＳE は、エッジ検出回路１１２から第１のカウント回路１０４、第２のカウント回路１０８、第１のレジスタ１０６、第２のレジスタ１１０にそれぞれ供給される。
【００１８】
信号ＳE がＰＷＭ信号ＳＰＷＭ のパルスの立ち上がりを示す状態になると、第１のカウント回路１０４は、端子１１３から供給されるクロック信号ＳCLK のパルスの検出（例えば、ローレベルからハイレベルへの変化の検出）を開始する。第１のシフトレジスタ１０５は、第１のカウント回路１０４に発生したパルスの検出に基づく信号を受信し、パルスの検出数に応じたｎビットのデータ信号を発生させる。そして、第１のカウント回路１０４と第１のシフトレジスタ１０５は、信号ＳE がＰＷＭ信号ＳＰＷＭ のパルスの立ち下がりを示す状態になるまで、クロック信号ＳCLK のパルスを検出し、パルス数に基づくデータ信号を生成し続ける。
【００１９】
第１のシフトレジスタ１０５に保持されたｎビットのデータ信号は、適当なタイミングで順次第１のレジスタ１０６に送られ、そこに格納される。ここで第１のレジスタ１０６は、エッジ検出回路１１２からの信号ＳE をラッチ信号として受け取り、第１のカウント回路１０４がパルスを検出している期間の間、すなわちＰＷＭ信号ＳＰＷＭ のパルスがハイレベルである期間の間、新たなデータの読み込みを行わずに、それまでのデータの出力を維持するように動作する。これにより、第１のレジスタ１０６に格納され、そこから出力されるｎビットのデータ信号は、直近のＰＷＭ信号ＳＰＷＭ のパルスがハイレベルであった期間に検出されたクロック信号ＳCLK のパルス数ということになる。
【００２０】
一方、信号ＳE がＰＷＭ信号ＳＰＷＭ のパルスの立ち下がりを示す状態になると、第２のカウント回路１０８は、端子１１３から供給されるクロック信号ＳCLK のパルスの検出を開始する。第２のシフトレジスタ１０９は、第２のカウント回路１０８に発生したパルスの検出に基づく信号を受信し、パルスの検出数に応じたｎビットのデータ信号を発生させる。そして、第２のカウント回路１０８と第２のシフトレジスタ１０９は、信号ＳE がＰＷＭ信号ＳＰＷＭ のパルスの立ち上がりを示す状態になるまで、クロック信号ＳCLK のパルスを検出し、パルス数に基づくデータ信号を生成し続ける。
【００２１】
第２のシフトレジスタ１０９に保持されたｎビットのデータ信号は、適当なタイミングで順次第２のレジスタ１１０に送られ、そこに格納される。ここで第２のレジスタ１１０は、エッジ検出回路１１２からの信号ＳE をラッチ信号として受け取り、第２のカウント回路１０８がパルスを検出している期間の間、すなわちＰＷＭ信号ＳＰＷＭ のパルスがローレベルである期間の間、新たなデータの読み込みを行わずに、それまでのデータの出力を維持するように動作する。これにより、第２のレジスタ１１０に格納され、そこから出力されるｎビットのデータ信号は、直近のＰＷＭ信号ＳＰＷＭ のパルスがローレベルであった期間に検出されたクロック信号ＳCLK のパルス数ということになる。
【００２２】
第１のレジスタ１０６と第２のレジスタ１１０のそれぞれに格納されたデータは、適宜加算器１１４に送られ、加算される。この加算により得られたデータは第３のレジスタ１１５に送られ、そこに格納される。これにより、第３のレジスタ１１５に格納され、そこから出力されるデータは、ＰＷＭ信号ＳＰＷＭ のほぼ１周期に当たる期間に検出されたクロック信号ＳCLK のパルス数ということになる。
【００２３】
第３のレジスタ１１５に格納されたデータは、適宜、第１のＤ／Ａコンバータ回路１１６に送られ、１周期のクロック数（デジタル量）に応じた電圧値（アナログ量）の電圧信号ＳVOL に変換される。この電圧信号ＳVOL は誤差増幅器１１９の非反転入力端子（＋）に基準電圧として供給される。ここで、誤差増幅器１１９と制御トランジスタ１２１と抵抗１２２は電流源回路を構成しており、制御トランジスタ１２１を流れる電流は、ＰＷＭ信号ＳＰＷＭ の１周期の期間に応じた大きさに制御される。一方、制御トランジスタ１２１には基準電流源１２０から一定の電流が供給されるように構成されているため、基準電流源１２０と制御トランジスタ１２１の接点には、ＰＷＭ信号ＳＰＷＭ の１周期の期間が長いと小さくなり、短いと大きくなるような、周期に応じた電流信号ＳPTが発生する。
【００２４】
第１のレジスタ１０６に格納されたデータは、第２のＤ／Ａコンバータ回路１２３にも送られ、ハイレベル期間のクロック数（デジタル量）に応じた電圧値（アナログ量）の信号ＳDCに変換される。ここで、第２のＤ／Ａコンバータ回路１２３は、電流源１２４からの可変の電流で駆動されるように構成されている。また、電流源１２４から第２のＤ／Ａコンバータ回路１２３に供給される駆動電流は、先の電流信号ＳPTに応じた大きさに制御されている。このため、電流信号ＳPTの大きさに応じた補正が直流電圧信号ＳDCに加えられ、電圧信号ＳDCの電圧値は、ＰＷＭ信号ＳＰＷＭ のハイレベル期間に正の係数で比例し、ＰＷＭ信号ＳＰＷＭ の周期に負の係数で比例する値となってる。
【００２５】
ところで、図２に示すように、それぞれデューティ比が同一のＰＷＭ信号ＳＰＷＭ であっても、その周期（＝周波数）が異なると、それぞれハイレベル期間にカウントされるクロック信号ＳCLK のパルス数も異なってくる。（図２のＣＬ１、ＣＬ２、ＣＬ３の高さはパルス数の多寡を示す）ここで、周期がＴ１の場合にカウントされるパルス数をＣＬ１、周期がＴ２の場合にカウントされるパルス数をＣＬ２、周期がＴ３の場合にカウントされるパルス数をＣＬ３とすると、各ＰＷＭ信号のデューティ比が８０％で「同一」のとき、ＣＬ１／Ｔ１＝ＣＬ２／Ｔ２＝ＣＬ３／Ｔ３となる。これはつまり、Ｔ１：Ｔ２＝ＣＬ１：ＣＬ２、Ｔ２：Ｔ３＝ＣＬ２：ＣＬ３ということであり、デューティ比が同じ信号間では、周期とハイレベル期間のパルス数が比例の関係にあることを示している。なお、周期が長くなればパルス数も増加するため、その係数は正となる。
【００２６】
一方、図１の（ｂ）に示す第２のＤ／Ａコンバータ回路１２３は、構成上、ＰＷＭ信号ＳＰＷＭ のハイレベル期間にカウントされたパルス数に応じた直流電圧信号ＳDCを発生させる。この直流電圧信号ＳDCは、その生成過程において何の補正も受けなければ、検出されたパルス数に忠実な大きさとなる。このため、補正されていない純粋な直流電圧信号ＳDCは、デューティ比が同一であっても、周期が異なると違う大きさになってしまう。具体的には、図３左側の線（ｉ）のように、周期Ｔ１、Ｔ２、Ｔ３に対応して信号もＳDC1 、ＳDC2 、ＳDC3 と変化してしまう。デューティ比が同じ信号間では周期とハイレベル期間のパルス数は正の係数で比例するため、周期Ｔ１、Ｔ２、Ｔ３と信号ＳDC1 、ＳDC2 、ＳDC3 も正の係数で比例し、その特性は右肩上がり（正の傾き）の線形となる。
【００２７】
ここで、図３の線（ｉｉ）に示すような、周期の変化に対して負の傾きで変化する、つまり、周期に対して負の係数で比例するような信号や回路動作でもって信号ＳDC1 、ＳDC2 、ＳDC3 を適切に補正すれば、図３右側の線（ｉｉｉ）に示すように、同じデューティ比のＰＷＭ信号に対して同じ大きさの直流電圧信号ＳDCが得られるだろうと予想できる。そこで、図１に示す信号変換回路は、（１）ＰＷＭ信号ＳＰＷＭ の周期が長いと小さくなり、周期が短いと大きくなる電流信号ＳPTを発生させ、（２）その電流信号ＳPTで第２のＤ／Ａコンバータ回路１２３の出力ゲインを制御するように構成した。
【００２８】
このような構成によれば、直流電圧信号ＳDCは、電流信号ＳPT、すなわち、ＰＷＭ信号ＳＰＷＭ の周期に応じて補正される。つまり、その直流電圧信号ＳDCの大きさは、ＰＷＭ信号ＳＰＷＭ のハイレベル期間に正の係数で比例するが、ＰＷＭ信号ＳＰＷＭ の周期に負の係数で比例する大きさとなる。その結果、図１の信号変換回路は、ＰＷＭ信号ＳＰＷＭ の周波数が変化した場合でも、同じデューティ比のＰＷＭ信号ＳＰＷＭ に対して同じ大きさの直流電圧信号ＳDCが得られるものとなっている。
【００２９】
なお、図１の第２のＤ／Ａコンバータ回路１２３は、電流源１２４からの可変の駆動電流によってゲインを変化させるものとなっている。しかし、第２のＤ／Ａコンバータ回路１２３を第１のＤ／Ａコンバータ回路１１６と同じ固定ゲインの回路とし、その出力側に新たにゲイン可変型の増幅回路を設け、その増幅回路に電流信号ＳPTを供給するようにしても構わない。第２のＤ／Ａコンバータ回路１２３の出力側にギルバートセルを利用した可変コンダクタンス回路を新たに設け、そのゲインを決定する２つの電流（Ｉ1 ／Ｉ0 ）の一方を制御トランジスタ１１９の通過電流で変化させるようにしても構わない。
【００３０】
また、図１の各カウンタ部１０７と１１１は、それぞれカウント回路、シフトレジスタ、レジスタの組合せで構成されているが、例えば、カウント回路に２進ｎビットデジタルカウンタを適用すれば、シフトレジスタあるいはレジスタを省略することもできる。さらに、図１の実施例では、回路の動作開始や動作終了、あるいはさらに回路初期化のタイミングなどを設定するために、各カウント回路にＰＷＭ信号とエッジ検出信号を同時に供給している。しかし、カウント回路の内部構成を変形し、どちらか一方の信号のみの供給で全ての動作をするようにしても構わない。なお、入力端子１０１を介して供給されるＰＷＭ信号の波形の歪みが小さい場合には、波形整形回路１０３を省略しても構わない。
【００３１】
以上に説明した本発明による信号変換回路は、ハイレベル期間とローレベル期間のパルスの数を計測する段階と、その信号をデジタル的に処理する段階と、周期に応じた信号を生成する段階と、当該信号でハイレベル期間に応じた電圧信号を補正する段階を組み合わせたことを特徴としている。このような本発明によれば、大きな容量値のコンデンサや大きな抵抗値の抵抗素子が不要となり、信号変換回路の集積回路化が容易になる。また、ＰＷＭ信号のハイレベル、ローレベルの電圧値が変動しても、直流出力電圧はその影響を受け難いといった付帯的な効果も得られる。
【図面の簡単な説明】
【００３２】
【図１】本発明による信号変換回路の構成図。
【図２】同じデューティ比を持つＰＷＭ信号の周期変化に対するハイレベル期間のクロック数の変化を説明する図。
【図３】同じデューティ比を持つＰＷＭ信号の周期変化に対する直流電圧信号の変化とその補正方法を説明する図。
【図４】ＲＣローパスフィルタによる従来の信号変換回路の構成図。
【符号の説明】
【００３３】
１０１：入力端子
１０２：出力端子
１０４：第１のカウンタ
１０５：第１のシフトレジスタ
１０６：第１のレジスタ
１０７：第１のカウンタ部
１０８：第２のカウンタ
１０９：第２のシフトレジスタ
１１０：第２のレジスタ
１１１：第２のカウンタ部
１１２：エッジ検出回路
１１３：クロック入力端子
１１４：加算器
１１５：第３のレジスタ
１１６：第１のＤ／Ａコンバータ回路
１１９：誤差増幅器
１２０：基準電流源
１２１：制御トランジスタ
１２３：第２のＤ／Ａコンバータ回路
ＳＰＷＭ ：ＰＷＭ信号
ＳE ：エッジ検出信号
ＳVOL ：周期に応じた電圧信号（第４の信号）
ＳPT：周期に応じた電流信号
【図１】
2008160367.tif 000003
【図２】
2008160367.tif 000004
【図３】
2008160367.tif 000005
【図４】
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