(57)【要約】【課題】伝導ノイズや放射ノイズの原因となるコモンモード電流を精度よく模擬することが可能な回路シミュレータを提供する。【解決手段】半導体デバイスモデル１１には、半導体デバイス部１２および浮遊容量部１３を設け、半導体デバイス部１２には、高電位側ノードＮＨおよび低電位側ノードＮＬを設け、浮遊容量部１３の一方の端子は半導体デバイス部１２に接続し、浮遊容量部１３の他方の端子は、浮遊容量ノードＮＦを介して半導体デバイスモデル１１の外部に接続する。【選択図】      図１
2008097524.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの等価回路モデルを用いてシミュレーションを行う回路シミュレータにおいて、
前記半導体デバイスの等価回路モデルは、
半導体デバイスを模擬した半導体デバイス部と、
コモンモード電流が流れる浮遊容量を模擬した浮遊容量部とを備え、
前記浮遊容量部の一方の端子は前記半導体デバイス部に接続され、前記浮遊容量部の他方の端子は前記等価回路モデルの外部に接続されることを特徴とする回路シミュレータ。
【請求項２】
半導体デバイスの等価回路モデルを用いてシミュレーションを行う回路シミュレータにおいて、
前記半導体デバイスの等価回路モデルは、
半導体デバイスを模擬した半導体デバイス部と、
前記半導体デバイス部に接続され、抵抗およびインダクタンスで模擬した配線部と、
コモンモード電流が流れる浮遊容量を模擬した浮遊容量部とを備え、
前記浮遊容量部の一方の端子は前記半導体デバイス部と前記配線部との接続点に接続され、前記浮遊容量部の他方の端子は前記等価回路モデルの外部に接続されることを特徴とする回路シミュレータ。
【請求項３】
半導体デバイスの等価回路モデルを用いてシミュレーションを行う回路シミュレータにおいて、
前記半導体デバイスの等価回路モデルは、
半導体デバイスを模擬した半導体デバイス部と、
前記半導体デバイス部に接続され、抵抗およびインダクタンスで模擬した配線部とを備え、
浮遊容量を接続する端子が前記半導体デバイス部と前記配線部との接続点に設けられていることを特徴とする回路シミュレータ。
【請求項４】
半導体デバイスの等価回路モデルを用いたシミュレーション方法において、
半導体デバイスを模擬した半導体デバイス部と、コモンモード電流が流れる浮遊容量を模擬した浮遊容量部とを前記半導体デバイスの等価回路モデルに設けるステップと、
前記浮遊容量部の一方の端子を前記半導体デバイス部に接続し、前記浮遊容量部の他方の端子は前記等価回路モデルの外部に接続するステップとを備えることを特徴とするシミュレーション方法。
【請求項５】
半導体デバイスの等価回路モデルを用いたシミュレーションをコンピュータに実行させるシミュレーションプログラムにおいて、
前記半導体デバイスの等価回路モデルは、
半導体デバイスを模擬した半導体デバイス部と、
コモンモード電流が流れる浮遊容量を模擬した浮遊容量部とを備え、
前記浮遊容量部の一方の端子は前記半導体デバイス部に接続され、前記浮遊容量部の他方の端子は前記等価回路モデルの外部に接続されることを特徴とするシミュレーションプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路シミュレータ、シミュレーション方法およびシミュレーションプログラムに関し、特に、回路シミュレータに用いられる半導体デバイスの等価回路モデルの構成方法に適用して好適なものである。
【背景技術】
【０００２】
従来から電気回路の設計時には、回路シミュレータを用いて電気的特性を事前に把握することが一般的になっており、近年のコンピュータの急速な高性能化に伴ってより高精度に回路動作をシミュレーションできるようになっている。
その一方で、このような高精度なシミュレーションを実現するためには、電気回路を構成する各回路素子についても、高精度な等価回路モデルを与えることが必要である。
【０００３】
これまでの回路シミュレータでは、受動素子（ＬＣＲ）やスイッチなどの理想素子でシミュレーションするのが一般的であったのに対し、受動素子の周波数に対するインピーダンス特性や半導体スイッチング素子のスイッチング特性まで考慮しながらシミュレーションする試みがなされている。
例えば、回路素子の中のコンデンサに関しては、特許文献１には、コンデンサについての高精度で各構成部位と対応付けられた等価回路モデルを提供するために、周波数に応じて等価インピーダンスの実数部が測定インピーダンスの実数部に略一致するように変化する蓄電素子の等価回路モデルが開示されている。また、半導体スイッチング素子に関しては、スイッチング時の動特性を精度よく模擬できるようにした等価回路モデルが、ＯｒＣＡＤ  ＰＳｐｉｃｅ（Ｃａｄｅｎｃｅ社）や、ＳＩＭＰＬＯＲＥＲ（Ａｎｓｏｆｔ社）などのミュレーションソフトウェアにて提供されている。
【特許文献１】特開２００６−３８７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のミュレーション方法では、回路動作については高精度に再現することができるものの、伝導ノイズ（雑音端子電圧）や放射ノイズを再現することができないという問題があった。
特に、電力変換装置が発生する伝導ノイズや放射ノイズはアース線を流れるコモンモード電流が大きなノイズ源となることから、コモンモード電流を定量的に評価することが重要であるにもかかわらず、従来の半導体デバイスの等価回路モデルでは、コモンモード電流を扱うことができなかった。
【０００５】
以下、電力変換装置を流れるコモンモード電流とデバイス構造について説明する。
図４は、インバータを用いた電力変換装置の一例を示す図である。
図４において、三相交流電源４１は、整流器４２および平滑コンデンサＣ４を介してインバータ４３に接続され、インバータ４３はモータ４４に接続されている。そして、三相交流電源４１の各相は、コモンモードノイズを低減するために、接地コンデンサＣ１〜Ｃ３をそれぞれ介して接地されている。ここで、整流器４２には、整流ダイオードＤ１〜Ｄ６が設けられるとともに、インバータ４３には、スイッチング素子Ｍ１１〜Ｍ１６およびスイッチング素子Ｍ１１〜Ｍ１６にそれぞれ逆並列接続された帰還ダイオードＤ１１〜Ｄ１６が設けられている。
【０００６】
なお、スイッチング素子Ｍ１１〜Ｍ１６としては、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を用いることができる。
そして、三相交流電源４１にて生成された交流電圧は整流器４２および平滑コンデンサＣ４にて直流電圧に変換され、整流器４２および平滑コンデンサＣ４にて生成された直流電圧はインバータ４３にて交流電圧に変換されてモータ４４に供給される。
【０００７】
ここで、各スイッチング素子Ｍ１１〜Ｍ１６と各帰還ダイオードＤ１１〜Ｄ１６の組で基本回路（アーム）が構成され、インバータ４３は、この基本回路を６個用いることで構成することができる。
そして、インバータモジュールは、冷却のためにヒートシンク４５上に設置され、このヒートシンク４５は、安全のためにアース電位に接続される。
さらに、インバータモジュールは、上下アーム２素子分を１組（２ｉｎ１タイプ）とするか、あるいは６素子分を１組（６ｉｎ１タイプ）として構成することができ、３相インバータでは、２素子の組を３並列接続するか、６素子の組をそのまま用いることができる。
【０００８】
図５は、ＩＧＢＴの外観構成を示す斜視図である。
図５において、銅ベース１０１上には封止樹脂１０２が設けられ、負荷側に接続される出力電極１０３、直流の負側出力電極１０４、直流の正側出力電極１０５、上アーム側および下アーム側のＩＧＢＴのゲート／エミッタ端子１０６が封止樹脂１０２から取り出されている。ここで、銅ベース１０１は図４のヒートシンク４５と接するように配置され、ヒートシンク４５と同電位に設定することができる。
【０００９】
図６は、図５のＩＧＢＴの内部構成を示す縦断面図である。
図６において、銅ベース１０１上には、銅パターン１１２、１１３が形成されたセラミック基板１１１が設けられ、銅パターン１１２、１１３上には、図４のインバータ４３の上下アームを構成する半導体チップ１１４、１１５が実装されている。そして、半導体チップ１１４はボンディングワイヤ１１６を介して銅パターン１１３と接続され、出力電極１０３はバスバー１１７を介して銅パターン１１３と接続され、負側出力電極１０４はバスバー１１８を介して半導体チップ１１５と接続され、正側出力電極１０５はバスバー１１９を介して銅パターン１１２と接続されている。
【００１０】
図７は、図５のＩＧＢＴの内部構成を示す横断面図である。
図７において、上アーム側の半導体チップ１１４は、エミッタが上側、コレクタが下側を向くようにして銅パターン１１２上に半田付けにて実装され、下アーム側の半導体チップ１１５は、エミッタが上側、コレクタが下側を向くようにして銅パターン１１３上に半田付けにて実装されている。
ここで、銅パターン１１２、１１３はセラミック基板１１１を介して銅ベース１０１と向き合うため、銅パターン１１２、１１３と銅ベース１０１との間には浮遊容量が形成される。すなわち、上アーム側コレクタと銅ベース１０１との間および下アーム側コレクタと銅ベース１０１との間に浮遊容量が形成される。
【００１１】
図８は、図４の２素子構成のインバータを用いた場合におけるコモンモード電流経路を示す図である。
図８において、インバータモジュールは、アース電位と同電位のヒートシンク４５上に実装され、上アーム側コレクタと銅ベース１０１との間および下アーム側コレクタと銅ベース１０１との間に形成される浮遊容量Ｃ５、Ｃ６もアース電位に接続される。
コモンモード電流は、浮遊容量C５、Ｃ６を通るコモンモード電流経路ＲＣを介して主に流れる。
そして、伝導ノイズや放射ノイズはコモンモード電流の大きさに依存し、コモンモード電流の大きさはＩＧＢＴの浮遊容量に比例することから、ＩＧＢＴの浮遊容量が大きくなるに従って、伝導ノイズや放射ノイズも大きくなる。このため、伝導ノイズや放射ノイズを定量的に評価するためには、ＩＧＢＴの浮遊容量を正確にモデル化することが不可欠である。
【００１２】
しかしながら、従来のミュレーション方法では、半導体デバイスの等価回路モデルに浮遊容量が考慮されておらず、コモンモード電流をシミュレートする場合には、スイッチング特性を模擬したデバイスモデルの外側に、浮遊容量に相当するキャパシタンスを接続して対応していた。このため、従来のデバイスモデルでは、モジュール内部の配線などの影響を受けるようになり、実際に浮遊容量が形成される箇所とは異なる位置にキャパシタンスの影響が現れるようになることから、ミュレーションの高精度化の支障になっていた。
そこで、本発明の目的は、伝導ノイズや放射ノイズの原因となるコモンモード電流を精度よく模擬することが可能な回路シミュレータ、シミュレーション方法およびシミュレーションプログラムを提供することである。
【課題を解決するための手段】
【００１３】
上述した課題を解決するために、請求項１記載の回路シミュレータによれば、半導体デバイスの等価回路モデルを用いてシミュレーションを行う回路シミュレータにおいて、前記半導体デバイスの等価回路モデルは、半導体デバイスを模擬した半導体デバイス部と、コモンモード電流が流れる浮遊容量を模擬した浮遊容量部とを備え、前記浮遊容量部の一方の端子は前記半導体デバイス部に接続され、前記浮遊容量部の他方の端子は前記等価回路モデルの外部に接続されることを特徴とする。
【００１４】
また、請求項２記載の回路シミュレータによれば、半導体デバイスの等価回路モデルを用いてシミュレーションを行う回路シミュレータにおいて、前記半導体デバイスの等価回路モデルは、半導体デバイスを模擬した半導体デバイス部と、前記半導体デバイス部に接続され、抵抗およびインダクタンスで模擬した配線部と、コモンモード電流が流れる浮遊容量を模擬した浮遊容量部とを備え、前記浮遊容量部の一方の端子は前記半導体デバイス部と前記配線部との接続点に接続され、前記浮遊容量部の他方の端子は前記等価回路モデルの外部に接続されることを特徴とする。
【００１５】
また、請求項３記載の回路シミュレータによれば、半導体デバイスの等価回路モデルを用いてシミュレーションを行う回路シミュレータにおいて、前記半導体デバイスの等価回路モデルは、半導体デバイスを模擬した半導体デバイス部と、前記半導体デバイス部に接続され、抵抗およびインダクタンスで模擬した配線部とを備え、浮遊容量を接続する端子が前記半導体デバイス部と前記配線部との接続点に設けられていることを特徴とする。
【００１６】
また、請求項４記載のシミュレーション方法によれば、半導体デバイスの等価回路モデルを用いたシミュレーション方法において、半導体デバイスを模擬した半導体デバイス部と、コモンモード電流が流れる浮遊容量を模擬した浮遊容量部とを前記半導体デバイスの等価回路モデルに設けるステップと、前記浮遊容量部の一方の端子を前記半導体デバイス部に接続し、前記浮遊容量部の他方の端子は前記等価回路モデルの外部に接続するステップとを備えることを特徴とする。
【００１７】
また、請求項５記載のシミュレーションプログラムによれば、半導体デバイスの等価回路モデルを用いたシミュレーションをコンピュータに実行させるシミュレーションプログラムにおいて、前記半導体デバイスの等価回路モデルは、半導体デバイスを模擬した半導体デバイス部と、コモンモード電流が流れる浮遊容量を模擬した浮遊容量部とを備え、前記浮遊容量部の一方の端子は前記半導体デバイス部に接続され、前記浮遊容量部の他方の端子は前記等価回路モデルの外部に接続されることを特徴とする。
【発明の効果】
【００１８】
以上説明したように、本発明によれば、半導体デバイスの等価回路モデルに浮遊容量を組み込むことにより、伝導ノイズや放射ノイズの原因となるコモンモード電流を精度よく模擬することが可能となり、コモンモード電流を定量的に評価することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態に係る回路シミュレータについて図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る回路シミュレータに適用可能な半導体デバイスモデルの構成を示すブロック図である。
図１において、電子回路のシミュレーションに用いられる半導体デバイスモデル１１には、ＩＧＢＴなどの半導体デバイスを模擬した半導体デバイス部１２およびコモンモード電流が流れる浮遊容量を模擬した浮遊容量部１３が設けられている。なお、浮遊容量部１３は浮遊容量に相当するキャパシタンスから構成することができ、図６の半導体チップ１１４、１１５のコレクタと銅ベース１０１との間に存在する浮遊容量をモデル化することができる。
【００２０】
ここで、半導体デバイス部１２には、高電位側ノードＮＨおよび低電位側ノードＮＬが設けられ、浮遊容量部１３の一方の端子は半導体デバイス部１２に接続され、浮遊容量部１３の他方の端子は、浮遊容量ノードＮＦを介して半導体デバイスモデル１１の外部に接続することができる。また、インバータモジュールが２ｉｎ１タイプまたは６ｉｎ１タイプとして構成される場合、半導体デバイスモデル１１には、さらに負荷に接続されるノードを設けることができる。
【００２１】
これにより、コモンモード電流経路をモデル化することができ、伝導ノイズや放射ノイズの原因となるコモンモード電流を精度よく模擬することが可能となる。
なお、半導体デバイスモデル１１は、このモデルで行われる処理を遂行させる命令が記述されたプログラムをコンピュータに実行させることにより実現することができる。そして、コンピュータプログラム上では、半導体デバイスモデル１１の構成要素は、これらの構成要素に対応した等価回路モデルで記述することができる。
【００２２】
そして、このプログラムをＣＤ−ＲＯＭなどの記憶媒体に記憶しておけば、コンピュータに記憶媒体を装着し、そのプログラムをコンピュータにインストールすることにより、半導体デバイスモデル１１で行われる処理を実現することができる。また、このプログラムを通信網を介してダウンロードすることにより、このプログラムを容易に普及させることができる。
また、半導体デバイスモデル１１で行われる処理を遂行させる命令が記述されたプログラムをコンピュータに実行させる場合、スタンドアロン型コンピュータで実行させるようにしてもよく、ネットワークに接続された複数のコンピュータに分散処理させるようにしてもよい。
【００２３】
図２は、本発明の第２実施形態に係る回路シミュレータに適用可能な半導体デバイスモデルの構成を示すブロック図である。
図２において、電子回路のシミュレーションに用いられる半導体デバイスモデル２１には、ＩＧＢＴなどの半導体デバイスを模擬した半導体デバイス部２２、コモンモード電流が流れる浮遊容量を模擬した浮遊容量部２３、抵抗およびインダクタンスで模擬した配線部２４、２５が設けられている。なお、浮遊容量部２３は、浮遊容量に相当するキャパシタンスから構成することができ、図６の半導体チップ１１４、１１５のコレクタと銅ベース１０１との間に存在する浮遊容量をモデル化することができる。また、配線部２４、２５は、半導体チップ１１４、１１５や出力電極１０３などの接続に使われるバスバー１１７〜１１９の抵抗およびインダクタンスによりモデル化することができる。
【００２４】
ここで、半導体デバイス部２２は、配線部２４を介して高電位側ノードＮＨに接続されるとともに、配線部２５を介して低電位側ノードＮＬに接続され、浮遊容量部２３の一方の端子は半導体デバイス部２２と配線部２４との接続点に接続され、浮遊容量部２３の他方の端子は浮遊容量ノードＮＦを介して半導体デバイスモデル２１の外部に接続することができる。また、インバータモジュールが２ｉｎ１タイプまたは６ｉｎ１タイプとして構成される場合、半導体デバイスモデル２１には、さらに負荷に接続されるノードを設けることができる。
【００２５】
これにより、内部配線に存在する抵抗およびインダクタンスを考慮しつつ、コモンモード電流経路をモデル化することができ、伝導ノイズや放射ノイズの原因となるコモンモード電流を精度よく模擬することが可能となる。
なお、上述した実施形態では、半導体デバイスとしてＩＧＢＴを例にとって説明したが、モジュール内の素子数や半導体の種類を問わずに適用することができる。また、浮遊容量が形成される箇所は、現在主要なパワーデバイスで採用されている半導体チップの実装方法を対象として説明したが、半導体チップの実装方法が異なる場合においても、浮遊容量の接続箇所を追加、変更することで対応させることができる。
【００２６】
また、上述した実施形態では、モジュール構成の場合を想定したが、ディスクリート構成の半導体デバイスも存在する。ディスクリート構成のデバイスでは、パッケージの裏面が金属の場合、一般的に金属面はコレクタとなっている。この場合、金属面とヒートシンクとの間に絶縁シートが挟み込まれるようにしてデバイスがヒートシンクにねじ止めされ実装される。このため、ディスクリート構成のデバイスの浮遊容量は絶縁シートの材質や厚みなどに依存し、デバイス単体では一義に決定することができない。
【００２７】
図３は、本発明の第３実施形態に係る回路シミュレータに適用可能な半導体デバイスモデルの構成を示すブロック図である。
図３において、電子回路のシミュレーションに用いられる半導体デバイスモデル３１には、ＩＧＢＴなどの半導体デバイスを模擬した半導体デバイス部３２、抵抗およびインダクタンスを模擬した配線部３４、３５が設けられている。なお、配線部３４は、コレクタ端子の配線抵抗およびインダクタンスをモデル化することができる。
【００２８】
ここで、半導体デバイス部３２は、配線部３４を介して高電位側ノードＮＨに接続されるとともに、配線部３５を介して低電位側ノードＮＬに接続され、半導体デバイス部３２と配線部３４との接続点には、半導体デバイスモデル３１の外部に浮遊容量部３３を接続するための浮遊容量ノードＮＦが設けられている。なお、浮遊容量部３３は浮遊容量に相当するキャパシタンスから構成することができ、コレクタ側の金属面とヒートシンクとの間に絶縁シートが挟み込まれるように実装されたディスクリート構成のデバイスの浮遊容量をモデル化することができる。
これにより、ディスクリート構成のデバイスの実装状態を正確に反映させることを可能としつつ、コモンモード電流経路をモデル化することができ、伝導ノイズや放射ノイズの原因となるコモンモード電流を精度よく模擬することが可能となる。
【００２９】
また、第１実施形態および第２実施形態に対応するモデルの場合においても、浮遊容量部３３の静電容量値をパラメータ形式とし、実装状態に応じた値をユーザが設定できるようにすることでも、コモンモード電流を評価するためのデバイスモデルを実現することができる。
なお、上述した実施形態では、半導体スイッチング素子をモデル化する方法を例にとって説明したが、ダイオードなどのその他の半導体デバイスをモデル化する方法に適用してもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態に係る回路シミュレータに適用可能な半導体デバイスモデルの構成を示すブロック図である。
【図２】本発明の第２実施形態に係る回路シミュレータに適用可能な半導体デバイスモデルの構成を示すブロック図である。
【図３】本発明の第３実施形態に係る回路シミュレータに適用可能な半導体デバイスモデルの構成を示すブロック図である。
【図４】インバータを用いた電力変換装置の一例を示す図である。
【図５】ＩＧＢＴの外観構成を示す斜視図である。
【図６】図５のＩＧＢＴの内部構成を示す縦断面図である。
【図７】図５のＩＧＢＴの内部構成を示す横断面図である。
【図８】図４の２素子構成のインバータを用いた場合におけるコモンモード電流経路を示す図である。
【符号の説明】
【００３１】
１１、２１、３１  半導体デバイスモデル
１２、２２、３２  半導体デバイス部
１３、２３、３３  浮遊容量部
２４、２５、３４、３５  配線部
【図１】
2008097524.tif 000003
【図２】
2008097524.tif 000004
【図３】
2008097524.tif 000005
【図４】
2008097524.tif 000006
【図５】
2008097524.tif 000007
【図６】
2008097524.tif 000008
【図７】
2008097524.tif 000009
【図８】
2008097524.tif 000010