(57)【要約】【課題】低消費電流を実現するとともに、スタンバイモードを有する半導体集積回路において期待しないリセット動作を防止可能な電源電圧検出回路を提供することを目的とする。【解決手段】検出するレベルが通常動作モードの動作保証電圧の範囲内で設定された第１の電源電圧検出回路１０と、検出するレベルが第１の電源電圧検出回路１０よりも低く設定された第２の電源電圧検出回路２０とを配置する。そして、選択回路３０で動作モードに応じていずれかの電源電圧検出信号Ｖ１，Ｖ２を選択的に出力させている。また、スタンバイモードでは第１の電源電圧検出回路１０への電源電圧の供給を停止するための制御回路として、ＰＭＯＳＭ１〜Ｍ３を配置する。【選択図】図１
2008145400.tif 000002
【特許請求の範囲】
【請求項１】
バンドギャップ型の第１の基準電圧発生回路と、
この第１の基準電圧発生回路から出力される第１の基準電圧と電源電圧に応じた電圧とを比較するコンパレータとを備え、このコンパレータから第１の電源電圧検出信号を出力する第１の電源電圧検出回路と、
抵抗とトランジスタ又はダイオードを直列接続してなり、第２の電源電圧検出信号を出力する第２の電源電圧検出回路と、
通常動作モードの場合に、前記第１の電源電圧検出信号を選択出力し、スタンバイモードの場合に、前記第２の電源電圧検出信号を選択出力する選択回路と、を備え、
前記第２の電源電圧検出回路は、電源電圧の検出レベルが前記第１の電源電圧検出回路よりも低く設定されていることを特徴とする電源電圧検出回路。
【請求項２】
前記スタンバイモードの場合に、前記第１の基準電圧発生回路及び前記コンパレータへの電源電圧の供給を停止する制御回路を備えることを特徴とする請求項１に記載の電源電圧検出回路。
【請求項３】
前記第２の電源電圧検出回路の電源電圧の検出レベルが、前記通常動作モードにおける動作保証電圧よりも低い範囲に設定されていることを特徴とする請求項１または請求項２に記載の電源電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧検出回路に関し、特にスタンバイモードを有する半導体集積回路に用いられる電源電圧検出回路に関する。
【背景技術】
【０００２】
マイクロコンピュータでは、電源電圧がある基準電圧以下に低下すると、回路動作が不安定となり、誤動作を起こす。これを防止する観点から、マイクロコンピュータには、電源電圧が半導体集積回路の正常動作を保証できる電圧の範囲内にあるかどうかを監視する電源電圧検出回路が内蔵されている。そして、電源電圧がある電圧以下になった場合は、所定の検出信号が電源電圧検出回路から出力され、自動的なリセット動作がなされている。
【０００３】
図３は従来の一般的な電源電圧検出回路１００の概略図である。電源電圧検出回路１００は、一定の基準電圧Ｖｒｅｆを出力するバンドギャップ型の基準電圧発生回路１０１と、電源電圧Ｖｄｄを分圧抵抗Ｒａ及びＲｂによって分圧電圧Ｖｘに分圧して出力する分圧回路と、それらの各出力を比較し、その判定結果を出力するコンパレータ１０２とから構成されている。コンパレータ１０２が出力する電源検出信号を電圧検出信号Ｖ１とする。
【０００４】
次に、基準電圧発生回路１０１について図４を参照しながら説明する。バンドギャップ型の基準電圧発生回路１０１は、バンドギャップ電圧（半導体の固有電圧で、シリコンの場合は約１．２Ｖ）を利用した回路である。（例えば、特許文献１参照）
【０００５】
電源電圧Ｖｄｄに接続された同一サイズのＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳとする）Ｍａ、Ｍｂはミラー接続されてカレントミラー回路を構成している。このカレントミラー回路の出力側のＰＭＯＳＭａのドレインは直列接続された抵抗Ｒｃ、Ｒｄを介してＮＰＮ型ＢＩＰトランジスタＱ１（バイポーラトランジスタ）のコレクタに接続されている。ＮＰＮ型ＢＩＰトランジスタＱ１のエミッタは接地電圧に接続されると共に、そのベ−スは前記抵抗Ｒｃ、Ｒｄの接続点に接続される。
【０００６】
一方前記カレントミラー回路のＰＭＯＳＭｂのドレインは、エミッタ、ベース、コレクタがそれぞれ共通接続されたＫ個のＮＰＮ型ＢＩＰトランジスタＱ２〜ＱＫ＋１のコレクタ側に接続されている。当該ＮＰＮ型ＢＩＰトランジスタＱ２〜ＱＫ＋１のエミッタ側は接地電圧に接続されると共に、そのベ−ス側は前記ＮＰＮ型ＢＩＰトランジスタＱ１のコレクタに接続される。基準電圧Ｖｒｅｆは、ＮＰＮ型ＢＩＰトランジスタＱ1のドレインから出力される。但し、ＮＰＮ型ＢＩＰトランジスタＱ１、Ｑ２〜ＱＫ＋１は全て同一サイズとする。
【０００７】
上記電源電圧検出回路１００では、図５に示すように電源電圧Ｖｄｄがある電圧Ｖｄｄ１以下であって、かつ分圧電圧Ｖｘが基準電圧Ｖｒｅｆ以下の場合は、電圧検出信号Ｖ１はハイレベルとなる。当該ハイレベルの電源電圧検出信号Ｖ１はリセット信号として他の回路に供給され、他の回路のリセット動作がなされる。
【０００８】
ところで、マイクロコンピュータでは、通常動作状態（以下、通常動作モードとする）以外に低消費電力状態（以下、スタンバイモードとする）と呼ばれる状態がある。スタンバイモードは、全ての回路が動作しているのでなく、一部の回路（例えば、ＣＰＵや発振回路等）が動作を停止している状態である。
【０００９】
本発明に関連した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開平６−７５６４９号公報
【特許文献２】特開平１１−１１９８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述したような電源電圧検出回路では、以下の２つの問題があった。まず第１に、上述した電源電圧検出回路は検出精度が高いというメリットがある一方で、消費電流が大きく、低消費電流が求められるスタンバイモードに適さないという問題があった。
【００１１】
第２に、スタンバイモードでは、通常動作モードの動作保証電圧以下の電源電圧であっても一定値以上であれば、動作上特に問題が起きない場合がある。例えば、メモリやレジスタ等の記憶素子にデータを保持する場合である。しかしながら、上述した従来の電源電圧検出回路では検出レベル（検出信号が反転する境界となる電源電圧Ｖｄｄのレベル）を通常動作モードの動作保証電圧の範囲内（例えば３Ｖ〜５Ｖ）で設定していた。そのため、例えば電源電圧が瞬間的に下がりその後直ぐに回復するような場合であって、スタンバイモードにおいては必ずしもリセット動作する必要がない場合にも関わらず、低電圧を検出する信号が出力されてしまうということがあった。そして、その結果としてＬＳＩがリセット状態となり、メモリやレジスタに保持されたデータが消えてしまうという問題があった。
【００１２】
そこで本発明は、低消費電流を実現するとともに、スタンバイモードを有する半導体集積回路において期待しないリセット動作を防止可能な電源電圧検出回路を提供することを主たる目的とする。
【課題を解決するための手段】
【００１３】
本発明は上記課題に鑑みてなされたものであり、主な特徴は以下のとおりである。すなわち本発明の電源電圧検出回路は、バンドギャップ型の第１の基準電圧発生回路と、この第１の基準電圧発生回路から出力される第１の基準電圧と電源電圧に応じた電圧とを比較するコンパレータとを備え、このコンパレータから第１の電源電圧検出信号を出力する第１の電源電圧検出回路と、抵抗とトランジスタ又はダイオードを直列接続してなり、第２の電源電圧検出信号を出力する第２の電源電圧検出回路と、通常動作モードの場合に、前記第１の電源電圧検出信号を選択出力し、スタンバイモードの場合に、前記第２の電源電圧検出信号を選択出力する選択回路と、を備え、前記第２の電源電圧検出回路は、電源電圧の検出レベルが前記第１の電源電圧検出回路よりも低く設定されていることを特徴とする。
【００１４】
また、本発明の電源電圧検出回路は、前記スタンバイモードの場合に、前記第１の基準電圧発生回路及び前記コンパレータへの電源電圧の供給を停止する制御回路を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の電源電圧検出回路は、検出レベルが異なる電源電圧検出回路を複数配置し、選択回路を用いて通常動作モードとスタンバイモードとで、出力する検出信号を選択している。そのため、本発明によれば従来に比してスタンバイモードでの期待しない低電圧の検出を抑えることができる。
【００１６】
また、スタンバイモードの場合に、通常動作モード用の電源電圧検出回路への電源電圧の供給を停止する制御回路を設けることで、従来に比して低消費電流なスタンバイモードを実現することができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施形態について図面を参照しながら説明する。なお、従来と同様の構成については同一符号を示し、その説明を省略するか簡略する。
【００１８】
本実施形態の電源電圧検出回路は主として、図１に示すように、第１の電源電圧検出回路１０と、第２の電源電圧検出回路２０と、これらの回路から出力される信号を選択的に出力するための選択回路３０とから構成されている。
【００１９】
第１の電源電圧検出回路１０について説明する。第１の電源電圧検出回路１０は、マイクロコンピュータの通常動作モードに対応した電源電圧検出回路であり、電源電圧Ｖｄｄが通常動作モードの動作保証電圧の範囲にあるか否かを検出するための回路である。第１の電源電圧検出回路１０は、一定の基準電圧Ｖｒｅｆを出力するバンドギャップ型の第１の基準電圧発生回路１１と、電源電圧Ｖｄｄを分圧抵抗Ｒ１及びＲ２によって分圧電圧Ｖｘに分圧して出力する分圧回路１２と、それらの各出力を比較し、その判定結果を出力するコンパレータ１３を備える。なお、第１の基準電圧発生回路１１の具体的な回路構成例は、図４で示したものと同様である。
【００２０】
また、第１の基準電圧発生回路１１，分圧回路１２及びコンパレータ１３への電源電圧Ｖｄｄの供給を制御するための制御回路として、スタンバイ信号ＳＴＢがゲートに印加されたＰＭＯＳＭ１〜Ｍ３が各回路に接続されている。スタンバイモードの場合は、スタンバイ信号ＳＴＢがハイレベルとなり、ＰＭＯＳＭ１〜Ｍ３はオフして第１の電源電圧検出回路１０への電源電圧Ｖｄｄの供給が停止する。逆に通常動作モードでは、スタンバイ信号ＳＴＢがロウレベルとなり、ＰＭＯＳＭ１〜Ｍ３はオンして第１の電源電圧検出回路１０へ電源電圧Ｖｄｄが供給される。
【００２１】
コンパレータ１３から出力される検出信号を第１の電源電圧検出信号Ｖ１とする。第１の電源電圧検出回路１０では、電源電圧Ｖｄｄが第１の電圧Ｖｄｄ１よりも小さく、かつ分圧電圧Ｖｘが第１の基準電圧Ｖｒｅｆよりも小さい場合には、図５に示すようにハイレベルの第１の電源電圧検出信号Ｖ１が出力される。ハイレベルの第１の電源電圧検出信号Ｖ１は、通常動作モードにおける電圧低下を検出する信号であり、後述する選択回路３０を介して他の回路にリセット信号として供給される。
【００２２】
ここで第１の電圧Ｖｄｄ１は、通常動作モードの動作保証電圧の範囲内の電圧値であり、第１の電源電圧検出信号Ｖ１のレベルが反転する電圧値である。電源電圧Ｖｄｄが第１の電圧Ｖｄｄ１よりも小さく、かつ分圧電圧Ｖｘが第１の基準電圧Ｖｒｅｆよりも小さい場合には、図５に示すようにハイレベルの第１の電源電圧検出信号Ｖ１が出力される。
【００２３】
第２の電源電圧検出回路２０について説明する。第２の電源電圧検出回路２０は、マイクロコンピュータのスタンバイモードに対応した電源電圧検出回路であり、電源電圧Ｖｄｄがスタンバイモードの動作保証電圧の範囲にあるか否かを検出するための回路である。つまり、第２の電源電圧検出回路２０は、上記第１の電源電圧検出回路１０よりも低い電圧値（第２の電圧Ｖｄｄ２とする）を検出レベルとする回路である。さらに言えば、第２の電圧Ｖｄｄ２は、通常動作モードにおける動作保証の最低電圧値よりも低い電圧値（例えば１ボルト）である。
【００２４】
第２の電源電圧検出回路２０は、例えば電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列接続された抵抗Ｒ３とゲートとドレインが短絡されたＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとする）Ｍ４及びＭ５と、抵抗Ｒ３とＮＭＯＳＭ４との接続点に接続されたバッファ２１とから構成されている。
【００２５】
ＮＭＯＳＭ４のゲートは、電源電圧Ｖｄｄと抵抗Ｒ３との接続点に接続されている。そして、抵抗Ｒ３とＮＭＯＳＭ４との接続点からバッファ２１を介して第２の電源電圧検出信号Ｖ２が出力される。なお、抵抗Ｒ３はＮＭＯＳＭ４及びＭ５に比して高抵抗であるとする。ＮＭＯＳＭ４及びＭ５のそれぞれのしきい値をＶｔとする。
【００２６】
第２の電源電圧検出回路２０では、電源電圧Ｖｄｄが上述した第２の電圧Ｖｄｄ２（本実施形態では、ＮＭＯＳＭ４及びＭ５のしきい値Ｖｔを加算した値＝２Ｖｔ）よりも小さい場合には、ＮＭＯＳＭ４及びＭ５はオフし、図２に示すように第２の電源電圧検出信号Ｖ２はハイレベルとなる。なお、上述のとおり、第２の電圧Ｖｄｄ２＜第１の電圧Ｖｄｄ１の関係が成り立つ。ハイレベルの第２の電源電圧検出信号Ｖ２は、スタンバイモードにおける電圧低下を検出する信号であり、後述する選択回路３０を介して他の回路にリセット信号として供給される。
【００２７】
逆に、電源電圧Ｖｄｄが第２の電圧Ｖｄｄ２よりも大きい場合には、ＮＭＯＳＭ４及びＭ５がオンするため、図２に示すように第２の電源電圧検出信号Ｖ２がロウレベルとなる。
【００２８】
このように、第２の電源電圧検出回路２０はスタンバイモード専用の電源電圧検出回路であり、これにより第１の電源電圧検出回路１０よりも低い電圧レベルを検出している。なお、第２の電源電圧検出回路２０の検出レベル（第２の電圧Ｖｄｄ２）は、ＮＭＯＳＭ４及びＭ５のしきい値や、配置するトランジスタの個数を調節することで任意に設定することができる。また、トランジスタに換えてダイオード素子を配置することもできる。
【００２９】
選択回路３０は、いわゆるマルチプレクサ(Multiplexer)であり、通常動作モードの場合には第１の電源電圧検出回路１０から出力される第１の電源電圧検出信号Ｖ１を選択的に出力し、スタンバイモードの場合には第２の電源電圧検出回路２０から出力される第２の電源電圧検出信号Ｖ２を選択的に出力するものである。具体的には例えば図１に示すように、第１の入力端子に第１の電源電圧検出信号Ｖ１が入力され、第２の入力端子にスタンバイ信号ＳＴＢがインバータ３２を介して入力されたＡＮＤ回路３１と、第１の入力端子にスタンバイ信号ＳＴＢが入力され、第２の入力端子に第２の電源電圧検出信号Ｖ２が入力されたＡＮＤ回路３３と、ＡＮＤ回路３１，３３の出力がそれぞれ入力端子に入力されたＯＲ回路３４とから構成されている。このような選択回路３０によれば、通常動作モードの場合（スタンバイ信号ＳＴＢはロウレベル）には第１の電源電圧検出信号Ｖ１が出力され、スタンバイモードの場合（スタンバイ信号ＳＴＢはハイレベル）には、第２の電源電圧検出信号Ｖ２が出力される。
【００３０】
次に、上述の回路の動作を説明する。マイクロコンピュータの通常動作モードでは、スタンバイ信号ＳＴＢはロウレベルであり、ＰＭＯＳＭ１〜Ｍ３はオンし、基準電圧発生回路１１，分圧回路１２及びコンパレータ１３へ電源電圧Ｖｄｄが供給される。そして、電源電圧Ｖｄｄが第１の電圧Ｖｄｄ１よりも大きい場合には、図５に示すようにロウレベルの第１の電源電圧検出信号Ｖ１が選択回路３０から出力される。電源電圧Ｖｄｄが第１の電圧Ｖｄｄ１よりも小さい場合には信号が反転してハイレベルの第１の電源電圧検出信号Ｖ１が出力され、リセット動作がなされる。
【００３１】
一方スタンバイモードではスタンバイ信号ＳＴＢはハイレベルであり、ＰＭＯＳＭ１〜Ｍ３はオフし、第１の電源電圧検出回路１０には電源電圧Ｖｄｄが供給されない。そして、電源電圧Ｖｄｄが第２の電圧Ｖｄｄ２よりも大きい場合には、ロウレベルの第２の電源電圧検出信号Ｖ２が選択回路３０から出力される。電源電圧Ｖｄｄが第２の電圧Ｖｄｄ２よりも小さい場合には信号が反転してハイレベルの第２の電源電圧検出信号Ｖ２が出力され、リセット動作がなされる。
【００３２】
このように本実施形態では、検出レベルが通常動作モードの動作保証電圧の範囲内で設定された第１の電源電圧検出回路１０と、検出レベルが通常動作モードの動作保証電圧よりも低く設定された第２の電源電圧検出回路２０とを配置し、選択回路３０で動作モードに応じていずれかの検出信号のみを選択的に出力させている。これにより、従来に比してスタンバイモードでの期待しない低電圧の検出を抑えることができる。そして、不要なリセット動作を抑え、真にリセット動作が必要な時点でのみリセット動作を行うことができる。
【００３３】
また、本実施形態では、スタンバイモードの際に消費電流の低い第２の電源電圧検出回路２０のみに電源電圧を供給し、消費電流の高い第１の電源電圧検出回路１０への電源電圧の供給を停止させている。そのため、従来に比して低消費電流なスタンバイモードを実現することができる。
【００３４】
本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で設計変更が可能であることは言うまでも無い。例えば、バンドギャップ型の基準電圧発生回路１１は、図４で示したようにＮＰＮ型ＢＩＰトランジスタを用いた回路構成でもよいし、ＰＮＰ型ＢＩＰトランジスタを用いた回路構成でもよい。また、第２の電源電圧検出信号Ｖ２の遅延等を考慮し、上述したバッファ２１を配置しない場合もある。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態に係る電源電圧検出回路を示す回路図である。
【図２】本発明の実施形態に係る電源電圧検出回路の動作を示す波形図である。
【図３】従来の電源電圧検出回路を示す回路図である。
【図４】バンドギャップ型の基準電圧発生回路を示す回路図である。
【図５】従来の電源電圧検出回路の動作を示す波形図である。
【符号の説明】
【００３６】
１０  第１の電源電圧検出回路    １１  基準電圧発生回路    １２  分圧回路
２０  第２の電源電圧検出回路    ２１  バッファ    ３０  選択回路    
３１  ＡＮＤ回路    ３２  インバータ    ３３  ＡＮＤ回路    ３４  ＯＲ回路
１００  電源電圧検出回路    １０１  基準電圧発生回路    １０２  コンパレータ    
Ｍ１〜Ｍ３，Ｍａ，Ｍｂ  Ｐチャネル型ＭＯＳトランジスタ
Ｍ４，Ｍ５  Ｎチャネル型ＭＯＳトランジスタ    
Ｒａ，Ｒｂ，Ｒｃ，Ｒｄ，Ｒ１，Ｒ２  抵抗    Ｖｘ  分圧電圧    
Ｖｒｅｆ  基準電圧    Ｖｒｅｆ１  第１の基準電圧    
ＳＴＢ  スタンバイ信号    Ｖ１  第１の電源電圧検出信号
Ｖ２  第２の電源電圧検出信号    Ｖｄｄ  電源電圧
Ｖｄｄ１  第１の電圧    Ｖｄｄ２  第２の電圧    
Ｑ１〜ＱＫ＋１  ＮＰＮ型バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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