(57)【要約】【課題】Ｐ型薄膜トランジスタの閾値電圧の制御が容易なアレイ基板を提供する。【解決手段】Ｐ型用ゲート電極27に用いる金属材料の抵抗値より抵抗値が小さな金属材料をＮ型用ゲート電極25およびゲート配線26に用いる。Ｎ型用ゲート電極25およびゲート配線26にアルミニウム系材料を用い、Ｐ型用ゲート電極27にモリブデン系やタングステン系の材料を用いる。ゲート配線26にアルミニウム系の比較的抵抗値が小さな低抵抗材料を用いることができる。Ｐ型用ゲート電極27にアルミニウム系の材料を用いなくて済む。Ｐ型薄膜トランジスタ６の閾値電圧が変動しにくくなる。【選択図】図１
2008021719.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域とこのチャネル領域に接続されたソース領域およびドレイン領域とを有し多結晶シリコンにて構成された第１活性部、およびこの第１活性部のチャネル領域に離間対向して位置した第１ゲート電極を備えたＮ型薄膜トランジスタと、
チャネル領域とこのチャネル領域に接続されたソース領域およびドレイン領域とを有し多結晶シリコンにて構成された第２活性部、およびこの第２活性部のチャネル領域に離間対向して位置し前記第１ゲート電極の抵抗値より高い抵抗値を有する第２ゲート電極を備えたＰ型薄膜トランジスタと
を具備したことを特徴とした薄膜トランジスタ装置。
【請求項２】
第１ゲート電極と第２ゲート電極とは、電気的かつ物理的に接触して設けられている
ことを特徴とした請求項１記載の薄膜トランジスタ装置。
【請求項３】
第１ゲート電極は、アルミニウム(Ａｌ)を含んだ材料で形成されている
ことを特徴とした請求項１または２記載の薄膜トランジスタ装置。
【請求項４】
第２ゲート電極は、モリブデン(Ｍｏ)およびタングステン(Ｗ)の少なくともいずれかを含んだ材料で形成されている
ことを特徴とした請求項１ないし３いずれか記載の薄膜トランジスタ装置。
【請求項５】
チャネル領域とこのチャネル領域に接続されたソース領域およびドレイン領域とを有し多結晶シリコンにて構成された第１活性部、およびこの第１活性部のチャネル領域に離間対向して位置した第１ゲート電極を備えたＮ型薄膜トランジスタと、
チャネル領域とこのチャネル領域に接続されたソース領域およびドレイン領域とを有し多結晶シリコンにて構成された第２活性部、およびこの第２活性部のチャネル領域に離間対向して位置し前記第１ゲート電極の抵抗値より高い抵抗値を有する第２ゲート電極を備えたＰ型薄膜トランジスタとを具備した薄膜トランジスタ装置の製造方法であって、
前記第１活性部および第２活性部を設け、
少なくとも前記第２活性部のチャネル領域上に導電性膜を形成して前記第２ゲート電極を設け、
前記導電性膜より抵抗値が低い第１導電性膜を、少なくとも前記第１活性部のチャネル領域上に、前記第２ゲート電極に電気的かつ物理的に接触させて形成して前記第１ゲート電極を設ける
ことを特徴とする薄膜トランジスタ装置の製造方法。
【請求項６】
チャネル領域とこのチャネル領域に接続されたソース領域およびドレイン領域とを有し多結晶シリコンにて構成された第１活性部、およびこの第１活性部のチャネル領域に離間対向して位置した第１ゲート電極を備えたＮ型薄膜トランジスタと、
チャネル領域とこのチャネル領域に接続されたソース領域およびドレイン領域とを有し多結晶シリコンにて構成された第２活性部、およびこの第２活性部のチャネル領域に離間対向して位置し前記第１ゲート電極の抵抗値より高い抵抗値を有する第２ゲート電極を備えたＰ型薄膜トランジスタとを具備した薄膜トランジスタ装置の製造方法であって、
前記第１活性部および第２活性部を設け、
少なくとも前記第１活性部のチャネル領域上に導電性膜を形成して前記第１ゲート電極を設け、
前記導電性膜より抵抗値が高い第２導電性膜を少なくとも前記第２活性部のチャネル領域上に前記第１ゲート電極に電気的かつ物理的に接触させて形成して前記第２ゲート電極を設ける
ことを特徴とする薄膜トランジスタ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎ型薄膜トランジスタおよびＰ型薄膜トランジスタを有する薄膜トランジスタ装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、この種の薄膜トランジスタ装置としてのアレイ基板は、対向基板に対向して配置されており、これらアレイ基板と対向基板との間に液晶層が介挿されて液晶表示装置として構成されている。また、このアレイ基板は、ガラス基板上に複数の画素がマトリクス状に設けられており、これら複数の画素のそれぞれには、Ｐ型薄膜トランジスタとＮ型薄膜トランジスタとのそれぞれがスイッチング素子として同一のガラス基板上に積層されて設けられている。
【０００３】
そして、これらＮ型薄膜トランジスタおよびＰ型薄膜トランジスタは、ガラス基板上に積層されポリシリコン(ｐ−Ｓｉ)にて構成された半導体層をそれぞれ備えており、これら半導体層は、チャネル領域の両側にソース領域とドレイン領域とが設けられて構成されている。
【０００４】
さらに、これらＮ型薄膜トランジスタおよびＰ型薄膜トランジスタそれぞれの半導体層のチャネル領域に対向して、ゲート絶縁膜を介してゲート電極が積層されている。これらゲート電極は、これらゲート電極上に積層されたゲート配線に電気的に接続されている。そして、これらＮ型薄膜トランジスタおよびＰ型薄膜トランジスタそれぞれのゲート電極は、モリブデン−タングステン(ＭｏＷ)などの材料にて形成されている。さらに、これらＮ型薄膜トランジスタおよびＰ型薄膜トランジスタそれぞれのゲート配線は、低抵抗性を確保するためにアルミニウム(Ａｌ)を用いることが好ましいため、下層からチタン(Ｔｉ)／アルミニウム−銅(ＡｌＣｕ)／チタン(Ｔｉ)の３層構造に形成された構成が知られている(例えば、特許文献１参照。)。
【特許文献１】特開２００５−６４３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、上記液晶表示装置では、ゲート電極の抵抗値を低くすることを目的として、これらゲート配線を、アルミニウムを含むチタン(Ｔｉ)／アルミニウム−銅(ＡｌＣｕ)／チタン(Ｔｉ)の３層構造に形成している。
【０００６】
このため、これらゲート配線の抵抗値を下げることができ、これらゲート配線と薄膜トランジスタのゲート電極との間の抵抗値を小さくできるが、Ｐ型薄膜トランジスタでは、ゲート配線のアルミニウム層上にチタン層を積層させており、このチタン層中のチタン材料が水素吸蔵合金であることから、このチタン材料にて半導体層中の水素が減少し、この半導体層にダングリングボンドなどの欠陥が発生するなどによって、これらＰ型薄膜トランジスタの半導体層のチャネル領域とゲート電極との間の抵抗値が低くなり過ぎるおそれがある。
【０００７】
このことから、これらＰ型薄膜トランジスタの半導体層のチャネル領域とゲート電極との間の閾値電圧が不安定となるおそれがあるので、これらＰ型薄膜トランジスタの閾値電圧の制御が容易でないという問題を有している。
【０００８】
本発明は、このような点に鑑みなされたもので、Ｎ型薄膜トランジスタの第１ゲート電極の低抵抗性を維持しつつ、Ｐ型薄膜トランジスタの閾値電圧の制御が容易な薄膜トランジスタ装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、チャネル領域とこのチャネル領域に接続されたソース領域およびドレイン領域とを有し多結晶シリコンにて構成された第１活性部、およびこの第１活性部のチャネル領域に離間対向して位置した第１ゲート電極を備えたＮ型薄膜トランジスタと、チャネル領域とこのチャネル領域に接続されたソース領域およびドレイン領域とを有し多結晶シリコンにて構成された第２活性部、およびこの第２活性部のチャネル領域に離間対向して位置し前記第１ゲート電極の抵抗値より高い抵抗値を有する第２ゲート電極を備えたＰ型薄膜トランジスタとを具備したものである。
【発明の効果】
【００１０】
本発明によれば、Ｐ型薄膜トランジスタの第２ゲート電極の抵抗値を、Ｎ型薄膜トランジスタの第１ゲート電極の抵抗値より高くしたことにより、この第１ゲート電極の低抵抗性を維持しつつ、このＰ型薄膜トランジスタの第２活性部のチャネル領域と第２ゲート電極との間の閾値電圧が不安定となることを防止できるから、このＰ型薄膜トランジスタの閾値電圧の制御を容易にできる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の半導体装置の第１の実施の形態の構成を図１および図２を参照して説明する。
【００１２】
図１において、１は半導体装置としての液晶表示装置１である。この液晶表示装置１は、薄膜トランジスタ方式の平面表示装置であって、略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板３を有している。このガラス基板３の一主面である表面上には、窒化シリコン(ＳｉＮ)や酸化シリコン(ＳｉＯ)などで構成されたアンダーコート層４が積層されて成膜されている。
【００１３】
そして、このアンダーコート層４上には、液晶表示用のＮ型のスイッチング素子である複数のＮチャネル(Ｎ−ｃｈ)型のＮ型薄膜トランジスタ(ＴＦＴ)５と、液晶表示用のＰ型のスイッチング素子である複数のＰチャネル(Ｐ−ｃｈ)型のＰ型薄膜トランジスタ６とのそれぞれがマトリクス状に複数形成されている。
【００１４】
ここで、これらＮ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６のそれぞれは、アレイ基板２のガラス基板３上にマトリクス状に設けられた複数の画素８内に１画素構成要素としてそれぞれ設けられている。これら複数の画素８は、アレイ基板２のガラス基板３上に格子状に配線された図示しない走査線および信号線にて仕切られた各領域内に設けられている。
【００１５】
また、これら各画素８内に設けられているＮ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６のそれぞれは、アンダーコート層４上に形成された多結晶半導体層としてのポリシリコン層11,12を備えている。これらポリシリコン層11,12は、図２に示すように、平面視細長略矩形状に形成されており、非晶質半導体としてのアモルファスシリコンのレーザアニールにより形成されたポリシリコン(Ｐｏｌｙ−Ｓｉ)にて構成されている。
【００１６】
ここで、Ｎ型薄膜トランジスタ５のポリシリコン層11は、Ｎ型半導体としての第１活性部であって、このポリシリコン層11の中央部には、チャネル領域13が設けられている。そして、このチャネル領域13の両側には、Ｎ＋領域としてのＮ＋ポリシリコン(Ｎ＋ｐｏｌｙ−Ｓｉ)層であるソース領域14とドレイン領域15とのそれぞれが対向して設けられている。さらに、これらソース領域14およびドレイン領域15とチャネル領域13との間には、低濃度不純物領域としてのＮ−ポリシリコン(Ｎ−ｐｏｌｙ−Ｓｉ)層であるＬＤＤ(Lightly Doped Drain)領域16,17が設けられている。
【００１７】
一方、Ｐ型薄膜トランジスタ６のポリシリコン層12は、Ｐ型半導体としての第２活性部であって、このポリシリコン層12の中央部には、チャネル領域21が設けられている。そして、このチャネル領域21の両側には、Ｐ＋領域としてのＰ＋ポリシリコン(Ｐ＋ｐｏｌｙ−Ｓｉ)層であるソース領域22とドレイン領域23とのそれぞれが対向して設けられている。
【００１８】
さらに、これらＮ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６それぞれのポリシリコン層11,12上には、絶縁性を有する酸化シリコン(ＳｉＯ)あるいは窒化シリコン(ＳｉＮ)にて構成されたゲート絶縁膜24が、これらポリシリコン層11,12が設けられているアンダーコート層４を覆って積層されて成膜されている。すなわち、このゲート絶縁膜24は、各画素８内のポリシリコン層11,12間に位置するアンダーコート層４の表面をも覆うように積層されて設けられている。
【００１９】
そして、Ｎ型薄膜トランジスタ５のポリシリコン層11のチャネル領域13に対向したゲート絶縁膜24上には、第１ゲート電極としてのＮ型用ゲート電極25が積層されている。このＮ型用ゲート電極25は、ポリシリコン層11の長手方向に直交する長手方向を有する平面視細長略帯状に形成されており、このＮ型用ゲート電極25の長手方向の一端側25aが、ポリシリコン層11のチャネル領域13上に対向して設けられている。すなわち、このＮ型用ゲート電極25は、このＮ型用ゲート電極25の一端側25aが、ゲート絶縁膜24を介してＮ型薄膜トランジスタ５のチャネル領域13に離間対向する位置に設けられており、抵抗値が比較的小さなアルミニウム(Ａｌ)系の金属にて構成されている。
【００２０】
具体的に、このＮ型用ゲート電極25は、チタン(Ｔｉ)層上にアルミニウム(Ａｌ)層が積層され、このアルミニウム層上にチタン(Ｔｉ)層が積層された、いわゆるＴｉ／Ａｌ／Ｔｉの三層構造や、アルミニウム層と窒化チタン(ＴｉＮ)層との積層構造、アルミニウム層の単層などで構成されている。
【００２１】
さらに、このＮ型用ゲート電極25の他端側25bは、各Ｎ型薄膜トランジスタ５のＮ型用ゲート電極25を並列に電気的に接続させる配線部としての引き回し配線であるゲート配線26の一端部に一体的に電気的かつ機械的に接続されている。このゲート配線26は、Ｎ型用ゲート電極25の他端側25bを一体的に延出させて伸ばして直接電気的かつ機械的に接触させたものであって、Ｎ型用ゲート電極25の長手方向に直交する長手方向を有する平面視細長略帯状に形成されている。さらに、このゲート配線26は、Ｎ型用ゲート電極25の幅寸法に等しい幅寸法を有するゲート電極間配線であって、このゲート配線26の長手方向の一端側26aが、Ｎ型用ゲート電極25の長手方向の他端側25bに一体的に接続されている。
【００２２】
また、このゲート配線26は、走査線に電気的に接続されており、各Ｎ型薄膜トランジスタ５のＮ型用ゲート電極25と同一材料にて同一工程で同時に一体的に設けられている。すなわち、このゲート配線26は、Ｎ型用ゲート電極25の厚さ寸法に等しい厚さ寸法に形成されており、このＮ型用ゲート電極25と同一層であるアンダーコート層４上に積層されて設けられている。
【００２３】
一方、Ｐ型薄膜トランジスタ６のポリシリコン層12のチャネル領域21に対向したゲート絶縁膜24上には、第２ゲート電極としてのＰ型用ゲート電極27が積層されている。このＰ型用ゲート電極27は、ポリシリコン層12の長手方向に直交する長手方向を有する平面視細長略帯状に形成されており、このＰ型用ゲート電極27の長手方向の一端側27aが、ポリシリコン層12のチャネル領域21上に対向して設けられている。
【００２４】
すなわち、このＰ型用ゲート電極27は、このＰ型用ゲート電極27の一端側27aが、ゲート絶縁膜24を介してＰ型薄膜トランジスタ６のチャネル領域21に離間対向する位置に設けられており、例えばモリブデン−タングステン(ＭｏＷ)合金などの、抵抗値がアルミニウム系の金属のより比較的大きな抵抗値を有するモリブデン(Ｍｏ)あるいはタングステン(Ｗ)系の金属にて構成されている。すなわち、このＰ型用ゲート電極27は、Ｎ型用ゲート電極25およびゲート配線26を構成する材料とは異なる材料であって、これらＮ型用ゲート電極25およびゲート配線26の抵抗値より大きな抵抗値を有している。
【００２５】
さらに、このＰ型用ゲート電極27には、図２に示すように、このＰ型用ゲート電極27の他端側27bが、接続部分としての太い継ぎ部となる平面視正方形状に拡幅されて形成されている。具体的に、このＰ型用ゲート電極27の他端側27bは、一辺の長さ寸法がＰ型用ゲート電極27の一端側27aの幅寸法より大きな平面視正方形状に形成されている。
【００２６】
さらに、このＰ型用ゲート電極27の他端側27b上にゲート配線26が積層されて、このゲート配線26の他端側26bがＰ型用ゲート電極27の他端側27bに電気的に接続されている。そして、このＰ型用ゲート電極27は、Ｎ型用ゲート電極25およびゲート配線26それぞれの幅寸法に等しい細長帯状にゲート絶縁膜24上に積層されている。
【００２７】
そして、Ｎ型用ゲート電極25、ゲート配線26およびＰ型用ゲート電極27上には、これらＮ型用ゲート電極25、ゲート配線26およびＰ型用ゲート電極27間のゲート絶縁膜24上を覆うように、例えば酸化シリコン(ＳｉＯ)あるいは窒化シリコン(ＳｉＮ)にて構成された絶縁性を有するサイドウォール層としての層間絶縁膜33が積層されて設けられている。そして、これら層間絶縁膜33およびゲート絶縁膜24には、これら層間絶縁膜33およびゲート絶縁膜24のそれぞれを貫通した導通部としてのスルーホールである複数のコンタクトホール34,35,36,37が開口されて設けられている。
【００２８】
ここで、コンタクトホール34,35のそれぞれは、Ｎ型薄膜トランジスタ５のＮ型用ゲート電極25の両側に設けられており、このＮ型薄膜トランジスタ５のポリシリコン層11のソース領域14およびドレイン領域15上に設けられている。そして、コンタクトホール34は、Ｎ型薄膜トランジスタ５のポリシリコン層11のソース領域14に連通して開口しており、コンタクトホール35は、Ｎ型薄膜トランジスタ５のポリシリコン層11のドレイン領域15に連通して開口している。
【００２９】
また、コンタクトホール36,37のそれぞれは、Ｐ型薄膜トランジスタ６のＰ型用ゲート電極27の両側に設けられており、このＰ型薄膜トランジスタ６のポリシリコン層12のソース領域22およびドレイン領域23上に設けられている。そして、コンタクトホール36は、Ｐ型薄膜トランジスタ６のソース領域22に連通して開口しており、コンタクトホール37は、Ｐ型薄膜トランジスタ６のドレイン領域23に連通して開口している。
【００３０】
そして、Ｎ型薄膜トランジスタ５のソース領域14に連通したコンタクトホール34上には、導電層としての信号線であるソース電極41が積層されて設けられている。このソース電極41は、コンタクトホール34を介してＮ型薄膜トランジス５のソース領域14に電気的に接続されて導通している。また、Ｎ型薄膜トランジスタ５のドレイン領域15に連通したコンタクトホール35には、導電層としての信号線であるドレイン電極42が積層されて設けられている。このドレイン電極42は、コンタクトホール35を介してＮ型薄膜トランジスタ５のドレイン領域15に電気的に接続されて導通している。
【００３１】
さらに、Ｐ型薄膜トランジスタ６のソース領域22に連通したコンタクトホール36には、導電層としての信号線であるソース電極43が積層されて設けられている。このソース電極43は、コンタクトホール36を介してＰ型薄膜トランジスタ６のソース領域22に電気的に接続されて導通している。また、Ｐ型薄膜トランジスタ６のドレイン領域23に連通したコンタクトホール37には、導電層としての信号線であるドレイン電極44が積層されて設けられている。このドレイン電極44は、コンタクトホール37を介してＰ型薄膜トランジスタ６のドレイン領域23に電気的に接続されて導通されている。
【００３２】
一方、これらＮ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６それぞれのソース電極41,43およびドレイン電極42,44上には、これらソース電極41,43およびドレイン電極42,44の間に位置する層間絶縁膜33上を覆うように、絶縁性を有する保護膜としてのパッシベーション膜51が積層されて成膜されている。
【００３３】
そして、このパッシベーション膜51上には、例えばＩＴＯ(Indium Tin Oxide:インジウム錫酸化物)にて構成された透明電極としての図示しない画素電極が積層されている。この画素電極は、図示しないコンタクトホールを介してＮ型薄膜トランジスタ５あるいはＰ型薄膜トランジスタ６のドレイン電極42,44に電気的に接続されて導通されている。すなわち、この画素電極は、Ｎ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６のいずれかにて制御されている。さらに、この画素電極上には、この画素電極間のパッシベーション膜51上を覆うように配向膜54が積層されて成膜されている。
【００３４】
一方、アレイ基板２に対向して矩形平板状の対向基板61が配設されている。この対向基板61は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板62を備えている。このガラス基板62のアレイ基板２に対向した側の一主面の略全面には、対向電極63が設けられている。さらに、この対向電極63上の略全面には、配向膜64が積層されて成膜されている。
【００３５】
そして、これらアレイ基板２と対向基板61とは、これらアレイ基板２の配向膜54と対向基板61の配向膜64とを対向させた状態で、所定の間隔を介して重ね合わされて図示しないシール材を介して貼り合わされている。ここで、これらアレイ基板２の配向膜54と対向基板61の配向膜64との間の間隙が液晶封止領域65となり、この液晶封止領域65には、液晶素子66が注入されて封止されて光変調層としての液晶層67が介挿されて設けられて液晶表示装置１が構成されている。
【００３６】
次に、上記第１の実施の形態のアレイ基板の製造方法を説明する。
【００３７】
まず、図３に示すように、ガラス基板３上の全面に、窒化シリコン(ＳｉＮ)あるいは酸化シリコン(ＳｉＯ)を積層してアンダーコート層４を形成する。
【００３８】
そして、例えばＣＶＤ(Chemical Vapor Deposition：化学気相)法などで、非晶質半導体としての非結晶シリコンである図示しないアモルファスシリコン膜をアンダーコート層４上に成膜する。この後、このアモルファスシリコン膜にエキシマレーザビームを照射してレーザアニールして結晶化させて、このアモルファスシリコン膜を多結晶半導体層としてのポリシリコン膜71にする。
【００３９】
次いで、このポリシリコン膜71をフォトリソグラフィにて島状にしてＮ型薄膜トランジスタ５を構成するポリシリコン層11と、Ｐ型薄膜トランジスタ６を構成するポリシリコン層12とのそれぞれを形成する。
【００４０】
この後、例えばＰＥ(Plasma Enhanced)−ＣＶＤ法などで、これらポリシリコン層11,12上に、これらポリシリコン層11,12間に位置するアンダーコート層４上を覆うようにゲート絶縁膜24を成膜する。
【００４１】
次いで、このゲート絶縁膜24上の全面に、例えばモリブデン(Ｍｏ)あるいはタングステン(Ｗ)を成膜して高抵抗導電性膜である高抵抗金属層72を形成する。このとき、この高抵抗金属層72は、モリブデン−タングステン(ＭｏＷ)や、モリブデン−タンタル(ＭｏＴａ)などとすることもできる。
【００４２】
さらに、この高抵抗金属層72のＰ型用ゲート電極27となる部分上に第１レジストマスク73を形成してから、この第１レジストマスク73をマスクとして第１フォトリソグラフィ工程して、Ｐ型薄膜トランジスタ６となる側をゲート加工してＰ型用ゲート電極27を形成する。
【００４３】
この後、図４に示すように、このＰ型用ゲート電極27上から第１レジストマスク73を除去した後、図５に示すように、ゲート絶縁膜24上に、Ｎ型薄膜トランジスタ５を構成するポリシリコン層11を覆う第２レジストマスク74を形成する。
【００４４】
この状態で、この第２レジストマスク74およびＰ型用ゲート電極27のそれぞれをマスクとして、Ｐ型薄膜トランジスタ６を構成するポリシリコン層12のソース領域22およびドレイン領域23となる部分に、例えばＰ型のドーパントであるジボラン(Ｂ２Ｈ５)を高濃度にイオンドーピングして注入して高ドーズし、これらソース領域22およびドレイン領域23を形成する。
【００４５】
次いで、ゲート絶縁膜24上から第２レジストマスク74を除去した後、図６に示すように、このゲート絶縁膜24上の全面に、このゲート絶縁膜24上のＰ型ゲート電極を覆って、例えばＴｉ／Ａｌ／Ｔｉの三層構造をアルミニウム系材料として成膜して低抵抗導電性膜である低抵抗金属層75を形成する。このとき、この低抵抗金属層75としては、アルミニウム層と窒化チタン(ＴｉＮ)層との積層構造、アルミニウム層の単層などすることもできる。
【００４６】
さらに、この低抵抗金属層75上に、Ｎ型薄膜トランジスタ５を構成するＮ型用ゲート電極25となる部分とゲート配線26となる部分とのそれぞれを覆う第３レジストマスク76を形成する。
【００４７】
この状態で、この第３レジストマスク76をマスクとして第３のフォトリソグラフィ工程し、図７に示すように、Ｎ型薄膜トランジスタ５となる側をゲート加工してＮ型用ゲート電極25を形成するとともに、配線加工してゲート配線26を形成する。
【００４８】
次いで、これらＮ型用ゲート電極25およびゲート配線26上から第３のレジストマスク76を除去する。
【００４９】
この状態で、Ｎ型用ゲート電極25をマスクとして、少なくともＮ型薄膜トランジスタ５を構成するポリシリコン層11のソース領域14、ドレイン領域15およびＬＤＤ領域16,17となる部分に、Ｎ型のドーパントであるホスフィン(ＰＨ３)を低濃度にイオンドーピングして注入して低ドーズする。
【００５０】
次いで、図８に示すように、ゲート絶縁膜24上に、Ｎ型薄膜トランジスタ５のポリシリコン層11のチャネル領域13および各ＬＤＤ領域16,17となる部分上と、Ｐ型薄膜トランジスタ６のポリシリコン層12全体上とのそれぞれを覆う第４レジストマスク77を形成する。
【００５１】
この状態で、この第４レジストマスク77をマスクとして第４フォトリソグラフィ工程し、Ｎ型薄膜トランジスタ５のポリシリコン層11のソース領域14およびドレイン領域15となる部分のそれぞれに、ホスフィン(ＰＨ３)を高濃度にイオンドーピングして注入して高ドーズし、これらソース領域14およびドレイン領域15を形成する。
【００５２】
このとき、Ｎ型薄膜トランジスタ５のポリシリコン層11のソース領域14およびドレイン領域15より内側であって、Ｎ型のドーパントにて低ドーズされている領域のそれぞれがＬＤＤ領域16,17となり、このポリシリコン層11のＬＤＤ領域16,17間に位置しドーズされていない部分がチャネル領域13となる。
【００５３】
この後、ゲート絶縁膜24上から第４レジストマスク77を除去した後に、図９に示すように、このゲート絶縁膜24上に、例えばシリコン酸化物を成膜して、このゲート絶縁膜24上のＮ型用ゲート電極25、ゲート配線26およびＰ型用ゲート電極27のそれぞれを覆う層間絶縁膜33を形成する。
【００５４】
次いで、フォトリソグラフィ工程にて、Ｎ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６それぞれのソース領域14およびドレイン領域15とのそれぞれに、層間絶縁膜33およびゲート絶縁膜24を介して連通するコンタクトホール34,35,36,37のそれぞれを形成する。
【００５５】
この後、この層間絶縁膜33上に、例えばモリブデン(Ｍｏ)とアルミニウム(Ａｌ)との積層膜を信号線となる導電層を、各コンタクトホール34,35,36,37のそれぞれを覆うようにスパッタ法にて成膜してからフォトリソグラフィ工程にてエッチングして、Ｎ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６それぞれのソース電極41,43およびドレイン電極42,44をそれぞれ形成する。
【００５６】
さらに、図１０に示すように、層間絶縁膜33上の全面にＰＥ−ＣＶＤ法にて、例えばシリコン窒化膜を成膜して、各ソース電極41,43およびドレイン電極42,44のそれぞれを覆うパッシベーション膜51を形成する。
【００５７】
続いて、フォトリソグラフィ工程にて、このパッシベーション膜51をエッチングしてＮ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６のいずれかのドレイン電極42,44に導通する図示しないコンタクトホールを形成する。
【００５８】
この後、このコンタクトホールに透明導電膜をスパッタにて成膜した後、この透明導電膜をフォトリソグラフィ工程およびエッチング工程にて画素８の形状にパターニングして画素電極とする。
【００５９】
さらに、これら画素電極が設けられているパッシベーション膜51上の全面に、これら画素電極を覆う配向膜54を積層させてアレイ基板２とする。
【００６０】
ここで、ガラス基板３上にＮ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６のそれぞれを形成するアレイ基板２などの従来のデバイスにおいては、このアレイ基板２のガラス基板３上に配線されるゲート配線26を、Ｎ型用ゲート電極25およびＰ型用ゲート電極27と同じ層で形成している。
【００６１】
このため、配線抵抗を下げることを目的として、このゲート配線26に抵抗値が低いアルミニウム系材料を用いることが本来好ましい。そして、このゲート配線26を構成する材料として、例えばＴｉ／Ａｌ／Ｔｉの積層構造などのアルミニウム(Ａｌ)系材料を用いると、Ｎ型用ゲート電極25およびＰ型用ゲート電極27のそれぞれもまた、ゲート配線26を構成するアルミニウム系材料にて構成される。
【００６２】
このとき、このＰ型用ゲート電極27をアルミニウム系材料にて構成した場合には、実験的に、Ｐ型薄膜トランジスタ６の閾値電圧(Ｖｔｈ)がマイナス(−)側に、例えば−１Ｖから−２Ｖ程度大きくシフトしてしまうおそれがあり、このＰ型薄膜トランジスタ６のスイッチングのタイミングが遅くなってしまうおそれがある。
【００６３】
すなわち、このＰ型用ゲート電極27として、例えばＴｉ／Ａｌ／Ｔｉの積層構造を用いた場合には、このＰ型用ゲート電極27のアルミニウム層下に積層されているチタン層中のチタン(Ｔｉ)材料が水素(Ｈ)吸蔵合金であることから、ポリシリコン層12中の水素を減少させてしまうおそれがあると考えられる。
【００６４】
このことから、このポリシリコン層12中の水素が減少した部分で、この水素の挙動が影響されてしまい、この水素が減少した部分の原子が共有結合の相手を失い、結合に関与しない不対電子で占められた結合手である、いわゆるダングリングボンドなどの欠陥が発生するおそれがある。この結果、Ｐ型薄膜トランジスタ６の閾値電圧が不安定となるため、これらＰ型薄膜トランジスタ６の閾値電圧の制御が容易ではない。
【００６５】
そこで、上記第１の実施の形態のように、Ｎ型薄膜トランジスタ５のＮ型用ゲート電極25と、ゲート配線26と、Ｐ型薄膜トランジスタ６のＰ型用ゲート電極27とを構成する金属材料を異ならせる構成とした。その構成として、Ｐ型用ゲート電極27に用いる金属材料の抵抗値より抵抗値が小さな金属材料をＮ型用ゲート電極25およびゲート配線26に用いた。
【００６６】
具体的には、これらＮ型用ゲート電極25およびゲート配線26に、例えばＴｉ／Ａｉ／Ｔｉの三層構造やＡｌ／ＴｉＮの積層構造などの、少なくともアルミニウム系材料を用い、Ｐ型用ゲート電極27に、例えばモリブデン(Ｍｏ)、タングステン(Ｗ)あるいはタンタル(Ｔａ)などのアルミニウム系材料以外の、これらアルミニウム系材料より抵抗値が大きな材料を用いる構成とした。
【００６７】
この結果、ゲート配線26およびＮ型用ゲート電極25の引き回し抵抗を低くすることを目的として、これらゲート配線26およびＮ型用ゲート電極25としてアルミニウム系の比較的抵抗値が小さな低抵抗材料を用いることができつつ、Ｐ型用ゲート電極27にアルミニウム系の材料を用いなくて済む。
【００６８】
したがって、Ｎ型用ゲート電極25の低抵抗性を維持してＮ型薄膜トランジスタ５の閾値電圧の安定性を維持しながら、Ｐ型薄膜トランジスタ６の閾値電圧が変動しにくくできるので、閾値電圧が安定したＰ型薄膜トランジスタ６を有するアレイ基板２を製造できる。
【００６９】
さらに、実験的にＰ型薄膜トランジスタ６より閾値電圧が変動しにくいＮ型薄膜トランジスタ５のＮ型用ゲート電極25として、ゲート配線26と同じ材料を用いることで、このゲート配線26自体の低抵抗性を維持できるとともに、これらＮ型用ゲート電極25とゲート配線26とを同一材料で同一工程にて同時に一体的に形成できる。
【００７０】
このため、これらＮ型用ゲート電極25とゲート配線26とを電気的かつ機械的に接触させて接続させる作業および工程が不要となり、これらＮ型用ゲート電極25とＰ型用ゲート電極27とを繋ぐゲート配線26の接続点を減少できる。よって、アレイ基板２の製造に必要なフォトリソグラフィ工程を大幅に増加させることなく、閾値電圧が安定したＮ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６を有するアレイ基板２を製造できる。
【００７１】
すなわち、図１７に示す比較例のように、Ｎ型用ゲート電極25およびＰ型用ゲート電極27としてモリブデン(Ｍｏ)系やタングステン(Ｗ)系の材料を用い、ゲート配線26にアルミニウム(Ａｌ)材料を用いた場合には、フォトリソグラフィ工程での位置合わせを容易にするために、これらゲート配線26とＮ型用ゲート電極25およびＰ型用ゲート電極27との接続部分を太い継ぎ部分にする必要がある。
【００７２】
このため、これらゲート配線26、Ｎ型用ゲート電極25およびＰ型用ゲート電極27のそれぞれに太い継ぎ部分を数多く形成する必要があることから、これらゲート配線26、Ｎ型用ゲート電極25およびＰ型用ゲート電極27にて構成された回路をガラス基板３上に詰め込みにくい。
【００７３】
さらに、Ｐ型用ゲート電極27の他端側27bを、このＰ型用ゲート電極27の一端側27aの幅寸法より一辺の長さ寸法が大きな平面視正方形状に拡幅させた。この結果、このＰ型用ゲート電極27の他端側27b上に直接積層されるゲート配線26の他端側26bと、Ｐ型用ゲート電極27の他端側27bとの間の電気的および機械的な接触をより確実にできる。したがって、これらＰ型用ゲート電極27の他端側27bとゲート配線26の他端側26bとの間の電気的かつ機械的な直接接続をより確実にでき、これらＰ型用ゲート電極27の他端側27bとゲート配線26の他端側26bとの導電性をより確実にできる。
【００７４】
次に、本発明の第２の実施の形態のアレイ基板の製造方法を説明する。
【００７５】
この第２の実施の形態は、Ｐ型薄膜トランジスタ６をＮ型薄膜トランジスタ５より先に形成する上記第１の実施の形態とは逆に、Ｎ型薄膜トランジスタ５をＰ型薄膜トランジスタ６より先に形成するものである。
【００７６】
まず、図１１に示すように、ガラス基板３上にアンダーコート層４が形成され、このアンダーコート層４上に島状の各ポリシリコン層11,12が形成され、これらポリシリコン層11,12上に積層されたゲート絶縁膜24上のＮ型薄膜トランジスタ５のポリシリコン層11のチャネル領域13およびＬＤＤ領域16,17となる部分上と、Ｐ型薄膜トランジスタ６のポリシリコン層12全体上とのそれぞれに第１レジストマスク73を形成する。
【００７７】
この状態で、この第１レジストマスク73をマスクとして第１フォトリソグラフィ工程し、Ｎ型薄膜トランジスタ５のポリシリコン層11のソース領域14およびドレイン領域15となる部分のそれぞれにＮ型のドーパントを高ドーズして、ソース領域14およびドレイン領域15を形成する。
【００７８】
このとき、Ｎ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６に隣接して、いわゆるＭＩＭ(Metal-Insulator-Metal:金属−絶縁体−金属)構造の図示しない画素容量(Ｃｓ)を形成する場合には、この画素容量のポリシリコン層も同時にＮ型のドーパントを高ドーズする。
【００７９】
次いで、ゲート絶縁膜24上の全面に、アルミニウム系材料として、例えばＴｉ／Ａｌ／Ｔｉの三層構造を成膜して第１導電性膜としての低抵抗金属層75を形成する。
【００８０】
この後、図１２に示すように、この低抵抗金属層75上に、Ｎ型用ゲート電極25となる部分とゲート配線26となる部分とのそれぞれを覆う第２レジストマスク74を形成する。
【００８１】
この状態で、この第２レジストマスク74をマスクとして第２フォトリソグラフィ工程し、図１３に示すように、Ｎ型薄膜トランジスタ５となる側をゲート加工してＮ型用ゲート電極25を形成するとともに、配線加工してゲート配線26を形成する。
【００８２】
次いで、これらＮ型用ゲート電極25およびゲート配線26上から第２レジストマスク74を除去する。
【００８３】
さらに、図１４に示すように、ゲート絶縁膜24上の全面に、例えばモリブデン(Ｍｏ)あるいはタングステン(Ｗ)を成膜して第２導電性膜としての高抵抗金属層72を形成してから、この高抵抗金属層72のＰ型用ゲート電極27となる部分上に第３レジストマスク76を形成する。
【００８４】
この状態で、この第３レジストマスク76をマスクとして第３フォトリソグラフィ工程し、図１５に示すように、Ｐ型薄膜トランジスタ６となる側をゲート加工してＰ型用ゲート電極27を形成する。
【００８５】
次いで、Ｎ型用ゲート電極25をマスクとして、少なくともＮ型薄膜トランジスタ５を構成するポリシリコン層11のソース領域14、ドレイン領域15およびＬＤＤ領域16,17となる部分にＮ型のドーパントを低ドーズして、Ｎ型薄膜トランジスタ５のポリシリコン層11のＬＤＤ領域16,17を形成する。
【００８６】
この後、図１６に示すように、ゲート絶縁膜24上に、Ｎ型薄膜トランジスタ５のポリシリコン層11全体を覆う第４レジストマスク77を形成する。
【００８７】
この状態で、この第４レジストマスク77およびＰ型用ゲート電極27をマスクとして、Ｐ型薄膜トランジスタ６のポリシリコン層12のソース領域22およびドレイン領域23となる部分にＰ型のドーパントを高ドーズして、ソース領域22およびドレイン領域23をそれぞれ形成する。
【００８８】
さらに、ゲート絶縁膜24上から第４レジストマスク77を除去した後、図１に示すように、このゲート絶縁膜24上に層間絶縁膜33を形成してから、この層間絶縁膜33およびゲート絶縁膜24にコンタクトホール34,35,36,37を形成する。
【００８９】
そして、これらコンタクトホール34,35,36,37にＮ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６のソース電極41,43およびドレイン電極42,44をそれぞれ形成してから、層間絶縁膜33上の全面にパッシベーション膜51を形成する。
【００９０】
次いで、このパッシベーション膜51にコンタクトホールを形成してから、このコンタクトホールに画素電極を形成した後に、これら画素電極が設けられているパッシベーション膜51上の全面に配向膜54を積層させてアレイ基板２とする。
【００９１】
上述のように、上記第２の実施の形態によれば、Ｎ型薄膜トランジスタ５をＰ型薄膜トランジスタ６より先に形成しても、Ｎ型用ゲート電極25およびゲート配線26にアルミニウム系材料を用い、Ｐ型用ゲート電極27にアルミニウム系材料より抵抗値が大きな材料を用いることができる。
【００９２】
したがって、ゲート配線26にアルミニウム系の比較的抵抗値が小さな低抵抗材料を用いることができ、Ｐ型用ゲート電極27にアルミニウム系の材料を用いなくて済むとともに、Ｎ型用ゲート電極25としてゲート配線26と同じ材料を用いることができるから、上記第１の実施の形態と同様の作用効果を奏することができる。
【００９３】
なお、上記各実施の形態では、高抵抗金属層72として、モリブデン(Ｍｏ)を含んだ合金、すなわち、モリブデン−タングステン(ＭｏＷ)およびモリブデン−タンタル(ＭｏＴａ)のいずれかで構成することもできる。また、低抵抗金属層75として、アルミニウム(Ａｌ)を含んだ合金、すなわちアルミニウム(Ａｌ)およびアルミニウム−銅(ＡｌＣｕ)の少なくともいずれか一方と、モリブデン(Ｍｏ)、チタン(Ｔｉ)および窒化チタン(ＴｉＮ)の少なくともいずれかとの積層膜にて構成することもできる。
【００９４】
また、アレイ基板２上のＮ型用ゲート電極25ではなく、このアレイ基板２上のＰ型用ゲート電極27の他端側27bを一体的に延出させて伸ばしてゲート配線26とし、このゲート配線26の他端側26bをＮ型用ゲート電極25の他端側25bに電気的かつ機械的に直線接触させる構成としても、これらゲート配線26とＮ型用ゲート電極25およびＰ型用ゲート電極27との接続点を減少できる。
【００９５】
さらに、液晶表示装置１のアレイ基板２あるいは対向基板61に、光の三原色に対応したＲ(Red),Ｇ(Green),Ｂ(Blue)のカラーフィルタ層をアレイ基板２上の各画素８に対応させて形成して、カラー表示可能な液晶表示装置１にも対応させて用いることができる。
【００９６】
また、Ｎ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６をスイッチング素子とした液晶表示装置１について説明したが、これらＮ型薄膜トランジスタ５およびＰ型薄膜トランジスタ６を用いた液晶表示装置１以外の、例えばエレクトロルミネッセンス(ＥＬ)表示装置などの平面表示装置や、その他の種々の半導体装置であっても対応させて用いることができる。
【図面の簡単な説明】
【００９７】
【図１】本発明の薄膜トランジスタ装置の第１の実施の形態を示す説明断面図である。
【図２】同上薄膜トランジスタ装置の一部を示す平面図である。
【図３】同上薄膜トランジスタ装置の導電性膜および第１レジストマスクを形成した状態を示す説明断面図である。
【図４】同上薄膜トランジスタ装置の第２ゲート電極を形成した状態を示す説明断面図である。
【図５】同上薄膜トランジスタ装置の第２活性部をドープする状態を示す説明断面図である。
【図６】同上薄膜トランジスタ装置に第１導電膜および第３レジストマスクを形成した状態を示す説明断面図である。
【図７】同上薄膜トランジスタ装置の第１活性部を低ドーズする状態を示す説明断面図である。
【図８】同上薄膜トランジスタ装置の第１活性部を高ドーズする状態を示す説明断面図である。
【図９】同上薄膜トランジスタ装置の第１活性部および第２活性部を形成した状態を示す説明断面図である。
【図１０】同薄膜トランジスタ装置を形成した状態を示す説明断面図である。
【図１１】本発明の第２の実施の形態の薄膜トランジスタ装置の第１活性部を高ドーズする状態を示す説明断面図である。
【図１２】同上薄膜トランジスタ装置の導電性膜および第２レジストマスクを形成した状態を示す説明断面図である。
【図１３】同上薄膜トランジスタ装置の第１ゲート電極および配線部を形成した状態を示す説明断面図である。
【図１４】同上薄膜トランジスタ装置の第２導電性膜および第３レジストマスクを形成した状態を示す説明断面図である。
【図１５】同上薄膜トランジスタ装置の第１活性部を低ドーズする状態を示す説明断面図である。
【図１６】同上薄膜トランジスタ装置の第２活性部をドープする状態を示す説明断面図である。
【図１７】比較例の薄膜トランジスタ装置の一部を示す平面図である。
【符号の説明】
【００９８】
２    薄膜トランジスタ装置としてのアレイ基板
５    Ｎ型薄膜トランジスタ
６    Ｐ型薄膜トランジスタ
11    第１活性部としてのポリシリコン層
12    第２活性部としてのポリシリコン層
13    チャネル領域
14    ソース領域
15    ドレイン領域
21    第２活性部としてのチャネル領域
22    ソース領域
23    ドレイン領域
25    第１ゲート電極としてのＮ型用ゲート電極
27    第２ゲート電極としてのＰ型用ゲート電極
72    導電性膜としての第２導電性膜である高抵抗金属層
75    導電性膜としての第１導電性膜である低抵抗金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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