(57)【要約】【課題】出力バッファ素子及び入力バッファ素子間における前記制御信号の伝達時間に差異が生じた。【解決手段】第１のマクロブロック及び第２のマクロブロック間に亘り、複数の出力バッファ素子、複数の出力ポート、複数の入力ポート、及び複数の入力バッファ素子間の配線の合計の長さが、相互に実質的に等しくなるように、複数の出力バッファ素子及び複数の入力バッファ素子を配置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
（１）複数の層からなる半導体装置が有すべき機能を担う第１のマクロブロック中に配置すべき、前記機能に関連する信号を出力するための複数の出力バッファ素子と、（２）前記第１のマクロブロックに引き続く第２のマクロブロック中に配置すべき、前記複数の出力バッファ素子から前記信号の入力を受けるための複数の入力バッファ素子とが、（３）（３ａ）各出力ポートが、前記第１のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の出力バッファ素子のうちの一つに対応する複数の出力ポートと、（３ｂ）各入力ポートが、前記第２のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の入力バッファ素子のうちの一つ及び前記複数の出力ポートのうちの一つに対応する複数の入力ポートと、を介して接続されるべき半導体装置の設計方法であって、
（１）前記複数の出力バッファ素子を、各出力バッファ素子が前記複数の層のうちの一の層に割り当てられるように配置し、かつ、前記複数の入力バッファ素子を、各入力バッファ素子が、当該入力バッファ素子に対応する出力バッファ素子が配置された層に割り当てられるように配置する配置工程であって、（２）各合計配線長が、一の出力バッファ素子及び当該一の出力バッファ素子に対応する一の出力ポート間の第１の配線の長さ、並びに、当該一の出力ポートに対応する一の入力バッファ素子及び前記一の入力バッファ素子に対応する一の入力ポート間の第２の配線の長さの合計である複数の合計配線長が、相互に実質的に等しくなるように、前記複数の出力バッファ素子を配置し、かつ、前記複数の入力バッファ素子を配置する配置工程と、
（１）前記複数の出力バッファ素子及び前記複数の出力ポート間を、前記一の出力バッファ素子と前記一の出力ポートとが接続されるように配線し、（２）前記複数の入力バッファ素子及び前記複数の入力ポート間を、前記一の入力バッファ素子と前記一の入力ポートとが接続されるように配線し、（３）前記複数の出力ポート及び前記複数の入力ポート間を、前記一の出力ポート及び前記一の入力ポートが接続されるように配線する配線工程と、を含むことを特徴とする半導体装置の設計方法。
【請求項２】
前記第１の配線の長さが、相互に実質的に等しく、かつ、前記第２の配線の長さが、相互に実質的に等しいことを特徴とする請求項１記載の半導体装置の設計方法。
【請求項３】
複数の層からなる半導体装置が有すべき機能を担う第１のマクロブロック中で、各出力バッファ素子が前記複数の層のうちの一の層に割り当てられて配置されており、前記機能に関連する信号を出力するための複数の出力バッファ素子と、
前記第１のマクロブロックに引き続く第２のマクロブロック中で、各入力バッファ素子が当該入力バッファ素子に対応する出力バッファ素子が配置された層に割り当てられて配置されており、前記複数の出力バッファ素子から前記信号の入力を受けるための複数の入力バッファ素子と、
各出力ポートが、前記第１のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の出力バッファ素子のうちの一つに対応する複数の出力ポートと、
各入力ポートが、前記第２のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の入力バッファ素子のうちの一つ及び前記複数の出力ポートのうちの一つに対応する複数の入力ポートと、
前記複数の出力バッファ素子及び前記複数の出力ポート間を、一の出力バッファ素子と当該一の出力バッファ素子に対応する一の出力ポートとが接続されるように繋ぐ第１の複数の配線と、
前記複数の入力バッファ素子及び前記複数の入力ポート間を、一の入力バッファ素子と当該一の入力バッファ素子に対応する一の入力ポートとが接続されるように繋ぐ第２の複数の配線と、
前記複数の出力ポート及び前記複数の入力ポート間を、前記一の出力ポート及び前記一の入力ポートが接続されるように繋ぐ第３の複数の配線と、を含み、
前記第１の複数の配線、前記第２の複数の配線、及び前記第３の複数の配線のうち対応する配線同士の合計の長さが、相互に実質的に等しいことを特徴とする半導体装置。
【請求項４】
前記第１の複数の配線の長さが、相互に実質的に等しく、かつ、前記第２の複数の配線の長さが、相互に実質的に等しいことを特徴とする請求項３記載の半導体装置。
【請求項５】
（１）複数の層からなる半導体装置が有すべき機能を担う第１のマクロブロック中に配置すべき、前記機能に関連する信号を出力するための複数の出力バッファ素子と、（２）前記第１のマクロブロックに引き続く第２のマクロブロック中に配置すべき、前記複数の出力バッファ素子から前記信号の入力を受けるための複数の入力バッファ素子とが、（３）（３ａ）各出力ポートが、前記第１のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の出力バッファ素子のうちの一つに対応する複数の出力ポートと、（３ｂ）各入力ポートが、前記第２のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の入力バッファ素子のうちの一つ及び前記複数の出力ポートのうちの一つに対応する複数の入力ポートと、を介して接続されるべき半導体装置の製造方法であって、
（１）前記複数の出力バッファ素子を、各出力バッファ素子が前記複数の層のうちの一の層に割り当てられるように配置し、かつ、前記複数の入力バッファ素子を、各入力バッファ素子が、当該入力バッファ素子に対応する出力バッファ素子が配置された層に割り当てられるように配置する工程であって、（２）各合計配線長が、一の出力バッファ素子及び当該一の出力バッファ素子に対応する一の出力ポート間の第１の配線の長さ、並びに、当該一の出力ポートに対応する一の入力バッファ素子及び前記一の入力バッファ素子に対応する一の入力ポート間の第２の配線の長さの合計である複数の合計配線長が、相互に実質的に等しくなるように、前記複数の出力バッファ素子を配置し、かつ、前記複数の入力バッファ素子を配置する前記配置工程と、
（１）前記複数の出力バッファ素子及び前記複数の出力ポート間を、前記一の出力バッファ素子と前記一の出力ポートとが接続されるように配線し、（２）前記複数の入力バッファ素子及び前記複数の入力ポート間を、前記一の入力バッファ素子と前記一の入力ポートとが接続されるように配線し、（３）前記複数の出力ポート及び前記複数の入力ポート間を、前記一の出力ポート及び前記一の入力ポートが接続されるように配線する配線工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の配線の長さが、相互に実質的に等しく、かつ、前記第２の配線の長さが、相互に実質的に等しいことを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ型撮像装置のような固体撮像装置が有すべき複数の機能を担う複数のマクロブロックの各毎に出力バッファ素子または入力バッファ素子が設けられている半導体装置、当該半導体装置の設計方法、及び、当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
図３に示されるように、従来の半導体装置ＳＤ１０では、第１のマクロブロックＭＢ１０に、固体撮像素子（図示せず。）の動作を制御するための処理を行う第１の処理回路ＰＲ１０からの第１の制御信号ＣＳ１０、第２の制御信号ＣＳ２０を出力するための第１、第２の出力バッファ素子ＯＢ１０、ＯＢ２０が設けられている。また、前記第１のマクロブロックＭＢ１０の後段に位置する第２のマクロブロックＭＢ２０には、前記制御信号ＣＳ１０、ＣＳ２０の入力を受け、かつ、当該制御信号ＣＳ１０、ＣＳ２０を、前記固体撮像素子の動作を制御するための他の処理を行う第２の処理回路ＰＲ２０に受け渡すための第１の入力バッファ素子ＩＢ１０、第２の入力バッファ素子ＩＢ２０が設けられている。
【０００３】
下記の特許文献１〜特許文献３に記載された主要な構成である「入出力端子間でのタイミングを等しくすること」と同様に、前記従来の半導体装置ＳＤ１０の設計方法では、前記固体撮像素子の駆動上の理由から、第１の制御信号ＣＳ１０を伝達するための経路の長さと、第２の制御信号ＣＳ２０を伝達するための経路の長さとが等しいことを要する。そのためには、当該第１の制御信号ＣＳ１０に関する、前記第１の入力バッファ素子ＩＢ１０及び前記第１の出力バッファ素子ＯＢ１０間の配線ＬＮ１０の長さと、当該第２の制御信号ＣＳ２０に関する、前記第２の入力バッファ素子ＩＢ２０及び前記第２の出力バッファ素子ＯＢ２０間の配線ＬＮ２０の長さとが、等しいことが必要となる。
【０００４】
【特許文献１】特開２００２−２２２２２９号公報
【特許文献２】特開平９−２４６３８８号公報
【特許文献３】特開平５−２６８０１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置の設計方法では、当該設計方法で使用するＰ＆Ｒ（Placement & Routing）ためのツール（ソフトウェア）の使用上の制限等の理由により、前記制御信号ＣＳ１０、ＣＳ２０を第１のマクロブロックＭＢ１０から出力するための端子である第１の出力ポートＯＰ１０、第２の出力ポートＯＰ２０を、前記第１のマクロブロックＭＢ１０上で自由な位置に設けることができない。同様な理由により、前記制御信号ＣＳ１０、ＣＳ２０を前記第２のマクロブロックＭＢ２０で受けるための端子である第１、第２の入力ポートＩＰ１０、ＩＰ２０を、前記第２のマクロブロックＭＢ２０上で自由な位置に設けることができない。
【０００６】
従来の半導体装置ＳＤ１０では、上記したような第１、第２の出力ポートＯＰ１０、ＯＰ２０及び第１、第２の入力ポートＩＰ１０、ＩＰ２０の配置上の制約のために、図４に示されるように、第１の出力バッファ素子ＯＢ１０及び第１の入力バッファ素子ＩＢ１０間の配線ＬＮ３０の長さと、第２の出力バッファ素子ＯＢ２０及び第２の入力バッファ素子ＩＢ２０間の配線ＬＮ４０の長さとが異なる。その結果、前記第１、第２の出力バッファ素子ＯＢ１０、ＯＢ２０及び前記第１、第２の入力バッファ素子ＩＢ１０、ＩＢ２０間における前記制御信号ＣＳ１０、ＣＳ２０の伝達時間に差異が生じ、これにより、前記固体撮像素子の動作を所望通りに制御することができないという問題があった。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の設計方法は、上記した課題を解決すべく
（１）複数の層からなる半導体装置が有すべき機能を担う第１のマクロブロック中に配置すべき、前記機能に関連する信号を出力するための複数の出力バッファ素子と、（２）前記第１のマクロブロックに引き続く第２のマクロブロック中に配置すべき、前記複数の出力バッファ素子から前記信号の入力を受けるための複数の入力バッファ素子とが、（３）（３ａ）各出力ポートが、前記第１のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の出力バッファ素子のうちの一つに対応する複数の出力ポートと、（３ｂ）各入力ポートが、前記第２のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の入力バッファ素子のうちの一つ及び前記複数の出力ポートのうちの一つに対応する複数の入力ポートと、を介して接続されるべき半導体装置の設計方法であって、
（１）前記複数の出力バッファ素子を、各出力バッファ素子が前記複数の層のうちの一の層に割り当てられるように配置し、かつ、前記複数の入力バッファ素子を、各入力バッファ素子が、当該入力バッファ素子に対応する出力バッファ素子が配置された層に割り当てられるように配置する配置工程であって、（２）各合計配線長が、一の出力バッファ素子及び当該一の出力バッファ素子に対応する一の出力ポート間の第１の配線の長さ、並びに、当該一の出力ポートに対応する一の入力バッファ素子及び前記一の入力バッファ素子に対応する一の入力ポート間の第２の配線の長さの合計である複数の合計配線長が、相互に実質的に等しくなるように、前記複数の出力バッファ素子を配置し、かつ、前記複数の入力バッファ素子を配置する配置工程と、
（１）前記複数の出力バッファ素子及び前記複数の出力ポート間を、前記一の出力バッファ素子と前記一の出力ポートとが接続されるように配線し、（２）前記複数の入力バッファ素子及び前記複数の入力ポート間を、前記一の入力バッファ素子と前記一の入力ポートとが接続されるように配線し、（３）前記複数の出力ポート及び前記複数の入力ポート間を、前記一の出力ポート及び前記一の入力ポートが接続されるように配線する配線工程と、を含む。
【０００８】
上記した本発明に係る半導体装置の設計方法によれば、前記第３の配置工程で、前記第１の配線の長さ及び前記第２の配線の長さの合計配線長が、相互に実質的に等しくなるように前記複数の出力バッファ素子及び前記複数の入力バッファ素子を配置した上で、前記配線工程で、前記複数の出力バッファ素子、前記複数の出力ポート、前記複数の入力ポート、及び、前記複数の入力バッファ素子間で配線を行うことにより、前記複数の出力バッファ素子及び前記入力バッファ素子間における伝達時間に差異が生じることを回避することが可能となる。
【０００９】
本発明に係る半導体装置は、
複数の層からなる半導体装置が有すべき機能を担う第１のマクロブロック中で、各出力バッファ素子が前記複数の層のうちの一の層に割り当てられて配置されており、前記機能に関連する信号を出力するための複数の出力バッファ素子と、
前記第１のマクロブロックに引き続く第２のマクロブロック中で、各入力バッファ素子が当該入力バッファ素子に対応する出力バッファ素子が配置された層に割り当てられて配置されており、前記複数の出力バッファ素子から前記信号の入力を受けるための複数の入力バッファ素子と、
各出力ポートが、前記第１のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の出力バッファ素子のうちの一つに対応する複数の出力ポートと、
各入力ポートが、前記第２のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の入力バッファ素子のうちの一つ及び前記複数の出力ポートのうちの一つに対応する複数の入力ポートと、
前記複数の出力バッファ素子及び前記複数の出力ポート間を、一の出力バッファ素子と当該一の出力バッファ素子に対応する一の出力ポートとが接続されるように繋ぐ第１の複数の配線と、
前記複数の入力バッファ素子及び前記複数の入力ポート間を、一の入力バッファ素子と当該一の入力バッファ素子に対応する一の入力ポートとが接続されるように繋ぐ第２の複数の配線と、
前記複数の出力ポート及び前記複数の入力ポート間を、前記一の出力ポート及び前記一の入力ポートが接続されるように繋ぐ第３の複数の配線と、を含み、
前記第１の複数の配線、前記第２の複数の配線、及び前記第３の複数の配線のうち対応する配線同士の合計の長さが、相互に実質的に等しい。
【００１０】
本発明に係る半導体装置の製造方法は、
（１）複数の層からなる半導体装置が有すべき機能を担う第１のマクロブロック中に配置すべき、前記機能に関連する信号を出力するための複数の出力バッファ素子と、（２）前記第１のマクロブロックに引き続く第２のマクロブロック中に配置すべき、前記複数の出力バッファ素子から前記信号の入力を受けるための複数の入力バッファ素子とが、（３）（３ａ）各出力ポートが、前記第１のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の出力バッファ素子のうちの一つに対応する複数の出力ポートと、（３ｂ）各入力ポートが、前記第２のマクロブロック中で予め固定された位置に設けられており、かつ、前記複数の入力バッファ素子のうちの一つ及び前記複数の出力ポートのうちの一つに対応する複数の入力ポートと、を介して接続されるべき半導体装置の製造方法であって、
（１）前記複数の出力バッファ素子を、各出力バッファ素子が前記複数の層のうちの一の層に割り当てられるように配置し、かつ、前記複数の入力バッファ素子を、各入力バッファ素子が、当該入力バッファ素子に対応する出力バッファ素子が配置された層に割り当てられるように配置する配置工程であって、（２）各合計配線長が、一の出力バッファ素子及び当該一の出力バッファ素子に対応する一の出力ポート間の第１の配線の長さ、並びに、当該一の出力ポートに対応する一の入力バッファ素子及び前記一の入力バッファ素子に対応する一の入力ポート間の第２の配線の長さの合計である複数の合計配線長が、相互に実質的に等しくなるように、前記複数の出力バッファ素子を配置し、かつ、前記複数の入力バッファ素子を配置する配置工程と、
（１）前記複数の出力バッファ素子及び前記複数の出力ポート間を、前記一の出力バッファ素子と前記一の出力ポートとが接続されるように配線し、（２）前記複数の入力バッファ素子及び前記複数の入力ポート間を、前記一の入力バッファ素子と前記一の入力ポートとが接続されるように配線し、（３）前記複数の出力ポート及び前記複数の入力ポート間を、前記一の出力ポート及び前記一の入力ポートが接続されるように配線する配線工程と、を含む。
【００１１】
上記した本発明に係る半導体装置の設計方法、半導体装置、及び半導体装置の製造方法では、
前記第１の配線の長さが、相互に実質的に等しく、かつ、前記第２の配線の長さが、相互に実質的に等しい。
【発明を実施するための最良の形態】
【００１２】
〈実施例〉
本発明に係る半導体装置の設計方法の実施例について図面を参照して説明する。
【００１３】
図１は、実施例の半導体装置の構成を示し、図２（Ａ）は、実施例の半導体装置の断面図であり、図２（Ｂ）は、実施例の半導体装置の平面図である。
【００１４】
実施例の半導体装置ＳＤ１は、ＣＣＤイメージセンサ及びＣＭＯＳイメージセンサのような固体撮像素子（図示せず。）の動作を制御すべく、図２（Ａ）に示されるように、上層ＵＬ１及び下層ＬＬ１からなる多層構造を有し、図１に示されるように、第１のマクロブロックＭＢ１と、第２のマクロブロックＭＢ２とを含む。第１、第２のマクロブロックＭＢ１、ＭＢ２は、ゲートアレイを構成する半導体基板（図示せず。）上に設けられる。
【００１５】
第１のマクロブロックＭＢ１は、第１の処理回路ＰＲ１と、第１、第２の出力バッファ素子ＯＢ１、ＯＢ２と、第１、第２の出力ポートＯＰ１、ＯＰ２とを有する。第１の処理回路ＰＲ１は、前記固体撮像素子の動作を制御するための処理を行い、第１、第２の出力バッファ素子ＯＢ１、ＯＢ２は、前記第１の処理回路ＰＲ１からの第１の制御信号ＣＳ１、第２の制御信号ＣＳ２をバッファリングし、第１、第２の出力ポートＯＰ１、ＯＰ２は、前記第１、第２の制御信号ＣＳ１、ＣＳ２を、第２のマクロブロックＭＢ２へ出力する端子として機能する。
【００１６】
第２のマクロブロックＭＢ２は、第１、第２の入力ポートＩＰ１、ＩＰ２と、第１、第２の入力バッファ素子ＩＢ１、ＩＢ２と、第２の処理回路ＰＲ２とを有する。第１、第２の入力ポートＩＰ１、ＩＰ２は、前記第１のマクロブロックＭＢ１からの第１、第２の制御信号ＣＳ１、ＣＳ２を受ける端子として機能し、第１、第２の入力バッファ素子ＩＢ１、ＩＢ２は、当該第１、第２の制御信号ＣＳ１、ＣＳ２をバッファリングし、第２の処理回路ＰＲ２は、前記固体撮像素子の動作を制御するための、前記第１の処理回路ＰＲ１が行う処理とは異なる処理を行う。
【００１７】
実施例の半導体装置の設計方法は、以下の工程を有する。
【００１８】
工程Ｓ１：図１に示されるように、第１のマクロブロックＭＢ１上における任意の位置に、第１の処理回路ＰＲ１を配置し、また、同様にして、第２のマクロブロックＭＢ２上における任意の位置に、第２の処理回路ＰＲ２を配置する。
【００１９】
工程Ｓ２：図１及び図２（Ａ）に示されるように、第１のマクロブロックＭＢ１の上層ＵＬ１における予め定められた位置に、第１の出力ポートＯＰ１を配置し、また、第１のマクロブロックＭＢ１の下層ＬＬ１における、前記第１の出力ポートＯＰ１の位置に対応する位置に、第２の出力ポートＯＰ２を配置する。
【００２０】
同様にして、第２のマクロブロックＭＢ２の上層ＵＬ１における予め定められた位置に、第１の入力ポートＩＰ１を配置し、また、第２のマクロブロックＭＢ２の下層ＬＬ１における、前記第１の入力ポートＩＰ１の位置に対応する位置に、第２の入力ポートＩＰ２を配置する。前記両配置により、図１及び図２（Ａ）、（Ｂ）に示されるように、第１の出力ポートＯＰ１及び第１の入力ポートＩＰ１間の配線ＬＮ１の長さと、第２の出力ポートＯＰ２及び第２の入力ポートＩＰ２間の配線ＬＮ２の長さとを等しくする。
【００２１】
工程Ｓ３：図１に示されるように、第１の出力バッファ素子ＯＢ１及び第１の出力ポートＯＰ１間での配線ＬＮ３の長さ、及び、第１の入力バッファ素子ＩＢ１及び第１の入力ポートＩＰ１間での配線ＬＮ５の長さの合計の長さ（＝ＬＮ３＋ＬＮ５）と、第２の出力バッファ素子ＯＢ２及び第２の出力ポートＯＰ２間での配線ＬＮ４の長さ、及び、第２の入力バッファ素子ＩＢ２及び第２の入力ポートＩＰ２間での配線ＬＮ６の長さの合計の長さ（＝ＬＮ４＋ＬＮ６）とが等しくなるように、第１のマクロブロックＭＢ１上及び第２のマクロブロックＭＢ２上に、第１、第２の出力バッファ素子ＯＢ１、ＯＢ２、及び、第１、第２の入力バッファ素子ＩＢ１、ＩＢ２を配置する。
【００２２】
工程Ｓ４：第１のマクロブロックＭＢ１上で、前記第１の出力バッファ素子ＯＢ１及び前記第１の出力ポートＯＰ１間に配線ＬＮ３を設け、かつ、前記第２の出力バッファ素子ＯＢ２及び前記第２の出力ポートＯＰ２間に配線ＬＮ４を設け、他方で、第２のマクロブロックＭＢ２上で、前記第１の入力バッファ素子ＩＢ１及び前記第１の入力ポートＩＰ１間に配線ＬＮ５を設け、前記第２の入力バッファ素子ＩＢ２及び前記第２の入力ポートＩＰ２間に配線ＬＮ６を設ける。
【００２３】
当該配線ＬＮ３、ＬＮ４、ＬＮ５、ＬＮ６を設けることにより、結果的に、第１の出力バッファ素子ＯＢ１及び第１の入力バッファ素子ＩＢ１間の配線の長さ（＝ＬＮ３＋ＬＮ１＋ＬＮ５）と、第２の出力バッファ素子ＯＢ２及び第２の入力バッファ素子ＩＢ２間の配線の長さ（＝ＬＮ４＋ＬＮ２＋ＬＮ６）とが等しくなる。
【００２４】
上述したように、実施例の半導体装置の設計方法では、第１の出力ポートＯＰ１及び第１の入力ポートＩＰ１間の配線ＬＮ１と、第２の出力ポートＯＰ２及び第２の入力ポートＩＰ２間の配線ＬＮ２とを等しくした上で、第１の出力バッファ素子ＯＢ１及び第１の出力ポートＯＰ１間の配線ＬＮ３の長さと、第１の入力バッファ素子ＩＢ１及び第１の出力ポートＯＰ１間の配線ＬＮ５の長さとの合計の長さ（＝ＬＮ３＋ＬＮ５）が、第２の出力バッファ素子ＯＢ２及び第２の出力ポートＯＰ２間の配線ＬＮ４の長さと、第２の入力バッファ素子ＩＢ２及び第２の出力ポートＯＰ２間の配線ＬＮ６の長さとの合計の長さ（＝ＬＮ４＋ＬＮ６）とを等しくする。この結果、第１の出力バッファ素子ＯＢ１及び第１の入力バッファ素子ＩＢ１間の配線の長さ（＝ＬＮ３＋ＬＮ１＋ＬＮ５）と、第２の出力バッファ素子ＯＢ２及び第２の入力バッファ素子ＩＢ２間の配線の長さ（＝ＬＮ４＋ＬＮ２＋ＬＮ６）とが等しくなることから、従来と異なり、固体撮像素子に所望の動作を行わせることが可能となる。
【００２５】
〈変形例〉
上記したような、第１のマクロブロックＭＢ１及び第２のマクロブロックＭＢ２間に亘って、配線ＬＮ３及び配線ＬＮ５との合計の長さと、配線ＬＮ４及び配線ＬＮ６の合計の長さとを等しくすることに代えて、第１のマクロブロックＭＢ１内で、配線ＬＮ３の長さと配線ＬＮ４の長さとを等しくし、かつ、第２のマクロブロックＭＢ２内で、配線ＬＮ５の長さと配線ＬＮ６の長さとを等しくすることによっても、上記したと同様な効果を得ることができる。しかも、当該効果を、例えば、第１のマクロブロックＭＢ１を配置することに関し、第１のマクロブロックＭＢ１の後段に、実施例のような関係、即ち、配線ＬＮ３の長さ＋配線ＬＮ５の長さ＝配線ＬＮ４の長さ＋配線ＬＮ６を満足するような配線ＬＮ４及び配線ＬＮ６を有する第２のマクロブロックＭＢ２が配置されることを必要とせず、単に、配線ＬＮ４の長さ＝配線ＬＮ６を満足するような配線ＬＮ４及び配線ＬＮ６を有する、第２のマクロブロックＭＢ２以外のマクロブロック（図示せず。）が配置されることによっても、得ることができることから、第１のマクロブロックＭＢ１自身を配置すること、及び、当該第１のマクロブロックＭＢ１の周辺に他のマクロブロックを配置することに関し、実施例に比して自由度を向上させることが可能となる。
【図面の簡単な説明】
【００２６】
【図１】実施例の半導体装置の構成を示す図。
【図２】実施例の半導体装置の断面図及び平面図。
【図３】従来の本来の半導体装置の構成を示す図。
【図４】従来の実際の半導体装置の構成を示す図。
【符号の説明】
【００２７】
ＳＤ１…半導体装置；ＭＢ１…第１のマクロブロック；ＭＢ２…第２のマクロブロック；ＯＢ１、ＯＢ２…第１、第２の出力バッファ素子；ＯＰ１、ＯＰ２…第１、第２の出力ポート；ＩＰ１、ＩＰ２…第１、第２の入力ポート；ＩＢ１、ＩＢ２…第１、第２の入力バッファ素子。
【図１】
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【図２】
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【図３】
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【図４】
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