(57)【要約】【課題】複数のメモリアクセス元からのプリフェッチメモリへのアクセスによる待ち状態を減らし、動画像処理の効率化を図ることができる動画像処理装置を提供する。【解決手段】プリフェッチメモリ３５を個々にアクセス可能な４個のメモリ３８＿０〜３８＿３で構成する。復号処理部３３用のアドレス生成回路４０、復号処理部３４用のアドレス生成回路４１、プリフェッチメモリ更新制御部３６用のアドレス生成回路４２、メモリ３８＿０〜３８＿３の各々がアクセスされているか否かを示す使用／未使用フラグレジスタ４４を設ける。調停回路４３は、使用／未使用フラグレジスタ４４を参照することにより、復号処理部３３、復号処理部３４及びプリフェッチメモリ更新制御部３６によるメモリ３８＿０〜３８＿３内の同一メモリに対するアクセスが衝突しない限り、複数の並列的なメモリアクセスを可能とする。【選択図】図２
2008059496.tif 000002
【特許請求の範囲】
【請求項１】
プリフェッチメモリと、該プリフェッチメモリをアクセス対象とする複数のメモリアクセス元を備える動画像処理装置において、
前記プリフェッチメモリは、個々にアクセス可能な複数のメモリを備える
ことを特徴とする動画像処理装置。
【請求項２】
前記複数のメモリアクセス元の各々に対応させて前記プリフェッチメモリに与えるアドレスを生成するアドレス生成回路を備える
ことを特徴とする請求項１に記載の動画像処理装置。
【請求項３】
前記複数のメモリアクセス元のいずれかのメモリアクセス元から前記プリフェッチメモリへのアクセスがあった場合、前記複数のメモリ中の前記いずれかのメモリアクセス元がアクセスしようとするメモリが他のメモリアクセス元によりアクセスされていない場合のみ、前記いずれかのメモリアクセス元によるアクセスを許可することにより、前記複数のメモリアクセス元からの前記プリフェッチメモリへのアクセスを調停する調停回路を備える
ことを特徴とする請求項２に記載の動画像処理装置。
【請求項４】
前記プリフェッチメモリは、前記複数のメモリアクセス元のうち、復号処理部又は符号化処理部の復号処理又は符号化処理に同期して、前記復号処理部又は前記符号化処理部が現在処理しているマクロブロックより先行した領域の画像データをプリフェッチするように制御される
ことを特徴とする請求項１〜３のいずれか一項に記載の動画像処理装置。
【請求項５】
前記プリフェッチメモリは、復号処理又は符号化処理する画面の画像特徴パラメータに応じて、前記復号処理又は符号化処理対象の１画面又は複数画面に対応する復号画面の一部分の前記複数のメモリへの割り当てを切り替えられるように制御されることを特徴とする請求項１〜４のいずれか一項に記載の動画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部メモリが記憶する復号画面の一部分をプリフェッチして記憶するためのプリフェッチメモリを備える動画像処理装置に関する。
【背景技術】
【０００２】
図１４は従来のＭＰＥＧ（Moving Picture Experts Group）デコーダの一例を外部メモリとともに示す図である。図１４中、１は従来のＭＰＥＧデコーダの一例であり、ＭＰＥＧ方式により圧縮符号化されているＭＰＥＧストリームを復号するものである。２は従来のＭＰＥＧデコーダ１が復号した復号画面を記憶させるための外部メモリ、例えば、ＳＤＲＡＭ（synchronous dynamic random access memory）である。
【０００３】
また、ＭＰＥＧデコーダ１において、３、４は復号処理部、５はプリフェッチメモリ、６はプリフェッチメモリ更新制御部、７はプリフェッチメモリアクセス制御部である。
【０００４】
復号処理部３、４は、ＭＰＥＧストリームの復号に必要な演算処理を行うものであり、プリフェッチメモリ５が記憶する画像内の矩形領域を参照画像として使用する場合には、それぞれ、矩形領域の読み出し要求（以下、矩形読み出し要求という場合がある。）をプリフェッチメモリアクセス制御部７に対して発行する。この矩形読み出し要求には、読み出し対象の矩形領域の位置情報及びサイズ情報などが含まれる。
【０００５】
プリフェッチメモリ５は、外部メモリ２が記憶する復号画面の一部分をプリフェッチして記憶するものである。本例では、プリフェッチメモリ５は、１ポート構成のメモリ（例えば、ＳＲＡＭ［static random access memory］）とされており、複数のアクセス元からの読み出し処理又は書き込み処理を同時に実行することができないものとされている。
【０００６】
プリフェッチメモリ更新制御部６は、プリフェッチメモリ５の記憶内容の更新を制御するものであり、プリフェッチメモリ５の記憶内容の更新に必要なプリフェッチ内容更新要求をプリフェッチメモリアクセス制御部７に対して発行する。このプリフェッチ内容更新要求には、プリフェッチ内容を更新する領域の位置情報及びサイズ情報などが含まれる。
【０００７】
プリフェッチメモリアクセス制御部７は、復号処理部３からの矩形読み出し要求を介してのプリフェッチメモリ５に対するアクセス、復号処理部４からの矩形読み出し要求を介してのプリフェッチメモリ５に対するアクセス及びプリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求を介してのプリフェッチメモリ５に対するアクセスを制御するものである。
【０００８】
図１５はプリフェッチメモリアクセス制御部７の構成図である。図１５中、１０は調停回路、１１はアドレス生成回路、１２はスイッチ回路である。調停回路１０は、復号処理部３からの矩形読み出し要求、復号処理部４からの矩形読み出し要求及びプリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求のアドレス生成回路１１への転送を調停するものであり、先に発行された要求を受け付けてアドレス生成回路１１に転送し、その要求に係るプリフェッチメモリ５のアクセスが終了するまで、次の要求を受け付けないように動作する。
【０００９】
アドレス生成回路１１は、復号処理部３又は復号処理部４からの矩形読み出し要求が与えられた場合には、その矩形読み出し要求に含まれている矩形領域の位置情報及びサイズ情報からプリフェッチメモリ５に与えるアドレスを生成し、また、プリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求が与えられた場合には、そのプリフェッチ内容更新要求に含まれる更新領域の位置情報及びサイズ情報からプリフェッチメモリ５に与えるアドレスを生成するものである。
【００１０】
スイッチ回路１２は、プリフェッチメモリ５が出力した画像データを復号処理部３又は復号処理部４に転送するためのものであり、スイッチ制御信号ＳＷ１により制御され、復号処理部３からの矩形読み出し要求に応じてプリフェッチメモリ５が出力した画像データについては復号処理部３に転送し、また、復号処理部４からの矩形読み出し要求に応じてプリフェッチメモリ５が出力した画像データについては復号処理部４に転送するように内部経路を可変させるものである。
【００１１】
図１６はプリフェッチメモリ５がプリフェッチする外部メモリ２が記憶する復号画面内の領域とプリフェッチメモリ５の記憶領域との関係を示す図である。図１６中、１５は外部メモリ２が記憶する復号画面を示しており、ＭＰＥＧデコーダ１においては、復号画面１５の一部分の領域がプリフェッチ領域１６としてプリフェッチメモリ５にプリフェッチされる。
【００１２】
図１７は調停回路１０による調停例を説明するための図であり、プリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求、復号処理部３からの矩形読み出し要求及び復号処理部４からの矩形読み出し要求がこの順番で調停回路１０に与えられた場合を例にしている。
【００１３】
図１７（Ａ）は調停回路１０による調停結果、図１７（Ｂ）はプリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求に係る更新領域、復号処理部３からの矩形読み出し要求に係る矩形領域及び復号処理部４からの矩形読み出し要求に係る矩形領域を示している。
【００１４】
図１７（Ｂ）中、１８はプリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求に係る新たなプリフェッチ領域、１９はプリフェッチ領域１８に対応して削除されるプリフェッチ領域、２０はプリフェッチ領域１８の画像データが記憶されるプリフェッチメモリ５内の更新領域を示している。
【００１５】
また、２１は復号処理部３からの矩形読み出し要求に係る復号画面１５内の矩形領域、２２は矩形領域２１に対応するプリフェッチメモリ５内の矩形領域、２３は復号処理部４からの矩形読み出し要求に係る復号画面１５内の矩形領域、２４は矩形領域２３に対応するプリフェッチメモリ５内の矩形領域を示している。
【００１６】
この例の場合には、まず、プリフェッチメモリ更新制御部６からのプリフェッチ内容更新要求が調停回路１０に許可されてアドレス生成回路１１に転送される。この結果、アドレス生成回路１１は、プリフェッチメモリ更新制御部６が求める更新領域２０に書き込みアクセスするためのアドレスを生成してプリフェッチメモリ５に与える。この場合、外部メモリ２からプリフェッチ領域１８の画像データが読み出されて、プリフェッチメモリ５の更新領域２０に書き込まれ、プリフェッチメモリ５の更新が実行される。
【００１７】
また、この例では、プリフェッチメモリ５の更新中に、復号処理部３からの矩形読み出し要求が発行されているが、この矩形読み出し要求のアドレス生成回路１１への転送は、調停回路１０による調停により許可されず、待ち状態となる。そして、プリフェッチメモリ５の更新が終了すると、復号処理部３からの矩形読み出し要求が調停回路１０に許可されてアドレス生成回路１１に転送される。
【００１８】
この結果、アドレス生成回路１１は、復号処理部３からの矩形読み出し要求が求める矩形領域２２を読み出しアクセスするためのアドレスを生成してプリフェッチメモリ５に与える。この場合、プリフェッチメモリ５から復号処理部３が要求する画像データが読み出されてスイッチ回路１２を介して復号処理部３に転送される。
【００１９】
また、この例では、プリフェッチメモリ５の更新中に、復号処理部４からの矩形読み出し要求が発行されているが、この矩形読み出し要求のアドレス生成回路１１への転送は、調停回路１０による調停により許可されず、待ち状態となる。そして、プリフェッチメモリ５からの復号処理部３用の画像データの読み出しが終了すると、復号処理部３からの矩形読み出し要求が調停回路１０に許可されてアドレス生成回路１１に転送される。
【００２０】
この結果、アドレス生成回路１１は、復号処理部４からの矩形読み出し要求が求める矩形領域２４を読み出しアクセスするためのアドレスを生成してプリフェッチメモリ５に与える。この場合、プリフェッチメモリ５から復号処理部４が要求する画像データが読み出されてスイッチ回路１２を介して復号処理部４に転送される。
【特許文献１】特開２００６−３１４８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
図１４に示す従来のＭＰＥＧデコーダ１においては、プリフェッチメモリ５は１ポート構成のメモリとされているので、プリフェッチメモリ５に対する複数のメモリアクセスを許可することができず、プリフェッチメモリ５に対するアクセスの待ち状態が多く発生してしまうという問題点があった。
【００２２】
本発明は、かかる点に鑑み、複数のメモリアクセス元からのプリフェッチメモリに対するアクセスの待ち状態の発生数を減らし、動画像処理の効率化を図ることができるようにした動画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明は、プリフェッチメモリと、該プリフェッチメモリをアクセス対象とする複数のメモリアクセス元を備える動画像処理装置において、前記プリフェッチメモリは、個々にアクセス可能な複数のメモリを備えるというものである。
【発明の効果】
【００２４】
本発明によれば、プリフェッチメモリは個々にアクセス可能な複数のメモリを備えるとしたことにより、これら複数のメモリ内の同一メモリに対するアクセス競合が発生しない限り、プリフェッチメモリに対する複数のアクセスを並列処理することができるので、複数のメモリアクセス元からのプリフェッチメモリに対するアクセスの待ち状態の発生数を減らし、動画像処理の効率化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
図１は本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダを外部メモリとともに示す図である。図１中、３１は本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダであり、ＭＰＥＧ方式により圧縮符号化されているＭＰＥＧストリームを復号するものである。３２は外部メモリ（例えば、ＳＤＲＡＭ）であり、本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１が復号した復号画面を記憶させるためのものである。
【００２６】
また、ＭＰＥＧデコーダ３１において、３３、３４は復号処理部、３５はプリフェッチメモリ、３６はプリフェッチメモリ更新制御部、３７はプリフェッチメモリアクセス制御部である。
【００２７】
復号処理部３３、３４は、ＭＰＥＧストリームの復号に必要な演算処理を行うものであり、プリフェッチメモリ３５が記憶する画像内の矩形領域を参照画像として使用する場合には、それぞれ、矩形読み出し要求をプリフェッチメモリアクセス制御部３７に対して発行する。この矩形読み出し要求には、読み出しを要求する矩形領域の位置情報及びサイズ情報などが含まれる。
【００２８】
プリフェッチメモリ３５は、外部メモリ３２が記憶する復号画面の一部分をプリフェッチして記憶するものであり、同一記憶容量の１ポート構成の４個のメモリ（例えば、ＳＲＡＭ）３８＿０〜３８＿３を備えている。
【００２９】
プリフェッチメモリ更新制御部３６は、プリフェッチメモリ３５の記憶内容の更新を制御するものであり、プリフェッチメモリ３５の記憶内容の更新に必要なプリフェッチ内容更新要求をプリフェッチメモリアクセス制御部３７に対して発行する。このプリフェッチ内容更新要求には、プリフェッチ内容を更新する領域の位置情報及びサイズ情報などが含まれる。
【００３０】
プリフェッチメモリアクセス制御部３７は、復号処理部３３からの矩形読み出し要求を介してのプリフェッチメモリ３５に対するアクセス、復号処理部３４からの矩形読み出し要求を介してのプリフェッチメモリ３５に対するアクセス及びプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求を介してのプリフェッチメモリ３５に対するアクセスを制御するものである。
【００３１】
図２はプリフェッチメモリアクセス制御部３７の構成図である。図２中、４０〜４２はアドレス生成回路、４３は調停回路、４４は使用／未使用フラグレジスタ、４５、４６はスイッチ回路である。
【００３２】
アドレス生成回路４０は、復号処理部３３に対応して設けられたものであり、復号処理部３３が発行する矩形読み出し要求に含まれる復号処理部３３が要求する復号画面内の矩形領域の位置情報及びサイズ情報に基づいて、メモリ３８＿０〜３８＿３中の対応するメモリに与えるアドレスを生成するものである。
【００３３】
アドレス生成回路４１は、復号処理部３４に対応して設けられたものであり、復号処理部３４が発行する矩形読み出し要求に含まれる復号処理部３４が要求する復号画面内の矩形領域の位置情報及びサイズ情報に基づいて、メモリ３８＿０〜３８＿３中の対応するメモリに与えるアドレスを生成するものである。
【００３４】
アドレス生成回路４２は、プリフェッチメモリ更新制御部３６に対応して設けられたものであり、プリフェッチメモリ更新制御部３６が発行するプリフェッチ内容更新要求に含まれるプリフェッチメモリ更新制御部３６が要求するプリフェッチ内容更新領域の位置情報及びサイズ情報に基づいて、メモリ３８＿０〜３８＿３中の対応するメモリに与えるアドレスを生成するものである。
【００３５】
調停回路４３は、復号処理部３３からの矩形読み出し要求のアドレス生成回路４０への転送、復号処理部３４からの矩形読み出し要求のアドレス生成回路４１への転送及びプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のアドレス生成回路４２への転送を調停するものであり、使用／未使用フラグレジスタ４４を参照し、メモリ３８＿０〜３８＿３中の同一メモリに対するアクセスの競合が発生しないようにするものである。
【００３６】
使用／未使用フラグレジスタ４４は、メモリ３８＿０〜３８＿３の各々がアクセスされて使用中であるか否かを示すものであり、１ビット構成の４個のフラグレジスタ４７＿０〜４７＿３を備えている。
【００３７】
フラグレジスタ４７＿０は、メモリ３８＿０に対応して設けられたものであり、初期値を“０”とされ、復号処理部３３からの矩形読み出し要求、復号処理部３４からの矩形読み出し要求又はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のうち、調停回路４３が受け付けた要求の内容から、その要求がメモリ３８＿０へのアクセスである場合には、制御回路（図示せず）により“１”にセットされ、メモリ３８＿０に対するアクセスが終了すると、制御回路により“０”にリセットされる。
【００３８】
フラグレジスタ４７＿１は、メモリ３８＿１に対応して設けられたものであり、初期値を“０”とされ、復号処理部３３からの矩形読み出し要求、復号処理部３４からの矩形読み出し要求又はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のうち、調停回路４３が受け付けた要求の内容から、その要求がメモリ３８＿１へのアクセスである場合には、制御回路により“１”にセットされ、メモリ３８＿１に対するアクセスが終了すると、制御回路により“０”にリセットされる。
【００３９】
フラグレジスタ４７＿２は、メモリ３８＿２に対応して設けられたものであり、初期値を“０”とされ、復号処理部３３からの矩形読み出し要求、復号処理部３４からの矩形読み出し要求又はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のうち、調停回路４３が受け付けた要求の内容から、その要求がメモリ３８＿２へのアクセスである場合には、制御回路により“１”にセットされ、メモリ３８＿２に対するアクセスが終了すると、制御回路により“０”にリセットされる。
【００４０】
フラグレジスタ４７＿３は、メモリ３８＿３に対応して設けられたものであり、初期値を“０”とされ、復号処理部３３からの矩形読み出し要求、復号処理部３４からの矩形読み出し要求又はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のうち、調停回路４３が受け付けた要求の内容から、その要求がメモリ３８＿３へのアクセスである場合には、制御回路により“１”にセットされ、メモリ３８＿３に対するアクセスが終了すると、制御回路により“０”にリセットされる。
【００４１】
スイッチ回路４５は、制御信号ＳＷ２に制御され、アドレス生成回路４０がアドレスを生成して出力する場合には、このアドレスをメモリ３８＿０〜３８＿３中の対応するメモリに転送し、アドレス生成回路４１がアドレスを生成して出力する場合には、このアドレスをメモリ３８＿０〜３８＿３中の対応するメモリに転送し、アドレス生成回路４２がアドレスを生成して出力する場合には、このアドレスをメモリ３８＿０〜３８＿３中の対応するメモリに転送するように内部経路を可変とされたものである。制御信号ＳＷ２としては、アドレスの一部を使用することができる。
【００４２】
スイッチ回路４６は、プリフェッチメモリ３５が出力した画像データを復号処理部３３又は復号処理部３４に転送するためのものであり、スイッチ制御信号ＳＷ３に制御され、復号処理部３３からの矩形読み出し要求に応じてプリフェッチメモリ３５が出力した画像データについては復号処理部３３に転送し、また、復号処理部３４からの矩形読み出し要求に応じてプリフェッチメモリ３５が出力した画像データについては復号処理部３４に転送するように内部経路を可変させるものである。
【００４３】
図３はプリフェッチメモリ３５がプリフェッチするプリフェッチ領域のメモリ３８＿０〜３８＿３への第１の割り当て方法を示す図である。図３中、５０は外部メモリ３２が記憶する復号画面、５１はプリフェッチメモリ３５がプリフェッチするプリフェッチ領域を示しており、プリフェッチ領域のメモリ３８＿０〜３８＿３への第１の割り当て方法は、復号画面５０内のプリフェッチ領域５１を４分割してメモリ３８＿０〜３８＿３に割り当てるように制御するというものである。
【００４４】
図４は本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１に適用して好適なプリフェッチ領域の更新方法を説明するための図である。このプリフェッチ領域の更新方法は、復号画面５０の左上から右下に向かってラスタ順に適当な矩形サイズで更新を行うものである。
【００４５】
即ち、このプリフェッチ領域の更新例では、復号画面５０の領域Ａの左上側のブロック０からラスタ順にプリフェッチメモリ３５に読み込まれていき、領域Ａの最後のブロックＭ−１が読み込まれてプリフェッチメモリ３５が一杯になると、次に、復号画面５０の領域Ｂの先頭ブロックＭがプリフェッチメモリ３５に読み込まれ、最初に書き込んだ領域Ａのブロック０が上書きされる形となる。
【００４６】
以後、領域Ｂが領域Ａを上書きしながらプリフェッチ処理が進み、プリフェッチメモリ３５が領域Ｂで埋め尽くされると、次は、復号画面５０の領域Ｃで領域Ｂが上書きされる動作となる。なお、このプリフェッチ動作は、復号処理部３３、３４からの同期パルスに合わせて行われる。
【００４７】
図５は調停回路４３による第１調停例を示す図であり、フラグレジスタ４７＿０〜４７＿３の値の全てが“０”、即ち、メモリ３８＿０〜３８＿３のいずれもがアクセスされていない場合に、プリフェッチメモリ更新制御部３６からのメモリ３８＿０に対するプリフェッチ内容更新要求、復号処理部３３からのメモリ３８＿１に対する矩形読み出し要求、復号処理部３４からのメモリ３８＿２に対する矩形読み出し要求がこの順番で調停回路４３に与えられた場合を示している。
【００４８】
図５（Ａ）は調停回路４３による調停結果、図５（Ｂ）はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に係る更新領域、復号処理部３３からの矩形読み出し要求に係る矩形領域、復号処理部３４からの矩形読み出し要求に係る矩形領域を示している。
【００４９】
図５（Ｂ）中、５３はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求によりプリフェッチメモリ３５に新たに書き込まれるプリフェッチ領域、５４はプリフェッチメモリ３５に新たに書き込まれるプリフェッチ領域５３に対応して削除されるプリフェッチ領域、５５はプリフェッチ領域５３に対応するプリフェッチメモリ３５内の更新領域などを示している。
【００５０】
また、５６は復号処理部３３からの矩形読み出し要求に係る復号画面５０内の矩形領域、５７は矩形領域５６に対応するプリフェッチメモリ３５内の矩形領域、５８は復号処理部３４からの矩形読み出し要求に係る復号画面５０内の矩形領域、５９は矩形領域５８に対応するプリフェッチメモリ３５内の矩形領域を示している。
【００５１】
ここで、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求はメモリ３８＿０へのアクセス要求であるから、調停回路４３はフラグレジスタ４７＿０の内容をチェックする。
【００５２】
この場合、フラグレジスタ４７＿０は“０”とされているので、調停回路４３は、メモリ３８＿０を未使用状態と判断し、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のアドレス生成回路４０への転送を許可する。この結果、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込みアクセスが開始される。また、この場合、フラグレジスタ４７＿０に“１”がセットされる。
【００５３】
また、本例では、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込み処理中に、復号処理部３３が矩形読み出し要求を発行しているが、これはメモリ３８＿１に対するアクセス要求であるから、調停回路４３はフラグレジスタ４７＿１の内容をチェックする。
【００５４】
この場合、フラグレジスタ４７＿１は“０”とされているので、調停回路４３は、メモリ３８＿１を未使用状態と判断し、復号処理部３３からの矩形読み出し要求のアドレス生成回路４１への転送を許可する。この結果、復号処理部３３からのプリフェッチ内容更新要求に基づいたメモリ３８＿１に対する読み出しアクセスが開始される。また、この場合、フラグレジスタ４７＿１に“１”がセットされる。
【００５５】
また、本例では、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込み処理中及び復号処理部３３からの矩形読み出し要求に基づいたメモリ３８＿１からの読み出し処理中に、復号処理部３４が矩形読み出し要求を発行しているが、これはメモリ３８＿２に対するアクセス要求であるから、調停回路４３はフラグレジスタ４７＿２の内容をチェックする。
【００５６】
この場合、フラグレジスタ４７＿２は“０”とされているので、調停回路４３は、メモリ３８＿２を未使用状態と判断し、復号処理部３４からの矩形読み出し要求のアドレス生成回路４２への転送を許可する。この結果、復号処理部３４からの矩形読み出し要求に基づいたメモリ３８＿２に対する読み出しアクセスが開始される。また、この場合、フラグレジスタ４７＿２は“１”にセットされる。
【００５７】
そして、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込み処理が終了すると、フラグレジスタ４７＿０は“０”にリセットされ、復号処理部３３からの矩形読み出し要求に基づいたメモリ３８＿１からの読み出し処理が終了すると、フラグレジスタ４７＿１は“０”にリセットされ、復号処理部３４からの矩形読み出し要求に基づいたメモリ３８＿２からの読み出し処理が終了すると、フラグレジスタ４７＿２は“０”にリセットされる。
【００５８】
図６は調停回路４３による第２調停例を示す図であり、フラグレジスタ４７＿０〜４７＿３の値の全てが“０”、即ち、メモリ３８＿０〜３８＿３のいずれもがアクセスされていない場合に、プリフェッチメモリ更新制御部３６からの３８＿０に対するプリフェッチ内容更新要求、復号処理部３３からのメモリ３８＿１に対する矩形読み出し要求、復号処理部３４からのメモリ３８＿１に対する矩形読み出し要求がこの順番で調停回路４３に与えられた場合を示している。
【００５９】
図６（Ａ）は調停回路４３による調停結果、図６（Ｂ）はプリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に係る更新領域、復号処理部３３からの矩形読み出し要求に係る矩形領域、復号処理部３４からの矩形読み出し要求に係る矩形領域などを示している。
【００６０】
図６（Ｂ）中、６０は復号処理部３３からの矩形読み出し要求に係る復号画面５０内の矩形領域、６１は矩形領域６０に対応するプリフェッチメモリ３５内の矩形領域を示しており、図６に示す例は、復号処理部３３からの矩形読み出し要求に係る矩形領域６０がプリフェッチメモリ３５内のメモリ３８＿１に含まれる場合であり、その他については、図５に示す例と同様の場合を示している。
【００６１】
ここで、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求はメモリ３８＿０へのアクセス要求であるから、調停回路４３はフラグレジスタ４７＿０の内容をチェックする。
【００６２】
この場合、フラグレジスタ４７＿０は“０”とされているので、調停回路４３は、メモリ３８＿０を未使用状態と判断し、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求のアドレス生成回路４０への転送を許可する。この結果、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込みアクセスが開始される。また、この場合、フラグレジスタ４７＿０に“１”がセットされる。
【００６３】
また、本例では、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込み処理中に、復号処理部３３が矩形読み出し要求を発行しているが、これはメモリ３８＿１に対するアクセス要求であるから、調停回路４３はフラグレジスタ４７＿１の内容をチェックする。
【００６４】
この場合、フラグレジスタ４７＿１は“０”とされているので、調停回路４３は、メモリ３８＿１を未使用状態と判断し、復号処理部３３からの矩形読み出し要求のアドレス生成回路４１への転送を許可する。この結果、復号処理部３３からの矩形読み出し要求に基づいたメモリ３８＿１に対する読み出しアクセスが開始される。また、この場合、フラグレジスタ４７＿１に“１”がセットされる。
【００６５】
また、本例では、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込み処理中及び復号処理部３３からの矩形読み出し要求に基づいたメモリ３８＿１からの読み出し処理中に、復号処理部３４が矩形読み出し要求を発行しているが、これはメモリ３８＿１に対するアクセス要求であるから、調停回路４３はフラグレジスタ４７＿１の内容をチェックする。
【００６６】
この場合、フラグレジスタ４７＿１は“１”とされているので、調停回路４３は、メモリ３８＿１を使用状態と判断し、復号処理部３４からの矩形読み出し要求のアドレス生成回路４２への転送を許可せず、この結果、復号処理部３４からの矩形読み出し要求は待ち状態となる。
【００６７】
そして、復号処理部３３からの矩形読み出し要求に基づくメモリ３８＿１からの読み出し処理中に、プリフェッチメモリ更新制御部３６からのプリフェッチ内容更新要求に基づいたメモリ３８＿０に対する書き込み処理が終了するが、この場合には、フラグレジスタ４７＿０は“０”にリセットされる。
【００６８】
その後、復号処理部３３からの矩形読み出し要求に基づくメモリ３８＿１からの読み出しが終了すると、フラグレジスタ４７＿１は“０”にリセットされるので、調停回路４３は、これによりメモリ３８＿１を未使用状態と判断し、復号処理部３４からの矩形読み出し要求のアドレス生成回路４１への転送を許可する。
【００６９】
この結果、復号処理部３４からの矩形読み出し要求に基づいたメモリ３８＿１に対する読み出しアクセスが開始される。この場合、フラグレジスタ４７＿１に“１”がセットされる。そして、復号処理部３４からの矩形読み出し要求に基づくメモリ３８＿１からの読み出し要求が終了すると、フラグレジスタ４７＿１は“０”にリセットされる。
【００７０】
図７は本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１に適用して好適なプリフェッチ領域の更新方法を説明するための図である。図７中、６５は復号処理部３３、３４が現在復号している画面中の復号処理部３３が復号処理を担当しているマクロブロックラインに対応する復号画面５０内のマクロブロックライン、６６は復号処理部３３が現在復号している画面中のマクロブロックに対応する復号画面５０内のマクロブロックである。
【００７１】
また、６７は復号処理部３３、３４が現在復号している画面中の復号処理部３４が復号処理を担当しているマクロブロックラインに対応する復号画面５０内のマクロブロックライン、６８は復号処理部３４が現在復号している画面中のマクロブロックに対応する復号画面５０内のマクロブロックである。
【００７２】
図７に示すプリフェッチ領域の更新方法は、復号処理部３３、３４が処理単位とするマクロブロックの処理に合わせて同期パルスをプリフェッチメモリ更新制御部３６に与え、この同期パルスに合わせて、復号画面５０中のマクロブロック６６、６８に先行した領域をプリフェッチするというものである。このようにすると、メモリ３８＿０〜３８＿３のうち、復号処理部３３、３４がアクセスするメモリと、プリフェッチメモリ更新制御部３６がアクセスするメモリとが異なるメモリとなるように制御することが可能となる。
【００７３】
ここで、５３は前述したプリフェッチメモリ３５に新たに書き込まれるプリフェッチ領域、５５はプリフェッチ領域５３に対応するプリフェッチメモリ３５内の更新領域であるが、このような更新方法を採用する場合には、プリフェッチメモリ更新制御部３６がメモリ３８＿０にアクセスしているときに、復号処理部３３は、例えば、矩形領域６９のように、メモリ３８＿１中の矩形領域にアクセスし、復号処理部３４は、例えば、矩形領域７０のように、メモリ３８＿２中の矩形領域にアクセスするように制御することができる。
【００７４】
図８はプリフェッチメモリ３５がプリフェッチするプリフェッチ領域のメモリ３８＿０〜３８＿３への第２の割り当て方法を示す図である。図８中、７５、７６は外部メモリ３２が記憶する復号画面であり、プリフェッチ領域のメモリ３８＿０〜３８＿３への第２の割り当て方法は、参照画面として２画面の復号画面７５、７６を必要とする場合には、復号画面７５内のプリフェッチ領域７７はメモリ３８＿０、３８＿１に割り当て、復号画面７６内のプリフェッチ領域７８はメモリ３８＿２、３８＿３に割り当てるように制御するというものである。
【００７５】
図９はプリフェッチメモリ３５がプリフェッチするプリフェッチ領域のメモリ３８＿０〜３８＿３への第３の割り当て方法を示す図である。図９中、８０〜８３は外部メモリ３２が記憶する復号画面であり、プリフェッチ領域のメモリ３８＿０〜３８＿３への第３の割り当て方法は、参照画面として４画面の復号画面８０〜８３を必要とする場合には、復号画面８０内のプリフェッチ領域８４はメモリ３８＿０に割り当て、復号画面８１内のプリフェッチ領域８５はメモリ３８＿１に割り当て、復号画面８２内のプリフェッチ領域８６はメモリ３８＿２に割り当て、復号画面８３内のプリフェッチ領域８７はメモリ３８＿３に割り当てるように制御するというものである。
【００７６】
図１０はフレーム構造のＭＰＥＧストリームの一部分を示す図であり、フレーム構造のＭＰＥＧストリームを復号する場合において、Ｐピクチャを復号する場合には、必要とする参照画は一枚であり、例えば、Ｐn+3フレームを復号する場合には、Ｐnフレームの復号画面が参照され、Ｐn+6フレームを復号する場合には、Ｐn+3フレームの復号画面が参照される。これに対して、Ｂピクチャを復号する場合には、必要とする参照画は２枚であり、例えば、Ｂn+1フレーム及びＢn+2フレームを復号する場合には、Ｐnフレームの復号画面とＰn+3フレームの復号画面が参照される。
【００７７】
図１１は図１０に示すＰn+3、Ｂn+1、Ｂn+2及びＰn+6の各フレームを復号する場合に適用して好適なプリフェッチ領域のメモリ３８＿０〜３８＿３への割り当て切り替え方法を示す図である。ここで、Ｐn+3フレーム、Ｂn+1フレーム、Ｂn+2フレーム及びＰn+6フレームの順に復号する場合において、Ｐn+3フレームを復号する場合には、図３に示す第１の割り当て方法を使用して、Ｐnフレームの復号画面内のプリフェッチ領域をメモリ３８＿０〜３８＿３に割り当てるようにする。
【００７８】
次に、Ｂn+1フレーム及びＢn+2フレームを順に復号する場合には、図８に示す第２の割り当て方法を使用して、Ｐn+3フレームの復号画面内のプリフェッチ領域をメモリ３８＿０、３８＿１に割り当て、Ｐnフレームの復号画面内のプリフェッチ領域をメモリ３８＿２、３８＿３に割り当てるようにする。そして、次に、Ｐn+6フレームを復号する場合には、図３に示す第１の割り当て方法を使用して、Ｐn+3フレームの復号画面内のプリフェッチ領域をメモリ３８＿０〜３８＿３に割り当てるようにする。
【００７９】
このように、プリフェッチを行う復号画面数をピクチャタイプによって適切に切り替える場合には、適切な数の復号画面のプリフェッチを行うことができる。また、このようにしても、メモリ３８＿０〜３８＿３のうち、異なるメモリにアクセスする場合には、パラレルにアクセスに行うことができ、効率的なアクセスを行うことができる。
【００８０】
図１２はフィールド構造のＭＰＥＧストリームの一部分を示す図であり、フィールド構造のＭＰＥＧストリームを復号する場合において、Ｐフィールド・ピクチャを復号する場合には、必要とする参照画は２枚であり、例えば、Ｐn+3トップフィールドを復号する場合には、Ｐnトップフィールド及びＰnボトムフィールドの復号画面が参照され、Ｐn+3ボトムフィールドを復号する場合には、Ｐn+3トップフィールド及びＰnボトムフィールドの復号画面が参照される。なお、図１２及び図１３では、トップを（Ｔ）、ボトムを（Ｂ）で示している。
【００８１】
また、Ｐn+6トップフィールドを復号する場合には、Ｐn+3トップフィールド及びＰn+3ボトムフィールドの復号画面が参照され、Ｐn+6ボトムフィールドを復号する場合には、Ｐn+6トップフィールド及びＰn+3ボトムフィールドの復号画面が参照される。
【００８２】
これに対して、Ｂフィールド・ピクチャを復号する場合には、必要とする参照画は４枚であり、例えば、Ｂn+1トップフィールド、Ｂn+1ボトムフィールド、Ｂn+2トップフィールド及びＢn+2ボトムフィールドを復号する場合には、Ｐn+3トップフィールドの復号画面、Ｐn+3ボトムフィールドの復号画面、Ｐnトップフィールドの復号画面及びＰnボトムフィールドの復号画面が参照される。
【００８３】
図１３は図１２に示すＰn+3トップ、Ｐn+3ボトム、Ｂn+1トップ、Ｂn+1ボトム、Ｂn+2トップ、Ｂn+2ボトム、Ｐn+6トップ及びＰn+6ボトムの各フィールドを復号する場合に適用して好適なプリフェッチ領域のメモリ３８＿０〜３８＿３への割り当て切り替え方法を示す図である。
【００８４】
ここで、Ｐn+3トップフィールド、Ｐn+3ボトムフィールド、Ｂn+1トップフィールド、Ｂn+1ボトムフィールド、Ｂn+2トップフィールド、Ｂn+2ボトムフィールド、Ｐn+6トップフィールド及びＰn+6ボトムフィールドの順に復号する場合において、Ｐn+3トップフィールドを復号する場合には、図８に示す第２の割り当て方法を使用して、Ｐnトップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿０、３８＿１に割り当て、Ｐnボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿２、３８＿３に割り当てるようにする。
【００８５】
次に、Ｐn+3ボトムフィールドを復号する場合には、図８に示す第２の割り当て方法を使用して、Ｐn+3トップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿０、３８＿１に割り当て、Ｐnボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿２、３８＿３に割り当てるようにする。
【００８６】
次に、Ｂn+1トップフィールド、Ｂn+1ボトムフィールド、Ｂn+2トップフィールド及びＢn+2ボトムフィールドを順に復号する場合には、図９に示す第３の割り当て方法を使用して、Ｐn+3トップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿０に割り当て、Ｐn+3ボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿１に割り当て、Ｐnトップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿２に割り当て、Ｐnボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿３に割り当てるようにする。
【００８７】
次に、Ｐn+6トップフィールドを復号する場合には、図８に示す第２の割り当て方法を使用して、Ｐn+3トップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿０、３８＿１に割り当て、Ｐn+3ボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿２、３８＿３に割り当てるようにする。そして、次に、Ｐn+6ボトムフィールドを復号する場合には、図８に示す第２の割り当て方法を使用して、Ｐn+6トップフィールドの復号画面内のプリフェッチ領域をメモリ３８＿０、３８＿１に割り当て、Ｐn+3ボトムフィールドの復号画面内のプリフェッチ領域をメモリ３８＿２、３８＿３に割り当てるようにする。
【００８８】
本例の場合、Ｐフィールド処理時において、２個の復号処理部３３、３４から、どちらか一方の参照フィールドに同時に参照画のリクエストが発行された場合でも、一方の参照フィールドは２つのメモリに割り当てられているので、別々のメモリにアクセスされた場合には、パラレルで処理可能である。
【００８９】
また、Ｂフィールド処理時に、２個の復号処理部３３、３４から、４つの参照面の１つの面に同時にリクエストが発行されると、１つの参照面は、１つのメモリに割り当てられているので、どちらかを待たせる必要があるが、異なる参照面にアクセスが発生した場合には、パラレルで処理可能である。
【００９０】
以上のように、本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１においては、プリフェッチメモリ３５は、個々にアクセス可能な４個のメモリ３８＿０〜３８＿３を備えるとともに、復号処理部３３用のアドレス生成回路４０、復号処理部３４用のアドレス生成回路４１、プリフェッチメモリ更新制御部３６用のアドレス生成回路４２を備え、更に、調停回路４３は、使用／未使用フラグレジスタ４４を参照することにより、復号処理部３３、復号処理部３４及びプリフェッチメモリ更新制御部３６によるメモリ３８＿０〜３８＿３内の同一メモリに対するアクセスが衝突しないようにしている。
【００９１】
したがって、本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１によれば、メモリ３８＿０〜３８＿３内の同一メモリに対するアクセス競合が発生しない限り、プリフェッチメモリ３５に対する複数のアクセスを並列処理することができるので、復号処理部３３、復号処理部３４及びプリフェッチメモリ更新制御部３６からのプリフェッチメモリ３５に対するアクセスの待ち状態の発生数を減らし、復号処理の効率化を図ることができる。
【００９２】
また、本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ３１によれば、適切な数の復号画面のプリフェッチを行うことができ、更に、プリフェッチを行う復号画面数をピクチャタイプによって適切に切り替えることができるので、この点からも、復号処理の効率化を図ることができる。
【００９３】
なお、本発明の動画像処理装置の一実施形態では、２個の復号処理部を設けるようにした場合について説明したが、本発明は、２個の復号処理部を設ける場合に限定されるものではなく、複数の復号処理部を設ける動画像処理装置に適用することができる。
【００９４】
また、本発明の動画像処理装置の一実施形態では、本発明の動画像処理装置をＭＰＥＧデコーダに適用した場合を例にして説明したが、本発明は、ＭＰＥＧエンコーダにも適用することができるものであり、この場合には、復号処理部の代わりに、符号化処理部が設けられる。
【００９５】
ここで、本発明の動画像処理装置を整理すると、本発明の動画像処理装置には、少なくとも、以下の動画像処理装置が含まれる。
【００９６】
（付記１）プリフェッチメモリと、該プリフェッチメモリをアクセス対象とする複数のメモリアクセス元を備える動画像処理装置において、前記プリフェッチメモリは、個々にアクセス可能な複数のメモリを備えることを特徴とする動画像処理装置。
【００９７】
（付記２）前記複数のメモリアクセス元の各々に対応させて前記プリフェッチメモリに与えるアドレスを生成するアドレス生成回路を備えることを特徴とする付記１に記載の動画像処理装置。
【００９８】
（付記３）前記複数のメモリアクセス元のいずれかのメモリアクセス元から前記プリフェッチメモリへのアクセスがあった場合、前記複数のメモリ中の前記いずれかのメモリアクセス元がアクセスしようとするメモリが他のメモリアクセス元によりアクセスされていない場合のみ、前記いずれかのメモリアクセス元によるアクセスを許可することにより、前記複数のメモリアクセス元からの前記プリフェッチメモリへのアクセスを調停する調停回路を備えることを特徴とする付記２に記載の動画像処理装置。
【００９９】
（付記４）前記複数のメモリの各々が現在アクセスされているか否かを示すフラグレジスタを備え、前記調停回路は、前記フラグレジスタが示す内容により、前記複数のメモリ中の前記いずれかのメモリアクセス元がアクセスしようとするメモリが他のメモリアクセス元によりアクセスされているか否かを判断することを特徴とする付記３に記載の動画像処理装置。
【０１００】
（付記５）前記プリフェッチメモリは、前記複数のメモリアクセス元のうち、復号処理部又は符号化処理部の復号処理又は符号化処理に同期して、前記復号処理部又は前記符号化処理部が現在処理しているマクロブロックより先行した領域の画像データをプリフェッチするように制御されることを特徴とする付記１〜４のいずれか一の付記に記載の動画像処理装置。
【０１０１】
（付記６）前記プリフェッチメモリは、復号処理又は符号化処理する画面に必要な復号画面が１画面である場合には、該１画面の復号画面の一部分が前記複数のメモリに割り当られるように制御されることを特徴とする付記１〜４のいずれか一の付記に記載の動画像処理装置。
【０１０２】
（付記７）前記プリフェッチメモリは、復号処理又は符号化処理する画面に必要な復号画面が複数画面である場合には、該複数画面の復号画面のそれぞれの一部分が前記複数のメモリ中の少なくとも異なる１つのメモリに割り当てられるように制御されることを特徴とする付記１〜４のいずれか一の付記に記載の動画像処理装置。
【０１０３】
（付記８）前記プリフェッチメモリは、復号処理又は符号化処理する画面の画像特徴パラメータに応じて、前記復号処理又は符号化処理対象の１画面又は複数画面に対応する復号画面の一部分の前記複数のメモリへの割り当てを切り替えられるように制御されることを特徴とする付記１〜４のいずれか一の付記に記載の動画像処理装置。
【０１０４】
（付記９）前記画像特徴パラメータは、復号処理又は符号化処理する画面のピクチャ構造およびピクチャタイプのいずれか一方又は両方であることを特徴とする付記８に記載の動画像処理装置。
【図面の簡単な説明】
【０１０５】
【図１】本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダを外部メモリとともに示す図である。
【図２】本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダが備えるプリフェッチメモリアクセス制御部の構成図である。
【図３】本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダにおけるプリフェッチメモリがプリフェッチするプリフェッチ領域のプリフェッチメモリ内の４個のメモリへの第１の割り当て方法を示す図である。
【図４】本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダに適用して好適なプリフェッチ領域の更新方法を説明するための図である。
【図５】本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダにおける調停回路による第１調停例を示す図である。
【図６】本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダにおける調停回路による第２調停例を示す図である。
【図７】本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダに適用して好適なプリフェッチ領域の更新方法を説明するための図である。
【図８】本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダにおけるプリフェッチメモリがプリフェッチするプリフェッチ領域のプリフェッチメモリ内の４個のメモリへの第２の割り当て方法を示す図である。
【図９】本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダにおけるプリフェッチメモリがプリフェッチするプリフェッチ領域のプリフェッチメモリ内の４個のメモリへの第３の割り当て方法を示す図である。
【図１０】フレーム構成のＭＰＥＧストリームの一部分を示す図である。
【図１１】図１０に示すＰn+3、Ｂn+1、Ｂn+2、Ｐn+6の各フレームを復号する場合に適用して好適なプリフェッチ領域のプリフェッチメモリ内の４個のメモリへの割り当て切り替え方法を示す図である。
【図１２】フィールド構造のＭＰＥＧストリームの一部分を示す図である。
【図１３】図１２に示すＰn+3（Ｔ）、Ｐn+3（Ｂ）、Ｂn+1（Ｔ）、Ｂn+1（Ｂ）、Ｂn+2（Ｔ）、Ｂn+2（Ｂ）、Ｐn+6（Ｔ）、Ｐn+6（Ｂ）の各フィールドを復号する場合に適用して好適なプリフェッチ領域のプリフェッチメモリ内の４個のメモリへの割り当て切り替え方法を示す図である。
【図１４】従来のＭＰＥＧデコーダの一例を外部メモリとともに示す図である。
【図１５】図１４に示す従来のＭＰＥＧデコーダが備えるプリフェッチメモリアクセス制御部の構成図である。
【図１６】図１４に示す従来のＭＰＥＧデコーダが備えるプリフェッチメモリがプリフェッチする外部メモリが記憶する復号画面内の領域とプリフェッチメモリの記憶領域との関係を示す図である。
【図１７】図１４に示す従来のＭＰＥＧデコーダが備えるプリフェッチメモリアクセス制御部内の調停回路による調停例を説明するための図である。
【符号の説明】
【０１０６】
１…従来のＭＰＥＧデコーダ
２…外部メモリ
３、４…復号処理部
５…プリフェッチメモリ
６…プリフェッチメモリ更新制御部
７…プリフェッチメモリアクセス制御部
１０…調停回路
１１…アドレス生成回路
１２…スイッチ回路
１５…復号画面
１６…プリフェッチ領域
３１…本発明の動画像処理装置の一実施形態であるＭＰＥＧデコーダ
３２…外部メモリ
３３、３４…復号処理部
３５…プリフェッチメモリ
３６…プリフェッチメモリ更新制御部
３７…プリフェッチメモリアクセス制御部
３８＿０〜３８＿３…メモリ
４０〜４２…アドレス生成回路
４３…調停回路
４４…使用／未使用フラグレジスタ
４５、４６…スイッチ回路
４７＿０〜４７＿３…フラグレジスタ
５０…復号画面
５１…プリフェッチ領域
５３…新たなプリフェッチ領域
５４…削除されるプリフェッチ領域
５５…更新領域
５６〜６１…矩形領域
６５…マクロブロックライン
６６…マクロブロック
６７…マクロブロックライン
６８…マクロブロック
６９、７０…矩形領域
７５、７６…復号画面
７７、７８…プリフェッチ領域
８０〜８３…復号画面
８４〜８７…プリフェッチ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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