(57)【要約】【課題】強誘電体膜を用いたキャパシタ型の不揮発性メモリにおいて、リーク電流を低減する。【解決手段】半導体記憶装置は、基板（１１）上に形成された第１の導電膜（１２）と、第１の導電膜（１２）の上に順に形成された第１の絶縁膜（１３）、強誘電体膜（１４）及び第２の絶縁膜（１５）よりなる積層膜と、第２の絶縁膜（１５）の上に選択的に形成された第２の導電膜（１６）と、強誘電体膜（１４）の上又は下に、第１の導電膜（１２）と第２の導電膜（１６）との間の領域の少なくとも一部を挟むように配置され、且つ、第１の絶縁膜（１２）又は第２の絶縁膜（１５）と接する第１のソース電極（１７）及び第１のドレイン電極（１８）とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された第１の導電膜と、
前記第１の導電膜の上に順に形成された第１の絶縁膜、強誘電体膜及び第２の絶縁膜よりなる積層膜と、
前記第２の絶縁膜の上に選択的に形成された第２の導電膜と、
前記強誘電体膜の上又は下に、前記第１の導電膜と前記第２の導電膜との間の領域の少なくとも一部を挟むように配置され、且つ、前記第１の絶縁膜又は前記第２の絶縁膜と接する第１のソース電極及び第１のドレイン電極とを備えていることを特徴とする半導体記憶装置。
【請求項２】
前記強誘電体膜の上又は下に、前記強誘電体膜を挟んで前記第１のソース電極及び前記第１のドレイン電極と対向する位置に配置され、且つ、前記第１の絶縁膜又は前記第２の絶縁膜と接する第３の導電膜及び第４の導電膜をさらに備えていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のソース電極と前記第３の導電膜との組み合わせ、及び、前記第１のドレイン電極と前記第４の導電膜との組み合わせのうちの少なくとも一方の組み合わせに対して、同時に同電位の電圧が印加されることにより、データの検出を行うことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記強誘電体膜の上又は下に、前記強誘電体膜を挟んで前記ソース電極及び前記ドレイン電極と対向する位置に配置され、且つ、前記第１の絶縁膜又は前記第２の絶縁膜と接する第２のソース電極と第２のドレイン電極をさらに備えており、
前記第１のソース電極と前記第１のドレイン電極との間に流れる電流と、前記第２のソース電極と前記第２のドレイン電極との間に流れる電流との差に基づいて、データの検出を行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
基板上に形成された第１の導電膜と、
前記第１の導電膜の上方又は下方に形成された強誘電体膜と、
前記第１の導電膜と前記強誘電体膜との間に形成された第１の絶縁膜と、
前記強誘電体膜及び前記第１の絶縁膜よりなる積層膜を挟んで前記第１の導電膜と対向する位置に配置され、且つ、互いに間隔を置いて配置された第１のソース電極及び第１のドレイン電極と、
前記第１のソース電極と前記第１のドレイン電極との間に形成された第２の絶縁膜とを備えていることを特徴とする半導体記憶装置。
【請求項６】
前記強誘電体膜を挟んで前記第１のソース電極と対向する位置に配置された第２のソース電極と、
前記第２のソース電極と間隔を置いて配置され、且つ、前記強誘電体膜を挟んで前記第１のドレイン電極と対向する位置に配置された第２のドレイン電極とをさらに備えており、
前記第１のソース電極と前記第１のドレイン電極との間に流れる電流と、前記第２のソース電極と前記第２のドレイン電極との間に流れる電流との差に基づいて、データの検出を行うことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記強誘電体膜と、前記第１の絶縁膜又は前記第２の絶縁膜との界面に接する電極の前記界面との接触抵抗は、前記積層膜を挟み込んで配置された電極、又は、前記積層膜に隣接した電極の前記積層膜との接触抵抗よりも低いことを特徴とする請求項１〜６に記載の半導体記憶装置。
【請求項８】
基板上に第１の導電膜を形成する工程と、
前記第１の導電膜の上に第１の絶縁膜を形成する工程と、
エッチングにより、前記第１の絶縁膜に複数の開口部を形成する工程と、
前記複数の開口部に第２の導電膜を形成する工程と、
前記第１の絶縁膜及び前記第２の導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に、前記強誘電体膜を挟んで前記第２の導電膜と対向する位置に選択的に第３の導電膜を形成する工程と、
前記強誘電体膜及び前記第３の導電膜の上に第２の絶縁膜を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項９】
前記複数の開口部を形成した際のマスクを用いて、リフトオフ法により、前記複数の開口部に前記第２の導電膜を形成することを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜と絶縁膜との界面の電流伝導を用いた強誘電体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体膜を用いた不揮発性メモリには、大きく分けてキャパシタ型とＭＦＳＦＥＴ（Metal-Ferroelectric-Semiconductor Field Effect Transistor）型との２種類がある。
【０００３】
キャパシタ型の不揮発性メモリの場合では、情報を読み出す際に、記憶されていた情報を破壊してしまうので、情報を書き込む動作が再度必要となる。このため、情報を読み出す毎に強誘電体膜の分極を反転させることになるので、強誘電体膜の分極反転疲労が問題となる。また、１Ｔ１Ｃ型を量産するためには課題が多く、微細化する際においても問題が多く存在している。
【０００４】
一方、ＭＦＳＦＥＴ型の不揮発性メモリの場合では、情報の読み出しは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することによって行われるので、分極の反転を伴うことなく情報の読み出しができる、つまり、非破壊で情報を読み出すことができる。また、キャパシタ型の不揮発性メモリの場合と比べて、メモリセル領域の微細化が可能であり、古くから研究されている。しかしながら、ＭＦＳＦＥＴ型の不揮発性メモリの場合には、シリコン基板の上に強誘電体膜を形成する必要があるが、シリコン基板の上に強誘電体膜を形成することは容易ではなく、この問題を回避するために提案されているＭＦＩＳＦＥＴ（Metal-Ferroelectric-Insulator-Semiconductor Field Effect Transistor）型の不揮発性メモリであっても、フラットバンドシフト又はメモリ保持などに関する問題がある。
【０００５】
以上のような問題を解決するために、従来から、強誘電体膜と絶縁膜との界面にキャリアを伝導させることにより、情報の読み出しを可能とする構造を有する界面伝導素子が提案されている（例えば、特許文献１参照）
【特許文献１】特開２００３−３３２５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に開示された強誘電体メモリでは、ソース電極及びドレイン電極から強誘電体膜を通して、ゲート電極又はバックゲート電極へのリーク電流が大きく、強誘電体膜と絶縁膜との界面を流れる伝導電流を検出することが困難であった。
【０００７】
前記に鑑み、本発明の目的は、強誘電体膜を用いたキャパシタ型の不揮発性メモリにおいて、リーク電流を低減することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本件発明者らは、強誘電体膜を用いたキャパシタ型の不揮発性メモリにおいて、絶縁膜によって強誘電体膜の上下を挟んだ積層構造を提案することにより、リーク電流を低減するものである。
【０００９】
具体的には、本発明の第１の側面に係る半導体記憶装置は、基板上に形成された第１の導電膜と、第１の導電膜の上に順に形成された第１の絶縁膜、強誘電体膜及び第２の絶縁膜よりなる積層膜と、第２の絶縁膜の上に選択的に形成された第２の導電膜と、強誘電体膜の上又は下に、第１の導電膜と第２の導電膜との間の領域の少なくとも一部を挟むように配置され、且つ、第１の絶縁膜又は第２の絶縁膜と接する第１のソース電極及び第１のドレイン電極とを備えている。
【００１０】
本発明の第１の側面に係る半導体記憶装置によると、第１のソース電極及び第１のドレイン電極の各々は第１の絶縁膜又は第２の絶縁膜によって分離されているので、リーク電流を低減することができる。
【００１１】
本発明の第１の側面に係る半導体記憶装置において、強誘電体膜の上又は下に、強誘電体膜を挟んで第１のソース電極及び第１のドレイン電極と対向する位置に配置され、且つ、第１の絶縁膜又は第２の絶縁膜と接する第３の導電膜及び第４の導電膜をさらに備えていることが好ましい。
【００１２】
このようにすると、第３の導電膜及び第４の導電膜に適切な電位を与えることにより、強誘電体膜を通してのリーク電流をより低減することが可能になる。
【００１３】
本発明の第１の側面に係る半導体記憶装置において、第１のソース電極と第３の導電膜との組み合わせ、及び、第１のドレイン電極と第４の導電膜との組み合わせのうちの少なくとも一方の組み合わせに対して、同時に同電位の電圧が印加されることにより、データの検出を行うことが好ましい。
【００１４】
このようにすると、データの読み出し時に、第１のソース電極と第１のドレイン電極との間の強誘電体膜内には電界がかからないので、第１の絶縁膜又は第２の絶縁膜と強誘電体膜との界面の伝導電流のみを検出することができる。
【００１５】
本発明の第１の側面に係る半導体記憶装置において、強誘電体膜の上又は下に、強誘電体膜を挟んでソース電極及びドレイン電極と対向する位置に配置され、且つ、第１の絶縁膜又は第２の絶縁膜と接する第２のソース電極と第２のドレイン電極をさらに備えており、第１のソース電極と第１のドレイン電極との間に流れる電流と、第２のソース電極と第２のドレイン電極との間に流れる電流との差に基づいて、データの検出を行うことが好ましい。
【００１６】
このようにすると、第１のソース電極と第１のドレイン電極との間に流れる電流のＯＮ／ＯＦＦ比を一つのキャパシタで比較することができると共に、回路としてリファレンスとなるキャパシタを設ける必要がない。
【００１７】
本発明の第２の側面に係る半導体記憶装置は、基板上に形成された第１の導電膜と、第１の導電膜の上方又は下方に形成された強誘電体膜と、第１の導電膜と強誘電体膜との間に形成された第１の絶縁膜と、強誘電体膜及び第１の絶縁膜よりなる積層膜を挟んで第１の導電膜と対向する位置に配置され、且つ、互いに間隔を置いて配置された第１のソース電極及び第１のドレイン電極と、第１のソース電極と第１のドレイン電極との間に形成された第２の絶縁膜とを備えている。
【００１８】
このようにすると、第１のソース電極及び第２のソース電極の各々は、第１の絶縁膜又は第２の絶縁膜によって分離されているので、３端子型の構造において、リーク電流を低減することができる。
【００１９】
本発明の第２の側面に係る半導体記憶装置において、強誘電体膜を挟んで第１のソース電極と対向する位置に配置された第２のソース電極と、第２のソース電極と間隔を置いて配置され、且つ、強誘電体膜を挟んで第１のドレイン電極と対向する位置に配置された第２のドレイン電極とをさらに備えており、第１のソース電極と第１のドレイン電極との間に流れる電流と、第２のソース電極と第２のドレイン電極との間に流れる電流との差に基づいて、データの検出を行うことが好ましい。
【００２０】
このようにすると、強誘電体膜を通してのリーク電流を大幅に低減することができる。さらに、第１のソース電極と第１のドレイン電極との間に流れる電流ＩのＯＮ／ＯＦＦ比を一つのキャパシタで比較することができると共に、回路としてリファレンスとなるキャパシタを設ける必要がない。
【００２１】
本発明の第１及び第２の側面に係る半導体記憶装置において、強誘電体膜と、第１の絶縁膜又は第２の絶縁膜との界面に接する電極の界面との接触抵抗は、積層膜を挟み込んで配置された電極、又は、積層膜に隣接した電極の積層膜との接触抵抗よりも低いことが好ましい。
【００２２】
このようにすると、強誘電体膜と第１の絶縁膜及び第２の絶縁膜との界面を流れる微細な電流が流れ易くなるので、データの読み出しが容易となる。
【００２３】
本発明の一側面に係る半導体記憶装置の製造方法は、基板上に第１の導電膜を形成する工程と、第１の導電膜の上に第１の絶縁膜を形成する工程と、エッチングにより、第１の絶縁膜に複数の開口部を形成する工程と、複数の開口部に第２の導電膜を形成する工程と、第１の絶縁膜及び第２の導電膜の上に強誘電体膜を形成する工程と、強誘電体膜の上に、強誘電体膜を挟んで第２の導電膜と対向する位置に選択的に第３の導電膜を形成する工程と、強誘電体膜及び第３の導電膜の上に第２の絶縁膜を形成する工程とを備える。
【００２４】
本発明の一側面に係る半導体記憶装置の製造方法によると、ソース電極又はドレイン電極として機能する複数の開口部に形成された第２の導電膜に起因する段差の発生を抑制し、強誘電体膜と第１の絶縁膜及び第２の絶縁膜との界面部分の平滑性を保持することができる。
【００２５】
本発明の一側面に係る半導体記憶装置の製造方法において、複数の開口部を形成した際のマスクを用いて、リフトオフ法により、複数の開口部に第２の導電膜を形成することが好ましい。
【００２６】
このようにすると、１つのマスクで複数の開口部に第２の導電膜を形成することができる。
【発明の効果】
【００２７】
本発明の半導体記憶装置によると、強誘電体膜と絶縁膜との界面の伝導変化を検出する構造の不揮発メモリにおいて、強誘電体膜を通してのリーク電流を低減することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置について、図１〜図３を参照しながら説明する。
【００３０】
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す概念図である。
【００３１】
図１に示すように、基板１１の上には、第１の導電膜（バックゲート電極）１２が形成されており、該第１の導電膜１２の上には、下から順に第１の絶縁膜１３及び強誘電体膜１４が形成されている。強誘電体膜１４の上には、互いに間隔を置いて配置されるように、ソース電極（第１のソース電極）１７及びドレイン電極１８（第２のソース電極）が形成されている。また、強誘電体膜１４の上には、ソース電極１７及びドレイン電極１８を覆うように、第２の絶縁膜１５が形成されており、該第２の絶縁膜１５には、ソース電極１７及びドレイン電極１８を露出するコンタクトホールがそれぞれ形成されている。第２の絶縁膜１５の上には、ゲート電極１６が形成されている。
【００３２】
このように、図１に示す半導体記憶装置は、強誘電体膜１４が第１の絶縁膜１３と第２の絶縁膜１５とによって挟まれた積層構造を有しており、また、ソース電極１７とドレイン電極１８とは、ゲート電極１６と第１の導電膜１２との間に領域を挟むように形成されていると共に、強誘電体膜１４と第１の絶縁膜１３との界面に接合している。
【００３３】
このような構造によれば、ソース電極１７及びドレイン電極１８の各々は第２の絶縁膜１５によって分離されているので、リーク電流を低減することができる。
【００３４】
以上において、基板１１の材料は特に限定されるものではなく、例えば、Ｓｉ、ＳｉＯ２ 、又はＳｒＴｉＯ３ が一般的であるが、絶縁性物質であればよい。
【００３５】
また、第１の導電膜１２、ソース電極１７、ドレイン電極１８、及びゲート電極１６を構成する導電膜を堆積する方法としては、スパッタリング法、ＥＢ蒸着法、ＭＯＣＶＤ法、レーザーアブレーション法、又はＰＬＤ法などを用いるとよい。
【００３６】
また、第１の導電膜１２及びゲート電極１６の材料としては、それぞれ、接触する第１の絶縁膜１３及び第２の絶縁膜１５との間のショットキー障壁が高くなるものを選択することが好ましく、例えば、Ｐｔ、Ｉｒ、ＩｒＯｘ 、Ａｕ、又はＲｕＯｘ などを用いるとよい。
【００３７】
また、第１の絶縁膜１３、強誘電体膜１４、及び第２の絶縁膜１５は、例えば、スパッタリング法、ＭＯＣＶＤ法、レーザーアブレーション法、ＰＬＤ法、ＭＯＤ法、又はゾルゲル法などによって成膜するとよい。
【００３８】
また、第１の絶縁膜１３、強誘電体膜１４、及び第２の絶縁膜１５よりなる積層膜の各々の界面は清浄であることが好ましい。また、該積層膜は、ヘテロエピタキシャル成長させることが好ましく、例えばＰＬＤ法又はＭＯＣＶＤ法を用いるとよい。
【００３９】
また、強誘電体膜１４におけるソース電極１７とドレイン電極１８とに挟まれた領域は、単結晶よりなることが好ましい。このようにすると、結晶粒界での電子のトラップの影響などを排除することができるので、強誘電体膜１４と第１の絶縁膜１３及び第２の絶縁膜１５との各々の界面におけるキャリアの伝導変化の挙動が安定する。
【００４０】
また、強誘電体膜１４における読み出しに使用されるチャネル領域となる部分は、電界が印加される方向と強誘電体の結晶粒の方位が一致することが好ましい。このようにすると、最小限の電界により、強誘電体膜１４の分極を反転させることができる。
【００４１】
また、強誘電体膜１４としては、例えば、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＳＢＴＮ（ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９ ）、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）、ＢｉＦｅＯ３ 、ＰｂＴｉＯ３ 、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３ ）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３ ）、ＢａＴｉＯ３ 、ＬｉＮｂＯ３ 、又はＳｒＴｉＯ３  などの材料を用いるとよい。
【００４２】
また、第１の絶縁膜１３及び第２の絶縁膜１５としては、第１の導電膜１２とゲート電極１６のリーク電流を防止するために、高絶縁性の材料を用いることが好ましく、例えば、ＳｉＯ２ 、ＳｉＯＮ、ＰＧＳ（Phospho-Silicate-Glass）、ＢＰＧＳ（Boro-Phospho-Silicate-Glass）、ＨｆＯｘ 、又はＳｒＴｉＯ３ などを用いるとよい。特に、Ｈｆ化合物又はＳｒＴｉＯ３ は、高誘電率であって且つ高融点であるので好ましい。
【００４３】
また、ソース電極１７及びドレイン電極１８は、接触する界面との接触抵抗が低く、ショットキー障壁が小さくなることが好ましい。また、堆積方法としては、強誘電体膜１４と第２の絶縁膜１５との界面を清浄に保つことができるものが好ましい。さらに、ソース電極１７及びドレイン電極１８のパターンニング方法としては、例えば、シャドーマスク法、ドライエッチング法、ウェットエッチング法を利用したリフトオフ法などの方法を用いるとよい。
【００４４】
次に、図１に示した半導体記憶装置を用いた情報の読み出し動作は、上記の特許文献１に示された方法と同様にして行う。つまり、強誘電体膜１４の分極の向きによってチャネルの導通状態が変わるので、これを検出することにより非破壊で情報を読み出すことができる。具体的には、まず、第１の導電膜１２とゲート電極１６との間に正又は負の電圧を印加することにより正又は負の電界を印加して、強誘電体膜１４中に自発分極を誘起させるが、強誘電体膜１４が分極された時（情報が入力された時）、強誘電体膜１４と第２の絶縁膜１５との界面には電子又は正孔の自由電荷が発生する。その自由電荷は強誘電体膜１４の分極の向きにより大きく変化する。分極が上を向いているときは、強誘電体膜１４と第２の絶縁膜１５との界面には電子が少ないので、チャネルの電気伝導度は小さくなる。逆に、分極が下を向いているときは、強誘電体膜１４と第２の絶縁膜１５との界面には電子が多いので、チャネルの電気伝導度は大きくなり、第２の絶縁膜１５と強誘電体膜１４との間に界面電流が流れる。この界面電流をソース電極１７とドレイン電極１８との間に接続された電流計を用いて情報を読み出すことができる。このように、界面電流の有無の検出によって情報の読み出しが行われる。
【００４５】
−変形例−
図２及び図３は、本発明の第１の実施形態の変形例に係る半導体記憶装置の構成を示す概念図である。
【００４６】
図２及び図３に示すように、本変形例に係る半導体記憶装置は、強誘電体膜１４を挟んでソース電極１７及びドレイン電極１８と対向する位置に第２のソース電極１７ａと第２のドレイン電極１８ａを形成している点で、図１に示した第１の実施形態の変形例に係る半導体記憶装置と異なっている。
【００４７】
このような構造においても、ソース電極１７及びドレイン電極１８の各々は第２の絶縁膜１５によって分離されており、また、第２のソース電極１７ａ及び第２のドレイン電極１８ａの各々は、第１の絶縁膜１３によって分離されているので、リーク電流を低減することができる。
【００４８】
ここで、第２のソース電極１７ａ及び第２のドレイン電極１８ａの形成方法としては、第１の絶縁膜１３と強誘電体膜１４との界面の凹凸を減らすために、まず、第１の絶縁膜１３をエッチングして開口部を設け、該開口部内に第２のソース電極１７ａ及び第２のドレイン電極１８ａを形成するようにすることが好ましい。具体的には、まず、第１の絶縁膜１３上にレジストを堆積し、第２のソース電極１７ａ及び第２のドレイン電極１８ａを形成する箇所に対応する箇所をパターンニングしてレジストパターンを形成する。その後、該レジストパターンをマスクとして第１の絶縁膜１３をエッチングして開口部を形成し、さらに、このレジストパターンを残存させたままで、開口部に第２のソース電極１７ａ及び第２のドレイン電極１８ａを堆積し、レジストパターンを除去する。また、ここで用いるレジストは、互いに異なる材料の２層のレジストで形成し、現像後に下層のレジストが上層のレジストよりも多く現像されていることが好ましい。
【００４９】
また、図２及び図３に示す構造を有する半導体記憶装置において、情報を読み出す際の動作としては、例えば図２に示すように、まず、図１を用いて説明したのと同様にして情報が書き込まれた状態から、強誘電体膜１４を挟んで互いに対向する位置に配置されたソース電極１７及び第２のソース電極１７ａよりなる電極対とドレイン電極１８及び第２のドレイン電極１８ａよりなる電極対とのそれぞれに（少なくとも一方の電極対に対するものであってもよい）同時に同電位を印加して、第１の絶縁膜１３又は第２の絶縁膜１５と強誘電体膜１４との界面の伝導電流を検出することで行うことが好ましい。このようにすると、ソース電極１７とドレイン電極１８との間の強誘電体膜１４内には電界がかからないので、第１の絶縁膜１３又は第２の絶縁膜１５と強誘電体膜１４との界面の伝導電流のみを検出することができる。このとき、第１の絶縁膜１３と第２の絶縁膜１５とは同じ材料からなることが好ましい。
【００５０】
また、図２及び図３に示す構造を有する半導体装置において、例えば図３に示すように、ソース電極１７とドレイン電極１８との間に流れる伝導電流と、第２のソース電極１７ａと第２のドレイン電極１８ａとの間に流れる界面電流とをそれぞれ読み出して、読み出した伝導電流の差に基づいて、情報を検出することが好ましい。このようにすると、ソース電極１７とドレイン電極１８との間に流れる伝導電流のＯＮ／ＯＦＦ比を一つのキャパシタで比較することができると共に、回路としてリファレンスとなるキャパシタを設ける必要がない。
【００５１】
なお、図２及び図３に示したように、電極対を２つ設ける構造だけを考えれば、第１の強誘電体膜／絶縁膜／第２の強誘電体膜よりなる積層構造を設け、絶縁膜の上下に２組のソース・ドレイン電極の対を設ける構造とすることも可能である。このとき、２つの強誘電体膜は同じ材料よりなることが望ましい。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置について、図４〜図６を参照しながら説明する。
【００５３】
図４は、本発明の第２の実施形態に係る半導体記憶装置の構成を示す概念図である。
【００５４】
図４に示すように、基板２１の上には、第１の導電膜（バックゲート電極）２２が形成されており、該第１の導電膜２２の上には、下から順に第１の絶縁膜２３及び強誘電体膜２４が形成されている。強誘電体膜２４の上には、互いに間隔を置いて配置されるように、ソース電極（第１のソース電極）２６及びドレイン電極２７（第１のドレイン電極）が形成されている。また、強誘電体膜２４の上には、ソース電極２６及びドレイン電極２７を覆うように、第２の絶縁膜２５が形成されており、該第２の絶縁膜２５には、ソース電極２６及びドレイン電極２７を露出するコンタクトホールがそれぞれ形成されている。
【００５５】
このように、図４に示す本実施形態の半導体記憶装置は、３端子型の構造であって、第２の絶縁膜２５の上にゲート電極が形成されていない点で、前述した図１に示す半導体記憶装置の構造は異なっているが、その他の構造は図１に示した対応する構造と同様である。このような３端子型の構造においても、ソース電極２６及びドレイン電極２７の各々は第２の絶縁膜２５によって分離されているので、リーク電流を低減することができる。
【００５６】
ここで、情報の書き込みは、ソース電極２６とドレイン電極２７の両方又はいずれか一方とバックゲート電極となる第１の導電膜２２との間に電圧を印加することによって行う。この場合、ソース電極２６及びドレイン電極２７の少なくとも一方と第１の導電膜２２との間に電圧を印加すると、強誘電体膜２４におけるソース電極２６とドレイン電極２７とに挟まれた領域に、ソース電極２６及びドレイン電極２７の少なくとも一方の端部などから生じる電界が形成されることにより、当該領域に分極反転が生じることを利用して情報の書き込みを行うことができる。
【００５７】
また、情報の読み出しは、当該領域に分極反転が生じる電圧以下の電圧をドレイン電極２７に印加して、ソース電極２６との間の電流の大きさによって情報のＯＮ／ＯＦＦを検出する。
【００５８】
−変形例−
図５及び図６は、本発明の第２の実施形態の変形例に係る半導体記憶装置の構成を示す概念図である。図５及び図６に示す本変形例に係る半導体記憶装置は、前述の図２及び図３に示した半導体記憶装置に対応する変形例であり、具体的には、ゲート電極が第２の絶縁膜２５上に形成されていない３端子構造の場合の変形例である。
【００５９】
図５及び図６に示す本変形例に係る半導体記憶装置によると、図２及び図３を用いた説明と同様に、ソース電極２６及びドレイン電極２７の各々は第２の絶縁膜２５によって分離されており、また、第２のソース電極２６ａ及び第２のドレイン電極２７ａの各々は、第１の絶縁膜２３によって分離されているので、３端子構造の場合においても、リーク電流を低減することができる。
【００６０】
また、同様に、例えば図５に示すように、２つの電極対の少なくとも一方の電極対に対して同時に同電位を印加して、第１の絶縁膜２３又は第２の絶縁膜２５と強誘電体膜２４との界面の伝導電流を検出することにより、３端子構造の場合においても、第１の絶縁膜２３又は第２の絶縁膜２５と強誘電体膜２４との界面の伝導電流のみを検出することができる。
【００６１】
また、同様に、例えば図６に示すように、ソース電極２６とドレイン電極２７との間に流れる伝導電流と、第２のソース電極２６ａと第２のドレイン電極２７ａとの間に流れる界面電流とをそれぞれ読み出して、読み出した伝導電流の差に基づいて、情報を検出することにより、ソース電極２６とドレイン電極２７との間に流れる伝導電流のＯＮ／ＯＦＦ比を一つのキャパシタで比較することができると共に、回路としてリファレンスとなるキャパシタを設ける必要がない。
【産業上の利用可能性】
【００６２】
本発明は、強誘電体を用いた不揮発性のメモリにとって有用であり、Ｓｉを用いないことから、次世代のプロセス、及び、ロジック上に積層したメモリデバイスとしての応用に期待される。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成概念図であり、情報の書き込み時及び読み出し時の挙動も併せて示すものである。
【図２】本発明の第１の実施形態の変形例に係る半導体記憶装置の構成概念図であり、情報の書き込み時及び読み出し時の挙動も併せて示すものである。
【図３】本発明の第１の実施形態の変形例に係る半導体記憶装置の構成概念図であり、情報の書き込み時及び読み出し時の挙動も併せて示すものである。
【図４】本発明の第２の実施形態に係る半導体記憶装置の構成概念図であり、情報の書き込み時及び読み出し時の挙動も併せて示すものである。
【図５】本発明の第２の実施形態の変形例に係る半導体記憶装置の構成概念図であり、情報の書き込み時及び読み出し時の挙動も併せて示すものである。
【図６】本発明の第２の実施形態の変形例に係る半導体記憶装置の構成概念図であり、情報の書き込み時及び読み出し時の挙動も併せて示すものである。
【符号の説明】
【００６４】
１１    基板
１２    第１の導電膜（バックゲート電極）
１３    第１の絶縁膜
１４    強誘電体膜
１５    第２の絶縁膜
１６    ゲート電極
１７    ソース電極（第１のソース電極）
１８    ドレイン電極（第１のドレイン電極）
１７ａ  第２のソース電極
１８ａ  第２のドレイン電極
２１    基板
２２    第１の導電膜（バックゲート電極）
２３    第１の絶縁膜
２４    強誘電体膜
２５    第２の絶縁膜
２６    ソース電極（第１のソース電極）
２７    ドレイン電極（第１のドレイン電極）
２６ａ  第２のソース電極
２７ａ  第２のドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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