(57)【要約】【課題】セルアレイに含まれるセンスアンプの活性化タイミングを、セルアレイ毎に設定できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルが行列方向に複数配列されたセルアレイ１１−１、１１−２と、列方向にそれぞれ配列された複数のメモリセルに接続されたビット線ＧＢＬ０、ＧＢＬＫと、ビット線にそれぞれ接続されたローカルセンスアンプ１２−０、１２−Ｋと、ダミーセルが行列方向に複数配列された第１、第２ダミーセルアレイと、行方向に配列された複数のダミーセルに接続されたダミーワード線と、列方向に配列された複数のダミーセルに接続され、ダミーワード線からの出力が入力されるダミーローカルビット線１６−１、１６−２と、ダミーローカルビット線から出力される第１、第２制御信号に応じて、ローカルセンスアンプ１２−０、１２−Ｋを活性化するローカルセンス活性化回路１７−１、１７−２と備える。【選択図】      図１
2008097787.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが行列方向に複数配列された第１セルアレイと、
行方向に配列された複数の前記メモリセルに接続されたワード線と、
前記第１セルアレイ内の列方向に配列された複数の前記メモリセルに接続された第１ビット線と、
前記第１ビット線に接続された第１センスアンプと、
ダミーセルが行列方向に複数配列された第１ダミーセルアレイと、
行方向に配列された複数の前記ダミーセルに接続されたダミーワード線と、
前記第１ダミーセルアレイ内の列方向に配列された複数の前記ダミーセルに接続され、前記ダミーワード線からの出力が入力される第１ダミービット線と、
前記第１ダミービット線から出力される第１制御信号に応じて、前記第１センスアンプを活性化する第１センスアンプ活性化回路と、
メモリセルが行列方向に複数配列され、行方向に配列された複数の前記メモリセルが前記ワード線に接続された第２セルアレイと、
前記第２セルアレイ内の列方向に配列された複数の前記メモリセルに接続された第２ビット線と、
前記第２ビット線に接続された第２センスアンプと、
ダミーセルが行列方向に複数配列され、行方向に配列された複数の前記ダミーセルが前記ダミーワード線に接続された第２ダミーセルアレイと、
前記第２ダミーセルアレイ内の列方向に配列された複数の前記ダミーセルに接続され、前記ダミーワード線からの出力が入力される第２ダミービット線と、
前記第２ダミービット線から出力される第２制御信号に応じて、前記第２センスアンプを活性化する第２センスアンプ活性化回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１ダミービット線及び前記第２ダミービット線からそれぞれ出力される前記第１制御信号及び前記第２制御信号により、前記第１センスアンプ活性化回路及び前記第２センスアンプ活性化回路は、前記第１セルアレイの第１センスアンプと前記第２セルアレイの第２センスアンプをそれぞれ独立に活性化することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ダミーワード線に接続される前記ダミーセルの個数を変更するスイッチ回路をさらに具備することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１セルアレイ内において前記ダミーワード線に接続される前記ダミーセルの個数を変更する第１スイッチ回路と、
前記第２セルアレイ内において前記ダミーワード線に接続される前記ダミーセルの個数を変更する第２スイッチ回路と、
をさらに具備することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記ワード線を駆動するローデコーダをさらに具備し、前記第１ダミービット線は前記ローデコーダと前記第１セルアレイとの間に配置され、前記第２ダミービット線は前記第１セルアレイと前記第２セルアレイとの間に配置されていることを特徴とする請求項１乃至４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、センスアンプによるセンスタイミングを制御するためのレプリカ回路を備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）の高集積化に伴い、システムオンチップ（ＳｏＣ）上に搭載されるＳＲＡＭマクロのチップ面積に占める割合はますます大きくなってきており、メガビット級の大容量ＳＲＡＭジェネレータが要求されるようになってきている。大容量化したＳＲＡＭマクロにおける問題点として、ジェネレータによって生成された異なる容量／構成を持つＳＲＡＭマクロ毎に、それぞれ最適なセンスマージンを確保できるようにセンスアンプを活性化するタイミングを生成するのが難しいと言う問題点がある。
【０００３】
従来のレプリカ回路を備えた半導体記憶装置の一例について説明する。
【０００４】
レプリカ回路において、ダミーローデコーダに接続されたダミーワード線は行方向に配列されたダミーセルを通過後、折り返されて、ダミービット線により列方向に配列されたダミーセルに接続され、さらにインバータなどを介してローカルセンス活性化回路に接続される。この折り返しは、実際のワード線の半分の距離で行われる（例えば、特許文献１等参照）。
【０００５】
ダミーワード線が実際のワード線の最も遠い最遠部までの長さを反映させていることから、ダミービット線は最遠部のビット線を再現させていることになる。センスを開始するタイミングはレプリカ回路で決定し、センス開始信号（センス活性化信号）を発生させてセルアレイのセンスアンプにセンス開始を伝えている。
【０００６】
このように、従来のＳＲＡＭジェネレータは、セルアレイの行列数に対応したワード線ＷＬ遅延、ビット線ＢＬ遅延をトレースすることで、異なるロー/カラム構成に対応したセンスタイミングを生成してきた。従来は、ワード線がポリシリコンで構成されていたり、必要としていたメモリ容量が小さいこともあり、ダミーワード線遅延やダミービット線遅延に比べ、センスアンプまでの配線遅延は無視できる程小さかった。ところが、プロセスの進捗に伴い要求されるメモリ容量も大きくなると共に、ワード線の構成要素がポリシリコンからメタルに変更になり、ダミーワード線遅延は低減したものの、センスアンプまでの配線遅延がワード線遅延と同程度以上になり、無視できないものになってきた。また、メモリ容量が大きくなるほど、ワード線遅延とセンスアンプまでの配線遅延との差が大きくなるため、メモリ容量や構成が異なるＳＲＡＭ毎に最適なセンスマージンを確保することが難しくなり、ジェネレータ化が困難になる。
【特許文献１】特開２００２−５６６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、セルアレイに含まれるセンスアンプの活性化タイミングを、セルアレイ毎に設定することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の一実施形態の半導体記憶装置は、メモリセルが行列方向に複数配列された第１セルアレイと、行方向に配列された複数の前記メモリセルに接続されたワード線と、前記第１セルアレイ内の列方向に配列された複数の前記メモリセルに接続された第１ビット線と、前記第１ビット線に接続された第１センスアンプと、ダミーセルが行列方向に複数配列された第１ダミーセルアレイと、行方向に配列された複数の前記ダミーセルに接続されたダミーワード線と、前記第１ダミーセルアレイ内の列方向に配列された複数の前記ダミーセルに接続され、前記ダミーワード線からの出力が入力される第１ダミービット線と、前記第１ダミービット線から出力される第１制御信号に応じて、前記第１センスアンプを活性化する第１センスアンプ活性化回路と、メモリセルが行列方向に複数配列され、行方向に配列された複数の前記メモリセルが前記ワード線に接続された第２セルアレイと、前記第２セルアレイ内の列方向に配列された複数の前記メモリセルに接続された第２ビット線と、前記第２ビット線に接続された第２センスアンプと、ダミーセルが行列方向に複数配列され、行方向に配列された複数の前記ダミーセルが前記ダミーワード線に接続された第２ダミーセルアレイと、前記第２ダミーセルアレイ内の列方向に配列された複数の前記ダミーセルに接続され、前記ダミーワード線からの出力が入力される第２ダミービット線と、前記第２ダミービット線から出力される第２制御信号に応じて、前記第２センスアンプを活性化する第２センスアンプ活性化回路とを具備する。
【発明の効果】
【０００９】
この発明によれば、セルアレイに含まれるセンスアンプの活性化タイミングを、セルアレイ毎に設定することができる半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１実施形態］
図１は、この発明の実施形態の半導体記憶装置の構成を示すブロック図である。図１に示すように、セル（０，０）〜セル（Ｎ，Ｍ）で構成された（Ｎ＋１）行（Ｍ＋１）列のセルアレイが配置されている。Ｎ行Ｍ列のセルアレイは、セル（０，０）〜セル（Ｎ，Ｈ）から成るセルアレイ１１−１と、セル（０，Ｋ）〜セル（Ｎ，Ｍ）から成るセルアレイ１１−２とで構成されている。
【００１２】
セルアレイ１１−１内のビット線対ＬＢＬ０／ＢＬＢＬ０には、セル（０，０）〜セル（Ｎ，０）で示す（Ｎ＋１）個のセルが接続されると共に、これらビット線対の端部にはローカルセンスアンプ１２−０が接続されている。同様に順次、次の行に配置されたビット線対には（Ｎ＋１）個のセルが接続されると共に、ビット線対の端部にはローカルセンスアンプが接続される。そして、セルアレイ１１−１内の最後の列のビット線対ＬＢＬＨ／ＢＬＢＬＨには、セル（０，Ｈ）〜セル（Ｎ，Ｈ）で示す（Ｎ＋１）個のセルが接続されると共に、ビット線対ＬＢＬＨ／ＢＬＢＬＨの端部にはローカルセンスアンプ１２−Ｈが接続されている。
【００１３】
セルアレイ１１−２内のビット線対ＬＢＬＫ／ＢＬＢＬＫには、セル（０，Ｋ）〜セル（Ｎ，Ｋ）で示す（Ｎ＋１）個のセルが接続されると共に、これらビット線対の端部にはローカルセンスアンプ１２−Ｋが接続されている。同様に順次、次の行に配置されたビット線対には（Ｎ＋１）個のセルが接続されると共に、ビット線対の端部にはローカルセンスアンプが接続される。そして、セルアレイ１１−２内の最後の列のビット線対ＬＢＬＭ／ＢＬＢＬＭには、セル（０，Ｍ）〜セル（Ｎ，Ｍ）で示す（Ｎ＋１）個のセルが接続されると共に、ビット線対ＬＢＬＭ／ＢＬＢＬＭの端部にはローカルセンスアンプ１２−Ｍが接続されている。
【００１４】
ローカルセンスアンプ１２−０〜１２−Ｍは、ビット線対に接続されている選択されたメモリセルをセンスし、メモリセルに記憶されたデータを読み出す。
【００１５】
行方向に配列されたセルには、ワード線ＷＬ０〜ＷＬＮがそれぞれ接続されている。ワード線ＷＬ０〜ＷＬＮには、これらワード線ＷＬ０〜ＷＬＮを駆動するローデコーダ１３−０〜１３−Ｎがそれぞれ接続されている。ローデコーダ１３−０〜１３−Ｎとセルアレイ１１−１との間には、セルアレイ１１−１におけるセンスタイミングを調整するためのレプリカ回路１４−１が配置されている。さらに、セルアレイ１１−１とセルアレイ１１−２との間には、セルアレイ１１−２におけるセンスタイミングを調整するためのレプリカ回路１４−２が配置されている。
【００１６】
セルアレイ１１−１のレプリカ回路１４−１は、ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）、及びダミーセル（０，０）〜ダミーセル（Ｎ，０）で示すダミーアレイと、ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）が接続されたダミーワード線と、ダミーワード線が接続されたダミーローデコーダ１５と、ダミーセル（０，０）〜ダミーセル（Ｎ，０）が接続されたダミーローカルビット線１６−１及びダミーグローバルビット線から構成される。
【００１７】
また、セルアレイ１１−２のレプリカ回路１４−２は、ダミーセル（Ｄ，Ｊ）〜ダミーセル（Ｄ，Ｌ）、及びダミーセル（０，Ｊ）〜ダミーセル（Ｎ，Ｊ）で示すダミーアレイと、ダミーセル（Ｄ，Ｊ）〜ダミーセル（Ｄ，Ｌ）が接続された前記ダミーワード線と、ダミーセル（０，Ｊ）〜ダミーセル（Ｎ，Ｊ）が接続されたダミーローカルビット線１６−２及びダミーグローバルビット線から構成される。ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｍ）は、同一のダミーワード線に接続されており、同一のドライバによって駆動される。
【００１８】
ダミービット線に接続されるダミーセル（０，０）〜ダミーセル（Ｎ，０）の個数、及びダミービット線に接続されるダミーセル（０，Ｊ）〜ダミーセル（Ｎ，Ｊ）の個数は、前記ビット線対に接続されたセル数と同じ（Ｎ＋１）個である。また、レイアウト上、ダミーセル（０，０）〜ダミーセル（Ｎ，０）とセル（０，０）〜セル（Ｎ，０）、あるいはダミーセル（０，Ｊ）〜ダミーセル（Ｎ，Ｊ）とセル（０，Ｋ）〜セル（Ｎ，Ｋ）は平行に配置されているため、これらセルをワード線ＷＬ０〜ＷＬＮが通過する。しかし、ワード線ＷＬ０〜ＷＬＮは、ダミーセル（０，０）〜ダミーセル（Ｎ，０）とダミーセル（０，Ｊ）〜ダミーセル（Ｎ，Ｊ）には接続されない構成になっている。
【００１９】
ダミーローデコーダ１５は、ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｍ）が接続されたダミーワード線に接続されている。ダミーセル（Ｄ，０）には、ダミーローカルビット線１６−１が接続されている。このダミーローカルビット線１６−１は、ダミーセル（０，０）〜ダミーセル（Ｎ，０）を通り、さらにインバータＩＶ１１，ＩＶ１２，ＩＶ１３を介して、ローカルセンスアンプ１２−０〜１２−Ｈを活性化するローカルセンス活性化回路１７−１に接続されている。さらに、ローカルセンス活性化回路１７−１は、ローカルセンスアンプ１２−０〜１２−Ｈに接続されている。ダミーローカルビット線１６−１は、またインバータＩＶ１１を介してトランジスタＷＮ１のゲートに接続されている。ローカルセンスアンプ１２−０〜１２−Ｈには、トランジスタＷＮがそれぞれ接続されている。
【００２０】
また、ダミーセル（Ｄ，Ｊ）には、ダミーローカルビット線１６−２が接続されている。このダミーローカルビット線１６−２は、ダミーセル（０，Ｊ）〜ダミーセル（Ｎ，Ｊ）を通り、さらにインバータＩＶ２１，ＩＶ２２，ＩＶ２３を介して、ローカルセンスアンプ１２−Ｋ〜１２−Ｍを活性化するローカルセンス活性化回路１７−２に接続されている。さらに、ローカルセンス活性化回路１７−２は、ローカルセンスアンプ１２−Ｋ〜１２−Ｍに接続されている。ダミーローカルビット線１６−２は、またインバータＩＶ２１を介してトランジスタＷＮ２のゲートに接続されている。ローカルセンスアンプ１２−Ｋ〜１２−Ｍには、トランジスタＷＮがそれぞれ接続されている。
【００２１】
ダミーローデコーダ１５の出力信号は、ダミーワード線によりダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）を通って、ダミーセル（Ｄ，０）に折り返される。ダミーセル（Ｄ，０）に戻された出力信号は、ダミーローカルビット線１６−１により、ダミーセル（０，０）〜ダミーセル（Ｎ，０）を通り、さらにインバータＩＶ１１，ＩＶ１２，ＩＶ１３を介して、ローカルセンス活性化回路１７−１に入力される。このローカルセンス活性化回路１７−１は、入力された出力信号に応じて、センス開始信号（センス活性化信号）ＬＳＡ１をローカルセンスアンプ１２−０〜１２−Ｈに出力する。センス開始信号ＬＳＡ１は、ローカルセンスアンプ１２−０〜１２−Ｈにおけるセンスを開始させる信号、言い換えるとローカルセンスアンプ１２−０〜１２−Ｈを活性化する信号である。
【００２２】
また、ダミーローデコーダ１５の出力信号は、ダミーワード線によりダミーセル（Ｄ，０）〜セルアレイ１４−２内のダミーセル（Ｄ，Ｌ）を通って、ダミーセル（Ｄ，Ｊ）に折り返される。ダミーセル（Ｄ，Ｊ）に戻された出力信号は、ダミーローカルビット線１６−２により、ダミーセル（０，Ｊ）〜ダミーセル（Ｎ，Ｊ）を通り、さらにインバータＩＶ２１，ＩＶ２２，ＩＶ２３を介して、ローカルセンス活性化回路１７−２に入力される。このローカルセンス活性化回路１７−２は、入力された出力信号に応じて、センス開始信号（センス活性化信号）ＬＳＡ２をローカルセンスアンプ１２−Ｋ〜１２−Ｍに出力する。センス開始信号ＬＳＡ２は、ローカルセンスアンプ１２−Ｋ〜１２−Ｍにおけるセンスを開始させる信号、言い換えるとローカルセンスアンプ１２−Ｋ〜１２−Ｍを活性化する信号である。
【００２３】
ダミーローカルビット線は、ローデコーダ１３−０，１３−Ｎに対して最も近い（以下、最近部の）ローカルビット線対（ＬＢＬ０／ＢＬＢＬ０）、及び最も遠い（以下、最遠部の）ローカルビット線対（ＬＢＬＭ／ＢＬＢＬＭ）に十分な電位差（例えば、１００ｍＶ）が得られた時にセンスするように、ローカルセンスアンプ１２−０，１２−Ｍを活性化するタイミングを調整する。この実施形態では、ローカルセンスアンプ１２−０，１２−Ｍにおけるセンスタイミングを決めるダミービット線を、分割されたセルアレイ１１−１，１１−２の各々に対して配置し、それぞれ別個にセンス開始信号を生成している。このため、従来ではメモリセルの最近部のビット線対（ＬＢＬ０／ＢＬＢＬ０）と最遠部のビット線対（ＬＢＬＭ／ＢＬＢＬＭ）の電位差をマージンとして確保しなければならなかったのに対して、本実施形態では、分割したセルアレイ１１−１内では最近部のビット線対（ＬＢＬ０／ＢＬＢＬ０）から最遠部のビット線対（ＬＢＬＨ／ＢＬＢＬＨ）までで電位差を確保すればよく、セルアレイ１１−２内では最近部のビット線対（ＬＢＬＫ／ＢＬＢＬＫ）から最遠部のビット線対（ＬＢＬＭ／ＢＬＢＬＭ）までで電位差を確保すればよい。
【００２４】
なお、この実施形態では、ダミービット線が追加される分、面積増となる。１本のダミービット線を追加するのに２カラム分必要である。例えば、５１２ロー／５１２カラムのセルアレイで面積増分を考える。実施形態としてカラムを２分割した本実施形態と従来の方式とを比較すると、面積増分は５１２＊５１６／５１２＊５１４＝０．４％となりごくわずかである。
【００２５】
前述したように、要求されるメモリ容量が多くなり、またＳＲＡＭマクロの容量／構成が異なるとその列（カラム）数に最適なセンスアンプのタイミングが異なってしまうため、ジェネレータ化するのが難しくなる。本実施形態のように適当なセルアレイでセンスタイミングを最適化するようにダミーセル／ダミービット線をローカルに持ち、そのセルアレイ毎に増設するような配置とすると、カラム数が変動しても個別にセンスタイミングを調整する必要なくなるのでタイリングが容易になる効果がある。
【００２６】
また、セルのしきい値電圧Ｖthのばらつきにより生じる誤センスを低減する効果がある。仮に、ローデコーダに最近側のセルのしきい値電圧Ｖthが低く、ローデコーダ側から遠くなるに従ってセルのしきい値電圧Ｖthが高くなった場合、従来方式だとダミービット線が早くスイングして早めにセンス開始信号が伝わってしまう一方、最遠部のセルはしきい値電圧Ｖthが高めのため、ビット線に１００ｍＶの電位差を得る時間が遅くなる。そのために、最遠部のセンスアンプに十分なセンスマージンが得られない時点でセンスを開始してしまうので、誤センスしてしまう可能性がある。本実施形態では、セルアレイ毎にダミーセル／ビット線を持っており、そのしきい値電圧Ｖthのばらつきに応じたセンス開始信号をセルアレイ毎に生成できるため、しきい値電圧Ｖthのばらつきにより生じる誤センスを低減することができる。
【００２７】
この発明の第１実施形態によれば、セルアレイに含まれるセンスアンプの活性化タイミングを、セルアレイ毎に設定することができる半導体記憶装置を提供できる。また、センスアンプの活性化タイミングを変更することなく、メモリ容量の増設を行うことが可能である。
【００２８】
［第２実施形態］
次に、この発明の第２実施形態の半導体記憶装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００２９】
図２は、この発明の第２実施形態の半導体記憶装置の構成を示すブロック図である。図２に示すように、ダミーワード線に接続されたダミーセル（Ｄ，０），（Ｄ，１），（Ｄ，２），…，（Ｄ，Ｌ）の個数を調整できるスイッチ回路２１を配置する。スイッチ回路２１は、ダミーローデコーダ１５の出力信号がダミーワード線によりダミーセル（Ｄ，０），（Ｄ，１），…、を通ってダミーセル（Ｄ，０）に折り返されるとき、その折り返し点のダミーセルを設定する。このようなスイッチ回路２１をレプリカ回路１４−１とレプリカ回路１４−２の各々に配置することにより、ダミーデコーダ１５の出力信号がローカルセンス活性化回路１７−１，１７−２に入力されるタイミングを調整する。ローカルセンス活性化回路１７−１，１７−２は、入力された出力信号に応じてセンス開始信号を出力することにより、ローカルセンスアンプ１２−０〜１２−Ｍにおけるセンスの開始タイミングを調整する。このように、ダミーワード線に接続されたダミーセルの個数を変更できるスイッチ回路を各セルアレイに設けることにより、各セルアレイで個別にセンスアンプにおけるセンスタイミングを調整することができる。これにより、タイミングに起因して生じる不良を救済することができる。
【００３０】
また、第２実施形態によれば、セルアレイに含まれるセンスアンプの活性化タイミングを、セルアレイ毎に設定することができる半導体記憶装置を提供できる。また、センスアンプの活性化タイミングを変更することなく、メモリ容量の増設を行うことが可能である。
【００３１】
以上説明したようにこの発明の実施形態によれば、分割したセルアレイ毎にセンスタイミング用のレプリカ回路を配置しているため、そのセルアレイ単位でメモリ容量を増設すると、新たにセンスタイミングを変更することなくジェネレータとして配置しやすい。また、センスタイミング用のレプリカ回路をローカルに、すなわちセルアレイ毎に設けているため、しきい値電圧Ｖthのばらつきに強くなり、歩留まりが向上できる。
【００３２】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００３３】
【図１】この発明の第１実施形態の半導体記憶装置の構成を示すブロック図である。
【図２】この発明の第２実施形態の半導体記憶装置の構成を示すブロック図である。
【符号の説明】
【００３４】
１１−１，１１−２…セルアレイ、１２−０〜１２−Ｈ，１２−Ｋ〜１２−Ｍ…ローカルセンスアンプ、１３−０〜１３−Ｎ…ローデコーダ、１４−１，１４−２…レプリカ回路、１５…ダミーローデコーダ、１６−１，１６−２…ダミーローカルビット線、１７−１，１７−２…ローカルセンス活性化回路、２１…スイッチ回路、ＩＶ１１，ＩＶ１２，ＩＶ１３，ＩＶ２１，ＩＶ２２，ＩＶ２３…インバータ、ＬＢＬ０／ＢＬＢＬ０，ＬＢＬＨ／ＢＬＢＬＨ，ＬＢＬＫ／ＢＬＢＬＫ，ＬＢＬＭ／ＢＬＢＬＭ…ビット線対、ＬＳＡ１，ＬＳＡ２…センス開始信号（センス活性化信号）、ＷＬ０〜ＷＬＮ…ワード線、ＷＮ１，ＷＮ２，ＷＮ…トランジスタ。
【図１】
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【図２】
2008097787.tif 000004