(57)【要約】      （修正有）【課題】負荷と差動対をなすトランジスタの間の動作点の電圧を補正する。【解決手段】差動遅延セルＤＤＣ１乃至ＤＤＣ４には、負荷制御部１、バイアス源２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１２がそれぞれ設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は差動対をなし、入力信号を入力する。負荷制御部１は、ＡＤＣ及び比較部を用いて、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２のドレインとＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧（差動遅延セルの動作点の電圧）をモニターし、動作点の電圧を補正する。【選択図】図２
2008160685.tif 000002
【特許請求の範囲】
【請求項１】
一端が高電位側電源に接続される負荷と、
前記負荷の他端と低電位側電源側の間に設けられ、制御端子に入力信号が入力され、第１の端子側から出力信号を出力するトランジスタと、
前記負荷と前記トランジスタの間の動作点電圧をモニターし、前記動作点電圧を補正する負荷制御部と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記負荷制御部は、前記高電位側電源と前記負荷の他端の間に複数並列配置され、縦続接続される負荷素子及びスイッチと、前記動作点電圧をモニターし、アナログ・デジタル変換した信号を出力するＡＤＣと、前記ＡＤＣから出力されるデジタル信号を入力し、前記動作点電圧が所定の電圧よりも小さい場合、前記スイッチをオンさせ、前記動作点電圧が所定の電圧よりも大きい場合、前記スイッチをオフさせる比較部とを具備することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
一端が高電位側電源に接続される第１の負荷と、
一端が前記高電位側電源に接続される第２の負荷と、
前記第１の負荷の他端と低電位側電源側の間に設けられ、制御端子に第１の入力信号が入力される第１のトランジスタと、
前記第２の負荷の他端と前記低電位側電源側の間に設けられ、前記第１のトランジスタと作動対をなし、制御端子に第２の入力信号が入力される第２のトランジスタと、
前記第２の負荷と前記第２のトランジスタの間の動作点電圧をモニターし、前記動作点電圧を補正する負荷制御部と、
を具備することを特徴とする半導体集積回路。
【請求項４】
前記負荷制御部は、前記高電位側電源と前記第２の負荷の他端の間に複数並列配置され、縦続接続される負荷素子及びスイッチと、前記動作点電圧をモニターし、アナログ・デジタル変換した信号を出力するＡＤＣと、前記ＡＤＣから出力されるデジタル信号を入力し、前記動作点電圧が所定の電圧よりも小さい場合、前記スイッチをオンさせ、前記動作点電圧が所定の電圧よりも大きい場合、前記スイッチをオフさせる比較部とを具備することを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記負荷制御部は、前記高電位側電源と前記第２の負荷の他端の間に複数並列配置され、縦続接続される負荷素子及びヒューズと、前記動作点電圧をモニターし、アナログ・デジタル変換した信号を出力するＡＤＣと、前記ＡＤＣから出力されるデジタル信号を入力し、前記動作点電圧が所定の電圧よりも大きい場合、前記ヒューズを切断させる信号を出力する比較部とを具備することを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器や増幅器に関する。
【背景技術】
【０００２】
発振器、増幅器、或いは振幅変調回路には差動増幅型回路が通常使用される。差動増幅型回路には、高電位側電源と差動対をなすトランジスタの間に負荷が設けられる。負荷にはトランジスタや抵抗などが用いられる（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される差動型電圧制御発振器（ＶＣＯ  Voltage  Controlled  Oscillatorとも呼称される）では、負荷にバラツキが発生すると発振振幅及び周波数バラツキが発生する。負荷バラツキによる発振周波数の変動を補正する方法として、出力側に設けられた並列配置されたキャパシタを選択することにより周波数をアップさせたり、ダウンさせたりする方法などがあるが振幅の補正ができないという問題点がある。また、負荷バラツキにより発振周波数が高くなると振幅が小さくなるという問題点がある。
【特許文献１】特開２００５−３２３２８６号公報（頁１１、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、負荷と差動対をなすトランジスタの間の動作点の電圧を補正する半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体集積回路は、一端が高電位側電源に接続される負荷と、
前記負荷の他端と低電位側電源側の間に設けられ、制御端子に入力信号が入力され、第１の端子側から出力信号を出力するトランジスタと、前記負荷と前記トランジスタの間の動作点電圧をモニターし、前記動作点電圧を補正する負荷制御部とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の半導体集積回路は、一端が高電位側電源に接続される第１の負荷と、一端が前記高電位側電源に接続される第２の負荷と、前記第１の負荷の他端と低電位側電源側の間に設けられ、制御端子に第１の入力信号が入力される第１のトランジスタと、前記第２の負荷の他端と前記低電位側電源側の間に設けられ、前記第１のトランジスタと作動対をなし、制御端子に第２の入力信号が入力される第２のトランジスタと、前記第２の負荷と前記第２のトランジスタの間の動作点電圧をモニターし、前記動作点電圧を補正する負荷制御部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、負荷と差動対をなすトランジスタの間の動作点の電圧を補正する半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路に用いられる電圧制御発振器の構成を示す回路図、図２は差動遅延セルの構成を示す回路図、図３は負荷制御部の構成を示す回路図である。本実施例では、負荷バラツキを抑制するために動作点の電圧を補正する負荷制御部を電圧制御発振器に設けている。
【００１０】
図１に示すように、電圧制御発振器３０には、差動遅延セルＤＤＣ１乃至ＤＤＣ４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１が設けられる。電圧制御発振器３０は、ＶＣＯ（Voltage  Controlled  Oscillator)とも呼称され、例えばアナログＰＬＬ（Phase  Locked  Loop）回路に用いられ、ＬＰＦ（Low  Pass  Filter）などから構成されるループフィルタから出力される信号を入力して、発振周波数信号を出力する。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１１】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ１のドレインに接続され、ソースが接地電位としての低電位側電源Ｖｓｓに接続され、ゲートにＬＰＦから出力される入力信号Ｓｉｎが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１は、増幅回路として機能し、入力信号Ｓｉｎを増幅した制御信号ＳｃｏｎをＰｃｈ  ＭＯＳトランジスタＰＭＴ１のドレインから出力する。
【００１２】
４段構成の差動遅延セル（Differential  Delay  cell）ＤＤＣ１乃至ＤＤＣ４には、それぞれ、制御信号Sｃｏｎが入力され、制御信号Sｃｏｎにより発振周波数信号である出力信号Ｓｏｕｔ１及びＳｏｕｔ２を発生する。
【００１３】
差動遅延セルＤＤＣ１の出力側のポートＡａは差動遅延セルＤＤＣ２の入力側のポートＡに接続され、差動遅延セルＤＤＣ１の出力側のポートＢｂは差動遅延セルＤＤＣ２の入力側のポートＢに接続される。
【００１４】
差動遅延セルＤＤＣ２の出力側のポートＡａは差動遅延セルＤＤＣ３の入力側のポートＡに接続され、差動遅延セルＤＤＣ２の出力側のポートＢｂは差動遅延セルＤＤＣ３の入力側のポートＢに接続される。
【００１５】
差動遅延セルＤＤＣ３の出力側のポートＡａは差動遅延セルＤＤＣ４の入力側のポートＡに接続され、差動遅延セルＤＤＣ３の出力側のポートＢｂは差動遅延セルＤＤＣ４の入力側のポートＢに接続される。
【００１６】
差動遅延セルＤＤＣ４の出力側のポートＡａは差動遅延セルＤＤＣ１の入力側のポートＢに接続され、差動遅延セルＤＤＣ４の出力側のポートＢｂは差動遅延セルＤＤＣ１の入力側のポートＡに接続される。
【００１７】
差動遅延セルＤＤＣ１乃至ＤＤＣ４には、図２に示すように、負荷制御部１、バイアス源２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１２がそれぞれ設けられる。差動遅延セルＤＤＣ１乃至ＤＤＣ４は、Ｄｕａｌ−ｅｎｄ型の遅延セルであり、同一回路構成を有している。負荷制御部１はノードＮ５及びノードＮ６に接続される。
【００１８】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１に接続され、ゲートがノードＮ２に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ４に接続され、ゲートがノードＮ２に接続される。ノードＮ２には制御信号Ｓｃｏｎが入力され、制御信号ＳｃｏｎによりＰｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２が“ＯＮ”して差動遅延セルが動作を開始する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２は、負荷として機能する。
【００１９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ドレイン（第１の端子）がノードＮ１に接続され、ソース（第２の端子）がノードＮ３に接続され、ゲート（制御端子）に隣接配置された差動遅延セルから出力される信号を入力（入力ポートＡ）する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１と差動対をなし、ドレイン（第１の端子）がノードＮ４に接続され、ソース（第２の端子）がノードＮ３に接続され、ゲート（制御端子）に隣接配置された差動遅延セルから出力される信号を入力（入力ポートＢ）する。ノードＮ１（出力ポートＡａ）から出力信号が隣接配置された差動遅延セルに出力され、ノードＮ４（出力ポートＢｂ）から出力信号が隣接配置された差動遅延セルに出力される。バイアス源２は、一端がノードＮ３に接続され、他端が低電圧側電源Ｖｓｓに接続され、バイアス電流を発生する。
【００２０】
負荷制御部１には、図３に示すように、ＡＤＣ（Analog-to-Digital  Converter）１１、比較部１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＴｍ、スイッチＳＷ１、及びスイッチＳＷｍが設けられる。ここで、負荷制御部１には、Ｐｃｈ  ＭＯＳトランジスタがＰＴ１からＰＴｍまでＰｃｈ  ＭＯＳトランジスタがｍ個設けられ、スイッチがＳＷ１からＳＷｍまでスイッチがｍ個設けられる。なお、Ｐｃｈ  ＭＯＳトランジスタＰＴ２乃至ＰＴｍ−１、及びスイッチＳＷ２乃至ＳＷｍ−１は図示していない。
【００２１】
負荷制御部１は、ＡＤＣ１１及び比較部１２を用いて、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２のドレインとＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧（差動遅延セルの動作点の電圧）をモニターし、動作点の電圧を補正する。
【００２２】
Ｐｃｈ  ＭＯＳトランジスタ（ゲート接地トランジスタ）ＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続され、負荷として機能する。スイッチＳＷ１は、一端がＰｃｈ  ＭＯＳトランジスタＰＴ１のドレインに接続され、他端がノードＮ５に接続され、スイッチ制御信号ＳＳＷにより“ＯＮ”する。
【００２３】
Ｐｃｈ  ＭＯＳトランジスタ（ゲート接地トランジスタ）ＰＴｍは、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続され、負荷として機能する。スイッチＳＷｍは、一端がＰｃｈ  ＭＯＳトランジスタＰＴｍのドレインに接続され、他端がノードＮ５に接続され、スイッチ制御信号ＳＳＷにより“ＯＮ”する。ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ１乃至ＰＴｍの負荷の値は、略同一に設定するのが好ましい。
【００２４】
ＡＤＣ１１は、ノードＮ６に接続され、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２のドレインとＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧（差動遅延セルの動作点の電圧）をモニターし、その情報をアナログ・デジタル変換して比較部１２に出力する。
【００２５】
比較部１２は、ＡＤＣ１１から出力されるＰｃｈ  ＭＯＳトランジスタＰＭＴ１２のドレインとＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧情報を入力し、動作点の電圧が所望の電圧よりも小さい場合、“ＯＮ”していないスイッチの少なくとも１つにスイッチ制御信号ＳＳＷを出力し、動作点の電圧が所望の電圧よりも大きい場合、“ＯＮ”しているスイッチの少なくとも１つを“ＯＦＦ”させる。
【００２６】
次に、電圧制御発振器の動作について図４を参照して説明する。図４は電圧制御発振器の動作点の電圧と抵抗値の関係を示す図である。
【００２７】
図４に示すように、負荷制御部１のスイッチがすべて“ＯＦＦ”（スイッチＯＮの個数がゼロ）のとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２が“ＯＮ”しているだけなので、負荷制御部１及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１２を含めた負荷抵抗は、一番大きな値を有し、ノードＮ４の動作点の電圧は一番小さな値を有する。
【００２８】
次に、負荷制御部１のスイッチが“ＯＮ”すると、“ＯＮ”した負荷制御部１の並列接続されるゲート接地Ｐｃｈ  ＭＯＳトランジスタの負荷抵抗分が加わるので、負荷制御部１及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１２を含めた負荷抵抗は減少し、ノードＮ４の動作点の電圧は増加する。
【００２９】
続いて、負荷制御部１のスイッチがすべて“ＯＮ”すると（ここでは、ｍの数を１２に設定）、“ＯＮ”した負荷制御部１の並列接続されるゲート接地Ｐｃｈ  ＭＯＳトランジスタの負荷抵抗分がすべて加わるので、負荷制御部１及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１２を含めた負荷抵抗は最小値となり、ノードＮ４の動作点の電圧は最大値となる。
【００３０】
ノードＮ４の動作点の電圧を負荷制御部１でモニターし、その値が所望の動作点電圧かを判定し、所望の動作点電圧よりも小さい場合、負荷制御部１のスイッチを“ＯＮ”させ、所望の動作点電圧よりも大きな場合、負荷制御部１の“ＯＮ”しているスイッチを“ＯＦＦ”させることにより、所望の負荷抵抗値及び所望の動作点電圧をデジタルトリミングでき、電圧制御発振器３０の振幅補正をすることができる。動作点電圧は、発振周波数と相関があるので周波数補正が可能となる。
【００３１】
ここで、ゲート接地Ｐｃｈ  ＭＯＳトランジスタＰＴ１の負荷抵抗の値をＲｆ１、ゲート接地Ｐｃｈ  ＭＯＳトランジスタＰＴｍの負荷抵抗の値をＲｆｍ、制御信号Ｓｃｏｎが印加されたときのＰｃｈ  ＭＯＳトランジスタＰＭＴ１１の負荷抵抗の値をＲｆ１１、及び制御信号Ｓｃｏｎが印加されたときのＰｃｈ  ＭＯＳトランジスタＰＭＴ１２の負荷抵抗の値をＲｆ１２とすると、
Rf1＝Rfm≧Rf12＞Rf11・・・・・・・・・・・・・・・・・式（１）
と設定するのが好ましい。これにより、Ｐｃｈ  ＭＯＳトランジスタの負荷抵抗Ｒｆ１１と対をなす負荷制御部１でデジタルトリミングされた負荷抵抗（スイッチが“ＯＮ”した並列配置されるゲート接地Ｐｃｈ  ＭＯＳトランジスタの負荷抵抗とＰｃｈ  ＭＯＳトランジスタＰＭＴ１２の負荷抵抗Ｒｆ１２を並列加算した負荷抵抗）は、略同一に設定することができる。
【００３２】
上述したように、本実施例の半導体集積回路では、電圧制御発振器３０の４段構成の差動遅延セルには、負荷制御部１、バイアス源２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１２がそれぞれ設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は差動対をなし、入力信号を入力する。負荷制御部１には、ＡＤＣ１１、比較部１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、・・・、Ｐｃｈ  ＭＯＳトランジスタＰＴｍ、スイッチＳＷ１、・・・、スイッチＳＷｍが設けられる。負荷制御部１は、ＡＤＣ１１及び比較部１２を用いて、ノードＮ４の動作点の電圧をモニターし、その値が所望の動作点電圧かを判定し、所望の動作点電圧よりも小さい場合、負荷制御部１のスイッチを“ＯＮ”させ、所望の動作点電圧よりも大きな場合、負荷制御部１の“ＯＮ”しているスイッチを“ＯＦＦ”させる。
【００３３】
このため、負荷抵抗値及び動作点電圧を所望な値にデジタルトリミングでき、電圧制御発振器３０の振幅補正をすることができる。また、発振周波数は動作点電圧と相関があるので、周波数補正をすることができる。
【００３４】
なお、本実施例では、ＭＯＳトランジスタを用いているがＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）を用いてもよい。また、差動遅延セルを４段構成にしているが、段数を適宜（奇数段或いは偶数段）変更してもよい。更に、負荷制御部１を用いてＤｕａｌ−ｅｎｄ型差動遅延セルの動作点の電圧補正を行っているが、Ｓｉｎｇｌｅ−ｅｎｄ型遅延セルの動作点の電圧補正を行ってもよい。
【実施例２】
【００３５】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図５は半導体集積回路に用いられる発振器の構成を示すブロック図、図６は差動遅延セルの構成を示す回路図、図７は負荷制御部の構成を示す回路図である。本実施例では、負荷バラツキを抑制するために動作点の電圧を補正する負荷制御部をリング発振器に設けている。
【００３６】
図５に示すように、リング発振器４０は、５段の差動遅延セルＤＤＣ１１乃至ＤＤＣ１５から構成される。リング発振器は、リングオシレータ（Ring  Oscillator）とも呼称される。
【００３７】
差動遅延セルＤＤＣ１１の出力側のポート−は差動遅延セルＤＤＣ１２の入力側のポート−に接続され、差動遅延セルＤＤＣ１１の出力側のポート＋は差動遅延セルＤＤＣ１２の入力側のポート＋に接続される。
【００３８】
差動遅延セルＤＤＣ１２の出力側のポート＋は差動遅延セルＤＤＣ１３の入力側のポート＋に接続され、差動遅延セルＤＤＣ１２の出力側のポート−は差動遅延セルＤＤＣ１３の入力側のポート−に接続される。
【００３９】
差動遅延セルＤＤＣ１３の出力側のポート−は差動遅延セルＤＤＣ１４の入力側のポート−に接続され、差動遅延セルＤＤＣ１３の出力側のポート＋は差動遅延セルＤＤＣ１４の入力側のポート＋に接続される。
【００４０】
差動遅延セルＤＤＣ１４の出力側のポート＋は差動遅延セルＤＤＣ１５の入力側のポート＋に接続され、差動遅延セルＤＤＣ１４の出力側のポート−は差動遅延セルＤＤＣ１５の入力側のポート−に接続される。
【００４１】
差動遅延セルＤＤＣ１５の出力側のポート−は差動遅延セルＤＤＣ１１の入力側のポート＋に接続され、差動遅延セルＤＤＣ１５の出力側のポート＋は差動遅延セルＤＤＣ１１の入力側のポート−に接続される。差動遅延セルＤＤＣ１５の出力側のポート−から発振周波数信号である出力信号Ｓｏｕｔ１、差動遅延セルＤＤＣ１５の出力側のポート＋から発振周波数信号である出力信号Ｓｏｕｔ２がそれぞれ出力される。
【００４２】
差動遅延セルＤＤＣ１１乃至ＤＤＣ１５には、図６に示すように、負荷制御部１ａ、バイアス源２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２、抵抗Ｒ１１、及び抵抗Ｒ１２がそれぞれ設けられる。差動遅延セルＤＤＣ１１乃至ＤＤＣ１５は、Ｄｕａｌ−ｅｎｄ型の遅延セルであり、同一回路構成を有している。負荷制御部１ａはノードＮ７及びノードＮ８に接続される。
【００４３】
抵抗Ｒ１１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続され、負荷として機能する。抵抗Ｒ１２は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ４に接続され、負荷として機能する。
【００４４】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ドレイン（第１の端子）がノードＮ１に接続され、ソース（第２の端子）がノードＮ３に接続され、ゲート（制御端子）に隣接配置された差動遅延セルから出力される信号を入力（入力ポート＋）する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１と差動対をなし、ドレイン（第１の端子）がノードＮ４に接続され、ソース（第２の端子）がノードＮ３に接続され、ゲート（制御端子）に隣接配置された差動遅延セルから出力される信号を入力（入力ポート−）する。ノードＮ１（出力ポート−）から出力信号が隣接配置された差動遅延セルに出力され、ノードＮ４（出力ポート＋）から出力信号が隣接配置された差動遅延セルに出力される。バイアス源２は、一端がノードＮ３に接続され、他端が低電圧側電源Ｖｓｓに接続され、バイアス電流を発生する。
【００４５】
負荷制御部１ａには、図７に示すように、ＡＤＣ（Analog-to-Digital  Converter）１１、比較部１２、抵抗Ｒ１、抵抗Ｒｍ、スイッチＳＷ１、及びスイッチＳＷｍが設けられる。ここで、負荷制御部１ａには、抵抗Ｒ１から抵抗Ｒｍまで抵抗がｍ個設けられ、スイッチがＳＷ１からＳＷｍまでスイッチがｍ個設けられる。なお、抵抗Ｒ２乃至抵抗Ｒｍ−１、及びスイッチＳＷ２乃至ＳＷｍ−１は図示していない。ここで、抵抗Ｒ１乃至Ｒｍの値は、略同一に設定するのが好ましい。
【００４６】
負荷制御部１ａは、ＡＤＣ１１及び比較部１２を用いて、抵抗１２とＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧（差動遅延セルの動作点の電圧）をモニターし、動作点の電圧を補正する。
【００４７】
抵抗Ｒ１は、一端が高電位側電源Ｖｄｄに接続され、他端がスイッチＳＷ１の一端に接続され、負荷として機能する。スイッチＳＷ１は、他端がノードＮ７に接続され、スイッチ制御信号ＳＳＷにより“ＯＮ”する。
【００４８】
抵抗Ｒｍは、一端が高電位側電源Ｖｄｄに接続され、他端がスイッチＳＷｍの一端に接続され、負荷として機能する。スイッチＳＷｍは、他端がノードＮ７に接続され、スイッチ制御信号ＳＳＷにより“ＯＮ”する。
【００４９】
ＡＤＣ１１は、ノードＮ８に接続され、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２のドレインとＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧（差動遅延セルの動作点の電圧）をモニターし、その情報をアナログ・デジタル変換して比較部１２に出力する。
【００５０】
比較部１２は、ＡＤＣ１１から出力されるＰｃｈ  ＭＯＳトランジスタＰＭＴ１２のドレインとＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧情報を入力し、動作点の電圧が所望の電圧よりも小さい場合、“ＯＮ”していないスイッチの少なくとも１つにスイッチ制御信号ＳＳＷを出力し、動作点の電圧が所望の電圧よりも大きい場合、“ＯＮ”しているスイッチの少なくとも１つを“ＯＦＦ”させる。
【００５１】
ここで、負荷制御部１ａのスイッチがすべて“ＯＦＦ”（スイッチＯＮの個数がゼロ）のとき、負荷は抵抗Ｒ１２だけなので、負荷制御部１ａ及び抵抗Ｒ１２を含めた負荷抵抗は、一番大きな値を有し、ノードＮ４の動作点の電圧は一番小さな値を有する。
【００５２】
次に、負荷制御部１ａのスイッチが“ＯＮ”すると、“ＯＮ”した負荷制御部１ａの並列接続される抵抗の負荷抵抗分が加わるので、負荷制御部１ａ及び抵抗１２を含めた負荷抵抗は減少し、ノードＮ４の動作点の電圧は増加する。
【００５３】
続いて、負荷制御部１ａのスイッチがすべて“ＯＮ”すると、“ＯＮ”した負荷制御部１ａの並列接続される抵抗の負荷抵抗分がすべて加わるので、負荷制御部１ａ及び抵抗１２を含めた負荷抵抗は最小値となり、ノードＮ４の動作点の電圧は最大値となる。
【００５４】
ノードＮ４の動作点の電圧を負荷制御部１ａでモニターし、その値が所望の動作点電圧かを判定し、所望の動作点電圧よりも小さい場合、負荷制御部１ａのスイッチを“ＯＮ”させ、所望の動作点電圧よりも大きな場合、負荷制御部１ａの“ＯＮ”しているスイッチを“ＯＦＦ”させることにより、所望の負荷抵抗値及び所望の動作点電圧をデジタルトリミングでき、リング発振器４０の振幅補正をすることができる。動作点電圧は、発振周波数と相関があるので周波数補正が可能となる。
【００５５】
ここで、抵抗Ｒ１の値をＲｆ１ａ、抵抗Ｒｍの値をＲｆｍａ、抵抗Ｒ１２の値をＲｆ１２ａ、及び抵抗Ｒ１１の値をＲｆ１１ａとすると、
Rf1a＝Rfma≧Rf12a＞Rf11a・・・・・・・・・・・・・・・・・式（２）
と設定するのが好ましい。これにより、負荷としての抵抗Ｒ１１と対をなす負荷制御部１ａでデジタルトリミングされた負荷抵抗（スイッチが“ＯＮ”した並列配置される抵抗と抵抗Ｒ１２を並列加算した負荷抵抗）は略同一に設定することができる。
【００５６】
上述したように、本実施例の半導体集積回路では、リング発振器４０の５段構成の差動遅延セルには、負荷制御部１ａ、バイアス源２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２、抵抗Ｒ１１、及び抵抗Ｒ１２がそれぞれ設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は差動対をなし、入力信号を入力する。負荷制御部１ａには、ＡＤＣ１１、比較部１２、抵抗Ｒ１、・・・、抵抗Ｒｍ、スイッチＳＷ１、・・・、スイッチＳＷｍが設けられる。負荷制御部１ａは、ＡＤＣ１１及び比較部１２を用いて、ノードＮ４の動作点の電圧をモニターし、その値が所望の動作点電圧かを判定し、所望の動作点電圧よりも小さい場合、負荷制御部１ａのスイッチを“ＯＮ”させ、所望の動作点電圧よりも大きな場合、負荷制御部１ａの“ＯＮ”しているスイッチを“ＯＦＦ”させる。
【００５７】
このため、負荷抵抗値及び動作点電圧を所望な値にデジタルトリミングでき、リング発振器４０の振幅補正をすることができる。また、発振周波数は動作点電圧と相関があるので、周波数補正をすることができる。
【００５８】
なお、本実施例では、リング発信器４０を５段構成にしているが、５段以外の３段以上の奇数段構成に変更してもよい。
【実施例３】
【００５９】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図８は負荷制御部の構成を示す回路図である。本実施例では、動作点の電圧を補正する負荷制御部をリング発振器に設け、動作点の電圧補正をリング発振器を内蔵する半導体集積回路の、例えば出荷段階で行っている。
【００６０】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。具体的には、負荷制御部の構成が異なる。
【００６１】
負荷制御部１ｂには、図８に示すように、ＡＤＣ（Analog-to-Digital  Converter）１１、比較部１２ａ、抵抗Ｒ１、抵抗Ｒｍ、ヒューズＦＵ１、及びヒューズＦＵｍが設けられる。ここで、負荷制御部１ｂには、抵抗Ｒ１から抵抗Ｒｍまでｍ個設けられ、ヒューズがＦＵ１からＦＵｍまでｍ個設けられる。なお、抵抗Ｒ２乃至抵抗Ｒｍ−１、及びヒューズＦＵ２乃至ヒューズＦＵｍ−１は図示していない。
【００６２】
負荷制御部１ｂは、ＡＤＣ１１及び比較部１２ａを用いて、抵抗Ｒ１２とＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧（差動遅延セルの動作点の電圧）をモニターし、補正する動作をする。
【００６３】
抵抗Ｒ１は、一端が高電位側電源Ｖｄｄに接続され、他端がヒューズＦＵ１の一端に接続され、負荷として機能する。ヒューズＦＵ１は、他端がノードＮ７に接続され、ヒューズ切断信号ＳＦＵ１及びＳＦＵ２がヒューズＦＵ１の両端に印加されると流れる電流により切断される。
【００６４】
抵抗Ｒｍは、一端が高電位側電源Ｖｄｄに接続され、他端がヒューズＦＵｍの一端に接続され、負荷として機能する。ヒューズＦＵｍは、他端がノードＮ７に接続され、ヒューズ切断信号ＳＦＵ１及びＳＦＵ２がヒューズＦＵｍの両端に印加されると流れる電流により切断される。
【００６５】
ＡＤＣ１１は、ノードＮ８に接続され、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２のドレインとＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧（差動遅延セルの動作点の電圧）をモニターし、その情報をアナログ・デジタル変換して比較部１２ａに出力する。
【００６６】
比較部１２ａは、ＡＤＣ１１から出力される抵抗Ｒ１２とＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレインの間の電圧情報を入力し、動作点の電圧が所望の電圧よりも大きい場合、ヒューズ切断信号ＳＦＵ１及びＳＦＵ２をヒューズの両端に出力して、ヒューズを切断する。
【００６７】
ここで、負荷制御部１ｂのヒューズがすべて切断されていないとき、負荷制御部１及び抵抗Ｒ１２を含めた負荷抵抗は、一番小さな値を有し、ノードＮ４の動作点の電圧は一番大きな値を有する。
【００６８】
次に、負荷制御部１ａのヒューズを切断し始めると、負荷制御部１及び抵抗Ｒ１２を含めた負荷抵抗は、徐々に大きくなり、ノードＮ４の動作点の電圧は徐々に小さくなる。
【００６９】
続いて、負荷制御部１ｂのヒューズがすべて切断されると、荷制御部１及び抵抗Ｒ１２を含めた負荷抵抗は、最大値（抵抗Ｒ１２の値）となり、ノードＮ４の動作点の電圧は最小値となる。
【００７０】
ノードＮ４の動作点の電圧を負荷制御部１ｂでモニターし、その値が所望の動作点電圧かを判定し、所望の動作点電圧よりも大きな場合、負荷制御部１ｂのヒューズを切断させることにより、所望の負荷抵抗値及び所望の動作点電圧をデジタルトリミングでき、リング発振器の振幅補正をすることができる。動作点電圧は、発振周波数と相関があるので周波数補正が可能となる。
【００７１】
ここでは、ヒューズ切断信号ＳＦＵ１及びＳＦＵ２をヒューズの両端に印加して、流れる電流によりヒューズを切断しているが、ヒューズにレーザ光を照射して溶断させてもよい。
【００７２】
次に、リング発振器の動作について図９を参照して説明する。図９はリング発振器の動作点の電圧と抵抗値の関係を示す図である。
【００７３】
図９に示すように、負荷制御部１ｂのヒューズがすべて切断されていないとき、負荷制御部１ｂの並列接続される抵抗の負荷抵抗分がすべて加わるので、負荷制御部１ｂ及び抵抗１２を含めた負荷抵抗は最小値となり、ノードＮ４の動作点の電圧は最大値となる。
【００７４】
次に、負荷制御部１ｂのヒューズが切断されるにつれて、負荷制御部１ｂの並列接続される切断される抵抗数が増加するので、負荷制御部１ｂ及び抵抗１２を含めた負荷抵抗は増加し、ノードＮ４の動作点の電圧は減少する。
【００７５】
続いて、負荷制御部１ｂのヒューズをすべて切断すると、負荷は抵抗Ｒ１２だけなので、負荷制御部１ｂ及び抵抗Ｒ１２を含めた負荷抵抗は、一番大きな値を有し、ノードＮ４の動作点の電圧は一番小さな値を有する。
【００７６】
ノードＮ４の動作点の電圧を負荷制御部１ｂでモニターし、その値が所望の動作点電圧かを判定し、所望の動作点電圧よりも大きな場合、負荷制御部１ｂのヒューズを適宜切断することにより、所望の負荷抵抗値及び所望の動作点電圧をデジタルトリミングでき、リング発振器の振幅補正をすることができる。動作点電圧は、発振周波数と相関があるので周波数補正が可能となる。
【００７７】
上述したように、本実施例の半導体集積回路では、リング発振器の５段構成の差動遅延セルには、負荷制御部１ｂ、バイアス源２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２、抵抗Ｒ１１、及び抵抗Ｒ１２がそれぞれ設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は差動対をなし、入力信号を入力する。負荷制御部１ｂには、ＡＤＣ１１、比較部１２ａ、抵抗Ｒ１、・・・、抵抗Ｒｍ、ヒューズＦＵ１、・・・、ヒューズＦＵｍが設けられる。負荷制御部１ｂは、ＡＤＣ１１及び比較部１２ａを用いて、ノードＮ４の動作点の電圧をモニターし、その値が所望の動作点電圧かを判定し、所望の動作点電圧よりも大きな場合、ヒューズ切断信号ＳＦＵ１及びＳＦＵ２をヒューズの両端に印加してヒューズを切断する。
【００７８】
このため、負荷抵抗値及び動作点電圧を所望な値にデジタルトリミングでき、リング発振器の振幅補正をすることができる。また、発振周波数は動作点電圧と相関があるので、周波数補正をすることができる。
【００７９】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８０】
例えば、実施例では、発振器の動作点の電圧補正を行っているが、差動増幅回路、コンパレータ、振幅変調回路、バイアス回路、或いはカスコード接続された増幅回路(差動構成ではないＳｉｎｇｌｅ−ｅｎｄ型増幅回路)などの動作点の電圧補正を行ってもよい。また、差動遅延セルをＭＯＳトランジスタで構成しているが、ＭＥＳＦＥＴやバイポーラトランジスタなどで構成してもよい。
【００８１】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  一端が高電位側電源に接続される第１の負荷と、一端が前記高電位側電源に接続される第２の負荷と、前記第１の負荷の他端と低電位側電源側の間に設けられ、制御端子に第１の入力信号が入力される第１のトランジスタと、前記第２の負荷の他端と前記低電位側電源側の間に設けられ、前記第１のトランジスタと作動対をなし、制御端子に第２の入力信号が入力される第２のトランジスタと、前記第２の負荷と前記第２のトランジスタの間の動作点電圧をモニターし、前記動作点電圧を補正する負荷制御部とを有し、複数段構成される差動遅延セルを備える半導体集積回路。
【００８２】
（付記２）  一端が高電位側電源に接続される第１の負荷と、一端が前記高電位側電源に接続される第２の負荷と、前記第１の負荷の他端と低電位側電源側の間に設けられ、制御端子に第１の入力信号が入力される第１のトランジスタと、前記第２の負荷の他端と前記低電位側電源側の間に設けられ、前記第１のトランジスタと作動対をなし、制御端子に第２の入力信号が入力される第２のトランジスタと、前記第２の負荷と前記第２のトランジスタの間の動作点電圧をモニターし、前記動作点電圧を補正する負荷制御部とを有し、リング状にｎ段（ただし、んは３以上の奇数）構成される差動遅延セルを備える半導体集積回路。
【００８３】
（付記３）  前記負荷及び負荷素子は、抵抗或いはＭＯＳトランジスタである付記１又は２に記載の半導体集積回路。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施例１に係る電圧制御発振器の構成を示す回路図。
【図２】本発明の実施例１に係る差動遅延セルの構成を示す回路図。
【図３】本発明の実施例１に係る負荷制御部の構成を示す回路図。
【図４】本発明の実施例１に係る電圧制御発振器の動作点の電圧と抵抗値の関係を示す図。
【図５】本発明の実施例２に係るリング発振器の構成を示すブロック図。
【図６】本発明の実施例２に係る差動遅延セルの構成を回路図。
【図７】本発明の実施例２に係る負荷制御部の構成を示す回路図。
【図８】本発明の実施例３に係る負荷制御部の構成を示す回路図。
【図９】本発明の実施例３に係る電圧制御発振器の動作点の電圧と抵抗値の関係を示す図。
【符号の説明】
【００８５】
１  負荷制御部
２  バイアス源
１１  ＡＤＣ
１２  比較部
３０  電圧制御発振器
４０  リング発振器
Ａ、Ａａ、Ｂ、Ｂｂ  ポート
ＤＤＣ１〜４、ＤＤＣ１１〜１５  差動遅延セル
ＦＵ１、ＦＵｍ  ヒューズ
Ｎ１〜８  ノード
ＮＭＴ１、ＮＭＴ１１、ＮＭＴ１２  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１、ＰＭＴ１１、ＰＭＴ１２、ＰＴ１、ＰＴｍ  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１、Ｒｍ、Ｒ１１、Ｒ１２  抵抗
Ｓｃｏｎ  制御信号
Ｓｉｎ  入力信号
Ｓｏｕｔ１、Ｓｏｕｔ２  出力信号
ＳＦＵ１、ＳＦＵ２  ヒューズ切断信号
Ｓｓｗ  スイッチ制御信号
ＳＷ１、ＳＷｍ  スイッチ
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
2008160685.tif 000003
【図２】
2008160685.tif 000004
【図３】
2008160685.tif 000005
【図４】
2008160685.tif 000006
【図５】
2008160685.tif 000007
【図６】
2008160685.tif 000008
【図７】
2008160685.tif 000009
【図８】
2008160685.tif 000010
【図９】
2008160685.tif 000011