(57)【要約】【課題】低オン抵抗、高耐圧、且つ低ゲート容量を実現できる半導体装置を提供する。【解決手段】第２導電型の第１の半導体領域を貫通して第１導電型の半導体層に至る複数の第１のトレンチの内壁面に形成され一部が開口された第１の絶縁膜と、第１のトレンチにおける半導体層と第１の半導体領域との界面よりも下方の内部に設けられ第１の主電極に接続されると共に第１の絶縁膜が開口された部分を介して半導体層に接している第２導電型の第１の半導体ピラー領域と、隣り合う第１のトレンチの間に設けられた第２のトレンチの内壁面に形成され一部が開口された第２の絶縁膜と、第２のトレンチの内部に設けられ表層部が第２のトレンチの開口端近傍で第１の主電極に接すると共に第２の絶縁膜が開口された部分を介して半導体層に接している第２導電型の第２の半導体ピラー領域とを備えた。【選択図】図１
2008306022.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、
前記第２の半導体領域に接して設けられた第１の主電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
前記第１の半導体領域を貫通して前記半導体層に至る複数の第１のトレンチの内壁面に形成され、一部が開口された第１の絶縁膜と、
前記第１のトレンチにおける前記半導体層と前記第１の半導体領域との界面よりも下方の内部に設けられ、前記第１の主電極に接続されると共に前記第１の絶縁膜が開口された部分を介して前記半導体層に接している第２導電型の第１の半導体ピラー領域と、
前記第１の半導体領域を貫通して前記半導体層に至り、隣り合う前記第１のトレンチの間に設けられた第２のトレンチの内壁面に形成され、一部が開口された第２の絶縁膜と、
前記第１の半導体ピラー領域の上に設けられた第３の絶縁膜と、
前記第１のトレンチの内部における前記第３の絶縁膜よりも上方に設けられたゲート電極と、
前記第２のトレンチの内部に設けられ、表層部が前記第２のトレンチの開口端近傍で前記第１の主電極に接すると共に前記第２の絶縁膜が開口された部分を介して前記半導体層に接している第２導電型の第２の半導体ピラー領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１のトレンチの底部で前記第１の半導体ピラー領域と前記半導体層とが接し、前記第２のトレンチの底部で前記第２の半導体ピラー領域と前記半導体層とが接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のトレンチと前記第２のトレンチとが並列された方向に延在し前記第１のトレンチ及び前記第２のトレンチに通じる第３のトレンチの内部に設けられ、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域に接する第２導電型の第３の半導体ピラー領域をさらに備え、
前記第１の半導体ピラー領域は、前記第３の半導体ピラー領域及び前記第２の半導体ピラー領域を介して前記第１の主電極に接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の半導体ピラー領域において前記第１の主電極に接する表層部は、前記第２の半導体ピラー領域における他の部分よりも不純物濃度が高いことを特徴とする請求項１〜３のいずれか１つに半導体装置。
【請求項５】
前記第１の半導体領域の一部は前記第１の主電極に接し、
前記第１の半導体領域において前記第１の主電極に接する表層部は、前記第１の半導体領域における他の部分よりも不純物濃度が高いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にトレンチゲート構造を有する半導体装置に関する。
【背景技術】
【０００２】
高耐圧かつ低オン抵抗が要求される例えばパワーエレクトロニクス用途に適した半導体装置として、トレンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が知られている。例えば、特許文献１参照。
【０００３】
特許文献１によれば、表面にｎ型のソース層が形成されたｐ型のウェル層及びｎ型のドリフト層を貫いてｎ型の基板に至るまでトレンチが形成され、そのトレンチ内においてドリフト層から基板に至る部分には絶縁膜を介してポリシリコンからなる埋め込み電極が設けられ、トレンチ内においてソース層からウェル層を通りドリフト層に至る部分には絶縁膜を介してポリシリコンからなるゲート電極が設けられたＭＯＳＦＥＴが開示されている。埋め込み電極とゲート電極とは、電気的に絶縁されている。
【０００４】
特許文献１に開示された構造では、埋め込み電極は完全に絶縁膜に覆われ、ドリフト層との間でＰＮ接合を形成する構成とはなっていないため、オン抵抗の低減を図るべくドリフト層の不純物濃度を高くした場合にはドリフト層を完全空乏化しにくく、高耐圧が得にくい。
【０００５】
また、トレンチゲート型ＭＯＳにおいて、トレンチピッチの微細化はチャネル抵抗の低減に有利であるが、トレンチピッチの微細化が進むと、そのトレンチ内に設けられるゲート電極ピッチの微細化が進み、ゲート間容量の増大をまねいてしまう。
【特許文献１】特開２００２−８３９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、低オン抵抗、高耐圧、且つ低ゲート容量を実現できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、前記第２の半導体領域に接して設けられた第１の主電極と、前記半導体層の前記主面の反対側に設けられた第２の主電極と、前記第１の半導体領域を貫通して前記半導体層に至る複数の第１のトレンチの内壁面に形成され、一部が開口された第１の絶縁膜と、前記第１のトレンチにおける前記半導体層と前記第１の半導体領域との界面よりも下方の内部に設けられ、前記第１の主電極に接続されると共に前記第１の絶縁膜が開口された部分を介して前記半導体層に接している第２導電型の第１の半導体ピラー領域と、前記第１の半導体領域を貫通して前記半導体層に至り、隣り合う前記第１のトレンチの間に設けられた第２のトレンチの内壁面に形成され、一部が開口された第２の絶縁膜と、前記第１の半導体ピラー領域の上に設けられた第３の絶縁膜と、前記第１のトレンチの内部における前記第３の絶縁膜よりも上方に設けられたゲート電極と、前記第２のトレンチの内部に設けられ、表層部が前記第２のトレンチの開口端近傍で前記第１の主電極に接すると共に前記第２の絶縁膜が開口された部分を介して前記半導体層に接している第２導電型の第２の半導体ピラー領域と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、低オン抵抗、高耐圧、且つ低ゲート容量を実現できる半導体装置が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し本発明の実施形態について説明する。なお、本実施形態では、第１導電型をＮ型、第２導電型をＰ型として説明する。
【００１０】
図１は、本発明の実施形態に係る半導体装置において第１の主電極であるソース電極の下の平面構造を例示する模式図である。  
図２は、図１におけるＡ−Ａ断面図である。  
図３は、図１におけるＢ−Ｂ断面図である。  
図４は、図１におけるＣ−Ｃ断面図である。
【００１１】
図２に示すように、Ｎ＋＋型シリコンのドレイン層３の主面上に、Ｎ型シリコンのドリフト層４と、Ｐ−型シリコンの第１の半導体領域であるベース領域５とが順に設けられ、ベース領域５の表層部にはＮ＋シリコンの第２の半導体領域であるソース領域６が設けられている。ドリフト層４とベース領域５とはＰＮ接合し、ベース領域５とソース領域６とはＰＮ接合している。
【００１２】
ソース領域６の表面からソース領域６及びベース領域５を貫通してドリフト層４に至る部分には、第１のトレンチＴ１と第２のトレンチＴ２が形成されている。第１のトレンチＴ１と第２のトレンチＴ２は共に同じ深さに形成され、第１のトレンチＴ１及び第２のトレンチＴ２のそれぞれの底部はドレイン層３には達していない。図８に示すように、複数の第１のトレンチＴ１と第２のトレンチＴ２とが、略等ピッチでストライプ状に並列して形成されている。第１のトレンチＴ１及び第２のトレンチＴ２のそれぞれの深さ方向は、ドレイン層３の主面に対して略垂直である。
【００１３】
第１のトレンチＴ１の内部にはＰ型シリコンの第１の半導体ピラー領域１１が設けられ、第２のトレンチＴ２の内部にはＰ型シリコンの第２の半導体ピラー領域１２が設けられている。
【００１４】
第１の半導体ピラー領域１１は、第１のトレンチＴ１においてベース領域５とドリフト層４との界面よりも下方の内部に設けられている。第１のトレンチＴ１において第１の半導体ピラー領域１１の周囲の内壁面（側壁面）には、第１の絶縁膜（例えばシリコン酸化膜）１４ａが形成されている。
【００１５】
第１の半導体ピラー領域１１の上には、第３の絶縁膜（例えばシリコン酸化膜）１５が設けられている。第１のトレンチＴ１において第３の絶縁膜１５の上の内部には、ゲート電極８が設けられている。ゲート電極８は、例えばポリシリコンからなるが、これに限らず、その他の半導体、金属などを用いてもよい。
【００１６】
ゲート電極８の下端は、ベース領域５とドリフト層４との界面より少し下方（ドリフト層４側）に位置し、ゲート電極８の上端は、ソース領域６とベース領域５との界面より上方（ソース領域６側）に位置する。第１のトレンチＴ１においてゲート電極８の周囲の内壁面（側壁面）には、絶縁膜（例えばシリコン酸化膜）１６が形成されている。ゲート電極８と第１の半導体ピラー領域１１とは、第３の絶縁膜１５によって電気的に絶縁されている。
【００１７】
第２の半導体ピラー領域１２は、第２のトレンチＴ２の底部から開口端までを埋めて設けられ、その第２の半導体ピラー領域１２が設けられた第２のトレンチＴ２において第２の半導体ピラー領域１２の周囲の内壁面（側壁面）には、第２の絶縁膜（例えばシリコン酸化膜）１４が形成されている。
【００１８】
ゲート電極８の上には層間絶縁膜１７が設けられている。ソース領域６の表面上には第１の主電極としてのソース電極７が設けられ、ソース領域６の表面はソース電極７に接している。ソース電極７とゲート電極８とは、層間絶縁膜１７によって電気的に絶縁されている。第２の半導体ピラー領域１２の表面は、第２のトレンチＴ２の開口から露出しソース電極７に接している。ドレイン層３の主面の反対側の面には、第２の主電極としてのドレイン電極２が設けられている。
【００１９】
第１のトレンチＴ１の底部には第１の絶縁膜１４ａが設けられておらず開口されている。したがって、第１のトレンチＴ１の底部で、Ｐ型の第１の半導体ピラー領域１１とＮ型のドリフト層４とがＰＮ接合している。
【００２０】
第２のトレンチＴ２の底部には第２の絶縁膜１４が設けられておらず開口されている。したがって、第２のトレンチＴ２の底部で、Ｐ型の第２の半導体ピラー領域１２とＮ型のドリフト層４とがＰＮ接合している。
【００２１】
第１のトレンチＴ１の底部において第１の半導体ピラー領域１１とドリフト層４とのＰＮ接合面は平面状に形成され、第２のトレンチＴ２の底部において第２の半導体ピラー領域１２とドリフト層４とのＰＮ接合面は平面状に形成されている。
【００２２】
なお、図２に示す例では、第１の半導体ピラー領域１１の底面全面がドリフト層４に接するようにしているが、第１の半導体ピラー領域１１の底面の一部がドリフト層４に接するようにしてもよい。同様に、第２の半導体ピラー領域１２についてもその底面の一部がドリフト層４に接するようにしてもよい。
【００２３】
第１の半導体ピラー領域１１及びゲート電極８は、複数の第１のトレンチＴ１及び第２のトレンチＴ２のうち互いに隣り合わない位置関係にある第１のトレンチＴ１の内部に設けられ、それら第１の半導体ピラー領域１１及びゲート電極８が設けられた第１のトレンチＴ１に挟まれた第２のトレンチＴ２の内部に第２の半導体ピラー領域１２が設けられている。すなわち、ゲート電極８の配列ピッチは、第１のトレンチＴ１と第２のトレンチＴ２との配列ピッチに一致せず、それらトレンチＴ１、Ｔ２の配列ピッチよりも大きいピッチで配列されている。
【００２４】
図５は、ゲート電極８及びゲート配線２１の平面パターンの一例を示す模式図である。
【００２５】
主電流経路が形成される素子領域の外側の領域に、ゲート配線２１が形成されている。ゲート配線２１は、各ゲート電極８の延在方向に対して略垂直な方向に延在し、各ゲート電極８の端部がゲート配線２１に接続されている。ゲート配線２１は、図示しないゲートパッドに接続され、各ゲート電極８はゲート配線２１を介してゲートパッドと接続されている。
【００２６】
図８を参照して後述するように、第１のトレンチＴ１及び第２のトレンチＴ２は同時に形成され、さらにそれらトレンチＴ１、Ｔ２の形成時に第３のトレンチＴ３も同時に形成される。図８に示すように、第３のトレンチＴ３は、第１のトレンチＴ１と第２のトレンチＴ２とが並列された方向に延在し、第１のトレンチＴ１、第２のトレンチＴ２の延在方向（長手方向）の両端部で各トレンチＴ１、Ｔ２に通じている。
【００２７】
図３は、第３のトレンチＴ３が形成された部分の断面（図１においてＢ−Ｂ線断面）を示す。第３のトレンチＴ３の内部には、Ｐ型シリコンの第３の半導体ピラー領域１３が設けられている。
【００２８】
第３の半導体ピラー領域１３は、第３のトレンチＴ３の底部から開口端までを埋めて設けられ、第３の半導体ピラー領域１３の表面は、第３のトレンチＴ３の開口から露出しソース電極７に接している。第３の半導体ピラー領域１３においてソース電極７に接する表層部１３ａは、第３の半導体ピラー領域１３における他の部分よりも不純物濃度が高い。
【００２９】
第３の半導体ピラー領域１３は、第１の半導体ピラー領域１１及び第２の半導体ピラー領域１２の両領域と一体に設けられ、それら両領域１１、１２に接している。第１の半導体ピラー領域１１は、第３の半導体ピラー領域１３及び第２の半導体ピラー領域１２を介してソース電極７に接続されている。
【００３０】
図１に示すように、ソース領域６はストライプ状の平面パターンを有し、そのソース領域６の下に設けられたベース領域５もストライプ状の平面パターンを有する。そのベース領域５における一部（例えばストライプ状パターンの長手方向の両端近傍部分）の上にはソース領域６が設けられず、図１及びその図１におけるＣ−Ｃ断面図である図４に示すように、ベース領域５の表層部としてＰ＋型シリコンのベースコンタクト領域５ａが設けられている。ベースコンタクト領域５ａの上にはソース電極７が設けられ、ベースコンタクト領域５ａはソース電極７に接している。したがって、ベース領域５はベースコンタクト領域５ａを介してソース電極７に接続され、ソース電位とされる。ソース電極７に接するベースコンタクト領域５ａは、その下のベース領域５よりも不純物濃度が高く、半導体と金属（ソース電極７）との間のコンタクト抵抗を低減し、ベース領域５の電位を安定させることができる。
【００３１】
第３の半導体ピラー領域１３の表層部及びベース領域５の表層部に対して、図６に示すマスク２３を用いて選択的に不純物イオンを注入することによって、共にＰ＋型である前述した表層部１３ａ及びベースコンタクト領域５ａが形成される。
【００３２】
マスク２３には、ストライプ状のベース領域５、ソース領域６及び第２の半導体ピラー領域１２の長手方向に対して略垂直な方向に延在する矩形状の開口２３ａが形成されている。その開口２３ａからは、第３の半導体ピラー領域１３の表層部、ベース領域５における長手方向の両端近傍の一部、第２の半導体ピラー領域１２における長手方向の両端近傍の一部、および層間絶縁膜１７の一部が露出され、他の部分はマスク２３に覆われている。マスク２３の開口２３ａから露出された部分にイオン注入が行われ、層間絶縁膜１７以外の部分がＰ＋型の領域にされる。
【００３３】
このとき、第３の半導体ピラー領域１３の表層部１３ａ及びベースコンタクト領域５ａ以外にも、第２の半導体ピラー領域１２における長手方向の両端近傍の表層部（ベースコンタクト領域５ａに挟まれた部分）１２ａもＰ＋型にされ、この表層部１２ａは第２の半導体ピラー領域１２における他の部分よりも不純物濃度が高い。
【００３４】
第１〜第３の半導体ピラー領域１１〜１３は、互いにつながったトレンチＴ１〜Ｔ３内に一体に埋め込まれ、すなわち一体のＰ型半導体ピラー領域として形成されており、そのＰ型半導体ピラー領域の表面（前述したように一部がＰ＋型となっている）がソース電極７に接しているため、そのＰ型半導体ピラー領域の一体構成物はソース電極７と同電位とされる。このＰ型半導体ピラー領域と、金属からなるソース電極７とを、不純物濃度が高い（例えば１０１８／ｃｍ３より高い）Ｐ＋型領域を介して接触させることで両者のコンタクト抵抗を低減し、Ｐ型半導体ピラー領域の電位を安定させることができる。
【００３５】
なお、第２の半導体ピラー領域１２においてその一部１２ａだけでなく全ての表層部をＰ＋型にしてもよい。ただし、その場合、Ｐ＋型領域の形成に用いるイオン注入マスクにおける開口パターンが、図６に示した場合よりも複雑になり、簡易且つ低コストなプロセスを実現する観点からは、図６に示すように単純な矩形状の開口２３ａの形成で済むプロセスが望ましい。
【００３６】
以上のように構成される本実施形態に係る半導体装置において、ゲート電極８に所定のゲート電圧が印加されるオン時には、絶縁膜１６を介してゲート電極８に対向するベース領域５にチャネルが形成され、ソース領域６、チャネル、ドリフト層４およびドレイン層３を介して、ソース電極７とドレイン電極２との間が導通する。
【００３７】
本実施形態に係る半導体装置では、第１のトレンチＴ１の底部で第１の半導体ピラー領域１１とドリフト層４とがＰＮ接合しており、第２のトレンチＴ２の底部で第２の半導体ピラー領域１２とドリフト層４とがＰＮ接合しているため、オフ時には、それらＰＮ接合部からの空乏化を促進することができる。
【００３８】
したがって、オン抵抗を低減すべく、オン時における電流経路の一部となるドリフト層４の不純物濃度を高くしても、そのドリフト層４の完全空乏化が容易になり、耐圧低下を抑えることができる。すなわち、本実施形態によれば、低オン抵抗を図りつつ高耐圧も維持できる半導体装置が提供される。
【００３９】
完全空乏化する上で、第１の半導体ピラー領域１１、第２の半導体ピラー領域１２のそれぞれの不純物濃度は１０１８／ｃｍ３以下にするのが望ましい。
【００４０】
第１の半導体ピラー領域１１の側面とドリフト層４との間には第１の絶縁膜１４ａが介在しているため、第１の半導体ピラー領域１１とドリフト層４のそれぞれの不純物が互いに他方へ拡散して、電流経路の不純物濃度が変動してオン抵抗が上昇してしまうのを防ぐことができる。同様に、第２の半導体ピラー領域１２の側面とドリフト層４との間には第２の絶縁膜１４が介在しているため、第２の半導体ピラー領域１２とドリフト層４のそれぞれの不純物が互いに他方へ拡散して、電流経路の不純物濃度が変動してオン抵抗が上昇してしまうのを防ぐことができる。
【００４１】
また、第１の半導体ピラー領域１１とドリフト層４とのＰＮ接合部、および第２の半導体ピラー領域１２とドリフト層４とのＰＮ接合部は、同じシリコン材料どうしの接合となるためリーク電流が生じにくい。
【００４２】
第１の半導体ピラー領域１１とドリフト層４とは、第１のトレンチＴ１の底部でＰＮ接合していることに限らず、第１のトレンチＴ１の側面でＰＮ接合していてもよい。第１の半導体ピラー領域１１とドリフト層４とのＰＮ接合面の面積は、それら両者間相互の不純物拡散を抑制する観点から第１の半導体ピラー領域１１が絶縁膜１４ａで覆われている部分の面積より小さいことが望ましい。同様に、第２の半導体ピラー領域１２とドリフト層４とは、第２のトレンチＴ２の底部でＰＮ接合していることに限らず、第２のトレンチＴ２の側面でＰＮ接合していてもよい。第２の半導体ピラー領域１２とドリフト層４とのＰＮ接合面の面積は、それら両者間相互の不純物拡散を抑制する観点から第２の半導体ピラー領域１２が絶縁膜１４で覆われている部分の面積より小さいことが望ましい。
【００４３】
ベース領域５は、これよりも不純物濃度が高いベースコンタクト領域５ａを介してソース電極７に接続されているため、ベースコンタクト領域５ａを介して、ソース電極７へのキャリア抜けを促進でき、キャリアの蓄積による素子破壊を防ぐことができる。
【００４４】
近年、トレンチゲート型ＭＯＳにおいて、チャネル抵抗を低減すべく、トレンチピッチが微細化する傾向にあるが、トレンチピッチの微細化が進むと、そのトレンチ内に設けられるゲート電極ピッチの微細化が進み、ゲート間容量の増大をまねいてしまう。
【００４５】
本実施形態では、複数のトレンチＴ１、Ｔ２のうち、隣り合わない配置関係にあるトレンチＴ１にゲート電極８を設け、トレンチＴ１の間に設けられたトレンチＴ２の内部にはゲート電極８を設けずに底部から開口端まで第２の半導体ピラー領域１２を設けている。したがって、ゲート電極８の配列ピッチは、トレンチＴ１、Ｔ２の配列ピッチに一致せず、それらトレンチＴ１、Ｔ２の配列ピッチよりも大きいピッチで配列され、その分、対向するゲート電極８間を離すことができ、ゲート間容量を低減できる。この結果、特にオン／オフを高速でスイッチングする高周波駆動特性に優れた半導体装置を提供できる。
【００４６】
なお、図２には、ゲート電極８と第２の半導体ピラー領域１２とが１本ずつ交互に配列された構成を示しているが、ゲート電極８の間に少なくとも１本以上の第２の半導体ピラー領域１２が配列されていればよく、すなわちゲート電極８の間に第２の半導体ピラー領域１２が２本以上続けて配列された構造であってもよい。
【００４７】
次に、本実施形態に係る半導体装置の製造方法の一例について説明する。  
図７〜図１５は、本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【００４８】
まず、図７に示すように、高不純物濃度のＮ＋＋型シリコンのドレイン層３の上に、Ｎ型シリコンのドリフト層４と、Ｐ−型シリコンのベース領域５とを順に形成する。
【００４９】
次に、図８及び図８におけるＤ−Ｄ断面図である図９に示すように、ベース領域５の表面上に選択的に形成した例えば酸化膜をマスク３１（図９に図示）として、例えばＲＩＥ（Reactive Ion Etching）法により、ベース領域５を貫通してドリフト層４に至る第１〜第３のトレンチＴ１〜Ｔ３を同時に形成する。
【００５０】
図８に示すように、第１のトレンチＴ１及び第２のトレンチＴ２の平面パターンはストライプ状に形成され、第１のトレンチＴ１と第２のトレンチＴ２とは略平行に並列して形成される。第３のトレンチＴ３は、第１のトレンチＴ１と第２のトレンチＴ２とが並列された方向に延在し、第１のトレンチＴ１、第２のトレンチＴ２の延在方向（長手方向）の両端部で各トレンチＴ１、Ｔ２に通じている。
【００５１】
次に、図１０に示すように、第１のトレンチＴ１及び第２のトレンチＴ２の内壁面（側壁面及び底面）に絶縁膜１４を形成する。絶縁膜１４は、例えば熱酸化法により形成されるシリコン酸化膜である。なお、図示しないが、第３のトレンチＴ３の内壁面（側壁面及び底面）にも絶縁膜１４が形成される。
【００５２】
次に、図１１に示すように、例えばＲＩＥ法により、第１〜第３のトレンチＴ１〜Ｔ３の底部９の絶縁膜１４のみを除去する。これにより、絶縁膜１４が除去された各トレンチＴ１〜Ｔ３の底部９からは、ドリフト層４が各トレンチＴ１〜Ｔ３内に露出する。
【００５３】
次に、例えば、シリコンの原料ガスとＰ型不純物の原料ガスとを用いたＣＶＤ（Chemical Vapor Deposition）法により、各トレンチＴ１〜Ｔ３内をＰ型のポリシリコンで完全に埋め込む。この後、図１２に示すように、第１のトレンチＴ１内に埋め込まれたポリシリコン（第１の半導体ピラー領域１１）のみを、ドリフト層４とベース領域５との界面よりも下までエッチバックする。
【００５４】
なお、各トレンチＴ１〜Ｔ３内にポリシリコンを埋め込んだ後、そのポリシリコンにＰ型不純物の注入を行い、この後、熱処理により、注入されたＰ型不純物を拡散させてＰ型ポリシリコンとし、さらにその後、第１のトレンチＴ１内のポリシリコンのみドリフト層４とベース領域５との界面よりも下までエッチバックさせるという方法によって第１の半導体ピラー領域１１の形成を行ってもよい。トレンチＴ１〜Ｔ３が微細であっても（アスペクト比が大きくても）、ポリシリコンは比較的容易に埋め込むことができる。
【００５５】
あるいは、各トレンチＴ１〜Ｔ３の底部より露出するドリフト層４を下地結晶として、各トレンチＴ１〜Ｔ３内にＰ型シリコンをエピタキシャル成長させ、第１のトレンチＴ１内についてのみシリコンのエピタキシャル成長を、ドリフト層４とベース領域５との界面より少し下で停止させるようにしてもよい。
【００５６】
第１〜第３の半導体ピラー領域１１〜１３の形成に際して、各半導体ピラー領域１１〜１３の側面と、ドリフト層４との間には絶縁膜１４が設けられているため、各半導体ピラー領域１１〜１３とドリフト層４間の不純物の拡散が抑制される。このため、電流経路の不純物濃度が変動してオン抵抗が上昇してしまうのを防ぐことができ、また、トレンチＴ１〜Ｔ３のピッチが微細化しても、半導体ピラー領域１１〜１３の不純物濃度を所望に制御しやすい。
【００５７】
次に、第１のトレンチＴ１において、第１の半導体ピラー領域１１よりも上であって第１の半導体ピラー領域１１が充填されていない部分の側壁面に形成された絶縁膜１４をエッチングにより除去し、これにより、図１３に示すように、第１のトレンチＴ１内には、第１の半導体ピラー領域１１の周囲の絶縁膜１４ａのみが残される。
【００５８】
次に、図１４に示すように、第１の半導体ピラー領域１１の上に絶縁膜１５を形成すると共に、第１のトレンチＴ１において第１の半導体ピラー領域１１よりも上の側壁面に絶縁膜１６を形成する。絶縁膜１５、１６は、例えば熱酸化法により形成されるシリコン酸化膜である。
【００５９】
次に、絶縁膜１５より上の第１のトレンチＴ１内にポリシリコンを埋め込んだ後、そのポリシリコンに不純物の注入を行い、この後、熱処理により、注入された不純物を拡散させて低抵抗なポリシリコンとし、さらにこの後、そのポリシリコンを第１のトレンチＴ１の開口端よりも下までエッチバックする。これにより、図１５に示すように、絶縁膜１６を介してベース領域５に向き合うゲート電極８が第１のトレンチＴ１内にのみ形成される。なお、ゲート電極８は、シリコン以外の半導体でもよく、さらには半導体に限らず金属でもよい。
【００６０】
次に、図２に示すように、ゲート電極８の上の第１のトレンチＴ１内を充填する層間絶縁膜１７を形成する。層間絶縁膜１７は、例えばシリコン酸化膜である。
【００６１】
次に、ベース領域５の表層部に選択的にＮ型不純物のイオン注入および熱拡散処理を行い、Ｎ＋型シリコンのソース領域６を形成する。
【００６２】
次に、図１に示される構造体の全面に、例えばスパッタ法によりアルミニウムからなるソース電極７を形成する。ドレイン層３の裏面側には、ドレイン電極２が形成される。
【００６３】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６４】
前述した実施形態では、第１導電型をＮ型、第２導電型をＰ型として説明したが、第１導電型をＰ型、第２導電型をＮ型としてもよく、すなわち、前述した実施形態においてＮ型として説明した半導体構成要素がＰ型、Ｐ型として説明した半導体構成要素がＮ型であってもよい。
【００６５】
前述した各要素の半導体はシリコン以外の半導体（例えば、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＧａＮ等）を用いてもよい。また絶縁膜は、シリコン酸化膜以外にもシリコン窒化膜などを用いてもよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施形態に係る半導体装置において第１の主電極であるソース電極の下の平面構造を例示する模式図。
【図２】図１におけるＡ−Ａ断面図。
【図３】図１におけるＢ−Ｂ断面図。
【図４】図１におけるＣ−Ｃ断面図。
【図５】本実施形態に係る半導体装置においてゲート電極及びゲート配線の平面パターンの一例を示す模式図。
【図６】本実施形態に係る半導体装置においてベース領域、第２の半導体ピラー領域および第３の半導体ピラー領域の表層部に高不純物濃度の領域を形成するためのイオン注入マスクの一例を示す模式図。
【図７】本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図。
【図８】本実施形態に係る半導体装置の製造工程の要部を例示する平面図。
【図９】図８におけるＤ−Ｄ断面図。
【図１０】図９に続く工程断面図。
【図１１】図１０に続く工程断面図。
【図１２】図１１に続く工程断面図。
【図１３】図１３に続く工程断面図。
【図１４】図１４に続く工程断面図。
【図１５】図１５に続く工程断面図。
【符号の説明】
【００６７】
２…第２の主電極（ドレイン電極）、３…ドレイン層、４…半導体層（ドリフト層）、５…第１の半導体領域（ベース領域）、６…第２の半導体領域（ソース領域）、７…第１の主電極（ソース電極）、８…ゲート電極、１１…第１の半導体ピラー領域、１２…第２の半導体ピラー領域、１３…第３の半導体ピラー領域、１４ａ…第１の絶縁膜、１４…第２の絶縁膜、１５…第３の絶縁膜、Ｔ１…第１のトレンチ、Ｔ２…第２のトレンチ、Ｔ３…第３のトレンチ
【図１】
2008306022.tif 000003
【図２】
2008306022.tif 000004
【図３】
2008306022.tif 000005
【図４】
2008306022.tif 000006
【図５】
2008306022.tif 000007
【図６】
2008306022.tif 000008
【図７】
2008306022.tif 000009
【図８】
2008306022.tif 000010
【図９】
2008306022.tif 000011
【図１０】
2008306022.tif 000012
【図１１】
2008306022.tif 000013
【図１２】
2008306022.tif 000014
【図１３】
2008306022.tif 000015
【図１４】
2008306022.tif 000016
【図１５】
2008306022.tif 000017