(57)【要約】      （修正有）【課題】本発明は、回路規模を大きくすることなく、低電圧駆動してもメモリセルにデータを高速で書き込み又は読み出しすることができる半導体回路を提供する。【解決手段】本発明は、複数のメモリセル１と、複数のビット線ＢＬ，ＢＬＢと、複数のワード線ＷＬと、ワード線ドライバ回路５と、ワード線ドライバ回路５からの入力を遅延させる遅延回路８と、メモリセル１とワード線ドライバ回路５との間においてワード線ＷＬ上に配設され、遅延回路８からの出力に基づき、ワード線ドライバ回路５からメモリセル１への電位の伝送を制御する伝送ゲート６と、メモリセル１と伝送ゲート６との間においてワード線ＷＬに接続され、遅延回路８からの出力に基づき、ワード線ＷＬの電位を昇圧する昇圧トランジスタ７とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
データを記憶するラッチ回路と、前記ラッチ回路へのアクセスを制御するアクセストランジスタとを備える複数のメモリセルと、
前記メモリセルにおける前記アクセストランジスタに接続され、前記メモリセルにデータの書き込み又は読み出しを行う複数のビット線と、
前記メモリセルにおける前記アクセストランジスタのゲート電極に接続され、前記アクセストランジスタを制御する複数のワード線と、
各々の前記ワード線の入力に設けられ、前記ワード線に所定の電位を供給するワード線ドライバ回路と、
前記ワード線ドライバ回路からの入力を遅延させる第１遅延回路と、
前記メモリセルと前記ワード線ドライバ回路との間において前記ワード線上に配設され、前記第１遅延回路からの出力に基づき、前記ワード線ドライバ回路から前記メモリセルへの電位の伝送を制御する伝送ゲートと、
前記メモリセルと前記伝送ゲートとの間において前記ワード線に接続され、前記第１遅延回路からの出力に基づき、前記ワード線の電位を昇圧する第１昇圧トランジスタとを備える半導体回路。
【請求項２】
請求項１に記載の半導体回路であって、
前記第１遅延回路の出力を遅延して前記第１昇圧トランジスタに与える第２遅延回路をさらに備えることを特徴とする半導体回路。
【請求項３】
請求項１又は請求項２に記載の半導体回路であって、
前記第１昇圧トランジスタに対し並列接続された少なくとも１つ以上の第２昇圧トランジスタと、
前記第１遅延回路の出力を逐次遅延して前記少なくとも１つ以上の第２昇圧トランジスタにそれぞれ与える少なくとも１つ以上の第３遅延回路とをさらに備えることを特徴とする半導体回路。
【請求項４】
請求項３に記載の半導体回路であって、
前記第１昇圧トランジスタと前記第２昇圧トランジスタとのトランジスタサイズが異なることを特徴とする半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に係る発明であって、特に、メモリを備える半導体回路に関するものである。
【背景技術】
【０００２】
従来のＳＲＡＭ（Static Random Access Memory）のメモリセルは、データを記憶するラッチ回路と２個のアクセストランジスタ（ｎＭＯＳ）で構成されている。そして、メモリセルにデータを書き込む場合、ビット線ＢＬ，ＢＬＢとＳＲＡＭメモリセル内のラッチ回路とをアクセストランジスタを介して接続する。なお、データを書き込む際、アクセストランジスタのゲート電極に接続されたワード線ＷＬをＨｉｇｈの状態にしておく。
【０００３】
一方、メモリセルからデータを読み出す場合、２本のビット線ＢＬ，ＢＬＢをあらかじめ電源電圧まで上昇させ（プリチャージ動作）、完了するとビット線を電源から切り離す。その後、ワード線ＷＬがＬｏｗ状態からＨｉｇｈ状態へと変化した時、メモリセル内においてＬｏｗ状態を保持しているノードヘ、ビット線ＢＬもしくはビット線ＢＬＢに充電された電荷が、アクセストランジスタを介して放電される。そして、ビット線ＢＬ，ＢＬＢの電位差をセンスアンプで検出して、メモリセルからデータを読み出す。ここで、ＳＲＡＭの読み出し動作及び書き込み動作は、ワード線ドライバ回路によってワード線ＷＬを駆動することにより実行される。
【０００４】
近年、ＳＲＡＭ等の半導体回路は、消費電力の低減のために、駆動電圧を下げる低電圧駆動を採用する場合が多い。しかし、従来のワード線ドライバ回路及びメモリセルを０．５Ｖ程度の低電圧で駆動する場合、メモリセル内のアクセストランジスタのオン電流が減少するため、メモリセルへのデータの読み出し速度及び書き込み速度が著しく低下する問題があった。そこで、特許文献１では、回路全体を低電圧で駆動するが、メモリセルについてのみ、高い電圧で駆動する方式を採用している。
【０００５】
【特許文献１】特開２００１−１４８５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に示すＳＲＡＭの低電圧動作を可能とする回路技術は、メモリセル内のみ通常よりも高い電源を割り当てる方式である。しかし、特許文献１の方法では複数の電源を使用する必要があり、回路規模が大きくなる問題があった。
【０００７】
また、特許文献１と異なる方法として、読み出し動作時のＳＮＭ（Static Noise Margin）をフリーにするため、メモリセルに別のトランジスタを追加する方法が提案されている。しかし、この方法でも、メモリセル面積の増加といった面積に関するペナルティが大きい。
【０００８】
そこで、本発明は、回路規模を大きくすることなく、低電圧駆動してもメモリセルにデータを高速で書き込み又は読み出しすることができる半導体回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る解決手段は、データを記憶するラッチ回路と、ラッチ回路へのアクセスを制御するアクセストランジスタとを備える複数のメモリセルと、メモリセルにおけるアクセストランジスタに接続され、メモリセルにデータの書き込み又は読み出しを行う複数のビット線と、メモリセルにおけるアクセストランジスタのゲート電極に接続され、アクセストランジスタを制御する複数のワード線と、各々のワード線の入力に設けられ、ワード線に所定の電位を供給するワード線ドライバ回路と、ワード線ドライバ回路からの入力を遅延させる第１遅延回路と、メモリセルとワード線ドライバ回路との間においてワード線上に配設され、第１遅延回路からの出力に基づき、ワード線ドライバ回路からメモリセルへの電位の伝送を制御する伝送ゲートと、メモリセルと伝送ゲートとの間においてワード線に接続され、第１遅延回路からの出力に基づき、ワード線の電位を昇圧する第１昇圧トランジスタとを備える。
【発明の効果】
【００１０】
本発明の半導体回路は、ワード線ドライバ回路からの入力を遅延させる第１遅延回路と、メモリセルとワード線ドライバ回路との間においてワード線上に配設され、第１遅延回路からの出力に基づき、ワード線ドライバ回路からメモリセルへの電位の伝送を制御する伝送ゲートと、メモリセルと伝送ゲートとの間においてワード線に接続され、第１遅延回路からの出力に基づき、ワード線の電位を昇圧する第１昇圧トランジスタとを備えるので、回路規模を大きくすることなく、低電圧駆動してもメモリセルにデータを高速で書き込み又は読み出しすることができる効果を有している。
【発明を実施するための最良の形態】
【００１１】
（実施の形態１）
まず、図１に、一般的なＳＲＡＭのメモリセルの回路図を示す。図１に示すメモリセルは１つであるが、半導体回路には同様のメモリセルが複数個存在している。図１に示すメモリセル１は、データを記憶するラッチ回路２と２個のアクセストランジスタ３（ｎＭＯＳ）で構成されている。
【００１２】
このメモリセル１にデータを書き込む場合、アクセストランジスタ３のゲート電極に接続されたワード線ＷＬをＨｉｇｈ状態にし、ビット線ＢＬ，ＢＬＢとラッチ回路２とを電気的に接続する。例えば、ラッチ回路２の記憶ノードＡにＨｉｇｈ状態の信号を書き込む時、ラッチ回路２ヘの入力信号電位である記憶ノードＡの電位ＶnodeAは電源電圧ＶDDよりもパス・トランジスタのしきい値電圧Ｖth-n分だけ低い電圧ＶnodeA＝ＶDD−Ｖth-nとなる。
【００１３】
したがって、ラッチ回路２にデータを完全に書き込むためには、反対側の記憶ノードＢの電位ＶnodeBが完全にＬｏｗ状態となり、記憶ノードＡ側の負荷トランジスタ４（ｐＭＯＳ）がオン状態になるまで待たなくてはならない。すなわち、負荷トランジスタ４がオン状態になり、記憶ノードＡの電位ＶnodeAが電源電圧ＶDDと等しくなるまで引き上げることで、初めて書き込みが完了する。
【００１４】
一方、メモリセル１からデータを読み出す場合、２本のビット線ＢＬ，ＢＬＢをあらかじめ電源電圧ＶDDまで上昇させ（プリチャージ動作）、当該動作が完了するとビット線ＢＬ，ＢＬＢを電源から切り離す。その後、ワード線ＷＬがＬｏｗ状態からＨｉｇｈ状態と変化した時に、メモリセル１内でＬｏｗ状態を保持しているノードヘ、ビット線ＢＬ，ＢＬＢに充電された電荷をアクセストランジスタ３を介して放電させる。そして、ビット線ＢＬ，ＢＬＢの電位差をセンスアンプ（図示せず）で検出して、データを読み出す。
【００１５】
次に、一般的なワード線ＷＬのドライバ回路構成を図２に示す。図２では、ワード線ドライバ回路５がメモリセル１に接続され、ワード線電位ＶWLを供給する様子が示されている。ＳＲＡＭの読み出し動作及び書き込み動作では、図２に示すワード線ドライバ回路５によってワード線ＷＬを駆動することになる。但し、図２に示すワード線ドライバ回路５の構成では、背景技術で説明した問題を解決できない。
【００１６】
そこで、本実施の形態に係る半導体回路では、図３に示す回路構成を提案している。つまり、低電圧駆動のメモリセル１において、アクセストランジスタ３を高速に動作させるには、ゲート電圧を電源電圧ＶDD以上に昇圧して、オン電流を増加させることが効果的である。そのため、図３に示す回路構成では、図２に示すワード線ドライバ回路５に伝送ゲート６、昇圧トランジスタ７及び遅延回路８を追加している。
【００１７】
図３に示す回路構成では、ワード線電位ＶWLを電源電圧ＶDD以上に昇圧することができるため、従来のように複数の電源ラインを用いる必要がなく、単一の電源ラインのみで使用できる点が特徴である。また、図３に示す回路構成では、メモリセル１の回路構成を変更する必要がなく、ワード線ドライバ回路５の近傍のみの変更で適用できる利点がある。
【００１８】
図３に示す回路構成をとることで、メモリセル１へ入力されるワード線電位ＶWLは電源電圧ＶDD以上とすることができるため、メモリセル１へのアクセス速度が改善される。具体的に、ワード線ＷＬへの入力信号がＬｏｗ信号の場合、伝送ゲート６はオン状態であり、ワード線電位ＶWLもＬｏｗ状態となる。ワード線ＷＬへの入力信号がＬｏｗ信号からＨｉｇｈ信号へと変化した時、伝送ゲート６に入力される入力信号は、遅延回路８を経由するので、入力信号の当該変化が伝送ゲート６のゲート電極に入力されるまでの期間、伝送ゲート６のｐＭＯＳがオン状態で保持される。そのため、ワード線電位ＶWLは、電源電圧ＶDDまで上昇する。
【００１９】
次に、遅延回路８を経由したワード線ＷＬの入力信号が昇圧トランジスタ７に到達すると、図４に示すようにワード線電位ＶWLは、容量カップリングにより電源電圧ＶDD以上に上昇する。ここで、伝送ゲート６のｐＭＯＳは、入力信号の変化によってオフ状態となるため、ワード線電位ＶWLは電源電圧ＶDD以上の電位を保持できる。この状態で読み出し動作及び書き込み動作を行うと、図２の回路構成に示す電源電圧ＶDDでメモリセル１を駆動する場合に比べて、アクセストランジスタ３に流れるオン電流が増加するため、高速動作が可能となる。
【００２０】
ここで、昇圧トランジスタ７の容量カップリングに起因する昇圧効果は、ワード線電位ＶWLを数１に示す値まで上昇させることができる。
【００２１】
【数１】
2008021371.tif 000003
【００２２】
すなわち、容量カップリングによるワード線電位ＶWLの上昇効果は、昇圧トランジスタ７のゲート−ソース／ドレイン間の容量ＣBSが、ワード線ＷＬの配線容量ＣWLを含む全容量Ｃtotalに占める割合に依存する。容量ＣBSは昇圧トランジスタ７のゲート幅に比例し、配線容量ＣWLはワード線ＷＬの長さ（すなわち、１本のワード線ＷＬが駆動するメモリセル１の数）に比例する。
【００２３】
さらに、本実施の形態に係る半導体回路の動作について詳しく説明する。図５に、図３で示した回路構成に複数のメモリセル１が接続された構成を示す。そして、図５に示す回路構成では、３２ビットのメモリセル１を駆動する場合を想定しており、０．１８μｍのＰＤ−ＳＯＩ（Partially Depleted SOI）プロセスにおいて、ＢＳＩＭ３（Berkeley Short-channel IGFET Model Version 3）に基づくＳＯＩ用トランジスタモデルを用いてＨＳＰＩＣＥにより回路シミュレーションを行って評価している。
【００２４】
なお、上記の評価では、ｎＭＯＳ及びｐＭＯＳのしきい値電圧を、メモリセル内ではＶth-n＝０．３４Ｖ及びＶth-p＝−０．４２Ｖとし、アドレスデコーダ及び周辺回路ではＶth-n＝０．２４Ｖ及びＶth-p＝−０．３４Ｖとしている。ここで、しきい値電圧Ｖthとは、ドレイン電圧Ｖdsが、Ｖds＝１．８Ｖの時、ドレイン電流Ｉdsが、Ｉds＝１ｕＡ／ｕｍを満たすゲート電圧Ｖgsで定義しており、ＨＳＰＩＣＥの回路シミュレーションにより算出されている。
【００２５】
図５に示す回路構成のトランジスタサイズは、ワード線ドライバ回路５をＷ（ゲート幅）＝５μｍに設定し、伝送ゲート６をＷ＝５μｍに設定し、昇圧トランジスタ７をＷ＝１０μｍと設定している。本実施の形態に係る半導体回路では、昇圧トランジスタ等の回路を備える必要があるため、ワード線ドライバ回路５のみの回路構成に比べて面積は増加する。しかし、追加する回路は各行に対してのみ配置されるだけで、各行に配列されるメモリセル１の数の多さに比べれば面積増加のペナルティは小さい。
【００２６】
図５に示す回路構成の動作評価は、電源電圧ＶDDを、０．３５〜０．６Ｖに設定し、データの書き込み速度及び読み出し速度を波形に基づき評価する。比較対象として、図２に示したワード線ドライバ回路５のみでメモリセル１を駆動する一般的なＳＲＡＭの回路構成についても評価を行った。
【００２７】
図６に、メモリセル１への書き込み速度に関する評価結果を示す。また、図７に、電源電圧ＶDDが０．４Ｖの時におけるクロック信号ＣＫ、ワード線電位ＶWL及びメモリセル１内の記憶ノード電位のそれぞれの波形を示す。ここで、書き込み速度は、クロック信号ＣＫがＬｏｗ状態からＨｉｇｈ状態へと変化してからメモリセル１内の記憶ノード電位が反転するまでに要する時間としている。そして、クロック信号ＣＫ及び記憶ノード電位の変化は、電源電圧ＶDDの２分の１（ＶDD／２）を通過する点を基準としている。図７では、電源電圧ＶDDが０．４Ｖであるので、基準点は０．２Ｖ（２００ｍＶ）である。
【００２８】
図６より、電源電圧ＶDDの低下に伴ってメモリセル１を駆動する能力が低下するため、図５の回路構成（以下、回路構成Ｉという）及び図２の回路構成（以下、回路構成ＩＩという）の書き込み時間は指数的に増加する。但し、電源電圧ＶDDが０．５Ｖより高い条件の場合、回路構成Ｉと回路構成ＩＩとの書き込み動作はほぼ同じ程度であるが、電源電圧ＶDDが０．５Ｖ以下の場合、回路構成Ｉの方が高速に書き込み動作を完了することができる。
【００２９】
これは、ワード線電位ＶWLが立ち上がりに要する信号遷移時間ｔWLとアクセストランジスタ３のゲート遅延時間ｔaccessとの関係に依存する。高い電源電圧（０．５Ｖより高い値）で駆動する場合、信号遷移時間ｔWLとゲート遅延時間ｔaccessとはほぼ同等の時間となる。そして、回路構成Ｉでは、ワード線ＷＬの負荷容量の増加により、信号遷移時間ｔWLが回路構成ＩＩよりも大きくなるため、データの書き込み動作が回路構成ＩＩの動作とほぼ同程度となる。一方、低い電源電圧（０．５Ｖ以下）で駆動する場合、信号遷移時間ｔWLに比べてゲート遅延時間ｔaccessが大幅に増加するため、回路構成Ｉにおける信号遷移時間ｔWLの増加の影響が相対的に小さくなる。アクセストランジスタ３を高い電源電圧ＶDDで駆動する回路構成Ｉでは、ゲート遅延時間ｔaccessを短縮する効果を持つため、書き込み動作が回路構成ＩＩに比べて速くなる。
【００３０】
具体的に、図６では、電源電圧ＶDDが０．５Ｖの時、１０％、０．３５Ｖの時３８％回路構成ＩＩに対して書き込み速度が向上する結果を得た。つまり、回路構成Ｉでは、電源電圧ＶDDが下がるほど昇圧回路による効果が大きく表れる傾向がある。
【００３１】
図７には、回路構成Ｉによってワード線電位ＶWLが電源電圧ＶDD以上にまで上昇している様子が示されている。そして、ワード線電位ＶWLの上昇により、記憶ノードでの電位が高速に反転している様子が図７に示されている。なお、図７では、回路構成Ｉの書き込み時間は１９．３ｎｓで、回路構成ＩＩの書き込み時間は２９．１ｎｓである。
【００３２】
次に、図８に、メモリセル１からの読み出し速度に関する評価結果を示す。また、図９に、電源電圧ＶDDが０．４Ｖの時におけるクロック信号ＣＫ、ワード線電位ＶWL、ビット線電位ＶBL及びセンスアンプが検出したデータ信号ＢＬoutのそれぞれの波形を示す。
【００３３】
ここで、読み出し速度は、メモリセル１が”０”を記憶している状態で、ビット線ＢＬ，ＢＬＢのプリチャージ動作完了後、クロック信号ＣＫがＬｏｗ状態からＨｉｇｈ状態へと変化してから、センスアンプがビット線ＢＬ，ＢＬＢの電位差を検出してデータ信号ＢＬoutを出力するまでの時間としている。そして、クロック信号ＣＫ及びデータ信号ＢＬoutの変化は、電源電圧ＶDDの２分の１（ＶDD／２）を通過する点を基準としている。図９では、電源電圧ＶDDが０．４Ｖであるので、基準点は０．２Ｖ（２００ｍＶ）である。
【００３４】
図８より、書き込み速度と同様、電源電圧ＶDDの低下に伴って読み出し速度は指数的に増加する。具体的に、回路構成Ｉと回路構成ＩＩとを比較すると、電源電圧ＶDDが０．６Ｖの時１５％、０．３５Ｖの時３０％回路構成ＩＩに対して読み出し速度が向上する結果を得た。読み出し速度は、ビット線ＢＬ，ＢＬＢにプリチャージされた電荷をメモリセル１へ放電し、ビット線電位ＶBLをいかに高速に引き下げるかに依存している。
【００３５】
図９に示すように、回路構成Ｉではワード線電位ＶWLが電源電圧ＶDD以上にまで昇圧されるため、アクセストランジスタ３のオン電流が増加し、メモリセル１への放電が高速に行われる。これにより、ビット線ＢＬのビット線電位ＶBLがＬｏｗ状態ヘの遷移時間が短縮され、ビット線ＢＬとビット線ＢＬＢとの電位差を検出するセンスアンプはデータ信号ＢＬoutを高速に読み出すことができる。
【００３６】
図９には、回路構成Ｉによってワード線電位ＶWLが電源電圧ＶDD以上にまで上昇している様子が示されている。そして、ワード線電位ＶWLの上昇により、データ信号ＢＬoutが高速に反転している様子が図９に示されている。なお、図９では、回路構成Ｉの読み出し時間は８２．５ｎｓで、回路構成ＩＩの読み出し時間は１３１ｎｓである。
【００３７】
（実施の形態２）
図１０に、本実施の形態に係る半導体回路の回路構成を示す。図１０に示す回路構成は、実施の形態１で述べた図５の回路構成と基本的には同じであるが、伝送ゲート６のｐＭＯＳと昇圧トランジスタ７との間に別の遅延回路９を設けた点が異なる。
【００３８】
実施の形態１の回路構成では、遅延回路８を経た信号が伝送ゲート６のｐＭＯＳのゲート電極と昇圧トランジスタ７のソース−ドレイン電極とに同時に印加されていた。そのため、実施の形態１の回路構成では、伝送ゲート６のｐＭＯＳが完全にＯＦＦ状態となる前に、昇圧トランジスタ７の昇圧動作が始まり、電荷の一部が伝送ゲート６のｐＭＯＳを介してリークし、昇圧効果が損なわれる場合があった。
【００３９】
そこで、本実施の形態に係る回路構成では、図１０に示すように遅延回路９を設け、伝送ゲート６のｐＭＯＳから昇圧トランジスタ７への間で信号を遅延させ、伝送ゲート６のｐＭＯＳが完全にＯＦＦ状態になってから昇圧トランジスタ７のソース−ドレイン電極に信号が印加されるようにしている。そのため、本実施の形態に係る回路構成では、伝送ゲート６のｐＭＯＳを介した電荷のリークがなく、昇圧トランジスタ７の昇圧効果を損なうことがない。図１１に、実施の形態１と実施の形態２とのワード線電位ＶWLの比較を示す。図１１からも分かるように、実施の形態２のワード線電位ＶWLは実施の形態１のワード線電位ＶWLよりも高くなっており、実施の形態２は、アクセストランジスタ３に流れるオン電流が増加するため、実施の形態１よりも高速動作が可能となる。
【００４０】
（実施の形態３）
図１２に、本実施の形態に係る半導体回路の回路構成を示す。図１２に示す回路構成は、実施の形態１で述べた図５の回路構成と基本的には同じであるが、昇圧トランジスタ７とメモリセル１との間に、昇圧トランジスタ７に対し並列接続となるように別の昇圧トランジスタ１０を設け、昇圧トランジスタ７，１０の間に遅延回路１１を設けた点で異なる。つまり、本実施の形態では、昇圧効果を高めるために、２つの昇圧トランジスタ７，１０を設け、その間に遅延回路１１を配置している。
【００４１】
実施の形態１における昇圧トランジスタ７の容量をＣBSとする場合、本実施の形態では、昇圧トランジスタ７，１０の容量をそれぞれＣBS／２としている。図１３に、実施の形態１と実施の形態３とのワード線電位ＶWLの比較を示す。実施の形態３では、昇圧過程を２段階とし、遅延回路１１によって２段目の昇圧時間を調整することによって、図１３に示すように実施の形態１より高い昇圧効果を得ている。
【００４２】
また、本実施の形態では、実施の形態２のように遅延回路９を設けていないため、昇圧の開始が遅延することがない。そのため、図１１と図１３との比較からも分かるように、本実施の形態では、実施の形態２で見られた昇圧開始のタイムラグが改善している。なお、当該タイムラグが問題でなければ、本実施の形態の回路構成に、実施の形態２で示した遅延回路９を追加する構成でもよい。
【００４３】
（実施の形態４）
図１４に、本実施の形態に係る半導体回路の回路構成を示す。図１４に示す回路構成は、実施の形態３で述べた図１２の回路構成と基本的には同じであるが、昇圧トランジスタ７と昇圧トランジスタ１０とのトランジスタサイズが異なる。つまり、実施の形態３では、２つの昇圧トランジスタ７，１０の容量が同じであったが、本実施の形態では、２つの昇圧トランジスタ７，１０の容量が異なる。
【００４４】
本実施の形態に係る回路構成では、２つの昇圧トランジスタ７，１０の容量を適切に選択し、遅延回路１１の遅延時間を調整することにより、昇圧状態の保持時間を長くすることができる。例えば、昇圧トランジスタ７の容量を２ＣBS／３、昇圧トランジスタ１０の容量をＣBS／３とし、遅延回路１１の遅延時間を調節すると、図１５に示すワード線電位ＶWLの波形が得られる。
【００４５】
図１５では、実施の形態１のワード線電位ＶWLも比較のため図示されている。そして、本実施の形態では、実施の形態１のように昇圧トランジスタ７の容量をＣBSとする場合に比べて、ワード線電位ＶWLの最高値はΔＶWL／３小さくなるが、昇圧状態を長く維持できる。なお、図１５では、昇圧状態を長く維持するために、遅延回路１１の遅延時間を調整して矢印で示す期間（昇圧トランジスタ７による昇圧効果がΔＶWL／３減少するまでの期間）昇圧トランジスタ１０の昇圧タイミングをずらしている。つまり、昇圧トランジスタ７と昇圧トランジスタ１０のトランジスタサイズを異ならせ、遅延回路１１の遅延時間を最適化することで、昇圧状態を長く維持できる。
【００４６】
（実施の形態５）
図１６に、本実施の形態に係る半導体回路の回路構成を示す。図１６に示す回路構成は、実施の形態３で述べた図１２の回路構成と基本的には同じであるが、昇圧トランジスタ１０とメモリセル１との間に、昇圧トランジスタ１０に対し並列接続となるように別の昇圧トランジスタ１２を設け、昇圧トランジスタ１０，１２の間に遅延回路１３を設けた点で異なる。つまり、本実施の形態では、昇圧状態の保持時間を長く保つために、３段ステップで昇圧トランジスタ７，１０，１２を設けている。
【００４７】
本実施の形態のように、複数の昇圧トランジスタ７，１０，１２と遅延回路１１，１３とを接続し、順次昇圧していくことにより、図１７に示すように昇圧時間を長く保つことができる。図１７では、昇圧状態を長く維持するために、遅延回路１１，１３の遅延時間を調整して矢印で示す期間、昇圧トランジスタ１０，１２の昇圧タイミングをずらしている。なお、図１６に示した昇圧段数は３段であるが、昇圧トランジスタをさらに増やすことで昇圧段数を増やすことができる。また、昇圧トランジスタの容量サイズや遅延回路の遅延時間は、昇圧電圧や昇圧保持時間により適宜値を設定する。
【００４８】
また、上述の実施の形態１乃至５に係る半導体回路では、６つのトランジスタで１つのメモリセルを構成する６トランジスタセルを例に説明したが、本発明はこれに限られず、７トランジスタセルや８トランジスタセル等の別構造のメモリセルにも適用することが可能である。当該別構造のメモリセルに、本発明のワード線の昇圧効果を適用しても、メモリセルの高速動作のメリットを得ることができる。
【図面の簡単な説明】
【００４９】
【図１】一般的なメモリセルの回路図である。
【図２】一般的な半導体回路の回路図である。
【図３】本発明の実施の形態１に係る半導体回路の回路図である。
【図４】本発明の実施の形態１に係る半導体回路の波形を示す図である。
【図５】本発明の実施の形態１に係る半導体回路の回路図である。
【図６】本発明の実施の形態１に係る半導体回路の書き込み速度を説明する図である。
【図７】本発明の実施の形態１に係る半導体回路の書き込み動作の波形を示す図である。
【図８】本発明の実施の形態１に係る半導体回路の読み出し速度を説明する図である。
【図９】本発明の実施の形態１に係る半導体回路の読み出し動作の波形を示す図である。
【図１０】本発明の実施の形態２に係る半導体回路の回路図である。
【図１１】本発明の実施の形態２に係る半導体回路のワード線電位の波形を示す図である。
【図１２】本発明の実施の形態３に係る半導体回路の回路図である。
【図１３】本発明の実施の形態３に係る半導体回路のワード線電位の波形を示す図である。
【図１４】本発明の実施の形態４に係る半導体回路の回路図である。
【図１５】本発明の実施の形態４に係る半導体回路のワード線電位の波形を示す図である。
【図１６】本発明の実施の形態５に係る半導体回路の回路図である。
【図１７】本発明の実施の形態５に係る半導体回路のワード線電位の波形を示す図である。
【符号の説明】
【００５０】
１  メモリセル、２  ラッチ回路、３  アクセストランジスタ、４  負荷トランジスタ、５  ワード線ドライバ回路、６  伝送ゲート、７，１０，１２  昇圧トランジスタ、８，９，１１，１３  遅延回路。
【図１】
2008021371.tif 000004
【図２】
2008021371.tif 000005
【図３】
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【図４】
2008021371.tif 000007
【図５】
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【図６】
2008021371.tif 000009
【図７】
2008021371.tif 000010
【図８】
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【図９】
2008021371.tif 000012
【図１０】
2008021371.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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