(57)【要約】      （修正有）【課題】基板抜け電流の低減と寄生ＮＰＮトランジスタ駆動による回路の破壊及び誤動作を防止できる誘導性負荷駆動回路を提供する。【解決手段】第１トランジスタ１１のドレインが第１電源１６に、ソースが第２トランジスタ１２のドレインと誘導性負荷１８に接続され、第２トランジスタ１２のソースが接地され、第１，第２トランジスタ１１，１２を制御する出力制御部１０Ａは、第５トランジスタ１５のソースが第２電源１７に接続され、ドレインが第１トランジスタ１１のゲートに接続され、第３トランジスタ１３のドレインが第１トランジスタ１１のゲートに接続され、ソースが第１トランジスタ１１のソースに接続され、第４トランジスタ１４のドレインが第１トランジスタ１１のゲートに接続され、ソースが接地され、第５トランジスタ１５のゲートに第１の駆動信号ＤＳ１が接続され、第２トランジスタ１２のゲートに第２の駆動信号ＤＳ２が接続される。【選択図】図１
2008160966.tif 000002
【特許請求の範囲】
【請求項１】
第１のＮ型ＭＯＳＦＥＴのドレインが第１電源に、第１のＮ型ＭＯＳＦＥＴのソースが第２のＮ型ＭＯＳＦＥＴのドレインと誘導性負荷に接続され、第２のＮ型ＭＯＳＦＥＴのソースが接地された出力部を有する誘導性負荷駆動回路であって、
第１，第２のＮ型ＭＯＳＦＥＴを制御する出力制御部は、
第１のＰ型ＭＯＳＦＥＴのソースが第２電源に接続され、第１のＰ型ＭＯＳＦＥＴのドレインが第１のＮ型ＭＯＳＦＥＴのゲートに接続され、第３のＮ型ＭＯＳＦＥＴのドレインが第１のＮ型ＭＯＳＦＥＴのゲートに接続され、第３のＮ型ＭＯＳＦＥＴのソースが第１のＮ型ＭＯＳＦＥＴのソースに接続され、第４のＮ型ＭＯＳＦＥＴのドレインが第１のＮ型ＭＯＳＦＥＴのゲートに接続され、第４のＮ型ＭＯＳＦＥＴのソースが接地され、第１のＰ型ＭＯＳＦＥＴのゲートに第１の駆動信号が接続され、第２のＮ型ＭＯＳＦＥＴのゲートに第２の駆動信号が接続され、
かつ、第１の駆動信号を通電切替信号に応じて第３のＮ型ＭＯＳＦＥＴのゲートまたは第４のＮ型ＭＯＳＦＥＴのゲートのどちらか一方に接続する選択部を設けて構成した
誘導性負荷駆動回路。
【請求項２】
前記出力部と前記出力制御部が誘導性負荷を介して二組接続されるＨブリッジ駆動回路である
請求項１記載の誘導性負荷駆動回路。
【請求項３】
二組の前記出力部と前記出力制御部が前記誘導性負荷としての単相モータを介して接続されたＨブリッジを構成し、
各相の出力電圧の差電圧を検出する出力電圧検出部を持ち、前記出力電圧検出部の出力信号は指令信号に帰還し、
前記指令信号と基準信号が、第１の増幅器と、前記第１の増幅器の逆極性の信号を出力する第２の増幅器と比較器に接続され、
前記第１の増幅器の出力信号と前記第２の増幅器の出力信号と発振器の出力信号がＰＷＭパルスを生成するＰＷＭ生成部に接続され、
前記ＰＷＭ生成部の出力信号と前記比較器の出力信号が第１の駆動信号と第２の駆動信号を出力する駆動制御部に接続され、
さらに前記比較器の出力信号は通電制御部に接続され、前記通電制御部は互いに極性の異なる第１通電切替信号と第２通電切替信号を前記通電切替信号とすることを特徴とする
請求項１記載の誘導性負荷駆動回路。
【請求項４】
三組の前記出力部と前記出力制御部が前記誘導性負荷としての三相モータを介して接続された三相ブリッジを構成し、
指令信号と基準信号が増幅器と第１の比較器に接続され、前記増幅器の出力信号と前記三相モータの位置を検出する回転位置検出部の出力信号がＩＴＲＱ信号と、ＤＴＲＱ信号と、ＳＴＲＱ信号の３種類の信号を出力するトルク生成部に接続され、前記ＩＴＲＱ信号と前記第２のＮ型ＭＯＳＦＥＴのソースに接続された電流検出部の出力信号が、第２の比較器に接続され、前記ＤＴＲＱ信号と前記電流検出部の出力信号が第３の比較器に接続され、前記ＳＴＲＱ信号と前記電流検出部の出力信号が第４の比較器に接続され、前記第２の比較器と前記第３の比較器と前記第４の比較器の出力信号と所定のパルスを出力する発振器の２種類の出力信号ＩＳＥＴ信号と前記ＩＳＥＴ信号より所定の時間遅延したＤＳＥＴ信号がＰＷＭ生成部に接続され、前記ＰＷＭ生成部の出力信号と、前記第１の比較器の出力信号と回転位置部の出力信号が、第１の駆動信号と第２の駆動信号を生成する駆動制御部に接続され、前記第１の比較器の出力信号と前記回転位置検出部の出力信号が通電制御部に接続され、前記通電制御部の出力信号である第１通電切替信号と第２通電切替信号と第３通電切替信号を前記通電切替信号とした
請求項１記載の誘導性負荷駆動回路。
【請求項５】
第１トランジスタのドレインが第１電源に、第１トランジスタのソースが第２トランジスタのドレインと誘導性負荷に接続され、第２トランジスタのソースが接地された出力部を有する誘導性負荷駆動回路であって、
第１，第２トランジスタを制御する出力制御部は、
第５トランジスタのソースが第２電源に接続され、第５トランジスタのドレインが第１トランジスタのゲートに接続され、第３トランジスタのドレインが第１トランジスタのゲートに接続され、第３トランジスタのソースが第１トランジスタのソースに接続され、第４トランジスタのドレインが第１トランジスタのゲートに接続され、第４トランジスタのソースが接地され、第５トランジスタのゲートに第１の駆動信号が接続され、第２トランジスタのゲートに第２の駆動信号が接続され、
かつ、第１の駆動信号を通電切替信号に応じて第３トランジスタのゲートまたは第４トランジスタのゲートのどちらか一方に接続する選択部を設けて構成した
誘導性負荷駆動回路。
【請求項６】
第１，第２，第３，第４のトランジスタを、第１導電型のＭＯＳＦＥＴとし、第５のトランジスタを、第１導電型とは逆極性の第２導電型のＭＯＳＦＥＴとした
請求項５記載の誘導性負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘導性負荷を駆動する回路において、特に出力部が２つのＮ型ＭＯＳＦＥＴのハーフブリッジで構成され、ＰＷＭ（Pulse Width Modulation）で制御する誘導性負荷駆動回路に関するものである。
【背景技術】
【０００２】
図９に示すように、誘導性負荷１８を駆動するためには、Ｎ型ＭＯＳＦＥＴ１１のドレインが第１電源１６に、ソースがＮ型ＭＯＳＦＥＴ１２のドレインと端子Ｆに接続され、Ｎ型ＭＯＳＦＥＴ１２のソースが接地された出力部を１相分として、各相の端子を誘導性負荷１８を介して複数接続し各Ｎ型ＭＯＳＦＥＴをＰＷＭで駆動させることにより実現する。この図９には二相接続した状態が記されており、Ｎ型ＭＯＳＦＥＴ２１，２２とでもう１相分が構成され、誘導性負荷１８の他端が接続された端子Ｒは、Ｎ型ＭＯＳＦＥＴ２１のソースとＮ型ＭＯＳＦＥＴ２２ドレインとの接続点に接続されている。１０１ＡはＮ型ＭＯＳＦＥＴ１１，１２で構成されるハーフブリッジの出力制御部、１０１ＢはＮ型ＭＯＳＦＥＴ２１，２２で構成されるハーフブリッジの出力制御部である。
【０００３】
但し、以下の説明ではＮ型ＭＯＳＦＥＴ１１，１２，２１，２２はＤＭＯＳ（二重拡散ＭＯＳＦＥＴ）であることを前提とする。
Ｎ型ＭＯＳＦＥＴ２１がフルオン状態であり、他方Ｎ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２がＰＷＭでオン、オフを繰り返す。今、あるタイミングにおいてＮ型ＭＯＳＦＥＴ１１のゲート電位がＬｏｗ（以下“Ｌ”レベルと称す）でオフ状態であり、Ｎ型ＭＯＳＦＥＴ１２のゲート電位がＨｉｇｈ（以下“Ｈ”レベルと称す）でオン状態であったとする。この時の電流は、第１電源１６からＮ型ＭＯＳＦＥＴ２１，誘導性負荷１８，Ｎ型ＭＯＳＦＥＴ１２を介して経路７０を流れる。
【０００４】
次に、Ｎ型ＭＯＳＦＥＴ１２のゲート電位が“Ｈ”レベルから“Ｌ”レベルに変化するとＮ型ＭＯＳＦＥＴ１２はオン状態からオフ状態に変化する。そのため電流経路が遮断され電流は流れなくなるが、誘導性負荷１８には電流を保存しようと作用するため逆起電力が発生する。
【０００５】
Ｎ型ＭＯＳＦＥＴ１１はソース−ドレイン間に寄生ダイオード１９と寄生ＰＮＰトランジスタ８０を有し、寄生ＰＮＰトランジスタ８０のベースはＮ型ＭＯＳＦＥＴ１１のドレインと接続され、エミッタはＮ型ＭＯＳＦＥＴ１１のソースと接続され、コレクタは半導体の基板部と接続される構造である。そのため電流は寄生ダイオード１９を通り経路７１を流れて回生が発生する。これを“上回生”と呼ぶ。
【０００６】
上記の動作を繰り返して誘導性負荷１８に電流を供給し駆動する。
Ｎ型ＭＯＳＦＥＴ１１，２１のような上側のＮ型ＭＯＳＦＥＴをオフ状態にするためには、従来では Ｎ型ＭＯＳＦＥＴ１１，２１のゲートを接地する方法が用いられている。
【０００７】
しかし、この手法を用いて誘導性負荷１８を駆動した時には、基板抜け電流が発生し消費電力が増加するという課題がある。
このメカニズムは下記のようになる。
【０００８】
“上回生”が発生した場合、Ｎ型ＭＯＳＦＥＴ１１のソース−ドレイン間にはダイオード１９の順方向電圧分の電位差が発生する。この時、Ｎ型ＭＯＳＦＥＴ１１は寄生ＰＮＰトランジスタ８０のエミッタ−ベース間にダイオード順方向電圧分の電位差が発生するため、寄生ＰＮＰトランジスタ８０がオン状態になり、回生電流の一部が半導体基板部に抜ける。ここでＮ型ＭＯＳＦＥＴ１１における基板抜け電流の特性を図１０に示す。同図によるとＮ型ＭＯＳＦＥＴ１１をオフする際にゲートが接地されていると基板抜け電流の量が増大することが分かる。
【０００９】
このゲート接地に対してゲート−ソースを短絡することでＮ型ＭＯＳＦＥＴ１１をオフする場合には、基板抜け電流の量を低減できる。ゲート−ソースを短絡した場合に基板抜け電流が低減するメカニズムを図１１を用いて説明する。
【００１０】
図１１はＮ型ＭＯＳＦＥＴ１１の断面構造を示している。通常、Ｎ型ＭＯＳＦＥＴ１１はソース端子とボディーとなるＰ層８５が構造上短絡されており、前述のようにＮ型ＭＯＳＦＥＴ１１内部に寄生ダイオード１９がボディーのＰ層８５とドレインのＮ層８３から構成されており、更に寄生ＰＮＰトランジスタ８０がボディーのＰ層８５と、ドレインのＮ層８３と、基板部のＰ層８１から構成されているゲート−ソースを短絡した時、ゲートとソースとＰ層８５の電位は等しくなる。
【００１１】
しかし、実際にはＰ層８５は内部に寄生抵抗８２を持つ。そのためＰ層８５のうちソースと接続されている地点８６とゲート直下の地点８７では、寄生抵抗８２の効果により電圧降下が発生し地点８６よりも地点８７の電位が低くなる。結果として地点８７の電位はゲート電位よりも低くなるので、Ｎ型ＭＯＳＦＥＴの地点８７の界面にＮ型のチャネルが発生してソースからドレインに電流が流れやすくなり、寄生ＰＮＰトランジスタ８０を通過して基板部に抜ける電流の量が減少する。
【００１２】
ゲート−ソースを短絡することでＮ型ＭＯＳＦＥＴをオフ状態にする手法は特許文献１などでも使用されている。
【特許文献１】特開平６−７８５８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら上記のゲート−ソースを短絡する手法では、次のような新たな問題が発生する。これを図１２に基づいて説明する。
ハーフブリッジの下側のＮ型ＭＯＳＦＥＴ１２における寄生ダイオード２０で回生が発生した場合に問題が発生する。Ｎ型ＭＯＳＦＥＴ２２がフルオン状態であり、他方Ｎ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２がＰＷＭでオン、オフを繰り返す。今、Ｎ型ＭＯＳＦＥＴ１１のゲート電位が“Ｈ”レベルでオン状態、他方、Ｎ型ＭＯＳＦＥＴ１２のゲート電位が“Ｌ”レベルでオフ状態であり、電流が経路７２に示すように流れている。
【００１４】
この状態でＮ型ＭＯＳＦＥＴ１１のゲート電位を“Ｈ”レベルから“Ｌ”レベルに変化させるとＮ型ＭＯＳＦＥＴ１１はオン状態からオフ状態に変化する。そのため誘導性負荷１８で逆起電力が発生し、電流がＮ型ＭＯＳＦＥＴ１２の寄生ダイオード２０を経路７３で示すように流れて回生が発生する。これを“下回生”と呼ぶ。この“下回生”により出力には接地よりダイオード順方向電圧分の低い電位が発生する。
【００１５】
この時、Ｎ型ＭＯＳＦＥＴ１１をオフ状態にするためにＮ型ＭＯＳＦＥＴ１１のゲート−ソースを短絡していると、Ｎ型ＭＯＳＦＥＴ１１のゲート６１に接続されたラインの電位が接地より低い電位となる。図１２ではゲート６１のラインにＮ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１５のドレインが接続されている。
【００１６】
Ｎ型ＭＯＳＦＥＴのドレインはＮ層であるためゲート６１のラインに接地より低い電位が発生した場合、図１３（ａ）（ｂ）のようにＮ型ＭＯＳＦＥＴのドレインのＮ層８３をエミッタ、分離Ｐ層９１をベース、外部回路のＮ層をコレクタとして形成されている寄生ＮＰＮトランジスタ９０がオン状態になる。寄生ＮＰＮトランジスタ９０がオン状態になると、コレクタとなっている近傍の回路のＮ層から電流を引き込むため回路の誤動作やラッチアップ等を引き起こす原因となる。
【００１７】
本発明は、基板抜け電流の低減と寄生ＮＰＮトランジスタ駆動による回路の破壊及び誤動作を防止できる誘導性負荷駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の請求項１記載の誘導性負荷駆動回路は、第１のＮ型ＭＯＳＦＥＴのドレインが第１電源に、第１のＮ型ＭＯＳＦＥＴのソースが第２のＮ型ＭＯＳＦＥＴのドレインと誘導性負荷に接続され、第２のＮ型ＭＯＳＦＥＴのソースが接地された出力部を有する誘導性負荷駆動回路であって、第１，第２のＮ型ＭＯＳＦＥＴを制御する出力制御部は、第１のＰ型ＭＯＳＦＥＴのソースが第２電源に接続され、第１のＰ型ＭＯＳＦＥＴのドレインが第１のＮ型ＭＯＳＦＥＴのゲートに接続され、第３のＮ型ＭＯＳＦＥＴのドレインが第１のＮ型ＭＯＳＦＥＴのゲートに接続され、第３のＮ型ＭＯＳＦＥＴのソースが第１のＮ型ＭＯＳＦＥＴのソースに接続され、第４のＮ型ＭＯＳＦＥＴのドレインが第１のＮ型ＭＯＳＦＥＴのゲートに接続され、第４のＮ型ＭＯＳＦＥＴのソースが接地され、第１のＰ型ＭＯＳＦＥＴのゲートに第１の駆動信号が接続され、第２のＮ型ＭＯＳＦＥＴのゲートに第２の駆動信号が接続され、かつ、第１の駆動信号を通電切替信号に応じて第３のＮ型ＭＯＳＦＥＴのゲートまたは第４のＮ型ＭＯＳＦＥＴのゲートのどちらか一方に接続する選択部を設けて構成したことを特徴とする。
【００１９】
本発明の請求項２記載の誘導性負荷駆動回路は、請求項１において、前記出力部と前記出力制御部が誘導性負荷を介して二組接続されるＨブリッジ駆動回路であることを特徴とする。
【００２０】
本発明の請求項３記載の誘導性負荷駆動回路は、請求項１において、二組の前記出力部と前記出力制御部が前記誘導性負荷としての単相モータを介して接続されたＨブリッジを構成し、各相の出力電圧の差電圧を検出する出力電圧検出部を持ち、前記出力電圧検出部の出力信号は指令信号に帰還し、前記指令信号と基準信号が、第１の増幅器と、前記第１の増幅器の逆極性の信号を出力する第２の増幅器と比較器に接続され、前記第１の増幅器の出力信号と前記第２の増幅器の出力信号と発振器の出力信号がＰＷＭパルスを生成するＰＷＭ生成部に接続され、前記ＰＷＭ生成部の出力信号と前記比較器の出力信号が第１の駆動信号と第２の駆動信号を出力する駆動制御部に接続され、さらに前記比較器の出力信号は通電制御部に接続され、前記通電制御部は互いに極性の異なる第１通電切替信号と第２通電切替信号を前記通電切替信号とすることを特徴とする。
【００２１】
本発明の請求項４記載の誘導性負荷駆動回路は、請求項１において、三組の前記出力部と前記出力制御部が前記誘導性負荷としての三相モータを介して接続された三相ブリッジを構成し、指令信号と基準信号が増幅器と第１の比較器に接続され、前記増幅器の出力信号と前記三相モータの位置を検出する回転位置検出部の出力信号がＩＴＲＱ信号と、ＤＴＲＱ信号と、ＳＴＲＱ信号の３種類の信号を出力するトルク生成部に接続され、前記ＩＴＲＱ信号と前記第２のＮ型ＭＯＳＦＥＴのソースに接続された電流検出部の出力信号が、第２の比較器に接続され、前記ＤＴＲＱ信号と前記電流検出部の出力信号が第３の比較器に接続され、前記ＳＴＲＱ信号と前記電流検出部の出力信号が第４の比較器に接続され、前記第２の比較器と前記第３の比較器と前記第４の比較器の出力信号と所定のパルスを出力する発振器の２種類の出力信号ＩＳＥＴ信号と前記ＩＳＥＴ信号より所定の時間遅延したＤＳＥＴ信号がＰＷＭ生成部に接続され、前記ＰＷＭ生成部の出力信号と、前記第１の比較器の出力信号と回転位置部の出力信号が、第１の駆動信号と第２の駆動信号を生成する駆動制御部に接続され、前記第１の比較器の出力信号と前記回転位置検出部の出力信号が通電制御部に接続され、前記通電制御部の出力信号である第１通電切替信号と第２通電切替信号と第３通電切替信号を前記通電切替信号としたことを特徴とする。
【００２２】
本発明の請求項５記載の誘導性負荷駆動回路は、第１トランジスタのドレインが第１電源に、第１トランジスタのソースが第２トランジスタのドレインと誘導性負荷に接続され、第２トランジスタのソースが接地された出力部を有する誘導性負荷駆動回路であって、第１，第２トランジスタを制御する出力制御部は、第５トランジスタのソースが第２電源に接続され、第５トランジスタのドレインが第１トランジスタのゲートに接続され、第３トランジスタのドレインが第１トランジスタのゲートに接続され、第３トランジスタのソースが第１トランジスタのソースに接続され、第４トランジスタのドレインが第１トランジスタのゲートに接続され、第４トランジスタのソースが接地され、第５トランジスタのゲートに第１の駆動信号が接続され、第２トランジスタのゲートに第２の駆動信号が接続され、かつ、第１の駆動信号を通電切替信号に応じて第３トランジスタのゲートまたは第４トランジスタのゲートのどちらか一方に接続する選択部を設けて構成したことを特徴とする。
【００２３】
本発明の請求項６記載の誘導性負荷駆動回路は、請求項５において、第１，第２，第３，第４のトランジスタを、第１導電型のＭＯＳＦＥＴとし、第５のトランジスタを、第１導電型とは逆極性の第２導電型のＭＯＳＦＥＴとしたことを特徴とする。
【発明の効果】
【００２４】
これらの手段により第１のＮ型ＭＯＳＦＥＴがオフ状態となるタイミングで通電切替信号に応じて第３の駆動信号を第３のＮ型ＭＯＳＦＥＴまたは第４のＮ型ＭＯＳＦＥＴのゲートのどちらか一方に接続することで前述の基板抜け電流の低減と寄生ＮＰＮトランジスタ駆動による回路の破壊及び誤動作を防止できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の誘導性負荷駆動回路を各実施の形態に基づいて説明する。
なお、同一の構成要件には同一の符号を付けて説明する。
（第１の実施形態）
図１と図２は第１の実施形態を示す。
【００２６】
図１に示した誘導性負荷駆動回路は、図９においてＮ型ＭＯＳＦＥＴ１１，１２で構成される出力部としてのハーフブリッジの出力制御部１０１Ａが出力制御部１０Ａに変更され、Ｎ型ＭＯＳＦＥＴ２１，２２で構成される出力部としてのハーフブリッジの出力制御部１０１Ｂが出力制御部１０Ｂに変更されている。出力制御部１０Ａは、出力制御部１０１Ａの選択部ＳＷとＮ型ＭＯＳＦＥＴ１３を付加したものである。出力制御部１０Ｂも同様である。
【００２７】
この誘導性負荷駆動回路は、Ｎ型ＭＯＳＦＥＴ１１，１２にＤＭＯＳを用いてハーフブリッジを構成し、誘導性負荷１８にＰＷＭ駆動により負荷電流Ｉを供給する。Ｎ型ＭＯＳＦＥＴ１１のゲート６１にはＰ型ＭＯＳＦＥＴ１５が接続され、Ｐ型ＭＯＳＦＥＴ１５のゲートには第１の駆動信号ＤＳ１が接続されている。Ｐ型ＭＯＳＦＥＴ１５のソースには第２電源１７が接続されている。そのため、第１の駆動信号ＤＳ１が“Ｌ”レベルになるとＰ型ＭＯＳＦＥＴ１５がオン状態になりＮ型ＭＯＳＦＥＴ１１のゲート６１には第２電源１７の電圧が印加されて“Ｈ”レベルに変化しＮ型ＭＯＳＦＥＴ１１はオン状態になる。
【００２８】
またＮ型ＭＯＳＦＥＴ１１のゲート６１には、Ｎ型ＭＯＳＦＥＴ１３のドレインとＮ型ＭＯＳＦＥＴ１４のドレインが接続されている。Ｎ型ＭＯＳＦＥＴ１３のソースはＮ型ＭＯＳＦＥＴ１１のソースと接続され、Ｎ型ＭＯＳＦＥＴ１３がオン状態の時にはＮ型ＭＯＳＦＥＴ１１のゲート−ソース間が短絡される。Ｎ型ＭＯＳＦＥＴ１４のソースは接地され、Ｎ型ＭＯＳＦＥＴ１４がオン状態の時にはＮ型ＭＯＳＦＥＴ１１のゲート６１が接地される。
【００２９】
またＮ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４のゲートは選択部ＳＷに接続されている。選択部ＳＷには、第１の駆動信号ＤＳ１と通電切替信号ＳＬが接続されている。通電切替信号ＳＬが“Ｌ”レベルの時には、第１の駆動信号ＤＳ１が選択部ＳＷによってＮ型ＭＯＳＦＥＴ１３のゲート６５に供給される。通電切替信号ＳＬが“Ｈ”レベルの時には、第１の駆動信号ＤＳ１が選択部ＳＷによってＮ型ＭＯＳＦＥＴ１４のゲート６６に供給される。
【００３０】
このように選択部ＳＷは、通電切替信号ＳＬにより第１の駆動信号ＤＳ１をＮ型ＭＯＳＦＥＴ１３のゲートまたはＮ型ＭＯＳＦＥＴ１４のゲートに接続することでいずれか一方を駆動する。さらにＮ型ＭＯＳＦＥＴ１２のゲートには第２の駆動信号ＤＳ２が接続されており、第２の駆動信号ＤＳ２が“Ｈ”レベルになるとＮ型ＭＯＳＦＥＴ１２がオン状態となる。
【００３１】
第１の駆動信号ＤＳ１と第２の駆動信号ＤＳ２と通電切替信号ＳＬは、例えば図２のように与えられる。図２は図１のタイミングチャートを示す。
ここで第１，第２の駆動信号ＤＳ１，ＤＳ２および通電切替信号ＳＬは、外部から与えられる信号で誘導性負荷１８に端子Ｆの側または端子Ｒの側から電流を供給するような信号となる。
【００３２】
はじめに第１の駆動信号ＤＳ１が“Ｈ”レベル、第２の駆動信号ＤＳ２が“Ｈ”レベル、Ｎ型ＭＯＳＦＥＴ２１のゲート６３の電位が“Ｈ”レベル、Ｎ型ＭＯＳＦＥＴ２２のゲート６４の電位が“Ｌ”レベルで与えられている。
【００３３】
第１の駆動信号ＤＳ１が“Ｈ”レベルであるからＰ型ＭＯＳＦＥＴ１５はオフ状態であり、かつ、Ｎ型ＭＯＳＦＥＴ１３またはＮ型ＭＯＳＦＥＴ１４のいずれかがオン状態になるため、Ｎ型ＭＯＳＦＥＴ１１のゲート６１は“Ｌ”レベルとなりＮ型ＭＯＳＦＥＴ１１はオフ状態になる。
【００３４】
また、第２の駆動信号ＤＳ２が“Ｈ”レベルであることからＮ型ＭＯＳＦＥＴ１２はオン状態となるため負荷電流Ｉは経路７０を流れる。端子Ｆの側から端子Ｒの側に流れる電流を正方向とした場合、電流が経路７０を流れる区間では負荷電流Ｉは負の方向に流れる。
【００３５】
次に第２の駆動信号ＤＳ２の電位が“Ｈ”レベルから“Ｌ”レベルに変化すると、誘導性負荷１８の作用により逆起電力が発生し、前述のように電流が経路７１を流れる。この時、端子Ｆの電位は０ボルトから“第１電源１６の電位＋ダイオード順方向電位＝Ｖ１”まで変化し負荷電流Ｉは減少する。
【００３６】
その後、図２では第２の駆動信号ＤＳ２が再び“Ｈ”レベルになり、負荷電流Ｉが再び経路７０を流れ、端子Ｆの電位も０ボルトに変化する。他方の端子Ｒの電位は第１電源１６の電位が出力される。
【００３７】
上記の動作を繰り返すことで負荷電流Ｉはリップルを繰り返しながら負の方向に電流を流す動作になる。前述のように経路７１を電流が流れた場合、従来では負荷電流Ｉの一部が基板部に抜ける問題が発生するが、この実施の形態では経路７０と経路７１を電流が流れるタイミングで通電切替信号ＳＬが“Ｌ”レベルであるため、第１の駆動信号ＤＳ１はＮ型ＭＯＳＦＥＴ１３に接続され、ゲート６５の電位は第１の駆動信号ＤＳ１が“Ｈ”レベルであればＮ型ＭＯＳＦＥＴ１３はオン状態になり、“Ｌ”レベルであればオフ状態になる。他方のＮ型ＭＯＳＦＥＴ１４のゲート６６は“Ｌ”レベルで常にオフ状態になる。その結果、Ｎ型ＭＯＳＦＥＴ１１はゲート−ソースが短絡された状態でオフするため既に説明したように前記の基板抜け電流の低減ができる。
【００３８】
次に図２より電流が経路７２を流れている状態では、第１の駆動信号ＤＳ１が“Ｌ”レベル、第２の駆動信号ＤＳ２が“Ｌ”レベル、Ｎ型ＭＯＳＦＥＴ２１のゲート６３の電位が“Ｌ”レベル、Ｎ型ＭＯＳＦＥＴ２２のゲート６４の電位が“Ｈ”レベル、通電切替信号ＳＬが“Ｈ”レベルである。そのため、Ｐ型ＭＯＳＦＥＴ１５がオン状態で、Ｎ型ＭＯＳＦＥＴ１３、１４がいずれもオフ状態であるからＮ型ＭＯＳＦＥＴ１１のゲート６１は“Ｈ”レベルとなりＮ型ＭＯＳＦＥＴ１１がオン状態であり、第２の駆動信号ＤＳ２が“Ｌ”レベルでＮ型ＭＯＳＦＥＴ１２はオフ状態であるため、負荷電流Ｉが端子Ｆから端子Ｒの方向に流れ負荷電流Ｉは正の方向に流れる。
【００３９】
さらに、この状態から第１の駆動信号ＤＳ１の電位が“Ｌ”レベルから“Ｈ”レベルに変化するとＮ型ＭＯＳＦＥＴ１１のゲート６１が“Ｌ”レベルになるため、Ｎ型ＭＯＳＦＥＴ１１がオフ状態に変化し、誘導性負荷１８が逆起電力を発生して前述のように電流が経路７３へと流れる。この時の端子Ｆの電位は第１電源１６の電位から“接地電位−ダイオード順方向電圧＝Ｖ２”まで変化する。他方の端子Ｒの電位は０ボルトになる。電流経路７２と経路７３の動作を繰り返すことにより負荷にはリップルを繰り返しながら正方向に平均的に一定の負荷電流Ｉが供給される。
【００４０】
しかし、前述のように経路７３を電流が流れ、かつＮ型ＭＯＳＦＥＴ１１のゲート−ソースが短絡している場合、出力制御部１０の内部、例えばＮ型ＭＯＳＦＥＴ１３やＮ型ＭＯＳＦＥＴ１４のドレインをエミッタとする寄生ＮＰＮトランジスタ９０が動作するおそれがある。
【００４１】
この実施形態においては、該当のタイミングで通電切替信号ＳＬを“Ｈ”レベル状態にして第１の駆動信号ＤＳ１をＮ型ＭＯＳＦＥＴ１４のゲート６６に接続しているため、経路７３を電流が流れるタイミングにおいてＮ型ＭＯＳＦＥＴ１４のゲート６６が“Ｈ”レベルになりＮ型ＭＯＳＦＥＴ１４をオン状態にする。その結果、Ｎ型ＭＯＳＦＥＴ１１のゲート６１は接地されるため端子Ｆに接地より低い電位が発生しても出力制御部１０内部に接地より低い電位が伝わる経路がなくなるため、寄生ＮＰＮトランジスタが発生することはない。他方Ｎ型ＭＯＳＦＥＴ１３のゲート６６は“Ｌ”レベルになるため常にオフ状態となる。
【００４２】
以上のように負荷電流Ｉが経路７０と経路７１を流れる時にはＮ型ＭＯＳＦＥＴ１３を駆動させる。他方、負荷電流Ｉが経路７２と経路７３を流れる時はＮ型ＭＯＳＦＥＴ１４を駆動させるように通電切替信号ＳＬを切り替えることで前述の基板抜け電流の低減とともに寄生による回路の破壊および誤動作を防止できる。
【００４３】
（第２の実施形態）
図３〜図５は第２の実施形態を示す。
この第２の実施形態においては、前記誘導性負荷１８が単相モータ３０であって、この単相モータ３０をＰＷＭで駆動するため、第１の実施形態で示したように通電切替信号ＳＬと第１，第２の駆動信号ＤＳ１，ＤＳ２を出力制御部１０に入力して出力段を駆動することで単相モータ３０に負荷電流Ｉを供給する。ここで出力制御部１０は出力制御部１０Ａ，１０Ｂで構成されている。
【００４４】
端子Ｆおよび端子Ｒの電圧が出力電圧検出部３５に接続されており、この出力電圧検出部３５の出力信号が指令信号ＳＩに帰還している。
指令信号ＳＩと基準信号Ｒｆは、増幅器３２と増幅器３３及び比較器３４に接続されており、増幅器３２では指令信号ＳＩと基準信号Ｒｆの差電圧を増幅し出力信号ＶＯＦを出力する。増幅器３３は増幅器３２と同じように指令信号ＳＩと基準信号Ｒｆの差電圧を増幅するが、出力信号ＶＯＲは出力信号ＶＯＦとは逆極性の信号である。
【００４５】
出力信号ＶＯＦと出力信号ＶＯＲは、ＰＷＭ生成部３９の入力となり、発振器３８より出力された所定の周波数の三角波ＴＲＯと比較してＰＷＭ信号を生成する。図４に示すタイミングチャートのようにＰＷＭ生成部３９では、三角波ＴＲＯと出力信号ＶＯＦ（図中実線）を比較して三角波ＴＲＯより出力信号ＶＯＦが高いと、端子Ｆの側の相を駆動するＰＷＭパルスであるＰＷＭＦ信号が“Ｈ”レベル、出力信号ＶＯＦが低いと“Ｌ”レベルとなる。同様に、三角波ＴＲＯと出力信号ＶＯＲ（図中破線）を比較して端子Ｒの側のＰＷＭパルスであるＰＷＭＲ信号を生成する。生成されたＰＷＭＦ信号，ＰＷＭＲ信号より駆動制御部３６で第１，第２の駆動信号ＤＳ１，ＤＳ２を作る。ここでは駆動制御部３６は駆動制御部３６Ａ，３６Ｂで構成されており、その詳細な動作は後述する。
【００４６】
なお、図４ではＰＷＭＦ信号を用いて作られたＦ側の駆動信号のみ記述してあるが、端子Ｒの側の駆動信号もＰＷＭＲ信号を用いて同様に作ることができる。
また、比較器３４の出力信号ＦＲは通電制御部３７に接続され、通電制御部３７は端子Ｆの側の相への第１通電切替信号ＳＬ１と端子Ｒの側の相への第２通電切替信号ＳＬ２を出力する。第１通電切替信号ＳＬ１と第２通電切替信号ＳＬ２は互いに逆極性の信号となる。
【００４７】
このように生成された第１の駆動信号ＤＳ１と第２の駆動信号ＤＳ２と第１通電切替信号ＳＬ１は出力制御部１０Ａに接続され、第１の実施形態で示したように動作した結果として端子Ｆと端子Ｒの出力信号が図４のようになり、区間７４で端子Ｆの側から端子Ｒの側に向けて負荷電流Ｉが供給される。また区間７５では端子Ｆの側で“下回生”が発生しており、区間７６では端子Ｒの側で“上回生”が発生する。
【００４８】
すなわち、指令信号ＳＩが基準信号Ｒｆよりも大きい場合には、端子Ｆの側では“下回生”、端子Ｒの側では“上回生”しか発生しないため、端子Ｆの側の第１通電切替信号ＳＬ１を“Ｈ”レベルにすることで、Ｎ型ＭＯＳＦＥＴ１１のゲートを接地してオフ状態にＤＷ寄生ＮＰＮによる回路の破壊及び誤動作を防止できる。
【００４９】
他方、指令信号ＳＩが基準信号Ｒｆよりも小さい場合には、端子Ｆの側と端子Ｒの側の役割が全く逆になるため、端子Ｆの側で“上回生”が発生することになる。そのため端子Ｆの側の第１通電切替信号ＳＬ１を“Ｌ”レベルにしてＮ型ＭＯＳＦＥＴ１１のゲート−ソースを短絡してオフ状態にすることにより基板抜け電流の低減が可能となる。
【００５０】
ここで駆動制御部３６の動作詳細を図５で説明する。
駆動制御部３６Ａ，３６ＢはＰＷＭ生成部３９より得られるＰＷＭＦ信号と比較器３４の出力信号であり通電の方向を表す出力信号ＦＲを入力として、ＰＷＭＦ信号を遅延回路１０２でΔｔ遅延した内部信号４１を作る。ＮＡＮＤゲート１０３で元のＰＷＭＦ信号と信号４１の否定論理積の内部信号４２を作り、同時にＮＯＲ１０４でＰＷＭＦ信号と内部信号４１の否定論理和の内部信号４３を作る。そしてインバータ１０５，１０６とＮＡＮＤゲート１０７とＡＮＤゲート１０８によって、内部信号４２，４３と出力信号ＦＲにより第１，第２の駆動信号ＤＳ１，ＤＳ２を作る。出力信号ＦＲが“Ｈ”レベルのときは内部信号４２を第１の駆動信号ＤＳ１として出力し第２の駆動信号ＤＳ２が“Ｌ”レベル固定となる。出力信号ＦＲが“Ｌ”レベルであれば第１の駆動信号ＤＳ１は“Ｈ”レベル固定になり、内部信号４３が第２の駆動信号ＤＳ２として出力される。
【００５１】
（第３の実施形態）
図６〜図８は第３の実施形態を示す。
この誘導性負荷駆動回路は、図６に示すように前記誘導性負荷１８が三相モータ５０であって、この三相モータ５０をＰＷＭで駆動するため、前記出力部と前記出力制御部をＵ相、Ｖ相、Ｗ相の三組接続して三相ブリッジを構成している。ここで出力制御部１０は出力制御部１０Ａ，１０Ｂ，１０Ｃで構成されている。４９は通電制御部で、第２の実施形態の通電制御部３７に相当する。
【００５２】
図７は第３の実施形態におけるモータの動作を表したものである。
三相モータ５０が回転すると、回転位置検出部５６がこの回転を検出して図７に示す正弦波状の回転位置信号ＲＳが得られる。この時、指令信号ＳＩが基準信号Ｒｆより高いと正転方向のトルクが発生し、三相モータ５０を駆動するため回転位置検出部５６の出力信号と同位相の台形波の負荷電流Ｉを供給することで静粛なモータ駆動が可能になる。
【００５３】
そのため、指令信号ＳＩと基準信号Ｒｆの差電圧を増幅器５５で増幅して出力した信号と回転位置検出部５６の出力信号をトルク生成部５７に接続する。トルク生成部５７では、回転位置検出部５６の出力信号ＲＳを正弦波の６０°で区切り、６０°区間内で増幅器５５の出力信号を分割してＩＴＲＱ、ＤＴＲＱ、ＳＴＲＱとして出力する。
【００５４】
例えば、増幅器５５の出力電圧が１０ｍＶとしてそれを１０分割する場合、ＩＴＲＱは６°毎に１ｍＶ増加して６０°で１０ｍＶに達する信号である。ＤＴＲＱは０°時に１０ｍＶで６°毎に１ｍＶずつ減少する信号である。ＩＴＲＱは負荷電流Ｉを増加させるためのトルクであり、ＤＴＲＱは負荷電流Ｉを減少させるトルクである。そしてＳＴＲＱはＩＴＲＱとＤＴＲＱの和の信号であり、増幅器５５から出力された信号と同じ信号である。
【００５５】
比較器５２では、電流検出部１０９で検出された電流と前記ＩＴＲＱとを電流比較した結果ＩＲＥＳＥＴを出力する。比較器５３では、電流検出部１０９で検出された電流と前記ＤＴＲＱとを電流比較した結果ＤＲＥＳＥＴを出力する。比較器５４では、電流検出部１０９で検出された電流と前記ＳＴＲＱとを電流比較した結果ＳＲＥＳＥＴを出力する。
【００５６】
ＰＷＭ生成部５８では、ＩＴＲＱ、ＤＴＲＱ、ＳＴＲＱの各信号と、発振器１１０より出力される出力信号ＩＳＥＴと出力信号ＩＳＥＴ信号より所定の時間だけ遅延した出力信号ＤＳＥＴとを入力信号として、検出された電流と各トルク信号の比較結果を用いてＰＷＭパルスを生成する。ここでＰＷＭパルスは、ＩＰＷＭ，ＤＰＷＭ，ＳＰＷＭである。
【００５７】
図中の電気角０°から６０°の区間ではＮ型ＭＯＳＦＥＴ１１をＰＷＭ駆動することで電流を増加させ、負荷電流ＩがＵ相から流れ出てスロープＡを形成する。この時、“下回生”が発生する。ＲＢｄが“下回生”区間を示している。電気角６０°から１２０°の区間ではＮ型ＭＯＳＦＥＴ１１をフルオン状態にして負荷電流Ｉを流す。電気角１２０°から１８０°の区間ではＮ型ＭＯＳＦＥＴ１１をＰＷＭ制御してＵ相より流れ出ていく電流を減少させて、スロープＢを形成する。この時、“下回生”が発生する。電気角１８０°から２４０°の区間ではＮ型ＭＯＳＦＥＴ１２をＰＷＭ駆動することで、Ｕ相に流れ込んでくる電流を増加させて、スロープＣを形成する。この時、“上回生”が発生する。ＲＢｕが“上回生”区間を示している。電気角２４０°から３００°の区間ではＮ型ＭＯＳＦＥＴ１２をフルオン状態にする。そして電気角３００°から３６０°の区間ではＮ型ＭＯＳＦＥＴ１２をＰＷＭ駆動することで、Ｕ相に流れ込んでくる電流を減少させて、スロープＣを形成する。この時、“上回生”が発生する。
【００５８】
このような制御により負荷電流Ｉを形成する。
上記のようにＵ相においてＡとＢのスロープを形成する区間では“下回生”、ＣとＤのスロープを形成する区間では“上回生”のみの動作となるから、回転位置検出部５６の出力が正であれば通電切替信号を“Ｈ”レベル、負であれば通電切替信号を“Ｌ”レベルとする。
【００５９】
ここで図７中の波線１１２で囲んだ部分の動作の詳細を図８に示す。図８において回転位置検出部５６の出力は正の領域から負の領域に切り替わるポイントである。
発振器１１０より出力されるＩＳＥＴ及びＤＳＥＴの２つの信号は同じ周波数でΔｔ２の“Ｈ”レベル区間を持つパルスである。ＩＳＥＴ及びＤＳＥＴが“Ｈ”レベルとなっている時間Δｔ２の区間ではＰＷＭパルスにリセットがかからないようにすることで、この実施形態のようなピーク電流を検出する際に突入電流による誤検出を防止する役割を果たす。図中ＩＲＥＳＥＴは比較器５２で前記ＩＴＲＱと電流検出部１０９で検出された電流比較された結果であり、前記ＩＳＥＴの立上りエッジから前記ＩＲＥＳＥＴの立上りエッジまでをＰＷＭのオン区間とし、これをＩＰＷＭとする。他方ＤＲＥＳＥＴは比較器５３で前記ＤＴＲＱと電流検出部１０９で検出された電流を比較した結果であり、前記ＤＳＥＴの立上りエッジから前記ＤＲＥＳＥＴの立上りエッジまでをＰＷＭのオン区間とするＤＰＷＭを生成する。
【００６０】
次に生成された前記ＩＰＷＭ及び前記ＤＰＷＭから駆動信号を生成する。前述のように前記ＩＰＷＭ信号及び前記ＤＰＷＭ信号は比較器５１の出力と回転位置信号ＲＳの出力と共に駆動制御部５９に接続される。
【００６１】
前述のように区間７７ではＵ相から流れ出る電流を減少させるため、前記ＤＰＷＭ信号を基に駆動信号を生成する。図８中の区間１２８では第１の駆動信号ＤＳ１を“Ｌ”レベル、第２の駆動信号ＤＳ２を“Ｌ”レベルとすることによりＮ型ＭＯＳＦＥＴ１１がオン状態になるため電流がＵ相から流れ出ていく。次に区間１２９では第１の駆動信号ＤＳ１を“Ｈ”レベル、第２の駆動信号ＤＳ２とすることによりＮ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２がいずれもオフ状態になるため“下回生”が発生する。またこの区間７７では通電切替信号が“Ｈ”レベルであるため第１の駆動信号ＤＳ１がＮ型ＭＯＳＦＥＴ１４のゲート６６に接続され、第１の駆動信号ＤＳ１が“Ｈ”レベルであればＮ型ＭＯＳＦＥＴ１４をオン状態にし、Ｎ型ＭＯＳＦＥＴ１１のゲート６１を接地することで寄生ＮＰＮトランジスタが駆動することによる回路の破壊及び誤動作を防止する。他方、区間７８ではＵ相に流れ込む電流を増加させるためにＩＰＷＭ信号を基に駆動信号を生成する。図８中１３０の区間では第１の駆動信号ＤＳ１を“Ｈ”レベル、第２の駆動信号ＤＳ２を“Ｈ”レベルとすることでＮ型ＭＯＳＦＥＴ１２がオン状態になり負荷電流ＩがＵ相に流れ込んでくる。次に区間１３１では第１の駆動信号ＤＳ１を“Ｈ”レベル、第２の駆動信号ＤＳ２を“Ｌ”レベルとすることでＮ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳＦＥＴ１２がいずれもオフ状態となるため“上回生”が発生する。この区間７８では通電切替信号ＳＬ１が“Ｌ”レベルであるため第１の駆動信号ＤＳ１がＮ型ＭＯＳＦＥＴ１３のゲート６５に接続され、第１の駆動信号ＤＳ１が“Ｈ”レベルであればＮ型ＭＯＳＦＥＴ１３をオン状態にし、Ｎ型ＭＯＳＦＥＴ１１のゲート６１をＮ型ＭＯＳＦＥＴ１１のソースと短絡することにより基板抜け電流を低減する。
【００６２】
また他の２相においても上記で説明した内容と同じ動作で、駆動信号及び通電切替信号ＳＬ２，ＳＬ３を生成して制御を行い同様の効果が得られる。さらに指令信号ＳＩが基準信号Ｒｆより小さい領域では回転位置検出部の出力信号と通電切替信号の関係が逆になるだけで同じ制御となり、効果も同じである。
【産業上の利用可能性】
【００６３】
本発明にかかる誘導性負荷駆動回路は、光ディスクをはじめとするモータドライバＩＣ等として有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態の誘導性負荷駆動回路の構成図
【図２】同実施形態のタイミングチャート
【図３】本発明の第２の実施形態の誘導性負荷駆動回路の構成図
【図４】同実施形態のタイミングチャート
【図５】同実施形態の駆動制御部の構成図とタイムチャート
【図６】本発明の第３の実施形態の誘導性負荷駆動回路の構成図
【図７】同実施形態のタイミングチャート
【図８】同実施形態のタイミングチャートの拡大図
【図９】従来例の誘導性負荷駆動回路図
【図１０】Ｎ型ＭＯＳＦＥＴ１１における基板抜け電流の特性図
【図１１】寄生ＰＮＰＮトランジスタの説明図
【図１２】別の従来例の誘導性負荷駆動回路図
【図１３】寄生ＮＰＮトランジスタの説明図
【符号の説明】
【００６５】
１０，１０Ａ，１０Ｂ，１０Ｃ    出力制御部
１１，１２，１３，１４      Ｎ型ＭＯＳＦＥＴ
１５    Ｐ型ＭＯＳＦＥＴ
１６    第１電源
１７    第２電源
１８    誘導性負荷
１９，２０    寄生ダイオード
２１    Ｎ型ＭＯＳＦＥＴ
２２    Ｎ型ＭＯＳＦＥＴ
３０    単相モータ
３２，３３    増幅器
３４    比較器
３５    出力電圧検出部
３６    駆動制御部
３７    通電制御部
３８    発振器
３９    ＰＷＭ生成部
５０    三相モータ
５１，５２，５３，５４    比較器
５５    増幅器
５６    回転位置検出部
５７    トルク生成部
５８    ＰＷＭ生成部
５９    駆動制御部
１０９    電流検出部
１１０    発振器
ＳＩ      指令信号
Ｒｆ      基準信号
ＤＳ１    第１の駆動信号
ＤＳ２    第２の駆動信号
ＳＬ１    第１通電切替信号
ＳＬ２    第２通電切替信号
ＳＬ３    第３通電切替信号
ＳＷ    選択部
【図１】
2008160966.tif 000003
【図２】
2008160966.tif 000004
【図３】
2008160966.tif 000005
【図４】
2008160966.tif 000006
【図５】
2008160966.tif 000007
【図６】
2008160966.tif 000008
【図７】
2008160966.tif 000009
【図８】
2008160966.tif 000010
【図９】
2008160966.tif 000011
【図１０】
2008160966.tif 000012
【図１１】
2008160966.tif 000013
【図１２】
2008160966.tif 000014
【図１３】
2008160966.tif 000015