(57)【要約】【課題】増幅型固体撮像装置の電荷検出部を複数の光電変換素子で共有した場合に、強い入射光により共有数を周期とする横縞模様が発生する現象を防止する。【解決手段】光電変換素子ＰＤ１〜ＰＤ４と、各光電変換素子ＰＤ１〜ＰＤ４からの信号電荷を電荷検出部ＦＤへ転送する転送トランジスタＴ１〜Ｔ４からなる画素部（１行目〜４行目）が１個の電荷検出部ＦＤに接続され、電荷検出部ＦＤの電位をリセットするリセットトランジスタＴ３と電荷検出部ＦＤの電位を増幅して読み出す増幅トランジスタＴ２を有し、シャッタ動作により各画素部の光電荷蓄積期間開始を定め、読み出し動作によりこの画素部の光電荷蓄積期間終了を定める動作において、電荷検出部ＦＤを共有する画素部の１つのシャッタ動作が行われるときに、電荷検出部ＦＤを共有する残余の画素部であって、かつ、シャッタ動作前の画素部のシャッタ動作が行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
被写体光を受光して光電変換する光電変換素子と、該光電変換素子からの信号電荷を電荷検出部へ転送可能とする転送手段とを有する複数の画素部が該電荷検出部毎に接続され、該電荷検出部の電位を各画素部毎の信号データとして増幅して読み出す増幅型固体撮像装置において、
該電荷検出部を共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ該本来のシャッタ動作前である画素部に対して追加のシャッタ動作を行うシャッタ制御手段を有する増幅型固体撮像装置。
【請求項２】
前記シャッタ制御手段は、前記電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部に対して前記追加のシャッタ動作を行う請求項１に記載の増幅型固体撮像装置。
【請求項３】
被写体光を受光して光電変換する光電変換素子と、該光電変換素子からの信号電荷を電荷検出部へ転送可能とする転送手段とを有する複数の画素部が該電荷検出部毎に接続され、該電荷検出部の電位を各画素部毎の信号データとして増幅して読み出す増幅型固体撮像装置において、
該電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部に対して、該光電変換素子の光電荷蓄積開始を指示する本来のシャッタ動作とは別の追加のシャッタ動作を行うシャッタ制御手段を有する増幅型固体撮像装置。
【請求項４】
前記本来のシャッタ動作により各画素部の光電荷蓄積期間開始が定められ、前記読み出し動作により該各画素部の光電荷蓄積期間終了が定められている請求項１または３に記載の増幅型固体撮像装置。
【請求項５】
前記電荷検出部を共有する複数の画素部の数をＮ（Ｎは２以上の整数）として、前記光電荷蓄積期間が、水平走査期間の（Ｎ−１）倍以下である請求項４に記載の増幅型固体撮像装置。
【請求項６】
前記信号データの読み出し動作時に、前記電荷検出部の電位をリセットするリセット手段と、該電荷検出部の電位を増幅する増幅手段とが該電荷検出部毎に設けられている請求項１または３に記載の増幅型固体撮像装置。
【請求項７】
前記リセット手段がデプレッション型トランジスタである請求項６に記載の増幅型固体撮像装置。
【請求項８】
前記転送手段および前記増幅手段がエンハンスメント型トランジスタである請求項６に記載の増幅型固体撮像装置。
【請求項９】
前記光電変換素子が埋め込み型フォトダイオードである請求項１または３に記載の増幅型固体撮像装置。
【請求項１０】
前記増幅手段からの出力を前記信号データとして選択的に読出信号線に読み出すための選択手段が前記増幅手段と該読出信号線との間、または前記増幅手段と電源との間に設けられている請求項６に記載の増幅型固体撮像装置。
【請求項１１】
垂直方向に隣接する２つ〜４つのうちの幾つかの画素部に対して前記電荷検出部が共有接続されている請求項１または３に記載の増幅型固体撮像装置。
【請求項１２】
前記シャッタ制御手段は、
前記電荷検出部を共有する複数の画素部の数をＭ（Ｍは２以上の整数）として、該電荷検出部を共有する複数の画素部のうちの前記本来のシャッタ動作が速い時期の２つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第１論理和回路Ａと、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が速い時期の３つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第２論理和回路Ａと、・・・、該電荷検出部を共有する複数の画素部のうちのシャッタ動作が速い時期の（Ｍ−１）の画素部のシャッタ動作を制御するシャッタ制御信号が入力される第（Ｍ−２）論理和回路Ａと、該電荷検出部を共有する複数の画素部のそれぞれのシャッタ動作を制御するシャッタ制御信号が入力される第（Ｍ−１）論理和回路Ａという（Ｍ−１）個の論理和回路を有し、
該電荷検出部を共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、該電荷検出部を共有する残余の画素部であってかつシャッタ動作前である画素部に対して追加のシャッタ動作を行うために、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ期間が最も速い時期の画素部には当該画素部のシャッタ期間を制御するシャッタ制御信号が供給され、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ期間が２番目に速い時期の画素部には該第１論理和回路Ａからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が３番目に速い時期の画素部には該第２論理和回路Ａからの出力信号が供給され、・・・、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が（Ｍ−１）番目に速い時期の画素部には該第（Ｍ−２）論理和回路Ａからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちのシャッタ動作が最も遅い画素部には該第（Ｍ−１）論理和回路Ａからの出力信号が供給されるようになっている請求項１に記載の増幅型固体撮像装置。
【請求項１３】
前記シャッタ制御手段は、
前記電荷検出部を共有する複数の画素部の数をＭ（Ｍは２以上の整数）として、該電荷検出部を共有する複数の画素部のうちのシャッタ動作が速い時期の２つの画素部の本来のシャッタ動作を制御するシャッタ制御信号が入力される第１論理和回路Ａと、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が速い時期の３つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第２論理和回路Ａと、・・・、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が速い時期の（Ｍ−１）の画素部のシャッタ動作を制御するシャッタ制御信号が入力される第（Ｍ−２）論理和回路Ａと、該電荷検出部を共有する複数の画素部のそれぞれの本来のシャッタ動作を制御するシャッタ制御信号が入力される第（Ｍ−１）論理和回路Ａという（Ｍ−１）個の論理和回路Ａと、
該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−１）の画素部の読み出し動作を制御する読み出し制御信号が入力される第１論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−２）の画素部の読み出し動作を制御する読み出し制御信号が入力される第２論理和回路Ｂと、・・・、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の３つの画素部の読み出し動作を制御する読み出し制御信号が入力される第（Ｍ−３）論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の２つの画素部の読み出し動作を制御する読み出し制御信号が入力される第（Ｍ−２）論理和回路Ｂという（Ｍ−２）個の論理和回路Ｂと、
該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が最も速い時期の画素部のシャッタ動作を制御するシャッタ制御信号と該第１論理和回路Ｂからの出力信号が入力される第１論理和回路Ｃと、該第１論理和回路Ａからの出力信号と該第２論理和回路Ｂからの出力信号が入力される第２論理和回路Ｃと、・・・、該第（Ｍ−３）論理和回路Ａからの出力信号と該第（Ｍ−２）論理和回路Ｂからの出力信号が入力される第（Ｍ−２）論理和回路Ｃと、該第（Ｍ−２）論理和回路Ａからの出力信号と該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い時期の画素部の読み出し動作を制御する読み出し制御信号が入力される第（Ｍ−１）論理和回路Ｃという（Ｍ−１）個の論理和回路Ｃとを有し、
該電荷検出部を共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、該電荷検出部を共有する残余の画素部であってかつシャッタ動作前である画素部の追加のシャッタ動作を行うと共に、該電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部の追加のシャッタ動作を行うために、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も速い時期の画素部には第１論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が２番目に速い時期の画素部には第２論理和回路Ｃからの出力信号が供給され、・・・、該電荷検出部を共有する複数の画素部のうちの読み出し動作が（Ｍ−２）番目に速い時期の画素部には第（Ｍ−２）論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が（Ｍ−１）番目に速い時期の画素部には第（Ｍ−１）論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い画素部には第（Ｍ−１）論理和回路Ａからの出力信号が供給されるようになっている請求項２に記載の増幅型固体撮像装置。
【請求項１４】
前記シャッタ制御手段は、
前記電荷検出部を共有する複数の画素部の数をＭ（Ｍは２以上の整数）として、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−１）の画素部の読み出し動作を制御する読み出し制御信号が入力される第１論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−２）の画素部の読み出し動作を制御する読み出し制御信号が入力される第２論理和回路Ｂと、・・・、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の３つの画素部の読み出し動作を制御する読み出し制御信号が入力される第（Ｍ−３）論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の２つの画素部の読み出し動作を制御する読み出し制御信号が入力される第（Ｍ−２）論理和回路Ｂという（Ｍ−２）個の論理和回路Ｂとを有し、
該電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部の追加のシャッタ動作を行うために、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も速い時期の画素部には第１論理和回路Ｂからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が２番目に速い時期の画素部には第２論理和回路Ｂからの出力信号が供給され、・・・、該電荷検出部を共有する複数の画素部のうちの読み出し動作が（Ｍ−３）番目に速い時期の画素部には第（Ｍ−３）論理和回路Ｂからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が（Ｍ−２）番目に速い時期の画素部には第（Ｍ−２）論理和回路Ｂからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い画素部には読み出し動作が最も遅い時期の画素部の読み出し動作を制御する読み出し制御信号が供給されるようになっている請求項３に記載の増幅型固体撮像装置。
【請求項１５】
前記シャッタ制御手段は、
前記電荷検出部を共有する複数の画素部の数を４として、該電荷検出部を共有する複数の画素部のうちの前記本来のシャッタ動作が速い時期の２つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第１論理和回路Ａと、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が速い時期の３つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第２論理和回路Ａと、該電荷検出部を共有する４つの画素部のそれぞれのシャッタ動作を制御するシャッタ制御信号が入力される第３論理和回路Ａという３個の論理和回路を有し、
該電荷検出部を共有する４つの画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、該電荷検出部を共有する残余の画素部であってかつシャッタ動作前である画素部に対して追加のシャッタ動作を行うために、該電荷検出部を共有する４つの画素部のうちの本来のシャッタ期間が最も速い時期の画素部には当該画素部のシャッタ期間を制御するシャッタ制御信号が供給され、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ期間が２番目に速い時期の画素部には該第１論理和回路Ａからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が３番目に速い時期の画素部には該第２論理和回路Ａからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちのシャッタ動作が最も遅い画素部には該第３論理和回路Ａからの出力信号が供給されるようになっている請求項１２に記載の増幅型固体撮像装置。
【請求項１６】
前記シャッタ制御手段は、
前記電荷検出部を共有する複数の画素部の数を４として、該電荷検出部を共有する複数の画素部のうちの前記本来のシャッタ動作が速い時期の２つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第１論理和回路Ａと、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が速い時期の３つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第２論理和回路Ａと、該電荷検出部を共有する４つの画素部のそれぞれのシャッタ動作を制御するシャッタ制御信号が入力される第３論理和回路Ａという３個の論理和回路Ａと、
該電荷検出部を共有する４つの画素部のうちの読み出し動作が遅い時期の３つの画素部の読み出し動作を制御する読み出し制御信号が入力される第１論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の２つの画素部の読み出し動作を制御する読み出し制御信号が入力される第２論理和回路Ｂという２個の論理和回路Ｂと、
該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が最も速い時期の画素部のシャッタ動作を制御するシャッタ制御信号と該第１論理和回路Ｂからの出力信号が入力される第１論理和回路Ｃと、該第１論理和回路Ａからの出力信号と該第２論理和回路Ｂからの出力信号が入力される第２論理和回路Ｃと、該第２論理和回路Ａからの出力信号と該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い時期の画素部の読み出し動作を制御する読み出し制御信号とが入力される第３論理和回路Ｃという３個の論理和回路Ｃとを有し、
該電荷検出部を共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、該電荷検出部を共有する残余の画素部であってかつシャッタ動作前である画素部の追加のシャッタ動作を行うと共に、該電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部の追加のシャッタ動作を行うために、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も速い時期の画素部には該第１論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が２番目に速い時期の画素部には該第２論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が３番目に速い時期の画素部には該第３論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い画素部には第３論理和回路Ａからの出力信号が供給されるようになっている請求項１３に記載の増幅型固体撮像装置。
【請求項１７】
前記シャッタ制御手段は、
前記電荷検出部を共有する複数の画素部の数を４として、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の３つの画素部の読み出し動作を制御する読み出し制御信号が入力される第１論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の２つの画素部の読み出し動作を制御する読み出し制御信号が入力される第２論理和回路Ｂという２個の論理和回路Ｂとを有し、
該電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部の追加のシャッタ動作を行うために、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も速い時期の画素部には第１論理和回路Ｂからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が２番目に速い時期の画素部には第２論理和回路Ｂからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い画素部には読み出し動作が最も遅い時期の画素部の読み出し動作を制御する読み出し制御信号が供給されるようになっている請求項１４に記載の増幅型固体撮像装置。
【請求項１８】
請求項１〜３のいずれかに記載の増幅型固体撮像装置を撮像部に用いた電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被写体光が光電変換素子により光電変換された信号電荷を増幅して読み出す増幅機能を持った増幅型固体撮像装置およびこれを撮像部に用いた電子情報機器に関し、特に、複数の画素部により電荷検出部が共有化されている増幅型固体撮像装置および、これを画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの電子情報機器に関する。
【背景技術】
【０００２】
一般に、従来の増幅型固体撮像装置としては、信号電荷の増幅機能を有する画素部と、この画素部の周辺に配置された走査回路とを有し、この走査回路によって画素部から画素データを読み出すように構成したものが普及している。
【０００３】
このような増幅型固体撮像装置の例として、ＣＭＯＳ（コンプリメンタリ・メタル・オキサイド・セミコンダクタ）により構成されたＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）型イメージセンサが知られている。一般的なＣＭＯＳ型のＡＰＳ型イメージセンサとしては、画素部毎に所定数のトランジスタを含む３トランジスタ型および４トランジスタ型などが知られており、その中でも、近年は、高画質が得られる４トランジスタ型が主流となりつつある。
【０００４】
以下に、従来の４トランジスタ型のＡＰＳ型イメージセンサにおける画素構成例について、図７を用いて詳細に説明する。
【０００５】
図７は、１画素部内に４つのＭＯＳ型トランジスタを有した４トランジスタ型のＡＰＳ型イメージセンサにおける各画素部の構成例を示す回路図である。
【０００６】
図７において、従来のＡＰＳ型イメージセンサにおける各画素部にはそれぞれ、光電変換素子ＰＤと、この光電変換素子ＰＤから信号電荷を電荷検出部ＦＤへ転送する転送トランジスタＴ１と、この電荷検出部ＦＤの電位を増幅して読み出す増幅トランジスタＴ２と、電荷検出部ＦＤの電位を電源電圧ＶｄｄでリセットするリセットトランジスタＴ３と、この増幅トランジスタＴ２からの出力を選択的に読出信号線ＳＩＧに読み出す選択トランジスタＴ４とが設けられている。
【０００７】
転送トランジスタＴ１は、光電変換素子ＰＤと電荷検出部ＦＤの間に接続され、そのゲートは転送トランジスタ駆動線ＴＸに接続されている。
【０００８】
増幅トランジスタＴ２は、ドレイン電圧Ｖｄｄと選択トランジスタＴ４との間に接続され、そのゲートは電荷検出部ＦＤに接続されている。
【０００９】
リセットトランジスタＴ３は、ドレイン電圧ＶＤＤと電荷検出部ＦＤとの間に接続され、そのゲートはリセットトランジスタ駆動線ＲＳＴに接続されている。
【００１０】
選択トランジスタＴ４は、増幅トランジスタＴ２と読出信号線ＳＩＧとの間に接続され、そのゲートは選択トランジスタ駆動線ＳＥＬに接続されている。
【００１１】
読出信号線ＳＩＧは、負荷トランジスタＴ５を介して接地電圧端と接続されている。このような画素部がマトリックス状に複数配列されており、読出信号線ＳＩＧは一方向に多数本設けられている。
【００１２】
光電変換素子ＰＤは受光部であって、通常、埋め込みフォトダイオードにより構成されており、外部の被写体からの入射光量に応じて信号電荷が生成される。
【００１３】
上記構成により、まず、この各光電変換素子ＰＤによりそれぞれ光電変換された各信号電荷はそれぞれ、各転送トランジスタＴ１によって各光電変換素子ＰＤから電荷検出部ＦＤに転送される。
【００１４】
電荷検出部ＦＤでは、光電変換素子ＰＤから電荷検出部ＦＤに信号電荷が転送される前に、リセットトランジスタＴ３によって電荷検出部ＦＤがドレイン電圧Ｖｄｄにリセットされる。その後、転送トランジスタＴ１がオン状態とされ、信号電荷が光電変換素子ＰＤから電荷検出部ＦＤに転送される。
【００１５】
このように、リセット後で信号電荷転送後に、電荷検出部ＦＤ部の電位は、増幅トランジスタＴ２によって増幅され、これが選択トランジスタＴ４を介して読出信号線ＳＩＧに読み出され、読出信号線ＳＩＧの末端に接続された負荷トランジスタＴ５により受けられて、信号Ｖｏｕｔが出力される。
【００１６】
図７に示す従来の増幅型固体撮像装置の１画素部構成では、１画素部内に複数個のトランジスタが必要とされるため、画素サイズを縮小することが困難となっている。このため、１画素部内のトランジスタを複数の光電変換素子により共有することによって、１画素部内のトランジスタ数をその平均値として削減する方法が提案されている。
【００１７】
その一例として、特許文献１には、垂直方向に隣接する４つの光電変換素子ＰＤにより電荷検出部ＦＤが共有化された増幅型固体撮像装置が提案されている。
【００１８】
以下に、特許文献１に開示されている従来の４トランジスタ型のＡＰＳ型イメージセンサにおける画素部構成例について、図８を用いて詳細に説明する。
【００１９】
図８は、特許文献１に開示されている従来の４トランジスタ型のＡＰＳ型イメージセンサにおける画素部の構成例を示す回路図である。
【００２０】
図８においては、従来のＡＰＳ型イメージセンサでは、４画素部が一単位とされ、垂直方向に隣接する４つの光電変換素子ＰＤ−１〜ＰＤ−４と、各光電変換素子ＰＤ−１〜ＰＤ−４と対で形成される転送トランジスタＴ１−１〜Ｔ１−４と、各転送トランジスタＴ１−１〜Ｔ１−４の両端のうち、光電変換素子と反対側が共通接続された電荷検出部ＦＤと、この電荷検出部ＦＤの電位をドレイン電圧ＶｄｄにリセットするリセットトランジスタＴ３と、この電荷検出部ＦＤの信号電位を増幅する増幅トランジスタＴ２と、その増幅トランジスタの出力を読出信号線ＳＩＧに選択的に読み出す選択トランジスタＴ４とを有している。
【００２１】
上記構成により、まず、リセットトランジスタＴ３がオン状態とされることにより、電荷検出部ＦＤの電位がドレイン電圧Ｖｄｄにリセットされる。
【００２２】
その後、一番上の転送トランジスタＴ１−１がオン状態とされることにより、光電変換素子ＰＤ−１からの信号電荷が電荷検出部ＦＤに転送される。この転送動作前後における電荷検出部ＦＤの電位は、増幅トランジスタＴ２により増幅された後、選択トランジスタＴ４を介して読出信号線ＳＩＧに読み出される。
【００２３】
以下、同様にして、上から二番目の光電変換素子ＰＤ−２、三番目の光電変換素子ＰＤ−３および四番目の光電変換素子ＰＤ−４に対して、信号電荷の電荷検出部ＦＤへの転送動作、その転送動作前後における電荷検出部ＦＤの電位の増幅、およびこの増幅された信号の読出信号線ＳＩＧへの読み出しが順次行われる。
【００２４】
次に、読出信号線ＳＩＧに読み出された信号電荷は、読出信号線ＳＩＧの末端に接続された負荷トランジスタＴ５により受けられて、信号Ｖｏｕｔとして出力される。
【特許文献１】特開２００６−２２２４２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上述したように、複数の光電変換素子ＰＤを各々の転送トランジスタＴ１を介して、共通化された一つの電荷検出部ＦＤに接続し、この電荷検出部ＦＤ、増幅トランジスタＴ２、リセットトランジスタＴ３および選択トランジスタＴ４などを複数の画素部により共有化することが、画素サイズを縮小するためには有効である。
【００２６】
しかしながら、このように、一つの電荷検出部ＦＤを複数の画素部により共有化する構成には、以下のような問題がある。
【００２７】
即ち、図８に示すように、強い入射光が光電変換素子ＰＤに受光された場合の固体撮像装置の応答について考える。強い入射光が光電変換素子ＰＤに受光された場合に、シャッタ動作によって、光電変換素子ＰＤに光電荷を蓄積させる期間を短くする方法として、図９（ａ）に示すように、シャッタ期間（強い入射光の場合にシャッタ動作により短縮された光電荷蓄積期間）が１水平走査期間（１Ｈ）である場合の撮像画像について考える。
【００２８】
図９（ａ）は、シャッタ期間（強い入射光の場合にシャッタ動作により短縮された光電荷蓄積期間）が１水平走査期間（１Ｈ）である場合における増幅型固体撮像装置の動作について説明するためのタイミング図である。図９（ａ）では、Ｓはシャッタ動作、Ｒは読み出し動作、斜線が施されている部分は電荷のオーバーフローが生じている画素を示している。
【００２９】
入射光が十分に強くなると、光電変換素子ＰＤに蓄積される信号電荷が許容限界を超え、光電変換素子ＰＤから転送トランジスタＴ１を介して電荷検出部ＦＤ側に信号電荷が溢れるオーバーフロー現象が発生する。このため、読み出し画素部のリセットレベル読み出し期間から信号レベル読み出し期間までの間に、非読み出し画素部からのオーバーフロー電荷が電荷検出部ＦＤに流入して、本来の画像情報を乱すことになる。
【００３０】
図８に示す従来の増幅型固体撮像装置の構成では、１つの電荷検出部ＦＤが４つの光電変換素子ＰＤ−１〜ＰＤ−４により共有化されているため、１行目の画素部からの読み出し動作Ｒが行われる１Ｈ目期間において、光電変換素子ＰＤ−１には、シャッタ動作Ｓ後の１Ｈ期間（０Ｈ目期間）に蓄積された信号電荷があり、光電変換素子ＰＤ−２はシャッタ動作Ｓ直後であるためにオーバーフローされないが、残り２つの光電変換素子ＰＤ−３およびＰＤ−４には、ほぼ１Ｈ期間（０Ｈ目期間）電荷が蓄積されており、オーバーフローされるため、１行目の画素部からの信号読み出し動作に影響を与えることになる。より具体的には、転送前のリセットレベルが読み出されてから、転送後の信号レベルが読み出されるまでの間に、上記オーバーフロー電荷（オーバーフロー程度「大」）が本来の信号に加わるため、表示が白方向にずれることになる。
【００３１】
次に、２行目の画素部からの読み出し動作Ｒが行われる２Ｈ目期間では、光電変換素子ＰＤ−１は信号読出動作Ｒの１Ｈ後であり、光電変換素子ＰＤ−２にはシャッタ動作Ｓ後の１Ｈ期間（１Ｈ目期間）に蓄積された信号電荷があり、光電変換素子ＰＤ−３はシャッタ動作Ｓ直後であるためにオーバーフローされないが、残り１つの光電変換素子ＰＤ−４には、ほぼ１Ｈ期間（１Ｈ目期間）電荷が蓄積されており、オーバーフローされる。このため、２行目の画素部からの読み出し動作Ｒ時に、転送前のリセットレベルが読み出されてから、転送後の信号レベルが読み出されるまでの間に、上記オーバーフロー電荷（オーバーフロー程度「中」）が本来の信号に加わるため、表示が白方向にずれることになる。但し、２行目の画素部からの読み出し動作時には、上記１行目の画素部の読み出し動作時に比べて、白ずれ量は半分である。
【００３２】
さらに、３行目の画素部を読み出し動作Ｒが行われる３Ｈ目期間では、光電変換素子ＰＤ−１は信号読み出し動作Ｒの２Ｈ後であり、光電変換素子ＰＤ−２は信号読み出し動作Ｒの１Ｈ後であり、光電変換素子ＰＤ−３にはシャッタ動作Ｓ後の１Ｈ期間（２Ｈ目期間）に蓄積された信号電荷があり、光電変換素子ＰＤ−４はシャッタ動作Ｓ直後であるためにオーバーフローされない。このため、３行目の画素部からの読み出し動作Ｒ時に、転送前のリセットレベルが読み出されてから、転送後の信号レベルが読み出されるまでの間で、オーバーフロー程度は「小」となり、表示が本来の信号から白方向にずれることはない。
【００３３】
さらに、４行目の画素部からの読み出し動作Ｒが行われる４Ｈ目期間では、光電変換素子ＰＤ−１は信号読み出し動作Ｒの３Ｈ後であり、光電変換素子ＰＤ−２は信号読み出し動作Ｒの２Ｈ後であり、光電変換素子ＰＤ−３は信号読み出しＲの１Ｈ後であり、光電変換素子ＰＤ−４にはシャッタ動作Ｓ後の１Ｈ期間（３Ｈ目期間）に蓄積された信号電荷がある。このため、入射光量が非常に大きい場合を除いて、４行目の画素部からの読み出し動作時に、転送前のリセットレベルが読み出されてから、転送後の信号レベルが読み出されるまでの間で、（オーバーフロー程度は「小」となり、表示が本来の信号が白方向にずれることはない。但し、入射光量が非常に大きくなると、３Ｈ期間で光電変換素子ＰＤ−１がオーバーフローされ、オーバーフロー程度が「中」となって、表示が本来の信号から白方向に少しずれるようになる。
【００３４】
以上の動作が４行周期で繰り返されることから、高輝度の被写体が撮像された場合には、図１０に示すように、４行単位の横縞模様が発生し、画質が著しく損なわれることになる。
【００３５】
次に、他の一例として、図９（ｂ）のように、シャッタ期間（強い入射光の場合にシャッタ動作により短縮された光電荷蓄積期間）が２水平走査期間（２Ｈ）である場合の撮像画像についても説明する。
【００３６】
図９（ｂ）は、シャッタ期間（シャッタ動作により短縮された光電荷蓄積期間）が２水平走査期間（２Ｈ）である場合における増幅型固体撮像装置の動作について説明するためのタイミング図である。
【００３７】
図８に示す従来の増幅型固体撮像装置の構成では、一つの電荷検出部ＦＤが４つの光電変換素子ＰＤ−１〜ＰＤ−４により共有化されているため、１行目の画素部からの読み出し動作Ｒが行われる２Ｈ目期間において、光電変換素子ＰＤ−１にはシャッタ動作Ｓ後の２Ｈ期間（０Ｈ目期間と１Ｈ目期間）に蓄積された信号電荷があり、光電変換素子ＰＤ−３とＰＤ−４には、ほぼ２Ｈ期間（０Ｈ目期間と１Ｈ目期間）電荷が蓄積されており、オーバーフローされる。このため、１行目の画素部からの信号読み出し動作時に、転送前のリセットレベルが読み出されてから、転送後の信号レベルが読み出されるまでの間に、上記オーバーフロー電荷（オーバーフロー程度「中」）が本来の信号に加わるため、その分、表示が白方向にずれる。
【００３８】
次に、２行目の画素部からの読み出し動作Ｒが行われる３Ｈ目期間においては、光電変換素子ＰＤ−１は信号読み出し動作Ｒの１Ｈ後であり、光電変換素子ＰＤ−２にはシャッタ動作Ｓ後の２Ｈ期間（１Ｈ目期間と２Ｈ目期間）に蓄積された信号電荷があり、光電変換素子ＰＤ−４はシャッタ動作Ｓ直後であるためにオーバーフローされない（オーバーフロー程度「小」）。このため、２行目の画素部からの読み出し動作Ｒ時に、転送前のリセットレベルが読み出されてから、転送後の信号レベルが読み出されるまでの間で、オーバーフロー程度は「小」となり、表示が本来の信号レベルから白方向にずれることはない。
【００３９】
さらに、３行目の画素を読み出し動作Ｒが行われる４Ｈ目期間においては、光電変換素子ＰＤ−１は信号読み出し動作Ｒの２Ｈ後であり、光電変換素子ＰＤ−２は信号読み出し動作Ｒの１Ｈ後であり、光電変換素子ＰＤ−３にはシャッタ動作Ｓ後の２Ｈ期間（２Ｈ目期間と３Ｈ目期間）に蓄積された信号電荷がある。このため、３行目の画素部からの読み出し動作時に、転送前のリセットレベルが読み出されてから、転送後の信号レベルが読み出されるまでの間で、オーバーフロー程度は「小」となり、表示が本来の信号から白方向にずれることはない。
【００４０】
さらに、４行目の画素部からの読み出し動作Ｒが行われる５Ｈ目期間においては、光電変換素子ＰＤ−１は信号読み出し動作Ｒの３Ｈ後であり、光電変換素子ＰＤ−２は信号読み出し動作Ｒの２Ｈ後であり、光電変換素子ＰＤ−３は信号読み出しＲの１Ｈ後であり、光電変換素子ＰＤ−４にはシャッタ動作Ｓ後の２Ｈ期間（３Ｈ目期間と４Ｈ目期間）に蓄積された信号電荷がある。このため、入射光量が非常に大きい場合を除いて、４行目の画素部からの読み出し動作時に、リセットレベルが読み出されてから信号レベルが読み出されるまでの間で、オーバーフロー程度は「小」となり、表示が本来の信号が白方向にずれることはない。但し、入射光量が非常に大きくなると、３Ｈ期間で光電変換素子ＰＤ−１がオーバーフローされ（オーバーフロー程度「中」）、表示が本来の信号から白方向に少しずれる。
【００４１】
このように、図９（ｂ）に示すシャッタ期間（強い入射光の場合にシャッタ動作により短縮された光電荷蓄積期間）が２水平走査期間（２Ｈ）である場合にも、図９（ａ）に示すシャッタ期間が１水平走査期間（１Ｈ）である場合に比べて、程度はやや軽減されるものの、同様の現象が生じる。
【００４２】
上記オーバーフロー電荷による画像情報の乱れ量は、電荷検出部ＦＤを共有する複数の画素部のうち、最初に読み出される画素部では残りの全ての画素部から信号電荷がオーバーフローされるためにオーバーフロー量が最大となり、読み出し動作Ｒにより画素部の電荷がリセットされることから読み出しが進むにつれてオーバーフロー量は順次低減される。このため、画像には共有画素部を単位として周期的な横縞模様が生じ、画質が大幅に劣化する。さらに、入射光量が大きいと、読み出し動作Ｒが終了した画素部の電荷検出部ＦＤについても、時間の経過と共に電荷検出部ＦＤに再び信号電荷が溜まって転送トランジスタＴ１を介してオーバーフローされ始めるため、上記横縞模様は光量に依存し、単純なものではない。
【００４３】
本発明は、上記従来の問題を解決するもので、複数の光電変換素子からの信号電荷を共通の電荷検出部で受ける増幅型固体撮像装置において、高輝度の被写体を撮像した場合に読出画素部以外の画素部からのブルーミングにより横縞模様が発生することを抑制できる増幅型固体撮像装置およびこれを撮像部に用いた電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００４４】
本発明の増幅型固体撮像装置は、被写体光を受光して光電変換する光電変換素子と、該光電変換素子からの信号電荷を電荷検出部へ転送可能とする転送手段とを有する複数の画素部が該電荷検出部毎に接続され、該電荷検出部の電位を各画素部毎の信号データとして増幅して読み出す増幅型固体撮像装置において、該電荷検出部を共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ該本来のシャッタ動作前である画素部に対して追加のシャッタ動作を行うシャッタ制御手段を有するものであり、そのことにより上記目的が達成される。
【００４５】
また、好ましくは、本発明の増幅型固体撮像装置におけるシャッタ制御手段は、前記電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部に対して前記追加のシャッタ動作を行う。
【００４６】
さ本発明の増幅型固体撮像装置は、被写体光を受光して光電変換する光電変換素子と、該光電変換素子からの信号電荷を電荷検出部へ転送可能とする転送手段とを有する複数の画素部が該電荷検出部毎に接続され、該電荷検出部の電位を各画素部毎の信号データとして増幅して読み出す増幅型固体撮像装置において、該電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部に対して、該光電変換素子の光電荷蓄積開始を指示する本来のシャッタ動作とは別の追加のシャッタ動作を行うシャッタ制御手段を有するものであり、そのことにより上記目的が達成される。
【００４７】
さらに、好ましくは、本発明の増幅型固体撮像装置において、前記本来のシャッタ動作により各画素部の光電荷蓄積期間開始が定められ、前記読み出し動作により該各画素部の光電荷蓄積期間終了が定められている。
【００４８】
さらに、好ましくは、本発明の増幅型固体撮像装置における電荷検出部を共有する複数の画素部の数をＮ（Ｎは２以上の整数）として、前記光電荷蓄積期間が、水平走査期間の（Ｎ−１）倍以下である。
【００４９】
さらに、好ましくは、本発明の増幅型固体撮像装置における信号データの読み出し動作時に、前記電荷検出部の電位をリセットするリセット手段と、該電荷検出部の電位を増幅する増幅手段とが該電荷検出部毎に設けられている。
【００５０】
さらに、好ましくは、本発明の増幅型固体撮像装置におけるリセット手段がデプレッション型トランジスタである。
【００５１】
さらに、好ましくは、本発明の増幅型固体撮像装置における転送手段および前記増幅手段がエンハンスメント型トランジスタである。
【００５２】
さらに、好ましくは、本発明の増幅型固体撮像装置における光電変換素子が埋め込み型フォトダイオードである。
【００５３】
さらに、好ましくは、本発明の増幅型固体撮像装置における増幅手段からの出力を前記信号データとして選択的に読出信号線に読み出すための選択手段が前記増幅手段と該読出信号線との間に設けられている。
【００５４】
さらに、好ましくは、本発明の増幅型固体撮像装置において、垂直方向に隣接する２つ〜４つのうちの幾つかの画素部に対して前記電荷検出部が共有接続されている。
【００５５】
さらに、好ましくは、本発明の増幅型固体撮像装置におけるシャッタ制御手段は、前記電荷検出部を共有する複数の画素部の数をＭ（Ｍは２以上の整数）として、該電荷検出部を共有する複数の画素部のうちの前記本来のシャッタ動作が速い時期の２つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第１論理和回路Ａと、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が速い時期の３つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第２論理和回路Ａと、・・・、該電荷検出部を共有する複数の画素部のうちのシャッタ動作が速い時期の（Ｍ−１）の画素部のシャッタ動作を制御するシャッタ制御信号が入力される第（Ｍ−２）論理和回路Ａと、該電荷検出部を共有する複数の画素部のそれぞれのシャッタ動作を制御するシャッタ制御信号が入力される第（Ｍ−１）論理和回路Ａという（Ｍ−１）個の論理和回路を有し、該電荷検出部を共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、該電荷検出部を共有する残余の画素部であってかつシャッタ動作前である画素部に対して追加のシャッタ動作を行うために、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ期間が最も速い時期の画素部には当該画素部のシャッタ期間を制御するシャッタ制御信号が供給され、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ期間が２番目に速い時期の画素部には該第１論理和回路Ａからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が３番目に速い時期の画素部には該第２論理和回路Ａからの出力信号が供給され、・・・、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が（Ｍ−１）番目に速い時期の画素部には該第（Ｍ−２）論理和回路Ａからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちのシャッタ動作が最も遅い画素部には該第（Ｍ−１）論理和回路Ａからの出力信号が供給されるようになっている。
【００５６】
さらに、好ましくは、本発明の増幅型固体撮像装置におけるシャッタ制御手段は、前記電荷検出部を共有する複数の画素部の数をＭ（Ｍは２以上の整数）として、該電荷検出部を共有する複数の画素部のうちのシャッタ動作が速い時期の２つの画素部の本来のシャッタ動作を制御するシャッタ制御信号が入力される第１論理和回路Ａと、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が速い時期の３つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第２論理和回路Ａと、・・・、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が速い時期の（Ｍ−１）の画素部のシャッタ動作を制御するシャッタ制御信号が入力される第（Ｍ−２）論理和回路Ａと、該電荷検出部を共有する複数の画素部のそれぞれの本来のシャッタ動作を制御するシャッタ制御信号が入力される第（Ｍ−１）論理和回路Ａという（Ｍ−１）個の論理和回路Ａと、  該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−１）の画素部の読み出し動作を制御する読み出し制御信号が入力される第１論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−２）の画素部の読み出し動作を制御する読み出し制御信号が入力される第２論理和回路Ｂと、・・・、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の３つの画素部の読み出し動作を制御する読み出し制御信号が入力される第（Ｍ−３）論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の２つの画素部の読み出し動作を制御する読み出し制御信号が入力される第（Ｍ−２）論理和回路Ｂという（Ｍ−２）個の論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が最も速い時期の画素部のシャッタ動作を制御するシャッタ制御信号と該第１論理和回路Ｂからの出力信号が入力される第１論理和回路Ｃと、該第１論理和回路Ａからの出力信号と該第２論理和回路Ｂからの出力信号が入力される第２論理和回路Ｃと、・・・、該第（Ｍ−３）論理和回路Ａからの出力信号と該第（Ｍ−２）論理和回路Ｂからの出力信号が入力される第（Ｍ−２）論理和回路Ｃと、該第（Ｍ−２）論理和回路Ａからの出力信号と該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い時期の画素部の読み出し動作を制御する読み出し制御信号が入力される第（Ｍ−１）論理和回路Ｃという（Ｍ−１）個の論理和回路Ｃとを有し、該電荷検出部を共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、該電荷検出部を共有する残余の画素部であってかつシャッタ動作前である画素部の追加のシャッタ動作を行うと共に、該電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部の追加のシャッタ動作を行うために、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も速い時期の画素部には第１論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が２番目に速い時期の画素部には第２論理和回路Ｃからの���力信号が供給され、・・・、該電荷検出部を共有する複数の画素部のうちの読み出し動作が（Ｍ−２）番目に速い時期の画素部には第（Ｍ−２）論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が（Ｍ−１）番目に速い時期の画素部には第（Ｍ−１）論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い画素部には第（Ｍ−１）論理和回路Ａからの出力信号が供給されるようになっている。
【００５７】
さらに、好ましくは、本発明の増幅型固体撮像装置におけるシャッタ制御手段は、前記電荷検出部を共有する複数の画素部の数をＭ（Ｍは２以上の整数）として、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−１）の画素部の読み出し動作を制御する読み出し制御信号が入力される第１論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−２）の画素部の読み出し動作を制御する読み出し制御信号が入力される第２論理和回路Ｂと、・・・、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の３つの画素部の読み出し動作を制御する読み出し制御信号が入力される第（Ｍ−３）論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の２つの画素部の読み出し動作を制御する読み出し制御信号が入力される第（Ｍ−２）論理和回路Ｂという（Ｍ−２）個の論理和回路Ｂとを有し、該電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部の追加のシャッタ動作を行うために、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も速い時期の画素部には第１論理和回路Ｂからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が２番目に速い時期の画素部には第２論理和回路Ｂからの出力信号が供給され、・・・、該電荷検出部を共有する複数の画素部のうちの読み出し動作が（Ｍ−３）番目に速い時期の画素部には第（Ｍ−３）論理和回路Ｂからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が（Ｍ−２）番目に速い時期の画素部には第（Ｍ−２）論理和回路Ｂからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い画素部には読み出し動作が最も遅い時期の画素部の読み出し動作を制御する読み出し制御信号が供給されるようになっている。
【００５８】
さらに、好ましくは、本発明の増幅型固体撮像装置におけるシャッタ制御手段は、前記電荷検出部を共有する複数の画素部の数を４として、該電荷検出部を共有する複数の画素部のうちの前記本来のシャッタ動作が速い時期の２つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第１論理和回路Ａと、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が速い時期の３つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第２論理和回路Ａと、該電荷検出部を共有する４つの画素部のそれぞれのシャッタ動作を制御するシャッタ制御信号が入力される第３論理和回路Ａという３個の論理和回路を有し、該電荷検出部を共有する４つの画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、該電荷検出部を共有する残余の画素部であってかつシャッタ動作前である画素部に対して追加のシャッタ動作を行うために、該電荷検出部を共有する４つの画素部のうちの本来のシャッタ期間が最も速い時期の画素部には当該画素部のシャッタ期間を制御するシャッタ制御信号が供給され、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ期間が２番目に速い時期の画素部には該第１論理和回路Ａからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が３番目に速い時期の画素部には該第２論理和回路Ａからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちのシャッタ動作が最も遅い画素部には該第３論理和回路Ａからの出力信号が供給されるようになっている。
【００５９】
さらに、好ましくは、本発明の増幅型固体撮像装置におけるシャッタ制御手段は、前記電荷検出部を共有する複数の画素部の数を４として、該電荷検出部を共有する複数の画素部のうちの前記本来のシャッタ動作が速い時期の２つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第１論理和回路Ａと、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が速い時期の３つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される第２論理和回路Ａと、該電荷検出部を共有する４つの画素部のそれぞれのシャッタ動作を制御するシャッタ制御信号が入力される第３論理和回路Ａという３個の論理和回路Ａと、該電荷検出部を共有する４つの画素部のうちの読み出し動作が遅い時期の３つの画素部の読み出し動作を制御する読み出し制御信号が入力される第１論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の２つの画素部の読み出し動作を制御する読み出し制御信号が入力される第２論理和回路Ｂという２個の論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの本来のシャッタ動作が最も速い時期の画素部のシャッタ動作を制御するシャッタ制御信号と該第１論理和回路Ｂからの出力信号が入力される第１論理和回路Ｃと、該第１論理和回路Ａからの出力信号と該第２論理和回路Ｂからの出力信号が入力される第２論理和回路Ｃと、該第２論理和回路Ａからの出力信号と該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い時期の画素部の読み出し動作を制御する読み出し制御信号とが入力される第３論理和回路Ｃという３個の論理和回路Ｃとを有し、該電荷検出部を共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、該電荷検出部を共有する残余の画素部であってかつシャッタ動作前である画素部の追加のシャッタ動作を行うと共に、該電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部の追加のシャッタ動作を行うために、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も速い時期の画素部には該第１論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が２番目に速い時期の画素部には該第２論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が３番目に速い時期の画素部には該第３論理和回路Ｃからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い画素部には第３論理和回路Ａからの出力信号が供給されるようになっている。
【００６０】
さらに、好ましくは、本発明の増幅型固体撮像装置におけるシャッタ制御手段は、前記電荷検出部を共有する複数の画素部の数を４として、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の３つの画素部の読み出し動作を制御する読み出し制御信号が入力される第１論理和回路Ｂと、該電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の２つの画素部の読み出し動作を制御する読み出し制御信号が入力される第２論理和回路Ｂという２個の論理和回路Ｂとを有し、該電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、該電荷検出部を共有する残余の画素部であってかつ読み出し動作後である画素部の追加のシャッタ動作を行うために、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も速い時期の画素部には第１論理和回路Ｂからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が２番目に速い時期の画素部には第２論理和回路Ｂからの出力信号が供給され、該電荷検出部を共有する複数の画素部のうちの読み出し動作が最も遅い画素部には読み出し動作が最も遅い時期の画素部の読み出し動作を制御する読み出し制御信号が供給されるようになっている。
【００６１】
本発明の電子情報機器は、本発明の上記増幅型固体撮像装置を撮像部に用いたものであり、そのことにより上記目的が達成される。
【００６２】
上記構成により、以下に、本発明の作用について説明する。
【００６３】
本発明にあっては、一つの電荷検出部が複数の画素部により共有される増幅型固体撮像装置において、強い入射光が受光されたときに共有画素部を単位として横縞が発生する現象を、シャッタ動作前および読み出し動作後にもシャッタ動作を加えることにより抑制する。
【００６４】
まず、電荷検出部を共有する複数の画素部のうちの１つの画素部がシャッタ動作を行うときに、そのシャッタ動作を行う画素部以外の残余の画素部であって、かつ、シャッタ動作前である画素部に対してシャッタ動作が行われる。これにより、高輝度の被写体が撮像された場合に、シャッタ動作が行われる画素部のみではなく、シャッタ動作前である画素部についても、光電変換素子に飽和レベルまで蓄積された信号電荷がシャッタ動作により電荷排出され、光電変換素子から電荷検出部へ信号電荷がオーバーフローすることは抑制される。これによって、読み出し画素部から本来の信号を正しく読み出すことが可能となる。また、この追加シャッタ動作は、本来のシャッタ動作よりも前であるため、シャッタ動作と読み出し動作により設定される光電荷蓄積期間に影響を与えることはない。
【００６５】
また、上記に加えてまたは上記とは別に、電荷検出部を共有する画素部のうちの１つの画素部が読み出し動作を行うときに、その読み出し動作を行う画素部以外の残余の画素部であって、かつ、読み出し動作後である画素部に対してシャッタ動作が行われるようにしてもよい。これにより、高輝度の被写体が撮像された場合に、読み出し動作後の画素部において再び光電変換素子に飽和レベルまで信号電荷が蓄積された場合でも、シャッタ動作により電荷が排出され、電荷検出部へ電荷がオーバーフローすることが抑制される。よって、読み出し画素部から本来の信号を正しく読み出すことが可能となる。さらに、追加シャッタ動作は、本来の読み出し動作よりも後であるため、本来のシャッタ動作と読み出し動作により設定される光電荷蓄積期間に影響を与えることはない。
【００６６】
さらに、電荷検出部を共有する複数の画素部の数をＮ（Ｎは２以上の整数）として、光電荷蓄積期間が水平走査期間の（Ｎ−１）倍以下である場合に、電荷検出部を共有する複数の画素部のうちの１つの画素部がシャッタ動作を行うときに、電荷検出部を共有する残余の画素部であって、かつ、シャッタ動作前である画素部のシャッタ動作が行われるようにしてもよい。この場合、電荷検出部を共有する複数の画素部のうちの１つの読み出し動作時には、残余の画素部はシャッタ動作後となる。このため、これらの画素部から電荷検出部へ電荷がオーバーフローすることが抑制される。
【００６７】
また、光電荷蓄積期間が水平走査期間の（Ｎ−１）倍以下である場合に、電荷検出部を共有する画素部の１つの読み出し動作が行われるときに、電荷検出部を共有する残余の画素部であって、かつ、読み出し動作後である画素部のシャッタ動作が行われるようにしてもよい。この場合、電荷検出部を共有する画素部のうちの１つの読み出し動作時に、残余の画素部であって読み出し動作後の画素部において、その後に光電変換素子に蓄積された電荷が、シャッタ動作により排出される。このため、これらの画素部から電荷検出部へ電荷がオーバーフローされることを抑制することができる。
【００６８】
上記リセットトランジスタは、デプレッション型トランジスタであることが好ましい。高輝度の被写体が撮像された場合に、電荷検出部を共有する複数の画素部のうちのいずれもの読み出し動作が行われず、シャッタ動作も行なわれない期間に、光電変換素子に飽和レベルまで蓄積された電荷が電荷検出部へオーバーフローしても、デプレッション型のリセットトランジスタのオフリーク電流によって電源側へ排出される。これにより、オーバーフローされた電荷が光電変換素子へ逆流して、基板へ注入されて周辺まで滲み出す現象は防止される。
【発明の効果】
【００６９】
以上により、本発明によれば、一つの電荷検出部が複数の画素部により共有される増幅型固体撮像装置において、強い入射光が受光されたときに、シャッタ動作前および読み出し動作後の少なくともいずれかに追加シャッタ動作を加えることにより、従来のように共有画素部を単位として横縞が発生する現象を抑制して、読み出し画素部から本来の信号を正しく読み出すことができる。
【００７０】
例えば、電荷検出部を共有する複数の画素部のうちの１つの画素部がシャッタ動作を行うときに、このシャッタ動作を行う画素部以外の残余の画素部であって、かつ、シャッタ動作前である画素部に対してシャッタ動作を行うことによって、高輝度の被写体が撮像された場合に、本来のシャッタ動作が行われる画素部のみでなく、本来のシャッタ動作前である画素部についても、光電変換素子に飽和レベルまで蓄積された電荷が追加のシャッタ動作により排出され、光電変換素子から電荷検出部へ電荷がオーバーフローすることを抑制することができる。この場合に追加されるシャッタ動作は、本来のシャッタ動作よりも前であるため、シャッタ動作と読み出し動作により設定される光電荷蓄積期間に影響を与えることはない。
【００７１】
また、電荷検出部を共有する複数の画素部のうちの１つ読み出し動作が行われるときに、電荷検出部を共有する残余の画素部であって、かつ、読み出し動作後である画素部のシャッタ動作が行われることによって、高輝度の被写体が撮像された場合に、読み出し動作後の画素部において再び光電変換素子に飽和レベルまで電荷が蓄積された場合でも、シャッタ動作により排出され、電荷検出部へ電荷がオーバーフローされることを抑制することができる。この場合に追加されるシャッタ動作は、本来の読み出し動作よりも後であるため、シャッタ動作と読み出し動作により設定される光電荷蓄積期間に影響を与えることはない。
【発明を実施するための最良の形態】
【００７２】
以下に、本発明の増幅型固体撮像装置を４トランジスタ型のＡＰＳ型イメージセンサに適用した実施形態について、図面を参照しながら詳細に説明する。
【００７３】
図１は、本発明の実施形態に係る４トランジスタ型のＡＰＳ型イメージセンサにおける４画素部の要部構成例を示す回路図である。
【００７４】
図１においては、本実施形態の４トランジスタ型のＡＰＳ型イメージセンサにおける４画素部１０は、４つの画素部が１単位とされ、それぞれに対応する垂直方向に隣接する４つの光電変換素子ＰＤ−１〜ＰＤ−４と、各光電変換素子ＰＤ−１〜ＰＤ−４からの信号電荷をそれぞれ電荷検出部ＦＤへ順次転送可能とする転送手段としての転送トランジスタＴ１−１〜Ｔ１−４とからなる４つの画素部（複数の画素部、ここでは４つ）が設けられており、各転送トランジスタＴ１−１〜Ｔ１−４の両端のうち、光電変換素子ＰＤ側とは反対側が一つの電荷検出部ＦＤに共通接続されている。また、この４画素部１０は、さらに、電荷検出部ＦＤの電位をドレイン電圧Ｖｄｄにリセットするリセット手段としてのリセットトランジスタＴ３０と、電荷検出部ＦＤからの信号を増幅する増幅手段としての増幅トランジスタＴ２と、その増幅トランジスタの出力を読出信号線ＳＩＧに選択的に読み出す選択手段としての選択トランジスタＴ４とが設けられている。本実施形態の４トランジスタ型のＡＰＳ型イメージセンサでは、この４画素部１０がマトリクス状に複数配置されて撮像領域を形成している。
【００７５】
転送トランジスタＴ１−１〜Ｔ１−４のゲートは、転送トランジスタ駆動線ＴＸ１〜ＴＸ４にそれぞれ接続されている。
【００７６】
増幅トランジスタＴ２は、ドレイン電圧ＶＤＤと選択トランジスタＴ４との間に接続され、そのゲートは電荷検出部ＦＤに接続されている。
【００７７】
リセットトランジスタＴ３０は、ドレイン電圧ＶＤＤと電荷検出部ＦＤとの間に接続され、そのゲートはリセットトランジスタ駆動線ＲＳＴに接続されている。
【００７８】
選択トランジスタＴ４は、増幅トランジスタＴ２と読出信号線ＳＩＧとの間に接続され、そのゲートは選択トランジスタ駆動線ＳＥＬに接続されている。
【００７９】
読出信号線ＳＩＧは、負荷トランジスタＴ５を介して接地電圧端と接続されている。このような４画素部１０が複数マトリックス状に配列されており、読出信号線ＳＩＧは一方向（水平方向）に複数本設けられている。
【００８０】
上記構成において、まず、リセットトランジスタＴ３０がオン状態とされることにより、電荷検出部ＦＤの電位がドレインＶｄｄにリセットされる。
【００８１】
その後、一番上の転送トランジスタＴ１−１がオン状態とされることにより、光電変換素子ＰＤ−１からの信号電荷が電荷検出部ＦＤに転送される。
【００８２】
この電荷転送動作の前後における電荷検出部ＦＤの電位は、増幅トランジスタＴ２により増幅された後、選択トランジスタＴ４を介して読出信号線ＳＩＧに読み出される。
【００８３】
以下、同様にして、上から二番目の光電変換素子ＰＤ−２、上から三番目の光電変換素子ＰＤ−３および上から四番目の光電変換素子ＰＤ−４に対して、信号電荷の電荷検出部ＦＤへの転送、その電荷転送動作の前後における電荷検出部ＦＤの電位の増幅、および増幅された信号の読出信号線ＳＩＧへの読み出しが順次行われる。
【００８４】
この読み出された信号電荷は、読出信号線ＳＩＧの末端に接続された負荷トランジスタＴ５により受けられて、信号Ｖｏｕｔとして出力される。
【００８５】
ここで、本実施形態の４トランジスタ型のＡＰＳ型イメージセンサにおいて、シャッタ動作Ｓにより各画素部の光電荷蓄積期間開始が定められ、読み出し動作Ｒによりこの画素部の光電荷蓄積期間終了が定められる動作において、電荷検出部を共有する複数の画素部のうちの１つの画素部がシャッタ動作を行うときに、シャッタ動作Ｓを行う画素部以外の、電荷検出部を共有する残余の画素部であって、かつ、シャッタ動作Ｓ前である画素部（このサイクル中に本来のシャッタ動作Ｓを行っていない画素部）に対して追加のシャッタ動作Ｓ’を行うシャッタ制御手段を有している。このシャッタ制御手段は、さらに、電荷検出部を共有する複数の画素部のうちの１つの画素部が読み出し動作Ｒを行うときに、読み出し動作Ｒを行う画素部以外の、電荷検出部ＦＤを共有する残余の画素部（画素部）であって、かつ、読み出し動作後である画素部（このサイクル中に既に読み出し動作Ｒを行っている画素部）に対して追加のシャッタ動作Ｓ’を行うものである。これらの追加のシャッタ動作Ｓ’を、読出画素部以外の画素部からのブルーミングにより横縞模様が発生することを抑制するための本実施形態の特徴構成としている。
【００８６】
以下に、この追加のシャッタ動作Ｓ’について、詳細に説明する。
【００８７】
図２（ａ）は、シャッタ期間（シャッタ動作により短縮された光電荷蓄積期間）が１水平走査期間（１Ｈ）である場合における本実施形態の４トランジスタ型のＡＰＳ型イメージセンサの動作について説明するためのタイミング図である。この図２では、行順次に読み出しが行われる場合について示している。図２において、Ｓはシャッタ動作、Ｒは読み出し動作、Ｓ’は本実施形態の特徴構成である追加シャッタ動作を示している。
【００８８】
図２（ａ）では、図９（ａ）に示した従来技術に比べて、本来の各々のシャッタ動作Ｓの前（時間的に前）に追加のシャッタ動作Ｓ’が加えられていること、および、読み出し動作Ｒの後（時間的に後）にも追加のシャッタ動作Ｓ’が加えられている。
【００８９】
これにより、電荷検出部ＦＤを共有する１行目から４行目までの各行の電荷検出部ＦＤからの読み出し動作Ｒ時に、残りの行の光電変換素子ＰＤにシャッタ動作Ｓ前に蓄積された信号電荷および、読み出し動作Ｒ後に蓄積された信号電荷はシャッタ動作ＳまたはＳ’により排出され、電荷検出部ＦＤにオーバーフローされることが防止される。したがって、１行目から４行目までのいずれの行から信号電荷を読み出す際にも、光電変換素子に蓄積された信号電荷を正しく読み出すことが可能となり、従来のような４行周期の横縞模様は発生しない。その画像表示状態を図３に示している。
【００９０】
図２（ｂ）は、シャッタ期間（シャッタ動作により短縮された光電荷蓄積期間）が２水平走査期間２Ｈである場合における本実施形態の４トランジスタ型のＡＰＳ型イメージセンサの動作について説明するためのタイミング図である。また、図２（ｃ）は、シャッタ期間（シャッタ動作により短縮された光電荷蓄積期間）が３水平走査期間３Ｈである場合における本実施形態の４トランジスタ型のＡＰＳ型イメージセンサの動作について説明するためのタイミング図である。
【００９１】
図２（ｂ）および図２（ｃ）の場合も共に、図２（ａ）の場合と同様の動作により、電荷検出部（ＦＤ）を共有する１行目から４行目までの各行からの読出し動作Ｒ時に、残りの行の光電変換素子ＰＤにシャッタ動作Ｓ前に蓄積された電荷および、読み出し動作Ｒ後に蓄積された電荷は、シャッタ動作ＳまたはＳ’により排出され、電荷検出部ＦＤにオーバーフローされることが防止される。したがって、１行目から４行目までのいずれの行から信号電荷を読み出す際にも、光電変換素子に蓄積された信号電荷を正しく読み出すことが可能となり、従来のような４行周期の横縞模様は発生しない。
【００９２】
以上のように、本実施形態の４トランジスタ型のＡＰＳ型イメージセンサでは、シャッタ動作Ｓにより各画素部の光電荷蓄積期間開始が定められ、読み出し動作Ｒによりこの画素部の光電荷蓄積期間終了が定められる動作において、電荷検出部を共有する複数の画素部（各画素部）のうちの１つの画素部に対してシャッタ動作Ｓが行われるときに、電荷検出部ＦＤを共有する残余の画素部であって、かつ、シャッタ動作Ｓ前である画素部に対して追加のシャッタ動作Ｓ’が行われ、また、電荷検出部ＦＤを共有する画素部の１つの読み出し動作Ｒが行われるときに、電荷検出部ＦＤを共有する残余の画素部であって、かつ、読み出し動作Ｒ後である画素部に対して追加のシャッタ動作Ｓ’が行われる。
【００９３】
以下に、このようなシャッタ動作ＳおよびＳ’を制御するためのシャッタ制御手段としてのシャッタ制御回路について詳細に説明する。
【００９４】
図４は、本実施形態のＡＰＳ型イメージセンサにおけるシャッタ制御回路の要部構成例（一例）について説明するための回路図である。この図４では、行順次に読み出しが行われる場合について示している。
【００９５】
図４において、シャッタ制御回路１１は、あくまで一例であるが、一つの電荷検出部ＦＤを共有する複数の画素部の数をＭ＝４（Ｍは２以上の自然数；ここでは例えば４とする）として、電荷検出部ＦＤを共有する４つの画素部のうちのシャッタ動作を速い時期に行う二つの画素部（１行目と２行目）の本来のシャッタ動作を制御するシャッタ制御信号ｓｈ＿ｉ１とｓｈｉ＿２が入力される論理和回路１Ａ（第１論理和回路Ａ）、電荷検出部ＦＤを共有する４つの画素部のうちのシャッタ動作が速い時期に行う三つの画素部（１行目〜３行目）のシャッタ動作を制御するシャッタ制御信号ｓｈ＿ｉ１〜ｓｈｉ＿３が入力される論理和回路２Ａ（第２論理和回路Ａ）および、電荷検出部ＦＤを共有する４つの画素部（１行目〜４行目）のそれぞれのシャッタ動作を制御するシャッタ制御信号ｓｈ＿ｉ１〜ｓｈｉ＿４が入力される論理和回路３Ａ（第３論理和回路Ａ）という３個の論理和回路１Ａ〜３Ａと、電荷検出部ＦＤを共有する４つの画素部のうちの読み出し動作が遅い時期に行う三つの画素部（２行目〜４行目）の読み出し動作を制御する読み出し制御信号ｒｄｉ＿２〜ｒｄｉ＿４が入力される論理和回路１Ｂ（第１論理和回路Ｂ）および、電荷検出部ＦＤを共有する４つの画素部のうちの読み出し動作が遅い時期に行う二つの画素部（３行目と４行目）の読み出し動作を制御する読み出し制御信号ｒｄｉ＿３とｒｄｉ＿４が入力される論理和回路２Ｂ（第２論理和回路Ｂ）という合わせて２個の論理和回路２Ａ，２Ｂと、電荷検出部ＦＤを共有する４つの画素部のうちのシャッタ動作が最も速い時期に行う画素部（１行目）のシャッタ動作を制御するシャッタ制御信号ｓｈ＿ｉ１と論理和回路１Ｂからの出力信号が入力される論理和回路１Ｃ（第１論理和回路Ｃ）、論理和回路１Ａからの出力信号と論理和回路２Ｂからの出力信号とが入力される論理和回路２Ｃ（第２論理和回路Ｃ）および、論理和回路２Ａからの出力信号と電荷検出部ＦＤを共有する４つの画素部のうちの読み出し動作が最も遅い画素部（４行目）の読み出し動作を制御する読み出し制御信号ｒｄｉ＿４が入力される論理和回路３Ｃ（第３論理和回路Ｃ）という３個のＣ論理和回路１Ｃ〜３Ｃとを有している。
【００９６】
このシャッタ制御回路１１では、電荷検出部ＦＤを共有する４つの画素部のうちの読み出し動作が最も速い時期の画素部（１行目）には論理和回路１Ｃからの出力信号ｓｈ＿ｉ１Ｃが供給され、電荷検出部ＦＤを共有する４つの画素部のうちの読み出し動作が二番目に速い時期の画素部（２行目）には論理和回路２Ｃからの出力信号ｓｈ＿ｉ２Ｃが供給され、電荷検出部ＦＤを共有する４つの画素部のうちの読み出し動作が３番目に速い時期の画素部（３行目）には論理和回路３Ｃからの出力信号ｓｈ＿ｉ３Ｃが供給され、電荷検出部ＦＤを共有する４つの画素部のうちの読み出し動作が最も遅い画素部（４行目）には論理和回路３Ａからの出力信号ｓｈ＿ｉ４Ｃが供給される。
【００９７】
これによって、電荷検出部ＦＤを共有する４つの画素部のうちの１つの画素部がシャッタ動作を行うときに、これ以外の、電荷検出部ＦＤを共有する残余の画素部であって、かつ、シャッタ動作前である画素部のシャッタ動作が行われると共に、電荷検出部ＦＤを共有する４つの画素部の１つの画素部に対して読み出し動作が行われるときに、これ以外の、電荷検出部ＦＤを共有する残余の画素部であって、かつ、読み出し動作後である画素部のシャッタ動作が行われる。
【００９８】
以上により、本実施形態の増幅型固体撮像装置は、光電変換素子ＰＤ１〜ＰＤ４と、各光電変換素子ＰＤ１〜ＰＤ４からの各信号電荷を電荷検出部ＦＤへそれぞれ転送する転送トランジスタＴ１〜Ｔ４からなる画素部（１行目〜４行目）が１個の電荷検出部ＦＤに接続され、電荷検出部ＦＤの電位をリセットするリセットトランジスタＴ３と、電荷検出部ＦＤの電位を増幅して読み出す増幅トランジスタＴ２を有し、シャッタ動作により各画素部の光電荷蓄積期間開始を定め、読み出し動作によりこの画素部の光電荷蓄積期間終了を定める動作において、電荷検出部ＦＤを共有する複数の画素部の１つのシャッタ動作が行われるときに、電荷検出部ＦＤを共有する残余の画素部であって、かつ、シャッタ動作前の画素部のシャッタ動作が行われる。これによって、増幅型固体撮像装置の電荷検出部を複数の光電変換素子で共有した場合に、強い入射光により共有数を周期とする横縞模様が発生する現象を防止することができる。
【００９９】
なお、上記実施形態では、電荷検出部（ＦＤ）を共有する画素部（ＰＤ＋Ｔ１）の数をＮ＝４としたが、電荷検出部を共有する画素部の数Ｎは、２以上の整数であれば、いずれも、本発明の増幅型固体撮像装置を適用可能である。上記実施形態では、本発明の増幅型固体撮像装置を、４トランジスタ型のＡＰＳ型イメージセンサに適用した事例について説明したが、本発明の増幅型固体撮像装置を、２トランジスタ型または３トランジスタ型のＡＰＳ型イメージセンサや５トランジスタ型のＡＰＳ型イメージセンサなどに適用可能である。
【０１００】
また、電荷検出部ＦＤを共有する画素部の数をＮ（Ｎは２以上の整数）として、光電荷蓄積期間（シャッタ動作Ｓと読み出し動作Ｒで定められる期間）が、水平走査期間の（Ｎ−１）倍以下である場合に、上記追加のシャッタ動作を行うことが好ましい。光電荷蓄積期間がＮ水平走査期間（Ｎ×Ｈ）以上では、どの画素部を読み出す場合にも、残りの画素部の状態は等価となるため、４行周期の横縞模様は発生しないからである。
【０１０１】
なお、上記実施形態では、シャッタ制御回路１１は、電荷検出部ＦＤを共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、その電荷検出部ＦＤを共有する残余の画素部であってかつ本来のシャッタ動作前である画素部に対して追加のシャッタ動作を行い、かつ、電荷検出部ＦＤを共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、その電荷検出部ＦＤを共有する残余の画素部であってかつ読み出し動作後である画素部に対して追加のシャッタ動作を行う場合について説明したが、これに限らず、シャッタ制御回路は、電荷検出部ＦＤを共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、その電荷検出部ＦＤを共有する残余の画素部であってかつ本来のシャッタ動作前である画素部に対して追加のシャッタ動作を行ってもよいし、または、電荷検出部ＦＤを共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、その電荷検出部ＦＤを共有する残余の画素部であってかつ読み出し動作後である画素部に対して追加のシャッタ動作を行ってもよい。
【０１０２】
この場合、上記実施形態において、電荷検出部ＦＤを共有する画素部の１つのシャッタ動作が行われるときに、電荷検出部ＦＤを共有する残余の画素部であって、かつ、シャッタ動作前である画素部のシャッタ動作を行わせるためには、論理和回路１Ａ〜３Ａが設けられていればよい。また、上記実施形態において、電荷検出部ＦＤを共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、その電荷検出部ＦＤを共有する残余の画素部であって、かつ読み出し動作後である画素部に対して追加のシャッタ動作を行ってもよい。
【０１０３】
即ち、上記実施形態のシャッタ制御回路は、電荷検出部ＦＤを共有する複数の画素部の数を４として、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ動作が速い時期の２つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される論理和回路１Ａと、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ動作が速い時期の３つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される論理和回路２Ａと、電荷検出部ＦＤを共有する４つの画素部のそれぞれのシャッタ動作を制御するシャッタ制御信号が入力される論理和回路３Ａと、電荷検出部ＦＤを共有する４つの画素部のうちの読み出し動作が遅い時期の３つの画素部の読み出し動作を制御する読み出し制御信号が入力される論理和回路１Ｂと、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が遅い時期の２つの画素部の読み出し動作を制御する読み出し制御信号が入力される論理和回路２Ｂと、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ動作が最も速い時期の画素部のシャッタ動作を制御するシャッタ制御信号と論理和回路１Ｂからの出力信号が入力される論理和回路１Ｃと、論理和回路１Ａからの出力信号と論理和回路２Ｂからの出力信号が入力される論理和回路２Ｃと、論理和回路２Ａからの出力信号と電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が最も遅い時期の画素部の読み出し動作を制御する読み出し制御信号とが入力される論理和回路２Ｃとを有しており、電荷検出部ＦＤを共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、電荷検出部ＦＤを共有する残余の画素部であってかつシャッタ動作前である画素部の追加のシャッタ動作を行うと共に、電荷検出部ＦＤを共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、電荷検出部ＦＤを共有する残余の画素部であってかつ読み出し動作後である画素部の追加のシャッタ動作を行うために、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が最も速い時期の画素部には論理和回路１Ｃからの出力信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が２番目に速い時期の画素部には論理和回路２Ｃからの出力信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が３番目に速い時期の画素部には論理和回路３Ｃからの出力信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が最も遅い画素部には論理和回路３Ａからの出力信号が供給されるようになっている。
【０１０４】
ここで、電荷検出部ＦＤを共有する複数の画素部の数を一般的にＭ（Ｍは２以上の整数）とした場合について説明する。この場合、シャッタ制御回路は、電荷検出部ＦＤを共有する複数の画素部のうちのシャッタ動作が速い時期の２つの画素部の本来のシャッタ動作を制御するシャッタ制御信号が入力される論理和回路１Ａと、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ動作が速い時期の３つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される論理和回路２Ａと、・・・、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ動作が速い時期の（Ｍ−１）の画素部のシャッタ動作を制御するシャッタ制御信号が入力される論理和回路（Ｍ−２）Ａと、電荷検出部ＦＤを共有する複数の画素部のそれぞれの本来のシャッタ動作を制御するシャッタ制御信号が入力される論理和回路（Ｍ−１）Ａと、電荷検出部を共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−１）の画素部の読み出し動作を制御する読み出し制御信号が入力される論理和回路１Ｂと、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−２）の画素部の読み出し動作を制御する読み出し制御信号が入力される論理和回路２Ｂと、・・・、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が遅い時期の３つの画素部の読み出し動作を制御する読み出し制御信号が入力される論理和回路（Ｍ−３）Ｂと、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が遅い時期の２つの画素部の読み出し動作を制御する読み出し制御信号が入力される論理和回路（Ｍ−２）Ｂと、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ動作が最も速い時期の画素部のシャッタ動作を制御するシャッタ制御信号と論理和回路１Ｂからの出力信号が入力される論理和回路１Ｃと、論理和回路１Ａからの出力信号と論理和回路２Ｂからの出力信号が入力される論理和回路２Ｃと、・・・、論理和回路（Ｍ−３）Ａからの出力信号と論理和回路（Ｍ−２）Ｂからの出力信号が入力される論理和回路（Ｍ−２）Ｃと、論理和回路（Ｍ−２）Ａからの出力信号と電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が最も遅い時期の画素部の読み出し動作を制御する読み出し制御信号が入力される論理和回路（Ｍ−１）Ｃとを有しており、電荷検出部ＦＤを共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、電荷検出部ＦＤを共有する残余の画素部であってかつシャッタ動作前である画素部の追加のシャッタ動作を行うと共に、電荷検出部ＦＤを共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、電荷検出部ＦＤを共有する残余の画素部であってかつ読み出し動作後である画素部の追加のシャッタ動作を行うために、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が最も速い時期の画素部には論理和回路１Ｃからの出力信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が２番目に速い時期の画素部には論理和回路２Ｃからの出力信号が供給され、・・・、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が（Ｍ−２）番目に速い時期の画素部には論理和回路（Ｍ−２）Ｃからの出力信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が（Ｍ−１）番目に速い時期の画素部には論理和回路（Ｍ−１）Ｃからの出力信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が最も遅い画素部には論理和回路（Ｍ−１）Ａからの出力信号が供給されるようになっている。
【０１０５】
または、シャッタ制御回路は、電荷検出部ＦＤを共有する複数の画素部の数をＭ（Ｍは２以上の整数）として、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ動作が速い時期の２つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される論理和回路１Ａと、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ動作が速い時期の３つの画素部のシャッタ動作を制御するシャッタ制御信号が入力される論理和回路２Ａと、・・・、電荷検出部ＦＤを共有する複数の画素部のうちのシャッタ動作が速い時期の（Ｍ−１）の画素部のシャッタ動作を制御するシャッタ制御信号が入力される論理和回路（Ｍ−２）Ａと、電荷検出部ＦＤを共有する複数の画素部のそれぞれのシャッタ動作を制御するシャッタ制御信号が入力される論理和回路（Ｍ−１）Ａと、電荷検出部ＦＤを共有する複数の画素部のうちの１つの画素部が本来のシャッタ動作を行うときに、電荷検出部ＦＤを共有する残余の画素部であってかつシャッタ動作前である画素部に対して追加のシャッタ動作を行うために、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ期間が最も速い時期の画素部には当該画素部のシャッタ期間を制御するシャッタ制御信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ期間が２番目に速い時期の画素部には論理和回路１Ａからの出力信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ動作が３番目に速い時期の画素部には論理和回路２Ａからの出力信号が供給され、・・・、電荷検出部ＦＤを共有する複数の画素部のうちの本来のシャッタ動作が（Ｍ−１）番目に速い時期の画素部には論理和回路（Ｍ−２）Ａからの出力信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちのシャッタ動作が最も遅い画素部には論理和回路（Ｍ−１）Ａからの出力信号が供給されるようになっていてもよい。
【０１０６】
または、シャッタ制御回路は、電荷検出部ＦＤを共有する複数の画素部の数をＭ（Ｍは２以上の整数）として、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−１）の画素部の読み出し動作を制御する読み出し制御信号が入力される論理和回路１Ｂと、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が遅い時期の（Ｍ−２）の画素部の読み出し動作を制御する読み出し制御信号が入力される論理和回路２Ｂと、・・・、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が遅い時期の３つの画素部の読み出し動作を制御する読み出し制御信号が入力される論理和回路（Ｍ−３）Ｂと、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が遅い時期の２つの画素部の読み出し動作を制御する読み出し制御信号が入力される論理和回路（Ｍ−２）Ｂを有しており、電荷検出部ＦＤを共有する複数の画素部のうちの１つの画素部が読み出し動作を行うときに、電荷検出部ＦＤを共有する残余の画素部であってかつ読み出し動作後である画素部の追加のシャッタ動作を行うために、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が最も速い時期の画素部には論理和回路１Ｂからの出力信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が２番目に速い時期の画素部には論理和回路２Ｂからの出力信号が供給され、・・・、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が（Ｍ−３）番目に速い時期の画素部には論理和回路（Ｍ−３）Ｂからの出力信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が（Ｍ−２）番目に速い時期の画素部には論理和回路（Ｍ−２）Ｂからの出力信号が供給され、電荷検出部ＦＤを共有する複数の画素部のうちの読み出し動作が最も遅い画素部には読み出し動作が最も遅い時期の画素部の読み出し動作を制御する読み出し制御信号が供給されるようになっていてもよい。
【０１０７】
なお、図１において、リセットトランジスタＴ３０はデプレッション型トランジスタであることが好ましい。これは、高輝度の被写体が撮像された場合に、電荷検出部ＦＤを共有する画素部のいずれにおいても読み出し動作が行われず、シャッタ動作も行なわれないときに、光電変換素子ＰＤに飽和レベルまで蓄積された信号電荷が電荷検出部ＦＤへオーバーフローされても、デプレッション型のリセットトランジスタＴ３０のオフリーク電流により電源側へ排出されるからである。これによって、オーバーフローされた電荷が光電変換素子ＰＤへ逆流され、基板へ注入されて周辺まで滲み出す現象を防止することができる。なお、転送トランジスタＴ１、増幅トランジスタＴ２および選択トランジスタＴ４としては、エンハンスメント型トランジスタを用いることができる。また、光電変換素子ＰＤとしては埋め込み型フォトダイオードを用いることができる。
【０１０８】
図２には、電荷検出部ＦＤを共有する画素部から信号電荷を一方向に順次読み出す場合について示したが、本発明はこれに限定されるものではなく、不規則に読み出す場合についても適用可能である。
【０１０９】
不規則に読み出す場合、例えば、図５（ａ）は、１行目→３行目→２行目→４行目と読み出す場合について、図５（ｂ）は、１行目→３行目→（Ｘ行目）→２行目→４行目と読み出す場合について、それぞれ本発明を適用した事例を示すタイミング図である。ここでは、Ｘ行目とは、１行目から４行目までに対して電荷検出部ＦＤを共有しない行である。いずれの場合も、図２の場合と同様に、電荷検出部ＦＤを共有する１行目から４行目までの各行からの読み出し動作Ｒ時に、シャッタ動作Ｓ前に蓄積された電荷、および読み出し動作Ｒ後に蓄積された電荷は、シャッタ動作（ＳおよびＳ’）により排出され、電荷検出部ＦＤからオーバーフローされることが防止される。
【０１１０】
このように信号電荷を不規則に読み出す場合のシャッタ制御回路１１については、論理回路を用いた構成が複雑になるため、ここではその説明を省略する。
【０１１１】
なお、上記実施形態では、図１に示すように増幅トランジスタＴ２からの出力を信号データとして選択的に読出信号線ＳＩＧに読み出すための選択トランジスタＴ４が増幅トランジスタＴ２と読出信号線ＳＩＧとの間に設けられている場合について説明したが、これに限らず、図６に示すように増幅トランジスタＴ２からの出力を信号データとして選択的に読出信号線ＳＩＧに読み出すための選択トランジスタＴ４が増幅トランジスタＴ２と電源Ｖｄｄの電圧出力端との間に設けられていてもよい。図１の場合と図６の場合とで選択トランジスタＴ４の位置が増幅トランジスタＴ２の電源Ｖｄｄ側と読出信号線ＳＩＧ側とで異なるが、いずれも同様に選択して、増幅トランジスタＴ２からの信号出力を選択的に読出信号線ＳＩＧに読み出することができる。
【０１１２】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１１３】
本発明は、被写体光が光電変換素子により光電変換された信号電荷を増幅して読み出す増幅機能を持った増幅型固体撮像装置およびこれを撮像部に用いた電子情報機器に関し、特に、複数の画素部により電荷検出部が共有化されている増幅型固体撮像装置および、これを画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの電子情報機器の分野において、強い入射光が受光されたときに、シャッタ動作前および読み出し動作後の少なくともいずれかに追加シャッタ動作を加えることにより、従来のように共有画素部を単位として横縞が発生する現象を抑制して、読み出し画素部から本来の信号を正しく読み出すことができる。
【０１１４】
例えば、電荷検出部を共有する複数の画素部のうちの１つの画素部がシャッタ動作を行うときに、このシャッタ動作を行う画素部以外の残余の画素部であって、かつ、シャッタ動作前である画素部に対してシャッタ動作を行うことによって、高輝度の被写体が撮像された場合に、本来のシャッタ動作が行われる画素部のみでなく、本来のシャッタ動作前である画素部についても、光電変換素子に飽和レベルまで蓄積された電荷が追加のシャッタ動作により排出され、光電変換素子から電荷検出部へ電荷がオーバーフローすることを抑制することができる。この場合に追加されるシャッタ動作は、本来のシャッタ動作よりも前であるため、シャッタ動作と読み出し動作により設定される光電荷蓄積期間に影響を与えることはない。
【０１１５】
また、電荷検出部を共有する複数の画素部のうちの１つ読み出し動作が行われるときに、電荷検出部を共有する残余の画素部であって、かつ、読み出し動作後である画素部のシャッタ動作が行われることによって、高輝度の被写体が撮像された場合に、読み出し動作後の画素部において再び光電変換素子に飽和レベルまで電荷が蓄積された場合でも、シャッタ動作により排出され、電荷検出部へ電荷がオーバーフローされることを抑制することができる。この場合に追加されるシャッタ動作は、本来の読み出し動作よりも後であるため、シャッタ動作と読み出し動作により設定される光電荷蓄積期間に影響を与えることはない。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施形態に係る４トランジスタ型のＡＰＳ型イメージセンサにおける４画素部の要部構成例を示す回路図である。
【図２】（ａ）〜（ｃ）は、図１に示すＡＰＳ型イメージセンサの動作例を説明するためのタイミング図である。
【図３】図１に示すＡＰＳ型イメージセンサにより得られる撮像表示画像を示す模式図である。
【図４】本実施形態のＡＰＳ型イメージセンサにおけるシャッタ制御回路の要部構成例について説明するための回路図である。
【図５】（ａ）および（ｂ）は、図１に示すＡＰＳ型イメージセンサの他の動作例を説明するためのタイミング図である。
【図６】本発明の他の実施形態に係る４トランジスタ型のＡＰＳ型イメージセンサにおける４画素部の要部構成例を示す回路図である。
【図７】従来の一般的な増幅型固体撮像装置の画素構成例を示す回路図である。
【図８】特許文献１に開示されている従来の増幅型固体撮像装置の画素構成例を示す回路図である。
【図９】（ａ）および（ｂ）は、図８に示す増幅型固体撮像装置の動作例を説明するためのタイミング図である。
【図１０】図８に示す従来の増幅型固体撮像装置により得られる撮像画像を示す模式図である。
【符号の説明】
【０１１７】
１０  ４画素部
１１  シャッタ制御回路
ＰＤ−１〜ＰＤ−４  光電変換素子
Ｔ１−１〜Ｔ１−４  転送トランジスタ（転送手段）
ＦＤ  電荷検出部
Ｔ２  増幅トランジスタ（増幅手段）
Ｔ３０  リセットトランジスタ（リセット手段）
Ｔ４  選択トランジスタ（選択手段）
Ｔ５  負荷トランジスタ（負荷手段）
ＴＸ１〜ＴＸ４  転送トランジスタ駆動線
ＲＳＴ  リセットトランジスタ駆動線
ＳＥＬ  選択トランジスタ駆動線
１Ａ〜３Ａ、１Ｂ、２Ｂ、１Ｃ〜３Ｃ  論理和回路
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図３】
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【図１０】
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