(57)【要約】【課題】基板変調型固体撮像装置の光の検出手段として、光発生キャリアを蓄積した後のソースライン６６の電位とクリアを行った後のソースラインの電位との差分を抽出する方法が用いられている。この場合共通のソースライン６６につながる非選択画素３ａの一部に強い光が入射されると、選択された画素３のソース電位よりも大きなソース電位を発生する。この電位が、選択された変調トランジスタＴＭのソース電位を上回ることで差分信号が見かけ上小さくなり、黒スミアと呼ばれる現象を引き起こすという課題がある。【解決手段】各変調トランジスタＴＭのソース部７とソースライン６６との間に、伝達ＴＲゲート電極７０に印加される選択信号によりソース部７とソースライン６６との導通状態を制御する伝達トランジスタＴＳを含む。ソース部７とソースライン６６とを伝達トランジスタＴＳで分離することで非選択画素３ａからの不要信号を遮断する。【選択図】図３
2008235747.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板の第１面に配置される第２導電型のＰＤウェル部と、
第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、
を含むフォトダイオードと、
第２導電型を有し、前記ＰＤウェル部と接続される、前記ＰＤウェル部の接合深さと比べ浅い接合深さを有するＴＲウェル部と、
第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部内に位置する変調ウェル部と、
平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、
平面視にて前記変調ウェル部の一部を覆う領域に配置され、前記ソース部を囲うゲート電極と、
前記ゲート電極と前記基板の第１面との間に挟まれる位置に配置されるゲート絶縁層と、
平面視にて、前記ゲート電極を挟み前記ソース部と対向する位置の一部に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むドレイン部と、
を含む変調トランジスタと、
各々の前記変調トランジスタの前記ソース部とソースラインとの間に伝達ＴＲゲートソース部と伝達ＴＲゲートドレイン部とが接続され、伝達ＴＲゲート電極に印加される選択信号により前記ソース部と前記ソースラインとの導通状態を制御する伝達トランジスタと、
を含むことを特徴とする固体撮像装置。
【請求項２】
第１導電型の基板と、
前記基板の第１面に配置される第２導電型のＰＤウェル部と、
第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、
を含むフォトダイオードと、
第２導電型を有し、前記ＰＤウェル部と接続される、前記ＰＤウェル部の接合深さと比べ浅い接合深さを有するＴＲウェル部と、
第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部の内側に位置する変調ウェル部と、
平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、
平面視にて、前記変調ウェル部の一部を覆う領域に配置され、前記ソース部の一部を囲うゲート電極と、
平面視にて、前記ゲート電極と協働して前記ソース部を囲う素子分離層と、
前記ゲート電極と前記基板の第１面との間に挟まれる位置に配置されるゲート絶縁層と、
平面視にて、前記ゲート電極を挟み前記ソース部と対向する位置の一部に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むドレイン部と、
を含む変調トランジスタと、
各々の前記変調トランジスタの前記ソース部とソースラインとの間に伝達ＴＲゲートソース部と伝達ＴＲゲートドレイン部とが接続され、伝達ＴＲゲート電極に印加される選択信号により前記ソース部と前記ソースラインとの導通状態を制御する伝達トランジスタと、
を含むことを特徴とする固体撮像装置。
【請求項３】
前記フォトダイオードの位置する領域での、前記基板表面を含む前記基板表面と前記収集ウェル部との間、及び／又は、前記ゲート絶縁層と前記基板との界面を含む前記ゲート絶縁層と前記変調ウェルとの間に、第２導電型を有するピニング層をさらに含むことを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記変調ウェル部内で、平面視にて前記ゲート電極の少なくとも一部と重なる領域に、周辺の前記変調ウェル部よりも高い第１導電型の不純物濃度を有するキャリアポケット部をさらに含むことを特徴とする請求項１乃至３のいずれか一項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置を含む画素をマトリクス状に配置して得られる固体撮像基板は例えば携帯電話などに搭載されている。固体撮像基板の種類としては例えばＣＣＤ（キャリア結合素子）型の固体撮像装置を含む固体撮像基板と、ＣＭＯＳ型の固体撮像装置を含む固体撮像基板がある。ＣＣＤ型の固体撮像基板は画質に優れ、ＣＭＯＳ型の固体撮像基板は消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像基板が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像基板については、例えば、特許文献１に開示されている。
【０００３】
固体撮像基板は、画素をマトリクス状に配列し、各画素がクリア、蓄積、読み出し（光発生キャリアによる閾値変調分を抽出する動作を指し示す動作であるため、以下変調と呼ぶ。）を含む状態を繰り返すことで、画像出力を得ている。特許文献１によって開示された固体撮像基板は、各画素が、蓄積を行うための受光ダイオードと、変調を行うためのトランジスタとを有している。
【０００４】
図６は、特許文献１に示された受光ダイオードと、トランジスタが一体化された固体撮像素子を含む画素３をマトリクス状に配列した固体撮像基板の模式配線図である。同一列に配列された画素３のソース部７からの出力は、共通のソースライン６６を介して取り出される。変調トランジスタＴＭのリングゲート電極６に印加する電圧をゲートライン６７毎に制御することで、共通のソースライン６６に接続された画素３のうち選択されたゲートライン６７につながる画素３のソース部７からの信号のみを読み出すことを可能としている。この場合では、非選択画素３ａの非選択変調トランジスタＴＭａの非選択リングゲート電極６ａよりも高い電圧を、読み出しを行う（選択された）画素３の変調トランジスタＴＭのリングゲート電極６に印加することで画素３を選択している。
高いゲート電圧を印加した変調トランジスタＴＭのソース部７の出力は、低いゲート電圧を印加した非選択変調トランジスタＴＭａの非選択ソース部７ａの出力よりも高くなり、選択されたゲートライン６７に対応する、選択された画素３のソース部７からの出力をソースライン６６ｘから得ることができる。この出力をラインメモリ（図示せず）に入力し、ゲートライン６７を順次走査することで画像出力を得ることができる。また、図６での信号抽出手順としては、例えば光発生キャリアを蓄積した後のソースライン６６ｘの電位と、クリアを行った後のソースライン６６ｘの電位との差分を抽出することで、個々の画素３が有する、例えば閾値などの特性分布に起因するばらつきを打ち消す方法が用いられており、より高いＳＮ比を有する画像信号の抽出を可能としている。
【０００５】
【特許文献１】特許第３３１３６８３号公報
【特許文献２】特許第３７２００１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
差分抽出を行う場合に、特許文献１で提示されている構成では、図６に示すようにソースライン６６ｘにつながる非選択画素３ａに強い光ＳＬが入射されると、選択された画素３のソース部７の電位よりも大きなソース電位を非選択画素３ａの非選択ソース部７ａが発生する場合がある。これは、非選択変調トランジスタＴＭａの非選択ソース部７ａの電位が、強い光ＳＬの入射により上昇し、リングゲート電極６への電位の印加によりソース電位をシフトした変調トランジスタＴＭのソース部７の電位を上回ることで生じるものと考えられている。
【０００７】
この場合、クリアを行った後のソース部７の電位よりも、強い光ＳＬが入射される非選択画素３ａの非選択ソース部７ａの電位は高くなる。即ち、選択された画素３のソースライン６６ｘの電位は、クリアを行った後のソース部７の電位よりも高い非選択画素３ａの非選択ソース部７ａの電位までにしか低下しない。そのため、光発生キャリアを蓄積した後のソース部７の電位とクリアを行った後のソース部７の電位との差分ではなく、光発生キャリアを蓄積した後のソース部７の電位と、強い光ＳＬが照射された非選択画素３ａの非選択ソース部７ａの電位との差分が出力されるため、光強度が見かけ上小さくなって出力され、黒スミアと呼ばれる現象が発生する。
【０００８】
この黒スミアを防止するため、特許文献２に示すようにトランジスタを３つ用いて画素を形成する技術が提示されているが、画素３内のトランジスタ数が３つに増えるため、開口率が低下してしまうという課題がある。
【０００９】
そこで、本発明は、画素内のトランジスタ数の増加を抑え、さらに黒スミアの発生を防止し得る固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本出願では、「上」とは基板の第１面を介して、当該基板を構成する物体から離れて行く方向と定義する。そして「下」とは「上」と反対方向を指すものと定義する。また、「開口率」とは、光発生キャリアを発生可能な領域の面積と、画素の面積との比率と定義する。
【００１１】
上記課題を解決するために、本発明に係る固体撮像装置は、第１導電型の基板と、前記基板の第１面に配置される第２導電型のＰＤウェル部と、第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、を含むフォトダイオードと、第２導電型を有し、前記ＰＤウェル部と接続される、前記ＰＤウェル部の接合深さと比べ浅い接合深さを有するＴＲウェル部と、第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部内に位置する変調ウェル部と、平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、平面視にて前記変調ウェル部の一部を覆う領域に配置され、前記ソース部を囲うゲート電極と、前記ゲート電極と前記基板の第１面との間に挟まれる位置に配置されるゲート絶縁層と、平面視にて、前記ゲート電極を挟み前記ソース部と対向する位置の一部に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むドレイン部と、を含む変調トランジスタと、各々の前記変調トランジスタの前記ソース部とソースラインとの間に伝達ＴＲゲートソース部と伝達ＴＲゲートドレイン部とが接続され、伝達ＴＲゲート電極に印加される選択信号により前記ソース部と前記ソースラインとの導通状態を制御する伝達トランジスタと、を含むことを特徴とする。
【００１２】
この構成によれば、各画素に配置されるトランジスタは２つで済むため、高い開口率を確保することができる。また、ソース部とソースラインとの間に伝達トランジスタを配置しているため、共通のソースラインを用いる非選択画素に強い光が入射され、非選択画素のソース電位が選択画素のソース電位を超える場合でも、非選択画素のソースとソースラインとが伝達トランジスタにより遮断されるため、非選択画素のソース電位は選択画素とつながるソースラインの電位に影響しない。そのため、黒スミアの発生を防止しうる固体撮像装置を提供することができる。
【００１３】
また、本発明に係る固体撮像装置は、第１導電型の基板と、前記基板の第１面に配置される第２導電型のＰＤウェル部と、第１導電型を有し、前記ＰＤウェル部内に位置する収集ウェル部と、を含むフォトダイオードと、第２導電型を有し、前記ＰＤウェル部と接続される、前記ＰＤウェル部の接合深さと比べ浅い接合深さを有するＴＲウェル部と、第１導電型を有し、前記収集ウェル部と接続され、前記ＴＲウェル部の内側に位置する変調ウェル部と、平面視にて前記変調ウェル部内に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むソース部と、平面視にて、前記変調ウェル部の一部を覆う領域に配置され、前記ソース部の一部を囲うゲート電極と、平面視にて、前記ゲート電極と協働して前記ソース部を囲う素子分離層と、前記ゲート電極と前記基板の第１面との間に挟まれる位置に配置されるゲート絶縁層と、平面視にて、前記ゲート電極を挟み前記ソース部と対向する位置の一部に配置され、第２導電型を有し前記基板の前記第１面と接する領域を含むドレイン部と、を含む変調トランジスタと、各々の前記変調トランジスタの前記ソース部とソースラインとの間に伝達ＴＲゲートソース部と伝達ＴＲゲートドレイン部とが接続され、伝達ＴＲゲート電極に印加される選択信号により前記ソース部と前記ソースラインとの導通状態を制御する伝達トランジスタと、を含むことを特徴とする。
【００１４】
この構成によれば、各画素に形成されるトランジスタは２つで済むため、高い開口率を確保することができる。また、ソース部とソースラインとの間に伝達トランジスタを配置しているため、共通のソースラインを用いる非選択画素の一部に強い光が入射され選択画素のソース電位を超える場合でも、非選択画素のソースとソースラインとが伝達トランジスタにより遮断されている。そのため、非選択画素からの信号は選択画素とつながるソースラインの電位に影響しない。そのため、黒スミアの発生を防ぐことができる。また、ソース部は、ゲート電極と素子分離層とを併用して電気的に独立するよう囲われている。ソース部を電気的に独立させるために素子分離層を併用することでパターンレイアウトの自由度が大きくなる。そのため、伝達トランジスタを含むパターンレイアウトを用いた場合に、フォトダイオードの形状の自由度も向上するため、より受光効率の高い形状にレイアウトすることができ、高感度の固体撮像基板を構成する固体撮像装置を提供することができる。
【００１５】
また、本発明に係る固体撮像装置は、前記フォトダイオードの位置する領域での、前記基板表面を含む前記基板表面と前記収集ウェル部との間、及び／又は、前記ゲート絶縁層と前記基板との界面を含む前記ゲート絶縁層と前記変調ウェルとの間に、第２導電型を有するピニング層をさらに含むことを特徴とする。
【００１６】
この構成によれば、基板内部と比べ基板表面に多量に存在する生成／再結合中心を第２導電型を有するピニング層で埋めることで、雑音となるキャリアの発生を抑制し、より高い画質を持つ固体撮像基板を構成する固体撮像装置を提供することができる。
【００１７】
また、本発明に係る固体撮像装置は、前記変調ウェル部内で、平面視にて前記ゲート電極の少なくとも一部と重なる領域に、周辺の前記変調ウェル部よりも高い第１導電型の不純物濃度を有するキャリアポケット部をさらに含むことを特徴とする。
【００１８】
この構成によれば、周辺の変調ウェル部よりも高い第１導電型の不純物濃度を有する領域が平面視にてゲート電極の少なくとも一部と重なる領域に形成される。この構造を用いて変調トランジスタの変調ウェル部にあるキャリアを排出した場合、高い不純物濃度を有する領域では、より大きなポテンシャル井戸が形成される。そのため、フォトダイオードで発生したキャリアがキャリアポケットに効率的に収集され、特に光強度が弱い場合により高い画質を有する固体撮像基板を構成し得る固体撮像装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態について詳細に説明する。説明手順として、まずリングゲート電極構造を有する（ゲート電極に囲われるソース部を有する。）ＶＭＩＳ型固体撮像素子の基本構造について説明する。次に、基板変調ＭＯＳ型（ゲート電極と素子分離層によって囲われるソース部を有する。）固体撮像素子の基本構造について説明する。そして、黒スミアの発生理由について説明し、この黒スミアを抑えるために、伝達トランジスタを含む固体撮像装置の動作について説明する。ここでは、ＶＭＩＳ型、及び基板変調ＭＯＳ型固体撮像素子にＮＭＯＳ構造を用いた例について説明する。ここで、ＮＭＯＳ構造に代えてＰＭＯＳ構造を用いても良く、この場合には不純物の極性と駆動電位の極性を反転させることで同様の動作が可能となる。
【００２０】
＜ＶＭＩＳ型固体撮像素子の基本構造＞
以下、図１（ａ），（ｂ）を用いてＶＭＩＳ型固体撮像素子の基本構造について説明を行う。図１（ａ）はＶＭＩＳ型固体撮像素子１２０を含む画素３をアレイ状に配置した固体撮像基板１００の部分平面図である。図１（ｂ）は、図１（ａ）をＡ−Ａ’線で切断したＶＭＩＳ型固体撮像素子１２０の断面図である。図１（ａ）に示すように、画素３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。また、画素３内にはＶＭＩＳ型固体撮像素子１２０と、伝達トランジスタＴＳが配置されている。伝達トランジスタＴＳは例えばＰＭＯＳ構造を用いることができる。伝達トランジスタＴＳの役割については後述する。なお、図１（ａ）に示されている金属配線６０は、図１（ｂ）に示される断面図では簡略化のため省略している。
【００２１】
光電変換素子であるフォトダイオードＰＤ領域では、基板１の表面に開口領域２が配置され、基板１表面の比較的浅い位置には、光電変換素子によって発生した光発生キャリアを収集する収集ウェル部４が配置されている。収集ウェル部４と基板１表面との間には、Ｎ型の拡散層がピニング層３２として配置されている。変調ウェル部５は収集ウェル部４と隣接して配置されている。そして収集ウェル部４に蓄えられたキャリアは、変調トランジスタＴＭ領域に位置する変調ウェル部５に転送される。変調ウェル部５にキャリアが蓄えられることで、変調トランジスタＴＭの閾値は変化し、変調トランジスタＴＭの閾値は蓄積された光発生キャリアの量（フォトダイオードＰＤ領域に入射した光の量。）に対応する値をとる。
【００２２】
変調ウェル部５上には、ゲート絶縁層１１を介して基板１表面にリング状のゲート電極であるリングゲート電極６が配置されている。そしてゲート絶縁層１１に覆われる基板１の表面近傍にはチャネルを構成するＮ型拡散層２７が配置される。Ｎ型拡散層２７は同時に、ピニング層３２としての機能も果たしている。チャネルを構成するＮ型拡散層２７はソース部７とドレイン部８とに接続される。そして、各々のＶＭＩＳ型固体撮像素子１２０はＮ型の素子分離領域１１５により分離されている。リングゲート電極６に囲まれる領域には、高濃度Ｎ型領域であるソース部７が配置されている。そして、リングゲート電極６の少なくとも一部を囲うようにＮ型のドレイン部８が配置されている。ドレイン部８の所定位置には、高濃度のＮ型領域であるドレインコンタクト領域１２が配置される。変調ウェル部５は変調トランジスタＴＭの閾値電位を制御するものである。変調ウェル部５内には、リングゲート電極６の下方にＰ型の高濃度領域を構成するキャリアポケット１０が配置されている。変調トランジスタＴＭは、変調ウェル部５、キャリアポケット１０、リングゲート電極６、ソース部７及びドレイン部８を含む。そして変調ウェル部５（キャリアポケット１０）に蓄積されたキャリアに応じてチャネルの閾値電位が変化する。
【００２３】
ドレイン部８及びピニング層３２がドレイン電位の印加によって正の電位にバイアスされることによって、フォトダイオードＰＤの開口領域２下方においては、ピニング層３２と収集ウェル部４との境界面から空乏層が収集ウェル部４の全体に広がってＰＤウェル部２１に達する。一方、基板１とＰＤウェル部２１との境界面から空乏層がＰＤウェル部２１全体に広がって、収集ウェル部４に達する。空乏領域において、開口領域２を介して入射した光による光発生キャリアが生じる。そして、発生した光発生キャリアは収集ウェル部４に収集される。収集ウェル部４に収集されたキャリアは、変調ウェル部５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調ウェル部５に転送されたキャリアの量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００２４】
ＰＤウェル部２１は基板１の比較的深い位置に配置されている。ＰＤウェル部２１内には、Ｐ型の収集ウェル部４が配置されている。ＰＤウェル部２１は基板の比較的深い位置まで配置されており、基板１中での侵入深さが大きい長い波長（例えば赤色）の光を光電変換可能にしている。
【００２５】
一方、変調トランジスタＴＭ領域には、Ｐ型埋込層２３が配置されている。Ｐ型埋込層２３によってＴＲウェル部５０が占める深さは基板の比較的浅い位置に制限される。ＴＲウェル部５０は比較的浅い位置に形成されるため、リングゲート電極６に電位を与えた場合に変調ウェル部５内の電界強度を大きくすることができ、リングゲート電極６に電圧を印加することで変調ウェル部５内に蓄積されたキャリアを基板１に放出することを可能としている。
【００２６】
なお、ＶＭＩＳ型固体撮像素子１２０の基本構造としてピニング層３２は省略可能である。また、キャリアポケット１０についても省略可能である。この場合には、製造工程を短縮することができる。特に、比較的高い照度を有する被写体を扱う用途に対しては画像雑音は大きな問題にならない。これらの構成を省略することで製造工程の短縮や、不良率の低減とそれに伴い低コスト化されたＶＭＩＳ型固体撮像素子１２０を提供することができる。
【００２７】
＜基板変調ＭＯＳ型固体撮像素子の基本構造＞
以下、図２（ａ），（ｂ）を用いて基板変調ＭＯＳ型固体撮像素子の基本構造について説明を行う。図２（ａ）は基板変調ＭＯＳ型固体撮像素子１２０ｂを含む画素３をアレイ状に配置した固体撮像基板１００の部分平面図である。図２（ｂ）は、図２（ａ）をＡ−Ａ’線で切断した基板変調ＭＯＳ型固体撮像素子１２０ｂの断面図である。
【００２８】
図２（ａ）に示すように、画素３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。また、画素３内には基板変調ＭＯＳ型固体撮像素子１２０ｂと、伝達トランジスタＴＳが配置されている。伝達トランジスタＴＳは例えばＰＭＯＳ構造を用いることができる。伝達トランジスタＴＳの役割については後述する。なお、図２（ａ）に示されている金属配線６０は、図２（ｂ）に示される断面図では簡略化のため省略している。
【００２９】
光電変換素子であるフォトダイオードＰＤ領域では、基板１の表面に開口領域２が配置され、基板１表面の比較的浅い位置には、光電変換素子によって発生した光発生キャリアを収集する収集ウェル部４が配置されている。収集ウェル部４と基板１表面との間には、Ｎ型の拡散層がピニング層３２として配置されている。
【００３０】
変調ウェル部５は収集ウェル部４と隣接して配置されている。そして収集ウェル部４に蓄えられたキャリアは、変調トランジスタＴＭ領域に位置する変調ウェル部５に転送される。変調ウェル部５にキャリアが蓄えられることで、変調トランジスタＴＭの閾値は制御され、変調トランジスタＴＭの閾値は蓄積されたキャリアの量（フォトダイオードＰＤ領域に入射した光の量）に対応する値をとる。変調ウェル部５上には、基板１の表面側にゲート絶縁層１１を介してＬ形のゲート電極６ｂが配置されており、ゲート電極６ｂとＬＯＣＯＳ構造による素子分離層５２とに囲われた領域には、高濃度Ｎ型領域であるソース部７が配置されている。ここで素子分離層５２はＬＯＣＯＳ構造に限定されることなく例えばＳＴＩ構造を有していても良い。
【００３１】
そしてゲート絶縁層１１に覆われる基板１の表面近傍にはチャネルを構成するＮ型拡散層２７が配置される。Ｎ型拡散層２７は同時に、ピニング層３２としての機能も果たしている。チャネルを構成するＮ型拡散層２７はソース部７とドレイン部８とに接続される。そして、各々の基板変調ＭＯＳ型固体撮像素子１２０ｂはＮ型の素子分離領域１１５により各々分離されている。そして、ゲート電極６ｂを介してソース部７と対向する位置にはＮ型のドレイン部８が配置されている。ドレイン部８の所定位置には、高濃度のＮ型領域であるドレインコンタクト領域１２が配置される。
【００３２】
変調ウェル部５は変調トランジスタＴＭの閾値電位を制御するものである。変調ウェル部５内には、ゲート電極６ｂの下方にＰ型の高濃度領域を構成するキャリアポケット１０が配置されている。変調トランジスタＴＭは、変調ウェル部５、キャリアポケット１０、素子分離層５２、ゲート電極６ｂ、ソース部７及びドレイン部８によって構成される。そして変調ウェル部５（キャリアポケット１０）に蓄積されたキャリアに応じてチャネルの閾値電位が変化する。
【００３３】
ドレイン部８及びピニング層３２がドレイン電位の印加によって正の電位にバイアスされることによって、フォトダイオードＰＤの開口領域２下方においては、ピニング層３２と収集ウェル部４との境界面から空乏層が収集ウェル部４の全体に広がってＰＤウェル部２１に達する。一方、基板１とＰＤウェル部２１との境界面から空乏層がＰＤウェル部２１全体に広がって、収集ウェル部４に達する。空乏領域において、開口領域２を介して入射した光による光発生キャリアが生じる。そして、上述したように、発生した光発生キャリアは収集ウェル部４に収集される。収集ウェル部４に収集されたキャリアは、変調ウェル部５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調ウェル部５に転送されたキャリアの量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００３４】
ＰＤウェル部２１は基板１の比較的深い位置に配置されている。ＰＤウェル部２１上には、Ｐ型の収集ウェル部４が配置されている。収集ウェル部４上の基板表面側には、Ｎ型の拡散層を含むピニング層３２が配置されている。ＰＤウェル部２１は基板の比較的深い位置まで配置されており、長い波長（例えば赤色）の光を光電変換可能にしている。
【００３５】
一方、変調トランジスタＴＭ領域には、Ｐ型埋込層２３が配置されている。Ｐ型埋込層２３によってＴＲウェル部５０は基板の比較的浅い位置までに制限される。ＴＲウェル部５０は比較的浅い位置に形成されるため、ゲート電極６ｂに電位を与えた場合に変調ウェル部５内の電界強度を大きくすることができ、ゲート電極６ｂに電圧を印加することで変調ウェル部５内に蓄積されたキャリアを基板１に放出することを可能としている。
【００３６】
ここで、基板変調ＭＯＳ型固体撮像素子１２０ｂの基本構造としてピニング層３２は省略可能である。また、キャリアポケット１０についても省略可能である。この場合には、製造工程を短縮することができる。特に、比較的高い照度を有する被写体を扱う用途に対しては画像雑音は大きな問題にならない。これらの構成を省略することで製造工程の短縮によるＴＡＴの短縮、不良率の低減とそれに伴い低コスト化された基板変調ＭＯＳ型固体撮像素子を提供することができる。
【００３７】
＜固体撮像装置の構成＞
次に、図１（ａ），（ｂ）を参照して本実施の形態に係る固体撮像装置の構成について説明する。ここでの説明はＶＭＩＳ型固体撮像素子を用いた場合について行うが、これは基板変調ＭＯＳ型固体撮像素子を用いた場合でも同様に、ＶＭＩＳ型固体撮像素子と基板変調ＭＯＳ型固体撮像素子とを差し替えることで対応することができる。基板変調ＭＯＳ型固体撮像素子を用いた場合の平面レイアウト図は、例えば図２（ａ）に示す構造を用いることができる。
【００３８】
固体撮像基板１００は図１に示すように、ＶＭＩＳ型固体撮像素子１２０を含む画素３をマトリクス状に配置して構成されている。固体撮像基板１００は例えば、６４０×４８０の画素３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、固体撮像基板１００は例えば７１２×５００の画素３を含む。
【００３９】
以下、図１を用いて固体撮像装置１３０についての説明を行う。固体撮像装置１３０は画素３中に配置されており、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭと、伝達トランジスタＴＳと、を含む。フォトダイオードＰＤは入射光に応じた光発生キャリアを生じさせ、この光発生キャリアは収集ウェル部４に収集される。収集ウェル部４に収集された光発生キャリアは、変調トランジスタＴＭの閾値変調用の変調ウェル部５内のキャリアポケット１０に転送される。
【００４０】
変調トランジスタＴＭは、キャリアポケット１０に光発生キャリアが蓄積されることでバックゲート電位が変化し、キャリアポケット１０内のキャリア量に応じて変調トランジスタＴＭの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内のキャリアに応じたもの、即ち、フォトダイオードＰＤの入射光量に対応したものとなる。
【００４１】
このように画素３に、伝達トランジスタＴＳのゲート、変調トランジスタＴＭのリングゲート電極６、ソース部７及びドレイン部８に駆動信号が印加されることで、蓄積、転送、変調及びクリア等の動作が行われる。
【００４２】
次に、図３を用いて黒スミアの発生機構とその発生を防止するための機構について説明する。図３は図１に示す固体撮像基板１００の等価回路図である。ここで便宜上、図３での位置関係と合わせて、水平、垂直などの方向を示すものとする。
【００４３】
ＶＭＩＳ型固体撮像素子１２０と伝達トランジスタＴＳとを含む固体撮像装置１３０が配置される画素３は、垂直方向に配列された複数のソースライン６６と水平方向に配列された複数のゲートライン６７との交点に対応して設けられている。また、水平方向に配列される、画素３に含まれる変調トランジスタＴＭのリングゲート電極６は各々ゲートライン６７に接続される。共通ドレインライン６８は、垂直方向に配置され、マトリクス状に配置される画素３に含まれるドレイン部８（図１（ｂ）参照）の電位が全て共通の電位を持つよう配列される。そして各画素３に含まれる変調トランジスタＴＭのソース部７は伝達トランジスタＴＳを介して各々ソースライン６６に接続される。この場合、変調トランジスタＴＭはソースフォロワで動作している。ここで伝達トランジスタＴＳにはＰＭＯＳ構造を用いており伝達ＴＲゲートライン６９の電位を下げることで伝達トランジスタＴＳはオンする（伝達トランジスタＴＳはＰＭＯＳ構造を用いているため低電位信号でオンする。）。
【００４４】
ゲートライン６７の１つにオン信号を供給し、さらに伝達ＴＲゲートライン６９から伝達ＴＲゲート電極７０にオン信号を供給することで、ゲートライン６７に共通接続された各画素３は、伝達ＴＲソース部７１と伝達ＴＲドレイン部７２とを導通させることで選択される。そして、選択された各ソース部７から伝達トランジスタＴＳを介してソースライン６６にソース部７の電位が出力される。そしてゲートライン６７と伝達ＴＲゲートライン６９とに、オン信号を順次シフトさせながら供給することで、オン信号が供給される各画素３から画素信号が読み出される。
【００４５】
各画素３の特性ばらつきや、各種ノイズの除去のために、変調動作において、選択行の光信号の変調動作に続いて、その選択行の画素３をクリアする。そして、引き続き、クリアした状態での閾値電圧を読み出す。次に、光発生キャリア量に対応する閾値電圧と、クリアした状態での閾値電圧の差分信号を算出し、正味の光信号成分を映像信号として出力する。この映像信号の検出手段によれば各画素３が有する閾値の分布や、ばらつきなどを打ち消すことができ、より高いＳＮ比を有する画素信号の抽出を可能としている。
【００４６】
図４は光強度に応じた出力電位を示すグラフである。ポイントａ，ｂは各々通常量の入射光が入射される選択行の画素３（図３参照：以下同様）の出力電位及びそのクリア後のノイズ成分による画素３の出力電位Ｖｓａ，Ｖｎｂを示している。また、ポイントｃは通常量の入射光が入射される非選択画素３ａに基づく出力電位Ｖｓｃを示している。ポイントｄは、強い光ＳＬが入射された場合の非選択画素３ａに基づく出力電位Ｖｓｄを示している。選択行の画素３に通常量の入射光が入射した場合には、選択行の画素３の画素信号のレベルとして、電位差が（Ｖｓａ−Ｖｎｂ）（矢印の範囲）の信号が得られる。上記したように、通常の強さの光が非選択画素３ａに照射された場合、ポイントｃでの出力電位Ｖｓｃはポイントｂでの出力電位Ｖｎｂより低くなり、選択行の動作には影響を与えない。
【００４７】
ここで、伝達トランジスタＴＳを用いない場合に生じる黒スミアの発生機構について説明する。まず、所定の列において、選択行の画素３には通常レベルの入射光が入射し、非選択画素３ａの１つに強い光ＳＬが入射された場合、選択行の画素３に基づくクリア前の出力電位はＶｓａとなる。一方、選択行のクリア後の出力電位Ｖｎｂは、強い光ＳＬが入射した場合の非選択画素３ａ（図３参照）に基づく出力電位はＶｓｄよりも低くなる。同一列ではソース部は共通接続されていることから、クリア後の変調（読み出し）行う場合には、より高い出力電位Ｖｓｄがクリア後の画素信号として得られる。そのため、選択行の画素３の画素信号として、（Ｖｓａ−Ｖｓｄ）の信号が出力されることになる。（Ｖｓａ−Ｖｓｄ）は（Ｖｓａ−Ｖｎｂ）と比べ小さい値であり、この画素信号出力に基づく表示は黒くなる。
【００４８】
図６は、伝達トランジスタＴＳを用いない構造に強い光ＳＬが入射された場合の状態を示す等価回路図である。非選択画素３ａに強い光が入射した場合、非選択画素３ａのクリアが行われるまでは、当該ソースライン６６ｘに接続された各画素３からの全ての差分信号は、本来の（Ｖｓａ−Ｖｎｂ）よりも小さい値である（Ｖｓａ−Ｖｓｄ）の値を取るため、画面表示に垂直方向の黒スミアが発生する。
【００４９】
これに対し、本実施の形態においては、図３に示すように、変調トランジスタＴＭのソース部７は、伝達トランジスタＴＳで選択される変調トランジスタＴＭのソース部７の電位のみがソースライン６６ｘに伝達される。そのため、非選択フォトダイオードＰＤａに強い光ＳＬが入射され、非選択変調トランジスタＴＭａの非選択ソース部７ａからの出力電位が、選択された変調トランジスタＴＭのクリア後のソース部７よりも高くなる場合においても、非選択伝達トランジスタＴＳａによりソースライン６６ｘへの伝達を防止することができる。そのため、黒スミアの発生を防止することができる。
【００５０】
＜駆動シーケンス＞
次に、図１（ｂ）、図３を参照して駆動シーケンスとして画素３のフォトダイオードＰＤの光検出及び光発生キャリアの収集動作並びに変調トランジスタＴＭの動作について説明する。まず、光キャリアの蓄積動作について説明する。続けて、光キャリア量の検出を行うシグナル変調動作、クリア動作を説明し、最後にノイズ変調動作について説明する。ここでの説明はＶＭＩＳ型固体撮像素子を用いた場合について行うが、これは基板変調ＭＯＳ型固体撮像素子を用いた場合でも同様に対応可能である。
【００５１】
最初に光キャリアの蓄積動作について説明する。この場合には、ゲートライン６７（図３参照）を介して変調トランジスタＴＭのリングゲート電極６に低いゲート電圧を印加し、共通ドレインライン６８を介してドレイン部８に例えば約２〜４Ｖの電圧を印加する。これにより、ＰＤウェル部２１が空乏化する。また、ドレイン部８とソース部７との間に電界が生じる。
【００５２】
フォトダイオードＰＤの開口領域２を介して入射した光が、空乏化したＰＤウェル部２１に入射することで、光発生キャリアが生じる。Ｐ型の収集ウェル部４は高濃度のＰ型不純物が導入されてポテンシャルが低くなっており、ＰＤウェル部２１に発生した光発生キャリアのうち正孔が収集ウェル部４に収集される。さらに、光発生キャリアは収集ウェル部４から変調トランジスタＴＭ領域内の変調ウェル部５に転送されて、キャリアポケット１０に蓄積される。図５は駆動シーケンスの一例を示すグラフである。この動作は図５に示す駆動シーケンスでの蓄積期間の動作にあたる。
【００５３】
次に、光キャリア量の検出を行うシグナル変調動作について説明する。キャリアポケット１０に蓄積された光発生キャリアによって、変調トランジスタＴＭの閾値電圧が変化する。この状態で、選択された画素３のリングゲート電極６にゲートライン６７を介して例えば約２〜４Ｖの選択ゲート電圧を印加し、ドレイン部８に例えば約２〜４Ｖの電圧を印加する。非選択画素３ａには非選択ゲートライン６７ａを介して非選択リングゲート電極６ａに選択されたリングゲート電極６に印加する電圧未満の電圧を供給する。そして、ゲート電圧と連動して変化する非選択ソース部７ａの電位を、選択された画素３のソース部７の電位よりも低下させることで画素３を選択し、画素３からの信号を検出する。
【００５４】
さらに、選択された画素３のソース部７とソースライン６６との間に、例えばＰＭＯＳ構造を用いた伝達トランジスタＴＳが配置されている。伝達トランジスタＴＳはソースライン６６とソース部７との導通／遮断が行えるよう、伝達ＴＲゲートライン６９を介して制御信号が供給される。伝達トランジスタＴＳのゲート電位がシグナル変調とノイズ変調を行う場合には低電位（ＰＭＯＳ構造のオン）、その他の場合にはオフ状態に保たれる。この場合、選択されていない非選択画素３ａに対しては、非選択伝達ＴＲゲートライン６９ａから供給される電位により非選択伝達トランジスタＴＳａのゲート電位は高電位（ＰＭＯＳ構造のオフ）に保たれるため、非選択ソース部７ａからの信号は遮断され、選択された変調トランジスタＴＭのソース部７の電位のみがソースライン６６に伝達される。そのため、非選択フォトダイオードＰＤａに強い光が入射され、非選択変調トランジスタＴＭａの非選択ソース部７ａからの出力信号が、選択された変調トランジスタＴＭのクリア後のソース部７よりも高くなる場合においても、伝達トランジスタＴＳによりソースライン６６への伝達を防止することができる。そのため、黒スミアの発生を防止することができる。選択された変調トランジスタＴＭのソース部７は伝達トランジスタＴＳを介して、ソースライン６６に接続される。ソースライン６６には定電流源（図示せず）が配置され一定の電流を流している。この定電流源と変調トランジスタＴＭとでソースフォロワ回路が形成される。光発生キャリアによる変調トランジスタＴＭの閾値電圧の変動に追随してソース電位が変化して入射光に対応する出力電位が得られる。この動作は図５に示す駆動シーケンスのシグナル変調に対応する。
【００５５】
次に、クリア動作について説明する。クリア動作ではキャリアポケット１０、及び変調ウェル部５内に残留するキャリアを排出する。例えば、変調トランジスタＴＭのリングゲート電極６に５〜７Ｖの高い電圧を印加する。変調ウェル部５下方に位置するＴＲウェル部５０の厚さは薄く、また、ＴＲウェル部５０の下方には高濃度のＰ型埋込層２３が形成されているので空乏層の伸びは抑えられる。そのため、変調ウェル部５に急激なポテンシャル変化が生じ、光発生キャリアを基板１側に掃き出すような強い電界が主として変調ウェル部５に印加されて、残留した光発生キャリアは、低いリセット電圧でより確実に基板１に排出される。
【００５６】
ここで、リングゲート電極６の電位を上昇させる方法として、一旦変調トランジスタＴＭのリングゲート電極６に正電位を与え、次にリングゲート電極６をフローティング動作させる。そしてドレイン部８及び／又はソース部７に正電位を与え、容量性結合で昇圧させるブートストラップ動作を行わせ、直接高電圧を印加することなくクリアを行うことができる。この動作は図５に示す駆動シーケンスのクリアに対応する。この方法を用いることでクリアするための別電源（高電圧発生用）を配置する必要が無くなり、駆動回路を簡素化することができる。
【００５７】
次に、ノイズ変調動作について説明する。ノイズ変調は、クリア後、光発生キャリアが未だ蓄積されていない状態でシグナル変調動作を行うものである。バイアス条件その他、シグナル変調動作と同等のことを行う。この動作は図５のノイズ変調に対応する。
【００５８】
このノイズ変調動作を行うことで、各画素３が有する閾値のバラツキなどをノイズ信号として得ることが可能となる。上記したシーケンスで求めたシグナル変調信号からここで求めたノイズ変調信号を引き算することで、正味の光発生キャリア信号を抽出することができる。ノイズ変調動作終了後には、再び蓄積動作が行われ、このサイクルを繰り返すことで画像信号が出力される。
【図面の簡単な説明】
【００５９】
【図１】（ａ）はＶＭＩＳ型固体撮像素子を含む画素をアレイ状に配置した固体撮像基板の部分平面図、（ｂ）は、（ａ）をＡ−Ａ’線で切断したＶＭＩＳ型固体撮像素子の断面図。
【図２】（ａ）は基板変調ＭＯＳ型固体撮像素子を含む画素をアレイ状に配置した固体撮像基板の部分平面図、（ｂ）は、（ａ）をＡ−Ａ’線で切断した基板変調ＭＯＳ型固体撮像素子の断面図。
【図３】図１に示す固体撮像基板の等価回路図。
【図４】光強度に応じた出力電位を示すグラフ。
【図５】駆動シーケンスの一例を示すグラフ。
【図６】伝達トランジスタを用いない構造に強い光が入射された場合の状態を示す等価回路図。
【符号の説明】
【００６０】
１…基板、２…開口領域、３…画素、３ａ…非選択画素、４…収集ウェル部、５…変調ウェル部、６…リングゲート電極、６ａ…非選択リングゲート電極、６ｂ…ゲート電極、７…ソース部、７ａ…非選択ソース部、８…ドレイン部、１０…キャリアポケット、１１…ゲート絶縁層、１２…ドレインコンタクト領域、２１…ＰＤウェル部、２３…Ｐ型埋込層、２７…Ｎ型拡散層、３２…ピニング層、５０…ＴＲウェル部、５２…素子分離層、６０…金属配線、６６…ソースライン、６６ｘ…ソースライン、６７…ゲートライン、６７ａ…非選択ゲートライン、６８…共通ドレインライン、６９…伝達ＴＲゲートライン、６９ａ…非選択伝達ＴＲゲートライン、７０…伝達ＴＲゲート電極、７１…伝達ＴＲソース部、７２…伝達ＴＲドレイン部、１００…固体撮像基板、１１５…素子分離領域、１２０…ＶＭＩＳ型固体撮像素子、１２０ｂ…基板変調ＭＯＳ型固体撮像素子、１３０…固体撮像装置、ＰＤ…フォトダイオード、ＰＤａ…非選択フォトダイオード、ＴＭ…変調トランジスタ、ＴＭａ…非選択変調トランジスタ、ＴＳ…伝達トランジスタ、ＴＳａ…非選択伝達トランジスタ、ＳＬ…強い光。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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