(57)【要約】【課題】絶縁膜の開口に形成する電極の被覆性を向上させること。【解決手段】本発明は、化合物半導体層１６の上に第１絶縁膜２０を形成する工程と、第１絶縁膜２０を熱処理する工程と、第１絶縁膜２０上に第２絶縁膜２２を形成する工程と、第２絶縁膜２２及び第１絶縁膜２０を同一マスク４０を用い選択的にエッチングし化合物半導体層１６が露出する開口部４４、４６を形成する工程と、開口部４４、４６の内壁に接する電極を形成する工程と、を有することを特徴とする半導体装置の製造方法である。【選択図】図３
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【特許請求の範囲】
【請求項１】
化合物半導体層の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜を熱処理する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜及び前記第１絶縁膜を同一マスクを用い選択的にエッチングし前記化合物半導体層が露出する開口部を形成する工程と、
前記開口部の内壁に接する電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記電極はゲート電極であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記熱処理は、ソース電極及びドレイン電極をオーミック化するための熱処理であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記化合物半導体層はＧａＮ系半導体層であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１絶縁膜及び前記第２絶縁膜は窒化シリコン膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記エッチングは、ドライエッチングであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記熱処理の温度は、５５０℃以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、化合物半導体層上に電極を形成する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
化合物半導体層を用いた半導体装置、例えばＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）等のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、携帯電話基地局用増幅器などの高周波数かつ高出力で動作する高周波高出力増幅用素子として注目されている。
【０００３】
特許文献１には、化合物半導体層としてＧａＮ系半導体層上に窒化シリコン膜を形成し、該窒化シリコン膜の所定領域を除去し、ＧａＮ系半導体層上にゲート電極を形成するＦＥＴの製造方法が開示されている。
【特許文献１】特開２００５−２８６１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで、図１を参照して、特許文献１に示されるようなＦＥＴの製造方法について検討してみる。図１は、化合物半導体層を用いたＦＥＴの断面図である。サファイア基板１０上に、ＧａＮ電子走行層１２及びＡｌＧａＮ電子供給層１４からなる化合物半導体層１６が形成されている。化合物半導体層１６上に絶縁膜２１が形成されている。絶縁膜２１には開口が形成され。それぞれの開口を覆うように、ゲート電極２８、ソース電極３０及びドレイン電極３２が化合物半導体層１６上に形成されている。ゲート電極２８はＮｉ（ニッケル）等のショットキ層２４とＡｕ（金）等の導電層２６とから構成される。
【０００５】
図１に記載のＦＥＴにおいては、開口端Ａの形状が急峻であるため、開口端Ａにショットキ層２４が成膜されにくく、ショットキ層２４の被覆性が悪くなってしまう。このため、導電層２６がショットキ層２４の被覆性の悪い部分から化合物半導体層１６に拡散する可能性がある。なお、絶縁膜２１の開口をウエットエッチング等の等方性エッチングを用いて行うことにより、開口端でのショットキ層２４の被覆性を向上させることが考えられる。しかし、ゲート電極２８は短ゲート長とすること、ゲート長の制御性を向上させることが求められる。絶縁膜２１を等方性エッチングしたのでは、短いゲート長あるいは制御性のよいゲート電極の形成が困難となる。
【０００６】
本発明は、上記課題に鑑みなされたものであり、簡単な製造方法により、絶縁膜の開口に形成する電極の被覆性を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、化合物半導体層の上に第１絶縁膜を形成する工程と、前記第１絶縁膜を熱処理する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜及び前記第１絶縁膜を同一マスクを用い選択的にエッチングし前記化合物半導体層が露出する開口部を形成する工程と、前記開口部の内壁に接する電極を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、第１絶縁膜及び第２絶縁膜の開口端に段差が形成される。これにより、絶縁膜の開口端における電極の被覆性を向上させることができる。
【０００８】
上記構成において、前記電極はゲート電極である構成とすることができる。この構成によれば、短ゲート長の実現及びゲート長制御性を向上させることができる。
【０００９】
上記構成において、前記熱処理は、ソース電極及びドレイン電極をオーミック化するための熱処理である構成とすることができる。この構成によれば、製造工程を簡略化することができる。
【００１０】
上記構成において、前記化合物半導体層はＧａＮ系半導体層である構成とすることができる。また、上記構成において、前記第１絶縁膜及び前記第２絶縁膜は窒化シリコン膜である構成とすることができる。
【００１１】
上記構成において、前記エッチングは、ドライエッチングである構成とすることができる。また、上記構成において、前記熱処理の温度は、５５０℃以上である構成とすることができる。
【発明の効果】
【００１２】
本発明によれば、第１絶縁膜及び第２絶縁膜の開口端に段差が形成される。これにより、絶縁膜の開口端における電極の被覆性を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
本発明は、絶縁膜を熱処理するとドラエッチングのレートが低下することを利用している。以下、図面を参照に、本発明の実施例について説明する。
【実施例１】
【００１４】
図２（ａ）から図４を用い、実施例１に係るＦＥＴの製造方法を説明する。図２（ａ）のように、サファイア基板１０上にＧａＮ電子走行層１２及びＡｌＧａＮ電子供給層１４をＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用い成長する。これにより、ＧａＮ電子走行層１２及びＡｌＧａＮ電子供給層１４からなる化合物半導体層１６が形成される。
【００１５】
図２（ｂ）のように、化合物半導体層１６上にプラズマＣＶＤ法を用い、窒化シリコン膜からなる第１絶縁膜２０を形成する。ここで、プラズマＣＶＤ法による成膜条件は、温度が３００℃、圧力が０．９ｔｏｒｒ、モノシランガス流量が４ｓｃｃｍ、窒素ガス流量が２００ｓｃｃｍ、アンモニアガス流量が０．５ｓｃｃｍ、ヘリウムガス流量が９００ｓｃｃｍ、ＲＦ（高周波）パワーが５０Ｗとすることができる。第１絶縁膜２０の膜厚は約３０ｎｍである。図２（ｃ）のように、第１絶縁膜２０のオーミック電極を形成すべき領域を除去し、化合物半導体層１６上に形成された第１絶縁膜２０の開口にオーミック電極としてソース電極３０及びドレイン電極３２を蒸着法及びリフトオフ法を用い形成する。ソース電極３０及びドレイン電極３２は下から膜厚が５ｎｍから１５ｎｍのＴａ（タンタル）、膜厚が２００から４００ｎｍのＡｌ（アルミニウム）からなる。図２（ｄ）のように、５５０℃で熱処理を行う。これにより、ソース電極３０及びドレイン電極３２が化合物半導体層１６と合金化され、ソース電極３０及びドレイン電極３２と化合物半導体層１６との間がオーミック接触される。
【００１６】
図３（ａ）のように、第１絶縁膜２０、ソース電極３０及びドレイン電極３２上にプラズマＣＶＤ法を用い、窒化シリコン膜からなる第２絶縁膜２２を形成する。第２絶縁膜２２の膜厚は約３０ｎｍである。これにより、第１絶縁膜２０と第２絶縁膜２２とから絶縁膜２３が形成される。図３（ｂ）のように、第２絶縁膜２２上にフォトレジスト４０を塗布し、露光現像を行うことにより、フォトレジスト４０のゲート電極を形成すべき領域に開口部４２を形成する。
【００１７】
図３（ｃ）のように、第２絶縁膜２２及び第１絶縁膜２０を同一マスク（フォトレジスト4０）を用い選択的にエッチングし化合物半導体層１６が露出する開口部４４を形成する。エッチングは、例えばＳＦ６及びＣＨＦ３を用いたドライエッチングで行う。このとき、第１絶縁膜２０は熱処理によりエッチングレートが低下する。一方、第２絶縁膜２２は熱処理を経ていないため、エッチングレートは低下していない。そこで、第１絶縁膜２０を異方性エッチングし開口部４４を形成した際、第２絶縁膜２２はオーバエッチング状態となり、第２絶縁膜２２にサイドエッチング領域４６が形成される。
【００１８】
図３（ｄ）のように、フォトレジスト４０を除去する。第２絶縁膜２２上に感光性の異なる２層のフォトレジスト層を塗布し、露光現像する。これにより、フォトレジスト４８にオーバーハング形状の開口部５０を形成する。
【００１９】
図４（ａ）のように、絶縁膜２３の開口部４４、４６の内壁及び化合物半導体層１６に接するようにゲート電極２８を蒸着法及びリフトオフ法を用い形成する。ゲート電極２８は下から、膜厚が６０ｎｍのＮｉ（ニッケル）からなるショットキ層２４と、膜厚が３００ｎｍのＡｕ（金）からなる導電層２６と、から構成される。図４（ｂ）のように、ソース電極３０、ドレイン電極３２、ゲート電極２８及び第２絶縁膜２２上に保護膜３４として窒化シリコン膜を形成する。ソース電極３０及びドレイン電極３２にそれぞれ接続されるＡｕからなる配線３６を形成する。以上により、実施例１に係るＦＥＴが完成する。
【００２０】
実施例１によれば、熱処理工程を経た第１絶縁膜２０と熱処理工程を経ていない第２絶縁膜２２をエッチングすることにより、図３（ｃ）のように、開口部に段差を設けることができる。図５は、実施例１の図２（ａ）から図３（ｃ）と同じ工程を行い、フォトレジスト４０を除去後、ゲート電極２８と同じ金属を形成した後の断面ＳＥＭ画像を模式化した図である。図５のＢように、絶縁膜２３の開口端Ｂは、上部の開口が下部の開口より大きくなるような段差を有している。これにより、絶縁膜２３の開口端Ｂにおけるゲート電極２８中のショットキ層２４の被覆性が向上する。よって、導電層２４が化合物半導体層１６に拡散することを抑制することができる。
【００２１】
実施例１においては、電極としてゲート電極２８を例に説明したが、その他の電極でもよい。半導体装置としてＦＥＴを例に説明したが他の半導体装置でもよい。しかしながら、化合物半導体層１６に接する電極はゲート電極２８であることが好ましい。ゲート電極２８は短ゲート長化及びゲート長制御性の向上が求められている。よって、本発明を適用することが有効である。特に、図３（ｃ）のエッチングとしてドライエッチングを用いることにより、第１絶縁膜２０が異方性エッチングされるため、ゲート電極の短ゲート長化及びゲート長制御性の向上を図ることができる。
【００２２】
図２（ｄ）のように、熱処理工程は、ソース電極３０及びドレイン電極３２をオーミック化するための熱処理であることが好ましい。これにより、製造工程を簡略化することができる。なお、実施例１のようにＧａＮ系半導体層１６とオーミック電極とのオーミック化のための熱処理は、比較的高温（例えば５５０℃以上）で実施されている。これは、第１絶縁膜２０と第２絶縁膜２２とのエッチングレート差を実用的に得ることのできる温度であり、絶縁膜２３に開口部の段差を設けることによりショットキ層２４の被覆性を向上させるという目的によく合致する。
【００２３】
化合物半導体層１６としてＧａＮ系半導体層を例に説明したが、化合物半導体層はＧａＡｓ等の化合物半導体層であってもよい。しかしながら、ＧａＮ系半導体層の場合、図２（ｄ）のオーミック電極の合金化のための熱処理を比較的高温で行う。化合物半導体層１６はＧａＮ系半導体層であることが好ましい。なお、ＧａＮ系半導体としては、例えば、窒化ガリウム（ＧａＮ）並びにＧａＮと窒化アルミニウム（ＡｌＮ）または窒化インジウム（ＩｎＮ）との混晶であるＡｌＧａＮまたはＩｎＧａＮ等の半導体を用いることができる。
【００２４】
熱処理温度として５５０℃、第１絶縁膜２０及び第２絶縁膜２２として窒化シリコン膜、エッチングのエッチャントとしてＳＦ６及びＣＨＦ３を例に説明した。熱処理によりエッチングレートが遅くなる熱処理温度、材料、エッチャントを適宜選択することができる。
【００２５】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００２６】
【図１】図１は従来例に係るＦＥＴの製造方法を示す断面図である。
【図２】図２（ａ）から図２（ｄ）は実施例１に係るＦＥＴの製造方法を示す断面図（その１）である。
【図３】図３（ａ）から図３（ｄ）は実施例１に係るＦＥＴの製造方法を示す断面図（その２）である。
【図４】図４（ａ）及び図４（ｂ）は実施例１に係るＦＥＴの製造方法を示す断面図（その３）である。
【図５】図５は断面ＳＥＭ画像の模式図である。
【符号の説明】
【００２７】
１０          サファイア基板
１２          ＧａＮ電子走行層
１４          ＡｌＧａＮ電子供給層
１６          化合物半導体層
２０          第１絶縁膜
２２          第２絶縁膜
２８          ゲート電極
３０          ソース電極
３２          ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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