(57)【要約】【課題】高速応答性と動作の安定化を実現したＰＬＬ回路を備えた半導体装置を提供する。【解決手段】低電源電圧ＶｄｄＬで動作する位相比較回路の低振幅信号を夫々高電源電圧で動作するＮチャネルＭＯＳＦＥＴ入力構成の第１差動回路とＰチャネルＭＯＳＦＥＴ入力構成の第２差動回路に入力する。上記第１及び第２差動回路の負荷としてダイオード接続ＭＯＳＦＥＴとクロスカップル接続のＭＯＳＦＥＴを並列構成にして用いる。ゲートに所定のバイアス電圧が供給されたＰチャネルＭＯＳＦＥＴ，ＮチャネルＭＯＳＦＥＴを直列接続する。上記ＰチャネルＭＯＳＦＥＴのソースは、上記第１差動回路の出力信号で制御し、ＮチャネルＭＯＳＦＥＴのソースは、上記第２差動回路の出力信号で制御し、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのドレインからアップ電流又はダウン電流を形成する。【選択図】図１
2008306231.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧で動作し、第１入力信号と第２入力信号との位相差に対応した第１出力信号と第２出力信号を形成する位相比較回路と、
上記第１電源電圧よりも大きな第２電源電圧で動作し、上記第１出力信号と第２出力信号に対応した出力電流を形成するチャージポンプ回路と、
上記チャージポンプ回路の出力電流により制御電圧を形成するロウパスフィルタと、
上記制御電圧に対応して発振周波数が制御される電圧制御型発振回路とを有するＰＬＬ回路を備え、
上記チャージポンプ回路は、
ゲートに第１バイアス電圧が供給され、上記第２電源電圧側からのアップ電流を形成する第１導電型ＭＯＳＦＥＴと、
ゲートに第２バイアス電圧が供給され、回路の接地電位側に向かうダウン電流を形成する第２導電型ＭＯＳＦＥＴと、
上記第１出力信号を受けて差動動作する第２導電型の第１差動ＭＯＳＦＥＴと、
上記第２電源電圧側に設けられ、上記第１差動ＭＯＳＦＥＴの出力電流に対応して上記第１導電型ＭＯＳＦＥＴのソースに供給される第１電圧信号を形成する第１負荷回路と、
上記第２出力信号を受けて差動動作する第１導電型の第２差動ＭＯＳＦＥＴと、
回路の接地電位側に設けられ、上記第２差動ＭＯＳＦＥＴの出力電流に対応して上記第２導電型ＭＯＳＦＥＴのソースに供給される第２電圧信号を形成する第２負荷回路とを有し、
上記第１電圧信号は、上記第１出力信号が第１レベルのときに上記第１導電型ＭＯＳＦＥＴをオフ状態にし、上記第１出力信号が第２レベルのときに上記第１導電型ＭＯＳＦＥＴをオン状態にして上記アップ電流を形成し、
上記第２電圧信号は、上記第２出力信号が第１レベルのときに上記第２導電型ＭＯＳＦＥＴをオフ状態し、上記第２出力信号が第２レベルのときに上記第２導電型ＭＯＳＦＥＴをオン状態にして上記ダウン電流を形成する半導体装置。
【請求項２】
請求項１において、
上記電圧制御発振回路は、
上記制御電圧を電流信号に変換する電圧−電流変換回路と、
上記変換された電流信号により周波数が制御されるリングオシレータからなり、
上記電圧−電流変換回路は、上記第２電源電圧により動作し、
上記リングオシレータは、上記第１電源電圧で動作する半導体装置。
【請求項３】
請求項２において、
上記第１導電型は、Ｐチャネル型であり、
上記第２導電型は、Ｎチャネル型であり、
上記第１電源電圧及び上記第２電源電圧は正電圧である半導体装置。
【請求項４】
請求項３において、
上記第１負荷回路は、
上記第１電源電圧側にソースが接続されたダイオート形態の第１及び第２ＰチャネルＭＯＳＦＥＴと、
上記第１電源電圧側にソースが接続され、ゲートとドレインが交差接続された第３及び第４ＰチャネルＭＯＳＦＥＴからなり、
上記第１ＰチャネルＭＯＳＦＥＴと第３ＰチャネルＭＯＳＦＥＴのドレインが上記第１差動ＭＯＳＦＥＴの一方のドレインに接続され、
上記第２ＰチャネルＭＯＳＦＥＴと第４ＰチャネルＭＯＳＦＥＴのドレインが上記第１差動ＭＯＳＦＥＴの他方のドレインに接続され、
上記第１出力信号が第１レベルのときに上記一方のドレインに出力電流が流れ、
上記第１出力信号が第２レベルのときに上記他方のドレインに出力電流が流れ、
上記第１差動ＭＯＳＦＥＴの一方のドレインが上記第１導電型ＭＯＳＦＥＴのソースに接続され、
上記第２負荷回路は、
上記回路接地電位側にソースが接続されたダイオート形態の第１及び第２ＮチャネルＭＯＳＦＥＴと、
上記回路接地電位側にソースが接続され、ゲートとドレインが交差接続された第３及び第４ＮチャネルＭＯＳＦＥＴからなり、
上記第１ＮチャネルＭＯＳＦＥＴと第３ＮチャネルＭＯＳＦＥＴのドレインが上記第２差動ＭＯＳＦＥＴの一方のドレインに接続され、
上記第２ＮチャネルＭＯＳＦＥＴと第４ＮチャネルＭＯＳＦＥＴのドレインが上記第２差動ＭＯＳＦＥＴの他方のドレインに接続され、
上記第２出力信号が第１レベルのときに上記一方のドレインに出力電流が流れ、
上記第２出力信号が第２レベルのときに上記他方のドレインに出力電流が流れ、
上記第２差動ＭＯＳＦＥＴの一方のドレインが上記第２導電型ＭＯＳＦＥＴのソースに接続される半導体装置。
【請求項５】
請求項４において、
上記位相比較回路を構成するＭＯＳＦＥＴ、上記第１ないし第４ＰチャネルＭＯＳＦＥＴ及び第１ないし第４ＰチャネルＭＯＳＦＥＴ及び上記リングオシレータを構成するＭＯＳＦＥＴは、第１ゲート絶縁膜のＭＯＳＦＥＴで構成され、
上記第１及び第２差動ＭＯＳＦＥＴ、上記第１導電型ＭＯＳＦＥＴ及び第２導電型ＭＯＳＦＥＴと、上記電圧−電流変換回路を構成するＭＯＳＦＥＴは、上記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜のＭＯＳＦＥＴで構成される半導体装置。
【請求項６】
請求項３において、
上記第１負荷回路は、
第１と第２抵抗素子であり、
上記第１差動ＭＯＳＦＥＴのソースと回路の接地電位との間には第１電流源が設けられ、
上記第１抵抗素子が上記第１差動ＭＯＳＦＥＴの一方のドレインに接続され、
上記第２抵抗素子が上記第１差動ＭＯＳＦＥＴの他方のドレインに接続され、
上記第１出力信号が第１レベルのときに上記一方のドレインに上記第１電流源の電流が流れ、
上記第１出力信号が第１レベルのときに上記他方のドレインに上記第１電流源の電流が流れ、
上記第１差動ＭＯＳＦＥＴの一方のドレインが上記第１導電型ＭＯＳＦＥＴのソースに接続され、
上記第２負荷回路は、
第３と第４抵抗素子であり、
上記第２差動ＭＯＳＦＥＴのソースと上記第２電源電圧との間には第２電流源が設けられ、
上記第３抵抗素子が上記第２差動ＭＯＳＦＥＴの一方のドレインに接続され、
上記第４抵抗素子が上記第２差動ＭＯＳＦＥＴの他方のドレインに接続され、
上記第２出力信号が第１レベルのときに上記一方のドレインに上記第２電流源の電流が流れ、
上記第１出力信号が第１レベルのときに上記他方のドレインに上記第２電流源の電流が流れ、
上記第２差動ＭＯＳＦＥＴの一方のドレインが上記第２導電型ＭＯＳＦＥＴのソースに接続される半導体装置。
【請求項７】
請求項６において、
上記位相比較回路を構成するＭＯＳＦＥＴ及び上記リングオシレータを構成するＭＯＳＦＥＴは、第１ゲート絶縁膜のＭＯＳＦＥＴで構成され、
上記第１及び第２差動ＭＯＳＦＥＴ、上記第１導電型ＭＯＳＦＥＴ及び第２導電型ＭＯＳＦＥＴと、上記電圧−電流変換回路を構成するＭＯＳＦＥＴは、上記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜のＭＯＳＦＥＴで構成される半導体装置。
【請求項８】
請求項５において、
上記第１及び第２ＰチャネルＭＯＳＦＥＴには、第１電流源が並列に設けられ、
上記第３及び第４ＰチャネルＭＯＳＦＥＴには、第２電流源が並列に設けられ、
上記第１及び第２ＮチャネルＭＯＳＦＥＴには、第３電流源が並列に設けられ、
上記第３及び第４ＮチャネルＭＯＳＦＥＴには、第４電流源が並列に設けられる半導体装置。
【請求項９】
請求項５又は７において、
上記第１ゲート絶縁膜の第５ＰチャネルＭＯＳＦＥＴ、上記第２ゲート絶縁膜の第６ＰチャネルＭＯＳＦＥＴ及び第５電流源からなる第１直列回路を更に有し、
上記第１直列回路は、上記第２電源電圧と回路の接地電位との間に設けられ、上記第６ＰチャネルＭＯＳＦＥＴのゲート，ドレインから上記第１バイアス電圧を生成し、
上記第１ゲート絶縁膜の第５ＮチャネルＭＯＳＦＥＴ、上記第２ゲート絶縁膜の第６ＮチャネルＭＯＳＦＥＴ及び第６電流源からなる第２直列回路を更に有し、
上記第２直列回路は、上記第２電源電圧と回路の接地電位との間に設けられ、上記第６ＰチャネルＭＯＳＦＥＴのゲート，ドレインから上記第２バイアス電圧を生成する半導体装置。
【請求項１０】
請求項５又は７において、
定電流が流れるようにされ、ダイオード形態にされた第１導電型の第１ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴと電流ミラー形態にされ、第１導電型の第２ＭＯＳＦＥＴと、
上記第２ＭＯＳＦＥＴと直列形態にされた第２導電型の第３ＭＯＳＦＥＴと、
電圧比較回路とを更に有し、
上記第１ＭＯＳＦＥＴのゲート，ドレインから上記第１又は第２バイアス電圧を生成し、上記第３ＭＯＳＦＥＴのゲートから上記第２又は第１バイアス電圧を生成し、
上記電圧比較回路は、上記第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴの共通接続されたドレインの電位と上記第２ＭＯＳＦＥＴと第３ＭＯＳＦＥＴの共通接続されたドレイン電圧とが等しくなるよう上記第３ＭＯＳＦＥＴのゲート電圧を形成し、
上記第１ＭＯＳＦＥＴないし第３ＭＯＳＦＥＴは、上記第２ゲート絶縁膜で構成される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、ＰＬＬ（フェーズ・ロックド・ループ）回路を有するものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
図１０に本願発明に先立って検討されたＰＬＬのブロック図が示されている。このＰＬＬは、位相比較回路ＰＦＤ、チャージポンプ回路ＣＰ、ロウパスフィルタＬＰＦ及び電圧制御発振回路ＶＣＯ（電圧電流変換回路ＶＩＣ＋電流制御発振回路ＣＣＯ）と分周回路ＤｉＶ−１で構成される。非特許文献１には、外部供給は１電源であるが内部レギュレータて低電圧ＶｄｄＬを生成し内部動作ではＶｄｄＨとＶｄｄＬからなる２電源ＰＬＬの構成としている。低電源電圧ＶｄｄＬで動作する位相比較回路ＰＦＤと高電源電圧ＶｄｄＨのチャージポンプ回路ＣＰの間にレベル変換回路ＬＳが挿入される。レベル変換を行ったアップ信号ＵＰ及びダウン信号ＤＮは、チャージポンプ回路ＣＰのスイッチを駆動する。チャージポンプＣＰの構成は、非特許文献２に示すように種々有る。
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 40, NO. 1, JANUARY 2005  「A 0.16-2.55-GHz CMOS ACTIVE CLOCK DESKEWING PLL USING ANALOG PHASE INTERPOLATION」
【非特許文献２】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 31, NO. 11, NOVEMVER 1996  「A 320MHz,1.5mW @ 1.35V CMOS PLL for Microprocessor Clock Generation 」
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前記図１０のＰＬＬ回路において、位相比較回路ＰＦＤは参照クロックＦref と帰還クロックＦＢとの間の位相差に応じたパルス幅のアップ信号ＵＰ，ダウン信号ＤＮを出力する。レベル変換するレベル変換回路ＬＳは、高応答性のために高速動作が求められる。しかしながら、高電源電圧ＶｄｄＨの振幅で位相差に対応した細幅パルス動作を実現する為にレベルシフトＬＳ回路での電源電流スパイクが大きくなり同じ電源線ＶｄｄＨを共有するチャージポンプ回路ＣＰ, 電流電圧変換回路ＶＩＣ等のアナログ回路に対してジッタ増加、参照クロックスプリアス悪化等の悪影響を及ぼす。又高電源電圧ＶｄｄＨの振幅で且つ高スリューレート波形でチャージポンプ回路ＣＰのスイッチＭＯＳＦＥＴを駆動することになる為、スイッチＭＯＳＦＥＴでのフィードスルー含む不要のチャージ注入量が大きくなりチャージポンプ回路ＣＰ回路の出力のノイズを増加させる。
【０００４】
この発明の目的は、高速応答性と動作の安定化を実現したＰＬＬ回路を備えた半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される半導体装置の実施例の１つは下記の通りである。低電源電圧ＶｄｄＬで動作する位相比較回路の低振幅信号を夫々高電源電圧で動作するＮチャネルＭＯＳＦＥＴ入力構成の第１差動回路とＰチャネルＭＯＳＦＥＴ入力構成の第２差動回路に入力する。上記第１及び第２差動回路の負荷回路としてダイオード接続ＭＯＳＦＥＴとクロスカップル接続のＭＯＳＦＥＴを並列構成とする。ゲートに所定のバイアス電圧が供給されたＰチャネルＭＯＳＦＥＴ，ＮチャネルＭＯＳＦＥＴを直列接続し、ＰチャネルＭＯＳＦＥＴのソースは、上記第１差動回路の出力信号で制御し、ＮチャネルＭＯＳＦＥＴのソースは、上記第２差動回路の出力信号で制御し、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのドレインからアップ電流又はダウン電流を形成する。
【発明の効果】
【０００６】
上記低振幅信号を位相比較出力信号をＮチャネルＭＯＳＦＥＴ入力及びＰチャネルＭＯＳＦＥＴ入力の差動回路にそれぞれ入力し、その出力信号によりアップ電流又はダウン電流を形成するＭＯＳＦＥＴを直接制御するので高速応答性と動作の安定化を実現することができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係るチャージポンプ回路の一実施例の回路図が示されている。位相比較回路で形成されたアップ信号ＵＰ及びその反転信号ＵＰＢは、Ｎチャネル型の差動ＭＯＳＦＥＴＭＮ１及びＭＮ２のゲートに供給される。これら差動ＭＯＳＦＥＴＭＮ１，ＭＮ２のソースと回路の接地電位（ＶＳＳ：０Ｖ）との間には、電流源ＩB1が設けられる。上記差動ＭＯＳＦＥＴＭＮ１及びＭＮ２のドレインと高電源電圧ＶｄｄＨとの間には、次の負荷回路が設けられる。上記負荷回路は、上記差動ＭＯＳＦＥＴＭＮ１，ＭＮ２のドレインにそれぞれ設けられたダイオード形態のＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ４及びこれらのＭＯＳＦＥＴＭＰ１及びＭＰ４にそれぞれ並列形態にされたＰチャネルＭＯＳＦＥＴＭＰ２とＭＰ３とで構成される。上記ＭＯＳＦＥＴＭＰ２とＭＰ３は、ゲートとドレインとが交差接続されてラッチ形態にされる。
【０００８】
ＰチャネルＭＯＳＦＥＴＭＰ５は、上記位相比較回路のアップ信号ＵＰ，ＵＰＢに対応したアップ電流Ｉupを形成する。このＭＯＳＦＥＴＭＰ５のソースは、上記差動ＭＯＳＦＥＴＭＮ２のドレインに接続される。上記ＭＯＳＦＥＴＭＰ５のゲートには、バイアス電圧ＶＢＰが供給される。このＭＯＳＦＥＴＭＰ５のゲートと上記高電源電圧ＶｄｄＨとの間には、バイアス電圧ＶＢＰの安定化容量Ｃ１が設けられる。
【０００９】
上記位相比較回路で形成されたダンウ信号ＤＮ及びその反転信号ＤＮＢは、Ｐチャネル型の差動ＭＯＳＦＥＴＭＰ７及びＭＰ６のゲートに供給される。これら差動ＭＯＳＦＥＴＭＰ６，ＭＰ７のソースと高電源電圧ＶｄｄＨとの間には、電流源ＩB2が設けられる。上記差動ＭＯＳＦＥＴＭＰ６及びＭＰ７のドレインと回路の接地電位（ＶＳＳ：０Ｖ）との間には、次の負荷回路が設けられる。上記負荷回路は、上記差動ＭＯＳＦＥＴＭＰ６，ＭＰ７のドレインにそれぞれ設けられたダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ３，ＭＮ６及びこれらのＭＯＳＦＥＴＭＮ３及びＭＮ６にそれぞれ並列形態にされたＮチャネルＭＯＳＦＥＴＭＮ４とＭＮ５とで構成される。上記ＭＯＳＦＥＴＭＮ４とＭＮ５は、ゲートとドレインとが交差接続されてラッチ形態にされる。
【００１０】
ＮチャネルＭＯＳＦＥＴＭＮ７は、上記位相比較回路のダウン信号ＤＮ，ＤＮＢに対応したダウン電流Ｉdnを形成する。このＭＯＳＦＥＴＭＮ７のソースは、上記差動ＭＯＳＦＥＴＭＰ７のドレインに接続される。上記ＭＯＳＦＥＴＭＮ７のゲートには、バイアス電圧ＶＢＮが供給される。このＭＯＳＦＥＴＭＮ７のゲートと上記回路の接地電位ＶＳＳの間には、バイアス電圧ＶＢＮの安定化容量Ｃ２が設けられる。
【００１１】
この実施例のチャージポンプ回路の回路動作は、以下の通りである。アップ信号ＵＰがロウレベルで、反転信号ＵＰＢがハイレベル（ＶｄｄＬ）のとき、ＮチャネルＭＯＳＦＥＴＭＮ１はオフ状態で、ＮチャネルＭＯＳＦＥＴＭＮ２はオン状態であり、電流源ＩB1の電流は上記ＭＯＳＦＥＴＭＮ２側に流れる。ＭＯＳＦＥＴＭＮ２に流れる電流は負荷回路を構成するダイオード形態ＭＯＳＦＥＴＭＰ４にも流れて電圧Ｖgsp4を発生させる。このためにノード（ａ）は、高電源電圧ＶｄｄＨから上記ＭＯＳＦＥＴＭＰ４のソース，ゲート間電圧Ｖgsp4だけ低下した電位になる。上記ノード（ａ）の電圧Ｖgsp4は、同時に交差（クロスカップル）接続のＰチャネルＭＯＳＦＥＴＭＰ２をオン状態にさせる。差動ＭＯＳＦＥＴＭＮ１はオフ状態で電流が流れないために、ＰチャネルＭＯＳＦＥＴＭＰ１，ＭＰ２のドレインノード電荷を放電させて高電源電圧ＶｄｄＨの電位にする。上記ＭＯＳＦＥＴＭＰ５のソース電圧であるノード（ａ）の電位がＶｄｄＨから上記電圧Ｖgsp4分低下する事で、ＰチャネルＭＯＳＦＥＴＭＰ５のゲート−ソース電圧が減少（或いは逆バイアス）となって、ＰチャネルＭＯＳＦＥＴＭＰ５がオフ状態となり、アップ電流Ｉupをゼロにする。
【００１２】
上記アップ信号ＵＰがハイレベル（ＶｄｄＬ）で、反転信号ＵＰＢがロウレベルに切り替わると、ＮチャネルＭＯＳＦＥＴＭＮ１はオン状態で、ＮチャネルＭＯＳＦＥＴＭＮ２はオフ状態に変化する。電流源ＩB1の電流は上記ＭＯＳＦＥＴＭＮ１側に流れる。ＭＯＳＦＥＴＭＮ１に流れる電流は負荷回路を構成するダイオード形態ＭＯＳＦＥＴＭＰ１にも流れて電圧Ｖgsp1を発生させる。このためにＭＯＳＦＥＴＭＰ１のドレイン電位は、それまでの上記高電源電圧ＶｄｄＨからＶｄｄＨ−Ｖgsp1に低下する。この電圧低下によりＰチャネルＭＯＳＦＥＴＭＰ３がオン状態となり、ノード（ａ）をそれまでのＶｄｄＨ−Ｖgsp4から高電源電圧ＶｄｄＨへと変化させる。ＰチャネルＭＯＳＦＥＴＭＰ５は、ソース電位が上記高電源電圧ＶｄｄＨに上昇する事でオン状態となり、ゲートに供給されるバイアス電圧ＶＢＰで決まるアップ電流Ｉupが流れて、図示しないチャージポンプ回路ＣＰで形成される制御電圧を上昇させる。このように位相比較回路ＰＦＤで形成されたアップ信号ＵＰがハイレベル（ＶｄｄＬ）の期間、上記アップ電流ＩupがロウパスフィルタＬＰＦに供給されるというチャージポンプ動作を行う。
【００１３】
ダウン信号ＤＮがロウレベルで、反転信号ＤＮＢがハイレベル（ＶｄｄＬ）のとき、ＰチャネルＭＯＳＦＥＴＭＰ６はオフ状態で、ＰチャネルＭＯＳＦＥＴＭＰ７はオン状態であり、電流源ＩB2の電流は上記ＭＯＳＦＥＴＭＰ７側に流れる。ＭＯＳＦＥＴＭＰ７に流れる電流は負荷回路を構成するダイオード形態ＭＯＳＦＥＴＭＮ６にも流れて電圧Ｖgsn3を発生させる。このためにノード（ｂ）は、回路の接地電位ＶＳＳから上記ＭＯＳＦＥＴＭＮ６のソース，ゲート間電圧Ｖgsn6だけ上昇した電位になる。上記ノード（ｂ）の電圧Ｖgsn6は、同時に交差（クロスカップル）接続のＮチャネルＭＯＳＦＥＴＭＮ４をオン状態にさせる。差動ＭＯＳＦＥＴＭＰ６はオフ状態で電流が流れないために、ＮチャネルＭＯＳＦＥＴＭＮ３，ＭＮ４のドレインノード電荷を放電させて回路の接地電位ＶＳＳの電位にする。上記ＭＯＳＦＥＴＭＮ７のソース電圧であるノード（ｂ）の電位が上記電圧Ｖgsn6分上昇する事で、ＮチャネルＭＯＳＦＥＴＭＮ７のゲート−ソース電圧が減少（或いは逆バイアス）となって、ＮチャネルＭＯＳＦＥＴＭＮ７がオフ状態となり、ダウン電流Ｉdnをゼロにする。
【００１４】
上記ダウン信号ＤＮがハイレベル（ＶｄｄＬ）で、反転信号ＤＮＢがロウレベルに切り替わると、ＰチャネルＭＯＳＦＥＴＮＰ６はオン状態で、ＰチャネルＭＯＳＦＥＴＭＰ７はオフ状態に変化する。電流源ＩB2の電流は上記ＭＯＳＦＥＴＭＰ６側に流れる。ＭＯＳＦＥＴＭＰ６に流れる電流は負荷回路を構成するダイオード形態ＭＯＳＦＥＴＭＮ３にも流れて電圧Ｖgsn3を発生させる。このためにＭＯＳＦＥＴＭＮ３のドレイン電位は、それまでの上記接地電位ＶＳＳからＶgsn3に上昇する。この電圧上昇によりＮチャネルＭＯＳＦＥＴＭＮ５がオン状態となり、ノード（ｂ）をそれまでのＶgsn6から接地電位ＶＳＳ（０Ｖ）へと変化させる。ＮチャネルＭＯＳＦＥＴＭＮ７は、ソース電位が上記接地電位ＶＳＳに低下する事でオン状態となり、ゲートに供給されるバイアス電圧ＶＢＮで決まるダウン電流Ｉdnが流れて、図示しないチャージポンプ回路ＣＰで形成される制御電圧を低下させる。このように位相比較回路ＰＦＤで形成されたダウン信号ＤＰがハイレベル（ＶｄｄＬ）の期間、上記ダウン電流ＩdnをロウパスフィルタＬＰＦに供給するというチャージポンプ動作を行う。
【００１５】
上記差動回路の各々の出力ノード（ａ）及び（ｂ）の振幅は夫々電流源ＩB1，ＩB2で形成されたテール電流で生じた差電圧Ｖgsp4, Ｖgsn6で上記高電源電圧ＶｄｄＨよりはるかに小さい。ＭＯＳＦＥＴの閾値Ｖthにオーバードライブ電圧を加えた値程度であるために、容易に低電源電圧ＶｄｄＬ以下に設計が可能である。ダイオード接続のＭＯＳ負荷回路で出力振幅を制限できる為に使用するＭＯＳＦＥＴとしては位相比較回路ＰＦＤを構成する薄膜ＭＯＳＦＥＴを用いることが可能になり差動回路の負荷回路を夫々全て薄膜ＭＯＳＦＥＴＭＰ１〜ＭＰ４及びＭＮ３〜ＭＮ６に置換する事で微細プロセスデバイスの高速性能で出力ノード（ａ）（ｂ）を高速遷移できるようになる。ドレインに高電圧が印加される差動入力ＭＯＳＦＥＴＭＮ１，ＭＮ２及びＭＰ６，ＭＰ７と、チャージポンプ出力駆動ＭＯＳＦＥＴＭＰ５，ＭＮ７には従来通り厚膜ＭＯＳＦＥＴを用いる。つまり、チャージポンプ回路ＣＰは、高電源電圧ＶｄｄＨで動作するにもかかわらず、図１の回路構成では、低耐圧の薄膜ゲート構造のＭＯＳＦＥＴを用いることができ、しかもそれによりチャージポンプ出力ＭＯＳＦＥＴＭＰ５、ＭＮ７を直接に駆動することができる。
【００１６】
図１において、ＭＯＳＦＥＴＭＮ１、ＭＮ２やＭＰ６，ＭＰ７等のようにゲート電極を四角で示した素子は、ゲート絶縁膜の膜厚が厚いことを示し、ＭＯＳＦＥＴＭＰ１，ＭＰ２やＭＮ３，ＭＮ４のようにゲート電極を直線で示した素子は、ゲート絶縁膜の膜厚が薄いことを示している。ＰチャネルＭＯＳＦＥＴは、ゲートに○を付してＮチャネルＭＯＳＦＥＴと区別できるように表している。このような表現方法は、以下に示した回路図においても同様である。
【００１７】
図２には、上記チャージポンプ回路に用いられるバイアス回路の一実施例の回路図が示されている。電流源ＩB1で形成された電流をダイオード形態のＰチャネルＭＯＳＦＥＴＭＰ１ａに流す。このＭＯＳＦＥＴＭＰ１ａと電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＭＰ３ａを設ける。このＭＯＳＦＥＴＭＰ３ａとダイオード形態のＰチャネルＭＯＳＦＥＴＭＰ５ａを直列接続し、そのドレインと回路の接地電位ＶＳＳとの間に電流源Ｉupを設ける。上記ＭＯＳＦＥＴＭＰ５ａのゲート，ドレイン電圧をバイアス電圧ＶＢＰとして上記ＰチャネルＭＯＳＦＥＴＭＰ５のゲートに供給する。
【００１８】
電流源ＩB2で形成された電流をダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ３ａに流す。このＭＯＳＦＥＴＭＮ３ａと電流ミラー形態にされたＮチャネルＭＯＳＦＥＴＭＮ５ａを設ける。このＭＯＳＦＥＴＭＮ５ａとダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ７ａを直列接続し、そのドレインと高電源電圧ＶｄｄＨとの間に電流源Ｉdnを設ける。上記ＭＯＳＦＥＴＭＮ７ａのゲート，ドレイン電圧をバイアス電圧ＶＢＮとして上記ＮチャネルＭＯＳＦＥＴＭＰ７のゲートに供給する。
【００１９】
この実施例では、バイアス電圧源Ｉup，Ｉdnをチャージポンプ部に正確に転送する為に差動回路のレプリカ構成にする。つまり、電流源ＩB1、ＩB2を上記のように差動回路のバイアス電流（テール電流）と同じくし、ＭＰ５＝ＭＰ５ａ及びＭＮ７＝ＭＮ７ａとし、ＭＰ１＝ＭＰ１ａ、ＭＰ３＝ＭＰ３ａ、ＭＮ３＝ＭＮ３ａ、ＭＰ５＝ＭＮ５ａのように同サイズとする。
【００２０】
図３には、上記チャージポンプ回路の動作の一例を説明するためのタイミング図が示されている。参照クロックＦref に対して帰還クロックＦＢが遅れていると、アップ信号ＵＰが、その位相差に対応した期間ハイレベルにされる。チャージポンプ回路では、ノード（ａ）が上記アップ信号ＵＰがハイレベルの期間に高電源電圧ＶｄｄＨにされて、前記のようにアップ電流Ｉupを流す。逆に、参照クロックＦref に対して帰還クロックＦＢが進んでいると、ダウン信号ＤＮが、その位相差に対応した期間ハイレベルにされる。チャージポンプ回路では、ノード（ｂ）が上記ダウン信号ＤＮがハイレベルの期間に接地電位ＶＳＳ（０Ｖ）にされて、前記のようにダウン電流Ｉdnを流す。
【００２１】
この実施例の位相比較回路では、位相比較動作のときに最小パルス幅にされたＵＰ信号及びＤＮ信号が出力される。このような細いパルス幅の信号を常時出力させることより、チャージポンプ回路での不感帯、つまり出力ＭＯＳＦＥＴＭＰ５とＭＮ７とが共にオフ状態にされたときの出力電圧の不安定を防止する。例えば、上記最小パルス幅に対応した電流をΔＩup及びΔＩdnとすると、実際のアップ電流はＩup−ΔＩdnとなり、実際のダウン電流Ｉdn−ΔＩupとなる。これにより、クロックＦref と帰還クロックＦＢとが完全に一致したときでも、チャージポンプ回路にはΔＩupとΔＩdnのような貫通電流が流れて出力安定化させる。この実施例では、このような細いパルス幅に正確に対応した上記ΔＩup及びΔＩdnを流すようにすることができる。
【００２２】
この実施例のチャージポンプ回路は、スイッチング動作が高速となる。出力ノード（ａ）（ｂ）の振幅がダイオード接続のＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのゲート，ソース間電圧Ｖgsであり、ＭＯＳＦＥＴの閾値電圧Ｖthに近い値で小さい為高電源電圧ＶｄｄＨのフル振幅を行う場合に比べ遷移を大幅に高速に行う事ができる。加えて差動回路の負荷回路のＭＯＳＦＥＴに短チャンネルの薄膜ＭＯＳＦＥＴを使用する為さらに高速化が可能となる。
【００２３】
この実施例のチャージポンプ回路は、低ノイズである。高速のスイッチング電圧振幅が前述のように低振幅のためフル振幅信号でのスイッチングに比べフィルドスルー等で注入されるノイズ電荷量が減少する。つまり、チャージポンプ回路の電流ＭＯＳＦＥＴＭＰ５、ＭＮ７のソースを低振幅でスイッチングし、ゲート電圧をバイアス電圧ＶＢＰとＶＢＮに固定の構成の為に上記ＭＯＳＦＥＴＭＰ５，ＭＮ７の出力電流とスイッチング信号間の寄生的な容量が少なくクロストークも少ない。
【００２４】
この実施例のチャージポンプ回路は、高電源電圧ＶｄｄＨにスパイク電流が無く低ノイズ源である。この為電源線インピーダンスに起因の電源変動ノイズが発生せず同一の電源線に接続された他のアナログ回路ブロックにノイズ源として悪影響を与えない。薄膜ＭＯＳ構成の高速位相比較回路ＰＦＤの出力信号( ＶｄｄＬ振幅）を直接に差動入力ＭＯＳＦＥＴに入力し、差動入力ＭＯＳＦＥＴが電流経路切り替えスイッチとして動作する為電源線電流は常にテール電流ＩB1、ＩB2の一定電流が流れるだけでありスパイク電流が発生しない。厳密には、チャージポンプ電流Ｉup，Ｉdnが流れる期間、この電流分電源線には増減があるがロウパスフィルタ内蔵ＰＬＬではＩup，Ｉdnは数十μＡ程度でテール電流ＩB1、ＩB2に比べ十分小さい為無視できる。
【００２５】
図４には、この発明に係るチャージポンプ回路の他の一実施例の回路図が示されている。この実施例は、前記図１の変形例であり、前記図１の回路にＰチャネルＭＯＳＦＥＴＭＰＡとＭＰＢ及びＮチャネルＭＯＳＦＥＴＭＮＡ及びＭＮＢが追加される。上記ＰチャネルＭＯＳＦＥＴＭＰＡは、上記ＭＯＳＦＥＴＭＰ１，ＭＰ２に並列形態に接続され、ＰチャネルＭＯＳＦＥＴＭＰＢは、上記ＭＯＳＦＥＴＭＰ３，ＭＰ４に並列形態に接続される。これらのＭＯＳＦＥＴＭＰＡ，ＭＰＢのゲートには、バイアス電圧Ｖgpが共通に供給される。上記ＮチャネルＭＯＳＦＥＴＭＮＡは、上記ＭＯＳＦＥＴＭＮ３，ＭＮ４に並列形態に接続され、ＮチャネルＭＯＳＦＥＴＭＮＢは、上記ＭＯＳＦＥＴＭＮ５，ＭＮ６に並列形態に接続される。これらのＭＯＳＦＥＴＭＮＡ，ＭＮＢのゲートには、バイアス電圧Ｖgnが共通に供給される。これらのＭＯＳＦＥＴＭＰＡ，ＭＰＢ及びＭＮＡ，ＭＮＢは定電流源として動作させられる。
【００２６】
アップ信号ＵＰ，ＵＰＢが入力されるＮチャネル入力差動回路（ＭＮ１，ＭＮ２）を例に動作を説明する。入力信号ＵＰがロウレベル（０Ｖ）からハイレベル（ＶｄｄＬ）に、入力信号ＵＰＢがハイレベルからロウレベルに変化した時、テール電流ＩB1が差動ＭＯＳＦＥＴＭＮ１からＭＮ２に切替って流れる。出力ノード（ａ）はそれまでの電圧Ｖgsp4からＭＯＳＦＥＴＭＰ４の閾値（Ｖth) までそのダイオード特性で上昇する。しかしながら、高電源電圧ＶｄｄＨまで充電するのはＭＯＳＦＥＴＭＰ１のドレインに電圧Ｖgsp1が発生し，この電圧でＭＯＳＦＥＴＭＰ３がオンすることで成し遂げられる。この実施例では、この経路の伝達時間の期間も出力ノード（ａ）を高電源電圧ＶｄｄＨに向かって充電を行うために前記電流源動作のＭＯＳＦＥＴＭＰＢを並列に追加するものである。差動ＭＯＳＦＥＴＭＮ２がオフ状態となって電流が遮断された後、Ｖgsp4の電圧を閾値（Ｖth) まではＭＯＳＦＥＴＭＰ４とＭＰＢにて充電し、閾値（Ｖth) 以降はＭＯＳＦＥＴＭＰＢの電流でノード（ａ）の充電を行う。この間ＭＯＳＦＥＴＭＰ１−ＭＰ３の経路でＭＯＳＦＥＴＭＰ３が活性化すれば、ＭＯＳＦＥＴＭＰ３も加わって充電を行う。差動回路の電流切り替え直後から出力ノード（ａ）の高電源電圧ＶｄｄＨに向かった充電をＭＯＳＦＥＴＭＰＢにて行う為に遅延時間が短縮される。このような動作の為には、上記ＭＯＳＦＥＴＭＰＡ，ＭＰＢの電流はテール電流ＩB1以下に設定される。
【００２７】
上記ＭＯＳＦＥＴＭＰＡは、上記とは逆の切り替えを高速に行うようにするために設けられる。つまり、入力信号ＵＰがハイレベル（ＶｄｄＬ）からハイレベル（０Ｖ）に、入力信号ＵＰＢがロウレベル（０Ｖ）からハイレベル（ＶｄｄＬ）に変化したときには、上記ノード（ａ）を高速に変化させてＭＯＳＦＥＴＭＰ５を高速に遮断させる。同様に、定電流源として動作するＮチャネルＭＯＳＦＥＴＭＮＡ，ＭＮＢによって、ダウン信号ＤＮ，ＤＮＢの変化に対応してノード（ｂ）が高速に変化してダウン電流Ｉdnを形成するＮチャネルＭＯＳＦＥＴＭＮ７のスイッチ制御が行われる。
【００２８】
図５には、この発明に係るチャージポンプ回路の更に他の一実施例の回路図が示されている。この実施例では、差動回路の負荷回路として抵抗Ｒ１，Ｒ２が用いて素子数を削減させる。つまり、Ｎチャネル差動ＭＯＳＦＥＴＭＮ２のドレインと高電源電圧ＶｄｄＨとの間に抵抗Ｒ１を接続し、差動ＭＯＳＦＥＴＭＮ１のドレインは高電源電圧ＶｄｄＨを印加する。同様に、Ｐチャネル差動ＭＯＳＦＥＴＭＰ７のドレインと接地電位ＶＳＳとの間に抵抗Ｒ２を接続し、差動ＭＯＳＦＥＴＭＰ６のドレインには接地電位ＶＳＳを供給する。この実施例回路では、出力ノード（ａ）（ｂ）の振幅は、それぞれＩB1×Ｒ１、ＩB2×Ｒ２となる。出力ノードの遷移時間はノード（ａ）（ｂ）の容量と抵抗Ｒ１，Ｒ２で決まり高速化の為には抵抗Ｒ１，Ｒ２の抵抗値を小さくする必要がある。チャージポンプ電流用のＭＯＳＦＥＴＭＰ５，ＭＮ７をカットオフさせる為には出力振幅ＩB1×Ｒ１、ＩB2×Ｒ２を前記のような電圧に設定される。
【００２９】
バイアス電圧源回路は、次の回路により構成される。特に制限されないが、デジタル／アナログ変換回路ＤＡＣで形成された基準電流Ｉcpをダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ７ｂに供給する。このＭＯＳＦＥＴＭＮ７ｂのソースと回路の接地電位との間には、抵抗Ｒ２ｂが設けられる。このＭＯＳＦＥＴＭＮ７ｂのゲート電圧がバイアス電圧ＶＢＮとして抵抗Ｒ３を介して前記ＮチャネルＭＯＳＦＥＴＭＮ７のゲートに供給される。上記ＭＯＳＦＥＴＭＢ７ｂに電流ミラー形態のＮチャネルＭＯＳＦＥＴＭＮ７ａ及びソースに抵抗Ｒ２ａが設けられる。このＭＯＳＦＥＴＭＮ７ａのドレイン電流は、ＰチャネルＭＯＳＦＥＴＭＰ５ａのドレインに流れるようにされる。このＭＯＳＦＥＴＭＰ５ａのソースは、抵抗Ｒ１ａを介して高電源電圧ＶｄｄＨが供給される。そして、ＭＯＳＦＥＴＭＰ５ａのゲート電圧が、バイアス電圧ＶＢＰとして抵抗Ｒ４を介して前記ＰチャネルＭＯＳＦＥＴＭＰ５のゲートに供給される。
【００３０】
そして、差動アンプＡＭＰは、上記ＭＯＳＦＥＴＭＰ５，ＭＮ７のドレイン電圧と、上記ＭＯＳＦＥＴＭＰ５ａ，ＭＮ７ａのドレイン電圧とが等しくなるようにＭＯＳＦＥＴＭＰ５ａのゲート電圧、つまりはバイアス電圧ＶＢＰを形成する。この構成により、前記図２図と同様に差動回路のレプリカとなるように抵抗Ｒ１ａ，Ｒ２ａが用いられる。つまり、ＭＰ５＝ＭＰ５ａ，Ｒ１＝Ｒ１ａ，ＭＮ７＝ＭＮ７ａ＝ＭＮ７ｂ，Ｒ２＝Ｒ２ａ＝Ｒ２ｂにされる。この構成は、ダウン電流ＩdnがＭＯＳＦＥＴＭＮ７のドレイン電圧（ＣＰout)の影響を受けてΔｉ変動したときに、上記差動アンプＡＭＰの動作によりアップ電流Ｉupも上記Δi だけ変動するようバイアス電圧ＶＢＰを制御するように作用する。
【００３１】
図６には、この発明に係るチャージポンプ回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１に示したようなチャージポンプ回路に、前記図５と図２とを組み合わせたバイアス回路が用いられる。この実施例においても、差動アンプＡＭＰの動作によって前記図５のバイアス回路と同様にＣＰout に対応してバイアス電圧ＶＢＰを制御する。この実施例のバイアス回路は、前記図４に示したチャージポンプ回路にも同様に用いることができる。
【００３２】
図７には、この発明に係るＰＬＬ回路の一実施例のブロック図が示されている。ＰＬＬ回路は、位相比較回路ＰＦＤ、チャージポンプ回路ＣＰ、ロウパスフィルタＬＰＦ及び電圧制御発振回路ＶＣＯ（電圧電流変換回路ＶＩＣ＋電流制御発振回路ＣＣＯ）と分周回路ＤｉＶ１で構成される。チャージポンプ回路ＣＰのスイッチＳＷ１と電流源Ｉupは、前記ＰチャネルＭＯＳＦＥＴＭＰ５で構成され、スイッチＳＷ２と電流源Ｉdnは、前記ＮチャネルＭＯＳＦＥＴＭＮ７で構成される。位相比較回路ＰＦＤは参照クロックＦref と帰還クロックＦＢとの間の位相差に応じたパルス幅のアップ信号ＵＰ，ダウン信号ＤＮを出力する。この実施例のＰＬＬ回路では、前記のようにチャージポンプ回路ＣＰが位相比較回路ＰＦＤの出力信号（アップ信号ＵＰ，ダウン信号ＤＮ）により直接に動作するようにされる。上記参照クロックＦref は、約２００〜３００ＭＨｚのような高周波数とされ、分周回路は、分周比が１ないし１／２にされる。したがって、内部クロック信号Ｆout の周波数も上記２００〜３００ＭＨｚ又はその２倍のような高い周波数とされる。
【００３３】
この実施例のＰＬＬ回路は、高電源電圧ＶｄｄＨと低電源電圧ＶｄｄＬの２電源電圧で動作するようにされる。高電源電圧ＶｄｄＨは、例えば３．３Ｖにされ、低電源電圧ＶｄｄＬは、例えば１．２〜１．０Ｖにされる。上記低電源電圧ＶｄｄＬは、上記高電源電圧ＶｄｄＨを降圧電源回路で形成されたものであってもよい。上記位相比較回路ＰＦＤと、電流制御発振回路ＣＣＯ及び分周回路ＤｉＶ１は、上記低電源電圧ＶｄｄＬで動作するようにされる。上記チャージポンプ回路ＣＰと、電圧電流変換回路ＶＩＣとが上記高電源電圧ＶｄｄＨで動作するようにされる。出力信号Ｆout は、分周回路ＤｉＶ２で形成される。この分周回路ＤｉＶ２も上記低電源電圧ＶｄｄＬで動作するようにされる。
【００３４】
図８には、図７の電圧制御型発振回路ＶＯＣの一実施例の回路図が示されている。この実施例の電圧制御型発振回路は、前記のように電圧電流変換回路ＶＩＣと電流制御発振回路ＣＣＯから構成される。前記ロウパスフィルタで形成された制御電圧Ｖｃは、ＮチャネルＭＯＳＦＥＴＭＮ１０のゲートに供給される。このＭＯＳＦＥＴＭＮ１０のソースと回路の接地電位との間には、抵抗Ｒ１０が設けられて電流信号Ｉc （＝（Ｖｃ−Ｖth）／Ｒ１０）に変換される。この電流Ｉc は、ＰチャネルＭＯＳＦＥＴＭＰ１０とＭ１１からなる電流ミラー回路に供給される。上記ＭＯＳＦＥＴＭＰ１０とＭＰ１１のソースには、上記高電源電圧ＶｄｄＨが供給される。上記ＭＯＳＦＥＴＭＰ１１のドレイン電流は、回路の接地電位側に設けられたＮチャネルＭＯＳＦＥＴＭＭ１１とＭＮ１２からなる電流ミラー回路に供給される。上記ＭＯＳＦＥＴＭＮ１２のドレイン電流が電流制御発振回路ＣＣＯを構成するリングオシレータの動作電流とされる。このリングオシレータを構成するＣＭＯＳインバータ回路の動作電圧は、低電源電圧ＶｄｄＬとされる。なお、ＮチャネルＭＯＳＦＥＴＭＮ１１の耐圧が必要なら、ダイオード形態のＭＯＳＦＥＴや抵抗手段をドレインに接続し、電圧を低下させるようにすればよい。
【００３５】
図９に、この発明に係る半導体装置の一実施例の概略素子構造断面図が示されている。同図には、この発明に係る半導体装置に用いられるＰチャネルル型ＭＯＳＦＥＴを例にした３つのＭＯＳＦＥＴＭＰ３，ＭＰ４及びＭＰ１と１つのＮチャネルＭＯＳＦＥＴＭＮ３が例示的に示されている。この実施例の半導体装置は、特に制限されないが、Ｐ型半導体基板１にＮ型ウエル２とＰ型ウエル３とが形成されている。また、Ｐ型半導体基板１の表面には、Ｎ型ウエル２とＰ型ウエル３との境界領域などにフィールド絶縁膜４が形成されている。上記Ｎ型ウエル２には、ＰチャネルＭＯＳＦＥＴＭＰ３，ＭＰ４及びＭＰ１が設けられる。Ｐ型ウエル３には、ＮチャネルＭＯＳＦＥＴＭＮ３が設けられる。
【００３６】
上記ＭＯＳＦＥＴＭＰ１は、そのゲート酸化膜（絶縁膜）１７の膜厚が、上記半導体装置のプロセスで可能とされる最も薄い膜厚に形成される。例えば、１０〜３０Å程度の薄く成形される。そして、チャネル長は、約４０〜１００ｎｍ程度に小さくされる。ＭＯＳＦＥＴＭＰ３，ＭＰ４は、上記ＭＯＳＦＥＴＭＰ１に比べてゲート酸化膜１６の膜厚が厚く形成される。この膜厚の設定は、上記高電源電圧ＶｄｄＨの耐圧等を考慮して約５０〜１００Å程度と厚く形成される。そして、チャネル長も４００ｎｍ程度に大きくされる。図示しない、ＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２等のように厚い膜厚とされるＭＯＳＦＥＴは、上記ＮチャネルＭＯＳＦＥＴＭＰ３，ＭＰ４と同様に形成される。図示しない、ＰチャネルＭＯＳＦＥＴＭＰ１等のように薄い膜厚とされるＭＯＳＦＥＴは、上記ＰチャネルＭＯＳＦＥＴＭＰ１と同様に形成される。特に制限されないが、上記ＭＯＳＦＥＴＭＰ３，ＭＰ４は、ソースが共通の半導体領域５で構成される。上記Ｎ型ウエル２には、ＮチャネルＭＯＳＦＥＴのソース，ドレイン拡散層と同じＮ型の拡散層８が設けられ、そこにバイアス電圧ＶｄｄＨが印加される。
【００３７】
Ｎ型ウエル２に形成されたＰチャネルＭＯＳＦＥＴＭＰ３，ＭＰ４の高濃度のＰ型半導体領域であるソース，ドレイン５、６及び７のゲート電極Ｇとオーバーラップする部分には、それよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Lighly Doped Drain Structure）構造とされる。このことは、ＰチャネルＭＯＳＦＥＴＭＰ１のソース，ドレインについても同様である。また、Ｐ型ウエル３に形成されたＮチャネルＭＯＳＦＥＴＭＮ３の高濃度のＮ型半導体領域であるソース，ドレイン１３のゲート電極Ｇとオーバーラップする部分には、それよりも低濃度のＮ型半導体領域が形成されており、ＬＤＤ構造とされる。前述のＭＯＳＦＥＴＭＰ３，ＭＰ４，ＭＰ１及びＭＮ３におけるゲート電極Ｇの下部には、それぞれ前述のような観点で決められて膜厚が異なるゲート酸化膜１５〜１８が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
【００３８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ゲート絶縁膜の膜厚や素子サイズは、種々の実施形態を採ることができる。リングオシレータは、前記のようなＣＭＯＳインバータ回路を用いるもの他、差動増幅回路に置き換えるものであってもよい。ＰＬＬ回路は、前記のように電源電流スパイクやスイッチＭＯＳＦＥＴでのフィードスルー含む不要のチャージ注入量の影響を受ける高周波数で動作するものに広く利用できる。
【図面の簡単な説明】
【００３９】
【図１】この発明に係るチャージポンプ回路の一実施例の回路図である。
【図２】図１のチャージポンプ回路に用いられるバイアス回路の一実施例の回路図である。
【図３】図１のチャージポンプ回路の動作の一例を説明するためのタイミング図である。
【図４】この発明に係るチャージポンプ回路の他の一実施例の回路図である。
【図５】この発明に係るチャージポンプ回路の更に他の一実施例の回路図である。
【図６】この発明に係るチャージポンプ回路の更に他の一実施例の回路図である。
【図７】この発明に係るＰＬＬ回路の一実施例のブロック図である。
【図８】図７の電圧制御型発振回路ＶＯＣの一実施例の回路図である。
【図９】この発明に係る半導体装置の一実施例の概略素子構造断面図である。
【図１０】本願発明に先立って検討されたＰＬＬのブロック図である。
【符号の説明】
【００４０】
ＭＰ１〜ＭＰ１２…ＰチャネルＭＯＳＦＥＴ、ＮＭ１〜ＭＮ１２…ＮチャネルＭＯＳＦＥＴ、Ｃ０〜Ｃ２…キャパシタ、Ｒ１〜Ｒ４…抵抗、
ＰＦＤ…位相比較回路、ＣＰ…チャージポンプ回路、ＬＰＦ…ロウパスフィルタ、ＶＩＣ…電圧電流変換回路、ＣＣＯ…電流制御発振回路、ＤｉＶ１，２…分周回路、
１…Ｐ型半導体基板、２…Ｎ型ウエル、３…Ｐ型ウエル、４…フィールド絶縁膜、５〜７…半導体領域、８…拡散層、９，１４…ｐ型半導体領域、１０，１２，１３…半導体領域、１５〜１８…ゲート絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008306231.tif 000009
【図８】
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【図９】
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【図１０】
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