(57)【要約】【目的】トップゲート構造の半導体装置で問題となるラッチアップ耐量低下を抑制すると共に低オン電圧が得られる半導体装置およびその製造方法の提供。【構成】トップゲート構造を備えるＭＯＳ型半導体装置において、前記半導体結晶層２内の前記ｎ型領域の所定幅部分２ａの厚さが、前記所定幅部分以外の前記半導体結晶層部分の厚さよりも薄いＭＯＳ型半導体装置とする。【選択図】        図４
2008235383.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板表面に、第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を備え、該半導体結晶層が内部に前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該ベース領域の表面層に設けられる一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記エミッタ領域とに挟まれる前記ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるＭＯＳ型半導体装置において、前記半導体結晶層の前記一導電型領域内に、前記半導体結晶層の他の部分より厚さの薄い肉薄部を備えることを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記肉薄部が前記第二開口部の幅よりも広いことを特徴とする請求項１記載のＭＯＳ型半導体装置。
【請求項３】
前記肉薄部が前記第二開口部の幅よりも１．０μｍ以上広いことを特徴とする請求項２記載のＭＯＳ型半導体装置。
【請求項４】
前記第二開口部で前記半導体基板表面に接触する前記一導電型領域が形成されている半導体結晶層のうち、前記一導電型領域内の肉薄部の厚さが、前記肉薄部以外の前記半導体結晶層部分の厚さよりも薄いＭＯＳ型半導体装置の製造方法において、前記肉薄部を形成するために、前記肉薄部相当箇所にＬＯＣＯＳ酸化膜を形成し、続いて該ＬＯＣＯＳ酸化膜を除去する工程を有することを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
【請求項５】
前記第二開口部で前記半導体基板表面に接触する前記一導電型領域が形成されている半導体結晶層のうち、前記一導電型領域内の肉薄部の厚さが、前記肉薄部以外の前記半導体結晶層部分の厚さよりも薄いＭＯＳ型半導体装置の製造方法において、前記肉薄部を形成するために、前記肉薄部相当箇所に熱酸化膜またはＣＶＤ酸化膜を形成し、続いて前記熱酸化膜またはＣＶＤ酸化膜を除去する工程を繰り返し行う工程を有することを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ型半導体装置およびその製造方法に関し、特にはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
本発明にかかるＭＯＳ型半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。
【０００３】
以下、本発明にかかるＩＧＢＴの特性等について簡単に説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在し、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほど、オン電圧は低いがスイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を共に改善することは一般的には困難とされているので、最善の策はトレードオフ関係の最適化が得られるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。
【０００４】
最適なトレードオフ関係を実現するには、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【０００５】
アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げることが実際に行われている方法である。一方、カソード側のキャリア濃度を上げる作用効果はＩＥ効果と呼ばれている。このＩＥ効果については、既にその詳細が発表されている（例えば、非特許文献１参照）。ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。このように、従来のＩＧＢＴでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにＩＥ効果によるカソード側に偏重したキャリア分布となるようなデバイス構造とすることが試みられている。
【０００６】
さらに、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフ関係を大幅に改善できるトップゲート構造を有するＩＧＢＴについても既に特許文献が公開されている（特許文献３、特許文献４、特許文献５）。以下、従来のトップゲート構造を有するＩＧＢＴの製造方法について、本発明にも関係するので図面を参照して詳細に説明する。
【０００７】
図１２（ａ）に示すように、半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．７μｍの初期酸化膜１０２を形成する。次に初期酸化膜１０２を並列ストライプ状の平面パターンとなるように選択的にエッチング（たとえば、ドライエッチング）して、並列ストライプ間が２０μｍ幅の第一開口部１０３を形成する（図１２（ｂ））。並列ストライプ状平面パターンからなる初期酸化膜１０２自体の基板面方向の幅は３μｍ程度が好ましい。続いて、図１２（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜１０４を厚さ０．１μｍの厚さに全面形成した後、フォトリソグラフィによって基板酸化膜１０４の中央にストライプ状初期酸化膜に平行で幅１μｍの第二開口部１０５を形成する。初期酸化膜１０２の突出量（膜厚）は前述のように０．７μｍであるが、さらに基板酸化膜１０４の厚さ０．１μｍが加わるので、初期酸化膜１０２の突出量（膜厚）は合わせて０．８μｍとなる。
【０００８】
その後、第二開口部１０５によって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャルシリコン層１０６を成長させる。ｎ型エピタキシャルシリコン層１０６の成長が第二開口部１０５で始まってから成長面が基板酸化膜１０４の厚みを超えると成長は基板酸化膜１０４上を横方向にも進む。その後、端部の初期酸化膜１０２の突出高さ（膜厚）を乗り越えて第一開口部１０３の全面を初期酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる（図１２（ｃ））。次に、初期酸化膜１０２をストッパ酸化膜として図１３（ｄ）に示すようにｎ型エピタキシャルシリコン層１０６表面が初期酸化膜１０２の表面と高さの等しい平坦な断面形状になるまで研磨を行う。研磨後のｎ型エピタキシャルシリコン層１０６の厚さは約０．７μｍ程度になる。
【０００９】
次に、図１３（ｅ）のようにエピタキシャルシリコン層１０６の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７を８０ｎｍの厚さで全面に形成する。次にゲート電極となるポリシリコン層１０８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、このポリシリコン層に高濃度のリンをドープして低抵抗層とした後、フォトリソグラフィによりポリシリコン層１０８とゲート酸化膜の所定のゲート領域を残して他を除去する。続いて、所定のポリシリコンゲート領域１０８をマスクにしてボロンイオン注入と熱処理を行い、ｐ型ベース領域（チャネル領域）１０９を形成する（図１３（ｆ））。さらに、砒素とボロンの選択的イオン注入をそれぞれのパターンでフォトレジストをマスクに続けて行い、１０００℃程度の熱処理を行ってｐ型ボディ領域１１０とｎ＋＋型エミッタ領域１１１をそれぞれ形成する（図１４（ｇ））。
【００１０】
この際、ｐ型ボディ領域１１０とｎ＋＋型エミッタ領域１１１の形成工程では、ボディ領域１１０がゲート酸化膜直下のチャネルが形成されるｐ型ベース領域（チャネル領域）１０９にかかると、チャネル形成に悪影響を及ぼしてゲートしきい値電圧が上昇してデバイスがオンしないなどの問題が発生するので、ｎ＋＋型エミッタ領域下のボディ領域１１０を所定の幅だけ、チャネルが形成されるｐ型ベース領域（チャネル領域）１０９から遠ざける方向に後退させることが必要である。しかし、このようなボディ領域の配置は、ｎ＋＋型エミッタ領域１１１／ｐ型ベース領域（チャネル領域）１０９／ｎ型領域１０６からなるｎｐｎトランジスタの電流増幅率を大きくし、小さい電流によって意図しないラッチアップを引き起こすというラッチアップ耐量低下の原因となる。
【００１１】
このようにして元のｎ型エピタキシャルシリコン層１０６のまま残された層であるｎ型領域１０６とｐ型ベース領域１０９とｐ型ボディ領域１１０とｎ＋＋型エミッタ領域１１１が形成された厚さ約０．７μｍのエピタキシャルシリコン層を、この明細書ではカソード層（あるいはシリコン結晶層）と称する。
その後、厚さ約１μｍのＰＳＧ（フォスフォシリケートガラス）膜１１２を全面に形成して層間絶縁膜とする。続いて、この層間絶縁膜にｎ＋＋型エミッタ領域１１１とカソード電極（エミッタ電極）１１３とのコンタクトのためのコンタクト開口部１１４を形成し（図１４（ｈ））、アルミニウム電極（カソード電極）１１３を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、トップゲート構造を有するＩＧＢＴの半導体基板が完成する。
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】米国特許出願公開第２００６／００７６５８３号明細書
【特許文献４】特開２００７−４３０２８号公報
【特許文献５】特開２００６−２３７５５３号公報
【非特許文献１】フロリン・ウドレア、他１名、「ア  ユニファイド  アナリティカル  モデル  フォア  ザ  キャリア  ダイナミクス  イン  トレンチ  インシュレイテッド  ゲート  バイポーラ  トランジスタズ（ＴＩＧＢＴ）（Ａ  ｕｎｉｆｉｅｄ  ａｎａｌｙｔｉｃａｌ  ｍｏｄｅｌｆｏｒ  ｔｈｅ  ｃａｒｒｉｅｒ  ｄｙｎａｍｉｃｓ  ｉｎ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒｓ（ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５、ｐ．１９０−１９５
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前述のような観点で考え出された前記特許文献３、４、５に記載される、表面カソード側のキャリアの高注入構造を特徴とする、トップゲート構造を有するＩＧＢＴなどのＭＯＳ型半導体装置においては、前述したように、オン電圧とターンオフ損失とのトレードオフ問題を改善することはできるが、ホール電流が薄膜カソード層内の非常に狭い抵抗の大きい領域に流れるため、電圧降下が大きくなり、ｎ＋＋型エミッタ領域からの電子の注入を招いて寄生トランジスタ、寄生サイリスタが意図しない状態でラッチアップする、すなわち、ラッチアップ耐量が充分に確保できないという問題がある。このトップゲート構造を有するＩＧＢＴでは、薄膜（厚さ約０．７μｍ）のカソード層を厚くすれば、この問題は改善されるが、オン電圧の上昇、耐圧の低下などの問題が付随的に発生し、特性が良好とは言えなくなるので、厚くすることは困難である。
【００１３】
本発明は、以上説明した問題点に鑑みてなされたものであり、本発明の目的は、トップゲート構造を有するＭＯＳ型半導体装置で問題となるラッチアップ耐量低下を抑制すると共に低オン電圧が得られるＭＯＳ型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
上述の問題を解決するために、特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板表面に、第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を備え、該半導体結晶層内部に前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該ベース領域の表面層に設けられる一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記エミッタ領域とに挟まれる前記ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるＭＯＳ型半導体装置において、前記半導体結晶層の前記一導電型領域内に、前記半導体結晶層の他の部分より厚さの薄い肉薄部を備えるＭＯＳ型半導体装置とする。
【００１５】
特許請求の範囲の請求項２記載の発明によれば、前記肉薄部が前記第二開口部の幅よりも広い特許請求の範囲の請求項１記載のＭＯＳ型半導体装置とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記肉薄部が前記第二開口部の幅よりも１．０μｍ以上広い特許請求の範囲の請求項２記載のＭＯＳ型半導体装置とするとさらに好適である。
【００１６】
特許請求の範囲の請求項４記載の発明によれば、前記第二開口部で前記半導体基板表面に接触する前記一導電型領域が形成されている半導体結晶層のうち、前記一導電型領域内の肉薄部の厚さが、前記肉薄部以外の前記半導体結晶層部分の厚さよりも薄いＭＯＳ型半導体装置の製造方法において、前記肉薄部を形成するために、前記肉薄部相当箇所にＬＯＣＯＳ酸化膜を形成し、続いて該ＬＯＣＯＳ酸化膜を除去する工程を有する特許請求の範囲の請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置の製造方法とすることが好適である。
【００１７】
特許請求の範囲の請求項５記載の発明によれば、前記第二開口部で前記半導体基板表面に接触する前記一導電型領域が形成されている半導体結晶層のうち、前記一導電型領域内の肉薄部の厚さが、前記肉薄部以外の前記半導体結晶層部分の厚さよりも薄いＭＯＳ型半導体装置の製造方法において、前記肉薄部を形成するために、前記肉薄部相当箇所に熱酸化膜またはＣＶＤ酸化膜を形成し、続いて前記熱酸化膜またはＣＶＤ酸化膜を除去する工程を繰り返し行う工程を有する特許請求の範囲の請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置の製造方法とすることも好適である。
【発明の効果】
【００１８】
本発明によれば、トップゲート構造を有するＭＯＳ型半導体装置で問題となるラッチアップ耐量低下を抑制すると共に低オン電圧が得られるＭＯＳ型半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
図１〜図４は本発明の実施例１にかかるＭＯＳ型半導体装置の製造方法を示す半導体基板の要部断面図である。図５〜図８は本発明の実施例２にかかるＭＯＳ型半導体装置の製造方法を示す半導体基板の要部断面図である。図９は本発明の実施例１と従来のトップゲート構造を有するＩＧＢＴのカソード層（シリコン結晶層）の薄膜部分の厚さとオン電圧の関係比較図である。図１０は本発明の実施例１と従来のトップゲート構造のＩＧＢＴの電圧／電流特性比較図である。図１１は従来のトップゲート構造のＩＧＢＴで、シリコン結晶層の厚さをパラメータとした場合の電圧／電流特性比較図である。図１０、図１１で、横軸のコレクタ電圧として、１．０Ｅ＋０１Ｖなどの記載は１．０×１００１Ｖを表す。他の同様の記載についても同じである。
【実施例１】
【００２０】
以下、本発明の実施例１にかかるＭＯＳ型半導体装置の製造方法について、図１〜図４を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１２（ａ）、（ｂ）、（ｃ）に示す従来のＩＧＢＴと同様に、ｎ型シリコン基板１の表面に形成した初期酸化膜にフォトリソグラフィ技術により、並列ストライプ状の初期酸化膜１１を幅５μｍで残して、第一開口部７幅を２０μｍで形成する。第二開口部６は、第一開口部７内に形成される基板酸化膜１０の中央部に形成され、その幅は１μｍである。第一開口部７内に、第二開口部６に露出するシリコン基板１の表面をシード層として、エピタキシャルシリコン成長を行い、少なくともストッパ酸化膜１１の高さ以上に堆積させた後、エピタキシャルシリコン層を研磨し、ストッパ酸化膜１１が露出して平坦になるところで研磨を終了する。ここまでの工程は、符号１０１、１０２、１０３、１０４、１０５、１０６をそれぞれ順に符号１、１１、７、１０、６、２に読み替えれば、従来の図１２と同様の工程であるので、図面を省略した。
【００２１】
前述の研磨により、ストッパ酸化膜１１と高さ（厚さ）を揃えて平坦にされたエピタキシャルシリコン層である半導体結晶層２を含む状態の断面を図１（ａ）に示す。半導体結晶層（シリコン結晶層）２を含むシリコン基板１にスクリーニング酸化膜１４を５０ｎｍおよび窒化膜３１を５００ｎｍ成長させる。その後、フォトリソグラフィ・エッチング工程によって、第二開口部６の直上部分の窒化膜３１およびスクリーニング酸化膜１４を３μｍ幅で開口する（図１（ｂ））。熱酸化膜工程を行うことで、窒化膜３１の開口された部分に厚い酸化膜が形成され、いわゆるＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜１６となる（図１（ｃ））。このＬＯＣＯＳ酸化膜１６をエッチング処理によって除去する。その後、窒化膜およびスクリーニング酸化膜を全面除去すると、本発明にかかる、第二開口部６上に肉薄部２ａを持つ半導体結晶層（シリコン結晶層）２を有する半導体基板が形成される（図２（ｄ））。前述した窒化膜３１の開口幅やＬＯＣＯＳ膜１６の厚さを調整すれば、様々な幅、深さの肉薄部２ａ形状の半導体結晶層（シリコン結晶層）２を有する半導体基板が作成可能である。加えて、フォトリソグラフィ技術を用いてシリコン結晶層の選択エッチングにより肉薄部２を形成する方法よりも高精度でバラツキを少なく、肉薄部分２ａのシリコン結晶層厚さを制御可能とすることができる。
【００２２】
その後、図２（ｅ）に示すように、シリコン結晶層２の厚膜部にフォトレジスト３０をマスクにしてボロンのイオン注入を行い、図２（ｆ）に示すように、熱処理を加えてｐ型ベース領域（チャネル領域）３を形成する。図３（ｇ）に示すように、前記ｐ型ベース領域（チャネル領域）３の表面にフォトレジスト３０をマスクにして砒素のイオン注入と、続けて図３（ｈ）に示すように、少し位置をずらしたフォトレジスト３０をマスクにしてボロンのイオン注入とを行い、図３（ｉ）に示すように、１０００℃の熱処理を加えることによりｎ＋＋型エミッタ領域５と高濃度ｐ型ボディ領域４とを形成する。
【００２３】
続いて、シリコン結晶層２の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１２を８０ｎｍの厚さで全面に形成する。次にゲート電極となるポリシリコン層２０を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、このポリシリコン層に高濃度のリンをドープして低抵抗層とした後、フォトリソグラフィによりポリシリコン層２０とゲート酸化膜１２の所定のゲート領域を残して他を除去する（図４（ｊ））。その後、厚さ約１μｍのＰＳＧ膜を全面に形成して層間絶縁膜１３とする。続いて、この層間絶縁膜１３にｎ＋＋型エミッタ領域５とカソード電極（エミッタ電極）２１とのコンタクトのためのコンタクト開口部１７を形成し（図４（ｋ））、アルミニウム電極（カソード電極）２１を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、トップゲート構造を有するＩＧＢＴの半導体基板が完成する（図４（ｌ））。
【実施例２】
【００２４】
本発明の実施例２にかかるＭＯＳ型半導体装置の製造方法について、図５〜図８を用いて詳細に説明する。図５（ａ）に示す工程までは、フォトパターンを除いて、前記図１２（ａ）、（ｂ）、（ｃ）の断面図に示す工程に準じ、同様であるので、図面および説明を省略する。
図５（ａ）に示すように、第一開口部７幅を実施例１より狭く、１２μｍで形成し、第一開口部７の形成時の酸化膜残し幅（ストッパ酸化膜１１の幅）を５μｍとする。第二開口部８の位置は、実施例１における中央部とは異なり、第一開口部７の端部に形成され、幅は１μｍとする。また、第一開口部７形成時の酸化膜残し部分（ストッパ酸化膜）１１は、実施例１と同様にストライプ状の平面パターンに形成され、このストライプ状のストッパ酸化膜１１間の第一開口部７内にはシリコン結晶層２が研磨により、ストッパ酸化膜１１と高さを揃えて平坦に形成されている。
【００２５】
図５（ｂ）に示すように、シリコン結晶層２とストッパ酸化膜１１の全面に厚さ５００ｎｍ程度のシリコン酸化膜１５を熱酸化法（あるいはＣＶＤ法）で形成し、フォトリソグラフィのエッチング工程によって、第二開口部８上の部分に幅２μｍ程度で前記シリコン酸化膜１５を除去し開口部１７を形成する。その後、再度熱酸化を行うことで、開口部１７内に露出するシリコン結晶層は酸化膜化して薄くなり、酸化膜１５に覆われていた部分のシリコン結晶層２は厚いままと段差が形成される（図５（ｃ））。酸化膜１５を除去すると、本発明にかかる半導体結晶層（シリコン結晶層）２を有する半導体基板が形成される（図６（ｄ））。
【００２６】
シリコン結晶層２上に成長させる前記酸化膜１５は、熱酸化でもＣＶＤ法によるデポジットによるものでもかまわない。この最初の酸化膜１５とフォトリソグラフィのエッチング工程後の２回目の熱酸化膜の厚さを調整することで、実施例１と同様に、様々な幅、深さの肉薄部２ａ形状の半導体結晶層（シリコン結晶層）２を有する半導体基板が作成可能である。
【００２７】
この後の工程は、図２（ｅ）以降と同様の工程とすることができる。また、図６（ｅ）以降の工程のように、ゲート電極を形成するためのポリシリコン層を用い、セルフアライメントイオン注入法と、表面に対して垂直方向ではなく、斜め方向からのイオン注入（図７（ｇ））と、フォトレジストをマスク（図７（ｈ））とするイオン注入法とを組み合わせることにより、工程数を最小限に少なくする方法で、ｐベース領域（図６（ｆ））とこのｐベース領域表面に形成されるｎ＋＋型エミッタ領域とｐ型ボディ領域の最適な位置関係を満たしつつ形成することもできる（図７（ｉ））。その後は前記図４（ｋ）、図４（ｌ）と同様にして、図８（ｊ）、図８（ｋ）に示すように、層間絶縁膜とエミッタ電極を形成すれば、本発明の実施例２にかかるＩＧＢＴが完成する。
【００２８】
図９に、本発明にかかる、第二開口部上に部分的な肉薄部を有するシリコン結晶層（厚さ０．７μｍ）を有するトップゲート構造のＩＧＢＴの、１２５℃，１００Ａ／ｃｍ２におけるオン電圧を示す。図９の横軸は、シリコン結晶層のうちの肉薄部の厚さ（ｔｔｈｉｎｆｉｌｍ）（μｍ）であり、縦軸はオン電圧を示し、パラメータとして肉薄部の幅（Ｗｔｈｉｎｆｉｌｍ）の２分の一を用い、この幅を０μｍ〜３μｍに変化させた場合の関係図を示す。横軸の肉薄部の厚さｔｔｈｉｎｆｉｌｍ＝０．７μｍが、図１４（ｈ）に示す従来のトップゲート構造を有するＩＧＢＴであってシリコン結晶層が均一な厚さで、肉薄部の無い場合に相当する。また、トップゲート構造でない通常のＩＧＢＴの場合、前述と同一条件におけるオン電圧は約２Ｖ程度であるので、トップゲート構造のＩＧＢＴのオン電圧が、図９から同一条件で１．３Ｖ以下であることと比較すると、本発明にかかるＩＧＢＴが従来のＩＧＢＴより低オン電圧であることが分かる。
【００２９】
トップゲート構造のＩＧＢＴとすることだけでも、従来構成のＩＧＢＴよりオン電圧の低下が可能であるが、図９によれば、トップゲート構造のシリコン結晶層に、厚さが相対的に薄い肉薄部を第二開口部の直上に設ける本発明の構成によれば、さらにオン電圧を下げることが可能なことが分かる。
図９によれば、第二開口部幅（１．０μｍ）と同程度の幅の肉薄部とする（図９に示される肉薄部の幅（Ｗｔｈｉｎｆｉｌｍ／２）が０．５μｍの場合）ことでも、オン電圧を低減させる効果は現れるが、望ましくは、第二開口部幅（１．０μｍ）より）１．０μｍ以上広い幅であって厚さの薄い肉薄部になっているとオン電圧の低減効果が大きいことがわかる。従来構成のトップゲート構造のＩＧＢＴでは、シリコン結晶層を薄くすると、シリコン結晶層全体が薄くなるので、ｎ＋＋型エミッタ領域下のｐ型ベース領域（チャネル領域）の厚さも薄くなり、ラッチアップしやすくなるという問題が発生するので、シリコン結晶層を０．７μｍ以下に薄くはできなかった。このことについて、図１１の従来の均一厚さのシリコン結晶層を有するＩＧＢＴの電圧電流特性図で、パラメータとして数種類のシリコン結晶層の厚さを採用し、図に示した。シリコン結晶層の厚さｔ＝０．１μｍ〜０．３μｍの場合、１０Ｖ以下の低いコレクタ電圧でラッチアップしており、ｔ＝０．４μｍでは数十Ｖのコレクタ電圧で、ｔ＝０．５μｍでは約１０００Ｖのコレクタ電圧でそれぞれラッチアップしており、低い電圧で電流制限機能が失われ、電流が急増していることが分かる。
【００３０】
一方、本発明にかかる実施例１、２に示すＩＧＢＴでは、ｎ＋＋型エミッタ領域を形成する部分のシリコン結晶層の厚さは、従来構成のトップゲート型ＩＧＢＴと同じかもしくはさらに厚くすることも特性劣化を伴うことなく可能であることを考慮に入れると、図１０の、本発明と従来のトップゲート構造のＩＧＢＴを比較した電圧電流特性図から分かるように、従来のシリコン結晶層の均一厚さ０．７μｍのＩＧＢＴに対して、本発明にかかる、シリコン結晶層に０．１μｍ〜０．５μｍの厚さの肉薄部を設けた構造を有するＩＧＢＴのラッチアップし易さにはあまり差がないと言える。すなわち、低オン電圧としても従来のＩＧＢＴと同程度のラッチアップ耐量を有するＭＯＳ型半導体装置とすることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例１にかかるＭＯＳ型半導体装置の製造方法を示す半導体基板の要部断面図（その１）である。
【図２】本発明の実施例１にかかるＭＯＳ型半導体装置の製造方法を示す半導体基板の要部断面図（その２）である。
【図３】本発明の実施例１にかかるＭＯＳ型半導体装置の製造方法を示す半導体基板の要部断面図（その３）である。
【図４】本発明の実施例１にかかるＭＯＳ型半導体装置の製造方法を示す半導体基板の要部断面図（その４）である。
【図５】本発明の実施例２にかかるＭＯＳ型半導体装置の製造方法を示す半導体基板の要部断面図（その１）である。
【図６】本発明の実施例２にかかるＭＯＳ型半導体装置の製造方法を示す半導体基板の要部断面図（その２）である。
【図７】本発明の実施例２にかかるＭＯＳ型半導体装置の製造方法を示す半導体基板の要部断面図（その３）である。
【図８】本発明の実施例２にかかるＭＯＳ型半導体装置の製造方法を示す半導体基板の要部断面図（その４）である。
【図９】本発明の実施例１と従来のトップゲート構造を有するＩＧＢＴのカソード層（シリコン結晶層）の肉薄部の厚さとオン電圧の関係比較図である。
【図１０】本発明の実施例１と従来のトップゲート構造を有するＩＧＢＴの電圧／電流特性比較図である。
【図１１】従来のトップゲート構造を有するＩＧＢＴの、シリコン結晶層の厚さをパラメータとする電圧／電流特性図である。
【図１２】従来のトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の要部断面図（その１）である。
【図１３】従来のトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の要部断面図（その２）である。
【図１４】従来のトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の要部断面図（その３）である。
【符号の説明】
【００３２】
１  ｎ型半導体基板
２  カソード層、ｎ型半導体結晶層（シリコン結晶層）
２ａ  肉薄部
３  ｐ型ベース領域、チャネル領域（ｐ型）
４  ボディ領域（ｐ＋型）
５  ｎ＋＋型エミッタ領域
６  第二開口部
７  第一開口部
８  第二開口部
１０  基板酸化膜
１１  初期酸化膜、ストッパ酸化膜
１２  ゲート酸化膜
１３  フォスフォシリケートガラス、ＰＳＧ膜、層間絶縁膜
１４  スクリーニング酸化膜
１５  熱酸化膜、ＣＶＤ酸化膜
１６  ＬＯＣＯＳ酸化膜
１７  開口部
１８  開口部
２０  ゲート電極
２１  エミッタ電極
３０  フォトレジスト
３１  窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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