(57)【要約】【課題】製造工程で生じる基板のグローバル段差を抑制し、ホトエッチングの露光工程における焦点ずれによるパターン不良の発生を防止する【解決手段】配線部１１及び受光素子部１２を有する基板１０を用いる。先ず、工程１において、配線部１１上に配線パターン１４−１ａを作成する。工程２において、被研磨膜２０−１を積層し、工程３において、堆積した被研磨膜２０−１をＣＭＰによって平坦化処理する。次に、工程４において、平坦化された被研磨面２０−１ａ，２０−１ｂにおいて、配線パターン１４−１ａ上に複数のホールを形成し、これらのホールを導電体２２−１で埋める。以下、工程１〜４をｎ回繰り返すことで、ｎ層配線を積層するが、途中のｘ回目（１≦ｘ≦ｎ）で、受光素子１３の全面を覆うダミーパターン（例えば、メタルパターン）２３を形成する。その後、メタルパターン２３箇所をエッチングにより除去して、受光素子１３を露出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に搭載された光電変換素子及び回路部を被覆するための絶縁膜を形成する第１工程と、
化学的機械的研磨により、前記絶縁膜の表面を平坦化する第２工程と、
表面が平坦化された前記絶縁膜上において、前記回路部上に位置して前記回路部に対して電気的に接続される遮光性の配線パターンと、前記光電変換素子上に位置して前記光電変換素子を覆う残膜厚差抑制用のダミーパターンと、を形成する第３工程と、
前記ダミーパターンとこの下に位置する前記絶縁膜とをエッチングにより選択的に除去して前記光電変換素子を露出する第４工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３工程において、前記ダミーパターンは、前記光電変換素子の全面を覆うように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第４工程において、ホトエッチングにより、レジストパターンをマスクにして、前記ダミーパターンとこの下に位置する前記絶縁膜とを除去することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記レジストパターンの平面は、前記ダミーパターンの平面より小さく、前記光電変換素子の平面より大きいことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記光電変換素子は、受光素子であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は、単層配線構造又は多層配線構造であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造工程（プロセス）で生じるウェハ等の基板の段差を抑制し、ホトエッチング（「ホトリソグラフィ」ともいう。）の際のデフォーカス（defocus、露光工程におけるフォーカス（焦点）ずれ）によるパターン不良が発生することを防止する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造方法において、ウェア等の基板上に絶縁膜を介して配線パターンを形成するためのホトエッチング工程では、例えば、次の（１）〜（７）のような処理が行われる。
【０００３】
（１）  金属膜の形成
基板上に形成した絶縁膜の全面に、配線パターン用の金属膜を被着する。
【０００４】
（２）  ホトレジスト塗布
金属膜の全面にホトレジストを塗布する。
【０００５】
（３）  位置合わせ・露光
半導体装置の製造工程では、数回のホトエッチング工程を行うため、ホトマスクのパターンと基板上のパターンとの相対的な位置を合わせる必要がある。これをマスク合わせという。その後、紫外光（以下「ＵＶ光」という。）をホトマスクを通してホトレジストに照射する（露光）。
【０００６】
（４）  現像
露光後、有機溶剤等で現像レジストパターンを得る（現像）。
【０００７】
（５）  エッチング
レジストパターンをマスクにして、金属膜をエッチングし、配線パターンを形成する。
【０００８】
（６）  レジスト除去
エッチング後、不必要になったレジストパターンを除去する（レジスト除去）。
【０００９】
（７）  絶縁膜形成
配線パターンを保護するため、この配線パターン上に絶縁膜を形成する。
【００１０】
この絶縁膜の段差を抑えるため、従来、例えば、下記の文献等に記載されているように、回転可能な研磨パッドを用いてウェハ上の絶縁膜表面を平坦化する化学的機械的研磨（Chemical  Mechanical  Polishing、以下「ＣＭＰ」という。）が用いられている。
【００１１】
【特許文献１】特開２００３−１４０３１９号公報
【００１２】
図３（Ａ）、（Ｂ）は、前記特許文献１等に記載された従来の半導体装置の製造方法における一部の製造工程図である。
【００１３】
図３（Ａ）の絶縁膜形成工程において、ウェハ等の基板１上に絶縁膜を介して形成された配線パターン２−１上に、高密度プラズマＣＶＤ（high  DensityPlasma-Chemical  Vapor  Deposition、以下「ＨＤ−ＣＶＤ」という。）等により、被研磨膜（例えば、二酸化シリコン（ＳｉＯ２）等の酸化膜や層間絶縁膜）３−１が堆積される。被研磨膜３−１の表面は、配線パターン２−１の凹凸等に依存して局所的な凹凸や段差が生じる。これにより、高集積化のための多層配線構造等において、層間のショート、配線間のショート、オープン等の不具合が生じて歩留まりや信頼性低下の原因となるため、平坦化処理が必要になる。
【００１４】
図３（Ｂ）の平坦化工程において、ＣＭＰを用いて被研磨膜３−１を平坦化すると、平坦化後の被研磨膜３−１ａにおいて、下地の配線パターン密度（基板上の配線パターンが配置される面積が基板全体の面積に占める割合）によって研磨レートに差が生じる。例えば、図３（Ｂ）に示す被研磨膜３−１ａの左側の配線パターン密度が高い領域（密な領域）の膜厚Ｄ１に比べて、右側の配線パターン密度が低い領域（疎な領域）の膜厚Ｄ２が小さくなり（Ｄ１＞Ｄ２）、残膜厚差（＝Ｄ１−Ｄ２、このＣＭＰ後の残膜厚差を以下「グローバル段差」という。）が生じる。このグローバル段差の発生を抑えるために、図４（Ａ）、（Ｂ）に示すような方法が提案されている。
【００１５】
図４（Ａ）、（Ｂ）は、前記特許文献１等に記載された従来の半導体装置の製造方法における一部の製造工程図であり、従来の図３中の要素と共通の要素には共通の符号が付されている。
【００１６】
図４（Ａ）の配線パターン形成工程において、ウェハ等の基板１上に絶縁膜を介して配線パターン２−１を形成する場合に、配線パターン２−１の例えば右側の疎な領域にダミー（疑似）配線パターン４を形成し、これらの配線パターン２−１及びダミー配線パターン４の上に、ＨＤ−ＣＶＤ等により堆積する被研磨膜３−１の表面を平らにする工夫をしている。
【００１７】
これにより、図４（Ｂ）の平坦化工程において、ＣＭＰを用いて被研磨膜３−１を平坦化すると、平坦化後の被研磨膜３−１ａにおいて、下地のパターン密度が均一化されているので、図４（Ｂ）の左側の領域の膜厚Ｄ１と右側の領域の膜厚Ｄ２とがほぼ等しくなり、グローバル段差の発生を抑えることが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図５は、従来の半導体装置の製造方法における課題を説明するための製造工程図であり、従来の図３及び図４中の要素と共通の要素には共通の符号が付されている。
【００１９】
従来の図４に示すようなダミー配線パターン４を形成する製造方法では、例えば、メタル配線のような遮光性（非透明性）のダミー配線パターン４を生成すべき箇所の下側に位置する基板１上に、光電変換素子（例えば、光センサのような受光素子）５を作成する場合、この上に、図５の破線で示されるようなダミー配線パターン４を配置すると、上方から被研磨膜３−１ａを通して入射される光が受光素子５まで到達しないため、ダミー配線パターン４の配置を行えない箇所が発生するので、ダミー配線パターン方法を採用できない。
【００２０】
しかしながら、ダミー配線パターン方法を採用しない場合、特に、多層配線構造では、例えば、１層目の被研磨膜３−１ａ上に、２層目の配線パターン２−２が形成され、更に、この上に、２層目の被研磨膜３−２ａ、及び３層目の配線パターン２−３等が順に積層され、各層の被研磨膜３−１ａ，３−２ａ，・・・毎にＣＭＰが繰り返される。この結果、図５の実線で示すように、多層配線でＣＭＰを繰り返す場合は、左側の領域の全膜厚Ｄ１１と右側の領域の全膜厚Ｄ１２とのグローバル段差（＝Ｄ１１−Ｄ１２）が著しく増大し、ホトエッチング工程において、例えば、右側の領域における２層目の被研磨膜３−２ａを生成する際の露光時の焦点深度が確保できなくなり、パターン不良が発生するという課題があった。
【課題を解決するための手段】
【００２１】
本発明における半導体装置の製造方法では、基板上に搭載された光電変換素子（例えば、受光素子）及び回路部を被覆するための絶縁膜を形成する第１工程と、ＣＭＰにより、前記絶縁膜の表面を平坦化する第２工程と、表面が平坦化された前記絶縁膜上において、前記回路部上に位置して前記回路部に対して電気的に接続される遮光性の配線パターンと、前記光電変換素子上に位置して前記光電変換素子を覆うグローバル段差抑制用のダミーパターンと、を形成する第３工程と、前記ダミーパターンとこの下に位置する前記絶縁膜とをエッチングにより選択的に除去して前記光電変換素子を露出する第４工程とを有している。
【発明の効果】
【００２２】
本発明における半導体装置の製造方法によれば、光電変換素子を覆う領域にグローバル段差抑制用のダミーパターンを配置するので、上層の工程で光電変換素子領域は過剰に凹まず、一定の範囲にグローバル段差を保つことができる。これにより、上層のホールや配線パターン等を作成する際のホトエッチングの露光工程において焦点ずれによるパターン不良を防止することが可能となる。
【発明を実施するための最良の形態】
【００２３】
半導体装置の製造方法では、基板上に搭載された光電変換素子（例えば、受光素子）及び回路部を被覆するための絶縁膜を形成する第１工程と、ＣＭＰにより、前記絶縁膜の表面を平坦化する第２工程と、表面が平坦化された前記絶縁膜上において、前記回路部上に位置して前記回路部に対して電気的に接続される遮光性の配線パターンと、前記光電変換素子上に位置して前記光電変換素子の全面を覆うグローバル段差抑制用のダミーパターンと、を形成する第３工程と、前記ダミーパターンとこの下に位置する前記絶縁膜とをエッチングにより選択的に除去して前記光電変換素子を露出する第４工程とを有している。
【００２４】
前記第４工程では、例えば、ホトエッチングにより、レジストパターンをマスクにして、前記ダミーパターンとこの下に位置する前記絶縁膜とを除去する。
【実施例１】
【００２５】
（実施例１の製造方法）
図２−１（ａ）〜（ｅ）、図２−２（ｆ）〜（ｉ）、及び図２−３（ｊ）〜（ｌ）は、本発明の実施例１の多層配線構造における半導体装置の製造方法を示す概略の縦断面の製造工程図である。及び、図１（Ａ）〜（Ｃ）は、図２−３（ｊ）〜（ｌ）と対応する同一の製造工程図である。
【００２６】
本実施例１の多層配線構造における半導体装置の製造方法では、例えば、次の（１）〜（１２）の工程により製造される。
【００２７】
（１）  図２−１（ａ）の金属膜形成・レジスト塗布工程
Ｓｉウェハ等の基板１０を用意する。この基板１０の領域は、配線部１１と光電変換部（例えば、受光素子部）１２とに分けられる。基板１０の配線部１１には、図示しない半導体素子等が形成され、更に、基板１０の受光素子部１２には、入射光を電気に変換するための平面の長さＬ１の受光素子（例えば、ホトダイオード、ホトトランジスタ等）１３が形成されている。基板１０の配線部１１上には、図示しない絶縁膜（例えば、ＳｉＯ２等）を介して、配線パターン用の１層目の遮光性の金属膜（メタル膜）１４−１を形成する。この時、受光素子部１２上には、金属膜１４−１を形成しない。受光素子部１２を除き、金属膜１４−１の全面にホトレジスト１５−１を塗布する。レジスト塗布後、必要に応じて、塗布膜中に残存する溶剤を除くために、熱処理（プリベーク）をする。
【００２８】
（２）  図２−１（ｂ）の位置合わせ・露光工程
半導体装置の製造工程では、数回のホトエッチング工程を行うため、ホトマスク１６のパターンと基板上のパターンとの相対的な位置合わせを行う（マスク合わせ）。その後、ＵＶ光１７を照射する（露光）。
【００２９】
（３）  図２−１（ｃ）の現像工程
露光後、有機溶剤等で現像してホトレジスト１５−１のレジストパターン１５−１ａを得る（現像）。現像後、必要に応じて、エッチング前にレジストパターン１５−１ａと１層目の金属膜１４−１との密着性を良くするために、熱処理（ポストベーク）をする。
【００３０】
（４）  図２−１（ｄ）のエッチング工程
レジストパターン１５−１ａをマスクにして１層目の金属膜１４−１をエッチングする。
【００３１】
（５）  図２−１（ｅ）のレジスト剥離工程
不要になったレジストパターン１５−１ａを剥離除去すると、配線部１１上に１層目の金属製配線パターン１４−１ａが得られる。
【００３２】
（６）  図２−２（ｆ）の絶縁膜形成工程
ＤＰ−ＣＶＤ等を用いて、全面に１層目の被研磨膜（例えば、ＳｉＯ２等の酸化膜や層間絶縁膜）２０−１を所定の厚さに堆積する。被研磨膜２０−１の表面は、配線パターン１４−１ａの凹凸等に依存して局所的な凹凸や段差が生じるので、平坦化処理が必要になる。
【００３３】
（７）  図２−２（ｇ）の平坦化工程
ＣＭＰを用いて１層目の被研磨膜２０−１の表面を平坦化する。この平坦化処理では、下地の配線パターン密度によって研磨レートに差が生じる。例えば、図２−２（ｇ）の左側の配線部１１における配線パターン密度が高い領域（密な領域）の研磨後の被研磨膜２０−１ａの膜厚ｄ１に比べて、右側の受光素子部１２及び配線部１１における配線パターン密度が低い領域（疎な領域）の研磨後の被研磨膜２０−１ｂの膜厚ｄ２が小さくなり（ｄ１＞ｄ２）、グローバル段差（＝ｄ１−ｄ２）が生じる。
【００３４】
（８）  図２−２（ｈ）のレジストパターン形成工程
研磨後の被研磨膜２０−１ａ，２０−１ｂの全面にホトレジストを塗布し、前記と同様に、ホトマスクを用いた露光、及び現像を行ってそのホトレジストのレジストパターン１５−２ａを形成する。
【００３５】
（９）  図２−２（ｉ）の導電体埋設工程
レジストパターン１５−２ａをマスクにして、２層目の被研磨膜２０−１ａ，２０−１ｂをエッチングし、１層目の配線パターン１４−１ａ上に、縦方向に筒状に延びる複数のホール（開口部）を形成し、これらの筒状のホールをタングステン等の導電体２２−１で埋める。その後、レジストパターン１５−２ａを除去すれば、１層目の配線パターン１４−１ａに対して縦方向に電気的に接続された柱状をなす複数の導電体２２−１からなるホールパターンが形成される
【００３６】
（１０）  図２−３（ｊ）、図１（Ａ）の配線パターン・被研磨膜形成工程
前記（ａ）とほぼ同様に、１層目の被研磨膜２０−１ａ，２０−１ｂの全面に２層目の遮光性の金属膜を形成し、この金属膜の全面にホトレジストを塗布する。前記（ｂ）とほぼ同様に、マスク合わせを行い、露光した後、前記（ｃ）とほぼ同様に、現像してレジストパターンを得る。前記（ｄ）とほぼ同様に、レジストパターンをマスクにして２層目の金属膜をエッチングした後、前記（ｅ）と同様に、不要になったレジストパターンを剥離除去し、複数の導電体２２−１からなるホールパターン上に、２層目の金属製配線パターン１４−２ａを形成すると共に、受光素子部１２上の１層目の被研磨膜２０−１ｂ箇所に、グローバル段差抑制用のダミーパターン（例えば、遮光性のメタルパターン）２３を形成する。メタルパターン２３は、この周辺の配線パターン１４−２ａの高さとほぼ同一の高さの膜厚を有すると共に、受光素子１２の平面の長さＬ１よりも大きな平面の長さＬ２を有し、受光素子１３の全面を覆うように形成される。
【００３７】
前記（ｆ）とほぼ同様に、ＤＰ−ＣＶＤ等を用いて、全面に２層目の被研磨膜（例えば、ＳｉＯ２等の酸化膜や層間絶縁膜）２０−２を所定の厚さに堆積する。被研磨膜２０−２の表面は、配線パターン１４−２ａ及びメタルパターン２３の凹凸等に依存して局所的な凹凸や段差が生じるので、平坦化処理が必要になる。
【００３８】
（１１）  図２−３（ｋ）、図１（Ｂ）の平坦化・導電体埋設工程
前記（ｇ）とほぼ同様に、ＣＭＰを用いて２層目の被研磨膜２０−２の表面を平坦化する。この平坦化処理では、下地の配線パターン密度及びメタルパターン２３の有無によって研磨レートに差が生じる。例えば、図２−３（ｋ）、図１（Ｂ）の左側の配線部１１においては、配線パターン密度が高い領域（密な領域）であるので、研磨後の被研磨膜２０−２ａの膜厚がｄ１１となる。これに対し、右側の配線部１１においては、配線パターン密度が低いが、受光素子部１２を覆うメタルパターン２３が形成されているので、右側全体のパターン密度が左側のパターン密度とほぼ同一になる。そのため、右側の配線部１１及び受光素子部１２の研磨後の被研磨膜２０−２ｂの膜厚がｄ１２となる。従って、研磨後の左側の被研磨膜２０−１ａ，２０−２ａ全体の膜厚ｄ１１と、右側の被研磨膜２０−１ｂ，２０−２ｂ全体の膜厚ｄ１２との大小の関係は、従来のようにｄ１１＞＞ｄ１２ではなく、ｄ１１＞ｄ１２、ｄ１１＜ｄ１２、あるいは、ｄ１１＝ｄ１２となり、仮に、グローバル段差（＝ｄ１１−ｄ１２）が生じたとしても、従来に比べて著しく小さい。
【００３９】
平坦化処理後、前記（ｈ）とほぼ同様に、研磨後の２層目の被研磨膜２０−２ａ，２０−２ｂの全面にホトレジストを塗布し、ホトマスクを用いた露光、及び現像を行ってそのホトレジストのレジストパターンを形成する。次に、そのレジストパターンをマスクにして、前記（ｉ）とほぼ同様に、２層目の被研磨膜２０−１ａ，２０−１ｂをエッチングし、２層目の配線パターン１４−２ａ上に、縦方向に筒状に延びる複数のホールを形成し、これらの筒状のホールをタングステン等の導電体２２−２で埋める。その後、不要になったレジストパターンを除去すれば、２層目の配線パターン１４−２ａに対して縦方向に電気的に接続された柱状をなす複数の導電体２２−２からなるホールパターンが形成される。メタルパターン２３上には、導電体２２−２が形成されていない。
【００４０】
（１２）  図２−３（ｌ）、図１（Ｃ）の配線パターン形成・受光素子開口工程
前記（ｊ）とほぼ同様に、２層目の被研磨膜２０−２ａ，２０−２ｂの全面に３層目の遮光性の金属膜を形成し、この金属膜の全面にホトレジストを塗布する。次に、マスク合わせを行い、露光した後、現像してレジストパターンを得る。このレジストパターンをマスクにして３層目の金属膜をエッチングした後、不要になったレジストパターンを剥離除去し、複数の導電体２２−２からなるホールパターン上に、３層目の金属製配線パターン１４−３ａを形成する。これと同時に、あるいは、その後、受光素子１３上に積層されている２層目の被研磨膜２０−２ｂ、メタルパターン２３、及び１層目の被研磨膜２０−１ｂを上から順に、マスク等を用いてエッチングにより除去し、受光素子１３の平面の長さＬ１とほぼ同様の平面の長さＬ３を有する開口部２４を形成し、受光素子１３を露出させる。この際、開口部２４の長さＬ３は、メタルパターン２３の長さＬ２よりも小さいので、このメタルパターン２３の両端部２３ａが残渣として残るが、受光素子１３に対する外部からの入射光の妨げにはならない。その後、３層目の配線パターン１４−３ａ上に保護膜を被覆する等すれば、受光素子１３を有する３層配線構造の半導体装置の製造が終了する。
【００４１】
（実施例１の効果）
本実施例１の製造方法によれば、次の（ａ）〜（ｃ）のような効果がある。
【００４２】
（ａ）  受光素子１３を覆う領域にメタルパターン２３を配置するので、上層の工程で受光素子部１２は過剰に凹まず、一定の範囲にグローバル段差（＝ｄ１１−ｄ１２）を保つことができる。これにより、上層のホールやメタルパターン２３を作成する際のホトエッチング工程の露光処理において焦点ずれによるパターン不良を防止することが可能となる。
【００４３】
（ｂ）  受光素子１２の全面を覆うメタルパターン２３を配置するようにしたので、後工程において、エッチングでメタルパターン除去を行う時に、エッチング深さを一定に保つことができる。即ち、受光素子１２の一部ではなく全面を覆うメタルパターン２３とすることで、後工程でメタルパターン２３をエッチングで完全に除去する際に、エッチング深さが均一に進み、受光素子１３までエッチングして素子を破壊することの防止が容易となる。
【００４４】
（ｃ）  図２−３（ｊ）〜（ｌ）及び図１（Ａ）〜（Ｃ）に示す工程では、
工程１：金属製の配線パターン１４−１ａを作成するが、この時、受光素子部１２上には配線パターンを配置しない、
工程２：絶縁膜である被研磨膜２０−１を積層する、
工程３：堆積した被研磨膜２０−１をＣＭＰによって平坦化処理する、
工程４：平坦化された被研磨面２０−１ａ，２０−１ｂにおいて、配線パターン１４−１ａ上に複数のホールを形成し、これらのホールを導電体２２−１で埋める。
【００４５】
以下、工程１〜４をｎ回繰り返すことで、ｎ層配線を積層するが、途中のｘ回目（１≦ｘ≦ｎ）で、受光素子１３の全面を覆うメタルパターン２３を形成する。図２−３（ｊ）〜（ｌ）及び図１（Ａ）〜（Ｃ）では、ｎ＝２回目の例が示されている。このようにして形成された多層配線構造のうち、受光素子全面を覆うメタルパターン２３をエッチングによって除去する。そのため、任意の階層数の多層配線構造を簡単に形成でき、これにより、前記（ａ）及び（ｂ）のような効果が容易に得られる。
【実施例２】
【００４６】
（実施例２の製造方法）
本発明の実施例２における半導体装置の製造方法を、図１（Ａ）〜（Ｃ）を参照しつつ、以下、説明する。
【００４７】
平面の長さＬ１の受光素子１３の全面を覆っていたメタルパターン２３を、受光素子部１２より外側に拡大して作成する。図示しないが、この時のメタルパターン２３の平面の長さをＬ４とする。受光素子全面を覆うメタルパターン２３を除去するためのホトエッチングのマスクとなるレジストパターンを形成する工程において、開口部２４を形成するためのレジストパターンの抜き領域は、受光素子部１２より大きく、受光素子全面を覆うメタルパターン２３の長さＬ４より小さいものとする。このような製造方法にすれば、最終的に受光素子部１２の直上はメタルパターン２３が消失し、受光素子部１２の周囲にメタルパターン２３の両端部２３ａが残ることになる。
【００４８】
（実施例２の効果）
本実施例２によれば、レジストパターンの平面の長さがメタルパターン２３の平面の長さＬ４より小さいため、露光機の重ね合わせずれが生じ、結果として、メタルパターン２３が無い箇所を過剰に深くエッチングして、受光素子近傍の回路に損傷を与えることを防ぐことができる。しかも、受光素子１３より大きな領域で遮光性のメタルパターン２３を除去できるため、同様に合わせずれで受光素子直上に遮光物を残すことを防ぐことができる。
【００４９】
（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００５０】
（ａ）  金属製の配線パターン１４−１ａ，１４−２ａ，１４−３ａ、メタルパターン２３、及び、金属製の導電体２２−１，２２−２に代えて、これらを金属以外のポリシリコン等の導電性の非透光材を使用しても良い。
【００５１】
（ｂ）  非透光膜を覆うメタルパターン２３は１層のみの例で説明したが、複数層に適用可能である。又、多層配線構造について説明したが、単層配線構造についても、本発明を適用できる。
【００５２】
（ｃ）  受光素子１２に代えて、発光ダイオード等の発光素子といった他の光電変換素子にも適用可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１における半導体装置の製造方法を示す図２−３の製造工程に対応する同一の製造工程図である。
【図２−１】本発明の実施例１の多層配線構造における半導体装置の製造方法を示す概略の縦断面の製造工程図である。
【図２−２】本発明の実施例１の多層配線構造における半導体装置の製造方法を示す概略の縦断面の製造工程図である。
【図２−３】本発明の実施例１の多層配線構造における半導体装置の製造方法を示す概略の縦断面の製造工程図である。
【図３】従来の半導体装置の製造方法における一部の製造工程図である。
【図４】従来の半導体装置の製造方法における一部の製造工程図である。
【図５】従来の半導体装置の製造方法における課題を説明するための製造工程図である。
【符号の説明】
【００５４】
１０      基板
１１      配線部
１２      受光素子部
１３      受光素子
１４−１    金属膜
１４−１ａ，１４−２ａ，１４−３ａ      配線パターン
１５      ホトレジスト
１５−１ａ，１５−２ａ      レジストパターン
１６      ホトマスク
２０−１，２０−２      被研磨膜
２０−１ａ，２０−１ｂ，２０−２ａ，２０−２ｂ      研磨後の被研磨膜
２２−１，２２−２      導電体
２３      メタルパターン
２４      開口部
【図１】
2008235382.tif 000003
【図２−１】
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【図２−２】
2008235382.tif 000005
【図２−３】
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【図３】
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【図４】
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【図５】
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