(57)【要約】【課題】ＣＭＯＳデジタル回路とＣＭＯＳアナログ回路とが混在する半導体集積回路において、ＣＭＯＳアナログ回路のトランジスタにも十分なストレス電圧を印加する。【解決手段】オペアンプ１１におけるトランジスタＱ１３において、ゲートとドレインとの間をスイッチＳＷ２１を介して接続する。スイッチＳＷ２１は、ストレス信号ＳＴＲＥＳ＿ＥＮＨＢが“Ｈ”で入出力間を導通し、“Ｌ”で入出力間を遮断する。スイッチＳＷ２１の遮断状態で、ゲート電位制御回路５１によって、“Ｈ”であるＮオフ信号ＡＭＰＮＯＦＦにより、低電位電源ＧＮＤをトランジスタＱ１３，Ｑ１４のゲート接続する。これにより、トランジスタＱ１３，Ｑ１４は、ゲートがＧＮＤ電位に固定されるのでオフする。【選択図】図１
2008292423.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタにて構成される半導体集積回路において、
前記ＭＯＳトランジスタに与えるゲート信号を電源電位もしくは基板電位に強制的に固定するテスト回路を備えていることを特徴とする半導体集積回路。
【請求項２】
ソースもしくはドレインとゲートとが接続されているＭＯＳトランジスタを含む半導体集積回路において、
ソースもしくはドレインとゲートとの接続を選択的に解除する接続解除回路を備え、
当該接続解除回路によってソースもしくはドレインとゲートとの接続が解除されたときに、ゲート電位を電源電位もしくは基板電位に固定するテスト回路とを備えていることを特徴とする半導体集積回路。
【請求項３】
ＭＯＳトランジスタにより構成されるオペアンプにおいて、
バイアス電位を電源電位もしくは基板電位に固定可能な第１テスト回路と、
カレントミラー回路のゲート電位を電源電位もしくは基板電位に固定可能な第２テスト回路と、
非反転入力端子を電源電位もしくは基板電位に固定可能な第３テスト回路とを備えていることを特徴とするオペアンプ。
【請求項４】
出力段に設けられた位相補償用コンデンサと、
前記第１ないし第３テスト回路を動作させるときに、前記位相補償用コンデンサの一方の端子を前記電源電位もしくは前記基板電位に固定する電位固定回路とを備えていることを特徴とする請求項３に記載のオペアンプ。
【請求項５】
請求項１に記載の半導体集積回路において、前記テスト回路を動作させてＰＭＯＳトランジスタのゲートを前記基板電位に設定することにより、ストレステストを行うことを特徴とする半導体集積回路のテスト方法。
【請求項６】
前記テスト回路を動作させてさらにＮＭＯＳトランジスタのゲートを前記基板電位に設定することを特徴とする請求項５に記載の半導体集積回路のテスト方法。
【請求項７】
請求項１に記載の半導体集積回路において、前記テスト回路を動作させてＮＭＯＳトランジスタのゲートを前記電源電位に設定することにより、ストレステストを行うことを特徴とする半導体集積回路のテスト方法。
【請求項８】
前記テスト回路を動作させてさらにＰＭＯＳトランジスタのゲートを前記電源電位に設定することを特徴とする請求項７に記載の半導体集積回路のテスト方法。
【請求項９】
請求項２に記載の半導体集積回路において、前記テスト回路を動作さてＰＭＯＳトランジスタのゲートを前記基板電位に設定することにより、ストレステストを行うことを特徴とする半導体集積回路のテスト方法。
【請求項１０】
前記テスト回路を動作させてさらにＮＭＯＳトランジスタのゲートを前記基板電位に設定することを特徴とする請求項９に記載の半導体集積回路のテスト方法。
【請求項１１】
請求項２に記載の半導体集積回路において、前記テスト回路を動作させてＮＭＯＳトランジスタのゲートを前記電源電位に設定することにより、ストレステストを行うことを特徴とする半導体集積回路のテスト方法。
【請求項１２】
前記テスト回路を動作させてさらにＰＭＯＳトランジスタのゲートを前記電源電位に設定することを特徴とする請求項１１に記載の半導体集積回路のテスト方法。
【請求項１３】
請求項３のオペアンプにおいて、前記第１ないし第３テスト回路を動作させて、前記出力バッファを構成するＰＭＯＳトランジスタ以外のＰＭＯＳトランジスタのゲートを前記基板電位に設定することにより、ストレステストを行うことを特徴とするオペアンプのテスト方法。
【請求項１４】
請求項３に記載のオペアンプにおいて、前記第１ないし第３テスト回路を動作させて、出力バッファを構成するＮＭＯＳトランジスタ以外のＮＭＯＳトランジスタのゲートを前記電源電位に設定することにより、ストレステストを行うことを特徴とするオペアンプのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、特にアナログ回路のストレステストのための回路を備えた半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置の大型化・高精細化が進んできている。それに伴い、液晶表示装置において表示パネルに表示データ（階調電圧）を出力する駆動用のデータドライバを構成する半導体集積回路では、信号出力端子の端子数増加や、当該端子から出力する多値電圧の多階調化が進められている。例えば、現在主流のデータドライバのための半導体集積回路（データドライバＩＣ）は、２５６階調の電圧を出力可能であり、５００個程度の出力端子数を有しているが、１０００個以上の出力端子を有するデータドライバＩＣの開発が行われている。また、階調出力電圧については液晶パネルの多色化に伴い、１０２４階調を出力することが可能なデータドライバＩＣの開発が行われている。
【０００３】
また、上記のような傾向のデータドライバＩＣでは、液晶表示装置以外に用いられる半導体集積回路と同様に小型化の要求が強い。そのため、データドライバＩＣでは微細化が進められており、それに伴って内部回路を構成するトランジスタのゲート酸化膜破壊などゲート酸化膜欠陥による不良が顕著になってきている。
【０００４】
ここで、従来のデータドライバＩＣについて説明する。
【０００５】
例えば、特許文献１に記載されたデータドライバＩＣ（液晶駆動用半導体集積回路）は、ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力可能である。
【０００６】
このデータドライバＩＣでは、ポインタ用シフトレジスタ回路によって、クロック入力信号に応じて、複数のラッチ回路のうち１つのラッチ回路が選択されると、階調データ入力端子から入力された階調出力データが、選択されたラッチ回路に格納される。また、ポインタ用シフトレジスタ回路から出力されるラッチ回路選択信号は、クロック入力端子から入力されるクロック入力信号により１個目のラッチ回路からｎ個目のラッチ回路まで順次選択する。各ラッチ回路に記憶されたデータは、それぞれ対応するｎ個のＤＡＣのデジタル入力データとなる。
【０００７】
ＤＡＣ回路は、それぞれＬＯＡＤレジスタ、ｎ個のデコーダ回路、ｍ本の階調電圧用配線、およびｍ個のトランジスタスイッチを備えた構成である。ここで、階調データ入力端子３からはディジタルデータを入力するため、その本数は階調数に依存する。
【０００８】
複数の基準電源端子から入力された各電圧に基づいて、基準電源補正回路によってｍ種類の階調電圧が生成される。当該階調電圧は、階調電圧用オペアンプ回路を構成する複数の階調電圧用オペアンプで増幅されて、ｍ本の階調電圧用配線を介してＤＡＣ回路を構成するＤＡＣに供給される。ＤＡＣは、それぞれラッチ回路から出力されたディジタルデータに応じて、ｍ種類の階調電圧のうちの１つを選択して出力する。
【０００９】
図７は、データドライバＩＣに用いられる一般的な出力回路であるレイル・ツー・レイル型のオペアンプ１０１の回路図である。このオペアンプ１０１は、例えば、特許文献１に記載された前述のＤＡＣにおける各オペアンプとして用いられる。
【００１０】
なお、特許文献２にオペアンプ１０１に類似するオペアンプの構成が開示されている。
【００１１】
オペアンプ１０１は、トランジスタＱ１〜Ｑ１８と、位相補償用コンデンサＣ１，Ｃ２とを備えている。トランジスタＱ１〜Ｑ３，Ｑ７〜Ｑ１０，Ｑ１５，Ｑ１７はＰＭＯＳトランジスタであり、トランジスタＱ４〜Ｑ６，Ｑ１１〜Ｑ１４，Ｑ１６，Ｑ１８はＮＭＯＳトランジスタである。
【００１２】
第１差動対１２を構成するトランジスタＱ２，Ｑ３のソースは、第１電流源１３（トランジスタＱ１）を介して高電位電源ＶＤＤに接続されている。第２差動対１４を構成するトランジスタＱ４，Ｑ５のソースは、第２電流源１５（トランジスタＱ６）を介して低電位電源ＧＮＤに接続されている。
【００１３】
トランジスタＱ２，Ｑ３のドレインは、第１カレントミラー回路１７を構成する一対のトランジスタＱ１３，Ｑ１４を介して低電位電源ＧＮＤに接続されている。トランジスタＱ１４のドレインは出力段のトランジスタＱ１６のゲートに接続されている。
【００１４】
また、トランジスタＱ１４のドレインは、バイアス電流を供給する第４電流原１９（トランジスタＱ１２）および第６電流源２１（トランジスタＱ１０）に接続される。トランジスタＱ１３のドレインは、バイアス電流を供給する第３電流原１８（トランジスタＱ１１）および第５電流源２０（トランジスタＱ９）に接続されている。
【００１５】
トランジスタＱ４，Ｑ５のドレインは第２カレントミラー回路１８を構成する一対のトランジスタＱ７，Ｑ８を介して高電位電源ＶＤＤに接続されている。トランジスタＱ７，Ｑ８はゲートには、後述するバイアス回路から供給される定電圧ＶＢＰ１が印加される。
【００１６】
トランジスタＱ８のドレインは、出力段のＰＭＯＳトランジスタＱ１５のゲート、第４電流原１９および第６電流源２１に接続されている。トランジスタＱ１５のソースは高電位電源ＶＤＤに接続され、ドレインはオペアンプ１０１の出力端子Ｔ３に接続されている。また、トランジスタＱ７のドレインは、第３電流原１８および第５電流源２０に接続されている。
【００１７】
第１電流源１３は定電圧ＶＢＰ１により定電流が流れ、第２電流源１５は定電圧ＶＢＮ１により定電流が流れる。差動対１２（トランジスタＱ２，Ｑ３）に流れる電流Ｉ１，Ｉ２および差動対１４（トランジスタＱ４，Ｑ５）に流れる電流Ｉ３，Ｉ４は、定電圧ＴＶＩＮＰ，ＶＩＮＭが同じ場合、同電流となる。
【００１８】
第２カレントミラー回路１７、第１カレントミラー回路１６、第３電流源１８、第４電流源１９、第５電流源２０、および第６電流源２１で構成される回路の電流Ｉ５，Ｉ６もまた、定電圧ＶＩＮＰ，ＶＩＮＭが同じ場合、同電流となる。
【００１９】
定電圧ＶＩＮＰ，ＶＩＮＭが異なる場合、電流Ｉ１，Ｉ２および電流Ｉ３，Ｉ４の電流量が変化し、電流Ｉ５，Ｉ６のバランスが変化し、トランジスタＱ１５，Ｑ１６による出力電圧ＯＵＴが変化する。この出力電圧ＯＵＴは、反転入力端子Ｔ２へフィードバックされるため、出力電圧ＯＵＴと定電圧ＶＩＮＰの電圧が等しくなるように出力電圧ＯＵＴが調整される。出力電圧ＯＵＴの調整後は定電圧ＶＩＮＰ，ＶＩＮＭが等しくなり、電流Ｉ１，Ｉ２の電流量、電流Ｉ３，Ｉ４の電流量、電流Ｉ５，Ｉ６の電流量がそれぞれ等しくなる。
【００２０】
図７において、定電圧ＶＢＰ１，ＶＢＰ０，ＶＢＮ１，ＶＢＮ０は、図１０に示すバイアス回路１０２で生成される。
【００２１】
図８に示すように、バイアス回路１０２において、ダイオードＤ１，Ｄ２の面積はダイオードＤ２の方が大きくなるように（例えばＤ１：Ｄ２＝１：１０）に設計されているため、順方向の電流密度はダイオードＤ１の方が大きくなる（例えばＤ１：Ｄ２＝１０：１）となる。このため、順方向接合電圧の差ΔＶが発生する。一方、トランジスタＱ２０〜Ｑ２６からなる帰還回路は、ノードＡ，Ｂの電位が等しくなるよう自己バイアスされる。このため、ダイオードＤ２のアノードに接続された抵抗Ｒ１の両端にはΔＶの電圧が加わり、電流Ｉｂ（ΔＶ／Ｒ１）の定電流が発生する。
【００２２】
発生した定電流ＩｂをトランジスタＱ２７〜Ｑ５０からなる定電流インバータ回路により、定電圧ＶＢＰ１，ＶＢＰ０，ＶＢＮ１，ＶＢＮ０が生成される。
【００２３】
ところで、上記のようなデータドライバＩＣでは、微細加工により、トランジスタの面積（ゲート面積）に比例してゲート酸化膜欠陥の発生する頻度が高くなるという問題がある。また、半導体集積回路の製造工程では高度な薄膜化技術を用いており、ゲート酸化膜は厚さ３０〜４０ｎｍと非常に薄く形成されるので、欠陥を含むことが多い。そのため、データドライバＩＣの出荷検査時でのストレス試験の重要性が高まってきている。
【００２４】
従来、被測定半導体集積回路にゲート酸化膜欠陥が存在することによりトランジスタが縮退故障に至る場合、半導体集積回路の出荷検査工程において、ファンクションテストにより不良品をスクリーニングすることが可能であった。また、電源端子を用いたリーク電流試験では、電源端子のリーク電流が増加した半導体集積回路を検出することも可能であった（例えば特許文献３参照）。
【００２５】
しかし、トランジスタが縮退故障に至らない程度の微細なゲート酸化膜欠陥が、半導体集積回路に存在すると、多くの場合、機能試験でスクリーニングすることができない。なお、縮退故障とは、信号の論理値がある値に固定される故障である。このようなトランジスタに縮退故障に至らない程度のゲート酸化膜欠陥が半導体集積回路に存在した場合は、ユーザでの使用工程においても機能不良とならないこともある。しかしながら、ゲート酸化膜欠陥は、時間の経過に伴い劣化することが多いので、エージング不良や経時劣化による不良の主要な原因となっている。
【００２６】
そこで、半導体集積回路の製造メーカでの出荷検査段階で、ゲート酸化膜欠陥を含む不良デバイスを除去して、半導体集積回路の出荷品質を向上させるためのスクリーニング試験として、ストレス試験を行うことの重要性が高まってきている。
【００２７】
次に、ストレス試験の概要について特許文献１に開示された例を参照して説明する。
【００２８】
図９は、ストレス試験を説明するためのＮＭＯＳトランジスタの概略構成図である。図１０は、ストレス試験を説明するためのＰＭＯＳトランジスタの概略構成図である。
【００２９】
図９（ａ）に示すように、一般的な構成のＮＭＯＳトランジスタ７１は、Ｐ型基板７３に設けられたソース７４およびドレイン７５の間のバルク７６と、ゲート７２との間にゲート酸化膜７７を有する構造である。このＮＭＯＳトランジスタ７１のゲート７２およびソース７４に接地電位を与えた場合、チャネル構造は発生しない。
【００３０】
しかし、図９（ｂ）に示したように、ＮＭＯＳトランジスタ７１において、ゲート７２の電位として電源電位を与えた場合、ソース７４およびドレイン７５の間のバルク７６にチャネル７９が発生する。このチャネル７９の電位は、ドレイン７５側の負荷が高抵抗状態であれば、ソース７４の電位と等しくなる。ソース７４の電位として接地電位を与えている場合、ゲート７２とバルク７６（チャネル構造部）との電位差は電源電圧と等しくなる。このため、絶縁体であるゲート酸化膜７７に電源電圧と等価な電位差のストレス電圧を印加することができる。
【００３１】
また、図９（ｃ）に示したように、ＮＭＯＳトランジスタ７１のゲート酸化膜７７に欠陥が存在する場合、ストレス電圧を印加することにより、ゲート７２およびバルク７６の間のゲート酸化膜７７が破壊されるため、短絡状態又は高抵抗接続状態となる。絶縁層であるゲート酸化膜７７が破壊されて短絡状態になったＮＭＯＳトランジスタ７１は、多くの場合、縮退故障となることは周知のことである。また、ゲート７２およびバルク７６の間が高抵抗接続状態となった場合、電源端子のリーク電流が増加する。
【００３２】
一方、ＰＭＯＳトランジスタ８１の場合、図１０に示すように、ゲート８２に接地電位を与えると、ソース８４およびドレイン８５の間のバルク８６にチャネル８９が発生する。このチャネル８９の電位は、ドレイン８５側の負荷が高抵抗状態であれば、ソース８４の電位と等しくなる。ソース８４の電位として電源電位を与えた場合、ゲート８２とバルク８６（チャネル構造部）との電位差は、電源電位と等しくなる。よって、絶縁体であるゲート酸化膜８７に電源電圧と等価な電位差のストレス電圧を印加することができる。また、ゲート酸化膜８７に欠陥があった場合は、ＮＭＯＳトランジスタ７１と同様に縮退故障が発生する。
【００３３】
ストレス試験によって顕著になったＮＭＯＳトランジスタの微細なゲート酸化膜欠陥は、一般的に、半導体集積回路の出荷試験においてストレス試験の次に行う試験で検出して除去することができる。すなわち、前記のようにファンクションテストでは、トランジスタの縮退故障を検出することができる。また、電源端子のリーク電流試験では、電源端子のリーク電流が増加した半導体集積回路を検出することができる。
【特許文献１】特開２００３−１３０９２１号公報（２００３年５月８日公開）
【特許文献２】特開２００１−３２６５４７号公報（２００１年１１月２２日公開）
【特許文献３】特開２００６−３１７３９８号公報（２００６年１１月２４日公開）
【発明の開示】
【発明が解決しようとする課題】
【００３４】
ＣＭＯＳデジタル回路は、電源電位の信号（“１”）と基板電位の信号（“０”）の２値を扱うため、一般的に、ＰＭＯＳトランジスタのソースは電源電位が与えられ、ＮＭＯＳトランジスタのソースは基板電位が与えられている。また、ゲート電位も電源電位の信号（“１”）と基板電位の信号（“０”）とであるので、上記のようなストレステストは容易に実施可能である。また、トランスファーゲートのように電源電位や基板電位が与えられていない場合もあるが、ソースおよびドレインの信号レベルが電源電位もしくは基板電位であるので、信号の制御により、上記のようなストレステストは容易に実施可能である。
【００３５】
しかしながら、ＣＭＯＳアナログ回路においては、扱う信号がアナログ信号となるため、構成するトランジスタについて、全てのソースの電位が電源電位もしくは基板電位であるとは限らない。また、ゲート信号もアナログ値となるため、電源電位の信号もしくは基板電位の信号に設定できない場合がある。
【００３６】
前記のオペアンプ１０１のようなアナログ回路の高電位電源ＶＤＤに対しストレス電圧を与えた場合、例えば、第１電流源１３のゲート信号は、バイアス回路１０２で生成される定電圧ＶＢＰ１である。このため、トランジスタＱ１のゲート電位はＧＮＤ電位よりもかなり高い電圧となっている。したがって、十分なストレス電圧とはならない。同様なことが、他の電流源や、差動対や、カレントミラー回路においても発生する。また、このような問題は、バイアス回路１０２においても同様に生じている。特に、上記の定電流インバータ回路におけるトランジスタＱ２９等のように、ダイオード接続（トランジスタのドレインとゲートとを接続する構成）の場合、ドレインとゲートとの間に電圧差を加える手段がない。
【００３７】
液晶表示装置用のドライバＩＣのように、ＣＭＯＳデジタル回路とＣＭＯＳアナログ回路とが混在する場合、アナログ回路の部分は上記のようにストレス電圧が十分に加わらないトランジスタが存在する。このため、このような集積回路にストレステストを行った場合、十分なスクリーニングが行われない部分が発生するという問題が発生する。
【００３８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＣＭＯＳデジタル回路とＣＭＯＳアナログ回路とが混在する半導体集積回路において、ＣＭＯＳアナログ回路のトランジスタにも十分なストレス電圧を印加することにある。
【課題を解決するための手段】
【００３９】
本発明に係る半導体集積回路は、ＭＯＳトランジスタにて構成される半導体集積回路において、上記課題を解決するために、前記ＭＯＳトランジスタに与えるゲート信号を電源電位もしくは基板電位に強制的に固定するテスト回路を備えていることを特徴としている。
【００４０】
上記の構成では、テスト回路によって、ＭＯＳトランジスタに与えるゲート信号を電源電位もしくは基板電位に強制的に固定するので、ＭＯＳトランジスタに所望のストレス電圧を印加することができる。これにより、ＭＯＳトランジスタを含むＣＭＯＳアナログ回路において、ストレステストを容易に実施することができる。
【００４１】
上記の半導体集積回路のテスト方法は、前記テスト回路を動作させてＰＭＯＳトランジスタのゲートを前記基板電位に設定することにより、ストレステストを行う。また、このテスト方法においては、前記テスト回路を動作させてさらにＮＭＯＳトランジスタのゲートを前記基板電位に設定してもよい。
【００４２】
上記の半導体集積回路の他のテスト方法は、前記テスト回路を動作させてＮＭＯＳトランジスタのゲートを前記電源電位に設定することにより、ストレステストを行う。また、このテスト方法においては、前記テスト回路を動作させてさらにＰＭＯＳトランジスタのゲートを前記電源電位に設定してもよい。
【００４３】
本発明に係る他の半導体集積回路は、ソースもしくはドレインとゲートとが接続されているＭＯＳトランジスタを含む半導体集積回路において、上記の課題を解決するために、ソースもしくはドレインとゲートとの接続を選択的に解除する接続解除回路を備え、当該接続解除回路によってソースもしくはドレインとゲートとの接続が解除されたときに、ゲート電位を電源電位もしくは基板電位に固定するテスト回路とを備えていることを特徴としている。
【００４４】
上記の構成では、ストレステストを行うとき、ソースもしくはドレインとゲートとが接続されている、いわゆるダイオード接続のＭＯＳトランジスタにおいて、接続解除回路によってソースもしくはドレインとゲートとの接続が解除される。すると、テスト回路によって、ゲート電位が電源電位もしくは基板電位に固定されるので、ダイオード接続されたＭＯＳトランジスタに所望のストレス電圧を印加することができる。これにより、ダイオード接続されたＭＯＳトランジスタを含むＣＭＯＳアナログ回路において、ストレステストを容易に実施することができる。
【００４５】
上記の半導体集積回路のテスト方法は、前記テスト回路を動作さてＰＭＯＳトランジスタのゲートを前記基板電位に設定することにより、ストレステストを行うことを特徴としている。また、このテスト方法においては、前記テスト回路を動作させてさらにＮＭＯＳトランジスタのゲートを前記基板電位に設定してもよい。
【００４６】
上記の半導体集積回路の他のテスト方法は、前記テスト回路を動作させてＮＭＯＳトランジスタのゲートを前記電源電位に設定することにより、ストレステストを行うことを特徴としている。また、このテスト方法においては、前記テスト回路を動作させてさらにＰＭＯＳトランジスタのゲートを前記電源電位に設定してもよい。
【００４７】
本発明に係るオペアンプは、ＭＯＳトランジスタにより構成されるオペアンプにおいて、上記の課題を解決するために、バイアス電位を電源電位もしくは基板電位に固定可能な第１テスト回路と、カレントミラー回路のゲート電位を電源電位もしくは基板電位に固定可能な第２テスト回路と、非反転入力端子を電源電位もしくは基板電位に固定可能な第３テスト回路とを備えていることを特徴としている。
【００４８】
上記の構成では、第１テスト回路により、バイアス電位がゲートに与えられるＭＯＳトランジスタのゲート電位が電源電位もしくは基板電位に固定される。また、第２テスト回路により、カレントミラー回路におけるトランジスタのゲート電位が電源電位もしくは基板電位に固定される。さらに、第３テスト回路により、非反転入力端子にゲートが接続されるトランジスタのゲート電位が電源電位もしくは基板電位に固定される。このような前記第１ないし第３テスト回路のゲート電位固定動作により、出力バッファのゲート電位が固定され、出力端子および反転入力端子が電源電位もしくは基板電位に固定される。これにより、ＭＯＳトランジスタを含むオペアンプにおいて、ストレステストを容易に実施することができる。
【００４９】
前記オペアンプは、出力段に設けられた位相補償用コンデンサと、前記第１ないし第３テスト回路を動作させるときに、前記位相補償用コンデンサの一方の端子を前記電源電位もしくは前記基板電位に固定する電位固定回路とをさらに備えていることが好ましい。
【００５０】
位相補償用コンデンサの一方の端子がオープンになると異常電圧が発生する場合がある。このため、第１ないし第３テスト回路を動作させてストレステストを行うときに、位相補償用コンデンサの電位を電源電位もしくは基板電位に固定されることにより、異常電圧の発生を防止することができる。
【００５１】
上記のオペアンプのテスト方法は、前記第１ないし第３テスト回路を動作させて、前記出力バッファを構成するＰＭＯＳトランジスタ以外のＰＭＯＳトランジスタのゲートを前記基板電位に設定することにより、ストレステストを行う。
【００５２】
また、上記のオペアンプの他のテスト方法は、前記第１ないし第３テスト回路を動作させて、出力バッファを構成するＮＭＯＳトランジスタ以外のＮＭＯＳトランジスタのゲートを前記電源電位に設定することにより、ストレステストを行う。
【発明の効果】
【００５３】
本発明に係る半導体集積回路は、以上のように、前記ＭＯＳトランジスタに与えるゲート信号を電源電位もしくは基板電位に強制的に固定するテスト回路を備えているので、ＭＯＳトランジスタを含むＣＭＯＳアナログ回路において、ストレステストを容易に実施することができる。
【００５４】
本発明に係る他の半導体集積回路は、以上のように、ソースもしくはドレインとゲートとの接続を選択的に解除する接続解除回路を備え、当該接続解除回路によってソースもしくはドレインとゲートとの接続が解除されたときに、ゲート電位を電源電位もしくは基板電位に固定するテスト回路とを備えているので、ダイオード接続されたＭＯＳトランジスタを含むＣＭＯＳアナログ回路において、ストレステストを容易に実施することができる。
【００５５】
本発明に係るオペアンプは、ＭＯＳトランジスタにより構成されるオペアンプにおいて、上記の課題を解決するために、バイアス電位を電源電位もしくは基板電位に固定可能な第１テスト回路と、カレントミラー回路のゲート電位を電源電位もしくは基板電位に固定可能な第２テスト回路と、非反転入力端子を電源電位もしくは基板電位に固定可能な第３テスト回路とを備えているので、ＭＯＳトランジスタを含むオペアンプにおいて、ストレステストを容易に実施することができる。
【００５６】
これにより、ＣＭＯＳデジタル回路とＣＭＯＳアナログ回路が混在する半導体集積回路においても、ストレステストがほぼ全てのトランジスタに実施できるようになる。したがって、ゲート酸化膜欠陥を含む不良デバイスの検出精度を向上させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００５７】
本発明の一実施形態について図１ないし図６に基づいて説明すると、以下の通りである。
【００５８】
図１は、ストレステストに対応したオペアンプ１１の構成を示す回路図である。また、図２は、オペアンプ１１に与えるバイアス電圧を生成するためのストレステストに対応したバイアス回路３１の回路図を示す。
【００５９】
まず、バイアス回路３１について説明する。
【００６０】
図２に示すように、バイアス回路３１は、定電圧（バイアス電圧）ＶＢＰ１，ＶＢＰ０，ＶＢＮ１，ＶＢＮ０を生成する回路である。
【００６１】
このバイアス回路３１は、前述のバイアス回路１０２と同様に、トランジスタＱ２１〜Ｑ５０と、ダイオードＤ１，Ｄ２と、抵抗Ｒ１とを備えている。また、バイアス回路３１は、さらにバイアス回路１０２が備えていない、スイッチＳＷ６〜ＳＷ２０と、ゲート電位制御回路５１，５２とを備えている。トランジスタＱ２１，Ｑ２２，Ｑ２９，Ｑ３０，Ｑ３３，Ｑ３４，Ｑ３７，Ｑ３８，Ｑ４１，Ｑ４２，Ｑ４５，Ｑ４６，Ｑ４９，Ｑ５０はＮＭＯＳトランジスタである。トランジスタＱ２３〜Ｑ２８，Ｑ３１，Ｑ３２，Ｑ３５，Ｑ３６，Ｑ３９，Ｑ４０，Ｑ４３，Ｑ４４，Ｑ４７，Ｑ４８はＰＭＯＳトランジスタである。
【００６２】
トランジスタＱ２１，Ｑ２２のゲートは互いに接続されている。トランジスタＱ２３，Ｑ２４，Ｑ２８のゲート、トランジスタＱ２５〜Ｑ２７のゲート、トランジスタＱ２９，Ｑ３３，Ｑ３７，Ｑ４１のゲート、トランジスタＱ３０，Ｑ３４，Ｑ３８，Ｑ４２のゲート、トランジスタＱ３９，Ｑ４３，Ｑ４７のゲート、およびトランジスタＱ４０，Ｑ４４，Ｑ４８のゲートもそれぞれが互いに接続されている。
【００６３】
トランジスタＱ２１のゲートとドレインとはスイッチＳＷ１４を介して接続されている。トランジスタＱ２４，Ｑ２６，Ｑ２９〜Ｑ３２，Ｑ３５，Ｑ３６，Ｑ３９，Ｑ４０，Ｑ４５，Ｑ４６，Ｑ４９，Ｑ５０の各ゲートとドレインとは、それぞれスイッチＳＷ７，ＳＷ６，ＳＷ１５，ＳＷ１６，ＳＷ８〜ＳＷ２０を介して接続されている。スイッチＳＷ６〜ＳＷ２０については後に詳しく説明する。
【００６４】
トランジスタＱ２１，Ｑ２３，Ｑ２５は直列に接続され、トランジスタＱ２２，Ｑ２４，Ｑ２６も直列に接続されている。トランジスタＱ２０のソースはダイオードＤ１のアノードに接続されている。トランジスタＱ２１のソースは抵抗Ｒ１を介してダイオードＤ２のアノードに接続されている。トランジスタＱ２５，Ｑ２６のソースは高電位電源ＶＤＤに接続されている。
【００６５】
トランジスタＱ２７〜Ｑ３０は、高電位電源ＶＤＤと低電位電源ＧＮＤとの間に直列に接続されている。トランジスタＱ３１〜Ｑ３４、トランジスタＱ３５〜Ｑ３８，トランジスタＱ３９〜Ｑ４２、トランジスタＱ４３〜Ｑ４６、およびトランジスタＱ４７〜Ｑ５０も同様に、それぞれ高電位電源ＶＤＤと低電位電源ＧＮＤとの間に直列に接続されている。トランジスタＱ２７〜Ｑ３０、トランジスタＱ３１〜Ｑ３４、トランジスタＱ３５〜Ｑ３８，トランジスタＱ３９〜Ｑ４２、トランジスタＱ４３〜Ｑ４６、およびトランジスタＱ４７〜Ｑ５０がそれぞれ構成する直列回路は定電流インバータを構成している。
【００６６】
ダイオードＤ１，Ｄ２は、ダイオードでＤ１，Ｄ２の面積比が例えば１：１０になるように設計されている。ダイオードＤ１，Ｄ２のカソードは低電位電源ＧＮＤへ接続されている。ダイオードＤ１，Ｄ２の面積はダイオードＤ２がダイオードＤ２より大きくなるように設計されている（例えば１：１０）。このため、順方向の電流密度はダイオードＤ１がダイオードＤ２より大きくなる（例えば１０：１）。このため、順方向接合電圧の差ΔＶが発生する。一方、トランジスタＱ２１〜Ｑ２６からなる帰還回路は、ノードＡとノードＢの電位が等しくなるように自己バイアスされるから、抵抗Ｒ１の両端にはΔＶの電圧が加わり、電流Ｉｂ（ΔＶ／Ｒ１）の定電流が発生する。
【００６７】
発生した定電流ＩｂをトランジスタＱ２７〜Ｑ５０からなる定電流インバータ回路により定電圧ＶＢＰ１，ＶＢＰ０，ＶＢＮ１，ＶＢＮ０を生成する。
【００６８】
上記のバイアス回路３１では、前述のバイアス回路１０２（図１０参照）におけるゲート電位をコントロールできない部分にスイッチＳＷ６〜ＳＷ２０を設けて、テスト信号により制御できるように構成されている。
【００６９】
スイッチＳＷ６〜ＳＷ２０は、ストレス信号ＳＴＲＳ＿ＥＮＨＢによって開閉が制御される。ストレス信号ＳＴＲＳ＿ＥＮＨＢは、ストレステストを行うときに“Ｌ”となり、ストレステストを行わないときに“Ｈ”となる。このストレス信号ＳＴＲＥＳ＿ＥＮＨＢは、ストレス信号ＳＴＲＥＳ＿ＥＮＨの反転信号であるが、ここでは便宜上「ストレス信号」と称している。したがって、ストレス信号ＳＴＲＥＳ＿ＥＮＨは、ストレステストを行うときに“Ｈ”となり、ストレステストを行わないときに“Ｌ”となる。これらのストレス信号ＳＴＲＳ＿ＥＮＨＢ，ＳＴＲＳ＿ＥＮＨは、図示しない外部のテスタから供給される。
【００７０】
具体的には、スイッチＳＷ６からＳＷ２０は、図３に示すようにＸとＹとの間の状態を制御信号Ｇにより制御するスイッチである。このスイッチは、表１に示すように、制御信号Ｇの信号が“Ｈ”のときにＸとＹとは同じ電位（導通）となり、制御信号Ｇの信号が“Ｌ”のときにハイインピーダンス状態（非導通）となる。これにより、スイッチＳＷ６からＳＷ２０は、制御信号Ｇとしてのストレス信号ＳＴＲＳ＿ＥＮＨＢが“Ｌ”であるときに、ハイインピーダンス状態（Ｚ）となって、ゲートへの本来の信号の入力を遮断する。
【００７１】
【表１】
2008292423.tif 000003
【００７２】
トランジスタＱ２１〜Ｑ５０のゲートには、本来与えられるゲート信号とは別に、ゲート電位制御回路５１，５２によって、ＶＤＤ電位（高電位電源ＶＤＤの電位）とＧＮＤ電位（低電位電源ＧＮＤの電位）とのいずれか一方が与えられる。
【００７３】
ゲート電位制御回路５１は、ＮＭＯＳトランジスタのゲートに高電位電源ＶＤＤと低電位電源ＧＮＤとのいずれかを選択して接続する。具体的には、ゲート電位制御回路５１は、ＮＭＯＳトランジスタをオンさせるとき、“Ｈ”のＮオン信号ＡＭＰＮＯＮによって高電位電源ＶＤＤをゲートに接続し、“Ｌ”のＮオフ信号ＡＭＰＮＯＦＦによって低電位電源ＧＮＤをゲートから遮断する。また、ゲート電位制御回路５１は、ＮＭＯＳトランジスタをオフさせるとき、“Ｌ”のＮオン信号ＡＭＰＮＯＮによって高電位電源ＶＤＤをゲートから遮断し、“Ｈ”のＮオフ信号ＡＭＰＮＯＦＦによって低電位電源ＧＮＤをゲートに接続する。
【００７４】
ゲート電位制御回路５２は、ＰＭＯＳトランジスタのゲートに高電位電源ＶＤＤと低電位電源ＧＮＤとのいずれかを選択して接続する。具体的には、ゲート電位制御回路５２は、ＰＭＯＳトランジスタをオフさせるとき、“Ｈ”のＰオフ信号ＡＭＰＰＯＦＦによって高電位電源ＶＤＤをゲートに接続し、“Ｌ”のＰオン信号ＡＭＰＰＯＮによって低電位電源ＧＮＤをゲートから遮断する。また、ゲート電位制御回路５２は、ＰＭＯＳトランジスタをオンさせるとき、“Ｌ”のＰオフ信号ＡＭＰＰＯＦＦによって高電位電源ＶＤＤをゲートから遮断し、“Ｈ”のＰオン信号ＡＭＰＰＯＮによって低電位電源ＧＮＤをゲートに接続する。
【００７５】
上記のＮオン信号ＡＭＰＮＯＮ、Ｎオフ信号ＡＭＰＮＯＦＦ、Ｐオフ信号ＡＭＰＰＯＦＦ、およびＰオン信号ＡＭＰＰＯＮも、ストレス信号ＳＴＲＳ＿ＥＮＨＢ，ＳＴＲＳ＿ＥＮＨと同様、外部のテスタから供給される。
【００７６】
ストレス信号ＳＴＲＳ＿ＥＮＨ、Ｐオフ信号ＡＭＰＰＯＦＦ、Ｐオン信号ＡＭＰＰＯＮ、Ｎオフ信号ＡＭＰＮＯＦＦ、およびＮオン信号ＡＭＰＮＯＮを用いて、バイアス回路３１の状態を設定することにより、従来、ストレス電圧が十分与えられられなかったトランジスタに対してもストレス電圧を十分に与えることができる。
【００７７】
ここで、ストレス信号ＳＴＲＳ＿ＥＮＨの信号とＰオフ信号ＡＭＰＰＯＦＦ、Ｐオン信号ＡＭＰＰＯＮ、Ｎオフ信号ＡＭＰＮＯＦＦ、およびＮオン信号ＡＭＰＮＯＮの状態を表２に示す。
【００７８】
【表２】
2008292423.tif 000004
【００７９】
１）は通常の使用状態、２）および３）がストレス電圧印加状態である。
【００８０】
上記のスイッチ構成を使用し、オペアンプ１１の後述する出力段のトランジスタのＱ１５，Ｑ１６をオフするようなゲートコントロール信号を加えれば、４）の状態である全てのトランジスタがオフの状態も設定可能となる。この状態は、全てのトランジスタのオフリーク電流を測定でき、リーク電流を測定することにより不良を発見することができるモードである。
【００８１】
ここで、バイアス回路３１のストレス電圧印加時の動作について説明する。
【００８２】
まず、表２における１）の通常状態から、ストレス信号ＳＴＲＳ＿ＥＮＨと、Ｐオン信号ＡＭＰＰＯＮと、Ｎオフ信号ＡＭＰＮＯＦＦとを“Ｈ”にし、２）のＰＭＯＳオンの状態にする。すると、ＰＭＯＳトランジスタのゲートは全てＧＮＤ状態となるので、ゲート電位制御回路５２に接続されたＰＭＯＳトランジスタのソースは高電位電源ＶＤＤの電位が与えられ、ＰＭＯＳトランジスタのゲートにストレス電圧を加えることができる。このとき、ＮＭＯＳトランジスタは全てオフしているので、高電位電源ＶＤＤと低電位電源ＧＮＤとの間に貫通電流は流れない。
【００８３】
次に、ストレス信号ＳＴＲＳ＿ＥＮＨを“Ｈ”にし、Ｐオン信号ＡＭＰＰＯＮを“Ｌ”にし、Ｐオフ信号ＡＭＰＰＯＦＦを“Ｈ”にし、Ｎオン信号ＡＭＰＮＯＮを“Ｈ”にし、Ｎオフ信号ＡＭＰＮＯＦＦを“Ｌ”にして、表２の３）ＮＭＯＳオンの状態にする。ＮＭＯＳトランジスタのゲートは全てＶＤＤ電位（電源電位）となるため、ＮＭＯＳトランジスタのソースは基板電位である定電位電源ＧＮＤの電位（ＧＮＤ電位）が与えられ、ＮＭＯＳトランジスタのゲートにストレス電圧を加えることができる。このとき、ＰＭＯＳトランジスタは全てオフしているので、高電位電源ＶＤＤと低電位電源ＧＮＤとの間に貫通電流は流れない。
【００８４】
続いて、オペアンプ１１について説明する。
【００８５】
図１に示すように、オペアンプ１１は、前述のオペアンプ１０１と同様に、レイル・ツー・レイル型のオペアンプ回路であり、トランジスタＱ１〜Ｑ１８と、位相補償用容量コンデンサＣ１，Ｃ２とを備えている。また、オペアンプ１１は、さらにゲート電位制御回路５１，５２と、スイッチＳＷ２１，ＳＷ１００，ＳＷ１０１とを備えている。
【００８６】
オペアンプ１１の非反転入力端子Ｔ１には、バイアス電圧としての定電圧ＶＩＮＰが印加され、反転入力端子Ｔ２には、バイアス電圧としての定電圧ＶＩＮＭが印加されている。非反転入力端子Ｔ１はトランジスタＱ２，Ｑ４のゲートに接続され、反転入力端子Ｔ２はトランジスタＱ３，Ｑ５のゲートに接続されている。ＰＭＯＳトランジスタであるトランジスタＱ２，Ｑ３は、第１差動対１２を構成している。また、ＮＭＯＳトランジスタであるトランジスタＱ４，Ｑ５は、第２差動対１４を構成している。
【００８７】
トランジスタＱ２，Ｑ３のソースは、ともにトランジスタＱ１（ＰＭＯＳトランジスタ）を介して高電位電源ＶＤＤに接続されている。トランジスタＱ１は、トランジスタＱ２，Ｑ３にバイアス電流を供給する第１電流源１３を構成している。トランジスタＱ４，Ｑ５のソースは、ともにトランジスタＱ６（ＮＭＯＳトランジスタ）を介して低電位電源ＧＮＤに接続されている。トランジスタＱ６は、トランジスタＱ４，Ｑ５にバイアス電流を供給する第２電流源１５を構成している。
【００８８】
トランジスタＱ２，Ｑ３のドレインは、それぞれトランジスタＱ１３，Ｑ１４（ＮＭＯＳトランジスタ）を介して低電位電源ＧＮＤに接続されている。トランジスタＱ１３，Ｑ１４は、対をなして第１カレントミラー回路１６を構成しており、ゲートが互いに接続されている。その接続点は、スイッチＳＷ２１を介してトランジスタＱ１３のドレインに接続されている。
【００８９】
トランジスタＱ１４のドレインは、出力段のトランジスタＱ１６（ＮＭＯＳトランジスタ）のゲートに接続されている。トランジスタＱ１６のソースは低電位電源ＧＮＤに接続され、トランジスタＱ１６のドレインはオペアンプ１１の出力端子Ｔ３に接続されている。当該出力端子Ｔ３から出力電圧ＯＵＴが出力される。また、トランジスタＱ１４のドレインは、トランジスタＱ１２，Ｑ１８（ＮＭＯＳトランジスタ）ソース、およびトランジスタＱ１０（ＰＭＯＳトランジスタ）のドレインに接続されている。トランジスタＱ１２はバイアス電流を供給する第４電流原１９を構成し、トランジスタＱ１０はバイアス電流を供給する第６電流源２１を構成している。また、トランジスタＱ１８のドレインは、位相補償用コンデンサＣ２を介して出力端子Ｔ３に接続されるとともに、スイッチＳＷ１０１を介して低電位電源ＧＮＤに接続されている。
【００９０】
一方、トランジスタＱ１３のドレインは、トランジスタＱ１１（ＮＭＯＳトランジスタ）のソース、おびトランジスタＱ９（ＰＭＯＳトランジスタ）のドレインに接続されている。トランジスタＱ１１はバイアス電流を供給する第３電流原１８を構成し、トランジスタＱ９はバイアス電流を供給する第５電流源２０を構成している。
【００９１】
トランジスタＱ４，Ｑ５のドレインは、それぞれトランジスタＱ７，Ｑ８（ＰＭＯＳトランジスタ）を介して高電位電源ＶＤＤに接続されている。トランジスタＱ７，Ｑ８は対をなして第２カレントミラー回路１７を構成しており、ゲートが互いに接続されている。その接続点には、バイアス回路１０２からの定電圧ＶＢＰ１が印加される。
【００９２】
トランジスタＱ８のドレインは、出力段のトランジスタＱ１５（ＰＭＯＳトランジスタ）のゲートに接続されている。トランジスタＱ１５のソースは高電位電源ＶＤＤに接続され、トランジスタＱ１５のドレインは出力端子Ｔ３に接続されている。
【００９３】
また、トランジスタＱ８のドレインは、トランジスタＱ１２のドレインと、トランジスタＱ１０，Ｑ１７のソースとに接続されている。トランジスタＱ１７（ＰＭＯＳトランジスタ）のドレインは、位相補償用コンデンサＣ１を介して出力端子Ｔ３に接続されるとともに、スイッチＳＷ１００を介して高電位電源ＶＤＤに接続されている。また、トランジスタＱ７のドレインは、トランジスタＱ１１のドレインと、トランジスタＱ９のソースとに接続されている。
【００９４】
トランジスタＱ９，Ｑ１０，Ｑ１７のゲートには定電圧ＶＢＰ０が印加され、トランジスタＱ１１，Ｑ１２，Ｑ１８のゲートには定電圧ＶＢＮ０が印加される。
【００９５】
第１バイアス電流源１３は定電圧ＶＢＰ１が与えられることにより電流を流し、第２バイアス電流源１５は定電圧ＶＢＮ１が与えられることにより定電流を流す。トランジスタＱ２，Ｑ３にそれぞれ流れる電流Ｉ１，Ｉ２、およびトランジスタＱ４，Ｑ５にそれぞれ流れる電流Ｉ３，Ｉ４は、定電圧ＶＩＮＰ，ＶＩＮＭが同じである場合、同じ値となる。
【００９６】
第２カレントミラー回路１７、第１カレントミラー回路１６、第３電流源１８、第４電流源１９、第５電流源２０、および第６電流源２１で構成される回路に流れる電流Ｉ５，Ｉ６もまた、定電圧ＶＩＮＰ，ＶＩＮＭが同じである場合、同じ値となる。
【００９７】
定電圧ＶＩＮＰ，ＶＩＮＭが異なる場合、電流Ｉ１，Ｉ２および電流Ｉ３，Ｉ４の電流量が変化し、電流Ｉ５，Ｉ６のバランスが変化し、トランジスタＱ１５，Ｑ１６による出力電圧ＯＵＴが変化する。この出力電圧ＯＵＴは、反転入力端子Ｔ２へフィードバックされるため、出力電圧ＯＵＴつまり定電圧ＶＩＮＭと定電圧ＶＩＮＰとが等しくなるように、出力電圧ＯＵＴが調整される。出力電圧ＯＵＴの調整後は、定電圧ＶＩＮＰと定電圧ＶＩＮＭとが等しくなり、再び電流Ｉ１，Ｉ２、電流Ｉ３，Ｉ４、電流Ｉ５，Ｉ６の電流量がそれぞれ等しくなる。
【００９８】
オペアンプ１１は、前述のオペアンプ１０１（図７参照）における、ゲート電位をコントロールできない部分にスイッチＳＷ２１が設けられている。スイッチＳＷ２１も、前述のスイッチＳＷ６〜ＳＷ２０と同様に図３に示すスイッチで構成されている。
【００９９】
これにより、ゲート電位をテスト信号により制御することができる。具体的には、第１カレントミラー回路１６に上記のようにゲート信号の入力をオン／オフするスイッチＳＷ２１が設けられている。また、トランジスタＱ１３，Ｑ１４のゲートには、前述のゲート電位制御回路５１も接続されている。また、非反転入力端子Ｔ１には、前述のゲート電位制御回路５２が接続されている。
【０１００】
なお、位相補償用コンデンサＣ１，Ｃ２の一方の端子がオープンになると異常電圧が発生する場合がある。このため、ストレステストを行う場合等のストレス信号ＳＴＲＳ＿ＥＮＨが“Ｈ”となるときにオンするスイッチＳＷ１００とＳＷ１０１を設ける。これにより、位相補償用コンデンサＣ１の電位が高電位電源ＶＤＤの電位に固定される一方、位相補償用コンデンサＣ２の電位が低電位電源ＧＮＤの電位に固定されるので、異常電圧の発生を防止することができる。
【０１０１】
ここで、オペアンプ１１においてストレス電圧を印加する動作について説明する。
【０１０２】
まず、表２の１）の通常状態から、ストレス信号ＳＴＲＳ＿ＥＮＨ、Ｐオン信号ＡＭＰＰＯＮ、およびＮオフ信号ＡＭＰＮＯＦＦのみを“Ｈ”に変化させ、表２における２）ＰＭＯＳオンの状態にする。この状態では、“Ｌ”であるストレス信号ＳＴＲＥＳ＿ＥＮＨＢにより、スイッチＳＷ２１が遮断しているので、トランジスタＱ１３，Ｑ１４のゲートが、“Ｈ”であるＮオフ信号ＡＭＰＮＯＦＦにより、低電位電源ＧＮＤに接続される。これにより、トランジスタＱ１３，Ｑ１４は、ゲートがＧＮＤ電位に固定されるのでオフする。
【０１０３】
非反転入力端子Ｔ１は、“Ｈ”であるＰオン信号ＡＭＰＰＯＮにより、トランジスタＱ２，Ｑ４のゲートがＧＮＤ電位となる。これにより、トランジスタＱ２がオンし、トランジスタＱ４がオフする。また、定電圧ＶＢＰ１，ＶＢＰ０を印加する端子は、バイアス回路３１によってＧＮＤ電位となるため、トランジスタＱ１，Ｑ７〜Ｑ１０，Ｑ１７がオンする。また、定電圧ＶＢＮ１，ＶＢＮ０が印加される端子も、バイアス回路３１によってＧＮＤ電位となるため、トランジスタＱ６，Ｑ１１，Ｑ１２，Ｑ１８がオフする。
【０１０４】
トランジスタＱ８，Ｑ１０がオンすることにより、出力バッファとしてのトランジスタＱ１５，Ｑ１６のゲートレベルがＶＤＤ電位となるので、トランジスタＱ１５がオフし、トランジスタＱ１６がオンする。これにより、出力電圧ＯＵＴがフィードバックしている反転入力端子Ｔ２がＧＮＤ電位となるので、トランジスタＱ３，Ｑ５のゲートが同電位となる。それゆえ、トランジスタＱ３がオンし、トランジスタＱ５がオフする。
【０１０５】
また、“Ｈ”であるストレス信号ＳＴＲＥＳ＿ＥＮＨによってスイッチＳＷ１００，ＳＷ１０１がオンすると、位相補償用コンデンサＣ１，Ｃ２の電位がそれぞれＶＤＤ電位，ＧＮＤ電位に固定される。
【０１０６】
なお、トランジスタＱ８，Ｑ１７がオンしている間は位相補償用コンデンサＣ１の一端がＶＤＤ電位になるので、本来は位相補償用コンデンサＣ１の電位をＶＤＤ電位に固定する必要はない。しかしながら、トランジスタＱ８，Ｑ１７がオフしたときに、位相補償用コンデンサＣ１の電位がＶＤＤ電位に固定されていないと、電位の突き上げが生じる。この不都合を回避するため、トランジスタＱ８，Ｑ１７がオフするときに位相補償用コンデンサＣ１の電位をＶＤＤ電位に固定するようにしてもよい。しかしながら、ここでは、ストレス電圧の印加時に位相補償用コンデンサＣ１の電位を常にＶＤＤ電位を固定するようにしている。
【０１０７】
上記のように、オペアンプ１１のトランジスタＱ１５（ＰＭＯＳトランジスタ）以外のＰＭＯＳトランジスタとトランジスタＱ１６（ＮＭＯＳトランジスタ）とがオンする状態となる。これにより、トランジスタＱ１５以外のＰＭＯＳトランジスタとトランジスタＱ１６のゲートにストレス電圧を加えることができる。
【０１０８】
次に、ストレス信号ＳＴＲＳ＿ＥＮＨを“Ｈ”、Ｐオン信号ＡＭＰＰＯＮを“Ｌ”、Ｐオフ信号ＡＭＰＰＯＦＦを“Ｈ”、Ｎオン信号ＡＭＰＮＯＮを“Ｈ”、Ｎオフ信号ＡＭＰＮＯＦＦを“Ｌ”にし、表２の３）ＮＭＯＳオンの状態にする。この状態では、“Ｌ”であるストレス信号ＳＴＲＥＳ＿ＥＮＨＢにより、スイッチＳＷ２１が遮断しているので、トランジスタＱ１３，Ｑ１４のゲートが、“Ｈ”であるＮオン信号ＡＭＰＮＯＮにより、高電位電源ＶＤＤに接続される。これにより、トランジスタＱ１３，Ｑ１４は、ゲートがＶＤＤ電位に固定されるのでオンする。
【０１０９】
非反転入力端子Ｔ１は、“Ｈ”であるＰオフ信号ＡＭＰＰＯＦＦにより、トランジスタＱ２，Ｑ４のゲートがＶＤＤ電位となる。これにより、トランジスタＱ２がオフし、トランジスタＱ４がオンする。また、定電圧ＶＢＰ１，ＶＢＰ０を印加する端子は、バイアス回路３１によってＶＤＤ電位となるため、トランジスタＱ１，Ｑ７〜Ｑ１０，Ｑ１７がオフする。また、定電圧ＶＢＮ１，ＶＢＮ０が印加される端子も、バイアス回路３１によって、前述のようにＶＤＤ電位となるため、トランジスタＱ６，Ｑ１１，Ｑ１２，Ｑ１８がオンする。
【０１１０】
トランジスタＱ１２，Ｑ１４がオンすることにより、出力バッファとしてのトランジスタＱ１５，Ｑ１６のゲートレベルがＧＮＤ電位となるので、トランジスタＱ１５がオンし、トランジスタＱ１６がオフする。これにより、出力電圧ＯＵＴがフィードバックしている反転入力端子Ｔ２がＶＤＤ電位となるので、トランジスタＱ３，Ｑ５のゲートが同電位となる。それゆえ、トランジスタＱ３がオフし、トランジスタＱ５がオンする。
【０１１１】
また、“Ｈ”であるストレス信号ＳＴＲＥＳ＿ＥＮＨによってスイッチＳＷ１００，ＳＷ１０１がオンすると、位相補償用コンデンサＣ１，Ｃ２の電位がそれぞれＶＤＤ電位，ＧＮＤ電位に固定される。
【０１１２】
上記のように、オペアンプ１１のトランジスタＱ１６（ＮＭＯＳトランジスタ）以外のＮＭＯＳトランジスタとトランジスタＱ１５（ＰＭＯＳトランジスタ）がオンする状態となる。これにより、トランジスタＱ１６以外のＮＭＯＳトランジスタとトランジスタＱ１５のゲートにストレス電圧を加えることができる。
【０１１３】
図４は、上記のオペアンプ１１およびバイアス回路３１が適用されるデータドライバＩＣ１の構成を示すブロック図である。続いて、図４を参照してデータドライバＩＣ１について説明する。
【０１１４】
図４に示すように、データドライバＩＣ１は、ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力可能である。
【０１１５】
データドライバＩＣ１は、外部にクロック入力端子２、複数の信号入力端子を備えた階調データ入力端子３、ＬＯＡＤ信号入力端子４、基準電源端子であるＶ０端子５・Ｖ１端子６・Ｖ２端子７・Ｖ３端子８・Ｖ４端子９、およびオペアンプ電源制御端子１０を備えている。また、データドライバＩＣ１は、ｎ個の液晶駆動用信号出力端子（以降、単に「信号出力端子」と称する）２６−１〜２６−ｎを備えている。液晶駆動用信号出力端子２６−１〜２６−ｎを総称する場合は、信号出力端子２６と称する。加えて、データドライバＩＣ１は、基準電源補正回路２１、階調電圧用オペアンプ回路２２、ポインタ用シフトレジスタ回路２３、ラッチ回路部２４、Ｄ／Ａコンバータ（Digital Analog Converter，以降、「ＤＡＣ」と称する）回路２５を備えている。
【０１１６】
階調電圧用オペアンプ回路２２は、ｍ個の階調電圧用オペアンプ２２−１〜２２−ｍにより構成される。また、ポインタ用シフトレジスタ回路２３は、ｎ個のシフトレジスタ２３−１〜２３−ｎにより構成される。さらに、ラッチ回路部２４は、ｎ個のラッチ回路２４−１〜２４−ｎにより構成される。加えて、ＤＡＣ回路２５は、ＤＡＣ２５−１〜２５−ｎにより構成される。
【０１１７】
ポインタ用シフトレジスタ回路２３は、クロック入力端子２から入力されたクロック入力信号に応じて、ラッチ回路２４−１〜２４−ｎのうち１つのラッチ回路を選択する。そして、階調データ入力端子３から入力された階調出力データが、選択されたラッチ回路２４に格納される。
【０１１８】
また、ポインタ用シフトレジスタ回路２３から出力されるラッチ回路選択信号は、クロック入力端子２から入力されるクロック入力信号により１個目のラッチ回路２４−１からｎ個目のラッチ回路２４−ｎまで順次選択する。よって、ｎ個のクロックが入力された場合、全てのラッチ回路２４−１〜２４−ｎにデータを記憶させることができる。また、ラッチ回路２４−１〜２４−ｎは、それぞれ異なる値のデータを記憶することが可能である。ラッチ回路２４−１〜２４−ｎに記憶されたデータは、それぞれ対応するｎ個のＤＡＣ２５−１〜２５−ｎのデジタル入力データとなる。
【０１１９】
なお、ＤＡＣ回路２５−１〜２５−ｎは、後述するように、それぞれＬＯＡＤレジスタ、ｎ個のデコーダ回路、ｍ本の階調電圧用配線、およびｍ個のトランジスタスイッチを備えた構成である。ここで、階調データ入力端子３からはディジタルデータを入力するため、その本数は階調数に依存する。例えば、６４階調の階調出力電圧を出力可能なデータドライバＩＣでは、階調数６４＝２６であるから、６本の階調データ入力端子３が用意される。また、各ラッチ回路および各ＬＯＡＤレジスタは、階調データ入力端子数と同じ数のビット構成である。
【０１２０】
Ｖ０端子５〜Ｖ４端子９（基準電源端子）から入力された電圧は、基準電源補正回路２１によってｍ種類の階調電圧値に変換されて出力される。そして、基準電源補正回路２１から出力された電圧は、階調電圧用オペアンプ回路２２の階調電圧用オペアンプ２２−１〜２２−ｍで増幅されて、ｍ本の階調電圧用配線４７−１〜４７−ｍを介してＤＡＣ回路２５を構成するＤＡＣ２５−１〜２５−ｎに供給される。ＤＡＣ２５−１〜２５−ｎは、それぞれラッチ回路２４−１〜２４−ｎから出力されたディジタルデータに応じて、ｍ種類の階調電圧値のうちの１値を選択して出力する。
【０１２１】
上記の階調電圧用オペアンプ回路２２は、オペアンプ電源制御端子１０からの入力信号に応じて高抵抗出力状態に設定可能であり、また、階調電圧用オペアンプ回路２２の各階調電圧用オペアンプ２２−１〜２２−ｎを低消費電力状態に設定することができる。また、データドライバＩＣ１では、１個の信号出力端子２６に１個のＤＡＣが接続されている。
【０１２２】
図５は、データドライバＩＣの階調電圧値の例である。ＤＡＣ２５−１〜２５−ｎからは、図５に示すように、ｍ種類のそれぞれ異なる電圧値のｍ階調出力電圧が、出力される。ｍ階調出力電圧Ｖｇ１〜Ｖｇｍは、Ｖ０端子５〜Ｖ４端子９に入力した電圧のうち、Ｖ０端子から入力する最大入力電圧をＶ０とし、Ｖ４端子から入力する最小入力電圧をＶ４とした場合、（Ｖ０−Ｖ４）がｍ分割された電圧である。
【０１２３】
次に、データドライバＩＣ１が備えるＤＡＣ回路の構成について説明する。図６は、データドライバＩＣ１のＤＡＣおよび周辺回路の構成図である。図６は、データドライバＩＣ１が、ｍ＝６４である場合におけるＤＡＣ回路の１つのＤＡＣ２５−１、および周辺回路を示している。
【０１２４】
前記のように、データドライバＩＣ１は、６４階調の階調出力電圧を出力可能であるため、前記のように６本の階調データ入力端子３を備えている。ＤＡＣ２５−１ａは、ＬＯＡＤレジスタ回路４１、第１インバータ回路４２、ＡＮＤ回路４３、第２インバータ回路４４、スイッチ回路４５、オペアンプ４６、および６４本の階調電圧用配線４７−１〜４７−６４を備えている。ＬＯＡＤレジスタ回路４１は、６個のレジスタ４１−１〜４１−６からなる。第１インバータ回路４２は、６個のインバータ４２−１〜４２−６からなる。ＡＮＤ回路４３は、６４個の６入力ＡＮＤゲート４３−１〜４３−６４からなる。第２インバータ回路４４は、６４個のインバータ４４−１〜４４−６４からなる。スイッチ回路４５は、６４個のトランジスタスイッチ４５−１〜４５−６４からなる。
【０１２５】
なお、トランジスタスイッチ４５−１〜４５−６４は、それぞれ１個のＰＭＯＳトランジスタおよび１個のＮＭＯＳトランジスタからなる。また、階調電圧用配線４７−１〜４７−６４は、階調電圧用オペアンプ２２−１〜２２−６４の出力端子、並びにトランジスタスイッチ４５−１〜４５−６４の一方の端子であるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのソースにそれぞれ接続されている。さらに、トランジスタスイッチ４５−１〜４５−６４の他方の端子であるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのドレインは、オペアンプ４６の一方の入力端子に接続されている。
【０１２６】
ラッチ回路選択信号は、シフトレジスタ２３−１から出力されて、ラッチ回路２４−１で記憶され、さらにＬＯＡＤレジスタ回路４１に出力される。すると、６４個の階調電圧用オペアンプ２２−１〜２２−６４からなる階調電圧用オペアンプ回路２２で増幅された階調電圧の１値が、ＬＯＡＤレジスタ回路４１にロードされたラッチ回路選択信号に応じてトランジスタスイッチ４５−１〜４５−６４により選択される。さらに、選択された階調電圧は、オペアンプ４６で増幅されて、信号出力端子２６−１から液晶パネル駆動用信号として階調電圧が出力される。
【０１２７】
上記のデータドライバＩＣにおいては、階調電圧用オペアンプ２２−１〜２２−ｍおよびオペアンプ４６として前述のオペアンプ１１が用いられ、バイアス電圧の供給のためにバイアス回路３１が用いられる。
【０１２８】
なお、本実施の形態では、オペアンプ１１およびバイアス回路３１を組み込む集積回路としてデータドライバＩＣ１を例に挙げて説明した。しかしながら、当該集積回路としては、他のＩＣであってもよいことは勿論である。
【０１２９】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１３０】
本発明の半導体集積回路は、以上のように、ストレステストが全てのトランジスタに実施できるようになり、ゲート酸化膜欠陥を含む不良デバイスの検出精度が向上するので、ＣＭＯＳデジタル回路とＣＭＯＳアナログ回路が混在する半導体集積回路のテストに好適に利用できる。
【図面の簡単な説明】
【０１３１】
【図１】本発明の実施の一形態を示すオペアンプの構成を示す回路図である。
【図２】上記オペアンプに与えるバイアス電圧を生成するバイアス回路の構成を示す回路図である。
【図３】上記オペアンプおよび上記バイアス回路において用いられるスイッチの構成を示す図である。
【図４】上記オペアンプおよび上記バイアス回路が組み込まれるデータドライバＩＣの構成を示すブロック図である。
【図５】上記データドライバＩＣが出力する表示出力電圧値を示すグラフである。
【図６】上記データドライバＩＣに設けられるＤＡＣの構成を示す回路図である。
【図７】従来のオペアンプの構成を示す回路図である。
【図８】図７のオペアンプに与えるバイアス電圧を生成するバイアス回路の構成を示す回路図である。
【図９】（ａ）ＮＭＯＳトランジスタの通常の状態を示す断面図であり、（ｃ）および（ｂ）はＮＭＯＳトランジスタにおける従来のストレステストを行った状態を示す断面図である。
【図１０】ＰＭＯＳトランジスタにおける従来のストレステストを行った状態を示す断面図である。
【符号の説明】
【０１３２】
１                データドライバＩＣ
１１                オペアンプ
２２−１〜２２−ｍ  オペアンプ
３１                バイアス回路
５１，５２          ゲート電位制御回路（テスト回路，第１〜第３テスト回路）
Ｑ１〜Ｑ１８        トランジスタ
Ｑ１５，Ｑ１６      トランジスタ（出力バッファ）
Ｑ２１〜Ｑ５０      トランジスタ
ＳＷ６〜ＳＷ２１    スイッチ（接続解除回路）
Ｔ１                非反転入力端子
Ｔ２                反転入力端子
Ｔ３                出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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