(57)【要約】【課題】ＳＴＩ構造におけるストレスの発生を防止することが可能な半導体装置の素子分離構造の形成方法及び半導体装置の素子分離構造を提供する。【解決手段】半導体基板にトレンチを形成するトレンチ形成工程と、少なくともトレンチの内部に、半導体基板に引っ張り応力を印加する複数の第１絶縁膜と半導体基板に圧縮応力を印加する複数の第２絶縁膜とを、原子層堆積法によって順次交互に積層して絶縁性の交互多層膜を形成し、この交互多層膜によってトレンチを埋める積層工程と、を少なくとも具備してなる半導体装置の素子分離構造の形成方法を採用する。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成するトレンチ形成工程と、
少なくとも前記トレンチの内部に、前記半導体基板に引っ張り応力を印加する複数の第１絶縁膜と前記半導体基板に圧縮応力を印加する複数の第２絶縁膜とを、順次交互に積層して絶縁性の交互多層膜を形成し、この交互多層膜によって前記トレンチを埋める積層工程と、を少なくとも具備してなることを特徴とする半導体装置の素子分離構造の形成方法。
【請求項２】
前記トレンチ形成工程において、前記トレンチの形成後に熱酸化処理を行って前記トレンチ内面に熱酸化膜を形成するとともに、前記積層工程において、前記熱酸化膜を覆うように前記交互多層膜を形成することを特徴とする請求項１に記載の半導体装置の素子分離構造の形成方法。
【請求項３】
前記積層工程において、前記複数の第１絶縁膜及び前記複数の第２絶縁膜の膜厚比を、前記交互多層膜によって前記トレンチに印加される応力を緩和するように、設定することを特徴とする請求項１または請求項２に記載の半導体装置の素子分離構造の形成方法。
【請求項４】
前記第１絶縁膜が窒化シリコン膜であり、前記第２絶縁膜が酸化シリコン膜であることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置の素子分離構造の形成方法。
【請求項５】
前記第１絶縁膜と、前記第２絶縁膜との膜厚比（第１絶縁膜：第２絶縁膜）を、１：２．５〜１：７．５の範囲とすることを特徴とする請求項１乃至請求項４の何れか一項に記載の半導体装置の素子分離構造の形成方法。
【請求項６】
前記第１絶縁膜と前記第２絶縁膜とを、原子層堆積法によって積層することを特徴とする請求項１乃至請求項５の何れか一項に記載の半導体装置の素子分離構造の形成方法。
【請求項７】
半導体基板に設けられたトレンチと、前記トレンチを埋める絶縁性の交互多層膜とから構成され、
前記交互多層膜は、前記半導体基板に引っ張り応力を印加する複数の第１絶縁膜と、前記半導体基板に圧縮応力を印加する複数の第２絶縁膜とが、順次交互に積層されてなるものであることを特徴とする半導体装置の素子分離構造。
【請求項８】
前記トレンチの内面に熱酸化膜が形成され、前記交互多層膜が前記熱酸化膜を覆うように形成されていることを特徴とする請求項７に記載の半導体装置の素子分離構造。
【請求項９】
前記複数の第１絶縁膜及び前記複数の第２絶縁膜の膜厚比が、前記交互多層膜によって前記トレンチに印加される応力を緩和するように、設定されていることを特徴とする請求項７または請求項８に記載の半導体装置の素子分離構造。
【請求項１０】
前記第１絶縁膜が窒化シリコン膜であり、前記第２絶縁膜が酸化シリコン膜であることを特徴とする請求項７乃至請求項９の何れか一項に記載の半導体装置の素子分離構造。
【請求項１１】
前記第１絶縁膜と、前記第２絶縁膜との膜厚比（第１絶縁膜：第２絶縁膜）が、１：２．５〜１：７．５の範囲であることを特徴とする請求項７乃至請求項１０の何れか一項に記載の半導体装置の素子分離構造。
【請求項１２】
前記第１絶縁膜と前記第２絶縁膜とが、原子層堆積法によって積層されたものであることを特徴とする請求項７乃至請求項１１の何れか一項に記載の半導体装置の素子分離構造。
【請求項１３】
請求項７乃至請求項１２の何れか一項に記載の半導体装置の素子分離構造が設けられてなる半導体基板と、前記半導体基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタに接続されたキャパシタとを具備してなることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の素子分離構造の形成方法、半導体装置の素子分離構造及び半導体記憶装置に関するものであり、特に、半導体装置の素子分離領域におけるストレスを軽減することが可能な半導体装置の素子分離構造の形成方法、半導体装置の素子分離構造及び半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体基板上において半導体素子の形成領域を分離する手段としては、半導体基板にトレンチを形成し、このトレンチ内に絶縁膜を埋め込む所謂ＳＴＩ（Shallow Trench Isolation）構造が知られている。
【０００３】
ＳＴＩ構造を形成するには、例えば、下記特許文献１に記載されているように、シリコンウェーハ等の半導体基板上に、例えば窒化シリコン膜を所定のパターン形状となるように形成し、この窒化シリコン膜をマスクにして半導体基板をエッチングしてトレンチを形成する。次に、半導体基板を熱酸化処理してトレンチ内面に酸化膜を形成する。次に、トレンチ内を埋めるように、酸化シリコンからなる絶縁膜を例えばＣＶＤ法などによって積層する。その後、絶縁膜に対してＣＭＰ処理を行って、半導体基板の上面が露出するまで絶縁膜を平坦化する。これにより、トレンチ内に絶縁膜の残部が充填されてなるＳＴＩ構造が形成される。
【特許文献１】特開２００６−１２１０２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＳＴＩ構造では、シリコンウェーハに設けられたトレンチに絶縁膜として酸化シリコン膜を充填するが、シリコンと酸化シリコンとの材質の違いによって、トレンチと酸化シリコン膜との間に応力が発生し、この応力によってシリコンウェーハにストレスが加わり、シリコンウェーハに結晶欠陥が発生してリーク電流を誘発させ、その結果、例えば半導体基板上に形成したＤＲＡＭ素子におけるデータリテンション特性を悪化させる問題があった。
【０００５】
本発明は、上記事情に鑑みてなされたものであって、ＳＴＩ構造におけるストレスの発生を防止することが可能な半導体装置の素子分離構造の形成方法及び半導体装置の素子分離構造を提供するとともに、ＳＴＩ構造におけるストレスの発生を防止してリーク電流を抑制し、データリテンション特性を改善することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置の素子分離構造の形成方法は、半導体基板にトレンチを形成するトレンチ形成工程と、少なくとも前記トレンチの内部に、前記半導体基板に引っ張り応力を印加する複数の第１絶縁膜と前記半導体基板に圧縮応力を印加する複数の第２絶縁膜とを、順次交互に積層して絶縁性の交互多層膜を形成し、この交互多層膜によって前記トレンチを埋める積層工程と、を少なくとも具備してなることを特徴とする。
また、本発明の半導体装置の素子分離構造の形成方法においては、前記トレンチ形成工程において、前記トレンチの形成後に熱酸化処理を行って前記トレンチ内面に熱酸化膜を形成するとともに、前記積層工程において、前記熱酸化膜を覆うように前記交互多層膜を形成することが好ましい。
更に、本発明の半導体装置の素子分離構造の形成方法においては、前記積層工程において、前記複数の第１絶縁膜及び前記複数の第２絶縁膜の膜厚比を、前記交互多層膜によって前記トレンチに印加される応力を緩和するように、設定することが好ましい。
更にまた、本発明の半導体装置の素子分離構造の形成方法においては、前記第１絶縁膜が窒化シリコン膜であり、前記第２絶縁膜が酸化シリコン膜であることが好ましい。
また、本発明の半導体装置の素子分離構造の形成方法においては、前記第１絶縁膜と、前記第２絶縁膜との膜厚比（第１絶縁膜：第２絶縁膜）が、１：２．５〜１：７．５の範囲であることが好ましい。
更に、本発明の半導体装置の素子分離構造の形成方法においては、前記第１絶縁膜と前記第２絶縁膜とを、原子層堆積法によって積層することが好ましい。また、原子層堆積法に限らず、通常のＣＶＤ法を用いてもよい。
【０００７】
次に、本発明の半導体装置の素子分離構造は、半導体基板に設けられたトレンチと、前記トレンチを埋める絶縁性の交互多層膜とから構成され、前記交互多層膜は、前記半導体基板に引っ張り応力を印加する複数の第１絶縁膜と、前記半導体基板に圧縮応力を印加する複数の第２絶縁膜とが、順次交互に積層されてなるものであることを特徴とする。
また、本発明の半導体装置の素子分離構造においては、前記トレンチの内面に熱酸化膜が形成され、前記交互多層膜が前記熱酸化膜を覆うように形成されていることが好ましい。
更に、本発明の半導体装置の素子分離構造においては、前記複数の第１絶縁膜及び前記複数の第２絶縁膜の膜厚比が、前記交互多層膜によって前記トレンチに印加される応力を緩和するように、設定されていることが好ましい。
更にまた、本発明の半導体装置の素子分離構造においては、前記第１絶縁膜が窒化シリコン膜であり、前記第２絶縁膜が酸化シリコン膜であることが好ましい。
また、本発明の半導体装置の素子分離構造においては、前記第１絶縁膜と、前記第２絶縁膜との膜厚比（第１絶縁膜：第２絶縁膜）を、１：２．５〜１：７．５の範囲とすることが好ましい。
更に、本発明の半導体装置の素子分離構造においては、前記第１絶縁膜と前記第２絶縁膜とが、原子層堆積法によって積層されたものであることが好ましい。また、原子層堆積法に限らず、通常のＣＶＤ法を用いてもよい。
【０００８】
次に、本発明の半導体記憶装置は、先の何れかに記載の半導体装置の素子分離構造が設けられてなる半導体基板と、前記半導体基板上に形成されたＭＯＳトランジスタと、前記ＭＯＳトランジスタに接続されたキャパシタとを具備してなることを特徴とする。
【０００９】
本発明の半導体装置の素子分離構造の形成方法によれば、半導体基板に引っ張り応力を印加する複数の第１絶縁膜と、圧縮応力を印加する複数の第２絶縁膜とを、順次交互に積層して絶縁性の交互多層膜とし、この交互多層膜によってトレンチを埋めることで、トレンチと交互多層膜との間における応力を緩和することができ、シリコンウェーハに加わるストレスを小さくして結晶欠陥の発生を抑制し、これによりリーク電流の抑制が可能になる。
【００１０】
また、本発明の半導体装置の素子分離構造の形成方法によれば、トレンチ内面に熱酸化膜を形成するので、トレンチ内面における角部をなだらかな曲面に成形することが可能になる。これにより、比較的角部に集中し易いトレンチと交互多層膜との間の応力を、より緩和することが可能になり、リーク電流をより抑制することが可能になる。
更に、本発明の半導体装置の素子分離構造の形成方法によれば、第１絶縁膜及び第２絶縁膜の膜厚比を調整することで、前記交互多層膜によって前記トレンチに加わる応力を緩和するので、トレンチの寸法や形状に応じて交互多層膜の最適化を容易に図ることができ、これにより、リーク電流の抑制を確実に行うことが可能になる。
【００１１】
また、交互多層膜を形成する際に原子層堆積法を用いるので、トレンチ内部に形成する第１絶縁膜及び第２絶縁膜の膜厚を均一にすることができ、トレンチと交互多層膜との間における応力の調整を容易に行うことができる。更に、原子層堆積法を用いることによって、ステップカバレッジが良好で膜厚が数ｎｍ程度の絶縁膜の形成が可能になるので、比較的に狭幅なトレンチに対しても交互多層膜を均一に形成することができる。
【００１２】
次に、本発明の半導体装置の素子分離構造によれば、半導体基板に引っ張り応力を印加する複数の第１絶縁膜と圧縮応力を印加する複数の第２絶縁膜とを、順次交互に積層して絶縁性の交互多層膜とし、この交互多層膜をトレンチに埋め込んだ構成なので、トレンチと交互多層膜との間における応力を緩和することができ、シリコンウェーハに加わるストレスを抑制して結晶欠陥の発生を防ぎ、これによりリーク電流の抑制が可能になる。
【００１３】
また、本発明の半導体装置の素子分離構造によれば、トレンチ内面に熱酸化膜が形成されているので、トレンチ内面における角部がなだらかな曲面に成形される。これにより、比較的角部に集中し易いトレンチと交互多層膜との間の引っ張り応力または圧縮応力を、より緩和することが可能になり、リーク電流をより抑制することが可能になる。
更に、本発明の半導体装置の素子分離構造によれば、第１絶縁膜及び第２絶縁膜の膜厚比を調整することで、交互多層膜によってトレンチに加わる応力を緩和するので、トレンチの寸法や形状に応じて交互多層膜の最適化を容易に図ることができ、これにより、リーク電流の抑制を確実に行うことが可能になる。
【００１４】
また、交互多層膜が原子層堆積法によって形成されるので、トレンチ内部に形成する第１絶縁膜及び第２絶縁膜の膜厚を均一にすることができ、トレンチと交互多層膜との間における応力の調整を容易に行うことができる。更に、交互多層膜が原子層堆積法によって形成されることにより、ステップカバレッジが良好で膜厚が数ｎｍ程度の絶縁膜の形成が可能になり、比較的に狭幅なトレンチに対しても交互多層膜を均一に形成することが可能になる。
【００１５】
次に、本発明の半導体記憶装置によれば、半導体基板に上記の素子分離構造が備えられているので、半導体基板における結晶欠陥の発生を抑制してリーク電流を抑制することが可能になる。リーク電流の抑制によって、半導体記憶装置におけるホールドタイムの低下を防ぎ、リフレッシュ動作の頻度を少なくすることができる。
【発明の効果】
【００１６】
本発明によれば、ＳＴＩ構造におけるストレスの発生を防止することが可能な半導体装置の素子分離構造の形成方法及び半導体装置の素子分離構造を提供するとともに、ＳＴＩ構造におけるストレスの発生を防止してリーク電流を抑制し、データリテンション特性を改善することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の素子分離構造及びその形成方法並びに半導体記憶装置を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の素子分離構造等における各部の寸法関係とは異なる場合がある。
【００１８】
「素子分離構造」
まず、本発明の実施形態である半導体装置の素子分離構造について図１を参照して説明する。図１に示すように、本実施形態の素子分離構造１は、例えばシリコンウェーハからなる半導体基板２と、半導体基板２の一面２ａに設けられたトレンチ３と、トレンチ３の埋め込まれた交互多層膜４とから概略構成されている。また、トレンチ３の内面３ａには、酸化シリコンからなる熱酸化膜５が形成されている。
【００１９】
半導体基板２に設けられるトレンチ３は、断面形状が略逆台形状の溝であり、例えば、一面２ａにおける開口幅が７０ｎｍ程度であり、深さが４００ｎｍ程度の溝である。このトレンチ３は、例えば、フォトリソグラフィ技術によって形成することが好ましい。また、トレンチ３の断面形状は、逆台形状に限られるものではなく、通常のＳＴＩ構造において適用され得る形状であればよい。
【００２０】
このトレンチ３の内面３ａは、一対の傾斜面３ｂ（内面３ａ）と、一対の傾斜面３ｂに挟まれた底面３ｃ（内面）とによって構成されている。これら傾斜面３ｂ及び底面３ｃに、酸化シリコンからなる熱酸化膜５が形成されている。熱酸化膜５の厚みは、例えば１３ｎｍ程度とされている。また、半導体基板２の一面２ａと傾斜面３ｂとの接続部分には角部３ｄが形成され、傾斜面３ｂと底面３ｃとの接続部分には別の角部３ｅが形成されるが、熱酸化膜５の形成によって、各角部３ｄ、３ｅの形状がなだらかな曲面状になっている。
【００２１】
次に、トレンチ３に埋め込まれる交互多層膜４は、複数の第１絶縁膜４ａと複数の第２絶縁膜４ｂとが交互に積層されて構成されている。積層の順番について詳細に説明すると、トレンチ３内の熱酸化膜５上に、第１絶縁膜４ａが積層され、その上に第２絶縁膜４ｂが積層され、更にその上に第１絶縁膜４ａが積層される、という順で第１絶縁膜４ａと第２絶縁膜４ｂが順次交互に積層されている。第１絶縁膜４ａ及び第２絶縁膜４ｂは、後述するように原子層堆積法によって形成されるので、ステップカバレッジが良好で膜厚が均一な膜になる。従って、最初の第１絶縁膜４ａはトレンチ３の内面３ａに沿って均一な膜厚で形成され、この第１絶縁膜４ａ上に積層される第２絶縁膜４ｂは、第１絶縁膜４ａに沿って均一な膜厚で形成され、以後、同様にして形成される。また、交互多層膜４の上面４ｃと、半導体基板２の上面２ａとはほぼ同一面となっている。
【００２２】
第１絶縁膜４ａは、半導体基板２に対して引っ張り応力を印加する膜が好ましく、例えば窒化シリコン膜が好ましい。また、第２絶縁膜４ａは、半導体基板２に対して圧縮応力を印加する膜が好ましく、例えば酸化シリコン膜が好ましい。ここで、引っ張り応力を印加する膜とは、例えば、半導体基板上に当該膜を成膜したときに、半導体基板が成膜面側に撓むように応力を与える膜をいう。また、圧縮応力を印加する膜とは、例えば、半導体基板上に当該膜を成膜したときに、半導体基板が成膜面の反対側の面側に撓むような応力を与える膜をいう。第１絶縁膜４ａの一例である窒化シリコン膜は、シリコンウェーハ上に１ｎｍの膜厚で積層した場合の引っ張り応力が１０００ＭＰａ程度になる。また、第２絶縁膜４ｂの一例である酸化シリコン膜は、シリコンウェーハ上に５ｎｍの膜厚で積層した場合の圧縮応力が２００ＭＰａ程度になる。
引っ張り応力を印加する第１絶縁膜４ａと、圧縮応力を印加する第２絶縁膜４ｂとを交互に積層すると、各絶縁膜４ａ、４ｂの引っ張り応力及び圧縮応力が相互に緩和される現象が起こる。
【００２３】
従って例えば、トレンチ３の内面３ａに形成される熱酸化膜５は酸化シリコンからなる膜であって、半導体基板２に対して圧縮応力を与える関係にあるから、この熱酸化膜５に積層する膜としては、引っ張り応力を与える第１絶縁膜４ａが好ましく、具体的には窒化シリコン膜がよい。即ち、熱酸化膜５が形成されている場合は、交互多層膜４を形成する際に、まず、第１絶縁膜４ａを積層するとよい。こうすることで、半導体基板２に加わる応力をより効果的に緩和できる。
一方、熱酸化膜５の形成を省略して、半導体基板２に対して直接に交互多層膜４を形成する場合は、第１絶縁膜４ａ、第２絶縁膜４ｂの積層順序に特に制限はなく、どちらを先に積層しても良い。
【００２４】
また、第１絶縁膜４ａによる引っ張り応力及び第２絶縁膜４ｂによる圧縮応力はそれぞれ、各絶縁膜４ａ、４ｂの膜厚によって調整することができる。例えば、第１絶縁膜４ａの一例である窒化シリコン膜は、上述のように、シリコンウェーハ上において引っ張り応力が１０００ＭＰａ程度であり、第２絶縁膜４ｂの一例である酸化シリコン膜は、シリコンウェーハ上において圧縮応力が２００ＭＰａ程度であって窒化シリコン膜の５分の１程度である。従って、窒化シリコン膜及び酸化シリコン膜を相互に積層する場合、例えば窒化シリコン膜の膜厚に対して、酸化シリコン膜の膜厚を５倍程度にすれば、それぞれの膜に内在する引っ張り応力及び圧縮応力が同程度となり、引っ張り応力と圧縮応力とを相互に打ち消すことができる。
【００２５】
第１絶縁膜４ａにおける引っ張り応力及び第２絶縁膜４ｂにおける圧縮応力は、膜の下地となる基体の形状によって左右される。即ち、トレンチ３の内面３ａに第１、第２絶縁膜４ａ、４ｂを積層する場合には、引っ張り応力及び圧縮応力が上記の値から多少ずれる場合がある。従って、交互多層膜４の形成によって半導体基板２に加わる応力を緩和するには、第１絶縁膜４ａ及び第２絶縁膜４ｂの膜厚比（第１絶縁膜：第２絶縁膜）を、１：２．５〜１：７．５の範囲で調整することが好ましく、例えば１：５がよい。膜厚比がこの範囲から外れると、半導体基板２に対して交互多層膜４が大きな応力を与えてしまい、リーク電流が生じるおそれがあるので好ましくない。
【００２６】
また、第１絶縁膜４ａ及び第２絶縁膜４ｂのそれぞれの厚みは、特に限定されるものではないが、例えば、第１絶縁膜４ａは１ｎｍ〜３ｎｍの範囲が好ましく、第２絶縁膜４ｂは５ｎｍ〜１５ｎｍの範囲が好ましい。膜厚が合算で２０ｎｍを超えると、トレンチ３の寸法にもよるが各絶縁膜４ａ、４ｂの積層回数が著しく少なくなり、応力の調整が難しくなる場合がある。また、膜厚が合算で２ｎｍ未満では、トレンチ３の寸法にもよるが各絶縁膜４ａ、４ｂの積層回数が著しく多くなり、工程数が増大してしまうので好ましくない。
【００２７】
「素子分離構造の形成方法」
次に、半導体装置の素子分離構造の形成方法について図２から図５を参照して説明する。本実施形態の素子分離構造の形成方法は、トレンチ形成工程と、積層工程と、除去工程とから概略構成されている。以下、各工程について順次説明する。
【００２８】
（トレンチ形成工程）
トレンチ形成工程では、シリコンウェーハからなる半導体基板２にマスク層１１を形成し、マスク層１１の所定領域に露出された半導体基板２を選択的にエッチング除去してトレンチを形成する。
即ち、図２に示すように、半導体基板２の一面２ａ上に、例えば酸化シリコンからなる第１マスク層１１ａと、窒化シリコンからなる第２マスク層１１ｂとを順次積層してマスク層１１を形成する。次に、マスク層１１をエッチングして開口部１１ｃを形成し、半導体基板２の一部を露出させる。次いで、例えば反応性イオンエッチング法によって半導体基板２の露出箇所をエッチングしてトレンチ３を形成する。
【００２９】
次に、トレンチ３が形成された半導体基板２に対して熱酸化処理を行う。これにより、トレンチ３の内面３ａに熱酸化膜５が形成される。熱酸化膜５の厚みは、熱酸化処理の条件によって調整できる。
【００３０】
（積層工程）
次に、積層工程では、トレンチ３及びマスク層１１の上に、複数の第１絶縁膜４ａ及び複数の第２絶縁膜４ｂを、原子層堆積法によって順次交互に積層して絶縁性の交互多層膜４を形成し、この交互多層膜４をトレンチ３に埋設する。
即ち、図３に示すように、トレンチ３の熱酸化膜５及びマスク層１１を覆うように第１絶縁膜４ａを均一な厚みで形成し、次に第１絶縁膜４ａの全面に第２絶縁膜４ｂを均一な厚みで形成し、第２絶縁膜４ｂの全面に再度第１絶縁膜４ａを均一な厚みで形成し、第１絶縁膜４ａの全面に第２絶縁膜４ｂを均一な厚みで形成する、といった手順を順次繰り返すことによって、交互多層膜４を形成する。交互多層膜４の形成は、少なくともトレンチ３が交互多層膜４によって完全に埋まるまで形成する。
【００３１】
第１絶縁膜４ａ及び第２絶縁膜４ｂは、原子層堆積法で形成することが、ステップカバレッジが良好な極薄でしかも厚みが均一な膜を形成できるため好ましい。原子層堆積法は、反応室に２種以上の原料ガスを交互に供給して、反応室内に設置された基体の表面での化学反応によって成膜する手法であり、原料ガスの供給毎に１原子層相当レベルの膜厚を高精度に形成する手法である。例えば、第１絶縁膜４ａとして窒化シリコン膜を形成するには、含窒素原料ガスと、含シリコン原料ガスとを交互に半導体基板２上に供給して、窒素原子層とシリコン原子層を交互に積層することで窒化シリコン膜を形成する。また、第２絶縁膜４ｂとして酸化シリコン膜を形成するには、含酸素原料ガスと、含シリコン原料ガスとを交互に半導体基板２上に供給して、酸素原子層とシリコン原子層を交互に積層することで酸化シリコン膜を形成する。
【００３２】
窒化シリコン膜を形成する場合の原料ガスは、例えば、含窒素原料ガスとしてアンモニアガス（ＮＨ３）、亜酸化窒素(Ｎ２Ｏ)等を用い、含シリコン原料ガスとしてモノシラン（ＳＨ４）、ジクロルシラン（ＳｉＨ２Ｃｌ２）等を用いることが好ましい。また、酸化シリコン膜を形成する場合の原料ガスは、例えば、含酸素原料ガスとして酸素ガス（Ｏ２）、亜酸化窒素(Ｎ２Ｏ)等を用い、含シリコン原料ガスとしてモノシラン（ＳＨ４）、ジクロルシラン（ＳｉＨ２Ｃｌ２）等を用いることが好ましい。
【００３３】
原子層堆積法の他の条件としては、例えば、反応室内部の温度を５００℃〜６００℃の範囲とし、原料ガスのキャリアガスとして窒素（Ｎ２）等を使用し、反応室内の背圧を２０Ｐａ〜３０Ｐａの範囲に設定し、原料ガスを含むキャリアガスを導入した際の反応室内の圧力を３００Ｐａ〜６００Ｐａの範囲に設定し、原料ガスの供給量を５〜１０Ｌの範囲とする。また、原料ガスの種類を切り換える際には、１種類目の原料ガスの供給を終了した後、反応室内を減圧排気し、その後反応室内に原料ガスを含まないキャリアガスを導入して反応室内をパージし、その後、２種類目の原料ガスをキャリアガスと共に導入すればよい。
【００３４】
第１絶縁膜４ａとして例えば窒化シリコン膜を形成するには、反応室内に半導体基板２を設置し、反応室内の温度、雰囲気、圧力を所定の条件に設定した後、まず含シリコン原料ガスをキャリアガスと共に反応室内に導入して、半導体基板２のトレンチ３の内部及びマスク層１１の全面にシリコン原子層を形成する。次に、パージ処理を行った後に、含窒素原料ガスをキャリアガスと共に反応室内に導入して、シリコン原子層の全面に窒素原子層を形成する。シリコン原子層と窒素原子層を交互に積層することによって、窒化シリコン膜からなる第１絶縁膜４ａを形成する。
【００３５】
続いて、第２絶縁膜４ｂとして例えば酸化シリコン膜を形成するには、窒化シリコン膜を構成するシリコン原子層の形成後に、含窒素原料ガスに替えて含酸素原料ガスを供給し、シリコン原子層上に酸素原子層を形成する。その後、シリコン原子層と酸素原子層を交互に積層することによって、酸化シリコン膜からなる第２絶縁膜４ｂを形成する。
【００３６】
以上のように、原料ガスの種類を適宜変更することにより、第１絶縁膜４ａ（窒化シリコン膜）及び第２絶縁膜４ｂ（酸化シリコン膜）を連続して成膜することが可能になる。また、各原子層の積層回数を調整することによって、第１絶縁膜４ａ（窒化シリコン膜）及び第２絶縁膜４ｂ（酸化シリコン膜）の膜厚を調整できる。第１絶縁膜４ａと第２絶縁膜４ｂの膜厚比は、上述した範囲に調整すればよい。膜厚比を適当な範囲に調整することで、トレンチ３と交互多層膜４との間における応力を緩和できる。
なお、本実施形態では原子層堆積法による交互積層膜の形成方法について説明したが、交互積層膜を通常のＣＶＤ法を用いて形成してもよい。
【００３７】
（除去工程）
次に、除去工程では、マスク層１１上の交互多層膜４を除去して、トレンチ３内の交互多層膜４を残す。
即ち、図５に示すように、マスク層１１を構成する第２マスク層１１ｂをエッチングストッパとして、例えばＣＭＰ法によって交互多層膜４の平坦化を行う。ＣＭＰ処理は、例えば、半導体基板２の一面２ａが露出する程度まで処理するとよい。これにより、一面２ａ上の交互多層膜４とマスク層１１とが除去され、トレンチ３内部に埋め込まれた交互多層膜４のみが残存する。このＣＭＰ処理によって、交互多層膜４には、半導体基板２の一面２ａと同一面となる上面４ｃが形成される。
このようにして、半導体基板２のトレンチ３に交互多層膜４が埋め込まれてなる素子分離構造１が形成される。
【００３８】
「半導体記憶装置」
図６には、本実施形態の半導体記憶装置の一部を示す断面模式図である。この半導体記憶装置２１は、本実施形態の素子分離構造１を備えた半導体基板２上に形成されている。即ち、図６に示す半導体記憶装置２１は、半導体基板２上に形成されたＭＯＳトランジスタ２２と、ＭＯＳトランジスタ２２のソース・ドレイン領域に接続されたキャパシタ２３とから概略構成されている。
【００３９】
ＭＯＳトランジスタ２２は、半導体基板２上に形成されたゲート絶縁膜２２ａと、ゲート絶縁膜２２ａ上に形成されたゲート電極２２ｂと、ゲート電極２２ｂ上に形成された窒化シリコン膜２２ｃと、窒化シリコンからなるサイドウォール２２ｄと、ゲート電極２２ｂ両側の半導体基板２に形成されたソース・ドレイン領域２２ｅとから構成されている。
【００４０】
また、半導体基板２上には、第１層間絶縁膜２４、第２層間絶縁膜２５及び第３層間絶縁膜２６が順次積層されている。第１層間絶縁膜２４上にはビット線２７が形成されており、このビット線２７は、第１層間絶縁膜２４を貫通するビット線コンタクトプラグ２８によってＭＯＳトランジスタ２２の一方のソース・ドレイン領域２２ｅに接続されている。
【００４１】
また、第３層間絶縁膜２６には貫通孔２９が設けられており、この貫通孔２９の内面には下部電極層２３ａと誘電体層２３ｂとが形成されている。更に、貫通孔２９には、誘電体層２３ｂを覆うように上部電極層２３ｃが形成されている。下部電極層２３ａ、誘電体層２３ｂ及び上部電極層２３ｃによってキャパシタ２３が構成されている。キャパシタ２３の下側には、第１、第２層間絶縁膜２４、２５を貫通する容量コンタクトプラグ３０が形成されており、この容量コンタクトプラグ３０によって、キャパシタ２３とＭＯＳトランジスタ２２の他方のソース・ドレイン領域２２ｅとが接続されている。
【００４２】
図６に示す半導体記憶装置２１は、素子分離構造１が備えられた半導体基板２上に形成されており、リーク電流によるホールドタイムの低下が抑制されている。これにより、リフレッシュ動作の頻度を少なくすることが可能になっている。
【００４３】
以上説明したように、上記の素子分離構造１によれば、半導体基板２に引っ張り応力を印加する複数の第１絶縁膜４ａと、圧縮応力を印加する複数の第２絶縁膜４ｂとを、順次交互に積層して絶縁性の交互多層膜４とし、この交互多層膜４をトレンチ３に埋め込む構成なので、トレンチ３と交互多層膜４との間における応力を緩和することができ、半導体基板２における結晶欠陥の発生を抑制してリーク電流を抑制できる。
また、交互多層膜４が原子層堆積法によって形成されているので、トレンチ３内部に形成する第１絶縁膜４ａ及び第２絶縁膜４ｂの膜厚を均一にすることができ、トレンチ３と交互多層膜４との間における応力の調整を容易に行うことができる。更に、交互多層膜４が原子層堆積法によって形成されることにより、ステップカバレッジが良好で膜厚が数ｎｍ程度の絶縁膜４ａ、４ｂの形成が可能になり、比較的に狭幅なトレンチ３に対しても交互多層膜４を均一に形成することができる。
【００４４】
また、上記の素子分離構造１によれば、トレンチ３の内面３ａに熱酸化膜５が形成されているので、トレンチ３の内面３ａにおける角部３ｄ、３ｅがなだらかな曲面に成形される。これにより、比較的角部３ｄ、３ｅに集中し易いトレンチ３と交互多層膜４との間の応力を、より緩和することが可能になり、リーク電流をより抑制することができる。
更に、上記の半導体装置の素子分離構造１によれば、第１絶縁膜４ａ及び第２絶縁膜４ｂの膜厚比を調整することで、トレンチ３と交互多層膜４との間の応力を緩和するので、トレンチ３の寸法や形状に応じて交互多層膜４の最適化を容易に図ることができ、これにより、リーク電流の抑制を確実に行うことができる。
【００４５】
また、上記の素子分離構造１の形成方法によれば、引っ張り応力を印加する複数の第１絶縁膜４ａと圧縮応力を印加する複数の第２絶縁膜４ｂとを、順次交互に積層して絶縁性の交互多層膜４を形成し、この交互多層膜４によってトレンチ３を埋めることにより、トレンチ３と交互多層膜４との間における応力を緩和することができ、半導体基板２における結晶欠陥の発生を抑制してリーク電流を抑制できる。
また、交互多層膜４を形成する際に、原子層堆積法を用いるので、トレンチ３内部に形成する第１絶縁膜４ａ及び第２絶縁膜４ｂの膜厚を均一にすることができ、トレンチ３と交互多層膜４との間における応力の調整を容易に行うことができる。更に、原子層堆積法を用いることによって、ステップカバレッジが良好で膜厚が数ｎｍ程度の絶縁膜４ａ、４ｂの形成が可能になるので、比較的に狭幅なトレンチ３に対しても交互多層膜４を均一に形成できる。
【００４６】
また、上記の素子分離構造１の形成方法によれば、トレンチ３の内面３ａに熱酸化膜５を形成するので、トレンチ３の内面３ａにおける角部３ｄ、３ｅをなだらかな曲面に成形することが可能になる。これにより、比較的角部３ｄ、３ｅに集中し易いトレンチ３と交互多層膜４との間の応力を、より緩和することが可能になり、リーク電流をより抑制できる。
更に、第１絶縁膜４ａ及び第２絶縁膜４ｂの膜厚比を調整することで、トレンチ３と交互多層膜４との間の応力を緩和するので、トレンチ３の寸法や形状に応じて交互多層膜４の最適化を容易に図ることができ、これにより、リーク電流の抑制を確実に行うことができる。
【００４７】
更に、上記の半導体記憶装置２１によれば、半導体基板２に上記の素子分離構造１が備えられているので、半導体基板２における結晶欠陥の発生を抑制してリーク電流を抑制することが可能になる。リーク電流の抑制によって、半導体記憶装置２１におけるホールドタイムの低下を防ぎ、リフレッシュ動作の頻度を少なくすることができる。
【図面の簡単な説明】
【００４８】
【図１】図１は本発明の実施形態である半導体装置の素子分離構造を示す断面模式図である。
【図２】図２は本発明の実施形態である半導体装置の素子分離構造の形成方法を説明する工程図であって、トレンチ形成工程を示す断面模式図である。
【図３】図３は本発明の実施形態である半導体装置の素子分離構造の形成方法を説明する工程図であって、トレンチに熱酸化膜を形成する工程を示す断面模式図である。
【図４】図４は本発明の実施形態である半導体装置の素子分離構造の形成方法を説明する工程図であって、積層工程を示す断面模式図である。
【図５】図５は本発明の実施形態である半導体装置の素子分離構造の形成方法を説明する工程図であって、除去工程を示す断面模式図である。
【図６】図６は本発明の実施形態である半導体記憶装置の構造を示す断面模式図である。
【符号の説明】
【００４９】
１…半導体装置の素子分離構造、２…シリコンウェーハ（半導体基板）、３…トレンチ、４…交互多層膜、４ａ…窒化シリコン膜（第１絶縁膜）、４ｂ…酸化シリコン膜（第２絶縁膜）、５…熱酸化膜、１１…マスク層、２１…半導体記憶装置、２２…ＭＯＳトランジスタ、２３…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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