(57)【要約】【課題】表示パネルの点・線欠陥を検出する場合に、回路規模の増大を回避し、利用効率の低下及び処理速度の低下を抑制し得る画像処理装置を提供する。【解決手段】画像メモリ１２の表示パネル画像データから水平１ライン分の画像データを読み込むアドレスを、垂直方向ｃｎ毎となるように設定する垂直メモリアドレス制御回路（入力用）２３ａと、水平１ラインの（（ｈ−１）×ｃｍ＋１）の各画素データを連続して格納するｈ個のラインバッファメモリ２４を１組として、ｖ組設けたラインバッファメモリユニットと、水平ラインの各画素データを画像メモリ１２から複数ライン分をライン毎に順に読み込み、ラインバッファメモリ２４に格納する画像メモリ制御回路２１と、ラインバッファメモリ２４から出力された比較演算対象画素データを用いて画素間比較演算を行う比較演算処理回路２５と、演算結果を格納する画像メモリ１２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
画像メモリに格納された表示パネルの画像データから、水平方向において画素数ｃｍ（ｃｍは正の整数）毎に水平被演算画素数ｈ（ｈは２以上の整数）個の比較演算対象画素を有する水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）からなる画素と、垂直方向において画素数ｃｎ（ｃｎは正の整数）毎に垂直被演算画素数ｖ（ｖは２以上の整数）個の比較演算対象画素を有する垂直被演算領域画素数（（ｖ−１）×ｃｎ＋１）からなる画素との画素マトリクスにて構成される比較演算対象領域に対して（ｃｍ又はｃｎの少なくとも一方は２以上の整数）、上記水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素の比較演算処理を行うことにより表示パネルの点・線欠陥を検出する画像処理装置であって、
上記画像メモリに格納された表示パネルの画像データから水平１ライン分の画像データを読み込むためのアドレスを、垂直方向において画素数ｃｎ毎となるように設定する垂直メモリアドレス制御手段と、
上記水平１ラインにおける少なくとも上記水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）の各画素データを連続して格納する水平被演算画素数ｈ個のラインバッファメモリを１組として、上記垂直被演算画素数ｖ組設けたラインバッファメモリユニットと、
上記垂直メモリアドレス制御手段にて設定されたアドレスにおける水平ラインの各画素データを上記画像メモリから複数ライン分をライン毎に順に読み込み、上記ラインバッファメモリに順に格納する画像メモリ入力制御手段と、
上記複数個のラインバッファメモリからそれぞれ出力された上記比較演算対象画素の画素データを用いて画素間比較演算を行う比較演算処理手段と、
上記比較演算処理手段による演算結果を格納する欠陥情報格納用画像メモリとが設けられていることを特徴とする画像処理装置。
【請求項２】
前記欠陥情報格納用画像メモリは、前記表示パネルの画像データを格納している画像メモリからなっていることを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記比較演算処理手段は、前記水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素に対して、少なくとも２×２〜水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素パターンに場合分けして、画素間比較演算を行うことを特徴とする請求項１又は２記載の画像処理装置。
【請求項４】
前記各ラインバッファメモリのバッファ長を変更するバッファ長変更手段が設けられていることを特徴とする請求項１、２又は３記載の画像処理装置。
【請求項５】
前記垂直メモリアドレス制御手段の設定するアドレスにおける画素数ｃｎを変更する画素数ｃｎ変更手段が設けられていることを特徴とする請求項１、２、３又は４記載の画像処理装置。
【請求項６】
前記ラインバッファメモリのバッファ長を固定長に設定する固定長設定手段が設けられていることを特徴とする請求項１、２、３又は５記載の画像処理装置。
【請求項７】
前記ラインバッファメモリのバス幅は１画素を表現するビット長のｎ倍（ｎ：２以上の整数）のバス幅に拡張されていると共に、
前記比較演算処理手段は、上記ｎ倍のバス幅のラインバッファメモリによる各画素データの出力に対応して画素間比較演算を行うｎ組の比較演算処理回路を備えていることを特徴とする請求項１〜６のいずれか１項に記載の画像処理装置。
【請求項８】
撮像装置による撮像画素の水平方向及び垂直方向の撮像画素数が、表示画素数の整数倍間隔で撮像された画像データに対応して、前記比較演算対象領域における水平方向の画素数ｃｍ及び垂直方向の画素数ｃｎが、表示パネルにおける水平方向の表示画素数及び垂直方向の表示画素数の各整数倍となるように設定する水平垂直方向比率設定手段が設けられていることを特徴とする請求項４又は５記載の画像処理装置。
【請求項９】
撮像装置による撮像画素の垂直方向の撮像画素数が、表示画素数の整数倍間隔で撮像された画像データに対応して、前記比較演算対象領域における垂直方向の画素数ｃｎを、
表示パネルにおける垂直方向の表示画素数の整数倍となるように設定する垂直方向比率設定手段が設けられていることを特徴とする請求項６記載の画像処理装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の画像処理装置を動作させる画像処理プログラムであって、
コンピュータを前記の各手段として機能させることを特徴とする画像処理プログラム。
【請求項１１】
表示パネルを撮影した画像データから、水平方向において画素数ｃｍ（ｃｍは正の整数）毎に水平被演算画素数ｈ（ｈは２以上の整数）個の比較演算対象画素を有する水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）からなる画素と、垂直方向において画素数ｃｎ（ｃｎは正の整数）毎に垂直被演算画素数ｖ（ｖは２以上の整数）個の比較演算対象画素を有する垂直被演算領域画素数（（ｖ−１）×ｃｎ＋１）からなる画素との画素マトリクスにて構成される比較演算対象領域に対して（ｃｍ又はｃｎの少なくとも一方は２以上の整数）、上記水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素の比較演算処理を行うことにより表示パネルの点・線欠陥を検出する撮像装置であって、
撮影した表示パネルの画像データをライン毎に格納する等間隔に配設されたラインセンサ又はＴＤＩセンサからなるセンサと、
上記画像データを格納した複数のセンサを、垂直方向において画素数ｃｎ毎となるように選択する複数のマルチプレクサと、
上記各マルチプレクサにて選択されたセンサの画像データをそれぞれデジタル変換する変換手段と、
格納する画素データを画素数ｃｍに設定可能な可変長のラインバッファメモリにおける（水平被演算画素数ｈ−１）個分を１組として上記垂直被演算画素数ｖ組分設けたラインバッファメモリユニットと、
上記マルチプレクサにて選択されたセンサの画像データを順に変換手段を通して上記ラインバッファメモリに順に格納させるタイミング制御手段と、
上記変換手段にて変換された画像データ、及び各ラインバッファメモリからそれぞれ出力された画素データを用いて画素間比較演算を行う比較演算処理手段と、
上記比較演算処理手段による演算結果から欠陥部分を検出する欠陥検出手段と、
上記欠陥検出手段による検出結果を外部に出力する外部出力手段とが設けられていることを特徴とする撮像装置。
【請求項１２】
前記各センサは、
ラインセンサと、
上記ラインセンサの画素データを一括して格納するシフトレジスタと、
上記センサから隣接するセンサへ画素データを転送するか否かを切り替える切替手段とを備えていることを特徴とする請求項１１記載の撮像装置。
【請求項１３】
前記マルチプレクサにおけるセンサの選択を、任意のセンサとなるように制御する選択制御手段が設けられていることを特徴とする請求項１１又は１２記載の撮像装置。
【請求項１４】
前記複数のセンサは、複数の支持台にそれぞれ搭載されていると共に、
同一撮像画像を、上記複数の支持台の方向にそれぞれ分配投影する光学ユニットと、
上記複数のセンサを搭載した支持台を、撮像画像の垂直方向に対して撮像画素ピッチの整数値倍分移動させる移動手段とを備えていることを特徴とする請求項１１、１２、又は１３記載の撮像装置。
【請求項１５】
前記移動手段は、前記複数のセンサを搭載した支持台を、撮像画像の垂直方向のみ、又は撮像画像の水平方向及び垂直方向の両方に対して撮像画素ピッチの実数値倍分移動させると共に、
取得した複数のセンサの画素データを、画素間補間データとして補間合成する画素間補間手段が設けられていることを特徴とする請求項１４記載の撮像装置。
【請求項１６】
前記外部出力手段は、
前記欠陥検出手段から抽出された欠陥部分の画素データの２値化表示を行う２値化表示生成手段と、
上記欠陥部分の画素データを基に、欠陥周辺部分の強調表示を行う強調表示生成手段と、
上記２値化表示生成手段により２値化表示された画素データと、上記強調表示生成手段により強調表示された欠陥周辺部分の画素データと、その他の画素データとを合成して表示画像を生成する画素データ合成手段とを有していることを特徴とする請求項１１〜１５のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラットパネル表示装置の表示パネルの欠陥検出を行うための画像処理装置、画像処理プログラム、及び撮像装置に関するものである。
【背景技術】
【０００２】
液晶ディスプレイ、プラズマディスプレイ、及び液晶プロジェクタ等のフラットパネルを使用した表示装置の主要不良項目として、フラットパネルの各画素自身の不良である点欠陥不良、並びに隣接する信号ラインの短絡、接触不良及び駆動ドライバ素子不良に起因する線欠陥不良がある。
【０００３】
このような欠陥不良を検出するため、従来、画像処理を用いた表示装置の欠陥部分の検出手法が多数考案されている。
【０００４】
上記画像処理を用いたフラットパネル等の点・線欠陥を検出する一つの方法として、例えば、所定の表示パターンをカメラで１画面分を撮像してからシェーディング補正を行い、所定の第１閾値以上の輝度を輝点欠陥とする一方、所定の第２閾値以下を黒点欠陥として検出する方法がある。
【０００５】
ここで、シェーディング補正とは、画像全体が平均的に一様な明るさとなるように補正することをいうが、このシェーディング補正を行う必要性は以下のとおりである。
【０００６】
画像処理を行うためには、先ず、カメラ等の撮像装置にて表示装置を撮像して表示状態の画像を取り込む必要がある。このように、カメラ等の撮像装置にて大型フラットパネルを撮像する場合、カメラレンズの収差や、カメラレンズから大型フラットパネルの中央と端とへの距離差によるシェーディングが発生する。すなわち、図２２（ａ）（ｂ）（ｃ）において実線及び粗い破線で示すように、距離が長くなると光量が少なくなる。また、透過型液晶パネルを撮像する場合では、バックライトを複数配置することにより、図２２（ａ）（ｂ）（ｃ）において細かい破線で示すように、液晶パネル全体の輝度むらが発生する。したがって、点・線欠陥の検出精度を向上させるためには、シェーディング補正又は他の補正手段を用いる必要がある。
【０００７】
次に、上記画像処理を用いたフラットパネル等の点・線欠陥を検出する他の方法として、例えば特許文献１に開示された方法がある。特許文献１に開示された画面検査装置では、白点灯表示パターンと黒点灯表示パターンとの２画面分をカメラで撮像し、白点灯表示パターンと黒点灯表示パターンとの差分画像を演算した後、所定の第１閾値以上の輝度を輝点欠陥とし、所定の第２閾値以下を黒点欠陥として検出する方法を採用している。
【０００８】
具体的には、図２３に示すように、先ず、画像入力部５０１である撮像装置にて全点灯（白点灯）表示パターンと全消灯（黒点灯）表示パターンとの２画面分を撮像し、全点灯パターン画像メモリ５０２及び全消灯パターン画像メモリ５０３に格納する。次に、全点灯パターン画像メモリ５０２及び全消灯パターン画像メモリ５０３に格納された各画像の内容から各々の画素に対して減算処理を画像比較回路部５０４で行い、平滑化処理５０５でノイズ除去のため平滑化処理を行う。
【０００９】
次に、黒点検出用閾値に対して輝度値が低い画素を抽出するための黒点欠陥検出用２値化回路部５０６と、輝点検出用閾値に対して輝度値が高い画素を抽出するための輝点欠陥検出用２値化回路部５０７とを中継し、黒点欠陥検出用２値化回路部５０６及び輝点欠陥検出用２値化回路部５０７の処理結果を欠陥検出用比較回路部５０８にて抽出する。
【００１０】
次に、欠陥検出用比較回路部５０８で得られた結果に対して、実際に検出有効領域を格納したマスクパターン画像メモリ５０９の画像データと欠陥検出用比較回路部５０８の画像データとについてＡＮＤ処理を行うことにより、画像切出し部５１１にて検出有効領域のみの欠陥画像を得ることができる。
【００１１】
その後、ノイズ除去処理部５１１にて欠陥画像に対して膨張・収縮処理等の画像フィルタを用いてノイズ除去処理を行い、領域検出回路部５１２にて欠陥部分の特徴量から欠陥領域を抽出し、判定回路部５１３にて良否の判定を行う。
【００１２】
図２４は、上記処理内容を、画像データを例に挙げて説明を行うものである。
【００１３】
同図に示すように、全点灯表示パターン５５２に対して黒点欠陥５５０ａ・５５０ｂが存在すると共に、全消灯表示パターン５５３に対して輝点欠陥５５０ｃが存在する場合、全点灯表示パターン５５２から全消灯表示パターン５５３の画像データを減算処理及び平滑化を行い、黒点検出のための２値化処理と輝点検出のための２値化処理とを行い、欠陥部分を合成した処理結果が画像５５４となる。次に、予め検出領域有効領域５６０を格納したマスクパターン５５５と前記欠陥部分を抽出した画像５５４とからＡＮＤ処理を行うことにより、画像メモリ５５６上に欠陥画像５５０ａ・５５０ｂ・５５０ｃを得ることができる。
【００１４】
さらに、他の線欠陥を検出する従来手法としては、例えば特許文献２に開示されたパネルの線欠陥検出方法及び装置がある。
【００１５】
このパネルの線欠陥検出方法及び装置では、カメラで撮像した画像に対してシェーディング補正を行うために、先ず、予め良品のフラットパネルの画像を複数サンプリングし、複数画像の各画素を平均し、さらに平均画像を平滑化フィルタにて平坦化することにより、シェーディング補正を行うための基準画像を作成する。その後、被検査画像から基準画像を減算する等の演算処理を行い、被補正画像を生成する。次に、被補正画像に対して、水平方向及び垂直方向のエッジ検出フィルタ（水平方向及び垂直方向の微分系フィルタ）処理を行い、各方向におけるフィルタ演算結果を積算する。その後、フラットパネルの絵素部分と絵素間の非表示部分との輝度値の差が要因で発生する輝度濃淡値の変動部分を抑制するため、積算した結果に対して移動平均等のフィルタ処理を用いて平坦化を行う。
【００１６】
その後、演算結果により、ピークが発生する部分の特徴量を演算することによって、線欠陥を検出する。
【００１７】
一方、シェーディング補正した後における、当該画素が欠陥であるか否かの閾値による画像フィルタ処理の方法としては、例えば、特許文献３に開示された方法がある。
【００１８】
この特許文献３には、演算処理を行う場合に、ラインバッファメモリを用いて高速に処理する画像処理装置が開示されている。この種の画像処理装置では、表示パネル全体がＭ×Ｎ（水平×垂直）画素からなる場合において、図２５に示すように、隣接するｍ×ｎ（水平×垂直）画素領域である例えば３×３画素領域の画像フィルタ処理を行う場合、図２６に示すように、表示パネル全体の濃淡画像データを格納した画像メモリ６０１から１水平走査ラインの濃淡画像データを読込み、読込んだ該１水平走査ラインの濃淡画像データを一時格納するＭ画素長のラインバッファメモリ６０２をｎ本（特許文献３では(ｎ＋１)本）配置し、各ラインバッファメモリ６０２ａ・６０２ｂ・６０２ｃから１画素分の濃淡画像データを順番に読み出すことにより、パイプライン処理にて所定の画像フィルタ処理を行っている。
【００１９】
すなわち、従来、表示パネル全体の画像データの画像フィルタ処理を行う場合、画像メモリの水平方向に左端から順に１画素分ずつデータを読取りながら、画像フィルタ処理を行い、右端まで到達した場合は、次の垂直１ライン下側の左端の画像メモリから順次デ−タを読取りながら、最終画像メモリ位置まで処理を行う。
【００２０】
隣接する例えば３×３画像フィルタの１画素分を演算する場合、９画素分の画像データを画像メモリ上から読込む必要があるが、毎回、９画素分の画像データを読込でいては、処理効率が悪い。このため、画像データ読み出し時に、画像メモリから読込んだ画像データをラインバッファメモリに順次格納し、格納された画像データをこのラインバッファから順次読み出すことにより、画像メモリのアクセス効率を改善し、パイプライン処理による効率化を図っている。
【特許文献１】特開平７−１７５４４２号公報（１９９５年７月１４日公開）
【特許文献２】特開２００５−１７２５５９号公報（２００５年６月３０日公開）
【特許文献３】特開昭６１−６２１８７号公報（１９８６年３月３１日公開）
【特許文献４】特開２００１−２５１６３６号公報（２００１年９月１４日公開）
【特許文献５】特開２００５−１２３９４６号公報（２００５年５月１２日公開）
【特許文献６】特開平１０−２７１５２９号公報（１９９８年１０月９日公開）
【特許文献７】特開２０００−１９７０６５号公報（２０００年７月１４日公開）
【特許文献８】特開２００４−４８７０９号公報（２００４年７月１４日公開）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記従来の画像処理装置では、下記の課題が発生する。
【００２２】
すなわち、従来手法において１画面分の画像データで欠陥検出を行う場合、大型画素サイズの平滑化フィルタ等を用いてシェーディング補正を行う必要があるため、処理時間が長くなり、また、画面端での画像フィルタの演算精度が低下し、シェーディング補正が不完全になる傾向にある。また、画面全体で同一の閾値で２値化処理した場合、フラットパネルの画素間の輝度濃淡値に変動があるため、処理結果が安定しない。
【００２３】
一方、特許文献１のように、２画面の差分画像演算を行ってから欠陥検出処理を行う場合、撮像時間が余分にかかり処理時間が長くなる。特に大型画素サイズのフラットパネルの画像データを撮像する場合、エリアセンサタイプの撮像装置ではフラットパネル全体を撮像するためには、複数に分割して撮像する必要がある。また、ラインセンサタイプの撮像装置では、撮像装置又はフラットパネルをステージ機構で移動させながら撮像し、画像データを生成するため、画像データを生成するために数秒の撮像時間が必要となる。
【００２４】
また、差分画像を用いる場合、１画面分の画像データで欠陥検出を行う場合に比べて、シェーディング量は軽減されるがなくなるまでには至らない。この結果、検出精度を向上させるためには、シェーディング補正処理を行う必要があり、処理時間が長くなる。ここで、輝度濃淡値が明るい画像に対しては、シェーディング量が大きく発生する一方、逆に輝度濃淡値が暗い画像に対しては、シェーディング量が小さいという傾向となる。その結果、差分演算を行ってもシェーディング量を完全に補正することができない。
【００２５】
また、特許文献２のように、シェーディング補正用基準画像を用いて補正を行う方法の場合、予め良品のフラットパネルの画像を複数サンプリングし、複数画像の各画素を平均し、さらに平均画像を平滑化フィルタにて平坦化し、基準画像を生成する必要がある。この場合、被検査画像を撮像するとき、バックライト又は外部照明等の経年変化や、計測装置のメンテナンス等により撮像条件が変わった場合には、基準画像も再度更新する必要が有り、良品フラットパネルのサンプル画像を複数枚撮像し、再度データベースを更新する必要がある。
【００２６】
また、エッジ検出用の微分系フィルタを用いて線欠陥検出を行う場合、そのフィルタの特性からフラットパネルの画素部分と、画素間の非表示部分の輝度値の差が要因で発生する輝度濃淡値の変動部分を拾い易く、その結果、変動部分の影響を抑制するため平滑化フィルタを用いて処理する必要があり、平滑化による欠陥部分の検出精度の低下が発生する要因となる。
【００２７】
また、良好な撮像を行うためには、フラットパネルの１画素に対して、通常、水平方向及び垂直方向おいて、撮像装置の画素数を８〜１０程度以上割当てて撮像を行う必要があるが、フラットパネルが大型になるにしたがって、処理速度や装置コストの要因から撮像装置の画素数の割当て数が少なくなる傾向にある。この場合、隣接する同一輝度の画素を撮像しても、撮像素子の分解能が不足しているため、干渉縞のようなモアレが発生し、同一輝度値の画像を得ることができなり、その結果、欠陥検出精度の低下が発生する。
【００２８】
また、ハード構成においては、フィルタ演算の対象となる画素間の間隔が大きい場合、従来のパイプラン処理で対応しようとすると、ラインバッファメモリ等の段数が増加し、バッファ長が大きくなるため、回路規模が大きくなり、コストアップの要因となる。
【００２９】
一方、ラインバッファメモリが無い場合、パイプライン処理による高速化が望めず、例えば３×３画像フィルタの場合、パイプライン処理では画像データを読込む回数が１回であるのに対してラインバッファメモリが無い場合には画像データを読込む回数が９回になり、画像データを読込む回数が９倍になるため、処理速度が低下する。
【００３０】
また、ソフト処理により大型画像サイズの処理を行う場合、キャッシュメモリを多く必要とするため、キャッシュメモリ内にデータが収まらないときは、処理能力が低下する。
【００３１】
すなわち、パイプライン処理で３×３画像フィルタを行うためには、通常、特許文献３のように、水平画像サイズ長のラインバッファメモリを３個とラッチ回路９個で、画像データの一時格納回路を構成している場合が多い。
【００３２】
しかしながら、隣接する３×３画素サイズのフィルタ処理とは異なり、水平、垂直方向に一定間隔で離れた位置でのフィルタ処理を行う場合、ラインバッファメモリを用いたパイプライン処理方式では、ラインバッファメモリの利用効率が低下するにもかかわらず、ラインバッファメモリの段数を増やす必要があり、回路規模が大きくなる。例えば、本実施の形態の説明図である図４に示すように、水平方向に３画素数毎（＝ｃｍ）、垂直方向に４画素数毎（＝ｃｎ）とした、中心と周辺部の有効エリアが３×３画素サイズの画像フィルタを処理する場合、見かけ上７×９画素サイズ（（２×ｃｍ＋１＝２×３＋１＝７）×（２×ｃｎ＋１＝２×４＋１＝９））の画像フィルタを処理することになるため、水平画像サイズ長のラインバッファメモリは、９個分が必要となる。
【００３３】
例えば、特許文献４では、各ＲＧＢのＣＣＤ画素に対して、各色毎に検査対象画素となる同色の連続する周辺３画素の画素データをもとに、周辺画素データの中央値と検査対象画素データを比較して、欠陥画素かの判定を行っている。
【００３４】
また、特許文献５でも、注目画素と一定範囲の周辺範囲に存在する同色画素を基に、欠陥画素の検出判定を行っている。
【００３５】
しかしながら、特許文献４及び特許文献５のいずれにおいても、注目画素及び一定範囲の周辺画素とは関係のないラインも合わせて順番に読んでいる。
【００３６】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、表示パネルの点・線欠陥を検出するためにラインバッファメモリを用いてパイプライン処理する場合に、回路規模の増大を回避し、利用効率の低下及び処理速度の低下を抑制し得る画像処理装置、画像処理プログラム、及び撮像装置を提供することにある。
【課題を解決するための手段】
【００３７】
本発明の画像処理装置は、上記課題を解決するために、画像メモリに格納された表示パネルの画像データから、水平方向において画素数ｃｍ（ｃｍは正の整数）毎に水平被演算画素数ｈ（ｈは２以上の整数）個の比較演算対象画素を有する水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）からなる画素と、垂直方向において画素数ｃｎ（ｃｎは正の整数）毎に垂直被演算画素数ｖ（ｖは２以上の整数）個の比較演算対象画素を有する垂直被演算領域画素数（（ｖ−１）×ｃｎ＋１）からなる画素との画素マトリクスにて構成される比較演算対象領域に対して（ｃｍ又はｃｎの少なくとも一方は２以上の整数）、上記水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素の比較演算処理を行うことにより表示パネルの点・線欠陥を検出する画像処理装置であって、上記画像メモリに格納された表示パネルの画像データから水平１ライン分の画像データを読み込むためのアドレスを、垂直方向において画素数ｃｎ毎となるように設定する垂直メモリアドレス制御手段と、上記水平１ラインにおける少なくとも上記水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）の各画素データを連続して格納する水平被演算画素数ｈ個のラインバッファメモリを１組として、上記垂直被演算画素数ｖ組設けたラインバッファメモリユニットと、上記垂直メモリアドレス制御手段にて設定されたアドレスにおける水平ラインの各画素データを上記画像メモリから複数ライン分をライン毎に順に読み込み、上記ラインバッファメモリに順に格納する画像メモリ入力制御手段と、上記複数個のラインバッファメモリからそれぞれ出力された上記比較演算対象画素の画素データを用いて画素間比較演算を行う比較演算処理手段と、上記比較演算処理手段による演算結果を格納する欠陥情報格納用画像メモリとが設けられていることを特徴としている。
【００３８】
上記の発明によれば、画像処理装置は、画像メモリに格納された表示パネルの画像データから、水平方向において画素数ｃｍ（ｃｍは正の整数）毎に水平被演算画素数ｈ（ｈは２以上の整数）個の比較演算対象画素を有する水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）からなる画素と、垂直方向において画素数ｃｎ（ｃｎは正の整数）毎に垂直被演算画素数ｖ（ｖは２以上の整数）個の比較演算対象画素を有する垂直被演算領域画素数（（ｖ−１）×ｃｎ＋１）からなる画素との画素マトリクスにて構成される比較演算対象領域に対して（ｃｍ又はｃｎの少なくとも一方は２以上の整数）、上記水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素の比較演算処理を行うことにより表示パネルの点・線欠陥を検出する。
【００３９】
この場合、従来では、ラインバッファメモリに画素データを読み込もうとすると、垂直被演算領域画素数（（ｖ−１）×ｃｎ＋１）段のラインバッファメモリが必要である。したがって、ラインバッファメモリの利用効率が低下するにもかかわらず、ラインバッファメモリの段数を増やす必要があり、回路規模が大きくなるという問題を有していた。
【００４０】
これに対して、本発明では、水平１ラインにおける少なくとも水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）の各画素データを連続して格納する水平被演算画素数ｈ個のラインバッファメモリを１組として、上記垂直被演算画素数ｖ組設けたラインバッファメモリユニットが設けられている。そして、垂直メモリアドレス制御手段が、画像メモリに格納された表示パネルの画像データから水平１ライン分の画像データを読み込むためのアドレスを、垂直方向において画素数ｃｎ毎となるように設定する。さらに、画像メモリ入力制御手段が、垂直メモリアドレス制御手段にて設定されたアドレスにおける水平ラインの各画素データを上記画像メモリから複数ライン分をライン毎に順に読み込み、上記ラインバッファメモリに順に格納する。
【００４１】
これにより、各ラインバッファメモリから、水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素を取り出すことができ、比較演算処理手段が、上記複数個のラインバッファメモリからそれぞれ出力された上記比較演算対象画素の画素データを用いて画素間比較演算を行う。そして、演算結果は、欠陥情報格納用画像メモリに格納される。
【００４２】
この結果、表示パネルの点・線欠陥を検出する場合において、小領域での比較演算処理を行うため、表示パネルにおける画素間の輝度濃淡値の変動部分、及びカメラのレンズ特性や照明条件等の要因で発生するシェーディング量を同時に除去することができ、欠陥検出の検出精度を向上させることができる。
【００４３】
すなわち、シェーディングの発生量が少ない領域で比較演算を行うので、シェーディングが無視できる範囲内となる。また、相対比較による検出を行うため、発生量の少ないシェーディング量は、演算により除去される。
【００４４】
また、大型サイズのフィルタ処理を使用せず、シェーディング補正計算を行わずに１枚の画像で欠陥検出を行い、さらに、パイプライン化による処理を行うことができるので、欠陥検出処理の高速化を図ることができる。
【００４５】
また、水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）からなる画素と、垂直方向において画素数ｃｎ（ｃｎは正の整数）毎に垂直被演算画素数ｖ（ｖは２以上の整数）個の比較演算対象画素を有する垂直被演算領域画素数（（ｖ−１）×ｃｎ＋１）からなる画素との画素マトリクスにて構成される比較演算対象領域に対して（ｃｍ又はｃｎの少なくとも一方は２以上の整数）、上記水平被演算画素数ｈ×垂直被演算画素数ｖのサイズでのパイプライン処理が行えるため、回路規模の小型化と演算処理の高速化を図ることができる。
【００４６】
さらに、本発明では、小領域での比較演算処理を行うため、表示パネルの画素間の輝度濃淡値の変動部分及び、カメラのレンズ特性や照明条件等の要因で発生するシェーディング量を同時に除去することができ、欠陥検出の検出精度が向上する。また、大型サイズのフィルタ処理を使用せず、１枚分の画像で欠陥検出を行うため、演算処理の高速化を図ることができる。
【００４７】
なお、類似の技術として、例えば特許文献６に開示されたものがある。しかし、特許文献６では、ラインバッファメモリを少なくために、最初に、同一色毎にブロック状に並べ替えする点で、並べ替えしない本願発明とは異なる。本願発明は、これにより、並べ替え用メモリが不要であり、メモリの増加を回避できる。
【００４８】
また、例えば特許文献７には、「水平ラインの一つ飛び（ｍ＋２）水平ラインの上記色フィルタと同じ色の色フィルタからの信号をレジスタに読む」の記載がある。よって、飛び飛びにラインバッファメモリに入力する点が、一見、本願発明と同じである。しかし、色フィルタの配列が特殊であり、ＧＢＧＢとＲＧＲＧとの２組しかなく、かつこの２組のために２組のラインバッファメモリが設けられている。結局、飛び飛びにラインバッファメモリに入力するけれども、全てのラインの書き込み及び読み込みをしている点、及び水平方向についての考慮がない点で、本願発明とは異なる。
【００４９】
さらに、特許文献８においては、バッファには、格納が必要なラインであるか否かを判断した後、不要と判断されたラインはスキップしてバッファに入力する旨の記載がある。
【００５０】
これに対して、本願発明は、格納が必要なラインであるか否かを判断することなくスキップする点、及び間引き処理は行わず、全ての画素データを演算の対象としている点で、特許文献８とは異なる。
【００５１】
また、本発明の画像処理装置では、前記欠陥情報格納用画像メモリは、前記表示パネルの画像データを格納している画像メモリからなっていることが好ましい。
【００５２】
これにより、欠陥情報格納用画像メモリは、元の表示パネルの画像データを格納している画像メモリと兼用して使用されるので、メモリの低減化を図ることができる。
【００５３】
また、本発明の画像処理装置では、前記比較演算処理手段は、前記水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素に対して、少なくとも２×２〜水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素パターンに場合分けして、画素間比較演算を行うことが好ましい。
【００５４】
これにより、表示パネルの端部において、水平被演算画素数ｈ×垂直被演算画素数ｖの比較演算対象画素が全て揃わなくても、比較演算処理手段は、少なくとも２×２以上の比較演算対象画素を用いて、画素間比較演算を行うことができる。
【００５５】
また、本発明の画像処理装置では、前記各ラインバッファメモリのバッファ長を変更するバッファ長変更手段が設けられていることが好ましい。
【００５６】
このように、各ラインバッファメモリのバッファ長を変更するバッファ長変更手段を備えていることにより、ハードウエアを追加及び変更することなく、水平方向の任意の表示パネルの各表示画素による比較演算を行うことができる。
【００５７】
また、本発明の画像処理装置では、前記垂直メモリアドレス制御手段の設定するアドレスにおける画素数ｃｎを変更する画素数ｃｎ変更手段が設けられていることが好ましい。
【００５８】
このように、垂直メモリアドレス制御手段の設定するアドレスにおける画素数ｃｎを変更する画素数ｃｎ変更手段を備えていることにより、ハードウエアを追加及び変更することなく、垂直方向の任意の表示パネルの各表示画素による比較演算を行うことができる。
【００５９】
また、本発明の画像処理装置では、前記ラインバッファメモリのバッファ長を固定長に設定する固定長設定手段が設けられていることが可能である。
【００６０】
これにより、上記水平被演算画素数１×垂直被演算画素数ｖの垂直方向のみの各比較演算対象画素の比較演算処理を行うことができる。したがって、ハード構成を簡略することができる。
【００６１】
また、本発明の画像処理装置では、前記ラインバッファメモリのバス幅は、１画素を表現するビット長のｎ倍（ｎ：２以上の整数）のバス幅に拡張されていると共に、前記比較演算処理手段は、上記ｎ倍のバス幅のラインバッファメモリによる各画素データの出力に対応して画素間比較演算を行うｎ組の比較演算処理回路を備えていることが好ましい。
【００６２】
なお、上述したように、１画素を表現するビット長のｎ倍（ｎ：２以上の整数）のバス幅としているのは、１画素を１バイトで表現するとは限らないためである。例えば、１画素を１バイトで表現した場合には１バイト用バス幅のｎ倍となるが、１画素を８バイトで表現した場合には８バイト用バス幅のｎ倍となる。
【００６３】
これにより、画像メモリのアクセス回数を１／ｎ回に削減でき、また、比較演算処理速度がｎ倍に向上するため、並列処理による高速化を図ることができる。
【００６４】
また、本発明の画像処理装置では、撮像装置による撮像画素の水平方向及び垂直方向の撮像画素数が、表示画素数の整数倍間隔で撮像された画像データに対応して、前記比較演算対象領域における水平方向の画素数ｃｍ及び垂直方向の画素数ｃｎが、表示パネルにおける水平方向の表示画素数及び垂直方向の表示画素数の各整数倍となるように設定する水平垂直方向比率設定手段が設けられていることが好ましい。
【００６５】
これにより、表示パネルの点・線欠陥を検出する場合に、通常、良好な撮像を行うためには、表示パネルの１画素に対して、通常、水平方向及び垂直方向おいて、撮像装置の画素数を８〜１０程度以上割当て撮像を行う必要があるが、２〜３画素の割当でも欠陥検出を行うことができる。
【００６６】
また、本発明の画像処理装置では、撮像装置による撮像画素の垂直方向の撮像画素数が、表示画素数の整数倍間隔で撮像された画像データに対応して、前記比較演算対象領域における垂直方向の画素数ｃｎを、表示パネルにおける垂直方向の表示画素数の整数倍となるように設定する垂直方向比率設定手段が設けられていることが好ましい。
【００６７】
これにより、表示パネルの点・線欠陥を検出する場合に、例えば、白の表示パターン等の全面同一パターンや、撮像画像の垂直方向に対して同一パターンのときに、垂直方向のみの比較演算処理でも撮像装置の画素数を２〜３画素の割当で欠陥検出を行うことができる。
【００６８】
本発明の画像処理プログラムは、上記課題を解決するために、上記記載の画像処理装置を動作させる画像処理プログラムであって、コンピュータを前記の各手段として機能させることを特徴としている。
【００６９】
これにより、表示パネルの点・線欠陥を検出するためにラインバッファメモリを用いてパイプライン処理する場合に、回路規模の増大を回避し、利用効率の低下及び処理速度の低下を抑制し得る画像処理プログラムを提供することができる。
【００７０】
本発明の撮像装置は、上記課題を解決するために、表示パネルを撮影した画像データから、水平方向において画素数ｃｍ（ｃｍは正の整数）毎に水平被演算画素数ｈ（ｈは２以上の整数）個の比較演算対象画素を有する水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）からなる画素と、垂直方向において画素数ｃｎ（ｃｎは正の整数）毎に垂直被演算画素数ｖ（ｖは２以上の整数）個の比較演算対象画素を有する垂直被演算領域画素数（（ｖ−１）×ｃｎ＋１）からなる画素との画素マトリクスにて構成される比較演算対象領域に対して（ｃｍ又はｃｎの少なくとも一方は２以上の整数）、上記水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素の比較演算処理を行うことにより表示パネルの点・線欠陥を検出する撮像装置であって、撮影した表示パネルの画像データをライン毎に格納する等間隔に配設されたラインセンサ又はＴＤＩセンサからなるセンサと、上記画像データを格納した複数のセンサを、垂直方向において画素数ｃｎ毎となるように選択する複数のマルチプレクサと、上記各マルチプレクサにて選択されたセンサの画像データをそれぞれデジタル変換する変換手段と、格納する画素データを画素数ｃｍに設定可能な可変長のラインバッファメモリにおける（水平被演算画素数ｈ−１）個分を１組として上記垂直被演算画素数ｖ組分設けたラインバッファメモリユニットと、上記マルチプレクサにて選択されたセンサの画像データを順に変換手段を通して上記ラインバッファメモリに順に格納させるタイミング制御手段と、上記変換手段にて変換された画像データ、及び各ラインバッファメモリからそれぞれ出力された画素データを用いて画素間比較演算を行う比較演算処理手段と、上記比較演算処理手段による演算結果から欠陥部分を検出する欠陥検出手段と、上記欠陥検出手段による検出結果を外部に出力する外部出力手段とが設けられていることを特徴としている。
【００７１】
上記の発明によれば、撮像装置は、画像メモリに格納された表示パネルの画像データから、水平方向において画素数ｃｍ（ｃｍは正の整数）毎に水平被演算画素数ｈ（ｈは２以上の整数）個の比較演算対象画素を有する水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）からなる画素と、垂直方向において画素数ｃｎ（ｃｎは正の整数）毎に垂直被演算画素数ｖ（ｖは２以上の整数）個の比較演算対象画素を有する垂直被演算領域画素数（（ｖ−１）×ｃｎ＋１）からなる画素との画素マトリクスにて構成される比較演算対象領域に対して（ｃｍ又はｃｎの少なくとも一方は２以上の整数）、上記水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素の比較演算処理を行うことにより表示パネルの点・線欠陥を検出する。
【００７２】
この場合、従来では、ラインバッファメモリに画素データを読み込もうとすると、垂直被演算領域画素数（（ｖ−１）×ｃｎ＋１）段のラインバッファメモリが必要である。したがって、ラインバッファメモリの利用効率が低下するにもかかわらず、ラインバッファメモリの段数を増やす必要があり、回路規模が大きくなるという問題を有していた。
【００７３】
これに対して、本発明では、撮影した表示パネルの画像データをライン毎に格納する等間隔に配設されたラインセンサ又はＴＤＩセンサからなるセンサが設けられている。
【００７４】
また、画像データを格納した複数のセンサを、垂直方向において画素数ｃｎ毎となるように選択する複数のマルチプレクサが設けられていると共に、各マルチプレクサにて選択されたセンサの画像データをそれぞれデジタル変換する変換手段と、格納する画素データを画素数ｃｍに設定可能な可変長のラインバッファメモリにおける（水平被演算画素数ｈ−１）個分を１組として上記垂直被演算画素数ｖ組分設けたラインバッファメモリユニットとが設けられている。
【００７５】
したがって、タイミング制御手段にて、マルチプレクサにて選択されたセンサの画像データを順に変換手段を通して上記ラインバッファメモリに順に格納させることにより、各変換手段及び可変長のラインバッファメモリから水平被演算画素数ｈ×垂直被演算画素数ｖの各比較演算対象画素を取り出すことができ、比較演算処理手段が、変換手段にて変換された画像データ、及び各ラインバッファメモリからそれぞれ出力された画素データを用いて画素間比較演算を行う。そして、欠陥検出手段にて、比較演算処理手段による演算結果から欠陥部分を検出し、外部出力手段にて、欠陥検出手段による検出結果を外部に出力する。
【００７６】
この結果、表示パネルの点・線欠陥を検出する場合において、小領域での比較演算処理を行うため、表示パネルにおける画素間の輝度濃淡値の変動部分、及びカメラのレンズ特性や照明条件等の要因で発生するシェーディング量を同時に除去することができ、欠陥検出の検出精度を向上させることができる。
【００７７】
また、シェーディング補正計算を行わずに１枚の画像で欠陥検出を行い、さらに、パイプライン化による処理を行うことができるので、欠陥検出処理の高速化を図ることができる。
【００７８】
さらに、水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）からなる画素と、垂直方向において画素数ｃｎ（ｃｎは正の整数）毎に垂直被演算画素数ｖ（ｖは２以上の整数）個の比較演算対象画素を有する垂直被演算領域画素数（（ｖ−１）×ｃｎ＋１）からなる画素との画素マトリクスにて構成される比較演算対象領域に対して（ｃｍ又はｃｎの少なくとも一方は２以上の整数）、上記水平被演算画素数ｈ×垂直被演算画素数ｖのサイズでのパイプライン処理が行えるため、回路規模の小型化と演算処理の高速化を図ることができる。
【００７９】
また、比較演算の対象となる画素間の間隔が大きい場合でも、センサがラインバッファメモリの代用となるため、大型サイズ(１ｋ〜１６ｋ画素)のラインバッファメモリが不要となり、回路規模を小さくできるため、コストを抑えることができる。
【００８０】
さらに、格納する画素データを画素数ｃｍに設定可能な可変長のラインバッファメモリと、垂直方向において画素数ｃｎ毎となるように選択する複数のマルチプレクサとが設けられていることにより、比較演算対象領域を柔軟に設定することができる。
【００８１】
また、撮像装置内にて、撮像と同時に欠陥検出を行うことができるため、リアルタイムでの演算処理が可能であり、撮像装置と欠陥検出装置を組合せた構成よりも、回路構成を簡略化できる。
【００８２】
また、センサ素子の欠陥検出のための自己診断機能を、例えば、センサや演算処理回路部と同一チップ上にＣＭＯＳプロセスで製作することにより、回路の小型化を容易に行うことができる。
【００８３】
また、本発明の撮像装置では、前記各センサは、ラインセンサと、上記ラインセンサの画素データを一括して格納するシフトレジスタと、上記センサから隣接するセンサへ画素データを転送するか否かを切り替える切替手段とを備えていることが好ましい。
【００８４】
これにより、ラインセンサ、シフトレジスタ、切替手段を備えたセンサを１ブロックとして、隣接して複数ブロック配置することにより、各センサブロックについてＴＤＩセンサとしての機能として利用することができる。
【００８５】
この結果、撮像のための蓄積時間を短縮することができ、また、表示パネルの点灯周期による要因で発生するフリッカの影響を軽減することができる。
【００８６】
また、本発明の撮像装置では、前記マルチプレクサにおけるセンサの選択を、任意のセンサとなるように制御する選択制御手段が設けられていることが好ましい。
【００８７】
これにより、選択制御手段にて、マルチプレクサを任意に動的に切り替えることにより、ラインセンサ素子の自己欠陥検出や、エリアセンサとしての撮像が可能となる。
【００８８】
また、本発明の撮像装置では、前記複数のセンサは、複数の支持台にそれぞれ搭載されていると共に、同一撮像画像を、上記複数の支持台の方向にそれぞれ分配投影する光学ユニットと、上記複数のセンサを搭載した支持台を、撮像画像の垂直方向に対して撮像画素ピッチの整数値倍分移動させる移動手段とを備えていることが好ましい。
【００８９】
これにより、比較演算領域の間隔が大きくなっても、例えばマイクロステージ等の支持台により垂直方向の間隔を任意に設定できるため、センサ数の増加を抑制することができる。
【００９０】
また、支持台にそれぞれ搭載された複数のセンサの撮像から例えば画素ずらし等による画像の補間合成を行うことにより、撮像画像の分解能の向上を図ることができる。
【００９１】
また、本発明の撮像装置では、前記移動手段は、前記複数のセンサを搭載した支持台を、撮像画像の垂直方向のみ、又は撮像画像の水平方向及び垂直方向の両方に対して撮像画素ピッチの実数値倍分移動させると共に、取得した複数のセンサの画素データを、画素間補間データとして補間合成する画素間補間手段が設けられていることが好ましい。
【００９２】
これにより、支持台にそれぞれ搭載された複数のセンサの撮像から、例えば画素ずらし等による画像の補間合成を行うことにより、撮像画像の分解能の向上を図ることができる。
【００９３】
また、本発明の撮像装置では、前記外部出力手段は、前記欠陥検出手段から抽出された欠陥部分の画素データの２値化表示を行う２値化表示生成手段と、上記欠陥部分の画素データを基に、欠陥周辺部分の強調表示を行う強調表示生成手段と、上記２値化表示生成手段により２値化表示された画素データと、上記強調表示生成手段により強調表示された欠陥周辺部分の画素データと、その他の画素データとを合成して表示画像を生成する画素データ合成手段とを有していることが好ましい。
【００９４】
これにより、撮像画像の出力と欠陥部分の強調表示出力を行うことができる。したがって、撮像装置単体で表示パネルの欠陥検出を行うと共に、欠陥部分を例えばモニタ等にて直接強調表示することができるので、検査のオペレータや目視検査員による欠陥位置の再確認を容易に行うことができる。
【発明の効果】
【００９５】
本発明の画像処理装置は、以上のように、画像メモリに格納された表示パネルの画像データから水平１ライン分の画像データを読み込むためのアドレスを、垂直方向において画素数ｃｎ毎となるように設定する垂直メモリアドレス制御手段と、上記水平１ラインにおける少なくとも上記水平被演算領域画素数（（ｈ−１）×ｃｍ＋１）の各画素データを連続して格納する水平被演算画素数ｈ個のラインバッファメモリを１組として、上記垂直被演算画素数ｖ組設けたラインバッファメモリユニットと、上記垂直メモリアドレス制御手段にて設定されたアドレスにおける水平ラインの各画素データを上記画像メモリから複数ライン分をライン毎に順に読み込み、上記ラインバッファメモリに順に格納する画像メモリ入力制御手段と、上記複数個のラインバッファメモリからそれぞれ出力された上記比較演算対象画素の画素データを用いて画素間比較演算を行う比較演算処理手段と、上記比較演算処理手段による演算結果を格納する欠陥情報格納用画像メモリとが設けられているものである。
【００９６】
また、本発明の画像処理プログラムは、以上のように、上記記載の画像処理装置を動作させる画像処理プログラムであって、コンピュータを前記の各手段として機能させるものである。
【００９７】
また、本発明の撮像装置は、以上のように、撮影した表示パネルの画像データをライン毎に格納する等間隔に配設されたラインセンサ又はＴＤＩセンサからなるセンサと、上記画像データを格納した複数のセンサを、垂直方向において画素数ｃｎ毎となるように選択する複数のマルチプレクサと、上記各マルチプレクサにて選択されたセンサの画像データをそれぞれデジタル変換する変換手段と、格納する画素データを画素数ｃｍに設定可能な可変長のラインバッファメモリにおける（水平被演算画素数ｈ−１）個分を１組として上記垂直被演算画素数ｖ組分設けたラインバッファメモリユニットと、上記マルチプレクサにて選択されたセンサの画像データを順に変換手段を通して上記ラインバッファメモリに順に格納させるタイミング制御手段と、上記変換手段にて変換された画像データ、及び各ラインバッファメモリからそれぞれ出力された画素データを用いて画素間比較演算を行う比較演算処理手段と、上記比較演算処理手段による演算結果から欠陥部分を検出する欠陥検出手段と、上記欠陥検出手段による検出結果を外部に出力する外部出力手段とが設けられているものである。
【００９８】
それゆえ、表示パネルの点・線欠陥を検出するためにラインバッファメモリを用いてパイプライン処理する場合に、回路規模の増大を回避し、利用効率の低下及び処理速度の低下を抑制し得る画像処理装置、画像処理プログラム、及び撮像装置を提供するという効果を奏する。
【発明を実施するための最良の形態】
【００９９】
〔実施の形態１〕
本発明の一実施形態について図１ないし図１１に基づいて説明すれば、以下の通りである。
【０１００】
本実施の形態の画像処理装置のシステム全体構成について、図２に基づいて説明する。図２は、液晶パネル表示装置の表示パネルとしてのフラットパネル１の欠陥検出を行う場合のシステム構成を示す。本実施の形態の画像処理装置１０は、表示されたフラットパネル１の計測パターンを撮像装置５にて撮像した画像データを入力し、画像処理を施すことにより、フラットパネル１の欠陥検出を行うようになっている。
【０１０１】
上記画像処理装置１０は、同図に示すように、画像入力部１１と、画像メモリ１２と、画像処理部２０と、統括管理部１４と、計測制御部１５と、パターンジェネレータ１６と、バックライト制御部１７と、パネル駆動制御回路１８とを有している。なお、画像処理装置１０は、ＣＰＵを内蔵する場合は、単体のユニットとして設置可能であるが、パソコン等をインタフェース用の端末、又は統合管理等に使用する場合は、パソコンと画像処理装置１０とを接続する形となる。また、画像処理装置１０を基板とした場合は、パソコンの拡張スロットに接続する形となる。
【０１０２】
上記フラットパネル１内の各画素欠陥を検出するためには、先ず、計測制御部１５にて、パターンジェネレータ１６にフラットパネル１上に計測パターンを表示するための映像信号の出力制御を行う。次に、映像信号を基にパネル駆動制御回路１８にて、フラットパネル１に映像パターンを表示する。また、フラットパネル１に透過型液晶パネルを使用している場合は、同時にバックライト制御部１７にて、パネル照明を点灯させる。
【０１０３】
次に、表示されたフラットパネル１の計測パターンを撮像装置５にて撮像し、画像入力部１１を通して撮像信号をデジタル化された濃淡画像として画像メモリ１２に格納する。
【０１０４】
次いで、画像メモリ１２に格納されたデータを基に、欠陥部分を検出するための演算処理を画像処理部２０で行い、欠陥部分の特徴量を抽出することにより、統括管理部１４にてフラットパネル１の良否判定を行う。
【０１０５】
本実施の形態の上記画像処理部２０の構成を、図１に基づいて詳細に説明する。図１は、画像処理部２０の構成を示すブロック図である。
【０１０６】
図１に示すように、本実施の形態の画像処理部２０は、画像メモリ１２からの画像データの読込みや画像メモリ１２への格納を行う画像メモリ入力制御手段としての画像メモリ制御回路２１と、画像メモリ１２から読込まれた画像データをシフトレジスタ等のラインバッファメモリ２４であるラインバッファメモリ（１，１）２４ａ、ラインバッファメモリ（１，２）２４ｂ、ラインバッファメモリ（１，３）２４ｃ、ラインバッファメモリ（２，１）２４ｄ、ラインバッファメモリ（２，２）２４ｅ、ラインバッファメモリ（２，３）２４ｆ、ラインバッファメモリ（３，１）２４ｇ、ラインバッファメモリ（３，２）２４ｈ、及びラインバッファメモリ（３，３）２４ｉと、画像フィルタ処理を行う比較演算処理手段としての比較演算処理回路２５と、比較演算処理回路２５の出力結果を一時的にラインメモリに格納する出力用ラインバッファメモリ２６とを備えている。上記ラインバッファメモリ２４群は、ラインバッファメモリユニットを構成している。
【０１０７】
上記画像メモリ１２には、撮像装置５にて撮影したフラットパネル１における全画素の画像データが格納されていると共に、画像処理部２０にて画像処理された結果が格納されている。なお、本発明においては、画像処理された結果を、必ずしも画像メモリ１２に格納する必要はなく、メモリに余裕があれば、他の欠陥情報格納用画像メモリに記憶することが可能である。
【０１０８】
この画像メモリ１２は、例えば、ＤＤＲ／ＤＤＲ２メモリからなっている。このＤＤＲ／ＤＤＲ２メモリは、大容量、ビット単価が安価、及び連続データアクセスが高速等のメリットを有するため、近年、パソコンや画像メモリに利用される。しかし、ＤＤＲ／ＤＤＲ２メモリは、バイト単位でのデータのランダムアクセスは、極端にメモリアクセス効率が低下するという短所がある。この理由は、１回のメモリアクセス制御が先ずアドレスを２回に分けてメモリに設定してから、４又は８バースト長でアクセス制御（４又は８回連続、メモリを順次アクセスする）するためである。例えば、一般によく利用される６４ビットバス長（８バイト長）メモリモジュールで８バースト長での１回のメモリアクセス制御は、８(バイト)×８(回)＝６４(バイト)単位となる。このため、例え１バイトデータのアクセスしか必要がなくても、６４バイト分のアクセス制御を行う必要があるため、６４バイト未満のランダムアクセスは、極端に転送効率が悪くなる。このため、ＤＤＲ／ＤＤＲ２メモリのアクセス効率を向上させるためには、できるだけ連続でメモリアクセスを行い、かつ、１回のメモリアクセスの整数倍でアクセスすることが必要となる。
【０１０９】
この短所を補うため、通常、ＤＤＲ／ＤＤＲ２メモリをサポートするＣＰＵについては、キャッシュメモリを内蔵し、この短所を補っている。また、ＤＤＲ／ＤＤＲ２メモリを画像メモリとして使用する場合は、できるだけ高速にデータ転送を行うため、連続したメモリアクセスを行うように制御する。
【０１１０】
また、ハードでの処理効率を向上させるためには、バッファメモリ等（通常、画像メモリに比べアクセス速度が速い）を用いて、画像メモリ１２からの画像データの読込み、又は書き込みを行う場合、画像データを一時格納する。これにより、画像メモリ１２のアクセス回数の削減や、画像メモリ１２をアクセスできない期間でも、他の演算処理系回路を並列に動作させることが可能となる。
【０１１１】
このように、全体の処理の高速化、高効率化を図るためには、バッファメモリ等が必要不可欠なものとなっている。
【０１１２】
次に、上記画像メモリ制御回路２１は、画像メモリ１２から画像データを読込む制御と、画像処理部２０にて画像処理された結果を画像メモリ１２に書き込む制御を行う。
【０１１３】
画像メモリ制御回路２１における上記画像メモリ１２に格納された画像データをこの画像メモリ１２から読込むための入力系の制御回路としては、入力用画像メモリアドレス制御回路２２が備えられており、この入力用画像メモリアドレス制御回路２２は、垂直メモリアドレス制御手段としての垂直メモリアドレス制御回路（入力用）２３ａと水平メモリアドレス制御回路（入力用）２３ｂを有している。
【０１１４】
上記水平メモリアドレス制御回路（入力用）２３ｂでは、画像メモリ１２から画像データを読込むための水平位置を、１〜水平画素数まで順次インクリメント（＋１）によるカウントアップを行い、水平位置を計算する。また、垂直メモリアドレス制御回路（入力用）２３ａは、画像データを読込むための垂直位置を、１〜垂直画素数まで、垂直位置計算を行う。ただし、垂直位置計算の方法としては、水平位置計算のように単純なインクリメントではなく、垂直画素数ｃｎでのカウントアップを基本演算とする。例えば、後述する図４（ｂ）に示すように、垂直間隔ｃｎ＝４とした場合、先ず、１ライン目から順番に、１、５、９、・・・、４ｎ＋１（ｎ：正の整数）の順番に、垂直画素数の範囲内でカウントアップを行う。これを１サイクルとした場合、次に、２ライン目から順番に、２、６、１０、・・・、４ｎ＋２の２サイクル目を実行し、次に、３ライン目から順番に、３、７、１１、・・・、（４ｎ＋３）の３サイクル目を実行し、次に、４ライン目から順番に、４、８、１２、・・・、（４ｎ＋４）の４サイクル目を実行して垂直方向の一連のカウントアップを完了する。
【０１１５】
このような計算を行うことにより、画像データ上では、垂直方向に４画素（４ライン）間隔で比較対象となる画素が存在するが、後に説明を行うラインバッファメモリ（１，２）２４ａ〜２４ｉ上では、垂直方向には連続した３ライン分のデータが格納されることになり、演算処理の効率化と回路規模の削減を図ることができる。
【０１１６】
入力用画像メモリアドレス制御回路２２は、垂直メモリアドレス制御回路（入力用）２３ａと水平メモリアドレス制御回路（入力用）２３ｂとの各位置を合成して、実際に画像メモリ１２の読込みアドレスへの変換を行う。
【０１１７】
一方、画像メモリ制御回路２１における上記画像処理部２０にて画像処理された結果を画像メモリ１２に書き込む制御回路としては、出力用画像メモリアドレス制御回路２７が備えられており、この出力用画像メモリアドレス制御回路２７は、垂直メモリアドレス制御回路（出力用）２８ａと水平メモリアドレス制御回路（出力用）２８ｂとを有している。
【０１１８】
上記出力用画像メモリアドレス制御回路２７、垂直メモリアドレス制御回路（出力用）２８ａ、及び水平メモリアドレス制御回路（出力用）２８ｂは、入力系の入力用画像メモリアドレス制御回路２２、垂直メモリアドレス制御回路（入力用）２３ａ及び水平メモリアドレス制御回路（入力用）２３ｂと同等の機能を有している。
【０１１９】
そして、画像メモリ制御回路２１は、前記入力系及び出力系からの要求に対して調停作業を行い、画像メモリ１２への画像データの読込みや格納を行う。
【０１２０】
次に、ラインバッファメモリ（１，１）２４ａ、ラインバッファメモリ（１，２）２４ｂ、ラインバッファメモリ（１，３）２４ｃ、ラインバッファメモリ（２，１）２４ｄ、ラインバッファメモリ（２，２）２４ｅ、ラインバッファメモリ（２，３）２４ｆ、ラインバッファメモリ（３，１）２４ｇ、ラインバッファメモリ（３，２）２４ｈ、及びラインバッファメモリ（３，３）２４ｉ等のラインバッファメモリ２４について説明する。
【０１２１】
まず、ハードウエアでラインバッファメモリ２４を実現するためには、複数の方法があるが、ここでは、構成が単純なシフトレジスタを用いたラインバッファメモリ２４の構成例を、図３（ａ）（ｂ）（ｃ）に基づいて説明する。図３（ａ）（ｂ）は、ラインバッファメモリ長を１０バイトとしたものであり、図３（ｃ）は、５バイトのラインバッファメモリ長を２段にしたものである。
【０１２２】
図３（ａ）（ｂ）に示すように、例えば、ラインバッファメモリ長を１０バイトとしたラインバッファメモリ２４においては、右から左に向かって順に「１」、「２」・・・「１０」のデータ格納されている。例えば、図３（ａ）では、このラインバッファメモリ２４に左側には次にラインバッファメモリ２４に格納しようとするデータ「１１」がある場合を示しており、右側には、このラインバッファメモリ２４から取り出さるデータ「１」がある場合を示している。
【０１２３】
ここで、ラインバッファメモリ２４の転送処理を実行することにより、ラインバッファメモリ２４の内部の画像データが右に１バイト分シフト転送され、図３（ｂ）に示すように、ラインバッファメモリ２４の左端に「１１」のデータを格納すると同時に、ラインバッファメモリ２４の右端の「２」のデータを取り出すことができる。
【０１２４】
この構成は、固定長ラインバッファメモリの基本構成である。ここで、可変長ラインバッファメモリとする場合、画像データの取り出し位置を例えばマルチプレクサ等を用いてラインバッファメモリ２４の途中部分から任意に取り出すことにより、可変長のラインバッファメモリを実現することができる。例えば、図３（ａ）の例では、「３」の位置から取り出す可変長のラインバッファメモリ２４を実現することができる。そして、「３」の位置からデータ取り出す場合は、ラインバッファメモリ２４を８バイトに設定することができる。
【０１２５】
次に、図３（ｃ）は、バス幅を２倍に拡張した例を示している。一般に画像データは、８ビット幅で使用する場合が多く、仮に、画像データを８ビットとすると、図３（ｃ）では、１６ビット幅のバッファメモリとなる。この場合、バス幅が２倍になるが、バッファ容量は１０バイトと同じ容量である。バス幅を２倍にするメリットとしては、同じ回路規模でありながら、画像データの転送速度を２倍に向上させることが可能となる。
【０１２６】
ＣＰＵのバス幅が８ビット、１６ビット、３２ビット等のように拡大されている背景としては、１回のメモリアクセスで多くのデータを転送／処理することができるためであり、処理能力を向上させるために一般的に用いられる技術である。市販のメモリモジュールも転送速度を向上させるため、６４ビットのバス幅のものが一般に用いられている。
【０１２７】
シフトレジスタ以外に可変長のラインバッファメモリ２４を実現する方法としては、一般的なデュアルポートメモリを使用する場合が有る。
【０１２８】
デュアルポートメモリの場合、画像データを格納するアドレスとデータを取り出すアドレスとを一定間隔に離した状態にして、アドレス制御を行うことにより実現することができる。例えば、１０バイト長のバッファメモリとする場合、例えば、現在のデータ格納アドレスを「１５」とし、データ取り出しアドレスを「５」とした場合、差が「１０」あるためバッファ長を１０バイトとすることができる。画像データの格納及び取り出しを行う度に、アドレスをインクリメント（＋１）することにより、常に「１０」間隔のバッファ長が維持される。バッファ長を変更したい場合は、このアドレスの差を変更することにより、容易に実現できる。
【０１２９】
ラインバッファメモリ２４の必要性は、前記画像メモリ１２で説明したように、複数画素分の画像データを用いて演算を行う画像フィルタ処理や比較演算処理を行う場合、画像メモリ１２から画像データを随時、複数画素分のデータを読込んで処理を行っていては、処理効率が著しく低下する要因となる。このため、一度、画像メモリ１２から読込んだ画像データを再利用する例えば画像フィルタ処理等の演算の場合、画像メモリ１２からの画像データの読込みを行わず、アクセス速度の速いラインバッファメモリ２４からの画像データ読込みを行い、パイプライン処理を行うことにより演算処理の高速化を図ることができる。
【０１３０】
次に、上記構成の画像処理装置１０における画像処理部２０の画像フィルタ処理について説明を行う。
【０１３１】
従来、表示パネル全体の画像データの画像フィルタ処理を行う場合、画像メモリの水平方向に左端から順に１画素分ずつデータを読取りながら、画像フィルタ処理を行い、右端まで到達した場合は、次の垂直１ライン下側の左端の画像メモリから順次デ−タを読取りながら、最終画像メモリ位置まで処理を行う。
【０１３２】
隣接する例えば３×３画像フィルタの１画素分を演算する場合、９画素分の画像データを画像メモリ上から読込む必要があるが、毎回、９画素分の画像データを読込でいては、処理効率が悪い。このため、画像データ読み出し時に、画像メモリから読込んだ画像データをラインバッファメモリに順次格納し、格納された画像データをこのラインバッファから順次読み出すことにより、画像メモリのアクセス効率を改善し、パイプライン処理による効率化を図っている。
【０１３３】
従来、パイプライン処理で隣接する３×３画像フィルタを行うためには、通常、特許文献３のように、水平画像サイズ長のラインバッファメモリを３個とラッチ回路９個とで、画像データの一時格納回路を構成している場合が多い。
【０１３４】
しかしながら、隣接する３×３画素サイズのフィルタ処理とは異なり、水平方向、垂直方向に一定間隔で離れた位置でのフィルタ処理を行う場合、ラインバッファメモリを用いたパイプライン処理方式では、ラインバッファメモリの利用効率が低下するにもかかわらず、ラインバッファメモリの段数を増やす必要があり、回路規模が大きくなる。
【０１３５】
例えば、図４（ｂ）に示すように、水平方向に３画素（＝ｃｍ）毎、垂直方向に４画素（＝ｃｎ）毎とした、中心画素Ｐ（ｍ，ｎ）と８個の周辺部画素Ｐ（ｍ−ｃｍ，ｎ−ｃｎ）、Ｐ（ｍ，ｎ−ｃｎ）、Ｐ（ｍ＋ｃｍ，ｎ−ｃｎ）、Ｐ（ｍ−ｃｍ，ｎ）、Ｐ（ｍ＋ｃｍ，ｎ）、Ｐ（ｍ−ｃｍ，ｎ＋ｃｎ）、Ｐ（ｍ，ｎ＋ｃｎ）、Ｐ（ｍ＋ｃｍ，ｎ＋ｃｎ）との有効エリアが３×３画素サイズの画像フィルタを処理する場合、見かけ上７×９画素サイズ（（２×ｃｍ＋１＝２×３＋１＝７）×（２×ｃｎ＋１＝２×４＋１＝９））の画像フィルタを処理することになるため、ラインバッファメモリは９個分が必要となる。また、ｃｎが５以上となったときには、２×ｃｎ＋１＝２×５＋１＝１１以上のラインバッファメモリが必要となる。
【０１３６】
そこで、本実施の形態では、有効エリアが例えば３×３画素サイズの比較演算を行う画像をフィルタ処理する場合、図１に示すように、水平方向用として３個で１組となるラインバッファメモリ２４を３組配置する。すなわち、第１組のラインバッファメモリ２４は、ラインバッファメモリ（１，１）２４ａ、ラインバッファメモリ（１，２）２４ｂ、ラインバッファメモリ（１，３）２４ｃの３個で構成され、第２組のラインバッファメモリ２４はラインバッファメモリ（２，１）２４ｄ、ラインバッファメモリ（２，２）２４ｅ、ラインバッファメモリ（２，３）２４ｆの３個で構成され、第３組のラインバッファメモリ２４は、ラインバッファメモリ（３，１）２４ｇ、ラインバッファメモリ（３，２）２４ｈ、及びラインバッファメモリ（３，３）２４ｉの３個で構成されている。
【０１３７】
なお、この個数は、ｃｎが５以上となったときにも変わらない。また、１組(３個)のラインバッファ長の合計サイズは、水平画像サイズ長Ｌとする。この水平画像サイズ長Ｌは、予め設定された画素数からなっている。
【０１３８】
ここで、１組中の３個のラインバッファメモリ２４のうち、２個のラインバッファメモリ２４を３画素に、残りを「水平画像サイズ長Ｌ−６」とすることにより、水平方向は、３画素毎でのフィルタ処理が可能となる。すなわち、例えば、各組の２個目、３個目のラインバッファメモリ（１，２）２４ｂ、ラインバッファメモリ（１，３）２４ｃ、ラインバッファメモリ（２，２）２４ｅ、ラインバッファメモリ（２，３）２４ｆ、ラインバッファメモリ（３，２）２４ｈ、及びラインバッファメモリ（３，３）２４ｉを水平画像サイズ長＝３画素とし、各組の最初のラインバッファメモリ（１，１）２４ａ、ラインバッファメモリ（２，１）２４ｄ、及びラインバッファメモリ（３，１）２４ｇを水平画像サイズ長Ｌ−６画素とする。
【０１３９】
一方、垂直方向については、画像メモリ１２の水平１ライン分の画像データである水平画像サイズ長Ｌの各画素のデータを順次読み出し、ラインバッファメモリ（１，１）２４ａから順次格納していく。しかしながら、画像メモリ１２を読み出す場合には、画像メモリ１２の１ライン読み出しについて、画像フィルタの垂直方向の画素間隔、つまり、図４（ｂ）に示す例では、４画素（＝ｃｎ）毎で読み出し、ラインバッファメモリ（１，１）２４ａから順次格納する。
【０１４０】
これにより、見かけ上、垂直方向には、３ライン分が連続して、ラインバッファメモリ２４に格納されていることになる。つまり、中間に余分なラインバッファメモリ２４を配置する必要がなくなる。
【０１４１】
このように、垂直方向のメモリアクセスの間隔を制御することにより、垂直方向の画素間隔を任意に設定することができる。この垂直方向におけるメモリアクセスの間隔の制御は、垂直メモリアドレス制御回路（入力用）２３ａにて設定することにより行うことができる。
【０１４２】
上記ラインバッファメモリ２４の画素データの動きについて、図５に基づいて具体的に説明する。図５は、水平画像サイズ長Ｌが例えば１００画素の場合における、各ラインバッファメモリ２４の画像データが格納された状態を示すものである。
【０１４３】
図５では、水平撮像画素数が１００画素、つまり水平画像サイズ長Ｌ＝１００画素、比較演算を行うための水平画素数ｃｍ＝３画素に設定したものとなっている。したがって、ラインバッファメモリ（１，２）２４ｂ、ラインバッファメモリ（１，３）２４ｃ、ラインバッファメモリ（２，２）２４ｅ、ラインバッファメモリ（２，３）２４ｆ、ラインバッファメモリ（３，２）２４ｈ、及びラインバッファメモリ（３，３）２４ｉの６個の各ラインバッファメモリ２４におけるサイズを３画素（３バイト）長に設定し、ラインバッファメモリ（１，１）２４ａ、ラインバッファメモリ（２，１）２４ｄ、及びラインバッファメモリ（３，１）２４ｇの３個の各ラインバッファメモリ２４のサイズを９４画素（水平画像サイズ長Ｌ−６＝１００−６＝９４画素）に設定している。
【０１４４】
図５中の番号は、実際に画像データが順次格納された番号を示しており、各ラインバッファメモリ２４の出力部分（右端部分）から、９個の画素データを取り出すことができる。この９個の画素データを比較演算処理回路２５で処理することにより、図５の比較演算処理回路２５に示す「１０４」の画素データ部分が、欠陥かどうかを検出することができる。
【０１４５】
このような構成とすることにより、１クロック毎に各ラインバッファメモリ２４への画像データの格納、画像データの取り出し、比較演算処理の実行、及び処理結果の格納をパイプライン処理で行うことが可能となる。
【０１４６】
なお、ラインバッファメモリ２４のうち、ラインバッファメモリ（１，１）２４ａは、例えば９４バイトとしているが、必ずしも９４バイト長のサイズは必要なく、画像メモリ１２からの一時格納に必要なサイズ（数１０バイト程度）でも構わない。ただし、ラインバッファメモリ（２，１）２４ｄ、及びラインバッファメモリ（３，１）２４ｇについては、パイプライン処理において垂直方向の画素位置を合わせる必要があるので、９４バイト以上（可変長の場合）が必要である。
【０１４７】
次に、フラットパネル１における比較演算対象領域の比較演算処理回路２５による欠陥検出方法について、図６に基づいて説明する。図６は、フラットパネル１の表示画素２における比較演算対象領域３を示す平面図である。
【０１４８】
図６に示すように、水平画素数（＝ｃｍ）が例えば６画素、垂直画素数（＝ｃｎ）が例えば１０の場合、比較演算対象領域３は、１３×２１画素（（２×ｃｍ＋１＝２×６＋１＝１３）×（２×ｃｎ＋１＝２×１０＋１＝２１））となる。図６は、モノクロ表示における各表示画素２内の９ヶ所の撮像画素についての輝点（白点）及び黒点を検出するためのものである。同図において、９点中の中心の中心撮像画素４ａにおける濃淡値と周辺８ヶ所の周辺撮像画素４ｂ…の濃淡値とを比較演算し、中心撮像画素４ａが周辺撮像画素４ｂ…よりも濃淡値が明るい場合は、該中心撮像画素４ａを輝点欠陥として判定する一方、中心撮像画素４ａが周辺撮像画素４ｂ…よりも暗い場合は、該中心撮像画素４ａを黒点欠陥として検出する。
【０１４９】
簡単な演算処理例としては、例えば、中心撮像画素４ａの濃淡値から８ヶ所の周辺撮像画素４ｂ…の濃淡値の平均値を減算し、その演算結果が所定の正の閾値以上である場合は輝点欠陥とする一方、所定の負の閾値以下である場合は黒点欠陥として判断する。
【０１５０】
また、線欠陥は、点欠陥が連続的に発生するため、点欠陥の連続性を、ラベリング処理等を用いて、欠陥群の範囲を算出することにより検出ができる。
【０１５１】
次に、比較演算対象領域３を拡張した場合について、図７に基づいて説明する。図７は、比較演算対象領域３を図６よりもさらに大きくした領域を示す平面図であり、全２５ヶ所の撮像画素を用いて比較演算処理する場合を示したものである。つまり、５×５画素の画像フィルタを用いて比較演算処理する場合を示している。
【０１５２】
図７に示すように、全２５ヶ所の撮像画素を用いて比較演算処理する場合では、９ヶ所の場合と比べ、比較演算対象となる画素数が増えるため、比較演算処理の安定度をさらに向上させることができる。つまり、２４ヶ所の周辺撮像画素４ｂ…の濃淡値の平均値を求めたものと中心撮像画素４ａの濃淡値とを比較するので、２４ヶ所の周辺撮像画素４ｂ…の濃淡値の平均値の精度が向上し、中心撮像画素４ａの濃淡値が欠陥であるか否かの判断の精度が高まり、比較演算処理の安定度が増す。
【０１５３】
このように、検査の対象となる被検査画素の小さい領域（例えば、隣接する３×３画素の領域）で、種々の画像フィルタ処理を行って欠陥検出を行うよりも、例えば、周辺の同色の画素同士（例えば、緑（Ｇ）の表示色画素同士）に対して、良品画素との比較演算を行う画像フィルタ処理の方が、欠陥検出を容易に行うことができる。すなわち、一般に、フラットパネル１の表示画素２は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の順に配設されているので、隣接する３×３画素の領域では、互いに異なる表示色画素が混在している。
【０１５４】
また、フラットパネル１の欠陥検出を行う場合、偶数ライン又は奇数ラインの表示画素のみを表示点灯させて欠陥検出を行うときに、本実施の形態のように、水平方向及び垂直方向に大きな画素間隔で比較演算処理を行う場合に特に効果がある。
【０１５５】
すなわち、フラットパネル１の各画素を駆動するための信号線が、水平方向及び垂直方向にマトリックスで配置されているため、隣接する信号線がショートしていると、隣接する表示画素のラインが同時に表示されたり表示されなかったりする不良が発生する。この不良を検出するためには、例えば、偶数ライン又は奇数ラインのみの表示画素を点灯するパターンを用いる。隣接するラインのパターンが同じの場合、このような不良を完全に検出できないためである。
【０１５６】
次に、比較演算対象領域３における画素データの内容について説明する。
【０１５７】
例えば、図４（ｂ）に示す見かけ上７×９画素サイズ（（２×ｃｍ＋１＝２×３＋１＝７）×（２×ｃｎ＋１＝２×４＋１＝９））の画像フィルタの処理においては、前述したように、画像フィルタの垂直方向の画素間隔、つまり、４画素（＝ｃｎ）毎で読み出し、ラインバッファメモリ（１，１）２４ａから順次格納した。そして、これにより、中心画素Ｐ（ｍ，ｎ）の比較演算処理ができた。
【０１５８】
次いで、本実施の形態では、画像メモリ制御回路２１は、次の画素データをラインバッファメモリ２４に入力する。図５に示すように、例えば、画素「３０１」の画素データがラインバッファメモリ（１，１）２４ａに格納される。それと同時に、ラインバッファメモリ（１，２）２４ｂ、ラインバッファメモリ（１，３）２４ｃ、ラインバッファメモリ（２，１）２４ｄ、ラインバッファメモリ（２，２）２４ｅ、ラインバッファメモリ（２，３）２４ｆ、ラインバッファメモリ（３，１）２４ｇ、ラインバッファメモリ（３，２）２４ｈ、及びラインバッファメモリ（３，３）２４ｉ等の各ラインバッファメモリ２４は、前段のラインバッファメモリ２４の１画素分のデータ出力値を入力値とし、それと同時に、ラインバッファメモリ２４における最右端の１画素分のデータ出力値として、次のラインバッファメモリ２４の入力値としてデータを転送する。例えば、ラインバッファメモリ（１，２）２４ｂの出力である画素データ「２０７」はラインバッファメモリ（１，２）２４ｂの入力としてデータを転送し、ラインバッファメモリ（１，２）２４ｂの出力である画素データ「２０４」はラインバッファメモリ（１，３）２４ｃの入力としてデータを転送する。さらに、ラインバッファメモリ（１，３）２４ｃの出力である画素データ「２０１」はラインバッファメモリ（２，１）２４ｄの入力としてデータを転送する。
【０１５９】
これにより、比較演算処理回路２５には、画素データ「２０８」「２０５」「２０２」「１０８」「１０５」「「１０２」「８」「５」「２」が入力されるので、画素データ「１０５」を中心撮像画素４ａとする比較演算処理が行われる。
【０１６０】
ここで、図５に示す各ラインバッファメモリ２４に格納された画素データと図４（ｂ）に示す有効エリアが３×３画素サイズにおける各画素との位置関係について説明する。
【０１６１】
すなわち、図５に示すラインバッファメモリ（１，１）２４ａ、ラインバッファメモリ（１，２）２４ｂ、ラインバッファメモリ（１，３）２４ｃは、図４（ｂ）に示す垂直方向の（ｎ＋ｃｎ）ラインとなり、また、ラインバッファメモリ（２，１）２４ｄ、ラインバッファメモリ（２，２）２４ｅ、ラインバッファメモリ（２，３）２４ｆは、垂直方向の（ｎ）ラインとなり、ラインバッファメモリ（３，１）２４ｇ、ラインバッファメモリ（３，２）２４ｈ、及びラインバッファメモリ（３，３）２４ｉは、垂直方向の（ｎ−ｃｎ）ラインの位置関係となる。
【０１６２】
また、水平方向に対しては、ラインバッファメモリ（１，１）２４ａ、ラインバッファメモリ（２，１）２４ｄ、ラインバッファメモリ（３，１）２４ｇの出力は（ｍ＋ｃｍ）の位置に対応し、ラインバッファメモリ（１，２）２４ｂ、ラインバッファメモリ（２，２）２４ｅ、ラインバッファメモリ（３，２）２４ｈの出力は（ｍ）の位置に対応し、ラインバッファメモリ（１，３）２４ｃ、ラインバッファメモリ（２，３）２４ｆ、ラインバッファメモリ（３，３）２４ｉの出力は（ｍ−ｃｍ）の位置に対応する。
【０１６３】
したがって、図５に示す各ラインバッファメモリ２４の出力画素データ「１」は図４（ｂ）に示す周辺部画素Ｐ（ｍ−ｃｍ，ｎ−ｃｎ）の位置関係となり、出力画素データ「４」は図４（ｂ）に示す周辺部画素Ｐ（ｍ，ｎ−ｃｎ）の位置関係となり、出力画素データ「７」は図４（ｂ）に示す周辺部画素Ｐ（ｍ＋ｃｍ，ｎ−ｃｎ）の位置関係となり、出力画素データ「１０１」は図４（ｂ）に示す周辺部画素Ｐ（ｍ−ｃｍ，ｎ）の位置関係となり、出力画素データ「１０４」は図４（ｂ）に示す中心画素Ｐ（ｍ，ｎ）の位置関係となり、出力画素データ「１０７」は図４（ｂ）に示す周辺部画素Ｐ（ｍ＋ｃｍ，ｎ）の位置関係となり、出力画素データ「２０１」は図４（ｂ）に示す周辺部画素Ｐ（ｍ−ｃｍ，ｎ＋ｃｎ）の位置関係となり、出力画素データ「２０４」は図４（ｂ）に示す周辺部画素Ｐ（ｍ，ｎ＋ｃｎ）の位置関係となり、出力画素データ「２０７」は図４（ｂ）に示す周辺部画素Ｐ（ｍ＋ｃｍ，ｎ＋ｃｎ）の位置関係となる。図４（ｂ）と図５の位置関係は、見た目では、中心画素Ｐ（ｍ，ｎ）を中心として１８０度回転したイメージとなる。
【０１６４】
次に、上記の説明において、比較演算対象領域３における垂直方向のメモリアクセクスは、１ライン目から順番に、１、５、９、・・・、４ｎ＋１（ｎ：０以上の整数）でアクセスを行っている。
【０１６５】
これを１サイクルとした場合、本実施の形態では、次に、２ライン目から順番に、２、６、１０、・・・、（４ｎ＋２）の２サイクル目を実行し、さらに、３ライン目から順番に、３、７、１１、・・・、（４ｎ＋３）の３サイクル目を実行し、次いで、４ライン目から順番に、４、８、１２、・・・、（４ｎ＋４）の４サイクル目を実行して、一連のメモリアクセスを完了するものとなっている。
【０１６６】
次いで、上記一連のサイクルが終了した後の比較演算対象領域３の移動位置について、図４（ａ）に基づいて説明する。図４（ａ）は、入力用画像メモリアドレス制御回路２２のアドレス制御による比較演算対象領域３の移動位置を示したものである。
【０１６７】
図４（ａ）に示すように、まず、位置３−１の比較演算対象領域３から開始し、次に、中心撮像画素４ａが１画素動くように、比較演算対象領域３を水平方向に移動する。同様にして、位置３−１’のように水平方向に移動し、フラットパネル１の右端まで移動したら、ｃｎ分垂直方向に移動した位置３−２の領域から開始する。
【０１６８】
その後、同様にして、中心撮像画素４ａが１画素ずつ動くようにして、位置３−２’の方向に比較演算対象領域３を移動する。右端まで移動したら、同様にして、さらにｃｎ分垂直方向に移動した位置３−３の比較演算対象領域３から開始し、上記と同様に、比較演算対象領域３を水平移動しながら順次処理を行う。
【０１６９】
本構成により、各ラインバッファメモリ２４の出力画素を用いて演算することにより、実際には離れた位置の画素データであっても、演算処理部分では、隣接する３×３画素の領域の画素データとして取扱うことができる。
【０１７０】
上述のようにして、比較演算処理回路２５にて求めた各中心撮像画素４ａの欠陥検出のための比較処理演算結果は、図１に示すように、出力用ラインバッファメモリ２６に転送され、次に、画像メモリ制御回路２１を介して、画像メモリ１２に格納される。
【０１７１】
なお、出力用ラインバッファメモリ２６は、画像メモリ制御回路２１での書き込み待ちの時間が発生しても、全体処理では待ち時間無しに連続的に動作させることを目的として設置しているため、書き込み待ちが発生してもかまわない場合は省略することができる。
【０１７２】
上記の画像処理の流れを、図８に示すフローチャートに基づいて説明する。
【０１７３】
まず、各ラインバッファメモリ２４のバッファ長等の設定等における各種初期設定を行い（Ｓ１）、サイクル数Ｓを１に初期設定し（Ｓ２）、垂直カウンタをサイクル数Ｓとし（Ｓ３）、水平カウンタを１に初期設定する（Ｓ４）。
【０１７４】
次いで、上記Ｓ３及びＳ４で設定された水平カウンタ及び垂直カウンタにより、アドレス計算を行う（Ｓ５）。そして、そのアドレス計算にて求めたアドレスの１画素を読み込み、各ラインバッファメモリ２４に格納する（Ｓ６）。なお、本フローチャートにおいては、この時点では、図５に示すように、ラインバッファメモリ（１，１）２４ａに、画素データ「３００」が格納された状態として説明する。
【０１７５】
これにより、比較演算処理回路２５には、図５に示す画素データ「１」「４」「７」「１０１」「１０４」「１０７」「２０１」「２０４」「２０７」が入力され、画素データ「１０４」を中心撮像画素４ａとして比較演算処理が行われる（Ｓ７）。この比較演算処理により、中心撮像画素４ａである１つの画素データ「１０４」が欠陥であるかが分かる表示とされて画像メモリ１２に出力される（Ｓ８）。
【０１７６】
次いで、図５に示すラインバッファメモリ（１，１）２４ａに画素データ「３０１」が書き込まれる（Ｓ９）。このとき、水平カウンタが＋１され（Ｓ１０）、水平カウンタが水平画像サイズ長Ｌである水平画素数以内かが判断される（Ｓ１１）。そして、水平カウンタが水平画像サイズ長Ｌである水平画素数以内であれば、Ｓ５に戻ってＳ５〜Ｓ１１が繰り返される。
【０１７７】
一方、Ｓ１１において、水平カウンタが水平画像サイズ長Ｌである水平画素数を越えたときには、垂直カウンタが垂直カウンタ＋ｃｎに置き換えられ（Ｓ１２）、置き換えられた垂直カウンタが垂直画素数以内か否かが判断される（Ｓ１３）。そして、置き換えられた垂直カウンタが垂直画素数以内であれば、Ｓ４に戻ってＳ４〜Ｓ１３が繰り返される。
【０１７８】
一方、Ｓ１３において、置き換えられた垂直カウンタが垂直画素数を越えたときには、サイクル数Ｓが＋１され（Ｓ１４）、増加したサイクル数Ｓと垂直画素数ｃｎとの比較が行われる（Ｓ１５）。そして、増加したサイクル数Ｓが垂直間隔ｃｎよりも小さい場合には、Ｓ３に戻ってＳ３〜Ｓ１５が繰り返される。
【０１７９】
一方、Ｓ１５において、増加したサイクル数Ｓが垂直画素数ｃｎ以上の場合には終了する。
【０１８０】
以上のフローチャートにより、フラットパネル１の全画素についての欠陥検出を行うことができる。
【０１８１】
なお、上述した処理は、図９（ａ）（ｂ）において比較演算対象領域３ｅに示すように、９個の画素データが揃っている場合についての説明であった。しかし、実際には、図９（ａ）に示すように、フラットパネル１の端部においては、比較演算対象領域３ａ〜３ｄ，３ｆ〜３ｉに示すように９個の画素データが揃っていない場合が存在する。
【０１８２】
すなわち、ｍ×ｎ画素サイズの一般に利用されるフィルタ処理と同様、上下左右の端の部分等における、ラインバッファメモリ２４に画素データが揃っていない場合では、指定サイズの画像データを利用できないため、この部分については端処理を行う必要が有る。
【０１８３】
この端処理を追加したフローチャートを図１０に示す。
【０１８４】
すなわち、図１０に示すように、前記図８に示すフローチャートのＳ３とＳ４との間に、垂直カウンタが示す１ライン分の画素を読み出し、１ライン分の画素をラインバッファメモリ２４に格納する工程（Ｓ２１）と、垂直カウンタを垂直カウンタ＋ｃｎとする工程（Ｓ２２）とが追加挿入される。また、前記図８に示すフローチャートのＳ１３は、垂直カウンタが（垂直画素数＋ｃｎ）以内かを判断する工程（Ｓ２３）に変更される。
【０１８５】
上記Ｓ２１及びＳ２２が追加となった理由は、初期状態において必要な画像データ１ライン分を予めラインバッファメモリ２４に格納するためである。また、Ｓ２３が変更となった理由は、前記データの格納の行うために条件が変更となったためである。
【０１８６】
また、前記図８に示すフローチャートのＳ７の比較演算処理については、図１１に示すように、画像が格納されているメモリ領域に対して、比較演算対象領域３が上下左右の端の領域に位置する場合、通常、図９（ｂ）に示す前記中心撮像画素４ａである画素Ｐ５と前記周辺撮像画素４ｂである８つの画素Ｐ１〜Ｐ４及び画素Ｐ６〜Ｐ９の合計９画素で比較演算を行うが、上下左右の端の領域では、必要とする全ての画素が揃わない。このため、比較演算対象領域３を比較演算対象領域３ａ〜３ｉの９タイプに分類した後、比較演算処理を行う。
【０１８７】
具体的には、図１１のフローチャートに示すように、比較演算対象領域３ａであるか否かを判断し（Ｓ３１）、比較演算対象領域３ａであれば、画素Ｐ５と画素Ｐ６・Ｐ８・Ｐ９との比較演算を行う（Ｓ４１）。
【０１８８】
Ｓ３１において、比較演算対象領域３ａでなければ比較演算対象領域３ｂであるか否かを判断し（Ｓ３２）、比較演算対象領域３ｂであれば、画素Ｐ５と画素Ｐ４・Ｐ６・Ｐ７・Ｐ８・Ｐ９との比較演算を行う（Ｓ４２）。
【０１８９】
Ｓ３２において、比較演算対象領域３ｂでなければ比較演算対象領域３ｃであるか否かを判断し（Ｓ３３）、比較演算対象領域３ｃであれば、画素Ｐ５と画素Ｐ４・Ｐ７・Ｐ８との比較演算を行う（Ｓ４３）。
【０１９０】
Ｓ３３において、比較演算対象領域３ｃでなければ比較演算対象領域３ｄであるか否かを判断し（Ｓ３４）、比較演算対象領域３ｄであれば、画素Ｐ５と画素Ｐ２・Ｐ３・Ｐ６・Ｐ８・Ｐ９との比較演算を行う（Ｓ４４）。
【０１９１】
Ｓ３４において、比較演算対象領域３ｄでなければ比較演算対象領域３ｅであるか否かを判断し（Ｓ３５）、比較演算対象領域３ｅであれば、画素Ｐ５と画素Ｐ１・Ｐ２・Ｐ３・Ｐ４・Ｐ６・Ｐ７・Ｐ８・Ｐ９との比較演算を行う（Ｓ４５）。
【０１９２】
Ｓ３５において、比較演算対象領域３ｅでなければ比較演算対象領域３ｆであるか否かを判断し（Ｓ３６）、比較演算対象領域３ｆであれば、画素Ｐ５と画素Ｐ１・Ｐ２・Ｐ４・Ｐ７・Ｐ８との比較演算を行う（Ｓ４６）。
【０１９３】
Ｓ３６において、比較演算対象領域３ｆでなければ比較演算対象領域３ｇであるか否かを判断し（Ｓ３７）、比較演算対象領域３ｇであれば、画素Ｐ５と画素Ｐ２・Ｐ３・Ｐ６との比較演算を行う（Ｓ４７）。
【０１９４】
Ｓ３７において、比較演算対象領域３ｇでなければ比較演算対象領域３ｈであるか否かを判断し（Ｓ３８）、比較演算対象領域３ｈであれば、画素Ｐ５と画素Ｐ１・Ｐ２・Ｐ３・Ｐ４・Ｐ６との比較演算を行う（Ｓ４８）。
【０１９５】
Ｓ３８において、比較演算対象領域３ｈでなければ、比較演算対象領域３ｉであるので、画素Ｐ５と画素Ｐ１・Ｐ２・Ｐ４との比較演算を行う（Ｓ４９）。
【０１９６】
以上の処理により、比較演算対象領域３が上下左右の端の領域に位置する場合であっても、比較演算処理を行うことができる。
【０１９７】
このように、本実施の形態の画像処理装置１０を用いることにより、フラットパネル１の点・線欠陥を検出する場合において、小領域での比較演算処理を行うため、フラットパネル１の画素間の輝度濃淡値の変動部分、及びカメラのレンズ特性や照明条件等の要因で発生するシェーディング量を同時に除去することができ、欠陥検出の検出精度を向上させることができる。
【０１９８】
すなわち、シェーディングは、フラットパネル１全体、又は範囲が大きな領域で撮像した時に発生し易く、小領域内では相対的にシェーディングの発生量が小さいと見なすことができる。このため、シェーディングの発生量が少ない領域で比較演算を行うので、シェーディングが無視できる範囲内となる。また、相対比較による検出を行うため、発生量の少ないシェーディング量は、演算により除去される。
【０１９９】
また、大型サイズのフィルタ処理を使用せず、シェーディング補正計算を行わずに１枚の画像で欠陥検出を行い、さらに、パイプライン化による処理を行うことができるので、欠陥検出処理の高速化を図ることができる。
【０２００】
すなわち、シェーディング補正を行うためには、通常、大型サイズの平滑化フィルタ処理を行う必要が有る。図２２（ａ）（ｂ）に示すように、撮像画面全体を見たとき、なだらかな曲線となる。大型サイズが必要な理由は、なだらかな状態を再現するためである。      
【０２０１】
通常、フラットパネル１の表示１画素に対して、撮像画素を数画素分を割当てる。このため、実際の撮像画素は、画素間の非表示領域等も撮像するため、凹凸のある撮像画像となる。凹凸を無くすためには、撮像画素として数画素分割当てられている分の約１０倍以上の撮像範囲で平滑化フィルタ処理を行う必要がある。したがって、前処理としてシェーディング補正を行うには、演算を行うためのデータ量と演算量とが増える結果となり、処理速度が低下する。本実施の形態では、このシェーディング補正を行うことなく欠陥検出を行うことを特徴としている。
【０２０２】
なお、本実施の形態では、比較演算対象領域３を大きく設定することができるが、実質の比較演算を行うためのデータ量と演算量は少ないため、高速に処理することができる。
【０２０３】
また、（（ｈ−１）×ｃｍ＋１）×（（ｖ−１）×ｃｎ＋１）画素領域を、有効被演算画素数ｈ×ｖサイズでのパイプライン処理が行えるため、回路規模の小型化と演算処理の高速化が図れる。
【０２０４】
さらに、図１に示すように、水平ライン用のラインバッファメモリ２４として可変長にすることにより、ハードウエアの追加・変更無しに、水平画素数ｃｍを任意に設定することができ、水平方向の比較演算対象領域３のサイズを柔軟に変更することができる。
【０２０５】
また、水平メモリアドレス制御回路（入力用）２３ｂ及び垂直メモリアドレス制御回路（出力用）２８ａでの垂直画素数ｃｎを固定値でなく任意の値に設定してメモリのアドレス計算を行う機能を備えることにより、ハードウエアの追加・変更無しに、垂直方向の間隔を任意に設定することができ、垂直方向の比較演算対象領域３のサイズを柔軟に変更することができる。
【０２０６】
また、本実施の形態では、基準画像を用いたシェーディング補正を行っていないため、照明条件の変化や、計測装置のメンテナンス要因で発生する撮像条件の変化に対しても影響を受けずに欠陥検出を行うことができる。
【０２０７】
また、エッジ検出フィルタ等の微分系フィルタを使用せずに画素間の非表示部分の輝度値の差が要因で発生する輝度濃淡値の変動部分が除去できるため、線欠陥検出を行う場合、欠陥部分と正常部分とのＳ／Ｎ比が大きく算出され、その結果、線欠陥部分の抽出が容易となる。
【０２０８】
すなわち、エッジ検出フィルタ等の微分系フィルタでは、一般に下記の課題が発生する。
【０２０９】
例えば、フラットパネル１の１画素に対して、撮像画素を多く割当てると、液晶を表示させた場合、良品／不良品にかかわらず、必ずエッジが検出されるため（特に、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の単色表示パターンの場合）、不良部分を検出するための別の処理を行う必要がある。
【０２１０】
逆に、フラットパネル１の１画素に対して、撮像画素の割当て数が少な過ぎる場合、輝度値が周期的にばらついた撮像状態となるため、良品／不良品にかかわらず、必ずエッジが検出される。また、変動量が撮像位置によりばらつくため、検出精度が極端に低下する。
【０２１１】
エッジ検出フィルタ系は、小さい変動量でも検出が可能であるが、逆をいえば、僅かな変動での検出してしまうため、安定性が悪い。このため、通常、エッジ処理のみでの検出を行わず、検出精度を向上させるため、他の演算処理を抱き合わせで処理する場合が多い。
【０２１２】
エッジ検出フィルタ系を使用しなくても良いのは、例えば、後述する図１５に示すように、比較演算が対象となる撮像画素の位置が、各フラットパネル１の表示画素の位置に対して、相対的に同一位置となる場合である。この場合には、撮像画素数が表示画素に対して２〜３画素の少ない画素数の割当てであっても、安定した欠陥検出を行うことができる。
【０２１３】
また、フラットパネル１の各表示画素の隣接する小さい領域での画像フィルタ処理で点欠陥検出を行うよりも赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各表示画素から一定間隔離れた同系色の赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各表示画素と比較演算を行う画像フィルタ処理を行う方が、点欠陥検出精度の向上と安定化が図れる。
【０２１４】
また、離れた画素との比較演算のため隣接条件での欠陥が発生しにくいため、正常画素と欠陥画素との比較が容易である。すなわち、隣接条件での欠陥とは、フラットパネル１の欠陥検出対象となる画素の上下左右の画素の配線パターンがショートすることにより発生する欠陥をいう。隣接画素と比較した場合、欠陥部分が多く発生する領域で比較演算を行うので、検出精度が低下する。一方、離れた位置での比較の場合、この欠陥による検出精度の低下を防ぐことができる。
【０２１５】
また、例えば、ゴミの付着の場合も隣接条件での擬似欠陥となる。フラットパネル１内部にゴミが付着した場合は、真の欠陥となりますが、フラットパネル１の外、つまり、単に表面に付着した場合は、欠陥ではなく、単なるゴミの付着となり欠陥ではない。この判別は、通常、複数の表示パターンを切り替えて欠陥を検出するため、表示パターンでの欠陥の種類により判別が可能である。
【０２１６】
なお、上記画像処理装置１０は、画像処理部２０の各機能を実現するプログラム（制御プログラム、記録条件設定プログラム）の命令を実行する演算手段であるＣＰＵ（Central Processing Unit）、上記プログラムを格納した記憶手段であるＲＯＭ（Lead Only Memory）、上記プログラムを展開する記憶手段であるＲＡＭ（Random Access Memory）、上記プログラム及び各種データを格納する記憶手段であるメモリ等の図示しない記憶装置（記憶媒体）等を備えている。
【０２１７】
そして、本発明の目的は、上述した機能を実現するソフトウエアである制御プログラムのプログラムコード（実行形式プログラム、中間コードプログラム、ソースプログラム）をコンピュータで読み取り可能にした記録媒体を、上記画像処理装置１０に供給し、そのコンピュータ（又はＣＰＵやＭＰＵ）が記録媒体に記録されているプログラムコードを読み出し実行することによっても、達成可能である。この場合、記録媒体から読み出されたプログラムコード自体が上述した機能を実現することにより、そのプログラムコードを記録した記録媒体は本発明を構成することになる。
【０２１８】
〔実施の形態２〕
本発明の他の実施の形態について図１２に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０２１９】
前記実施の形態１の画像処理装置１０における画像処理部２０では、図２に示すように、全てのラインバッファメモリ２４が可変長であったのに対して、本実施の形態の画像処理装置１０における画像処理部３０は、図１２に示すように、各組の右側のラインバッファメモリ２４であるラインバッファメモリ（１，３）３４ｃ、ラインバッファメモリ（２，３）３４ｆ及びラインバッファメモリ（３，３）３４ｉの３個のみからなる固定長のラインバッファメモリ２４（バッファ長は、フラットパネル１の１水平全画素数）としている点が異なっている。
【０２２０】
本実施の形態では、この構成により、垂直方向の任意の垂直間隔の画素間比較演算処理のみを行い欠陥を検出する。これによって、回路構成の大幅な簡略化を図ることができる。
【０２２１】
また、この構成では、欠陥検出を行うためのフラットパネル１での表示パターンとして、画面全体が白の表示パターン等の一面同一パターンである場合、又は撮像画像の垂直方向に対して同一パターンである場合に、水平方向の画素を用いずに垂直方向のみの画素を用いた比較演算処理でも十分に欠陥検出を行うことができる。
【０２２２】
また、撮像装置５がラインセンサやＴＤＩセンサ（ラインセンサを数１０ライン配置したもの）等の１次元型の撮像装置である場合には、画像データ転送を高速化するため、１ラインを複数に分割（４〜１６分割程度）し、各分割部の出力端に各増幅器を通して画像データを転送することがある。この場合においては、各増幅器の増幅特性が一致しないとき、又は各分割部の境界部分で画像データの不連続性が発生するときがある。このような画像データを処理する場合、水平方向の画素を用いず、垂直方向のみの画素を用いて比較演算処理をした方が良好な結果が得られる。
【０２２３】
〔実施の形態３〕
本発明のさらに他の実施の形態について図１３及び図１４に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１及び実施の形態２と同じである。また、説明の便宜上、前記の実施の形態１及び実施の形態２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０２２４】
前記実施の形態１及び実施の形態２の比較演算処理回路２５は、図１及び図１２に示すように、１個であったのに対して、本実施の形態の画像処理装置１０における画像処理部４０では、図１３に示すように、２個の比較演算処理回路４５ａ・４５ｂを用いている点が異なっている。
【０２２５】
すなわち、本実施の形態の画像処理部４０は、比較演算処理として２並列処理を行うものであり、各ラインバッファメモリ４４のバス幅を２倍に拡張し、２個の比較演算処理回路４５ａ・４５ｂを備えることにより、演算処理速度及び画像データ転送速度を２倍にしている。
【０２２６】
一般に、画像処理を行う場合、前記図３（ａ）（ｂ）に示すように、１画素を８ビットのデータ長で扱う場合が多い。しかしながら、近年、データの転送速度と処理能力とを向上させるため、ラインバッファメモリのバス幅が８ビットではなく、１６〜６４ビットというように、バス幅が大きくなる傾向にある。特に市販品のメモリモジュールでは、６４ビットバス幅のものが広く利用されている。
【０２２７】
例えば、特に、パソコン等に使用するメモリモジュールは６４ビット幅であるため、１回のアクセスで８バイト分のアクセスができる。このため、メモリのアクセス効率が８倍に向上する。したがって、ラインバッファメモリ２４のバス幅をメモリモジュールのバス幅に合わせて同じにすると、同じバッファ容量のものでも、メモリ転送速度が向上する。
【０２２８】
なお、本実施の形態では、説明内容を簡略化させるため、バス幅を２倍の１６ビット長、つまり、２画素分に拡張したものを例示している。このラインバッファメモリ４４は、前記図３（ｃ）に示す構成のものである。
【０２２９】
したがって、前記実施の形態１及び実施の形態２では、画像メモリ制御回路２１は、各ラインバッファメモリ２４に対して８ビット幅でデータ転送を行っていたが、本実施の形態では、図１３に示すように、画像メモリ制御回路４１は、ラインバッファメモリ（１，１）４４ａ、ラインバッファメモリ（１，２）４４ｂ、ラインバッファメモリ（１，３）４４ｃ、ラインバッファメモリ（２，１）４４ｄ、ラインバッファメモリ（２，２）４４ｅ、ラインバッファメモリ（２，３）４４ｆ、ラインバッファメモリ（３，１）４４ｇ、ラインバッファメモリ（３，２）４４ｈ、及びラインバッファメモリ（３，３）４４ｉ等の各ラインバッファメモリ４４に対してバス幅を１６ビット幅でデータ転送を行う（図１３において（１６ｂ）と表示）。
【０２３０】
この場合、各ラインバッファメモリ４４では、１６ビットデータ中、下位８ビットをｎ番目の画素として扱い、上位８ビットをｎ＋１番目の画素として扱う。これにより、具体的には、図１４に示すように、比較演算対象領域３Ｈの周辺撮像画素４ｂＨと比較演算対象領域３Ｌの周辺撮像画素４ｂＬ等の隣接する２画素分の画素データが同時に出力される。したがって、各ラインバッファメモリ４４の上位８ビットを比較演算処理回路４５ａに入力すると共に、各ラインバッファメモリ４４の下位８ビットを比較演算処理回路４５ｂに入力する。これにより、比較演算を並列に行うことができる。
【０２３１】
なお、上記の説明では、ラインバッファメモリ４４をラインバッファメモリ２４の２倍の１６ビット長としたが、６４ビット長と対応させることにより、ラインバッファメモリ２４の８倍の処理速度となる高速化が容易に実現できる。
【０２３２】
一般化すると、ラインバッファメモリ２４のバス幅をｎ倍し、比較演算処理回路２５をｎ個備えることにより、処理速度をｎ倍に向上させることができる。
【０２３３】
〔実施の形態４〕
本発明のさらに他の実施の形態について図１５に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１〜実施の形態３と同じである。また、説明の便宜上、前記の実施の形態１〜実施の形態３の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０２３４】
本実施の形態の画像処理装置１０は、被検査用のフラットパネル１の各表示画素２を撮像装置５で撮像する場合に、撮像画素の水平方向及び垂直方向の撮像画素数が、各々表示画素数の整数倍間隔で撮像する手段と、画像フィルタの水平間隔と垂直間隔とを前記表示画素数の整数倍間隔に設定する手段とを備えて、欠陥検出を行うようになっている。
【０２３５】
フラットパネル１の点・線欠陥を検出する場合、通常、良好な撮像を行うためには、フラットパネル１の１画素に対して、水平方向及び垂直方向おいて、撮像装置５の画素数を８〜１０程度以上割当てて撮像を行う必要がある。
【０２３６】
そこで、本実施の形態では、図１５に示すように、フラットパネル１の表示画素数と撮像画素数との比率について、水平方向に１：２、かつ垂直方向に１：３のように、整数倍になる画像入力が行えるようにする。なお、同図は、ｃｍ＝６及びｃｎ＝６の比較演算対象領域３を示している。また、
また、図１５では、カラーフラットパネルの比較演算を行う場合の例示している。すなわち、図１５に示すフラットパネル１は、ストライプ配列タイプ（赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各色の表示画素が垂直方向に同一色で配置されている）のものであり、水平方向に赤（Ｒ）、緑（Ｇ）、青（Ｂ）の表示画素の順で配置されている。
【０２３７】
撮像画素については、表示１画素について、水平方向に２画素、垂直方向に３画素割当てられているものとする。
【０２３８】
同図１５に示すように、比較演算の対象となる撮像画素の位置が、フラットパネル１の各同一色の表示画素の相対位置（図１５では、赤（Ｒ）表示画素の右上部分）で比較演算を行えるようｃｍ及びｃｎの間隔を設定する。図１５では、水平方向に６画素数毎で同一相対値に、垂直方向は、３画素数毎で同一相対位置となる。このため、ｃｍは６の整数倍、ｃｎは３の整数倍の値が設定に適していることとなる。ただし、ｃｎについては、隣接画素欠陥による精度低下を低減するため、「３」ではなく「６」を設定する。これにより、比較演算対象領域３は１３×１３画素の範囲で設定され、その中心部分の撮像画素が、欠陥検出の判定を行う対象画素となり、周辺８画素と比較演算を行うことにより、欠陥か良品かの判定を行う。
【０２３９】
なお、上記の説明において、垂直方向をｃｎ＝３ではなくｃｎ＝６の間隔で設置しているのは、比較演算の対象となる上下左右の隣接画素の不良が配線パターンのショート等の理由で欠陥が連続する場合があることによる。この場合に、比較演算を行うと、検出精度が低下する場合がある。そこで、表示画素を１つ分スキップした位置を指定している。これにより、隣接画素欠陥による検出精度の低下を防ぐことができる。
【０２４０】
上述の方法を用いることにより、表示１画素に対して、撮像画素を２〜３画素と少ない割当てで行っても、相対的に同じ条件下の表示画素部分を相対比較しているため、良好な欠陥検出を行うことができる。また、撮像画素の割当て数が少ない場合、撮像装置の撮像画素数を少なくできるため、撮像装置のコストを下げることができると共に、撮像画像データ量が少なくなるため、欠陥検出のための処理時間を短くすることができる。
【０２４１】
なお、本画像の入力を実現する方法としては、図２に示す撮像装置５を上下方向ＵＤに移動させるか、又は撮像装置５に取付けてある図示しないレンズをズームレンズとし、撮像倍率を調整することにより、容易に実現できる。
【０２４２】
また、撮像装置５がラインセンサ等の１次元型の場合は、撮像装置５を水平方向ＨＯに一定速度で移動し、撮像画像を生成する。このとき、撮像装置５の移動速度を調整することにより、垂直方向の画素数を調整することができる。
【０２４３】
また、上述の説明では、水平方向及び垂直方向の両方について、画素数の比率調整を行っているが、フラットパネル１の点・線欠陥を検出する場合において、白の表示パターン等の一面同一パターンであるとき、又は撮像画像の垂直方向に対して同一パターンであるとき、垂直方向のみの比較演算処理でも撮像装置５の画素数を２〜３画素の割当で欠陥検出を行うことができる。
【０２４４】
また、上記のすべての実施形態において、ハード演算機能で処理することを基本としているが、機能の一部又は全部をコンピュータによるソフトウエア処理によっても欠陥検出処理が可能である。
【０２４５】
〔実施の形態５〕
本発明のさらに他の実施の形態について図１６ないし図１８に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１〜実施の形態４と同じである。また、説明の便宜上、前記の実施の形態１〜実施の形態４の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０２４６】
前記実施の形態１〜実施の形態４では、図２に示すように、撮像装置５と画像処理装置１０とは独立して別体に設けられていた。
【０２４７】
本実施の形態の欠陥検出システム５０は、図１６に示すように、欠陥検出機能付きのセンサカメラ６０を備えており、センサカメラ６０は、撮像装置と欠陥検出機能とを一体化した機能を有するものとなっている。図１６は、本実施の形態の欠陥検出システム５０の構成を示すブロック図である。
【０２４８】
図１６に示すように、本実施の形態の欠陥検出システム５０は、ステージ５１に支持されたセンサカメラ６０と、モニタ部５２と、通信処理部５３と、欠陥判定処理部５４と、統括制御部５５と、移動手段としてのステージ制御部５６及びステージ用ドライバ部５７と、パターンジェネレータ５８と、パネル駆動制御回路部５９とを備えている。
【０２４９】
上記の欠陥検出システム５０では、フラットパネル１内の各画素欠陥を検出するために、まず、統括制御部５５にて、パターンジェネレータ５８に対してフラットパネル１上に計測パターンを表示するための映像信号の出力制御を行う。これにより、映像信号を基に、パネル駆動制御回路部５９にてフラットパネル１に映像パターンを表示する。
【０２５０】
次に、表示された計測パターンを垂直方向に上下移動可能なステージ５１に設置されたセンサカメラ６０を、ステージ制御部５６及びステージ用ドライバ部５７にて上又は下方向に一定速度で移動し、撮像処理及び欠陥検出処理を同時に行う。ここで、撮像時にステージ５１による移動が伴うのは、センサカメラ６０がラインセンサ又はＴＤＩセンサ（ラインセンサを数１０配列させたもの）を基本構造としているためである。
【０２５１】
センサカメラ６０から出力された撮像画像等は、モニタ部５２にて画像表示されると共に、フラットパネル１の画素欠陥情報が通信処理部５３を介して欠陥判定処理部５４にデータ転送される。
【０２５２】
欠陥判定処理部５４では、上記画素欠陥情報にて総合判定を行い、欠陥部分の特徴量を抽出すると共に、フラットパネル１全体の良否判定を行う。
【０２５３】
次に、上記センサカメラ６０における画像フィルタ処理を行うための構成について、図１７に基づいて説明する。図１７は、有効エリアが３×３画素サイズの比較演算を行う画像をフィルタ処理する場合の構成を示すブロック図である。
【０２５４】
図１７に示すように、本実施の形態のセンサカメラ６０は、センサ部７０と比較演算ブロック８０と欠陥検出ブロック９０とを有している。
【０２５５】
上記センサ部７０は、水平Ｍ画素のラインセンサ７１を垂直方向に複数個（同図ではＮ個）配置したセンサ構造となっており、ラインセンサ７１の両側にそれぞれアンプ７２ａ・７２ｂを有している。
【０２５６】
このセンサ部７０では、撮像した画像について、ラインセンサ７１の画素データをシフトする機能により、各ラインセンサ７１の端（画素「１」又は画素「Ｍ」部分）から画素データを取り出し、アンプ７２ａ・７２ｂを中継して比較演算ブロック８０内のマルチプレクサ（ＭＵＸ１）８１ａ、マルチプレクサ（ＭＵＸ２）８１ｂ、マルチプレクサ（ＭＵＸ３）８１ｃ等の各マルチプレクサ８１に転送する。
【０２５７】
各マルチプレクサ８１は、ラインセンサ７１の出力位置を任意に選択することができるため、マルチプレクサ（ＭＵＸ１）８１ａ、マルチプレクサ（ＭＵＸ２）８１ｂ、マルチプレクサ（ＭＵＸ３）８１ｃについて、垂直方向にｃｎ画素数毎になるよう垂直３ライン分を選択することにより、前記比較演算対象領域３の垂直間隔を任意に設定することができる。
【０２５８】
また、比較演算ブロック８０内には、各マルチプレクサ８１と、変換手段としてのＡ／Ｄ変換器８２と、可変長のラインバッファメモリ８４を２個備えたものとを１組として、これを３組備えた回路構成のものを配置している。
【０２５９】
ここで第１組の回路構成に注目してみると、先ず、マルチプレクサ８１で選択された垂直ラインからのアナログ画像データをＡ／Ｄ変換器８２にて、デジタル変換を行う。次に、デジタル化された画像データを第１の可変長のラインバッファメモリ（１，２）８４ａに入力する。次に、このラインバッファメモリ（１，２）８４ａの出力を第２の可変長のラインバッファメモリ（１，３）８４ｂに入力する。次に、このラインバッファメモリ（１，３）８４ｂの出力である画素Ｐ１３の画素データを比較演算処理手段としての比較演算処理回路８５に入力する。このとき同時に、Ａ／Ｄ変換器８２の出力である画素Ｐ１１の画素データと、第１の可変長のラインバッファメモリ（１，２）８４ａの出力である画素Ｐ１２の画素データも比較演算処理回路２５に入力される。
【０２６０】
これらの回路が３組あるため、合計９個の画像データが比較演算処理回路８５に入力されることになる。
【０２６１】
ここで、各ラインバッファメモリ８４のデータ長は可変できるため、水平方向にｃｍ間隔（図６では６画素数毎）に設定することにより、比較演算対象領域３の水平画素間隔を任意に設定することが可能となる。
【０２６２】
このことから上記機能を用いることにより、前述した図６の例のように、見かけ上１３×１３画素領域での画像データを選択することができるようになる。
【０２６３】
なお、上記センサ部７０及び比較演算ブロック８０は、タイミング信号発生部６１にてそのタイミングが制御されるようになっていると共に、センサ部７０は、タイミング信号発生部６１からの制御信号に基づいてセンサドライバ部６２により駆動されるようになっている。
【０２６４】
本実施の形態では、比較演算処理回路８５における比較演算による欠陥部分の位置データ等は、欠陥検出手段としての欠陥検出部９１を通して、一旦、欠陥データ格納部９２に一時記憶され、通信処理部５３を介して、外部に設置してあるＰＣ（パソコン）等の欠陥判定処理部５４に欠陥データをリアルタイムで転送し良否判定処理を行う。
【０２６５】
また、本実施の形態では、撮像画像自体もリアルタイムで外部出力手段としての画像データ出力部６３を介して外部に同時出力することができるため、内部に大容量の画像メモリを配置することなく欠陥検出を行うことができる。
【０２６６】
上述した処理の流れを図１８に示すフローチャートに基づいて具体的に説明する。
【０２６７】
まず、各可変長のラインバッファメモリ８４におけるバッファ長の設定を行い（Ｓ５１）、マルチプレクサ８１の選択位置の設定を行った後（Ｓ５２）、センサカメラ６０を一定速度で移動させる（Ｓ５３）。
【０２６８】
次いで、欠陥検出のスタートになると（Ｓ５４）、センサカメラ６０での撮像を行う（Ｓ５５）。
【０２６９】
次いで、センサ部７０における各ラインセンサ７１を１画素分シフトし、比較演算ブロック８０の各マルチプレクサ８１に転送し（Ｓ５６）、Ａ／Ｄ変換器８２にて画像データをデジタル変換し（Ｓ５７）、第１の可変長のラインバッファメモリ８４に画像データを転送し（Ｓ５８）、第２の可変長のラインバッファメモリ８４に画像データを転送し（Ｓ５９）、比較演算処理回路８５に画像データを転送する（Ｓ６０）。
【０２７０】
次いで、比較演算処理回路８５では、比較演算対象の画像データの演算処理を行い（Ｓ６１）、欠陥検出ブロック９０では、欠陥検出部９１が欠陥部分を検出し（Ｓ６２）、欠陥データ格納部９２内に欠陥データを一時格納し（Ｓ６３）、通信処理部５３が欠陥データ及び画像データを外部機器に転送する（Ｓ６４）。
【０２７１】
その後、水平ライン分（Ｍ画素）の処理が完了したか否かを判定する（Ｓ６５）。水平ライン分（Ｍ画素）の処理が完了していなければ、Ｓ５６に戻ってＳ５６〜Ｓ６５を繰り返す。
【０２７２】
一方、Ｓ６５において、水平ライン分（Ｍ画素）の処理が完了した場合には、垂直ライン分（Ｎ画素）の処理が完了したか否かを判定する（Ｓ６６）。垂直ライン分（Ｎ画素）の処理が完了していなければ、Ｓ５５に戻ってＳ５５〜Ｓ６６を繰り返す。
【０２７３】
一方、Ｓ６６において、垂直ライン分（Ｎ画素）の処理が完了した場合には、センサカメラ６０の移動を停止して（Ｓ６７）、終了する。
【０２７４】
以上のように、上記構成の欠陥検出システム５０では、フラットパネル１の点欠陥を検出する場合、小領域での比較演算処理を行うため、フラットパネル１の画素間の輝度濃淡値の変動部分、及びセンサカメラ６０のレンズ特性や照明条件等の要因で発生するシェーディング量を同時に除去することができ、欠陥検出の検出精度が向上する。
【０２７５】
また、シェーディング補正計算を行わず、また、１枚の画像で欠陥検出を行い、さらに、パイプライン化による処理が行えるため、欠陥検出処理の高速化が図れる。
【０２７６】
また、（（ｈ−１）×ｃｍ＋１）×（（ｖ−１）×ｃｎ＋１）画素領域を、有効被演算画素数ｈ×ｖサイズでのパイプライン処理が行えるため、回路規模の小型化と演算処理の高速化が図れる。
【０２７７】
さらに、比較演算の対象となる画素間の間隔が大きい場合でも、ラインセンサ７１がラインバッファメモリの代用となるため、大型サイズ(１ｋ〜１６ｋ画素)のラインバッファメモリが不要となり、回路規模を小さくできるため、コストを抑えることができる。
【０２７８】
また、水平ライン用の各ラインバッファメモリ８４のバッファ長を可変設定する手段とマルチプレクサ８１による垂直位置の任意選択する手段とにより、比較演算対象領域３を柔軟に設定することができる。
【０２７９】
また、センサカメラ６０内にて、撮像と同時に欠陥検出を行うことができるため、リアルタイムでの演算処理が可能であり、撮像装置と欠陥検出装置とを組合せた構成よりも回路構成を簡略化でき、センサ部や演算処理回路部と同一チップ上にＣＭＯＳプロセスで製作することにより、回路の小型化を容易に行うことができる。
【０２８０】
また、フラットパネル１等で画像を表示する場合、一定の点灯周期にて画像を表示しているため、撮像装置での撮像時間、つまり、撮像のための蓄積時間を点灯周期の整数倍の時間を設定しないと、フリッカの影響により、撮像の画質が低下する要因となっていたが、そのようなことがなくなる。
【０２８１】
また、撮像装置と検出装置とを組合せて欠陥検出を行う場合、撮像画像を一旦、画像メモリ内に格納してから欠陥検出のための演算処理を行う必要があるため撮像と同時のリアルタイム処理を行うことができないという問題も解消できる。
【０２８２】
なお、上記の説明においては、各ラインセンサ７１からの出力を選択する各マルチプレクサ８１は、初期設定時又は機種変更時に一度設定すると切り替え変更は発生しないことが前提であった。しかし、特にこれに限定するものではなく、マルチプレクサ８１を動作中に、順次切り替えて使用する方法で制御することも可能である。このように、マルチプレクサ８１等について異なる制御方法を用いることにより、自己診断による各ラインセンサ７１の自己欠陥検出機能を付加したり、エリアセンサの撮像機能を備えたりした表示装置の欠陥検出を行うことが可能となる。
【０２８３】
具体的には、各ラインセンサ７１の自己欠陥検出を行う場合、まず、マルチプレクサ（ＭＵＸ１）８１ａ、マルチプレクサ（ＭＵＸ２）８１ｂ、マルチプレクサ（ＭＵＸ３）８１ｃ等の各マルチプレクサ８１の選択位置をセンサ（１）〜センサ（３）のように隣接するセンサ位置、又は垂直方向に一定間隔になるセンサ位置に、垂直方向の選択位置を設定する。次に、ラインバッファメモリ（１，２）８４ａ〜ラインバッファメモリ（３，３）８４ｆ等の各可変長のラインバッファメモリ８４について、垂直方向と同様に、水平方向に対して隣接するラインセンサ７１、又は垂直方向に一定間隔になるようにバッファ長を設定する。
【０２８４】
この状態で、一面グレーのパターン等を本実施の形態のセンサカメラ６０で撮像し、ラインセンサ７１の１ライン分を比較演算処理回路８５にて演算すると、良品の場合は、所定の閾値の範囲内での処理結果が得られるのに対して、不良が発生すると、周辺のラインセンサ７１よりも明るい状態又は暗い状態が発生し、所定の閾値の範囲外の処理結果となり、ラインセンサ７１の欠陥を検出することができる。
【０２８５】
次に、１ライン分の演算処理が完了したら、各マルチプレクサ８１を垂直方向に１ライン分をずらした位置に切り替え、前記と同様の処理を行い、次に、１ライン分の欠陥検出を行う。この処理を全ラインセンサ７１…について繰返し実行することにより、各ラインセンサ７１の欠陥検出を行うことができる。
【０２８６】
一方、エリアセンサとして表示装置の欠陥検出を行う場合、前記の例では、一面グレー等の特定パターンを対象に撮像を行ったが、エリアセンサとして使用する場合は、実際に表示装置の表示パターンを撮像し、前記の制御例と同様の制御を行うことにより実現することができる。
【０２８７】
ここで、前記実施の形態１〜４の画像処理装置１０と本実施の形態の欠陥検出システム５０及び欠陥検出機能付きのセンサカメラ６０との違いについて説明する。
【０２８８】
本実施の形態の欠陥検出システム５０及び欠陥検出機能付きのセンサカメラ６０が、前記画像処理装置１０と異なる点は、画像処理装置１０では、ラインバッファメモリ２４への画像データの格納が連続するようにｃｎ間隔で垂直方向のラインを選択していたが、欠陥検出機能付きのセンサカメラ６０では、垂直方向の間隔を、一旦設定（マルチプレクサ８１でどのラインセンサ７１を選択するかを設定する）すれば、被撮像対象物（フラットパネル１）、又はセンサカメラ６０を一定スピードで移動させることにより、撮像を行うことができ、比較演算処理もこの間隔で行える。
【０２８９】
なお、図１７に示すセンサの場合、ラインセンサ７１とシフトレジスタとを共有しているため、シフトレジスタ構成にする必要がある。すなわち、撮像した後、データ転送を行うため、撮像と転送とを時分割で行う必要がある。
【０２９０】
また、図１９に示すセンサの場合は、シフトレジスタ１１２を別に設置した構造となっているため、データ転送と撮像とを同時に行うことができる。
【０２９１】
例えば、ラッチ／シフトレジスタを持っている場合、水平ラインについて、マルチプレクサを追加すれば、６画素数毎でのアクセスが可能である。垂直方向は、数十ライン分程度しか配置しないため、数十ライン分のマルチプレクサの選択となる。その結果、回路規模は比較的小さく済む。しかし、水平方向に対しては、１ライン数千画素の配列となるため、マルチプレクサを配置した場合、回路構成が複雑になる。
【０２９２】
また、画像処理装置１０と比較して、ラインバッファメモリ（１，１）２４ａ、ラインバッファメモリ（２，１）２４ｄ、及びラインバッファメモリ（３，１）２４ｇが削減されているのは、画像データを順次転送する場合、ラインセンサ７１自体がシフトレジスタ構造として機能するためである。また、残りのラインバッファメモリ８４は、水平方向の間隔を設定するためのものとして使用する。このため、残りのラインバッファメモリ８４では、パイプライン処理を行うために水平方向の間隔を設定する分のバッファ長が必要となる。
【０２９３】
〔実施の形態６〕
本発明のさらに他の実施の形態について図１９に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１〜実施の形態５と同じである。また、説明の便宜上、前記の実施の形態１〜実施の形態５の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０２９４】
本実施の形態のセンサカメラ１００は、図１９に示すように、センサ部１１０をＴＤＩセンサ構造（ラインセンサを複数有するもの）の複数ブロックに任意に設定する機能を備えていることを特徴としている。
【０２９５】
すなわち、本実施の形態のセンサ部１１０は、ＴＤＩセンサブロック１１１ａ〜１１１ｊの各ＴＤＩセンサブロック１１１を有しており、各ＴＤＩセンサブロック１１１は、ラインセンサ７１とシフトレジスタ１１２と切替手段としてのアナログスイッチ１１３とアンプ７２ａ・７２ｂとを１組とした各センサが、複数組ずつ設けられたものからなっている。すなわち、ＴＤＩセンサブロック１１１ａ・１１１ｂ・１１１ｊは、基本的にはｉ組（ｉは２以上の整数）となるような構成をとる。ただし、最後のＴＤＩセンサブロック１１１ｊは、任意にラインセンサを組合せた場合、全Ｎ個に対して割り切れない場合があるため、端数となる場合が有る。しかしながら、比較演算処理を行う場合、全てのセンサブロックを使用しないため、端数が発生してもかまわない。ただし、端数が発生しないような設定を行った方が、全てのセンサを有効活用できるので好ましい。
【０２９６】
各ＴＤＩセンサブロック１１１においては、ラインセンサ７１に対して、１ライン分の画像データを一括して格納するためのシフトレジスタ１１２が設けられており、このシフトレジスタ１１２の片側又は両側に配置したアンプ７２ａ・７２ｂによって、シフトレジスタ１１２から順次１画素毎に転送される画像データを増幅し、比較演算ブロック８０に転送するようになっている。
【０２９７】
シフトレジスタ１１２は、ラインセンサ７１の画像データの一時格納と１画素毎に時分割で画像データをシフトしながら出力する機能を有している。通常は、片側一方向のシフトのみの機能を備えれば良いが、左シフト及び右シフトを任意に切り替えて使用することにより、画像出力の基準位置を変更することができる。これにより、画像の出力位置反転等を行うことができる。
【０２９８】
また、隣接する各ラインセンサ７１間にはアナログスイッチ１１３が配置されている。アナログスイッチ１１３は、ラインセンサ７１にて撮像した画像データを隣接するラインセンサ７１に転送するか否かを設定する機能を有している。この機能を用いることにより、隣接するラインセンサ７１の画像データを順次蓄積加算することが可能となる。つまり、ＴＤＩセンサの機能を実現することができる。
【０２９９】
ここで、ＴＤＩセンサの一般的な制御方法としては、同図に示すように、１回の撮像を行う度にＴＤＩセンサを上又は下の垂直方向にセンサ１ライン分移動しながら撮像を繰り返す。このとき、移動方向とは逆方向に配置されたセンサに蓄積加算しながら画像データを転送する。ここでの蓄積加算の撮像とは、センサに蓄えられた電荷を放出せずに、そのままの状態で再度撮像することをいう。この方法を行うことにより、隣接する複数ライン分の電荷が蓄積されることとなるため、複数ライン分のシャッタースピードで撮像した条件と同等となる特徴を有することになる。
【０３００】
アナログスイッチ１１３は、隣接するラインセンサ７１との接続のＯＮ／ＯＦＦを制御する。したがって、連続するラインセンサ７１をＴＤＩセンサ構造としたい場合は、アナログスイッチ１１３をＯＮとし、分離したい場合はＯＦＦの制御行うことにより、同図に示すように、複数のＴＤＩセンサブロック１１１を任意に設定することができる。同図においては、ラインセンサ７１のｉ個を１つのＴＤＩセンサブロック１１１として、ｊ個のＴＤＩセンサブロック１１１を構成した例を示している。
【０３０１】
本実施の形態のセンサ部１１０においては、ＴＤＩセンサ構造に任意に設定することにより、ラインセンサ構造に比べて撮像の蓄積加算が行える。この結果、蓄積時間の短縮や、蓄積時間を擬似的に長くすることができるため、表示装置の表示周期が要因で発生するフリッカ等に対する影響を軽減することが可能となる。
【０３０２】
〔実施の形態７〕
本発明のさらに他の実施の形態について図２０に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１〜実施の形態６と同じである。また、説明の便宜上、前記の実施の形態１〜実施の形態６の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０３０３】
本実施の形態のセンサカメラ１２０は、図２０に示すように、マイクロステージ１２１上に搭載されたセンサ部７０に前記ラインセンサ７１を複数配置し、光学ユニット１２２により同一撮像画像を各センサに分配投影する構造とし、マイクロステージ１２１により垂直方向に対する撮像位置をずらすことにより、垂直方向の比較演算領域の間隔を任意に設定することを特徴としている。
【０３０４】
上記センサカメラ１２０の構成を、図２０に基づいて説明する。図２０は、センサ部７０を３個配置した場合の例を示すブロック図である。
【０３０５】
本実施の形態のセンサカメラ１２０は、図２０に示すように、各マイクロステージ１２１上にセンサ部７０を各々配置し、レンズ１２３を通して入力された撮像画像を光学ユニット１２２を用いて、各々のセンサ部７０ａ・７０ｂ・７０ｃ等のセンサ部７０に同一撮像画像を分配投影する。このとき、１ヶ所のセンサ部７０の撮像位置を基準として、残り２ヶ所のセンサ部７０・７０をマイクロステージ１２１により撮像画像の垂直方向に対して、各々垂直方向の撮像画素ピッチの整数倍分を移動させる。
【０３０６】
これにより、各センサ部７０におけるラインセンサ７１の水平方向は同一位置であるが、垂直方向の撮像位置がずれた状態となる。つまり、各センサ部７０の同一位置、例えば、センサ１から出力された各画像データは、相対的に垂直方向にずれた位置の画像データとして出力される。
【０３０７】
前記実施の形態５では、これらの選択をマルチプレクサ８１により垂直方向の間隔を設定していたが、本実施の形態では、マイクロステージ１２１により垂直方向の間隔を設定する。
【０３０８】
これにより、実施の形態５では、図１７に示すように、比較演算ブロック８０の入力部分についてマルチプレクサ８１を配置していたが、本実施の形態では、図２０に示すように、比較演算ブロック８０ａの入力部分について、マルチプレクサ８１を省略することができる。
【０３０９】
また、センサ部７０としては、１ラインのみを備えたラインセンサや通常のＴＤＩセンサを使用することも可能となる。さらに、比較演算対象領域３の間隔が大きくなっても、マイクロステージ１２１により垂直方向の間隔を任意に設定できるため、センサ部７０におけるセンサ数を増加させることなく実現できる。
【０３１０】
なお、本実施の形態で使用するマイクロステージ１２１について、センサの画素ピッチよりも細かい間隔制御する場合は、ピエゾ素子等を使用したマイクロステージ１２１にて制御することができる。
【０３１１】
また、上記の説明では、垂直方向の間隔を撮像画素ピッチの整数倍に設定する方法を用いたが、必ずしもこれに限らず、マイクロステージ１２１を撮像画像の垂直方向のみ、又は水平方向及び垂直方向に対して、撮像画素ピッチを実数値倍分（小数点を含む値）移動させることが可能である。
【０３１２】
これにより、各センサ部７０のセンサから出力される複数の画像データを基に、画素ずらし等による画像の補間合成を行うことにより、撮像画像の分解能の向上を図ることが可能となる。
【０３１３】
この使用例としては、通常解像度の画像で欠陥検出を行い、欠陥部分の周辺については、再度、画素ずらし等の画像合成により、欠陥周辺部分について再確認を行う等の検査方法を実現することができる。
【０３１４】
〔実施の形態８〕
本発明のさらに他の実施の形態について図２１に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１〜実施の形態７と同じである。また、説明の便宜上、前記の実施の形態１〜実施の形態７の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０３１５】
本実施の形態のセンサカメラ１４０は、図２１に示すように、前記実施の形態７のセンサカメラ６０に、表示出力ブロック１５０の機能を追加したものであり、撮像画像と欠陥部分の２値化画像及び欠陥部分を強調表示した画像を合成して、モニタ出力するものである。
【０３１６】
上記センサカメラ１４０の表示出力ブロック１５０は、図２１に示すように、強調表示生成手段としての強調表示生成部１５１と、２値化表示生成手段としての２値化表示生成部１５２と、スイッチ１５３と、画素データ合成手段としての画素データ合成出力部１５４と、表示画像生成部１５５と、画像メモリ部１５６と、画像出力部１５７とを備えている。
【０３１７】
上記表示出力ブロック１５０では、欠陥検出ブロック９０の欠陥検出部９１で抽出した画像データに対して、２値化表示生成部１５２にて欠陥部分の２値化画像データを生成する。また、欠陥検出ブロック９０の欠陥データ格納部９２に格納された欠陥位置情報等から強調表示生成部１５１にて欠陥部分の強調表示画像データを生成する。強調表示の例としては、欠陥部分の周囲を四角形の線等で囲む等の方法により実現する。
【０３１８】
上記スイッチ１５３は、撮像画像と欠陥部分の２値化画像と強調表示画像とについて、表示の選択を行うものである。このスイッチ１５３は、画素データ合成出力部１５４にて選択された画像データ合成し、表示画像生成部１５５にて実際に表示する画像データを生成し、画像メモリ部１５６に格納する。画像出力部１５７は、画像メモリ部１５６に格納された表示用の画像データからモニタ部５２に出力するための信号出力を行い、モニタ部５２に欠陥部分を強調表示した画像を表示する。
【０３１９】
上記機能により、表示装置の欠陥検出を行うとともに、欠陥部分をモニタ部５２に直接強調表示することができるため、検査装置のオペレータや目視検査員による欠陥位置の再確認が容易に行うことができる。
【産業上の利用可能性】
【０３２０】
本発明は、例えば、液晶ディスプレイ、プラズマディスプレイ、及び液晶プロジェクタ等のフラットパネルを使用した表示パネルの主要不良項目である点欠陥、及び線欠陥を検出する画像処理装置、画像処理プログラム、及び撮像装置に適用することができる。
【図面の簡単な説明】
【０３２１】
【図１】本発明における画像処理装置の実施の一形態を示すものであり、画像処理部の構成を示すブロック図である。
【図２】上記画像処理装置の構成を示すブロック図である。
【図３】（ａ）（ｂ）（ｃ）は、上記画像処理部におけるラインバッファメモリの構成を示す図である。
【図４】（ａ）は上記画像処理部における比較演算対象領域の移動順序を示す平面図であり、（ｂ）は比較演算対象領域を示す平面図である。
【図５】水平画素数が１００画素である場合のラインバッファメモリ及び比較演算処理回路を示すブロック図である。
【図６】１３×２１画素の比較演算対象領域における中心撮像画素及び周辺撮像画素を示す平面図である。
【図７】１３×１７画素の比較演算対象領域において、５×５画素の画像フィルタを用いて比較演算処理する場合の中心撮像画素及び周辺撮像画素を示す平面図である。
【図８】上記画像処理部における画像処理動作を示すフローチャートである。
【図９】（ａ）はフラットパネルでの比較演算対象領域の位置パターンを示す平面図であり、（ｂ）は比較演算対象領域を示す平面図である。
【図１０】比較演算対象領域がフラットパネルの端部に位置したときを含む、上記画像処理部における画像処理動作を示すメインフローチャートである。
【図１１】比較演算対象領域がフラットパネルの端部に位置したときを含む、上記画像処理部における比較演算処理動作を示すサブルーチンフローチャートである。
【図１２】本発明における画像処理装置の他の実施の形態を示すものであり、画像処理部の構成を示すブロック図である。
【図１３】本発明における画像処理装置のさらに他の実施の形態を示すものであり、画像処理部の構成を示すブロック図である。
【図１４】上記画像処理部における比較演算対象領域を示す平面図である。
【図１５】本発明における画像処理装置のさらに他の実施の形態を示すものであり、画像処理部における比較演算対象領域を示す平面図である。
【図１６】本発明における画像処理装置のさらに他の実施の形態を示すものであり、欠陥検出システムの構成を示すブロック図である。
【図１７】上記欠陥検出システムにおけるセンサカメラの構成を示すブロック図である。
【図１８】上記センサカメラにおける画像処理動作を示すフローチャートである。
【図１９】本発明における画像処理装置のさらに他の実施の形態を示すものであり、欠陥検出システムにおけるセンサカメラの構成を示すブロック図である。
【図２０】本発明における画像処理装置のさらに他の実施の形態を示すものであり、欠陥検出システムの構成を示すブロック図である。
【図２１】上記欠陥検出システムにおけるセンサカメラの構成を示すブロック図である。
【図２２】（ａ）は従来の画像処理装置を示すものであって（ｃ）に示すフラットパネルのＸ−Ｘ線断面における画像の濃淡を示す図であり、（ｂ）は（ｃ）に示すフラットパネルのＹ−Ｙ線断面における画像の濃淡を示す図であり、（ｃ）はフラットパネルの構成を示す平面図である。
【図２３】上記従来の画像処理装置においてフラットパネルの欠陥検出を行うための構成を示すブロック図である。
【図２４】従来の他の画像処理装置を示すものであり、フラットパネルの欠陥検出方法を示す図である。
【図２５】従来のさらに他の画像処理装置を示すものであり、上記画像処理装置において欠陥を検出するときのフラットパネルの隣接するフィルタ演算処理領域を示す平面図である。
【図２６】上記画像処理装置における画像処理部の構成を示すブロック図である。
【符号の説明】
【０３２２】
１    フラットパネル（表示パネル）
３    比較演算対象領域
５    撮像装置
１０    画像処理装置
１２    画像メモリ（欠陥情報格納用画像メモリ）
１４    統括管理部（バッファ長変更手段、画素数ｃｎ変更手段、固定長設定手段、水                      平垂直方向比率設定手段、垂直方向比率設定手段、）
２０    画像処理部
２１    画像メモリ制御回路（画像メモリ入力制御手段）
２２    入力用画像メモリアドレス制御回路
２３ａ  垂直メモリアドレス制御回路（入力用）（垂直メモリアドレス制御手段）
２３ｂ  水平メモリアドレス制御回路（入力用）
２４    ラインバッファメモリ（ラインバッファメモリユニット）
２４ａ  ラインバッファメモリ（１，１）
２４ｂ  ラインバッファメモリ（１，２）
２４ｃ  ラインバッファメモリ（１，３）
２４ｄ  ラインバッファメモリ（２，１）
２４ｅ  ラインバッファメモリ（２，２）
２４ｆ  ラインバッファメモリ（２，３）
２４ｇ  ラインバッファメモリ（３，１）
２４ｈ  ラインバッファメモリ（３，２）
２４ｉ  ラインバッファメモリ（３，３）
２５    比較演算処理回路（比較演算処理手段）
２６    出力用ラインバッファメモリ
２７    出力用画像メモリアドレス制御回路
２８ａ  垂直メモリアドレス制御回路（出力用）
２８ｂ  水平メモリアドレス制御回路（出力用）
３０    画像処理部
４０    画像処理部
４４    ラインバッファメモリ
４４ａ  ラインバッファメモリ（１，１）
４４ｂ  ラインバッファメモリ（１，２）
４４ｃ  ラインバッファメモリ（１，３）
４４ｄ  ラインバッファメモリ（２，１）
４４ｅ  ラインバッファメモリ（２，２）
４４ｆ  ラインバッファメモリ（２，３）
４４ｇ  ラインバッファメモリ（３，１）
４４ｈ  ラインバッファメモリ（３，２）
４４ｉ  ラインバッファメモリ（３，３）
４５ａ  比較演算処理回路
４５ｂ  比較演算処理回路
５０    欠陥検出システム
５１    ステージ
５４    欠陥判定処理部
５５    統括制御部（選択制御手段、画素間補間手段）
５６    ステージ制御部（移動手段）
５７    ステージ用ドライバ部（移動手段）
６０    センサカメラ
６１    タイミング信号発生部（タイミング制御手段）
６３    画像データ出力部（外部出力手段）
７０    センサ部
７１    ラインセンサ
７２ａ  アンプ
７２ｂ  アンプ
８０    比較演算ブロック
８１ａ  マルチプレクサ（ＭＵＸ１）
８１ｂ  マルチプレクサ（ＭＵＸ２）
８１ｃ  マルチプレクサ（ＭＵＸ３）
８２    Ａ／Ｄ変換器（変換手段）
８４    ラインバッファメモリ（ラインバッファメモリユニット）
８４ａ  ラインバッファメモリ（１，２）
８４ｂ  ラインバッファメモリ（１，３）
８４ｃ  ラインバッファメモリ（２，２）
８４ｄ  ラインバッファメモリ（２，３）
８４ｅ  ラインバッファメモリ（３，２）
８４ｆ  ラインバッファメモリ（３，３）
８５    比較演算処理回路（比較演算処理手段）
９０    欠陥検出ブロック
９１    欠陥検出部（欠陥検出手段）
９２    欠陥データ格納部
１００    センサカメラ
１１０    センサ部
１１１    ＴＤＩセンサブロック
１１２    シフトレジスタ
１１３    アナログスイッチ（切替手段）
１２０    センサカメラ
１２１    マイクロステージ
１２２    光学ユニット
１４０    センサカメラ
１５０    表示出力ブロック
１５１    強調表示生成部（強調表示生成手段）
１５２    ２値化表示生成部（２値化表示生成手段）
１５３    スイッチ
１５４    画素データ合成出力部（画素データ合成手段）
１５５    表示画像生成部
１５６    画像メモリ部
１５７    画像出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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