(57)【要約】      （修正有）【課題】画素に電界を印加せしめてたとえば白表示をした後に、電界の印加を解除してたとえば黒表示をする際に、その応答速度の向上を図った液晶表示装置の提供。【解決手段】第１画素電極に映像信号に対応する電位Ｖ１を印加することにより、基準電極との間に電界を発生させて液晶に第１の挙動を行わせ、第２画素電極に所定の電位Ｖ２を印加することにより、液晶に前記第１の挙動に対し元に戻させる方向に挙動させる第２の挙動を行わせる。第２画素電極への前記所定の電位Ｖ２の印加開始タイミングは、第１画素電極に印加された電位Ｖ１の印加終了タイミングよりも前に設定され、第２画素電極への所定の電位Ｖ２の印加終了タイミングは、第１画素電極に印加された電位Ｖ１の印加終了タイミングとほぼ同じに設定する。【選択図】図１
2008026532.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、第２の基板と、前記第１の基板と第２の基板との間に配置された液晶とを有する液晶表示装置であって、
前記第１の基板は、画素領域に、基準電極と、第１画素電極と、第２画素電極とを備え、
前記基準電極は、基準電位が印加される電極であり、
前記第１画素電極は、前記第１画素電極に映像信号に対応する電位を印加することにより、前記基準電極との間に電界を発生させて前記液晶に第１の挙動を行わせる電極であり、
前記第２画素電極は、前記第２画素電極に所定の電位を印加することにより、前記液晶に前記第１の挙動に対し元に戻させる方向に挙動させる第２の挙動を行わせる電極であり、
前記第２画素電極に印加される前記所定の電位は、前記基準電位と前記所定の電位との間の電位差の絶対値が、前記基準電位と前記第１画素電極に印加された電位との間の電位差の絶対値よりも大きく設定され、
前記第２画素電極への前記所定の電位の印加開始タイミングは、前記第１画素電極に印加された電位の印加終了タイミングよりも前に設定され、
前記第２画素電極への前記所定の電位の印加終了タイミングは、前記第１画素電極に印加された電位の印加終了タイミングとほぼ同じに設定されていることを特徴とする液晶表示装置。
【請求項２】
前記第２画素電極に印加される前記所定の電位は、前記基準電位と前記所定の電位との間の電位差の絶対値が、前記基準電位と前記第１画素電極に印加された電位との間の電位差の絶対値に対して、約１．５倍の大きさになっていることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
平面的に観た場合、前記第１画素電極の長手方向と前記第２画素電極の長手方向との間の開き角度が８０°以上１００°以下の範囲になるように配置されていることを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
前記第１画素電極の前記長手方向と前記第２画素電極の前記長手方向とが直交して配置されていることを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記第１の基板、第１の絶縁膜、前記基準電極、第２の絶縁膜、前記第１画素電極および前記第２画素電極のうちの一方の電極、第３の絶縁膜、前記第１画素電極および前記第２画素電極のうちの他方の電極の順に配置されており、
前記第１画素電極および前記第２画素電極は、線状部分を有する電極であり、
前記基準電極は、面状の電極であり、
前記基準電極は、前記第１画素電極および前記第２画素電極と重畳していることを特徴とする請求項１から４の何れかに記載の液晶表示装置。
【請求項６】
前記第１画素電極は、第１ゲート信号線からのゲート信号によってオンされる第１スイッチング素子を介して第１ドレイン信号線から前記映像信号に対応する前記電位が供給され、
前記第２画素電極は、第２ゲート信号線からのゲート信号によってオンされる第２スイッチング素子を介して第２ドレイン信号線から前記所定の電位が供給されることを特徴とする請求項１から５の何れかに記載の液晶表示装置。
【請求項７】
前記第２ドレイン信号線から第１の画素の前記第２画素電極への前記第２スイッチング素子を介しての前記所定の電位の供給は、
前記第１の画素よりも少なくとも一つ手前に走査される第２の画素の前記第１スイッチング素子をオンさせる前記第１ゲート信号線への前記ゲート信号の供給に同期させて、
前記第１の画素の前記第２スイッチング素子をオンさせる前記第２ゲート信号線への前記ゲート信号の供給によってなされることを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記第１画素電極は、第１ゲート信号線からのゲート信号によってオンされる第１スイッチング素子を介してドレイン信号線から前記映像信号に対応する前記電位が供給され、
前記第２画素電極は、第２ゲート信号線からのゲート信号によってオンされる第２スイッチング素子を介して前記第１画素電極と共通の前記ドレイン信号線から前記所定の電位が供給されることを特徴とする請求項１から５の何れかに記載の液晶表示装置。
【請求項９】
前記ドレイン信号線から第１の画素の前記第２画素電極への前記第２スイッチング素子を介しての前記所定の電位の供給は、
前記第１の画素よりも一つ手前に走査される第２の画素の前記第１スイッチング素子をオンさせる前記第１ゲート信号線への前記ゲート信号の供給の後に、
前記第１の画素の前記第２スイッチング素子をオンさせる前記第２ゲート信号線への前記ゲート信号の供給によってなされることを特徴とする請求項８に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に、横電界方式の液晶表示装置に関する。
【背景技術】
【０００２】
この種の液晶表示装置としては、たとえば、液晶を介在して配置される一対の基板のうち一方の基板の液晶側の面の画素領域に、少なくともそのほぼ全域にわって形成される面状の電極（共通電極、基準電極、対向電極）と、共通電極よりも液晶側に絶縁膜を介して配置され、共通電極に重畳して形成される線状部分を有するたとえば櫛歯状の電極（画素電極）を備えたものが知られている。
【０００３】
この場合、共通電極に対し電位差を有するように前記画素電極に電位を印加させることにより横電界が発生し、この電界によって液晶の分子を挙動させ、たとえば白表示させるようになっている。
【０００４】
そして、その後、画素電極に印加する電位を前記共通電極に対する電位差をほぼ０とすることにより前記電界を消失させ、液晶の分子の挙動を元に戻させ黒表示させるようになっている。
【０００５】
なお、上記の電極構造とは異なるが、横電界によって画素の駆動を行う液晶表示装置にあって、その画素の液晶に対して少なくとも２方向に電界を印加することによって、白表示、黒表示を示す液晶分子の配向状態を制御する技術が、たとえば下記特許文献１に開示されている。
【特許文献１】特開平７−１３４３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、画素内に共通電極および画素電極を備え、これら電極に印加する電位で横電界によって画素の駆動を行う液晶表示装置は、それをたとえば-２０℃の極低温の環境下で用いた場合に、たとえば白表示から黒表示の切り替わりにおいて応答時間の遅れが大きく認識されるに至っており、その解決策が要望されている。
【０００７】
そこで、このような課題の解決策として、本発明者等は、上記特許文献１に記載された技術の適用を考察した。該特許文献１は、横電界による液晶の分子の挙動は、白表示させる場合においては、液晶に印加される電界強度、液晶の粘度、セルギャップ（液晶の層厚）に依存するので、電界強度を強くすれば応答速度を上げられるが、黒表示させる場合において、電界はかかっていないため、液晶の粘度、セルギャップにしか依存しないので、応答速度を上げるのは困難であることに鑑み、画素電極によって発生せしめる電界とは異なる方向の電界を別個に生じせしめ、この電界によって強制的に液晶の分子の挙動を制御せしめ黒表示時の応答速度を上げるようになっている。
【０００８】
しかし、該特許文献１は、画素電極によって発生する電界に対し該電界と異なる他の電界の発生タイミング等は開示されておらず、したがって、上記課題の解決にはさらなる考察を必要とするものであった。また、特許文献１とは異なる画素構造を有する場合に適用するためには、さらなる考察が必要である。
【０００９】
本発明は、画素に電界を印加せしめてたとえば白表示をした後に、該電界の印加を解除してたとえば黒表示をする際に、その応答速度の向上を図った液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
（１）本発明による液晶表示装置は、たとえば、第１の基板と、第２の基板と、前記第１の基板と第２の基板との間に配置された液晶とを有する液晶表示装置であって、
前記第１の基板は、画素領域に、基準電極と、第１画素電極と、第２画素電極とを備え、
前記基準電極は、基準電位が印加される電極であり、
前記第１画素電極は、前記第１画素電極に映像信号に対応する電位を印加することにより、前記基準電極との間に電界を発生させて前記液晶に第１の挙動を行わせる電極であり、
前記第２画素電極は、前記第２画素電極に所定の電位を印加することにより、前記液晶に前記第１の挙動に対し元に戻させる方向に挙動させる第２の挙動を行わせる電極であり、
前記第２画素電極に印加される前記所定の電位は、前記基準電位と前記所定の電位との間の電位差の絶対値が、前記基準電位と前記第１画素電極に印加された電位との間の電位差の絶対値よりも大きく設定され、
前記第２画素電極への前記所定の電位の印加開始タイミングは、前記第１画素電極に印加された電位の印加終了タイミングよりも前に設定され、
前記第２画素電極への前記所定の電位の印加終了タイミングは、前記第１画素電極に印加された電位の印加終了タイミングとほぼ同じに設定されていることを特徴とする。
【００１２】
（２）本発明による液晶表示装置は、たとえば、（１）の構成を前提とし、前記第２画素電極に印加される前記所定の電位は、前記基準電位と前記所定の電位との間の電位差の絶対値が、前記基準電位と前記第１画素電極に印加された電位との間の電位差の絶対値に対して、約１．５倍の大きさになっていることを特徴とする。
【００１３】
（３）本発明による液晶表示装置は、たとえば、（１）または（２）の構成を前提とし、平面的に観た場合、前記第１画素電極の長手方向と前記第２画素電極の長手方向との間の開き角度が８０°以上１００°以下の範囲になるように配置されていることを特徴とする。
【００１４】
（４）本発明による液晶表示装置は、たとえば、（３）の構成を前提とし、前記第１画素電極の前記長手方向と前記第２画素電極の前記長手方向とが直交して配置されていることを特徴とする。
【００１５】
（５）本発明による液晶標示装置は、たとえば、（１）から（４）の何れかの構成を前提とし、前記第１の基板、第１の絶縁膜、前記基準電極、第２の絶縁膜、前記第１画素電極および前記第２画素電極のうちの一方の電極、第３の絶縁膜、前記第１画素電極および前記第２画素電極のうちの他方の電極の順に配置されており、
前記第１画素電極および前記第２画素電極は、線状部分を有する電極であり、
前記基準電極は、面状の電極であり、
前記基準電極は、前記第１画素電極および前記第２画素電極と重畳していることを特徴とする。
【００１６】
（６）本発明による液晶表示装置は、たとえば、（１）から（５）の何れかの構成を前提とし、前記第１画素電極は、第１ゲート信号線からのゲート信号によってオンされる第１スイッチング素子を介して第１ドレイン信号線から前記映像信号に対応する前記電位が供給され、
前記第２画素電極は、第２ゲート信号線からのゲート信号によってオンされる第２スイッチング素子を介して第２ドレイン信号線から前記所定の電位が供給されることを特徴とする。
【００１７】
（７）本発明による液晶表示装置は、たとえば、（６）の構成を前提とし、前記第２ドレイン信号線から第１の画素の前記第２画素電極への前記第２スイッチング素子を介しての前記所定の電位の供給は、
前記第１の画素よりも少なくとも一つ手前に走査される第２の画素の前記第１スイッチング素子をオンさせる前記第１ゲート信号線への前記ゲート信号の供給に同期させて、
前記第１の画素の前記第２スイッチング素子をオンさせる前記第２ゲート信号線への前記ゲート信号の供給によってなされることを特徴とする。
【００１８】
（８）本発明による液晶表示装置は、たとえば、（１）から（５）の何れかの構成を前提とし、前記第１画素電極は、第１ゲート信号線からのゲート信号によってオンされる第１スイッチング素子を介してドレイン信号線から前記映像信号に対応する前記電位が供給され、
前記第２画素電極は、第２ゲート信号線からのゲート信号によってオンされる第２スイッチング素子を介して前記第１画素電極と共通の前記ドレイン信号線から前記所定の電位が供給されることを特徴とする。
【００１９】
（９）本発明による液晶表示装置は、たとえば、（８）の構成を前提とし、前記ドレイン信号線から第１の画素の前記第２画素電極への前記第２スイッチング素子を介しての前記所定の電位の供給は、
前記第１の画素よりも一つ手前に走査される第２の画素の前記第１スイッチング素子をオンさせる前記第１ゲート信号線への前記ゲート信号の供給の後に、
前記第１の画素の前記第２スイッチング素子をオンさせる前記第２ゲート信号線への前記ゲート信号の供給によってなされることを特徴とする。
【００２０】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２１】
このように構成した液晶表示装置は、画素に電界を印加せしめてたとえば白表示をした後に、該電界の印加を解除してたとえば黒表示をする際に、その応答速度の向上を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明による液晶表示装置の実施例について図面を用いて説明をする。
【００２３】
図２は本発明による液晶表示装置の一実施例を示す図で、該液晶表示装置の互いに隣接するたとえば２×２個の画素における等価回路を示している。また、図２は、実際の液晶表示装置の平面的に観た画素の構成と幾何学的に対応づけて描画している。
【００２４】
図２において、まず、図中ｘ方向に延在しｙ方向に並設される第１ゲート信号線ＧＬ１と、この第１ゲート信号線ＧＬ１と絶縁されてｙ方向に延在しｘ方向に並設された第１ドレイン信号線ＤＬ１とが形成されている。
【００２５】
また、各第１ゲート信号線ＧＬ１と絶縁され平面的に観て該第１ゲート信号線ＧＬ１とほぼ同位置に第２ゲート信号線ＧＬ２が、また各第１ドレイン信号線ＤＬ１と絶縁され平面的に観て該第１ドレイン信号線ＤＬ１とほぼ同位置に第２ドレイン信号線ＤＬ２が形成されている。また、第２ゲート信号線ＧＬ２は第２ドレイン信号線ＤＬ２と絶縁されて形成されている。
【００２６】
そして、これら第１ゲート信号線ＧＬ１（あるいは第２ゲート信号線ＧＬ２）と第１ドレイン信号線ＤＬ１（あるいは第２ドレイン信号線ＤＬ２）とで囲まれた比較的広い領域がそれぞれ画素領域として構成され、これら画素領域においてそれぞれ一の画素が形成されるようになっている。
【００２７】
これら各画素は、絶縁膜を介してそれぞれ層状に配置された共通電極ＣＴ、第１画素電極ＰＸ１、および第２画素電極ＰＸ２を有して構成されている。
【００２８】
前記共通電極ＣＴは、同図では図示されていないが、各画素または各行において共通（同じ電圧が印加される）となっており、たとえば該画素の画素領域のほぼ全域にわたって形成された面状をなす電極として形成されている。また、この共通電極ＣＴは前記第１画素電極ＰＸ１および第２画素電極ＰＸ２に印加される電位に対し基準となる電位（たとえば０Ｖ）が印加されることから基準電極と称される場合がある。
【００２９】
第１画素電極ＰＸ１は、前記共通電極ＣＴと絶縁されて形成され、たとえば図中ｙ方向に延在されｘ方向に並設される複数の各電極をたとえば図中下側の端部で共通に接続させた櫛歯状の電極として形成されている。よって、線状部分を有する電極となっている。
【００３０】
この第１画素電極ＰＸ１は前記共通電極ＣＴの上方（共通電極ＣＴに対して液晶側）に重畳されて形成されている。
【００３１】
この第１画素電極ＰＸ１は、当該画素領域の一角に配置されて形成されている第１薄膜トランジスタ（第１スイッチング素子）ＴＦＴ１が前記第１ゲート信号線ＧＬ１からの第１ゲート信号によってオンされた場合に、第１ドレイン信号線ＤＬ１から該第１薄膜トランジスタＴＦＴ１を介して映像信号（画素信号）（映像信号に対応した電位）が供給されるようになっている。
【００３２】
映像信号が供給された該第１画素電極ＰＸ１は前記共通電極ＣＴとの間に電界を発生させ、この電界によって液晶の分子を駆動させ、当該画素領域においてそれまでたとえば黒表示されていた状態を切り換えて白表示するようになっている。この場合、液晶の該分子の挙動は、液晶の粘度あるいはセルギャップ（液晶の層厚）によっても影響するが、電界の強度によって大きく依存することになる。
【００３３】
前記第２画素電極ＰＸ２は、前記共通電極ＣＴおよび第１画素電極ＰＸ１とそれぞれ絶縁されて形成され、図中ｘ方向に延在されｙ方向に並設される複数の各電極をたとえば図中左側の端部で共通に接続させた櫛歯状の電極として形成されている。よって、線状部分を有する電極となっている。
【００３４】
この第２画素電極ＰＸ２も前記共通電極ＣＴの上方（共通電極ＣＴに対して液晶側）に重畳されて形成され、かつ、その各電極の走行方向（長手方向）は第１画素電極ＰＸ２の各電極の走行方向（長手方向）に対して直交するようになっている。
【００３５】
この第２画素電極ＰＸ２は、当該画素領域の一角に配置されている第２薄膜トランジスタ（第２スイッチング素子）ＴＦＴ２が前記第２ゲート信号線ＧＬ２からの第２ゲート信号によってオンされた場合に、第２ドレイン信号線ＤＬ２から該第２薄膜トランジスタＴＦＴ２を介して後の説明で明らかとなる立ち下がり信号が供給されるようになっている。
【００３６】
この立ち下がり信号が供給された該第２画素電極ＰＸ２は前記共通電極ＣＴとの間に電界を発生させ、この電界によって、これまでにおける液晶分子の挙動を元に戻させる方向に作用し、それまで前記第１画素電極ＰＸ１によって白表示されていた当該画素を黒表示に切り換える際に、その切り換え応答を速める機能を有するようになっている。したがって、仮に前記第２画素電極ＰＸ２が存在せず該第２画素電極ＰＸ２による電界を生じさせない場合には、画素の白表示から黒表示への液晶の分子の挙動は液晶の粘度あるいはセルギャップに依存し、その応答速度は遅いものとなる。
【００３７】
なお、図２において、各画素において容量素子は描画されていないが、ある画素において、第１ゲート信号線ＧＬ１の駆動（第１ゲート信号の入力）によってオンされる第１薄膜トランジスタＴＦＴ１を介して第１画素電極ＰＸ１に印加される電位は、その後の各行における第１ゲート信号線ＧＬ１の順次走査によって再び当該画素の第１ゲート信号線が駆動されるまで保持されるに充分な容量（寄生容量であってもよい）が備えられたものとなっている。本実施例では共通電極ＣＴと第１画素電極ＰＸ１が重畳することによって充分な保持容量を得ることが可能となっている。
【００３８】
また、上述した実施例では、第１画素電極ＰＸ１の各電極と第２画素電極ＰＸ２の各電極は互いに直交されて配置され、それらの開き角度は９０°としたものである。しかし、これに限定されることはなく、第１画素電極の各電極と第２画素電極の各電極との開き角度はたとえば８０°以上１００°以下であってもよい。共通電極ＣＴと第１画素電極ＰＸ１との間に生じる電界の方向と共通電極ＣＴと第２画素電極ＰＸ２との間に生じる電界の方向とを上述した範囲で異ならしめることにより、前記第１画素電極に印加する電位（映像信号）による液晶分子の挙動に対し、前記第２画素電極に印加する電位（立ち下がり信号）によって該液晶分子を元に戻させる方向に挙動させることができるからである。  
図３は本発明による液晶表示装置の一実施例を示す断面図で、液晶を介して対向配置される各基板のうち該液晶側の面において図２に示した信号線および電極等が形成された基板側の断面図を示している。
【００３９】
まず、絶縁基板１があり、その液晶側の面において、第１ゲート信号線ＧＬ１および第２ゲート信号線ＧＬ２が形成されている。第１ゲート信号線ＧＬ１および第２ゲート信号線ＧＬ２はそれぞれ平行に若干離間されて形成されている。そして第１ゲート信号線ＧＬ１の一部あるいは延在部において第１薄膜トランジスタＴＦＴ１の第１ゲート電極ＧＴ１を構成し、第２ゲート信号線ＧＬ２の一部あるいは延在部において第２薄膜トランジスタＴＦＴ２の第２ゲート電極ＧＴ２を構成するようになっている。
【００４０】
そして、前記絶縁基板１の上面には前記第１ゲート信号線ＧＬ１および第２ゲート信号線ＧＬ２をも被ってゲート絶縁膜ＧＩが形成されている。
【００４１】
前記ゲート絶縁膜ＧＩの上面には、前記第１ゲート電極ＧＴ１の上面をたとえば跨ぐようにして第１半導体層ＡＳ１が形成され、この第１半導体層ＡＳ１の上面に第１ドレイン電極ＤＴ１および第１ソース電極ＳＴ１がそれらの離間部を前記第１ゲート電極ＧＴ１と重畳するようにして形成されることによって前記第１薄膜トランジスタＴＦＴ１が形成されるようになっている。
【００４２】
ここで、前記第１ドレイン電極ＤＴ１は図示しない第１ドレイン信号線ＤＬ１と一体となって形成されている。また、第１ソース電極ＳＴ１は後述する第１画素電極ＰＸ１と接続されるようになっており、その接続部は前記第１半導体層ＡＳ１の形成されていない絶縁基板１上の領域にまで延在される端部において比較的面積の広い第１パッド部ＰＤ１として形成されている。
【００４３】
なお、第１薄膜トランジスタＴＦＴ１において第１ドレイン電極ＤＴ１および第１ソース電極ＳＴ１の名称は第１薄膜トランジスタＴＦＴ１のバイアス状態によって相互に入れ替えられるものであるが、この明細書では、便宜的に第１ドレイン信号線ＤＬ１と接続される側の電極を第１ドレイン電極ＤＴ１と称し第１画素電極ＰＸ１と接続される側の電極を第１ソース電極ＳＴ１と称する。このことは、後述の第２薄膜トランジスタＴＦＴ２においても同様である。
【００４４】
また、前記ゲート絶縁膜ＧＩの上面には、前記第２ゲート電極ＧＴ２の上面をたとえば跨ぐようにして第２半導体層ＡＳ２が形成され、この第２半導体層ＡＳ２の上面に第２ドレイン電極ＤＴ２および第２ソース電極ＳＴ２がそれらの離間部を前記第２ゲート電極ＧＴ２と重畳するようにして形成されることによって前記第２薄膜トランジスタＴＦＴ２が形成されるようになっている。
【００４５】
ここで、前記第２ドレイン電極ＤＴ２は図示しない第２ドレイン信号線ＤＬ２と一体となって形成されている。また、第２ソース電極ＳＴ２は後述する第２画素電極ＰＸ２と接続されるようになっており、その接続部は前記第２半導体層ＡＳ２の形成されていない絶縁基板１上の領域にまで延在される端部において比較的面積の広い第２パッド部ＰＤ２として形成されている。
【００４６】
このようにして第１薄膜トランジスタＴＦＴ１および第２薄膜トランジスタＴＦＴ２が形成された絶縁基板１の表面には、これら第１薄膜トランジスタＴＦＴ１および第２薄膜トランジスタＴＦＴ２をも被って、第１絶縁膜２、第２絶縁膜３が順次形成されている。該第１絶縁膜２はたとえば前記第１薄膜トランジスタＴＦＴ１および第２薄膜トランジスタＴＦＴ２を液晶との直接の接触を回避する保護膜として機能し、第２絶縁膜３はたとえばいわゆる平坦化膜として機能するようになっている。
【００４７】
第２絶縁膜３の上面の各画素領域には共通電極ＣＴが形成され、この共通電極ＣＴはたとえば該画素領域のほぼ全域にわたって形成された面状をなす電極として形成され、かつ隣接する他の画素領域の共通電極ＣＴと電気的に接続されて形成されている。この共通電極ＣＴには、後述の第１画素電極ＰＸ１および第２画素電極ＰＸ２のそれぞれに印加する電圧に対して基準となる電圧（基準電圧）が印加されるようになっている。
【００４８】
この共通電極ＣＴが形成された絶縁基板１の表面には、これら共通電極ＣＴをも被って第３絶縁膜４が形成され、この第３絶縁膜４の上面には第２画素電極ＰＸ２が形成されている。
【００４９】
この第２画素電極ＰＸ２は、図３では明らかでないが、図中左側から右側にかけて延在する電極が紙面表から裏にかけて並設されるとともに、たとえば図中左側の端部において共通に接続された櫛歯状の電極として形成されている。
【００５０】
そして、この第２画素電極ＰＸ２は、その一部において、第３絶縁膜４、第２絶縁膜３、および第１絶縁膜２を貫通して形成された第２スルーホールＴＨ２を介して、第２薄膜トランジスタＴＦＴ２の第２ソース電極ＳＴ２の第２パッド部ＰＤ２に接続されている。
【００５１】
これにより、第２画素電極ＰＸ２には、第２ゲート信号線ＧＬ２からの第２ゲート信号の入力によってオンする第２薄膜トランジスタＴＦＴ２を介して、第２ドレイン信号線ＤＬ２からの前記立ち下がり信号が印加されるようになっている。
【００５２】
この第２画素電極ＰＸ２が形成された絶縁基板１の表面には、これら第２画素電極ＰＸ２をも被って第４絶縁膜５が形成され、この第４絶縁膜５の上面には第１画素電極ＰＸ１が形成されている。
【００５３】
この第１画素電極ＰＸ１は、紙面表から紙面裏にかけて延在する電極が図中左側から右側にかけて並設されるとともに、たとえば紙面表側の端部において共通に接続された櫛歯状の電極として形成されている。
【００５４】
そして、この第１画素電極ＰＸ１は、その一部において、第４絶縁膜５、第３絶縁膜４、第２絶縁膜３、および第１絶縁膜２を貫通して形成された第１スルーホールＴＨ１を介して、第１薄膜トランジスタＴＦＴ１の第１ソース電極ＳＴ１の第１パッド部ＰＤ１に接続されている。
【００５５】
これにより、第１画素電極ＰＸ１には、第１ゲート信号線ＧＬ１からの第１ゲート信号の入力によってオンする第１薄膜トランジスタＴＦＴ１を介して、第１ドレイン信号線ＤＬ１からの前記映像信号が印加されるようになっている。
【００５６】
なお、上述のように形成された共通電極ＣＴ、第２画素電極ＰＸ２、および第１画素電極ＰＸ１の液晶側から観た図（平面図）を図９（ａ）に示している。第１画素電極ＰＸ１の各電極に対し、第２画素電極ＰＸ２の各電極は直交する配置関係にあることがわかる。
【００５７】
また、図３に示していないが、第１画素電極ＰＸ１が形成された絶縁基板１の表面には該第１画素電極ＰＸ１をも被って配向膜が形成され、この配向膜はこれに接触して配置される液晶の分子の配向を行うようになっている。
【００５８】
なお、図３に示した断面図において、第１画素電極ＰＸ１を第２画素電極ＰＸ１よりも液晶側に近接して配置させている。液晶の挙動を映像信号によって即応し易くしているためである。しかし、これに限定されることはなく、第２画素電極ＰＸ２を第１画素電極ＰＸ１よりも液晶側に近接して配置させてもよい。
【００５９】
図１は、図２に示す各画素において、第１ゲート信号線ＧＬ１からの第１ゲート信号によってオンされた薄膜トランジスタＴＦＴ１を介して第１ドレイン信号線ＤＬ１からの映像信号が第１画素電極ＰＸ１へ印加され、その時点から電位Ｖ１が保持されてたとえば白表示されているまでを示し、黒表示に切り換えられる手前の時点で、第２ゲート信号線ＧＬ２からの第２ゲート信号によってオンされた薄膜トランジスタＴＦＴ２を介して第２ドレイン信号線ＤＬ２からの立ち下がり信号が電位Ｖ２として第２画素電極ＰＸ２へ印加されていることを示している。そして、図１において、横軸は時刻Ｔ（ｍｓ）を示し、縦軸は電位（Ｖｌｔ）を示している。また、共通電極ＣＴに印加される電位はたとえば０Ｖとしている。
【００６０】
このような電圧印加の経過を図４を用いてさらに詳述する。たとえばｉ行目に配置されたある画素を考慮した場合、該画素はｉ行目に配置される第１ゲート信号線ＧＬ１に第１ゲート信号が供給され、それによってオンされる薄膜トランジスタＴＦＴ１を介して第１ドレイン信号線ＤＬ１からの映像信号（Ｖ１）が当該画素の第１画素電極ＰＸ１に印加される。図４（ａ）はｉ行目の前記第１ゲート信号を示したものである。なお、前記第１ゲート信号線ＧＬ１への第１ゲート信号線の供給は、それに合わせて第１ドレイン信号線ＤＬ１からの映像信号を受け入れる画素行を選択する機能を有することから、この明細書において、画素行選択と称する場合がある。
【００６１】
次に、第１ゲート信号は、図４（ｂ）に示すように、（ｉ＋１）行目に配置された第１ゲート信号線ＧＬ１に供給され、（ｉ＋１）行目に配置された各画素において上述したように映像信号が供給されるようになっている。この時点ではｉ行目に配置された前記画素には映像信号の供給はなくなるが、当該画素に備えられる容量（容量素子）によって該映像信号の電圧Ｖ１は保持され白表示されたままとなる。
【００６２】
このようにして、第１ゲート信号は、最下行目の第１ゲート信号線ＧＬ１および最上行目の第１ゲート信号線ＧＬ１への順次供給を経た後、（ｉ−１）行目に配置された第１ゲート信号線ＧＬ１に供給されるようになる。図４（ｃ）は（ｉ−１）行目に配置された第１ゲート信号線ＧＬ１に供給される第１ゲート信号を示している。
【００６３】
ここで、たとえば（ｉ−１）行目に配置された第１ゲート信号線ＧＬ１に供給される第１ゲート信号の供給のタイミングに合わせて、ｉ行目に配置された第２ゲート信号線ＧＬ２に第２ゲート信号を供給してオンされた第２薄膜トランジスタＴＦＴ２を介して当該画素に隣接する第２ドレイン信号線ＤＬ２から前記立ち下がり信号（電圧Ｖ２）を第２画素電極ＰＸ２に供給する。この立ち下がり信号は、図４（ｅ）に示すように当該画素においていままで白表示された状態から黒表示に切り換えられる手前において供給される。このことから、所定画素の立ち下がり信号の供給は、換言すれば、前記第２ドレイン信号線ＤＬ２から第１の画素の前記第２画素電極ＰＸ２への前記第２薄膜トランジスタＴＦＴ２を介しての前記所定の電位の供給は、前記第１の画素よりも少なくとも一つ手前に走査される第２の画素の前記第１薄膜トランジスタＴＦＴ１をオンさせる前記第１ゲート信号線ＧＬ１への前記ゲート信号の供給に同期させて、前記第１の画素の前記第２薄膜トランジスタＴＦＴ２をオンさせる前記第２ゲート信号線ＧＬ２への前記ゲート信号の供給によってなされるようになっている。そして、この立ち下がり信号は、第１画素電極ＰＸ１に印加されている電圧Ｖ１による液晶分子の挙動に対し、第２画素電極ＰＸ２に電圧Ｖ２を印加させ、該液晶分子を元に戻させる方向に挙動させるように作用させる。
【００６４】
そして、前記第１ゲート信号がｉ行目に配置されている第１ゲート信号線ＧＬ１に供給される際は、第１薄膜トランジスタＴＦＴ１を介して第１ドレイン信号線ＤＬ１から黒表示の映像信号（０Ｖ）を第１画素電極ＰＸ１へ供給するとともに、第２ゲート信号線ＧＬ２に第２ゲート信号を供給し、第２薄膜トランジスタＴＦＴ２を介して第２ドレイン信号線ＤＬ２から第２画素電極ＰＸ２へいままで電圧Ｖ２であった前記立ち下がり信号を終了するために０Ｖを供給する。
【００６５】
なお、上記の説明では、立ち下がり信号の印加を（ｉ−１）行目の第１ゲート信号線ＧＬ１における第１ゲート信号の供給のタイミングに合わせて行ったものである。しかし、該立ち上がり信号のパルス幅を大きくしたい場合に、たとえば（ｉ−３）、（ｉ−２）、（ｉ−１）行目の各第１ゲート信号線ＧＬ１における第１ゲート信号線のそれぞれの供給のタイミングに合わせて立ち下がり信号を供給するようにしてもよい。
【００６６】
図１において、その横軸には時刻Ｔ（ｍｓ）を、縦軸には電位Ｖｌｔ（Ｖ）を示している。なお、第１画素電極ＰＸ１に印加される電位は図中Ｖ１で、第２画素電極ＰＸ２に印加される電位は図中Ｖ２で示され、共通電極ＣＴの電位が０なのでいずれも共通電極ＣＴに対しての電位差として示されている。なお、図１では、交流駆動における正極性の場合を図示しているものであるが、負極性の場合であっても同様である。この場合、上述した立ち上がりおよび立ち下がりがそれぞれ逆となる。
【００６７】
第１画素電極ＰＸ１に印加される電位Ｖ１は、たとえば０ｍｓで５Ｖが印加される立ち上がり時点を有し、それが持続された後、たとえば１１３ｍｓの時点で立ち下がり時点を有するようになっている。
【００６８】
一方、第２画素電極ＰＸ２に印加される電圧Ｖ２は、たとえば９５ｍｓで７．５Ｖが印加される立ち上がり時点を有し、それが持続された後、１１３ｍｓの時点で立ち下がり時点を有するようになっている。
【００６９】
なお、第２画素電極ＰＸ２に印加される電位は、前記共通電極ＣＴに印加される基準電位と前記第２画素電極ＰＸ２に印加される電位との間の電位差の絶対値（たとえば７．５Ｖ）が、前記基準電位と前記第１画素電極ＰＸ１に印加される電位との間の電位差の絶対値（たとえば５Ｖ）に対して、約１．５倍の大きさになっていることが本発明の効果を奏するに適当であることが確かめられている。
【００７０】
ここで、第１画素電極ＰＸ１に印加される電位Ｖ１に対して、第２画素電極ＰＸ２に印加される電位Ｖ２の特徴は次に示される。まず、前記第２画素電極に印加される前記電位Ｖ２は、前記基準電位と前記電位Ｖ２との間の電位差の絶対値が、前記基準電位と前記第１画素電極ＰＸ１に印加された電位Ｖ１との間の電位差の絶対値よりも大きくなるように設定されている。そして、前記第２画素電極ＰＸ２への前記電位Ｖ２の印加開始タイミングは、前記第１画素電極ＰＸ１に印加された電位Ｖ１の印加終了タイミングよりも前になるように設定されている。また、前記第２画素電極ＰＸ２への前記電位Ｖ２の印加終了タイミングは、前記第１画素電極ＰＸ１に印加された電位Ｖ１の印加終了タイミングとほぼ同じになるように設定されている。
【００７１】
図５（ａ）は、上述した構成からなる液晶表示装置において第１画素電極ＰＸ１および第２画素電極ＰＸ２にそれぞれ印加する電位のタイミングと、それらの電位の印加の際における液晶の光透過率変化を示したグラフである。横軸には時刻（ｍｓ）を、縦軸には液晶の光透過率（％）を示している。
【００７２】
第１画素電極ＰＸ１および第２画素電極ＰＸ２に印加する電位は図１に示したタイミングと同様となっており、グラフ中、それぞれ符号Ｖ１、Ｖ２で示している。
【００７３】
そして、このようなタイミングで第１画素電極ＰＸ１および第２画素電極ＰＸ２に電位を印加した場合、液晶の透過率変化は図中菱形マークのプロットで示され該各マークは滑らかな曲線（特性曲線Ａ）で連結されて示されている。
【００７４】
該特性曲線Ａは第１画素電極ＰＸ１への印加電圧Ｖ１の立ち上がり時点から時間の経過とともに上昇し液晶の光透過率が約１００％にまで至るようになっている。そして、該特性曲線Ａは第２画素電極ＰＸ２への印加電圧Ｖ２の立ち上がり時点から時間の経過とともに下降し、この下降は第２画素電極ＰＸ２への印加電圧の立ち下がり時点（第１画素電極への印加電圧の立ち下がり時点）を経ても継続され、ついには液晶の光透過率が約０％に至るようになっている。
【００７５】
この場合、第２画素電極ＰＸ２への印加電圧Ｖ２の立ち上がり時点からの該特性曲線Ａの下降過程において、液晶の光透過率が９０％から１０％にまで下降するに要した時間を立ち下がり時間と定義づけられ、本実施の液晶表示装置の場合、該立ち下がり時間は２７ｍｓであることがシミュレーションによる計算によって算出された。
【００７６】
また、図５（ａ）には、前記第２画素電極ＰＸ２を備えず、第１画素電極ＰＸ１に印加する電圧Ｖ１のみで液晶を駆動させた場合の特性曲線Ｂをも合わせ示している。特性極性Ｂに対する特性曲線Ａの比較を行うためである。該特性曲線Ｂは図中矩形マークのプロットを滑らかな曲線で連結させて示されている。
【００７７】
なお、第２画素電極ＰＸ２を備えない場合において、特性曲線Ｂは、通常、第１画素電極ＰＸ１に印加する電圧Ｖ１の立ち下がり時点から下降することになる。すなわち、図５（ｂ）は図５（ａ）に対応するグラフを示し、第１画素電極ＰＸ１に印加する電圧を該グラフ中符号Ｖ１で示しているとともに、特性曲線Ｂ’は第１画素電極ＰＸ１への印加電圧の立ち下がり時点を境として透過率が約１００％から時間経過とともに下降している。
【００７８】
このため、図５（ａ）では、図５（ｂ）に示す特性曲線Ｂ’を時間的にずらして表示し、特性曲線Ｂとして示している。ここで、ずらした量は第２画素電極ＰＸ２に印加する電圧Ｖ２の印加期間分である。これによって、特性曲線Ｂの下降開始が第２画素電極ＰＸ２に印加する電圧Ｖ２の立ち上がり時点に一致させている。これによって、特性曲線Ａと特性曲線Ｂを比較すれば、第２画素電極ＰＸ２の有無による効果の違い（白から黒表示への切り替えの速度）が比較できる。特性曲線Ａと特性曲線Ｂを比較すると、立ち上がり部分では特性曲線Ａの方が特性曲線Ｂよりも左下に位置していることがわかる。すなわち、第２画素電極ＰＸ２を設けたことにより、白から黒表示への切り替えの応答が速くなっていることがわかる。  また、この場合において、前記特性曲線Ｂ（特性曲線Ｂ’）の下降過程における立ち下がり時間（液晶の透過率が９０％から１０％にまで下降するに要した時間）は３０ｍｓであった。特性曲線Ａは２７ｍｓなので約１０％高速化されている。
【００７９】
このことから、本実施例の液晶表示装置のように、第２画素電極ＰＸ２を備え、それに印加する電圧Ｖ２を上述したように設定することにより、たとえば白表示から黒表示への応答時間を大幅に短くできるようになる。
【００８０】
なお、図５（ａ）に示した実験結果によるグラフは、たとえば２５℃の常温における環境下でのシミュレーションに基づくものである。しかし、液晶表示装置を低温の環境内で使用する場合を考えると、第２画素電極ＰＸ２を備えたものは、その立ち下がり時間は図５（ａ）に示した特性曲線Ａの場合と比較して遅くはなるものの、第２画素電極ＰＸ２を備えないものよりは大幅に遅くはならないと推測される。逆に、特性曲線Ｂは低温では大幅に遅くなると推測できる。低温下において液晶の挙動は鈍くなっているとしても、電界の印加によってその挙動を高速化させることができるからである。
【００８１】
また、第１画素電極ＰＸ１に印加される電圧Ｖ１に対する第２画素電極ＰＸ２に印加される電圧Ｖ２の特徴は図１における説明で示したが、ここで、たとえば図６（ａ）、および図６（ｂ）に示すように、第１画素電極ＰＸ１と第２画素電極ＰＸ２への電圧印加のタイミング等を異ならしめた際のそれぞれの特性をシミュレーションで考察してみる。
【００８２】
図６（ａ）は、第１画素電極ＰＸ１に印加された電位Ｖ１の立ち下がり時点において第２画素電極ＰＸ２に印加する電圧Ｖ２の立ち上がり時点を一致づけるようにして駆動させた場合を示している。すなわち、第１画素電極ＰＸ１への印加電位Ｖ１の印加期間と第２画素電極ＰＸ２への印加電位Ｖ２の印加期間とにおいて同時印加の期間が存在していないことを示している。
【００８３】
また、図６（ｂ）は、第１画素電極ＰＸ１に印加された電圧Ｖ１の立ち下がり時点において既に第２画素電極ＰＸ２に印加する電位Ｖ２が立ち上がって駆動され、第２画素電極ＰＸ２への電位Ｖ２の印加期間内に、第１画素電極ＰＸ１へ印加された電位Ｖ１の印加期間が重なった部分と重なっていない部分がそれぞれ時間的に半分となっていることを示している。なお、図６（ｂ）において、第２画素電極ＰＸ２への電圧Ｖ２の印加期間は、図６（ａ）において示す第２画素電極ＰＸ２への電圧Ｖ２の印加期間の約２倍としている。
【００８４】
図６（ｃ）は、図５（ａ）と対応させたグラフであり、その横軸に時刻（ｍｓ）を、縦軸に液晶の光透過率（％）を示し、比較対象として前述した特性曲線Ａをも併せて描いている。また、図６（ａ）、（ｂ）にそれぞれ示した各電圧Ｖ１、Ｖ２の印加の時間的なタイミングは前記グラフの横軸に示す時間と一致させて示している。
【００８５】
図６（ａ）に示したタイミングで第１画素電極ＰＸ１および第２画素電極ＰＸ２にそれぞれ電位Ｖ１、Ｖ２を印加させた場合、液晶の光透過率変化は図６（ｃ）において図中白ぬき矩形マークのプロットで示され該各マークは滑らかな曲線（特性曲線Ｃ）で連結されて示されている。この特性曲線Ｃは、第２画素電極ＰＸ２への電位Ｖ２の立ち上がり時点から僅かの時間の間において特性曲線Ａとほぼ同様の傾向を示すが、電位Ｖ２の立ち上がり時点以降において該特性曲線Ａよりも時間的に大きく遅れて下降をたどるようになっている。このため、第２画素電極ＰＸ２への電圧Ｖ２の立ち下がり時点の以降において、第２画素電極ＰＸ２を備えない場合よりも、たとえば白表示から黒表示の応答時間が遅くなる現象が示される。
【００８６】
また、図６（ｂ）に示したタイミングで第１画素電極ＰＸ１および第２画素電極ＰＸ２に電位Ｖ１、Ｖ２を印加させた場合、液晶の光透過率変化は図中米印マークのプロットで示され該マークは滑らかな曲線（特性曲線Ｄ）で連結されて示されている。この特性曲線Ｄは、第２画素電極ＰＸ２への電圧Ｖ２の立ち上がり時点から僅かの時間の間において特性曲線Ａとほぼ同様の傾向を示すが、第１画素電極ＰＸ１への電圧Ｖ１の立ち下がり時点から、やはり、該特性曲線Ａよりも時間的に大きく遅れて下降をたどるようになっている。しかも、電位Ｖ１の立ち下がりから電位Ｖ２の立ち下がりまでの間はかえって透過率が上昇してしまっている。このため、第１画素電極ＰＸ１への電圧Ｖ１の立ち下がり時点の以降において、第２画素電極ＰＸ２を備えない場合よりも、たとえば白表示から黒表示の応答時間が遅くなる現象が示される。
【００８７】
このようなことから、第１画素電極ＰＸ１に印加される電位Ｖ１に対する第２画素電極ＰＸ２に印加される電位Ｖ２は、図１における説明で示した特徴で示されるものが効果的であることが明らかとなる。
【００８８】
次に、本発明の変形例を説明する。
【００８９】
上述した実施例では、たとえば図２に示したように、第１画素電極ＰＸ１に映像信号を供給するドレイン信号線（第１ドレイン信号線ＤＬ１）と第２画素電極ＰＸ２に立ち下がり信号を供給するドレイン信号線（第２ドレイン信号線ＤＬ２）をそれぞれ別個に形成するようにしたものである。
【００９０】
しかし、図２に対応して描いた図７に示すように、前記第１ドレイン信号線ＤＬ１と第２ドレイン信号線ＤＬ２を共通化したドレイン信号線ＤＬを形成して上述したと同様の動作をさせてもよい。このようにした場合、各列の画素群に対して一つのドレイン信号線ＤＬを担当させることで済むことからたとえば一画素における画素領域を大きく構成することができる等の効果を奏する。
【００９１】
この場合、図７に示した回路にあって、（ｉ−１）行目の画素への映像信号の入力と、この映像信号の入力のタイミングに合わせてｉ行目の画素への立ち下がり信号の入力を同時に行わなければならなくなる不都合を、たとえば図８に示すように駆動させることにより解消している。
【００９２】
すなわち、図８（ａ）は（ｉ−１）行目の画素へ入力する映像信号ＤＳを示し、従前において映像信号を入力する間の時間ｔ、すなわち画素行選択として割り当てられる時間ｔのうち前半分の時間のみ該映像信号ＤＳを供給するようにしている。この場合、該映像信号ＤＳは、（ｉ−１）行目の第１ゲート信号線ＧＬ１に供給されるゲート信号ＧＳ１（ＧＳ１（ｉ−１））（図８（ｃ）参照）によってオンされる第１薄膜トランジスタＴＦＴ１を介して当該画素の第１画素電極ＰＸ１に供給されるようになっている。
【００９３】
また、図８（ｂ）はｉ行目の画素へ入力する立ち下がり信号ＳＳを示し、従前において前記時間ｔ（図８（ａ）参照）のうち後半分の時間のみ立ち下がり信号ＳＳを供給するようになっている。この場合、該立ち下がり信号ＳＳは、ｉ行目の第２ゲート信号線ＧＬ２に供給するゲート信号ＧＳ２（ＧＳ２（ｉ））（図８（ｄ）参照）によってオンされる第２薄膜トランジスタＴＦＴ２を介して当該画素の第２画素電極ＰＸ２に供給されるようになっている。このことから、所定画素への立ち下がり信号ＳＳの供給は、換言すれば、前記所定画素よりも一つ手前に走査される画素の前記第１薄膜トランジスタＴＦＴ１をオンさせる前記第１ゲート信号線ＧＬ１への前記ゲート信号の供給の後に、前記所定画素の第２薄膜トランジスタＴＦＴ２をオンさせる前記第２ゲート信号線ＧＬ２への前記ゲート信号の供給によってなされるようになっている。
【００９４】
図８（ｂ）に示すように、各画素において印加される立ち下がり信号ＳＳは、そのパルス幅が小さくなっているものの、図１に示した関係と同様となっており、たとえば白表示から黒表示への切換を高速化できる効果を有するようになる。
【００９５】
次に、画素の電極構造の変形例を説明する。
【００９６】
上述したそれぞれの実施例では、共通電極ＣＴは、図９（ａ）に示したように、画素領域の大部分に形成される面状の電極として形成したものである。しかし、図９（ｂ）に示すように、該共通電極ＣＴを櫛歯状の第１画素電極ＰＸ１と相互に噛合されて配置されるやはり櫛歯状の電極として構成するようにしてもよい。第１画素電極ＰＸ１の各電極に隙間を有して共通電極ＣＴの各電極が隣接して配置され、これら隣接する電極の間で横電界を生じさせることができるからである。
【００９７】
さらに、上述した各実施例では、画素内に、基板面にほぼ平行に発生させた電界によって液晶の分子を挙動させて白表示させ、また、該電界を消失させることにより液晶の分子の挙動を元に戻させて黒表示させるように構成したものである（いわゆるノーマリブラックモード）。しかし、横電界によって黒表示させ、該電界を消失させることによって白表示させるように構成したもの（いわゆるノーマリホワイトモード）であっても適用することができる。
【００９８】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【００９９】
【図１】本発明による液晶表示装置において、各画素に備えられる第１画素電極と第２画素電極にそれぞれ印加される電位の関係の一実施例を示した図である。
【図２】本発明による液晶表示装置の各画素における等価回路の一実施例を示した図である。
【図３】本発明による液晶表示装置の液晶を介して対向配置される各絶縁基板のうち薄膜トランジスタが形成されている側の基板の一実施例を示す断面図である。
【図４】本発明による液晶表示装置においてその第２画素電極に電圧を印加するタイミングの一実施例を示した図である。
【図５】本発明による液晶表示装置の効果を従来の液晶表示装置の効果と比較して示したグラフである。
【図６】各画素の第１画素電極および第２画素電極に印加する電圧のタイミングを本実施例の場合と異ならしめた場合のタイミング例と、そのタイミング例で駆動させた場合のシミュレーション結果を示したグラフである。
【図７】本発明による液晶表示装置の各画素における等価回路の他の実施例を示した図である。
【図８】図７に示した液晶表示装置の駆動の一実施例を示したタイミング図である。
【図９】本発明による液晶表示装置の共通電極、第１画素電極、および第２画素電極の配置関係の実施例を平面的に示した図である。
【符号の説明】
【０１００】
Ｖ１……第１画素電極に印加される電圧、Ｖ２……第２画素電極に印加される電圧、１……絶縁基板、２……第１絶縁膜、３……第２絶縁膜、４……第３絶縁膜、５……第４絶縁膜、ＧＬ１……第１ゲート信号線、ＧＬ２……第２ゲート信号線、ＤＬ１……第１ドレイン信号線、ＤＬ２……第２ドレイン信号線、ＤＬ……ドレイン信号線、ＰＸ１……第１画素電極、ＰＸ２……第２画素電極、ＴＦＴ１……第１薄膜トランジスタ、ＴＦＴ２……第２薄膜トランジスタ、ＡＳ１……第１半導体層、ＡＳ２……第２半導体層、ＧＴ１……第１ゲート電極、ＧＴ２……第２ゲート電極、ＴＨ１……第１スルーホール、ＴＨ２……第２スルーホール、ＰＤ１……第１パッド部、ＰＤ２……第２パッド部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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