(57)【要約】      （修正有）【課題】高集積化、微細加工化等の技術が今後進展した場合であっても、消費電力を低く抑えることのできるＤＲＡＭ等の半導体装置およびその製造方法を提供すること。【解決手段】半導体基板１と、前記半導体基板１に形成されたトランジスタ１００と、前記トランジスタ１００と電気的に接続されている容量コンタクトである第一の電気素子３と、前記第一の電気素子と電気的に接続されている容量素子である第二の電気素子４００と、を有する半導体装置であって、  前記第一の電気素子３と前記第二の電気素子４００とは、前記第一の電気素子３と前記第二の電気素子４００との双方を通る前記半導体基板表面と平行な平面aーa、bーbが少なくとも二つ存在する様に接続されていることを特徴とする半導体装置。【選択図】図１
2008021809.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記トランジスタと電気的に接続されている第一の電気素子と、
前記第一の電気素子と電気的に接続されている第二の電気素子と、
を有する半導体装置であって、
前記第一の電気素子と前記第二の電気素子とは、
前記第一の電気素子と前記第二の電気素子との双方を通る前記半導体基板表面と平行な平面が少なくとも二つ存在する様に接続されている、
ことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記トランジスタと電気的に接続されているセルコンタクトと、
前記セルコンタクトと電気的に接続されている容量コンタクトと、
前記容量コンタクトと電気的に接続されている容量素子と、
を有する半導体装置であって、
前記容量コンタクトと前記容量素子とは、
前記容量コンタクトと前記容量素子との双方を通る前記半導体基板表面と平行な平面が少なくとも二つ存在する様に接続されている、
ことを特徴とする半導体装置。
【請求項３】
前記容量コンタクトと前記容量素子との接続面は、
前記半導体基板表面と平行方向の接続部分と、
前記半導体基板表面と垂直方向の接続部分と、
を有することを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記容量コンタクトは、前記容量素子と接続されている側の端部に少なくとも一つの段差（Ａ）を有し、
前記容量素子は、前記段差（Ａ）の少なくとも一つの部分に電気的に接続する様に組み合わされていることを特徴とする、請求項２〜３のいずれかに記載の半導体装置。
【請求項５】
前記容量素子は、下部電極、容量膜および上部電極を有することを特徴とする、請求項２〜４のいずれかに記載の半導体装置。
【請求項６】
半導体基板に形成されたトランジスタの上層に、前記トランジスタと電気的に接続する容量素子を形成する半導体装置の製造方法であって、
（ａ）半導体基板にトランジスタを形成する工程と、
（ｂ）前記トランジスタを覆う第一の層間絶縁膜を形成する工程と、
（ｃ）前記第一の層間絶縁膜に前記トランジスタと電気的に接続するセルコンタクトを形成する工程と、
（ｄ）前記第一の層間絶縁膜および前記セルコンタクトを覆う第二の層間絶縁膜を形成する工程と、
（ｅ）前記第二の層間絶縁膜に前記セルコンタクトと電気的に接続する容量コンタクトを形成する工程と、
（ｆ）前記第二の層間絶縁膜および前記容量コンタクトを覆う第三の層間絶縁膜を形成する工程と、
（ｇ）前記容量コンタクト、前記第二の層間絶縁膜および前記第三の層間絶縁膜からなる群より選ばれる少なくとも一つを、
前記半導体基板の垂直方向に沿ってエッチングする工程と、
（ｈ）前記容量コンタクトに対し、
前記半導体基板の平行方向に沿って電気的に接続する部分と、
前記半導体基板の垂直方向に沿って電気的に接続する部分と、
を含む容量素子を形成する工程と、
を有する半導体装置の製造方法。
【請求項７】
前記容量素子を形成する工程（ｈ）は、下部電極、容量膜および上部電極を形成する工程を有することを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記トランジスタと電気的に接続されているセルコンタクトと、
前記セルコンタクトと電気的に接続されているビットコンタクトと、
前記ビットコンタクトと電気的に接続されているビット線と、
を有する半導体装置であって、
前記セルコンタクトと前記ビットコンタクトとは、
前記セルコンタクトと前記ビットコンタクトとの双方を通る前記半導体基板表面と平行な平面が少なくとも二つ存在する様に接続されている、
ことを特徴とする半導体装置。
【請求項９】
前記セルコンタクトと前記ビットコンタクトとの接続面は、
前記半導体基板表面と平行方向の接続部分と、
前記半導体基板表面と垂直方向の接続部分と、
を有することを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記セルコンタクトは、前記ビットコンタクトと接続されている側の端部に少なくとも一つの段差（Ａ）を有し、
前記ビットコンタクトは、前記段差（Ａ）の少なくとも一つの部分に電気的に接続する様に組み合わされていることを特徴とする、請求項８〜９のいずれかに記載の半導体装置。
【請求項１１】
半導体基板に形成されたトランジスタの上層に、前記トランジスタと電気的に接続するビット線を形成する半導体装置の製造方法であって、
（ａ）半導体基板にトランジスタを形成する工程と、
（ｂ）前記トランジスタを覆う第一の層間絶縁膜を形成する工程と、
（ｃ）前記第一の層間絶縁膜に前記トランジスタと電気的に接続するセルコンタクトを形成する工程と、
（ｄ）前記第一の層間絶縁膜および前記セルコンタクトを覆う第二の層間絶縁膜を形成する工程と、
（ｅ）前記セルコンタクト、前記第二の層間絶縁膜および前記第三の層間絶縁膜からなる群から選ばれる少なくとも一つを、
前記半導体基板の垂直方向に沿ってエッチングする工程と、
（ｆ）前記セルコンタクトに対し、
前記半導体基板の平行方向に沿って電気的に接続する部分と、
前記半導体基板の垂直方向に沿って電気的に接続する部分と、
を含むビットコンタクトを形成する工程と、
（ｇ）前記ビットコンタクトと電気的に接続するビット線を形成する工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置およびその製造方法に関し、さらに詳細には容量素子、ビットコンタクト等の電気素子を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体装置に含まれるメモリセルは、メモリセル用トランジスタ、セルコンタクト、容量素子、ビットコンタクト、ビット線等の電気素子から構成されるものが一般的である（特許文献１）。
図５３は、従来のＤＲＡＭに含まれるメモリセルを示した模式要部断面図である。
図５３に示される通り、半導体シリコン基板等の半導体基板１にＭＯＳ電界効果トランジスタ１００が形成されていて、このＭＯＳ電界効果トランジスタ１００がメモリセル用トランジスタとして機能している。
前記ＭＯＳ電界効果トランジスタ１００の上層には前記ＭＯＳ電界効果トランジスタ１００と電気的に接続されたセルコンタクト２が形成されている。
また、前記セルコンタクト２の上層には前記セルコンタクト２と電気的に接続された容量コンタクト３が形成されている。
さらにこの容量コンタクト３の上層には前記容量コンタクト３と電気的に接続された容量素子４００が形成されている。
なお、前記セルコンタクト２の側面、前記容量コンタクト３の側面および前記容量素子４００の側面は、それぞれ第一の層間絶縁膜５、第二の層間絶縁膜６および第三の層間絶縁膜７により絶縁されている。これらの層間絶縁膜はそれぞれ酸化シリコン等から形成されている。
前記容量素子４００は、ＴｉＮからなる上部電極８と、酸化ハフニウムおよび酸化アルミニウムからなる容量膜９と、ＴｉＮからなる下部電極１０から構成されている。
前記セルコンタクト２および容量コンタクト３は、不純物元素を含有するポリシリコンからなるものである。
また前記容量コンタクト３の上端面にはＴｉＳｉ層１１が形成されている。
【０００３】
一方、図５３に示される通り、前記ＭＯＳ電界効果トランジスタ１００の上層には前記ＭＯＳ電界効果トランジスタ１００と電気的に接続されたセルコンタクト４０が形成されている。
また、前記セルコンタクト４０の上層には前記セルコンタクト４０と電気的に接続されたビットコンタクト４１が形成されている。
さらにこのビットコンタクト４１の上層には前記ビットコンタクト４１と電気的に接続されたビット線４３が形成されている。
なお、前記セルコンタクト４０の側面、前記ビットコンタクト３の側面および前記ビット線４３の側面は、それぞれ第一の層間絶縁膜５、第二の層間絶縁膜６等により絶縁されている。
さらに前記セルコンタクト４０の上端面にはＷＳｉ２層４２が形成されている。
【０００４】
図５４は、前記第二の層間絶縁膜６と前記第三の層間絶縁膜７との界面を、前記半導体基板１と平行な平面で切断した断面について、前記半導体基板１の法線方向から見た模式要部断面図である。
円形形状５１は前記容量コンタクト３の上端面を表し、楕円形状５０は前記容量素子４００の下端面を表すものである。
この様に前記容量コンタクト３と前記容量素子４００とは電気的に接続されている。
前記セルコンタクト４０および前記ビットコンタクト４１についても同様である。
【特許文献１】特開２００５−７２１７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年のＤＲＡＭ等の半導体装置の高集積化、微細加工化等の技術進展に伴い、前記容量コンタクト３と前記容量素子４００との接続面積や、前記セルコンタクト４０と前記ビットコンタクト４１との接続面積はより小さくなる傾向がある。
前記接続面積が小さくなると、前記容量コンタクト３と前記容量素子４００とを流れる電流に対する抵抗や、前記セルコンタクト４０と前記ビットコンタクト４１とを流れる電流に対する抵抗が大きくなり、結果として、得られたＤＲＡＭ等の半導体装置の消費電力が大きくなる等の問題があった。
また、先に説明した図５４の様に、前記容量コンタクト３の上端面５１と、前記容量素子４００の下端面５０等とが互いに設計通りに重ならずに、例えば図５５に示される様に、前記容量コンタクト３の上端面５１等と、前記容量素子４００の下端面５０等とが互いに一致せずに接続される場合があった。
この様な場合では前記容量コンタクト３等と前記容量素子４００等との接続面積はより小さくなることから、得られたＤＲＡＭ等の半導体装置の消費電力はさらに大きくなる等の問題があった。
【０００６】
本発明の目的は、高集積化、微細加工化等の技術が今後進展した場合であっても、消費電力を低く抑えることのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明者らは鋭意検討した結果、
前記容量コンタクト等の第一の電気素子と前記容量素子等の第二の電気素子との双方を通る前記半導体基板表面と平行な平面が少なくとも二つ存在する様に、前記第一の電気素子と前記第二の電気素子とが接続されている半導体装置が、本発明の目的に適うことを見出し本発明を完成するに至った。
【０００８】
すなわち本発明は、
［１］半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記トランジスタと電気的に接続されている第一の電気素子と、
前記第一の電気素子と電気的に接続されている第二の電気素子と、
を有する半導体装置であって、
前記第一の電気素子と前記第二の電気素子とは、
前記第一の電気素子と前記第二の電気素子との双方を通る前記半導体基板表面と平行な平面が少なくとも二つ存在する様に接続されている、
ことを特徴とする半導体装置を提供するものである。
【０００９】
また、本発明は、
［２］半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記トランジスタと電気的に接続されているセルコンタクトと、
前記セルコンタクトと電気的に接続されている容量コンタクトと、
前記容量コンタクトと電気的に接続されている容量素子と、
を有する半導体装置であって、
前記容量コンタクトと前記容量素子とは、
前記容量コンタクトと前記容量素子との双方を通る前記半導体基板表面と平行な平面が少なくとも二つ存在する様に接続されている、
ことを特徴とする半導体装置を提供するものである。
【００１０】
また本発明は、
［３］前記容量コンタクトと前記容量素子との接続面は、
前記半導体基板表面と平行方向の接続部分と、
前記半導体基板表面と垂直方向の接続部分と、
を有することを特徴とする、上記［２］に記載の半導体装置を提供するものである。
【００１１】
また本発明は、
［４］前記容量コンタクトは、前記容量素子と接続されている側の端部に少なくとも一つの段差（Ａ）を有し、
前記容量素子は、前記段差（Ａ）の少なくとも一つの部分に電気的に接続する様に組み合わされていることを特徴とする、上記［２］〜［３］のいずれかに記載の半導体装置を提供するものである。
【００１２】
また本発明は、
［５］前記容量素子は、下部電極、容量膜および上部電極を有することを特徴とする、上記［２］〜［４］のいずれかに記載の半導体装置を提供するものである。
【００１３】
また本発明は、
［６］半導体基板に形成されたトランジスタの上層に、前記トランジスタと電気的に接続する容量素子を形成する半導体装置の製造方法であって、
（ａ）半導体基板にトランジスタを形成する工程と、
（ｂ）前記トランジスタを覆う第一の層間絶縁膜を形成する工程と、
（ｃ）前記第一の層間絶縁膜に前記トランジスタと電気的に接続するセルコンタクトを形成する工程と、
（ｄ）前記第一の層間絶縁膜および前記セルコンタクトを覆う第二の層間絶縁膜を形成する工程と、
（ｅ）前記第二の層間絶縁膜に前記セルコンタクトと電気的に接続する容量コンタクトを形成する工程と、
（ｆ）前記第二の層間絶縁膜および前記容量コンタクトを覆う第三の層間絶縁膜を形成する工程と、
（ｇ）前記容量コンタクト、前記第二の層間絶縁膜および前記第三の層間絶縁膜からなる群より選ばれる少なくとも一つを、
前記半導体基板の垂直方向に沿ってエッチングする工程と、
（ｈ）前記容量コンタクトに対し、
前記半導体基板の平行方向に沿って電気的に接続する部分と、
前記半導体基板の垂直方向に沿って電気的に接続する部分と、
を含む容量素子を形成する工程と、
を有する半導体装置の製造方法を提供するものである。
【００１４】
また本発明は、
［７］前記容量素子を形成する工程（ｈ）は、下部電極、容量膜および上部電極を形成する工程を有することを特徴とする、上記［６］に記載の半導体装置の製造方法を提供するものである。
【００１５】
また本発明は、
［８］半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記トランジスタと電気的に接続されているセルコンタクトと、
前記セルコンタクトと電気的に接続されているビットコンタクトと、
前記ビットコンタクトと電気的に接続されているビット線と、
を有する半導体装置であって、
前記セルコンタクトと前記ビットコンタクトとは、
前記セルコンタクトと前記ビットコンタクトとの双方を通る前記半導体基板表面と平行な平面が少なくとも二つ存在する様に接続されている、
ことを特徴とする半導体装置を提供するものである。
【００１６】
また本発明は、
［９］前記セルコンタクトと前記ビットコンタクトとの接続面は、
前記半導体基板表面と平行方向の接続部分と、
前記半導体基板表面と垂直方向の接続部分と、
を有することを特徴とする、上記［８］に記載の半導体装置を提供するものである。
【００１７】
また本発明は、
［１０］前記セルコンタクトは、前記ビットコンタクトと接続されている側の端部に少なくとも一つの段差（Ａ）を有し、
前記容ビットコンタクトは、前記段差（Ａ）の少なくとも一つの部分に電気的に接続する様に組み合わされていることを特徴とする、上記［８］〜［９］のいずれかに記載の半導体装置を提供するものである。
【００１８】
また本発明は、
［１１］半導体基板に形成されたトランジスタの上層に、前記トランジスタと電気的に接続するビット線を形成する半導体装置の製造方法であって、
（ａ）半導体基板にトランジスタを形成する工程と、
（ｂ）前記トランジスタを覆う第一の層間絶縁膜を形成する工程と、
（ｃ）前記第一の層間絶縁膜に前記トランジスタと電気的に接続するセルコンタクトを形成する工程と、
（ｄ）前記第一の層間絶縁膜および前記セルコンタクトを覆う第二の層間絶縁膜を形成する工程と、
（ｅ）前記セルコンタクト、前記第二の層間絶縁膜および前記第三の層間絶縁膜からなる群から選ばれる少なくとも一つを、
前記半導体基板の法線方向に沿ってエッチングする工程と、
（ｆ）前記セルコンタクトに対し、
前記半導体基板の平行方向に沿って電気的に接続する部分と、
前記半導体基板の垂直方向に沿って電気的に接続する部分と、
を含むビットコンタクトを形成する工程と、
（ｇ）前記ビットコンタクトと電気的に接続するビット線を形成する工程と、
を有する半導体装置の製造方法を提供するものである。
【発明の効果】
【００１９】
本発明によれば、高集積化、微細加工化等の技術が進展した場合であっても、消費電力を低く抑えることのできる半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２０】
まず本発明の実施態様について、図面を参照しつつ詳細に説明する。
図１は、本発明の半導体装置に関する第一の実施態様を例示した模式要部断面図である。
本発明の半導体装置はメモリセルを有するものである。図１に例示される様に半導体シリコン等の半導体基板１に素子分離絶縁膜１２が設けられていて、メモリセル領域内の個々のセル領域が区画されている。この素子分離絶縁膜１２により区画された前記半導体基板１に不純物が導入されることにより、ソース・ドレイン領域１３が形成されている。また前記ソース・ドレイン領域１３の上端にはコバルトシリサイド層１４が設けられている。
なお特に図示していないが、前記ソース・ドレイン領域１３に対応するゲート電極が別途設けられている。
この様にＭＯＳ電界効果トランジスタ１００が半導体基板１に形成されていて、このＭＯＳ電界効果トランジスタ１００はメモリセル用トランジスタとして機能している。
【００２１】
一方、前記ＭＯＳ電界効果トランジスタ１００の上層には前記ＭＯＳ電界効果トランジスタ１００と前記コバルトシリサイド層１４を介して電気的に接続されたセルコンタクト２が形成されている。
また、前記セルコンタクト２の上層には前記セルコンタクト２と電気的に接続された容量コンタクト３が形成されている。
前記容量コンタクト３は、不純物元素を含有するポリシリコンからなるものであり、前記容量素子４００との接続面にはＴｉＳｉ層１１が形成されている。
【００２２】
さらにこの容量コンタクト３の側面の一部には前記容量コンタクト３と電気的に接続された容量素子４００が形成されている。
前記容量素子４００は、ＴｉＮからなる上部電極８と、酸化ハフニウムおよび酸化アルミニウムからなる容量膜９と、ＴｉＮからなる下部電極１０とから構成されている。
【００２３】
なお、前記セルコンタクト２の側面、前記容量コンタクト３の側面および前記容量素子４００の側面は、それぞれ第一の層間絶縁膜５、第二の層間絶縁膜６および第三の層間絶縁膜７により絶縁されている。
また前記容量素子４００の側面の一部および底面の一部は前記第二の層間絶縁膜６により絶縁されている。
これらの層間絶縁膜はそれぞれ酸化シリコン等からなるものである。
【００２４】
図１に例示される様に、前記第一の実施態様では、第一の電気素子である前記容量コンタクト３と、第二の電気素子である前記容量素子４００との双方を通る前記半導体基板表面と平行な平面は少なくとも二つ以上存在する。
具体的には、図１の一点破線ａ−ａ、および一点破線ｂ−ｂをぞれぞれ通る、前記半導体基板表面と平行な平面が少なくとも二つ存在する。
先に説明した図５３の場合では、前記容量コンタクト３と前記容量素子４００との双方を通る前記半導体基板表面と平行な平面は、図５３の一点破線ｉ−ｉを通る平面の一つである。
【００２５】
また図１に例示される様に、前記第一の実施態様の場合、前記容量コンタクト３と前記容量素子４００との双方を通る前記半導体基板表面と垂直な平面が少なくとも一つ存在する。
具体的には、図１の一点破線ｃ−ｃを通る、前記半導体基板表面と平行な平面が一つ存在する。
【００２６】
また前記第一の実施態様の変形例として図２に例示される本発明の第二の実施態様を挙げることができる。
ここで図２は、本発明の半導体装置に関する第二の実施態様を例示した模式要部断面図であり、前記容量素子４００、前記容量コンタクト３および前記セルコンタクト２の部分を拡大したものである。
【００２７】
図２に例示される様に、前記容量素子４００の底部は前記容量コンタクト３の底部近傍に配置することができる。
この場合、図２に例示される様に、前記第二の実施態様では、第一の電気素子である前記容量コンタクト３と、第二の電気素子である前記容量素子４００との双方を通る前記半導体基板表面と平行な平面は少なくとも二つ以上存在する。
具体的には、図２の一点破線ａ−ａ、および一点破線ｂ−ｂをぞれぞれ通る、前記半導体基板表面と平行な平面が少なくとも二つ存在する。
【００２８】
また、前記第二の実施態様の場合では、前記容量コンタクト３と前記容量素子４００との双方を通る前記半導体基板１表面と垂直な平面が少なくとも一つ存在する。
具体的には、図２の一点破線ｄ−ｄを通る、前記半導体基板１表面と垂直な平面が一つ存在する。
【００２９】
また、前記容量素子４００の底部は前記容量コンタクト３の底部と一致する様に配置することができる。さらに前記容量素子４００の底部は、前記セルコンタクト２に達する様に配置することもできる（図示せず）。
【００３０】
前記容量素子４００の底部は、前記容量コンタクト３の底面を基準として、前記容量コンタクトの高さの１／２〜３／４の範囲の位置にあれば好ましい。
【００３１】
図３は、先に説明した図１に例示される半導体装置のうち、前記容量コンタクト３と前記容量素子４００との接続面部分を拡大した模式要部断面図である。
前記容量コンタクト３と前記容量素子４００との接続面は、前記半導体基板１表面と平行方向の接続部分（一点破線ｅ−ｅ）と、前記半導体基板１表面と垂直方向の接続部分（一点破線ｆ−ｆ）とを含む。
【００３２】
なお、前記容量コンタクト３と前記容量素子４００との接続面は、前記半導体基板１表面と平行方向の接続部分と、前記半導体基板１表面と垂直方向の接続部分とを全体として含めばよく、図４に例示される様に、前記容量コンタクト３と前記容量素子４００との接続面は曲面を含むものであってもよいし、図５に例示される様に、前記容量コンタクト３と前記容量素子４００との接続面は前記半導体基板１に対して傾斜を有する平面を有するものであってもよい。
【００３３】
図６は、図３に例示した前記容量コンタクト３の部分と、前記容量素子４００の部分とをそれぞれ表した模式要部断面図である。
図６に例示される様に、本発明の半導体装置である第一の実施態様の場合では、前記容量コンタクト３は、前記容量素子４００と接続される側の端部に段差（Ａ）を少なくとも一つ有するものである。先の図３に例示される様に、この段差（Ａ）の少なくとも一つの部分に前記容量素子４００が電気的に接続される様に配置されている。
【００３４】
図７は、本発明の半導体装置に関する第三の実施態様を説明するための模式要部断面図であり、前記容量コンタクト３の部分と、前記容量素子４００の部分とをそれぞれ表したものである。
本発明の半導体装置に含まれる前記接続面は図３に例示されるものに限定されず、図７に例示される様に、前記容量素子４００は、前記容量コンタクト３と接続される側の端部に段差（Ｂ）を有するものを使用することができる。
また、前記容量コンタクト３は、前記容量素子４００と接続される側の端部に段差（Ａ）を少なくとも一つ有するものである。
これらの前記段差（Ａ）および前記段差（Ｂ）が図８に例示される様に、互いに相補的に組み合わされることにより、前記容量コンタクト３と前記容量素子４００とが電気的に接続されている。
【００３５】
図８に例示される様に前記段差（Ａ）および前記段差（Ｂ）を組み合わせてなる、前記容量コンタクト３と前記容量素子４００との接続面の断面形状は、それぞれ二以上の段差を有するものであってもよい。
【００３６】
図９は、本発明の半導体装置に関する第四の実施態様を例示した模式要部断面図であり、前記容量素子４００の部分と、前記容量コンタクト３の部分とをそれぞれ表すものである。
前記容量コンタクト３と前記容量素子４００との接続面の断面形状は、図３、図８等に例示される様に階段状のものに限定されるものではなく、例えば、図９の様に、前記容量コンタクト３と前記容量素子４００との接続面の断面形状は、凹凸形状を互いに組み合わせてなるものであってもよい。
【００３７】
図１０は、本発明の半導体装置に関する第五の実施態様を例示した模式要部断面図であり、前記容量素子４００の部分と、前記容量コンタクト３の部分とをそれぞれ表すものである。
先の第四の実施態様の場合における前記容量コンタクト３と前記容量素子４００との接続面の関係が逆になっているが、これらの接続面の断面形状は、凹凸形状を互いに組み合わせてなるものとなっている。
【００３８】
次に本発明の異なる実施態様について説明する。
上記の第一〜第五の実施態様の場合は、前記第一の電気素子として容量コンタクトが例示され、前記第二の電気素子として容量素子が例示されるものであったが、
次に説明する実施態様は、前記第一の電気素子としてセルコンタクトが例示され、前記第二の電気素子としてビットコンタクトが例示されるものである。
【００３９】
図１１は、本発明の半導体装置に関する第六の実施態様を例示した模式要部断面図であり、前記ビットコンタクト４１の部分と、前記セルコンタクト４０の部分とをそれぞれ表すものである。
先に説明した前記ＭＯＳ電界効果トランジスタの上層には前記コバルトシリサイド層（図示せず）を介して電気的に接続されたセルコンタクト４０が形成されている。
前記セルコンタクト４０は、不純物元素を含有するポリシリコンからなるものであり、前記ビットコンタクト４１との接続面にはＷＳｉ２層４２が形成されている。
【００４０】
また、前記セルコンタクト４０の上層および側面の一部には前記セルコンタクト４０と電気的に接続されたビットコンタクト４１が形成されている。
前記ビットコンタクト４１はＷ等の金属からなるものである。
さらにこのビットコンタクト４１の上層にはＷ等の金属からなるビット線４３が設けられている。
【００４１】
なお、前記セルコンタクト４０の側面、前記ビットコンタクト４１の側面および前記ビット線４３の側面は、それぞれ第一の層間絶縁膜５、第二の層間絶縁膜６および第二の層間絶縁膜６により絶縁されている。
また前記ビットコンタクト４１の側面の一部および底面の一部は前記第一の層間絶縁膜５により絶縁されている。
これらの層間絶縁膜はそれぞれ酸化シリコン等からなるものである。
【００４２】
図１１に例示される様に、前記第六の実施態様では、第一の電気素子である前記セルコンタクト４０と、第二の電気素子である前記ビットコンタクト４１との双方を通る前記半導体基板表面と平行な平面は少なくとも二つ以上存在する。
具体的には、図１１の一点破線ａ−ａ、および一点破線ｂ−ｂをぞれぞれ通る、前記半導体基板表面と平行な平面が少なくとも二つ存在する。
さらに前記セルコンタクト４０と前記ビットコンタクト４１との接続面は、前記半導体基板１表面と平行方向の接続部分（一点破線ｋ−ｋ）と、前記半導体基板１表面と垂直方向の接続部分（一点破線ｌ−ｌ）とを含むものである。
【００４３】
なお、前記セルコンタクト４０と前記ビットコンタクト４１との接続面は、前記半導体基板１表面と平行方向の接続部分と、前記半導体基板１表面と垂直方向の接続部分とを全体として含めばよく、図１２に例示される様に、前記セルコンタクト４０と前記ビットコンタクト４１との接続面は曲面を含むものであってもよいし、図１３に例示される様に、前記セルコンタクト４０と前記ビットコンタクト４１との接続面は前記半導体基板１に対して傾斜を有する平面を有するものであってもよい。
【００４４】
図１４は、本発明の半導体装置に関する第六の実施態様を説明するための模式要部断面図であり、前記セルコンタクト４０の部分、前記ビットコンタクト４１の部分および前記ビット線４３の部分をそれぞれ表したものである。
図１４に例示される様に、本発明の半導体装置である第六の実施態様の場合では、前記セルコンタクト４０は、前記ビットコンタクト４１と接続される側の端部に段差（Ａ）を少なくとも一つ有するものである。先の図１１に例示される様に、この段差（Ａ）の少なくとも一つの部分に前記ビットコンタクト４１が電気的に接続される様に配置されている。
【００４５】
図１５は、本発明の半導体装置に関する第七の実施態様を説明するための模式要部断面図であり、前記セルコンタクト４０の部分と、前記ビットコンタクト４１および前記ビット線４３の部分とをそれぞれ表したものである。
本発明の半導体装置に含まれる前記接続面は図１１に例示されるものに限定されず、図１５に例示される様に、前記ビットコンタクト４１は、前記セルコンタクト４０と接続される側の端部に段差（Ｂ）を有するものを使用することができる。
【００４６】
また、前記セルコンタクト４０は、前記ビットコンタクト４１と接続される側の端部に段差（Ａ）を少なくとも一つ有するものである。
これらの前記段差（Ａ）および前記段差（Ｂ）が図１６に例示される様に、互いに相補的に組み合わされることにより、前記セルコンタクト４０と前記ビットコンタクト４１とが電気的に接続されている。
【００４７】
図１６に例示される様に前記段差（Ａ）および前記段差（Ｂ）を組み合わせてなる、前記セルコンタクト４０と前記ビットコンタクト４１との接続面の断面形状は、それぞれ二以上の段差を有するものであってもよい。
【００４８】
図１７は、本発明の半導体装置に関する第八の実施態様を例示した模式要部断面図である。
前記セルコンタクト４０と前記ビットコンタクト４１との接続面の断面形状は、図１１、図１６等に例示される様に階段状のものに限定されるものではなく、例えば、図１７の様に、前記セルコンタクト４０と前記ビットコンタクト４１との接続面の断面形状は、凹凸形状を互いに組み合わせてなるものであってもよい。
【００４９】
図１８は、本発明の半導体装置に関する第九の実施態様を例示した模式要部断面図である。
先の第八の実施態様の場合における前記セルコンタクト４０と前記ビットコンタクト４１との接続面の関係が逆になっているが、これらの接続面の断面形状は、凹凸形状を互いに組み合わせてなるものとなっている。
【００５０】
次に本発明の半導体装置の製造方法について説明する。
図１９は、半導体基板１にＭＯＳ電界効果トランジスタ１００を形成する工程を説明するための模式要部断面図である。
本発明に使用する半導体基板１としては、例えば、半導体シリコン基板を挙げることができる。本発明に使用する半導体シリコン基板に特に限定はなく、市販品を使用することができる。
【００５１】
図１９に例示される様に、まず半導体基板１に浅い溝を形成し、この溝に絶縁材料を埋設して素子分離絶縁膜１２を形成する。
この素子分離絶縁膜１２により前記半導体基板１のメモリセル領域内の個々のセル領域が区画されている。
【００５２】
そして、この素子分離絶縁膜１２により区画された前記半導体基板１に不純物を導入すれることにより、ソース・ドレイン領域１３を形成する。また前記ソース・ドレイン領域１３の上端をコバルトによりシリサイド化することによりコバルトシリサイド層１４を形成する。なお特に図示していないが、前記ソース・ドレイン領域に対応するゲート電極が別途形成されている。
その後、前記素子分離絶縁膜１２および前記ＭＯＳ電界効果トランジスタ１００の所定の表面を窒化シリコン層１５により被覆する。
【００５３】
これらの工程により、前記ＭＯＳ電界効果トランジスタ１００をメモリセル用トランジスタとして形成することができる。
【００５４】
図２０は、前記ＭＯＳ電界効果トランジスタ１００と電気的に接続するセルコンタクト２を形成する工程を説明するための模式要部断面図である。
先に製造した前記ＭＯＳ電界効果トランジスタ１００の窒化シリコン層１５、前記素子分離絶縁膜１２等の全面に対し、酸化シリコン等の絶縁材料を堆積させる等の方法により、図２０に例示した様に前記ＭＯＳ電界効果トランジスタ１００を覆う第一の層間絶縁膜５を形成することができる。
【００５５】
続いて、前記第一の絶縁層５の上にフォトレジスト層１６を形成し、公知のリソグラフィ工程により、セルコンタクトを形成するためのレジストパターンを形成する。
このレジストパターンをマスクとして、図２１に例示する様に前記トランジスタと電気的に接続するセルコンタクトを形成するためのコンタクトホール１７を選択エッチングにより開口する。
【００５６】
続いて前記コンタクトホール１７にポリシリコンを埋設してから、前記フォトレジスト層１６をアッシング工程およびストリッピング工程により除去することにより、図２２に例示される様に前記ＭＯＳ電界効果トランジスタ１００と電気的に接続するセルコンタクト２を形成することができる。
【００５７】
前記半導体基板１の法線方向に対する前記セルコンタクト２の長さは、通常４００〜８００ｎｍの範囲であり、５５０〜７５０ｎｍの範囲であれば好ましく、６００〜６５０ｎｍの範囲であればさらに好ましい。
なお、前記ポリシリコンにはホウ素等のｐ型不純物やリン等のｎ型不純物が添加されていて、前記セルコンタクト２は電流を通すことができる。
【００５８】
図２３は、前記セルコンタクト２と電気的に接続する容量コンタクト３を形成する工程を説明するための模式要部断面図である。
先に製造した前記第一の層間絶縁膜５および前記セルコンタクト２の全面に対し、酸化シリコン等の絶縁材料を堆積させる等の方法により、図２３に例示した様に前記セルコンタクト２を覆う第二の層間絶縁膜６を形成することができる。
【００５９】
続いて前記第二の絶縁層６の上にフォトレジスト層１８を形成し、公知のリソグラフィ工程により、容量コンタクトを形成するためのレジストパターンを形成する。
このレジストパターンをマスクとして、図２４に例示される様に前記セルコンタクト２と電気的に接続する容量コンタクトを形成するためのコンタクトホール１９を選択エッチングにより開口する。
【００６０】
続いて前記コンタクトホール１９にポリシリコンを埋設してから、前記フォトレジスト層１８をアッシング工程およびストリッピング工程により除去することにより、図２５に例示される様に、前記セルコンタクト２と電気的に接続する容量コンタクト３を形成することができる。
また前記セルコンタクト２の場合と同様、前記ポリシリコンにはホウ素等のｐ型不純物やリン等のｎ型不純物が添加されていて、前記容量コンタクト３は電流を通すことができる。
【００６１】
前記半導体基板１の垂直方向（前記半導体基板表面に対する法線方向）に対する前記容量コンタクト３の長さは、通常３００〜７００ｎｍの範囲であり、４００〜６００ｎｍの範囲であれば好ましく、４５０〜５５０ｎｍの範囲であればさらに好ましい。
【００６２】
なお、上記では前記セルコンタクト２と前記容量コンタクト３とを一段階毎に製造する方法について説明したが、前記コンタクトホール１７または前記コンタクトホール１９とに対するポリシリコンの埋設は連続して実施することもできる。
【００６３】
図２６は、前記容量コンタクト３、前記第二の層間絶縁膜６および第三の層間絶縁膜７を前記半導体基板の法線方向に沿ってエッチングする工程を説明するための模式要部断面図である。
先に製造した前記第二の層間絶縁膜６および前記容量コンタクト３の全面に対し、ＴＥＯＳ（Tetraethoxysilane）等を用いて酸化シリコン等の絶縁材料を堆積させる等の方法により、図２６に例示した様に前記容量コンタクト３を覆う第三の層間絶縁膜７を形成する。
【００６４】
続いて図２７に例示する様に、前記第三の層間絶縁膜７の上にフォトレジスト層２０を形成し、公知のリソグラフィ工程により容量素子を形成するためのレジストパターンを形成する。
【００６５】
このレジストパターンをマスクとして、エッチング工程を行うことができる。
例えば、ＣＦ４／Ｏ２／Ａｒ、ＣＨＦ３／Ｏ２／Ａｒ、Ｃ４Ｆ８／Ｏ２／Ａｒ等のエッチング用ガスを使用して、Ａｒを２０体積％、温度４０〜６０℃、圧力５０〜１００ｍＴｏｒｒの条件下、高周波パワー３０００Ｗ、バイアスを２０００Ｗとして反応性イオンエッチングを行うことにより、図２７に例示される前記第三の層間絶縁膜７を除去することができる。
【００６６】
さらに反応性イオンエッチングを継続することにより、図２８に例示される前記容量コンタクト３のポリシリコンの一部を除去することができる。
【００６７】
この際、例えば、Ｃ４Ｆ８／Ｃ４Ｆ６／Ｏ２／Ａｒ等のエッチング用ガスを使用して、流量をそれぞれ、Ｃ４Ｆ８を１５ｍｌ／分、Ｃ４Ｆ６を１０ｍｌ／分、Ｏ２を２０ｍｌ／分、Ａｒを１５０ｍｌ／分とし、圧力を１５ｍＴｏｒｒ、高周波パワーを３０００Ｗ、バイアスを２０００Ｗとして反応性イオンエッチングを行うことにより、酸化シリコンからなる前記第二の層間絶縁膜６のみを除去した後に、例えば、Ｃｌ２／ＨＢｒ／Ｏ２等のエッチング用ガスを使用して、流量をそれぞれ、Ｃｌ２を１０ｍｌ／分、ＨＢｒを１８０ｍｌ／分、Ｏ２を５ｍｌ／分とし、圧力を１５ｍＴｏｒｒ、高周波パワーを３０００Ｗ、バイアスを２０００Ｗとして反応性イオンエッチングを行うことにより、前記容量コンタクト３のポリシリコンの一部を除去してもよい。この操作を逆にし、先に記容量コンタクト３のポリシリコンの一部を除去してから前記第二の層間絶縁膜６を除去してもよい。
【００６８】
またＣＨＦ３／ＣＦ４／Ｏ２等のエッチング用ガスを使用して、流量をこれらのエッチング用ガス合計が１００ｍｌ／分、Ｏ２ガスの流量が３０〜４０ｍｌ／分となる様に調整し、周波数１３．５６ＭＨｚによりプラズマエッチングを行うことにより、前記第二の層間絶縁膜６と前記容量コンタクト３のポリシリコンの一部とを同時に除去してもよい。
以下、同様である。
【００６９】
次にアッシング工程、ストリッピング工程等の方法により前記レジストパターンを除去することにより、図２８に例示されるコンタクトホール２１が得られる。
【００７０】
前記コンタクトホール２１の深さは、前記第三の層間絶縁膜７上端面から前記コンタクトホール２１の最低面までの距離を基準として１〜５μｍの範囲であることが好ましく、２〜４μｍの範囲であればより好ましい。
【００７１】
図２９は、前記容量コンタクト３、前記第二の層間絶縁膜６および第三の層間絶縁膜７を前記半導体基板の法線方向に沿ってエッチングすることにより、第二の実施態様のコンタクトホール２２を形成する工程を説明するための模式要部断面図である。
【００７２】
先に説明したエッチング工程と同様の工程を経て、図２８に示されるコンタクトホール２１を得る工程と全く同様の工程により、前記コンタクトホール２１および前記容量コンタクト３のエッチングを継続する。この工程により図２９に例示される様に前記コンタクトホール２２の底面を前記第一の層間絶縁膜５の近傍に設置することができる。
次にアッシング工程、ストリッピング工程等の方法により前記レジストパターンを除去することにより、図３０に例示されるコンタクトホール２２が得られる。
【００７３】
図３１は、先の第一の実施態様のコンタクトホール２１の変形例であるコンタクトホール２１ａを形成する工程を説明するための模式要部断面図である。
【００７４】
先に説明したエッチング工程と同様の工程を経て、図３１に示されるコンタクトホール２１を得る工程と同様の工程により、前記コンタクトホール２１ａおよび前記容量コンタクト３のエッチングを継続する。
このとき、エッチング用ガスの流量を大きくすることにより、コンタクトホール２１ａの底部の形状を略球面に調整することができる。以下、同様である。
前記容量コンタクト３および前記第二の層間絶縁層６に対して同時にエッチングすることが好ましい。
この工程により図３２に例示される様に前記コンタクトホール２１ａの内面に曲面を含むものを形成することができる。
【００７５】
図３３は、先の第一の実施態様のコンタクトホール２１の別の変形例であるコンタクトホール２１ｂを形成する工程を説明するための模式要部断面図である。
【００７６】
先に説明したエッチング工程と同様の工程を経て、図２７に示されるコンタクトホール２１を得る工程と同様の工程により、前記コンタクトホール２１ｂおよび前記容量コンタクト３のエッチングを継続する。
【００７７】
このとき、ＣＨＦ３／ＣＦ４／Ｏ２等のエッチング用ガスを使用して、流量をこれらのエッチング用ガス合計が１００ｍｌ／分となる様に調整し、周波数１３．５６ＭＨｚによりプラズマエッチングを行うことにより、前記容量コンタクト３と前記第二の層間絶縁膜６とのエッチング速度を略同じにすることができる。これにより、前記コンタクトホール２１ｂの底部を略水平に保つことができる。
【００７８】
次に、例えば、エッチング用ガスをＣＦ４成分の割合を減少させることにより、前記容量コンタクト６の部分よりも前記第二の層間絶縁膜６の部分を速くエッチングさせることができ、図３５に例示される様に前記コンタクトホール２１ｂの内面に斜面を含むものを形成することができる。以下、同様である。
【００７９】
図３６は、前記容量コンタクト３、前記第二の層間絶縁膜６および第三の層間絶縁膜を前記半導体基板の法線方向に沿ってエッチングすることにより、第三の実施態様のコンタクトホール２４を形成する工程を説明するための模式要部断面図である。
【００８０】
先に説明した図２８に例示されるコンタクトホール２１および第三の層間絶縁膜７の上にフォトレジスト層２３を形成する。次に公知のリソグラフィ工程により、容量素子を形成するためのレジストパターンを形成する。この結果、図３６に例示される様に、前記コンタクトホール２１は前記フォトレジスト層２３により埋設されている。
このレジストパターンをマスクとして、エッチング工程を行うことができる。
前記エッチング用ガスを使用してプラズマエッチングを行うことにより、図３６に例示される前記第三の層間絶縁膜７を除去する。
【００８１】
続いて前記プラズマエッチングを継続することにより、図３７に例示される様に前記容量コンタクト３のポリシリコンの一部を除去することができる。
次にアッシング工程、ストリッピング工程等の方法により前記レジストパターンを除去することにより、図３８に例示されるコンタクトホール２４が得られる。
【００８２】
図３９は、前記容量コンタクト３および第三の層間絶縁膜７を前記半導体基板の法線方向に沿ってエッチングすることにより、第四の実施態様のコンタクトホール２６を形成する工程を説明するための模式要部断面図である。
【００８３】
先に説明した図２５に例示される前記第二の層間絶縁膜６および前記容量コンタクト３の全面に対し、ＴＥＯＳ（Tetraethoxysilane）等を用いて酸化シリコン等の絶縁材料を堆積させる等の方法により、前記容量コンタクト３を覆う第三の層間絶縁膜７を形成する。
【００８４】
続いて図３９に例示する様に、前記第三の層間絶縁膜７の上にフォトレジスト層２５を形成し、公知のリソグラフィ工程により容量素子を形成するためのレジストパターンを形成する。
このレジストパターンをマスクとして、エッチング工程を行うことができる。
前記エッチング用ガスを使用してプラズマエッチングを行うことにより、図３９に例示される前記第三の層間絶縁膜７を除去することができる。
【００８５】
さらに前記プラズマエッチングを継続することにより、図４０に例示される前記容量コンタクト３のポリシリコンの一部を除去することができる。これらの操作によりコンタクトホール２６を形成することができる。
【００８６】
次にアッシング工程、ストリッピング工程等の方法により前記レジストパターンを除去した後に、図４１に例示される様に、前記コンタクトホール２６にフォトレジスト層２７を埋設して硬化させる。
【００８７】
さらに図４２に例示する様に前記第三の層間絶縁膜７および前記フォトレジスト層２７の上面にフォトレジスト層２８を形成し、公知のリソグラフィ工程により容量素子を形成するためのレジストパターンを形成する。
このレジストパターンをマスクとして、エッチング工程を行うことができる。
前記エッチング用ガスを使用してプラズマエッチングを行うことにより、図４２に例示される前記第三の層間絶縁膜７を除去することができる。
【００８８】
次にアッシング工程、ストリッピング工程等の方法により前記レジストパターンを除去することにより、図４３に例示されるコンタクトホール２９が得られる。
【００８９】
図４４は、前記容量コンタクト３および第三の層間絶縁膜７を前記半導体基板の法線方向に沿ってエッチングすることにより、第五の実施態様のコンタクトホール３０を形成する工程を説明するための模式要部断面図である。
先に説明した図２５に例示される前記第二の層間絶縁膜６および前記容量コンタクト３の全面に対し、ＴＥＯＳ（Tetraethoxysilane）等を用いて酸化シリコン等の絶縁材料を堆積させる等の方法により、前記容量コンタクト３を覆う第三の層間絶縁膜７を形成する。
【００９０】
続いて前記第三の層間絶縁膜７の上にフォトレジスト層３１を形成し、公知のリソグラフィ工程により容量素子を形成するためのレジストパターンを形成する。
このレジストパターンをマスクとして、エッチング工程を行うことができる。
【００９１】
前記エッチング用ガスを使用してプラズマエッチングを行うことにより、図４４に例示される前記第三の層間絶縁膜７を除去することができる。
【００９２】
さらに先に説明した反応性イオンエッチングを行うことにより、図４５に例示される前記容量コンタクト３のポリシリコンは除去せずに、前記第二の層間絶縁膜６のみを除去することができる。これらの操作によりコンタクトホール３０を形成することができる。
【００９３】
次にアッシング工程、ストリッピング工程等の方法により前記レジストパターンを除去することにより、図４６に例示されるコンタクトホール３０が得られる。
【００９４】
次に容量素子を形成する工程について説明する。
図４７は、前記容量コンタクトホール２１内部に下部電極１０、容量膜９および上部電極８を形成することにより、前記第一の実施態様の前記容量素子４００を形成する工程を説明するための模式要部断面図である。
【００９５】
まず図４７に例示されるコンタクトホール２１内部の酸化膜を除去する。
【００９６】
続いて６００〜７００℃の温度条件の下、ＣＶＤ法により前記コンタクトホール２１内部にＴｉを厚み５〜２０ｎｍの範囲、好ましくは１０〜２０ｎｍの範囲に堆積させ、さらに同じ温度条件の下、ＣＶＤ方によりＴｉＮを厚み１０〜３０ｎｍの範囲、好ましくは１５〜２５ｎｍの範囲に堆積させる。
【００９７】
続いて１．０×１０−２Ｔｏｒｒの圧力下にＣｌ２を４０ｍｌ／分およびＡｒを４０ｍｌ／分の速度で供給しながら前記ＴｉＮをエッチバックすることにより、図４８に例示される様に、前記容量コンタクト３の上部にＴｉＳｉ層１１が形成されると共に、下部電極１０が形成される。
【００９８】
続いてＣＶＤ法により、前記下部電極１０表面にＡｌ２Ｏ３を厚み２〜５ｎｍの範囲で堆積させ、続いてＨｆＯ２を厚み３〜６ｎｍの範囲で堆積させることにより容量膜９を形成することができる。
【００９９】
次に４５０〜５５０℃の温度条件の下、ＣＶＤ法により前記容量膜９表面にＴｉＮを堆積させることにより、上部電極８を形成することができる。
【０１００】
この工程により、図４９に例示される様に、前記容量コンタクト３と電気的に接続された容量素子４００を形成することができる。
【０１０１】
前記容量素子４００は、前記容量コンタクト３に対し、前記半導体基板の法線方向（一点破線ｇ−ｇ）に沿って電気的に接続する部分と、前記半導体基板の平行方向（一点破線ｈ−ｈ）に沿って電気的に接続する部分とを含むものである。
【０１０２】
全く同様にして、第二〜第五の実施態様等にそれぞれ例示されたコンタクトホールに対し、ＴｉＳｉ層１１、下部電極１０、容量膜９および上部電極８を備えた容量素子を形成することができる。
この様にして、本発明の第一〜第五の実施態様の半導体装置を製造することができる。
【０１０３】
次に本発明の第六の実施態様についての製造方法について説明する。
図５０は、本発明の第六の実施態様に含まれる前記コンタクトセル４０、前記ビットセル４１および前記ビット線４３を形成する工程を説明するための模式要部断面図である。
前記ＭＯＳ電界効果トランジスタ１００を覆う第一の層間絶縁膜５にコンタクトセル４０を形成する工程は、先に説明した本発明の第一の実施態様の場合と同様である。
【０１０４】
前記第一の層間絶縁膜５および前記セルコンタクト４０の全面に対し、酸化シリコン等の絶縁材料を堆積させる等の方法により、図５０に例示した様に前記セルコンタクト４０を覆う層間絶縁膜６０を形成することができる。
【０１０５】
次に前記層間絶縁膜６０の上にフォトレジスト層を形成し（図示せず）、公知のリソグラフィ工程により、容量コンタクトを形成するためのレジストパターンを形成する。
このレジストパターンをマスクとして、図５０に例示される様に前記セルコンタクト４０と電気的に接続するビットセル４１を形成するためのコンタクトホール４４を選択エッチングにより開口する。
【０１０６】
続いて前記コンタクトホール４４内部の酸化膜を除去した後、前記コンタクトホール４４底面のセルコンタクト４０の境界面にＷＳｉ２層４２を形成してから、前記コンタクトホールにＷを埋設することにより、図５１に例示されるビットコンタクト４１を形成することができる。
【０１０７】
同様に、図５２に例示される様に前記ビットコンタクト４１に電気的に接続するＷからなるビット線４３を形成することができる。
【０１０８】
この方法により、先に説明した本発明の第六の実施態様の半導体装置を製造することができる。
同様にして、本発明の第七〜第九の実施態様等の半導体装置を製造することができる。
【０１０９】
この様にして得られた本発明の半導体装置は、前記容量素子と前記容量コンタクトとの接続面積が従来の半導体装置のものと比較して大きいため、本発明の半導体装置の省電力化を達成することができる。
【図面の簡単な説明】
【０１１０】
【図１】本発明の半導体装置に関する第一の実施態様を例示した模式要部断面図である。
【図２】本発明の半導体装置に関する第二の実施態様を例示した模式要部断面図である。
【図３】容量コンタクトと容量素子との接続面部分を拡大した模式要部断面図である。
【図４】容量コンタクトと容量素子との接続面の変形例を例示した模式要部断面図である。
【図５】容量コンタクトと容量素子との接続面の変形例を例示した模式要部断面図である。
【図６】容量コンタクトの部分と容量素子の部分とをそれぞれ表した模式要部断面図である。
【図７】容量コンタクトの部分と容量素子の部分とをそれぞれ表した模式要部断面図である。
【図８】本発明の半導体装置に関する第三の実施態様を例示した模式要部断面図である。
【図９】本発明の半導体装置に関する第四の実施態様を例示した模式要部断面図である。
【図１０】本発明の半導体装置に関する第五の実施態様を例示した模式要部断面図である。
【図１１】本発明の半導体装置に関する第六の実施態様を例示した模式要部断面図である。
【図１２】セルコンタクトとビットコンタクトとの接続面の変形例を例示した模式要部断面図である。
【図１３】セルコンタクトとビットコンタクトとの接続面の変形例を例示した模式要部断面図である。
【図１４】本発明の半導体装置に関する第六の実施態様を説明するための模式要部断面図である。
【図１５】本発明の半導体装置に関する第七の実施態様を説明するための模式要部断面図である。
【図１６】セルコンタクトの部分とビットコンタクトの部分とを例示した模式要部断面図である。
【図１７】本発明の半導体装置に関する第八の実施態様を例示した模式要部断面図である。
【図１８】本発明の半導体装置に関する第九の実施態様を例示した模式要部断面図である。
【図１９】半導体基板にＭＯＳ電界効果トランジスタを形成する工程を説明するための模式要部断面図である。
【図２０】セルコンタクトを形成する工程を説明するための模式要部断面図である。
【図２１】セルコンタクトを形成する工程を説明するための模式要部断面図である。
【図２２】セルコンタクトを形成する工程を説明するための模式要部断面図である。
【図２３】容量コンタクトを形成する工程を説明するための模式要部断面図である。
【図２４】容量コンタクトを形成する工程を説明するための模式要部断面図である。
【図２５】容量コンタクトを形成する工程を説明するための模式要部断面図である。
【図２６】容量コンタクト、第二の層間絶縁膜および第三の層間絶縁膜を半導体基板の法線方向に沿ってエッチングする工程を説明するための模式要部断面図である。
【図２７】第一の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図２８】第一の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図２９】第二の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図３０】第二の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図３１】第一の実施態様のコンタクトホールの変形例であるコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図３２】第一の実施態様の変形例であるコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図３３】第一の実施態様の変形例であるコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図３４】第一の実施態様の変形例であるコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図３５】第一の実施態様の変形例であるコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図３６】第三の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図３７】第三の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図３８】第三の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図３９】第四の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図４０】第四の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図４１】第四の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図４２】第四の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図４３】第四の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図４４】第五の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図４５】第五の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図４６】第五の実施態様のコンタクトホールを形成する工程を説明するための模式要部断面図である。
【図４７】第一の実施態様の容量素子を形成する工程を説明するための模式要部断面図である。
【図４８】第一の実施態様の容量素子を形成する工程を説明するための模式要部断面図である。
【図４９】第一の実施態様の容量素子を形成する工程を説明するための模式要部断面図である。
【図５０】第六の実施態様のコンタクトセル、ビットセルおよびビット線を形成する工程を説明するための模式要部断面図である。
【図５１】第六の実施態様のコンタクトセル、ビットセルおよびビット線を形成する工程を説明するための模式要部断面図である。
【図５２】第六の実施態様のコンタクトセル、ビットセルおよびビット線を形成する工程を説明するための模式要部断面図である。
【図５３】従来のＤＲＡＭに含まれるメモリセルを示した模式要部断面図である。
【図５４】第一の電子素子と第二の電子素子の接続面を示した模式要部断面図である。
【図５５】第一の電子素子と第二の電子素子の接続面を示した模式要部断面図である。
【符号の説明】
【０１１１】
１        半導体基板
２，４０  セルコンタクト
３        容量コンタクト
５        第一の層間絶縁膜
６        第二の層間絶縁膜
７        第三の層間絶縁膜
８        上部電極
９        容量膜
１０      下部電極
１１      ＴｉＳｉ層
１２      素子分離絶縁膜
１３      ソース・ドレイン領域
１４      コバルトシリサイド層
１５      窒化シリコン層
１６，１８，２０，２３，２５，２７，２８    フォトレジスト層
１７，１９，２１，２１ａ，２１ｂ，２２，２４，２６，２９，３０    コンタクトホール
４０      セルコンタクト
４１      ビットコンタクト
４２      ＷＳｉ２層
４３      ビット線
５０      容量素子下端面
５１      容量コンタクト上端面
１００    ＭＯＳ電界効果トランジスタ
４００    前記容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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