(57)【要約】      （修正有）【課題】ソフトプログラムを減少／除去するメモリ装置を提供する。【解決手段】ストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとの間にストリングに直列連結した複数のメモリセルトランジスタを具備したメモリセルアレイを含むメモリ装置の動作方法は、消去命令に応じて、ストリングのメモリセルトランジスタの記載内容を消去する段階、消去命令に応じてストリングのメモリセルトランジスタの記載内容を消去した後に、電荷をメモリセルトランジスタのソース/ドレイン領域から接地選択トランジスタを介して共通ソースラインＣＳＬに、及び/又はストリング選択トランジスタを通してビットラインに放電する段階を含む。【選択図】図５Ｂ
2008257843.tif 000002
【特許請求の範囲】
【請求項１】
ストリング選択トランジスタと接地選択トランジスタとの間にストリングに直列連結した複数のメモリセルトランジスタを具備したメモリセルアレイを含み、前記ストリング選択トランジスタは、前記ストリングとビットラインとの間に連結し、前記接地選択トランジスタは、前記ストリングと共通ソースラインとの間に連結し、前記複数のメモリセルトランジスタの各々は、制御ゲート電極と半導体基板との間のフローティングゲート及び前記制御ゲート電極の両端に形成される前記半導体基板のソース/ドレイン領域を含むメモリ装置の動作方法において、
消去命令に応じて、前記ストリングの前記メモリセルトランジスタの記憶内容を消去する段階と、
前記消去命令に応じ、前記ストリングの前記メモリセルトランジスタの記憶内容を消去した後に、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記接地選択トランジスタを介して前記共通ソースラインに、及び/又は前記ストリング選択トランジスタを介して前記ビットラインに放電する段階とを含むことを特徴とする動作方法。
【請求項２】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記ストリングの前記メモリセルトランジスタの記憶内容を消去した後、及び前記ストリングの前記メモリセルトランジスタに対する他の動作を行う前に行われることを特徴とする請求項１に記載の動作方法。
【請求項３】
前記電荷を放電する段階は、前記ストリングの前記メモリセルトランジスタの記憶内容を消去した後に、及び前記ストリングの前記メモリセルトランジスタに対するプログラム及び/又は読み出し動作を行う前に行われることを特徴とする請求項１に記載の動作方法。
【請求項４】
前記メモリセルトランジスタの前記ソース/ドレイン領域から電荷を放電する段階以後に、前記ストリングの前記メモリセルトランジスタに対する消去検証を行う段階をさらに含むことを特徴とする請求項１に記載の動作方法。
【請求項５】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記メモリセルトランジスタのソース/ドレイン領域から正の電荷を放電することを特徴とする請求項１に記載の動作方法。
【請求項６】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記ストリングの前記メモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加する段階を含むことを特徴とする請求項１に記載の動作方法。
【請求項７】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記接地選択トランジスタ及び/又は前記ストリング選択トランジスタに放電信号を印加する段階をさらに含み、
前記放電信号は、少なくとも放電動作の一部区間で前記イネーブル信号の振幅より低い振幅を有することを特徴とする請求項６に記載の動作方法。
【請求項８】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記接地選択トランジスタに、及び/又は前記ストリング選択トランジスタに放電信号を印加する段階をさらに含み、前記放電信号の振幅は、少なくとも放電動作の一部区間の間に増加することを特徴とする請求項６に記載の動作方法。
【請求項９】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記接地選択トランジスタを介して前記共通ソースラインに放電し、共通ソースライントランジスタを介して基準接地に放電することを特徴とする請求項１に記載の動作方法。
【請求項１０】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記メモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加する段階を含むことを特徴とする請求項９に記載の動作方法。
【請求項１１】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記共通ソースライントランジスタの制御ゲートに放電信号を印加する段階をさらに含み、
前記放電信号は、少なくとも放電動作の一部区間で前記イネーブル信号の振幅より低い振幅を有することを特徴とする請求項１０に記載の動作方法。
【請求項１２】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記共通ソースライントランジスタの制御ゲートに放電信号を印加する段階をさらに含み、
前記放電信号の振幅は、少なくとも放電動作の一部区間の間に増加することを特徴とする請求項１０に記載の動作方法。
【請求項１３】
前記メモリセルアレイは、第２ストリング選択トランジスタと第２接地選択トランジスタとの間に第２ストリングに直列連結した複数の第２メモリセルトランジスタをさらに含み、前記第２ストリング選択トランジスタは、前記第２ストリングと第２ビットラインとの間に連結し、前記第２接地選択トランジスタは、前記第２ストリングと前記共通ソースラインとの間に連結し、前記第１及び第２ストリングのメモリセルトランジスタは、同一のウェル領域に形成され、前記ストリングのメモリセルトランジスタの記憶内容を消去する段階は、前記消去命令に応じて前記第１及び第２ストリングのメモリセルトランジスタの記憶内容を消去することを特徴とする請求項１に記載の動作方法。
【請求項１４】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、電荷を前記第１ストリングのメモリセルトランジスタのソース/ドレイン領域から前記第１接地選択トランジスタを介して共通ソースラインに、及び/又は前記第１ストリング選択トランジスタを介して前記第１ビットラインに放電し、電荷を前記第２ストリングのメモリセルトランジスタのソース/ドレイン領域から前記第２接地選択トランジスタを介して前記共通ソースラインに、及び/又は前記第２ストリング選択トランジスタを介して前記第２ビットラインに放電することを特徴とする請求項１３に記載の動作方法。
【請求項１５】
前記メモリセルアレイは、第２ストリング選択トランジスタと第２接地選択トランジスタとの間に第２ストリングに直列連結した複数の第２メモリセルトランジスタをさらに含み、前記第２ストリング選択トランジスタは、前記第２ストリングと前記ビットラインとの間に連結し、前記第２接地選択トランジスタは、前記第２ストリングと第２共通ソースラインとの間に連結し、前記第１及び第２ストリングのメモリセルトランジスタは、同一のウェル領域に形成され、前記ストリングのメモリセルトランジスタの記憶内容を消去する段階は、前記消去命令に応じて前記第１及び第２ストリングのメモリセルトランジスタの記憶内容を消去することを特徴とする請求項１に記載の動作方法。
【請求項１６】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、電荷を前記第１ストリングのメモリセルトランジスタのソース/ドレイン領域から前記第１接地選択トランジスタを介して前記共通ソースライに、及び/又は前記第１ストリング選択トランジスタを介して前記ビットラインに放電し、電荷を前記第２ストリングのメモリセルトランジスタのソース/ドレイン領域から前記第２接地選択トランジスタを介して前記第２共通ソースラインに、及び/又は前記第２ストリング選択トランジスタを介して前記ビットラインに放電することを特徴とする請求項１５に記載の動作方法。
【請求項１７】
ストリング選択トランジスタと接地選択トランジスタとの間にストリングに連結した複数のメモリセルを含むメモリセルアレイと、
前記ストリング選択トランジスタは、前記ストリングとビットラインとの間に連結し、前記接地選択トランジスタは、前記ストリングと共通ソースラインとの間に連結し、前記複数のメモリセルトランジスタの各々は、制御ゲート電極と半導体基板との間のフローティングゲート及び前記制御ゲート電極の両端に形成される前記半導体基板のソース/ドレイン領域を含み、
前記メモリセルアレイに電気的に連結した制御器を含み、
前記制御器は、消去命令に応じて前記ストリングのメモリセルトランジスタの記憶内容を消去し、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記接地選択トランジスタを介して前記共通ソースラインに、及び/又は前記ストリング選択トランジスタを介して前記ビットラインに放電することを特徴とする電子装置。
【請求項１８】
前記制御器は、前記ストリングのメモリセルトランジスタの記憶内容を消去した後に、及び前記ストリングのメモリセルトランジスタのための他の動作を行う前に電荷を放電することを特徴とする請求項１７に記載の電子装置。
【請求項１９】
前記制御器は、前記ストリングのメモリセルトランジスタの記憶内容を消去した後に、及び前記ストリングのメモリセルトランジスタのためのプログラム及び/又は読み出し動作を行う前に電荷を放電することを特徴とする請求項１７に記載の電子装置。
【請求項２０】
前記制御器は、前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電した後に前記ストリングのメモリセルトランジスタのための消去検証動作を行うことを特徴とする請求項１７に記載の電子装置。
【請求項２１】
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電することは、前記メモリセルトランジスタのソース/ドレイン領域から正の電荷を放電することを特徴とする請求項１７に記載の電子装置。
【請求項２２】
前記制御器は前記ストリングのメモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加することによって前記ストリングのメモリセルトランジスタのソース/ドレイン領域から電荷を放電することを特徴とする請求項１７に記載の電子装置。
【請求項２３】
ストリング選択トランジスタと接地選択トランジスタとの間にストリングに連結した複数のメモリセルを含むメモリセルアレイと、
前記ストリング選択トランジスタは、前記ストリングとビットラインとの間に連結し、前記接地選択トランジスタは、前記ストリングと共通ソースラインとの間に連結し、前記複数のメモリセルトランジスタの各々は、制御ゲート電極と半導体基板との間のフローティングゲート及び前記制御ゲート電極の両端に形成される前記半導体基板のソース/ドレイン領域を含み、
前記メモリセルアレイに電気的に連結した制御器を含み、
前記制御器は、消去命令に応じて前記ストリングのメモリセルトランジスタの記憶内容を消去し、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記接地選択トランジスタを介して前記共通ソースラインに放電し、共通ソースライントランジスタを介して基準接地に放電し、
前記制御器は、
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記ストリングのメモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加するワードラインドライバと、
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記共通ソースライントランジスタの制御ゲートに前記イネーブル信号と相異する放電信号を印加する共通ソースラインドライバと、を含むことを特徴とする電子装置。
【請求項２４】
ストリング選択トランジスタと接地選択トランジスタとの間にストリングに連結した複数のメモリセルを含むメモリセルアレイと、
前記ストリング選択トランジスタは、前記ストリングとビットラインとの間に連結し、前記接地選択トランジスタは、前記ストリングと共通ソースラインとの間に連結し、前記複数のメモリセルトランジスタの各々は、制御ゲート電極と半導体基板との間のフローティングゲート及び前記制御ゲート電極の両端に形成される前記半導体基板のソース/ドレイン領域を含み、
前記メモリセルアレイに電気的に連結した制御器を含み、
前記制御器は、消去命令に応じて前記ストリングのメモリセルトランジスタの記憶内容を消去し、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記ストリング選択トランジスタを介して前記ビットラインに放電し、
前記制御器は、
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記ストリングのメモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加するワードラインドライバと、
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記ストリング選択トランジスタの制御ゲートに前記イネーブル信号と相異する放電信号を印加するストリング選択ラインドライバと、を含むことを特徴とする電子装置。
【請求項２５】
ストリング選択トランジスタと接地選択トランジスタとの間にストリングに連結した複数のメモリセルを含むメモリセルアレイと、
前記ストリング選択トランジスタは、前記ストリングとビットラインとの間に連結し、前記接地選択トランジスタは、前記ストリングと共通ソースラインとの間に連結し、前記複数のメモリセルトランジスタの各々は、制御ゲート電極と半導体基板との間のフローティングゲート及び前記制御ゲート電極の両端に形成される前記半導体基板のソース/ドレイン領域を含み、
前記メモリセルアレイに電気的に連結した制御器を含み、
前記制御器は、消去命令に応じて前記ストリングのメモリセルトランジスタの記憶内容を消去し、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記接地選択トランジスタを介して前記共通ソースラインに放電し、
前記制御器は、
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記ストリングのメモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加するワードラインドライバと、
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記接地選択トランジスタの制御ゲートに前記イネーブル信号と相異する放電信号を印加する接地選択ラインドライバと、を含むことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子メモリ装置に係り、特に、不揮発性メモリ装置及び関連した方法に関する。
【背景技術】
【０００２】
図１Ａは、従来の不揮発性フラッシュメモリ装置１００を示すブロックであり、図１Ｂは、図１Ａの不揮発性フラッシュメモリ装置１００のメモリセルトランジスタＭＣ１〜ＭＣｉ-１のストリングの断面図である。より詳しくは 、不揮発性メモリ装置１００は、メモリセルアレイ１１０、行デコーダ（Ｘ-Ｄｅｃ）１２０、感知増幅器及び書き換えドライバ（ＳＡ＆ＷＤ）１３０、及びバルクバイアスドライバ１４０を含む。メモリセルアレイ１１０は、複数のブロック(ＢＬＫ０〜ＢＬＫｍ-１、ｍはブロックの数)を含む。ブロックＢＬＫ０に示すように、各々のブロックは不揮発性メモリセルトランジスタで構成された複数のストリングを含む。
【０００３】
図１Ａ及び１Ｂに示すように、メモリセルのストリングは、ストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとの間に直列連結した複数のメモリセル(ＭＣ０〜ＭＣｉ-１、ｉは一つのストリング内のメモリセルの数)を含む。より詳しくは、ストリング選択トランジスタＳＳＴは、メモリセルトランジスタのストリングとビットラインＢＬ０との間に電気的に連結し、接地選択トランジスタＧＳＴは、メモリセルトランジスタのストリングと共通ソースラインＣＳＬとの間に電気的に連結する。各々の不揮発性メモリセルトランジスタは、ワードラインによって提供される制御ゲート電極と半導体基板１１５との間に形成されたフローティングゲートＦＧを含む。図１Ａ及び１Ｂには明確に示されないが 、各々の不揮発性メモリセルトランジスタは、フローティングゲートＦＧと基板１１５との間に形成されたトンネル絶縁膜を含み、フローティングゲートＦＧと制御ゲート電極又はフローティングゲートＦＧとワードラインＷＬの間に形成された誘電膜を含む。ｎ型ソース/ドレイン領域Ｓ/Ｄは、各々のメモリセルトランジスタのフローティングゲートＦＧの両端に提供され、接地選択トランジスタＧＳＴ及びストリング選択トランジスタＳＳＴの制御ゲート電極の両端に提供される。
【０００４】
図１ＡのブロックＢＬＫ０に示すように、一つのブロック内の各々のワードラインＷＬは同一の行内の相異するストリングのメモリセルトランジスタの制御ゲート電極と行デコーダ１２０との間を電気的に連結する。同様に、ストリング選択ラインＳＳＬは、同一のブロック内の相異するストリングのストリング選択トランジスタＳＳＴの制御ゲート電極と行デコーダ１２０との間を電気的に連結する。接地選択ラインＧＳＬは、同一のブロック内の相異するストリングの接地選択トランジスタＧＳＴの制御ゲート電極と行デコーダ１２０との間を電気的に連結する。
【０００５】
ビットラインＢＬ０〜ＢＬn-１の各々は感知増幅器及び書き換えドライバ１３０と同一のブロック内のメモリセルトランジスタの各々のストリングとの間を電気的に連結する。各々のビットラインは、相異するブロック内に存在し、同一の列に存在するメモリセルトランジスタの相異するストリングを電気的に連結する。メモリセルトランジスタの各々のブロックＢＬＫは、バルクバイアスドライバ１４０によって相異する電位で駆動される同一のｐ-ウェルに提供される。
【０００６】
図２は、図１Ａ及び図１Ｂの不揮発性メモリ装置の消去、プログラム、及び読み出し動作のときに提供される電圧条件を示す表である。例えば、ブロック消去動作のときに、消去されるために選択されたブロックＢＬＫ０に連結したワードラインＷＬ０〜ＷＬｉ-１に-７Ｖが印加される。選択されないブロックに連結したワードラインは、フローティングされ、バルク電圧ＶＢＵＬＫは、１０Ｖで駆動される。ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、共通ソースラインＣＳＬ、及びビットラインＢＬはフローティングされる。ブロック消去動作は、他のブロックのメモリセルトランジスタを消去することなく選択されたブロックの全てのメモリセルトランジスタを選択的に消去するために利用される。
【０００７】
図３は、図２の消去状態のメモリセルトランジスタを示す断面図である。図３において、メモリセルトランジスタの制御ゲート電極に提供されるワードライン電圧ＶＷＬは-７Ｖ(Ｖ１)で駆動され、バルク電圧ＶＢＵＬＫは１０Ｖ(Ｖ２)で駆動される。すなわち、ワードラインＷＬ及びｐ-ウェルバルクの間に１７Ｖの電位差Ｖ２-Ｖ１が提供される。したがって、図３の矢印が示すように、負の電荷はフローティングゲートＦＧからトンネル絶縁膜を介してｐ-ウェルバルクに移動するので、メモリセルが消去される。同時に、正の電荷がフローティングゲートＦＧの両端のソース/ドレイン領域に蓄積される。
【０００８】
図４に示すように、メモリセルのプログラム後に、ｐ-ウェルバルク及びワードラインＷＬの残留電荷を減少させるために、ｐ-ウェルバルクの放電が利用される。より詳しくは、ワードライン電圧ＶＷＬ及びバルク電圧ＶＢＵＬＫは全て０Ｖで駆動される。図４に示すように、ソース/ドレイン領域Ｓ/Ｄの正の電荷のうち一部はｐ-ウェルバルクに放電されるが、ｎ-型ソース/ドレイン領域Ｓ/Ｄは正の電荷で充電されたまま維持される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、消去動作後にメモリセルのソース/ドレイン領域に残留する電荷によるソフトプログラムを減少/除去するメモリ装置を提供することにある。
【課題を解決するための手段】
【００１０】
ストリング選択トランジスタと接地選択トランジスタとの間にストリングに直列連結した複数のメモリセルトランジスタを具備したメモリセルアレイを含み、前記ストリング選択トランジスタは、前記ストリングとビットラインとの間に連結し、前記接地選択トランジスタは、前記ストリングと共通ソースラインとの間に連結し、前記複数のメモリセルトランジスタの各々は、制御ゲート電極と半導体基板間のフローティングゲート及び前記制御ゲート電極の両端に形成される前記半導体基板のソース/ドレイン領域を含むメモリ装置の動作方法は、消去命令に応じて、前記ストリングの前記メモリセルトランジスタの記憶内容を消去する段階と、前記消去命令に応じ、前記ストリングの前記メモリセルトランジスタの記憶内容を消去した後に、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記接地選択トランジスタを介して前記共通ソースラインに、及び/又は前記ストリング選択トランジスタを介して前記ビットラインに放電する段階とを含む。
【００１１】
本実施の形態において、 前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記ストリングの前記メモリセルトランジスタの記憶内容を消去した後、及び前記ストリングの前記メモリセルトランジスタに対する他の動作を行う前に行われる。
本実施の形態において、 前記電荷を放電する段階は、前記ストリングの前記メモリセルトランジスタの記憶内容を消去した後に、及び前記ストリングの前記メモリセルトランジスタに対するプログラム及び/又は読み出し動作を行う前に行われる。
本実施の形態において、前記メモリセルトランジスタの前記ソース/ドレイン領域から電荷を放電する段階以後に、前記ストリングの前記メモリセルトランジスタに対する消去検証を行う段階をさらに含む。
本実施の形態において、前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記メモリセルトランジスタのソース/ドレイン領域から正の電荷を放電する。
【００１２】
本実施の形態において、前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記ストリングの前記メモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加する。前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は前記接地選択トランジスタ及び/又は前記ストリング選択トランジスタに放電信号を印加する段階をさらに含み、前記放電信号は、少なくとも放電動作の一部区間で前記イネーブル信号の振幅より低い振幅を有する。前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記接地選択トランジスタに、及び/又は前記ストリング選択トランジスタに放電信号を印加する段階をさらに含み、前記放電信号の振幅は、少なくとも前記放電動作の一部区間の間に増加する。
【００１３】
本実施の形態において、前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記接地選択トランジスタを介して前記共通ソースラインに放電し、共通ソースライントランジスタを介して基準接地に放電する。前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記メモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加する段階を含む。前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記共通ソースライントランジスタの制御ゲートに放電信号を印加する段階をさらに含み、前記放電信号は、少なくとも放電動作の一部区間で前記イネーブル信号の振幅より低い振幅を有する。前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、前記共通ソースライントランジスタの制御ゲートに放電信号を印加する段階をさらに含み、前記放電信号の振幅は、少なくとも放電動作の一部区間の間に増加する。
【００１４】
本実施の形態において、前記メモリセルアレイは、第２ストリング選択トランジスタと第２接地選択トランジスタとの間に第２ストリングに直列連結した複数の第２メモリセルトランジスタをさらに含み、前記第２ストリング選択トランジスタは、前記第２ストリングと第２ビットラインとの間に連結し、前記第２接地選択トランジスタは、前記第２ストリングと前記共通ソースラインとの間に連結し、前記第１及び第２ストリングのメモリセルトランジスタは、同一のウェル領域に形成され、前記ストリングのメモリセルトランジスタの記憶内容を消去する段階は、前記消去命令に応じて前記第１及び第２ストリングのメモリセルトランジスタの記憶内容を消去する。前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、電荷を前記第１ストリングのメモリセルトランジスタのソース/ドレイン領域から前記第１接地選択トランジスタを介して共通ソースラインに、及び/又は前記第１ストリング選択トランジスタを介して前記第１ビットラインに放電し、電荷を前記第２ストリングのメモリセルトランジスタのソース/ドレイン領域から前記第２接地選択トランジスタを介して前記共通ソースラインに、及び/又は前記第２ストリング選択トランジスタを介して前記第２ビットラインに放電する。
【００１５】
本実施の形態において、 前記メモリセルアレイは、第２ストリング選択トランジスタと第２接地選択トランジスタとの間に第２ストリングに直列連結した複数の第２メモリセルトランジスタをさらに含み、前記第２ストリング選択トランジスタは、前記第２ストリングと前記ビットラインとの間に連結し、前記第２接地選択トランジスタは、前記第２ストリングと第２共通ソースラインとの間に連結し、前記第１及び第２ストリングのメモリセルトランジスタは、同一のウェル領域に形成され、前記ストリングのメモリセルトランジスタの記憶内容を消去する段階は、前記消去命令に応じて前記第１及び第２ストリングのメモリセルトランジスタの記憶内容を消去する。前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する段階は、電荷を前記第１ストリングのメモリセルトランジスタのソース/ドレイン領域から前記第１接地選択トランジスタを介して前記共通ソースライに、及び/又は前記第１ストリング選択トランジスタを介して前記ビットラインに放電し、電荷を前記第２ストリングのメモリセルトランジスタのソース/ドレイン領域から前記第２接地選択トランジスタを介して前記第２共通ソースラインに、及び/又は前記第２ストリング選択トランジスタを介して前記ビットラインに放電する。
【００１６】
本発明による電子装置は、ストリング選択トランジスタと接地選択トランジスタとの間にストリングに連結した複数のメモリセルを含むメモリセルアレイと、前記ストリング選択トランジスタは、前記ストリングとビットラインとの間に連結し、前記接地選択トランジスタは、前記ストリングと共通ソースラインとの間に連結し、前記複数のメモリセルトランジスタの各々は、制御ゲート電極と半導体基板との間のフローティングゲート及び前記制御ゲート電極の両端に形成される前記半導体基板のソース/ドレイン領域を含み、前記メモリセルアレイに電気的に連結した制御器を含み、前記制御器は、消去命令に応じて前記ストリングのメモリセルトランジスタの記憶内容を消去し、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記接地選択トランジスタを介して前記共通ソースラインに、及び/又は前記ストリング選択トランジスタを介して前記ビットラインに放電する。
【００１７】
本実施の形態において、前記制御器は、前記ストリングのメモリセルトランジスタの記憶内容を消去した後に、及び前記ストリングのメモリセルトランジスタのための他の動作を行う前に電荷を放電する。
本実施の形態において、前記制御器は、前記ストリングのメモリセルトランジスタの記憶内容を消去した後に、及び前記ストリングのメモリセルトランジスタのためのプログラム及び/又は読み出し動作を行う前に電荷を放電する。
【００１８】
本実施の形態において、前記制御器は、前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電した後に前記ストリングのメモリセルトランジスタのための消去検証動作を行う。
前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電することは、前記メモリセルトランジスタのソース/ドレイン領域から正の電荷を放電する。
本実施の形態において、前記制御器は前記ストリングのメモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加することによって前記ストリングのメモリセルトランジスタのソース/ドレイン領域から電荷を放電する。
【００１９】
本発明による電子装置は、ストリング選択トランジスタと接地選択トランジスタとの間にストリングに連結した複数のメモリセルを含むメモリセルアレイと、前記ストリング選択トランジスタは、前記ストリングとビットラインとの間に連結し、前記接地選択トランジスタは、前記ストリングと共通ソースラインとの間に連結し、前記複数のメモリセルトランジスタの各々は、制御ゲート電極と半導体基板との間のフローティングゲート及び前記制御ゲート電極の両端に形成される前記半導体基板のソース/ドレイン領域を含み、前記メモリセルアレイに電気的に連結した制御器を含み、前記制御器は、消去命令に応じて前記ストリングのメモリセルトランジスタの記憶内容を消去し、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記接地選択トランジスタを介して前記共通ソースラインに放電し、共通ソースライントランジスタを介して基準接地に放電し、前記制御器は、前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記ストリングのメモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加するワードラインドライバと、前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記共通ソースライントランジスタの制御ゲートに前記イネーブル信号と相異する放電信号を印加する共通ソースラインドライバとを含む。
【００２０】
本発明による電子装置は、ストリング選択トランジスタと接地選択トランジスタとの間にストリングに連結した複数のメモリセルを含むメモリセルアレイと、前記ストリング選択トランジスタは、前記ストリングとビットラインとの間に連結し、前記接地選択トランジスタは、前記ストリングと共通ソースラインとの間に連結し、前記複数のメモリセルトランジスタの各々は、制御ゲート電極と半導体基板との間のフローティングゲート及び前記制御ゲート電極の両端に形成される前記半導体基板のソース/ドレイン領域を含み、前記メモリセルアレイに電気的に連結した制御器を含み、前記制御器は、消去命令に応じて前記ストリングのメモリセルトランジスタの記憶内容を消去し、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記ストリング選択トランジスタを介して前記ビットラインに放電し、前記制御器は、前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記ストリングのメモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加するワードラインドライバと、前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記ストリング選択トランジスタの制御ゲートに前記イネーブル信号と相異する放電信号を印加するストリング選択ラインドライバとを含む。
【００２１】
本発明による電子装置は、ストリング選択トランジスタ及び接地選択トランジスタとの間にストリングに連結した複数のメモリセルを含むメモリセルアレイと、前記ストリング選択トランジスタは、前記ストリングとビットラインとの間に連結し、前記接地選択トランジスタは、前記ストリングと共通ソースラインとの間に連結し、前記複数のメモリセルトランジスタの各々は、制御ゲート電極と半導体基板との間のフローティングゲート及び前記制御ゲート電極の両端に形成される前記半導体基板のソース/ドレイン領域を含み、前記メモリセルアレイに電気的に連結した制御器を含み、前記制御器は、消去命令に応じて前記ストリングのメモリセルトランジスタの記憶内容を消去し、電荷を前記メモリセルトランジスタのソース/ドレイン領域から前記接地選択トランジスタを介して前記共通ソースラインに放電し、前記制御器は、前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記ストリングのメモリセルトランジスタの全ての制御ゲートにイネーブル信号を印加するワードラインドライバと、前記メモリセルトランジスタのソース/ドレイン領域から電荷を放電する間、前記接地選択トランジスタの制御ゲートに前記イネーブル信号と相異する放電信号を印加する接地選択ラインドライバとを含む。
【発明の効果】
【００２２】
本発明によるメモリ装置は、消去動作後に、メモリセルのソース/ドレイン領域の残留電荷を接地選択トランジスタを介して共通ソースラインに、ストリング選択トランジスタを介してビットラインに、及び/又は共通ソースライン及び共通ソースライントランジスタを介して基準接地に放電する。したがって、消去動作後にメモリセルのソース/ドレイン領域に残留する電荷によるソフトプログラムが減少/除去される。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して、本発明を詳細に説明する。しかしながら、本発明は多様な形態で具現でき、本発明による実施形態に限定されない。本発明による実施形態は、本発明の技術的思想をこの分野に熟練した者に明確に伝達するために提供される。図面で、膜及び領域の大きさ及び相対的な大きさは明確な説明のために誇張される。類似の参照番号は類似の構成要素を示す。
一つの構成要素又は膜(ｌａｙｅｒ)が他の一つの構成要素又は膜に連結又は結合されると説明される場合、一つの構成要素又は膜が他の一つの構成要素又は膜に直接連結又は結合され、又は他の構成要素又は膜を介して他の一つの構成要素又は膜に連結又は結合される場合を含む。一つの構成要素が他の一つの構成要素又は膜に直接連結又は結合するものと説明される場合、一つの構成要素と他の一つの構成要素又は膜の間には構成要素又は膜が存在しない。“及び/又は”という表現は、一つ又はその以上の関連された項目の可能な全ての組合せを含む。
【００２４】
多様な構成要素、領域、膜、及び/又は部分を説明するために第１、第２、及び第３などの表現が使われる。しかしながら、本発明はこのような用語に限定されない。このような用語は一つの構成要素、領域、膜、又は部分を他の一つの構成要素、領域、膜、又は部分と区別するために使われる。したがって、以下の第１構成要素、領域、膜、又は部分は、第２構成要素、領域、膜、又は部分で記述できる。
別途に定義されない場合、本発明で使われる用語は(技術的及び科学的用語を含み)この分野に熟練した技術を有する者に理解される共通的な用語である。辞書に定義されているように、一般に使われる用語は関連した分野の用語として解析することが出来る。
【００２５】
以下、図面を参照して、本発明の実施形態を詳細に説明する。しかしながら、本発明は、実施形態に限定されない。本発明は、請求の範囲に記載の技術的思想内で多様に応用及び変更できる。図面で類似の参照番号は類似の構成要素を示す。
【００２６】
図５Ａは、本発明の第１実施形態による不揮発性フラッシュメモリ装置１０００を示すブロック図である。図５Ａに示すように、不揮発性フラッシュメモリ装置１０００は、メモリセルアレイ１１００、制御ロジック回路１２００、行デコーダ（Ｘ-ＤＥＣ）１３００、ワードライン電圧発生器１４００、感知増幅器及び書き換えドライバ（ＳＡ＆ＷＤ）１５００、列デコーダ（Ｙ-ＤＥＣ）１６００、バルクバイアスドライバ１７００、駆動電圧発生器１８００、及び共通ソースラインドライバ１９００を含む。メモリセルアレイ１１００は、不揮発性フラッシュメモリセルトランジスタからなる複数のブロックを含み、不揮発性フラッシュメモリセルトランジスタからなる各々のブロックは、メモリセルトランジスタからなるストリングの配列からなる。
【００２７】
図５Ｂは、図５Ａのメモリセルアレイ１１００の不揮発性メモリセルトランジスタの一つのブロック(例えば、ＢＬＫ０)を示す回路図である。図５Ｂに示すように、メモリセルアレイ１１００は、不揮発性メモリセルトランジスタで形成された複数のストリングを含む。各々のストリングは、対応するビットラインＢＬａ〜ＢＬｘと共通ソースラインＣＳＬとの間に連結される。より詳しくは、各々のストリングは対応するストリング選択トランジスタ(例えば、ＳＳＴａ又はＳＳＴｘ)と対応する接地選択トランジスタ(例えば、ＧＳＴａ又はＧＳＴｘ)との間に直列連結した複数のメモリセルトランジスタ(例えば、ＭＣａ０〜ＭＣａｎ-１又はＭＣｘ０〜ＭＣｘｎ-１)を含む。各々のストリング選択トランジスタ(例えば、ＳＳＴａ又はＳＳＴｘ)は，対応するメモリセルトランジスタのストリングと対応するビットライン(例えば、ＢＬa又はＢＬx)との間に連結される。各々の接地選択トランジスタ(例えば、ＧＳＴａ又はＧＳＴｘ)は、対応するメモリセルトランジスタのストリングと共通ソースラインＣＳＬとの間に連結される。
【００２８】
図５Ｃは、図５Ｂの不揮発性メモリセルトランジスタの断面図である。図５Ｃに示すように、図５Ｂの不揮発性メモリセルトランジスタの各々は、ワードラインＷＬの一部として提供される制御ゲート電極と半導体基板Ｓのｐ-ウェル領域との間に形成されたフローティングゲートＦＧを含む。半導体基板Ｓのｎ-型ソース/ドレイン領域Ｓ/Ｄは、制御ゲート電極ＷＬの両端に提供される。図５ＡのメモリセルトランジスタのブロックＢＬＫ０〜ＢＬＫｍ-１は、基板Ｓの同一のｐ-ウェル領域に提供される。図５Ａのバルクバイアスドライバ１７００は、ｐ-ウェル領域を相異する電圧で駆動する。
【００２９】
図５Ａ及び５Ｂに示すように、共通ソースラインドライバ１９００は、共通ソースラインＣＳＬと接地電圧(例えば、０Ｖ）のような基準電圧との間に電気的に連結した共通ソースラインドライバトランジスタ１９０１を含む。例示的に、共通ソースラインドライバトランジスタ１９０１はメモリセルのブロックの各々に提供される。共通ソースラインドライバトランジスタ１９０１の制御ゲートに駆動電圧発生器１８００により生成される制御信号ＶＤＲＶが印加される。
【００３０】
プログラム及び読み出し動作のとき、図２の電圧条件が適用され、接地基準電圧(例えば、０Ｖ）が共通ソースラインドライバトランジスタ１９０１を介して共通ソースラインＣＳＬに印加される。すなわち、プログラム及び読み出し/検証動作のとき、駆動電圧発生器１８００は、共通ソースラインドライバトランジスタ１９０１が飽和(ｓａｔｕｒａｔｅ)モードで動作させるに充分の駆動信号ＶＤＲＶを、選択されたブロックの共通ソースラインドライバトランジスタ１９０１の制御ゲート電極に印加する。消去動作のとき、共通ソースラインドライバトランジスタ１９０１はターンオフされるので、共通ソースラインＣＳＬは、基準接地電圧から電気的に分離される。すなわち、図２に示すように、消去動作のとき、共通ソースラインＣＳＬは、電気的にフローティングされる。
【００３１】
本発明の実施形態によれば、消去動作の後に、消去されたメモリセルトランジスタのソース/ドレイン領域の正の電荷を放電するための放電動作が行われる。消去動作後に、及びプログラム及び/又は読み出し/検証動作前に放電動作を行うことによって、衝突イオン化(ｉｍｐａｃｔ  ｉｏｎｉｚａｔｉｏｎ)などによるソフトプログラムが減少する。放電動作のない場合、残留する正の電荷が消去動作後にソース/ドレイン領域に存在する。したがって、残留する正の電荷によるメモリセルトランジスタのソース/ドレイン領域の電位は、衝突イオン化によるソフト充電/プログラムを誘発する。
【００３２】
図５ＢのブロックＢＬＫ０のメモリセルトランジスタＭＣに対する消去命令に応じて、消去動作が制御ロジック回路１２００によって始まる。制御ロジック回路１２００に応じて、ワードライン電圧発生器１４００から行デコーダ１３００を介してワードラインＷＬ０〜ＷＬｉ-１各々に-７Ｖが印加される。バルクバイアスドライバ１７００からメモリセルアレイ１１００のｐ-ウェルに１０Ｖが印加される。共通ソースラインＣＳＬを電気的にフローティング(例えば、接地電圧からフローティング)するために、駆動電圧発生器１８００から共通ソースラインドライバトランジスタ１９０１の制御ゲート電極に基準接地電圧(例えば、０Ｖ）が印加される。ストリング選択トランジスタＳＳＴ及び接地選択トランジスタＧＳＴを電気的にフローティングするために、ストリング選択トランジスタＳＳＴ及び接地選択トランジスタＧＳＴが行デコーダ１３００でワードライン電圧発生器１４００から電気的に分離される。ビットラインＢＬａ〜ＢＬｘを電気的にフローティングするために、ビットラインＢＬａ〜ＢＬｘが感知増幅器及び書き換えドライバ１５００で列デコーダ１６００から電気的に分離される。ブロックＢＬＫ０のメモリセルトランジスタを消去するためのブロック消去動作のとき、非選択されたブロックのメモリセルが消去されないようにするために、非選択されたブロックのワードライン、ストリング選択ライン、接地選択ライン、及び共通ソースラインは、電気的にフローティングされる。
【００３３】
消去動作のときに、負の電荷が選択されたブロックＢＬＫ０のメモリセルトランジスタＭＣのフローティングゲートＦＧから流出するので、選択されたブロックＢＬＫ０のメモリセルトランジスタＭＣは“１”で消去される。しかしながら、正の電荷が選択されたブロックＢＬＫ０のメモリセルトランジスタＭＣのソース/ドレイン領域Ｓ/Ｄに残留する。したがって、メモリセルトランジスタＭＣのソース/ドレイン領域Ｓ/Ｄの残留電荷を減少/除去するために、消去動作後に放電動作が行われる。
消去動作が完了した後に、制御ロジック回路１２００は、放電動作を始める。制御ロジック回路１２００に応じて、接地選択トランジスタＧＳＴ、共通ソースラインＣＳＬ、及び共通ソースラインドライバトランジスタ１９０１を介して、メモリセルトランジスタＭＣのソース/ドレイン領域Ｓ/Ｄから基準接地に電荷が放電される。
【００３４】
より詳しくは、イネーブル信号がワードライン電圧発生器１４００及び行デコーダ１３００から消去されるブロックＢＬＫ０の接地選択ラインＧＳＬ及びワードラインＷＬに印加される。以後に、制御ロジック回路１２００により生成された消去完了フラグＦＬＡＧ＿ＡＥに応じて、放電信号が駆動電圧発生器１８００から共通ソースラインドライバトランジスタ１９０１の制御ゲートに印加される。放電信号の振幅は、イネーブル信号の振幅より小さく、及び/又は放電区間のうち少なくとも一部区間の間増加する。放電区間の間、ストリングのメモリセルトランジスタ及び消去されたブロックＢＬＫ０の接地選択トランジスタＧＳＴをターンオンした後に、メモリセルのソース/ドレイン領域Ｓ/Ｄから正の電荷を放電することは共通ソースラインドライバトランジスタ１９０１によって制御される。
【００３５】
例えば、放電動作のときにワードラインＷＬ及び接地選択ラインＧＳＬに印加されるイネーブル信号は、図２を参照して説明した読み出し動作のための読み出し電圧Ｖｒｅａｄ及び/又はメモリ装置１０００の電源電圧Ｖｃｃと同一である。共通ソースラインドライバトランジスタ１９０１をターンオンするための放電信号が発生される前から放電信号が発生されるまで、及び放電動作が完了すまで、イネーブル信号は一定に維持される。
【００３６】
図６Ａ、６Ｂ、及び６Ｃは、本発明の実施形態による放電信号を示すダイヤグラムである。図６Ａに示すように、イネーブル信号は、消去動作が完了すれば発生され、放電信号は、イネーブル信号が発生された後に発生される。より詳しくは、放電信号は時間によって相対的に低い電圧(例えば、０Ｖ〜０.７Ｖ)から高い電圧(例えば、イネーブル信号及び/又は電源電圧)まで上昇するランプ関数(ｒａｍｐ  ｆｕｎｃｔｉｏｎ）の形態である。放電信号が発生されて一定の電圧レベルに到達するまでの時間は０.５マイクロ秒である。より詳しくは、少なくとも０.１マイクロ秒である。図６Ａにおいて、放電信号は、線形的に増加することと示しているが、放電信号は指数的(ｅｘｐｏｎｅｎｔｉａｌ)又は階段型に増加することもできる。
【００３７】
図６Ｂに示したように、イネーブル信号は、消去動作が完了したときに発生され、放電信号は、イネーブル信号が発生された後に発生される。図６Ｂにおいて、放電信号は、イネーブル信号の振幅より低い振幅を有する定電圧(ｓｔｅａｄｙ  ｖｏｌｔａｇｅ)信号である。
【００３８】
図６Ｃに示したように、イネーブル信号は、消去動作が完了したときに発生され、放電信号は、イネーブル信号が発生された後に発生される。図６Ｃにおいて、放電信号は、イネーブル信号の振幅より低い振幅を有するパルス信号である。図６Ｃでパルス各々の振幅が順次に増加することを示しているが、本発明の他の実施形態によると、パルス各々は同一の振幅を有する。パルスの幅及び/又はパルス間の間隔は同一であって、及び/又はパルスの幅及び/又はパルス間の間隔は変化できる。例えば、放電信号のパルスの幅は順次に増加し、及び/又はパルス間の間隔は順次に減少する。
【００３９】
放電動作のときに共通ソースラインドライバトランジスタ１９０１を介して緩和された(例えば、遅い)放電を行うことによって、消去動作の後にメモリセルトランジスタＭＣのチャンネル領域内の衝突イオン化が減少されるので、消去動作の後のソフトプログラムが減少する。図６Ａ乃至６Ｃで放電信号の例示的な形態が提示されたが、放電信号は他の形態で具現される。例えば、接地選択トランジスタＧＳＴａ〜ＧＳＴｘに隣接したメモリセルトランジスタ(例えば、ＭＣａ０〜ＭＣｘ０)のソース/ドレイン領域の電圧の差が２Ｖより高まらないように、放電信号が具現される。メモリセルトランジスタのソース/ドレイン領域の電圧の差が２Ｖより高まらないようにして、放電時の衝突イオン化が減少される。
【００４０】
放電動作のときに、メモリセルトランジスタＭＣと接地選択トランジスタＧＳＴとは、飽和モード（ｓａｔｕｒａｔｉｏｎ  ｍｏｄｅ）で動作する。しかしながら、メモリセルトランジスタのチャンネル領域内の衝突イオン化を減少させるために、及び/又はメモリセルトランジスタのソース/ドレイン領域の電圧の差を減少させるために、共通ソースラインドライバトランジスタ１９０１は線形モードで動作して緩和された、及び/又は遅い放電を行う。
【００４１】
ブロックのメモリセルトランジスタが消去された後に、及び消去されたブロックのメモリセルトランジスタのための他の動作が行われる前に、放電動作が行われる。より詳しくは、ブロックのメモリセルトランジスタが消去された後に、及び消去されたブロックのメモリセルトランジスタのためのプログラム、読み出し、及び/又は検証動作が行われる前に、放電動作が行われる。メモリセルトランジスタのソース/ドレイン領域Ｓ/Ｄから電荷を放電した後に、消去されたブロックのメモリセルトランジスタのための消去検証動作が行われる。例えば、消去検証動作は、図２に図示された読み出し動作のための電圧条件と類似の電圧条件を用いて行われる。
【００４２】
図５Ｂに示すように、メモリセルトランジスタのブロックＢＬＫ０は、接地選択トランジスタＧＳＴａとストリング選択トランジスタＳＳＴａとの間に直列連結したメモリセルトランジスタＭＣａ０〜ＭＣａｎ-１の第１ストリングと、接地選択トランジスタＧＳＴｘとストリング選択トランジスタＳＳＴｘとの間に直列連結したメモリセルトランジスタＭＣｘ０〜ＭＣｘｎ-１の第２ストリングを含む。接地選択トランジスタＧＳＴａ、ＧＳＴｘは、各々対応するメモリセルトランジスタのストリングＭＣａ０〜ＭＣａｎ-１、ＭＣｘ０〜ＭＣｘｎ-１と同一の共通ソースラインとの間に電気的に連結される。ストリング選択トランジスタＳＳＴａ、ＳＳＴｘは、各々対応するメモリセルトランジスタＭＣａ０〜ＭＣａｎ-１、ＭＣｘ０〜ＭＣｘｎ-１のストリングと相異するビットラインＢＬａ、ＢＬｘとの間に電気的に連結される。図５ＢのブロックＢＬＫ０にメモリセルトランジスタの二つのストリングが示されているが、同一の接地選択ラインＧＳＬ、同一のストリング選択ラインＳＳＬ、同一のワードラインＷＬ０〜ＷＬｉ-１、と同一の共通ソースラインＣＳＬを共有するストリングが示された二つのストリングとの間に提供できることが分かる。
【００４３】
したがって、詳述した同時消去動作及びその後の同時放電動作は、メモリセルトランジスタＭＣａ０〜ＭＣａｎ-１、ＭＣｘ０〜ＭＣｘｎ-１及びワードラインＷＬ０〜ＷＬｎ-１を共有する他のメモリセルを含む同一のブロックＢＬＫ０の全てのメモリセルトランジスタに対して行われる。より詳しくは、放電動作のときに、第１ストリングのメモリセルトランジスタＭＣａ０〜ＭＣａｎ-１のソース/ドレイン領域Ｓ/Ｄの電荷は、第１接地選択トランジスタＧＳＴａを介して共通ソースラインＣＳＬに放電される。第２ストリングのメモリセルトランジスタＭＣｘ０〜ＭＣｘｎ-１のソース/ドレイン領域Ｓ/Ｄの電荷は、第２接地選択トランジスタＧＳＴｘを介して共通ソースラインＣＳＬに放電される。
【００４４】
図５ＡのブロックＢＬＫ０を参照して説明された図５Ｂの構造は、ブロック(ＢＬＫ１〜ＢＬＫｍ-１各々に適用されるので、各々のメモリセルブロックは、同一の数のストリングで構成され、各々のストリングは、 同一の数のメモリセルトランジスタで構成される。ビットラインＢＬａ〜ＢＬｘは、全てのブロックに共有され、相異するブロックのストリングのうち同一の列に位置したストリングは、同一のビットラインを共有する。各々のブロックは、そのブロックに唯一に存在し、各々行デコーダ１３００及び/又はワードライン電圧発生器１４００に連結するストリング選択ライン、接地選択ライン、及び複数のワードラインを含む。各々のブロックは、対応する共通ソースラインドライバトランジスタに連結した共通ソースラインを含む。したがって、ワードライン、ストリング選択ライン、接地選択ライン、及び共通ソースラインドライバトランジスタを各々のブロック別に個別的に制御することによって、他のブロックを消去及び/又は放電することなく一つのブロックに対する消去及び/又は放電動作が行われる。
【００４５】
本発明の実施形態によると、同時消去動作及びその後の同時放電動作は、メモリセルアレイ１１００の２又はそれ以上のブロックに対して行われる。例えば、ブロックＢＬＫ０のメモリセルトランジスタのストリングは、対応するビットラインＢＬａ〜ＢＬｘに連結し、ブロックＢＬＫ１のメモリセルトランジスタのストリングは、対応するビットラインＢＬａ〜ＢＬｘに連結する。また、全てのブロックＢＬＫ０〜ＢＬＫｍ-１は、半導体基板の同一のｐ-ウェルに提供される。ブロックＢＬＫ０、ＢＬＫ１のワードラインＷＬに-７Ｖを印加し、他のブロックのワードラインＷＬを電気的にフローティングすることによって、ブロックＢＬＫ０、ＢＬＫ１の全てのメモリセルトランジスタが同時に消去される。
【００４６】
次いで、図６Ａ、６Ｂ、及び６Ｃを参照して説明したイネーブル信号及び放電信号を印加することによって、ブロックＢＬＫ０、ＢＬＫ１の全てのメモリセルトランジスタが同時に放電される。したがって、ブロックＢＬＫ０、ＢＬＫ１の全てのメモリセルトランジスタは、対応する接地選択トランジスタ、共通ソースライン、及び共通ソースラインドライバトランジスタを介して同時に放電される。メモリセルアレイの隣接したブロックの例を参照して、同時消去動作及びその後の同時放電動作を説明した。しかしながら、本発明の実施形態による同時消去動作及び同時消去動作は、隣接しないブロックに対しても行われる。
【００４７】
図７は、本発明の第２実施形態による不揮発性フラッシュメモリ装置２０００を示すブロック図である。図７に示したように、図５Ａを参照して説明した通り、不揮発性フラッシュメモリ装置２０００は、メモリセルアレイ１１００、制御ロジック回路１２００、ワードライン電圧発生器１４００、感知増幅器及び書き換えドライバ（ＳＡ＆ＷＤ）１５００、列デコーダ（Ｙ-ＤＥＣ）１６００、バルクバイアスドライバ１７００、及び共通ソースラインドライバ１９００を含む。メモリセルアレイ１１００は、不揮発性フラッシュメモリセルトランジスタの複数のブロックＢＬＫ０〜ＢＬＫｍ-１を含み、不揮発性フラッシュメモリセルトランジスタのブロックの各々は、メモリセルトランジスタのストリングで構成される。
【００４８】
共通ソースラインドライバトランジスタ１９０１の制御ゲート電極が駆動電圧発生器により制御できないという点を除けば、メモリセルトランジスタのブロックの各々の構造は、図５Ｂ及び５Ｃを参照して説明したのと同一である。共通ソースラインドライバトランジスタは、共通ソースラインＣＳＬを基準接地電圧から電気的に分離するためにターンオフ、又は共通ソースラインＣＳＬを基準接地電圧に電気的に連結するためにターンオンできるよう制御される。簡潔な説明のために、メモリセルトランジスタのブロックの構造に対する説明は省略する。
【００４９】
図７に示すように、行デコーダ（Ｘ-ＤＥＣ）２３００は、ストリング選択ラインドライバ（ＳＳＬＤ）２３２１、ワードラインドライバ（ＷＬＤ）２３２２、接地選択ラインドライバ（ＧＳＬＤ）２３２３を含む。駆動電圧発生器２８００は、消去動作後の放電動作のときに、接地選択ラインドライバ（ＧＳＬＤ）２３２３が消去されたブロックの接地選択ラインＧＳＬを駆動するために使用する電圧を提供する。
【００５０】
以下、図５Ｂ及び７を参照して、メモリ装置２０００の動作を詳細に説明する。プログラム及び読み出し動作のときに、共通ソースラインＣＳＬが共通ソースラインドライバトランジスタ１９０１を介して接地基準電圧(例えば、０Ｖ)に電気的に連結されるように、図２の電圧条件が適用される。換言すると、プログラム及び読み出し/検証動作のときに、共通ソースラインドライバトランジスタ１９０１を飽和モードで動作するに充分の制御信号が共通ソースラインドライバトランジスタ１９０１の制御ゲート電極に印加される。消去動作のときに、共通ソースラインＣＳＬが基準接地電圧から電気的に分離されるように、共通ソースラインドライバトランジスタ１９０１がターンオフされる。したがって、図２に示すように、消去動作のときに共通ソースラインＣＳＬは、電気的にフローティングされる。また、消去動作のときに、接地選択ラインＧＳＬもフローティングされる。
【００５１】
消去動作後に、消去されたメモリセルトランジスタのソース/ドレイン領域の正の電荷を放電するための放電動作が行われる。消去動作後に、またプログラム及び/又は読み出し/検証動作の前に放電動作を行うことによって、衝突イオン化などによるソフトプログラムが減少する。放電動作のない場合、消去動作後にソース/ドレイン領域に正の電荷が残留する。残留する正の電荷によって、メモリセルトランジスタのソース/ドレイン領域間に電位が発生し、これは衝突イオン化によるソフト充電/プログラムを誘発する。
【００５２】
図５ＢのブロックＢＬＫ０のメモリセルトランジスタに対する消去命令に応じて、制御ロジック回路１２００によって消去動作が始まる。制御ロジック回路１２００に応じて、ワードラインドライバ２３２２を介してブロックＢＬＫ０のワードラインＷＬ０〜ＷＬｉ-１の各々に-７Ｖが印加される。バルクバイアスドライバ１７００からメモリセルアレイのｐ-ウェルに１０Ｖが認可される。共通ソースラインＣＳＬが電気的にフローティングできるよう、共通ソースラインドライバトランジスタ１９０１の制御ゲート電極に基準接地電圧(例えば、０Ｖ）が印加される。例示的に、共通ソースラインＣＳＬは、基準接地電圧から電気的に分離される。ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬが電気的にフローティングできるよう、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは、行デコーダ２３００でワードライン電圧発生器１４００及び/又は駆動電圧発生器２８００から分離される。また、ビットラインＢＬａ〜ＢＬｘが電気的にフローティングできるよう、ビットラインＢＬａ〜ＢＬｘは、感知増幅器及び書き換えドライバ（ＳＡ＆ＷＤ）１５００で及び/又は列デコーダ１６００から分離される。ブロックＢＬＫ０のメモリセルトランジスタを消去するための消去動作のときに、非選択されたブロックのメモリセルトランジスタが消去されないよう、非選択されたブロック(例えば、消去されないブロック）のワードライン、ストリング選択ライン、接地選択ライン、及び共通ソースラインは、電気的にフローティングされる。
【００５３】
消去動作のときに、選択されたブロックＢＬＫ０のメモリセルトランジスタＭＣのフローティングゲートＦＧから負の電荷が流出されるので、選択されたブロックＢＬＫ０のメモリセルトランジスタＭＣは、状態"１"で消去される。しかしながら、選択されたブロックＢＬＫ０のメモリセルトランジスタＭＣのソース/ドレイン領域Ｓ/Ｄに正の電荷が残留する。したがって、メモリセルトランジスタＭＣのソース/ドレイン領域Ｓ/Ｄに残留する電荷を減少/除去するために、消去動作後に放電動作が行われる。
【００５４】
消去命令に応じ、詳述した消去動作が完了した後に、制御ロジック回路１２００は、放電動作を始める。図７の制御ロジック回路１２００に応じて、メモリセルトランジスタＭＣのソース/ドレイン領域Ｓ/Ｄの電荷は、接地選択トランジスタＧＳＴ、共通ソースラインＣＳＬ、及び共通ソースラインドライバトランジスタ１９０１を介して基準接地に放電される。
【００５５】
より詳しくは、ワードライン電圧発生器１４００、行デコーダ２３００、及びワードラインドライバ２３２２によって、イネーブル信号が消去されたブロックＢＬＫ０のワードラインＷＬ及び共通ソースラインドライバトランジスタ１９０１の制御ゲート電極に印加される。次いで、制御ロジック回路１２００によって発生された消去完了フラグＦＡＬＧ_ＡＥに応じて、駆動電圧発生器２８００及び接地選択ラインドライバ２３２３によって、放電信号が消去されたブロックＢＬＫ０の接地選択ラインＧＳＬに印加される。より詳しくは、放電信号の大きさは、イネーブル信号の大きさより小さく、及び/又は放電信号の大きさは少なくとも放電動作の一部区間の間増加する。放電動作のときにストリングのメモリセルトランジスタＭＣ及び消去されたブロックＢＬＫ０の共通ソースラインドライバトランジスタ１９０１をターンオンした後に、メモリセルのソース/ドレイン領域Ｓ/Ｄから正の電荷を放電することは、消去されたブロックＢＬＫ０の接地選択トランジスタＧＳＴを介して制御される。
【００５６】
例えば、放電動作のときにワードラインＷＬ及び共通ソースラインドライバトランジスタ１９０１の制御ゲート電極に印加されたイネーブル信号は、図２を参照して説明した読み出し動作のための読み出し電圧Ｖｒｅａｄと同一であり、及び/又はメモリ装置２０００のための電源電圧Ｖｃｃと同一である。接地選択トランジスタＧＳＴをターンオンするための放電信号が発生される前から放電信号が発生された後まで、及び放電動作が完了した後まで、イネーブル信号は定電圧に維持される。
【００５７】
図６Ａに示すように、イネーブル信号は、消去動作が完了したときに発生され、放電信号は、イネーブル信号が発生された後に発生される。より詳しくは、放電信号は、時間によって相対的に低い電圧(例えば、０〜０.７Ｖ)から高い電圧(例えば、イネーブル信号の電圧レベル及び/又は電源電圧Ｖｃｃ)に上昇するランプ関数形態である。放電信号が発生された後、一定の電圧レベルに到達するときまでの時間は０.５マイクロ秒であり、少なくとも１マイクロ秒である。図６Ａにおいて、放電信号は線形的に増加するものとして示しているが、放電信号は、指数的(ｅｘｐｏｎｅｎｔｉａｌ)又は階段型のような形態で増加することもできる。
【００５８】
図６Ｂに示したように、イネーブル信号は、消去動作が完了したときに発生され、放電信号は、イネーブル信号が発生された後に発生される。図６Ｂで、放電信号は、イネーブル信号の振幅より低い振幅を有する定電圧(ｓｔｅａｄｙ  ｖｏｌｔａｇｅ)信号である。
図６Ｃに示したように、イネーブル信号は、消去動作が完了したときに発生され、放電信号は、イネーブル信号が発生された後に発生される。図６Ｃにおいて、放電信号は、イネーブル信号の振幅より低い振幅を有するパルス信号である。図６Ｃでパルス各々の振幅が順次に増加するものを示しているが、本発明の他の実施形態によると、パルス各々は同一の振幅を有する。パルスの幅及び/又はパルス間の間隔は、同一であり、及び/又はパルスの幅及び/又はパルス間の間隔は変化できる。例えば、放電信号のパルスの幅は、順次に増加し、及び/又はパルス間の間隔は、順次に減少する。
【００５９】
放電動作のときに接地選択トランジスタＧＳＴを介して緩和された(例えば、遅い)放電を行うことによって、消去動作後にメモリセルトランジスタＭＣのチャンネル領域内の衝突イオン化が減少されるので、消去動作の後のソフトプログラムが減少する。図６Ａ乃至６Ｃで放電信号の例示的な形態が提示されたが、放電信号は、他の形態で具現できる。例えば、接地選択トランジスタＧＳＴａ〜ＧＳＴｘに隣接したメモリセルトランジスタ(例えば、ＭＣａ０〜ＭＣｘ０）のソース/ドレイン領域の電圧の差が２Ｖより高まらないよう、放電信号が具現されることができる。メモリセルトランジスタのソース/ドレイン領域等の電圧等の差が２Ｖより高まらないようにすることで、放電時の衝突イオン化が減少する。
【００６０】
放電動作のときに、イネーブル信号に応じて、メモリセルトランジスタＭＣと共通ソースラインドライバトランジスタ１９０１は、飽和モードで動作する。しかしながら、メモリセルトランジスタのチャンネル領域内の衝突イオン化を減少させるために、及び/又はメモリセルトランジスタのソース/ドレイン領域の電圧等差を減少させるために、接地選択トランジスタＧＳＴは、線形モードで動作して緩和された及び/又は遅い放電を行う。本発明の他の実施形態によると、放電動作のときに及び/又は放電動作の一部区間で、接地選択トランジスタＧＳＴ及び共通ソースラインドライバトランジスタ１９０１は、線形モードで動作する。
【００６１】
ブロックのメモリセルトランジスタが消去された後に、及び消去されたブロックのメモリセルトランジスタのための他の動作が行われる前に、放電動作が行われる。より詳しくは、ブロックのメモリセルトランジスタが消去された後に、及び消去されたブロックのメモリセルトランジスタのためのプログラム、読み出し、及び/又は検証動作が行われる前に、放電動作が行われる。メモリセルトランジスタのソース/ドレイン領域Ｓ/Ｄから電荷を放電した後に、消去されたブロックのメモリセルトランジスタのための消去検証動作が行われる。例えば、消去検証動作は図２に示された読み出し動作のための電圧条件と類似の電圧条件を用いて行われる。
【００６２】
図５Ｂに示すように、メモリセルトランジスタのブロックＢＬＫ０は、接地選択トランジスタＧＳＴａとストリング選択トランジスタＳＳＴａとの間に直列連結したメモリセルトランジスタＭＣａ０〜ＭＣａｎ-１の第１ストリングと、接地選択トランジスタＧＳＴｘとストリング選択トランジスタＳＳＴｘとの間に直列連結したメモリセルトランジスタＭＣｘ０〜ＭＣｘｎ-１の第２ストリングを含む。接地選択トランジスタＧＳＴａ、ＧＳＴｘは、各々対応するメモリセルトランジスタのストリングＭＣａ０〜ＭＣａｎ-１、ＭＣｘ０〜ＭＣｘｎ-１と同一の共通ソースラインとの間に電気的に連結される。ストリング選択トランジスタＳＳＴａ、ＳＳＴｘは、各々対応するメモリセルトランジスタＭＣａ０〜ＭＣａｎ-１、ＭＣｘ０〜ＭＣｘｎ-１のストリングと相異するビットラインＢＬａ、ＢＬｘとの間に電気的に連結される。図５ＢのブロックＢＬＫ０にはメモリセルトランジスタの二つのストリングが示されているが、同一の接地選択ラインＧＳＬ、同一のストリング選択ラインＳＳＬ、同一のワードラインＷＬ０〜ＷＬｉ-１、及び同一の共通ソースラインＣＳＬを共有するストリングが示された２つのストリング間に提供されることが分かる。
【００６３】
したがって、図７を参照して説明した同時消去動作及びその後の同時放電動作は、メモリセルトランジスタＭＣａ０〜ＭＣａｎ-１、ＭＣｘ０〜ＭＣｘｎ-１及びワードラインＷＬ０〜ＷＬｎ-１を共有する他のメモリセルを含む同一の ブロックＢＬＫ０の全てのメモリセルトランジスタに対して行われる。より詳しくは、放電動作のときに、第１ストリングのメモリセルトランジスタＭＣａ０〜ＭＣａｎ-１のソース/ドレイン領域Ｓ/Ｄの電荷は、第１接地選択トランジスタＧＳＴａを介して共通ソースラインＣＳＬに放電される。第２ストリングのメモリセルトランジスタＭＣｘ０〜ＭＣｘｎ-１のソース/ドレイン領域Ｓ/Ｄの電荷は、第２接地選択トランジスタＧＳＴｘを介して共通ソースラインＣＳＬに放電される。
【００６４】
図７のブロックＢＬＫ０を参照して説明された図５Ｂの構造は、ブロックＢＬＫ１〜ＢＬＫｍ-１各々に適用されるので、各々のメモリセルブロックは同一の数のストリングで構成され、各々のストリングは同一の数のメモリセルトランジスタで構成される。ビットラインＢＬａ〜ＢＬｘは全てのブロックに共有され、相異するブロックのストリングのうち同一の列に位置したストリングは、同一のビットラインを共有する。各々のブロックは、そのブロックに唯一に存在し、各々行デコーダ２３００及び/又はワードライン電圧発生器１４００に連結するストリング選択ライン、接地選択ライン、及び複数のワードラインを含む。各々のブロックは、対応する共通ソースラインドライバトランジスタに連結した共通ソースラインを含む。したがって、ワードライン、ストリング選択ライン、接地選択ライン、及び共通ソースラインドライバトランジスタを各々のブロック別に個別的に制御することによって、他のブロックを消去及び/又は放電することなく一つのブロックに対する消去及び/又は放電動作が行われる。
【００６５】
本発明の他の実施形態によると、同時消去動作及びその後の同時放電動作は、メモリセルアレイ１１００の２又はそれ以上のブロックに対して行われる。例えば、ブロックＢＬＫ０のメモリセルトランジスタのストリングは、対応するビットラインＢＬａ〜ＢＬｘに連結され、ブロックＢＬＫ１のメモリセルトランジスタのストリングは、対応するビットラインＢＬａ〜ＢＬｘに連結される。また、全てのブロックＢＬＫ０〜ＢＬＫｍ-１は、半導体基板の同一のｐ-ウェルに提供される。ブロックＢＬＫ０、ＢＬＫ１のワードラインＷＬに-７Ｖを印加して他のブロックのワードラインＷＬを電気的にフローティングすることによって、ブロックＢＬＫ０、ＢＬＫ１の全てのメモリセルトランジスタが同時に消去される。
【００６６】
次に、図６Ａ、 図６Ｂ、及び 図６Ｃを参照して説明したイネーブル信号及び放電信号を印加することによって、ブロックＢＬＫ０、ＢＬＫ１の全てのメモリセルトランジスタが同時に放電される。したがって、ブロックＢＬＫ０、ＢＬＫ１の全てのメモリセルトランジスタは、対応する接地選択トランジスタ、共通ソースライン、及び共通ソースラインドライバトランジスタを介して同時に放電される。メモリセルアレイの隣接したブロックの例を参照して、同時消去動作及びその後の同時放電動作を説明した。しかしながら、本発明の実施形態による同時消去動作及び同時消去動作は、隣接しないブロックに対しても行われる。
【００６７】
図８は、本発明の第３実施形態による不揮発性フラッシュ装置３０００を示すブロック図である。図８に示したように、図５Ａを参照して説明したのと同様に、不揮発性フラッシュメモリ装置３０００は、メモリセルアレイ１１００、制御ロジック回路１２００、ワードライン電圧発生器１４００、感知増幅器及び書き換えドライバ（ＳＡ＆ＷＤ）１５００、列デコーダ（Ｙ-ＤＥＣ）１６００、バルクバイアスドライバ１７００、及び共通ソースラインドライバ１９００を含む。メモリセルアレイ１１００は、不揮発性フラッシュメモリセルトランジスタで構成された複数のブロックＢＬＫ０〜ＢＬＫｍ-１を含む。不揮発性フラッシュメモリセルトランジスタのブロック各々はメモリセルトランジスタのストリングで構成される。
【００６８】
共通ソースラインドライバトランジスタ１９０１の制御ゲート電極が駆動電圧発生器で駆動されないという点を除けば、メモリセルトランジスタのブロック各々の構造は、図５Ｂ及び図５Ｃを参照して説明したのと同一である。共通ソースラインドライバトランジスタ１９０１は、共通ソースラインＣＳＬを基準接地電圧から電気的に分離するためにターンオフされるよう、又は共通ソースラインＣＳＬが基準接地電圧に電気的に連結するためにターンオンされるよう(例えば、飽和モードで動作するように)制御される。簡単な説明のために、メモリセルトランジスタのブロックの構造に対するこれ以上の説明は省略される。
【００６９】
図８に示すように、行デコーダ（Ｘ-ＤＥＣ）３３００は、ストリング選択ラインドライバ（ＳＳＬＤ）３３２１、ワードラインドライバ（ＷＬＤ）３３２２、接地選択ラインドライバ（ＧＳＬＤ）３３２３を含む。駆動電圧発生器３８００は、消去動作後の放電動作のときに、ストリング選択ラインドライバ（ＳＳＬＤ）３３２１が消去されたブロックのストリング選択ラインＳＳＬを駆動するために使用する電圧を提供する。
【００７０】
以下、図５Ｂ及び図８を参照して、メモリ装置３０００の動作を詳細に説明する。プログラム及び読み出し動作のときに、共通ソースラインＣＳＬが共通ソースラインドライバトランジスタ１９０１を介して接地基準電圧(例えば、０Ｖ)に電気的に連結するように、図２の電圧条件が適用される。換言すると、プログラム及び読み出し/検証動作のときに、共通ソースラインドライバトランジスタ１９０１を飽和モードで動作させるに充分な制御信号が共通ソースラインドライバトランジスタ１９０１の制御ゲート電極に印加される。消去動作のときに、共通ソースラインＣＳＬが基準接地電圧から電気的に分離されるように、共通ソースラインドライバトランジスタ１９０１がターンオフされる。したがって、図２に示すように、消去動作のときに共通ソースラインＣＳＬは、電気的にフローティングされる。また、消去動作のときに、接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬもフローティングされる。
【００７１】
消去動作後に、消去されたメモリセルトランジスタのソース/ドレイン領域の正の電荷を放電するための放電動作が行われる。消去動作後に、及びプログラム及び/又は読み出し/検証動作前に放電動作を行うことによって、衝突イオン化などによるソフトプログラムが減少する。放電動作のない場合、消去動作後にソース/ドレイン領域に正の電荷が残留する。残留する正の電荷によって、メモリセルトランジスタのソース/ドレイン領域の間に電位が発生され、これは衝突イオン化によるソフト充電/プログラムを誘発する。
【００７２】
図５ＢのブロックＢＬＫ０のメモリセルトランジスタに対する消去命令に応じて、制御ロジック回路１２００によって消去動作が始まる。制御ロジック回路１２００に応じて、ワードラインドライバ３３２２を介してブロックＢＬＫ０のワードラインＷＬ０〜ＷＬｉ-１各々に-７Ｖが印加される。バルクバイアスドライバ１７００からメモリセルアレイのｐ-ウェルに１０Ｖが印加される。共通ソースラインＣＳＬが電気的にフローティングされるよう、共通ソースラインドライバトランジスタ１９０１の制御ゲート電極に基準接地電圧(例えば、０Ｖ）が印加される。例示的に、共通ソースラインＣＳＬは、基準接地電圧から電気的に分離される。ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬが電気的にフローティングできるよう、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは、行デコーダ３３００でワードライン電圧発生器１４００及び/又は駆動電圧発生器３８００から分離される。また、ビットラインＢＬａ〜ＢＬｘが電気的にフローティングされるよう、ビットラインＢＬａ〜ＢＬｘは、感知増幅器及び書き換えドライバ（ＳＡ＆ＷＤ）１５００で及び/又は列デコーダ１６００から分離される。ブロックＢＬＫ０のメモリセルトランジスタを消去するための消去動作のときに、非選択されたブロックのメモリセルトランジスタが消去されないよう、非選択されたブロック(例えば、消去されないブロック）のワードライン、ストリング選択ライン、接地選択ライン、及び共通ソースラインは、電気的にフローティングされる。
【００７３】
消去動作のときに、選択されたブロックＢＬＫ０のメモリセルトランジスタＭＣのフローティングゲートＦＧから負の電荷が流出されるので、選択されたブロックＢＬＫ０のメモリセルトランジスタＭＣは、状態“１”で消去される。しかしながら、選択されたブロックＢＬＫ０のメモリセルトランジスタＭＣのソース/ドレイン領域Ｓ/Ｄに正の電荷が残留する。したがって、メモリセルトランジスタＭＣのソース/ドレイン領域Ｓ/Ｄに残留する電荷を減少/除去するために、消去動作後に放電動作が行われる。
消去命令に応じ、詳述した消去動作が完了した後に、制御ロジック回路１２００は、放電動作を始める。図８の制御ロジック回路１２００に応じて、メモリセルトランジスタＭＣのソース/ドレイン領域Ｓ/Ｄの電荷は、ストリング選択トランジスタＳＳＴを介してビットラインＢＬａ〜ＢＬｘで放電される。
【００７４】
より詳しくは、ワードライン電圧発生器１４００、行デコーダ３３００、及びワードラインドライバ３３２２によって、イネーブル信号が消去されたブロックＢＬＫ０のワードラインＷＬ及び共通ソースラインドライバトランジスタ１９０１の制御ゲート電極に印加される。また、ビットラインＢＬａ〜ＢＬｘは、基準接地電圧(例えば、０Ｖ)に連結される。放電動作のときに、消去されたブロックＢＬＫ０の共通ソースラインドライバトランジスタ１９０１及び/又は接地選択トランジスタＧＳＴは、ターンオフされる。次に、制御ロジック回路１２００によって発生された消去完了フラグＦＬＡＧ_ＡＥに応じて、駆動電圧発生器３８００及びストリング選択ラインドライバ３３２１によって、放電信号が消去されたブロックＢＬＫ０のストリング選択ラインＳＳＬに印加される。より詳しくは、放電信号の大きさは、イネーブル信号の大きさより小さく、及び/又は放電信号の大きさは少なくとも放電動作の一部区間の間増加する。放電動作のときにストリングのメモリセルトランジスタＭＣ及び消去されたブロックＢＬＫ０の共通ソースラインドライバトランジスタ１９０１をターンオンした後に、メモリセルのソース/ドレイン領域Ｓ/Ｄから正の電荷を放電することは消去されたブロックＢＬＫ０のストリング選択トランジスタＳＳＴを介して制御される。
【００７５】
例えば、放電動作のときにワードラインＷＬ及び共通ソースラインドライバトランジスタ１９０１の制御ゲート電極に印加されたイネーブル信号は、図２を参照して説明した読み出し動作のための読み出し電圧Ｖｒｅａｄと同一であり、及び/又はメモリ装置３０００のための電源電圧Ｖｃｃと同一である。ストリング選択トランジスタＳＳＴをターンオンするための放電信号が発生される前から放電信号が発生された後まで、及び放電動作が完了した後まで、イネーブル信号は定電圧に維持される。
【００７６】
図６Ａに示すように、イネーブル信号は消去動作が完了したときに発生され、放電信号はイネーブル信号が発生された後に発生される。より詳しくは、放電信号は時間によって相対的に低い電圧(例えば、０〜０.７Ｖ)から高い電圧(例えば、イネーブル信号の電圧レベル及び/又は電源電圧Ｖｃｃ)で上昇するランプ関数形態である。放電信号が発生された後一定の電圧レベルに到達する時までの時間は０.５マイクロ秒であり、少なくとも１マイクロ秒である。図６Ａにおいて、放電信号は線形的に増加することを示しているが、放電信号は指数的(ｅｘｐｏｎｅｎｔｉａｌ)又は階段型と同じ形態で増加することができる。
【００７７】
図６Ｂに示したように、イネーブル信号は、消去動作が完了した時に発生され、放電信号は、イネーブル信号が発生された後に発生される。図６Ｂにおいて、放電信号は、イネーブル信号の振幅より低い振幅を有する定電圧(ｓｔｅａｄｙ  ｖｏｌｔａｇｅ)信号である。
図６Ｃに示したように、イネーブル信号は、消去動作が完了した時に発生され、放電信号は、イネーブル信号が発生された後に発生される。図６Ｃにおいて、放電信号は、イネーブル信号の振幅より低い振幅を有するパルス信号である。図６Ｃにおいて、パルス各々の電圧レベルが順次に増加することを示しているが、本発明の他の実施形態によると、パルス各々は同一の振幅を有する。パルスの幅及び/又はパルス間の間隔は同一であり、及び/又はパルスの幅及び/又はパルス間の間隔は変化できる。例えば、放電信号のパルスの幅は順次に増加し、及び/又はパルス間の間隔は順次に減少する。
【００７８】
放電動作のときにストリング選択トランジスタＳＳＴを介して緩和された(例えば、遅い)放電を行うことによって、消去動作後にメモリセルトランジスタＭＣのチャンネル領域内の衝突イオン化が減少するので、消去動作後のソフトプログラムが減少する。図６Ａ乃至図６Ｃで放電信号の例示的な形態が提示されたが、放電信号は他の形態で具現できる。例えば、接地選択トランジスタＧＳＴａ〜ＧＳＴｘに隣接したメモリセルトランジスタ(例えば、ＭＣａ０〜ＭＣｘ０)のソース/ドレイン領域の電圧の差が２Ｖより高まらないように、放電信号を具現することができる。メモリセルトランジスタのソース/ドレイン領域の電圧の差が２Ｖより高まらないようにして、放電衝突イオン化が減少される。
【００７９】
放電動作のときに、イネーブル信号に応じて、メモリセルトランジスタＭＣは飽和モードで動作する。しかしながら、メモリセルトランジスタのチャンネル領域内の衝突イオン化を減少させるために及び/又はメモリセルトランジスタのソース/ドレイン領域の電圧の差を減少させるために、ストリング選択トランジスタＳＳＴは、線形モードで動作して緩和された及び/又は遅い放電を行う。本発明の他の実施形態によれば、本発明の第２実施形態及び第３実施形態の組合せによって、放電動作のときに及び/又は放電動作の一部区間で、接地選択トランジスタＧＳＴ及びストリング選択トランジスタＳＳＴは、線形モードで動作する。本発明の第１及び第３実施形態の組合せによって、ストリング選択トランジスタＳＳＴ及び共通ソースラインドライバトランジスタ１９０１は、放電動作のときに及び/又は放電区間の一部で線形モードで動作する。本発明の第１、第２、及び第３実施形態の組合せによって、ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び共通ソースラインドライバトランジスタ１９０１は、放電動作のときに及び/又は放電区間の一部で線形モードで動作する。
【００８０】
ブロックのメモリセルトランジスタが消去された後に、及び消去されたブロックのメモリセルトランジスタのための他の動作が行われる前に、放電動作が行われる。より詳しくは、ブロックのメモリセルトランジスタが消去された後に、及び消去されたブロックのメモリセルトランジスタのためのプログラム、読み出し、及び/又は検証動作が行われる前に、放電動作が行われる。メモリセルトランジスタのソース/ドレイン領域Ｓ/Ｄから電荷を放電した後に、消去されたブロックのメモリセルトランジスタのための消去検証動作が行われる。例えば、消去検証動作は、図２に示された読み出し動作のための電圧条件と類似の電圧条件を用いて行われる。
【００８１】
図５Ｂに示すように、メモリセルトランジスタのブロックＢＬＫ０は、接地選択トランジスタＧＳＴａとストリング選択トランジスタＳＳＴａとの間に直列連結したメモリセルトランジスタＭＣａ０〜ＭＣａｎ-１の第１ストリングと、接地選択トランジスタＧＳＴｘとストリング選択トランジスタＳＳＴｘとの間に直列連結したメモリセルトランジスタＭＣｘ０〜ＭＣｘｎ-１の第２ストリングを含む。接地選択トランジスタＧＳＴａ、ＧＳＴｘは、各々対応するメモリセルトランジスタのストリングＭＣａ０〜ＭＣａｎ-１、ＭＣｘ０〜ＭＣｘｎ-１と同じ共通ソースラインとの間に電気的に連結される。ストリング選択トランジスタＳＳＴａ、ＳＳＴｘは、各々対応するメモリセルトランジスタＭＣａ０〜ＭＣａｎ-１、ＭＣｘ０〜ＭＣｘｎ-１のストリングと相異するビットラインＢＬａ、ＢＬｘとの間に電気的に連結される。図５ＢのブロックＢＬＫ０にはメモリセルトランジスタの２つのストリングが示してあるが、同一の接地選択ラインＧＳＬ、同一のストリング選択ラインＳＳＬ、同一のワードラインＷＬ０〜ＷＬｉ-１、及び同一の共通ソースラインＣＳＬを共有するストリングが示された２つのストリング間に提供できることが分かる。
【００８２】
したがって、図８を参照して説明された同時消去動作及びその後の同時放電動作は、メモリセルトランジスタＭＣａ０〜ＭＣａｎ-１、ＭＣｘ０〜ＭＣｘｎ-１及びワードラインＷＬ０〜ＷＬｎ-１を共有する他のメモリセルを含む同一のブロックＢＬＫ０の全てのメモリセルトランジスタに対して行われる。より詳しくは、放電動作のときに、第１ストリングのメモリセルトランジスタＭＣａ０〜ＭＣａｎ-１のソース/ドレイン領域Ｓ/Ｄの電荷は、第１ストリング選択トランジスタＳＳＴａを介してビットラインＢＬａに放電される。第２ストリングのメモリセルトランジスタＭＣｘ０〜ＭＣｘｎ-１のソース/ドレイン領域Ｓ/Ｄの電荷は、第２ストリング選択トランジスタＳＳＴｘを介してビットラインＢＬｘに放電される。
【００８３】
図８のブロックＢＬＫ０を参照して説明された図５Ｂの構造は、ブロックＢＬＫ１〜ＢＬＫｍ-１各々に適用されるので、各々のメモリセルブロックは、同一の数のストリングで構成され、各々のストリングは、同一の数のメモリセルトランジスタで構成される。ビットラインＢＬａ〜ＢＬｘは、全てのブロックに共有され、相異するブロックのストリングのうち同一の列に位置したストリングは同一のビットラインを共有する。各々のブロックは、そのブロックに唯一に存在して各々行デコーダ３３００及び/又はワードライン電圧発生器１４００に連結するストリング選択ライン、接地選択ライン、及び複数のワードラインを含む。各々のブロックは、対応する共通ソースラインドライバトランジスタに連結した共通ソースラインを含む。したがって、ワードライン、ストリング選択ライン、接地選択ライン、及び共通ソースラインドライバトランジスタを各々のブロック別に個別的に制御することによって、他のブロックを消去及び/又は放電することなく一つのブロックに対する消去及び/又は放電動作が行われる。
【００８４】
本発明の他の実施形態によれば、同時消去動作及びその後の同時放電動作は、メモリセルアレイ１１００の２又はそれ以上のブロックに対して行われる。例えば、ブロックＢＬＫ０のメモリセルトランジスタのストリングは、対応するビットラインＢＬａ〜ＢＬｘに連結し、ブロックＢＬＫ１のメモリセルトランジスタのストリングは、対応するビットラインＢＬａ〜ＢＬｘに連結する。また、全てのブロックＢＬＫ０〜ＢＬＫｍ-１は、半導体基板の同一のｐ-ウェルに提供される。ブロックＢＬＫ０、ＢＬＫ１のワードラインＷＬに-７Ｖを印加し、他のブロックのワードラインＷＬを電気的にフローティングすることによって、ブロックＢＬＫ０、ＢＬＫ１の全てのメモリセルトランジスタが同時に消去される。
【００８５】
次に、図６Ａ、図６Ｂ、及び図６Ｃを参照して説明されたイネーブル信号及び放電信号を印加することによって、ブロックＢＬＫ０、ＢＬＫ１の全てのメモリセルトランジスタが同時に放電される。したがって、ブロックＢＬＫ０、ＢＬＫ１の全てのメモリセルトランジスタは、対応するストリング選択トランジスタ及びビットラインを介して同時に放電される。メモリセルアレイの隣接したブロックの例を参照して、同時消去動作及びその後の同時放電動作を説明した。しかしながら、本発明の実施による同時消去動作及び同時消去動作は、隣接しないブロックに対しても行われる。
【００８６】
図９は、本発明の実施形態による不揮発性フラッシュメモリ装置を含む移動式及び/又は無線電子装置９０００を示すブロック図である。例えば、電子装置９０００は、バス９００１を介して連結したマイクロ・プロセッサ９１００、使用者インタフェース９２００、バッテリ９３００、及び/又はモデム９６００を含む。また、不揮発性フラッシュメモリ装置９５００がメモリコントローラ９４００を介してバス９００１に連結される。より詳しくは、不揮発性フラッシュメモリ装置９５００は、図５Ａ、図７、及び/又は図８を参照して説明された本発明の実施形態によって具現される。電子装置９０００は、ハンドヘルド(ｈａｎｄ  ｈｅｌｄ)又はラップトップ(ｌａｐ  ｔｏｐ)コンピュータ、個人携帯用情報端末器(ＰＤＡ、ＰｅｒｓｏｎａｌＤｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ)、デジタルオーディオ/ビデオ再生機/レコーダ、トランシーバ(ｔｒａｎｓｃｅｉｖｅｒr)を含む無線電話(ｒａｄｉｏｔｅｋｅｐｈｏｎｅ)、ＧＳＰ受信機のような受信機を含むポジシャニング/マッピング(ｐｏｓｉｔｉｏｎｉｎｇ/ｍａｐｐｉｎｇ)装置などで具現される。
【００８７】
本発明の詳細な説明においては、具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から外れない限度内で色々変形できることは自明である。したがって、本発明の範囲は詳述した実施形態に限定されて決まってはならず、後述する特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって決まるべきである。
【図面の簡単な説明】
【００８８】
【図１Ａ】従来の不揮発性フラッシュメモリ装置を示すブロック図である。
【図１Ｂ】図１Ａのブロック図の線Ａ-Ａ'によるメモリセルトランジスタのストリングの断面図である。
【図２】図１Ａ及び図１Ｂの不揮発性メモリ装置の消去、プログラム、及び読み出し動作のときに提供される電圧状態を示す表である。
【図３】消去動作及びそれ以後の動作のときの図１Ａ及び図１Ｂの各々のメモリセルトランジスタの断面図である。
【図４】消去動作及びそれ以後の動作のときの図１Ａ及び図１Ｂの各々のメモリセルトランジスタの断面図である。
【図５Ａ】本発明の第１実施形態による不揮発性フラッシュメモリ装置を示すブロック図である。
【図５Ｂ】図５Ａのメモリセルアレイの不揮発性メモリセルトランジスタの一つのブロックを示す回路図である。
【図５Ｃ】図５Ｂの不揮発性メモリセルトランジスタの断面図である。
【図６Ａ】本発明の実施形態による放電信号を示すダイヤグラムである。
【図６Ｂ】本発明の実施形態による放電信号を示すダイヤグラムである。
【図６Ｃ】本発明の実施形態による放電信号を示すダイヤグラムである。
【図７】本発明の第２実施形態による不揮発性フラッシュメモリ装置を示すブロック図である。
【図８】本発明の第３実施形態による不揮発性フラッシュメモリ装置を示すブロック図である。
【図９】本発明の実施形態による不揮発性フラッシュメモリ装置を含む移動式及び/又は無線電子装置を示すブロック図である。
【符号の説明】
【００８９】
１１００    メモリセルアレイ
１２００    制御ロジック回路
１３００    行デコーダ
１４００    ワードライン電圧発生器
１５００    感知増幅器及び書き換えドライバ
１６００    列デコーダ
１７００    バルクバイアスドライバ
１８００    駆動電圧発生器
１９００    共通ソースラインドライバ
【図１Ａ】
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【図１Ｂ】
2008257843.tif 000004
【図２】
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【図３】
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【図４】
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【図５Ａ】
2008257843.tif 000008
【図５Ｂ】
2008257843.tif 000009
【図５Ｃ】
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【図６Ａ】
2008257843.tif 000011
【図６Ｂ】
2008257843.tif 000012
【図６Ｃ】
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【図７】
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【図８】
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【図９】
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