(57)【要約】      （修正有）【課題】トレンチキャパシタを有するＤＲＡＭのセルトランジスタのコンタクトプラグとストラップとの間の短絡を防止した半導体装置およびその製造方法を提供する。【解決手段】半導体基板１１に形成されたトレンチキャパシタ１４と、半導体基板１１に、絶縁体によりトレンチキャパシタ１４と分離して形成され、ゲート電極１５と第１拡散層１６および第２拡散層１７とを有するセルトランジスタ１３と、トレンチキャパシタ１４および第１拡散層１６の上に形成され、トレンチキャパシタ１４とセルトランジスタ１３とを電気的に接続する導電膜２１と、導電膜２１上に形成された絶縁性保護膜２２と、絶縁性保護膜２２およびセルトランジスタ１３上に形成され、異方性のエッチング速度が絶縁性保護膜２２より大きい層間絶縁膜２３と、第２拡散層１７を層間絶縁膜２３上に形成された金属配線に電気的に接続するためのコンタクトプラグ２４と、を具備する。【選択図】図１
2008177228.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成されたトレンチキャパシタと、
前記半導体基板の主面に、絶縁体により前記トレンチキャパシタと分離して形成され、ゲート電極と、前記ゲート電極をゲート長方向に挟む第１拡散層および第２拡散層とを有するセルトランジスタと、
前記トレンチキャパシタおよび前記セルトランジスタの前記第１拡散層上に跨って形成され、前記トレンチキャパシタと前記セルトランジスタとを電気的に接続する導電膜と、
前記導電膜上に形成された絶縁性保護膜と、
前記絶縁性保護膜および前記セルトランジスタ上に形成され、異方性エッチングの速度が前記絶縁性保護膜より大きい層間絶縁膜と、
前記層間絶縁膜を貫通して前記第２拡散層に至り、前記第２拡散層を前記層間絶縁膜上に形成された金属配線に電気的に接続するためのコンタクトプラグと、
を具備することを特徴とする半導体装置。
【請求項２】
前記絶縁性保護膜が、アンドープシリコン膜、シリコン窒化膜、シリコンカーバイド膜であり、前記層間絶縁膜がシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極上に形成されたシリコン窒化膜を有し、前記導電膜上に形成された絶縁性保護膜の高さが、前記前記ゲート電極上の前記シリコン窒化膜の高さより高いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板の主面に、トレンチキャパシタを形成する工程と、
前記半導体基板の主面に、絶縁体により前記トレンチキャパシタと分離し、ゲート電極と、前記ゲート電極をゲート長方向に挟む第１拡散層および第２拡散層とを有するセルトランジスタを形成する工程と、
前記ゲート電極から第１拡散層側および第２拡散層側にそれぞれ絶縁膜を埋め込み、前記第１拡散層側の前記絶縁膜を除去し、前記トレンチキャパシタおよび前記第１拡散層を露出させる工程と、
前記トレンチキャパシタおよび前記第１拡散層上に跨って前記トレンチキャパシタと前記セルトランジスタとを電気的に接続する導電膜を形成する工程と、
前記導電膜上に、異方性エッチングの速度が前記絶縁膜より小さい絶縁性保護膜を形成する工程と、
前記絶縁性保護膜および前記セルトランジスタ上に、異方性エッチングの速度が前記絶縁性保護膜より大きい層間絶縁膜を形成する工程と、
前記第２拡散層に対応する領域の前記層間絶縁膜および前記絶縁膜を、前記第２拡散層が露出するまで除去してコンタクトホールを形成し、前記コンタクトホールに導電材を埋め込んで、前記第２拡散層を前記層間絶縁膜上に形成される金属配線に電気的に接続するためのコンタクトプラグを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記異方性エッチングが、フッ素系ガスを用いたリアクティブイオンエッチングであることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴って、チップサイズの増大を抑制するために絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）の微細化が求められている。
【０００３】
誘電体によって分離されたセルトランジスタとトレンチキャパシタとを有するＤＲＡＭ（Dynamic Random Access Memory）では、セルトランジスタのソースとトレンチキャパシタのストレージノードとをストラップと呼ばれる導電膜で電気的に接続し、セルトランジスタのドレインとビット線とをコンタクトプラグと呼ばれる導電膜で電気的に接続している。（例えば、特許文献１参照。）。
【０００４】
特許文献１に開示されたプラグ・ストラップの製造方法は、絶縁体によって分離されたセルトランジスタとトレンチキャパシタの上にシリコン窒化膜を形成し、シリコン窒化膜の上にシリコン酸化膜を形成し、シリコン酸化膜とシリコン窒化膜をそれぞれ選択的にエッチングして第１の孔を形成し、第１の孔の中にポリシリコンなどの導電体を付着させ、それによりセルトランジスタのソースとトレンチキャパシタとを電気的に接続するストラップを形成している。
【０００５】
更に、シリコン酸化膜とシリコン窒化膜をそれぞれ選択的にエッチングして第２の孔を形成し、第２の孔の中にタングステン等の導電体を付着させ、セルトランジスタのドレインとビット線とを接続するコンタクトプラグを形成している。
【０００６】
然しながら、特許文型１に開示された方法は、微細化に伴い、セルトランジスタのドレインとストラップとの距離が短くなるので、フォトリソグラフィ工程でのマスクの位置合わせずれにより、セルフアラインで形成されるコンタクトプラグがストラップと電気的に短絡されてしまう恐れがある。
【０００７】
その結果、フォトリソグラフィ工程において、高い位置合わせ精度が要求され、製造工程が複雑になるという問題がある。  
従って、微細化が妨げられるという問題がある。
【特許文献１】特許第３０１７０６４号公報（６頁、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、セルトランジスタのコンタクトプラグとストラップとの間の短絡を防止した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様の半導体装置は、半導体基板の主面に形成されたトレンチキャパシタと、前記半導体基板の主面に、絶縁体により前記トレンチキャパシタと分離して形成され、ゲート電極と、前記ゲート電極をゲート長方向に挟む第１拡散層および第２拡散層とを有するセルトランジスタと、前記トレンチキャパシタおよび前記セルトランジスタの前記第１拡散層上に跨って形成され、前記トレンチキャパシタと前記セルトランジスタとを電気的に接続する導電膜と、前記導電膜上に形成された絶縁性保護膜と、前記絶縁性保護膜および前記セルトランジスタ上に形成され、異方性エッチングの速度が前記絶縁性保護膜より大きい層間絶縁膜と、前記層間絶縁膜を貫通して前記第２拡散層に至り、前記第２拡散層を前記層間絶縁膜上に形成された金属配線に電気的に接続するためのコンタクトプラグと、を具備することを特徴としている。
【００１０】
本発明の一態様の半導体装置の製造方法は、半導体基板の主面に、トレンチキャパシタを形成する工程と、前記半導体基板の主面に、絶縁体により前記トレンチキャパシタと分離し、ゲート電極と、前記ゲート電極をゲート長方向に挟む第１拡散層および第２拡散層とを有するセルトランジスタを形成する工程と、前記ゲート電極から第１拡散層側および第２拡散層側にそれぞれ絶縁膜を埋め込み、前記第１拡散層側の前記絶縁膜を除去し、前記トレンチキャパシタおよび前記第１拡散層を露出させる工程と、前記トレンチキャパシタおよび前記第１拡散層上に跨って前記トレンチキャパシタと前記セルトランジスタとを電気的に接続する導電膜を形成する工程と、前記導電膜上に、異方性エッチングの速度が前記絶縁膜より小さい絶縁性保護膜を形成する工程と、前記絶縁性保護膜および前記セルトランジスタ上に、異方性エッチングの速度が前記絶縁性保護膜より大きい層間絶縁膜を形成する工程と、前記第２拡散層に対応する領域の前記層間絶縁膜および前記絶縁膜を、前記第２拡散層が露出するまで除去してコンタクトホールを形成し、前記コンタクトホールに導電材を埋め込んで、前記第２拡散層を前記層間絶縁膜上に形成される金属配線に電気的に接続するためのコンタクトプラグを形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、セルトランジスタのコンタクトプラグとストラップとの間の短絡を防止した半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１３】
本発明の実施例に係る半導体装置およびその製造方法について、図１乃至図６を用いて説明する。図１は本実施例に係る半導体装置を示す断面図、図２乃至図６は半導体装置の製造工程を順に示す断面図である。
【００１４】
図１に示すように、本実施例の半導体装置１０は、半導体基板、例えばシリコン基板１１にＳＴＩ（Shallow Trench Isolation）１２により絶縁分離された領域（図示せず）にスイッチング素子としてセルトランジスタ１３と、ストレージ素子としてトレンチキャパシタ１４とを具備している。
【００１５】
セルトランジスタ１３は、シリコン基板１１上にゲート絶縁膜（図示せず）を介して形成されたゲート電極１５と、ゲート電極１５をゲート長方向に挟むように形成されたソース領域１６およびドレイン領域１７とを有している。
【００１６】
ゲート電極１５の側面には、シリコン酸化膜とシリコン窒化膜が積層された側壁膜（図示せず）が形成されている。ゲート電極１５の上面には、シリコン窒化膜１８が形成されている。  
側壁膜およびシリコン窒化膜１８により、ゲート電極１５が被覆・保護されている。ゲート電極１５は、ワード線（図示せず）に接続されている。
【００１７】
トレンチキャパシタ１４は、シリコン基板１１に深いトレンチを形成し、そのトレンチの外側に形成されたプレート電極（図示せず）と、トレンチの内側に形成されたキャパシタ絶縁膜（図示せず）と、トレンチ内に埋め込まれたストレージノード電極１９と、ストレージノード電極１９の上部を取り囲むカラー酸化膜２０とを有している。
【００１８】
セルトランジスタ１３とトレンチキャパシタ１４とは、カラー酸化膜２０（絶縁体）により分離されている。  
具体的には、セルトランジスタ１３のソース領域１６とトレンチキャパシタ１４のストレージノード電極１９とが、カラー酸化膜２０により分離されている。
【００１９】
ソース領域１６と、カラー酸化膜２０と、ストレージノード電極１９の上に跨って、ゲート電極１５と高さがほぼ等しいサーフェスストラップ２１（導電膜）、例えば不純物を添加したポリシリコンが形成されている。  
サーフェスストラップ２１により、セルトランジスタ１３のソース領域１６とトレンチキャパシタ１４のストレージノード電極１９とが、電気的に接続される。
【００２０】
サーフェスストラップ２１の上には、シリコン窒化膜１８と高さがほぼ等しい絶縁性保護膜２２、例えばアンドープのアモルファスシリコン膜が形成されている。  
シリコン窒化膜１８および絶縁性保護膜２２の上には、異方性エッチングの速度が絶縁性保護膜２２より大きい層間絶縁膜２３、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜が形成されている。
【００２１】
セルトランジスタ１３のドレイン領域１７は、層間絶縁膜２３を貫通してドレイン領域１７に至るコンタクトプラグ２４により、層間絶縁膜２３上のビット線（金属配線、図示せず）に電気的に接続されている。
【００２２】
これにより、ビット線とワード線の交差部に、セルトランジスタ１３を介してトレンチキャパシタ１４が接続されたメモリセルを有するＤＲＡＭが構成される。
【００２３】
次に、半導体装置１０の製造方法について図２乃至図６を用いて説明する。  
始めに、図２（ａ）に示すように、周知の方法により、シリコン基板１１に深いトレンチ（図示せず）を形成し、トレンチの外側にプレート電極（図示せず）を形成し、トレンチの内側にキャパシタ絶縁膜（図示せず）を形成し、トレンチの途中まで第１のストレージノード電極（図示せず）を埋め込み、トレンチ上部の内壁を熱酸化してカラー酸化膜２０を形成し、トレンチ上部に第２のストレージノード電極１９を埋め込んでトレンチキャパシタ１４を形成する。
【００２４】
次に、周知の方法により、トレンチキャパシタ１４の上部を部分的に除去して浅いトレンチを形成し、トレンチ内に絶縁材、例えばシリコン酸化膜を埋め込んでＳＴＩ１２を形成する。
【００２５】
次に、周知の方法により、シリコン基板１１上にゲート絶縁膜（図示せず）を介して不純物を添加したポリシリコン膜３０と、シリコン窒化膜１８を形成し、フォトリソグラフィ法および塩素系ガス、例えばＣＣｌ4、Ｃｌ2を用いたＲＩＥ（Reactive Ion Etching）法によりゲート電極１５を形成し、イオン注入法によりゲート電極１５をゲート長方向に挟むようにソース領域１６と、ドレイン領域１７とを形成し、ゲート電極１５の側壁にシリコン酸化膜とシリコン窒化膜を積層して側壁膜（図示せず）を形成し、セルトランジスタ１３を形成する。なお、ゲート電極材料としてはタングステン(Ｗ)などを使用したポリメタルでも良い。
【００２６】
次に、図２（ｂ）に示すように、周知の方法により、ゲート電極１５からソース領域１６側およびドレイン領域１７側に、ＣＶＤ（Chemical Vapor Deposition）法およびＣＭＰ（Chemical Mechanical Polishing）法により、ＢＰＳＧ（Boron Phosphor Silicate Glass）膜３１（絶縁膜）を埋め込み、ドレイン領域１７側のＢＰＳＧ膜３１をレジスト膜（図示せず）でカバーし、ソース領域１６側のＢＰＳＧ膜３１をエッチングし、ソース領域１６側を露出させる。なお、ゲート電極間に埋め込む材料としては塗布系酸化膜などを使用しても良い。
【００２７】
次に、図３（ａ）に示すように、ＣＶＤ法によりシリコン基板１１の全面に不純物を添加したポリシリコン膜３２を形成する。  
次に、図３（ｂ）に示すように、ＣＭＰ法によりシリコン窒化膜１８が露出するまで、余分なポリシリコン膜３２を除去し、ソース領域１６側に、ポリシリコン膜３２を埋め込む。
【００２８】
次に、図４（ａ）に示すように、ソース領域１６およびストレージノード電極１９に跨って対応する領域に開口を有するレジスト膜３３を形成し、レジスト膜３３をマスクとしてＲＩＥ法によりポリシリコン膜３２を途中までエッチングする。
【００２９】
これにより、ソース領域１６およびストレージノード電極１９に跨って、ゲート電極１５と高さのほぼ等しいサーフェスストラップ２１が形成され、セルトランジスタ１３とトレンチキャパシタ１４とが電気的に接続される。
【００３０】
次に、図４（ｂ）に示すように、ＣＶＤ法によりシリコン基板１１の全面にアンドープのアモルファスシリコン膜３４を形成する。
【００３１】
次に、図５（ａ）に示すように、ＣＭＰ法によりシリコン窒化膜１８が露出するまで、余分なアモルファスシリコン膜３４を除去する。  
これにより、サーフェスストラップ２１上にシリコン窒化膜１８と高さがほぼ等しい絶縁性保護膜２２が形成される。
【００３２】
次に、図５（ｂ）に示すように、ＣＶＤ法によりシリコン基板１１の全面に、異方性エッチングの速度が絶縁性保護膜２２より大きい層間絶縁膜２３として、例えばＣＶＤ法によりＴＥＯＳ膜を形成する。
【００３３】
次に、図６（ａ）に示すように、セルトランジスタ１３のドレイン領域１７に対応する領域に開口を有するレジスト膜３５を形成し、レジスト膜３５をマスクとして、フッ素系のガス、例えばＣＨＦ３、Ｃ２Ｆ６などを用いたＲＩＥ法により、シリコン窒化膜１８が露出するまで層間絶縁膜２３をエッチングする。
【００３４】
シリコン窒化膜１８が露出すると、引き続きシリコン窒化膜１８をマスクとしてドレイン領域１７が露出するまでＢＰＳＧ膜３１をエッチングし、コンタクトホール３６を形成する。  
シリコン窒化膜は、ＣＨＦ３、Ｃ２Ｆ６などのフッ素系のガスを用いたＲＩＥ法ではほとんどエッチングされないので、ＢＰＳＧ膜３１が選択的にエッチングされる。
【００３５】
次に、図６（ｂ）に示すように、ＣＶＤ法によりシリコン基板１１の全面に、例えばタングステン膜３７を形成する。
【００３６】
次に、ＣＭＰ法により層間絶縁膜２３が露出するまで余分なタングステン膜３７を除去し、ビアホール３６にタングステン膜３７（導電材）を埋め込み、コンタクトプラグ２４を形成する。これにより、図１に示す半導体装置１０が得られる。  
なお、コンタクトプラグ２４は、不純物を添加したポリシリコン等の導電材で形成しても良い。
【００３７】
図７は、本実施例の半導体装置１０の効果を比較例と対比して示す図で、図７（ａ）が本実施例、図７（ｂ）が比較例を示す図である。  
ここで、比較例とはサーフェスストラップ２１上に形成される絶縁性保護膜が、ＢＰＳＧ膜３１と同じ膜である場合を意味している。始めに、比較例について説明する。
【００３８】
図７（ｂ）に示すように、比較例ではコンタクトプラグ２４を形成するために、セルトランジスタ１３のドレイン領域１７に対応する領域に開口を有するレジスト膜３５を形成するフォトリソグラフィ工程において、マスクの合わせずれが生じると、ビアホール３６の上部がマスク合わせずれ量δに応じて破線で示す設計上の位置からずれて形成され、絶縁性保護膜４０の一部に架かるようになる。
【００３９】
その結果、ＢＰＳＧ膜である絶縁性保護膜４０は、ＢＰＳＧ膜３１と同様に異方性エッチングされて、サーフェスストラップ２１の一部が露出する（丸で囲った部分）。  
従って、サーフェスストラップ２１の一部が露出するまで位置合せずれが生じたビアホール３６にコンタクトプラグ２４を形成すると、コンタクトプラグ２４とサーフェスストラップ２１とが電気的に短絡する不良が発生する。
【００４０】
一方、図７（ａ）に示すように、本実施例ではコンタクトプラグ２４を形成するためのフォトリソグラフィ工程において、マスクの合わせずれが生じると、ビアホール３６の上部がマスク合わせずれ量δに応じて破線で示す設計上の位置からずれて形成され、絶縁性保護膜２２の一部に架かるようになることは同様である（丸で囲った部分）。
【００４１】
然し、アモルファスシリコン膜３４である絶縁性保護膜２２は、異方性のエッチング速度がＢＰＳＧ膜３１より小さいので、ＢＰＳＧ膜３１が選択的にエッチングされ、絶縁性保護膜２２はほとんどエッチングされない。その結果、サーフェスストラップ２１の一部が露出することはない。
【００４２】
従って、位置合せずれが生じたビアホール３６にコンタクトプラグ２４を形成しても、コンタクトプラグ２４とサーフェスストラップ２１とが電気的に短絡するのを防止することが可能である。
【００４３】
以上説明したように、本実施例では、サーフェスストラップ２１上に、異方性のエッチング速度が層間絶縁膜２３およびＢＰＳＧ膜３１より小さい絶縁性保護膜２２を形成している。
【００４４】
その結果、ドレイン領域１７上にコンタクトプラグ２４を形成する際に、フォトリソグラフィ工程においてマスクの合せずれが発生しても、絶縁性保護膜２２がエッチングされず、サーフェスストラップ２１の一部が露出することはない。
【００４５】
従って、セルトランジスタ１０のコンタクトプラグ２４とサーフェスストラップ２１との電気的短絡を防止した半導体装置およびその製造方法が得られる。  
これにより、微細化が可能となり、チップサイズが小さく、集積度の高い半導体装置を提供することができる。
【００４６】
ここでは、絶縁性保護膜２２がアモルファスシリコン膜３４である場合について説明したが、異方性のエッチング速度がＢＰＳＧ膜３１より小さい絶縁性保護膜であればよく、例えばシリコン窒化膜、シリコンカーバイド膜、アンドープポリシリコン膜などを用いることができる。
【００４７】
アンドープポリシリコン膜は、ＣＶＤ法により成膜温度が６５０℃程度で形成できるが、アモルファスシリコン膜３４の成膜温度（５００℃程度）より高いので、アモルファスシリコン膜を形成し、このアモルフアスシリコン膜を後工程の熱処理でポリシリコン膜に変えることによって形成してもよい。
【００４８】
シリコンカーバイド（ＳｉＣ）膜は、ＣＶＤ法によりシラン（ＳｉＨ４）ガスと炭素を含んだガス、例えばアセチレン（Ｃ２Ｈ４）ガスを原料として、成膜温度７５０℃程度で形成することができる。
【００４９】
絶縁性保護膜２２がシリコン窒化膜の場合は、図５（ａ）に示すように、ＣＭＰ法により余分なシリコン窒化膜を除去する際に、シリコン窒化膜１８がＣＭＰのストッパーとならないので、ＢＰＳＧ膜３１が露出したところでＣＭＰを停止する必要がある。  
その際、絶縁性保護膜２２の高さが、ゲート電極１５上のシリコン窒化膜１８より高くなる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例に係る半導体装置を示す断面図。
【図２】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図３】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図４】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図５】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図６】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図７】本発明の実施例に係る半導体装置の効果を比較例と対比して示す断面図。
【符号の説明】
【００５１】
１０  半導体装置
１１  シリコン基板（半導体基板）
１２  ＳＴＩ
１３  セルトランジスタ
１４  トレンチキャパシタ
１５  ゲート電極
１６  ソース領域（第１拡散層）
１７  ドレイン領域（第２拡散層）
１８  シリコン窒化膜
１９  ストレージノード電極
２０  カラー酸化膜
２１  サーフェスストラップ（導電膜）
２２、４０  絶縁性保護膜
２３  層間絶縁膜
２４  コンタクトプラグ
３０、３２  ポリシリコン膜
３１  ＢＰＳＧ膜（絶縁膜）
３３、３５  レジスト膜
３４  アモルフファスシリコン膜
３６  コンタクトホール
３７  タングステン膜（導電材）
δ  マスク合せずれ量
【図１】
2008177228.tif 000003
【図２】
2008177228.tif 000004
【図３】
2008177228.tif 000005
【図４】
2008177228.tif 000006
【図５】
2008177228.tif 000007
【図６】
2008177228.tif 000008
【図７】
2008177228.tif 000009