(57)【要約】    【課題】ＲＡＳ信号にノイズが重畳されても、データが破壊しないダイナミックメモリを提供する。    【解決手段】ＲＡＳ信号により開始されるセット動作では、ＢＩＴ線のＶＢＬＲ線からの切り離し、ＢＩＴ線へのキャパシタの接続、センスアンプ１３２によるＢＩＴ線の極性弁別を順番に行い、リセット動作では、ＢＩＴ線からのキャパシタの切り離し、センスアンプ１３２の動作停止、ＶＢＬＲ線へのＢＩＴ線の接続を順番に行うダイナミックメモリについて、セット動作の開始後、ＷＯＲＤ線が状態変化する前にＲＡＳ信号がリセット状態に戻った場合には、その状態を早期に検出し、ＷＯＲＤ線への電圧印加を中止させ、初期状態に戻す。極性弁別の終了前であれば、リセット状態への復帰を無視し、極性弁別を完了させる。キャパシタが中途半端な電圧で充電されないのでデータが破壊することがない。【選択図】        図１
2008257868.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線対と複数のワード線との各交点にメモリセルが形成されているメモリセルアレーと、
前記ビット線対を所定の電圧にプリチャージするビット線イコライザと、
前記ビット線対に現れる微小電圧差を増幅する複数のセンスアンプと、
前記複数のワード線の中から選択された１本のワード線を駆動するワード線駆動回路と、
を有し、ロウ・アドレス・ストロープ(ＲＡＳ)信号が活性化されると前記ビット線イコライザによるビット線対のプリチャージの停止、前記ワード線駆動回路による選択されたワード線の駆動、前記センスアンプによるメモリセルのデータの弁別という一連のセット動作を開始し、前記ＲＡＳ信号が非活性化されると前記ワード線駆動の停止、前記ビット線対のプリチャージという一連のリセット動作を開始し、前記ワード線の駆動が開始される前に前記ＲＡＳ信号が非活性化状態に戻ると当該ＲＡＳ信号の非活性化を検出して前記セット動作を中止するダイナミックメモリ。
【請求項２】
前記ＲＡＳ信号の活性化により前記セット動作が開始され、前記センスアンプによるメモリセルのデータの弁別の前に前記ＲＡＳ信号が非活性状態に戻ると、当該ＲＡＳ信号の非活性化を無視して前記セット動作を継続する請求項１に記載のダイナミックメモリ。
【請求項３】
前記ＲＡＳ信号の非活性化により前記リセット動作が開始され、前記ワード線の駆動が停止され、前記ビット線対のプリチャージが行われる前に前記ＲＡＳ信号が活性化状態に遷移すると、当該ＲＡＳ信号の活性化を無視して前記リセット動作を継続する請求項１に記載のダイナミックメモリ。
【請求項４】
前記ＲＡＳ信号が活性化状態にあるときに非活性化状態を示す如きノイズが重畳された場合に、当該ノイズを除去するように構成されたフィルタ回路を有する請求項１、２又は３のいずれか１項に記載のダイナミックメモリ。
【請求項５】
複数のビット線対と複数のワード線との各交点にメモリセルが形成されているメモリセルアレーと、
前記ビット線対を所定の電圧にプリチャージするビット線イコライザと、
前記ビット線対に現れる微小電圧差を増幅する複数のセンスアンプと、
前記複数のワード線の中から選択された１本のワード線を駆動するワード線駆動回路と、
を有し、
ロウ・アドレス・ストロープ（ＲＡＳ）信号が活性化されると前記ビット線イコライザによるビット線対のプリチャージの停止、前記ワード線駆動回路による選択されたワード線の駆動、前記センスアンプによるメモリセルのデータの弁別という一連のセット動作を開始し、前記ＲＡＳ信号が非活性化されると前記ワード線駆動の停止、前記ビット線対のプリチャージという一連のリセット動作を開始するダイナミックメモリであって、
前記ワード線駆動回路のセット動作に応じてセットされ、前記センスアンプのセット動作に応じてリセットされるラッチ回路を備え、
前記ワード線の駆動が開始される前に前記ＲＡＳ信号が活性化状態から非活性化状態に戻る場合には、当該ＲＡＳ信号の非活性化を検出して前記一連のセット動作が中止され、
前記ＲＡＳ信号の活性化により前記一連のセット動作が開始され、前記センスアンプによるメモリセルのデータの弁別の前に前記ＲＡＳ信号が非活性状態に戻る場合には、前記ラッチ回路がセット状態にあることにより前記ＲＡＳ信号の非活性化が無視されて前記一連のセット動作が継続される、
ダイナミックメモリ。
【請求項６】
複数のビット線対と複数のワード線との各交点にメモリセルが形成されているメモリセルアレーと、
前記ビット線対を所定の電圧にプリチャージするビット線イコライザと、
前記ビット線対に現れる微小電圧差を増幅する複数のセンスアンプと、
前記複数のワード線の中から選択された１本のワード線を駆動するワード線駆動回路と、
を有し、
ロウ・アドレス・ストロープ（ＲＡＳ）信号が活性化されると前記ビット線イコライザによるビット線対のプリチャージの停止、前記ワード線駆動回路による選択されたワード線の駆動、前記センスアンプによるメモリセルのデータの弁別という一連のセット動作を開始し、前記ＲＡＳ信号が非活性化されると前記ワード線駆動の停止、前記ビット線対のプリチャージという一連のリセット動作を開始するダイナミックメモリであって、
前記ワード線駆動回路のセット動作に応じてセットされ、前記センスアンプのセット動作に応じてリセットされるラッチ回路を備え、
前記ワード線の駆動が開始される前に前記ＲＡＳ信号が活性化状態から非活性化状態に戻る場合には、当該ＲＡＳ信号の非活性化を検出して前記一連のセット動作が中止され、
前記ＲＡＳ信号の非活性化により前記一連のリセット動作が開始され、前記ワード線の駆動が停止され、前記ビット線対のプリチャージが行われる前に前記ＲＡＳ信号が活性化状態に遷移する場合には、当該ＲＡＳ信号の活性化を無視して前記リセット動作を継続する、
ダイナミックメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はダイナミックメモリにかかり、特に、ＲＡＳ信号にノイズが重畳された場合であっても、メモリセル内のデータが破壊されないダイナミックメモリに関する。
【背景技術】
【０００２】
ダイナミックメモリ内には、多数のメモリセルが形成されており、それらメモリセルと、マトリックス状に配置されたＷＯＲＤ線とＢＩＴ線とでメモリセルアレーが形成されている。
【０００３】
図９には、メモリセルアレー１１０と、ＢＩＴ線イコライザ１３１と、センスアンプ１３２とが示されている。
【０００４】
メモリセルアレー１１０は多数のメモリセル１３０を有しており、各メモリセル１３０には、スイッチとなるＭＯＳトランジスタと、データを蓄積するキャパシタが１個ずつ設けられている。
【０００５】
メモリセルアレー１１０内には、ＷＯＲＤ線とＢＩＴ線がマトリックス状に配置されている。各ＢＩＴ線は２本１組にされており、選択されたＷＯＲＤ線によってメモリセル１３０が特定されると、１組のＢＩＴ線のいずれか一方に、そのメモリセル１３０内のキャパシタが接続されるように構成されている。
【０００６】
各ＢＩＴ線の組には、ＢＩＴ線イコライザ１３１とセンスアンプ１３２とが１個ずつ設けられている。ＢＩＴ線イコライザ１３１はＶＢＬＲ線とＢＬＥＱ線に接続されており、また、センスアンプ１３２は、ＳＡＥ線とＳＡＥ＿線によって制御されるスイッチ１３３1、１３３2を介して、電源電圧ＶDのラインとグラウンドラインにそれぞれ接続されている(ＳＡＥ：Sense Amp. Enable)。
【０００７】
ＷＯＲＤ線、ＢＬＥＱ線、ＳＡＥ線(及びＳＡＥ＿線)は、図８に示す従来技術のメモリセルアレー制御回路１０２(又は、後述するように本発明に用いられるメモリセルアレー制御回路２)に接続されている。
【０００８】
メモリセルアレー制御回路１０２には、外部からＲＡＳ信号(ＲＡＳ：Row Adress Strobe)が入力されており、メモリセルアレー制御回路１０２がＲＡＳ信号の状態によって、ＢＬＥＱ線、ＷＯＲＤ線、及びＳＡＥ線の状態を変化させ、ＲＡＳ信号がリセット状態からセット状態に転じる場合にはセット動作を行わせ、セット状態からリセット状態に戻る場合には、リセット動作を行わせるように構成されている。
【０００９】
その動作制御の手順を、図１０のタイミングチャートを参照して説明する。
この図１０のタイミングチャートでは、ＲＡＳ信号は、ロー状態がセット状態を示し、ハイ状態がリセット状態を示しているものとする。
【００１０】
メモリセルアレー制御回路１０２は、ＲＡＳ入力回路１１１、フィルタ回路１１２、アドレスデコード回路１１３、イコライザ制御回路１１４、ＷＯＲＤ線制御回路１１５、Ｓ／Ａ制御回路１１６(Ｓ／Ａ：Sense Amp.)、ＷＯＲＤ線リセット回路１１８、Ｓ／Ａリセット回路１１９、クロックリセット回路１２０を有している。
【００１１】
各回路間で入出力される信号のうち、ＲＡＳ信号がリセット状態からセット状態に転じた場合に伝達される信号経路を、図８中に、符号ｓ1〜ｓ6を付した実線の矢印で示す。逆に、ＲＡＳ信号がセット状態からリセット状態に戻った場合の信号経路を、符号ｒ1〜ｒ8を付した破線の矢印で示す。
【００１２】
初期状態ではＲＡＳ信号はリセット状態にあり、ＷＯＲＤ線はロー状態、ＳＡＥ線はロー状態(ＳＡＥ＿線はハイ状態)、ＢＬＥＱ線はハイ状態にあるものとする。
【００１３】
ＷＯＲＤ線がロー状態にある場合、メモリセル１３０内のＭＯＳトランジスタはオフしており、メモリセル１３０内のキャパシタはＢＩＴ線から切り放されている。また、ＳＡＥ線がロー状態にある場合、スイッチ１３３1、１３３2はオフしており、センスアンプ１３２には電源電圧ＶDやグラウンド電圧は印加されていない。
【００１４】
他方、ＢＬＥＱ線がハイ状態にあるため、ＢＩＴ線イコライザ１３１は動作状態にあり２本のＢＩＴ線(ＢＩＴ線1、ＢＩＴ線2)がそれぞれＶＢＬＲ線に接続されている。ＶＢＬＲ線には電源電圧ＶDの半分の電圧ＶD／２が印加されているため、ＢＩＴ線は電圧ＶD／２にプリチャージされている。
【００１５】
ＲＡＳ信号がリセット状態からセット状態に転じ、メモリセルアレー制御回路１０２がセット動作を開始した場合には、ＢＬＥＱ線、ＷＯＲＤ線、ＳＡＥ線は、その順に、それぞれＲＡＳ信号がリセット状態にあったときとは状態が逆になる。
【００１６】
その場合、先ず、ＲＡＳ信号が入力されるＲＡＳ入力回路１１１からフィルタ回路１１２に対し、ＲＡＳ信号を増幅したロー状態の信号ｓ1が出力される(符号Ａで示す期間の開始)。
【００１７】
フィルタ回路１１２には、ロー状態の信号に含まれるパルス状のハイノイズ(ＬＨＬノイズ)を除去するＬＨＬフィルタが内蔵されており、フィルタ回路１１２からアドレスデコード回路１１３に対し、そのＬＨＬフィルタを介して信号ｓ2が出力される。従って、ＲＡＳ信号がリセット状態からセット状態に転じた後(ハイ状態からロー状態に転じた後)は、アドレスデコード回路１１３に出力される信号ｓ2にはＬＨＬノイズは含まれない。
【００１８】
アドレスデコード回路１１３には、図示しない周辺回路から予めアドレス信号が入力されており、アドレスデコード回路１１３内では、信号ｓ2の入力によってアドレス信号のデコーディングが開始され、アドレスの準備が整ったことを示す信号ｓ3が、イコライザ制御回路１１４とＷＯＲＤ線制御回路１１５に出力される。
【００１９】
その信号ｓ3が入力されたイコライザ制御回路１１４が信号ｓ4を出力すると、先ず、ＢＬＥＱ線の状態変化が開始され、ハイ状態にあったＢＬＥＱ線はロー状態にされる。
ＢＬＥＱ線がロー状態になると、ＢＩＴ線イコライザ１３１は動作を停止し、２本のＢＩＴ線はＶＢＬＲ線から切り放されて浮遊状態になる(期間Ａの終了)。
【００２０】
次いで、ＷＯＲＤ線制御回路１１５から信号ｓ5が出力されると、アドレス信号によって選択されたＷＯＲＤ線の状態変化が開始され(符号Ｂで示す期間の開始)、ロー状態にあったＷＯＲＤ線がハイ状態になり、そのＷＯＲＤ線に接続されたメモリセル１３０内のキャパシタが、１組のＢＩＴ線のうちのいずれか１本に接続される。
【００２１】
そのキャパシタは、グラウンド電圧か、又は電源電圧ＶDで充電されているが、容量が小さいため、キャパシタが接続されたＢＩＴ線は、プリチャージされた電圧ＶD／２よりも僅かに低電圧か又は僅かに高電圧になり、１組のＢＩＴ線間に微小な電位差が生じる。
【００２２】
ＷＯＲＤ線制御回路１１５から出力され、ＷＯＲＤ線の状態を変化させた信号ｓ5は、Ｓ／Ａ制御回路１１６にも入力されており、その信号ｓ5が入力されたＳ／Ａ制御回路１１６は、ＷＯＲＤ線がハイ状態になった後、信号ｓ6を出力し、ＳＡＥ線をロー状態からハイ状態に変化させる。
【００２３】
ＳＡＥ線がハイ状態(ＳＡＥ＿線はハイ状態からロー状態に転じる。)になると、スイッチ１３３1、１３３2が導通し、電源電圧ＶDとグラウンド電圧とがセンスアンプ１３２に印加され、センスアンプ１３２が動作を開始する。
【００２４】
センスアンプ１３２が動作すると１組のＢＩＴ線間の微小な電圧差が増幅され、僅かに高い電圧であった方のＢＩＴ線は電源電圧ＶDにされ、僅かに低い電圧であった方のＢＩＴ線はグラウンド電位にされ、ＢＩＴ線の極性弁別が完了する(期間Ｂの終了)。
この状態は、メモリセル内に蓄積されていたデータがＢＩＴ線に現れていることになるので、ＢＩＴ線の電圧を検出することでデータの読み出しが行われる。
【００２５】
また、この状態ではメモリセル内のキャパシタがＢＩＴ線に接続されているので、所望のデータを示す電圧をＢＩＴ線に印加することでキャパシタをその電圧で充放電させ、データの書き込みが行われる(符号Ｃで示す期間の開始)
ＲＡＳ信号は、読み出し、又は書き込みの開始後、終了前に、セット状態からリセット状態に戻っており、読み出し又は書き込みが終了する時点では、ＲＡＳ入力回路１１１からフィルタ回路１１２には、ＲＡＳ信号のリセット状態への復帰を示す信号ｒ1が既に出力されている。
【００２６】
しかし、信号ｒ1は、フィルタ回路１１２内に内蔵するＬＨＬフィルタの影響によって後段への伝達が遅延されており、フィルタ回路１１２からＷＯＲＤ線リセット回路１１８に対し、遅れて信号ｒ2が出力されると、メモリセルアレー制御回路１０２はリセット動作を開始しする。
【００２７】
ＷＯＲＤ線リセット回路１１８は、信号ｒ2が入力されると、ＷＯＲＤ線制御回路１１５とＳ／Ａリセット回路１１９に信号ｒ3をそれぞれ出力する。信号ｒ3が入力されたＷＯＲＤ線制御回路１１５は信号ｒ4を出力し、ハイ状態にあったＷＯＲＤ線の状態変化を解除し、ロー状態に戻すと、メモリセル１３０内のキャパシタはＢＩＴ線から切り放される。
【００２８】
次いで、信号ｒ3が入力されたＳ／Ａ制御回路１１６から信号ｒ6が出力され、ハイ状態にあったＳＡＥ線の状態変化がロー状態に戻されると、スイッチ１３３1、１３３2がオフし、センスアンプ１３２の動作が停止する。
【００２９】
このセンスアンプ回路１３２の動作が停止するときは、信号ｒ2の遅れにより、読み出し又は書き込みは既に終了している。
【００３０】
Ｓ／Ａ制御回路１１６から出力される信号ｒ6はクロックリセット回路１２０にも入力されており、信号ｒ6が入力されたクロックリセット回路１２０は、アドレスデコード回路１１３とイコライザ制御回路１１４とに信号ｒ7を出力する。
【００３１】
信号ｒ7が入力されたイコライザ制御回路１１４は信号ｒ8を出力し、ロー状態にあったＢＬＥＱ線の状態変化を解除し、ハイ状態に戻す。ＢＬＥＱ線がハイ状態になるとＢＩＴ線イコライザ１３１が動作を開始し、ＢＩＴ線をＶＢＬＲ線に接続し、ＢＩＴ線を電圧ＶD／２にプリチャージする。
【００３２】
他方、信号ｒ7が入力されたアドレスデコード回路１１３はリセット動作の終了を検出し、外部回路にその状態を出力し、かくてメモリセルアレー制御回路１０２は初期状態に復帰する。
【００３３】
以上説明したように、ＲＡＳ信号がリセット状態からセット状態に転じた場合には、メモリセルアレー制御回路１０２はセット動作を開始し、信号ｓ4、ｓ5、ｓ6の順にＲＡＳ信号の変化を伝達し、ＢＬＥＱ線、ＷＯＲＤ線、ＳＡＥ線をその順番で状態変化させ、ＢＩＴ線のＶＢＬＲ線からの切り離し、ＢＩＴ線へのキャパシタの接続、センスアンプ１３２によるＢＩＴ線の極性弁別が行われる。
【００３４】
この場合、データ入出力を高速に行うため、ＲＡＳ信号がセット状態に転じてからＢＩＴ線の極性弁別が終了するまでには、ＢＬＥＱ線、ＷＯＲＤ線、及びＳＡＥ線の状態をできるだけ早く変化させる必要がある。このダイナミックメモリでは、ＲＡＳ信号がセット状態に転じてから５０ｎsec程度の時間でデータの入出力が行われる。従って、メモリセルアレー制御回路１０２内には、セット動作を遅延させるような、ＨＬＨノイズに対するフィルターを挿入しずらい。
【００３５】
他方、ＲＡＳ信号がリセット動作を行う場合には、ＲＡＳ信号のリセット状態への復帰が、信号ｒ5、信号ｒ6、信号ｒ4の順に伝達され、ＷＯＲＤ線、ＳＥＡ線、ＢＬＥＱ線の状態変化がその順番で解除され、ＢＩＴ線からのキャパシタの切り離し、センスアンプ１３２の動作停止、ＶＢＬＲ線へのＢＩＴ線の接続が行われる。
【００３６】
この場合、データ入出力時間のマージンを確保するために、メモリセルアレー制御回路１０２内では、ＲＡＳ信号のリセット信号への復帰が遅れて伝達され、リセット動作は所定時間だけ遅れて開始される。従って、ハイ状態のＲＡＳ信号にＨＬＨノイズが重畳された場合、メモリセルアレー制御回路１０２は、そのＨＬＨノイズを結果的に増幅してしまい、誤動作により、メモリセルアレー１１０内のデータを破壊してしまうという問題がある。
【００３７】
例えば、図１１(ａ)に示すように、初期状態にあるときに、ＲＡＳ信号にローノイズ１４１(ＨＬＨノイズ)が重畳された場合には、メモリセルアレー制御回路１０２はセット動作を開始し、キャパシタをＢＩＴ線に接続してしまう。
【００３８】
その直後にＲＡＳ信号がリセット状態に戻ると、所定時間遅れて開始されるリセット動作により、センスアンプ１３２がＢＩＴ線間の電圧差増幅を行っている最中に、その動作が停止させられる場合がある。そのとき、ビット線の極性弁別が終了していないと、キャパシタは中途半端な電圧で充電されてしまい、メモリセル１３０はデータを正常に保持できなくなってしまう(オールローフェイル)。
【００３９】
また、図１１(ｂ)に示すように、リセット動作中にＲＡＳ信号にローノイズ１４２(ＨＬＨノイズ)が重畳されると、キャパシタがＢＩＴ線に接続されている状態でＢＩＴ線イコライザ１３１が動作を開始する場合があり、キャパシタがＶＢＬＲ線の電圧である中途半端な電圧ＶD／２で充電されると、メモリセル１３０内のデータが消滅してしまう(オールローフェイル)。
【００４０】
上記のような問題を解決するために、入力されるＲＡＳ信号がリセット状態からセット状態に転じる場合と、セット状態からリセット状態に戻る場合の両方についてインターロックすることも考えられるが、内部的に完全に閉じてしまい、外部からの入力を全く受け付けなくなるおそれがある。
【発明の開示】
【発明が解決しようとする課題】
【００４１】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、ＲＡＳ信号にノイズが重畳されても、データが破壊しないダイナミックメモリを提供することにある。
【課題を解決するための手段】
【００４２】
本発明は、ダイナミックメモリであり、初期状態ではメモリセルアレー制御回路がビット線イコライザを動作させ、ビット線対をＶＢＬＲ線に接続して所定電圧にプリチャージしておき、ＲＡＳ信号が非活性状態(リセット状態)から活性状態(セット状態)に転じると、前記メモリセルアレー制御回路はセット動作を開始し、前記ビット線イコライザの動作を停止させ、前記ビット線対を前記ＶＢＬＲ線から切り離し、次いで、選択されたワード線を駆動し、そのワード線に接続されているメモリセル内のキャパシタを前記ビット線に接続し、センスアンプを起動して、前記ビット線に現れた電圧変化を増幅して前記ビット線対を極性弁別し、前記ＲＡＳ信号がセット状態からリセット状態に戻ると、前記メモリセルアレー制御回路は所定時間遅れてリセット動作を開始し、前記ワード線の駆動を解除して前記キャパシタを前記ビット線から切り離し、前記センスアンプを停止させて前記ビット線対の電圧増幅を終了させ、前記ビット線イコライザを動作させ、前記ビット線対をＶＢＬＲ線に接続し、前記メモリセルアレー制御回路の内部状態を前記初期状態に戻すように構成されている。
【００４３】
上述した課題を解決するために、請求項１に記載された本発明のダイナミックメモリは、複数のビット線対と複数のワード線との各交点にメモリセルが形成されているメモリセルアレーと、前記ビット線対を所定の電圧にプリチャージするビット線イコライザと、前記ビット線対に現れる微小電圧差を増幅する複数のセンスアンプと、前記複数のワード線の中から選択された１本のワード線を駆動するワード線駆動回路とを有し、ロウ・アドレス・ストロープ(ＲＡＳ)信号が活性化されると前記ビット線イコライザによるビット線対のプリチャージの停止、前記ワード線駆動回路による選択されたワード線の駆動、前記センスアンプによるメモリセルのデータの弁別という一連のセット動作を開始し、前記ＲＡＳ信号が非活性化されると前記ワード線駆動の停止、前記ビット線対のプリチャージという一連のリセット動作を開始し、前記ワード線の駆動が開始される前に前記ＲＡＳ信号が非活性化状態に戻ると当該ＲＡＳ信号の非活性化を検出して前記セット動作を中止するように構成されている。
この請求項１に記載された発明は、請求項２に記載された発明のように、前記ＲＡＳ信号の活性化により前記セット動作が開始され、前記センスアンプによるメモリセルのデータの弁別の前に前記ＲＡＳ信号が非活性状態に戻ると、当該ＲＡＳ信号の非活性化を無視して前記セット動作を継続するように構成することができる。
更には、請求項１に記載された発明は、請求項３に記載された発明のように、前記ＲＡＳ信号の非活性化により前記リセット動作が開始され、前記ワード線の駆動が停止され、前記ビット線対のプリチャージが行われる前に前記ＲＡＳ信号が活性化状態に遷移すると、当該ＲＡＳ信号の活性化を無視して前記リセット動作を継続するように構成することができる。
また、上述した請求項１、２又は３に記載のダイナミックメモリは、請求項４に記載の発明のように、前記ＲＡＳ信号が活性化状態にあるときに非活性化状態を示す如きノイズが重畳された場合に、当該ノイズを除去するように構成されたフィルタ回路を有する構成とすることができる。
請求項５に記載の発明は、複数のビット線対と複数のワード線との各交点にメモリセルが形成されているメモリセルアレーと、前記ビット線対を所定の電圧にプリチャージするビット線イコライザと、前記ビット線対に現れる微小電圧差を増幅する複数のセンスアンプと、前記複数のワード線の中から選択された１本のワード線を駆動するワード線駆動回路とを有し、ロウ・アドレス・ストロープ（ＲＡＳ）信号が活性化されると前記ビット線イコライザによるビット線対のプリチャージの停止、前記ワード線駆動回路による選択されたワード線の駆動、前記センスアンプによるメモリセルのデータの弁別という一連のセット動作を開始し、前記ＲＡＳ信号が非活性化されると前記ワード線駆動の停止、前記ビット線対のプリチャージという一連のリセット動作を開始するダイナミックメモリであって、前記ワード線駆動回路のセット動作に応じてセットされ、前記センスアンプのセット動作に応じてリセットされるラッチ回路を備え、前記ワード線の駆動が開始される前に前記ＲＡＳ信号が活性化状態から非活性化状態に戻る場合には、当該ＲＡＳ信号の非活性化を検出して前記一連のセット動作が中止され、前記ＲＡＳ信号の活性化により前記一連のセット動作が開始され、前記センスアンプによるメモリセルのデータの弁別の前に前記ＲＡＳ信号が非活性状態に戻る場合には、前記ラッチ回路がセット状態にあることにより前記ＲＡＳ信号の非活性化が無視されて前記一連のセット動作が継続される、ダイナミックメモリである。
請求項６記載の発明は、複数のビット線対と複数のワード線との各交点にメモリセルが形成されているメモリセルアレーと、前記ビット線対を所定の電圧にプリチャージするビット線イコライザと、前記ビット線対に現れる微小電圧差を増幅する複数のセンスアンプと、前記複数のワード線の中から選択された１本のワード線を駆動するワード線駆動回路とを有し、ロウ・アドレス・ストロープ（ＲＡＳ）信号が活性化されると前記ビット線イコライザによるビット線対のプリチャージの停止、前記ワード線駆動回路による選択されたワード線の駆動、前記センスアンプによるメモリセルのデータの弁別という一連のセット動作を開始し、前記ＲＡＳ信号が非活性化されると前記ワード線駆動の停止、前記ビット線対のプリチャージという一連のリセット動作を開始するダイナミックメモリであって、前記ワード線駆動回路のセット動作に応じてセットされ、前記センスアンプのセット動作に応じてリセットされるラッチ回路を備え、前記ワード線の駆動が開始される前に前記ＲＡＳ信号が活性化状態から非活性化状態に戻る場合には、当該ＲＡＳ信号の非活性化を検出して前記一連のセット動作が中止され、前記ＲＡＳ信号の非活性化により前記一連のリセット動作が開始され、前記ワード線の駆動が停止され、前記ビット線対のプリチャージが行われる前に前記ＲＡＳ信号が活性化状態に遷移する場合には、当該ＲＡＳ信号の活性化を無視して前記リセット動作を継続する、ダイナミックメモリである。
【００４４】
上述したように、本発明のダイナミックメモリは、初期状態ではビット線対をＶＢＬＲ線に接続し、所定電圧にプリチャージしておき、ＲＡＳ信号がリセット状態からセット状態に転じるとセット動作を開始し、ビット線イコライザを停止させてビット線対をＶＢＬＲ線から切り離し、選択されたワード線の状態を変化させて、そのワード線に接続されているメモリセル内のキャパシタをビット線に接続させ、ビット線に現れた電圧変化をセンスアンプ回路によって増幅し、ビット線対をハイ状態とロー状態に極性弁別している。
【００４５】
他方、ＲＡＳ信号がセット状態からリセット状態に戻ると、データ入出力の時間的マージンを確保するために、所定時間だけ遅れてリセット動作を開始し、ワード線の状態変化(駆動状態)を解除してメモリセル内のキャパシタをビット線から切り離し、ビット線の電圧増幅を終了させると共にビット線対をＶＢＬＲ線に接続し、初期状態に戻すように構成されている。
【００４６】
このような構成のダイナミックメモリでは、上述のセット動作が開始され、ワード線の駆動が行われる前に、ＲＡＳ信号がリセット状態に戻った場合には、リセット状態へ復帰したことを示す信号が所定時間だけ遅れて伝達されるように構成されている。従って、メモリセルアレー制御回路内では、リセット動作はその遅れ時間の分遅れて開始されるため、ビット線にキャパシタが接続され、当該ビット線の電圧増幅が行われている最中にワード線の駆動状態が解除され、メモリセル内のキャパシタがビット線から切り放されてしまう。
【００４７】
この場合、ビット線対の極性弁別は終了しておらず、ビット線は中途半端な電圧になっているため、キャパシタも、その中途半端な電圧で充電されてしまい、データが破壊されてしまう。
【００４８】
そこで、本発明では、ＲＡＳ信号のセット状態からリセット状態への復帰を早期に検出し、そのタイミングが、ワード線の駆動が行われる前であれば、その駆動を中止させ、全体を初期状態に戻すことで、メモリセル内のキャパシタにセット動作を開始する前の電圧を維持させ、データ破壊を防止している。
【００４９】
他方、ＲＡＳ信号がリセット状態に戻ったタイミングが、キャパシタがビット線に接続された後、極性弁別が終了する前であった場合には、ワード線の駆動を解除してしまうと、ビット線対が極性弁別される前にキャパシタがビット線から切り離されてしまい、かえってキャパシタを中途半端な電圧で充電してしまう。そこで、その場合にはセット動作を続行させ、ビット線対の極性弁別を完了させることで、キャパシタを正常な電圧で充電している。
【００５０】
従って、その後リセット動作を開始し、キャパシタをビット線から切り離して初期状態に復帰させても、メモリセル内のデータが破壊されることはない。
【００５１】
他方、リセット動作が開始され、ワード線の駆動が解除された後であってビット線対がＶＢＬＲ線に接続される前に、ＲＡＳ信号がリセット状態からセット状態に転じた場合、セット動作は遅延することなく開始されるため、そのままではビット線対へのプリチャージが終了する前にビット線対がＶＢＬＲ線から切り離され、その状態のビット線にキャパシタが接続されてしまう。従って、中途半端な電位のビット線にキャパシタが接続されるため、極性弁別を正しく行うことができない。
【００５２】
そこで本発明のダイナミックメモリでは、その場合はメモリセルアレー制御回路内で、セット状態に転じた信号を無視し、リセット動作を続行し、ビット線対のプリチャージを終了させてから初期状態に復帰させている。
【００５３】
以上説明したように、本発明のダイナミックメモリでは、リセット状態のＲＡＳ信号にセット状態を示すローノイズ(ＨＬＨノイズ)が重畳された場合でも、メモリセル内のデータが破壊しないように構成されている。従って、逆に、セット状態のＲＡＳ信号にリセット状態を示すハイノイズ(ＬＨＬノイズ)に対しては、そのノイズを除去するフィルタを設けておくとよい。
【発明の効果】
【００５４】
ＢＩＴ線が中途半端な電圧のままで、メモリセル内のキャパシタが接続されることはない。従って、メモリセル内のデータが破壊されることはない。
フィルタとインターロックを組合わせているので、内部的に閉じてしまうことがない。
【発明を実施するための最良の形態】
【００５５】
図１の符号２は、本発明のダイナミックメモリ内に設けられたメモリセルアレー制御回路であり、ＲＡＳ入力回路１１、フィルタ回路１２、アドレスデコード回路１３、イコライザ制御回路１４、ＷＯＲＤ線制御回路１５、Ｓ／Ａ制御回路１６、ロックアウト回路１７、ＷＯＲＤ線リセット回路１８、Ｓ／Ａリセット回路１９、クロックリセット回路２０を有している。
【００５６】
上記メモリセルアレー制御回路１０２を有するダイナミックメモリと同様に、このメモリセルアレー制御回路２を有するダイナミックメモリでも、初期状態やリセット動作では、ＷＯＲＤ線制御回路１５からハイ状態の信号ｒ4が出力される。その場合、ＷＯＲＤ線はロー状態となり、メモリセル１３０内のキャパシタはＢＩＴ線に接続されない。
【００５７】
反対に、セット動作が開始され、ＷＯＲＤ線制御回路１５からロー状態の信号ｓ5が出力されると、選択されたＷＯＲＤ線はハイ状態に変化し、そのＷＯＲＤ線に接続されたメモリセル１３０内のキャパシタがＢＩＴ線に接続される。
【００５８】
また、このメモリセルアレー制御回路２では、セット動作では、ＷＯＲＤ線制御回路１５が出力する信号ｓ5がＷＯＲＤ線リセット回路１８にも入力される以外は、上述したメモリセルアレー制御回路１０２と同じ順序で信号を伝達し、ＢＩＴ線を極性弁別する。従って、ＲＡＳ信号が正常に入力され、極性弁別されたＢＩＴ線からデータ入出力が行われるまでの動作は、上述のメモリセルアレー制御回路１０２と同様なので、その動作は説明を省略する。
【００５９】
他方、ＲＡＳ信号がセット状態からリセット状態に戻る場合の信号伝達経路と動作は異なっている。
【００６０】
＜正常なＲＡＳ信号が入力された場合のリセット動作＞
先ず、セット動作が開始された後、リセット状態を示すＲＡＳ信号が正常に入力された場合の動作を説明する。
【００６１】
図２は、メモリセルアレー制御回路２の部分詳細回路図である。ＲＡＳ入力回路１１に入力されるＲＡＳ信号がセット状態になり、ＢＩＴ線の極性弁別が正常に行われた後、リセット状態に戻ると、先ず、ＲＡＳ入力回路１１からフィルタ回路１２とロックアウト回路１７にハイ状態の信号ｒ1が出力され、メモリセルアレー制御回路２内でのリセット動作が開始される。
【００６２】
その動作を、図３のタイミングチャートを用いて説明する。
フィルタ回路１２内には、ＬＨディレイ回路とＮＡＮＤゲートとから成るＬＨＬフィルタ２１と、ＮＡＮＤゲート２個で構成されるフリップフロップとが設けられている。そのフリップフロップには、ＲＡＳ入力回路１１が出力した信号ｒ1が、ＬＨＬフィルタ２１を介して、反転された状態で入力されており、フリップフロップで再度反転され、フィルタ回路の出力ｒ'2となっている。その出力ｒ'2はハイ状態であり、ＷＯＲＤ線リセット回路１８、ロックアウト回路１７、アドレスデコード回路１３とに入力されている。
【００６３】
ＷＯＲＤ線リセット回路１８内では、その出力ｒ'2は、ＮＡＮＤゲートの一方の入力端子に接続されており、ＮＡＮＤゲートの他方の入力端子は、セット動作を行ったときに前段のフリップフロップによってハイ状態にされている。
【００６４】
ＮＡＮＤゲートの出力はＷＯＲＤ線リセット回路１８の出力ｒ'3となっており、３入力ＮＡＮＤゲートで構成されたＷＯＲＤ線制御回路１５の１つの入力端子に接続されている。この場合、出力ｒ'3がロー状態であるため、３入力ＮＡＮＤゲートの出力は、他の入力端子の状態に関わらずハイ状態となる。３入力ＮＡＮＤゲートからハイ状態の信号ｒ4が出力されると、ハイ状態にあったＷＯＲＤ線の論理状態は解除され、ロー状態に戻り、メモリセルのキャパシタはＢＩＴ線から切り放される。
【００６５】
最終的にアドレスデコード回路１３が出力するハイ状態の信号ｓ3が出力されなくなると、リセット動作は終了し、メモリセルアレー制御回路２は初期状態に復帰する。
【００６６】
＜ＲＡＳ信号がセット状態になった後、短時間でリセット状態に戻った場合＞  
セット動作が開始された後、選択されたＷＯＲＤ線の状態が変化する前(メモリセルがＢＩＴ線に接続される前：期間Ａ)にＲＡＳ信号がリセット状態に戻った場合の動作を説明する。
【００６７】
図４のタイミングチャートに示すように、ＲＡＳ信号がセット状態に転じると、フィルタ回路１２からアドレスデコード回路１３にロー状態の信号ｓ2が出力される。
【００６８】
信号ｓ2が入力されたアドレスデコード回路１３は、ＢＩＴ線イコライズ回路１４とＷＯＲＤ線制御回路１５とにハイ状態の信号ｓ3を出力する。
【００６９】
その信号ｓ3が入力されたイコライザ制御回路１４が信号ｓ4を出力すると、ＢＬＥＱ線はロー状態になり、動作状態にあったＢＩＴ線イコライザ１３１が停止する。
【００７０】
ロックアウト回路１７内では、出力段のＮＡＮＤゲートの一方の入力端子に、ＷＯＲＤ線リセット回路１８の出力ｒ"3がインバータを介して入力されており、他方の入力端子には、ＯＲゲートの出力が入力されている。
【００７１】
そのＯＲゲートの一方の入力端子には、ＲＡＳ入力回路１１が出力する信号ｒ1が直接入力されており、他方の入力端子には、フィルタ回路１２の出力ｒ'2が入力されている。
【００７２】
ＲＡＳ信号がリセット状態からセット状態に転じた場合、ＲＡＳ入力回路１１が出力する信号ｒ1は直ちにロー状態となる。また、フィルタ回路１２の出力ｒ'2は。遅れてロー状態(信号ｓ2)になるが、結局、ＯＲゲートの２つの入力端子には、ロー状態の信号が入力され、出力はロー状態になる。従って、ＮＡＮＤゲートの一つの入力端子がロー状態になるので、他の入力端子がロー状態であってもハイ状態であっても、そのＮＡＮＤゲートの出力ｒ'1はハイ状態になる。
【００７３】
このように、ＲＡＳ信号がセット状態になった場合、ＲＡＳ信号の変化によってハイ状態となった出力ｒ'1は、３入力ＮＡＮＤゲート(ＷＯＲＤ線制御回路１５)の一つの入力端子に入力されるが、他の一つの入力端子に入力されるアドレスデコード回路１３からの出力信号は、アドレスデコード回路１３内で遅延され、未だ入力されていない。従って、アドレスデコード回路１３の出力は、ＲＡＳ信号がリセット状態にあったときのロー状態が維持されているため、その出力が接続された３入力ＮＡＮＤゲートは、ロックアウト回路１７からの出力ｒ'1の状態に関わらず、ハイ状態の信号ｒ4を出力する。
【００７４】
この信号ｒ4によってＷＯＲＤ線のロー状態は維持されるので、メモリセル１３０内のキャパシタはＢＩＴ線に接続されない。
【００７５】
その状態でＲＡＳ信号がセット状態からリセット状態に戻った場合(ＨＬＨノイズ)には、既にＲＡＳ信号はリセット状態に戻っているのにも拘わらず、アドレスデコード回路１３から、ＲＡＳ信号がセット状態になったことを示す信号ｓ3が所定の遅延時間だけ遅れて出力され、ＷＯＲＤ線制御回路１５に入力される。
【００７６】
他方、ロックアウト回路１７内のＯＲゲートには、ＲＡＳ入力回路１１からＲＡＳ信号がリセット状態に戻ったことを示すハイ状態の信号ｒ1が直接入力されるため、後段のＮＡＮＤゲートに対し、ハイ状態の信号を遅れることなく出力する。
【００７７】
このとき、ＮＡＮＤゲートの２つの入力端子はハイ状態になるため、出力ｒ'1はロー状態へ変化する。このように、セット状態になったＲＡＳ信号が短時間でリセット状態に戻った場合でも、出力ｒ'1のロー状態への変化は直ちに行われ、３入力ＮＡＮＤゲートに出力される。
【００７８】
この場合、ＷＯＲＤ線制御回路１５の一つの入力端子に、アドレスデコード回路１３からのハイ状態の信号ｓ3が入力される前に、他の一つの入力端子に入力する信号ｒ'1がロー状態になっているため、ＷＯＲＤ線制御回路１５の出力(３入力ＮＡＮＤゲートの出力)には変化がなく、信号ｒ4のハイ状態が維持される。
従って、選択されるべきＷＯＲＤ線は状態変化せず、そのＷＯＲＤ線に接続されているメモリセル１３０内のキャパシタはＢＩＴ線に接続されない。
【００７９】
このように、ＲＡＳ信号のセット状態からリセット状態への変化は、データ入出力時間を確保するために、アドレスデコード回路１３内で遅延されるため、ＲＡＳ信号の状態変化はＷＯＲＤ線制御回路１５に遅れて伝達される。それに対し、ＲＡＳ信号がリセット状態からセット状態へ変化する場合は、ロックアウト回路１７を介してＷＯＲＤ線制御回路１５に対し、ＲＡＳ信号の状態変化が遅れることなく伝達されている。
【００８０】
従って、アドレスデコード回路１３が出力する信号ｓ3とロックアウト回路１７の出力ｒ'1とを論理演算し、共に同じ状態になった場合にだけ、ＷＯＲＤ線の状態変化が生じ得るように構成することで、リセット状態のＲＡＳ信号に、ごく短いＨＬＨノイズが重畳された場合でも、メモリセルアレー制御回路２内でセット動作を進行させず、ＷＯＲＤ線が状態変化することがないようにされている。
【００８１】
＜ＢＩＴ線の極性弁別終了前に、ＲＡＳ信号がリセット状態に戻った場合＞
これは、セット状態に転じたＲＡＳ信号が、選択されたＷＯＲＤ線の状態変化を開始させた後、ＢＩＴ線の極性弁別が終了する前(期間Ｂ)にリセット状態に戻った場合である。
【００８２】
図５に示すように、期間Ｂでは、ＷＯＲＤ線制御回路１５はロー状態の信号ｓ5を出力しており、その信号ｓ5がＷＯＲＤ線リセット回路１８内のフリップフロップのセット側の端子(Ｓ)に入力されている。従って、そのフリップフロップのセット側の出力端子の出力ｒ"3はハイ状態になっている。
【００８３】
期間Ｂ内では、Ｓ／Ａ制御回路１６からはロー状態の信号ｒ6が出力されており、ＷＯＲＤ線リセット回路１８内では、ＬＨディレイ回路を介してＮＯＲゲートの一方の入力端子に入力されている。
【００８４】
ＮＯＲゲートの他方の入力端子には、ＷＯＲＤ線リセット回路１８自身のハイ状態の出力ｒ'3がインバータを介して反転された状態で入力されている。
【００８５】
従って、ＮＯＲゲートに入力される信号は共にロー状態であり、ＮＯＲゲートからはハイ状態の信号が出力される。
【００８６】
その信号は、フリップフロップのリセット側の端子に入力されており、このとき、セット側の端子の出力ｒ"3がハイ状態にあるため、フリップフロップのリセット側の出力ｒ*はロー状態になる。
【００８７】
他方、フィルタ回路１２の出力ｒ'2はロー状態であり、ＷＯＲＤ線リセット回路１８の出力段のＮＡＮＤゲートには、フリップフロップのリセット側の出力ｒ*(ロー状態)と、フィルタ回路１２の出力ｒ'2(ロー状態)とが入力されるため、ＷＯＲＤ線リセット回路１８の出力ｒ'3はハイ状態となる。
【００８８】
このとき、ＷＯＲＤ線制御回路１５の３つの入力端子は全てハイ状態であるため、ＷＯＲＤ線制御回路１５からはロー状態の信号ｓ5が出力されており、その状態にあるときに、ＲＡＳ信号がリセット状態に戻った場合には、フィルタ回路１２の出力ｒ'2はハイ状態になるが、信号ｒ*はロー状態であるため、ＮＡＮＤゲートの出力ｒ'3のハイ状態は変化せず、従って、ＷＯＲＤ線制御回路１５の入力端子の状態に変化はない。そのため、ＷＯＲＤ線制御回路１５は信号ｓ5の出力状態を維持するので、ＷＯＲＤ線の状態は維持される。
【００８９】
他方、Ｓ／Ａ制御回路１６は、信号ｓ5が入力された後、所定時間だけ遅延して信号ｓ6を出力し、センスアンプ１３２を動作させる。
【００９０】
Ｓ／Ａ制御回路１６からＷＯＲＤ線リセット回路１８に信号ｓ6が出力されると、その後、所定時間遅延してロックアウトが解除され、リセット動作が開始されて各回路は初期状態に復帰する。リセット動作が開始されるときは、ＢＩＴ線の極性弁別が行われ、メモリーセルへの十分な書き込みが終了した後である。
【００９１】
このときのＢＬＥＱ線、ＷＯＲＤ線、ＳＥＡ線、ＢＩＴ線のタイミングチャートを図１２(ａ)に示す。従来技術の場合(図１１(ａ))は、キャパシタが中途半端な電圧で充電されてしまうのに対し、本発明のメモリセルアレー制御回路２によれば、ＢＩＴ線の極性弁別が正常に行われ、キャパシタが通常の電圧で重放電された後、初期状態に復帰していることが分かる。
【００９２】
＜リセット動作中にＲＡＳ信号がセット状態になった場合＞
これは、図６に示すように、リセット動作が開始され、選択されたＷＯＲＤ線の状態変化が解除された後であって、ＢＩＴ線がＶＢＬＲ線に接続される前(期間Ｄ内)に、ハイ状態のＲＡＳ信号に短時間だけローノイズが重畳された場合である(ＨＬＨノイズ)。
【００９３】
選択されたＷＯＲＤ線の状態変化が解除されたときは、フィルタ回路１２の出力ｒ'2はハイ状態であり、ロックアウト回路１７内のＯＲゲートの一端はハイ状態になっている。
【００９４】
そのＯＲゲートの他端に入力されるフィルタ回路１２の出力は、ＲＡＳ信号がリセット状態からセット状態に変化すると、信号ｒ1(ハイ状態)から信号ｓ1(ロー状態)に変化するが、ＯＲゲートの一端はハイ状態のままであるので、ＲＡＳ信号の変化は無視され、後段の回路にＨＬＨノイズは伝達されない。
また、フィルタ回路１２内では、ＨＬＨノイズはフリップフロップによって除去され、アドレスデコード回路１３へは伝達されない。
【００９５】
このときのＢＬＥＱ線、ＷＯＲＤ線、ＳＥＡ線、ＢＩＴ線のタイミングチャートを図１２(ｂ)に示す。従来技術の場合(図１１(ｂ))は、ＢＩＴ線イコライザ１３１とＷＯＲＤ線とが同時に活性化し、キャパシタが中途半端な電圧で充電されてしまうのに対し、本発明のメモリセルアレー制御回路２によれば、セット状態を開始せず、正常に初期状態に復帰している。
【００９６】
＜セット動作中にＬＨＬノイズが重畳された場合＞
これは、例えば、図７に示すように、ＲＡＳ信号がセット状態からリセット状態に戻る直前にハイノイズが重畳された場合である。この場合はＬＨＬノイズとなってＲＡＳ入力回路１１を通過し、フィルタ回路１２とロックアウト回路１７に入力される。
【００９７】
フィルタ回路１２内では、ハイノイズはＬＨＬフィルタ２１によって除去されるので、フィルタ回路１２から出力される信号ｓ2にはハイノイズは含まれない。
【００９８】
他方、ロックアウト回路１７内では、ＬＨＬノイズはＯＲゲートを介してＮＡＮＤゲートの一端に伝達されるが、ＮＡＮＤゲートの他端には、ＷＯＲＤ線リセット回路１８の出力ｒ"3(ハイ状態)が反転したロー状態の信号が入力されており、ＬＨＬノイズの有無に関わらず、ＮＡＮＤゲートの出力はハイ状態が維持される。従って、ＬＨＬノイズは、ロックアウト回路１７内で除去され、後段の、ＷＯＲＤ線制御回路１５へは伝達されない。
【００９９】
以上説明したように、本発明のダイナミックメモリによれば、ＲＡＳ信号にノイズが重畳されてもメモリセルアレー制御回路２は誤動作せず、メモリセル内のデータが破壊されることはない。
【図面の簡単な説明】
【０１００】
【図１】本発明のダイナミックメモリのメモリセルアレー制御回路の内部ブロック図
【図２】その部分的な詳細回路図
【図３】ＲＡＳ信号が正常な場合の動作を説明するためのタイミングチャート
【図４】セット状態のＲＡＳ信号が期間Ａ内でリセット状態に戻った場合のタイミングチャート
【図５】セット状態のＲＡＳ信号が期間Ｂ内でリセット状態に戻った場合のタイミングチャート
【図６】リセット状態のＲＡＳ信号が期間Ｄ内でセット状態に変化した場合のタイミングチャート
【図７】セット状態のＲＡＳ信号にＬＨＬノイズが重畳された場合のタイミングチャート
【図８】従来技術のメモリセルアレー制御回路のブロック図
【図９】メモリセルアレーの部分回路図
【図１０】メモリセル内のデータをＢＩＴ線に出力させる動作を説明するためのタイミングチャート
【図１１】(ａ)：セット動作を開始した後、ＲＡＳ信号が短時間でリセット状態になった場合の従来技術のメモリセルアレー制御回路の内部動作を説明するためのタイミングチャート            (ｂ)：リセット動作を開始した後、ＲＡＳ信号にセット状態を示すノイズが重畳した場合の従来技術のメモリセルアレー制御回路の内部動作を説明するためのタイミングチャート
【図１２】(ａ)、(ｂ)：図１１に比較した場合の本発明のメモリセルアレー制御回路の内部動作を示すタイミングチャート
【符号の説明】
【０１０１】
２……メモリセルアレー制御回路    １３０……メモリセル    １３１……ＢＩＴ線イコライザ    １３２……センスアンプ
【図１】
2008257868.tif 000003
【図２】
2008257868.tif 000004
【図３】
2008257868.tif 000005
【図４】
2008257868.tif 000006
【図５】
2008257868.tif 000007
【図６】
2008257868.tif 000008
【図７】
2008257868.tif 000009
【図８】
2008257868.tif 000010
【図９】
2008257868.tif 000011
【図１０】
2008257868.tif 000012
【図１１】
2008257868.tif 000013
【図１２】
2008257868.tif 000014
【手続補正書】
【提出日】平成20年7月31日(2008.7.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のビット線対と複数のワード線との各交点にメモリセルが形成されているメモリセルアレーと、
前記ビット線対を所定の電圧にプリチャージするビット線イコライザと、
前記ビット線対に現れる微小電圧差を増幅する複数のセンスアンプと、
前記複数のワード線の中から選択された１本のワード線を駆動するワード線駆動回路と、
を有し、
ロウ・アドレス・ストロープ（ＲＡＳ）信号が活性化されると前記ビット線イコライザによるビット線対のプリチャージの停止、前記ワード線駆動回路による選択されたワード線の駆動、前記センスアンプによるメモリセルのデータの弁別という一連のセット動作を開始し、前記ＲＡＳ信号が非活性化されると前記ワード線駆動の停止、前記ビット線対のプリチャージという一連のリセット動作を開始するダイナミックメモリであって、
前記ワード線駆動回路のセット動作に応じてセットされ、前記センスアンプのセット動作に応じてリセットされるラッチ回路を備え、
前記ワード線の駆動が開始される前に前記ＲＡＳ信号が活性化状態から非活性化状態に戻る場合には、当該ＲＡＳ信号の非活性化を検出して前記一連のセット動作が中止され、
前記ＲＡＳ信号の活性化により前記一連のセット動作が開始され、前記センスアンプによるメモリセルのデータの弁別の前に前記ＲＡＳ信号が非活性状態に戻る場合には、前記ラッチ回路がセット状態にあることにより前記ＲＡＳ信号の非活性化が無視されて前記一連のセット動作が継続される、
ダイナミックメモリ。
【請求項２】
複数のビット線対と複数のワード線との各交点にメモリセルが形成されているメモリセルアレーと、
前記ビット線対を所定の電圧にプリチャージするビット線イコライザと、
前記ビット線対に現れる微小電圧差を増幅する複数のセンスアンプと、
前記複数のワード線の中から選択された１本のワード線を駆動するワード線駆動回路と、
を有し、
ロウ・アドレス・ストロープ（ＲＡＳ）信号が活性化されると前記ビット線イコライザによるビット線対のプリチャージの停止、前記ワード線駆動回路による選択されたワード線の駆動、前記センスアンプによるメモリセルのデータの弁別という一連のセット動作を開始し、前記ＲＡＳ信号が非活性化されると前記ワード線駆動の停止、前記ビット線対のプリチャージという一連のリセット動作を開始するダイナミックメモリであって、
前記ワード線駆動回路のセット動作に応じてセットされ、前記センスアンプのセット動作に応じてリセットされるラッチ回路を備え、
前記ワード線の駆動が開始される前に前記ＲＡＳ信号が活性化状態から非活性化状態に戻る場合には、当該ＲＡＳ信号の非活性化を検出して前記一連のセット動作が中止され、
前記ＲＡＳ信号の非活性化により前記一連のリセット動作が開始され、前記ワード線の駆動が停止され、前記ビット線対のプリチャージが行われる前に前記ＲＡＳ信号が活性化状態に遷移する場合には、当該ＲＡＳ信号の活性化を無視して前記リセット動作を継続する、
ダイナミックメモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はダイナミックメモリにかかり、特に、ＲＡＳ信号にノイズが重畳された場合であっても、メモリセル内のデータが破壊されないダイナミックメモリに関する。
【背景技術】
【０００２】
ダイナミックメモリ内には、多数のメモリセルが形成されており、それらメモリセルと、マトリックス状に配置されたＷＯＲＤ線とＢＩＴ線とでメモリセルアレーが形成されている。
【０００３】
図９には、メモリセルアレー１１０と、ＢＩＴ線イコライザ１３１と、センスアンプ１３２とが示されている。
【０００４】
メモリセルアレー１１０は多数のメモリセル１３０を有しており、各メモリセル１３０には、スイッチとなるＭＯＳトランジスタと、データを蓄積するキャパシタが１個ずつ設けられている。
【０００５】
メモリセルアレー１１０内には、ＷＯＲＤ線とＢＩＴ線がマトリックス状に配置されている。各ＢＩＴ線は２本１組にされており、選択されたＷＯＲＤ線によってメモリセル１３０が特定されると、１組のＢＩＴ線のいずれか一方に、そのメモリセル１３０内のキャパシタが接続されるように構成されている。
【０００６】
各ＢＩＴ線の組には、ＢＩＴ線イコライザ１３１とセンスアンプ１３２とが１個ずつ設けられている。ＢＩＴ線イコライザ１３１はＶＢＬＲ線とＢＬＥＱ線に接続されており、また、センスアンプ１３２は、ＳＡＥ線とＳＡＥ＿線によって制御されるスイッチ１３３1、１３３2を介して、電源電圧ＶDのラインとグラウンドラインにそれぞれ接続されている(ＳＡＥ：Sense Amp. Enable)。
【０００７】
ＷＯＲＤ線、ＢＬＥＱ線、ＳＡＥ線(及びＳＡＥ＿線)は、図８に示す従来技術のメモリセルアレー制御回路１０２(又は、後述するように本発明に用いられるメモリセルアレー制御回路２)に接続されている。
【０００８】
メモリセルアレー制御回路１０２には、外部からＲＡＳ信号(ＲＡＳ：Row Adress Strobe)が入力されており、メモリセルアレー制御回路１０２がＲＡＳ信号の状態によって、ＢＬＥＱ線、ＷＯＲＤ線、及びＳＡＥ線の状態を変化させ、ＲＡＳ信号がリセット状態からセット状態に転じる場合にはセット動作を行わせ、セット状態からリセット状態に戻る場合には、リセット動作を行わせるように構成されている。
【０００９】
その動作制御の手順を、図１０のタイミングチャートを参照して説明する。
この図１０のタイミングチャートでは、ＲＡＳ信号は、ロー状態がセット状態を示し、ハイ状態がリセット状態を示しているものとする。
【００１０】
メモリセルアレー制御回路１０２は、ＲＡＳ入力回路１１１、フィルタ回路１１２、アドレスデコード回路１１３、イコライザ制御回路１１４、ＷＯＲＤ線制御回路１１５、Ｓ／Ａ制御回路１１６(Ｓ／Ａ：Sense Amp.)、ＷＯＲＤ線リセット回路１１８、Ｓ／Ａリセット回路１１９、クロックリセット回路１２０を有している。
【００１１】
各回路間で入出力される信号のうち、ＲＡＳ信号がリセット状態からセット状態に転じた場合に伝達される信号経路を、図８中に、符号ｓ1〜ｓ6を付した実線の矢印で示す。逆に、ＲＡＳ信号がセット状態からリセット状態に戻った場合の信号経路を、符号ｒ1〜ｒ8を付した破線の矢印で示す。
【００１２】
初期状態ではＲＡＳ信号はリセット状態にあり、ＷＯＲＤ線はロー状態、ＳＡＥ線はロー状態(ＳＡＥ＿線はハイ状態)、ＢＬＥＱ線はハイ状態にあるものとする。
【００１３】
ＷＯＲＤ線がロー状態にある場合、メモリセル１３０内のＭＯＳトランジスタはオフしており、メモリセル１３０内のキャパシタはＢＩＴ線から切り放されている。また、ＳＡＥ線がロー状態にある場合、スイッチ１３３1、１３３2はオフしており、センスアンプ１３２には電源電圧ＶDやグラウンド電圧は印加されていない。
【００１４】
他方、ＢＬＥＱ線がハイ状態にあるため、ＢＩＴ線イコライザ１３１は動作状態にあり２本のＢＩＴ線(ＢＩＴ線1、ＢＩＴ線2)がそれぞれＶＢＬＲ線に接続されている。ＶＢＬＲ線には電源電圧ＶDの半分の電圧ＶD／２が印加されているため、ＢＩＴ線は電圧ＶD／２にプリチャージされている。
【００１５】
ＲＡＳ信号がリセット状態からセット状態に転じ、メモリセルアレー制御回路１０２がセット動作を開始した場合には、ＢＬＥＱ線、ＷＯＲＤ線、ＳＡＥ線は、その順に、それぞれＲＡＳ信号がリセット状態にあったときとは状態が逆になる。
【００１６】
その場合、先ず、ＲＡＳ信号が入力されるＲＡＳ入力回路１１１からフィルタ回路１１２に対し、ＲＡＳ信号を増幅したロー状態の信号ｓ1が出力される(符号Ａで示す期間の開始)。
【００１７】
フィルタ回路１１２には、ロー状態の信号に含まれるパルス状のハイノイズ(ＬＨＬノイズ)を除去するＬＨＬフィルタが内蔵されており、フィルタ回路１１２からアドレスデコード回路１１３に対し、そのＬＨＬフィルタを介して信号ｓ2が出力される。従って、ＲＡＳ信号がリセット状態からセット状態に転じた後(ハイ状態からロー状態に転じた後)は、アドレスデコード回路１１３に出力される信号ｓ2にはＬＨＬノイズは含まれない。
【００１８】
アドレスデコード回路１１３には、図示しない周辺回路から予めアドレス信号が入力されており、アドレスデコード回路１１３内では、信号ｓ2の入力によってアドレス信号のデコーディングが開始され、アドレスの準備が整ったことを示す信号ｓ3が、イコライザ制御回路１１４とＷＯＲＤ線制御回路１１５に出力される。
【００１９】
その信号ｓ3が入力されたイコライザ制御回路１１４が信号ｓ4を出力すると、先ず、ＢＬＥＱ線の状態変化が開始され、ハイ状態にあったＢＬＥＱ線はロー状態にされる。
ＢＬＥＱ線がロー状態になると、ＢＩＴ線イコライザ１３１は動作を停止し、２本のＢＩＴ線はＶＢＬＲ線から切り放されて浮遊状態になる(期間Ａの終了)。
【００２０】
次いで、ＷＯＲＤ線制御回路１１５から信号ｓ5が出力されると、アドレス信号によって選択されたＷＯＲＤ線の状態変化が開始され(符号Ｂで示す期間の開始)、ロー状態にあったＷＯＲＤ線がハイ状態になり、そのＷＯＲＤ線に接続されたメモリセル１３０内のキャパシタが、１組のＢＩＴ線のうちのいずれか１本に接続される。
【００２１】
そのキャパシタは、グラウンド電圧か、又は電源電圧ＶDで充電されているが、容量が小さいため、キャパシタが接続されたＢＩＴ線は、プリチャージされた電圧ＶD／２よりも僅かに低電圧か又は僅かに高電圧になり、１組のＢＩＴ線間に微小な電位差が生じる。
【００２２】
ＷＯＲＤ線制御回路１１５から出力され、ＷＯＲＤ線の状態を変化させた信号ｓ5は、Ｓ／Ａ制御回路１１６にも入力されており、その信号ｓ5が入力されたＳ／Ａ制御回路１１６は、ＷＯＲＤ線がハイ状態になった後、信号ｓ6を出力し、ＳＡＥ線をロー状態からハイ状態に変化させる。
【００２３】
ＳＡＥ線がハイ状態(ＳＡＥ＿線はハイ状態からロー状態に転じる。)になると、スイッチ１３３1、１３３2が導通し、電源電圧ＶDとグラウンド電圧とがセンスアンプ１３２に印加され、センスアンプ１３２が動作を開始する。
【００２４】
センスアンプ１３２が動作すると１組のＢＩＴ線間の微小な電圧差が増幅され、僅かに高い電圧であった方のＢＩＴ線は電源電圧ＶDにされ、僅かに低い電圧であった方のＢＩＴ線はグラウンド電位にされ、ＢＩＴ線の極性弁別が完了する(期間Ｂの終了)。
この状態は、メモリセル内に蓄積されていたデータがＢＩＴ線に現れていることになるので、ＢＩＴ線の電圧を検出することでデータの読み出しが行われる。
【００２５】
また、この状態ではメモリセル内のキャパシタがＢＩＴ線に接続されているので、所望のデータを示す電圧をＢＩＴ線に印加することでキャパシタをその電圧で充放電させ、データの書き込みが行われる(符号Ｃで示す期間の開始)
ＲＡＳ信号は、読み出し、又は書き込みの開始後、終了前に、セット状態からリセット状態に戻っており、読み出し又は書き込みが終了する時点では、ＲＡＳ入力回路１１１からフィルタ回路１１２には、ＲＡＳ信号のリセット状態への復帰を示す信号ｒ1が既に出力されている。
【００２６】
しかし、信号ｒ1は、フィルタ回路１１２内に内蔵するＬＨＬフィルタの影響によって後段への伝達が遅延されており、フィルタ回路１１２からＷＯＲＤ線リセット回路１１８に対し、遅れて信号ｒ2が出力されると、メモリセルアレー制御回路１０２はリセット動作を開始する。
【００２７】
ＷＯＲＤ線リセット回路１１８は、信号ｒ2が入力されると、ＷＯＲＤ線制御回路１１５とＳ／Ａリセット回路１１９に信号ｒ3をそれぞれ出力する。信号ｒ3が入力されたＷＯＲＤ線制御回路１１５は信号ｒ4を出力し、ハイ状態にあったＷＯＲＤ線の状態変化を解除し、ロー状態に戻すと、メモリセル１３０内のキャパシタはＢＩＴ線から切り放される。
【００２８】
次いで、信号ｒ3が入力されたＳ／Ａ制御回路１１６から信号ｒ6が出力され、ハイ状態にあったＳＡＥ線の状態変化がロー状態に戻されると、スイッチ１３３1、１３３2がオフし、センスアンプ１３２の動作が停止する。
【００２９】
このセンスアンプ回路１３２の動作が停止するときは、信号ｒ2の遅れにより、読み出し又は書き込みは既に終了している。
【００３０】
Ｓ／Ａ制御回路１１６から出力される信号ｒ6はクロックリセット回路１２０にも入力されており、信号ｒ6が入力されたクロックリセット回路１２０は、アドレスデコード回路１１３とイコライザ制御回路１１４とに信号ｒ7を出力する。
【００３１】
信号ｒ7が入力されたイコライザ制御回路１１４は信号ｒ8を出力し、ロー状態にあったＢＬＥＱ線の状態変化を解除し、ハイ状態に戻す。ＢＬＥＱ線がハイ状態になるとＢＩＴ線イコライザ１３１が動作を開始し、ＢＩＴ線をＶＢＬＲ線に接続し、ＢＩＴ線を電圧ＶD／２にプリチャージする。
【００３２】
他方、信号ｒ7が入力されたアドレスデコード回路１１３はリセット動作の終了を検出し、外部回路にその状態を出力し、かくてメモリセルアレー制御回路１０２は初期状態に復帰する。
【００３３】
以上説明したように、ＲＡＳ信号がリセット状態からセット状態に転じた場合には、メモリセルアレー制御回路１０２はセット動作を開始し、信号ｓ4、ｓ5、ｓ6の順にＲＡＳ信号の変化を伝達し、ＢＬＥＱ線、ＷＯＲＤ線、ＳＡＥ線をその順番で状態変化させ、ＢＩＴ線のＶＢＬＲ線からの切り離し、ＢＩＴ線へのキャパシタの接続、センスアンプ１３２によるＢＩＴ線の極性弁別が行われる。
【００３４】
この場合、データ入出力を高速に行うため、ＲＡＳ信号がセット状態に転じてからＢＩＴ線の極性弁別が終了するまでには、ＢＬＥＱ線、ＷＯＲＤ線、及びＳＡＥ線の状態をできるだけ早く変化させる必要がある。このダイナミックメモリでは、ＲＡＳ信号がセット状態に転じてから５０ｎsec程度の時間でデータの入出力が行われる。従って、メモリセルアレー制御回路１０２内には、セット動作を遅延させるような、ＨＬＨノイズに対するフィルターを挿入しずらい。
【００３５】
他方、ＲＡＳ信号がリセット動作を行う場合には、ＲＡＳ信号のリセット状態への復帰が、信号ｒ5、信号ｒ6、信号ｒ4の順に伝達され、ＷＯＲＤ線、ＳＥＡ線、ＢＬＥＱ線の状態変化がその順番で解除され、ＢＩＴ線からのキャパシタの切り離し、センスアンプ１３２の動作停止、ＶＢＬＲ線へのＢＩＴ線の接続が行われる。
【００３６】
この場合、データ入出力時間のマージンを確保するために、メモリセルアレー制御回路１０２内では、ＲＡＳ信号のリセット信号への復帰が遅れて伝達され、リセット動作は所定時間だけ遅れて開始される。従って、ハイ状態のＲＡＳ信号にＨＬＨノイズが重畳された場合、メモリセルアレー制御回路１０２は、そのＨＬＨノイズを結果的に増幅してしまい、誤動作により、メモリセルアレー１１０内のデータを破壊してしまうという問題がある。
【００３７】
例えば、図１１(ａ)に示すように、初期状態にあるときに、ＲＡＳ信号にローノイズ１４１(ＨＬＨノイズ)が重畳された場合には、メモリセルアレー制御回路１０２はセット動作を開始し、キャパシタをＢＩＴ線に接続してしまう。
【００３８】
その直後にＲＡＳ信号がリセット状態に戻ると、所定時間遅れて開始されるリセット動作により、センスアンプ１３２がＢＩＴ線間の電圧差増幅を行っている最中に、その動作が停止させられる場合がある。そのとき、ビット線の極性弁別が終了していないと、キャパシタは中途半端な電圧で充電されてしまい、メモリセル１３０はデータを正常に保持できなくなってしまう(オールローフェイル)。
【００３９】
また、図１１(ｂ)に示すように、リセット動作中にＲＡＳ信号にローノイズ１４２(ＨＬＨノイズ)が重畳されると、キャパシタがＢＩＴ線に接続されている状態でＢＩＴ線イコライザ１３１が動作を開始する場合があり、キャパシタがＶＢＬＲ線の電圧である中途半端な電圧ＶD／２で充電されると、メモリセル１３０内のデータが消滅してしまう(オールローフェイル)。
【００４０】
上記のような問題を解決するために、入力されるＲＡＳ信号がリセット状態からセット状態に転じる場合と、セット状態からリセット状態に戻る場合の両方についてインターロックすることも考えられるが、内部的に完全に閉じてしまい、外部からの入力を全く受け付けなくなるおそれがある。
【発明の開示】
【発明が解決しようとする課題】
【００４１】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、ＲＡＳ信号にノイズが重畳されても、データが破壊しないダイナミックメモリを提供することにある。
【課題を解決するための手段】
【００４２】
本発明は、ダイナミックメモリであり、初期状態ではメモリセルアレー制御回路がビット線イコライザを動作させ、ビット線対をＶＢＬＲ線に接続して所定電圧にプリチャージしておき、ＲＡＳ信号が非活性状態(リセット状態)から活性状態(セット状態)に転じると、前記メモリセルアレー制御回路はセット動作を開始し、前記ビット線イコライザの動作を停止させ、前記ビット線対を前記ＶＢＬＲ線から切り離し、次いで、選択されたワード線を駆動し、そのワード線に接続されているメモリセル内のキャパシタを前記ビット線に接続し、センスアンプを起動して、前記ビット線に現れた電圧変化を増幅して前記ビット線対を極性弁別し、前記ＲＡＳ信号がセット状態からリセット状態に戻ると、前記メモリセルアレー制御回路は所定時間遅れてリセット動作を開始し、前記ワード線の駆動を解除して前記キャパシタを前記ビット線から切り離し、前記センスアンプを停止させて前記ビット線対の電圧増幅を終了させ、前記ビット線イコライザを動作させ、前記ビット線対をＶＢＬＲ線に接続し、前記メモリセルアレー制御回路の内部状態を前記初期状態に戻すように構成されている。
【００４３】
上述した課題を解決するために、請求項１に記載の発明は、複数のビット線対と複数のワード線との各交点にメモリセルが形成されているメモリセルアレーと、前記ビット線対を所定の電圧にプリチャージするビット線イコライザと、前記ビット線対に現れる微小電圧差を増幅する複数のセンスアンプと、前記複数のワード線の中から選択された１本のワード線を駆動するワード線駆動回路とを有し、ロウ・アドレス・ストロープ（ＲＡＳ）信号が活性化されると前記ビット線イコライザによるビット線対のプリチャージの停止、前記ワード線駆動回路による選択されたワード線の駆動、前記センスアンプによるメモリセルのデータの弁別という一連のセット動作を開始し、前記ＲＡＳ信号が非活性化されると前記ワード線駆動の停止、前記ビット線対のプリチャージという一連のリセット動作を開始するダイナミックメモリであって、前記ワード線駆動回路のセット動作に応じてセットされ、前記センスアンプのセット動作に応じてリセットされるラッチ回路を備え、前記ワード線の駆動が開始される前に前記ＲＡＳ信号が活性化状態から非活性化状態に戻る場合には、当該ＲＡＳ信号の非活性化を検出して前記一連のセット動作が中止され、前記ＲＡＳ信号の活性化により前記一連のセット動作が開始され、前記センスアンプによるメモリセルのデータの弁別の前に前記ＲＡＳ信号が非活性状態に戻る場合には、前記ラッチ回路がセット状態にあることにより前記ＲＡＳ信号の非活性化が無視されて前記一連のセット動作が継続される、ダイナミックメモリである。
請求項２に記載の発明は、複数のビット線対と複数のワード線との各交点にメモリセルが形成されているメモリセルアレーと、前記ビット線対を所定の電圧にプリチャージするビット線イコライザと、前記ビット線対に現れる微小電圧差を増幅する複数のセンスアンプと、前記複数のワード線の中から選択された１本のワード線を駆動するワード線駆動回路とを有し、ロウ・アドレス・ストロープ（ＲＡＳ）信号が活性化されると前記ビット線イコライザによるビット線対のプリチャージの停止、前記ワード線駆動回路による選択されたワード線の駆動、前記センスアンプによるメモリセルのデータの弁別という一連のセット動作を開始し、前記ＲＡＳ信号が非活性化されると前記ワード線駆動の停止、前記ビット線対のプリチャージという一連のリセット動作を開始するダイナミックメモリであって、前記ワード線駆動回路のセット動作に応じてセットされ、前記センスアンプのセット動作に応じてリセットされるラッチ回路を備え、前記ワード線の駆動が開始される前に前記ＲＡＳ信号が活性化状態から非活性化状態に戻る場合には、当該ＲＡＳ信号の非活性化を検出して前記一連のセット動作が中止され、前記ＲＡＳ信号の非活性化により前記一連のリセット動作が開始され、前記ワード線の駆動が停止され、前記ビット線対のプリチャージが行われる前に前記ＲＡＳ信号が活性化状態に遷移する場合には、当該ＲＡＳ信号の活性化を無視して前記リセット動作を継続する、ダイナミックメモリである。
【００４４】
上述したように、本発明のダイナミックメモリは、初期状態ではビット線対をＶＢＬＲ線に接続し、所定電圧にプリチャージしておき、ＲＡＳ信号がリセット状態からセット状態に転じるとセット動作を開始し、ビット線イコライザを停止させてビット線対をＶＢＬＲ線から切り離し、選択されたワード線の状態を変化させて、そのワード線に接続されているメモリセル内のキャパシタをビット線に接続させ、ビット線に現れた電圧変化をセンスアンプ回路によって増幅し、ビット線対をハイ状態とロー状態に極性弁別している。
【００４５】
他方、ＲＡＳ信号がセット状態からリセット状態に戻ると、データ入出力の時間的マージンを確保するために、所定時間だけ遅れてリセット動作を開始し、ワード線の状態変化(駆動状態)を解除してメモリセル内のキャパシタをビット線から切り離し、ビット線の電圧増幅を終了させると共にビット線対をＶＢＬＲ線に接続し、初期状態に戻すように構成されている。
【００４６】
このような構成のダイナミックメモリでは、上述のセット動作が開始され、ワード線の駆動が行われる前に、ＲＡＳ信号がリセット状態に戻った場合には、リセット状態へ復帰したことを示す信号が所定時間だけ遅れて伝達されるように構成されている。従って、メモリセルアレー制御回路内では、リセット動作はその遅れ時間の分遅れて開始されるため、ビット線にキャパシタが接続され、当該ビット線の電圧増幅が行われている最中にワード線の駆動状態が解除され、メモリセル内のキャパシタがビット線から切り放されてしまう。
【００４７】
この場合、ビット線対の極性弁別は終了しておらず、ビット線は中途半端な電圧になっているため、キャパシタも、その中途半端な電圧で充電されてしまい、データが破壊されてしまう。
【００４８】
そこで、本発明では、ＲＡＳ信号のセット状態からリセット状態への復帰を早期に検出し、そのタイミングが、ワード線の駆動が行われる前であれば、その駆動を中止させ、全体を初期状態に戻すことで、メモリセル内のキャパシタにセット動作を開始する前の電圧を維持させ、データ破壊を防止している。
【００４９】
他方、ＲＡＳ信号がリセット状態に戻ったタイミングが、キャパシタがビット線に接続された後、極性弁別が終了する前であった場合には、ワード線の駆動を解除してしまうと、ビット線対が極性弁別される前にキャパシタがビット線から切り離されてしまい、かえってキャパシタを中途半端な電圧で充電してしまう。そこで、その場合にはセット動作を続行させ、ビット線対の極性弁別を完了させることで、キャパシタを正常な電圧で充電している。
【００５０】
従って、その後リセット動作を開始し、キャパシタをビット線から切り離して初期状態に復帰させても、メモリセル内のデータが破壊されることはない。
【００５１】
他方、リセット動作が開始され、ワード線の駆動が解除された後であってビット線対がＶＢＬＲ線に接続される前に、ＲＡＳ信号がリセット状態からセット状態に転じた場合、セット動作は遅延することなく開始されるため、そのままではビット線対へのプリチャージが終了する前にビット線対がＶＢＬＲ線から切り離され、その状態のビット線にキャパシタが接続されてしまう。従って、中途半端な電位のビット線にキャパシタが接続されるため、極性弁別を正しく行うことができない。
【００５２】
そこで本発明のダイナミックメモリでは、その場合はメモリセルアレー制御回路内で、セット状態に転じた信号を無視し、リセット動作を続行し、ビット線対のプリチャージを終了させてから初期状態に復帰させている。
【００５３】
以上説明したように、本発明のダイナミックメモリでは、リセット状態のＲＡＳ信号にセット状態を示すローノイズ(ＨＬＨノイズ)が重畳された場合でも、メモリセル内のデータが破壊しないように構成されている。従って、逆に、セット状態のＲＡＳ信号にリセット状態を示すハイノイズ(ＬＨＬノイズ)に対しては、そのノイズを除去するフィルタを設けておくとよい。
【発明の効果】
【００５４】
ＢＩＴ線が中途半端な電圧のままで、メモリセル内のキャパシタが接続されることはない。従って、メモリセル内のデータが破壊されることはない。
フィルタとインターロックを組合わせているので、内部的に閉じてしまうことがない。
【発明を実施するための最良の形態】
【００５５】
図１の符号２は、本発明のダイナミックメモリ内に設けられたメモリセルアレー制御回路であり、ＲＡＳ入力回路１１、フィルタ回路１２、アドレスデコード回路１３、イコライザ制御回路１４、ＷＯＲＤ線制御回路１５、Ｓ／Ａ制御回路１６、ロックアウト回路１７、ＷＯＲＤ線リセット回路１８、Ｓ／Ａリセット回路１９、クロックリセット回路２０を有している。
【００５６】
上記メモリセルアレー制御回路１０２を有するダイナミックメモリと同様に、このメモリセルアレー制御回路２を有するダイナミックメモリでも、初期状態やリセット動作では、ＷＯＲＤ線制御回路１５からハイ状態の信号ｒ4が出力される。その場合、ＷＯＲＤ線はロー状態となり、メモリセル１３０内のキャパシタはＢＩＴ線に接続されない。
【００５７】
反対に、セット動作が開始され、ＷＯＲＤ線制御回路１５からロー状態の信号ｓ5が出力されると、選択されたＷＯＲＤ線はハイ状態に変化し、そのＷＯＲＤ線に接続されたメモリセル１３０内のキャパシタがＢＩＴ線に接続される。
【００５８】
また、このメモリセルアレー制御回路２では、セット動作では、ＷＯＲＤ線制御回路１５が出力する信号ｓ5がＷＯＲＤ線リセット回路１８にも入力される以外は、上述したメモリセルアレー制御回路１０２と同じ順序で信号を伝達し、ＢＩＴ線を極性弁別する。従って、ＲＡＳ信号が正常に入力され、極性弁別されたＢＩＴ線からデータ入出力が行われるまでの動作は、上述のメモリセルアレー制御回路１０２と同様なので、その動作は説明を省略する。
【００５９】
他方、ＲＡＳ信号がセット状態からリセット状態に戻る場合の信号伝達経路と動作は異なっている。
【００６０】
＜正常なＲＡＳ信号が入力された場合のリセット動作＞
先ず、セット動作が開始された後、リセット状態を示すＲＡＳ信号が正常に入力された場合の動作を説明する。
【００６１】
図２は、メモリセルアレー制御回路２の部分詳細回路図である。ＲＡＳ入力回路１１に入力されるＲＡＳ信号がセット状態になり、ＢＩＴ線の極性弁別が正常に行われた後、リセット状態に戻ると、先ず、ＲＡＳ入力回路１１からフィルタ回路１２とロックアウト回路１７にハイ状態の信号ｒ1が出力され、メモリセルアレー制御回路２内でのリセット動作が開始される。
【００６２】
その動作を、図３のタイミングチャートを用いて説明する。
フィルタ回路１２内には、ＬＨディレイ回路とＮＡＮＤゲートとから成るＬＨＬフィルタ２１と、ＮＡＮＤゲート２個で構成されるフリップフロップとが設けられている。そのフリップフロップには、ＲＡＳ入力回路１１が出力した信号ｒ1が、ＬＨＬフィルタ２１を介して、反転された状態で入力されており、フリップフロップで再度反転され、フィルタ回路の出力ｒ'2となっている。その出力ｒ'2はハイ状態であり、ＷＯＲＤ線リセット回路１８、ロックアウト回路１７、アドレスデコード回路１３とに入力されている。
【００６３】
ＷＯＲＤ線リセット回路１８内では、その出力ｒ'2は、ＮＡＮＤゲートの一方の入力端子に接続されており、ＮＡＮＤゲートの他方の入力端子は、セット動作を行ったときに前段のフリップフロップによってハイ状態にされている。
【００６４】
ＮＡＮＤゲートの出力はＷＯＲＤ線リセット回路１８の出力ｒ'3となっており、３入力ＮＡＮＤゲートで構成されたＷＯＲＤ線制御回路１５の１つの入力端子に接続されている。この場合、出力ｒ'3がロー状態であるため、３入力ＮＡＮＤゲートの出力は、他の入力端子の状態に関わらずハイ状態となる。３入力ＮＡＮＤゲートからハイ状態の信号ｒ4が出力されると、ハイ状態にあったＷＯＲＤ線の論理状態は解除され、ロー状態に戻り、メモリセルのキャパシタはＢＩＴ線から切り放される。
【００６５】
最終的にアドレスデコード回路１３が出力するハイ状態の信号ｓ3が出力されなくなると、リセット動作は終了し、メモリセルアレー制御回路２は初期状態に復帰する。
【００６６】
＜ＲＡＳ信号がセット状態になった後、短時間でリセット状態に戻った場合＞  
セット動作が開始された後、選択されたＷＯＲＤ線の状態が変化する前(メモリセルがＢＩＴ線に接続される前：期間Ａ)にＲＡＳ信号がリセット状態に戻った場合の動作を説明する。
【００６７】
図４のタイミングチャートに示すように、ＲＡＳ信号がセット状態に転じると、フィルタ回路１２からアドレスデコード回路１３にロー状態の信号ｓ2が出力される。
【００６８】
信号ｓ2が入力されたアドレスデコード回路１３は、ＢＩＴ線イコライズ回路１４とＷＯＲＤ線制御回路１５とにハイ状態の信号ｓ3を出力する。
【００６９】
その信号ｓ3が入力されたイコライザ制御回路１４が信号ｓ4を出力すると、ＢＬＥＱ線はロー状態になり、動作状態にあったＢＩＴ線イコライザ１３１が停止する。
【００７０】
ロックアウト回路１７内では、出力段のＮＡＮＤゲートの一方の入力端子に、ＷＯＲＤ線リセット回路１８の出力ｒ"3がインバータを介して入力されており、他方の入力端子には、ＯＲゲートの出力が入力されている。
【００７１】
そのＯＲゲートの一方の入力端子には、ＲＡＳ入力回路１１が出力する信号ｒ1が直接入力されており、他方の入力端子には、フィルタ回路１２の出力ｒ'2が入力されている。
【００７２】
ＲＡＳ信号がリセット状態からセット状態に転じた場合、ＲＡＳ入力回路１１が出力する信号ｒ1は直ちにロー状態となる。また、フィルタ回路１２の出力ｒ'2は。遅れてロー状態(信号ｓ2)になるが、結局、ＯＲゲートの２つの入力端子には、ロー状態の信号が入力され、出力はロー状態になる。従って、ＮＡＮＤゲートの一つの入力端子がロー状態になるので、他の入力端子がロー状態であってもハイ状態であっても、そのＮＡＮＤゲートの出力ｒ'1はハイ状態になる。
【００７３】
このように、ＲＡＳ信号がセット状態になった場合、ＲＡＳ信号の変化によってハイ状態となった出力ｒ'1は、３入力ＮＡＮＤゲート(ＷＯＲＤ線制御回路１５)の一つの入力端子に入力されるが、他の一つの入力端子に入力されるアドレスデコード回路１３からの出力信号は、アドレスデコード回路１３内で遅延され、未だ入力されていない。従って、アドレスデコード回路１３の出力は、ＲＡＳ信号がリセット状態にあったときのロー状態が維持されているため、その出力が接続された３入力ＮＡＮＤゲートは、ロックアウト回路１７からの出力ｒ'1の状態に関わらず、ハイ状態の信号ｒ4を出力する。
【００７４】
この信号ｒ4によってＷＯＲＤ線のロー状態は維持されるので、メモリセル１３０内のキャパシタはＢＩＴ線に接続されない。
【００７５】
その状態でＲＡＳ信号がセット状態からリセット状態に戻った場合(ＨＬＨノイズ)には、既にＲＡＳ信号はリセット状態に戻っているのにも拘わらず、アドレスデコード回路１３から、ＲＡＳ信号がセット状態になったことを示す信号ｓ3が所定の遅延時間だけ遅れて出力され、ＷＯＲＤ線制御回路１５に入力される。
【００７６】
他方、ロックアウト回路１７内のＯＲゲートには、ＲＡＳ入力回路１１からＲＡＳ信号がリセット状態に戻ったことを示すハイ状態の信号ｒ1が直接入力されるため、後段のＮＡＮＤゲートに対し、ハイ状態の信号を遅れることなく出力する。
【００７７】
このとき、ＮＡＮＤゲートの２つの入力端子はハイ状態になるため、出力ｒ'1はロー状態へ変化する。このように、セット状態になったＲＡＳ信号が短時間でリセット状態に戻った場合でも、出力ｒ'1のロー状態への変化は直ちに行われ、３入力ＮＡＮＤゲートに出力される。
【００７８】
この場合、ＷＯＲＤ線制御回路１５の一つの入力端子に、アドレスデコード回路１３からのハイ状態の信号ｓ3が入力される前に、他の一つの入力端子に入力する信号ｒ'1がロー状態になっているため、ＷＯＲＤ線制御回路１５の出力(３入力ＮＡＮＤゲートの出力)には変化がなく、信号ｒ4のハイ状態が維持される。
従って、選択されるべきＷＯＲＤ線は状態変化せず、そのＷＯＲＤ線に接続されているメモリセル１３０内のキャパシタはＢＩＴ線に接続されない。
【００７９】
このように、ＲＡＳ信号のセット状態からリセット状態への変化は、データ入出力時間を確保するために、アドレスデコード回路１３内で遅延されるため、ＲＡＳ信号の状態変化はＷＯＲＤ線制御回路１５に遅れて伝達される。それに対し、ＲＡＳ信号がリセット状態からセット状態へ変化する場合は、ロックアウト回路１７を介してＷＯＲＤ線制御回路１５に対し、ＲＡＳ信号の状態変化が遅れることなく伝達されている。
【００８０】
従って、アドレスデコード回路１３が出力する信号ｓ3とロックアウト回路１７の出力ｒ'1とを論理演算し、共に同じ状態になった場合にだけ、ＷＯＲＤ線の状態変化が生じ得るように構成することで、リセット状態のＲＡＳ信号に、ごく短いＨＬＨノイズが重畳された場合でも、メモリセルアレー制御回路２内でセット動作を進行させず、ＷＯＲＤ線が状態変化することがないようにされている。
【００８１】
＜ＢＩＴ線の極性弁別終了前に、ＲＡＳ信号がリセット状態に戻った場合＞
これは、セット状態に転じたＲＡＳ信号が、選択されたＷＯＲＤ線の状態変化を開始させた後、ＢＩＴ線の極性弁別が終了する前(期間Ｂ)にリセット状態に戻った場合である。
【００８２】
図５に示すように、期間Ｂでは、ＷＯＲＤ線制御回路１５はロー状態の信号ｓ5を出力しており、その信号ｓ5がＷＯＲＤ線リセット回路１８内のフリップフロップのセット側の端子(Ｓ)に入力されている。従って、そのフリップフロップのセット側の出力端子の出力ｒ"3はハイ状態になっている。
【００８３】
期間Ｂ内では、Ｓ／Ａ制御回路１６からはロー状態の信号ｒ6が出力されており、ＷＯＲＤ線リセット回路１８内では、ＬＨディレイ回路を介してＮＯＲゲートの一方の入力端子に入力されている。
【００８４】
ＮＯＲゲートの他方の入力端子には、ＷＯＲＤ線リセット回路１８自身のハイ状態の出力ｒ'3がインバータを介して反転された状態で入力されている。
【００８５】
従って、ＮＯＲゲートに入力される信号は共にロー状態であり、ＮＯＲゲートからはハイ状態の信号が出力される。
【００８６】
その信号は、フリップフロップのリセット側の端子に入力されており、このとき、セット側の端子の出力ｒ"3がハイ状態にあるため、フリップフロップのリセット側の出力ｒ*はロー状態になる。
【００８７】
他方、フィルタ回路１２の出力ｒ'2はロー状態であり、ＷＯＲＤ線リセット回路１８の出力段のＮＡＮＤゲートには、フリップフロップのリセット側の出力ｒ*(ロー状態)と、フィルタ回路１２の出力ｒ'2(ロー状態)とが入力されるため、ＷＯＲＤ線リセット回路１８の出力ｒ'3はハイ状態となる。
【００８８】
このとき、ＷＯＲＤ線制御回路１５の３つの入力端子は全てハイ状態であるため、ＷＯＲＤ線制御回路１５からはロー状態の信号ｓ5が出力されており、その状態にあるときに、ＲＡＳ信号がリセット状態に戻った場合には、フィルタ回路１２の出力ｒ'2はハイ状態になるが、信号ｒ*はロー状態であるため、ＮＡＮＤゲートの出力ｒ'3のハイ状態は変化せず、従って、ＷＯＲＤ線制御回路１５の入力端子の状態に変化はない。そのため、ＷＯＲＤ線制御回路１５は信号ｓ5の出力状態を維持するので、ＷＯＲＤ線の状態は維持される。
【００８９】
他方、Ｓ／Ａ制御回路１６は、信号ｓ5が入力された後、所定時間だけ遅延して信号ｓ6を出力し、センスアンプ１３２を動作させる。
【００９０】
Ｓ／Ａ制御回路１６からＷＯＲＤ線リセット回路１８に信号ｓ6が出力されると、その後、所定時間遅延してロックアウトが解除され、リセット動作が開始されて各回路は初期状態に復帰する。リセット動作が開始されるときは、ＢＩＴ線の極性弁別が行われ、メモリーセルへの十分な書き込みが終了した後である。
【００９１】
このときのＢＬＥＱ線、ＷＯＲＤ線、ＳＥＡ線、ＢＩＴ線のタイミングチャートを図１２(ａ)に示す。従来技術の場合(図１１(ａ))は、キャパシタが中途半端な電圧で充電されてしまうのに対し、本発明のメモリセルアレー制御回路２によれば、ＢＩＴ線の極性弁別が正常に行われ、キャパシタが通常の電圧で重放電された後、初期状態に復帰していることが分かる。
【００９２】
＜リセット動作中にＲＡＳ信号がセット状態になった場合＞
これは、図６に示すように、リセット動作が開始され、選択されたＷＯＲＤ線の状態変化が解除された後であって、ＢＩＴ線がＶＢＬＲ線に接続される前(期間Ｄ内)に、ハイ状態のＲＡＳ信号に短時間だけローノイズが重畳された場合である(ＨＬＨノイズ)。
【００９３】
選択されたＷＯＲＤ線の状態変化が解除されたときは、フィルタ回路１２の出力ｒ'2はハイ状態であり、ロックアウト回路１７内のＯＲゲートの一端はハイ状態になっている。
【００９４】
そのＯＲゲートの他端に入力されるフィルタ回路１２の出力は、ＲＡＳ信号がリセット状態からセット状態に変化すると、信号ｒ1(ハイ状態)から信号ｓ1(ロー状態)に変化するが、ＯＲゲートの一端はハイ状態のままであるので、ＲＡＳ信号の変化は無視され、後段の回路にＨＬＨノイズは伝達されない。
また、フィルタ回路１２内では、ＨＬＨノイズはフリップフロップによって除去され、アドレスデコード回路１３へは伝達されない。
【００９５】
このときのＢＬＥＱ線、ＷＯＲＤ線、ＳＥＡ線、ＢＩＴ線のタイミングチャートを図１２(ｂ)に示す。従来技術の場合(図１１(ｂ))は、ＢＩＴ線イコライザ１３１とＷＯＲＤ線とが同時に活性化し、キャパシタが中途半端な電圧で充電されてしまうのに対し、本発明のメモリセルアレー制御回路２によれば、セット状態を開始せず、正常に初期状態に復帰している。
【００９６】
＜セット動作中にＬＨＬノイズが重畳された場合＞
これは、例えば、図７に示すように、ＲＡＳ信号がセット状態からリセット状態に戻る直前にハイノイズが重畳された場合である。この場合はＬＨＬノイズとなってＲＡＳ入力回路１１を通過し、フィルタ回路１２とロックアウト回路１７に入力される。
【００９７】
フィルタ回路１２内では、ハイノイズはＬＨＬフィルタ２１によって除去されるので、フィルタ回路１２から出力される信号ｓ2にはハイノイズは含まれない。
【００９８】
他方、ロックアウト回路１７内では、ＬＨＬノイズはＯＲゲートを介してＮＡＮＤゲートの一端に伝達されるが、ＮＡＮＤゲートの他端には、ＷＯＲＤ線リセット回路１８の出力ｒ"3(ハイ状態)が反転したロー状態の信号が入力されており、ＬＨＬノイズの有無に関わらず、ＮＡＮＤゲートの出力はハイ状態が維持される。従って、ＬＨＬノイズは、ロックアウト回路１７内で除去され、後段の、ＷＯＲＤ線制御回路１５へは伝達されない。
【００９９】
以上説明したように、本発明のダイナミックメモリによれば、ＲＡＳ信号にノイズが重畳されてもメモリセルアレー制御回路２は誤動作せず、メモリセル内のデータが破壊されることはない。
【図面の簡単な説明】
【０１００】
【図１】本発明のダイナミックメモリのメモリセルアレー制御回路の内部ブロック図
【図２】その部分的な詳細回路図
【図３】ＲＡＳ信号が正常な場合の動作を説明するためのタイミングチャート
【図４】セット状態のＲＡＳ信号が期間Ａ内でリセット状態に戻った場合のタイミングチャート
【図５】セット状態のＲＡＳ信号が期間Ｂ内でリセット状態に戻った場合のタイミングチャート
【図６】リセット状態のＲＡＳ信号が期間Ｄ内でセット状態に変化した場合のタイミングチャート
【図７】セット状態のＲＡＳ信号にＬＨＬノイズが重畳された場合のタイミングチャート
【図８】従来技術のメモリセルアレー制御回路のブロック図
【図９】メモリセルアレーの部分回路図
【図１０】メモリセル内のデータをＢＩＴ線に出力させる動作を説明するためのタイミングチャート
【図１１】(ａ)：セット動作を開始した後、ＲＡＳ信号が短時間でリセット状態になった場合の従来技術のメモリセルアレー制御回路の内部動作を説明するためのタイミングチャート            (ｂ)：リセット動作を開始した後、ＲＡＳ信号にセット状態を示すノイズが重畳した場合の従来技術のメモリセルアレー制御回路の内部動作を説明するためのタイミングチャート
【図１２】(ａ)、(ｂ)：図１１に比較した場合の本発明のメモリセルアレー制御回路の内部動作を示すタイミングチャート
【符号の説明】
【０１０１】
２……メモリセルアレー制御回路    １３０……メモリセル    １３１……ＢＩＴ線イコライザ    １３２……センスアンプ