(57)【要約】【課題】複数の素子の周りにそれぞれ適正な電位を供給できる半導体装置を提供する。【解決手段】本発明の半導体装置は、半導体基板を表面に直交する断面で観察すると、表面側から順に、２０活性層と、第１埋め込み絶縁層１８と、導電層１６と、第２埋め込み絶縁層１４と、支持基板１２が積層された積層構造が観察される。活性層２０を表面に平行する断面で観察すると、複数の素子形成領域２２と、各々の素子形成領域２２を囲繞している第１絶縁側壁３２と、各々の第１絶縁側壁３２を囲繞している導電側壁３４と、各々の導電側壁３４を囲繞している第２絶縁側壁３６が観測される。そして、第１絶縁側壁３２は第１埋め込み絶縁層１８に達しており、導電側壁３４は第１埋め込み絶縁層１８を貫通して導電層１６に達しており、第２絶縁側壁３６は第１埋め込み絶縁層１８と導電層１６を貫通して第２埋め込み絶縁層１４に達している。【選択図】図１
2008235372.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を表面に直交する断面で観察すると、表面側から順に、活性層と、第１埋め込み絶縁層と、導電層と、第２埋め込み絶縁層と、支持基板が積層された積層構造が観察され、
活性層を表面に平行する断面で観察すると、複数の素子形成領域と、各々の素子形成領域を囲繞している第１絶縁側壁と、各々の第１絶縁側壁を囲繞している導電側壁と、各々の導電側壁を囲繞している第２絶縁側壁が観測され、
前記第１絶縁側壁は、前記第１埋め込み絶縁層に達しており、
前記導電側壁は、前記第１埋め込み絶縁層を貫通して前記導電層に達しており、
前記第２絶縁側壁は、前記第１埋め込み絶縁層と前記導電層を貫通して前記第２埋め込み絶縁層に達していることを特徴とする半導体装置。
【請求項２】
少なくとも一つの素子形成領域に、その素子形成領域を横断するとともに活性層の表面から第１埋め込み絶縁層に達する少なくとも一つの絶縁性の分離側壁が形成されており、
その絶縁性の分離側壁によってその素子形成領域が、複数個の部分領域に分離されていることを特徴とする請求項１の半導体装置。
【請求項３】
活性層の表面に、導電側壁の上面を覆う絶縁膜が形成されており、
その絶縁膜の一部に、その絶縁膜の上方を伸びる接続線を導電側壁に接続するコンタクトが形成されていることを特徴とする請求項１又は２の半導体装置。
【請求項４】
導電側壁または導電層と、その導電側壁と導電層に囲繞される活性層の間に、配線を接続することを特徴とする請求項１から３のいずれかに記載の半導体装置の使用方法。
【請求項５】
導電側壁または導電層と、半導体装置外に用意されている電源の間に、配線を接続することを特徴とする請求項１から３のいずれかに記載の半導体装置の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその使用方法に関する。特に、同一の活性層に複数の素子形成領域が形成されている半導体装置とその使用方法に関する。
【背景技術】
【０００２】
支持基板と埋め込み絶縁層と活性層が積層されている半導体基板を利用して半導体装置を製造する技術が知られている。また、同一の活性層に複数個の素子形成領域を形成して半導体装置を製造する技術が知られている。
埋め込み絶縁層に接する活性層の電位を等しくする複数の半導体素子については、特段の工夫をしなくても同一の活性層内に形成することができるが、埋め込み絶縁層に接する活性層の電位を異にする複数の半導体素子については、何らかの工夫しなければ、同一の活性層内に形成することができない。そこで、活性層の表面から埋め込み絶縁層に達する絶縁性の分離側壁を設けることによって、活性層を複数の素子形成領域に分離する技術が知られている。同一の活性層を複数の素子形成領域に分離すれば、同一の活性層のなかに、埋め込み絶縁層に接する活性層の電位を異にする複数個の半導体素子を形成することができる。
同一の活性層の中に複数個の半導体素子を形成する場合、一つの素子形成領域に形成されている素子の動作が、隣接する素子形成領域に形成されている素子の動作に影響しないようにする必要がある。このために、通常は、素子形成領域を一巡する絶縁性の分離側壁を設けることによって、隣接する素子形成領域同士の間を電気的に絶縁する構造がとられる。
【０００３】
特許文献１に、上記の構造を有する半導体装置８００が開示されている。図２０（ａ）に示すように、半導体装置８００は、支持基板８１２と、埋め込み絶縁層８１４と、活性層８１６が積層されている半導体基板８１０を利用して製造されている。活性層８１６には、活性層８１６の表面から埋め込み絶縁層８１４に達するトレンチ８２０が彫られている。トレンチ８２０の側壁は絶縁膜８２２で覆われており、一対の絶縁膜８２２の間隙には誘電膜８２４が充填されている。活性層８１６の表面に、絶縁膜８３０が形成されている。絶縁膜８３０は、絶縁膜８２２と誘電膜８２４の露出表面を覆う位置にだけ形成されている。絶縁膜８２２と誘電膜８２４が充填されているトレンチ８２０と、埋め込み絶縁層８１４によって、活性層８１６は、複数の素子形成領域８４０に分離されている。トレンチ８２０は、半導体装置８００を平面視したときに、各々の素子形成領域８４０を一巡している。隣接する素子形成領域８４０同士は、絶縁膜８２２と誘電膜８２４が充填されているトレンチ８２０と、埋め込み絶縁層８１４によって絶縁されている。相互に絶縁されている複数の素子形成領域８４０を用意することによって、埋め込み絶縁層８１４に接する活性層８１６の電位を異にする複数の半導体素子を、同一の活性層８１６内に形成することができる。なお図２０（ａ）では、素子形成領域８４０内に製造される半導体素子の断面の図示が省略されている。
【０００４】
【特許文献１】特開２００５−２７７０４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら本発明者の研究によって、絶縁膜８２２と誘電膜８２４が充填されているトレンチ８２０と埋め込み絶縁層８１４によって、隣接する素子形成領域８４０の間を絶縁しても、一つの素子形成領域に形成されている素子の動作が隣接する素子形成領域に形成されている素子の動作に影響することがあることを確認した。以下、図２０（ｂ）を参照してその原因を解明する。
図２０（ｂ）は、隣接する素子形成領域８４０同士の電気的関係を示す模式図である。図２０（ｂ）において、コンタクトＡは、一つの素子形成領域８４０内において埋め込み絶縁層８１４に接する範囲の活性層８１６（これを素子形成領域の底面という）に相当する。コンタクトＢは、隣接する素子形成領域８４０内において埋め込み絶縁層８１４に接する範囲の活性層８１６に相当する。コンデンサーＣＡは、一方の素子形成領域８４０の底面が埋め込み絶縁層８１４を挟んで支持基板８１２と対向する構造で形成される容量に相当する。コンデンサーＣＢは、隣接する素子形成領域８４０の底面が埋め込み絶縁層８１４を挟んで支持基板８１２と対向する構造で形成される容量に相当する。支持基板８１２は不純物を含んでおり、導電性を有するために、コンデンサーＣＡとコンデンサーＣＢを接続する配線Ｃが存在していると見なすことができる。
【０００６】
素子形成領域８４０の底面の電位と支持基板８１２の電位との間に電位差が生じると、隣接する素子形成領域８４０，８４０の間が容量（コンデンサーＣＡ、ＣＢ）によってカップリングされ、一つの素子形成領域に形成されている素子の動作が、隣接する素子形成領域に形成されている素子の動作に影響することがある。その影響を抑えるためには、例えば支持基板８１２の電位をフローティングさせることによって、一つの素子形成領域の底面と支持基板８１２の電位差、ならびに、隣接する素子形成領域の底面と支持基板８１２の電位差を抑えることが好ましい。
しかしながら、隣接する二つの素子形成領域８４０の底面の電位が異なる場合、支持基板８１２をフローティングしても、容量カップリングの影響を消しきれず、一つの素子形成領域に形成されている素子の動作が隣接する素子形成領域に形成されている素子の動作に影響を与えることを防止しきれない。
【０００７】
さらに、素子形成領域に形成されている素子の動作に伴って、素子形成領域の底面の電位が時間的に変化することがある。この場合、支持基板８１２の電位をフローティングしていても、素子形成領域の底面と支持基板８１２の間に電位差が発生し、素子の動作が不安定となることがある。その問題に対処するためには、支持基板８１２の電位を固定することが有効であるが、隣接する二つの素子形成領域８４０の底面の電位が異なる場合、あるいは素子形成領域８４０の底面の電位が時間的に変化する場合、支持基板８１２の電位をどのレベルに固定しても、問題は解決しない。
【０００８】
従来の半導体装置は、隣接する素子形成領域の間を絶縁はしているものの、一つの素子形成領域に形成されている素子の動作が隣接する素子形成領域に形成されている素子の動作に影響することがあり、素子分離の点では不十分であった。
本発明は、隣接する素子形成領域の間を単に絶縁するだけでなく、一つの素子形成領域に形成されている素子の動作が隣接する素子形成領域に形成されている素子の動作に影響しないように充分に分離することができる技術を提供する。
【課題を解決するための手段】
【０００９】
本発明では、埋め込み絶縁層をはさんで素子形成領域の活性層と向かい合う領域の電位を素子形成領域ごとに独立に調整することができる構造を提供する。この構造によると、隣接する素子形成領域の間が容量によってカップリングされる影響を抑制することができ、一つの素子形成領域に形成されている素子の動作が隣接する素子形成領域に形成されている素子の動作に影響しないように充分に分離することができる。
【００１０】
本発明の半導体装置は、半導体基板を表面に直交する断面で観察すると、表面側から順に、活性層と、第１埋め込み絶縁層と、導電層と、第２埋め込み絶縁層と、支持基板が積層された積層構造が観察される。また、活性層を表面に平行する断面で観察すると、複数の素子形成領域と、各々の素子形成領域を囲繞している第１絶縁側壁と、各々の第１絶縁側壁を囲繞している導電側壁と、各々の導電側壁を囲繞している第２絶縁側壁が観測される。本発明の半導体装置では、第１絶縁側壁は第１埋め込み絶縁層に達しており、導電側壁は第１埋め込み絶縁層を貫通して導電層に達しており、第２絶縁側壁は第１埋め込み絶縁層と導電層を貫通して第２埋め込み絶縁層に達している。
【００１１】
本発明の半導体装置では、各々の素子分離領域が、第１絶縁側壁と第１埋め込み絶縁層で取り囲まれている。また、第１絶縁側壁と第１埋め込み絶縁層は、導電側壁と導電層で取り囲まれている。さらに、導電側壁と導電層は、第２絶縁側壁と第２埋め込み絶縁層で取り囲まれている。すなわち、各々の素子分離領域は、第１絶縁側壁と第１埋め込み絶縁層と、導電側壁と導電層と、第２絶縁側壁と第２埋め込み絶縁層によって、３重に囲まれている。一つの素子分離領域を取り囲んでいる導電側壁と導電層は、第２絶縁側壁と第２埋め込み絶縁層によって、隣接する素子分離領域を取り囲んでいる導電側壁と導電層から分離されている。このために、一つの素子分離領域を取り囲んでいる導電側壁と導電層の電位と、隣接する素子分離領域を取り囲んでいる導電側壁と導電層の電位を異ならせることができる。
上記構造によると、隣接する素子形成領域の間が容量によってカップリングされる影響を抑制することができ、一つの素子形成領域に形成されている素子の動作が隣接する素子形成領域に形成されている素子の動作に影響しないように充分に分離することができる。同一の活性層内に、種類や駆動電圧や動作のタイミング等が異なる複数の素子を形成しても、素子同士が影響しあうことなく、各素子を安定的に動作させることができる。
【００１２】
本発明の素子形成領域をさらに細かく分割することもできる。領域間の相互影響をそれほどに厳しく禁止する必要がなければ、本発明による分離技術と従来からの簡易型の分離技術を併用することができる。併用する場合には、少なくとも一つの素子形成領域に、その素子形成領域を横断するとともに活性層の表面から第１埋め込み絶縁層に達する少なくとも一つの絶縁性の分離側壁を形成する。すると、その分離側壁によって、素子形成領域が複数個の部分領域に絶縁分離される。相互影響をそれほどに厳しく禁止する必要がない複数の素子であれば、異なる部分領域に分けて形成すればよい。
【００１３】
活性層の表面に、導電側壁の上面を覆う絶縁膜が形成されており、その絶縁膜の一部にその絶縁膜の上方を伸びる接続線を導電側壁に接続するコンタクトが形成されていることが好ましい。
導電側壁の上面を絶縁膜によって覆うと、その絶縁膜の上面に接続線を配置することができる。複数の素子形成領域の間に亘って伸びる接続線を配線することができる。この場合、絶縁層の上方を伸びる接続線を導電側壁に接続するコンタクトが、絶縁膜に形成されていることが好ましい。コンタクトを利用して接続線を導電側壁に接続することによって、素子形成領域の周囲を取り囲んでいる導電側壁と導電層の電位を制御することが可能となる。
【００１４】
本発明の半導体装置を使用する場合、導電側壁または導電層と、その導電側壁と導電層に囲繞される活性層の間に、配線を接続する使用方法がとりえる。
活性層内において電位が分布している場合には、動作が不安定となる要因となる部分に配線を接続することが好ましい。例えば、ｎ型の活性層にｐ型のボディ領域が島状に形成されており、そのボディ領域の一部を反転させると導通するｎチェンネルＭＯＳが形成されている場合、ｐ型のボディ領域の電位が不安定に変化するとＭＯＳの動作が不安定となることから、ｐ型のボディ領域と導電側壁または導電層を接続する使用方法を適用することができる。ｎ型の活性層を利用してボディ領域が形成されており、そのボディ領域の一部を反転させると導通するｐチェンネルＭＯＳが形成されている場合、ｎ型のボディ領域の電位が不安定に変化するとＭＯＳの動作が不安定となることから、ｎのボディ領域と導電側壁または導電層を接続する使用方法を適用することができる。素子形成領域内の活性層のほぼ全体が同一電位であれば、どこに配線してもよい。素子形成領域内にコンデンサーを形成する場合、素子形成領域内の活性層のほぼ全体を一方の電極として利用することから、素子形成領域内の活性層の任意の位置に配線すればよい。
上記の使用方法をすれば、配線パターンをさほど複雑化させることなく、素子形成領域同士が容量を介してカップリングすることを防止できる。
【００１５】
あるいは、導電側壁または導電層と、半導体装置外に用意されている電源の間に、配線を接続する使用方法をしてもよい。
その使用方法によると、素子形成領域を取り囲んでいる導電側壁と導電層の電位を積極的に制御することが可能となる。各々の素子形成領域における導電側壁と導電層の電位をそれぞれ所望の電位に設定すると、隣接する素子形成領域が容量を介してカップリングされることをほぼ完全に防止できる。
上記の場合、電位が不安定に変化すると素子の動作が不安定となる部位の電位であって、素子が安定的に動作するときの電位とほぼ等しい電位を出力する電源を利用することが好ましい。その電位が素子の動作に伴って変化する場合には変化する電位を出力する電源を用いることが好ましい。この電源を用いると、各々の素子形成領域に形成されている素子が適切に動作することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の好ましい特徴を列記する。
（第１特長）  導電層及び導電側壁は、同一種類の半導体材料によって形成されている。
（第２特長）  活性層は、不純物を含むシリコン系半導体材料によって形成されている。
（第３特長）  導電層及び導電側壁は、活性層と同一種類の半導体材料によって形成されている。
（第４特長）  第１埋め込み絶縁層、第２埋め込み絶縁層、第１絶縁側壁、第２絶縁側壁は酸化シリコンによって形成されている。
【実施例】
【００１７】
（第１実施例）
図１は、本発明の第１実施例の半導体装置１００の断面を示している。半導体基板１０の表面に直交する断面を示す。図２は、図１の半導体装置１００のII−II線の断面を示している。活性層２０の表面に平行する断面を示す。なお、正確にいうと、図１は図２のI−I線の断面図である。本発明の主旨は、活性層２０を複数の素子形成領域２２に分離する分離構造に関わるので、ここでは、素子形成領域２２内に形成される素子の詳細、半導体基板１０の表面に形成される膜や電極や配線などの図示と説明を省略する。また、図１、図２において、活性層２０を表示する領域のハッチングを省略する。図２では、四つの素子形成領域２２しか図示されていないが、実際には、同様の構造が左右方向と上下方向に広がっている。
【００１８】
図１に示すように、半導体装置１００は、半導体基板１０の表面に直交する断面を観察すると、表面側から順に、活性層２０と、第１埋め込み絶縁層１８と、導電層１６と、第２埋め込み絶縁層１４と、支持基板１２が積層された積層構造が観察される。
図２に示すように、活性層２０を表面に平行する断面で観察すると、複数の素子形成領域２２と、各々の素子形成領域２２を囲繞している第１絶縁側壁３２と、各々の第１絶縁側壁３２を囲繞している導電側壁３４と、各々の導電側壁３４を囲繞している第２絶縁側壁３６が観測される。実際には、隣接する二つの導電側壁３４の各々を囲繞する二つの第２絶縁側壁３６が繋がっているために、隣接する二つの導電側壁３４間に、一枚の第２絶縁側壁３６のみが介在している。
図１に示すように、第１絶縁側壁３２は、第１埋め込み絶縁層１８に達している。導電側壁３４は、第１埋め込み絶縁層１８を貫通して導電層１６に達している。第２絶縁側壁３６は、第１埋め込み絶縁層１８と導電層１６を貫通して第２埋め込み絶縁層１４に達している。
【００１９】
半導体装置１００は、活性層２０と、第１埋め込み絶縁層１８と、導電層１６と、第２埋め込み絶縁層１４と、支持基板１２が積層された半導体基板１０を利用して製造されている。支持基板１２は、不純物を含有する導電性のシリコン単結晶で形成されている。第２埋め込み絶縁層１４は、酸化シリコンで形成されている。導電層１６は、ｎ型の不純物を含有する導電性のシリコン単結晶で形成されている。第１埋め込み絶縁層１８は、酸化シリコンで形成されている。活性層２０は、ｎ−型のシリコン単結晶で形成されている。つまり、基板１０は、一種のＳＯＩ基板である。
【００２０】
支持基板１２は、半導体装置１００全体を支持するための支持台であるので、十分の強度があれば、その形成材料が特に限定されるものでない。シリコンの代わりには、例えばポリシリコンや、半導体材料以外の材料を用いることも可能である。第２埋め込み絶縁層１４と第１埋め込み絶縁層１８は、十分な絶縁性があれば、その形成材料が特に限定されるものでない。酸化シリコンの代わりに、例えば窒化シリコンなどを用いることが可能である。活性層２０は、所望の半導体素子を形成する領域であり、その形成材料はシリコンに限られるものでなく、任意の半導体材料を利用することができる。活性層２０の導電型は、ｎ−型に限られず、ｎ＋型、ｐ−型あるいはｐ＋型であってもよい。活性層２０の導電型は、半導体素子の形成前の導電型を指し、半導体素子が形成した後に、その一部或いは全部の領域の導電型が変化することがある。基板１０は、ＳＯＩ基板でなくてもよい。また、導電層１６は、十分な導電性があればよく、その形成材料が特に限定されるものではない。例えば、ｎ型のシリコン単結晶の代わりに、ｐ型のシリコン単結晶や、ｎ型又はｐ型のポリシリコンなどを利用することもできる。
【００２１】
図２に示すように、活性層２０は、複数の素子形成領域２２に分離されている。各々の素子形成領域２２は、島状である。素子形成領域２２の数は特に限定されていない。第１絶縁側壁３２が、各々の素子形成領域２２の外周を一巡している。導電側壁３４が、第１絶縁側壁３２の外周を一巡している。第２絶縁側壁３６が、導電側壁３４の外周を一巡している。ここで、隣接する二つの素子形成領域２２の間に存在する第２絶縁側壁３６同士は一体に繋がっている。つまり、隣接する二つの素子形成領域２２は、一枚の第２絶縁側壁３６で分離されている。
【００２２】
図１に示すように、第１絶縁側壁３２は活性層２０の表面から第１埋め込み絶縁層１８まで達している。第１絶縁側壁３２と第１埋め込み絶縁層１８は有底の筒体に形成し、その内部が一つの素子形成領域２２となっている。導電側壁３４は、活性層２０の表面から第１埋め込み絶縁層１８を貫通して導電層１６まで達している。導電側壁３４と導電層１６は有底の筒体に形成する。導電側壁３４と導電層１６で形成される有底の筒体は、第１絶縁側壁３２と第１埋め込み絶縁層１８で形成される有底の筒体の外側を覆っている。第２絶縁側壁３６は活性層２０の表面から第１埋め込み絶縁層１８と導電層１６を貫通して第２埋め込み絶縁層１４に達している。第２絶縁側壁３６と第２埋め込み絶縁層１４は有底の筒体を形成する。第２絶縁側壁３６と第２埋め込み絶縁層１４で形成される有底の筒体は、導電側壁３４と導電層１６で形成される有底の筒体の外側を覆っている。
素子形成領域２２は、第１絶縁側壁３２と第１埋め込み絶縁層１８で形成される有底の筒体と、導電側壁３４と導電層１６で形成される有底の筒体と、第２絶縁側壁３６と第２埋め込み絶縁層１４で形成される有底の筒体によって、３重に覆われている。
半導体基板１０の表面に絶縁膜３８が形成されている。絶縁膜３８は、導電側壁３４の上面を覆う範囲に形成されている。絶縁膜３８の一部に、コンタクトホール３９が形成されている。コンタクトホール３９が形成されている位置では、導電側壁３４の上面が露出している。絶縁膜３８の上面に配線パターンを形成すると、コンタクトホール３９を介して、導電側壁３４と配線パターンを接続することができる。
配線パターンを半導体装置１００の外部に用意されている電源に接続することによって、導電側壁３４の電位を外部から調整することができる。あるいは、配線パターンを、対応する素子形成領域２２内の活性層２０の電位を決める電極に接続することもできる。あるいは、配線パターンを、対応する素子形成領域２２内の活性層２０に接続することもできる。
コンタクトホール３９は、各々の導電側壁３４に対して形成されている。そのために、各々の導電側壁３４と第１埋め込み絶縁層１８の電位を、他の導電側壁３４の電位から独立して調整することができる。
【００２３】
第１絶縁側壁３２と第２絶縁側壁３６とは、その形成材料が特に限定される必要がなく、互いに異なる材料で形成してもよいし、同じ材料で形成してもよい、或いは、第１埋め込み絶縁層１８及び／又は第２埋め込み絶縁層１４と同じ材料で形成してもよいし、異なる材料で形成してもよい。また、導電側壁３４は、導電層１６と同じ材料で形成してもよいし、異なる材料で形成してもよい。
【００２４】
素子形成領域には、種々の半導体素子が形成される。例えば、ＭＯＳを形成することができる。ｎ−型の活性層に形成されるｎチャンネル型のＭＯＳの場合、ｐ−型の島状のボディ領域内に、ｎ型のソース領域とｎ型のドレイン領域が形成されている。ｎ型のソース領域とｎ型のドレイン領域を分離しているｐ型のボディ領域に、絶縁膜を介して対向するゲート電極が形成されている。ｐ−型の島状のボディ領域の電位が不安定に変化すると、ｎチャンネル型のＭＯＳの動作が不安定となる。素子形成領域２２を取り囲んでいる導電側壁３４を、コンタクトホール３９を介してｐ−型の島状のボディ領域に接続しておけば、隣接する素子形成領域から影響を受けてボディ領域の電位が不安定に変動する程度を抑制することができる。あるいは、素子形成領域２２を取り囲んでいる導電側壁３４を、コンタクトホール３９を介して、ボディ領域の電位を制御する電源（未図示）に接続してもよい。ｎ−型の活性層に形成されるｐチャンネル型のＭＯＳは、ｎ−型の活性層を利用したボディ領域を備えている。ｎ−型のボディ領域の電位が不安定に変化すると、ｐチャンネル型のＭＯＳの動作が不安定となる。素子形成領域２２を取り囲んでいる導電側壁３４を、コンタクトホール３９を介してｎ−型のボディ領域に接続しておけば、隣接する素子形成領域から影響を受けてボディ領域の電位が不安定に変動する程度を抑制することができる。あるいは、素子形成領域２２を取り囲んでいる導電側壁３４を、コンタクトホール３９を介して、ボディ領域の電位を制御する電源（未図示）に接続してもよい。
素子形成領域２２内の活性層２０を一方の電極としてコンデンサーを形成することがある。この場合には、活性層２０の任意の位置をコンタクトホール３９を介して導電側壁３４に接続しておけばよい。
【００２５】
図６（ａ）、（ｂ）は、実施例の半導体装置１００の隣接する素子形成領域２２同士の電気関係を示す模式図である。図６（ａ）において、コンタクトＤ１は、一つの素子形成領域の底面と側面に位置する半導体を示している。素子形成領域にＭＯＳが形成されていれば、ドレイン電極の電位に等しい電位を持っている範囲の半導体に相当する。コンタクトＤ２は、隣接する素子形成領域の同等な部分の半導体を示している。
コンデンサーＣ１、Ｃ２は、素子形成領域２２の第１埋め込み絶縁層１８に接する範囲の半導体領域が、第１埋め込み絶縁層１８を介して導電層１６に向かい合うことで作られる容量に相当する。コンデンサーＣ３、Ｃ４は、導電層１６が、第２埋め込み絶縁層１４を介して、支持基板１２に向かい合うことで作られる容量に相当する。
【００２６】
前記したように、素子形成領域２２を取り囲んでいる導電層１６の電位を、導電側壁３４とコンタクトホール３９を介して、第１絶縁側壁３２と第１埋め込み絶縁層１８に接する範囲の活性層２０と同程度にしておけば、コンデンサーＣ１、Ｃ２、Ｃ３、Ｃ４の存在を無視できる状態を作り出すことができる。この結果、隣接する素子形成領域が容量を介してカップリングされることが抑制される。
一方、図６（ｂ）において、コンデンサーＣ５、Ｃ６は、素子形成領域２２の第１絶縁側壁３２に接する範囲の半導体領域が、第１絶縁側壁３２を介して、導電側壁３４に向かい合うことで作られる容量に相当する。Ｃ７は、隣接する導電側壁３４が第２絶縁側壁３６を介して、互い向かい合うことで作られる容量に相当する。
この場合も、隣接する素子形成領域において導電側壁３４の電位を素子形成領域２２内の第１絶縁側壁３２に接する範囲と同程度に設定すれば、Ｃ５、Ｃ６、Ｃ７の存在を無視できる状態を作り出すことができる。この結果、隣接する素子形成領域が容量を介してカップリングされることが抑制される。
即ち、隣接の素子形成領域２２の間において、導電側壁３４と導電層１６の電位を制御することによって、全てのルートの容量カップリングを遮断することができる。隣接する素子形成領域において第１絶縁側壁３２と第１埋め込み絶縁層１８に接する範囲の活性層２０の電位が相違していても、隣接する素子が互い影響することを防止することができる。
【００２７】
上記では、別途の電源で、導電側壁３４と導電層１６の電位を、その内側の活性層２０の電位に等しくするが、それ以外の方法もできる。例えば、導電側壁３４をコンタクトホール３９を介して、適切な電極に接続してもよい。適切な電極というのは、活性領域２０に導通する電極、又は活性領域２０の電位と同電位の電極を指す。例えば、上記のＮチャンネルのＭＯＳの場合、導電側壁３４を直接にドレイン電極に接続すればよい。それにより、導電側壁３４と導電層１６の電位がその内側の活性層２０の電位に等しくすることもできる。それにより、各々の素子形成領域２２において、導電側壁３４及び導電層１６とその内側の活性層２０との間に容量が発生することを防止することができる。一方、ドレイン電極に外部から電位を供給するために、隣接する素子形成領域２２が容量を介してカップリングされても互いの影響を抑制することができる。
【００２８】
（第１実施例の変形例）
実施例１において、隣接する素子形成領域２２を囲繞する第２絶縁側壁３６同士は、一体に繋がっているが、その構造に限定されることがない。例えば、隣接する素子形成領域２２を囲繞する第２絶縁側壁３６同士が、全く接触しないように形成されてもよい。図３は、このような変形を具現化する半導体装置１００ａを示す断面図である。図４は、図３のIV−IV線の断面図である。なお、正確にいうと、図３は図４のIII−III線の断面図である。ここで、第１実施例と共通する部分、又は機能が均等な部分に対しては、同じ番号を付して重複する説明を省略する。また、図３、図４において、活性層２０を表示する領域のハッチングを省略する。
図３及び図４に示すように、半導体装置１００ａにおいて、隣接する素子形成領域２２を囲繞する第２絶縁側壁３６の間に、活性層２０が残存している。つまり、隣接する素子形成領域２２を囲繞する二つの第２絶縁側壁３６は、活性層２０を介して対向している。この場合、隣接する素子形成領域２２は、実施例１と異なって、それぞれの第２絶縁側壁３６及びその間に介在している活性層２０を通して結合される。図６（ｃ）はその接合関係を示す回路図である。コンデンサーＣ１１、Ｃ１２は、素子形成領域のうちの第１絶縁側壁３２（又は第１埋め込み絶縁層１８）に接する半導体領域が、第１絶縁側壁３２（又は第１埋め込み絶縁層１８）を介して、導電側壁３４（又は導電層１６）に向かい合うことで作られる容量に相当する。コンデンサーＣ１３、Ｃ１４は、導電側壁３４（又は導電層１６）が、第２絶縁側壁３６（第２埋め込み絶縁層１４）を介して、活性層２０（又は支持基板１２）に向かい合うことで作られる容量に相当する。
この場合も、隣接する素子形成領域２２に対する導電側壁３４と導電層１６の電位を独立に調整できることから、隣接する素子形成領域において第１絶縁側壁３２と第１埋め込み絶縁層に接する範囲の活性層２０の電位が相違していても、コンデンサーＣ１１、Ｃ１２、Ｃ１３、Ｃ１４が存在を無視できる状態を作り出すことができる。その結果、隣接する素子形成領域が容量を介してカップリングされることを抑制することができる。
また、半導体装置１００，１００ａの代わりに、隣接する素子形成領域２２の第２絶縁側壁３６同士の一部のみが接続するように形成してもよい。図５はこのような変形を具現化する半導体装置１００ｂを示す断面図であり、図３に相当する図である。ここで、活性層２０を表示する領域のハッチングを省略する。図５に示すように、隣接する四つの第２絶縁側壁３６の隅部の間に、活性層２０が残存している。一方、隅部以外の部分では、隣接する第２絶縁側壁３６が一体に繋がっている。この場合、隣接する素子形成領域２２同士が、半導体装置１００又は半導体装置１００ａのように接合しているため、同じ効果を得ることができる。
【００２９】
以下、図７及び図８を参照して本発明の実施形態の半導体装置１００を製造する工程を説明する。半導体装置１００の製造工程は、基板１０を形成する工程と、複数の素子形成領域に分離する工程と、各々の素子形成領域２２に所望の半導体素子を形成する工程に大別される。
【００３０】
まず、図７に示すように、基板１１０を形成する。次に、図８に示すように、シリコン基板１１０の外面の全域にわたって酸化シリコンで形成される絶縁膜１１２を形成する。絶縁膜１１２によって覆われているシリコン基板１１０のうち、シリコン基板１１０の上面を覆っている絶縁膜１１２は、その後に第２埋め込み絶縁層１４となる。
絶縁膜１１２を形成する方法は限定されないが、例えば熱酸化などの方法を用いることができる。絶縁膜１１２を、シリコン基板１１０の上面のみに形成してもよい。
【００３１】
一方、図９に示すように、別のシリコン基板１２０を用意する。次に図１０に示すように、半導体基板１２０の表面からの所定深さに酸素を注入することによって、シリコン基板１２０の中間深さに、酸化シリコンで形成される第１埋め込み絶縁層１８を形成する。この段階で、シリコン基板１２０は、導電層１６と第１埋め込み絶縁層１８と活性層２０との三つの領域に画成されている。
酸素を注入する方法は限定されない。本実施例の場合、ＳＩＭＯＸ（Separation by Implanted Oxygen）の方法を用いて酸素を注入する。詳しくは、シリコン基板１２０を３００〜６００℃に加熱した状態で、酸素イオンのドーズ量を３×１０１６〜３×１０１７ａｔｏｍｓ／ｃｍ２とし、加速エネルギを１４０〜２２０ｋｅＶとして酸素イオンを注入する。その条件で酸素イオンを注入すると、適度な深さに第２埋め込み絶縁層１８が形成される。
【００３２】
次に、図１１に示すように、シリコン基板１２０とシリコン基板１１０を熱接着する。具体的には、第２埋め込み絶縁層１４が形成されているシリコン基板１１０の表面に、シリコン基板１２０の導電層１６側の表面を重ね合わせた状態で、アルゴン（Ａｒ）と酸素（Ｏ2 ）の混合雰囲気中で熱処理（温度：約１２００℃、時間：約２時間）をする。すると、シリコン基板１２０とシリコン基板１１０が接合する。その後、接合したシリコン基板１２０とシリコン基板１１０を所定の厚さに研磨することによって、基板１０を仕上げる。
ここで、シリコン基板１２０とシリコン基板１１０を接合する方法は、上記の実施例に限ることがなく、例えば粘着剤によって接合してもよい。また、上記実施例の研磨工程は必ずしも接合の後に行うことがなく、例えば、予めシリコン基板１２０とシリコン基板１１０をそれぞれ所定の厚さまで研磨してから接合してもよい。
【００３３】
図１２は、活性層２０を複数の素子形成領域２２に分離する工程を示す模式図である。まず図１２に示すように、活性層２０の表面に酸化シリコンのマスク１３２を形成する。マスク１３２は、素子形成領域２２に対応する範囲のみに形成する。つぎに、活性層２０の表面から第１埋め込み絶縁層１８に至るトレンチ１３０を形成する。具体的に、異方性エッチングにより、マスク１３２に覆われていない領域の活性層２０を除去する。これによって、素子形成領域２２と素子形成領域２２の中間に位置する範囲の活性層２０が除去される。
ここで、異方性エッチングの手法は当業者にとっては熟知されているため、その詳細の説明を省略する。また、トレンチ１３０の形成方法は、前記の方法に限定されるものではない。その形成方法によっては、マスク１３２が残らない場合もある。
【００３４】
次に図１３に示すように、トレンチ１３０の両方の側壁に、酸化シリコンで形成されている絶縁膜１３２を形成する。絶縁膜１３２を形成する方法は特に限定されていないが、例えば熱酸化の方法が好適である。
【００３５】
次に図１４に示すように、トレンチ１３０の底面に露出している第１埋め込み絶縁層１８を除去し、トレンチ１３０内で導電層１６を露出させる。それにより、トレンチ１３０は導電層１６まで伸ばされる。ここで、第１埋め込み絶縁層１８を除去する方法は、特に限定されることがなく、例えば、異方性エッチングを用いることができる。異方性エッチングの手法は当業者にとっては熟知されているため、その詳細の説明を省略する。
【００３６】
次に図１５に示すように、露出表面（トレンチ１３０内において露出している導電層１６の表面と、絶縁膜１３２の表面）に導電膜１３４を形成する。具体的には、前記の露出表面に、ＣＶＤ法によって導電性のポリシリコンの膜を成長させる。そして、トレンチ１３０内の一対の導電膜１３４同士の間に、所定の間隔１３８（あるいは空間）が残されている状態で、ＣＶＤ法を停止する。この後、図１６に示すように、異方性エッチングで、間隔１３８の底面に露出している導電膜１３４と、その下方に存在している導電層１６を除去し、間隔１３８を第２埋め込み絶縁層１４まで伸ばす。この際に、絶縁膜１３２の表面に形成されている導電膜１３４も一緒除去する。残された導電膜１３４は、導電側壁３４として機能する。導電側壁３４は、第１埋め込み絶縁層１８を貫通して導電層１６にまで伸びている。
導電膜１３４の形成方法や、導電膜１３４の除去方法と、導電層１６の除去方法と、導電膜１３４の除去方法は、特に限定されない。また、必要となる導電側壁３４以外の部分にも導電膜１３４を形成し、その後除去するのは、製造工程の簡易化のためであり、必ずしも必要ではない。
【００３７】
次に図１７に示すように、間隔１３８に第２絶縁側壁３６を形成する。具体的には、例えば、導電側壁３４の表面を酸化させる。導電側壁３４の表面を酸化させると、酸化膜は厚みを増大させるので、間隔１３８を完全に埋めることができる。ここで、第２絶縁側壁３６の形成方法は特に限定されない。例えば、ＣＶＤ法によって、導電側壁３４の表面に酸化シリコン成長させてもよい。その後、図１８に示すように、素子形成領域２２表面から絶縁膜１３２を除去する。
ついで図１９に示すように、絶縁膜３８とコンタクトホール３９を形成する。各々の素子形成領域２２に素子を形成するときに、絶縁膜３８とコンタクトホール３９を一括して形成してもよい。あるいは素子形成の前に形成してもよい。その形成方法も特に限定されない。
【００３８】
最後に、各々の素部分領域２２に所望の素子を形成する。ここで、本発明の主旨は、基板を複数の素子形成領域に分離する構造と、その製造方法に関わるために、素子の形成についての詳細の説明を省略する。
以上、第１実施例１の半導体装置１００を製造する方法の一例を説明したが、その絶縁領域や、半導体領域や、導電領域などの形成手法は上記の実施例に限定されるものでない。例えば、基板１２０に酸素を注入することによって、活性層２０と第１埋め込み絶縁層１８と導電層１６を形成したが、その代わりに、半導体基板を熱酸化して第１埋め込み絶縁層１８を形成し、その後ＣＶＤ法によって第１埋め込み絶縁層１８の表面に導電性ポリシリコンを成長させてもよい。或いは、シリコン基板１２０は、表面が熱酸化されたシリコン基板と導電層としての半導体基板を貼り付けることによって形成してもよい。
【００３９】
（第２実施例）
図１９は本発明の第２実施例の半導体装置２００を示す縦方向断面図である。図１９でも、その素子の詳細な構造と基板の上面に形成される膜、電極、配線などの図示及びその説明を省略する。また、第２実施例において、第１実施例と共通する部分、又は機能が均等な部分に対しては、同じ番号を付して重複する説明を省略する。
【００４０】
以下、第１実施例との相違点を詳しく説明する。半導体２００では、図１９に示すように少なくとも一つの素子形成領域２２が、複数の部分領域２４０に分離されている。具体的には、一つの素子形成領域２２に、素子領域を横断するとともに活性層２０の表面から第１埋め込み絶縁層１８至る絶縁性の分離側壁２４６が形成されており、その分離側壁２４６が、部分領域２４０同士を絶縁分離している。
分離側壁２４６によって一つの素子形成領域が分割される部分領域２４０の数は、特に限定されていない。多数の部分領域２４０に形成される場合、そのレイアウトも特に限定されていない。また、各々の素子形成領域２２における部分領域２４０の数は必ずしも均一にされる必要がない。
実施例２の半導体装置２００によれば、素子形成領域２２の数を減少させることができる。厳密に分離する必要がなければ、動作電圧が異なる複数の半導体素子を一つの素子形成領域２２内に形成することができる。
分離側壁２４６は、第１絶縁側壁３２と同時に製造することができる。製造工程を複雑化させないで半導体装置２００を製造することができる。
【００４１】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００４２】
【図１】実施例１の半導体装置を示す縦方向の断面図である。
【図２】図１のII−II線の断面図である。
【図３】実施例１の変形例の半導体装置を示す横方向の断面図である。
【図４】図３のIV−IV線の断面図線の断面図である。
【図５】実施例１の他の変形例の半導体装置を示す横方向の断面図である。
【図６】実施例１及びその変形例の半導体装置の電気関係を示す模式図である。
【図７】実施例１の半導体装置の基板を製造する工程を示す模式図である。
【図８】実施例１の半導体装置の基板を製造する工程を示す模式図である。
【図９】実施例１の半導体装置の基板を製造する工程を示す模式図である。
【図１０】実施例１の半導体装置の基板を製造する工程を示す模式図である。
【図１１】実施例１の半導体装置の基板を製造する工程を示す模式図である。
【図１２】実施例１の半導体装置の素子分離領域を製造する工程を示す図である。
【図１３】実施例１の半導体装置の素子分離領域を製造する工程を示す図である。
【図１４】実施例１の半導体装置の素子分離領域を製造する工程を示す図である。
【図１５】実施例１の半導体装置の素子分離領域を製造する工程を示す図である。
【図１６】実施例１の半導体装置の素子分離領域を製造する工程を示す図である。
【図１７】実施例１の半導体装置の素子分離領域を製造する工程を示す図である。
【図１８】実施例１の半導体装置の素子分離領域を製造する工程を示す図である。
【図１９】実施例２の半導体装置を示す縦方向の断面図である。
【図２０】従来の半導体装置を示す図である。
【符号の説明】
【００４３】
１０：基板
１２：支持基板
１４：第２埋め込み絶縁層
１６：導電層
１８：第１埋め込み絶縁層
２０：活性層
２２：素子形成領域
３２：第１絶縁側壁
３４：導電側壁
３６：第２絶縁側壁
３８：絶縁膜
２４０：部分領域
２４６：分離側壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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