(57)【要約】【課題】容量線の受けるノイズの影響を抑制し、クロストークなどの表示不良の発生を防止した液晶表示装置を提供する。【解決手段】制御回路２１は、第１のゲート信号Ｇ１が高レベルになった時（ソース信号Ｓ１〜Ｓ６を対応する画素に書き込む時）に、第１の駆動トランジスタＴ１又は第２の駆動トランジスタＴ２のうち、オンしている駆動トランジスタの駆動能力を高めるように制御を行う。駆動トランジスタの駆動能力を高めるためには、そのゲートに印加される高レベル（例えば、８．５Ｖ）をより高い電位（例えば、８．５Ｖ＋α）に昇圧し、駆動トランジスタに流れる電流を増加させることが好ましい。これにより、第１の容量線ＳＣＬ１がノイズを受けても、本来のレベルに復帰する時間を短縮する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース信号が印加される複数のソース線と、
ゲート信号が印加される複数のゲート線と、
前記ソース線と交差した複数の容量線と、
前記ソース線と前記ゲート線の各交差点に対応して配置され、前記ゲート信号に応じてスイッチングする画素スイッチング素子と、前記画素スイッチング素子を通して前記ソース信号が印加される画素電極と、この画素電極と前記容量線との間に接続された補助容量とを備えた複数の画素と、
前記画素スイッチング素子がオンした時に前記容量線を駆動する能力を高くする容量線駆動回路と、を備えることを特徴とする液晶表示装置。
【請求項２】
前記容量線駆動回路は、ソースに第１の電位が印加されドレインに前記容量線が接続された第１の駆動トランジスタと、ソースに第２の電位が印加されドレインに前記容量線が接続された第２の駆動トランジスタとを備え、
前記第１の駆動トランジスタと前記第２の駆動トランジスタとを相補的にスイッチングさせると共に、前記画素スイッチング素子がオンしている時に、前記第１の駆動トランジスタと前記第２の駆動トランジスタのうち、オンしている駆動トランジスタの駆動能力を高くするように制御を行う制御回路と、を備えることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記制御回路は、前記駆動トランジスタに流れる電流を増加させるようにゲート電位を昇圧する昇圧回路を備えることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記昇圧回路は第１のゲート信号に応じて起動することを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記制御回路は、前記画素スイッチング素子がオフした時に、前記容量線の電位を反転させるように前記第１の駆動トランジスタと第２の駆動トランジスタをスイッチングすることを特徴とする請求項２乃至４のいずれかに記載の液晶表示装置。
【請求項６】
前記第１の駆動トランジスタ及び前記第２の駆動トランジスタは、Ｎチャネル型のＭＯＳトランジスタであることを特徴とする請求項２乃至５のいずれかに記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量線駆動方式の液晶表示装置に関する。
【背景技術】
【０００２】
従来より、容量線駆動方式の液晶表示装置が知られている。この容量線駆動方式にあっては、容量線と画素の画素電極との間に補助容量を設ける。そして、ゲート信号をＨレベルに立ち上げて画素トランジスタをオンさせ、ソース線のソース信号を、画素トランジスタを通して画素に書き込む。そして、ソース信号の書き込み後、対向電極の共通電位を一定にした状態で、容量線の電位をフレーム周期で反転させるというものである。
【０００３】
また、ライン反転駆動やドット反転駆動のために、ソース信号の電位も一定の周期で反転されている。容量線の電位とソース信号の電位は、周期的にＨレベルとＬレベルを交互に繰り返している。容量線の電位の反転、ソース信号の電位の反転とは、それぞれの電位をＨレベルからＬレベルへ変化させること、又はＬレベルからＨレベルへ変化させることである。
【０００４】
この方式によれば、容量線の電位の反転によって、画素電位を補助容量による容量結合によりシフトさせて画素電位と共通電位との電位差を大きくすることができる。これにより、ソース信号の振幅を小さくすることができるので、液晶表示装置の消費電力を低減することができる。尚、容量線駆動方式を用いた液晶表示装置については、特許文献１に記載されている。
【特許文献１】特開平１２−８１６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、容量線とソース線の間の容量（交差容量とフリンジ容量）、及び容量線と画素の間の容量（交差容量と補助容量）が存在するので、容量線はソース信号が変化するときに、この容量結合によりノイズを受ける。特に、ゲート信号が立ち上がり、画素トランジスタがオンしている時（即ち、ソース信号の画素への書き込み時）に、対応する容量線はソース信号の反転と画素電位の変化の両方によってノイズを受ける。
【０００６】
ところで、液晶の透過率は共通電位と画素電位との電位差によって変化する。そのため、ゲート信号の立ち下がり時に共通電位と画素電位は決定している必要がある。しかし、ゲート信号の立ち下がり時に、ノイズにより容量線の電位が決定されていない場合、つまり、ノイズによって容量線の電位が本来とは異なる電位にある場合、ゲート信号の立ち上がり後に容量線の電位が変化すると前記容量を介して画素電位が変化してしまう。そのため、共通電位と画素電位との関係が正常でなくなり、クロストークなどの表示不良が発生するという問題があった。
【課題を解決するための手段】
【０００７】
本発明の液晶表示装置は、ソース信号が印加される複数のソース線と、ゲート信号が印加される複数のゲート線と、前記ソース線と交差した複数の容量線と、前記ソース線と前記ゲート線の各交差点に対応して配置され、前記ゲート信号に応じてスイッチングする画素スイッチング素子と、前記画素スイッチング素子を通して前記ソース信号が印加される画素電極と、この画素電極と前記容量線との間に接続された補助容量とを備えた複数の画素と、前記画素スイッチング素子がオンした時に前記容量線を駆動する能力を高くする容量線駆動回路と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、容量線駆動方式の液晶表示装置において、画素スイッチング素子がオンした時に容量線を駆動する能力を高くしたので、ソース線の反転と画素電位の変化により容量線が受けるノイズの影響を抑制して、クロストークなどの表示不良の発生を防止することが可能になる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態について図面を参照しながら説明する。図１は、液晶表示装置の回路図である。
【００１０】
ガラス基板１００上に行列状に複数の画素ＧＳ１１，ＧＳ１２，・・・が配置されている。図１では説明の便宜上、２行×６列の画素のみを示している。各画素にはＮチャネル型の薄膜トランジスタ（例えばＭＯＳトランジスタ）からなる画素トランジスタ１１、画素トランジスタ１１のドレインに接続された画素電極１２、画素電極１２と対向電極１３の間に封入された液晶１４、補助容量１５が設けられている。
【００１１】
また、ガラス基板１００上には、第１のソース線ＳＬ１〜第６のソース線ＳＬ６が一定間隔をおいて列方向（Ｙ方向）に延びている。これらの第１のソース線ＳＬ１〜第６のソース線ＳＬ６は、各画素の画素トランジスタ１１のソースに共通接続され、ソース信号（ビデオ信号）Ｓ１〜Ｓ６が供給されるように構成されている。
【００１２】
また、ガラス基板１００上には、第１のゲート線ＧＬ１及び第２のゲート線ＧＬ２が一定間隔をおいて、それぞれ行方向（Ｘ方向）に延びている。第１のゲート線ＧＬ１は、第１行の画素ＧＳ１１〜ＧＳ１６の画素トランジスタ１１のゲートに共通接続され、第２のゲート線ＧＬ２は、第２行の画素ＧＳ２１〜ＧＳ２６の画素トランジスタ１１のゲートに共通接続されている。第１及び第２のゲート線ＧＬ１，ＧＬ２にはそれぞれ垂直走査用のシフトレジスタＳＲから第１及び第２のゲート信号Ｇ１，Ｇ２が供給される。シフトレジスタＳＲは、複数のシフトレジスタユニットを直列接続してなり、垂直スタートパルスＳＴＶを転送クロックＣＫＶ１，ＣＫＶ２（ＣＫＶ２の反転クロック）に基づいて転送することにより、第１のゲート信号Ｇ１、第２のゲート信号Ｇ２、第３のゲート信号Ｇ３・・・を発生する。
【００１３】
また、ガラス基板１００上には、第１の容量線ＳＣＬ１と第２の容量線ＳＣＬ２が一定間隔をおいて行方向（Ｘ方向）に延びている。第１の容量線ＳＣＬ１は第１行に対応して設けられ、第１行の画素ＧＳ１１〜ＧＳ１６の画素電極１２と第１の容量線ＳＣＬ１の間に補助容量１５が接続されている。第２の容量線ＳＣＬ２は第２行に対応して設けられ、第２行の画素ＧＳ２１〜ＧＳ２６の画素電極１２と第２の容量線ＳＣＬ２の間に補助容量１５が接続されている。
【００１４】
第１の容量線ＳＣＬ１は第１のソース線ＳＬ１〜第６のソース線ＳＬ６と絶縁膜を介して交差しているので、各交差点において第１の容量線ＳＣＬ１と第１のソース線ＳＬ１〜第６のソース線ＳＬ６との間にそれぞれ寄生容量１６が形成される。同様に、第２の容量線ＳＣＬ２は第１のソース線ＳＬ１〜第６のソース線ＳＬ６と絶縁膜を介して交差しており、各交差点において第２の容量線ＳＣＬ２と第１のソース線ＳＬ１〜第６のソース線ＳＬ６との間にそれぞれ寄生容量１６が形成される。
【００１５】
また、ガラス基板１００上には、第１の容量線ＳＣＬ１を駆動する第１の容量線駆動回路２０−１、第２の容量線ＳＣＬ２を駆動する第２の容量線駆動回路２０−２が設けられている。第１の容量線駆動回路２０−１は、Ｎチャネル型の薄膜トランジスタ（例えばＭＯＳトランジスタ）からなる第１の駆動トランジスタＴ１、Ｎチャネル型の薄膜トランジスタ（例えばＭＯＳトランジスタ）からなる第２の駆動トランジスタＴ２、それらのスイッチングを制御する制御回路２１を備える。第１の駆動トランジスタＴ１のソースには高電位VSC_H（本発明の第１の電位の一例であり、例えば４．０Ｖ）が印加され、そのドレインは第１の容量線ＳＣＬ１に接続されている。第２の駆動トランジスタＴ２のソースには低電位VSC_L（本発明の第２の電位の一例であり、例えば０Ｖ）が印加され、そのドレインは第１の容量線ＳＣＬ１に接続されている。
【００１６】
制御回路２１は、極性選択信号ＰＳ１に応じて、第１及び第２の駆動トランジスタＴ１，Ｔ２のゲートに制御信号（高レベルの電位、低レベルの電位）を印加し、それらを相補的にスイッチングさせる。極性選択信号ＰＳ１は一垂直期間毎に高レベルと低レベルを繰り返す信号である。
【００１７】
第１の駆動トランジスタＴ１のゲートに高レベルの制御信号が印加され、第２の駆動トランジスタＴ２のゲートに低レベルの制御信号が印加されると、第１の駆動トランジスタＴ１はオンし、第２の駆動トランジスタＴ２はオフする。これにより、第１の容量線ＳＣＬ１の電位は高電位VSC_Hになる。反対に、第１の駆動トランジスタＴ１のゲートに低レベルの制御信号が印加され、第２の駆動トランジスタＴ２のゲートに高レベルの制御信号が印加されると、第１の駆動トランジスタＴ１はオフし、第２の駆動トランジスタＴ２はオンする。これにより、第１の容量線ＳＣＬ１の電位は低電位VSC_Lに反転する。
【００１８】
制御回路２１は、第１のゲート信号Ｇ１が立ち下がって画素トランジスタがオフし、第２のゲート信号Ｇ２が高レベルに立ち上がるタイミングで、第１の容量線ＳＣＬ１の電位を反転するように第１及び第２の駆動トランジスタＴ１，Ｔ２のスイッチングを制御する。
【００１９】
制御回路２１は、第１のゲート信号Ｇ１が高レベルになった時（ソース信号Ｓ１〜Ｓ６を対応する画素に書き込む時）に、第１の駆動トランジスタＴ１又は第２の駆動トランジスタＴ２のうち、オンしている駆動トランジスタの駆動能力を高めるように制御を行う。駆動トランジスタの駆動能力を高めるためには、駆動トランジスタのゲートに最初に印加される高レベル（例えば、８．５Ｖ）の電位をより高い電位（例えば、８．５Ｖ＋α）に昇圧し、駆動トランジスタに流れるオン電流を増加させることが好ましい。これにより、第１の容量線ＳＣＬ１がノイズを受けても、本来のレベルに復帰する時間を短縮し、クロストークなどの表示不良の発生を防止することができる。
【００２０】
尚、第２の容量線駆動回路２０−２も同様に構成されている。但し、第２の容量線ＳＣＬ２の電位は、第２のゲート信号Ｇ２が立ち下がり、第３のゲート信号Ｇ３が高レベルに立ち上がるタイミングで反転するように制御される。また、第２の容量線ＳＣＬ２の電位は、第１の容量線ＳＣＬ１の電位とは逆極性となるように反転される。
【００２１】
例えば、第１の容量線ＳＣＬ１の電位が高電位VSC_Hから低電位VSC_Lに反転したとすると、第２の容量線ＳＣＬ２の電位は低電位VSC_Lから高電位VSC_Hに反転する。尚、第３行以降の容量線、容量線駆動回路についても同様に構成されているので説明を省略する。
【００２２】
以下、図１及び図２を参照して本発明の液晶表示装置の動作について詳しく説明する。いま、第１のゲート信号Ｇ１が高レベル（８．５Ｖ）になると、画素ＧＳ１１〜ＧＳ１６の画素トランジスタ１１がオンして、第１のソース線ＳＬ１〜第６のソース線ＳＬ６からのソース信号Ｓ１〜Ｓ６が対応する画素に書き込まれる。このとき、第１の容量線ＳＣＬ１の電位は低電位VSC_Lに設定されているものとする。つまり、第１の駆動トランジスタＴ１がオフし、第２の駆動トランジスタＴ２がオンしている状態である。
【００２３】
このとき、ライン反転駆動のために、ソース信号Ｓ１〜Ｓ６は共通電位ＣＯＭに対して反転されるので、第１の容量線ＳＣＬ１は寄生容量１６を通してノイズを受ける。また、画素トランジスタ１１がオンしていることから、画素トランジスタ１１を通して画素電極１２の電位（画素電位）の変化が生じ、第１の容量線ＳＣＬ１は補助容量１５等を通してノイズを受けてその電位が変化する。
【００２４】
本発明によれば、制御回路２１により、第２の駆動トランジスタＴ２のゲート電位は８．５Ｖから８．５Ｖ＋αに昇圧されるので、第２の駆動トランジスタＴ２に流れるオン電流が増加する。これにより、本来の電位（この場合は、低電位VSC_L）に復帰する時間を短縮することができる。
【００２５】
その後、第１のゲート信号Ｇ１が低レベルになり、画素トランジスタ１１がオフすると、制御回路２１により、第２のゲート信号Ｇ２が高レベルに立ち上がるタイミングで、第１の容量線ＳＣＬ１の電位は低電位VSC_Lから高電位VSC_Hに反転する。このとき、第１の駆動トランジスタＴ１のゲート電位は高レベル（例えば、８．５Ｖ）になり、第１の駆動トランジスタＴ１はオンする。
【００２６】
一方、第２の駆動トランジスタＴ２のゲート電位は低レベル（例えば、−４．５Ｖ）になり、第２の駆動トランジスタＴ２はオフする。この第１の容量線ＳＣＬ１の電位の反転により、画素電位は補助容量１５を通してシフトするので、画素電位と共通電位ＣＯＭとの電位差を大きくすることができる。尚、画素トランジスタ１１がオフしている時は、第１の容量線ＳＣＬ１は、ソース信号Ｓ１〜Ｓ６の反転によってのみノイズを受ける。
【００２７】
また、第２のゲート信号Ｇ２が高レベルになると、画素ＧＳ２１〜ＧＳ２６の画素トランジスタ１１がオンして、第１のソース線ＳＬ１〜第６のソース線ＳＬ６からのソース信号Ｓ１〜Ｓ６が対応する画素に書き込まれる。このとき、第２の容量線駆動回路２０−２の制御回路２１によって、第２の容量線ＳＣＬ２の電位は高電位VSC_Hに設定されている。
【００２８】
第２の容量線駆動回路２０−２の第１の駆動トランジスタＴ１のゲート電位は高レベルになり、第１の駆動トランジスタＴ１はオンするが、そのゲート電位は８．５Ｖ＋αに昇圧される。これにより、第２の容量線ＳＣＬ２についても、同様にノイズの影響を抑制することができる。一方、第２の駆動トランジスタＴ２のゲート電位は低レベル（例えば、−４．５Ｖ）になり、第２の駆動トランジスタＴ２はオフする。
【００２９】
以下、制御回路２１の具体的な構成について図３を参照して説明する。この制御回路２１は昇圧回路としてブートストラップ回路ＢＳを備えたものである。極性選択信号ＰＳ１をゲート信号Ｇ２の立ち上がりのタイミングでラッチするスタティックラッチ回路ＳＬの出力はブートストラップ回路ＢＳに印加される。また、スタティックラッチ回路ＳＬの出力はインバータＩＮＶで反転され、ブートストラップ回路ＢＳに印加される。ブートストラップ回路ＢＳは、一対の逆流防止ダイオードＤ１，Ｄ２、一対のブートストラップ容量ＢＣ１，ＢＣ２、制御トランジスタＴ３−１，Ｔ３−２，Ｔ４−１，Ｔ４−２，Ｔ５−１，Ｔ５−２から構成されている。
【００３０】
制御トランジスタＴ３−１，Ｔ３−２，Ｔ４−１，Ｔ４−２，Ｔ５−１，Ｔ５−２はＮチャネル型の薄膜トランジスタで形成され、逆流防止ダイオードＤ１，Ｄ２はゲートとドレインが共通接続されＮチャネル型の薄膜トランジスタで形成されている。また、これらのトランジスタはリーク電流を低減するためにダブルゲート構造を有している。
【００３１】
この制御回路２１の動作について図３及び図４を参照して説明する。いま、スタティックラッチ回路ＳＬには低レベル（−４．５Ｖ）の極性選択信号ＰＳ１が取り込まれ保持されているとする。ゲート信号Ｇ１が立ち上がる前の状態では、第１の駆動トランジスタＴ１のゲート電位は低レベル（−４．５Ｖ）、第２の駆動トランジスタＴ２のゲート電位は高レベル（８．５Ｖ）になっている。したがって、第１の駆動トランジスタＴ１はオフし、第２の駆動トランジスタＴ２はオンしているので、第１の容量線ＳＣＬ１の電位は第１の駆動トランジスタＴ１を通して低電位VSC_L（０Ｖ）になっている。
【００３２】
このとき、第１の駆動トランジスタＴ１側の制御トランジスタＴ３−１はオンしており、ブートストラップ容量ＢＣ１のノードＮ１は低レベルＶＬ（＝−４．５Ｖ）に設定される。また制御トランジスタＴ４−１はオフ、制御トランジスタＴ５−１はオンしている。一方、第２の駆動トランジスタＴ２側の制御トランジスタＴ３−２はオフ、制御トランジスタＴ４−２はオン、制御トランジスタＴ５−２はオフしている。
【００３３】
この状態から、ゲート信号Ｇ１が−４．５Ｖから８．５Ｖに立ち上がると、ブートストラップ容量ＢＣ２を通して、第２の駆動トランジスタＴ２のゲートは８．５Ｖから約２０Ｖに昇圧される。これにより、第２の駆動トランジスタＴ２のオン抵抗が下がり、これに流れるオン電流が増加することで、第１の容量線ＳＣＬ１の電位がノイズにより変動しても、本来のレベル（低電位VSC_L）に急速に復帰させることができる。
【００３４】
その後、ゲート信号Ｇ１が立ち下がる。そして、ゲート信号Ｇ２が立ち上がるタイミングで、高レベル（８．５Ｖ）に反転された極性選択信号ＰＳ１がスタティックラッチ回路ＳＬに取り込まれる。すると、第２の駆動トランジスタＴ２のゲート電位は低レベルに変化し、第１の駆動トランジスタＴ１のゲート電位は高レベルに変化する。これにより、第１の容量線ＳＣＬ１の電位は、低電位VSC_L（０Ｖ）から高電位VSC_H（４．０Ｖ）に反転する。このとき、ブートストラップ回路ＢＳにおいても、制御トランジスタＴ３−１，Ｔ３−２，Ｔ４−１，Ｔ４−２，Ｔ５−１，Ｔ５−２のオンオフの状態が切り換わる。
【００３５】
即ち、第１の駆動トランジスタＴ１側の制御トランジスタＴ３−１はオフし、制御トランジスタＴ４−１はオン、制御トランジスタＴ５−１はオフする。
【００３６】
上記のように制御トランジスタＴ４−１がオンするので、次のフレームでゲート信号Ｇ１が再び立ち上がると、ブートストラップ容量ＢＣ１を通して、第１の駆動トランジスタＴ１のゲートは約２０Ｖに昇圧されることになる。これにより、第１の駆動トランジスタＴ１に流れるオン電流が増加することで、第１の容量線ＳＣＬ１の電位がノイズにより変動しても、本来のレベル（高電位VSC_H）に急速に復帰させることができる。
【００３７】
一方、第２の駆動トランジスタＴ２側の制御トランジスタＴ３−２はオンし、ブートストラップ容量ＢＣ２のノードＮ２は低レベルに設定される。制御トランジスタＴ４−２はオフする。制御トランジスタＴ５−２はオンすることで、第２の駆動トランジスタＴ２のゲートの電位は急速に低レベル（−４．５Ｖ）に変化する。
【００３８】
仮に、上記のように制御回路２１によって第１の駆動トランジスタＴ１又は第２の駆動トランジスタＴ２のゲートの電位を昇圧しないとすると、一般的には、そのゲートに印加される高レベルの電位は、画素内で用いられる電位であり、画素トランジスタ１１に接続された補助容量１５等によって保持される。この場合、その電位は、画素トランジスタ１１のオフリークによって徐々に低下してしまう。そのため、上記のように、第１の駆動トランジスタＴ１及び第２の駆動トランジスタＴ２のオン抵抗を下げオン電流を増加させるに足る電位として確保することは困難となる。
【００３９】
この問題に対しては、上記ゲート電位の昇圧によらない方法として、第１の駆動トランジスタＴ１と第２の駆動トランジスタＴ２を、それぞれＮチャネル型ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジスタで構成し、Ｃ−ＭＯＳ構造とすることで対応できる場合がある。これに対して、本実施形態では、上記ノイズの影響を抑制しつつ、画素トランジスタ１１、第１の駆動トランジスタＴ１、第２の駆動トランジスタＴ２を含む、全てのトランジスタを単一の型、即ちＮチャネル型のトランジスタとして構成できるため、上記Ｃ−ＭＯＳ構造を有する場合に比して、プロセスの複雑化を回避できるという、さらなる効果を得ることができる。
【００４０】
尚、本発明は上記実施形態に限定されることなくその要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、実施形態では、制御回路２１は昇圧回路としてブートストラップ回路ＢＳを備えるが、昇圧回路として他の回路、例えばレベルシフト回路を用いてもよい。
【００４１】
また、実施形態では、画素ＧＳ１１〜ＧＳ１６，ＧＳ２１〜ＧＳ２６への書き込み中（画素トランジスタのオン中）に、容量線への駆動能力を上げるものの最適例として、画素ＧＳ１１〜ＧＳ１６，ＧＳ２１〜ＧＳ２６にソース信号を書き込んだ後（画素トランジスタがオフした後）に容量線を反転する容量線駆動方式のものを例に説明したが、本発明は、他の駆動方式のものにも適用することが可能である。
【００４２】
例えば、ＦＦＳ（Ｆｒｉｎｇｅ−Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードで動作する液晶表示装置のように、共通電極と接続する共通電位線が容量線を兼ねる構成のもので、画素にソース信号を書き込む前（画素トランジスタがオンする前）に、容量線を兼ねた共通電位線の電位を反転するものにおいて、画素への書き込み中に、容量線を兼ねた共通電位線を駆動する能力を上げるように構成してもよい。
【００４３】
また、実施形態では、ライン反転駆動を行っているが、本発明は、隣接する画素のソース信号と容量線の電位を反転するドット反転駆動にも適用することができる。
【００４４】
また、実施形態では、第１の駆動トランジスタＴ１及び第２の駆動トランジスタＴ２はＮチャネル型であるが、Ｐチャネル型としてもよい。この場合はその駆動能力を高くするために、そのゲート電位を負側に昇圧することが必要である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態による液晶表示装置の回路図である。
【図２】本発明の実施の形態による液晶表示装置の動作波形図である。
【図３】本発明の実施の形態による液晶表示装置の制御回路の回路図である。
【図４】本発明の実施の形態による液晶表示装置の制御回路の動作波形図である。
【符号の説明】
【００４６】
１１  画素トランジスタ    １２  画素電極      １３  対向電極
１４  液晶                １５  補助容量      １６  寄生容量
２０−１  第１の容量線駆動回路      ２０−２  第２の容量線駆動回路
２１  制御回路            １００  ガラス基板
ＢＣ１，ＢＣ２  ブートストラップ容量
ＢＳ  ブートストラップ回路          Ｄ１，Ｄ２  逆流防止ダイオード
ＧＬ１  第１のゲート線              ＧＬ２  第２のゲート線
ＧＳ１１〜ＧＳ１６，ＧＳ２１〜ＧＳ２６  画素
ＳＣＬ１  第１の容量線              ＳＣＬ２  第２の容量線
ＳＬ  スタティックラッチ回路        ＳＬ１〜ＳＬ６  第１〜第６のソース線
ＳＲ  シフトレジスタ
Ｔ１  第１の駆動トランジスタ        Ｔ２  第２の駆動トランジスタ
Ｔ３−１，Ｔ３−２，Ｔ４−１，Ｔ４−２，Ｔ５−１，Ｔ５−２  制御トランジスタ
【図１】
2008292787.tif 000003
【図２】
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【図３】
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【図４】
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