(57)【要約】【課題】  回路面積が小さく単体でスキャンテストの結果を判定可能な半導体回路を提供すること。【解決手段】  自己検査回路を含む半導体回路は、自己検査回路によって検査される回路と、供給されたクロックに応じて動作する、回路に接続されたスキャンチェーンと、スキャンチェーンを介して回路に入力されるテストパタンを生成するテストパタン生成部と、回路から出力された検査結果と期待値とを比較して、比較結果を示す信号を出力する比較部と、回路に供給される電流を計測する電流計と、一定周波数のクロックを生成するクロック生成部と、クロック生成部で生成されたクロックを分周する分周部と、比較部から出力された信号が示す比較結果に応じて、クロック生成部で生成されたクロック及び分周器で分周されたクロックのいずれか一方を出力するセレクタ部とを備える。【選択図】  図１
2008039404.tif 000002
【特許請求の範囲】
【請求項１】
自己検査回路を含む半導体回路であって、
前記自己検査回路によって検査される回路と、
供給されたクロックに応じて動作する、前記回路に接続されたスキャンチェーンと、
前記スキャンチェーンを介して前記回路に入力されるテストパタンを生成するテストパタン生成部と、
前記回路から出力された検査結果と期待値とを比較して、比較結果を示す信号を出力する比較部と、
前記回路に供給される電流を計測する電流計と、
一定周波数のクロックを生成するクロック生成部と、
前記クロック生成部で生成されたクロックを分周する分周部と、
前記比較部から出力された信号が示す比較結果に応じて、前記クロック生成部で生成されたクロック及び前記分周器で分周されたクロックのいずれか一方を出力するセレクタ部と、
を備えたことを特徴とする半導体回路。
【請求項２】
請求項１に記載の半導体回路であって、
前記比較部から出力される信号が示す比較結果はパス又はフェイルであり、
前記セレクタ部に入力された前記信号が示す比較結果がパスであれば、前記セレクタ部は前記クロック生成部で生成されたクロックを出力して、前記スキャンチェーンに供給し、
前記セレクタ部に入力された前記信号が示す比較結果がフェイルであれば、前記セレクタ部は前記分周部で分周されたクロックを出力して、前記スキャンチェーンに供給することを特徴とする半導体回路。
【請求項３】
請求項１に記載の半導体回路であって、
前記比較部による前記検査結果と前記期待値との比較結果に応じて検査を再度行うか否かを判定する制御部を備え、
前記クロック生成部と前記スキャンチェーンとの間に、前記分周器及び前記セレクタ部の組が複数段に設けられ、
前記制御部は、前記比較結果がパスであれば自己検査を終了することを特徴とする半導体回路。
【請求項４】
請求項３に記載の半導体回路であって、
第１のクロック周波数のクロックが前記スキャンチェーンに供給された状態で行われた検査結果と前記期待値との比較結果がフェイルであれば、前記比較部は、前記第１のクロック周波数よりも低い第２のクロック周波数のクロックが前記スキャンチェーンに供給されるよう前記複数のセレクタ部を制御する信号を出力することを特徴とする半導体回路。
【請求項５】
自己検査回路を含む半導体回路であって、
前記自己検査回路によって検査される回路と、
供給されたクロックに応じて動作する、前記回路に接続されたスキャンチェーンと、
前記スキャンチェーンを介して前記回路に入力されるテストパタンを生成するテストパタン生成部と、
前記回路から出力された検査結果と期待値とを比較して、比較結果を示す信号を出力する比較部と、
前記回路に供給される電流を計測する電流計と、
一定周波数のクロックを生成するクロック生成部と、
前記クロック生成部で生成されたクロックと、前記比較部から出力された信号とが入力されるＡＮＤ回路と、を備え、
前記比較部は、前記比較結果がパスのときＨレベルの信号を出力し、前記比較結果がフェイルのときＬレベルの信号を出力することを特徴とする半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジックＢＩＳＴ回路を含む半導体回路に関する。
【背景技術】
【０００２】
図５は、ロジックＢＩＳＴ回路を含む従来の半導体回路及び半導体回路検査装置を示すブロック図である。図５に示す半導体回路１０は、被検査回路１１と、スキャンチェーン１３と、テストパタン生成部１５と、期待値レジスタ１７と、比較部１９と、ＰＬＬ回路を内蔵したクロックジェネレータ２１と、制御回路２３と、外部入力端子２５と、外部出力端子２７とを備える。外部出力端子２７には半導体回路１０の外部に設けられた半導体回路検査装置５０が接続されている。
【０００３】
被検査回路１１及びスキャンチェーン１３は、スキャンテスト設計された検査される回路である。テストパタン生成部１５は、スキャンチェーン１３を介して被検査回路１１に入力されるテストパタンを生成する。期待値レジスタ１７は、スキャンテストの期待値を保持する。比較部１９は、スキャンチェーン１３を介して被検査回路１１から出力されたスキャンテストのテスト結果と期待値レジスタ１７に保持された期待値とを比較する。クロックジェネレータ２１は、スキャンチェーン１３に供給するクロックを生成する。なお、クロックジェネレータ２１で生成されるクロックのクロック周波数は一定である。制御回路２３は、スキャンチェーン１３、クロックジェネレータ２１、テストパタン生成部１５、期待値レジスタ１７及び比較部１９を制御する。外部入力端子２５には、制御回路２３を動作させる信号が入力される。外部出力端子２７からは、比較部１９からの比較結果が出力される。
【０００４】
図５に示した半導体回路の自己検査方法について説明する。まず、ロジック自己検査によるスキャンテストを開始するため、外部入力端子２５を介して検査開始信号が制御回路２３に入力される。検査開始信号が入力された制御回路２３は、スキャンチェーン１３に供給されているクロックを停止するよう指示する信号をクロックジェネレータ２１に出力し、かつテストパタンを生成するよう指示する信号をテストパタン生成部１５に出力する。次に、制御回路２３から出力された信号に従い、テストパタン生成部１５で生成されたテストパタンがスキャンチェーン１３を介して被検査回路１１に入力されると、被検査回路１１のスキャンテストが実施される。比較部１９は、スキャンチェーン１３を介して入力されたスキャンテストの結果と、期待値レジスタ１７から得られた期待値とを比較して、比較結果を示す信号を外部出力端子２７から出力する。外部出力端子２７から出力された比較結果は半導体回路検査装置５０に入力される。半導体回路検査装置５０は、入力された比較結果に基づいてスキャンテストの結果を判定する。
【０００５】
【特許文献１】特開２００３−３３２４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図５に示した半導体回路１０の検査では、半導体回路１０で行われたスキャンテストの結果を判定するために半導体回路検査装置５０である。なお、半導体回路検査装置５０は比較的高価である。また、半導体回路１０には半導体回路検査装置５０を接続するための外部出力端子２７が設けられている必要がある。このため、半導体回路１０は外部出力端子２７を設置するための面積を必要とし、回路面積の増大をもたらす。
【０００７】
さらに、半導体回路１０では、クロックジェネレータ２１によって生成されたクロックがスキャンチェーン１３へ直接入力される。このため、クロックジェネレータ２１によって生成されたクロックのクロック周波数と異なる周波数のクロックをスキャンチェーン１３に供給してスキャンテストを行うためには、クロック周波数を変更するための外部手段が必要となる。
【０００８】
本発明の目的は、回路面積が小さく単体でスキャンテストの結果を判定可能な半導体回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、自己検査回路を含む半導体回路であって、前記自己検査回路によって検査される回路と、供給されたクロックに応じて動作する、前記回路に接続されたスキャンチェーンと、前記スキャンチェーンを介して前記回路に入力されるテストパタンを生成するテストパタン生成部と、前記回路から出力された検査結果と期待値とを比較して、比較結果を示す信号を出力する比較部と、前記回路に供給される電流を計測する電流計と、一定周波数のクロックを生成するクロック生成部と、前記クロック生成部で生成されたクロックを分周する分周部と、前記比較部から出力された信号が示す比較結果に応じて、前記クロック生成部で生成されたクロック及び前記分周器で分周されたクロックのいずれか一方を出力するセレクタ部と、を備えた半導体回路を提供する。
【００１０】
上記半導体回路では、前記比較部から出力される信号が示す比較結果はパス又はフェイルであり、前記セレクタ部に入力された前記信号が示す比較結果がパスであれば、前記セレクタ部は前記クロック生成部で生成されたクロックを出力して、前記スキャンチェーンに供給し、前記セレクタ部に入力された前記信号が示す比較結果がフェイルであれば、前記セレクタ部は前記分周部で分周されたクロックを出力して、前記スキャンチェーンに供給する。
【００１１】
上記半導体回路は、前記比較部による前記検査結果と前記期待値との比較結果に応じて検査を再度行うか否かを判定する制御部を備え、前記クロック生成部と前記スキャンチェーンとの間に、前記分周器及び前記セレクタ部の組が複数段に設けられ、前記制御部は、前記比較結果がパスであれば自己検査を終了する。
【００１２】
上記半導体回路では、第１のクロック周波数のクロックが前記スキャンチェーンに供給された状態で行われた検査結果と前記期待値との比較結果がフェイルであれば、前記比較部は、前記第１のクロック周波数よりも低い第２のクロック周波数のクロックが前記スキャンチェーンに供給されるよう前記複数のセレクタ部を制御する信号を出力する。
【００１３】
本発明は、自己検査回路を含む半導体回路であって、前記自己検査回路によって検査される回路と、供給されたクロックに応じて動作する、前記回路に接続されたスキャンチェーンと、前記スキャンチェーンを介して前記回路に入力されるテストパタンを生成するテストパタン生成部と、前記回路から出力された検査結果と期待値とを比較して、比較結果を示す信号を出力する比較部と、前記回路に供給される電流を計測する電流計と、一定周波数のクロックを生成するクロック生成部と、前記クロック生成部で生成されたクロックと、前記比較部から出力された信号とが入力されるＡＮＤ回路と、を備え、前記比較部は、前記比較結果がパスのときＨレベルの信号を出力し、前記比較結果がフェイルのときＬレベルの信号を出力する半導体回路を提供する。
【発明の効果】
【００１４】
本発明に係る半導体回路によれば、回路面積が小さく単体でスキャンテストの結果を判定することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、ロジックＢＩＳＴ回路を含む第１の実施形態の半導体回路を示すブロック図である。図１に示すように、第１の実施形態の半導体回路は、被検査回路１１と、スキャンチェーン１３と、テストパタン生成部１５と、期待値レジスタ１７と、比較部１０１と、ＰＬＬ回路を内蔵したクロックジェネレータ２１と、分周器１０３と、セレクタ１０５と、制御回路１０７と、外部入力端子２５と、電源端子１０９とを備える。電源端子１０９には半導体回路の外部に設けられた電源ＶＤＤが電流計１１１を介して接続されている。
【００１７】
被検査回路１１及びスキャンチェーン１３は、スキャンテスト設計された検査される回路である。テストパタン生成部１５は、スキャンチェーン１３を介して被検査回路１１に入力されるテストパタンを生成する。期待値レジスタ１７は、スキャンテストの期待値を保持する。比較部１０１は、スキャンチェーン１３を介して被検査回路１１から出力されたスキャンテストのテスト結果と期待値レジスタ１７に保持された期待値とを比較する。クロックジェネレータ２１は、スキャンチェーン１３に供給するクロックを生成する。なお、クロックジェネレータ２１で生成されるクロックのクロック周波数は一定である。分周器１０３は、クロックジェネレータ２１で生成されたクロックを分周する。セレクタ１０５は、比較部１０１から出力された比較結果に応じて、クロックジェネレータ２１で生成されたクロック及び分周器１０３で分周されたクロックのいずれか一方を出力して、スキャンチェーン１３に供給する。制御回路１０７は、スキャンチェーン１３、クロックジェネレータ２１、テストパタン生成部１５、期待値レジスタ１７及び比較部１０１を制御する。外部入力端子２５には、制御回路１０７を動作させる信号が入力される。被検査回路１１には電源端子１０９を介して電源ＶＤＤが供給される。
【００１８】
本実施形態の半導体回路の自己検査方法について説明する。まず、ロジック自己検査によるスキャンテストを開始するため、外部入力端子２５を介して検査開始信号が制御回路１０７に入力される。検査開始信号が入力された制御回路１０７は、クロックジェネレータ２１によって生成されるクロックのクロック周波数でスキャンテストを行うため、比較部１０１へ初期化信号を出力する。初期化信号とは、スキャンテストを開始にあたり、検査周波数をクロックジェネレータ２１で生成されたクロックのクロック周波数に設定するよう命令する信号である。初期化信号が入力された比較部１０１は、クロックジェネレータ２１のクロックがスキャンチェーン１３に入力されるよう、セレクタ１０５に選択信号を出力する。クロックジェネレータ２１からスキャンチェーン１３にクロックが供給される状態になった後、制御回路１０７は、テストパタンを生成するようテストパタン生成部１５に指示する。
【００１９】
テストパタン生成部１５で生成されたテストパタンがスキャンチェーン１３を介して被検査回路１１に入力されると、被検査回路１１のスキャンテストが実施される。当該スキャンテストの結果はスキャンチェーン１３を介して比較部１０１に入力される。比較部１０１は、スキャンテストの結果と、期待値レジスタ１７から得られた期待値とを比較して、比較結果を示す信号をセレクタ１０５に出力する。セレクタ１０５は、比較部１０１から入力された信号に応じてスキャンチェーン１３に供給するクロックを切り替える。すなわち、スキャンテストの結果が期待値と比較した結果がパス（PASS）であればクロックジェネレータ２１で生成されたクロックを出力し、結果がフェイル（FAIL）なら分周器１０３によって分周されたクロックを出力する。
【００２０】
分周器１０３によって分周されたクロックのクロック周波数は、クロックジェネレータ２１によって生成されたクロックのクロック周波数よりも低い。低い周波数のクロックがスキャンチェーン１３に供給されると、被検査回路１１の動作電源電流もそれに伴い低下する。電源端子１０９に接続された電流計１１１は、この動作電源電流を計測する。電流計１１１によって計測された電流の変化によってスキャンテストの結果を判定することができる。
【００２１】
図２は、被検査回路の動作電源電流を計測した結果を示すグラフの一例である。図２に示すグラフの横軸２０１は時間を示し、縦軸２０２は動作電源電流値を示す。スキャンテストの結果がフェイルのとき、図２のグラフ中の符号２０３で示されるように動作電源電流値が下がる。
【００２２】
以上説明したように、スキャンテストの結果に応じて動作電源電流が変化し、本実施形態の半導体回路は当該動作電源電流を計測することでスキャンテストの結果を判定することができる。このため、従来設けられていた半導体回路検査装置５０を設ける必要がなくなる。これに伴い本実施形態の半導体回路は従来設けられていた外部出力端子を有する必要がないため、回路面積の縮小を実現することができる。
【００２３】
（第２の実施形態）
図３は、ロジックＢＩＳＴ回路を含む第２の実施形態の半導体回路を示すブロック図である。第２の実施形態の半導体回路が第１の実施形態の半導体回路と異なる点は、分周器１０３及びセレクタ１０５を複数備えること、並びに、比較部がスキャンテストの結果を制御回路に通知することである。これらの点以外は第１の実施形態と同様である。図３において、図１と共通する構成要素には同じ参照符号が付し説明を省略する。
【００２４】
本実施形態の半導体回路では、第１の実施形態と同様の構成の分周器１０３及びセレクタ１０５の組が３段に構成されている。また、本実施形態の比較部１２１は、スキャンテストの結果と期待値との比較結果を示す信号を出力する。比較部１２１から出力された信号は各セレクタに入力される。さらに、本実施形態の比較部１２１は、スキャンテストの結果と期待値との比較結果を制御回路１２３に通知する。制御回路１２３は、当該通知された比較結果の結果に応じてスキャンテストを再度行うか終了するかを判定する。
【００２５】
本実施形態の半導体回路の自己検査方法について説明する。まず、第１の実施形態と同様に、検査開始信号が入力された制御回路１２３が比較部１２１へ初期化信号を出力して、クロックジェネレータ２１で生成されたクロックがスキャンチェーン１３に供給された状態でスキャンテストが行われる。比較部１２１はスキャンテストの結果と期待値とを比較した結果を制御回路１２３に通知し、当該結果に応じた信号をセレクタ１０５に出力する。
【００２６】
クロックジェネレータ２１で生成されたクロックがスキャンチェーン１３に供給された状態で行われたスキャンテストの結果と期待値との比較結果がフェイルであれば、比較部１２１は第１の信号をセレクタ１０５に出力する。第１の信号とは、スキャンチェーン１３に最も近い段のセレクタ１０５ａが分周器１０３ａによって分周されたクロックを出力し、その他のセレクタ１０５ｂ，１０５ｃはクロックジェネレータ２１で生成されたクロックを出力するよう指示する信号である。分周器１０３ａによって分周されたクロックのクロック周波数は、クロックジェネレータ２１によって生成されたクロックのクロック周波数よりも１段階低い。当該１段階低いクロック周波数のクロックがスキャンチェーン１３に供給された状態で、制御回路１２３は、同一のテストパタンで再びスキャンテストを行うよう制御する。
【００２７】
１段階低いクロック周波数のクロックがスキャンチェーン１３に供給された状態で行われたスキャンテストの結果と期待値との比較結果がフェイルであれば、比較部１２１は第２の信号をセレクタ１０５に出力する。第２の信号とは、セレクタ１０５ａが分周器１０３ａによって分周されたクロックを出力し、かつ中断のセレクタ１０５ｂが分周器１０３ｂによって分周されたクロックを出力し、残るセレクタ１０５ｃはクロックジェネレータで生成されたクロックを出力するよう指示する信号である。分周器１０３ａ，１０３ｂによって分周されたクロックのクロック周波数は、クロックジェネレータ２１によって生成されたクロックのクロック周波数よりも２段階低い。当該２段階低いクロック周波数のクロックがスキャンチェーン１３に供給された状態で、制御回路１２３は、同一のテストパタンで再びスキャンテストを行うよう制御する。
【００２８】
２段階低いクロック周波数のクロックがスキャンチェーン１３に供給された状態で行われたスキャンテストの結果と期待値との比較結果がフェイルであれば、比較部１２１は第３の信号をセレクタ１０５に出力する。第３の信号とは、セレクタ１０５ａ，１０５ｂ，１０５ｃが分周器１０３ａ，１０３ｂ，１０３ｃによってそれぞれ分周されたクロックを出力するよう指示する信号である。分周器１０３ａ，１０３ｂ，１０３ｃによって分周されたクロックのクロック周波数は、クロックジェネレータ２１によって生成されたクロックのクロック周波数よりも３段階低い。当該３段階低いクロック周波数のクロックがスキャンチェーン１３に供給された状態で、制御回路１２３は、同一のテストパタンで再びスキャンテストを行うよう制御する。
【００２９】
本実施形態ではセレクタ１０５と分周器１０３の組が３段に構成されているため、クロック周波数を３段階で低くすることができる。但し、３段に限らず、２段又は４段以上でも良い。なお、スキャンテストの結果と期待値との比較結果がパスであれば、制御回路１２３はその時点で自己検査を終了する。
【００３０】
以上説明したように、本実施形態はスキャンチェーン１３に供給するクロックのクロック周波数を段階的に低くしていくことができるため、半導体回路にクロック周波数を変更するための外部手段を設ける必要がない。
【００３１】
（第３の実施形態）
図４は、ロジックＢＩＳＴ回路を含む第３の実施形態の半導体回路を示すブロック図である。第３の実施形態の半導体回路が第１の実施形態のセレクタ１０５及び分周器１０３の代わりにＡＮＤ回路１５１を備える。ＡＮＤ回路１５１の２入力は、クロックジェネレータ２１によって生成されたクロックと、比較部１３１から出力されるスキャンテストの結果と期待値との比較結果を示す信号である。ＡＮＤ回路１５１の出力信号（クロック）は、スキャンチェーン１３に供給される。このため、比較部１３１から出力された信号がＨレベル（１）であればスキャンチェーン１３にクロックが供給され、比較部１３１から出力された信号がＬレベル（０）であればスキャンチェーン１３にクロックは供給されない。
【００３２】
クロックジェネレータ２１で生成されたクロックがスキャンチェーン１３に供給された状態で行われたスキャンテストの結果と期待値との比較結果がパスのとき、比較部１３１はＨレベル（１）の信号を出力する。一方、比較結果がフェイルのとき、比較部１３１はＬレベル（０）の信号を出力する。このときクロックの供給は停止され、動作電源電流が低下する。したがって、第１の実施形態と同様に、電流計１１１によって計測された電流の変化によってスキャンテストの結果を判定することができる。
【産業上の利用可能性】
【００３３】
本発明に係る半導体回路は、ロジックＢＩＳＴ回路を含むＬＳＩ等にも適用できる。
【図面の簡単な説明】
【００３４】
【図１】ロジックＢＩＳＴ回路を含む第１の実施形態の半導体回路を示すブロック図
【図２】被検査回路の動作電源電流を計測した結果を示すグラフの一例
【図３】ロジックＢＩＳＴ回路を含む第２の実施形態の半導体回路を示すブロック図
【図４】ロジックＢＩＳＴ回路を含む第３の実施形態の半導体回路を示すブロック図
【図５】ロジックＢＩＳＴ回路を含む従来の半導体回路及び半導体回路検査装置を示すブロック図
【符号の説明】
【００３５】
１１  被検査回路
１３  スキャンチェーン
１５  テストパタン生成部
１７  期待値レジスタ
２１  クロックジェネレータ
２５  外部入力端子
１０１，１２１，１３１  比較部
１０３，１０３ａ，１０３ｂ，１０３ｃ  分周器
１０５，１０５ａ，１０５ｂ，１０５ｃ  セレクタ
１０７，１２３  制御回路
１０９  電源端子
１１１  電流計
１５１  ＡＮＤ回路
【図１】
2008039404.tif 000003
【図２】
2008039404.tif 000004
【図３】
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【図４】
2008039404.tif 000006
【図５】
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