(57)【要約】【課題】磁束量子を情報担体とする単一磁束量子回路において、回路の正常動作に必須となる各単一磁束量子信号の適切なタイミングを維持するために、単一磁束量子の伝播時間を自由に可変する方法を提供する。【解決手段】分岐回路と遅延時間の異なる複数のジョセフソン伝送線路またはマイクロストリップライン、それらを選択するスイッチ回路および合流回路で可変遅延回路を構成する。さらに最小変化幅の異なる複数の可変遅延回路を直列に接続して、可変幅の分解能と可変範囲を同時に向上させる。また、シフトレジスタ回路によるシリアル−パラレル変換により、複数の可変遅延回路を制御する制御線の本数を大きく削減する。【選択図】図３Ａ
2008306538.tif 000002
【特許請求の範囲】
【請求項１】
１個の入力端子とＮ個（Ｎ＝２、３、・・・）の出力端子をもち前記入力端子より入力された単一磁束量子をＮ個の単一磁束量子に複製してそれぞれ前記Ｎ個の出力端子より１出力端子につき１個の単一磁束量子を出力する１個の分岐回路と、
Ｎ個の入力端子と１個の出力端子をもち該Ｎ個の入力端子のうちいずれか１つの入力端子に入力された単一磁束量子を該出力端子に出力する１個の合流回路と、
単一磁束量子を伝播させるＮ本の伝送線路と、
１つの入力端子と１つの出力端子を備え１つの単一磁束量子の伝播と遮断とを選択できるＮ個のスイッチ回路とを備え、
前記分岐回路の１つの出力端子に前記伝送線路の一端が接続され、前記伝送線路の他端に前記スイッチ回路の入力端子が接続され、前記スイッチ回路の出力端子に前記合流回路の入力端子の１つが接続され、
前記Ｎ個のスイッチ回路のうち、選択された１つのスイッチ回路が単一磁束量子を伝播するように制御され、その他Ｎ−１個のスイッチ回路が単一磁束量子を遮断するように制御され、
前記選択された１つのスイッチ回路を経由して、前記分岐回路の入力端子から前記合流回路の出力端子までの経路を伝播する単一磁束量子の遅延時間が、前記スイッチ回路の選択に応じて決定される前記経路ごとに異なることを特徴とする単一磁束量子可変遅延回路。
【請求項２】
前記分岐回路は、１つの入力端子と２個の出力端子をもち前記入力端子より入力された単一磁束量子を２個の単一磁束量子に複製してそれぞれ前記２個の出力端子より１出力端子につき１個の単一磁束量子を出力する第１乃至第Ｎのスプリッタ回路をＮ個備え、
前記第１のスプリッタ回路の入力端子を前記分岐回路の入力端子とし、前記第１のスプリッタ回路の１つの出力端子と前記第２のスプリッタの入力端子とを第１のジョセフソン伝送線路で接続し、前記第２のスプリッタ回路の１つの出力端子と前記第３のスプリッタの入力端子とを第２のジョセフソン伝送線路で接続する構成を前記第Ｎのスプリッタ回路まで繰り返した上で、前記第１から第Ｎ−１までのスプリッタ回路の他方の出力端子と前記第Ｎのスプリッタ回路の１つの出力端子を前記分岐回路の出力端子とした上で、
前記合流回路は、２個の入力端子と１個の出力端子をもち該２個の入力端子のうちいずれか１つの入力端子に入力された単一磁束量子を該出力端子に出力する第１乃至第Ｎのコンフルエンスバッファ回路をＮ個備え、
前記第１のコンフルエンスバッファ回路の出力端子を前記合流回路の出力端子とし、前記第１のコンフルエンスバッファ回路の１つの入力端子と前記第２のコンフルエンスバッファ回路の出力端子とを第Ｎ＋１のジョセフソン伝送線路で接続し、前記第２のコンフルエンスバッファ回路の１つの入力端子と前記第３のコンフルエンスバッファ回路の出力端子とを第Ｎ＋２のジョセフソン伝送線路で接続する構成を前記第Ｎのコンフルエンスバッファ回路まで繰り返した上で、前記第１から第Ｎ−１までのコンフルエンスバッファ回路の他方の入力端子と前記第Ｎのコンフルエンスバッファ回路の１つの入力端子を前記合流回路の入力端子とした上で、前記伝送線路はジョセフソン伝送線路であることを特徴とする請求項１記載の単一磁束量子可変遅延回路。
【請求項３】
前記分岐回路は、１つの入力端子と２個の出力端子をもち前記入力端子より入力された単一磁束量子を２個の単一磁束量子に複製してそれぞれ前記２個の出力端子より１出力端子につき１個の単一磁束量子を出力する第１乃至第Ｎ−１のスプリッタ回路をＮ−１個備え、
前記第１のスプリッタ回路の入力端子を前記分岐回路の入力端子とし、前記第１のスプリッタ回路の２つの出力端子をそれぞれ第２および第３のスプリッタの入力端子に第１および第２のジョセフソン伝送線路で接続し、さらに前記第２のスプリッタ回路の２つの出力端子と第４および第５のスプリッタ回路の入力端子とを第４、第５のジョセフソン伝送線路で接続する構造を繰り返して得られる２分木構造の末端のスプリッタ回路の出力端子を前記分岐回路の出力端子とした上で、
前記合流回路は、２個の入力端子と１個の出力端子をもち該２個の入力端子のうちいずれか１つの入力端子に入力された単一磁束量子を該出力端子に出力する第１乃至第Ｎ−１のコンフルエンスバッファ回路をＮ−１個備え、
前記第１のコンフルエンスバッファ回路の出力端子を前記合流回路の出力端子とし、前記第１のコンフルエンスバッファ回路の２つの入力端子をそれぞれ第２および第３のコンフルエンスバッファ回路の出力端子と第Ｎ＋１、第Ｎ＋２のジョセフソン伝送線路で接続し、さらに前記第２のコンフルエンスバッファ回路の２つの入力端子と第４、第５のコンフルエンスバッファ回路の出力端子とを第Ｎ＋４、第Ｎ＋５のジョセフソン伝送線路で接続する構造を繰り返して得られる２分木構造の末端のコンフルエンスバッファ回路の入力端子を前記合流回路の入力端子とした上で、前記伝送線路はマイクロストリップラインであることを特徴とする請求項１記載の単一磁束量子可変遅延回路。
【請求項４】
前記単一磁束量子可変遅延回路を有する第１および第２の単位回路を備え、
前記第１の単位回路の出力端子と前記第２の単位回路の入力端子とが第１のジョセフソン伝送線路で接続され、前記第１の単位回路において前記スイッチ回路の選択により設定できる単一磁束量子の伝播時間の可変範囲が、前記第２の単位回路において前記スイッチ回路の選択で設定できる単一磁束量子の伝播時間の刻み幅より大きいことを特徴とする請求項１記載の単一磁束量子可変遅延回路。
【請求項５】
１個の入力端子とＮ個（Ｎ＝２、３、・・・）の出力端子をもち前記入力端子より入力された単一磁束量子をＮ個の単一磁束量子に複製してそれぞれ前記Ｎ個の出力端子より１出力端子につき１個の単一磁束量子を出力する１個の分岐回路と、
Ｎ個の入力端子と１個の出力端子をもち該Ｎ個の入力端子のうちいずれか１つの入力端子に入力された単一磁束量子を該出力端子に出力する１個の合流回路と、
単一磁束量子を伝播させるＮ本の伝送線路と、
１つ入力端子と１つの出力端子を備え１つの単一磁束量子の伝播と遮断とを選択できるＮ個のスイッチ回路とを備え、
前記分岐回路の１つの出力端子に前記伝送線路の一端が接続され、前記伝送線路の他端と前記スイッチ回路の入力端子が接続され、前記スイッチ回路の出力端子に前記合流回路の入力端子の１つが接続され、
前記Ｎ個のスイッチ回路のうち、選択された１つのスイッチ回路が単一磁束量子を伝播するように制御され、その他Ｎ−１個のスイッチ回路が単一磁束量子を遮断するように制御され、
前記選択された１つのスイッチ回路を経由して、前記分岐回路の入力端子から前記合流回路の出力端子までの経路を伝播する単一磁束量子の遅延時間が、前記スイッチ回路の選択に応じて決定される前記経路ごとに異なり、
前記Ｎ個のスイッチ回路は、それぞれがＳＥＴ端子とＲＥＳＥＴ端子を有し、
前記ＳＥＴ端子へ単一磁束量子を入力することで単一磁束量子を伝播し、
前記ＲＥＳＥＴ端子へ単一磁束量子を入力することで単一磁束量子を遮断する機能を持ち、
前記Ｎ個のスイッチ回路が有するＲＥＳＥＴ端子に接続されたＮ個の出力端子を有する第２の分岐回路と、
前記Ｎ個のスイッチ回路のＳＥＴ端子に接続され、Ｎ個のデータ出力端子を有する第１のダンプ機能付きＮビットシフトレジスタと、
前記第２の分岐回路の入力端子に、２つの出力端子のうち一方が接続された第３の分岐回路と、
前記第３の分岐回路の２つの出力端子のうち他方を第１の遅延回路を介してその入力端子に接続された第４の分岐回路と、を有し
前記分岐回路の２つの出力端子のうち一方の出力端子を前記Ｎビットシフトレジスタのダンプ端子に接続し、前記分岐回路の２つの出力端子のうち他方の出力端子を第２の遅延回路を介して前記シフトレジスタのデータ入力端子に接続し、前記ＮビットシフトレジスタのＳＨＩＦＴ端子により前記Ｎ個のスイッチ回路のうち一つを伝播状態に指定することを特徴とする制御回路付き単一磁束量子可変遅延回路。
【請求項６】
請求項５記載の制御回路付き単一磁束量子可変遅延回路がＭ個と、
第１のダンプ機能付きＭビットシフトレジスタと、
Ｍ個の前記スイッチ回路とを備え、
前記Ｍ個のスイッチ回路のＲＥＳＥＴ端子と前記第１の分岐回路のＭ個の出力端子とを接続し、前記のダンプ機能付きＭビットシフトレジスタのＭ個のデータ出力端子と前記Ｍ個のスイッチ回路のＳＥＴ端子とをそれぞれ接続し、第２の分岐回路の２つの出力端子のうち一方を前記第１の分岐回路の入力端子に接続し、前記第２の分岐回路の２つの出力端子のうち他方を前記第１の遅延回路を介して前記第３の分岐回路の入力端子に接続し、前記分岐回路の２つの出力端子のうち一方の出力端子を前記Ｍビットシフトレジスタのダンプ端子に接続し、前記分岐回路の２つの出力端子のうち他方の出力端子を前記第２の遅延回路を介して前記Ｍビットシフトレジスタのデータ入力端子に接続し、前記第４の分岐回路のＭ個の出力端子と前記Ｍ個のスイッチ回路の入力端子を接続し、前記Ｍ個のスイッチ回路の出力端子を前記Ｍ個の制御回路付き単一磁束量子可変遅延回路のＳＨＩＦＴ端子とをそれぞれ接続し、前記Ｍ個の制御回路付き単一磁束量子可変遅延回路の前記第３の分岐回路の入力端子と第５の分岐回路のＭ個の出力端子とをそれぞれ接続したことを特徴する請求項５記載の制御回路つき単一磁束量子可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一磁束量子回路に関わり、単一磁束量子の伝播遅延時間を変化させる方法に関わる。
【背景技術】
【０００２】
単一磁束量子（Ｓｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍ：以下ＳＦＱと略す）は、量子化された磁束の最小単位（Φ０＝ｈ／２ｅ＝２．０７×１０−１５Ｗｅｂｅｒ）である。このＳＦＱを情報担体とする単一磁束量子回路（ＳＦＱ回路）は、数１０ギガヘルツ（１０９Ｈｚ）以上の超高速動作と、ゲートあたり数マイクロワット（μＷ）以下の低消費電力特性を特徴とする超電導回路である。アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ａｐｐｌ． Ｓｕｐｅｒｃｏｎｄ．）、１巻１号（１９９１年）３頁（非特許文献１）に示される原理に基づいて、これまで種々の論理ゲートが開発され、これらを組み合わせた実用回路の開発が広く進められている。
【０００３】
ＳＦＱ回路の特長である高速性を活かしたデジタル分野への応用、また高速性と合わせて磁束の量子化という性質を活かしたミックスドシグナル分野への応用が期待されている。デジタル分野ではハイエンドルータ用ネットワークスイッチ、マイクロプロセッサがアイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ａｐｐｌ． Ｓｕｐｅｒｃｏｎｄ．）、１５巻２号（２００５年）４１１頁（非特許文献２）、アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ａｐｐｌ． Ｓｕｐｅｒｃｏｎｄ．）、１５巻２号（２００５年）４００頁（非特許文献３）で示されている。また、ミックスドシグナル分野では、アナログ／デジタル変換器やジョセフソンサンプラがそれぞれアイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ａｐｐｌ． Ｓｕｐｅｒｃｏｎｄ．）、３巻１号（１９９３年）２７３２頁（非特許文献４）、アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ａｐｐｌ． Ｓｕｐｅｒｃｏｎｄ．）、１５巻２号（２００５年）３１６頁（非特許文献５）で示されている。
【０００４】
ＳＦＱ回路は半導体回路と同様に、より規模の小さい論理ゲートを組み合わせて大規模な回路を構成する。論理ゲート間でのＳＦＱ信号の伝送の概略を図１Ａに示すブロック図と図１Ｂに示すタイムチャートで説明する。実際のＳＦＱ信号は、幅が数ｐｓの電圧パルスとして回路内を伝播する。このため、ＳＦＱ電圧パルス（以下ＳＦＱパルス）でデジタル信号を表現するために、各論理ゲートにはデータ信号としてのＳＦＱパルスおよびクロック信号としてのＳＦＱパルスが供給される。たとえば、データ信号を受信する論理ゲート１０２の入力側では一定の周期で生成したＳＦＱパルスがクロック信号として入力されている。その周期内にデータ信号として１つのＳＦＱパルスが入力されると、論理ゲートはデジタルデータ“１”を受信したと判断する。一方、そのクロック周期内にＳＦＱパルスが入力されない場合、デジタルデータ“０”を受信したと判断する。このためＳＦＱ回路においてゲート１０１と１０２間でのデータ信号伝送には、クロック信号用の伝送線１０３とデータ信号用の伝送線１０４が必要となる。
論理ゲート間を接続する伝送線には、高周波信号の一般的な伝送線路であるマイクロストリップラインやＳＦＱ回路に特有なジョセフソン伝送線路が用いられる。図２Ａにジョセフソン伝送線路の等価回路を示す。ジョセフソン伝送線路は、ジョセフソン接合２０１とバイアス電流源２０２およびインダクタ２０３からなる単位回路２０４が直列に接続されて構成される。バイアス電流源２０２は図２Ｂに示すように電圧源２０５およびバイアス抵抗２０６を直列に接続して構成される。ＳＦＱ信号が入力端子２１０から進入すると、伝送線路内のジョセフソン接合は左から右への順次スイッチし、このスイッチングによりＳＦＱが移動する。この動作原理により、ＳＦＱ信号が入力端子から出力端子２１１に伝播される。
【０００５】
一般的に回路全体を正常に動作させるには、論理ゲート単体での正常動作はもとより、ゲート間を往来する信号のタイミングを適切に調整する必要がある。特にＳＦＱ回路では、論理ゲートにおけるクロック信号とデータ信号の入力時間の前後関係（以下タイミングと表現する）が特に重要となる。さらに、クロック信号入力の前後数ピコ秒の間は論理ゲートを正常に動作させるために、データ信号の入力を禁止されている。このためデータ信号は、クロック信号の入力周期内、かつ入力禁止時間帯を避けて入力する必要がある。したがって、ＳＦＱ回路をより高速に動作させるには、クロック信号とデータ信号の入力タイミングを適切な時間関係に配置する回路設計が必要となる。実際の回路設計では回路シミュレーションを用いて、マイクロストリップラインの長さとジョセフソン伝送線路の単位回路数つまりジョセフソン接合の数を決定する。
【０００６】
【非特許文献１】アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ａｐｐｌ． Ｓｕｐｅｒｃｏｎｄ．）、１巻１号（１９９１年）、ｐ．３
【非特許文献２】（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ａｐｐｌ． Ｓｕｐｅｒｃｏｎｄ．）、１５巻２号（２００５年）、ｐ．４１１
【非特許文献３】アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ａｐｐｌ． Ｓｕｐｅｒｃｏｎｄ．）、１５巻２号（２００５年）、ｐ．４００
【非特許文献４】アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ａｐｐｌ． Ｓｕｐｅｒｃｏｎｄ．）、３巻１号（１９９３年）、ｐ．２７３２
【非特許文献５】アイトリプリイィ、トランズアクション、アプライド、スーパーコンダクティビティ（ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ａｐｐｌ． Ｓｕｐｅｒｃｏｎｄ．）、１５巻２号（２００５年）、ｐ．３１６
【発明の開示】
【発明が解決しようとする課題】
【０００７】
実際に作製された回路は、作製プロセス条件に起因した回路素子パラメータのバラツキでタイミングが設計値から変動することがある。また、回路設計における回路素子の遅延時間の推定が正確でないために、各信号が適切なタイミングを維持していないことがある。いずれの場合においても、ＳＦＱ回路の誤動作や動作周波数の低下を招く。このため従来技術では、回路素子パラメータのバラツキを考慮したトレランス設計、ジョセフソン伝送線路の信号伝播時間の調整によるタイミング調整または多相クロック信号の供給によるタイミング調整が行われてきた。
【０００８】
トレランス設計は、回路シミュレーションを用いて回路パラメータのバラツキによる信号のタイミングの変動範囲を予測して回路設計に反映させる方法である。しかし、想定したバラツキ範囲外で回路が作製された場合には、信号間の適切なタイミング関係は維持できない。また回路パラメータのバラツキが存在しない場合でも、回路設計時の遅延時間の推定が正確でなげればトレランス設計は意味を成さない。このため、トレランス設計を用いても回路の誤動作に繋がることがある。
【０００９】
一方ジョセフソン伝送線路の遅延時間を変化させる方法は、ジョセフソン伝送線路を構成するジョセフソン接合に印加するバイアス電流を調整することでジョセフソン伝送路上のＳＦＱ伝播速度が変化することを利用したものである。バイアス電流を調整する方法は、該当するジョセフソン接合に接続されているすべてのバイアス抵抗２０６の他端を共通にして、１つの可変電圧源２０５はまた電流源（以下電源を略す）を接続することで実現する。
【００１０】
この方法では、実際に作製された回路に対してその回路素子パラメータの大小やバラツキに応じて信号のタイミングを調整でき、回路の正常動作を実現できる。しかし、ジョセソン接合1個当たりの遅延時間は２ｐｓ以下であり、その可変時間は１０％程度である。このため、数十から数１００ｐｓの可変遅延時間を実現するためには、ジョセフソン伝送線路を長く配線しジョセフソン接合の個数を増やす必要があった。また、伝播時間を変化させたい１つのジョセフソン伝送路につき、可変電流源または可変電圧源が1つ必要となる。よって、Ｎ個の伝送路のタイミングを個別に調整する場合はＮ個のバイアス用電源が必要となる。ところがＳＦＱ回路は半導体回路とは異なり電源を制御できるトランジスタを有しないため、ＳＦＱ回路と複数の可変電源を同一チップ上に集積するのは非常に困難である。この場合複数のバイアス電源接続端子をチップ上に配置し、ケーブルで４．２Ｋの極低温環境と常温環境を接続した上で、外部から電源供給を受けることになる。しかし、電源接続端子の本数を増加させることは実装上好ましくない。なぜなら、ケーブルを介した常温環境からＳＦＱ回路への熱流入か起こりやすくなるからである。結果として、タイミング調整用の可変バイアス電源の個数つまりタイミング調整可能なジョセフソン伝送線路の個数は数個までに制限される。
【００１１】
多相クロック供給方式は、論理ゲートごとに1つのクロック信号を供給する方法である。クロック信号が各論理ゲートへ入力されるときのタイミングを個別に決定できるため、プロセスのバラツキで論理ゲートへ入力されるデータ信号のタイミングが変化してもクロック信号のタイミングを該当するクロック信号源の位相を調整することで適切なタイミングを実現できる。しかし、上述のバイアス電流と同様の理由により、クロック信号の本数つまりゲートの個数は制限される。
【課題を解決するための手段】
【００１２】
上記問題に対して、本発明では伝送線路上のＳＦＱ信号伝播時間の可変幅を拡大した可変遅延回路および遅延時間の制御線を増加させることなく可変伝送線路の個数を増加させる方法を提供する。
【００１３】
まず可変遅延回路について説明する。図３に本発明で提案した単一磁束量子可変遅延回路を示す。回路は、分岐回路３０１、遅延時間の異なる複数の伝送線路つまりジョセフソン伝送線路やマイクロストリップライン３０２１〜３０２Ｎ、その伝送線路に対応したスイッチ回路３０３１〜３０３Ｎおよび合流回路３０４からなる。分岐回路は入力された１つのＳＦＱパルスから複数のＳＦＱパルスを出力し、合流回路は複数のＳＦＱパルス入力を合流させて1つの端子から出力する。
【００１４】
本回路は、1つの信号伝送経路に対して複数の異なる遅延時間の迂回路を構成する。入力端子３１０から入力されたＳＦＱパルスは、分岐回路で分岐され各伝送線路を経てそれぞれスイッチ回路に入力される。１つのスイッチ回路、たとえば３０３２が“ＯＮ”であると仮定するとスイッチ回路からＳＦＱパルスが出力され合流回路を経て、出力端子３１１に到達する。このため、スイッチ回路のいずれかを“ＯＮ”状態にすることで、迂回路の一つを選択しその迂回路が有する遅延時間が本可変遅間回路の遅延時間となる。
【００１５】
なお、本発明で用いたスイッチ回路はＳＦＱパルスで制御されるものであり、一般的にはＮｏｎ−Ｄｅｓｔｒｕｃｔｉｖｅ−Ｒｅａｄ  ｏｕｔゲートを用いる。Ｓｅｔ端子３１４にＳＦＱパルス（Ｓｅｔ信号）が入力されると“ＯＮ”状態となり入力端子３１２からのＳＦＱパルスはそのまま出力端子３１３に出力される。Ｒｅｓｅｔ端子３１５にＳＦＱパルス（Ｒｅｓｅｔ信号）を入力することで“ＯＮ”状態は解除され“ＯＦＦ”状態となり、入力端子からのＳＦＱパルスは遮断される。
【００１６】
可変遅延回路の最小変化幅（分解能）は、迂回路を構成する複数の伝送線路の遅延時間の差に依存する。迂回路として複数のジョセフソン伝送線路を用いた場合、伝送線路間の単位回路の差で最小変化幅が決定される。たとえば、迂回路を構成する複数のジョセフソン伝送線路において、単位回路の差が2段であった場合は、接合に流れるバイアス電流の大きさによるが変化幅は２〜４ｐｓ程度となる。最小変化幅を大きくする場合は、ジョセフソン伝送線路間の単位回路数の差を増加させれば良い。一方、最小変化幅をジョセフソン伝送線路の単位回路1個分より小さくする場合は、迂回路を構成する伝送線路としてマイクロストリップラインを用い、その長さで調整すればよい。
【００１７】
可変遅延回路の可変範囲Ｔ、最小変化幅ΔＴおよび迂回回路数つまりスイッチ回路の個数Ｎには、以下の関係式が成り立つ。
Ｎ＝Ｔ／ΔＴ
よって可変範囲を拡大するには、最小変化幅とスイッチ回路数を同時に増加させればよい。また、最小変化幅を小さく保ったまま可変範囲を拡大する場合はスイッチ回路の個数のみを大きく増加させればよい。しかし、図４に示す方法でより少ないスイッチ回路数で可変遅延回路が実現できる。最小変化幅の小さい可変遅延回路４０１と最小変化幅と可変範囲がともに大きい可変遅延回路４０２を直列に接続する。このため、本可変遅延回路の遅延時間は、2つの可変遅延回路の加算で表される。可変遅延回路４０２の最小可変幅ΔＴ２は可変遅延回路４０１の可変範囲Ｔ１と同じかやや小さく設定される。可変遅延回路４０２は可変遅延回路全体の可変範囲Ｔをほぼ決定し、可変遅延回路４０１は最小変化幅ΔＴつまり分解能を決定する。
【００１８】
この方法により、可変遅延回路の分解能と可変範囲を同時に向上させかつスイッチ回路の削減を実現できる。可変遅延回路４０１の可変範囲Ｔ１と可変遅延回路２の最小変化幅ΔＴ２が同値であると仮定すると、スイッチ回路の個数Ｎは、
Ｎ＝Ｔ／ΔＴ２＋Ｔ１／ΔＴ＝Ｔ／ΔＴ２＋ΔＴ２／ΔＴ
と表される。例えば、Ｔが１００ｐｓ、ΔＴ２が１０ｐｓおよびΔＴが１ｐｓである場合を考える。１つの可変遅延回路を構成した場合、必要なスイッチ回路の個数は１００となる。一方、２つの可変遅延回路を直列に構成した場合、スイッチ回路は２０個で済む。
【００１９】
次に、可変遅延回路の制御線の本数を削減する方法について説明する。先述のスイッチ回路による可変遅延回路では、1つのスイッチ回路につき２つの制御信号、すなわちＳｅｔ信号とＲｅｓｅｔ信号が必要である。このため、１つの可変遅延回路においてスイッチ回路の個数の2倍の制御線が必要となる。そこで、シフトレジスタを用いたシリアルーパラレル変換回路により、可変遅延回路への制御線数を削減する。図５に本発明による可変遅延回路３００の制御回路のブロック図を示す。回路は、おもにＮビットシフトレジスタ回路５０１と2つの遅延回路５０４および５０７からなる。制御信号はスイッチ回路の個数に関わらず、Ｓｈｉｆｔ信号とＲｅｓｅｔ信号の２つである。以下に回路の動作を説明する。
【００２０】
まず、Ｒｅｓｅｔ端子５１０からＳＦＱパルス（Ｒｅｓｅｔ信号）を入力する。ＳＦＱパルスは分岐回路５０２を経て、可変遅延回路３００へ入力される。このＳＦＱパルスは、可変遅延回路を構成するすべてのスイッチ回路３０３１〜３０３ＮのＲｅｓｅｔ端子に供給され、スイッチ回路を“ＯＦＦ”状態とする。一方、分岐回路５０２から出力された別のＳＦＱパルスはさらに遅延回路５０４および分岐回路５０５を経て、シフトレジスタ回路５０１のダンプ端子に入力される。このダンプ信号によりシフトレジスタ回路内に記憶されていた情報がパラレル出力で可変遅延回路のスイッチ回路のＳｅｔ入力として移動する。
【００２１】
ここで、シフトレジスタ回路に保持されていた情報は、Ｎビット長でありかつ1つのビットが“１”でその他のビットがすべて“０”であることが前提となる。シフトレジスタ回路のダンプ動作により、可変遅延回路を構成するスイッチ回路の１つが“ＯＮ状態となり、対応する迂回路が選択される。また、分岐回路５０５から出力された別のＳＦＱ信号は遅延回路５０７を経て、シフトレジスタ回路のデータ入力端子に供給される。この信号により、シフトレジスタの第１ビット目に”１“が記憶される。最後に、Ｓｈｉｆｔ端子５１１に向けて、”ＯＮ“状態とさせたいスイッチ回路のビット位置に合わせた個数―１のＳＦＱパルスを繰り返し入力することで、シフトレジスタ回路内の”１“を移動させる。この情報は、新たにリセット信号用のＳＦＱパルスを入力することで、可変遅延回路へ反映させることができる。
【００２２】
最後に、複数の可変遅延回路を制御するための方法について説明する。先述のシフトレジスタ回路による可変遅延回路では、１つの可変遅延回路につきＲｅｓｅｔ信号とＳｈｉｆｔ信号の2つの制御線が必要である。そこで、シフトレジスタを用いたシリアルーパラレル変換回路により、複数の可変遅延回路への制御線数を削減する。図６に本発明による複数の可変遅延回路５００への制御回路を示す。回路は、おもにＭビットシフトレジスタ回路６０１、可変遅延回路の個数Ｍにあわせたスイッチ回路６０８１〜６０８Ｍと2つの遅延回路６０４および６０７からなる。制御信号は可変遅延回路の個数に関わらず、Ａｄｒｅｅｓ信号、Ｓｈｉｆｔ信号、Ｒｅｓｅｔ１信号およびＲｅｓｅｔ２信号の４つである。以下に回路の動作を説明する。
【００２３】
まず、Ｒｅｓｅｔ１端子６２０からＳＦＱパルス（Ｒｅｓｅｔ１信号）を入力する。ＳＦＱパルスは分岐回路６１０１〜６１０Ｍ−１を経て、すべての可変遅延回路５００１〜５００ＭにＲｅｓｅｔ信号としてのＳＦＱパルスを供給する。この時点で各々の可変遅延回路は、個々のシフトレジスタ内の情報をスイッチ回路へダンプして、次の新たなＳｈｉｆｔ信号を処理する準備を整える。次にＲｅｓｅｔ２端子６２２よりＳＦＱパルス（Ｒｅｓｅｔ２信号）を入力する。ＳＦＱパルスは分岐回路６０２および６０３１〜６０３Ｍ−１を経て、すべてのスイッチ回路６０８１〜６０８ＭにおけるＲｅｓｅｔ端子に供給される。この動作により、すべてのスイッチ回路６０８１〜６０８Ｍは“ＯＦＦ”状態となる。
【００２４】
一方、分岐回路６０２から出力された別のＳＦＱパルスはさらに遅延回路６０４、分岐回路６０５および６０６を経て、シフトレジスタ回路６０１のダンプ端子に入力される。このダンプ信号によりシフトレジスタ回路内に記憶されていた情報がパラレル出力でスイッチ回路６０８へ移動する。ここでシフトレジスタ回路に保持されていた情報は、Ｎビット長かつ1つのビットが“１”でその他のビットがすべて“０”であること前提となる。シフトレジスタ回路のダンプ動作により、“１”が保持されていたビットに対応する１つのスイッチ回路のみが“ＯＮ状態となる。
【００２５】
ここで、Ｓｈｉｆｔ信号として数個のＳＦＱからなるパルス列をＳｈｉｆｔ端子６２１へ入力すると、Ｓｈｉｆｔ信号は”ＯＮ“状態となっているスイッチ回路６０８を経由して、そのスイッチ回路に接続されている可変遅延回路のみに供給される。この一連の動作により、複数個の可変遅延回路の中から1つを選択し、Ｓｈｉｆｔ信号を入力することができる。また、分岐回路６０５から出力された別のＳＦＱパルスは遅延回路６０７を経て、シフトレジスタ回路のデータ入力端子に供給される。この信号により、シフトレジスタ回路の第１ビット目に”１“が記憶される。最後に、Ａｄｄｒｅｓｓ端子６２３に向けて、”ＯＮ“状態とさせたいスイッチ回路のビット位置に合わせた個数ー１のＳＦＱパルスを繰り返し入力することで、シフトレジスタ回路内の”１“を移動させる。この情報は、新たなＲｅｓｅｔ２信号を入力することでスイッチ回路へ反映させることができ、次のＳｈｉｆｔ信号を供給する可変遅延回路を選択することができる。
【００２６】
この制御方式を用いることで、可変遅延回路の個数に依存することなく4本の制御線で複数の信号のタイミングを調整することが可能となる。
【発明の効果】
【００２７】
本発明によれば、ＳＦＱ信号の伝播時間を任意に調整することができる。このため回路パラメータのバラツキによるタイミングの不整合を防ぎ、動作周波数の低下を防ぐ。また遅延時間の調整を積極的に利用することで、高速サンプラの可変遅延回路が実現できる。さらに、本発明では可変遅延回路への制御線を削減できる。このため、設計回路が大規模になり可変遅延回路の個数が増加しても、制御線の本数は増えない。結果として、動作周波数の高速化おける正常動作の保証と対象回路の規模拡大を両立することができる。
【発明を実施するための最良の形態】
【００２８】
以下に本願発明を実施例により説明する。この実施例は本願発明を用いた一例であり、本願発明は実施例により限定されない。
＜実施例１＞
本発明で提案した単一磁束量子可変遅延回路において、迂回路をジョセフソン伝送線路で構成した場合の等価回路を図７Ａに示す。本例では迂回路数すなわちスイッチ回路の個数を４とした。分岐回路は、ジョセフソン伝送線路の単位回路と類似の構造を持つスプリッタ（Ｓｐｌｉｔｔｅｒ：ＳＰ）回路を用いた。また、本例では一度に4経路を分岐させずに、ジョセフソン伝送線路の単位回路１回路ずつ付加しながら１つのＳＰ回路７０１にて1経路ずつ分岐させる構造とした。スイッチ回路には、図７Ｂで示されるＮｏｎ−Ｄｉｓｔｒｕｃｔｉｖｅ−ＲｅａｄＯｕｔゲートを用いた。合流回路には、2入力型のコンフルエンスバッファ（Ｃｏｎｆｌｕｅｎｃｅ  Ｂｕｆｆｅｒ：ＣＢ）回路を用いた。分岐の場合と同様に、本例では一度に4入力を合流させずに、ジョセフソン伝送線路の単位回路１回路ずつ付加しながら１つのＣＢ回路７０４にて1経路ずつ合流させる構造とした。よって、隣り合う迂回路におけるジョセフソン伝送線路単位回路７０２の個数差は2となる。
【００２９】
図８に回路シミュレーションによる動作波形を示す。本図に沿って、回路の動作を説明する。すべてのスイッチ回路３０３１〜３０３４のＲｅｓｅｔ端子３１５１〜３１５４にＳＦＱパルスを入力すると、全スイッチ回路がＯＦＦ状態となる。この場合、ＳＦＱパルスを信号入力端子７１０に入力しても出力は現れない。ここで、例えばスイッチ回路３０３２のＳＥＴ端子３１４２にＳＦＱパルスを入力すると、２７ｐｓの遅延を伴い、ＳＦＱパルスが信号出力端子７１１に出力される。ここで一端、Ｒｅｓｅｔ端子３１５１〜３１５４にＳＦＱパルスを入力し、全スイッチ回路をＯＦＦ状態にした後、別のスイッチ回路３０３３のＳＥＴ端子にＳＦＱパルスを入力すると、今度は別のより長い遅延時間３１ｐｓを伴ってＳＦＱパルスが出力されることが分かる。よって、本回路は、ＳＥＴ端子にＳＦＱパルスを選択的に入力することでＯＮ状態となるスイッチ回路を指定し、ＳＦＱパルスの伝播時間を４ps刻みで調整することができる。
＜実施例２＞
本発明で提案した単一磁束量子可変遅延回路において、迂回路をマイクロストリップラインで構成した場合の等価回路を図９に示す。本例ではスイッチ回路の個数を４とした。分岐回路はＳＰ回路９０１による2分木構造を用い、４つのマイクロストリップライン９０２１〜９０２４に同時にＳＦＱパルスが入力されるように構成した。またマイクロストリップラインの入力側にはインピーダンス整合用の抵抗９０９を挿入した。スイッチ回路３０３には、実施例１と同様にＮｏｎ−Ｄｉｓｔｒｕｃｔｉｖｅ−ＲｅａｄＯｕｔゲートを用いた。合流回路はＣＢ回路９０４による2分木構造を用い、各スイッチ回路３０３１〜３０３４から出力端子９１１までのＳＦＱ伝播時間が同一になるように構成した。
【００３０】
図１０に回路シミュレーションによる動作波形を示す。本図に沿って、回路の動作を説明する。すべてのスイッチ回路３０３１〜３０３４のＲｅｓｅｔ端子３１５１〜３１５４にＳＦＱパルスを入力すると、全スイッチ回路がＯＦＦ状態となる。この場合、ＳＦＱパルスを信号入力端子９１０に入力しても出力端子９１１からＳＦＱパルスは現れない。ここで、例えばスイッチ回路３０３２のＳＥＴ端子３１４２にＳＦＱパルスを入力すると、３１ｐｓの遅延を伴い、ＳＦＱパルスが信号出力端子９１１に出力される。ここで一端、Ｒｅｓｅｔ端子３１５１〜３１５４にＳＦＱパルスを入力し、全スイッチ回路をＯＦＦ状態にした後、別のスイッチ回路３０３３のＳＥＴ端子にＳＦＱパルスを入力すると、今度は別のより長い遅延時間３２ｐｓを伴ってＳＦＱパルスが出力されることが分かる。よって、本回路は、ＳＥＴ端子にＳＦＱパルスを選択的に入力することでＯＮ状態となるスイッチ回路を指定し、ＳＦＱパルスの伝播時間を１ｐｓ刻みで調整することができる。
＜実施例３＞
本発明で提案した単一磁束量子可変遅延回路において、最小可変幅の異なる2つの遅延回路を直列に接続して構成した場合の等価回路を図１１に示す。本例では、可変幅の大きい可変遅延回路として実施例１で示したジョセフソン伝送線路で構成した可変遅延回路７００を用い、可変幅の小さい可変遅延回路として実施例２で示したマイクロストリップラインで構成した可変遅延回路９００を用いた。図１１は、図７および図９で示した２つの可変回路の等価回路をブロック図に置き換えて示した。それぞれの可変遅延回路のスイッチ回路の個数は、実施例１および実施例２と同様に４とした。可変幅の大きい可変遅延回路では、隣り合う迂回路におけるジョセフソン伝送線路単位回路の個数差は２であり、４ｐｓ刻みで遅延時間を変化させることができる。一方、小遅延回路のスイッチ回路では、ＳＦＱパルスの伝播時間を１ｐｓ刻みで4段階調整するようにマイクロストリップラインの長さを調整した。
【００３１】
図１２に回路シミュレーションによる動作波形を示す。本図に沿って、回路の動作を説明する。Ｒｅｓｅｔ端子３１５１〜３１５８にＳＦＱパルスを入力すると、すべてのスイッチ回路がＯＦＦ状態となる。この場合、ＳＦＱパルスを信号入力端子１１１０に入力しても出力は現れない。ここで、可変遅延回路７００のスイッチ回路３０３２のＳＥＴ端子３１４２および可変遅延回路９００のスイッチ回路３０３２のＳＥＴ端子３１４２にＳＦＱパルスを入力すると、約６３ｐｓの遅延を伴い、ＳＦＱが出力端子１１１１に出力される。ここで一旦、Ｒｅｓｅｔ端子３１５１〜３１５８にＳＦＱパルスを入力し、スイッチをＯＦＦ状態にした後、可変遅延回路７００の別のスイッチ回路３０３３のＳＥＴ端子３１４３および可変遅延回路９００の別のスイッチ回路３０３３のＳＥＴ端子３１４３にＳＦＱパルスを入力すると、今度は別のより長い遅延時間７２ｐｓを伴ってＳＦＱパルスが出力されることが分かる。図１４では、その他にＯＮ状態となるスイッチ回路の組み合わせを2種類示した。
【００３２】
本回路は、ＳＥＴ端子にＳＦＱパルスを選択的に入力することでＯＮ状態となるスイッチ回路を指定し、ＳＦＱパルスの伝播時間を５８ｐｓ〜７４ｐｓの範囲内で、かつ１ｐｓ刻みで調整することができる。
＜実施例４＞
本発明で提案した単一磁束量子可変遅延回路において、実施例１の4つのスイッチ回路に対応する制御回路について説明する。図１３Ａに示すように、回路は４ビットシフトレジスタ回路１３０１と２つの遅延回路１３０２、１３０３および複数の分岐回路からなる。本例ではシフトレジスタ回路をラッチ回路の一つであるＤ２−ＦＦ回路１３０６１〜１３０６４で構成した場合を示す。
【００３３】
Ｄ２−ＦＦ回路は、図１Ｂに示すように１つのデータ入力（Ｉｎｐｕｔ）、２つのトリガ入力（Ｃｏｎｔｒｏｌ１、Ｃｏｎｔｒｏｌ２）および２つの出力（Ｏｕｔｐｕｔ１、Ｏｕｔｐｕｔ２）を持つデータフリップフロップ回路である。Ｉｎｐｕｔ端子よりＳＦＱパルスを入力すると、回路内にＳＦＱが保持される。その状態で、Ｃｏｎｔｒｏｌ１端子またはＣｏｎｔｒｏｌ２端子にＳＦＱパルスを入力すると、その入力番号に応じた出力端子Ｏｕｔｐｕｔ１またはＯｕｔｐｕｔ２にＳＦＱパルスが出力され回路内のＳＦＱは消失する。なお、回路内にＳＦＱが保持されていない場合は、トリガ信号を入力してもＳＦＱパルスは出力されない。
【００３４】
分岐回路は実施例１と同様にジョセフソン接合１つで構成されたＳＰ回路である。また、遅延回路はジョセフソン伝送線路の単位回路５個程度を直列に接続して構成される。その遅延時間は数１０ｐｓ程度を確保できればよく、精度は要求されない。
【００３５】
図１４に示すタイムチャートに沿って、回路の動作を説明する。まず、回路の初期化のためＲｅｓｅｔ端子１３１３からＳＦＱパルスを入力する。このＳＦＱパルスは、ＳＰ回路１３０４を通りながら、可変遅延回路７００を構成するすべてのスイッチ回路のＲｅｓｅｔ端子に供給され、これによりすべてのスイッチ回路は“ＯＦＦ”状態となる。一方、ＳＰ回路１３０４から出力された別のＳＦＱパルスはさらに遅延回路１３０３およびＳＰ回路１３０５を経て、シフトレジスタ回路１３０１のダンプ端子１３１４に入力される。シフトレジスタ回路内において、ダンプ端子はすべてのＤ２−ＦＦ回路のＣｏｎｔｒｏｌ２端子に接続されている。このため、ダンプ信号の入力によりすべてのＤ２−ＦＦ１３０６１〜１３０６４内のＳＦＱ、つまりシフトレジスタ回路が保持していた内部状態がＯｕｔｐｕｔ２端子よりスイッチ回路に並列に出力される。シフトレジスタのダンプ動作により、可変遅延回路を構成するスイッチ回路の１つが“ＯＮ状態となり、対応する迂回路が選択される。図１４に示す最初のダンプ信号では、２ビット目つまりＤ−ＦＦ回路１３０６２からＳＦＱパルスが出力され２ビット目のスイッチ回路のＳｅｔ端子に供給される。これにより、スイッチ回路２のみがＯＮ状態となる。
【００３６】
また、ＳＰ回路１３０５から出力された別のＳＦＱパルスは遅延回路１３０２を経て、シフトレジスタ回路のデータ入力端子１３１５に供給される。このデータ入力端子は、シフトレジスタ回路内において、第1ビット目のＤ２−ＦＦ回路１３０６１のＩｎｐｕｔ端子に接続されている。このため、データ入力によりシフトレジスタ回路の第1ビット目にＳＦＱが保持される。一方、Ｓｈｉｆｔ端子１３１２は、シフトレジスタ回路内においてすべてのＤ２−ＦＦ回路のＣｏｎｔｒｏｌ１端子に接続されている。また、各Ｄ２−ＦＦ回路のＯｕｔｐｕｔ１端子は、隣のＤ２−ＦＦ回路のＩｎｐｕｔ端子に接続されている。このため、Ｓｈｉｆｔ信号を入力すると、各Ｄ２−ＦＦ回路に保持されているＳＦＱパルスがＯｕｔｐｕｔ１端子を通じて隣接するＤ２−ＦＦへ移動する。結果として、Ｓｈｉｆｔ端子に、”ＯＮ“状態とさせたいスイッチ回路のビット位置に合わせた個数ー１のＳＦＱ信号を繰り返し入力することで、レジスタ内のＳＦＱを第1ビット目から目的のビットまで移動させることができる。この情報は、新たにＲｅｓｅｔ信号を入力することで、可変遅延回路へ反映させることができる。図１４に示すタイムチャートでは、２つのＳＦＱパルスをＳｈｉｆｔ端子に入力しているため、Ｒｅｓｅｔ信号の入力でスイッチ回路３のみがＯＮ状態となる。
【００３７】
この制御回路を用いることで、スイッチ回路の個数に依存することなく制御線は２本に削減することが可能となる。実施例１に本制御回路を適用すると、８本の制御線は2本に削減できる。
＜実施例５＞
本発明で提案した単一磁束量子可変遅延回路において、実施例３で示した２つの可変遅延回路に対応する制御回路について説明する。図１５に示すように、実施例４で示した２つの制御回路付き可変遅延回路１３７００、１３９００、２ビットシフトレジスタ回路１５０１、２つのスイッチ回路１５０７１、１５０７２、分岐回路１５０５、１５０４およびジョセフソン伝送線路による２つの遅延回路１５０２、１５０３からなる。本例におけるシフトレジスタは、実施例４と同様にＤ２−ＦＦ回路１５０６により構成される。分岐回路は実施例１と同様にジョセフソン接合１つで構成されたＳＰ回路である。また、遅延回路はジョセフソン伝送線路の単位回路５個程度を直列に接続して構成される。その遅延時間は数１０ｐｓ程度を確保できればよく、精度は要求されない。
【００３８】
回路の動作を図１６に示すタイムチャートに沿って説明する。まず、Ｒｅｓｅｔ１端子１５１２へＳＦＱパルスを入力することで、２つの制御回路付き可変遅延回路１３７００および１３９００にＲｅｓｅｔ信号を供給する。この時点で各々の制御回路付き可変遅延回路は、個々のシフトレジスタ回路内の情報をスイッチ回路へダンプして、次の新たなＳｈｉｆｔ信号を処理する準備を整える。次にＲｅｓｅｔ２信号を入力する。Ｒｅｓｅｔ２端子１５１３から入力されたＳＦＱパルスはＳＰ回路１５０４を経て、可変スイッチ回路１５０７１および１５０７２のＲｅｓｅｔ端子に供給され、すべてのスイッチ回路は“ＯＦＦ”状態となる。
【００３９】
一方、ＳＰ回路１５０４から出力された別のＳＦＱパルスはさらに遅延回路１５０３およびＳＰ回路１５０５を経て、シフトレジスタ回路のダンプ端子１５１５に入力される。実施例４と同様に、ダンプ信号によりシフトレジスタ回路が保持していた内部状態がＯｕｔｐｕｔ２端子よりスイッチ回路に並列に出力される。この動作により、可変遅延回路を構成するスイッチ回路の１つが“ＯＮ状態となる。図１６に示す最初のダンプ信号では、１ビット目つまりＤ−ＦＦ回路１５０６１からＳＦＱパルスが出力され１ビット目のスイッチ回路１５０７１のＳｅｔ端子に供給される。これにより、スイッチ回路１のみがＯＮ状態となる。
【００４０】
ここで、Ｓｈｉｆｔ信号として数個のＳＦＱからなるパルス列をＳｈｉｆｔ端子１５１７へ入力すると、Ｓｈｉｆｔ信号は”ＯＮ“状態となっているスイッチ回路１を経由して、そのスイッチ回路に接続されている制御回路付き可変遅延回路（ここでは１３７００）のみに供給される。この一連の動作により、複数個の制御回路付き可変遅延回路の中から1つを選択し、Ｓｈｉｆｔ信号を入力することができる。また、ＳＰ回路１５０５から出力された別のＳＦＱパルスは遅延回路１５０２を経て、シフトレジスタ回路のデータ入力端子１５１６に供給される。この信号により、シフトレジスタ回路の第１ビット目つまりＤ−ＦＦ回路１５０６１に”１“が記憶される。最後に、Ａｄｄｒｅｓｓ端子１５１４より、”ＯＮ“状態とさせたいスイッチ回路のビット位置に合わせた個数−１のＳＦＱパルスを繰り返し入力することで、レジスタ内の”１“を移動させる。この情報は、新たなＲｅｓｅｔ２信号を入力することでスイッチ回路へ反映させることができ、次のＳｈｉｆｔ信号を供給する制御回路付き可変遅延回路を選択することができる。
【００４１】
図１６に示すタイムチャートでは、１つのＳＦＱパルスをＡｄｄｒｅｓｓ端子に入力しているため、Ｒｅｓｅｔ２信号の入力で今度はスイッチ回路２のみがＯＮ状態となり、制御回路付き可変遅延回路１３９００のみへＳｈｉｆｔ信号を供給することができる。本例では、制御回路付き可変遅延回路１３７００が指定されたときにＳｈｉｆｔ信号としてＳＦＱパルス３個、制御回路付き可変遅延回路１３９００が指定されたときにＳｈｉｆｔ信号としてＳＦＱパルス２個を入力した場合を想定している。このため、可変遅延回路７００ではスイッチ４、可変遅延回路９００ではスイッチ３が選択され、所定の遅延時間が決定される。
【００４２】
この制御方式を用いることで、可変遅延回路の個数に依存することなく４本の制御線で複数の信号の伝播遅延時間制御し、各信号の入力タイミングを調整することが可能となる。
【図面の簡単な説明】
【００４３】
【図１Ａ】ＳＦＱ回路における論理ゲート間のデータ伝送を示すブロック図。
【図１Ｂ】ＳＦＱ回路における論理ゲート間のデータ伝送を示すタイムチャート図。
【図２Ａ】ジョセフソン伝送線路の等価回路を示す図。
【図２Ｂ】バイアス電流源の等価回路を示す図。
【図３Ａ】本願発明の単一磁束量子可変遅延回路のブロック図。
【図３Ｂ】スイッチ回路を示す図。
【図４】本願発明の単一磁束量子可変遅延回路の直列接続図。
【図５】本願発明の単一磁束量子可変遅延回路の制御回路のブロック図。
【図６】本願発明の制御回路を伴う単一磁束量子可変遅延回路の複数を制御する回路のブロック図。
【図７Ａ】本願発明の第１の実施例における、単一磁束量子可変遅延回路の等価回路図。
【図７Ｂ】スイッチ回路の等価回路図。
【図８】本願発明の第１の実施例で示す単一磁束量子可変遅延回路の回路シミュレーションによる動作波形を示す図。
【図９】本願発明の第２の実施例における、単一磁束量子可変遅延回路の等価回路図。
【図１０】本願発明の第２の実施例で示す単一磁束量子可変遅延回路の回路シミュレーションによる動作波形を示す図。
【図１１Ａ】本願発明の第３の実施例における、単一磁束量子可変遅延回路のブロック図。
【図１１Ｂ】図７Ａで用いる記号の説明図。
【図１２】本願発明の第３の実施例で示す単一磁束量子可変遅延回路の回路シミュレーションによる動作波形を示す図。
【図１３Ａ】本願発明の第４の実施例における、単一磁束量子可変遅延回路の制御回路のブロック図。
【図１３Ｂ】Ｄ２−ＦＦ回路の等価回路図。
【図１４】本願発明の第４の実施例における、単一磁束量子可変遅延回路の制御回路のフローチャート図。
【図１５】本願発明の第５の実施例における、単一磁束量子可変遅延回路の制御回路のブロック図。
【図１６】本願発明の第５の実施例における、単一磁束量子可変遅延回路の制御回路のフローチャート図。
【符号の説明】
【００４４】
１０１：送信側論理ゲート、１０２：受信側論理ゲート、１０３：クロック信号用伝送線、１０４：データ信号用伝送線、２０１：ジョセフソン接合、２０２：バイアス電流源、２０３：インダクタ、２０４：単位回路、２０５：電圧源、２０６：バイアス抵抗、３００：可変遅延回路、３０１：分岐回路、３０２：伝送線路、３０３：スイッチ回路、３０４：合流回路、３１０：入力端子、３１１：出力端子、３１２：入力端子、３１３：出力端子、３１４：Ｓｅｔ端子、３１５：Ｒｅｓｅｔ端子、４０１：可変遅延回路、４０２：可変遅延回路、４０５：遅延回路、４０６：遅延回路、４０７：遅延回路、４０８：遅延回路、４１０：入力端子、４１１：出力端子、５００：制御回路付き可変遅延回路、５０１：Ｎビットシフトレジスタ回路、５０２：分岐回路、５０３：スイッチ回路、５０４：遅延回路、５０５：分岐回路、５０６：分岐回路、５０７：遅延回路、６０１：Ｍビットシフトレジスタ回路、６０２：分岐回路、６０３：分岐回路、６０４：遅延回路、６０５：分岐回路、６０６：分岐回路、６０７：遅延回路、６０８：スイッチ回路、６０９：分岐回路、６１０：分岐回路、６２０：Ｒｅｓｅｔ１端子、６２１：Ｓｈｉｆｔ端子、６２２：Ｒｅｓｅｔ２端子、６２３：Ａｄｄｒｅｓｓ端子、７００：可変遅延回路、７０１：ＳＰ回路、７０２：ジョセフソン伝送線路単位回路、７０４：ＣＢ回路、７１０：入力端子、７１１：出力端子、９００：可変遅延回路、９０１：ＳＰ回路、９０２：マイクロストリップライン、９０４：ＣＢ回路、９０５：ジョセフソン伝送線路、９０７：ジョセフソン伝送線路、９０８：ジョセフソン伝送線路単位回路、９０９：インピーダンス整合用抵抗、９１０：入力端子、９１１：出力端子、１１１０：入力端子、１１１１：出力端子、１３０１：４ビットシフトレジスタ回路、１３０２：遅延回路、１３０３：遅延回路、１３０４：ＳＰ回路、１３０５：ＳＰ回路、１３０６：Ｄ２−ＦＦ回路、１３１０：入力端子、１３１１：出力端子、１３１２：Ｓｈｉｆｔ端子、１３１３：Ｒｅｓｅｔ端子、１３１４：シフトレジスタ回路ダンプ端子、１３１５：シフトレジスタ回路データ入力端子、１５０１：２ビットシフトレジスタ回路、１５０２：遅延回路、１５０３：遅延回路、１５０４：ＳＰ回路、１５０５：ＳＰ回路、１５０６：Ｄ２−ＦＦ回路、１５０７：スイッチ回路、１５１０：入力端子、１５１１：出力端子、１５１２：Ｒｅｓｅｔ１端子、１５１３：Ｒｅｓｅｔ２端子、１５１４：Ｓｈｉｆｔ端子、１５１５：シフトレジスタ回路ダンプ端子、１５１６：シフトレジスタ回路データ入力端子。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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