(57)【要約】【課題】貫通電流が流れてしまうことを防止すること等が可能なセル等を提供する。【解決手段】入力セル１１は、入力端子の電位に応じた出力信号を出力端子に出力するバッファＢ１と、入力端子に外部から電位が供給されていない場合に、制御端子に供給されるＴＥＳＴ信号の値にかかわらず、内部制御信号を活性化し、入力端子に外部から電位が供給されている場合に、ＴＥＳＴ信号の値に応じて、内部制御信号を活性化又は非活性化するインバータＩＮＶ１及びＡＮＤゲート回路Ａ１と、内部制御信号が活性化されている場合に、入力端子をプルアップするためのＰチャネルトランジスタＱＰ１とを具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力端子、出力端子、及び、制御端子を有する入力又は入出力用のセルであって、
前記入力端子の電位に応じた出力信号を前記出力端子に出力するバッファ回路と、
前記入力端子に外部から電位が供給されていない場合に、前記制御端子に供給される第１の制御信号の値にかかわらず、第２の制御信号を活性化し、前記入力端子に外部から電位が供給されている場合に、前記第１の制御信号の値に応じて、前記第２の制御信号を活性化又は非活性化する制御回路と、
前記第２の制御信号が活性化されている場合に、前記入力端子をプルアップ又はプルダウンするためのスイッチング回路と、
を具備する、セル。
【請求項２】
前記第１の制御信号が、初期時において非活性化されており、その後、必要に応じて活性化され、
前記制御回路が、前記出力信号と前記第１の制御信号とに基づいて前記第２の制御信号を生成する、請求項１記載のセル。
【請求項３】
前記スイッチング回路が、ソース〜ドレイン経路が前記入力端子と高電位側の電源電位との間に接続され、ゲートに前記第２の制御信号が供給され、前記第２の制御信号が活性化されている場合に、前記入力端子をプルアップするための第１の導電性のトランジスタである、請求項１又は２記載のセル。
【請求項４】
前記スイッチング回路が、ソース〜ドレイン経路が前記入力端子と低電位側の電源電位との間に接続され、ゲートに前記第２の制御信号が供給され、前記第２の制御信号が活性化されている場合に、前記入力端子をプルダウンするための第２の導電性のトランジスタである、請求項１又は２記載のセル。
【請求項５】
所定の電位を供給するためのリードにボンディングワイヤにより接続され得るパッドと、
前記入力端子が前記パッドに接続された請求項１〜４のいずれか１項に記載のセルと、
を具備する、ボンディングオプション回路。
【請求項６】
請求項５記載のボンディングオプション回路と、
複数の機能を有し、前記ボンディングオプション回路の前記出力端子から出力される前記出力信号に基づいて前記複数の機能のいずれかが選択される内部回路と、
を具備する、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セル、そのようなセルを具備するボンディングオプション回路、及び、そのようなボンディングオプション回路を具備する半導体集積回路に関する。
【背景技術】
【０００２】
従来より、制御リードが外部からアクセス可能なプルアップ・トランジスタを用いてＩＣチップの入力端子を選択的にプルアップするプルアップ回路が用いられている（例えば、下記の特許文献１参照）。
【０００３】
しかしながら、特許文献１に掲載されたプルアップ回路において、入力端子がハイインピーダンス状態且つ制御リードから供給される制御信号がインアクティブの場合には、入力端子がプルアップされずハイインピーダンス状態となる。そのため、入力端子の後段の回路がＣＭＯＳ回路で構成されている場合には、後段の回路の高電位側の電源電位（ＶＤＤ）と低電位側の電源電位（ＶＳＳ）間に貫通電流が流れてしまうという問題があった。
【０００４】
また、複数の機能を有する半導体集積回路において、機能を選択するために、ボンディングオプション回路が用いられている（例えば、下記の特許文献２参照）。
従来のボンディングオプション回路（特許文献２の図３参照）においては、入力初段のインバータの入力端子をプルアップしており、ボンディングオプション用パッドとＶｓｓリードがボンディングワイヤによって結合されない場合には、インバータの入力端子がハイレベルとなり、ボンディングオプション用パッドとＶｓｓリードがボンディングワイヤによって結合された場合には、インバータの入力端子がローレベルとなる。このインバータの出力信号を用いることで、機能選択を行うことが可能である。
【０００５】
しかしながら、この従来のボンディングオプション回路においては、ボンディングオプション用パッドとＶｓｓリードがボンディングワイヤによって結合された場合には、Ｖｃｃ〜プルアップ抵抗〜ボンディングオプション用パッド〜ボンディングワイヤ〜Ｖｓｓリードという経路に無駄な電流が常に流れてしまうという問題があった。
【０００６】
このような問題を解決するものとして、特許文献２には、ボンディングワイヤにより高電位側電源リード及び低電位側電源リードに結合可能に、当該高電位側電源リード及び低電位側電源リードの近傍に配置形成されたボンディングパッドと、このボンディングパッドの電位レベルに呼応して機能選択のための信号を生成する信号生成回路とを含んで成るボンディングオプション回路が掲載されている（特許文献２の図１参照）。
【０００７】
このボンディングオプション回路によれば、上記のような無駄な電流が流れてしまうことを防止することができるが、ボンディングオプション用パッドを高電位側電源リード及び低電位側電源リードの近傍に配置形成する必要がある。しかしながら、一般に、高電位側電源リードと低電位側電源リードは、近傍に存在せず、離れた場所に存在する場合が多く、そのような場合には、このボンディングオプション回路を利用することはできないという問題があった。なお、ボンディングオプション回路のためだけに高電位側電源リード又は低電位側電源リードを増設することも考えられるが、コストアップを招いてしまうことになる。
【０００８】
【特許文献１】特開平５−２５９８７６号公報（第４頁、図３）
【特許文献２】特開平５−６２４６５号公報（第２〜４頁、図１、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、上記の点に鑑み、本発明は、貫通電流が流れてしまうことを防止することができ、無駄な電流が常に流れてしまうことを防止することができる入力又は入出力用のセルを提供することを第１の目的とする。また、本発明は、そのようなセルを具備し、高電位側の電源電位を供給するリードと低電位側の電源電位を供給するリードが近傍に存在しない場合であっても利用可能なボンディングオプション回路を提供することを第２の目的とする。また、本発明は、そのようなボンディングオプション回路を具備する半導体集積回路を提供することを第３の目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明の１つの観点に係るセルは、入力端子、出力端子、及び、制御端子を有する入力又は入出力用のセルであって、入力端子の電位に応じた出力信号を出力端子に出力するバッファ回路と、入力端子に外部から電位が供給されていない場合に、制御端子に供給される第１の制御信号の値にかかわらず、第２の制御信号を活性化し、入力端子に外部から電位が供給されている場合に、第１の制御信号の値に応じて、第２の制御信号を活性化又は非活性化する制御回路と、第２の制御信号が活性化されている場合に、入力端子をプルアップ又はプルダウンするためのスイッチング回路とを具備する。
【００１１】
本発明に係るセルによれば、入力端子に外部から電位が供給されていない場合に、制御端子に供給される第１の制御信号の値にかかわらず、入力端子がプルアップ又はプルダウンされるので、後段の回路の高電位側の電源電位と低電位側の電源電位との間に貫通電流が流れることを防止することができる。また、入力端子に外部から電位が供給されている場合には、第１の制御信号の値に応じて第２の制御信号を非活性化することで、無駄な電流が常に流れてしまうことを防止することができる。
【００１２】
また、上記の課題を解決するため、本発明の１つの観点に係るボンディングオプション回路は、所定の電位を供給するためのリードにボンディングワイヤにより接続され得るパッドと、入力端子がパッドに接続された本発明に係るセルとを具備する。
【００１３】
本発明に係るボンディングオプション回路によれば、高電位側の電源電位を供給するリードと低電位側の電源電位を供給するリードが近傍に存在しない場合であっても利用可能である。
【００１４】
また、上記の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、本発明に係るボンディングオプション回路と、複数の機能を有し、ボンディングオプション回路の出力端子から出力される出力信号に基づいて複数の機能のいずれかが選択される内部回路とを具備する。
【００１５】
このようにすれば、パッドとリードとの接続状態に応じて、内部回路の機能を選択することが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
また、同一の構成要素には同一の参照番号を付して、説明を省略する。
【００１７】
図１は、本発明の第１の実施形態としての半導体集積回路をパッケージングした半導体装置の概要を示す図である。図１の半導体集積回路は、例えば、ゲートアレイ、エンベディットアレイなどの製品に適用可能である。
【００１８】
この半導体集積回路は、内部領域（コア領域）、Ｉ／Ｏ領域、及び、パッド領域を有する。ここで、Ｉ／Ｏ領域は、内部領域の外側に形成される。具体的には、Ｉ／Ｏ領域は、内部領域の周囲（四辺）を囲むように形成される。また、パッド領域は、Ｉ／Ｏ領域の外側に形成される。具体的には、パッド領域は、Ｉ／Ｏ領域の周囲（四辺）を囲むように形成される。なお、パッド領域に配置されるパッドをＩ／Ｏ領域等に配置するようにしてもよく、この場合にはパッド領域は不要になる。
【００１９】
内部領域には半導体集積回路の内部回路（コア回路）が配置される。この内部回路は、ＣＰＵ、ＲＴＣ、表示ドライバ、メモリ、インタフェース回路、或いは各種ロジック回路などを含むことができる。
【００２０】
Ｉ／Ｏ領域には、複数のＩ／Ｏセル（入力セル、出力セル、入出力兼用セル、電源セル等）が配置される。具体的には、例えば、内部回路の外周（各辺）を囲むように、複数のＩ／Ｏセルが並んで配置される。そして、パッド領域には、各Ｉ／Ｏセルに接続される各パッドが配置される。なお、内部領域、Ｉ／Ｏ領域、パッド領域の配置や、Ｉ／Ｏセル、パッドの配置は、図１に限定されず、種々の変形実施が可能である。
【００２１】
半導体集積回路の外側には、複数のリードが配置されており、これらのリードの各々は、パッド領域内に配置されたパッドに接続されている。なお、リードの配置は、図１に限定されず、種々の変形実施（例えば、リードオンチップパッケージ、チップオンリードパッケージ等）が可能である。
【００２２】
図１の図中左上方には、半導体集積回路に低電位側の電源電位ＶＳＳを供給するためのリードＬ１１が配置されており、このリードＬ１１は、ボンディングワイヤＷ１０、Ｗ１１によって、パッドＰ１０、Ｐ１１にダブルボンディングされている。なお、後に説明するように、パッドＰ１０は、ボンディングオプション用のパッドであり、パッドＰ１０とリードＬ１１とがボンディングされない場合もある。また、パッドＰ１１は、半導体集積回路内の各部に電源電位ＶＳＳを供給するためのパッドである。
【００２３】
リードＬ１１の図中下方には、外部入力信号を供給するためのリードＬ１２が配置されており、このリードＬ１２は、ボンディングワイヤＷ１２によって、パッドＰ１２にボンディングされている。
【００２４】
リードＬ１２の図中下方には、半導体集積回路に外部からＴＥＳＴ（テスト）信号を供給するためのリードＬ１３が配置されており、このリードＬ１３は、ボンディングワイヤＷ１３によって、パッドＰ１３にボンディングされている。なお、ＴＥＳＴ信号は、初期時（例えば、パワーオン時等）において、ローレベルであり、通常動作（非テスト動作）時には、ローレベルが維持され、半導体装置のテストを行うテスト動作時に、ハイレベルにされる。
【００２５】
図１の図中左下方には、半導体集積回路に高電位側の電源電位ＶＤＤを供給するためのリードＬ２１が配置されており、このリードＬ２１は、ボンディングワイヤＷ２１によって、パッドＰ２１にボンディングされている。パッドＰ２１は、半導体集積回路内の各部に電源電位ＶＤＤを供給するためのパッドである。
【００２６】
図１の図中右上方には、半導体集積回路の出力信号を出力するためのリードＬ３１が配置されており、このリードＬ３１は、ボンディングワイヤＷ３１によって、パッドＰ３１にボンディングされている。
【００２７】
図２は、図１の半導体集積回路の内部構成の一部を示す概要図である。図２に示すように、この半導体集積回路は、入力セル１１、１２、・・・、入力セル２１、出力セル３１、及び、機能ブロックＦ１を含んでいる。入力セル１１、１２、・・・、入力セル２１、及び、出力セル３１は、半導体集積回路のＩ／Ｏ領域（図１参照）に配置することができる。また、機能ブロックＦ１は、半導体集積回路の内部領域（図１参照）に配置することができる。
【００２８】
入力セル１１は、入力端子、出力端子、及び、制御端子を有している。入力セル１１の入力端子は、半導体集積回路の配線層（図示せず）に形成された配線（アルミニウム配線、銅配線等）によって、パッドＰ１０に接続されている。図１及び図２においては、パッドＰ１０は、ボンディングワイヤＷ１０によってリードＬ１１に接続されており、入力セル１１の入力端子には、低電位側の電源電位ＶＳＳが供給される。なお、このようにパッドＰ１０がボンディングワイヤＷ１０によってリードＬ１１に接続される場合と、後で説明するように、パッドＰ１０がリードＬ１１に接続されない場合とがある。このパッドＰ１０と入力セル１１とが、ボンディングオプション回路を構成する。入力セル１１の制御端子は、パッドＰ１３に接続されており、入力セル１１の制御端子には、ＴＥＳＴ信号が供給される。入力セル１１の出力端子は、機能ブロックＦ１に接続されている。
【００２９】
入力セル１１の内部には、入力端子の電位に応じた出力信号を出力端子に出力するバッファＢ１と、入力端子と高電位側の電源電位ＶＤＤ（例えば、パッドＰ２１（図１参照）を介して供給される。）との間に接続され、ゲートに供給される内部制御信号に応じて、入力端子をプルアップするためのＰチャネルトランジスタＱＰ１と、バッファＢ１の出力信号を反転出力するインバータＩＮＶ１と、インバータＩＮＶ１の出力信号と制御端子に供給されるＴＥＳＴ信号との論理積演算を行うことにより内部制御信号を生成してトランジスタＱＰ１のゲートに供給するＡＮＤゲート回路Ａ１と、が配置されている。
【００３０】
図３は、入力セル１１の真理値表を示す図である。入力セル１１の入力端子にはパッドＰ１０からローレベル（低電位側の電源電位ＶＳＳ）が供給されており、図３に示すように、パッドＰ１３から入力セル１１の制御端子に供給されるＴＥＳＴ信号がローレベルの場合（初期時、通常動作（非テスト動作）時）には、ＡＮＤゲート回路Ａ１の出力信号（内部制御信号）はローレベルとなり、トランジスタＱＰ１はオン状態となり、入力セル１１の出力端子から出力される出力信号はローレベルとなる。一方、ＴＥＳＴ信号がハイレベルになった場合（テスト動作時）には、ＡＮＤゲート回路Ａ１の出力信号（内部制御信号）はハイレベルとなり、トランジスタＱＰ１はオフ状態となるが、入力セル１１の出力端子から出力される出力信号はローレベルのまま変わらない。なお、トランジスタＱＰ１がオン状態の場合には、高電位側の電源電位ＶＤＤ〜トランジスタＱＰ１〜パッドＰ１０〜ボンディングワイヤＷ１０〜リードＬ１１という経路で無駄な電流が流れるが、トランジスタＱＰ１がオフ状態の場合には、上記のような無駄な電流が流れることはない。
【００３１】
再び図２を参照すると、入力セル１２は、入力セル１１と同様の回路構成を有しており、入力セル１２の入力端子は、パッドＰ１２に接続されており、入力セル１２の入力端子には、外部入力信号が供給される。入力セル１２の制御端子は、パッドＰ１３に接続されており、入力セル１２の制御端子には、ＴＥＳＴ信号が供給される。入力セル１２の出力端子は、機能ブロックＦ１に接続されている。
【００３２】
図４は、入力セル１２の真理値表を示す図である。図４に示すように、パッドＰ１２に供給される外部入力信号がローレベル且つパッドＰ１３に供給されるＴＥＳＴ信号がローレベルの場合（初期時、通常動作（非テスト動作）時）には、ＡＮＤゲート回路Ａ１の出力信号（内部制御信号）はローレベルとなり、トランジスタＱＰ１はオン状態となり、入力セル１２の出力端子から出力される出力信号はローレベルとなる。また、外部入力信号がローレベル且つＴＥＳＴ信号がハイレベルになった場合（テスト動作時）には、ＡＮＤゲート回路Ａ１の出力信号（内部制御信号）はハイレベルとなり、トランジスタＱＰ１はオフ状態となるが、入力セル１２の出力端子から出力される出力信号はローレベルのまま変わらない。
【００３３】
また、外部入力信号がハイレベル且つＴＥＳＴ信号がローレベルの場合（初期時、通常動作（非テスト動作）時）には、ＡＮＤゲート回路Ａ１の出力信号（内部制御信号）はローレベルとなり、トランジスタＱＰ１はオン状態となり、入力セル１２の出力端子から出力される出力信号はハイレベルとなる。また、外部入力信号がハイレベル且つＴＥＳＴ信号がハイレベルになった場合（テスト動作時）には、ＡＮＤゲート回路Ａ１の出力信号（内部制御信号）はローレベルのまま変わらず、トランジスタＱＰ１もオン状態のまま変わらず、入力セル１２の出力端子から出力される出力信号もハイレベルのまま変わらない。
【００３４】
再び図２を参照すると、入力セル２１は、入力端子、及び、出力端子を有している。入力セル２１の入力端子は、パッドＰ１３に接続されており、入力セル２１の入力端子には、ＴＥＳＴ信号が供給される。入力セル２１の内部には、入力端子の電位に応じた出力信号を出力端子に出力するバッファＢ２と、入力端子と低電位側の電源電位ＶＳＳとの間に接続され、入力端子をプルダウンするためのプルダウン抵抗Ｒ１と、が配置されている。
【００３５】
出力セル３１は、第１、第２の入力端子、制御端子、及び、出力端子を有している。出力セル３１の内部には、制御端子に供給される信号に応じて第１、第２の入力端子に供給される２つの信号のいずれかを選択出力するセレクタＳ１と、セレクタＳ１の出力信号を出力端子に出力するバッファＢ３と、が配置されている。出力セル３１の制御端子は、入力セル２１の制御端子に接続されており、出力セル３１の第１の入力端子は、機能ブロックＦ１の出力端子に接続されている。また、出力セル３１の第２の入力端子は、入力セル１２の出力端子に接続されており、出力セル３１の出力端子は、パッドＰ３１に接続されている。パッドＰ３１は、ボンディングワイヤＷ３１によって、リードＬ３１に接続されている。
【００３６】
セレクタＳ１は、制御端子に供給される信号がローレベルの場合、すなわちＴＥＳＴ信号がローレベルの場合には、第１の入力端子に供給される信号（機能ブロックＦ１の出力信号）を選択出力する。一方、セレクタＳ１は、制御端子に供給される信号がハイレベルの場合、すなわちＴＥＳＴ信号がハイレベルの場合には、第２の入力端子に供給される信号（リードＬ１２から入力される外部入力信号）を選択出力する。
【００３７】
機能ブロックＦ１は、入力セル１１の出力信号がローレベルの場合（図３参照）には、入力セル１２の出力信号に第１の信号処理を行うことによって得られる出力信号を出力セル３１の他方の入力端子に出力する。また、機能ブロックＦ１は、入力セル１１の出力信号がハイレベルの場合（後述）には、入力セル１２の出力信号に第２の信号処理を行うことによって得られる出力信号を出力セル３１の他方の入力端子に出力する。
【００３８】
図２に示すようにパッドＰ１０とリードＬ１１とがボンディングワイヤＷ１０によって接続されている場合には、入力セル１１の出力信号が常にローレベルとなるので（図３参照）、機能ブロックＦ１は、入力セル１２の出力信号に第１の信号処理を行うことによって得られる出力信号を出力セル３１の他方の入力端子に出力することになる。一方、セレクタＳ１は、制御端子に供給される信号がローレベル（ＴＥＳＴ信号がローレベル）の場合には、第１の入力端子に供給される機能ブロックＦ１の出力信号を選択出力し、制御端子に供給される信号がハイレベル（ＴＥＳＴ信号がハイレベル）になった場合には、第２の入力端子に供給される信号（リードＬ１２から入力される外部入力信号）を選択出力する。すなわち、ＴＥＳＴ信号がローレベルの場合、リードＬ３１には、機能ブロックＦ１の出力信号が出力され、ＴＥＳＴ信号がハイレベルになった場合、リードＬ３１には、外部入力信号が出力されることになる。従って、ＴＥＳＴ信号をハイレベルにして外部入力信号を変化させることにより、リードＬ３１から出力される出力信号の特性（ＤＣ特性等）をテストすることができる。
【００３９】
図５は、本発明の第１の実施形態としての半導体集積回路をパッケージングした他の半導体装置の概要を示す図である。
図５の図中左上方には、半導体集積回路に低電位側の電源電位ＶＳＳを供給するためのリードＬ１１が配置されており、このリードＬ１１は、ボンディングワイヤＷ１１によって、パッドＰ１１にボンディングされている。なお、先に説明した図１においては、リードＬ１１とパッドＰ１０とがボンディングされていたが、図５においては、リードＬ１１とパッドＰ１０とはボンディングされていない。
【００４０】
図６は、図５の半導体集積回路の内部構成の一部を示す概要図である。図６に示すように、この半導体集積回路は、入力セル１１、１２、・・・、入力セル２１、出力セル３１、及び、機能ブロックＦ１を含んでいる。なお、先に説明した図２においては、リードＬ１１とパッドＰ１０とがボンディングされていたが、図６においては、リードＬ１１とパッドＰ１０とはボンディングされていない。
【００４１】
図７は、入力セル１１の真理値表を示す図である。パッドＰ１０は、リードＬ１１にボンディングされていないため、ハイインピーダンス（Ｈｉ−Ｚ）状態となるが、ＴＥＳＴ信号がローレベルの場合（初期時、通常動作（非テスト動作）時）には、ＡＮＤゲート回路Ａ１の出力信号（内部制御信号）がローレベルとなり、トランジスタＱＰ１がオン状態となるので、入力セル１１の入力端子はハイレベルにプルアップされ、入力セル１１の出力端子から出力される出力信号（バッファＢ１の出力信号）はハイレベルとなる。また、ＴＥＳＴ信号がハイレベルになった場合（テスト動作時）であっても、バッファＢ１の出力信号がハイレベルであり、インバータＩＮＶ１の出力信号がローレベルであるため、ＡＮＤゲート回路Ａ１の出力信号（内部制御信号）はローレベルのまま変わらず、トランジスタＱＰ１もオン状態のまま変わらず、入力セル１１の出力端子から出力される出力信号もハイレベルのまま変わらない。
なお、入力セル１２の真理値表は、先に説明した図４と同様である。
【００４２】
図６に示すようにパッドＰ１０とリードＬ１１とがボンディングされていない場合には、入力セル１１の出力信号が常にハイレベルとなるので（図７参照）、機能ブロックＦ１は、入力セル１２の出力信号に第２の信号処理を行うことによって得られる出力信号を出力セル３１の他方の入力端子に出力することになる。すなわち、パッドＰ１０とリードＬ１１とをボンディングするか否かによって、機能ブロックＦ１の機能（第１の信号処理又は第２の信号処理）を選択することが可能である。
【００４３】
一方、セレクタＳ１は、制御端子に供給される信号がローレベル（ＴＥＳＴ信号がローレベル）である場合には、第１の入力端子に供給される機能ブロックＦ１の出力信号を選択出力し、制御端子に供給される信号がハイレベル（ＴＥＳＴ信号がハイレベル）になった場合には、第２の入力端子に供給される信号（リードＬ１２から入力される外部入力信号）を選択出力する。すなわち、ＴＥＳＴ信号がローレベルの場合、リードＬ３１には、機能ブロックＦ１の出力信号が出力され、ＴＥＳＴ信号がハイレベルになった場合、リードＬ３１には、外部入力信号が出力されることになる。従って、図６に示すようにパッドＰ１０とリードＬ１１とがボンディングされていない場合であっても、図２に示すようにパッドＰ１０とリードＬ１１とがボンディングされている場合と同様に、ＴＥＳＴ信号をハイレベルにして外部入力信号を変化させることにより、リードＬ３１から出力される出力信号の特性（ＤＣ特性等）をテストすることができる。
【００４４】
本実施形態によれば、パッドＰ１０とリードＬ１１とがボンディングされていない場合であっても、トランジスタＱＰ１がオン状態になり（図７参照）、入力セル１１の入力端子がプルアップされるので、バッファＢ１がＣＭＯＳ回路で構成されていても、従来技術と異なり、バッファＢ１に貫通電流が流れることがない。また、低電位側の電源電位ＶＳＳを供給するリードＬ１１と、高電位側の電源電位ＶＤＤを供給するリードＬ２１とが近傍に存在しなくても（図１、図５参照）、ボンディングオプションを実現することが可能となる。
【００４５】
なお、本実施形態においては、ＴＥＳＴ信号が入力セル１１、１２の制御端子に供給されることとしているが、高電位側の電源電位ＶＤＤ〜トランジスタＱＰ１〜パッドＰ１０（Ｐ１２）〜ボンディングワイヤＷ１０（Ｗ１２）〜リードＬ１１（Ｌ１２）という経路で流れる無駄な電流を防止するための無駄電流防止用の制御信号が入力セル１１、１２の制御端子に供給されることとしても良い。
また、入力セル１１、１２、・・・、２１を入出力セルとしても良い。
【００４６】
次に、本発明の第２の実施形態について説明する。
図８は、本発明の第２の実施形態としての半導体集積回路をパッケージングした半導体装置の概要を示す図である。
【００４７】
この半導体集積回路は、内部領域（コア領域）、Ｉ／Ｏ領域、及び、パッド領域を有する。ここで、Ｉ／Ｏ領域は、内部領域の外側に形成され、パッド領域は、Ｉ／Ｏ領域の外側に形成される。なお、パッド領域に配置されるパッドをＩ／Ｏ領域等に配置するようにしてもよく、この場合にはパッド領域は不要になる。
内部領域には半導体集積回路の内部回路（コア回路）が配置される。
【００４８】
Ｉ／Ｏ領域には、複数のＩ／Ｏセル（入力セル、出力セル、入出力兼用セル、電源セル等）が配置され、パッド領域には、各Ｉ／Ｏセルに接続される各パッドが配置される。
半導体集積回路の外側には、複数のリードが配置されており、これらのリードの各々は、パッド領域内に配置されたパッドに接続されている。
【００４９】
図８の図中左上方には、半導体集積回路に高電位側の電源電位ＶＤＤを供給するためのリードＬ４１が配置されており、このリードＬ４１は、ボンディングワイヤＷ４０、Ｗ４１によって、パッドＰ４０、Ｐ４１にダブルボンディングされている。なお、後に説明するように、パッドＰ４０は、ボンディングオプション用のパッドであり、パッドＰ４０とリードＬ４１とがボンディングされない場合もある。また、パッドＰ４１は、半導体集積回路内の各部に電源電位ＶＤＤを供給するためのパッドである。
【００５０】
リードＬ４１の図中下方には、外部入力信号を供給するためのリードＬ４２が配置されており、このリードＬ４２は、ボンディングワイヤＷ４２によって、パッドＰ４２にボンディングされている。
【００５１】
リードＬ４２の図中下方には、半導体集積回路に外部からＴＥＳＴ信号を供給するためのリードＬ４３が配置されており、このリードＬ４３は、ボンディングワイヤＷ４３によって、パッドＰ４３にボンディングされている。なお、ＴＥＳＴ信号は、初期時（例えば、パワーオン時等）において、ローレベルであり、通常動作（非テスト動作）時には、ローレベルが維持され、半導体装置のテストを行うテスト動作時に、ハイレベルにされる。
【００５２】
図８の図中左下方には、半導体集積回路に低電位側の電源電位ＶＳＳを供給するためのリードＬ５１が配置されており、このリードＬ５１は、ボンディングワイヤＷ５１によって、パッドＰ５１にボンディングされている。パッドＰ５１は、半導体集積回路内の各部に電源電位ＶＳＳを供給するためのパッドである。
【００５３】
図８の図中右上方には、半導体集積回路の出力信号を出力するためのリードＬ６１が配置されており、このリードＬ６１は、ボンディングワイヤＷ６１によって、パッドＰ６１にボンディングされている。
【００５４】
図９は、図８の半導体集積回路の内部構成の一部を示す概要図である。図９に示すように、この半導体集積回路は、入力セル４１、４２、・・・、入力セル２１、出力セル３１、及び、機能ブロックＦ１を含んでいる。入力セル４１、４２は、半導体集積回路のＩ／Ｏ領域（図８参照）に配置することができる。
【００５５】
入力セル４１は、入力端子、出力端子、及び、制御端子を有している。入力セル４１の入力端子は、半導体集積回路の配線層（図示せず）に形成された配線（アルミニウム配線、銅配線等）によって、パッドＰ４０に接続されている。図８及び図９においては、パッドＰ４０は、ボンディングワイヤＷ４０によってリードＬ４１に接続されており、入力セル４１の入力端子には、高電位側の電源電位ＶＤＤが供給される。なお、このようにパッドＰ４０がボンディングワイヤＷ４０によってリードＬ４１に接続される場合と、後で説明するように、パッドＰ４０がリードＬ４１に接続されない場合とがある。このパッドＰ４０と入力セル４１とが、ボンディングオプション回路を構成する。入力セル４１の制御端子は、パッドＰ４３に接続されており、入力セル４１の制御端子には、ＴＥＳＴ信号が供給される。入力セル４１の出力端子は、機能ブロックＦ１に接続されている。
【００５６】
入力セル４１の内部には、入力端子の電位に応じた出力信号を出力端子に出力するバッファＢ４と、入力端子と低電位側の電源電位ＶＳＳ（例えば、パッドＰ５１（図８参照）を介して供給される。）との間に接続され、ゲートに供給される内部制御信号に応じて、入力端子をプルダウンするためのＮチャネルトランジスタＱＮ１と、バッファＢ４の出力信号と制御端子に供給されるＴＥＳＴ信号との論理積反転演算を行うことにより内部制御信号を生成してトランジスタＱＮ１のゲートに供給するＮＡＮＤゲート回路ＮＡ１と、が配置されている。
【００５７】
図１０は、入力セル４１の真理値表を示す図である。入力セル４１の入力端子にはパッドＰ４０からハイレベル（高電位側の電源電位ＶＤＤ）が供給されており、図１０に示すように、入力セル４１の制御端子に供給されるＴＥＳＴ信号がローレベルの場合（初期時、通常動作（非テスト動作）時）には、ＮＡＮＤゲート回路ＮＡ１の出力信号（内部制御信号）はハイレベルとなり、トランジスタＱＮ１はオン状態となり、入力セル４１の出力端子から出力される出力信号はハイレベルとなる。一方、ＴＥＳＴ信号がハイレベルになった場合（テスト動作時）には、ＮＡＮＤゲート回路ＮＡ１の出力信号（内部制御信号）はローレベルとなり、トランジスタＱＮ１はオフ状態となるが、入力セル４１の出力端子から出力される出力信号はハイレベルのまま変わらない。なお、トランジスタＱＮ１がオン状態の場合には、リードＬ４１〜ボンディングワイヤＷ４０〜パッドＰ４０〜トランジスタＱＮ１〜低電位側の電源電位ＶＳＳという経路で無駄な電流が流れるが、トランジスタＱＮ１がオフ状態の場合には、上記のような無駄な電流が流れることはない。
【００５８】
再び図９を参照すると、入力セル４２は、入力セル４１と同様の回路構成を有しており、入力セル４２の入力端子は、パッドＰ４２に接続されており、入力セル４２の入力端子には、外部入力信号が供給される。入力セル４２の制御端子は、パッドＰ４３に接続されており、入力セル４２の制御端子には、ＴＥＳＴ信号が供給される。入力セル４２の出力端子は、機能ブロックＦ１に接続されている。
【００５９】
図１１は、入力セル４２の真理値表を示す図である。図１１に示すように、パッドＰ４２に供給される外部入力信号がローレベル且つ入力セル４２の制御端子に供給されるＴＥＳＴ信号がローレベルの場合（初期時、通常動作（非テスト動作）時）には、ＮＡＮＤゲート回路ＮＡ１の出力信号（内部制御信号）はハイレベルとなり、トランジスタＱＮ１はオン状態となり、入力セル４２の出力端子から出力される出力信号はローレベルとなる。また、外部入力信号がローレベル且つＴＥＳＴ信号がハイレベルになった場合（テスト動作時）には、ＮＡＮＤゲート回路ＮＡ１の出力信号（内部制御信号）はハイレベルのまま変わらず、トランジスタＱＮ１もオン状態のまま変わらず、入力セル４２の出力端子から出力される出力信号もローレベルのまま変わらない。
【００６０】
また、外部入力信号がハイレベル且つＴＥＳＴ信号がローレベルの場合（初期時、通常動作（非テスト動作）時）には、ＮＡＮＤゲート回路ＮＡ１の出力信号（内部制御信号）はハイレベルとなり、トランジスタＱＮ１はオン状態となり、入力セル４２の出力端子から出力される出力信号はハイレベルとなる。また、外部入力信号がハイレベル且つＴＥＳＴ信号がハイレベルになった場合（テスト動作時）には、ＮＡＮＤゲート回路ＮＡ１の出力信号（内部制御信号）はローレベルとなり、トランジスタＱＮ１はオフ状態となるが、入力セル４２の出力端子から出力される出力信号はハイレベルのまま変わらない。
【００６１】
再び図９を参照すると、出力セル３１の出力端子は、パッドＰ６１に接続されており、パッドＰ６１は、ボンディングワイヤＷ６１によって、リードＬ６１に接続されている。
【００６２】
機能ブロックＦ１は、入力セル４１の出力信号がハイレベルの場合（図１０参照）には、入力セル４２の出力信号に第２の信号処理を行うことによって得られる出力信号を出力セル３１の他方の入力端子に出力する。また、機能ブロックＦ１は、入力セル４１の出力信号がローレベルの場合（後述）には、入力セル４２の出力信号に第１の信号処理を行うことによって得られる出力信号を出力セル３１の他方の入力端子に出力する。
【００６３】
図９に示すようにパッドＰ４０とリードＬ４１とがボンディングワイヤＷ４０によって接続されている場合には、入力セル４１の出力信号が常にハイレベルとなるので（図１０参照）、機能ブロックＦ１は、入力セル４２の出力信号に第２の信号処理を行うことによって得られる出力信号を出力セル３１の他方の入力端子に出力することになる。一方、セレクタＳ１は、制御端子に供給される信号がローレベル（ＴＥＳＴ信号がローレベル）の場合には、第１の入力端子に供給される機能ブロックＦ１の出力信号を選択出力し、制御端子に供給される信号がハイレベル（ＴＥＳＴ信号がハイレベル）になった場合には、第２の入力端子に供給される信号（リードＬ４２から入力される外部入力信号）を選択出力する。すなわち、ＴＥＳＴ信号がローレベルの場合、リードＬ６１には、機能ブロックＦ１の出力信号が出力され、ＴＥＳＴ信号がハイレベルになった場合、リードＬ６１には、外部入力信号が出力されることになる。従って、ＴＥＳＴ信号をハイレベルにして外部入力信号を変化させることにより、リードＬ６１から出力される出力信号の特性（ＤＣ特性等）をテストすることができる。
【００６４】
図１２は、本発明の第２の実施形態としての半導体集積回路をパッケージングした他の半導体装置の概要を示す図である。
図１２の図中左上方には、半導体集積回路に低電位側の電源電位ＶＳＳを供給するためのリードＬ４１が配置されており、このリードＬ４１は、ボンディングワイヤＷ４１によって、パッドＰ４１にボンディングされている。なお、先に説明した図８においては、リードＬ４１とパッドＰ４０とがボンディングされていたが、図１２においては、リードＬ４１とパッドＰ４０とはボンディングされていない。
【００６５】
図１３は、図１２の半導体集積回路の内部構成の一部を示す概要図である。図１３に示すように、この半導体集積回路は、入力セル１１、１２、・・・、入力セル２１、出力セル３１、及び、機能ブロックＦ１を含んでいる。なお、先に説明した図９においては、リードＬ４１とパッドＰ４０とがボンディングされていたが、図１３においては、リードＬ４１とパッドＰ４０とはボンディングされていない。
【００６６】
図１４は、入力セル４１の真理値表を示す図である。パッドＰ４０は、リードＬ４１にボンディングされていないため、ハイインピーダンス（Ｈｉ−Ｚ）状態となるが、ＴＥＳＴ信号がローレベルの場合（初期時、通常動作（非テスト動作）時）には、ＮＡＮＤゲート回路ＮＡ１の出力信号（内部制御信号）がハイレベルとなり、トランジスタＱＮ１がオン状態となるので、入力セル４１の入力端子はローレベルにプルダウンされ、入力セル４１の出力端子から出力される出力信号（バッファＢ４の出力信号）はローレベルとなる。また、ＴＥＳＴ信号がハイレベルになった場合（テスト動作時）であっても、バッファＢ４の出力信号がローレベルであるため、ＮＡＮＤゲート回路ＮＡ１の出力信号（内部制御信号）はハイレベルのまま変わらず、トランジスタＱＮ１もオン状態のまま変わらず、入力セル４１の出力端子から出力される出力信号もローレベルのまま変わらない。
なお、入力セル４２の真理値表は、先に説明した図１１と同様である。
【００６７】
図１３に示すようにパッドＰ４０とリードＬ４１とがボンディングされていない場合には、入力セル４１の出力信号が常にローレベルとなるので（図１４参照）、機能ブロックＦ１は、入力セル４２の出力信号に第１の信号処理を行うことによって得られる出力信号を出力セル３１の他方の入力端子に出力することになる。すなわち、パッドＰ４０とリードＬ４１とをボンディングするか否かによって、機能ブロックＦ１の機能（第１の信号処理又は第２の信号処理）を選択することが可能である。
【００６８】
一方、セレクタＳ１は、制御端子に供給される信号がローレベル（ＴＥＳＴ信号がローレベル）である場合には、第１の入力端子に供給される機能ブロックＦ１の出力信号を選択出力し、制御端子に供給される信号がハイレベル（ＴＥＳＴ信号がハイレベル）になった場合には、第２の入力端子に供給される信号（リードＬ４２から入力される外部入力信号）を選択出力する。すなわち、ＴＥＳＴ信号がローレベルの場合、リードＬ６１には、機能ブロックＦ１の出力信号が出力され、ＴＥＳＴ信号がハイレベルになった場合、リードＬ６１には、外部入力信号が出力されることになる。従って、図１３に示すようにパッドＰ４０とリードＬ４１とがボンディングされていない場合であっても、図９に示すようにパッドＰ４０とリードＬ４１とがボンディングされている場合と同様に、ＴＥＳＴ信号をハイレベルにして外部入力信号を変化させることにより、リードＬ６１から出力される出力信号の特性（ＤＣ特性等）をテストすることができる。
【００６９】
本実施形態によれば、パッドＰ４０とリードＬ４１とがボンディングされていない場合であっても、トランジスタＱＮ１がオン状態になり（図１４参照）、入力セル４１の入力端子がプルダウンされるので、バッファＢ４がＣＭＯＳ回路で構成されていても、従来技術と異なり、バッファＢ４に貫通電流が流れることがない。また、高電位側の電源電位ＶＤＤを供給するリードＬ４１と、低電位側の電源電位ＶＳＳを供給するリードＬ５１とが近傍に存在しなくても（図８、図１２参照）、ボンディングオプションを実現することが可能となる。
【００７０】
なお、本実施形態においては、ＴＥＳＴ信号が入力セル４１、４２の制御端子に供給されることとしているが、リードＬ４１（Ｌ４２）〜ボンディングワイヤＷ４０（Ｗ４２）〜パッドＰ４０（Ｐ４２）〜トランジスタＱＮ１〜低電位側の電源電位ＶＳＳという経路で流れる無駄な電流を防止するための無駄電流防止用の制御信号が入力セル４１、４２の制御端子に供給されることとしても良い。
また、入力セル４１、４２、・・・を入出力セルとしても良い。
【００７１】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（低電位側の電源、高電位側の電源等）と共に記載された用語（ＶＳＳ、ＶＤＤ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また半導体集積回路の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また半導体集積回路に配置されるボンディングオプション回路の構成も本実施形態で説明した構成の回路に限定されない。また本実施形態で説明した変形例を組み合わせた構成も本発明の範囲に含むことができる。
【産業上の利用可能性】
【００７２】
本発明は、セル、そのようなセルを具備するボンディングオプション回路、及び、そのようなボンディングオプション回路を具備する半導体集積回路において利用可能である。
【図面の簡単な説明】
【００７３】
【図１】第１の実施形態の半導体集積回路をパッケージングした半導体装置を示す図。
【図２】図１の半導体集積回路の内部回路構成の一部を示す図。
【図３】図２の入力セル１１の真理値表を示す図。
【図４】図２の入力セル１２の真理値表を示す図。
【図５】第１の実施形態の半導体集積回路をパッケージングした半導体装置を示す図。
【図６】図５の半導体集積回路の内部回路構成の一部を示す図。
【図７】図６の入力セル１１の真理値表を示す図。
【図８】第２の実施形態の半導体集積回路をパッケージングした半導体装置を示す図。
【図９】図９の半導体集積回路の内部回路構成の一部を示す図。
【図１０】図９の入力セル４１の真理値表を示す図。
【図１１】図９の入力セル４２の真理値表を示す図。
【図１２】第２の実施形態の半導体集積回路をパッケージングした半導体装置を示す図。
【図１３】図１２の半導体集積回路の内部回路構成の一部を示す図。
【図１４】図１３の入力セル４１の真理値表を示す図。
【符号の説明】
【００７４】
１１、１２、・・・、２１、４１、４２、・・・  入力セル、３１  出力セル、Ａ１  ＡＮＤゲート回路、Ｂ１〜Ｂ４  バッファ回路、Ｆ１  機能ブロック、ＩＮＶ１  インバータ回路、Ｌ１１、Ｌ１２、・・・、Ｌ２１、Ｌ３１、・・・、Ｌ４１、Ｌ４２、・・・、Ｌ５１、Ｌ６１、・・・、  リード、ＮＡ１  ＮＡＮＤゲート回路、Ｐ１０、Ｐ１１、・・・、Ｐ２１、Ｐ３１、・・・、Ｐ４０、Ｐ４１、・・・、Ｐ５１、Ｐ６１、・・・  パッド、ＱＰ１  Ｐチャネルトランジスタ、ＱＮ１  Ｎチャネルトランジスタ、Ｒ１  抵抗、Ｓ１  セレクタ、Ｗ１０、Ｗ１１、・・・、Ｗ２１、Ｗ３１、・・・、Ｗ４０、Ｗ４１、・・・、Ｗ５１、Ｗ６１、・・・、  ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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