(57)【要約】【課題】各端子ピン３に異常信号が入力されることによる誤動作の発生を防止すること。【解決手段】複数の端子ピン３と、複数の処理ブロック１２と、を備えるＬＳＩ１であって、複数の端子ピン３のうち２以上の端子ピンに入力される信号の論理レベルを取得し、各処理ブロック１２に対して、該論理レベルの組み合わせに応じた動作指示信号を出力するデコード部１０、を含み、各処理ブロック１２は、デコード部１０から入力される動作指示信号に応じた処理を行い、デコード部１０は、各端子ピン３に入力される信号の論理レベルがいずれも同一の値であるか否かを判定する判定部１１を含み、判定部１１の判定結果により、各端子ピン３に入力される信号の論理レベルがいずれも同一の値であることが示される場合に、上記動作指示信号を出力しない、ことを特徴とする。【選択図】図２
2008145390.tif 000002
【特許請求の範囲】
【請求項１】
複数の端子ピンと、複数の処理ブロックと、を備える集積回路装置であって、
前記複数の端子ピンのうち２以上の端子ピンに入力される信号の論理レベルを取得し、前記各処理ブロックに対して、該論理レベルの組み合わせに応じた動作指示信号を出力するデコード部、
を含み、
前記各処理ブロックは、前記デコード部から入力される動作指示信号に応じた処理を行い、
前記デコード部は、前記各端子ピンに入力される信号の論理レベルがいずれも同一の値であるか否かを判定する判定手段を含み、該判定手段の判定結果により、前記各端子ピンに入力される信号の論理レベルがいずれも同一の値であることが示される場合に、前記動作指示信号を出力しない、
ことを特徴とする集積回路装置。
【請求項２】
請求項１に記載の集積回路装置において、
前記複数の端子ピンは整列して配置されており、
前記デコード部により論理レベルの取得がなされる２以上の端子ピンのうちの少なくとも１つは、該２以上の端子ピンのうちの他のいずれとも隣接しない位置に配置される、
ことを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に関する。
【背景技術】
【０００２】
一般に、ＬＳＩ(Large Scale Integrated Circuit)などの集積回路装置は多数の端子ピンを備えている。そして、これらの端子ピンに入力される信号の状態（論理レベル「ハイ」又は「ロー」のいずれか）に応じた処理が行われるように構成されている。
【０００３】
ところで、集積回路装置の動作モードのひとつにテストモードと呼ばれるものがある。集積回路装置の内部は、それぞれ異なる処理を行うための複数の処理ブロックに分かれているが、各処理ブロックを個別に試験するために用いられるのがこのテストモードである。テストモードでは、各処理ブロックの入出力が直接端子ピンに接続される。これにより、端子ピンに対して信号入力を行うことで、各処理ブロックの試験を行うことができるようになる。
【０００４】
特許文献１には、複数種類のテストモードを用いることができるようにするための技術が開示されている。この技術では、テストモード設定のために複数の端子ピンが用いられる。そして、各端子ピンに入力される信号の論理レベルの組み合わせに応じて、テストモードが設定される。
【特許文献１】特開平５−３４４１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、静電気等の影響により誤動作してしまうことがある。すなわち、静電気等の影響により端子ピンに異常信号が入力され、集積回路装置が、該異常信号に応じた処理を行ってしまうことがある。そこで、集積回路装置の誤動作を防止するための技術が求められている。
【０００６】
従って、本発明の目的の一つは、各端子ピンに異常信号が入力されることによる誤動作の発生を防止することのできる集積回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するための本発明にかかる集積回路装置は、複数の端子ピンと、複数の処理ブロックと、を備える集積回路装置であって、前記複数の端子ピンのうち２以上の端子ピンに入力される信号の論理レベルを取得し、前記各処理ブロックに対して、該論理レベルの組み合わせに応じた動作指示信号を出力するデコード部、を含み、前記各処理ブロックは、前記デコード部から入力される動作指示信号に応じた処理を行い、前記デコード部は、前記各端子ピンに入力される信号の論理レベルがいずれも同一の値であるか否かを判定する判定手段を含み、該判定手段の判定結果により、前記各端子ピンに入力される信号の論理レベルがいずれも同一の値であることが示される場合に、前記動作指示信号を出力しない、ことを特徴とする。
集積回路装置の各端子ピンに静電気により生じた異常信号が入力される場合、通常、各端子ピンの論理レベルは全て同じになる。上記集積回路装置によれば、デコード部は、取得した論理レベルがいずれも同一の値（いずれもハイである場合若しくはいずれもローである場合）であるか否かを判定し、その結果各端子ピンに入力される信号の論理レベルがいずれも同一の値である場合に動作指示信号を出力しないので、各端子ピンに異常信号が入力されることによる誤動作の発生を防止することが実現される。
【０００８】
また、上記集積回路装置において、前記複数の端子ピンは整列して配置されており、前記デコード部により論理レベルの取得がなされる２以上の端子ピンのうちの少なくとも１つは、該２以上の端子ピンのうちの他のいずれとも隣接しない位置に配置される、こととしてもよい。
集積回路装置の誤動作はデコード部の各入力端子ピンに同時に異常信号が入力されることによって発生するが、各入力端子ピンが互いに近傍に配置されていると、各入力端子ピンに同時に異常信号が入力されるという事態が発生しやすくなる。この点、上記集積回路装置によれば、デコード部の各入力端子ピンが隣接しないようにしているので、上記各入力端子ピンに同時に異常信号が入力されるという事態が発生しにくいようにすることができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態について、図面を参照しながら説明する。
【００１０】
図１は、本実施の形態にかかるＬＳＩ１の外観を示す平面図の模式図である。同図に示すように、ＬＳＩ１は矩形の本体部分２を備え、その各辺に外側を向いて複数の端子ピン３が整列して配置されている。本体部分２の内部は、複数の回路素子及び配線パターンが形成された基板により構成されている。各回路素子及び各端子ピン３は、配線パターンにより互いに電気的に接続される。
【００１１】
図２は、ＬＳＩ１の機能ブロックを示す概略ブロック図である。同図に示すように、ＬＳＩ１はデコード部１０及び複数の処理ブロック１２（同図では処理ブロック１２−１乃至４を示している。）の各機能ブロックを含んで構成される。また、デコード部１０は、その内部に判定部１１を含んで構成される。
【００１２】
上記各機能ブロックは、上記各回路素子及び該各回路素子を接続する配線パターンにより構成される。各機能ブロックは、互いに電気的に接続されるとともに複数の端子ピン３と接続されている。
【００１３】
ＬＳＩ１は、複数種類のテストモードを有している。外部装置（不図示）によりテストモードに設定されると、デコード部１０は、設定されたテストモードの種類に応じて特定の１又は複数の処理ブロック１２を選択する。そして、選択した１又は複数の処理ブロック１２により構成される機能ブロックの入力及び出力が、それぞれ直接ＬＳＩ１の全ての端子ピン３のうちの所定の端子ピン３と接続されるよう、動作する。これにより、これらの端子ピン３を用いて機能ブロックの入出力テストが行えるようになる。
【００１４】
デコード部１０の処理について具体的に説明する。テストモードに設定しようとするとき、外部装置は、ＬＳＩ１の全ての端子ピン３のうち２以上の端子ピン３（以下、これら２以上の端子ピン３をテストモード設定端子ピン３と称する。）に、それぞれテストモード設定用信号を入力する。この場合において、外部装置は、各テストモード設定端子ピン３にそれぞれ入力されるテストモード設定用信号の論理レベルの組み合わせにより、テストモードの種類を特定する。ただし、全テストモード設定端子ピン３について論理レベルが同一の値となる組み合わせについては使用しない。
【００１５】
デコード部１０は、各テストモード設定端子ピン３に入力される信号の論理レベルを取得する。判定部１１は、取得された各論理レベルに基づき、各テストモード設定端子ピン３に入力される信号の論理レベルがいずれも同一の値であるか否かを判定する。デコード部１０は、判定手段の判定結果に応じて、各処理ブロック１２に対し、各テストモード設定端子ピン３に入力される信号の論理レベルの組み合わせに応じた動作指示信号を出力する。
【００１６】
具体的には、デコード部１０は、判定部１１の判定結果により、各テストモード設定端子ピン３に入力される信号の論理レベルがいずれも同一の値であることが示される場合に、動作指示信号を出力しない。
【００１７】
一方、デコード部１０は、判定部１１の判定結果により、各テストモード設定端子ピン３に入力される信号の論理レベルがいずれも同一の値であるというわけではない（少なくとも１つのテストモード設定端子ピン３に入力される信号の論理レベルが、他のテストモード設定端子ピン３に入力される信号の論理レベルとは異なっている）ことが示される場合に、各処理ブロック１２に対して、各テストモード設定端子ピン３に入力される信号の論理レベルの組み合わせに応じた動作指示信号を出力する。
【００１８】
動作指示信号についてより詳細に説明する。動作指示信号は、各処理ブロックに所定の動作を行わせるための信号である。デコード部１０から動作指示信号の入力を受けた各処理ブロック１２は、該動作指示信号に応じた処理を行う。
【００１９】
ここでは特に、動作指示信号はＬＳＩ１（各処理ブロック１２）をテストモードに設定するための信号である。デコード部１０は、各テストモード設定端子ピン３に入力される信号の論理レベルの組み合わせに応じて１又は複数の処理ブロック１２を選択し、選択した１又は複数の処理ブロック１２により構成される機能ブロックの入力及び出力がそれぞれ直接所定の端子ピン３と接続されるために必要な動作を行うよう指示するための動作指示信号を出力する。
【００２０】
なお、デコード部１０と各処理ブロック１２とは、上記配線パターンにより構成される少なくとも２本の経路（図２に示す経路Ｒ１及び経路Ｒ２）により接続される。経路Ｒ１は、デコード部１０と全処理ブロック１２とをバストポロジーにより接続するものである。また、経路Ｒ２は、デコード部１０と個々の処理ブロック１２とをポイントツーポイント接続するものである。デコード部１０は、全処理ブロック１２に同一の動作指示信号を出力する場合、経路Ｒ１を用いて動作指示信号を出力する。一方、デコード部１０は、処理ブロック１２ごとに異なる動作指示信号を出力する場合、経路Ｒ２を用いて動作指示信号を出力する。
【００２１】
次に、テストモード設定端子ピン３の配置について説明する。図３（ａ）（ｂ）（ｃ）は、それぞれテストモード設定端子ピン３の配置パターンの例を示す図である。同図では網掛けをした端子ピン３がテストモード設定端子ピン３であり、同図（ａ）はテストモード設定端子ピン３を４本使用する場合、同図（ｂ）（ｃ）はテストモード設定端子ピン３を２本使用する場合、をそれぞれ示している。
【００２２】
図３（ａ）（ｂ）（ｃ）にも示すように、２以上のテストモード設定端子ピン３のうちの少なくとも１つは、該２以上のテストモード設定端子ピン３のうちの他のいずれとも隣接しない位置に配置される。より望ましくは、各テストモード設定端子ピン３は、相互間の距離が可能な限り長くなるよう、配置される。すなわち、このような配置は、各端子ピンに異常信号が入力されることによる誤動作の発生を防止するために行うものであるが、テストモード設定端子ピン３の配置には、これ以外にも本体部分２内部の配線パターンの都合など種々の制約があるため、その制約の範囲内で可能な限り長くなるよう、配置される。
【００２３】
例えば、図３（ａ）は、４本のテストモード設定端子ピン３を、矩形である本体部分２の各辺の中ほどに配置している。また、図３（ｂ）は、２本のテストモード設定端子ピン３を、矩形である本体部分２の向かい合う辺の中ほどに配置している。図３（ｃ）は、２本のテストモード設定端子ピン３を、矩形である本体部分２の向かい合う頂点付近に配置している。これらはいずれも、各テストモード設定端子ピン３相互間の距離が可能な限り長くなるよう、各テストモード設定端子ピン３を配置した例である。
【００２４】
図３に示したものの他、例えば次のような配置も考えられる。すなわち、複数のテストモード設定端子ピン３相互間の距離の合計を最大化するような配置や、偶数個のテストモード設定端子ピン３を２個ずつ組み合わせ、組み合わせたテストモード設定端子ピン３相互間の距離を最大化するような配置などである。
【００２５】
また、図４は、より大規模なＬＳＩ４の外観を示す平面図の模式図である。同図に示すように、ＬＳＩ４も矩形の本体部分を備え、その各辺に外側を向いて１００本の端子ピンが整列して配置されている。また、同図においても、網掛けをした端子ピンがテストモード設定端子ピンである。
【００２６】
図４に示す例では、矩形の本体部分の一辺の左から１，１６，１８，１９，２０番目、及び該一辺にその左端において接続する他の一辺の下から５，６番目に、計７本のテストモード端子ピンが配置されている。この例では上記種々の制約が非常に大きいためこのような配置となっているが、各テストモード設定端子ピンは、そのような制約の下で、相互間の距離が可能な限り長くなるよう、配置されている。
【００２７】
以上説明したように、ＬＳＩ１によれば、デコード部１０は、取得した論理レベルがいずれも同一の値であるか否かを判定し、その結果に応じて動作指示信号を出力しているので、各テストモード設定端子ピン３に異常信号が入力されることによる誤動作の発生を防止することが実現される。
【００２８】
また、デコード部１０は、各テストモード設定端子ピン３に入力される信号の論理レベルがいずれも同一の値である場合（いずれもハイである場合若しくはいずれもローである場合）に動作指示信号を出力しないので、各テストモード設定端子ピン３に異常信号が入力されることによる誤動作の発生を防止することが実現される。
【００２９】
さらに、各テストモード設定端子ピン３が隣接しないようにしているので、これら各テストモード設定端子ピン３に同時に異常信号が入力されるという事態が発生しにくいようにすることができ、結果として、ＬＳＩ１の誤動作の発生をより確実に防止できる。
【００３０】
なお、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態では特定しなかったが、テストモード設定端子ピン３はテストモード設定専用に用いるものであってもよいし、そうでなくてもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態にかかるＬＳＩの外観を示す平面図の模式図である。
【図２】本発明の実施の形態にかかるＬＳＩの機能ブロックを示す概略ブロック図である。
【図３】本発明の実施の形態にかかるテストモード設定端子ピンの配置パターンを示す図である。
【図４】本発明の実施の形態にかかるＬＳＩの外観を示す平面図の模式図である。
【符号の説明】
【００３２】
１，４  ＬＳＩ、２  本体部分、３  端子ピン、１０  デコード部、１１  判定部、１２  処理ブロック。
【図１】
2008145390.tif 000003
【図２】
2008145390.tif 000004
【図３】
2008145390.tif 000005
【図４】
2008145390.tif 000006