(57)【要約】【課題】メモリヒステリシス特性を示すと同時に信頼性を改善した不揮発性メモリ素子を提供する。【解決手段】半導体基板１００と、半導体基板上に形成され、絶縁膜および絶縁膜内に埋め込まれた複数の炭素ナノクリスタルを含む電荷トラップ構造物１５０と、電荷トラップ構造物上に形成されたゲート１６０と、を含む。【選択図】図１
2008306190.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、絶縁膜および前記絶縁膜内に埋め込まれた複数の炭素ナノクリスタルを含む電荷トラップ構造物と、
前記電荷トラップ構造物上に形成されたゲートと、
を含むことを特徴とする不揮発性メモリ素子。
【請求項２】
前記複数の炭素ナノクリスタルは、前記半導体基板および前記ゲートとからそれぞれ離隔して配置されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記絶縁膜は、
前記半導体基板と前記複数の炭素ナノクリスタルの間に位置し、トンネリング絶縁膜として作用する第１領域と、
前記ゲートと前記複数の炭素ナノクリスタルの間に位置し、カップリングおよびブロッキング絶縁膜として作用する第２領域と、
を含むことを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記絶縁膜の厚さは３０ｎｍ以下であることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項５】
前記複数の炭素ナノクリスタルと前記半導体基板との隔離距離は９ｎｍ以下であることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項６】
前記絶縁膜はＡｘＯｙ、ＡｘＢ１−ｘＯｙ、ＡｘＯｙＮｚまたはＡｘＢ１−ｘＯｙＮｚ（前記ＡおよびＢはそれぞれＴｉ、Ｚｒ、Ｈｆ、Ｓｃ、Ｙ、Ｌａ、およびＡｌからなる群から選択されたいずれかの異種物質である）からなることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項７】
前記絶縁膜は、第１絶縁膜および前記第１絶縁膜上の第２絶縁膜を含む多層絶縁膜からなることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項８】
前記第１絶縁膜の厚さは２０ｎｍ以下であり、
前記第２絶縁膜の厚さは１０ｎｍ以下であることを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項９】
前記複数の炭素ナノクリスタルは、前記第１絶縁膜内に位置することを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項１０】
半導体基板上に絶縁膜および前記絶縁膜内に埋め込まれた複数の炭素ナノクリスタルを含む電荷トラップ構造物を形成する段階と、
前記電荷トラップ構造物上にゲートを形成する段階と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１１】
前記電荷トラップ構造物を形成する段階は、
前記半導体基板上に前記絶縁膜を形成する段階と、
前記絶縁膜内に炭素ナノクリスタルを形成するための炭素ナノクリスタル形成用イオンを注入する段階と、
アニーリングを行い、前記炭素ナノクリスタル形成用イオンをクリスタル化する段階と、
を含むことを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１２】
前記炭素ナノクリスタル形成用イオンは、３０〜８０ＫｅＶのイオン注入エネルギーで注入されることを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
【請求項１３】
前記アニーリングは１０００℃〜１３００℃の温度で行うことを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記炭素ナノクリスタル形成用イオンを注入する前に前記絶縁膜をアニーリングする段階をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記電荷トラップ構造物は第１絶縁膜および前記第１絶縁膜上に形成された第２絶縁膜を含み、
前記電荷トラップ構造物を形成する段階は、
前記半導体基板上に前記第１絶縁膜を形成する段階と、
前記第１絶縁膜内に炭素ナノクリスタルを形成するための炭素ナノクリスタル形成用イオンを注入する段階と、
前記第１絶縁膜上に前記第２絶縁膜を形成する段階と、
アニーリングを行い、前記炭素ナノクリスタル形成用イオンをクリスタル化する段階と、
を含むことを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
第１アクティブ領域、前記第１アクティブ領域上に形成された第１電荷トラップ構造物、前記第１電荷トラップ構造物上に形成された第１ゲート、を含む第１不揮発性メモリ素子層と、
前記第１不揮発性メモリ素子層上に積層され、第２アクティブ領域、前記第２アクティブ領域上に形成された第２電荷トラップ構造物、前記第２電荷トラップ構造物上に形成された第２ゲート、を含む第２不揮発性メモリ素子層と、を含み、
前記第１電荷トラップ構造物および前記第２電荷トラップ構造物のうち少なくとも一つは絶縁膜および前記絶縁膜内に埋め込まれている複数のナノクリスタルを含むことを特徴とするスタック型不揮発性メモリ素子。
【請求項１７】
前記第１電荷トラップ構造物は、トンネリング層、電荷トラップ層、ブロッキング層、を含み、
前記第２電荷トラップ構造物は、前記絶縁膜および前記絶縁膜内に埋め込まれている前記ナノクリスタルを含むことを特徴とする請求項１６に記載のスタック型不揮発性メモリ素子。
【請求項１８】
前記ナノクリスタルは、ゲルマニウムナノクリスタルであることを特徴とする請求項１７に記載のスタック型不揮発性メモリ素子。
【請求項１９】
前記第１電荷トラップ構造物は、前記絶縁膜および前記絶縁膜内に埋め込まれている前記ナノクリスタルを含み、
前記第２電荷トラップ構造物は、トンネリング層、電荷トラップ層、ブロッキング層、を含む、請求項１６に記載のスタック型不揮発性メモリ素子。
【請求項２０】
前記ナノクリスタルは、炭素ナノクリスタルまたはシリコンナノクリスタルであることを特徴とする請求項１９に記載のスタック型不揮発性メモリ素子。
【請求項２１】
前記第１電荷トラップ構造物および前記第２電荷トラップ構造物は、それぞれ第１絶縁膜と第２絶縁膜および前記第１絶縁膜と第２絶縁膜内に埋め込まれている第１および第２ナノクリスタルを含んでなることを特徴とする請求項１６に記載のスタック型不揮発性メモリ素子。
【請求項２２】
前記第１電荷トラップ構造物の前記第１ナノクリスタルの融点は、前記第２電荷トラップ構造物の前記第２ナノクリスタルのナノクリスタル形成温度より高いことを特徴とする請求項２１に記載のスタック型不揮発性メモリ素子。
【請求項２３】
前記第１電荷トラップ構造物の前記第１ナノクリスタルは、炭素ナノクリスタルまたはシリコンナノクリスタルであり、
前記第２電荷トラップ構造物の前記第２ナノクリスタルは、炭素ナノクリスタル、シリコンナノクリスタルまたはゲルマニウムナノクリスタルであることを特徴とする請求項２１に記載のスタック型不揮発性メモリ素子。
【請求項２４】
前記第１ナノクリスタルおよび前記第２ナノクリスタルは、それぞれゲルマニウムナノクリスタルであることを特徴とする請求項２１に記載のスタック型不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ素子に関し、詳細には、電荷トラップ構造物としてナノクリスタルを含む不揮発性メモリ素子およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は電源供給が遮断されても保存されたデータを維持することができる。したがって、不揮発性メモリ素子は、デジタルカメラ、携帯電話、ＰＤＡ、ＭＰ３プレーヤなどの情報通信装置に広く使われる。情報通信装置の多機能化および高機能化にともない不揮発性メモリ素子に対して低電力駆動、高速動作、高信頼性、大容量化および高集積化の要求が高まっている。
【０００３】
このような要求を満足させるため、フローティングゲートの代わりにナノクリスタルを電荷トラップノードで使用する多様な試みがなされている。しかし、現在までに開発された製造方法で製造されたナノクリスタル不揮発性メモリ素子はキャパシタンス−電圧カーブがメモリヒステリシスの特性を示さず、後続工程においてナノクリスタルの安定性が担保されないことがあり、素子の信頼性が低いことが多い。
【特許文献１】大韓民国特許出願公開２００４−０５７７０１４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、メモリヒステリシス特性を示し、かつ、素子信頼性を改善した不揮発性メモリ素子を提供することにある。
【０００５】
本発明が解決しようとする他の技術的課題は、メモリヒステリシス特性を示し、かつ、素子信頼性を改善した不揮発性メモリ素子の製造方法を提供することにある。
【０００６】
本発明が解決しようとするその他の技術的課題は、メモリヒステリシス特性を示し、かつ、素子信頼性を改善した高集積スタック型不揮発性メモリ素子を提供しようとするものにある。
【０００７】
本発明が解決しようとする課題は、上述した技術的課題に制限されない。上述していない他の課題は以下の記載から当業者であれば明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するために、本発明に係る不揮発性メモリ素子は、半導体基板と、前記半導体基板上に形成され、絶縁膜および前記絶縁膜内に埋め込まれた複数の炭素ナノクリスタルを含む電荷トラップ構造物と、前記電荷トラップ構造物上に形成されたゲートと、を含む。
【０００９】
また、本発明に係る不揮発性メモリ素子の製造方法は、半導体基板上に絶縁膜および前記絶縁膜内に埋め込まれた複数の炭素ナノクリスタルを含む電荷トラップ構造物を形成する段階と、前記電荷トラップ構造物上にゲートを形成する段階と、を含む。
【００１０】
また、本発明に係るスタック型不揮発性メモリ素子は、第１アクティブ領域、前記第１アクティブ領域上に形成された第１電荷トラップ構造物、前記第１電荷トラップ構造物上に形成された第１ゲート、を含む第１不揮発性メモリ素子層と、前記第１不揮発性メモリ素子層上に積層され、第２アクティブ領域、前記第２アクティブ領域上に形成された第２電荷トラップ構造物、前記第２電荷トラップ構造物上に形成された第２ゲート、を含む第２不揮発性メモリ素子層と、を含み、前記第１電荷トラップ構造物および前記第２電荷トラップ構造物のうち少なくとも一つは絶縁膜および前記絶縁膜内に埋め込まれている複数のナノクリスタルを含む。
【００１１】
その他実施形態の具体的な事項は詳細な説明および図に含まれている。
【発明の効果】
【００１２】
本発明の実施形態に係る不揮発性メモリ素子およびその製造方法によれば、良好なメモリヒステリシス特性を示し、かつ、信頼性を確保することができる。また、他の工程との組み合わせが容易である。本発明の実施形態に係るスタック型不揮発性メモリ素子によれば、高集積化を実現できるだけではなく、安定性が改善され、各メモリ素子層が後続する他の工程によって安定性が阻害されることを防止することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の利点および特徴、そしてそれらを達成する方法は、添付図面を参照して詳細に説明される実施形態により明確になるであろう。しかし、本発明は以下の説明により開示される実施形態に限定されるものではなく、異なる多様な実施形態によっても具現される。以下説明する実施形態は、本発明を十分開示し、本発明の属する技術分野における通常の知識を有する者に発明の範囲を十分理解できるようにするために提供されるものであり、本発明の範囲は特許請求の範囲により定められる。
【００１４】
本明細書において使用される用語は実施形態を説明するために用いられたものであり、本発明を制限しようとするものではない。本明細書において単数形は特別に言及しない限り複数形をも含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作および／または素子以外の一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない意味で使用する。そして、「および／または」は言及した事項の各々および一つ以上のすべての組み合わせを含む。明細書全体において同一参照符号は同一構成要素を指す。
【００１５】
また、本明細書で説明する実施形態は本発明の望ましい例示の図である断面図および／または概略図を参考して説明する。したがって、製造技術および／または許容誤差などによって図の形態が変形され得る。したがって、本発明の実施形態は図示した特定の形態に制限されるものではなく、製造工程によって生成される形態の変化も含む。また、図面における各構成要素は説明の便宜のため、拡大または縮小されうる。
【００１６】
図１は本発明の実施形態に係る不揮発性メモリ素子の断面図である。
【００１７】
図１を参照すれば、不揮発性メモリ素子は半導体基板１００、半導体基板１００上に形成された電荷トラップ構造物１５０、および電荷トラップ構造物１５０上に形成されたゲート１６０を含む。
【００１８】
半導体基板１００は素子分離領域（図示せず）によって定義されたアクティブ領域を含む。アクティブ領域にはソース１７０Ｓとドレイン１７０Ｄが互いに離隔されて形成される。ソース１７０Ｓとドレイン１７０Ｄは図面に示すようにＬＤＤ形態で構成され得るが、メモリセルのパンチスルーが問題となる場合には低濃度不純物領域だけで構成されうる。
【００１９】
アクティブ領域はソース１７０Ｓとドレイン１７０Ｄの間に定義されているチャネルを含む。電荷トラップ構造物１５０はチャネル上に位置する。電荷トラップ構造物１５０は半導体基板１００から注入された電荷をトラップすることで、データを保存する役割をする。電荷トラップ構造物１５０に関する詳細な説明は後述する。
【００２０】
電荷トラップ構造物１５０上にはゲート１６０が形成される。ゲート１６０は実質的にコントロールゲートとして作用することができる。ゲート１６０は単一膜または多層膜からなりうる。単一膜としては、例えば、不純物がドープされた多結晶シリコン膜、金属シリサイド膜、または金属膜でありうる。多層膜としては、例えば、金属膜／金属障壁膜、金属膜／不純物がドープされた多結晶シリコン膜、金属シリサイド膜／金属シリサイド膜、金属シリサイド膜／不純物がドープされた多結晶シリコン膜でありうる。単一膜または多層膜に適用される金属は、Ａｌ、Ｗ、Ｎｉ、Ｃｏ、Ｒｕ−Ｔａ、Ｎｉ−Ｔｉ、Ｔｉ−Ａｌ−Ｎ、Ｚｒ、Ｈｆ、Ｔｉ、Ｔａ、Ｍｏ、Ｔａ−Ｐｔ、Ｔａ−Ｔｉ、Ｗ−Ｔｉでありうる。金属障壁物質は、ＷＮ、ＴｉＮ、ＴａＮ、ＴａＣＮ、ＭｏＮでありうる。金属シリサイドはＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘでありうる。しかし、ゲートを構成する物質がここで例示した物質限定されるものではないことは言うまでもない。
【００２１】
ゲート１６０の上にはキャッピング膜１６２が、ゲート１６０の側壁には側壁スペーサ１６５がさらに形成されうる。ソース１７０Ｓとドレイン１７０ＤをＬＤＤ形態で構成せず、低濃度不純物領域だけで構成する場合、側壁スペーサ１６５はゲート１６０の酸化によって形成された側壁酸化膜でありうる。キャッピング膜１６２および／または側壁スペーサ１６５は除去されたり省略されたりすることによって具備されないこともある。
【００２２】
図２は図１の不揮発性メモリ素子の電荷トラップ構造物を拡大して示した断面図である。図３は図２の変形実施形態を示す断面図である。
【００２３】
電荷トラップ構造物１５０は、図２に示すように絶縁膜１４０および絶縁膜１４０内に埋め込まれた多数のナノクリスタル１３０を含む。ナノクリスタル１３０は絶縁膜１４０内に注入された電荷をトラップする役割をする。ここで、ナノクリスタル１３０は直径が約１〜１５ｎｍ、好ましくは約３〜７ｎｍサイズの点（ｄｏｔ）形態で形成されたナノクリスタルを包括する意味で使用されうる。
【００２４】
各ナノクリスタル１３０は、互いに離隔されている方が電荷の側面拡散（ｌａｔｅｒａｌ  ｄｉｆｆｕｓｉｏｎ）による乱し（ｄｉｓｔｕｒｂ）現象を防止するのに有利である。このような観点から各ナノクリスタル１３０間の間隔は約３〜７ｎｍでありうる。しかし、ナノクリスタル１３０のサイズおよび間隔が前述した範囲に制限されるものではない。
【００２５】
ナノクリスタル１３０に適用可能な物質は、例えば、周期率表上ＩＶ系元素を含む。具体的には、ナノクリスタル１３０は炭素ナノクリスタル、ゲルマニウムナノクリスタルまたはシリコンナノクリスタルでありうる。各ナノクリスタル１３０の物性を表１に比較して示す。
【００２６】
【表１】
2008306190.tif 000003
【００２７】
表１を参照すれば、炭素はゲルマニウムおよびシリコンに比べ、ナノクリスタル形成温度の差は相対的にそれほど大きくない反面、融点ははるかに高いことが分かる。元素の融点が高ければ、ナノクリスタル１３０の形成後、後続の高温工程を経てもその安定性が担保されるという長所がある。すなわち、絶縁膜１４０内に一旦ナノクリスタル１３０が形成されても、後続工程の温度条件が当該ナノクリスタルをなす元素の融点より高ければ形成されたナノクリスタル１３０が溶けて結晶化を解体させるが、元素融点が高ければこのような結晶化の解体の可能性を減少させる。換言すれば、元素の融点が高ければ、後続工程上採用できる工程温度条件の幅が広くなる。
【００２８】
また、原子量の観点からみると、炭素はゲルマニウムやシリコンよりはるかに小さいため、ナノクリスタル１３０形成するためにイオンを注入するとき、絶縁膜１４０に与えるダメージが少なく、浅い注入（ｓｈａｌｌｏｗ  ｉｎｐｌａｎｔａｔｉｏｎ）が容易という長所がある。さらに、炭素は電子や正孔の移動度の観点からもシリコンより優秀な特性を有するなど、電荷トラップのためのナノクリスタル１３０に適合した特性を有する。
【００２９】
さらに、相対的に高温の炭素ナノクリスタル形成のための温度（１０００〜１２５０℃）は、炭素イオンの注入などによって生成される絶縁膜１４０内の欠陥をキュアリングするのに有利である。したがって、望ましくない、欠陥による電荷トラップの防止や、漏洩電流防止などが担保されうる。
【００３０】
以下、開示する本発明の実施形態においては、電荷トラップ構造物に含まれるナノクリスタルとして炭素ナノクリスタルを利用した場合を例示する。しかし、本発明で適用されうるナノクリスタルが炭素ナノクリスタルに制限されないことは言うまでもない。
【００３１】
ナノクリスタル１３０は、下部の半導体基板１００（例えば、アクティブ領域のチャネル）および上部のゲート１６０とそれぞれ離隔されるように形成される。したがって、ナノクリスタル１３０は下部の半導体基板１００および上部のゲート１６０からそれぞれ電気的にフローティングとなる。
【００３２】
ナノクリスタル１３０と下部の半導体基板１００の間に位置する下部絶縁膜領域１４０ａは半導体基板１００とナノクリスタル１３０を電気的に絶縁し、半導体基板１００から電子が注入されたり消去されたりする時の電子移動通路となる。すなわち、下部絶縁膜領域１４０ａはトンネリング絶縁膜として作用する。下部絶縁膜領域１４０ａの厚さ（すなわち、ナノクリスタル１３０と半導体基板１００の離隔距離）は一定のプログラム電圧が印加されれば電子のトンネリングが容易に形成される厚さ（例えば、９ｎｍ以下）でありうる。
【００３３】
ナノクリスタル１３０と上部のゲート１６０との間に位置する上部絶縁膜領域１４０ｂは、ナノクリスタル１３０とゲート１６０を電気的に絶縁し、ゲート１６０に印加された電圧がカップリングによってナノクリスタル１３０に伝達されるようにし、ナノクリスタル１３０にトラップされた電荷がゲート１６０側に放出されることを遮断する。すなわち、上部絶縁膜領域１４０ｂはカップリングおよびブロッキング絶縁膜として作用する。
【００３４】
したがって、絶縁膜１４０はトンネリング絶縁膜とカップリングおよびブロッキング絶縁膜の特性をすべて満足させる物質で形成されうる。
【００３５】
より詳細に説明すれば、例えば、絶縁膜１４０は５ｅＶを超過するエネルギーバンドギャップを有する物質膜で形成されることによって、初期状態で電子のトンネリングが容易に起らないようにすることができる。さらに、絶縁膜１４０を７倍を超える誘電率を有する物質膜で形成すれば、酸化膜や窒化膜を使用する場合に比べ、電気的に同じＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  ｆｉｌｍ  Ｔｈｉｃｋｎｅｓｓ：等価酸化膜の厚さ）で、物理的にトンネリングが起きない厚さで形成しうるので高集積素子の形成に有利とすることができる。また、絶縁膜１４０をシリコン酸化膜より膜質が緻密な膜で形成すれば、ナノクリスタルを形成するためのイオンを注入する時、垂直、水平方向への拡散を最小化することができる。したがって、工程チューブ内に多数のウェハーを同時に入れ、工程を進行しても一つのウェハーの内から外部に拡散（ｏｕｔ  ｄｉｆｆｕｓｉｏｎ）されるイオンによって、隣接したウェハーが汚染される相互汚染現象（ｃｒｏｓｓ  ｃｏｎｔａｍｉｎａｔｉｏｎ）を最小化できる長所がある。
【００３６】
このような観点から、絶縁膜１４０は３系金属（例：Ｓｃ、Ｙ、Ｌａ）、４系金属（例：Ｚｒ、Ｈｆ、Ｔｉ）、または１３系金属（例：Ａｌ）の単金属酸化物やこれらの合金酸化物で形成することができる。これらの物質は、ＡｘＯｙ、ＡｘＢ１−ｘＯｙ、ＡｘＯｙＮｚまたはＡｘＢ１−ｘＯｙＮｚ（ＡおよびＢはそれぞれＴｉ、Ｚｒ、Ｈｆ、Ｓｃ、Ｙ、ＬａおよびＡｌからなる群から選択された異種物質である）と表示されうる。この化学式で表示された物質のうちＡｌ２Ｏ３（誘電率９、エネルギーバンドギャップ８．７ｅＶ）が本発明の絶縁膜１４０を形成する物質として使用されうる。ＨｆＯ２（誘電率２５、エネルギーバンドギャップ５．７ｅＶ）またはＺｒＯ２（誘電率２５、エネルギーバンドギャップ７．８ｅＶ）も前述した条件を充足する物質の一例となりうる。
【００３７】
絶縁膜１４０は可能な限り薄く、例えば約３０ｎｍ以下の厚さで形成するのがナノクリスタル１３０の単一層形成により有利でありうる。ここでナノクリスタル１３０の単一層とは、図２に示すように、各ナノクリスタル１３０の中心が半導体基板１００の表面と平行する一平面（断面図上では一直線）に実質的に整列されて位置し、単一層と認識される場合を意味する。
【００３８】
一方、本発明の実施形態の変形例としては、図３に例示的に示すように、各ナノクリスタルが一平面に実質的に整列されない場合を含む。これは多重準位のデータ保存などのためにナノクリスタル１３０を意図的に多層で構成することによってなされたものでありうる。また、ナノクリスタル１３０の注入深さ、拡散程度などの差によって不規則的に形成されたものでありうる。このようなすべての変形例はナノクリスタル１３０が絶縁膜１４０内に埋め込まれている限り、本発明の思想に含まれるものとして理解されなければならない。
【００３９】
以上で説明した本発明のいくつかの実施形態に係る不揮発性メモリ素子は、ゲート１６０と半導体基板１００、ソース１７０Ｓ、ドレイン１７０Ｄに印加される電圧を調節することによって電荷トラップ構造物１５０のナノクリスタル１３０にデータをプログラミングおよび／または消去する。
【００４０】
具体的には、データプログラミング動作のため、例えば、ゲート１６０に所定の大きさのプログラム電圧を印加し、半導体基板１００に接地電圧を印加すれば、ＦＮトンネリングによって電子が下部絶縁膜領域１４０ａを通過し、ナノクリスタル１３０にトラップされうる。他の例としては、ゲート１６０に所定の大きさのプログラム電圧を印加してソース１７０Ｓにはゲートに印加される電圧と実質的に同様の電圧を、ドレイン１７０Ｄには接地電圧を印加すれば、ホットエレクトロン注入によって電子が下部絶縁膜領域１４０ａを通過してナノクリスタル１３０にトラップされうる。
【００４１】
消去動作のためには、例えば、ゲート１６０に接地電圧を印加し、半導体基板１００に消去電圧を印加する。そうすれば、ナノクリスタル１３０にトラップされていた電荷がＦＮトンネリングによって半導体基板１００に放出され消去される。消去動作の場合にもホットエレクトロン注入が利用されうるのは言うまでもない。
【００４２】
図４は本発明の他の実施形態に係る不揮発性メモリ素子の断面図である。図５は、図４の不揮発性メモリ素子の電荷トラップ構造物を拡大し、示した断面図である。本実施形態については、図１および図２の実施形態と重複する構成要素に対しては重複説明を省略または簡略化し、差異点を中心に説明する。
【００４３】
図４および図５を参照すれば、本実施形態に係る不揮発性メモリ素子は図１〜図３に示す実施形態とは異なり、絶縁膜が単一膜ではなく多層膜で形成される。
【００４４】
より具体的に説明すれば、電荷トラップ構造物２５０は絶縁膜として第１絶縁膜２４０および第１絶縁膜２４０上に形成された第２絶縁膜２４５を含む。ナノクリスタル１３０は第１絶縁膜２４０内に埋め込まれる。
【００４５】
第１絶縁膜２４０は図１〜図３に示す実施形態で説明した絶縁膜１４０と実質的に同一な物質でなしうる。
【００４６】
第２絶縁膜２４５は第１絶縁膜２４０に注入されたナノクリスタル形成用イオン、例えば、炭素イオンが外に拡散（ｏｕｔ  ｄｉｆｆｕｓｉｏｎ）されて出るのをより効果的に遮断するキャッピング膜の機能を果たす。したがって、第２絶縁膜２４５があることによって、ナノクリスタル１３０を第１絶縁膜２４０内の所望の位置により効果的に埋め込むことができる。
【００４７】
第２絶縁膜２４５は、誘電率４以上の比較的高誘電率の物質で形成することが望ましい。すなわち、第２絶縁膜２４５を誘電率４以上の比較的高誘電率の物質で形成し、キャパシタンスを増大させれば不揮発性メモリ素子の高速動作および大容量化を可能にしうる。
【００４８】
第２絶縁膜２４５の構成物質はＡｘＯｙ、ＡｘＢ１−ｘＯｙ、ＡｘＯｙＮｚ、ＡｘＢ１−ｘＯｙＮｚ（ＡおよびＢはＳｃ、Ｙ、Ｌａ、Ｔｉ、Ｚｒ、Ｈｆ、およびＡｌからなる群から選択された異種物質である）またはＳｉＮでありうる。
【００４９】
一方、第２絶縁膜２４５は、第１絶縁膜２４０と同種の物質または異種の物質のいずれのものからも形成することができるが、第１絶縁膜２４０と同種の比較的高誘電率の物質で形成する場合には高容量高速動作が可能であり、別途の製造設備を必要とせず、工程が短縮されるという長所がある。したがって、第２絶縁膜２４５はＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２で形成されうる。
【００５０】
高速動作が可能なようにキャパシタンスを最大化するため、第２絶縁膜２４５の厚さは約１０ｎｍ以下でありうる。絶縁膜２４０、２４５の総厚さは図１〜図３の実施形態と同様に約３０ｎｍ以下でありうる。また、このような観点から第１絶縁膜２４０の厚さは約２０ｎｍ以下でありうる。
【００５１】
ナノクリスタル１３０は、図１および図２の場合と同様に下部の半導体基板１００および上部のゲート１６０とそれぞれ離隔される。ナノクリスタル１３０と半導体基板１００の間に位置する第１下部絶縁膜領域２４０ａは図２の下部絶縁膜領域１４０ａと同様にトンネリング絶縁膜として作用する。図２の上部絶縁膜１４０ｂに対応するのはナノクリスタル１３０とゲート１６０の間に位置する第１上部絶縁膜領域２４０ｂおよび第２絶縁膜２４５であって、これらは共にカップリングおよびブロッキング絶縁膜として作用する。
【００５２】
図６Ａ〜図６Ｄは図５のナノクリスタルの位置に関する多様な実施形態の変形例を示す。すなわち、ナノクリスタル１３０はイオン注入の深さや拡散程度によっては図６Ａに示すように第１絶縁膜２４０内であって第１絶縁膜２４０と第２絶縁膜２４５の界面に接して位置しうる。また、図６Ｂに示すように、第２絶縁膜２４５側にさらに拡散させることなどによって第２絶縁膜２４５内であって第１絶縁膜２４０と第２絶縁膜２４５の界面に位置し、または、図６ｃに示すように第２絶縁膜２４５内部に位置しうる。さらに、ナノクリスタル１３０は図６Ｄに示すように第１絶縁膜２４０および第２絶縁膜２４５に混在しうる。このような多様な変形例は可能性がある一部の実施形態についての例示に過ぎず、図３を参照して説明したようにナノクリスタル１３０が不規則に存在するものとの組み合わせによってより一層多様な変形がされうるのは自明である。
【００５３】
以下、前述した不揮発性メモリ素子を製造する方法に係る実施形態について説明する。以下説明する実施形態において、前述した図１〜図６Ｄの実施形態と重複する内容や、それから容易に類推されうる構成要素、サイズ、材質などについての内容は説明を省略または簡略化する。
【００５４】
図７および図８は本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図であって、図１の不揮発性メモリ素子を製造するための例示的な方法を示した。
【００５５】
図７を参照すれば、半導体基板１００上に絶縁膜１４０を形成する。絶縁膜１４０は例えば、原子層蒸着法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。選択される絶縁膜１４０の物質、厚さなどは図１および図２を参照して説明した通りである。
【００５６】
続いて、絶縁膜１４０にナノクリスタル形成用イオン１３０ａを注入１３１する。ナノクリスタル形成用イオン１３０ａとして炭素イオンを採用する場合、イオン注入工程１３１にともなう絶縁膜１４０に対するダメージが小さく、浅い注入が容易であるため、絶縁膜１４０の厚さを最小化することができる。この場合、イオン注入の工程１３１は、約３０〜８０ＫｅＶのイオン注入エネルギーおよび約１×１０１６／ｃｍ２以下のイオン注入ドーズの条件下で行われうる。
【００５７】
図８を参照すれば、ナノクリスタル形成用イオンを注入した結果物に対してアニーリングを行う。アニーリングは、非活性ガスの雰囲気、例えば、窒素ガスの雰囲気下での高速熱アニーリングでありうる。アニーリングは絶縁膜１４０に注入されたイオン１３０ａが外部に広がることを最小化しつつ、イオン１３０ａのクリスタル化が可能な温度で行われうる。注入されたイオン１３０ａが炭素イオンの場合、上記条件を満足する温度は約１０００〜１３００℃であり、約５〜６０分間行われうる。
【００５８】
本発明の実施形態において、アニーリングはマルチステップアニーリングで行うことができる。マルチステップアニーリングには、互いに異なる温度の２以上のアニーリングプロセスを行うことを含む。
【００５９】
アニーリングの結果、絶縁膜１４０内に注入されたナノクリスタル形成用イオン１３０ａが図８に示すようにナノクリスタル１３０にクリスタル化される。イオン注入工程１３１によって絶縁膜１４０内に一部欠陥が発生しても、アニーリングによってキュアリングされうる。したがって、望ましくない電荷トラップや漏洩電流が防止されうる。アニーリング時においては、絶縁膜１４０も共にアニーリングされて結晶化されうる。その結果、絶縁膜１４０を通した漏洩電流がより一層防止されうる。
【００６０】
一方、イオン注入条件やアニーリング条件などによってはナノクリスタル１３０が図３に示したようなパターンで形成されうる。
【００６１】
続いて、通常の蒸着、写真エッチング工程などを進行し、図１に示すように電荷トラップ構造物１５０上にゲート１６０を形成し、ゲート１６０上にキャッピング膜１６２を、ゲート１６０側壁に側壁スペーサ１６５を形成し、半導体基板１００内に不純物イオンを注入してソース１７０Ｓおよびドレイン１７０Ｄを形成する。図１では電荷トラップ構造物１５０がゲート１６０と共にパターニングされた場合が例示されている。ゲート１６０の形成を含み、後続の工程については具体的な工程およびその変形の例が本発明が属する技術分野において広く知られているため、具体的な説明は省略する。
【００６２】
一方、本実施形態に係る不揮発性メモリ素子の製造方法は選択的に（ｏｐｔｉｏｎａｌｌｙ）、ナノクリスタル形成用イオン１３０ａを注入する前に絶縁膜１４０を追加的にアニーリングすることをさらに含みうる。このように、絶縁膜１４０のアニーリングをさらに含む場合、絶縁膜１４０が結晶化されることによって漏洩電流が防止されるだけではなく、後続工程で注入されるナノクリスタル形成用イオン１３０ａが拡散されるのを抑制してナノクリスタル１３０を単一層で形成することができるという長所を有する。このような絶縁膜１４０の追加的なアニーリングは、非活性ガスの雰囲気、例えば、窒素ガスの雰囲気下で行われる高速熱アニーリングにより行われうる。絶縁膜１４０をＡｌ２Ｏ３で形成する場合、前述した絶縁膜１４０の追加的なアニーリングは約９５０℃以上の温度で約５〜３０分間行いうる。
【００６３】
図９〜図１１は、本発明の他の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図であって、図４の不揮発性メモリ素子を製造するための例示的な方法を示したものである。
【００６４】
図９を参照すれば、半導体基板１００上に第１絶縁膜２４０を形成する。第１絶縁膜２４０は、例えば、原子層蒸着法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。第１絶縁膜２４０をなすために選択される物質、厚さなどは図４および図５を参照して説明した通りである。
【００６５】
続いて、第１絶縁膜２４０にナノクリスタル形成用イオン１３０ａを注入１３１する。本段階は図７を参照して説明した内容と実質的に同様である。
【００６６】
図１０を参照すれば、ナノクリスタル形成用イオン１３０ａが注入された第１絶縁膜２４０上に第２絶縁膜２４５を形成する。第２絶縁膜２４５は、例えば、原子層蒸着法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。選択される第２絶縁膜２４５の物質、厚さは図４および図５を参照して説明した通りである。
【００６７】
図１１を参照すれば、ナノクリスタル形成用イオンを注入した結果物をアニーリングする。アニーリングは図８を参照して説明した内容と実質的に同様である。
【００６８】
アニーリングの結果、第１絶縁膜２４０内に注入されたナノクリスタル形成用イオン１３０ａは、図１１に示すようにナノクリスタル１３０にクリスタル化される。また、前述したイオン注入工程１３１によって第１絶縁膜２４０内に一部の欠陥が発生してもアニーリングによってキュアリングされうる。したがって、望ましくない電荷トラップや漏洩電流を防止しうる。さらに、アニーリング時において、第１絶縁膜２４０および／または第２絶縁膜２４５も共にアニーリングされて結晶化され、その結果、第１絶縁膜２４０および／または第２絶縁膜２４５を通した漏洩電流をより一層防止しうる。
【００６９】
イオンの注入条件やアニーリング条件によってはナノクリスタル１３０が図６Ａ〜図６Ｂに示したようなパターンに形成されうる。
【００７０】
一方、本実施形態は前述したアニーリングを第２絶縁膜２４５の形成前に実施することを含みうる。
【００７１】
続いて、通常の蒸着、写真エッチング工程などを進行し、図４に示すように電荷トラップ構造物２５０上にゲート１６０を形成し、ゲート１６０上にキャッピング膜１６２を、ゲート１６０側壁に側壁スペーサ１６５を形成し、半導体基板１００内に不純物イオンを注入してソース１７０Ｓおよびドレイン１７０Ｄを形成する。図４では電荷トラップ構造物２５０がゲート１６０と一緒にパターニングされた例が示されている。ゲート１６０の形成を含み、後続工程は具体的な工程およびその変形例が本発明の属する技術分野に広く知られているため、具体的な説明は省略する。
【００７２】
一方、本実施形態においても図７および図８の実施形態と同様に、ナノクリスタル形成用のイオン１３０ａを注入する前に第１絶縁膜２４０を追加的にアニーリングすることをさらに含みうる。第１絶縁膜２４０を追加的にアニーリングすることは、前述した絶縁膜１４０を追加的にアニーリングする方法と実質的に同一な方法で行われうる。
【００７３】
図１２Ａ〜図１３は、本発明の一実施形態に係る不揮発性メモリ素子の製造方法によってナノクリスタルが形成されたことを示すためのＴＥＭ写真である。図１２Ａ〜図１３はナノクリスタルとして炭素ナノクリスタルが使われた場合の写真である。
【００７４】
図１２Ａは、本発明の一実施形態に係る不揮発性メモリ素子の製造方法で絶縁膜内に炭素ナノクリスタル形成用のイオンを注入した後のＴＥＭ写真である。図１２Ａはアニーリングを行う前のため注入された炭素イオン１３０ａが結晶化が形成されていない状態を示している。
【００７５】
図１２Ｂは、本発明の一実施形態に係る不揮発性メモリ素子の製造方法でアニーリングを行うことによって絶縁膜内に炭素ナノクリスタルを形成した後のＴＥＭ写真である。図１２Ｂから、絶縁膜に注入された炭素イオンはアニーリングによって分離した多数の炭素ナノクリスタル１３０ドットに成長していることを確認できる。
【００７６】
図１２Ｃは、図１２Ｂの炭素ナノクリスタルを拡大したＴＥＭ写真である。図１２Ｃにおいて、炭素ナノクリスタル１３０内の規則的に繰り返し配列された斜線は炭素ナノクリスタルが良好な結晶で形成されていることを示す。
【００７７】
図１３は、本発明の一実施形態に係る不揮発性メモリ素子の製造方法で形成された不揮発性メモリ素子の断面を示すＴＥＭ写真である。図１３は、多数の炭素ナノクリスタル１３０がＳｉＯ２膜内に埋め込まれており、実質的に単一層に近い状態に形成されていることを示している。図１２Ｃおよび図１３から各炭素ナノクリスタル１３０は約４ｎｍ程度の直径を有することが分かる。
【００７８】
図１４は、本発明の一実施形態に係る不揮発性メモリ素子であって、電荷トラップ構造物が炭素ナノクリスタルを含む不揮発性メモリ素子のキャパシタンス（Ｃ）−電圧（Ｖ）カーブを示すグラフである。図１４のＣ−Ｖカーブから、炭素ナノクリスタルを含む本発明の一実施形態に係る不揮発性メモリ素子は良好な反時計方向のヒステリシス特性を示していることが分かり、そこから前記不揮発性メモリ素子が実際にメモリ素子に適用されうることがわかる。また、フラットバンド電圧シフトが約８Ｖ程度を示すことから、十分な容量の電荷を蓄積できることが確認できる。
【００７９】
以上で説明した本発明の実施形態に係る不揮発性メモリ素子は、ＮＡＮＤタイプの不揮発性メモリ素子や、ＮＯＲタイプの不揮発性メモリ素子などに適用されうる。さらに、２層以上の不揮発性メモリ素子層が積層されているスタック型の不揮発性メモリ素子にも適用されうる。ここで、各不揮発性メモリ素子層はＮＡＮＤタイプでもＮＯＲタイプでもありうる。以下、不揮発性メモリ素子層がＮＡＮＤタイプであり、これらが２層で積層されている場合を例示するが、さらに多様な組み合わせが可能であることは言うまでもない。
【００８０】
図１５は、本発明の実施形態に係るスタック型不揮発性メモリ素子の断面図である。図１５ではトランジスタを概略的に示している。
【００８１】
図１５を参照すれば、本発明の実施形態に係るスタック型の不揮発性メモリ素子３００は第１不揮発性メモリ素子層３１０および第１不揮発性メモリ素子層３１０上に積層された第２不揮発性メモリ素子層３２０を含む。
【００８２】
第１不揮発性メモリ素子層３１０は第１アクティブ領域１０上に形成された多数の第１メモリセルトランジスタ（ＭＣ１）、第１ストリング選択トランジスタ（ＳＳＴ１）、第１接地選択トランジスタ（ＧＳＴ１）、および各トランジスタ（ＭＣ１、ＳＳＴ１、ＧＳＴ１）を覆う第１層間絶縁膜１５を含む。第１アクティブ領域１０は、各トランジスタ（ＭＣ１、ＳＳＴ１、ＧＳＴ１）のソース／ドレインおよびチャネルを構成する。第１アクティブ領域１０は、例えば、半導体基板から由来するもの（すなわち、半導体基板またはその一部）でありうる。多数のメモリセルトランジスタ（ＭＣ１）、ストリング選択トランジスタ（ＳＳＴ１）、および接地選択トランジスタ（ＧＳＴ１）は互いに直列に連結されてストリングを構成する。
【００８３】
第２不揮発性メモリ素子層３２０は、第２アクティブ領域２０上に形成された多数の第２メモリセルトランジスタ（ＭＣ２）、第２ストリング選択トランジスタ（ＳＳＴ２）、第２接地選択トランジスタ（ＧＳＴ２）、および各トランジスタ（ＭＣ２、ＳＳＴ２、ＧＳＴ２）を覆う第２層間絶縁膜２５を含む。第２アクティブ領域２０は、各トランジスタ（ＭＣ２、ＳＳＴ２、ＧＳＴ２）のソース／ドレインおよびチャネルを構成する。第２アクティブ領域２０は、例えば半導体基板または半導体層から由来したもの（すなわち、半導体層またはその一部）でありうる。第２アクティブ領域２０が半導体基板から由来したものである場合、半導体基板は、第１不揮発性メモリ素子層３１０の第１層間絶縁膜１５にボンディングされて結合されたものでありうる。第２アクティブ領域２０が半導体層から由来したものである場合、半導体層はエピタキシーまたは蒸着後のアニーリングやレーザ処理などによって単結晶化または多結晶化され、第１層間絶縁膜１５上に形成されたものでありうる。
【００８４】
第２不揮発性メモリ素子層３２０上にはビットライン３４０および／または共通ソースライン３３０が形成されている。ビットライン３４０はコンタクト３４１、３４２、３４３を通じて、第２不揮発性メモリ素子層３２０の第２アクティブ領域２０および／または第１不揮発性メモリ素子層３１０の第１アクティブ領域１０と電気的に連結される。共通ソースライン３３０はコンタクト３３１、３３２、３３３を通して、第２不揮発性メモリ素子層３２０の第２アクティブ領域２０および／または第１不揮発性メモリ素子層３１０の第１アクティブ領域１０と電気的に連結される。
【００８５】
第１不揮発性メモリ素子層３１０の第１メモリセルトランジスタ（ＭＣ１）および第２不揮発性メモリ素子層３２０の第１メモリセルトランジスタ（ＭＣ２）は、それぞれ電荷トラップ構造物を含むことでデータを保存する。すなわち、第１メモリセルトランジスタ（ＭＣ１）は第１アクティブ領域１０、第１アクティブ領域１０上に形成された第１電荷トラップ構造物、および第１電荷トラップ構造物上に形成された第１ゲートを含む。第２メモリセルトランジスタ（ＭＣ２）は、第２アクティブ領域２０、第２アクティブ領域２０上に形成された第２電荷トラップ構造物、および第２電荷トラップ構造物上に形成された第２ゲートを含む。
【００８６】
ここで、第１電荷トラップ構造物および第２電荷トラップ構造物のうち少なくとも一つは多数のナノクリスタルを含みうる。例示的な構造が図１６Ａおよび図１６Ｂに示されている。図１６Ａは単一絶縁膜内にナノクリスタルが埋め込まれている場合を、図１６Ｂは第１および第２絶縁膜を含む多層絶縁膜内にナノクリスタルが埋め込まれた場合を例示している。図１６Ａおよび図１６Ｂは、前述した本発明の実施形態による不揮発性メモリ素子と実質的に同様であるため具体的な説明は省略する。さらに付け加えると、前述した本発明の実施形態に係る不揮発性素子の説明で言及したすべての内容はナノクリスタルを含む第１電荷トラップ構造物および／または第２電荷トラップ構造物にも適用されうることは自明である。
【００８７】
第１電荷トラップ構造物および第２電荷トラップ構造物のうち少なくとも一つが多数のナノクリスタルを含むということは、第１電荷トラップ構造物と第２電荷トラップ構造物のすべてが多数のナノクリスタルを含む場合だけではなく、第１電荷トラップ構造物および第２電荷トラップ構造物のうちいずれか一つは多数のナノクリスタルを含むものの、他の一つは多数のナノクリスタルを含まない場合を含む。ここで、第１電荷トラップ構造物または第２電荷トラップ構造物が多数のナノクリスタルを含まない場合のメモリセルトランジスタ（ＭＣ１またはＭＣ２）は、図１７に例示的に図示されているトランジスタの構造を有しうる。図１７を参照すれば、電荷トラップ構造物４５０はトンネリング層４５１、電荷トラップ層４５２、およびブロッキング層４５３を含みうる。例えば、トンネリング層４５１はシリコン酸化膜や高誘電率膜で、電荷トラップ層４５２はシリコン窒化膜で、ブロッキング層４５３はシリコン酸化膜や高誘電率膜で形成されうる。しかし、トンネリング層４５１、電荷トラップ層４５２、ブロッキング層４５３の構成物質はこれに制限されず、本発明の技術分野において公知である他の多様な物質で形成されうることは言うまでもない。
【００８８】
第１不揮発性メモリ素子層３１０の第１ストリング選択トランジスタ（ＳＳＴ１）、第１接地選択トランジスタ（ＧＳＴ１）と第２不揮発性メモリ素子層３２０の第２ストリング選択トランジスタ（ＳＳＴ２）、第２接地選択トランジスタ（ＧＳＴ）などは図１８に示すようにゲート１６０とアクティブ領域（１０または２０）の間に電荷トラップ構造物の代りに、ゲート絶縁膜４６０を有する。
【００８９】
前述したように、本発明の実施形態に係るスタック型不揮発性メモリ素子は２以上のメモリ素子層が積層されているため、高集積化に有利である。さらに、図１６Ａおよび図１６Ｂに示すように電荷トラップ構造物１５０、２５０が多数のナノクリスタルを含む構造は図１７に示すようにトンネリング層４５１、電荷トラップ層４５２、ブロッキング層４５３で形成された構造に比べて薄い厚さで形成されうるため、第１メモリセルトランジスタ（ＭＣ１）の第１電荷トラップ構造物および第２メモリセルトランジスタ（ＭＣ２）の第２電荷トラップ構造物のうち少なくとも一つがナノクリスタルを含み形成されるようになれば、第１不揮発性メモリ素子層３１０と第２不揮発性メモリ素子層３２０のうち少なくとも一つの厚さが減少されうる。このように、第１不揮発性メモリ素子層３１０および第２不揮発性メモリ素子層３２０のうち少なくとも一つの厚さが減少するようになれば、ビットライン３４０や共通ソースライン３３０から第１不揮発性メモリ素子層３１０の第１アクティブ領域１０および／または第２不揮発性メモリ素子層３２０の第２アクティブ領域２０を電気的に連結するコンタクト３３１−３３３、３４１−３４３の高さを減少させうる。コンタクト３３１−３３３、３４１−３４３の高さを減少させられれば、コンタクトホール形成とコンタクトホール埋め立てなど、コンタクト３３１−３３３、３４１−３４３の形成がより一層容易となり、コンタクト３３１−３３３、３４１−３４３の抵抗が減少し、コンテック３３１−３３３、３４１−３４３の物理的、化学的安全性を増大させるという長所がある。
【００９０】
一方、通常、スタック型不揮発性メモリ素子の製造方法は、第１不揮発性メモリ素子層３１０を先に形成した後、第２不揮発性メモリ素子層３２を形成する。このような通常の製造順序が適用される時、あらかじめ形成された第１不揮発性メモリ素子層３１０は第２不揮発性メモリ素子層３２０の製造工程を含む後続工程にさらされる。したがって、例えば、第２不揮発性メモリ素子層３２０が高温の工程で形成される場合、第１不揮発性メモリ素子層３１０も高温条件に共に露出され、安定性が減少しうる。
【００９１】
例えば、第１不揮発性メモリ素子層３１０の第１メモリセルトランジスタ（ＭＣ１）は、ゲルマニウムナノクリスタルを含んで形成されており、第２不揮発性メモリ素子層３２０の第２メモリセルトランジスタ（ＭＣ２）は、炭素ナノクリスタルを含むように形成される場合であれば、炭素ナノクリスタルの形成のためには表１を参照して説明した通り、約１０００℃以上の温度でアニーリングすることが必要である。ところで、ゲルマニウムの融点は表１に記載したように約９４０℃であるため、約１０００℃以上の高温のアニーリング条件はあらかじめ製造されている第１メモリセルトランジスタ（ＭＣ１）のゲルマニウムナノクリスタルを溶かすことになり、それによって結晶が割れるという結果をもたらしうる。後続工程の温度条件によっては、ゲルマニウムが再結晶化されることが予想されるが、追加の工程管理が要求されるだけではなく、あらかじめ設計されたパターンで再結晶化することも容易ではない。
【００９２】
したがって、第２不揮発性メモリ素子層３２０の第１メモリセルトランジスタ（ＭＣ１）は下部の第１不揮発性メモリ素子層３１０の安定性を減少させない工程条件で形成できるものを選択するのが望ましい。
【００９３】
例えば、第１不揮発性メモリ素子層３１０の第１メモリセルトランジスタ（ＭＣ１）が図１８に示すような構造で形成された場合には、第２不揮発性メモリ素子層３２０の第２メモリセルトランジスタ（ＭＣ２）が含むナノクリスタルとして表１に例示的に記載されている炭素ナノクリスタル、ゲルマニウムナノクリスタル、およびシリコンナノクリスタルのうちいずれが選択されても構わない。ただし、図１８の構造が、例えば、約１０５０℃以上の温度で安定性に問題がある場合には第２不揮発性メモリ素子層３２０に適用されるナノクリスタルはナノクリスタル形成温度が約９５０℃以下のゲルマニウムナノクリスタルであるのが望ましい。
【００９４】
仮に、第２メモリセルトランジスタ（ＭＣ２）を図１８に示すような構造で形成する場合には図１８の構造製造時に採用されうる温度条件によって第１メモリセルトランジスタ（ＭＣ１）のナノクリスタルに選択されうる物質が変わるであろう。例えば、図１８の構造を製造するために最大約１０５０℃程度の温度が必要であると仮定すれば、表１に例示的に記載したものうち第１メモリセルトランジスタ（ＭＣ１）のナノクリスタル物質として選択されうるのは融点が１０５０℃より高い炭素やシリコンである。
【００９５】
第１メモリセルトランジスタ（ＭＣ１）と第２メモリセルトランジスタ（ＭＣ２）すべてを、ナノクリスタルを含む構造で形成しようとする場合には、第１メモリセルトランジスタ（ＭＣ１）に含まれるナノクリスタルの融点が第２メモリセルトランジスタ（ＭＣ２）に含まれるナノクリスタルの形成温度より高くなるように選択するのが望ましい。例えば、第１メモリセルトランジスタ（ＭＣ１）に融点が３５４７℃の炭素ナノクリスタルや融点が１４１２℃のシリコンナノクリスタルを適用する場合、表１に例示的に記載された物質のうち第２メモリセルトランジスタ（ＭＣ２）に適用されうるナノクリスタル物質は炭素（ナノクリスタルの形成温度：１０００−１２５０℃）、シリコン（ナノクリスタルの形成温度：９５０−１１００℃）、ゲルマニウム（ナノクリスタルの形成温度：７００−９５０℃）である。しかし、第１メモリセルトランジスタ（ＭＣ１）に融点が９４０℃のゲルマニウムナノクリスタルを適用する場合、第２メモリセルトランジスタ（ＭＣ２）にはナノクリスタルの形成温度がそれより高い炭素ナノクリスタルやシリコンナノクリスタルを適用することは難しい。したがって、この場合にはゲルマニウムナノクリスタルを選択するのが望ましい。
【００９６】
以上、図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更しないで他の具体的な形態をもって実施されうるということを理解できるであろう。したがって、上述した実施形態はすべての面で例示的なものであり、限定的ではないものと理解しなければならない。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施形態に係る不揮発性メモリ素子の断面図である。
【図２】図１の不揮発性メモリ素子の電荷トラップ構造物を拡大して示す断面図である。
【図３】図２の変形実施形態を示す断面図である。
【図４】本発明の他の実施形態に係る不揮発性メモリ素子の断面図である。
【図５】図４の不揮発性メモリ素子の電荷トラップ構造物を拡大して示す断面図である。
【図６Ａ】図５の変形実施形態を示す断面図である。
【図６Ｂ】図５の変形実施形態を示す断面図である。
【図６Ｃ】図５の変形実施形態を示す断面図である。
【図６Ｄ】図５の変形実施形態を示す断面図である。
【図７】本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
【図８】本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
【図９】本発明の他の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１０】本発明の他の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１１】本発明の他の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１２Ａ】本発明の一実施形態に係る方法で絶縁膜内に炭素ナノクリスタル形成用のイオンを注入した後のＴＥＭ写真である。
【図１２Ｂ】本発明の一実施形態に係る方法で絶縁膜内に炭素ナノクリスタルを形成した後のＴＥＭ写真である。
【図１２Ｃ】本発明の一実施形態に係る方法で形成された炭素ナノクリスタルを拡大したＴＥＭ写真である。
【図１３】本発明の一実施形態に係る方法で形成された不揮発性メモリ素子の断面を示すＴＥＭ写真である。
【図１４】本発明の一実施形態に係る不揮発性メモリ素子のキャパシタンス（Ｃ）−電圧（Ｖ）カーブを示すグラフである。
【図１５】本発明の実施形態に係るスタック型不揮発性メモリ素子の断面図である。
【図１６Ａ】図１５のメモリセルトランジスタに適用可能なナノクリスタルを含むトランジスタを例示する断面図である。
【図１６Ｂ】図１５のメモリセルトランジスタに適用可能なナノクリスタルを含むトランジスタを例示する断面図である。
【図１７】図１５のメモリセルトランジスタで適用可能なナノクリスタルを含まないトランジスタを例示する断面図である。
【図１８】図１５のストリング選択トランジスタと接地選択トランジスタに適用可能なトランジスタを例示する断面図である。
【符号の説明】
【００９８】
１００    半導体基板、
１３０    ナノクリスタル、
１４０    絶縁膜、
１５０    電荷トラップ構造物、
１６０    ゲート。
【図１】
2008306190.tif 000004
【図２】
2008306190.tif 000005
【図３】
2008306190.tif 000006
【図４】
2008306190.tif 000007
【図５】
2008306190.tif 000008
【図６Ａ】
2008306190.tif 000009
【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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