(57)【要約】【課題】本発明は、ＬＳＩ内部の抵抗値を外部の抵抗素子に基づいて規定範囲内に自動調整することを特徴とする。【解決手段】半導体集積回路に接続された抵抗素子Ｒextの抵抗値に応じた値の基準電圧Ｖrefを発生する基準電圧発生回路１０と、制御コード信号Code_OUT[N:0]に応じて抵抗値が調整されるレプリカ抵抗回路１２を有し、このレプリカ抵抗回路の抵抗値に応じた値の比較用電圧Ｖaを発生する比較用電圧発生回路１２と、レプリカ抵抗回路と同様に構成され、制御コード信号に応じて抵抗値が調整される本体抵抗回路１４と、基準電圧及び比較用電圧をそれぞれの電圧値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて前記制御信号を発生する抵抗制御回路１１とを半導体集積回路に内蔵したことを特徴とする。【選択図】      図５
2008306145.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路に接続された外部抵抗素子の抵抗値に応じた値の基準電圧を発生する基準電圧発生回路と、
制御信号に応じて抵抗値が調整されるレプリカ抵抗回路を有し、このレプリカ抵抗回路の抵抗値に応じた値の比較用電圧を発生する比較用電圧発生回路と、
前記レプリカ抵抗回路と同様に構成され、前記制御信号に応じて抵抗値が調整される本体抵抗回路と、
前記基準電圧及び比較用電圧をそれぞれの電圧値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて前記制御信号を発生する制御回路と
を半導体集積回路に内蔵したことを特徴とする抵抗調整回路。
【請求項２】
半導体集積回路に接続された抵抗素子の抵抗値に応じた値の基準電流を発生する基準電流発生回路と、
制御信号に応じて抵抗値が調整されるレプリカ抵抗回路を有し、このレプリカ抵抗回路の抵抗値に応じた値の比較用電流を発生する比較用電流発生回路と、
前記レプリカ抵抗回路と同様に構成され、前記制御信号に応じて抵抗値が調整される本体抵抗回路と、
前記基準電流及び比較用電流をそれぞれの電流値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて前記制御信号を発生する制御回路と
を半導体集積回路に内蔵したことを特徴とする抵抗調整回路。
【請求項３】
前記制御回路は、
前記基準電圧及び比較用電圧もしくは前記基準電流及び比較用電流が切り替え入力され、入力電圧もしくは入力電流の値に比例した周波数で発振する発振回路と、
前記基準電圧もしくは基準電流が入力されている期間の前記発振回路の発振出力、及び前記比較用電圧もしくは比較用電流が入力されている期間の前記発振回路の発振出力をそれぞれ等しい期間カウントして第１、第２のカウントデータを得るカウンタ回路と、
前記第１、第２のカウントデータの大小を比較する比較回路と、
前記比較回路の比較結果に基づいて前記制御信号を設定する制御信号設定回路を有することを特徴とする請求項１または２記載の抵抗調整回路。
【請求項４】
伝送線路に接続された少なくとも１つの入力端子を有する信号受信回路と、
前記信号受信回路の前記少なくとも１つの入力端子に接続され、制御信号に応じて抵抗値が調整される終端抵抗回路と、
前記伝送線路の特性インピーダンスに適合する抵抗値を有し半導体集積回路に接続された外部抵抗素子の抵抗値に応じた値の基準電圧を発生する基準電圧発生回路と、
前記終端抵抗回路と同様に構成され前記制御信号に応じて抵抗値が調整されるレプリカ抵抗回路を有し、このレプリカ抵抗回路の抵抗値に応じた値の比較用電圧を発生する比較用電圧発生回路と、
前記基準電圧及び比較用電圧をそれぞれの電圧値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて前記制御信号を発生する制御回路と
を具備したことを特徴とする半導体集積回路。
【請求項５】
伝送線路に接続された少なくとも１つの入力端子を有する信号受信回路と、
前記信号受信回路の前記少なくとも１つの入力端子に接続され、制御信号に応じて抵抗値が調整される終端抵抗回路と、
前記伝送線路の特性インピーダンスに適合する抵抗値を有し半導体集積回路に接続された外部抵抗素子の抵抗値に応じた値の基準電流を発生する基準電流発生回路と、
前記終端抵抗回路と同様に構成され前記制御信号に応じて抵抗値が調整されるレプリカ抵抗回路を有し、このレプリカ抵抗回路の抵抗値に応じた値の比較用電流を発生する比較用電流発生回路と、
前記基準電流及び比較用電流をそれぞれの電流値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて前記制御信号を発生する制御回路と
を具備したことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内部の抵抗回路の抵抗値を外部抵抗素子に基づいて規定範囲内に自動調整する抵抗調整回路及び半導体集積回路に関する。
【背景技術】
【０００２】
高速信号通信システムを構成する送信用半導体集積回路（送信用ＬＳＩ）と受信用半導体集積回路（受信用ＬＳＩ）は、差動伝送線路により相互に接続される。受信用ＬＳＩ内には、差動入力端子が差動伝送線路に接続された受信回路が設けられる。また、受信回路の差動入力端子には終端抵抗が接続される。この終端抵抗を接続して伝送線路と受信端におけるインピーダンスを同じにすることにより、インピーダンスのミスマッチにより起こる電力の反射等が防止される。従って、終端抵抗の抵抗値を伝送線路の特性インピーダンスに一致するように調整することが重要である。この終端抵抗の抵抗値を調整するために抵抗調整回路が使用される。
【０００３】
図１７は従来の抵抗調整回路の構成の一例を示している。この抵抗調整回路は、基準電圧発生回路１０、抵抗制御回路１１、レプリカ抵抗回路１２を含む比較用電圧発生回路１３、及び終端抵抗として使用される本体抵抗回路１４によって構成されている。基準電圧発生回路１０は、ＬＳＩの外部端子に接続されている基準抵抗である抵抗素子Ｒextの抵抗値に応じた値の基準電圧Ｖrefを発生する。レプリカ抵抗回路１２及び本体抵抗回路１４は同様の構成を有し、抵抗制御回路１１から出力される制御コード信号Code_OUT[N:0]によってそれぞれの抵抗値が調整される。比較用電圧発生回路１３は、レプリカ抵抗回路１２における抵抗値に応じた値の比較用電圧Ｖaを発生する。抵抗制御回路１１は、電圧コンパレータ（Comp）及びアップダウンカウンタからなり、電圧コンパレータにより基準電圧Ｖrefと比較用電圧Ｖaの比較を行って、レプリカ抵抗回路１２及び本体抵抗回路１４の抵抗値が規定範囲に収まるように調整を行う。これによって本体抵抗回路１４の抵抗値が規定範囲の値となるように調整される。
【０００４】
レプリカ抵抗回路１２及び本体抵抗回路１４では、制御コード信号Code_OUT[N:0]に応じて複数の抵抗素子Ｒa0…ＲaNまたはＲb0…ＲbNが選択され、選択された抵抗素子が抵抗素子ＲaまたはＲbに並列接続されることで抵抗値が小刻みに調整される。
【０００５】
図１７の抵抗調整回路において、レプリカ抵抗回路１２及び本体抵抗回路１４の抵抗値の精度を高くするために抵抗値の調整刻みを細かくすると、基準電圧Ｖrefと比較用電圧Ｖaの差（Ｖa−Ｖref）が小さくなる。この差が小さい場合、比較用電圧発生回路１３内の電圧コンパレータのゲインを大きくして、電圧コンパレータのミスマッチ電圧を（Ｖa−Ｖref）よりも小さくしなければならない。このため、電圧コンパレータの回路設計が困難になるという問題がある。
【０００６】
なお、特許文献１には、出力バッファ回路のインピーダンスを外部抵抗に合わせて調節可能とする機能を有する出力インピーダンス制御回路を備えた半導体装置が開示されている。
【特許文献１】特開２００１−９４０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、抵抗値が高精度に調整可能であり、かつ回路設計を容易に行なうことができる抵抗調整回路及び半導体集積回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明の抵抗調整回路は、半導体集積回路に接続された外部抵抗素子の抵抗値に応じた値の基準電圧を発生する基準電圧発生回路と、制御信号に応じて抵抗値が調整されるレプリカ抵抗回路を有し、このレプリカ抵抗回路の抵抗値に応じた値の比較用電圧を発生する比較用電圧発生回路と、前記レプリカ抵抗回路と同様に構成され、前記制御信号に応じて抵抗値が調整される本体抵抗回路と、前記基準電圧及び比較用電圧をそれぞれの電圧値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて前記制御信号を発生する制御回路とを半導体集積回路に内蔵したことを特徴とする。
【０００９】
本発明の抵抗調整回路は、半導体集積回路に接続された抵抗素子の抵抗値に応じた値の基準電流を発生する基準電流発生回路と、制御信号に応じて抵抗値が調整されるレプリカ抵抗回路を有し、このレプリカ抵抗回路の抵抗値に応じた値の比較用電流を発生する比較用電流発生回路と、前記レプリカ抵抗回路と同様に構成され、前記制御信号に応じて抵抗値が調整される本体抵抗回路と、前記基準電流及び比較用電流をそれぞれの電流値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて前記制御信号を発生する制御回路とを半導体集積回路に内蔵したことを特徴とする。
【００１０】
本発明の半導体集積回路は、伝送線路に接続された少なくとも１つの入力端子を有する信号受信回路と、前記信号受信回路の前記少なくとも１つの入力端子に接続され、制御信号に応じて抵抗値が調整される終端抵抗回路と、前記伝送線路の特性インピーダンスに適合する抵抗値を有し半導体集積回路に接続された外部抵抗素子の抵抗値に応じた値の基準電圧を発生する基準電圧発生回路と、前記終端抵抗回路と同様に構成され前記制御信号に応じて抵抗値が調整されるレプリカ抵抗回路を有し、このレプリカ抵抗回路の抵抗値に応じた値の比較用電圧を発生する比較用電圧発生回路と、前記基準電圧及び比較用電圧をそれぞれの電圧値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて前記制御信号を発生する制御回路とを具備したことを特徴とする。
【００１１】
本発明の半導体集積回路は、伝送線路に接続された少なくとも１つの入力端子を有する信号受信回路と、前記信号受信回路の前記少なくとも１つの入力端子に接続され、制御信号に応じて抵抗値が調整される終端抵抗回路と、前記伝送線路の特性インピーダンスに適合する抵抗値を有し半導体集積回路に接続された外部抵抗素子の抵抗値に応じた値の基準電流を発生する基準電流発生回路と、前記終端抵抗回路と同様に構成され前記制御信号に応じて抵抗値が調整されるレプリカ抵抗回路を有し、このレプリカ抵抗回路の抵抗値に応じた値の比較用電流を発生する比較用電流発生回路と、前記基準電流及び比較用電流をそれぞれの電流値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて前記制御信号を発生する制御回路とを具備したことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、抵抗値が高精度に調整可能であり、かつ回路設計を容易に行なうことができる抵抗調整回路及び半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明を実施の形態により説明する。
【００１４】
図１は、本発明に係る抵抗調整回路の基本的なブロック構成を示している。この抵抗調整回路は、基準電圧発生回路１０、抵抗制御回路１１、レプリカ抵抗回路１２を含む比較用電圧発生回路１３、及び抵抗値の調整対象である本体抵抗回路１４によって構成されている。基準電圧発生回路１０は基準電圧Ｖrefを発生する。レプリカ抵抗回路１２及び本体抵抗回路１４は同様の構成を有し、抵抗制御回路１１から出力される制御コード信号Code_OUTによってそれぞれの抵抗値が調整される。比較用電圧発生回路１３は、レプリカ抵抗回路１２の抵抗値に応じた値の比較用電圧Ｖaを発生する。抵抗制御回路１１は、基準電圧Ｖref及び比較用電圧Ｖaに基づいて、レプリカ抵抗回路１２の抵抗値が規定範囲に収まるように調整を行う。これにより本体抵抗回路１４の抵抗値も規定範囲の値となるように調整される。
【００１５】
（第１の実施形態）
図２は、図１の回路の各部の構成を詳細に示した第１の実施形態に係る抵抗調整回路の回路図である。基準電圧発生回路１０は、基準抵抗である抵抗素子Ｒextと電流源であるＰチャネルのＭＯＳトランジスタＴr1とから構成されている。抵抗素子Ｒextの一端はＬＳＩの外部端子に接続され、他端は接地電圧（ＧＮＤ）のノードに接続されている。ＭＯＳトランジスタＴr1のソース、ドレイン間は電源電圧（ＶＤＤ）のノードと抵抗素子Ｒextの一端との間に接続されている。この基準電圧発生回路１０において、ＭＯＳトランジスタＴr1のゲート電極に一定のバイアス電圧Ｖ1を供給すると、抵抗素子Ｒextに一定電流Ｉ1が流れ、抵抗素子Ｒextの一端に基準電圧Ｖrefが発生する。
【００１６】
比較用電圧発生回路１３は、レプリカ抵抗回路１２と、このレプリカ抵抗回路１２に一定電流Ｉ2を供給する電流源用のＰチャネルのＭＯＳトランジスタＴr2とから構成されている。ＭＯＳトランジスタＴr2のソース、ドレイン間は電源電圧（ＶＤＤ）のノードとレプリカ抵抗回路１２の一端との間の接続されている。レプリカ抵抗回路１２の他端は接地電圧のノードに接続されている。この比較用電圧発生回路１３において、ＭＯＳトランジスタＴr2のゲート電極に一定のバイアス電圧Ｖ1を供給すると、レプリカ抵抗回路１２に一定電流Ｉ2が流れ、レプリカ抵抗回路１２の一端に比較用電圧Ｖaが発生する。
【００１７】
抵抗制御回路１１は、積分回路２０と論理回路３０とから構成されており、基準電圧Ｖrefと比較用電圧Ｖaとに基づいてレプリカ抵抗回路１２及び本体抵抗回路１４の抵抗値を調整するための制御コード信号Code_OUT[N:0]を出力する。
【００１８】
レプリカ抵抗回路１２は、それぞれ複数の抵抗素子Ｒa、Ｒa0…ＲaNとスイッチ用のＮチャネルのＭＯＳトランジスタＴra0…ＴraNを有している。抵抗素子ＲaはＭＯＳトランジスタＴr2と接地電圧のノードとの間に接続されている。抵抗素子Ｒa0…ＲaNのそれぞれとＭＯＳトランジスタＴra0…ＴraNのそれぞれとは直列に接続されて直列回路を構成しており、これらの直列回路は抵抗素子Ｒaに対して並列に接続されている。そして、スイッチ用のＭＯＳトランジスタＴra0…ＴraNのゲート電極には、抵抗制御回路１１から出力される制御コード信号Code_OUT[N:0]が供給される。具体的には、ＭＯＳトランジスタＴra0のゲート電極に信号Code_OUT[0]が供給され、ＭＯＳトランジスタＴraNのゲート電極に信号Code_OUT[N]が供給される。
【００１９】
本体抵抗回路１４はレプリカ抵抗回路１２と同様に構成されている。すなわち、本体抵抗回路１４は、それぞれ複数の抵抗素子Ｒb、Ｒb0…ＲbNとスイッチ用のＮチャネルのＭＯＳトランジスタＴrb0…ＴrbNを有している。抵抗素子ＲbはＶ2のノードと接地電圧のノードとの間に接続されている。抵抗素子Ｒb0…ＲbNのそれぞれとＭＯＳトランジスタＴrb0…ＴrbNのそれぞれとは直列に接続されて直列回路を構成しており、これらの直列回路は抵抗素子Ｒbに対して並列に接続されている。そして、スイッチ用のＭＯＳトランジスタＴrb0…ＴrbNのゲート電極に、抵抗制御回路１１から出力される制御コード信号Code_OUT[N:0]が供給される。
【００２０】
上記のような構成の抵抗調整回路において、基準電圧発生回路１０内のＭＯＳトランジスタＴr1及び比較用電圧発生回路１３内のＭＯＳトランジスタＴr2のゲート電極には同じバイアス電圧Ｖ1が供給されているので、両トランジスタのサイズを同等にすることで、抵抗素子Ｒextに流れる電流Ｉ1とレプリカ抵抗回路１２に流れる電流Ｉ2を同等にすることができる。
【００２１】
また、レプリカ抵抗回路１２内のスイッチ用のＭＯＳトランジスタＴra0…ＴraNのオン／オフ動作が制御コード信号Code_OUT[N:0]により制御されることにより、抵抗素子Ｒaに対して他の抵抗素子Ｒa0…ＲaNが選択的に並列に接続され、レプリカ抵抗回路１２の抵抗値が小刻みに調整される。レプリカ抵抗回路１２の抵抗値は、調整の完了後は、基準抵抗である抵抗素子Ｒextとほぼ同じ値になるので、抵抗素子Ｒextの抵抗値を中心にして変更できるようにＮの値、Ra、Ra0〜RaNの各抵抗値が設定される。例えば、N=3、Ｒa=85［ohm］、Ｒa3=100［ohm］とし、Ｒa3を基準としてRa0〜Ra2が下記の(1)〜(3)式に示すように設定されているとする。なお、本体抵抗回路１４内の各抵抗素子についても、レプリカ抵抗回路１２と同様の抵抗値を有するように、あるいはレプリカ抵抗回路１２内の各抵抗素子の抵抗比と同様の抵抗比を有するように設定される。
【００２２】
Ra0＝(23)*Ra3＝800［ohm］    …  …(1)
Ra1＝(22)*Ra3＝400［ohm］    …  …(2)
Ra2＝(21)*Ra3＝200［ohm］    …  …(3)
この場合、レプリカ抵抗回路１２における制御コード信号Code_OUT[3:0]と合成抵抗Rallとの関係は下記の表１のように表され、これを図示すると図３に示すようになる。
【表１】
2008306145.tif 000003
【００２３】
例えば、制御コード信号Code_OUT[3:0]=0000のときは、レプリカ抵抗回路１２内の全てのＭＯＳトランジスタＴra0…ＴraN（N=3）がオフ状態になり、合成抵抗Rallは下記の(4)式で表される。
【００２４】
Rall＝1/(1/Ra)＝Ra＝85［ohm］    …  …(4)
さらに、制御コード信号Code_OUT[3:0]=1111のときは、レプリカ抵抗回路１２内の全てのＭＯＳトランジスタＴra0…ＴraN（N=3）がオン状態になる。この場合、Ｒa、Ra0〜Ra3が全て並列に接続されるので、このときの合成抵抗Rallは下記の(5)式で表される。
【００２５】
Rall＝1/(1/Ra+1/Ra0+1/Ra1+1/Ra2+1/Ra3)＝32.8［ohm］    …  …(5)
Code_OUTとRallとが上記のような関係にある場合、Code_OUT[3:0]の組み合わせの数だけレプリカ抵抗回路１２の抵抗値の取りうる値があることになる。すなわち、この場合、レプリカ抵抗回路１２の抵抗値が取りうる値は2(3+1)=16通りとなる。この組み合わせ数が多い場合、各組み合わせ条件での抵抗値の差を大きく、つまり抵抗値の刻みを荒くすると調整範囲が広がるため、温度・電圧・製造等の原因によるレプリカ抵抗回路１２の抵抗の変動範囲が広くても規定の範囲内に調整可能になる。また、各組み合わせ条件での抵抗値の刻みを細かくすると調整精度が高くなり、規定の抵抗範囲が狭い場合でも調整が可能となる。
【００２６】
このように、レプリカ抵抗回路１２の抵抗値は、基準抵抗である抵抗素子Ｒextの値とほぼ一致するように調整される。また、本体抵抗回路１４はレプリカ抵抗回路１２と同様に構成されており、かつレプリカ抵抗回路１２と同様に抵抗制御回路１１から出力される制御コード信号Code_OUT[N:0]に基づいて制御されるので、本体抵抗回路１４の抵抗値はレプリカ抵抗回路１２の抵抗値と同様に調整される。例えば、レプリカ抵抗回路１２及び本体抵抗回路１４において対応する抵抗素子の抵抗値が等しく設定されていれば、本体抵抗回路１４の抵抗値は、基準抵抗である抵抗素子Ｒextの抵抗値とほぼ一致するように調整される。また、レプリカ抵抗回路１２及び本体抵抗回路１４において、対応する抵抗素子の抵抗比がＰ（正の自然数）に設定されている場合には、本体抵抗回路１４の抵抗値は、抵抗素子Ｒextの抵抗値のほぼＰ倍の抵抗値となるように調整される。
【００２７】
図４は、図２中の抵抗制御回路１１を構成する積分回路２０と論理回路３０の具体的な回路構成の一例を示している。
【００２８】
積分回路２０は、基準電圧Ｖref及び比較用電圧Ｖaそれぞれを積分するものであり、オペアンプ（Amp）からなる差動増幅器２１、スイッチ２２、２３、抵抗素子２４、及び容量素子２５等により構成されている。差動増幅器２１は、第１及び第２の入力ノードIN1、IN2を有し、スイッチ２２によって選択される基準電圧Ｖref及び比較用電圧Ｖaの一方が抵抗素子２４を介して第１の入力ノードIN1に供給される。第２の入力ノードIN2は接地電圧のノードに接続されている。容量素子２５及びスイッチ２３は、差動増幅器２１の第１の入力ノードIN1と出力ノードとの間に並列に接続されている。
【００２９】
論理回路３０は、積分回路２０の出力電圧が任意のしきい電圧Ｖ3に達するまでの期間を計測し、この計測結果に基づいて制御コード信号Code_OUT[N:0]を出力するものであり、電圧コンパレータ３１、ＡＮＤゲート３２、カウンタ３３、レジスタ（Reg1、Reg1）３４、３５、比較器３６、及びアップダウン（UP_DOWN）カウンタ３７等により構成されている。電圧コンパレータ３１は、積分回路２０の出力電圧を任意のしきい電圧Ｖ3と比較して論理信号を出力する。ＡＮＤゲート３２は、積分回路２０の出力信号とクロック信号CLKが供給され、積分回路２０の出力信号がハイレベルの期間にクロック信号CLKを出力する。ＡＮＤゲート３２の出力信号CLKAはカウンタ３３に供給される。カウンタ３３はＡＮＤゲート３２の出力信号CLKAをカウントする。また、カウンタ３３はリセット信号RSTにより任意のタイミングでリセットされる。カウンタ３３のカウントデータCOUT[M:0]はレジスタ３４、３５に供給される。そして、タイミング信号CLKYに同期して、スイッチ２２で比較用電圧Ｖaが選択されている期間のカウントデータCOUT[M:0]がレジスタ３４に格納され、スイッチ２２で基準電圧Ｖrefが選択されている期間のカウントデータCOUT[M:0]がレジスタ３５に格納される。レジスタ３４、３５のデータＴ1[M:0]、Ｔ2[M:0]は比較器３６により大小比較され、この比較結果CUPがアップダウンカウンタ３７に供給される。比較器３６の比較結果CUPは、例えばＴ1[M:0]がＴ2[M:0]よりも大きい場合（Ｔ1[M:0]＞Ｔ2[M:0]）にハイレベルとなる。アップダウンカウンタ３７は、タイミング信号CLKXに同期し、比較器３６の比較結果CUPに基づいてアップカウントもしくはダウンカウントし、制御コード信号Code_OUT[N:0]を出力する。
【００３０】
次に、図４に示す抵抗制御回路１１の動作を以下に説明する。積分回路２０では、基準電圧Ｖrefまたは比較用電圧Ｖaの積分動作が行われるに当たり、まず、始めにスイッチ２３がオン状態にされ、差動増幅器２１の入出力間が短絡されて入出力電圧が等しい電圧に設定され、差動増幅器２１の入力オフセットのキャンセル動作が行われる。また、同時にカウンタ３３がリセットされる。
【００３１】
スイッチ２２により比較用電圧Ｖaが選択された場合、この比較用電圧Ｖaの積分が行われる。比較用電圧Ｖaが積分回路２０により積分されているとき、差動増幅器２１の出力電圧が順次増加していき、任意のしきい電圧Ｖ3を超えると、電圧コンパレータ３１の出力信号がハイレベルからローレベルに変化する。一方、カウンタ３３は、電圧コンパレータ３１の出力信号がハイレベルとなり、ＡＮＤゲート３２からクロック信号CLKが出力されている期間にこのクロック信号CLKをカウントする。そして、タイミング信号CLKYがハイレベルとなるタイミングで、カウンタ３３のカウントデータCOUT[M:0]がレジスタ３４に格納される。
【００３２】
また、スイッチ２２により基準電圧Ｖrefが選択された場合、この基準電圧Ｖrefの積分が行われる。基準電圧Ｖrefが積分回路２０により積分されているとき、差動増幅器２１の出力電圧が順次増加していき、任意のしきい電圧Ｖ3を超えると、電圧コンパレータ３１の出力信号がハイレベルからローレベルに変化する。一方、カウンタ３３は、電圧コンパレータ３１の出力信号がハイレベルとなり、ＡＮＤゲート３２からクロック信号CLKが出力されている期間にこのクロック信号CLKをカウントする。そして、タイミング信号CLKYがローレベルとなるタイミングで、カウンタ３３のカウントデータCOUT[M:0]がレジスタ３５に格納される。
【００３３】
この後、レジスタ３４、３５のデータＴ1[M:0]、Ｔ2[M:0]が比較器３６により大小比較される。そして、この比較結果CUPに基づき、タイミング信号CLKXに同期して、アップダウンカウンタ３７によりアップカウントもしくはダウンカウントが行われ、制御コード信号Code_OUT[N:0]が設定される。
【００３４】
例えば、Ｔ1[M:0]＜Ｔ2[M:0]の場合は、基準電圧Ｖrefに比べて比較用電圧Ｖaが大きく、レプリカ抵抗回路１２及び本体抵抗回路１４それぞれの抵抗値が抵抗素子Ｒextの値よりも大きい。この場合、比較器３６の比較結果CUPはハイレベルとなり、アップダウンカウンタ３７はタイミング信号CLKXに同期してアップカウントを行って、レプリカ抵抗回路１２及び本体抵抗回路１４それぞれの抵抗値が以前よりも小さく調整されるように制御コード信号Code_OUT[N:0]を設定する。
【００３５】
上記とは逆に、Ｔ1[M:0]＞Ｔ2[M:0]の場合は、基準電圧Ｖrefに比べて比較用電圧Ｖaが小さい。この場合、比較器３６の比較結果CUPはローレベルとなり、アップダウンカウンタ３７はタイミング信号CLKXに同期してダウンカウントを行って、レプリカ抵抗回路１２及び本体抵抗回路１４それぞれの抵抗値が以前よりも大きく調整されるように制御コード信号Code_OUT[N:0]を設定する。
【００３６】
そして、Ｔ1[M:0]とＴ2[M:0]の差が十分に小さくなったときに、レプリカ抵抗回路１２及び本体抵抗回路１４それぞれの抵抗値が規定の範囲内となるように調整される。
【００３７】
第１の実施形態に係る抵抗調整回路において、レプリカ抵抗回路１２及び終端抵抗回路１４の抵抗値を調整する際の精度を高くするために抵抗値の調整刻みを細かくすると、基準電圧Ｖrefと比較用電圧Ｖaの差が少なくなり、レジスタ３４、３５に格納されるデータＴ1[M:0]とＴ2[M:0]の差も小さくなる。しかし、Ｔ1[M:0]とＴ2[M:0]の差が小さくなって比較器３６で大小比較が行えないような場合は、積分回路２０内の容量素子２５の値を大きくすればよい。容量素子２５の値を大きくすることで、積分回路２０の出力電圧が電圧コンパレータ３１のしきい電圧Ｖ3を越えるまでの時間が長くなり、Ｔ1[M:0]とＴ2[M:0]が十分に大きくなって、比較器３６によってその差が容易に検出できるようになる。
【００３８】
このように、第１の実施形態に係る抵抗調整回路では、本体抵抗回路１４の抵抗値を高精度に調整することができる。しかも、抵抗制御回路１１内の電圧コンパレータ３１は、基準電圧Ｖref及び比較用電圧Ｖaそのものを比較するのではなく、基準電圧Ｖrefと比較用電圧Ｖaが積分回路２０によって積分されて増加した後の電圧をしきい電圧と比較するので、ゲインがそれ程大きなものは不要である。従って、回路設計を容易に行なうことができる。
【００３９】
（第２の実施形態）
図５は、図１の回路の各部の構成を詳細に示した第２の実施形態に係る抵抗調整回路の回路図である。基準電圧発生回路１０、レプリカ抵抗回路１２を含む比較用電圧発生回路１３、及び抵抗値の調整対象である本体抵抗回路１４については、それぞれ図２に示すものと同様に構成されているのでその説明は省略する。
【００４０】
本実施形態における抵抗制御回路１１は、図２に示すものとは異なり、基準電圧Ｖref及び比較用電圧Ｖaをそれぞれの電圧値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて制御コード信号Code_OUT[N:0]を出力するものであり、発振回路４０及び論理回路５０から構成されている。
【００４１】
図６は、図５中の抵抗制御回路１１を構成する発振回路４０と論理回路５０の具体的な回路構成の一例を示している。発振回路４０はスイッチ４１と電圧制御発振器４２とから構成されている。スイッチ４１は、基準電圧Ｖref及び比較用電圧Ｖaのいずれか一方を選択して電圧制御発振器４２の入力ノードｎ1に供給する。電圧制御発振器４２は、入力電圧に比例した周波数で発振する。電圧制御発振器４２の発振出力信号は論理回路５０に供給される。
【００４２】
論理回路５０は、基準電圧Ｖref及び比較用電圧Ｖaが入力されている時の電圧制御発振器４２の発振周波数の差を検出し、この検出結果に基づいて制御コード信号Code_OUT[N:0]を出力するものであり、ＡＮＤゲート５１、カウンタ５２、レジスタ（Reg1、Reg1）５３、５４、比較器５５、及びアップダウンカウンタ５６等により構成されている。
【００４３】
ＡＮＤゲート５１は、電圧制御発振器４２の発振出力信号FOUTと任意の期間ハイレベルとなるタイマー信号Ｔ0とが供給され、タイマー信号Ｔ0がハイレベルの期間に発振出力信号FOUTを出力する。ＡＮＤゲート５１の出力信号CLKAはカウンタ５２に供給される。カウンタ５２はＡＮＤゲート５１の出力信号CLKAをカウントする。また、カウンタ５２はリセット信号RSTにより任意のタイミングでリセットされる。カウンタ５２のカウントデータCOUT[M:0]はレジスタ５３、５４に供給される。そして、スイッチ４１で比較用電圧Ｖaが選択されている期間にカウンタ５２でカウントされたデータCOUT[M:0]がタイミング信号CLKYに同期してレジスタ５３に格納され、スイッチ４１で基準電圧Ｖrefが選択されている期間にカウンタ５２でカウントされたデータCOUT[M:0]がタイミング信号CLKYに同期してレジスタ５４に格納される。レジスタ５３、５４のデータＴ1[M:0]、Ｔ2[M:0]は比較器５５により大小比較され、この比較結果CUPがアップダウンカウンタ５６に供給される。比較器５５の比較結果CUPは、例えばＴ1[M:0]がＴ2[M:0]よりも大きい場合（Ｔ1[M:0]＞Ｔ2[M:0]）にハイレベルとなる。アップダウンカウンタ５６は、タイミング信号CLKXに同期して、比較器５５の比較結果CUPに基づいてアップカウントもしくはダウンカウントし、制御コード信号Code_OUT[N:0]を出力する。
【００４４】
すなわち、抵抗制御回路１１は、基準電圧Ｖref及び比較用電圧Ｖaがスイッチ４１によって切り替え入力され、入力電圧の値に比例した周波数で発振する電圧制御発振器４２と、基準電圧Ｖrefが入力されている期間の電圧制御発振器４２の発振出力、及び比較用電圧Ｖaが入力されている期間の電圧制御発振器４２の発振出力をそれぞれ等しい期間（Ｔ0）カウントして第１、第２のカウントデータ（Ｔ1、Ｔ2）を得るカウンタ５２と、第１、第２のカウントデータの大小を比較する比較器５５と、比較器の比較結果に基づいて制御信号を設定する制御信号設定回路としてのアップダウンカウンタ５６とから構成されている。
【００４５】
図７は、図６中の電圧制御発振器４２の具体的な回路構成の一例を示している。この電圧制御発振器４２は周知のものであり、スイッチ４１によって選択される比較用電圧Ｖa及び基準電圧Ｖrefの一方がゲート電極に供給され、ゲート入力電圧に応じたドレイン電流を流すＮチャネルのＭＯＳトランジスタＴrx1と、上記ＭＯＳトランジスタＴrx1のドレイン電流に比例した電流を生成する２個のＰチャネルのＭＯＳトランジスタＴrx2、Ｔrx3からなるカレントミラー回路と、最後段の出力信号が最前段の入力信号として帰還されるように直列接続され、それぞれの電源ノードにカレントミラー回路の出力電流が供給される複数個のインバータINV1〜INVOと、上記複数個のインバータINV1〜INVOのうちのいずれか１個、本例では最後段のインバータINVOの入力信号及び出力信号が供給され、発振出力信号FOUTを生成する差動増幅回路OUTAを有している。
【００４６】
このような構成の電圧制御発振器４２は、入力電圧である比較用電圧Ｖaまたは基準電圧Ｖrefの電圧値に比例した周波数を有する発振出力信号FOUTを生成する。
【００４７】
次に、上記のような構成の抵抗調整回路の動作を図８に示すタイミングチャートを用いて説明する。なお、第１の実施形態の場合と同様に、レプリカ抵抗回路１３においてN=3、Ra=85［ohm］、Ra3=100［ohm］、Ra2＝200［ohm］、Ra1=400［ohm］、Ra0=800［ohm］とする。また、外部の抵抗素子Rextの抵抗値は50［ohm］とする。さらに、制御コード信号Code_OUT[3:0]は予め0101にされており、レプリカ抵抗回路１３及び本体抵抗回路１４それぞれの抵抗値が55.5［ohm］（Ｒ=55.5）にされているとする。
【００４８】
まず、スイッチ４１により基準電圧Ｖrefが選択され、電圧制御発振器４２の入力ノードｎ1に基準電圧Ｖrefが供給される。電圧制御発振器４２はこの基準電圧Ｖrefに比例した周波数で発振する。この場合の発振出力信号FOUTの周波数を仮に100（MHz）（f=100）とする。カウンタ５２をリセットするリセット信号RSTは、タイマー信号Ｔ0がハイレベルとなる少し前にハイレベルとなり、カウンタ５２が予めリセットされる。タイマー信号Ｔ0がハイレベルになると同時にリセット信号RSTがローレベルとなり、カウンタ５２のリセット動作が解除される。タイマー信号Ｔ0がハイレベルとなっている期間ＨにＡＮＤゲート５１の出力信号CLKAがカウンタ５２でカウントされる。そして、タイミング信号CLKYがハイレベルとなるタイミングに同期して、カウンタ３３のカウントデータCOUT[M:0]がレジスタ５４に格納される。レジスタ５４に格納されたカウントデータＴ2[M:0]を仮に1000とする。
【００４９】
次に、スイッチ４１により比較用電圧Ｖaが選択され、電圧制御発振器４２の入力ノードｎ1に比較用電圧Ｖaが供給される。電圧制御発振器４２はこの比較用電圧Ｖaに比例した周波数で発振する。この場合の発振出力信号FOUTの周波数を仮に150（MHz）（f=150）とする。カウンタ５２をリセットするリセット信号RSTはタイマー信号Ｔ0がハイレベルとなる少し前にハイレベルとなり、カウンタ５２が予めリセットされる。タイマー信号Ｔ0がハイレベルになると同時にリセット信号RSTがローレベルとなり、カウンタ５２のリセット動作が解除される。タイマー信号Ｔ0がハイレベルとなっている期間ＨにＡＮＤゲート５１の出力信号CLKAがカウンタ５２でカウントされる。そして、タイミング信号CLKYがローレベルとなるタイミングに同期して、カウンタ３３のカウントデータCOUT[M:0]がレジスタ５３に格納される。レジスタ５３に格納されたカウントデータＴ1[M:0]を仮に1500とする。
【００５０】
この後、レジスタ５３、５４のデータＴ1[M:0]、Ｔ2[M:0]が比較器５５により大小比較される。この場合、Ｔ1[M:0]＞Ｔ2[M:0]なので、比較器５５の比較結果CUPはハイレベルとなる。この比較結果CUPをアップダウンカウンタ５６が受けると、タイミング信号CLKXがハイレベルになるタイミングに同期して、アップダウンカウンタ５６により制御コード信号Code_OUT[3:0]のコードアップ動作が行われる。制御コード信号Code_OUT[3:0]の元の値は0101なので、コードアップすると0110となる。そして、この制御コード信号Code_OUT[3:0]によりレプリカ抵抗回路１２の抵抗値が変更され、元の55.5［ohm］より１コード分だけ抵抗値の低い51.9［ohm］になる。同様の動作が繰り返し行われることにより、アップダウンカウンタ５６から出力される制御コード信号Code_OUT[3:0]は0110と0111の２つのコードを繰り返すことになり、レプリカ抵抗回路１２の抵抗値は抵抗素子Rextに近い値に調整される。同様に、本体抵抗回路１４の抵抗値も抵抗素子Rextに近い値に調整される。
【００５１】
この実施形態回路の特徴となる動作を行うのが電圧制御発振器４２とカウンタ５２である。カウンタ５２は、電圧制御発振器４２の発振出力信号FOUTを積分する積分回路として機能する。カウンタ５２が１カウントするには１周期必要なので、
１カウント＝360°    …  …(6)
となり、カウンタ５２のカウント値は位相で表すことができる。位相φと角速度ωの関係は下記の(7)式で表される。
【００５２】
ω＝dφ/dt    …  …(7)
また、角速度ωは下記の(8)式のように周波数で表される。
【００５３】
ω＝2πf    …  …(8)
よって、(7)式及び(8)式により、
dφ/dt＝2πf    …  …(9)
φ＝∫2πf dt    …  …(10)
となり、(10)式のように位相が周波数の積分であることが解る。(6)式から位相はカウント値で表されるので、電圧制御発振器４２の発振出力信号FOUTの周波数をカウントすることは、カウンタ５２により周波数を積分していることが分かる。一般的な抵抗Ｒと容量Ｃによる積分回路の場合の入出力の関係は下記の式で表される。
【００５４】
Vo＝∫Vidt    …  …(11)
(11)式と本実施形態回路の場合の(10)式とを比較すると、入力Viが周波数fとなり、出力Voが位相となっているが、どちらも積分機能を持っていることが解る。これにより微小な周波数差も、積分することによってカウント値の差として検出することが可能になる。
【００５５】
図９は、カウンタ５２における積分時間となるタイマーで設定される時間（Ｔ0）とカウント値（Ｔ1、Ｔ2）の関係を示している。
【００５６】
本実施形態においても、第１の実施形態と同様に、本体抵抗回路１４の抵抗値を高精度に調整することができる。
【００５７】
また、本実施形態では、発振周波数をカウントして積分を行うため、電圧制御発振器４２の出力が不安定な場合でも、図１０に示すようにカウンタ５２におけるカウント期間（Ｔ0）が長く、Ｔ1とＴ2のカウント値の差が検出できるならば問題とはならない。
【００５８】
さらに、本実施形態において、比較用電圧Ｖaと基準電圧Ｖrefの差が少なく、データＴ1[M:0]とＴ2[M:0]の差が検出できない場合は、電圧制御発振器４２のゲインを大きくするか、タイマー信号Ｔ0の設定時間を長くすることで、データＴ1[M:0]とＴ2[M:0]の差を検出できるようになる。
【００５９】
なお、先の第１の実施形態回路では、積分回路における積分時間を長くするために、容量素子として大容量のものを使用する必要がある。しかし、大容量の容量素子を使用するとチップ面積が増加してしまう。また、オペアンプからなる差動増幅器を用いているので、アナログ回路が増加し、回路のばらつき要因が増えてしまう。
【００６０】
これに対し、本実施形態の場合には、発振器を用い、発振出力信号を積分するようにしているため、第１の実施形態のような容量素子を用いた積分回路のように、容量素子により大きな面積を占めることがないため、チップ面積を小さくできるという効果が得られる。また、発振器のゲインが小さい場合や、発振出力が不安定の場合は、タイマー信号Ｔ0の設定時間を長くするというように、アナログ回路である発振回路４０の特性が低い場合でも論理回路５０でそれをカバーできるため、回路設計がより容易となる。
【００６１】
（第３の実施形態）
図１１は、図１の回路の各部の構成を詳細に示した第３の実施形態に係る抵抗調整回路の回路図である。本実施形態の抵抗調整回路が図５に示した第３の実施形態に係る抵抗調整回路と異なる点は、基準電圧発生回路１０内の電流源用のＰチャネルのＭＯＳトランジスタＴr1に代えて抵抗素子Ｒ1が設けられている点と、比較用電圧発生回路１３内の電流源用のＰチャネルのＭＯＳトランジスタＴr2に代えて抵抗素子Ｒ2が設けられている点の２点である。その他の構成については第３の実施形態に係る抵抗調整回路と同様である。
【００６２】
すなわち、基準電圧発生回路１０は、基準抵抗である抵抗素子Ｒextと抵抗素子Ｒ1とから構成されている。抵抗素子Ｒextの一端はＬＳＩの外部端子に接続され、他端は接地電圧のノードに接続されている。抵抗素子Ｒ1は電源電圧のノードと抵抗素子Ｒextの一端との間に接続されている。この基準電圧発生回路１０において、基準電圧Ｖrefの値は抵抗素子Ｒ1とＲextの比率によって決まり、抵抗素子Rextに流れる電流Ｉ1は抵抗素子Ｒ1とＲextの合成抵抗値（直列抵抗値）によって決まる。
【００６３】
比較用電圧発生回路１３は、レプリカ抵抗回路１２と抵抗素子Ｒ2とから構成されている。抵抗素子Ｒ2は、電源電圧のノードとレプリカ抵抗回路１２の一端との間の接続されている。
【００６４】
ここで、基準電圧発生回路１０内の抵抗素子Ｒ1とＲext及び比較用電圧発生回路１３内の抵抗素子Ｒ2とレプリカ抵抗回路１２はブリッジ回路を構成している。そして、抵抗素子Ｒ1とＲextの抵抗比に対し、抵抗素子Ｒ2と調整後のレプリカ抵抗回路１２の抵抗比が同じになるように、抵抗素子Ｒ2とレプリカ抵抗回路１２内の各抵抗素子の抵抗値を設定することで、レプリカ抵抗回路１２の抵抗値の調整が行なわれた後は比較用電圧Ｖaと基準電圧Ｖaが等しくなる。
【００６５】
本実施形態の抵抗調整回路では第２の実施形態と同様の効果を得ることができる。しかも、本実施形態では、基準電圧発生回路１０及び比較用電圧発生回路１３に抵抗素子Ｒ1、Ｒ2を用いており、抵抗素子Ｒ1とRextの抵抗比を抵抗素子Ｒ2と調整後のレプリカ抵抗回路の抵抗比と同じにすればよい。つまり、調整後のレプリカ抵抗回路の抵抗値をＲ3とすると、Rext*Ｒ3＝Ｒ1*Ｒ2が満足するように抵抗素子Ｒ2とレプリカ抵抗回路１２内の各抵抗素子の抵抗値を設定すればよい。このため、抵抗素子Rextのサイズをレプリカ抵抗回路１２内の各抵抗素子と同じにする必要がない。また、基準電圧発生回路１０及び比較用電圧発生回路１３に流れる電流Ｉ1、Ｉ2は、抵抗素子Ｒ1、Ｒ2によって制限することができる。このため、抵抗素子Ｒ1、Ｒ2の抵抗値を大きくすることによって消費電流を削減することができる。
【００６６】
（第４の実施形態）
図１２は、第４の実施形態に係る抵抗調整回路の基本的なブロック構成を示している。この抵抗調整回路は、基準電流発生回路１１０、抵抗制御回路１１１、レプリカ抵抗回路１１２を含む比較用電流発生回路１１３、及び抵抗値の調整対象である本体抵抗回路１１４によって構成されている。基準電流発生回路１１０は基準電流Ｉrefを発生する。レプリカ抵抗回路１１２及び本体抵抗回路１１４は同様の構成を有し、抵抗制御回路１１１から出力される制御コード信号Code_OUTによってそれぞれの抵抗値が調整される。比較用電流発生回路１１３は、レプリカ抵抗回路１１２の抵抗値に応じた値の比較用電流Ｉaを発生する。抵抗制御回路１１１は、基準電流Ｉref及び比較用電流Ｉaに基づいて、レプリカ抵抗回路１１２の抵抗値が規定範囲に収まるように調整を行う。これにより本体抵抗回路１１４の抵抗値も規定範囲の値となるように調整される。
【００６７】
図１３は、図１２の回路の各部の構成を詳細に示している。基準電流発生回路１１０は、基準抵抗である抵抗素子Ｒextと、２個のＰチャネルのＭＯＳトランジスタＴr11、Ｔr12からなるカレントミラー回路とから構成されている。抵抗素子Ｒextの一端はＬＳＩの外部端子に接続され、他端は接地電圧（ＧＮＤ）のノードに接続されている。ＭＯＳトランジスタＴr11のソース、ドレイン間は電源電圧（ＶＤＤ）のノードと抵抗素子Ｒextの一端との間に接続されており、ゲート電極はドレインに接続されている。ＭＯＳトランジスタＴr12のソース、ドレイン間は電源電圧のノードと基準電流Ｉrefの出力ノードとの間に接続されており、ゲート電極はＭＯＳトランジスタＴr11のゲート電極に接続されている。
【００６８】
この基準電圧発生回路１１０において、ＭＯＳトランジスタＴr11のドレインには抵抗素子Ｒextの抵抗値に応じた電流Ｉ1が流れ、この電流Ｉ1がカレントミラー回路でミラーされることにより基準電流Ｉrefが発生される。
【００６９】
比較用電流発生回路１１３は、レプリカ抵抗回路１１２と、２個のＰチャネルのＭＯＳトランジスタＴr13、Ｔr14からなるカレントミラー回路とから構成されている。ＭＯＳトランジスタＴr13のソース、ドレイン間は電源電圧（ＶＤＤ）のノードとレプリカ抵抗回路１２の一端との間に接続されており、ゲート電極はドレインに接続されている。ＭＯＳトランジスタＴr14のソース、ドレイン間は電源電圧のノードと比較用電流Ｉaの出力ノードとの間に接続され、ゲート電極はＭＯＳトランジスタＴr13のゲート電極に接続されている。レプリカ抵抗回路１１２の他端は接地電圧のノードに接続されている。
【００７０】
この比較用電流発生回路１１３において、ＭＯＳトランジスタＴr13のドレインにはレプリカ抵抗回路１１２の抵抗値に応じた電流Ｉ2が流れ、この電流Ｉ2がカレントミラー回路でミラーされることにより比較用電流Ｉaが発生される。
【００７１】
抵抗制御回路１１１は、発振回路６０と論理回路７０とから構成されており、基準電流Ｉrefと比較用電流Ｉaとに基づいてレプリカ抵抗回路１１２及び本体抵抗回路１１４の抵抗値を調整するための制御コード信号Code_OUT[N:0]を出力する。
【００７２】
レプリカ抵抗回路１１２及び本体抵抗回路１１４の詳細な構成は、図５に示した第２の実施の形態のものと同様なのでその説明は省略する。
【００７３】
図１４は、図１３中の抵抗制御回路１１１を構成する発振回路６０と論理回路７０の具体的な回路構成の一例を示している。発振回路６０はスイッチ６１と電流制御発振器６２とから構成されている。スイッチ６１は、基準電流Ｉref及び比較用電流Ｉaのいずれか一方を選択して電流制御発振器６２の入力ノードｎ1に供給する。電流制御発振器６２は、入力電流に比例した周波数で発振する。電流制御発振器６２の発振出力信号は論理回路７０に供給される。
【００７４】
論理回路７０は、基準電流Ｉref及び比較用電流Ｉaが供給されている時の電流制御発振器６２の発振周波数の差を検出し、この検出結果に基づいて制御コード信号Code_OUT[N:0]を出力する。この論理回路７０の具体的な回路構成は図６に示す第２の実施形態の論理回路５０と同様であり、対応する箇所には図６で付した符号と同じ符号を付してその説明は省略する。
【００７５】
すなわち、抵抗制御回路１１１は、基準電流Ｉref及び比較用電流Ｉaがスイッチ６１によって切り替え入力され、入力電流の値に比例した周波数で発振する電流制御発振器６２と、基準電流Ｉrefが入力されている期間の電流制御発振器６２の発振出力、及び比較用電流Ｉaが入力されている期間の電流制御発振器６２の発振出力をそれぞれ等しい期間（Ｔ0）カウントして第１、第２のカウントデータ（Ｔ1、Ｔ2）を得るカウンタ５２と、第１、第２のカウントデータの大小を比較する比較器５５と、比較器の比較結果に基づいて制御信号を設定する制御信号設定回路としてのアップダウンカウンタ５６とから構成されている。
【００７６】
図１５は、図１４中の電流制御発振器６２の具体的な回路構成の一例を示している。この電流制御発振器６２は周知のものであり、最後段の出力信号が最前段の入力信号として帰還されるように直列接続され、スイッチ６１によって選択される比較用電流Ｉa及び基準電流Ｉrefの一方がそれぞれの電源ノードに供給される複数個のインバータINV1〜INVOと、上記複数個のインバータINV1〜INVOのうちのいずれか１個、本例では最後段のインバータINVOの入力信号及び出力信号が供給され、発振出力信号FOUTを生成する差動増幅回路OUTAを有している。
【００７７】
このような構成の電流制御発振器６２は、入力電流である比較用電流Ｉaまたは基準電流Ｉrefの電流値に比例した周波数を有する発振出力信号FOUTを生成する。
【００７８】
このような構成の抵抗調整回路は、図５に示す第２の実施形態における基準電圧Ｖref及び比較用電圧Ｖaが基準電流Ｉref及び比較用電流Ｉaに変更され、これに伴って抵抗制御回路内の電圧制御発振器４２が電流制御発振器６２に変更されたものであるため、その動作は第２の実施形態の動作から容易に類推できるのでその説明は省略する。
【００７９】
この実施形態においても、第２の実施形態の場合と同様の効果を得ることができる。しかも、この実施形態では発振回路に対する入力として電流を供給するので、電流入力タイプの制御発振器、つまり電流制御発振器を使用することが可能になる。
【００８０】
（応用例）
図１６は、本発明の応用例に係る高速信号通信システムの構成を示している。この高速信号通信システムは、送信用半導体集積回路（送信用ＬＳＩ）２００と、受信用半導体集積回路（受信用ＬＳＩ）３００と、送信用ＬＳＩ２００及び受信用ＬＳＩ３００を相互に接続し、特性インピーダンスＺを有する差動伝送線路４００とから構成されている。
【００８１】
送信用ＬＳＩ２００内には送信回路ＴＸが設けられ、さらにこの送信回路ＴＸ内には、差動伝送線路４００に対して信号電流を流す一対のスイッチＳＷが設けられている。
【００８２】
受信用ＬＳＩ３００内には受信回路ＲＸが設けられている。この受信回路ＲＸの差動入力端子は差動伝送線路４００に接続されており、差動伝送線路を伝送される信号が受信回路ＲＸに供給される。さらに、受信回路ＲＸの差動入力端子と電源電圧（ＶＤＤ）のノードとの間には終端抵抗回路３０１が接続される。差動伝送線路４００と受信回路ＲＸの受信端におけるインピーダンスが同じになるように終端抵抗回路３０１における抵抗値を調整することで、インピーダンスのミスマッチにより起こる電力の反射等が防止される。従って、上記終端抵抗回路３０１として、抵抗値が調整可能なものを使用する必要がある。そこで、受信用ＬＳＩ３００内には先に説明した第１乃至第４の実施形態における抵抗調整回路のいずれかが設けられる。上記終端抵抗回路３０１は、第１乃至第４の実施形態における本体抵抗回路１４、１１４に該当する。この場合、本体抵抗回路１４、１１４は２回路設けられている。そして、抵抗調整回路を構成する抵抗素子Ｒextの抵抗値は、差動伝送線路４００の特性インピーダンスＺと同じ値に設定される。なお、図１６中に示した回路３１０は、第１乃至第４の実施形態における抵抗調整回路の本体抵抗回路と抵抗素子Ｒext以外の回路をまとめて示している。
【００８３】
すなわち、本応用例における受信用ＬＳＩ３００は、差動伝送線路４００に接続された少なくとも１つの入力端子を有する受信回路ＲＸと、受信回路ＲＸの少なくとも１つの入力端子に接続され、制御信号に応じて抵抗値が調整される終端抵抗回路３０１と、差動伝送線路４００の特性インピーダンスに適合する抵抗値を有し受信用ＬＳＩ３００に接続された外部の抵抗素子Ｒextの抵抗値に応じた値の基準電圧（Ｖref）を発生する基準電圧発生回路（１０）と、終端抵抗回路３０１と同様に構成され制御信号に応じて抵抗値が調整されるレプリカ抵抗回路（１３）を有し、このレプリカ抵抗回路の抵抗値に応じた値の比較用電圧（Ｖa）を発生する比較用電圧発生回路（１２）と、基準電圧（Ｖref）及び比較用電圧（Ｖa）をそれぞれの電圧値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて前記制御信号を発生する抵抗制御回路（１１）とを具備している。
【００８４】
あるいは、本応用例における受信用ＬＳＩ３００は、差動伝送線路４００に接続された少なくとも１つの入力端子を有する受信回路ＲＸと、受信回路ＲＸの少なくとも１つの入力端子に接続され、制御信号に応じて抵抗値が調整される終端抵抗回路３０１と、差動伝送線路４００の特性インピーダンスに適合する抵抗値を有し受信用ＬＳＩ３００に接続された外部の抵抗素子Ｒextの抵抗値に応じた値の基準電流（Ｉref）を発生する基準電流発生回路（１１０）と、終端抵抗回路３０１と同様に構成され制御信号に応じて抵抗値が調整されるレプリカ抵抗回路（１１３）を有し、このレプリカ抵抗回路の抵抗値に応じた値の比較用電流（Ｉa）を発生する比較用電流発生回路（１１２）と、基準電流（Ｉref）及び比較用電流（Ｉa）をそれぞれの電流値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて前記制御信号を発生する抵抗制御回路（１１１）とを具備している。
【００８５】
さらに、上記抵抗制御回路（１１または１１１）は、基準電圧（Ｖref）及び比較用電圧（Ｖa）もしくは基準電流（Ｉref）及び比較用電流（Ｉa）が切り替え入力され、入力電圧もしくは入力電流の値に比例した周波数で発振する発振回路（４０または６０）と、基準電圧もしくは基準電流が入力されている期間の発振回路の発振出力、及び比較用電圧もしくは比較用電流が入力されている期間の発振回路の発振出力をそれぞれ等しい期間カウントして第１、第２のカウントデータ（Ｔ1、Ｔ2）を得るカウンタ（５２）と、第１、第２のカウントデータの大小を比較する比較器（５５）と、比較器の比較結果に基づいて制御信号を設定する制御信号設定回路としてのアップダウンカウンタ（５６）とを具備している。
【００８６】
このような構成の高速信号通信システムにおいて、受信用ＬＳＩ３００では、第１乃至第４の実施形態における抵抗調整回路で説明した場合と同様の理由により、終端抵抗回路３０１の抵抗値を高精度に調整することができる。しかも、抵抗調整回路の回路設計を容易に行なうことができる。
【００８７】
なお、本発明は上記各実施形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば、第１乃至第４の実施形態における抵抗制御回路１１または１１１は必ずしも図示のように構成されていなくともよく、要するに、基準電圧及び比較用電圧、または基準電流及び比較用電流をそれぞれの電圧値、または電流値に応じた周波数を有する信号に変換し、さらに両信号を積分して積分データを生成し、かつ両積分データの差に基づいて制御信号を発生するような構成を有するものであれば採用することができる。
【図面の簡単な説明】
【００８８】
【図１】本発明に係る抵抗調整回路の基本的な構成を示すブロック図。
【図２】図１の回路の各部の構成を詳細に示した第１の実施形態に係る抵抗調整回路の回路図。
【図３】第１の実施形態回路中のレプリカ抵抗回路における合成抵抗と制御コード信号との関係を示す特性図。
【図４】第１の実施形態の抵抗制御回路を構成する積分回路と論理回路の具体的な構成の一例を示す回路図。
【図５】図１の回路の各部の構成を詳細に示した第２の実施形態に係る抵抗調整回路の回路図。
【図６】第２の実施形態の抵抗制御回路を構成する発振回路と論理回路の具体的な構成の一例を示す回路図。
【図７】図６中の電圧制御発振器の具体的な構成の一例を示す回路図。
【図８】第２の実施形態の抵抗制御回路の動作を示すタイミングチャート。
【図９】第２の実施形態回路中のカウンタにおける積分時間とカウント値の関係を示す特性図。
【図１０】第２の実施形態回路中の電圧制御発振器の出力が不安定な場合のカウンタにおける積分時間とカウント値の関係を示す特性図。
【図１１】図１の回路の各部の構成を詳細に示した第３の実施形態に係る抵抗調整回路の回路図。
【図１２】第４の実施形態の抵抗調整回路の基本的な構成を示すブロック図。
【図１３】第４の実施形態の抵抗調整回路の各部の構成を詳細に示す回路図。
【図１４】第４の実施形態の抵抗制御回路を構成する発振回路と論理回路の具体的な構成の一例を示す回路図。
【図１５】図１４中の電流制御発振器の具体的な構成の一例を示す回路図。
【図１６】本発明の応用例に係る高速信号通信システムの構成を示す回路図。
【図１７】従来の抵抗調整回路の回路図。
【符号の説明】
【００８９】
１０、１１０…基準電圧発生回路、１１、１１１…抵抗制御回路、１２、１１２…レプリカ抵抗回路、１３、１１３…比較用電圧発生回路、１４、１１４…本体抵抗回路、４０、６０…発振回路、５０、７０…論理回路、２００…送信用半導体集積回路、３００…受信用半導体集積回路、３０１…終端抵抗回路、４００…差動伝送線路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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