(57)【要約】      （修正有）【課題】クロスポイント型ＲＲＡＭメモリセルのリーク電流を低減する。【解決手段】クロスポイント型ＲＲＡＭメモリアレイは、複数のワード線を平行に配列してなるワード線配列と、前記複数のワード線に対して直交する複数のビット線を平行に配列してなるビット線配列を備え、前記ワード線と前記ビット線との間にはクロスポイントが形成されている。各クロスポイントにおいて前記ワード線と前記ビット線の間にメモリ抵抗体を備える。各ビット線上にある高開路電圧利得のビット線検出差動増幅回路は、帰還抵抗と高開路電圧利得のビット線検出差動増幅器を並列に配置してなり、帰還抵抗の抵抗値は、低抵抗状態に書き込まれた何れのメモリ抵抗体の抵抗値よりも大きい。【選択図】図２
2008257789.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線を平行に配列してなるワード線配列と、前記複数のワード線に対して直交する複数のビット線を平行に配列してなるビット線配列を備え、
前記ワード線と前記ビット線との間にはクロスポイントが形成され、
前記各クロスポイントにおいて前記ワード線と前記ビット線の間に位置するメモリ抵抗体を備え、
前記各ビット線上に高開路電圧利得のビット線検出差動増幅回路を備えることを特徴とするクロスポイント型ＲＲＡＭメモリアレイ。
【請求項２】
前記高開路電圧利得のビット線検出差動増幅回路が、帰還抵抗と高開路電圧利得のビット線検出差動増幅器を並列に配置してなることを特徴とする請求項１に記載のＲＲＡＭメモリアレイ。
【請求項３】
前記帰還抵抗の抵抗値が、低抵抗状態に書き込まれた何れの前記メモリ抵抗体の抵抗値よりも大きいことを特徴とする請求項２に記載のＲＲＡＭメモリアレイ。
【請求項４】
前記帰還抵抗の抵抗値が、高抵抗状態に書き込まれた何れの前記メモリ抵抗体の抵抗値よりも小さいことを特徴とする請求項２または３に記載のＲＲＡＭメモリアレイ。
【請求項５】
前記高開示電圧利得のビット線検出差動増幅器の開路電圧利得が１００より大きいことを特徴とする請求項２〜４の何れか１項に記載のＲＲＡＭメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リーク電流が非常に少ないクロスポイント型ＲＲＡＭ三次元メモリアレイに関し、より具体的には、各ビット線上に高利得ビット線検出増幅器を備えたクロスポイント型ＲＲＡＭ三次元メモリアレイに関する。
【背景技術】
【０００２】
ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、非常に低電圧での抵抗のスイッチングが可能であり、大規模なメモリアレイにおいて不揮発性メモリ抵抗体として用いられる。しかし、単一のＲＲＡＭメモリセルはクロスポイントメモリアレイでの使用には適さない。
【０００３】
米国特許第６，７５３，５６１号明細書（Ｒｉｎｅｒｓｏｎ他、“複数の薄膜を有するクロスポイント型メモリアレイ”、２００４年６月２２日特許付与）には、実質的に平行な複数の導電性配列線の第１グループと、実質的に平行な複数の導電性配列線の第２のグループと、複数のメモリプラグを備えたメモリアレイが記載されている。実質的に平行な導電性配列線の第２のグループは、実質的に平行な導電性配列線の第１のグループに対して実質的に直交して配置されており、複数のメモリプラグは、実質的に平行な導電性配列線の第１のグループと実質的に平行な導電性配列線の第２のグループの交点に配置されている。各メモリプラグは、メモリ素子の薄膜層と非オーミック素子を構成する少なくとも１枚の薄膜を含む多層膜から成る金属／絶縁体／金属（ＭＩＭ）装置を備える。上記課題を解決する方法として、上記Ｒｉｎｅｒｓｏｎ他は、各メモリ抵抗体に電流リミッタを挿入することを提案している。しかし、電流リミッタを加えることにより、製造工程が複雑になり、回路の信頼性が増す。
【０００４】
図１に、従来のクロスポイント型メモリアレイの等価回路を示す。図１では回路全体を矢符１０で示し、ビット線Ｂ１、Ｂ２、Ｂ３、Ｂ４を有するメモリアレイ、及び、クロストーク経路を示している。電圧ＶＲがワード線に印加される時、例えばビット線Ｂ４上の抵抗体Ｒ３４で書き込みが行われるが、Ｂ４と隣接するビット線の間でクロストークが発生する。クロストークが発生するとメモリ信号出力に歪が生じるため、ビット線上のクロストークは非常に深刻な問題である。
【０００５】
Ｓ．Ｔ．Ｈｓｕ他及びＴ．Ｋ．Ｌｉによる、シャープ米国研究所の内部文書である“ＭＳＭ／ＰＣＭＯメモリセルを備えた超高密度クロスポイント型抵抗メモリアレイ」”２００５年５月５日に提出）では、各メモリセルに挿入された金属／半導体／金属（ＭＳＭ）電流リミッタを開示している。当該文書に記載されたＭＳＭは双方向ショットキーダイオードであり、上記Ｒｉｎｅｒｓｏｎ他によるＭＩＭダイオードよりも大きな電流を扱うことが可能である。
【０００６】
【特許文献１】米国特許第６，７５３，５６１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、クロスポイント型ＲＲＡＭ三次元メモリアレイにおけるリーク電流を最小限に抑える回路技術を提供することにある。
【０００８】
本発明の他の目的は、各ビット線に高利得のビット線検出増幅器を備えるクロスポイント型ＲＲＡＭ三次元メモリアレイを提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係るクロスポイント型ＲＲＡＭメモリアレイは、複数のワード線を実質的に平行に配列してなるワード線配列と、前記ワード線に対して実質的に直交する複数のビット線を実質的に平行に配列してなるビット線配列を備え、前記ワード線と前記ビット線との間にはクロスポイントが形成されている。各クロスポイントにおいて前記ワード線と前記ビット線の間にメモリ抵抗体を備える。各ビット線上にある高利得ビット線検出増幅回路は、帰還抵抗と高利得差動増幅器を並列に配置してなり、帰還抵抗の抵抗値は、低抵抗状態に書き込まれた何れのメモリ抵抗体の抵抗値よりも大きく、また、高抵抗状態に書き込まれた何れのメモリ抵抗体の抵抗値よりも小さい。
【００１０】
本発明の要旨、及び、目的によって、本発明の特徴の可及的速やかな理解が提供される。更に、本発明の十分な理解は、下記に詳述された図面と発明を実施するための最良の形態を参照することによって得られる。
【発明を実施するための最良の形態】
【００１１】
本発明に係る三次元クロスポイント型ＲＲＡＭメモリアレイの第一の目的は、ビット線間のクロストークを除去することにある。本発明に係るＲＲＡＭメモリアレイでは、高開路電圧利得増幅器がビット線検出差動増幅器として使用される。高利得増幅器の入力電圧は０に等しいため、ビット線間のクロストークは最小限に抑えられる。増幅器の開路利得は１００よりも高くなければならない。また、ビット線検出増幅回路には低抵抗状態の時のメモリ抵抗体の抵抗値より大きな抵抗値を持つ帰還抵抗を備える。
【００１２】
図２に、２本の隣接するビット線の等価回路を示す。矢符２０は回路全体を示す。この回路には、開路電圧利得Ａの増幅器、メモリ抵抗体ＲＭ１及びＲＭ２、帰還抵抗ＲＦが含まれる。ここで、Ｒは任意のビット線に接続する全ての非選択メモリ抵抗体に相当し、Ｖは選択ワード線電圧、Ｖ０１及びＶ０２は夫々ビット線１、ビット線２上の増幅器の出力電圧を表す。Ｉ１は選択ワード線からメモリ抵抗体ＲＭ１を経てビット線１に流れる電流であり、Ｉ２は選択ワード線からメモリ抵抗ＲＭ２を経てビット線２に流れる電流であり、Ｉ３はクロストークの原因となるリーク電流を表す。上記の関係を式に表すと以下の数１〜数５に示すようになる。
【００１３】
【数１】
2008257789.tif 000003
【数２】
2008257789.tif 000004
【数３】
2008257789.tif 000005
【数４】
2008257789.tif 000006
【数５】
2008257789.tif 000007
【００１４】
数１〜数５より以下の数６及び数７が導出される。
【００１５】
【数６】
2008257789.tif 000008
【数７】
2008257789.tif 000009
【００１６】
数６及び数７から、出力電圧Ｖ０１とＶ０２間の関係は以下の数８のように規定される。
【００１７】
【数８】
2008257789.tif 000010
【００１８】
数８を、図３及び図４に夫々、ＲＭ２＝５ＲＭ１＝５ｋΩ、ＲＭ２＝１０ＲＭ１＝１０ｋΩの場合について、開路電圧利得Ａをパラメータとし、非選択メモリ抵抗体の抵抗値が最小の場合におけるリーク経路数の関数として示す。帰還抵抗ＲＦの抵抗値は２ｋΩである。これらの結果により、開路電圧利得Ａが５００より大きい時は、リーク抵抗経路数が最小で１００であるならば、出力電圧比Ｖ０１／Ｖ０２が夫々約２．８及び４となることが分かる。開路電圧利得Ａが１０００の時は、出力電圧比Ｖ０１／Ｖ０２は夫々約３．５及び５．４となる。これは、出力電圧比が検出増幅器の開路電圧利得とメモリ抵抗体の高抵抗対低抵抗の比と共に増加することを明らかに示している。検出増幅器を適切に設計することによって、電流リミッタを設けることなく、大規模なクロスポイント型ＲＲＡＭアレイが製造可能となる。
【００１９】
ビット線における電圧は実質的には接地電位と等しいため、図５に矢符３０で示したメモリアレイはワード単位で読み出される。メモリアレイ３０は、夫々実質的に平行に並ぶ複数のワード線とビット線を備え、ビット線はワード線に対して実質的に直交している。ワード線とビット線が交差する箇所にはクロスポイントが形成されており、メモリアレイ３０の各クロスポイントにはメモリ抵抗体が配置されている。読み出し動作中は、非選択ワード線が接地電位にバイアスされることが望ましい。
【００２０】
図６に示すように、メモリアレイ３０はビット単位で読み出すことも可能である。図６において、Ｔ２及びＴ４は短絡トランジスタであり、Ｔ１及びＴ３はパストランジスタである。任意のワード線とビット線が選択された場合、Ｔ１及びＴ３をオン、Ｔ２及びＴ４をオフにすることによって、選択ワード線は電圧Ｖにバイアスされ、選択ビット線の出力は検出増幅器に接続される。非選択ワード線、非選択ビット線に対しては、Ｔ１及びＴ３をオフ、Ｔ２及びＴ４をオンにすることによって、全ての非選択ワード線、非選択ビット線は接地電位に短絡される。
【００２１】
以上、クロスポイントＲＲＡＭメモリアレイにおけるビット線間クロストークを除去可能な回路について説明した。本発明は、特許請求の範囲で示される本発明の技術的範囲内において適宜変更可能である。
【図面の簡単な説明】
【００２２】
【図１】ビット線にクロストーク経路がある従来のクロスポイント型メモリアレイの等価回路図
【図２】ビット線検出増幅器を備えた２本の隣接するビット線の等価回路図
【図３】１ｋΩの抵抗体ＲＭ１と５ｋΩの抵抗体ＲＭ２を備えた本発明に係るクロスポイント型ＲＲＡＭの低抵抗メモリセルと高抵抗メモリセル間の出力電圧比を示す図
【図４】１ｋΩの抵抗体ＲＭ１と１０ｋΩの抵抗体ＲＭ２を備えた本発明に係るクロスポイント型ＲＲＡＭの低抵抗メモリセルと高抵抗メモリセル間の出力電圧比を示す図
【図５】ワード単位で読み出す場合の本発明に係るメモリアレイを示す図
【図６】ビット単位で読み出す場合の本発明に係るメモリアレイの要部を示す図
【符号の説明】
【００２３】
１０：  従来のクロスポイント型メモリアレイ
２０：  ２本の隣接するビット線の等価回路
３０：  本発明に係るクロスポイント型メモリアレイ
【図１】
2008257789.tif 000011
【図２】
2008257789.tif 000012
【図３】
2008257789.tif 000013
【図４】
2008257789.tif 000014
【図５】
2008257789.tif 000015
【図６】
2008257789.tif 000016
【外国語明細書】
1. Title of invention
CROSS-POINT RRAM MEMORY ARRAY HAVING LOW BIT LINE CROSSTALK
2. Detailed Description of Invention
BACKGROUND OF THE INVENTION
Field of the Invention
The invention relates to RRAM cross-point three dimensional memory arrays having very low leakage current, and specifically to a RRAM cross-point three dimensional memory array having a high-gain, bit line sensing amplifier on each bit line thereof.
Background of the Invention
Resistance random access memory (RRAM) has a very low voltage switching resistance and may be used as a non-volatile memory resistor in large scale memory arrays.  Unfortunately, a single RRAM memory cell is not suitable for use in a cross-point memory array.
U.S. Patent No. 6,753,561 B1, to Rinerson et al., supra granted June 22, 2004, for Cross point memory array using multiple thin films, describes a memory array which includes a first group of substantially parallel conductive array lines, a second group of substantially parallel conductive array lines and a plurality of memory plugs.  The second group of substantially parallel conductive array lines are oriented to be substantially perpendicular to the first group of parallel conductive lines and the plurality of memory plugs are located at the intersections of the first group of parallel conductive array lines and the second group of parallel conductive array lines.  Each memory plug includes multiple layers of thin films, including a thin film layer of a memory element and at least one thin film layer constituting a non-ohmic device, comprising a metal-insulator-metal (MIM) device.  Insertion of a current limiter in each of the memory resistor has been proposed by Rinerson et al., supra, to resolve this problem.  However, the current limiter increases the process complicity and the circuit reliability.
An equivalent circuit of a prior art cross-point memory array is shown in Fig. 1, generally at 10, wherein an array having bit lines B1, B2, B3 and B4, cross talk paths are shown.  When a voltage VR is applied to a word line, a resistor, e.g., R34, on bit line B4 is programmed, however, cross-talk is generated between B4 and adjacent bit lines. Bit line cross talk is a very serious problem, because cross talk may completely distort memory signal output.  
A Sharp Laboratories of America internal document of S. T. Hsu et al., for and T. K. Li, for Very High Density Cross-Point Resistor Memory Array with MSM/PCMO memory cell, submitted on May 5th, 2005, discloses a metal-semiconductor-metal (MSM) current limiter which is inserted to each memory cell. The MSM described in that document has back-to-back Schottky diodes and is able to handle larger current than the MIM diodes of Rinerson et al., supra.
SUMMARY OF THE INVENTION
A cross-point RRAM memory array includes a word line array having an array of substantially parallel word lines therein and a bit line array having an array of substantially parallel bit lines therein, wherein said bit lines are substantially perpendicular to said word lines, and wherein a cross-point is formed between said word lines and said bit lines.  A memory resistor located between said word lines and said bit lines at each cross-point.  A high-gain, bit line sensing amplifier circuit located on each bit line, including a feedback resistor and a high-gain differential amplifier, arranged in parallel, wherein a resistance of the feedback resistors is greater than a resistance of any of the memory resistors programmed at the low resistance state.  The feedback resistor may have a resistance smaller than the resistance of the memory resistors programmed to the high resistance state.
It is an object of the invention to provide circuit technology which results in a RRAM cross-point three dimensional memory array having very low leakage current.
Another object of the invention is to provide a RRAM cross-point three dimensional memory array having a high-gain, bit line sensing amplifier on each bit line.
This summary and objectives of the invention are provided to enable quick comprehension of the nature of the invention.  A more thorough understanding of the invention may be obtained by reference to the following detailed description of the preferred embodiment of the invention in connection with the drawings.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS
The primary purpose of the 3D cross-point resistor memory array of the invention is to eliminate cross talk between bit lines.  In the RRAM memory array of the invention, a high-open-circuit voltage gain amplifier is used as a bit line sensing differential amplifier.  Because the input voltage of such a high gain amplifier is about zero, the cross talk among bit lines is minimized.  The open circuit gain of the amplifier must be higher than 100 and a proper feedback resistor, having a resistance larger than the resistance of the memory resistor of the array at the low resistance state, is provided as part of the circuit.
The equivalent circuit of two-adjacent bit lines is depicted in Fig. 2, generally at 20.  The circuit includes amplifiers with an open-circuit voltage gain A, the memory resistors RM1 and RM2, the feedback resistors RF, where R is the equivalent of all unselected memory resistors connected to the given bit lines, V is the selected word line voltage, and V01 and V02 are an output voltage of the amplifiers on bit line 1 and bit line 2, respectively.  I1 is the current from the selected word line through the memory resistor RM1 to the bit line 1, I2 is the current from the selected word line through the memory resistor RM2 to the bit line 2 and I3 is leakage current, responsible for cross talk.
The current equations are:
2008257789.tif 000017
2008257789.tif 000018
2008257789.tif 000019
2008257789.tif 000020
and
2008257789.tif 000021
Equations 1-5 yield:
2008257789.tif 000022
2008257789.tif 000023
From Equations 6 and 7, the relationship between output voltages V01 and V02 is defined as:
2008257789.tif 000024
Equation 8 is plotted, in Fig. 3 for RM2 = 5RM1= 5 K ohm, and, in Fig. 4 for RM2 = 10RM1 = 10 K ohm, as a function of numbers of leakage paths with minimum resistance of unselected memory resistor with open circuit voltage gain A as a parameter. The resistance of the feedback resistor RF is 2K ohm.  These results demonstrate that when the open circuit voltage gain A is larger than 500, the output voltage ratio V01/V02 is about 2.8 and 4, respectively, if there is 100 minimum leakage resistor paths. When the open circuit voltage gain A is 1000, this ratio is about 3.5 and 5.4, respectively.  This clearly demonstrates that the output voltage ratio increases with the open circuit voltage gain of the sensing amplifier and the high-to-low resistance ratio of the memory resistors.  By properly design the sensing amplifier, a large cross-point RRAM array may be fabricated without the need to provide a current limiter.
Because the voltage at the bit line is virtually equal to the ground potential, the memory array may be read one word at a time, as depicted in Fig. 5, generally at 30.  Array 30 has substantially parallel word lines and bit lines therein, wherein the bit lines are substantially perpendicular to the word lines.  A cross-point is formed where a word line crosses a bit line, and a memory resistor is located at each cross-point in the array.  During a read operation, the unselected word line is preferred to be biased to the ground potential.  The array may also be read one bit at a time, as depicted in Fig. 6, where T2 and T4 are shunt transistors and T1 and T3 are pass transistors.  When a given word line and a given bit line are selected, T1 and T3 are on while T2 and  T4 are off, allowing the word line to be biased with voltage V and the output of the selected bit line to be connected to the sensing amplifier.  For unselected word and bit lines, T1 and T3 are off, while T2 and T4 are on.  Thus, both all unselected word lines and all unselected bit lines are at the ground potential.
Thus, a circuit for eliminating cross talk between bit lines in a cross-point RRAM memory array has been disclosed.  It will be appreciated that further variations and modifications thereof may be made within the scope of the invention as defined in the appended claims.
3. Brief Description of the Drawings
Fig. 1 depicts a prior art equivalent circuit of a cross-point resistor memory array having bit lines with cross talk paths.
Fig. 2 depicts an equivalent circuit of two adjacent bit lines having bit-sensing amplifiers.
Fig. 3 depicts output voltages of a cross-point RRAM constructed according to the invention which includes a 1K ohm RM1 resistor and a 5 K ohm RM2 resistor.
Fig. 4 depicts output voltages of a cross-point RRAM constructed according to the invention which includes a 1K ohm RM1 resistor and a 10 K ohm RM2 resistor.
Fig. 5 depicts the memory array of the invention configured in a “read one word at a time” mode.
Fig. 6 depicts reading of a bit memory content.
1.          A cross-point RRAM memory array comprising:
a word line array having an array of substantially parallel word lines therein;
a bit line array having an array of substantially parallel bit lines therein, wherein said bit lines are substantially perpendicular to said word lines, and wherein a cross-point is formed between said word lines and said bit lines;
a memory resistor located between said word lines and said bit lines at each cross-point; and
a high-open-circuit voltage-gain, bit line sensing differential amplifier circuit located on each bit line.
2.          The RRAM memory array according to claim 1 wherein said high-open-circuit voltage-gain, bit line sensing amplifier circuit includes a feedback resistor and a high-open-circuit voltage-gain, bit line sensing differential amplifier arranged in parallel.
3.          The RRAM memory array according to claim 2 wherein a resistance of said feedback resistor is greater than a resistance of any of said memory resistors programmed at a low resistance state.
4.          The RRAM memory array according to any one of claims 2-3 wherein a resistance of said feedback resistor is smaller than a resistance of any of said memory resistors programmed at a high resistance state.
5.          The RRAM memory array according to any one of claims 2-4 wherein an open-circuit voltage-gain of the bit line sensing differential amplifier is larger than 100.
1. Abstract of the Disclosure
A cross-point RRAM memory array includes a word line array having an array of substantially parallel word lines therein and a bit line array having an array of substantially parallel bit lines therein, wherein said bit lines are substantially perpendicular to said word lines, and wherein a cross-point is formed between said word lines and said bit lines.  A memory resistor located between said word lines and said bit lines at each cross-point.  A high-open-circuit-voltage gain, bit line sensing differential amplifier circuit located on each bit line, including a feedback resistor and a high-open-circuit-voltage gain amplifier, arranged in parallel, wherein a resistance of the feedback resistors is greater than a resistance of any of the memory resistors programmed at a low resistance state.
2. Representative Drawing:    Fig. 2
【図１】
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【図２】
2008257789.tif 000026
【図３】
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【図４】
2008257789.tif 000028
【図５】
2008257789.tif 000029
【図６】
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