(57)【要約】【課題】ガラス基板上にＤＣＤＣコンバーター回路に用いられるコンデンサを形成しても、基板サイズの増大を防ぐことができる半導体装置および該半導体装置を用いた表示装置を実現する。【解決手段】アクティブマトリクス基板１０１上に形成された回路（データ線駆動回路３０２）と、前記回路に接続された金属配線（第１の電源配線５１０）と、前記基板外部から入力された一次電源電位（信号入力端子３２０から供給される＋５Ｖ電源）に基づき二次電源電位（＋９Ｖ、−４Ｖは一例）を生成する電源回路３０４と、前記電源回路に接続された第１のコンデンサ（バイパスコンデンサ５０２−２Ａ）とを備え、前記第１のコンデンサは、前記基板上に金属薄膜あるいは半導体薄膜により形成され、前記第１のコンデンサと前記金属配線は、少なくとも一部が平面的に重なった領域を有する。【選択図】図２
2008281598.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板上に形成された回路と、
前記回路間を接続する金属配線と、前記一次電源電位に基づき二次電源電位を生成する電源回路と、
前記電源回路に接続された第１のコンデンサと
を備え、
前記第１のコンデンサは、前記第１の基板上に金属薄膜あるいは半導体薄膜により形成されると共に、前記金属配線と少なくとも一部が平面的に重なった領域に形成されていることを特徴とした半導体装置。
【請求項２】
前記金属配線は、前記電源回路で生成される前記二次電源電位を前記第１の基板上に形成された回路に供給する電源配線であることを特徴とした請求項１に記載の半導体装置。
【請求項３】
ＦＰＣ（可撓性基板）等の第２の基板を用いて前記第１の基板に接続された第２のコンデンサを備え、
前記第２のコンデンサは前記第１のコンデンサと電気的に並列に接続されてなり、
前記第２のコンデンサの容量は前記第１のコンデンサの容量より大きいことを特徴とした請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１の基板上に形成された回路は複数の薄膜トランジスタによって構成され、
前記第１のコンデンサを構成する半導体薄膜あるいは金属薄膜は、前記薄膜トランジスタを構成する半導体薄膜あるいは金属薄膜と同一の膜厚あるいは同一の元素構成であることを特徴とした請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
請求項１から請求項４のいずれか一項に記載の半導体装置を用いた表示装置。
【請求項６】
前記表示装置は液晶素子を備えた表示装置であって、
前記金属配線は前記液晶素子に電界を印加するための共通電位信号を供給する配線であり、
前記共通電位信号は一定周期で電位が反転する反転信号であり、
前記第１のコンデンサの両極の電位は前記共通電位信号と同じの周期と位相で反転されてなることを特徴とした請求項５に記載の表示装置。
【請求項７】
請求項５または請求項６に記載の表示装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、電源回路を基板上に形成した半導体装置、表示装置とこれを搭載した電子機器に関する。
【背景技術】
【０００２】
近年、低温ポリシリコン薄膜形成技術を用いてガラス基板上に薄膜トランジスタ（ＴＦＴ）回路を形成する、いわゆるＳＯＧ（System On Glass）技術がさかんに開発されており、量産されつつあるが、表示装置においてガラス基板上に内蔵することでメリットの大きい回路としてＤＣＤＣコンバーター回路があげられる。すなわち、外部回路からは比較的低電圧（例えば５Ｖ未満）の電源及び信号のみをガラス基板上の回路にあたえ、ガラス基板上のＤＣＤＣコンバーター回路によって比較的高電圧（例えば８Ｖ以上）の電源を生成し、ガラス基板上の回路に供給するのである。このような構成によって外部回路を構成するＩＣを中低耐圧プロセスで製造することができるのでコストが安くなる。
【０００３】
ＤＣＤＣコンバーター回路としては現在、チャージポンプ回路が最もよく用いられている。チャージポンプ回路はポンピングパルス信号で駆動されるフライングキャパシタと出力電源を安定化させるバイパスコンデンサの２種類のコンデンサを必要とするが、これらのコンデンサは外付け部品としてガラス外部に実装される場合が多い。このような構成例として特許文献１などがあげられる。
【０００４】
【特許文献１】特開２００４−２２６７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
コンデンサを基板外部のＦＰＣ上等に実装すると、実装部の抵抗、ＦＰＣと基板の実装端子までの配線の抵抗などにより、ＤＣＤＣコンバーター回路とバイパスコンデンサまでの抵抗値が大きくなる。このため、ＤＣＤＣコンバーター回路で生じた電位変動などがバイパスコンデンサで十分吸収されず、パネル内駆動回路に悪影響を与える場合がある。
【０００６】
また、ＤＣＤＣコンバーター回路が安定してかつ効率的に動作するためにはフライングキャパシタ及びバイパスコンデンサの容量は一定以上必要であって、消費電力等により異なるが少なくとも数１０ｐＦから多い場合は数μＦ必要になる。このように大きなサイズのコンデンサをガラス基板上に形成すると非常に大きな面積が必要となるため、表示装置の周縁部のサイズが増大するという問題を従来の技術では有していた。
【課題を解決するための手段】
【０００７】
本発明は、第１の基板（アクティブマトリクス基板１０１は一例）上に形成された回路（データ線駆動回路３０２、走査線駆動回路は一例）と、前記回路に接続された金属配線（第１の電源配線５１０、第２の電源配線５１１、第３の電源配線５１２あるいは共通電極配線３３５'は一例）と、前記一次電源電位（信号入力端子３２０から供給される＋５Ｖ電源は一例）に基づき二次電源電位（＋９Ｖ、−４Ｖは一例）を生成する電源回路（電源回路３０４は一例）と、前記電源回路に接続された第１のコンデンサ（バイパスコンデンサ５０２−２Ａ、バイパスコンデンサ５０２−２Ｂあるいは第４のフライングキャパシタ５０１'−１、第５のフライングキャパシタ５０１'−３は一例）とを備え、前記第１のコンデンサは、前記第１の基板上に金属薄膜（配線５１０Ｂあるいは配線５１１Ｂを構成するモリブデン薄膜は一例）あるいは半導体薄膜（配線５１０Ｂあるいは配線５１１Ｂを構成するｎ＋型ポリシリコン薄膜）により形成されると共に、前記金属配線と少なくとも一部が平面的に重なった領域に形成されていることを特徴とする半導体装置とそれを用いた表示装置である。このような構成により、電源回路に使用するコンデンサを基板上に内蔵した形で形成しても装置が大型化してしまうことがない。
【０００８】
また本発明は、前記金属配線は前記電源回路で生成される前記二次電源電位を前記第１の基板上に形成された回路に供給する電源配線であることも提案する。このような構成により、駆動回路内の電源配線領域を内蔵コンデンサ領域としても利用することができるとともに、駆動回路内に内蔵コンデンサを有することで電源配線の電位降下を効果的に防止できる。
【０００９】
また本発明は、ＦＰＣ（可撓性基板）等の第２の基板を用いて前記第１の基板に接続された第２のコンデンサを備え、前記第２のコンデンサは前記第１のコンデンサと電気的に並列に接続されてなり、前記第２のコンデンサの容量は前記第１のコンデンサの容量より大きいことも提案する。このような構成により、大容量で接続インピーダンスの大きい外付けコンデンサと小容量で接続インピーダンスの小さい内蔵コンデンサそれぞれのメリットを同時に享受できる。
【００１０】
また本発明は、前記第１の基板上に形成された回路は複数の薄膜トランジスタによって構成され、前記第１のコンデンサを構成する半導体薄膜あるいは金属薄膜は前記薄膜トランジスタを構成する半導体薄膜あるいは金属薄膜と同一の膜厚あるいは同一の元素構成であることも提案する。このような構成であればガラス基板上に画素内スイッチング素子や駆動回路を製造するプロセスで、同時に内蔵コンデンサを製造できるため、製造コストの上昇が無い。
【００１１】
また本発明は、前記金属配線は前記液晶素子に電界を印加するための共通電位信号を供給する配線であり、前記共通電位信号は一定周期で電位が反転する反転信号であり、前記第１のコンデンサの両極の電位は前記共通電位信号と同じ周期と位相で反転されてなる液晶表示装置も提案する。このような構成により、低消費電力化のために共通電位をＡＣ駆動する場合でも電源回路の効率を低下させることが無い。
【００１２】
また本発明はこれらの表示装置を用いた電子機器も提案する。これらの表示装置は電源回路と電源回路用のコンデンサを内蔵しつつ製造工程は従来と同等であるためにより低コストの表示装置を提供しつつ、サイズが大型化することがなく、消費電力が増大しない。従ってこれらの表示装置を用いた電子機器はより安価でありつつ小型・低消費電力であるという特徴を有する。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を具体化した実施形態について図面に基づいて説明する。
【００１４】
［第１の実施の形態］
図１は本実施例に係る透過型液晶表示装置９１０の斜視構成図（一部断面図）である。液晶表示装置９１０は、アクティブマトリクス基板１０１（第１の基板）と対向基板９１２（第２の基板）とをシール材９２３により一定の間隔で貼り合わせ、ネマティック相液晶材料９２２を挟持してなる。アクティブマトリクス基板１０１上には図示しないがポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板９１２は、図示しないが画素に対応したカラーフィルタと、光抜けを防止し、コントラストを向上させるためのブラックマトリクスと、アクティブマトリクス基板１０１上の対向導通部３３０と短絡される共通電位が供給されるＩＴＯ膜でなる対向電極９３０が形成される。液晶材料９２２と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１０１の配向膜のラビング処理の方向とは直交する方向にラビング処理されている。
【００１５】
さらに対向基板９１２の外側には、上偏光板９２４を、アクティブマトリクス基板１０１の外側には、下偏光板９２５を各々配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏光板９２５下には、面光源を成すバックライトユニット９２６が配置される。バックライトユニット９２６は、冷陰極管やＬＥＤに導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって全面発光するユニットでもよい。バックライトユニット９２６はコネクタ９２９を通じて電子機器本体に接続され、電源及び制御信号を供給される。図示しないが、さらに必要に応じて、周囲を外殻で覆っても良いし、あるいは上偏光板９２４のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。
【００１６】
また、アクティブマトリクス基板１０１は、対向基板９１２から張り出す張り出し部９２７が設けられ、その張り出し部９２７にある信号入力端子（実装端子）３２０には、ＦＰＣ（可撓性基板）９２８が実装され電気的に接続されている。ＦＰＣ（可撓性基板）９２８は電子機器本体に接続され、必要な電源、制御信号等を供給される。またＦＰＣ（可撓性基板）９２８上には容量２．２μＦのコンデンサセラミック・コンデンサよりなる２個のバイパスコンデンサ５０２−１、５０２−２が実装されてなり、後述する電源回路３０４に接続される。本実施例では後述するフライングキャパシタ５０１−１〜４はアクティブマトリクス基板１０１上に内蔵されているため、ＦＰＣ（可撓性基板）９２８上の実装部品数は少なくなっている。このため、部品コスト、実装コスト、ＦＰＣコスト等が軽減される。
【００１７】
図２はアクティブマトリクス基板１０１のブロック図である。アクティブマトリクス基板１０１上には  ４８０本の走査線２０１−１〜４８０と１９２０本のデータ線２０２−１〜１９２０が直交して形成されており、４８０本の容量線２０３−１〜４８０は走査線（２０１−１〜４８０）と並行に配置されている。容量線２０３−１〜４８０は相互に短絡され、共通電位配線３３５と接続され、さらに対向導通部３３０と接続されて共通電位電源回路３０６から適切な共通電位（本実施例では０Ｖ−５Ｖの反転信号、反転時間は３５μ秒）を与えられる。
【００１８】
走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４は信号回路３０５から必要な信号（例えばＳＰ、ＣＬＫ信号等）を供給される。データ線駆動回路３０２は信号入力端子３２０から映像信号Ｄ０〜Ｄ１７も与えられる。また信号回路３０５も信号入力端子３２０から必要な信号（マスタークロック、ＳＹＮＣ信号など）を与えられ、電源回路３０４も一次電源（例えば＋５Ｖ電源）を与えられる。ここで信号入力端子３２０は張り出し部９２７上に配置される。一方、走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４、信号回路３０５、共通電位電源回路３０６などは対向基板９１２と重なる領域、すなわち張り出し部９２７外に配置される。
【００１９】
電源回路３０４は与えられた一次電源及びＧＮＤ電位から＋９Ｖ、−４Ｖの二次電源電位を生成する。ＧＮＤ（０Ｖ）電位は第１の電源配線５１０、二次電源である＋９Ｖ電位は第２の電源配線５１１、同じく二次電源である−４Ｖ電位は第３の電源配線５１２を介して各回路へ供給される。共通電位電源回路３０６は第１の電源配線５１０と第２の電源配線５１１が接続され、＋９Ｖと０Ｖ電源電位を与えられる。同様に信号回路３０５は第１の電源配線５１０と第２の電源配線５１１が接続され、＋９Ｖと０Ｖ電源電位を与えられる。
【００２０】
走査線駆動回路３０１は第２の電源配線５１１、第３の電源配線５１２が回路内全体に引き回され、走査線駆動回路３０１を構成する各単位回路に＋９Ｖ、−４Ｖの各電源が供給される。同様に、データ線駆動回路３０２は第１の電源配線５１０、第２の電源配線５１１が回路内全体に引き回され、データ線駆動回路３０２を構成する各単位回路に＋９Ｖ、０Ｖの各電源が供給される。走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４、信号回路３０５、共通電位電源回路３０６はアクティブマトリクス基板上にポリシリコン薄膜トランジスタを集積することで形成されており、後述する画素スイッチング素子４０１−ｎ−ｍと同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。
【００２１】
ここで、走査線駆動回路３０１内では、第３の電源配線５１２と第２の電源配線５１１が互いに容量を形成するように構成されており、バイパスコンデンサ５０２−２Ｂを形成している。バイパスコンデンサ５０２−２Ｂは走査線駆動回路３０１内の全域にわたって形成される。
【００２２】
また、データ線駆動回路３０２内では、第１の電源配線５１０と第２の電源配線５１１が互いに容量を形成するように構成されており、バイパスコンデンサ５０２−２Ａを形成している。バイパスコンデンサ５０２−２Ａはデータ線駆動回路３０２内の全域にわたって形成される。
【００２３】
さらにアクティブマトリクス基板１０１上には４個のフライングキャパシタ５０１−１，２，３，４が形成され、電源回路３０４に接続される。また、電源回路３０４は信号入力端子３２０の一部と接続され、＋５Ｖ電源及びＧＮＤ（０Ｖ）電位とが供給される。また、第２の電源配線５１１は信号入力端子３２０の一つを介してＦＰＣ（可撓性基板）９２８上のバイパスコンデンサ５０２−２の一端に、第３の電源配線５１２は信号入力端子３２０の一つを介してＦＰＣ（可撓性基板）９２８上のバイパスコンデンサ５０２−１の一端と接続される。なお、バイパスコンデンサ５０２−１、５０２−２の他端はＦＰＣ（可撓性基板）９２８上でＧＮＤ（０Ｖ）電位と接続される。
【００２４】
以上のように、本実施例では電源回路３０４の出力二次電源配線である＋９Ｖ電位の第２の電源配線５１１にはＧＮＤ電位と接続されたバイパスコンデンサとしてＦＰＣ（可撓性基板）９２８上のバイパスコンデンサ５０２−２に加えてデータ線駆動回路３０２内にバイパスコンデンサ５０２−２Ａされてなる。また、電源回路３０４の出力二次電源配線である＋９Ｖ電位の第２の電源配線５１１と電源回路３０４の出力二次電源配線である−４Ｖ電位の第３の電源配線５１２の間にバイパスコンデンサとして走査線駆動回路３０１内にバイパスコンデンサ５０２−２Ｂが形成され、さらに第３の電源配線５１２はＧＮＤ電位と接続されたバイパスコンデンサとしてＦＰＣ（可撓性基板）９２８上のバイパスコンデンサ５０２−１にも接続されている。接続抵抗の大きいＦＰＣ（可撓性基板）９２８上のみでなく、パネル内の走査線駆動回路３０１及びデータ線駆動回路３０２内にもバイパスコンデンサを形成することで、電源回路３０４の電位変動をより効果的に吸収できる。
【００２５】
また、走査線駆動回路３０１及びデータ線駆動回路３０２がスイッチング動作する際に電位配線に大きな電流が流れることで生じる電位効果をより効果的に防止できるのである。
【００２６】
図３は図２の点線３１０部で示す画素表示領域中のｍ番目のデータ線２０２−ｍとｎ番目の走査線２０１−ｎの交差部付近の回路図である。走査線２０１−ｎとデータ線２０２−ｍの各交点にはＮチャネル型電界効果ポリシリコン薄膜トランジスタよりなる画素スイッチング素子４０１−ｎ−ｍが形成されており、そのゲート電極は走査線２０１−ｎに、ソース・ドレイン電極はそれぞれデータ線２０２−ｍと画素電極４０２−ｎ−ｍに接続されている。画素電極４０２−ｎ−ｍ及び同一電位に短絡される電極は容量線２０３−ｎと補助容量コンデンサ４０３−ｎ−ｍを形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対向電極９３０（コモン電極）とやはりコンデンサを形成する。
【００２７】
図４は本実施例での電子機器の具体的な構成を示すブロック図である。液晶表示装置９１０は図１で説明した液晶表示装置であって、外部電源回路７８４、映像処理回路７８０がＦＰＣ（可撓性基板）９２８およびコネクタ９２９を通じて必要な信号と電源を液晶表示装置９１０に供給する。中央演算処理装置７８１は外部Ｉ／Ｆ回路７８２を介して入出力機器７８３からの入力データを取得する。ここで入出力機器７８３とは例えばキーボード、マウス、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。中央演算回路７８１は外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路７８０あるいは外部Ｉ／Ｆ回路７８２へ転送する。映像処理回路７８０は中央演算回路７６１からのコマンドに基づき映像情報を更新し、液晶表示装置９１０への信号を変更することで、液晶表示装置９１０の表示映像が変化する。ここで電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。
【００２８】
図５は図３で示した画素表示領域の回路図の実際の構成を示す平面図である。図５の凡例に示す通り、各網掛けの異なる部位はそれぞれ異なる材料配線であることを示し、同じ網掛けで示した部位は同じ材料配線であることを示す。ポリシリコン薄膜（Poly-Si）、モリブデン薄膜（Mo）、アルミ・ネオジウム合金薄膜（AlNd）、酸化インディウム・錫薄膜（Indium Tin Oxiced=ITO）の４層薄膜より構成されてなり、それぞれの層間には酸化シリコン、窒化シリコン、有機絶縁膜のいずれかあるいはそれらを積層した絶縁膜が形成される。具体的にはポリシリコン薄膜（Poly-Si）は膜厚５０ｎｍ、モリブデン薄膜（Mo）は膜厚２００ｎｍ、アルミ・ネオジウム合金薄膜（AlNd）は膜厚５００ｎｍ、酸化インディウム・錫薄膜（ITO）は膜厚１００ｎｍとする。また、ポリシリコン薄膜（Poly-Si）とモリブデン薄膜（Mo）の間には１００ｎｍの酸化シリコン膜からなるゲート絶縁膜が形成され、モリブデン薄膜（Mo）とアルミ・ネオジウム合金薄膜（AlNd）の間には２００ｎｍの窒化シリコン膜と５００ｎｍの酸化シリコン膜を積層した層間絶縁膜が形成され、アルミ・ネオジウム合金薄膜（AlNd）と酸化インディウム・錫薄膜（ITO）の間には２００ｎｍの窒化シリコン膜と平均１μｍの有機平坦化膜を積層した保護絶縁膜が形成され、互いの配線間を絶縁しており、適切な位置にコンタクトホールを開口して互いに接続される。
【００２９】
図５で示すように、データ線２０２−ｍはアルミ・ネオジウム合金薄膜（AlNd）により形成され、コンタクトホールを介して画素スイッチング素子４０１−ｎ−ｍ）のソース電極に接続される。走査線２０１−ｎはモリブデン薄膜（Mo）で構成され、画素スイッチング素子４０１−ｎ−ｍのゲート電極を兼用する。容量線２０３−ｎは走査線（２０１−ｎ）と同じ配線材料から構成され、画素電極４０２−ｎ−ｍは酸化インディウム・錫薄膜よりなり、画素スイッチング素子４０１−ｎ−ｍのドレイン電極にコンタクトホールを通じて接続される。また、画素スイッチング素子４０１−ｎ−ｍのドレイン電極はリンを高濃度ドープされたｎ＋型ポリシリコン薄膜よりなる容量部電極６０５にも接続され、容量線２０３−ｎと平面的に重なって補助容量コンデンサ４０３−ｎ−ｍを構成する。
【００３０】
図６は図５のＡ−Ａ'線部における画素スイッチング素子４０１−ｎ−ｍの断面構造を示す図である。なお、図を見やすくするために縮尺は一定でない。アクティブマトリクス基板１０１は無アルカリガラスよりなる厚さ０．６ｍｍの絶縁基板であって、その上に２００ｎｍの窒化シリコン膜と３００ｎｍの酸化シリコン膜を積層した下地絶縁膜を介してポリシリコン薄膜よりなるシリコンアイランド６０２が配置され、走査線２０１−ｎはシリコンアイランド６０２と前述のゲート絶縁膜を挟んで上方に配置される。走査線２０１−ｎとオーバーラップする領域ではシリコンアイランド６０２はリンイオンが全く、あるいはごく低濃度しかドープされていない真性半導体領域６０２Ｉであり、その左右にリンイオンが低濃度にドープされた比抵抗２０ｋΩ程度のｎ−領域６０２Ｌが存在し、さらにその左右にリンイオンが高濃度にドープされた比抵抗１ｋΩ程度のｎ＋領域６０２Ｎが存在する、ＬＤＤ（Lightly Doped Drain）構造である。左右のｎ＋領域（６０２Ｎ）はコンタクトホールを介してソース電極６０３、ドレイン電極６０４と接続しており、ソース電極６０３はデータ線２０２−ｍと、ドレイン電極６０４は画素電極４０２−ｎ−ｍとそれぞれ接続している。
【００３１】
図７は図５のＢ−Ｂ'線部における補助容量４０３−ｎ−ｍの断面図であり、ドレイン電極６０４と繋がる容量部電極６０５と容量線２０３−ｎがゲート絶縁膜をはさんで重なることで蓄積容量を形成している。
【００３２】
図８はアクティブマトリクス基板１０１上のデータ線駆動回路３０２内における第１の電源配線５１０、第２の電源配線５１１、バイパスコンデンサ５０２−２Ａ部の拡大平面図である。凡例は図５と同じである。第１の電源配線５１０及び第２の電源配線５１１はデータ線２０２−ｍを構成するアルミ・ネオジウム合金薄膜（AlNd）と同一の膜で形成され、比抵抗が低くなるように構成されている。第１の電源配線５１０の幅Ｗ５１０及び第２の電源配線５１１の幅Ｗ５１１はそれぞれに流れる電流値とアルミ・ネオジウム合金薄膜（AlNd）の比抵抗、電源配線上での最大の電圧ドロップ許容量から計算され、本実施例ではＷ５１０＝Ｗ５１１＝５０μｍである。また、本実施例ではデータ線駆動回路３０２の幅は６３３６０μｍであり、従ってデータ線駆動回路３０２内における第１の電源配線５１０及び第２の電源配線５１１の面積は３．１６８平方ミリメーターとなる。この第１の電源配線５１０及び第２の電源配線５１１とほぼ平面的に重なるようにバイパスコンデンサ５０２−２Ａは形成される。このように構成することでバイパスコンデンサ５０２−２Ａの総面積は６．６５２８平方ミリメーターとなり、うち６．０１９２平方ミリメーターが第１の電源配線５１０及び第２の電源配線５１１と重なっている。第１の電源配線５１０は複数の枝配線５１０Ａを通じてデータ線駆動回路３０２内を構成する各薄膜トランジスタに接続されて０Ｖ電源電位を供給し、第２の電源配線５１１は複数の枝配線５１１Ａを通じてデータ線駆動回路３０２内を構成する各薄膜トランジスタに接続されて＋９Ｖ電源電位を供給する。
【００３３】
図９は図８のＣ−Ｃ'線部における断面図である。第１の電源配線５１０はコンタクトホールを介して配線５１０Ｂに接続される。配線５１０Ｂは容量部電極６０５を構成するのと同一のリンを高濃度ドープされたｎ＋型ポリシリコン薄膜よりなる。また第２の電源配線５１１はコンタクトホールを介して配線５１１Ｂに接続される。配線５１１Ｂは走査線２０１を構成するのと同一のモリブデン薄膜よりなる。配線５１０Ｂと配線５１１Ｂはゲート絶縁膜を構成するのと同じ１００ｎｍの酸化シリコン膜を介して対向し、バイパスコンデンサ５０２−２Ａを形成する。従って、データ線駆動回路３０２内のバイパスコンデンサ５０２−２Ａは２．３ｎＦの容量を有することになる。このように大容量のコンデンサを形成しつつ、その大半の面積を電源配線５１０、５１１と平面的に重なった領域に配置しているため、面積の増大がほとんどない。
【００３４】
第１から第４のフライングキャパシタ５０１−１〜４は適宜、アクティブマトリクス基板上の走査線駆動回路３０１と表示領域３１０を間に挟んで逆の領域に、容量部電極６０５を構成するのと同一のリンを高濃度ドープされたｎ＋型ポリシリコン薄膜と走査線２０１を構成するのと同一のモリブデン薄膜とをゲート絶縁膜を構成するのと同じ１００ｎｍの酸化シリコン膜を介して対向させることで形成され、それぞれコンタクトホールを介してデータ線２０２−ｍを構成するアルミ・ネオジウム合金薄膜（AlNd）と同一の膜で形成された配線によって電源回路３０４と接続される。
【００３５】
なお、走査線駆動回路３０１内のバイパスコンデサ５０２−２Ｂについては、図８及び図９においてデータ線駆動回路３０２を走査線駆動回路３０１に、バイパスコンデサ５０２−２Ａをバイパスコンデサ５０２−２Ｂに、第１の電源配線５１０を第３の電源配線５１２に、それぞれ置き換えるだけであり、その他の構成は全く同一であるので説明を省略する。
【００３６】
図１０は電源回路３０４の回路図である。信号回路３０３より供給されたポンピングパルス信号ＰＣＬＫは第１インバーター回路５２１Ａ、第２インバーター回路５２２Ａ、第４インバーター回路５２１Ｂ、第５インバーター回路５２２Ｂにそれぞれ入力される。第２インバーター回路５２２Ａの出力は第３インバーター回路５２３Ａに、第５インバーター回路５２２Ｂの出力は第６インバーター回路５２３Ｂに接続される。第１インバーター回路５２１Ａの出力は第１のフライングキャパシタ５０１−１の一端に接続され、同様に第３，第４，第６インバーター回路５２３Ａ、５２１Ｂ、５２３Ｂの出力はそれぞれ第２，第３，第４のフライングキャパシタ５０１−２、５０１−３、５０１−４の一端にそれぞれ接続される。第１〜第６インバーター回路５２１Ａ、５２２Ａ、５２３Ａ、５２１Ｂ、５２２Ｂ、５２３Ｂの電源はＦＰＣ（可撓性基板）９２８を通じて外部より供給されるＧＮＤ電位及び＋５Ｖ電位と接続される。外部より供給されるＧＮＤ電位は第１の電源配線５１０に繋がり、走査線駆動回路３０１、データ線駆動回路３０２、信号回路３０３、共通電位電源回路３０６に０Ｖ電位を供給する。
【００３７】
第１のフライングキャパシタ５０１−１の他端ノード１Ａは第１ｐ型スイッチングトランジスタ５３１Ａのドレイン電極と第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａのドレイン電極と第２ｐ型スイッチングトランジスタ５３２Ａのゲート電極と第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａのゲート電極にそれぞれ接続される。第２のフライングキャパシタ５０１−２の他端ノード２Ａは第２ｐ型スイッチングトランジスタ５３２Ａのドレイン電極と第２ｎ型スイッチングトランジスタＴＦＴ５３４Ａのドレイン電極と第１ｐ型スイッチングトランジスタ５３１Ａのゲート電極と第１ｎ型スイッチングトランジスタＴＦＴ５３３Ａのゲート電極にそれぞれ接続される。第３のフライングキャパシタ５０１−３の他端ノード１Ｂは第３ｎ型スイッチングトランジスタ５３１Ｂのドレイン電極と第３ｐ型スイッチングトランジスタＴＦＴ５３３Ｂのドレイン電極と第４ｎ型スイッチングトランジスタ５３２Ｂのゲート電極と第４ｐ型スイッチングトランジスタＴＦＴ５３４Ｂのゲート電極にそれぞれ接続される。第４のフライングキャパシタ５０１−４の他端ノード２Ｂは第４ｎ型スイッチングトランジスタ５３２Ｂのドレイン電極と第４ｐ型スイッチングトランジスタＴＦＴ５３４Ｂのドレイン電極と第３ｎ型スイッチングトランジスタ５３１Ｂのゲート電極と第３ｐ型スイッチングトランジスタＴＦＴ５３４Ｂのゲート電極にそれぞれ接続される。第１ｐ型スイッチングトランジスタ５３１Ａと第２ｐ型スイッチングトランジスタ５３２Ａのソース電極はＦＰＣ（可撓性基板）９２８を通じてＧＮＤ電位（±０Ｖ）を供給される。第３ｎ型スイッチングトランジスタ５３１Ｂと第４ｎ型スイッチングトランジスタ５３２Ｂのソース電極はＦＰＣ（可撓性基板）９２８を通じて＋５Ｖ電位を供給される。第１ｎ型スイッチングトランジスタ５３３Ａと第２ｎ型スイッチングトランジスタ５３４Ａのソース電極は第３の電源配線５１２に接続され（ノード３Ａとする）、走査線駆動回路３０１に−４Ｖ電源を供給する。また、ノード３Ａは信号入力端子３２０の一つを介してＦＰＣ（可撓性基板）９２８に実装されたバイパスコンデンサ５０２−１の一端に接続される。第３ｐ型スイッチングトランジスタ５３３Ｂと第４ｐ型スイッチングトランジスタ５３４Ｂのソース電極は第３の電源配線５１２に接続され（ノード３Ｂとする）、さらに走査線駆動回路３０１、データ線駆動回路３０２、信号回路３０３、共通電位電源回路３０６に＋９Ｖ電源を供給する。また、ノード３Ｂは信号入力端子３２０の一つを介してＦＰＣ（可撓性基板）９２８に実装されたバイパスコンデンサ５０２−２の一端に接続される。バイパスコンデンサ５０２−１およびバイパスコンデンサ５０２−２の他端はそれぞれＦＰＣ（可撓性基板）９２８上のＧＮＤ電位に接続される。また前述のとおり、データ線駆動回路３０２内のバイパスコンデンサ５０２−２Ａは第１の電源配線５１０と第２の電源配線５１１に接続され、また走査線駆動回路３０１内のバイパスコンデンサ５０２−２Ｂは第３の電源配線５１２と第２の電源配線５１１に接続される。
【００３８】
このように構成することで、ポンピングパルス信号ＰＣＬＫがＨｉｇｈ（５Ｖ）の場合、第１インバーター回路５２１Ａ及び第４インバーター回路５２１Ｂからの出力はＬｏｗ（０Ｖ）で、第３インバーター回路５２３Ａ及び第６インバーター回路５２３Ｂからの出力はＨｉｇｈ（５Ｖ）であって、ノード１Ａの電位は−５＋ΔＶ１Ａ、ノード２Ａの電位は０＋ΔＶ２Ａ、ノード１Ｂの電位は５−ΔＶ１Ｂ、ノード２Ｂの電位は１０−ΔＶ２Ｂとなり、第１ｐ型スイッチングトランジスタ５３１Ａと第２ｎ型スイッチングトランジスタ５３４Ａと第４ｎ型スイッチングトランジスタ５３２Ｂと第３ｐ型スイッチングトランジスタ５３３ＢがＯＦＦし、第２ｐ型スイッチングトランジスタ５３２Ａと第１ｎ型スイッチングトランジスタ５３３Ａと第３ｎ型スイッチングトランジスタ５３１Ｂと第４ｐ型スイッチングトランジスタ５３４ＢがＯＮする。ここでノード１Ａからノード３Ａへ電位−５＋ΔＶ１Ａ＋ΔＶ１が供給され、ノード２Ｂからノード３Ｂへ電位１０−ΔＶ２Ｂ−ΔＶ２が供給される。
【００３９】
ポンピングパルス信号ＰＣＬＫがＬｏｗ（５Ｖ）になると第１インバーター回路５２１Ａ及び第４インバーター回路５２１Ｂからの出力はＨｉｇｈ（５Ｖ）で、第３インバーター回路５２３Ａ及び第６インバーター回路５２３Ｂからの出力はＬｏｗ（０Ｖ）であって、ノード１Ａの電位は０＋ΔＶ１Ａ'、ノード２Ａの電位は−５＋ΔＶ２Ａ'、ノード１Ｂの電位は１０−ΔＶ１Ｂ'、ノード２Ｂの電位は５−ΔＶ２Ｂ'となり、第１ｐ型スイッチングトランジスタ５３１Ａと第２ｎ型スイッチングトランジスタ５３４Ａと第４ｎ型スイッチングトランジスタ５３２Ｂと第３ｐ型スイッチングトランジスタ５３３ＢがＯＮし、第２ｐ型スイッチングトランジスタ５３２Ａと第１ｎ型スイッチングトランジスタ５３３Ａと第３ｎ型スイッチングトランジスタ５３１Ｂと第４ｐ型スイッチングトランジスタ５３４ＢがＯＦＦする。ここでノード２Ａからノード３Ａへ電位−５＋ΔＶ２Ａ＋ΔＶ１'が供給され、ノード１Ｂからノード３Ｂへ電位１０−ΔＶ１Ｂ−ΔＶ２'が供給される。
【００４０】
ここでΔＶ１Ａ、ΔＶ１Ｂ、ΔＶ２Ａ、ΔＶ２Ｂ、ΔＶ１Ａ'、ΔＶ１Ｂ'、ΔＶ２Ａ'、ΔＶ２Ｂ'、ΔＶ１、ΔＶ２、ΔＶ１'、ΔＶ２'は各フライングキャパシタ５０１−１〜４及びバイパスコンデンサ５０２−１〜５０２−２の容量が十分大きく、ポンピングパルス信号ＰＣＬＫが十分早く、ノード１Ａとノード２Ａ間及びノード１Ｂとノード２Ｂ間の位相ズレが無視できる場合は各スイッチングトランジスタ及びインバーター回路を構成するトランジスタのチャネル抵抗、実装抵抗、配線抵抗等による電圧ドロップ分であって、本実施例では全て同じ０．５Ｖになるように設計している。すなわち、ポンピングパルス信号ＰＣＬＫがＨｉｇｈであってもＬｏｗであっても、ノード３Ａには−４Ｖが、ノード３Ｂには＋９Ｖが供給され、ＤＣＤＣコンバーターとして機能することになる。
【００４１】
図１０で説明した各スイッチングトランジスタ及びインバーター回路を構成するトランジスタはポリシリコンを用いた薄膜トランジスタであって、画素スイッチング素子４０１−ｎ−ｍと同一の膜で構成され、同一の製造工程で製造される。ただし、ｐ型トランジスタに関してはポリシリコンにドープされるイオン種が異なる。
【００４２】
なお、ＤＣＤＣコンバーターの構成は本実施例の構成に限定されるものではなく、既知のあらゆるＤＣＤＣコンバーターの構成と組み合わせて差し支えない。また本実施例では共通電位電源回路３０６から出力され、共通電位配線３３５、対極導通部３３０、容量線２０３−１〜４８０、対極導通部３３０、対向電極９３０に印加される電位は０−５Ｖの反転信号であって、いわゆる対極ＡＣ駆動が実施される。ここで共通電位電源回路３０６から出力される信号と、信号ＰＣＬＫは互いに位相が１８０度反転した反転信号である。このように構成すると、対極導通部３３０とノード１Ａ、ノード１Ｂの電位及びＰＣＬＫ信号を示すタイミングチャートは図１１のようになる。ここでｔ１はいわゆる１Ｈ期間であって、本実施例ではｔ１＝３５μ秒である。
【００４３】
本実施例のようにデータ線駆動回路３０２及び走査線駆動回路３０１の電源をパネル内に内蔵した電源回路３０４で供給する場合、瞬間的に大きな電流をデータ線駆動回路３０２又は走査線駆動回路３０１が消費する際には電源回路３０４の電流供給能力は間に合わず、バイパスコンデンサ５０２−１、５０２−２、５０２−２Ａ、５０２−２Ｂから電流を供給することとなる。この際、ＦＰＣ（可撓性基板）９２８上のバイパスコンデンサ５０２−１、５０２−２はコンデンサセラミック・コンデンサであるから２．２μＦという大きな容量を持つが、データ線駆動回路３０２及び走査線駆動回路３０１までの距離が長いために配線抵抗が高い。このため、バイパスコンデンサ５０２−１、５０２−２だけでは電源配線の瞬間的な電圧降下を防ぎきれない。一方でバイパスコンデンサ５０２−２Ａ、５０２−２Ｂはデータ線駆動回路３０２又は走査線駆動回路３０１内に存在されるため、瞬間的な電流供給能力が非常に高い一方で、容量が小さいために大きな電流が長時間流れると電荷を放電してしまい、電流を供給できなくなる。
【００４４】
より具体的には、例えばデータ線駆動回路３０２内で大きな瞬間電流消費があり、０．５Ｖの電位ドロップが第２の電源配線５１１上に生じたとする。この際、データ線駆動回路３０２内の第２の電源配線５１１の電気抵抗は平均して１２０Ω程度であるので、バイパスコンデンサ５０２−２Ａからは４ｍＡ程度の電流が供給される。一方、バイパスコンデンサ５０２−２はデータ線駆動回路３０２から信号入力端子３２０までの配線抵抗や実装抵抗等により抵抗値が２５０Ω程度になるので、２ｍＡしか電流は供給されない。しかしながら、バイパスコンデンサ５０２−２Ａの容量は２．３ｎＦであるので、１μ秒後には電流供給は約０．１ｍＡにまで減少する。一方で、バイパスコンデンサ５０２−２は２．２μＦの容量を有するので、１μ秒後には０．２％しか電流は減少しかせず、ほぼ２ｍＡを供給しつづける。
【００４５】
このように瞬間的な電流はアクティブマトリクス基板１０１上のバイパスコンデンサ５０２−２Ａ、５０２−２Ｂから、比較的長時間の電流はＦＰＣ（可撓性基板）９２８上のバイパスコンデンサ５０２−１、５０２−２からそれぞれ供給されることで電源電圧の降下が極めて少ない、安定した電流を回路に供給できるために画質が向上する。また、バイパスコンデンサ５０２−２Ａ、５０２−２Ｂが電源配線と平面的に重なるように構成されているため、回路面積が増大し、パネルサイズが大きくなることが無く、製造工程数も増加しないため、コストも低減できるのである。
【００４６】
［第２の実施の形態］
図１２は第２の実施例に係る透過型液晶表示装置９１０'の斜視構成図（一部断面図）であって、第１の実施例における図１相当する図である。以下、図１と相違する点を中心に説明する。
【００４７】
本実施例の図１２では図１でのＦＰＣ（可撓性基板）９２８に変わり、ＦＰＣ（可撓性基板）９２８'が張り出し部９２７にある信号入力端子３２０に実装される。ＦＰＣ（可撓性基板）９２８'上にはコンデンサは実装されておらず、これによって第１の実施例のＦＰＣ（可撓性基板）９２８より安価に構成されている。また、アクティブマトリクス基板１０１にかわり、アクティブマトリクス基板１０１'を用いている。説明した以外の点において図１２は図１と相違ないので同じ番号を付与することで説明を省略する。
【００４８】
図１３は本実施例に係るアクティブマトリクス基板１０１'のブロック図であって、第１の実施例における図２に相当する図である。以下、図２と相違する点を中心に説明する。アクティブマトリクス基板１０１'上には図２での第１のフライングキャパシタ５０１−１及び第３のフライングキャパシタ５０１−３にかわり、第４のフライングキャパシタ５０１'−１及び第５のフライングキャパシタ５０１'−３が共通電位配線３３５'と平面的に重なって構成されている。第２のフライングキャパシタ５０１−２及び第４のフライングキャパシタ５０１−４は第４のフライングキャパシタ５０１'−１及び第５のフライングキャパシタ５０１'−３の外側に配置され、第１の実施例となんら変わらないので同じ記号を付与することで説明は省略する。第４のフライングキャパシタ５０１'−１の両端と電源回路３０４の間は配線５０１−１Ａ、５０１−１Ｂで接続され、第５のフライングキャパシタ５０１'−３の両端と電源回路３０４の間は配線５０１−３Ａ、５０１−３Ｂで接続される。また、走査線駆動回路３０１'は電源配線５１０も配置されて走査線駆動回路３０１'内の各単位回路には０Ｖ電源も供給されてなり、第１の実施例における図２のバイパスコンデンサ５０２−２Ｂに代わって第１の電源配線５１０と第３の電源配線５１２に接続されたバイパスコンデンサ５０２−１Ｃ及び第１の電源配線５１０と第２の電源配線５１１に接続されたバイパスコンデンサ５０２−２Ｃが回路内に配置される。説明した以外の点において図１３は図２と相違ないので同じ番号を付与することで説明を省略する。また、画素回路図に関しては第１実施例の図３、画素部平面図に関しては第１実施例の図５、画素部断面図は第１実施例の図６及び図７となんら相違ないのでこれも説明は省略する。
【００４９】
図１４は走査線駆動回路３０１'内の第１の電源配線５１０、第２の電源配線５１１、第３の電源配線５１２、バイパスコンデンサ５０２−１Ｃ、５０２−２Ｃ部の平面拡大図である。凡例は図５と同じである。第１の電源配線５１０、第２の電源配線５１１、第３の電源配線５１２はデータ線２０２−ｍを構成するアルミ・ネオジウム合金薄膜（AlNd）と同一の膜で形成され、比抵抗が低くなるように構成されている。第１の電源配線５１０の幅Ｗ５１０、第２の電源配線５１１の幅Ｗ５１１、第３の電源配線５１２の幅Ｗ５１２はそれぞれに流れる電流値とアルミ・ネオジウム合金薄膜（AlNd）の比抵抗、電源配線上での最大の電圧ドロップ許容量から計算され、本実施例ではＷ５１０＝Ｗ５１１＝Ｗ５１２＝５０μｍである。また、本実施例では走査線駆動回路３０１'の幅は４７５２０μｍであり、従って走査線駆動回路３０１'内における第１の電源配線５１０及び第２の電源配線５１１、第３の電源配線５１２の面積はそれぞれ２．３７６平方ミリメーターとなる。第３の電源配線５１２のほぼ全面と第１の電源配線５１０の概ね半分と平面的に重なるようにバイパスコンデンサ５０２−１Ｃは形成され、第２の電源配線５１１のほぼ全面と第１の電源配線５１０の概ね半分と平面的に重なるようにバイパスコンデンサ５０２−２Ｃは形成される。このように構成することでバイパスコンデンサ５０２−１Ｃ、５０２−２Ｃの総面積はそれぞれ１．７８２平方ミリメーターとなる。第１の電源配線５１０は複数の枝配線５１０Ａを通じて走査線駆動回路３０１'内を構成する各薄膜トランジスタに接続されて０Ｖ電源電位を供給し、第２の電源配線５１１は複数の枝配線５１１Ａを通じて走査線駆動回路３０１'内を構成する各薄膜トランジスタに接続されて＋９Ｖ電源電位を供給し、第３の電源配線５１２は複数の枝配線５１２Ａを通じて走査線駆動回路３０１'内を構成する各薄膜トランジスタに接続されて−４Ｖ電源電位を供給する。第１の電源配線５１０は走査線２０１を構成するのと同一のモリブデン薄膜よりなる配線５１０Ｂと、第２の電源配線５１１は容量部電極６０５を構成するのと同一のリンを高濃度ドープされたｎ＋型ポリシリコン薄膜よりなる配線５１１Ｂと、第３の電源配線５１２は走査線２０１を構成するのと同一のモリブデン薄膜よりなる配線５１２Ｂと、それぞれコンタクトホールを介して接続される。また、電源配線５１２は枝配線５１０Ａを引き出すため、また配線５１２Ｂは枝配線５１１Ａを引き出すためにそれぞれ周期的にギャップがあいて構成されるが、お互いにギャップの位置が異なるため、コンタクトホールを介して互いのギャップをブリッジして導通させるため、電気的には接続された状態となる。
【００５０】
図１５は図１４のＤ−Ｄ'線部における断面図である。配線５１０Ｂと配線５１１Ｂはゲート絶縁膜を構成するのと同じ１００ｎｍの酸化シリコン膜を介して対向し、バイパスコンデンサ５０２−２Ｃを形成する。また、配線５１０Ｂと配線５１２Ｂはゲート絶縁膜を構成するのと同じ１００ｎｍの酸化シリコン膜を介して対向し、バイパスコンデンサ５０２−１Ｃを形成する。以上の数字より、走査線駆動回路３０１'内のバイパスコンデンサ５０２−１Ｃ、５０２−２Ｃはそれぞれ０．６２ｎＦの容量を有することになる。
【００５１】
また、図１６は第４のフライングキャパシタ５０１'−１及び第５のフライングキャパシタ５０１'−３の平面図である。表示エリア３１０の右端に平行に配線５０１−１Ａ、配線５０１−１Ｂ、共通電位配線３３５'、配線５０３−１Ａ、配線５０３−１Ｂが配置され、共通電位配線３３５'と平面的に重なるように第４のフライングキャパシタ５０１'−１及び第５のフライングキャパシタ５０１'−３が配置される。第４のフライングキャパシタ５０１'−１の一端は配線５０１−１ＡＢ及びコンタクトホールを介して配線５０１−１Ａに、他端は配線５０１−１ＢＢ及びコンタクトホールを介して配線５０１−１Ｂに、第５のフライングキャパシタ５０１'−３の一端は配線５０１−３ＡＢ及びコンタクトホールを介して配線５０１−３Ａに、他端は配線５０１−３ＢＢ及びコンタクトホールを介して配線５０１−３Ｂに、それぞれ接続されて電源回路３０４へと繋がる。共通電位配線３３５'はクロストーク等を防止可能なように下限抵抗が計算され、それを満たす幅Ｗ３３５が設定されてなり、本実施例ではＷ３３５＝３００ミクロンである。
【００５２】
図１７は図１６のＥ−Ｅ'線に沿った断面図である。配線５０１−１ＡＢと配線５０１−１ＢＢはゲート絶縁膜を構成するのと同じ１００ｎｍの酸化シリコン膜を介して対向し、第４のフライングキャパシタ５０１'−１を形成する。また、配線５０１−３ＡＢと配線５０１−３ＢＢはゲート絶縁膜を構成するのと同じ１００ｎｍの酸化シリコン膜を介して対向し、第５のフライングキャパシタ５０１'−３を形成する。このような断面構造を有する共通電位配線３３５'、第４のフライングキャパシタ５０１'−１及び第５のフライングキャパシタ５０１'−３が表示エリア右端沿いに長さ４７５２０μｍにわたって一様に配置される。このとき、第４のフライングキャパシタ５０１'−１及び第５のフライングキャパシタ５０１'−３の容量はそれぞれ２．７ｎＦとなる。
【００５３】
図１８は第２の実施例における電源回路３０４の回路図である。第１の実施例の図１０と比較して、第１のフライングキャパシタ５０１−１が第４のフライングキャパシタ５０１'−１に、第３のフライングキャパシタ５０１−３が第５のフライングキャパシタ５０１'−３にそれぞれ置き換わり、バイパスコンデンサ５０２−１、５０２−２、５０２−２Ｂが削除され、かわりにバイパスコンデンサ５０２−１Ｃとバイパスコンデンサ５０２−２Ｃが追加された他は電源回路３０４内の構成等、全く変わる点はないので同じ番号を付与することで動作などの説明は省略する。従って、このような構成をとると、図１１から容易にわかるように、共通電極配線３３５'と第４のフライングキャパシタ５０１'−１及び第５のフライングキャパシタ５０１'−３の両端（配線５０１−１Ａ（＝ノード１Ａ）、５０１−１Ｂ、５０１−３Ａ（＝ノード１Ｂ）、５０１−３Ｂ）に印加される反転電位の周期，位相，振幅幅は完全に一致する。従って、共通電極配線３３５'をＡＣ駆動していているにも関わらず、第４のフライングキャパシタ５０１'−１及び第５のフライングキャパシタ５０１'−３はその影響を受けない。また、共通電極配線３３５'との容量分割によって振幅電位が下がるなどの影響も無い。第２のフライングキャパシタ５０１−２及び第４のフライングキャパシタ５０１−４は共通電極配線３３５'と全く重なっていないのでノイズ等の悪影響を受けない。このため、出力効率が高く、ノイズの少ない高品位で低消費電力の電源回路が実現できる。しかも共通電極配線３３５'とフライングキャパシタの一部を平面的に重なって構成しているため、回路面積の増大を最小限度に抑えており、サイズが小さく、かつ外付けコンデンサを必要とせず製造工程の追加も無いコストの安い表示装置を実現できるのである。
【００５４】
なお、本実施例では外付けコンデンサを全て廃し、アクティブマトリクス基板１０１条に内蔵したコンデンサのみで構成したが、内蔵したコンデンサのみで十分な容量が確保できない場合は第１の実施例と同様に外付けのコンデンサと併用してもよいし、一部のコンデンサは外付けのみに置き換えてもよい。
【産業上の利用可能性】
【００５５】
本発明は実施例の形態に限定されるものではなく、ＴＮモードではなく垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。また、駆動回路をガラス基板上に全て内蔵した完全駆動回路内蔵型の液晶表示装置のみならず、部分的に駆動回路をガラス基板上に内蔵し、その他はドライバーＩＣによって駆動される部分回路内蔵型液晶表示装置に用いても構わない。この際、ドライバーＩＣは外部に設けても良いし、ＦＰＣ上に実装するＣＯＦ（Chip On Film）実装、ガラス基板上に実装するＣＯＧ（Chip On Glass）実装、いずれであっても差し支えない。
【００５６】
また、液晶表示装置ではなく、有機ＥＬディスプレイ、フィールドエミッション型ディスプレイに用いても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例に係る液晶表示装置９１０の斜視図。
【図２】本発明の第１の実施例に係るアクティブマトリクス基板１０１の構成図。
【図３】本発明の実施例に係るアクティブマトリクス基板１０１の画素回路図。
【図４】本発明の電子機器の実施例を示すブロック図。
【図５】本発明の実施例に係るアクティブマトリクス基板１０１の画素部の平面図。
【図６】図５Ａ−Ａ'に沿った断面図。
【図７】図５Ｂ−Ｂ'に沿った断面図。
【図８】本発明の第１の実施例に係るバイパスコンデンサ５０１−２Ａの平面図。
【図９】図８Ｃ−Ｃ'に沿った断面図。
【図１０】本発明の第１の実施例に係る電源回路３０４の回路図及びコンデンサの接続図。
【図１１】本発明の実施例に係る電源回路３０４のタイミングチャート。
【図１２】本発明の第２の実施例に係る液晶表示装置９１０'の構成図。
【図１３】本発明の第２の実施例に係るアクティブマトリクス基板１０１'の構成図。
【図１４】本発明の第２の実施例に係るバイパスコンデンサ５０２−１Ｃ、５０２−２Ｃの平面図。
【図１５】図１４Ｄ−Ｄ'に沿った断面図。
【図１６】本発明の第２の実施例に係るフライングキャパシタ５０１'−１・５０１'−３の平面図。
【図１７】図１６Ｅ−Ｅ'に沿った断面図。
【図１８】本発明の第２の実施例に係る電源回路３０４の回路図及びコンデンサの接続図。
【符号の説明】
【００５８】
１０１，１０１'…アクティブマトリクス基板、２０１…走査線、２０２…データ線、２０３…容量線、３０１，３０１'…走査線駆動回路、３０２…データ線駆動回路、３０３…信号回路、３０４…電源回路、３０５…信号回路、３０６…共通電位電源回路、３３０…対向導通部、３３５…共通電位配線、４０１…画素スイッチング素子、４０２…画素電極、４０３…補助容量コンデンサ、３２０…信号入力端子（実装端子）、５０１，５０１'…フライングキャパシタ、５０２…バイパスコンデンサ、５２１，５２２，５２３…インバーター回路、６０２…シリコンアイランド、６０３…ソース電極、６０４…ドレイン電極、５１０，５１１，５１２…電源配線、７８０…映像処理回路、７８４…外部電源回路、９１０，９１０'…液晶表示装置、９１２…対向基板、９２３…シール材、９２４…上偏光板、９２５…下偏光板、９２６…バックライトユニット、９２８…ＦＰＣ（可撓性基板）、９２９…コネクタ、９２７…張り出し部、９３０…対向電極。
【図１】
2008281598.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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