(57)【要約】【課題】高周波領域におけるゲインの損失を低減することができるゲイン増幅回路を提供する。【解決手段】入力抵抗Ｒ１及び帰還抵抗Ｒ２が接続されたオペアンプＯＰ１は、入力信号を増幅してｏｕｔ１から出力する１段目増幅段及び入力信号を増幅してｏｕｔ２から出力する２段目増幅段を備える。２段目増幅段は、それぞれサイズの異なる、１組のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより構成されたアナログスイッチＳ１、Ｓ２、Ｓ３を備えており、各アナログスイッチのオン及びオフをスイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂで切替えることにより、ゲインを切替える。【選択図】図２
2008177862.tif 000002
【特許請求の範囲】
【請求項１】
複数の増幅段と、前記増幅段のうち少なくとも一つの増幅段のゲインを切替え可能なアナログスイッチと、を含むオペアンプと、
前記オペアンプの反転入力端子に接続された入力抵抗と、
前記オペアンプの出力端子と反転入力端子との間に接続された帰還抵抗と、
を備えたゲイン増幅回路。
【請求項２】
オペアンプと、
前記オペアンプの反転入力端子に直接接続された入力抵抗と、
前記オペアンプの出力端子と反転入力端子との間に直接接続された帰還抵抗と、
前記オペアンプのゲインを切替えるゲイン切替用のアナログスイッチと、
を備えたゲイン増幅回路。
【請求項３】
前記アナログスイッチは、前記オペアンプ内に配置されている請求項２に記載のゲイン増幅回路。
【請求項４】
前記アナログスイッチを複数含み、当該複数のアナログスイッチのオンオフを切替える切替手段を更に備えた、請求項１乃至請求項３のいずれか１項に記載のゲイン増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信信号を増幅し、所定の信号振幅に調整するゲイン増幅回路に関する。
【背景技術】
【０００２】
無線通信システムにおいてＡ／Ｄ変換回路の前段等に置かれ、受信信号を増幅し、所定の信号振幅に調整するゲイン増幅回路が知られている（例えば、特許文献１参照）。図６に示す、このゲイン増幅回路３０は、ｍ＋１個の抵抗Ｒ１’〜Ｒｍ＋１’が直列に接続されているゲイン切替え用抵抗群と、ｍ個のアナログスイッチＳ１〜Ｓｍと、オペアンプ３２と、アナログスイッチＳ１〜Ｓｍを選択的にオンするためのデコーダ３４と、基準電源３６と、を備えており、受信信号の振幅を反転して出力する反転増幅器である。
【０００３】
ゲイン増幅回路３０では、アナログスイッチＳ１〜Ｓｍの何れか１つをオンさせて、入力抵抗及び帰還抵抗を切替えることにより、ゲインを変化させている。例えば、アナログスイッチＳ１をオンさせた場合、入力抵抗は、抵抗Ｒ１’になり、帰還抵抗は、抵抗Ｒ２’＋Ｒ３’＋・・・＋Ｒｍ＋１’となる。ゲインＧｃｏｎｖ１は、（１）式となる。
【０００４】
Ｇｃｏｎｖ１＝−（Ｒ２’＋Ｒ３’＋・・・＋Ｒｍ＋１’）／Ｒ１’  ・・・（１）
また、アナログスイッチＳ２をオンさせた場合、入力抵抗は、抵抗Ｒ１’＋Ｒ２’になり、帰還抵抗は、抵抗Ｒ３’＋・・・＋Ｒｍ＋１’となる。ゲインＧｃｏｎｖ２は、（２）式となる。
【０００５】
Ｇｃｏｎｖ２＝−（Ｒ３’＋・・・＋Ｒｍ＋１’）／（Ｒ１’＋Ｒ２’）  ・・・（２）
とゲイン設定される。このようにして、ゲインをｍ段階に可変させることができる。
【特許文献１】特開２００１−２９８３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来のゲイン増幅回路では、図７に示すように、一般にＭＯＳトランジスタ等で構成されるアナログスイッチＳ１〜Ｓｍの、ゲート〜ドレイン間の寄生容量Ｃｇｄ及びゲート〜ソース間の寄生容量Ｃｇｓ、アナログスイッチＳ１〜Ｓｍのオン抵抗、入力端子からオペアンプ３２の反転入力端子に存在する入力抵抗、及びオペアンプ３２の出力端子からマイナス端子までに存在する帰還抵抗により、高周波領域でゲインの損失が大きくなる、という問題点があった。
【０００７】
本発明は、上記問題点を解消するためになされたもので、高周波領域におけるゲインの損失を低減することができるゲイン増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１に記載のゲイン増幅回路では、複数の増幅段と、前記増幅段のうち少なくとも一つの増幅段のゲインを切替え可能なアナログスイッチと、を含むオペアンプと、前記オペアンプの反転入力端子に接続された入力抵抗と、前記オペアンプの出力端子と反転入力端子との間に接続された帰還抵抗と、を備える。
【０００９】
請求項１に記載のゲイン増幅回路では、入力抵抗が反転入力端子に接続され、帰還抵抗が出力端子と反転入力端子との間に接続されたオペアンプが、複数の増幅段と、前記増幅段のうち少なくとも一つの増幅段のゲインを切替え可能なアナログスイッチとを含んでいる。
【００１０】
このように、本発明のゲイン増幅回路では、オペアンプがアナログスイッチを含むため、オペアンプの外部に存在する寄生容量を低減させることができ、従って、高周波領域におけるゲインの損失を低減することができる。
【００１１】
請求項２に記載のゲイン増幅回路は、オペアンプと、前記オペアンプの反転入力端子に直接接続された入力抵抗と、前記オペアンプの出力端子と反転入力端子との間に直接接続された帰還抵抗と、前記オペアンプのゲインを切替えるゲイン切替用のアナログスイッチと、を備える。
【００１２】
請求項２に記載のゲイン増幅回路では、オペアンプの反転入力端子に入力抵抗が直接接続されており、且つ、前記オペアンプの出力端子と反転入力端子との間に帰還抵抗が直接接続されている。ゲイン切替用のアナログスイッチは、前記オペアンプのゲインを切替える。
【００１３】
このように、本発明のゲイン増幅回路では、アナログスイッチと入力抵抗及び帰還抵抗とが直接接続されない配置であるため、オペアンプの外部に存在する寄生容量を低減させることができ、従って、高周波領域におけるゲインの損失を低減することができる。
【００１４】
なお、請求項２に記載の発明は請求項３に記載の発明のように、前記アナログスイッチを前記オペアンプ内に配置することができる。
【００１５】
また、請求項１乃至請求項３のいずれか１項に記載の発明は、請求項４に記載の発明のように、前記アナログスイッチを複数含み、当該複数のアナログスイッチのオンオフを切替える切替え手段を更に備えることができる。
【発明の効果】
【００１６】
以上説明したように、請求項１に記載の本発明によれば、オペアンプがアナログスイッチを含むため、オペアンプの外部に存在する寄生容量を低減させることができ、この結果として、高周波領域におけるゲインの損失を低減することができる、という効果が得られる。
【００１７】
請求項２及び請求項３に記載の本発明によれば、アナログスイッチと入力抵抗及び帰還抵抗とが直接接続されていないため、オペアンプの外部に存在する寄生容量を低減させることができ、この結果として、高周波領域におけるゲインの損失を低減することができる、という効果が得られる。
【００１８】
請求項４に記載の本発明によれば、アナログスイッチを複数含むため、この結果として、複数のゲインに、オペアンプのゲインを切替えることができる、という効果が得られる。
【発明を実施するための最良の形態】
【００１９】
図１は、本実施の形態に係るゲイン増幅回路１０の概略構成を示す回路図である。
【００２０】
本実施の形態に係るゲイン増幅回路１０は、オペアンプＯＰ１と、抵抗Ｒ１と、抵抗Ｒ２と、抵抗Ｒ３と、を備えており、抵抗Ｒ１が入力抵抗、抵抗Ｒ２が帰還抵抗である反転増幅回路である。
【００２１】
信号入力端子ｉｎは、抵抗Ｒ１の一方の端子に接続され、抵抗Ｒ１の他方の端子は、抵抗Ｒ２の一方の端子に接続されるとともに、オペアンプＯＰ１の反転入力端子に接続されている。オペアンプＯＰ１の非反転入力端子は、基準電圧源Ｖｒｅｆに接続されるとともに、抵抗Ｒ３の一方の端子に接続される。オペアンプＯＰ１の第１の出力端子ｏｕｔ１は、抵抗Ｒ２の他方の端子に接続され、第２の出力端子ｏｕｔ２は、抵抗Ｒ３の他方の端子に接続されている。
【００２２】
図２に、本実施の形態に係るゲイン増幅回路１０のオペアンプＯＰ１内部の詳細な回路図を示す。
【００２３】
オペアンプＯＰ１は、作動入力信号を増幅する為の１段目増幅段及び入力信号を増幅して第１の出力端子ｏｕｔ１及び第２の出力端子ｏｕｔ２からそれぞれ出力するための２段目増幅段を備える。２段目増幅段は、ゲインを切替えるための、アナログスイッチＳ１、Ｓ２、Ｓ３を含んでいる。アナログスイッチＳ１はスイッチＳ１ａ及びスイッチＳ１ｂ、アナログスイッチＳ２はスイッチＳ２ａ及びスイッチＳ２ｂ、アナログスイッチＳ３はスイッチＳ３ａ及びスイッチＳ３ｂがオンすることにより電流が供給され、オンされる。
【００２４】
ＰＭＯＳトランジスタＭｐ１のソース端子は、オペアンプＯＰ１の電源供給端子Ｖｄｄに接続され、ゲート端子及びドレイン端子は、ＰＭＯＳトランジスタＭｐ２のゲート端子に接続されるとともに、ＮＭＯＳトランジスタＭｎ２のドレイン端子に接続されている。ＮＭＯＳトランジスタトランジスタＭｎ２のゲート端子はオペアンプＯＰ１の反転入力端子ｉｎｎに接続され、ソース端子は、ＮＭＯＳトランジスタＭｎ１のドレイン端子に接続されるとともに、ＮＭＯＳトランジスタＭｎ３のソース端子に接続されている。
【００２５】
ＮＭＯＳトランジスタＭｎ１のソース端子は、接地（ＧＮＤ）され、ゲート端子は、ＮＭＯＳトランジスタＭｎ４のゲート端子に接続されるとともに、スイッチＳ１ｂ、Ｓ２ｂ、Ｓ３ｂの第１の端子１１に接続され、さらに、バイアス供給端子Ｖｂｎに接続されている。ＮＭＯＳトランジスタＭｎ４のソース端子は接地され、ＮＭＯＳトランジスタＭｎ３のゲート端子は、オペアンプＯＰ１の非反転入力端子ｉｎｐに接続されている。ＰＭＯＳトランジスタＭｐ２のソース端子は電源供給端子Ｖｄｄに接続され、ドレイン端子は、ＮＭＯＳトランジスタＭｎ３のドレイン端子に接続されるとともに、ＰＭＯＳトランジスタＭｐ３のゲート端子及び位相補償容量Ｃｃの一方の端子に接続され、さらにスイッチＳ１ａ、Ｓ２ａ、Ｓ３ａの第１の端子１１に接続されている。なお、このノードをノードｖｂｐとする。
【００２６】
ＰＭＯＳトランジスタＭｐ３のソース端子は、電源供給端子Ｖｄｄに接続され、ドレイン端子は、ＮＭＯＳトランジスタＭｎ４のドレイン端子及び位相補償容量ＣｃのＰＭＯＳトランジスタＭｐ２ドレイン端子に接続されていない他方の端子に接続され、これがオペアンプＯＰ１の第１の出力端子ｏｕｔ１となる。ＰＭＯＳトランジスタＭｐ２１のソース端子は、電源供給端子Ｖｄｄに接続され、ゲート端子は、スイッチＳ１ａの第３の端子１３に接続されている。ＮＭＯＳトランジスタＭｎ２１のゲート端子は、スイッチＳ１ｂの第３の端子１３に接続され、そのソース端子は接地されている。スイッチＳ１ｂの第２の端子１２は接地されている。ＰＭＯＳトランジスタＭｐ２２のソース端子は、電源供給端子Ｖｄｄに接続され、ゲート端子は、スイッチＳ２ａの第３の端子１３に接続されている。ＮＭＯＳトランジスタＭｎ２２のゲート端子はスイッチＳ２ｂの第３の端子１３に接続され、そのソース端子は接地されている。スイッチＳ２ｂの第２の端子１２は接地されている。
【００２７】
ＰＭＯＳトランジスタＭｐ２３のソース端子は、電源供給端子Ｖｄｄに接続され、ゲート端子は、スイッチＳ３ａの第３の端子１３に接続されている。ＮＭＯＳトランジスタＭｎ２３のゲート端子は、スイッチ３ｂの第３の端子１３に接続され、そのソース端子は接地されている。スイッチ３ｂの第２の端子１２は接地されている。ＰＭＯＳトランジスタＭｐ２１のドレイン端子は、ＰＭＯＳトランジスタＭｐ２２、Ｍｐ２３のドレイン端子及びＮＭＯＳトランジスタＭｎ２１、Ｍｎ２２、Ｍｎ２３のドレイン端子に接続され、これが第２の出力端子ｏｕｔ２となる。
【００２８】
なお、本実施の形態では、ＰＭＯＳトランジスタＭｐ２１、Ｍｐ２２、Ｍｐ２３のサイズは、各々ＰＭＯＳトランジスタＭｐ３のサイズの１倍（等倍）、２倍、４倍になっており、ＮＭＯＳトランジスタＭＮ２１、Ｍｎ２２、Ｍｎ２３のサイズは、各々ＮＭＯＳトランジスタＭｎ４のサイズの１倍（等倍）、２倍、４倍になっている。
【００２９】
次に、本実施の形態のゲイン増幅回路１０における、基本的なゲイン可変動作の説明を図１及び図２を参照して詳細に説明する。
【００３０】
オペアンプＯＰ１の入力電圧をＶｉｎ、第１の出力端子ｏｕｔ１からの出力電圧をＶｏｕｔ１とすると、出力電圧Ｖｏｕｔ１は、（３）式のようになる。
【００３１】
Ｖｏｕｔ１＝−Ｒ２／Ｒ１（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｒｅｆ  ・・・  （３）
このとき、オペアンプＯＰ１の第１の出力端子ｏｕｔ１から流れる電流Ｉｏｕｔ１は、（４）式のようになる。
【００３２】
Ｉｏｕｔ１＝（Ｖｏｕｔ１−Ｖｉｎ）／（Ｒ１＋Ｒ２）＝（Ｖｏｕｔ１−Ｖｒｅｆ）／Ｒ２  ・・・（４）
ここで、スイッチＳ１ａがノードＶｂｐに、スイッチＳ１ｂがバイアス供給端子Ｖｂｎに接続されており、スイッチＳ１ａ及びスイッチＳ１ｂがオン状態であり、スイッチＳ２ａ及びスイッチＳ３ａが電源供給端子Ｖｄｄに各々接続されており、スイッチＳ２ｂ及びスイッチＳ３ｂが各々接地されており、スイッチＳ２ａ、スイッチＳ３ａ、スイッチＳ２ｂ、及びスイッチＳ３ｂがオフ状態の場合について考える。
【００３３】
ＰＭＯＳトランジスタＭｐ２１及びＮＭＯＳトランジスタＭｎ２１は、ＰＭＯＳトランジスタＭｐ３及びＮＭＯＳトランジスタＭｎ４とサイズ比が同じであり、ゲート〜ソース間に印加される電圧も等しいため、各々に流れる電流値は同一になる。また、ＰＭＯＳトランジスタＭｐ２２、Ｍｐ２３及びＮＭＯＳトランジスタＭｎ２２、ＭＮ２３はオフ状態となり、即ち、アナログスイッチＳ２及び、アナログスイッチＳ３はオフ状態となる。
【００３４】
よって、第２の出力端子ｏｕｔ２には、第１の出力端子ｏｕｔ１と同じ電流値の電流Ｉｏｕｔ２（Ｉｏｕｔ１＝Ｉｏｕｔ２）が流れる。この電流Ｉｏｕｔ２が抵抗Ｒ３を通して、固定電圧である、基準電圧源Ｖｒｅｆに流れ込むため、第２の出力端子ｏｕｔ２の出力電圧をＶｏｕｔ２とすると、出力電圧Ｖｏｕｔ２は、（５）式のようになる。
Ｖｏｕｔ２＝Ｉｏｕｔ１×Ｒ３＋Ｖｒｅｆ＝Ｒ３／Ｒ２（Ｖｏｕｔ１−Ｖｒｅｆ）＋Ｖｒｅｆ  ・・・（５）
この（５）式に、（３）式を代入すると（６）式のようになる。
Ｖｏｕｔ２＝−Ｒ３／Ｒ１（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｒｅｆ  ・・・（６）
また、スイッチＳ２ａがノードＶｂｐに、スイッチＳ２ｂがバイアス供給端子Ｖｂｎに各々接続されており、スイッチＳ２ａ及びスイッチＳ２ｂがオン状態であり、スイッチＳ１ａ及びスイッチＳ３ａが電源供給端子Ｖｄｄに各々接続されており、スイッチＳ１ｂ及びスイッチＳ３ｂが各々接地されており、スイッチＳ１ａ、スイッチＳ３ａ、スイッチ１２ｂ、及びスイッチＳ３ｂがオフ状態の場合についても上記と同様に考えられる。この場合、ＰＭＯＳトランジスタＭｐ２２とＰＭＯＳトランジスタＭｐ３とのサイズ比及びＮＭＯＳトランジスタＭｎ２２とＮＭＯＳトランジスタＭｎ４とのサイズ比は、ともに２：１であるため、ＰＭＯＳトランジスタＭｐ２２及びＮＭＯＳトランジスタＭｎ２２には、各々ＰＭＯＳトランジスタＭｐ３及びＮＭＯＳトランジスタＭｎ４に流れる電流の電流値の２倍の電流値の電流が流れる。よって、第２の出力端子ｏｕｔ２には、Ｉｏｕｔ２の２倍の電流値のＩｏｕｔ２（Ｉｏｕｔ２＝２Ｉｏｕｔ１）が流れる。従って、出力電圧Ｖｏｕｔ２は、（７）式のようになる。
【００３５】
Ｖｏｕｔ２＝−２Ｒ３／Ｒ２（Ｖｏｕｔ１−Ｖｒｅｆ）＋Ｖｒｅｆ＝−２Ｒ３／Ｒ１（Ｖｉｎ−Ｖｒｅｆ）＋Ｖｒｅｆ  ・・・（７）
このように、１組若しくは複数組のスイッチＳ１ａ、Ｓ２ａ、Ｓ３ａ及びスイッチＳ１ｂ、Ｓ２ｂ、Ｓ３ｂを各々ノードＶｂｐ及びバイアス供給端子Ｖｂｎに接続させ、オンさせて、対応するアナログスイッチＳ１、Ｓ２、Ｓ３をオンさせることにより、ゲイン増幅回路１０のゲインＧは（８）式のようになる。
【００３６】
Ｇ＝−ｎＲ３／Ｒ１  （ｎ＝１〜７）  ・・・（８）
なお、アナログスイッチＳ１がオン（アナログスイッチＳ２、Ｓ３はオフ）の場合は、ｎ＝１、アナログスイッチＳ２がオン（アナログスイッチＳ１、Ｓ３はオフ）の場合は、ｎ＝２、アナログスイッチＳ１、Ｓ２がオン（アナログスイッチＳ３はオフ）の場合は、ｎ＝３、アナログスイッチＳ３がオン（アナログスイッチＳ１、Ｓ２はオフ）の場合は、ｎ＝４、アナログスイッチＳ１、Ｓ３がオン（アナログスイッチＳ２がオフ）の場合は、ｎ＝５、アナログスイッチＳ２、Ｓ３がオン（アナログスイッチＳ１がオフ）の場合は、ｎ＝６、アナログスイッチＳ１、Ｓ２、Ｓ３がオンの場合は、ｎ＝７になる。
【００３７】
従って、（８）式のように、ゲインＧを可変することができる。
【００３８】
次に、本実施の形態のゲイン増幅回路１０の高周波における動作（高周波動作）について図３〜図５を参照し、従来のゲイン増幅回路１０’と比較して詳細に説明する。なお、ここでは従来のゲイン増幅回路１０’とは、オペアンプＯＰ１’が１段目増幅段及びゲイン切替用スイッチを含まない２段目増幅段を備え、入力抵抗及び帰還抵抗の間にゲイン切替用スイッチ（アナログスイッチ）を備えたゲイン増幅回路のことをいう。
【００３９】
図３はオペアンプＯＰ１、ＯＰ１’の１段目増幅段を増幅回路Ａ１、２段目増幅段を増幅回路Ａ２とした場合の、寄生容量を考慮したゲイン増幅回路１０、１０’のモデル図である。Ｒｏ１は、増幅回路Ａ１の出力インピーダンス、Ｃｏ１は、増幅回路Ａ１の寄生容量を総和した等価容量、Ｒｏ２は、増幅回路Ａ２の出力インピーダンス、入力抵抗、及び帰還抵抗等を総和した等価抵抗、Ｃｏ２は、アナログスイッチに付随する寄生容量やその他の寄生容量を総和した等価容量を表している。出力インピーダンスＲｏ１、位相補償容量Ｃｃ、及び等価容量Ｃｏ１により、ローパスフィルタＬ１が構成される。また、等価抵抗Ｒｏ２及び等価容量Ｃｏ２により、ローパスフィルタＬ２が構成される。
【００４０】
まず、従来の増幅回路１０’のループ利得について図４を参照して説明する。増幅回路１０’では、ローパスフィルタＬ１及びローパスフィルタＬ２により、高周波領域でループ利得が落ちる。
【００４１】
即ち、ローパスフィルタＬ１の時定数を時定数τ１’とすると、τ１’＝（Ｃｏ１＋Ｃｃ）×Ｒｏ１になり、カットオフ周波数ｆｃ１’＝１／（２πτ１’）となるため、カットオフ周波数ｆｃ１’よりも高周波では、−２０ｄＢ／ｄｅｃの傾きでループ利得が下降する。位相も周波数１／（２πτ１’）の付近で９０度遅れる。また、ローパスフィルタＬ２の時定数を時定数τ２’とすると、τ２’＝Ｃｏ２’×Ｒｏ２になり、カットオフ周波数ｆｃ２’＝１／（２πτ２’）となるため、カットオフ周波数ｆｃ２’よりも高周波では、−４０ｄＢ／ｄｅｃの傾きでループ利得が下降する。位相も周波数１／（２πτ１’）の付近でさらに、９０度遅れる。従って、発振を防止するためには、周波数が１／（２πτ１’）と１／（２πτ２’）との間の領域において、利得が０ｄｂとなるようにする必要がある。
【００４２】
また、ゲイン増幅回路１０’の、ゲインＡ’は、角周波数をωとすると、（９）式のようになる。
【００４３】
【数１】
2008177862.tif 000003
【００４４】
さらに、ゲインＡ’の振幅｜Ａ’｜は、（１０）式のようになる。
【００４５】
【数２】
2008177862.tif 000004
【００４６】
一方、本実施の形態のゲイン増幅回路１０のループ利得について上記と同様に、図４を参照して説明する。増幅回路１０では、ローパスフィルタＬ１の時定数τ１及びカットオフ周波数ｆｃ１は上記、従来のゲイン増幅回路１０’と変わらない。しかし、アナログスイッチがオペアンプＯＰ１内部に備えられているため、オペアンプＯＰ１の外部の入力抵抗及び帰還抵抗の間にアナログスイッチが存在しない。そのため、等価容量Ｃｏ２が、従来の等価容量Ｃｏ２’に比して、アナログスイッチに起因する寄生容量の分だけ小さくなる（Ｃｏ２＜Ｃｏ２’）。その結果、ローパスフィルタＬ２の時定数τ２は、τ２＝Ｃｏ２×Ｒｏ２になり、カットオフ周波数ｆｃ２＝１／（２πτ２）となるため、カットオフ周波数ｆｃ２’よりも大きくなる。従って、ループ利得の周波数特性は、従来のゲイン増幅回路１０’に比べ、高周波領域に伸びる（図４（ａ）参照）。
【００４７】
また、ゲイン増幅回路１０のゲインＡは、角周波数をωとすると、（１１）式のようになる。
【００４８】
【数３】
2008177862.tif 000005
【００４９】
さらに、ゲインＡの振幅｜Ａ｜は、（１２）式のようになる。
【００５０】
【数４】
2008177862.tif 000006
【００５１】
これにより、位相余裕が増加するため、位相補償容量Ｃｃを小さくすることができる。従って、この位相補償容量をＣｃ’’とすると（Ｃｃ’’＜Ｃｃ）、本実施の形態のゲイン増幅回路１０のゲインＡの振幅｜Ａ｜は、（１３）式のようになる。
【００５２】
【数５】
2008177862.tif 000007
【００５３】
従って、図４（ｂ）に示すように、ループ利得を従来のゲイン増幅回路１０’よりも広域に伸びるため、広帯域化が図れる。その結果、図５に示すように、閉ループ利得についても、高周波領域に伸びる。
【００５４】
なお、本実施の形態の増幅回路１０のオペアンプＯＰ１において、アナログスイッチを設けたことにより、寄生容量が増加するが、その増加分を考慮して、位相補償容量Ｃｃを小さくすればよいため、該アナログスイッチによる寄生容量の影響は考慮しなくて良い。
【００５５】
なお、本実施の形態のゲイン切替用スイッチ（アナログスイッチＳ１、Ｓ２、Ｓ３）をオンまたはオフさせるための、スイッチＳ１ａ、Ｓ２ａ、Ｓ３ａ、Ｓ１ｂ、Ｓ２ｂ、Ｓ３ｂは、所定の電圧をかけることによりスイッチが励起されるスイッチや、図示しないコントローラから信号線により信号を送ることによりオンまたはオフをコントロールするリレー等を用いればよい。
【００５６】
なお、本実施の形態では、単相出力の回路例を示したが、差動出力の回路例において、適用可能である。また、本実施の形態の２段目増幅段にアナログスイッチを３個、備えた例を示したが、これに限らず、他の個数でも良く、トランジスタのサイズも任意のサイズとすることができる。
【００５７】
以上説明したように、本実施の形態のゲイン増幅回路１０では、オペアンプＯＰ１内にゲイン切替用スイッチ（アナログスイッチＳ１、Ｓ２、Ｓ３）を備えたため、オペアンプＯＰ１の出力側、外部に存在する寄生容量を低減させることができ、従って、高周波領域におけるゲインの損失を低減することができ、所定以上のゲインを維持することができる。これにより、広帯域化が図れる。
【００５８】
このように、本実施の形態のゲイン増幅回路１０によれば、オペアンプ内部に備えられたゲイン切替用スイッチ（アナログスイッチＳ１、Ｓ２、Ｓ３）により電流Ｉｏｕｔ２の電流量を変化させるため、入力抵抗Ｒ１と帰還抵抗Ｒ２との間にアナログスイッチを設けないで良いため、高周波領域におけるゲインの損失を低減することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態に係るゲイン増幅回路の概略構成を示す回路図である。
【図２】本発明の実施の形態に係るゲイン増幅回路のオペアンプ内部の回路図である。
【図３】オペアンプの寄生容量を考慮したゲイン増幅回路のモデル図である。
【図４】ゲイン増幅回路のループ利得を説明するための説明図である。
【図５】ゲイン増幅回路の閉ループ利得を説明するための説明図である。
【図６】従来のゲイン増幅回路の概略構成を示す回路図である。
【図７】従来のゲイン増幅回路に存在する寄生容量を説明するための説明図である。
【符号の説明】
【００６０】
１０  ゲイン増幅回路
ＯＰ１  オペアンプ
Ｒ１  入力抵抗
Ｒ２  帰還抵抗
Ｓ１、Ｓ２、Ｓ３  アナログスイッチ
Ｓ１ａ、Ｓ２ａ、Ｓ３ａ、ｓ１ｂ、ｓ２ｂ、ｓ３ｂ  スイッチ
【図１】
2008177862.tif 000008
【図２】
2008177862.tif 000009
【図３】
2008177862.tif 000010
【図４】
2008177862.tif 000011
【図５】
2008177862.tif 000012
【図６】
2008177862.tif 000013
【図７】
2008177862.tif 000014