(57)【要約】【課題】半導体装置において、今後のさらなる高精細化（画素数の増大）及び小型化に伴う各表示画素ピッチの微細化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。【解決手段】同一基板上に第１のトランジスタと第２のトランジスタを有し、第１のトランジスタは、結晶構造を有する第１の半導体膜と、その上に順に積層して設けられた第１の絶縁膜と、結晶構造を有する第２の半導体膜と、第２の絶縁膜と、第１のゲート電極とを有し、第２のトランジスタは、結晶構造を有する第３の半導体膜と、その上に順に積層して設けられた第１の絶縁膜と、第３の絶縁膜と、第２のゲート電極とを有し、第２の絶縁膜と第３の絶縁膜は同一の材料からなる。【選択図】図１４
2008235905.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上に第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタは、
結晶構造を有する第１の半導体膜と、
前記結晶構造を有する第１の半導体膜上の第１の絶縁膜と、
前記第１の絶縁膜上の結晶構造を有する第２の半導体膜と、
前記結晶構造を有する第２の半導体膜上の第２の絶縁膜と、
前記第２の絶縁膜上の第１のゲート電極とを有し、
前記第２のトランジスタは、
結晶構造を有する第３の半導体膜と、
前記結晶構造を有する第３の半導体膜上の前記第１の絶縁膜と、
前記第１の絶縁膜上の第３の絶縁膜と、
前記第３の絶縁膜上の第２のゲート電極とを有し、
前記第２の絶縁膜と前記第３の絶縁膜は同一材料でなることを特徴とする半導体装置。
【請求項２】
請求項１において、前記結晶構造を有する第１の半導体膜及び前記結晶構造を有する第３の半導体膜の膜厚は、前記結晶構造を有する第２の半導体膜と同じ、又は前記結晶構造を有する第２の半導体膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項３】
請求項１において、前記結晶構造を有する第１の半導体膜及び前記結晶構造を有する第３の半導体膜の膜厚は、前記結晶構造を有する第２の半導体膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、前記結晶構造を有する第１の半導体膜及び前記結晶構造を有する第３の半導体膜はシリコン又はシリコンゲルマニウムであり、前記結晶構造を有する第２の半導体膜はシリコン又はシリコンゲルマニウムであることを特徴とする半導体装置。
【請求項５】
同一基板上に、非晶質構造を有する第１の半導体膜と非晶質構造を有する第３の半導体膜を形成し、
前記非晶質構造を有する第１の半導体膜と前記非晶質構造を有する第３の半導体膜上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に、非晶質構造を有する第２の半導体膜を形成し、
前記非晶質構造を有する第２の半導体膜及び前記第１の絶縁膜を通過させて前記非晶質構造を有する第１の半導体膜及び前記非晶質構造を有する第３の半導体膜にレーザー光を照射して、前記非晶質構造を有する第１の半導体膜、前記非晶質構造を有する第２の半導体膜、及び前記非晶質構造を有する第３の半導体膜を、結晶構造を有する第１の半導体膜、結晶構造を有する第２の半導体膜、及び結晶構造を有する第３の半導体膜とし、
前記結晶構造を有する第１の半導体膜と重なる部分が残るように前記結晶構造を有する第２の半導体膜をエッチングし、
前記結晶構造を有する第２の半導体膜上に、第２の絶縁膜を形成し、
前記結晶構造を有する第２の半導体膜と重なるように前記第２の絶縁膜を介して第１のゲート電極を形成し、前記結晶構造を有する第３の半導体膜と重なるように前記第１の絶縁膜及び前記第２の絶縁膜を介して第２のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項６】
請求項５において、前記レーザー光は、４００ｎｍ〜８００ｎｍの波長域を有する光であることを特徴とする半導体装置の作製方法。
【請求項７】
請求項５又は６において、前記レーザー光は、連続発振型の固体レーザから出射した光であることを特徴とする半導体装置の作製方法。
【請求項８】
請求項７において、前記連続発振型の固体レーザとして、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされた、ＹＡＧ、ＹＶＯ４、ＹＬＦ又はＹＡｌＯ３の結晶を使ったレーザを用いることを特徴とする半導体装置の作製方法。
【請求項９】
請求項５乃至８のいずれか一において、前記結晶構造を有する第１の半導体膜の膜厚は、前記結晶構造を有する第２の半導体膜と同じ、又は前記結晶構造を有する第２の半導体膜の膜厚よりも薄いことを特徴とする半導体装置の作製方法。
【請求項１０】
請求項５乃至８のいずれか一において、前記結晶構造を有する第１の半導体膜の膜厚は、前記結晶構造を有する第２の半導体膜の膜厚よりも厚いことを特徴とする半導体装置の作製方法。
【請求項１１】
請求項５乃至１０のいずれか一において、前記結晶構造を有する第１の半導体膜及び前記結晶構造を有する第３の半導体膜はシリコン又はシリコンゲルマニウムであり、前記結晶構造を有する第２の半導体膜はシリコン又はシリコンゲルマニウムであることを特徴とする半導体装置の作製方法。
【請求項１２】
請求項５乃至１１のいずれか一において、前記非晶質構造を有する第１の半導体膜及び前記非晶質構造を有する第３の半導体膜に前記レーザー光の焦点を合わせることを特徴とする半導体装置の作製方法。
【請求項１３】
請求項５乃至１２のいずれか一において、前記非晶質構造を有する第１の半導体膜及び前記非晶質構造を有する第３の半導体膜の下方に金属膜が設けられた状態で前記レーザー光を照射することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項５乃至請求項１３のいずれか一において、
前記第１のゲート電極をマスクとして前記結晶構造を有する第２の半導体膜にｐ型の不純物元素を添加し、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして、前記結晶構造を有する第１の半導体膜及び前記結晶構造を有する第３の半導体膜にｎ型の不純物元素を添加することを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１４において、
前記結晶構造を有する第２の半導体膜を通過させて前記結晶構造を有する第１の半導体膜にレーザー光を照射し、且つ前記結晶構造を有する第３の半導体膜にレーザー光を照射して、前記結晶構造を有する第１の半導体膜、前記結晶構造を有する第２の半導体膜及び前記結晶構造を有する第３の半導体膜中に添加されたｐ型及びｎ型の不純物元素を活性化することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびエレクトロルミネッセンス表示装置に代表される発光装置、およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に各種機器の表示装置のスイッチング素子として開発が急がれている。
【０００４】
特に、マトリクス上に配置された表示画素毎にＴＦＴからなるスイッチング素子を設けたアクティブマトリクス型の液晶表示装置が開発されている。
【０００５】
アクティブマトリクス型の液晶表示装置においては、画素部において有効画面領域を広げる開発が進められている。有効画面領域の面積を大きくするには画素部に配置されるＴＦＴの占める面積をできるだけ小さくする必要に迫られている。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。同一基板上に駆動回路と画素部を形成した場合、駆動回路をＴＡＢ方式で実装したものと比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特に、有機発光素子（ＯＬＥＤ：Organic Light Emitting Device）においては、１つの画素に役割の異なる複数のＴＦＴが必要とされている。また、液晶表示装置においても、１つの画素にスイッチング用のＴＦＴとＳＲＡＭなどの記憶素子とを形成する試みがなされている。また、同一基板上に画素部と駆動回路とを形成する場合においても、できるだけ小型化することが望まれている。このように、ある限られた面積内に複数の素子を形成しようとする場合、平面に並べて素子を配置する設計、あるいは素子を積みあげる設計が考えられる。平面に並べて素子を配置する場合、占める所要面積が必要となるので面積が限られている場合、限界がある。また、素子を積み上げる設計をする場合、例えば２つのＴＦＴを積み上げる場合、単純に工程数が２倍もしくはそれ以上となってしまい、工程の複雑化、コストの増大、スループットの低下、歩留まりの低下に結び付いてしまう。
【０００７】
また、素子を積み上げる設計をする従来の技術として、例えば、特開平10-93099号公報、特開平10-93100号公報があり、半導体基板上にＦＥＴとＴＦＴとを積み重ねた構造が開示されている。また、特開平11−40772号公報にはバルクトランジスタ上に絶縁膜を介してＴＦＴを重畳させて配置する構造が開示されている。これらの公報では、いずれも半導体基板を用い、ＦＥＴやバルクトランジスタを形成し、その上に単純にＴＦＴを形成しているものである。
【０００８】
本発明は、液晶表示装置に代表される電気光学装置、ＯＬＥＤを有する発光装置、ならびに半導体装置において、今後のさらなる高精細化(画素数の増大)及び小型化に伴う各表示画素ピッチの微細化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。
【課題を解決するための手段】
【０００９】
本発明は、それぞれ絶縁膜を間に挟んで異なる層に設けられた複数の半導体層（結晶構造を有する半導体膜）が互いに一部重なるように配置し、各半導体層で機能の異なる複数の素子を形成して集積し、回路規模を小さくすることを特徴としている。なお、前記素子とは、薄膜トランジスタ（ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴ）、メモリー素子、薄膜ダイオード、シリコンのＰＩＮ接合からなる光電変換素子、またはシリコン抵抗素子である。
【００１０】
本明細書で開示する発明の構成１は、絶縁表面上に、結晶構造を有する半導体膜からなる第１の半導体層を有する第１の素子と、前記第１の半導体層上に絶縁膜と、該絶縁膜上に結晶構造を有する半導体膜からなる第２の半導体層を有する第２の素子とを有し、前記第１の半導体層と前記第２の半導体層の間には前記絶縁膜のみを有しており、前記第１の半導体層の一部は、前記絶縁膜を挟んで前記第２の半導体層の一部と重なっていることを特徴とする半導体装置である。
【００１１】
代表的には、絶縁膜を間に挟んで異なる層に２層の半導体層（代表的にはポリシリコン膜）を設け、２層の半導体層のうち、下層の半導体層の下方にゲート電極を設けて逆スタガ型ＴＦＴを設置し、上層の半導体層の上方にゲート電極を設けてトップゲート型ＴＦＴを設置する。また、上層の半導体層にｐ型を付与する不純物元素を添加してもよいし、下層の半導体層にｎ型を付与する不純物元素を添加してもよく、それぞれｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを形成することができる。これらのＴＦＴを組み合わせることによって従来よりも小さい面積でＣＭＯＳ回路（インバータ回路、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、シフトレジスタ回路、サンプリング回路、Ｄ／Ａコンバータ回路、Ａ／Ｄコンバータ回路、ラッチ回路、バッファ回路など）を構成することができる。ＣＭＯＳ回路とは、少なくとも一つのｎチャネル型ＴＦＴと一つのｐチャネル型ＴＦＴとを有する回路を指している。加えて、これらのＣＭＯＳ回路を組み合わせることによってＳＲＡＭやＤＲＡＭなどのメモリ素子やその他の素子を構成することができる。従って、様々な回路や素子を有する駆動回路が占める面積を小さくすることができ、額縁部の面積が小さくなるので全体のサイズがよりコンパクトになる。
【００１２】
本明細書で開示する発明の構成２は、図１にその代表的な例を示すように、ｎチャネル型ＴＦＴ上にｐチャネル型ＴＦＴを形成した構成、即ち、絶縁表面上に設けられたＣＭＯＳ回路を有する半導体装置であって、第１の半導体層を活性層とするｎチャネル型ＴＦＴと、前記第１の半導体層上に絶縁膜と、該絶縁膜上に第２の半導体層を活性層とするｐチャネル型ＴＦＴとが相補的に接続され、前記第１の半導体層と前記第２の半導体層の間には前記絶縁膜のみを有しており、前記第２の半導体層の上方には前記ｐチャネル型ＴＦＴのゲート絶縁膜及びゲート電極を有し、前記第１の半導体層の下方には前記ｎチャネル型ＴＦＴのゲート絶縁膜及びゲート電極を有し、前記第１の半導体層の一部が前記絶縁膜を挟んで前記第２の半導体層の一部と重なっていることを特徴とする半導体装置である。
【００１３】
また、導電型を付与する不純物元素のドーピング処理の際、自己整合的にトップゲート型ＴＦＴのゲート電極をマスクとして行えば、マスク数を削減でき、同一のチャネル長を有するトップゲート型ＴＦＴと逆スタガ型ＴＦＴとが実現できる。
【００１４】
また、本明細書で開示する発明の構成３は、ｐチャネル型ＴＦＴ上にｎチャネル型ＴＦＴを形成した構成、即ち、絶縁表面上に設けられたＣＭＯＳ回路を有する半導体装置であって、第１の半導体層を活性層とするｐチャネル型ＴＦＴと、前記第１の半導体層上に絶縁膜と、該絶縁膜上に第２の半導体層を活性層とするｎチャネル型ＴＦＴとが相補的に接続され、前記第１の半導体層と前記第２の半導体層の間には前記絶縁膜のみを有しており、前記第２の半導体層の上方には前記ｎチャネル型ＴＦＴのゲート絶縁膜及びゲート電極を有し、前記第１の半導体層の下方には前記ｐチャネル型ＴＦＴのゲート絶縁膜及びゲート電極を有し、前記第１の半導体層の一部が絶縁膜を挟んで前記第２の半導体層の一部と重なっていることを特徴とする半導体装置である。
【００１５】
また、本発明により、ＯＬＥＤを有する発光装置において、一つの画素にスイッチング用ＴＦＴと電流制御用ＴＦＴとを小さい面積で形成することができる。
従って、有効画面領域の面積を大きくすることができ、さらに一つの画素サイズを小さくすることができるため、高精細な発光装置を実現することができる。
【００１６】
また、本明細書で開示する発明の構成４は、絶縁表面上に設けられたＯＬＥＤを有する半導体装置であって、第１の半導体層を活性層とするｎチャネル型ＴＦＴと、前記第１の半導体層上に絶縁膜と、該絶縁膜上に第２の半導体層を活性層とするｐチャネル型ＴＦＴとを有し、前記ｐチャネル型ＴＦＴは、ＯＬＥＤに接続され、前記第１の半導体層と前記第２の半導体層の間には前記絶縁膜のみを有しており、前記第２の半導体層の上方には前記ｐチャネル型ＴＦＴのゲート絶縁膜及びゲート電極を有し、前記第１の半導体層の下方には前記ｎチャネル型ＴＦＴのゲート絶縁膜及びゲート電極を有し、前記第１の半導体層の一部が絶縁膜を挟んで前記第２の半導体層の一部と重なっていることを特徴とする半導体装置である。
【００１７】
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に形成された全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【００１８】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極と、陰極とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【００１９】
また、液晶表示装置においても、本発明により、一つの画素にスイッチング用ＴＦＴとインバータ回路からなるメモリ素子（ＳＲＡＭ、ＤＲＡＭなど）とを小さい面積で形成し、有効画面領域の面積を大きくすることができ、さらに一つの画素サイズを小さくすることができるため、高精細な液晶表示装置を実現することができる。
【００２０】
また、２層の半導体層両方にｎ型を付与する不純物元素を添加することによって、２つのｎチャネル型ＴＦＴ（トップゲート型と逆スタガ型）を形成することもできる。
【００２１】
また、上記構成１〜４とは異なる構成として、１つの半導体層に１つのゲート電極を設けるのではなく、２つの半導体層に１つのゲート電極を設けてもよい。
その場合、２層の半導体層のうち、下層の半導体層の下方、或いは、上層の半導体層の上方にゲート電極を設ける。また、２つの半導体層に１つのゲート電極を設け、２つの層の半導体層にｎ型或いはｐ型を付与する不純物元素を添加した場合、２層の半導体層に挟まれた絶縁膜の厚さによってしきい値電圧が異なる。また、上層の半導体層にｐ型を付与する不純物元素を添加し、下層の半導体層にｎ型を付与する不純物元素を添加してもよく、それぞれｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを形成することができる。共通のゲート電極を備えているため、ゲート電極をマスクとして導電型を付与する不純物元素のドーピングを行えば、チャネル長を同一とすることができる。これらのＴＦＴを組み合わせることによって小さい面積でＣＭＯＳ回路を構成することができる。
【００２２】
本明細書で開示する発明の構成５は、絶縁表面上に設けられたＣＭＯＳ回路を有する半導体装置であって、第１の半導体層を活性層とするｎチャネル型ＴＦＴと、前記第１の半導体層上に絶縁膜と、該絶縁膜上に第２の半導体層を活性層とするｐチャネル型ＴＦＴとが相補的に接続され、前記第１の半導体層と前記第２の半導体層の間には前記絶縁膜のみを有しており、前記第２の半導体層の上方にはゲート絶縁膜及びゲート電極を有し、前記ｎチャネル型ＴＦＴと前記ｐチャネル型ＴＦＴの前記ゲート電極は同一であり、前記第１の半導体層の一部が前記絶縁膜を挟んで前記第２の半導体層の一部と重なっていることを特徴とする半導体装置である。
【００２３】
また、上記構成５によって、ＯＬＥＤを有する発光装置において、一つの画素にスイッチング用ＴＦＴと電流制御用ＴＦＴとを小さい面積で形成することができる。また、上記構成５によって、液晶表示装置において、一つの画素にスイッチング用ＴＦＴとインバータ回路からなるメモリ素子（ＳＲＡＭ、ＤＲＡＭなど）とを小さい面積で形成することができる。
【００２４】
また、上記構成２乃至５のいずれか一において、前記第１の半導体層と前記第２の半導体層は、結晶構造を有する半導体膜である。
【００２５】
また、上記構成２乃至５のいずれか一において、前記第１の半導体層および前記第２の半導体層は、少なくともチャネル形成領域と、ソース領域と、ドレイン領域とをそれぞれ有し、前記第１の半導体層の一部が絶縁膜を挟んで前記第２の半導体層の一部と重なっている領域は少なくともチャネル形成領域であり、ソース領域またはドレイン領域も互いに重なっていることを特徴としている。
【００２６】
なお、本明細書中でチャネル形成領域と呼んでいる領域は、キャリア（電子・ホール）が流れる部分（チャネルとも呼ばれる）を含む領域を指しており、例えば、逆スタガ型ＴＦＴの場合には、ゲート電極の上方に位置するゲート絶縁膜と半導体膜との界面近傍でチャネルが形成されるが、半導体膜の界面近傍を含み半導体膜を覆う絶縁膜とゲート絶縁膜に挟まれた領域全体をチャネル形成領域と呼んでいる。
【００２７】
また、上記構成２乃至５のいずれか一において、前記第１の半導体層におけるチャネル形成領域のチャネル長と、前記第２の半導体層におけるチャネル形成領域のチャネル長とが同一であることを特徴としている。
【００２８】
なお、特開平５−２５７１６９号公報には、液晶表示装置において、逆スタガ型ＴＦＴとスタガ型ＴＦＴを積み重ねて２つのＴＦＴを作製し、一方をｎチャネルとし、もう一方をｐチャネルとする技術が開示されている。しかし、上記公報は、２つのＴＦＴを形成しているとは言うものの、ソース及びドレインを共通とし、２つのＴＦＴが一つのスイッチング素子としてのみ機能しているものであって、本発明とは大きく異なっている。本発明は、異なる機能を有する複数の素子を形成するものである。加えて、上記公報は、アモルファスシリコンであるので、駆動回路のＣＭＯＳ回路を形成することは困難であり、また、ＯＬＥＤに接続するＴＦＴとしては不向きである。
【００２９】
また、上記構成１〜５とは異なる構成として、２つの半導体層に１つのゲート電極を設け、複数のチャネル形成領域を有するＴＦＴとしてもよい。この場合、上層の半導体層と下層の半導体層を電気的に接続するための接続電極を設ける。
共通のゲート電極を備えているため、チャネル長を同一とすることができるが、ゲート電極からの距離がそれぞれ異なるため従来のダブルゲート構造とは異なっている。こうすることによって複数のゲート電極を配置することなく、小さい面積でマルチゲート構造が実現できる。例えば、液晶表示装置において、一つの画素に複数のチャネル形成領域を有するスイッチング用ＴＦＴを小さい面積で形成することができる。
【００３０】
本明細書で開示する発明の構成６は、図４にその一例を示すように、絶縁表面上に設けられた複数のチャネル形成領域を備えたＴＦＴを有する半導体装置であって、第１の半導体層と、第２の半導体層とを活性層とするＴＦＴであり、前記第１の半導体層と前記第２の半導体層とは電極で電気的に接続されており、前記第１の半導体層と前記第２の半導体層の間には絶縁膜のみを有しており、前記第２の半導体層上にＴＦＴのゲート絶縁膜と、該ゲート絶縁膜上にゲート電極とを有し、  前記第２の半導体層のうち、前記ゲート絶縁膜を間に挟んで前記ゲート電極と重なる領域が第２のチャネル形成領域であり、  前記第１の半導体層のうち、前記ゲート絶縁膜及び前記第２のチャネル形成領域及び前記絶縁膜を間に挟んで前記ゲート電極と重なる領域が第１のチャネル形成領域であることを特徴とする半導体装置である。
【００３１】
また、上記構成６とし、２つの半導体層に１つのゲート電極を設け、複数のチャネル形成領域を有するＴＦＴは、導電型を付与する不純物元素のドーピングを自己整合的に共通のゲート電極をマスクとして行えば、同一のチャネル長を有するマルチゲート構造が実現できる。
【００３２】
また、上記構成６とし、２つの半導体層に１つのゲート電極を設け、複数のチャネル形成領域を有するＴＦＴとした場合、２つの半導体層に挟まれる絶縁膜を誘電体として容量を形成することも可能である。
【００３３】
また、上記構成１乃至６のいずれか一において、前記第１の半導体層の膜厚は、前記第２の半導体層と同じ、若しくは前記第２の半導体層の膜厚よりも薄いことを特徴としている。
【００３４】
また、上記構成１乃至６のいずれか一において、複数の半導体層の間に設けられた絶縁膜の膜厚は１０ｎｍ〜２μｍの範囲で適宜選択すればよい。特に、異なる素子を複数形成する場合、該絶縁膜の膜厚を２００ｎｍ以上とすれば、各半導体層を活性層とする複数の各素子を駆動させた時、互いの素子同士での影響がほとんどないものとすることができる。
【００３５】
また、上記構成１〜６を自由に組み合わせて同一基板上に複数種の構成を形成してもよい。
【００３６】
また、絶縁膜を間に挟んで異なる層に設けられた複数の半導体層の作製方法も本発明の特徴の一つであり、レーザー光の照射処理により複数の半導体層の結晶化を同時に行う。従って、各半導体層の間には絶縁膜のみ設けて、全ての半導体層にレーザー光が照射されるように積層されている。具体的には、レーザー光を上層の非晶質構造を有する半導体膜に照射して結晶化させるとともに、前記レーザー光の一部を上層の非晶質構造を有する半導体膜に通過させ、さらに絶縁膜を通過させ、下層の非晶質構造を有する半導体膜に照射して結晶化させ、同時に結晶構造を有する半導体膜からなる複数の半導体層を形成する。そして、これら複数の半導体層を有する素子を一つ、若しくは複数作製する。
【００３７】
本明細書で開示する作製方法に関する構成は、絶縁表面上に第１の非晶質構造を有する半導体膜を形成する第１工程と、該半導体膜上に絶縁膜を形成する第２工程と、該絶縁膜上に第２の非晶質構造を有する半導体膜を形成する第３工程と、前記第１の非晶質構造を有する半導体膜と、前記第２の非晶質構造を有する半導体膜とに対してレーザー光を照射し、同時に前記第１の結晶構造を有する半導体膜と、前記第２の結晶構造を有する半導体膜とを形成する第４工程とを有する半導体装置の作製方法である。
【００３８】
本発明において用いるレーザー光としては、エキシマレーザ、Ａｒレーザ、Ｋｒレーザ等の気体レーザーや、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどの固体レーザーや、半導体レーザー励起の全固体赤外レーザから選択すればよく、少なくとも一層の半導体層を通過する波長域であり、且つ、半導体層に吸収される波長域である大出力のレーザーが望ましい。図６（Ａ）に膜厚５５ｎｍのアモルファスシリコン膜に対する透過率を示し、図６（Ｂ）にその反射率を示した。また、図７（Ａ）に膜厚５５ｎｍのポリシリコン膜に対する透過率を示し、図７（Ｂ）にその反射率を示した。なお、図６及び図７において、ある波長では、透過率と反射率と吸収率との和が１である。
【００３９】
図６及び図７から、本発明において用いるレーザー光としては、４００ｎｍ〜８００ｎｍの波長域を有する光であることが好ましい。
【００４０】
また、レーザー発振の形態は、連続発振、パルス発振のいずれでもよく、照射領域におけるレーザービームの形状も線状または矩形状または楕円状でもよい。
非晶質構造を有する半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザが適用される。当該レーザの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
【００４１】
非晶質構造を有する半導体膜に連続発振するレーザービームを照射して結晶化させる場合には、固液界面が保持され、レーザービームの走査方向に連続的な結晶成長を行わせることが可能である。
【００４２】
連続発振するレーザーで与えられるエネルギーは大きいため、１回のレーザー照射処理で２層の半導体層を結晶化させることができる。また、必要であれば、レーザー照射処理を数回繰り返してもよい。また、基板に入射したレーザ光は該基板の表面で反射するが、レーザ光は指向性およびエネルギー密度の高い光であるため、反射光が不適切な箇所を照射するのを防ぐためダンパーを設置して、前記反射光を吸収させるのが好ましい。本発明においては、基板の表面の反射光を２層の半導体層で吸収させることができ、２層以上の半導体層を設ければレーザー光のほとんどを吸収させることができるため、特にダンパーを設置しなくともよい。さらに下層の半導体層の反射光を上層の半導体層に再度照射して吸収させることもでき、効率よく半導体層にレーザー光を照射することもできる。また、２層の半導体層の間、半導体層と基板との間で反射を繰り返すことで、効率よく半導体層にレーザー光を照射することもできる。また、２層の半導体層の下方に反射率の高い金属膜を設けた場合、２層の半導体層の間、半導体層と金属膜との間で反射を繰り返すことで、効率よく半導体層にレーザー光を照射することもできる。本発明は、半導体層を１層通過したレーザー光を有効に利用するものである。このように、大出力のレーザーで効率よく２層の半導体層にエネルギーを与えることができる。また、大出力のレーザーの照射によって基板などに与えるダメージを抑えることができる。
【００４３】
また、選択的にレーザー光を照射して走査する場合、２層の半導体層を結晶化させることができるため、トータルの照射面積を少なくすることができ、スループットが向上する。
【００４４】
また、半導体レーザー励起の全固体赤外レーザを用いる場合、全固体赤外レーザー光の波長（1064ｎｍ）をグリーン変換光学結晶を使って半分にし、高出力（１００Ｗ以上）のグリーンレーザー光（波長532ｎｍ）を発生させればよい。
【００４５】
また、アモルファスシリコン膜に対する透過率が低いレーザーを用いた場合、レーザー光のほとんどが上層の半導体層に吸収されるため、上層の半導体層と、下層の半導体層との結晶状態は異なるものとなる。
【００４６】
上層の半導体層を活性層とするＴＦＴと、下層の半導体層を活性層とするＴＦＴとで特性が異なっても構わない場合には、上層の半導体層と、下層の半導体層との結晶状態が異なっていてもよい。例えば、ＣＭＯＳ回路に用いるＴＦＴは、オンオフ比が十分とれ、少なくともオフ電流値が１×１０-6（Ａ）以下であればよい。また、一方のＴＦＴの特性が特に重要である場合は、第１の非晶質構造を有する半導体膜に吸収されるレーザー光のエネルギーと、第２の非晶質構造を有する半導体膜に吸収されるレーザー光のエネルギーとを異ならせてもよい。
【００４７】
上層の半導体層を活性層とするＴＦＴと、下層の半導体層を活性層とするＴＦＴとで特性が同一であることが望ましい場合には、ほぼ同一の結晶性を有する半導体層を得るために、２層の半導体層の膜厚を変えてトータルで吸収されるエネルギーを同程度にすることが好ましい。例えば、２つの半導体層のうち、上層を薄い膜厚とし、下層を厚い膜厚としてもよい。上層を通過するレーザーが半分、即ち上層の半導体層に対する吸収率が５０％である場合、下層の膜厚は、上層の膜厚の約２倍とすればよい。
【００４８】
また、ほぼ同一の結晶性を有する半導体層を得るために、２層の半導体層の材料を変えてもよい。
【００４９】
ただし、非晶質構造を有する半導体膜に吸収されにくいレーザー光の波長を選択すれば、２つの半導体層の結晶状態を同一とすることも可能である。例えば、ＹＶＯ4レーザーの第２高調波（５３２nm）を用いた連続発振レーザーであれば、アモルファスシリコン膜やポリシリコン膜に対する透過率が高いため、ほぼ同一の結晶性を有する半導体層を得ることができる。また、レーザー光が照射された２層の半導体層が互いに保温層となり、冷却期間もほぼ同時となるため、ほぼ同一の結晶状態を有する半導体層を得ることができる。また、２層の半導体層が互いに保温層となり、冷却期間が長くなるため、大粒径化を生じさせることもできる。この場合、下層の半導体層には、上層の半導体層からの放熱エネルギーと、レーザー光（絶縁膜と上層の半導体層を通過したレーザー光）からのエネルギーとが両方与えられ、上層の半導体層にはレーザー光からのエネルギーと、下層の半導体層で反射したレーザー光のエネルギーとが与えられる。
【００５０】
また、第１の非晶質構造を有する半導体膜に吸収されるレーザー光のエネルギーと、第２の非晶質構造を有する半導体膜に吸収されるレーザー光のエネルギーとを同一とするために、上層に与えるエネルギー密度と下層に与えるエネルギー密度を異ならせてもよい。上層に照射される照射領域が下層の照射領域よりも大きな照射領域となるように、レーザー光を集光させ、焦点位置または絶縁膜の膜厚を調節してエネルギー密度を調節してもよい。上層を通過するレーザーが半分、即ち透過率が５０％である場合、下層が照射される面積は、上層の半分とすればよい。
【００５１】
また、ここでは半導体層を２層とした例を示したが、絶縁膜をそれぞれ間に挟んで異なる層に３層、またはそれ以上の半導体層を設け、さらなる集積化を図ってもよい。また、種類の異なる複数のＴＦＴを同一基板上に形成する場合、ある領域では絶縁膜を挟んで２層の半導体層を設け、他の領域では１層の半導体層を設けレーザー光を照射してもよい。具体的には、駆動回路には２層の半導体層を設け、画素部には１層の半導体層のみを設けて上記レーザー光を照射し、それぞれＴＦＴを作製すれば、駆動回路には２層の半導体層とすることで占有面積が縮小されたＣＭＯＳ回路が設けられ、画素部には１層の半導体層を活性層とするＴＦＴが設けられる。
【００５２】
また、ここでは上層の半導体層に直接レーザー光を照射した例を示したが、絶縁膜で覆った後、レーザー光を照射してもよい。
【００５３】
従来、このような大出力のレーザーを安定して照射することが困難であったため、本発明の構造を得ることが不可能であった。本発明の構造を固相成長法で形成することも可能であるが、２層の半導体層であれば、結晶化工程が単純に２倍に増え、結晶化処理に要する時間が膨大な時間となり、量産には不向きである。
仮に、本発明の構造を得ようとしても工程数が大幅に増加し、スループットが極端に低下するため量産には不向きな工程となっていた。
【００５４】
本発明は、第１の半導体層のパターニング工程と、第１の半導体層を覆う絶縁膜を形成する工程とが増えるが、結晶化に要する工程においては増やすことなく、半導体層が１層であった場合と同じとすることができる。
【００５５】
また、特表2000−505241号では、保温層を下層とし、該保温層上に絶縁膜を介して半導体層を設け、レーザー光（波長３０８ｎｍ）を照射して大粒径の結晶を得ることが開示されているが、大出力のレーザーではなく、さらに保温層をＴＦＴの活性層として用いることの記載もなく、上記公報技術から本発明は想到しえないものである。上記公報の技術では、レーザー光とし非晶質シリコンを通過しない波長域（３０８ｎｍ）を用いており、下層の保温層は、上層の半導体層からの放熱のみによって加熱されるものである。従って、上記公報の技術では下層の保温層を結晶化させることは困難である。
【００５６】
また、他の発明の作製方法に関する構成は、絶縁表面上に第１の非晶質構造を有する半導体膜を形成する第１工程と、該半導体膜上に第１の絶縁膜を形成する第２工程と、該第１の絶縁膜上に第２の非晶質構造を有する半導体膜を形成する第３工程と、前記第１の非晶質構造を有する半導体膜及び前記第１の絶縁膜を通過させて、前記第２の非晶質構造を有する半導体膜にレーザー光を照射し、同時に前記第１の結晶構造を有する半導体膜と、前記第２の結晶構造を有する半導体膜とを形成する第４工程と、該第２の結晶構造を有する半導体膜上に第２の絶縁膜を形成する第５工程と、前記第２の絶縁膜上にゲート電極を形成する第６工程と、前記ゲート電極をマスクとして前記第１の結晶構造を有する半導体膜または前記第２の結晶構造を有する半導体膜に対してｎ型またはｐ型を付与する不純物元素を添加する第７工程とを有する半導体装置の作製方法である。
【００５７】
また、他の発明の作製方法に関する構成は、絶縁表面上に第１のゲート電極を形成する第１工程と、前記第１のゲート電極を覆う第１の絶縁膜を形成する第２工程と、前記第１の絶縁膜上に第１の非晶質構造を有する半導体膜を形成する第３工程と、該半導体膜上に第２の絶縁膜を形成する第４工程と、該第２の絶縁膜上に第２の非晶質構造を有する半導体膜を形成する第５工程と、前記第１の非晶質構造を有する半導体膜及び前記第２の絶縁膜を通過させて、前記第２の非晶質構造を有する半導体膜にレーザー光を照射し、同時に前記第１の結晶構造を有する半導体膜と、前記第２の結晶構造を有する半導体膜とを形成する第６工程と、該第２の結晶構造を有する半導体膜上に第３の絶縁膜を形成する第７工程と、前記第３の絶縁膜上に第２のゲート電極を形成する第８工程と、前記第２のゲート電極をマスクとして前記第１の結晶構造を有する半導体膜または前記第２の結晶構造を有する半導体膜に対してｎ型またはｐ型を付与する不純物元素を添加する第９工程とを有する半導体装置の作製方法である。
【００５８】
また、上記構成において、前記第１のゲート電極を前記第１の結晶構造を有する半導体膜を活性層とするＴＦＴのゲート電極とし、前記第２のゲート電極を前記第２の結晶構造を有する半導体膜を活性層とするＴＦＴのゲート電極とすることを特徴としている。
【００５９】
また、本発明は、非晶質構造を有する半導体膜の結晶化だけでなく、レーザー光を用いるアニール工程（代表的には活性化処理などの加熱処理）に適用することができる。また、他の発明の作製方法に関する構成は、絶縁表面上に設けられた非晶質構造または結晶構造を有する第１の半導体膜と、該半導体膜上に絶縁膜と、該絶縁膜上に非晶質構造または結晶構造を有する第２の半導体膜とに対してレーザー光を照射し、同時に前記第１の半導体膜と、前記第２の半導体膜とをアニールする工程を有する半導体装置の作製方法である。
【００６０】
また、上記構成１〜６に示した構成を実現するためには、上記レーザー光による２層を同時に結晶化させる方法に限定されず、上記作製方法以外でも作製することは可能である。ただし、上記作製方法以外とすると工程数が多くなり、処理時間も長くなる。上記作製方法以外として同時に結晶化させる方法は、例えば、固相成長法を用いてもよいし、結晶化を助長する金属元素を添加して熱処理を行って結晶化させる方法を用いてもよいし、同時にレーザー光またはランプ光源からの光を照射してもよい。表面側と裏面側からレーザー光を照射して結晶化を行う場合は、レーザー光の波長範囲は特に限定されない。或いは、同時に結晶化させるのではなく、一つの半導体層を結晶化させた後、他の層を結晶化させてもよい。
【発明の効果】
【００６１】
本発明により、比較的少ないマスク数で絶縁表面を有する基板上に複数のＴＦＴを３次元的に高集積化した高性能な半導体装置を実現することができる。
【００６２】
また、本発明により、絶縁表面を有する基板上に形成するＣＭＯＳ回路の占有面積を大幅に縮小することができる。加えて、占有面積を大幅に縮小した本発明のＣＭＯＳ回路は、作製の際に使用するマスク数を６枚または７枚で完成させることができる。
【００６３】
また、本発明により、絶縁表面を有する基板上に形成する複数のＴＦＴの占有面積を大幅に縮小できるため、レイアウトのマージンを広げることができる。
【００６４】
従って、液晶表示装置やＯＬＥＤを有する発光装置などに代表される表示装置において、画素部または駆動回路のいずれか、若しくは両方の領域において、水平方向の占有面積（複数のＴＦＴが占める占有面積）を縮小できる。
【００６５】
また、本発明により、一つの画素サイズをさらに小さくすることが可能となり、高精細な表示装置を実現できる。また、本発明は、複数のＴＦＴの占有面積を大幅に縮小できるため、一つの画素に複数のＴＦＴや様々な回路を設けることができる。
【発明を実施するための最良の形態】
【００６６】
本発明の実施形態について、以下に説明する。
【００６７】
（実施の形態１）
以下に本発明を用いた代表的な半導体装置およびその作製方法を簡略に図１を用いて示す。ここではＣＭＯＳ回路としてインバータ回路を一例として説明する。
【００６８】
図１（Ａ）中、１０は絶縁表面を有する基板、１１は第１の電極、１２ａ、１２ｂは第１の絶縁膜、１３は第１の半導体層、１４は第２の絶縁膜、１５は第２の半導体膜である。
【００６９】
図１（Ａ）において、基板１０はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。ただし、プラスチック基板は耐熱性が低いので比較的低い熱処理温度、例えば３００℃以下に設定することが必要である。
【００７０】
まず、図１（Ａ）に示すように基板１０上に第１の電極１１を形成する。この第１の電極１１は最終的に一方のＴＦＴのゲート電極となる部位であり、第１の導電膜の単層または積層を成膜した後、第１のマスクを用いてパターニングを行って形成すればよい。第１の導電膜の材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。また、導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。なお、ここでは図示しないが、第１の電極１１を形成する前に珪素を主成分とする絶縁膜を下地膜として形成してもよい。
【００７１】
次いで、第１の電極１１を覆って下層となる第１の絶縁膜１２ａを形成する。
さらに、上層となる平坦な第１の絶縁膜１２ｂを形成する。ここでは第１の絶縁膜を２層構造として示したが、珪素を主成分とする絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。ここでは、プラズマＣＶＤ法で下層となる第１の酸化シリコン膜を形成し、上層となる第２の酸化シリコン膜を積層形成した後、公知の平坦化処理、例えば化学的機械研磨（Chemical-Mechanical Polishing：以下、ＣＭＰと記す）と呼ばれる研磨工程を行う。他の平坦化処理として、塗布膜（レジスト膜等）を形成した後エッチングなどを行って平坦化するエッチバック法を用いてもよい。なお、上層となる第１の絶縁膜１２ｂとして、塗布法で平坦な酸化シリコン膜を形成してもよい。この第１の絶縁膜１２ａ、１２ｂは最終的に一方のＴＦＴのゲート絶縁膜となる。第１の絶縁膜１２ａ、１２ｂの合計膜厚は、５０ｎｍ〜２００ｎｍの範囲で適宜選択すればよい。
【００７２】
次いで、２５〜２００ｎｍの範囲の膜厚で非晶質構造を有する第１の半導体膜を形成し、第２のマスクを用いてパターニングを行い、第１の半導体層１３を形成する。また、第１の半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により形成すればよい。また、プラズマＣＶＤ装置は、枚葉式の装置でもよいし、バッチ式の装置でもよい。
【００７３】
なお、本明細書中において「層」とは、パターニング等によってある形状とされた後の状態を指し、「膜」とは成膜直後の状態を指している。
【００７４】
次いで、第１の半導体層１３を覆う第２の絶縁膜１４を形成する。第２の絶縁膜１４は、珪素を主成分とする絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。第２の絶縁膜１４の膜厚は、１０ｎｍ〜２μｍの範囲で適宜選択すればよい。ただし、第２の絶縁膜１４の膜厚や材料によっては最終的に作製される２つのＴＦＴ、即ちＣＭＯＳ回路を駆動させた場合、互いに影響を与えてしまうため、膜厚を２００ｎｍ以上とすることが好ましい。
【００７５】
次いで、第２の絶縁膜１４上に２５〜２００ｎｍの範囲の膜厚で非晶質構造を有する第２の半導体膜１５を形成する。また、第２の半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により形成すればよい。また、第２の半導体膜は、第１の半導体膜と材料や膜厚を異ならせてもよい。
【００７６】
次いで、上記２層の半導体の両方を結晶化させるレーザー光の照射を行う。（図１（Ａ））ここではレーザー光を照射し、第１の半導体膜１５を通過するレーザー光を第１の半導体層１３に照射させるため、少なくとも第１の半導体膜を通過する波長とエネルギーを有するレーザー光であり、２層の半導体を結晶化させることが可能であれば、レーザー光は特に限定されない。非晶質構造を有する半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用する。出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により変換してこれらの高調波を得る。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。なお、入射光と基板の裏面における反射光とが干渉しないように半導体膜表面に対して斜めに照射することが好ましく、その場合、レーザ光の入射角度の変化に対して、反射率は著しく変化するため、レーザ光の反射率の変化が５％以内となる角度以内にするのが望ましい。
【００７７】
また、連続発振のレーザーを用いる場合、レーザー光の照射領域を最終的に形成されるＴＦＴのチャネル長方向（キャリアが移動する方向）に移動させて走査することが好ましい。
【００７８】
また、上記レーザー光の照射によって第２の半導体膜に吸収されたエネルギーは熱となり第１の半導体層に伝導される。従って、各半導体層に吸収される総エネルギーが平均化され、冷却期間がほぼ同一となる。平均化されることによって溶融したシリコンの熱が互いに保持されて冷却期間が長くなるため、大粒径化を生じさせることもできる。即ち、単層で非晶質シリコン膜を連続発振のレーザー光で結晶化させた場合よりも優れた結晶性を有する半導体膜を得ることができる。また、この総エネルギーの平均化は、間に挟まれる第２の絶縁膜の膜厚が薄いほど効果がある。この効果を得るために本発明は、第２の絶縁膜のみを間に挟んで２つの半導体層を配置している。
【００７９】
また、上記レーザー光の照射によって第１の半導体層に反射したレーザー光が再び第２の半導体膜に照射して吸収される。また、第１の半導体層と第２の半導体膜との間で反射が繰り返され、互いの半導体に吸収される。また、第１の半導体層の下方に反射性を有する導電層が設けられていれば、該導電層からのレーザー光の反射による吸収もあり得る。また、基板やステージからのレーザー光の反射による吸収もあり得る。
【００８０】
また、レーザー光の焦点は、どちらの半導体に合わせてもよいが、下層にある第１の半導体層に焦点を合わせた場合、第２の絶縁膜の膜厚にも左右されるが、第１の半導体層に照射されるエネルギー密度を第２の半導体膜に照射されるエネルギー密度よりも大きくすることができる。また、吸収される総エネルギー量が同一となるように第２の半導体膜に対するレーザー光の透過率に合わせて第１の半導体層の膜厚と第２の半導体膜の膜厚を調節してもよい。
【００８１】
また、非晶質構造を有する第２の半導体膜にニッケルを代表とする珪素の結晶化を助長する金属元素を添加した後で、上記レーザー光を照射してもよい。ニッケルを添加することによってレーザー光の条件マージンが広くなるため、良好な結晶構造を有する半導体膜を形成しやすい。また、金属元素を用いて結晶化させる場合、後の工程で添加した金属元素を半導体膜中から除去するゲッタリングを行うことが好ましい。
【００８２】
こうして、結晶構造を有する第１の半導体層１６及び結晶構造を有する第２の半導体膜を得た後、第３のマスクを用いてパターニングを行い、第２の半導体層１７を形成する。ここでは、後で配線とのコンタクトを取るために第１の半導体層１６と第２の半導体層１７のサイズを異ならせている。ただし、ここでの各半導体層の形状には限定されず、少なくとも最終的に形成される互いのチャネル形成領域が第２の絶縁膜１４を間に挟んで重なればよい。また、ここではレーザー光で結晶化させた後にパターニングを行っているが、レーザー光で結晶化させる前にパターニングを行ってもよい。
【００８３】
また、しきい値を制御する必要があれば、結晶構造を有する第１の半導体層１６及び結晶構造を有する第２の半導体膜を得た後、しきい値を制御するためのチャネルドーピングを行ってもよい。
【００８４】
次いで、第２の半導体層１７を覆う第３の絶縁膜１８を形成する。第３の絶縁膜１８としては、珪素を主成分とする絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。また、熱酸化法によって第２の半導体層の表面のみに酸化膜からなる第３の絶縁膜を形成してもよい。また、第３の絶縁膜１８は、最終的にもう一方のゲート絶縁膜となる。第３の絶縁膜１８の膜厚は、５０ｎｍ〜２００ｎｍの範囲で適宜選択すればよい。ここでは、結晶化させた後で第３の絶縁膜１８を形成しているが、第３の絶縁膜を形成した後に、第３の絶縁膜を通過させて上記レーザー光を照射して結晶化を行ってもよい。
【００８５】
次いで、第４のマスクを用いて第１の電極１１に達するコンタクトホールを形成する。次いで、第２の導電膜を形成した後、第５のマスクを用いて第１の電極１１と電気的に接続する第２の電極１９を形成する。（図１（Ｂ））第２の導電膜の材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。また、導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、第２の電極１９は、最終的にもう一方のゲート電極となる。
【００８６】
次いで、第２の電極１９をマスクとして半導体にｎ型またはｐ型を付与する不純物元素を添加する。（図１（Ｃ））ここでは、イオンドーピング法によって第３の絶縁膜１８、第２の半導体層１７、及び第２の絶縁膜１４を通過させてリンを第１の半導体層１６に添加し、自己整合的にｎ型の不純物領域２０、２１を形成する。次いで、イオンドーピング法によって第３の絶縁膜１８を通過させてボロンを第２の半導体層１７に添加し、自己整合的にｐ型の不純物領域２２、２３を形成する。表面からの深さに合わせてそれぞれドーピング条件を適宜設定すれば、それぞれ異なる深さに配置された第１の半導体層と第２の半導体層にそれぞれ所望の不純物濃度を添加することができる。ボロンは原子サイズが小さく、添加後に活性化させにくいため、リンのドーピングによってドーピングダメージを与えて第２の半導体層を非晶質化させている。また、上記ドーピングの順序は特に限定されない。また、イオンドーピング法に代えて、質量分離を行ったイオン注入法を用いてもよい。なお、ドーピングは深さ方向によってドーパントの添加量が変わるため、実際は上方に存在する第２の半導体層によって表面からの深さが異なっている領域、即ち不純物領域２０、２１のうち、チャネル形成領域２８付近の領域にはドーパントが低濃度に添加され、ＬＤＤ領域（図示しない）が形成されている。
【００８７】
また、第２の半導体層に１回目ドーピングを行った後、第３の絶縁膜１８をドライエッチングで選択的に除去して第２の電極１９と重なる部分のみを残し、第２の半導体層を露呈させて２回目のドーピングを行って第１の半導体層に添加してもよい。さらに、ドーピング後に第２の半導体層と第２の絶縁膜との選択比が高ければ、ドライエッチングで第２の絶縁膜のうち、第２の半導体層と重なる部分のみを残し、第１の半導体層を露呈させてもよい。第１の半導体層及び第２の半導体層を露呈させることができれば、後の工程である第１の半導体層に達するコンタクトホールの形成が容易となる。
【００８８】
次いで、添加した不純物元素を活性化するために加熱処理、ランプ光源からの強光の照射、またはレーザー光の照射を行う。また、第２の半導体層を通過するレーザー光を用いて、同時に２層の活性化を行ってもよい。連続発振が可能な固体レーザ（ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、または半導体レーザー励起の全固体赤外レーザ等）を用い、基本波の第２高調波〜第４高調波を活性化に用いる場合には、０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）が必要である。また、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。また、裏面側と表面側との両面から強光やレーザー光を照射してもよい。なお、表面側と裏面側からレーザー光を照射して活性化を行う場合は、レーザー光の波長範囲は特に限定されない。また、活性化と同時にゲート絶縁膜となる絶縁膜へのプラズマダメージやゲート絶縁膜となる絶縁膜と半導体層との界面へのプラズマダメージを回復することができる。
【００８９】
次いで、層間絶縁膜２４を形成し、水素化を行った後、第６のマスクを用いて不純物領域２０〜２３に達するコンタクトホールをそれぞれ形成する。各コンタクトホールは、選択比が十分とれるのであれば同時に形成してもよいが、別々に形成してもよいし、段階的に形成してもよい。第２の半導体層１７の不純物領域２２、２３に達するコンタクトホールは、第１の半導体層１６の不純物領域２０、２１に達するコンタクトホールよりも内側が形成される。次いで、第３の導電膜を形成し、第７のマスクを用いて各不純物領域２０〜２３とそれぞれ電気的に接続する配線２５〜２７を形成する。（図１（Ｄ１））
【００９０】
以上の工程で、第２の電極１９をゲート電極とし、且つ、第３の絶縁膜１８をゲート絶縁膜とし、且つ、ソース領域２３と、ドレイン領域２２と、これらの領域に挟まれたチャネル形成領域２９とを活性層とし、且つ、ソース領域２３と接続するソース配線２７と、ドレイン領域２３と接続するドレイン配線２５と、を有するトップゲート構造のｐチャネル型ＴＦＴ３０が完成する。加えて、第１の電極１１をゲート電極とし、且つ、ソース領域２１と、ドレイン領域２０と、これらの領域に挟まれたチャネル形成領域２８とを活性層とする逆スタガ構造のｎチャネル型ＴＦＴが完成する。
【００９１】
また、必要であれば適宜、ＴＦＴを覆って窒化膜からなるパッシベーション膜（保護膜）を形成してもよい。
【００９２】
また、本発明の作製工程においては、ＣＭＯＳ回路を７枚のマスクで作製することができる。従来、並列に並べてＣＭＯＳ回路を作製する場合、半導体層のパターニング、ゲート電極のパターニング、ｎ型を付与する不純物元素のドーピングマスク、ｐ型を付与する不純物元素のドーピングマスク、コンタクトホールのパターニング、配線のパターニングと６枚のマスクが必要であった。本発明は、１枚のマスク数の増加のみによって大幅にＣＭＯＳ回路の所要面積を縮小できる。
【００９３】
また、図１（Ｄ２）に上面図の一例を示す。図１（Ｄ２）中の鎖線Ａ−Ａ’で切断した断面図が図１（Ｄ１）に対応している。なお、この上面図では、アイランド状の第２の電極１９が配線から分岐した第１の電極１１に接続しているが、本発明はこの上面図に限定されず、例えば、第１の電極をアイランド状とし、第２の電極で配線を引き回してもよい。また、第１の電極１１と第２の電極１９の幅を同一として図示したが、実際は、パターニング精度にもよるが第１の電極１１の幅と第２の電極１９の幅は異なる。例えば、第１の電極の幅を第２の電極よりも大きくした場合には、第１の絶縁膜１２ａ、１２ｂを間に挟んで、ゲート電極である第１の電極１１とソース領域またはドレイン領域である不純物領域２０、２１とが一部重なる構造となる。また、第１の電極の幅を第２の電極よりも小さくした場合には、チャネル形成領域とソース領域（またはドレイン領域）との間にオフセット領域（チャネル形成領域と同じ材料からなる）が形成される。
【００９４】
図１（Ｄ２）に示すように第２の電極１９は、第１の電極１１に接続されており、第１の電極１１は、ソース領域２１と、ドレイン領域２０と、これらの領域に挟まれたチャネル形成領域２８とを活性層とするｎチャネル型ＴＦＴのゲート電極である。また、コンタクトを取るために第１の半導体層と第２の半導体層のサイズは異なっているが、特に形状は限定されない。また、ｎチャネル型ＴＦＴのチャネル形成領域２８は、ｐチャネル型ＴＦＴのチャネル形成領域２９のチャネル長Ｌと同一である。一方、ここでは位置関係を分かりやすく示す都合上、ｎチャネル型ＴＦＴのほうが、チャネル幅Ｗが若干大きいものとしたが特に限定されず、同一としても構わない。また、ｎチャネル型ＴＦＴは逆スタガ型ＴＦＴであり、ゲート絶縁膜は、第１の絶縁膜１２ａ、１２ｂである。また、ドレイン領域２０は、ドレイン配線２５と電気的に接続されており、上記ｐチャネル型ＴＦＴ３０と相補的に組み合わせれば、ＣＭＯＳ回路を形成することができる。なお、図１（Ｄ３）にＣＭＯＳ回路とした場合の等価回路図の一例を示す。
【００９５】
このＣＭＯＳ回路を駆動させた場合、ゲート配線（第１の電極１１及び第２の電極１９を含む）に負（マイナス）のある任意の電圧（ｐチャネル型ＴＦＴ３０のしきい値より大きいマイナス電圧）が印加されれば、ｐチャネル型ＴＦＴ３０がオン状態となり、ｎチャネル型ＴＦＴがオフ状態となり、ソース配線２７に接続された電源電圧線の電圧Ｖｃｃがドレイン配線２５に与えられる。一方、ゲート配線に正（プラス）のある任意の電圧（ｎチャネル型ＴＦＴのしきい値より大きいプラス電圧）が印加されれば、ｎチャネル型ＴＦＴがオン状態となり、ｐチャネル型ＴＦＴ３０がオフ状態となり、ソース配線に接続されたＧＮＤ（もしくは固定電位）と同じ電位がドレイン配線２５に与えられる。
【００９６】
また、図１と同一の構成でシミュレーションを行った。シミュレーションの条件は、第１の絶縁膜１２ａ、１２ｂ及び第３の絶縁膜１８における膜厚を１１０ｎｍとし、チャネルサイズ（Ｌ／Ｗ）を７μｍ／８μｍとし、第１の半導体層１６及び第２の半導体層１７における膜厚を５０ｎｍとし、ｐチャネル型ＴＦＴ３０のソース領域またはドレイン領域におけるキャリア（Ｂ：ボロン）密度を１×１０20／ｃｍ3としてチャネル形成領域２９におけるキャリア（Ｂ：ボロン）密度を２×１０16／ｃｍ3とし、ｎチャネル型ＴＦＴのソース領域またはドレイン領域におけるキャリア（Ｐ：ボロン）密度を１×１０20／ｃｍ3としてチャネル形成領域２８におけるキャリア（Ｂ：ボロン）密度を２×１０16／ｃｍ3とした。また、第１の半導体層１６と第２の半導体層１７との膜質は同一と仮定する。
【００９７】
ゲート電極である第２の電極１９に−１０Ｖの電圧を印加した場合（ｎチャネル型ＴＦＴがオフ状態の場合）、第２の絶縁膜１４の膜厚（５０ｎｍ〜２００ｎｍ）によらず、ｐチャネル型ＴＦＴ３０のＶｔｈ（しきい値）は、ほとんど変化せず、−２．４４Ｖ〜−２．４７Ｖの範囲となった。Ｓ値（サブスレッシュルド係数）においては、第２の絶縁膜１４の膜厚が５０ｎｍの時に０．３４Ｖ／ｄｅｃ、１００ｎｍの時に０．３０Ｖ／ｄｅｃ、２００ｎｍの時に０．２７Ｖ／ｄｅｃとなっており、第２の絶縁膜１４の膜厚が厚ければ厚いほど優れた値となることから、第２の絶縁膜１４の膜厚は２００ｎｍ以上とすることが好ましい。
【００９８】
また、ゲート電極である第２の電極１９に１０Ｖの電圧を印加した場合（ｐチャネル型ＴＦＴがオフ状態の場合）においても、第２の絶縁膜１４の膜厚（５０ｎｍ〜２００ｎｍ）によらず、ｎチャネル型ＴＦＴ３０のＶｔｈ（しきい値）は、ほとんど変化せず、１．５８Ｖ〜１．６６Ｖの範囲となった。Ｓ値においては、第２の絶縁膜１４の膜厚が５０ｎｍの時に０．３２Ｖ／ｄｅｃ、１００ｎｍの時に０．３０Ｖ／ｄｅｃ、２００ｎｍの時に０．２８Ｖ／ｄｅｃとなっており、第２の絶縁膜１４の膜厚が厚ければ厚いほど優れた値となることから、第２の絶縁膜１４の膜厚は２００ｎｍ以上とすることが好ましい。
【００９９】
なお、比較のため、ゲート絶縁膜を１１０ｎｍとし、半導体層を５０ｎｍとし、ソース領域またはドレイン領域におけるキャリア（Ｂ：ボロン）密度を１×１０20／ｃｍ3としてチャネル形成領域におけるキャリア（Ｂ：ボロン）密度を２×１０16／ｃｍ3とした一般的な構造のｐチャネル型ＴＦＴの各特性値は、しきい値＝−２．０９Ｖ、Ｓ値は０．２５Ｖ／ｄｅｃと仮定している。また、ソース領域またはドレイン領域におけるキャリア（Ｐ：リン）密度を１×１０20／ｃｍ3としてチャネル形成領域におけるキャリア（Ｂ：ボロン）密度を２×１０16／ｃｍ3とした一般的な構造のｎチャネル型ＴＦＴの各特性値は、しきい値＝１．３１Ｖ、Ｓ値は０．２６Ｖ／ｄｅｃと仮定している。
【０１００】
また、オン電流値やオフ電流値においては、ほとんど差がないため、問題なくＣＭＯＳ回路として駆動させることができる。ただし、上記シミュレーションでは一般的な構造のＴＦＴの半導体層と、本発明のＴＦＴの半導体層を同一の膜質として仮定しているものである。本発明は、レーザー光を照射して同時に２層の半導体層を溶融させた場合、吸収された熱が互いに保持されて、溶融したシリコンの冷却期間が単層の半導体層を溶融させた場合に比べ長くなるため、優れた結晶性を有する半導体膜が得られる。
【０１０１】
また、ここでは第１の半導体層１６にｎ型を付与する不純物元素を添加し、第２の半導体層１７にｐ型を付与する不純物元素を添加した例を示したが、第１の半導体層１６にｐ型を付与する不純物元素を添加し、第２の半導体層１７にｎ型を付与する不純物元素を添加してもよい。
【０１０２】
また、ここでは第１の半導体層を非晶質構造を有する膜を成膜し、第２の絶縁膜を形成し、非晶質構造を有する第２の半導体膜を成膜した後で上記レーザー光によって同時に結晶化させて２層の結晶構造を有する半導体層を得る例を示したが、ＬＰＣＶＤ法などによって結晶構造を有する膜を形成してパターニングを行って第１の半導体層を形成した後、第２の絶縁膜を形成し、非晶質構造を有する第２の半導体膜を成膜した後で上記レーザー光によって第２の半導体膜を結晶化させると同時に第１の半導体層をアニールすることによって２層の結晶構造を有する半導体層を得てもよい。
【０１０３】
また、本発明は図１（Ｄ１）のＴＦＴ構造に限定されず、必要があればマスクを用いて、チャネル形成領域とドレイン領域（またはソース領域）との間にＬＤＤ領域を有する低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造としてもよい。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。
【０１０４】
また、図１（Ｄ１）のＴＦＴは、シングルゲート構造であるが、特に限定されず、ゲート電極を平面状に２つ並列配置して２つのチャネル形成領域を有するダブルゲート構造としてもよいし、３つ以上複数のチャネル形成領域を有するマルチゲート構造としてもよい。
【０１０５】
本発明により、ＣＭＯＳ回路の占有面積を大幅に縮小することができる。従って、ＣＭＯＳ回路を含む駆動回路の小型化が可能となる。
【０１０６】
（実施の形態２）
以下に本発明を用いた代表的なＯＬＥＤを有する発光装置を簡略に図２及び図３を用いて示す。ここでは一つの画素に２つのＴＦＴ（第１ＴＦＴ５５、第２ＴＦＴ５６）を有する発光装置を一例として説明する。
【０１０７】
図２（Ａ）に示す断面図において、４０は基板、４１は第１の電極（ゲート配線）、４２は第１の絶縁膜、４３ａ、４３ｂはソース領域またはドレイン領域、４３はチャネル形成領域、４４は第２の絶縁膜、４５ａはソース領域、４５ｂはドレイン領域、４５ｃはチャネル形成領域、４６は第３の絶縁膜、４７は第２の電極、４８ａ、４８ｂは第４の絶縁膜、４９は陰極または陽極、５０はソース配線、５１は接続電極、５２は電源線、５３は接続電極、５４はバンクである。
【０１０８】
基板４０としては、ガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、第１の電極４１、第２の電極４７、ソース配線５０、接続電極５１、５３、電源線５２としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料の単層またはこれらの積層で形成する。また、これらの電極や配線としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の絶縁膜４２、第２の絶縁膜４４、第３の絶縁膜４６、第４の絶縁膜４８ａ、４８ｂ、バンク５４としては、塗布法やプラズマＣＶＤ法やスパッタ法やＬＰＣＶＤ法などによって、珪素を主成分とする絶縁膜（酸化珪素膜、窒化珪素膜、酸化窒化珪素膜など）、または有機樹脂膜の単層膜またはこれらを２層以上積層させて形成すればよい。また、４３ａ〜４３ｃ、４５ａから４５ｃを含む半導体層は、シリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した膜を結晶化させればよい。
【０１０９】
また、上面図を図２（Ｂ）に示す。図２（Ｂ）中の鎖線で切断した断面図が図２（Ａ）に対応している。
【０１１０】
なお、図２（Ａ）及び図２（Ｂ）は、ＯＬＥＤの陰極または陽極を作製した段階での図であり、有機発光層およびその上に形成される陽極または陰極は図示していない。また、図２では保持容量を図示していないが、ＯＬＥＤの駆動方法に合わせて保持容量を設けなくとも、保持容量を設けてもよい。
【０１１１】
また、ＯＬＥＤに流れる電流をＴＦＴで制御する場合、大きく分けて２通りの方法がある。具体的には、飽和領域と呼ばれる電圧範囲で電流を制御する方法と、飽和領域に達するまでの電圧範囲で電流を制御する方法とがある。本明細書では、Ｖｄ−Ｉｄ曲線において、電流値がほぼ一定となるＶｄの範囲を飽和領域と呼んでいる。本発明はＯＬＥＤの駆動方法に限定されず、どのような駆動方法を用いてもよい。
【０１１２】
また、作製方法は実施の形態１に示した手順とほぼ同一であるので、ここでは簡略な説明と、異なる点を以下に示す。
【０１１３】
まず、絶縁表面を有する基板４０上に下地絶縁膜（図示しない）を設け、第１ＴＦＴのゲート電極となる第１の電極４１を形成する。次いで、第１ＴＦＴのゲート絶縁膜となる第１の絶縁膜４２（５０ｎｍ〜２００ｎｍの範囲の膜厚）と、非晶質構造を有する第１の半導体膜（２５〜２００ｎｍの範囲の膜厚）とを形成する。ここでは界面の汚染を防ぐため、大気に触れることなく連続的に第１の絶縁膜４２と第１の半導体膜をプラズマＣＶＤ法で形成する。
【０１１４】
次いで、第１の半導体膜をパターニングして所望の形状とする。次いで、第２の絶縁膜４４と、非晶質構造を有する第２の半導体膜（２５〜２００ｎｍの範囲の膜厚）とを形成する。ここでは界面の汚染を防ぐため、大気に触れることなく連続的に第２の絶縁膜４４と第２の半導体膜をプラズマＣＶＤ法で形成する。第２の絶縁膜４４の膜厚は、１０ｎｍ〜２μｍの範囲で適宜選択すればよい。
【０１１５】
次いで、非晶質構造を有する第１の半導体層及び非晶質構造を有する第２の半導体膜を結晶化させる。結晶化方法は特に限定されないが、ここでは、出力１０Ｗの連続発振のＹＶＯ4レーザから射出された第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用する。好ましくは光学系により照射面にて楕円形状のレーザ光に成形して、非晶質構造を有する第１の半導体層及び非晶質構造を有する第２の半導体膜に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。非晶質構造を有する第１の半導体層及び非晶質構造を有する第２の半導体膜にレーザー光を照射することによって、吸収された熱が互いに保持されて冷却期間が長くなるため、大粒径化を生じさせることもできる。即ち、単層で非晶質シリコン膜を連続発振のレーザー光で結晶化させた場合よりも優れた結晶性を有する半導体膜を得ることができる。
【０１１６】
次いで、上記第２の半導体膜のパターニングを行った後、第２の半導体層の表面を洗浄し、珪素を主成分とする絶縁膜の単層または積層からなる第３の絶縁膜４６を形成する。また、熱酸化法によって第２の半導体層の表面のみに酸化膜からなる第３の絶縁膜を形成してもよい。なお、第３の絶縁膜４６は最終的に第２ＴＦＴのゲート絶縁膜となる。第３の絶縁膜４６の膜厚は、５０ｎｍ〜２００ｎｍの範囲で適宜選択すればよい。
【０１１７】
次いで、第３の絶縁膜上に第２の電極４７を形成する。なお、第２の電極４７は最終的に第２ＴＦＴのゲート電極となる。ここでは、チャネル長方向における第１の電極４１の幅よりも第２の電極４７の幅を狭いものとしているが特に限定されない。また、第１の電極の幅を第２の電極よりも狭くした場合には、チャネル形成領域とソース領域（またはドレイン領域）との間にオフセット領域（チャネル形成領域と同じ材料からなる）が形成される。
【０１１８】
次いで、第２の電極４７をマスクとしてイオンドーピング法またはイオン注入法によって、２つの半導体層にｎ型またはｐ型を付与する不純物元素を自己整合的に添加して不純物領域４３ａ、４３ｂ、４５ａ、４５ｂを形成する。第２の電極４７をマスクとするため、第１ＴＦＴのチャネル形成領域４３ｃと第２ＴＦＴのチャネル形成領域４４ｃのチャネル長Ｌは同一となる。また、第１ＴＦＴは、ゲート絶縁膜となる第１の絶縁膜４２を間に挟んで、ゲート電極である第１の電極４１とソース領域またはドレイン領域である不純物領域４３ａ、４３ｂとが一部重なる。なお、ドーピングは深さ方向によってドーパントの添加量が変わるため、実際は上方に存在する第２の半導体層によって表面からの深さが異なっている領域、即ち不純物領域４３ａ、４３ｂのうち、チャネル形成領域４３ｃ付近の領域にはドーパントが低濃度に添加され、ＬＤＤ領域（図示しない）が形成されている。
【０１１９】
第１の半導体層にｎ型の不純物元素を添加すれば、第１ＴＦＴをｎチャネル型ＴＦＴとすることができ、第１の半導体層にｐ型の不純物元素を添加すれば、第１ＴＦＴをｐチャネル型ＴＦＴとすることができる。また、第２の半導体層にｎ型の不純物元素を添加すれば、第２ＴＦＴをｎチャネル型ＴＦＴとすることができ、第２の半導体層にｐ型の不純物元素を添加すれば、第２ＴＦＴをｐチャネル型ＴＦＴとすることができる。
【０１２０】
第２ＴＦＴをｎチャネル型ＴＦＴとするか、それともｐチャネル型ＴＦＴとするかは、実施者が適宜決定すればよい。
【０１２１】
次いで、添加した不純物元素を活性化するために加熱処理、ランプ光源からの強光の照射、またはレーザー光の照射を行う。また、第２の半導体層を通過するレーザー光を用いて、同時に２層の活性化を行ってもよい。連続発振が可能な固体レーザ（ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、または半導体レーザー励起の全固体赤外レーザ等）を用い、基本波の第２高調波〜第４高調波を活性化に用いる場合には、０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）が必要である。また、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。また、裏面側と表面側との両面から強光やレーザー光を照射してもよい。なお、表面側と裏面側からレーザー光を照射して活性化を行う場合は、レーザー光の波長範囲は特に限定されない。また、活性化と同時にゲート絶縁膜となる絶縁膜へのプラズマダメージやゲート絶縁膜となる絶縁膜と半導体層との界面へのプラズマダメージを回復することができる。
【０１２２】
次いで、下層４８ａを有機樹脂からなる平坦膜とし、上層４８ｂを無機絶縁膜とする層間絶縁膜を形成し、水素化を行った後、陰極または陽極４９を形成する。なお、４９を陰極とするか陽極とするかは実施者が適宜決定すればよい。図示しないが、出入力端子部において、同時にパッド電極を形成してもよい。
【０１２３】
次いで、マスクを用いて不純物領域４３ａ、４３ｂ、４５ａ、４５ｂに達するコンタクトホールをそれぞれ形成する。また、図示しないが、出入力端子部に第１の電極４１に達するコンタクトホールを形成する。第２の半導体層の不純物領域４５ａ、４５ｂに達するコンタクトホールは、第１の半導体層の不純物領域４３ａ、４３ｂに達するコンタクトホールよりも内側が形成される。次いで、第３の導電膜を形成し、マスクを用いて各不純物領域とそれぞれ電気的に接続する配線及び電極５１〜５３を形成する。なお、接続電極５３は、陰極または陽極４９とも電気的に接続する。また、図示しないが、出入力端子部において、第１の電極４１とパッド電極とを接続する電極も形成する。次いで、陰極または陽極４９の端部を覆うように両端にバンクとよばれる絶縁物５４を形成する。
【０１２４】
ここまでの工程が済んだ段階での断面図が図２（Ａ）であり、上面図が図２（Ｂ）である。
【０１２５】
また、ここでは一つの画素に２つのＴＦＴを設けた例を示したが、特に限定されないことは言うまでもない。
【０１２６】
また、必要であれば適宜、ＴＦＴを覆って窒化膜からなるパッシベーション膜（保護膜）を形成してもよい。
【０１２７】
次いで、両端がバンク５４で覆われている陰極または陽極４９上にＥＬ層（有機化合物材料層）およびＯＬＥＤの陽極または陰極を形成する。４９を陰極とした場合、ＥＬ層上には陽極を設ければよく、４９を陽極とした場合、ＥＬ層上には陰極を設ければよい。なお、図示しないが、入出力端子部において、陰極或いは陽極を全画素に共通の配線として機能させ、接続配線を経由して端子電極を形成してもよい。
【０１２８】
ＥＬ層としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、低分子系有機ＥＬ材料や高分子系有機ＥＬ材料を用いればよい。
また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。なお、ＥＬ層は合計しても１００nm程度の薄膜層として形成する。そのため、陰極または陽極として形成する４９の表面は平坦性を高めておく必要がある。
【０１２９】
また、陰極に用いる材料としては仕事関数の小さい金属（代表的には周期表の１族もしくは２族に属する金属元素）や、これらを含む合金を用いることが好ましいとされている。仕事関数が小さければ小さいほど発光効率が向上するため、中でも、陰極に用いる材料としては、アルカリ金属の一つであるＬｉ（リチウム）を含む合金材料が望ましい。
【０１３０】
また、陽極に用いる導電膜としては、陰極を形成する材料よりも仕事関数の大きい材料を用い、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等、さらにＩＴＯよりもシート抵抗の低い材料、具体的には白金（Ｐｔ）、クロム（Ｃｒ）、タングステン（Ｗ）、もしくはニッケル(Ｎｉ)といった材料を用いることができる。
【０１３１】
以上の工程で、ＯＬＥＤと接続するトップゲート型の第２ＴＦＴ５６と、第２ＴＦＴのゲート電極４７がソース領域またはドレイン領域に接続された逆スタガ型の第１ＴＦＴ５５が形成される。
【０１３２】
トップゲート型の第２ＴＦＴ５６は、第２の電極４７をゲート電極とし、且つ、第３の絶縁膜４６をゲート絶縁膜とし、且つ、不純物領域４５ａ、４５ｂと、２つの不純物領域に挟まれたチャネル形成領域４５ｃとを活性層とし、且つ、不純物領域４５ａと接続する接続電極５３と、不純物領域４５ｂと接続する電源線５２と、を有する。
【０１３３】
また、逆スタガ型の第１ＴＦＴ５５は、第１の電極４１をゲート電極とし、且つ、第１の絶縁膜４２をゲート絶縁膜とし、且つ、不純物領域４３ａ、４３ｂと、２つの不純物領域に挟まれたチャネル形成領域４３ｃとを活性層とし、且つ、不純物領域４３ａと接続する接続電極５１と、不純物領域４３ｂと接続するソース配線５０と、を有する。
【０１３４】
次いで、陰極と、有機化合物層と、陽極とを少なくとも有するＯＬＥＤを保護膜、封止基板、シリコンオイル、或いは封止缶で封入することにより、ＯＬＥＤを外部から完全に遮断し、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことが好ましい。ただし、後でＦＰＣと接続する必要のある入出力端子部には保護膜などは設けなくともよい。
【０１３５】
なお、図２（Ｃ）に等価回路図を示す。ただし、図２（Ｃ）に示す等価回路図は第２の絶縁膜によって２つのＴＦＴ間で相互に影響を与えず独立させた場合のものである。図２（Ｃ）中、５７は発光素子であり、５８は電源線である。
【０１３６】
ＯＬＥＤに電流を供給する第２ＴＦＴ５６をｐチャネル型ＴＦＴとする場合、図３（Ａ）に示すような接続を行えばよい。また、ＯＬＥＤに電流を供給する第２ＴＦＴ５６をｎチャネル型ＴＦＴとする場合、図３（Ｂ）に示すような接続を行えばよい。なお、図３（Ａ）及び図３（Ｂ）では、ＯＬＥＤに電流を供給するＴＦＴのみを示したが、該ＴＦＴのゲート電極の先には複数のＴＦＴなどからなる様々な回路を設けてもよく、特に限定されないことは言うまでもない。
【０１３７】
実施の形態１に示すＣＭＯＳ回路とする場合、ゲート電極が共通であるため、上下のゲート電圧は同一であるが、本実施の形態においては、ゲート電極が共通ではない。本実施の形態において、下側のゲート電極４１に印加される電圧と上側のゲート電極４７に印加される電圧が異なっており、互いにスキャンさせながら駆動させることになる。即ち、第２ＴＦＴ５６にゲート電極４１から電圧を印加することができ、第１ＴＦＴ５５にゲート電極４７から電圧を印加することもできる。こうすることで、一つの半導体層の上下にチャネル（デュアルチャネル）を形成するデュアルゲート構造の効果に似た効果、即ち、閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０１３８】
また、第２ＴＦＴをｐチャネル型ＴＦＴとし、第１ＴＦＴをｎチャネル型ＴＦＴとして、第２ＴＦＴのゲート電極に−１０Ｖの電圧を印加したオン状態のまま、第１ＴＦＴのゲート電極に１０Ｖの電圧を印加してオン状態とし、シミュレーションを行った所、第２の絶縁膜の膜厚が１００ｎｍと２００ｎｍとした場合にＳ値が０．２５Ｖ／ｄｅｃとなり、仮定した一般的な構造のｎチャネル型ＴＦＴのＳ値（０．２６Ｖ／ｄｅｃ）よりも低い値とすることができる。従って、第２の絶縁膜の膜厚は１００ｎｍ以上とすることが望ましい。ただし、上記シミュレーションでは一般的な構造のＴＦＴの半導体層と、本発明のＴＦＴの半導体層を同一の膜質として仮定しているものである。本発明は、レーザー光を照射して同時に２層の半導体層を溶融させた場合、吸収された熱が互いに保持されて、溶融したシリコンの冷却期間が単層の半導体層を溶融させた場合に比べ長くなるため、優れた結晶性を有する半導体膜が得られる。
【０１３９】
また、本発明は、複数のＴＦＴの占有面積を大幅に縮小できるため、レイアウトのマージンを広げることができるとともに、一つの画素サイズをさらに小さくして高精細な表示が可能な発光装置を実現できる。また、本発明は、複数のＴＦＴの占有面積を大幅に縮小できるため、一つの画素に複数のＴＦＴを設けることによって発光装置の表示面積が低下する構成とした場合に特に有効である。
【０１４０】
また、本実施の形態は、実施の形態１と自由に組み合わせることができる。従って、同一基板上に画素部と駆動回路とを形成する場合、本実施の形態によって画素サイズを小さくすることができ、実施の形態１によって駆動回路サイズを小さくすることができる。
【０１４１】
（実施の形態３）
以下に本発明を用いた代表的なＴＦＴおよびその作製方法を図４に示し、液晶表示装置への適用例を図５に示す。実施の形態１、２では構造の異なる複数のＴＦＴを形成した例を示したが、本実施の形態では複数のチャネル形成領域を有するＴＦＴを一例として説明する。
【０１４２】
まず、絶縁表面を有する基板７０上に下地絶縁膜となる第１の絶縁膜７２を形成する。第１の絶縁膜７２としては、珪素を主成分とする絶縁膜の単層膜または２層以上積層させればよい。ここでは図示しないが、第１の絶縁膜７２を２層構造とし、第１の絶縁膜７２の下層として、プラズマＣＶＤ法で成膜温度４００℃、原料ガスＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を５０nm（好ましくは１０〜２００nm）形成する。次いで、表面をオゾン水で洗浄した後、表面の酸化膜を希フッ酸（１／１００希釈）で除去する。次いで、第１の絶縁膜７２の上層として、プラズマＣＶＤ法で成膜温度４００℃、原料ガスＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を１００ｎｍ（好ましくは５０〜２００nm）の厚さに積層形成し、さらに大気解放せずにプラズマＣＶＤ法で成膜温度３００℃、成膜ガスＳｉＨ4で非晶質構造を有する第１の半導体膜（ここではアモルファスシリコン膜）を５４ｎｍの厚さ（好ましくは２５〜２００ｎｍ）で形成する。
【０１４３】
次いで、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された第１の半導体層７３を形成する。第１の半導体層７３を形成した後、レジストからなるマスクを除去する。
【０１４４】
次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、最終的にゲート絶縁膜の１層となる珪素を主成分とする第２の絶縁膜７４を形成する。ここでは、プラズマＣＶＤ法により５０ｎｍの厚さ（好ましくは１ｎｍ〜２００ｎｍ）で酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
【０１４５】
次いで、２５〜２００ｎｍの範囲の膜厚で非晶質構造を有する第２の半導体膜７５を形成する。また、第１の半導体膜や第２の半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により形成すればよい。また、第２の半導体膜は、第１の半導体膜と材料や膜厚を異ならせてもよい。
【０１４６】
次いで、上記２層の半導体の両方を結晶化させるレーザー光の照射を行う。（図４（Ａ））ここでは、出力１０Ｗの連続発振のＹＶＯ4レーザから射出された第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用する。好ましくは光学系により照射面にて楕円形状のレーザ光に成形して、非晶質構造を有する第１の半導体層及び非晶質構造を有する第２の半導体膜に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。非晶質構造を有する第１の半導体層７３及び非晶質構造を有する第２の半導体膜７５にレーザー光を照射することによって、吸収された熱が互いに保持されて冷却期間が長くなるため、大粒径化を生じさせることもできる。即ち、単層で非晶質シリコン膜を連続発振のレーザー光で結晶化させた場合よりも優れた結晶性を有する半導体膜を得ることができる。
【０１４７】
また、珪素の結晶化を助長する金属元素（代表的にはニッケル）を第２の半導体層に添加した後、裏面側から基板を通過させて上記レーザー光の照射を行ってもよい。金属元素を添加する場合には第２の絶縁膜の膜厚を１０ｎｍ以上とし、後の工程で第２の半導体層中から除去または低減するゲッタリング処理を行うことが好ましい。
【０１４８】
また、必要であれば、表面（第２の半導体層）側から上記レーザー光の照射を行った後、裏面（第１の半導体層）側から基板を通過させて再び上記レーザー光の照射を行ってもよい。表面側と裏面側からレーザー光を照射して結晶化を行う場合は、レーザー光の波長範囲は特に限定されず、例えば、波長400ｎｍ以下のエキシマレーザーであってもよい。
【０１４９】
次いで、上記第２の半導体膜のパターニングを行った後、第２の半導体層７７の表面を洗浄する。ここまでの工程で図４（Ｂ）に示す断面図が得られる。次いで、珪素を主成分とする絶縁膜の単層または積層からなる第３の絶縁膜７８を形成する。また、熱酸化法によって第２の半導体層の表面のみに酸化膜からなる第３の絶縁膜を形成してもよい。なお、第３の絶縁膜７８は最終的にゲート絶縁膜の１層となる。第３の絶縁膜７８の膜厚は、５０ｎｍ〜２００ｎｍの範囲で適宜選択すればよい。
【０１５０】
次いで、第１の導電膜を形成し、マスクを用いてエッチングを行って最終的にゲート電極となる第１の電極７１を形成する。次いで、第１の電極７１をマスクとして半導体にｎ型を付与する不純物元素（Ｐ、Ａｓ等）を添加する。（図４（Ｃ））表面からの深さに合わせてそれぞれドーピング条件を適宜設定すれば、それぞれ異なる深さに配置された第１の半導体層と第２の半導体層にそれぞれ所望の不純物濃度を添加することができる。ここでは、イオンドーピング法によって第２の半導体層７７及び第１の半導体層７６にリンを添加し、自己整合的にｎ型の不純物領域８０〜８３を形成する。第２の絶縁膜７４が比較的薄い場合、１回のドーピングで行うこともできる。また、ドーピングを行う前に、第３の絶縁膜７８をドライエッチングで選択的に除去して第１の電極７１と重なる部分のみを残し、第２の半導体層を露呈させて不純物元素の添加を行ってもよい。さらに、第２の半導体層と第２の絶縁膜との選択比が高ければ、ドーピング前後にドライエッチングで第２の絶縁膜のうち、第２の半導体層と重なる部分のみを残し、第１の半導体層を露呈させてもよい。第１の半導体層及び第２の半導体層を露呈させることができれば、後の工程である第１の半導体層に達するコンタクトホールの形成工程が容易となる。
【０１５１】
次いで、添加した不純物元素を活性化するために加熱処理、ランプ光源からの強光の照射、またはレーザー光の照射を行う。また、第２の半導体層を通過するレーザー光を用いて、同時に２層の活性化を行ってもよい。連続発振が可能な固体レーザ（ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、または半導体レーザー励起の全固体赤外レーザ等）を用い、基本波の第２高調波〜第４高調波を活性化に用いる場合には、０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）が必要である。また、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。また、２層の下側には配線などがないため、裏面側もしくは、裏面側と表面側との両面から強光やレーザー光を照射して活性化させることが好ましい。表面側と裏面側からレーザー光を照射して活性化を行う場合は、レーザー光の波長範囲は特に限定されない。また、活性化と同時にゲート絶縁膜となる絶縁膜へのプラズマダメージやゲート絶縁膜となる絶縁膜と半導体層との界面へのプラズマダメージを回復することができる。
【０１５２】
次いで、層間絶縁膜８４を形成し、水素化を行った後、マスクを用いて不純物領域８０〜８３に達するコンタクトホールをそれぞれ形成する。各コンタクトホールは、選択比が十分とれるのであれば同時に形成してもよいが、別々に形成してもよいし、段階的に形成してもよい。第２の半導体層７７の不純物領域８２、８３に達するコンタクトホールは、第１の半導体層７６の不純物領域８０、８１に達するコンタクトホールよりも内側が形成される。ここでは断面図を分かりやすくするため、コンタクトホールを横一列に並べた配置としたが、特に限定されず、各半導体層の形状を適宜変更して所望の面積内に作り込めばよい。次いで、第２の導電膜を形成し、マスクを用いて各不純物領域８０〜８３とそれぞれ電気的に接続する配線８５〜８７を形成する。（図４（Ｄ１））
【０１５３】
以上の工程で、第１の電極７１をゲート電極とし、異なる層に複数のチャネル形成領域８８、８９を有する１つのＴＦＴを形成することができる。共通のゲート電極を備え、自己整合的に形成されているため、チャネル長Ｌを同一とすることができる。このＴＦＴは、ソース領域８３と、ドレイン領域８１とを有し、接続電極８５で接続された不純物領域８０、８２を有している。即ち、このＴＦＴの活性層は、異なる層に分離して存在する構成となっている。なお、チャネル形成領域８８においてキャリアが流れる方向と、チャネル形成領域８９においてキャリアが流れる方向とが反対になっている。
【０１５４】
また、図４（Ｄ２）に上面図を示す。また、図４（Ｄ２）に上面図の一例を示す。図４（Ｄ２）中の鎖線Ａ−Ａ’で切断した断面図が図４（Ｄ１）に対応している。なお、本発明はこの上面図に限定されないことは言うまでもない。
【０１５５】
なお、図４（Ｄ３）に等価回路図の一例を示す。等価回路図で示すと、従来のダブルゲート構造とほぼ同一であるが、各チャネル形成領域８８、８９とゲート電極７１との距離間隔がそれぞれ異なっており、従来のダブルゲート構造とは異なっている。また、ゲート電極を並列して設ける必要がないため、従来のダブルゲート構造のＴＦＴよりも占有面積を小さくすることができる。ゲート電極７１に電圧を印加して上側の半導体層が導通状態となっても下側の半導体層が導通状態とならなければ、ＴＦＴ全体としてオン状態とならない。従って、実際のゲート絶縁膜は、第３の絶縁膜７８と、第２の絶縁膜７４とを合わせたものとなる。この実際のゲート絶縁膜の膜厚を調節することによって自由にオフ電流値やしきい値を設定することができる。加えて、上側のチャネル形成領域８８もゲート絶縁膜の一部として働くとも考えられる。このようなＴＦＴ構造とするとオフ電流値や電流リークを低減することができる。
【０１５６】
また、ここでは第２の絶縁膜を薄くすることによって下側の半導体層に電圧を印加させてオンオフをコントロールする構造としたが、第２の絶縁膜を厚くする構成または、誘電率が非常に低い材料を用いれば、下側の半導体層は抵抗素子として機能させることができる。
【０１５７】
上記ＴＦＴを用いて液晶表示装置に適用する例を図５で説明する。なお、図５中、図４と同じ部位には同じ符号を用いる。
【０１５８】
アクティブマトリクス型の液晶表示装置の画素部には、数十から数百万個の各画素にＴＦＴ（画素ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられる。
【０１５９】
図５（Ａ）にアクティブマトリクス基板における一つの画素に設けられたスイッチング素子周辺の断面図を示し、上面図を図５（Ｂ）に示す。図４（Ａ）と異なっている点は、下層の半導体層と接続するドレイン配線８６に画素電極９０が設けられている点と、ドレイン配線８６がゲート配線７１と第４の絶縁膜８４を間に挟んで重なっている点である。ここでは画素電極９０として透明導電膜（ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）を用いた透過型の液晶表示装置として用いる場合のアクティブマトリクス基板である。なお、第４の絶縁膜８４を誘電体としてドレイン配線８６とゲート配線７１とで保持容量を形成している。
【０１６０】
また、ここでは透過型の液晶表示装置の例を示すが、画素電極の材料として反射性を有する材料（Ａｇ、Ａｌなど）で形成すれば、反射型の液晶表示装置を作製することも可能である。
【０１６１】
図５（Ａ）に示すＴＦＴをマトリクス状に配置したアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜を形成しラビング処理を行う。
なお、ここでは配向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１６２】
次いで、対向基板を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設ける。このカラーフィルタと遮光層とを覆う平坦化膜を設ける。次いで、平坦化膜上に透明導電膜からなる対向電極を画素部に形成し、対向基板の全面に配向膜を形成し、ラビング処理を施す。
【０１６３】
そして、アクティブマトリクス基板と対向基板とをシール材で貼り合わせる。
シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにしてアクティブマトリクス型液晶表示装置が完成する。
【０１６４】
図５にアクティブマトリクス型液晶表示装置の等価回路図を示す。図５（Ｂ）
では図示していないが保持容量９２を他の箇所で形成している。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサ９１を形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０１６５】
画素ＴＦＴは図４に示す手順によって形成されたｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要であるため、本発明のＴＦＴは画素ＴＦＴに有用である。
【０１６６】
本発明により、オフ電流値が十分に低いＴＦＴを小さい面積で作製することができる。また、図４に示すＴＦＴは、一つのゲート電極で構成しており、ゲート電極を並列して設ける必要がないため、従来のダブルゲート構造のＴＦＴよりも占有面積を小さくすることができる。従来のダブルゲート構造のＴＦＴでは、２つのゲート電極を並列に設けるため、少なくともチャネル長方向における長さは、２つのゲート電極の幅と、ゲート電極間の幅が必要であり、パターニング精度によってこれらの長さが決定していた。一方、本発明は、少なくともチャネル長方向における長さは１つのゲート電極の幅のみでよい。従って、本発明により、ＴＦＴの占有面積を大幅に縮小できるため、レイアウトのマージンを広げることができるとともに、透過型の液晶表示装置において開口率の向上に寄与することができる。
【０１６７】
また、ここではｎ型の不純物元素を添加してｎチャネル型ＴＦＴを作製した例を示したが、ｎ型の不純物元素に代えてｐ型の不純物元素を添加すればｐチャネル型ＴＦＴを作製することもできる。
【０１６８】
また、ここではトップゲート型ＴＦＴの例を示したが、第２の半導体層の上方に設けたゲート電極に代えて、ゲート電極を第１の半導体層の下方に設けて逆スタガ型ＴＦＴとすることもできる。
【０１６９】
また、本実施の形態は、実施の形態１や実施の形態２と自由に組み合わせることができる。
【０１７０】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【０１７１】
本実施例では、ＥＬモジュールにおける具体的な回路構成の一例を図８及び図９に示す。
【０１７２】
図８（Ａ）中、１２０は画素部であり、複数の画素１２１がマトリクス状に形成されている。また１２２は信号線駆動回路（ソース配線側駆動回路）、１２３は走査線駆動回路（ゲート配線側駆動回路）である。
【０１７３】
図８（Ａ）で示した画素１２１の詳しい構成の一例を図２に示す。図２の構成は、上記実施の形態２と同一であるため、ここでは詳しい説明は省略する。図８に示す画素１２１は、少なくとも発光素子であるＯＬＥＤ、及びＯＬＥＤに接続して電流を供給するＴＦＴ、該ＴＦＴに接続するＴＦＴ、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。また、図２に示す画素には保持容量を設けていないが、保持容量を設けてもよい。ただし、図２に示す画素構成に限定されないことは言うまでもない。
【０１７４】
なお、図８（Ａ）では信号線駆動回路１２２と走査線駆動回路１２３が、画素部１２０と同じ基板上に形成されているが、本発明はこの構成に限定されない。
信号線駆動回路１２２と走査線駆動回路１２３とが画素部１２０と異なる基板上に一部形成され、ＦＰＣ等のコネクターを介して、画素部１２０と接続されていても良い。また、図８（Ａ）では信号線駆動回路１２２と走査線駆動回路１２３は１つづつ設けられているが、本発明はこの構成に限定されない。信号線駆動回路１２２と走査線駆動回路１２３の数は設計者が任意に設定することができる。
【０１７５】
なお本明細書において接続とは、電気的な接続を意味する。
【０１７６】
また、図８（Ａ）では、画素部１２０に信号線Ｓ１〜Ｓｘと、電源線Ｖ１〜Ｖｘと、走査線Ｇ１〜Ｇｙとが印加される配線とが設けられている。なお信号線と電源線の数は必ずしも同じであるとは限らない。またこれらの配線の他に、別の異なる配線が設けられていても良い。
【０１７７】
電源線Ｖ１〜Ｖｘは所定の電位に保たれている。なお図８（Ａ）ではモノクロの画像を表示する発光装置の構成を示しているが、本発明はカラーの画像を表示する発光装置であっても良い。その場合、電源線Ｖ１〜Ｖｘの電位の高さを全て同じに保たなくても良く、対応する色毎に変えるようにしても良い。
【０１７８】
図８（Ｂ）に図８（Ａ）で示した信号線駆動回路１２２の詳しい構成の一例をブロック図で示す。１２２ａはシフトレジスタ、１２２ｂは記憶回路Ａ、１２２ｃは記憶回路Ｂ、１２２ｄは定電流回路である。
【０１７９】
シフトレジスタ１２２ａにはクロック信号ＣＬＫと、スタートパルス信号ＳＰが入力されている。また記憶回路Ａ１２２ｂにはデジタルビデオ信号（Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｓｉｇｎａｌｓ）が入力されており、記憶回路Ｂ１２２ｃにはラッチ信号（Ｌａｔｃｈ  Ｓｉｇｎａｌｓ）が入力されている。定電流回路１２２ｄから出力される一定の信号電流Ｉｃは信号線へ入力される。
【０１８０】
シフトレジスタ１２２ａに所定の配線からクロック信号ＣＬＫとスタートパルス信号ＳＰとが入力されることによって、タイミング信号が生成される。タイミング信号は記憶回路Ａ１２２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力される。なおこのときシフトレジスタ１２２ａにおいて生成されたタイミング信号を、バッファ等で緩衝増幅してから、記憶回路Ａ１２２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力するような構成にしても良い。
【０１８１】
記憶回路Ａ１２２ｂにタイミング信号が入力されると、該タイミング信号に同期して、ビデオ信号線に入力される１ビット分のデジタルビデオ信号が、順に複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）のそれぞれに書き込まれ、保持される。
【０１８２】
なお、ここでは記憶回路Ａ１２２ｂにデジタルビデオ信号を取り込む際に、記憶回路Ａ１２２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に、順にデジタルビデオ信号を入力しているが、本発明はこの構成に限定されない。
記憶回路Ａ１２２ｂが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０１８３】
記憶回路Ａ１２２ｂの全てのステージのラッチへの、デジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０１８４】
１ライン期間が終了すると、記憶回路Ｂ１２２ｃが有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に、ラッチ信号線を介してラッチシグナル（Latch Signal）が供給される。この瞬間、記憶回路Ａ１２２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に保持されているデジタルビデオ信号は、記憶回路Ｂ１２２ｃが有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に一斉に書き込まれ、保持される。
【０１８５】
デジタルビデオ信号を記憶回路Ｂ１２２ｃに送出し終えた記憶回路Ａ１２２ｂには、シフトレジスタ１２２ａからのタイミング信号に基づき、次の１ビット分のデジタルビデオ信号の書き込みが順次行われる。
【０１８６】
この２順目の１ライン期間中には、記憶回路Ｂ１２２ｃに書き込まれ、保持されているデジタルビデオ信号が定電流回路１２２ｄに入力される。
【０１８７】
また、図９（Ａ）に電流設定回路Ｃ１のより詳しい構成を示す。なお、電流設定回路Ｃ２〜Ｃｘも同じ構成を有する。また、図９（Ｂ）に図９（Ａ）中におけるＳＷとＩｎｂの等価回路を示す。ＳＷやＩｎｂに本発明を適用することも可能であり、駆動回路が占める面積を縮小することができる。本発明を適用する場合には、画素部の構成に合わせることが好ましく、図２では下側をｎチャネル型ＴＦＴとし、上側をｐチャネル型ＴＦＴとしているので、ＳＷやＩｎｂも同様の構成とし、さらにＳＷやＩｎｂに適したサイズに適宜変更すればよい。なお、Ｉｎｂに関しては、実施の形態１にその適用例が示してある。
【０１８８】
電流設定回路Ｃ１は定電流源１３１と、４つのトランスミッションゲートＳＷ１〜ＳＷ４と、２つのインバーターＩｎｂ１、Ｉｎｂ２とを有している。なお、定電流源１３１が有するトランジスタ１３０の極性は、画素が有するトランジスタの極性と同じである。
【０１８９】
記憶回路Ｂ１２２ｃが有するＬＡＴＢ＿１から出力されたデジタルビデオ信号によって、ＳＷ１〜ＳＷ４のスイッチングが制御される。なおＳＷ１及びＳＷ３に入力されるデジタルビデオ信号と、ＳＷ２及びＳＷ４に入力されるデジタルビデオ信号は、Ｉｎｂ１、Ｉｎｂ２によって反転している。そのためＳＷ１及びＳＷ３がオンのときはＳＷ２及びＳＷ４はオフ、ＳＷ１及びＳＷ３がオフのときはＳＷ２及びＳＷ４はオンとなっている。
【０１９０】
ＳＷ１及びＳＷ３がオンのとき、定電流源１３１から０ではない所定の値の電流ＩｃがＳＷ１及びＳＷ３を介して信号線Ｓ１に入力される。
【０１９１】
逆にＳＷ２及びＳＷ４がオンのときは、定電流源１３１からの電流ＩｃはＳＷ２を介してグラウンドに落とされる。またＳＷ４を介して電源線Ｖ１〜Ｖｘの電源電位が信号線Ｓ１に与えられ、Ｉｃ≒０となる。
【０１９２】
再び図８（Ｂ）を参照して、前記の動作が、１ライン期間内に、定電流回路１２２ｄが有する全ての電流設定回路（Ｃ１〜Ｃｘ）において同時に行われる。よって、デジタルビデオ信号により、全ての信号線に入力される信号電流Ｉｃの値が選択される。
【０１９３】
次に、走査線駆動回路１２３の構成について説明する。
【０１９４】
走査線駆動回路１２３は、それぞれシフトレジスタ、バッファを有している。
また場合によってはレベルシフタを有していても良い。
【０１９５】
走査線駆動回路において、シフトレジスタにクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタイミング信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。バッファ回路に本発明を適用することも可能であり、駆動回路が占める面積を縮小することができる。
【０１９６】
走査線には、画素１ライン分のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０１９７】
なお、シフトレジスタの代わりに、例えばデコーダ回路のような走査線の選択ができる別の回路を用いても良い。
【０１９８】
なお、各走査線の電圧を、各走査線にそれぞれ対応する複数の走査線駆動回路で制御しても良いし、いくつかの走査線または全ての走査線の電圧を１つの走査線駆動回路で制御しても良い。
【０１９９】
なお、本発明のＯＬＥＤを有する半導体装置を駆動する信号線駆動回路１２２及び走査線駆動回路１２３は、ここで示す構成に限定されないことは言うまでもない。
【０２００】
本実施例は、上記に示した画素構成に実施の形態２を適用して、画素部の一つの画素における複数のＴＦＴの占有面積を大幅に縮小することができる。加えて上記に示した駆動回路のＣＭＯＳ回路の一部または全てに実施の形態１を適用して駆動回路におけるＣＭＯＳ回路の占有面積を大幅に縮小することができる。なお、本実施例は、実施の形態１や実施の形態２と自由に組み合わせることができる。
【０２０１】
また、実施の形態１や実施の形態２を用いて完成させたＥＬモジュール外観図の一例を図１０に示す。図１０（Ａ）は、ＯＬＥＤを有するモジュール、いわゆるＥＬモジュールの上面図であって、図１０（Ｂ）は図１０（Ａ）をＡ−Ａ’で切断した断面図である。絶縁表面を有する基板２００（例えば、ガラス基板、結晶化ガラス基板、もしくはプラスチック基板等）に、画素部２０２、ソース側駆動回路２０１、及びゲート側駆動回路２０３を形成する。なお、ソース側駆動回路２０１は、図８の信号線駆動回路１２２と対応しており、また、ゲート側駆動回路２０３は、図８の走査線駆動回路１２３と対応しており、画素部２０２は図８の画素部１２０と対応している。これらの画素部や駆動回路は、上述の記載または上記実施の形態１または実施の形態２に従えば得ることができる。
【０２０２】
また、２１８はシール材、２１９は保護膜であり、画素部および駆動回路部はシール材２１８で覆われ、そのシール材は保護膜２１９で覆われている。さらに、接着材を用いてカバー材２２０で封止されている。カバー材２２０としては、プラスチック、ガラス、金属、セラミックス等、いかなる組成の基材でもよい。
また、カバー材２２０の形状および支持体の形状も特に限定されず、平面を有するもの、曲面を有するもの、可曲性を有するもの、フィルム状のものであってもよい。熱や外力などによる変形に耐えるためカバー材２２０は基板２００と同じ材質のもの、例えばガラス基板を用いることが望ましく、本実施例では、サンドブラスト法などにより図１０に示す凹部形状（深さ３〜１０μｍ）に加工する。
さらに加工して乾燥剤２２１が設置できる凹部（深さ５０〜２００μｍ）を形成することが望ましい。また、ＥＬ層２１６を保護するため、基板２００とカバー材２２０の間にシリコンオイルを充填させてもよい。また、多面取りでＥＬモジュールを製造する場合、基板とカバー材とを貼り合わせた後、ＣＯ2レーザー等を用いて端面が一致するように分断してもよい。
【０２０３】
また、ここでは図示しないが、用いる金属層（ここでは陰極など）の反射により背景が映り込むことを防ぐために、位相差板（λ／４板）や偏光板からなる円偏光板と呼ばれる円偏光手段を基板２００に設けてもよい。
【０２０４】
なお、２０８はソース側駆動回路２０１及びゲート側駆動回路２０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）２０９からビデオ信号やクロック信号を受け取る。また、本実施例の発光装置は、デジタル駆動であってもよく、アナログ駆動であってもよく、ビデオ信号はデジタル信号であってもよいし、アナログ信号であってもよい。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、これらの画素部や駆動回路と同一基板上に複雑な集積回路（ＣＰＵ、コントローラ等）を形成することも可能であるが、少ないマスク数での作製は困難である。従って、ＣＰＵ、コントローラ等を備えたＩＣチップを、ＣＯＧ（chip on glass）方式やＴＡＢ（tape automated bonding）方式やワイヤボンディング方法で実装することが好ましい。
【０２０５】
次に、断面構造について図１０（Ｂ）を用いて説明する。基板２００上に絶縁膜２１０が設けられ、絶縁膜２１０の上方には画素部２０２、ゲート側駆動回路２０３が形成されており、画素部２０２は電流制御用ＴＦＴ２１１ａとそのドレインに電気的に接続された画素電極２１２ｂと、スイッチング用ＴＦＴ２１１ｂとを含む複数の画素により形成される。ただし、ここで示した画素構成（１画素に２つのＴＦＴ）に限定されず、さらに複数のＴＦＴや回路を一つの画素に作り込んでもよい。また、ゲート側駆動回路２０３に設ける様々な回路はｎチャネル型ＴＦＴ２１３とｐチャネル型ＴＦＴ２１４とを組み合わせたＣＭＯＳ回路を用いて形成される。
【０２０６】
なお、本実施例では、スイッチング用ＴＦＴ２１１ｂに逆スタガ型であるｎチャネル型ＴＦＴを用い、電流制御用ＴＦＴ２１１ｂにトップゲート型であるｐチャネル型ＴＦＴを用いたが、本発明はこの構成に限定されない。スイッチング用ＴＦＴと電流制御用ＴＦＴはｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも良い。ただし、ＯＬＥＤの陽極を画素電極として用いる場合、電流制御用ＴＦＴはｐチャネル型ＴＦＴであることが望ましく、ＯＬＥＤの陰極を画素電極として用いる場合、電流制御用ＴＦＴはｎチャネル型ＴＦＴであることが望ましい。
【０２０７】
電流制御用ＴＦＴ２１１ａの一方の不純物領域と電気的に接続している接続電極２１２ａに電気的に接続された画素電極２１２ｂはＯＬＥＤの陽極として機能させる。また、画素電極２１２ｂの両端にはバンク２１５が形成され、画素電極２１２ｂ上にはＥＬ層２１６およびＯＬＥＤの陰極２１７が形成される。
【０２０８】
陰極２１７は全画素に共通の配線としても機能し、接続配線２０８を経由してＦＰＣ２０９に電気的に接続されている。仕事関数が小さければ小さいほど発光効率が向上するため、中でも、陰極に用いる材料としては、アルカリ金属の一つであるＬｉ（リチウム）を含む合金材料が望ましい。さらに、画素部２０２及びゲート側駆動回路２０３に含まれる素子は全て陰極２１７、シール材２１８、及び保護膜２１９で覆われている。
【０２０９】
なお、シール材２１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材２１８はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シール材は特に設けなくともよい。
【０２１０】
また、シール材２１８を用いてＯＬＥＤを完全に覆った後、すくなくとも図１０に示すようにＡｌＯＮ膜、ＡｌＮ膜、Ａｌ2Ｏ3膜、またはＤＬＣ膜から選ばれた単層または積層からなる保護膜２１９をシール材２１８の表面（露呈面）に設けることが好ましい。
【０２１１】
以上のような構造でＯＬＥＤを保護膜で封入することにより、ＯＬＥＤを外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。
【０２１２】
また、画素電極を陰極とし、ＥＬ層と陽極を積層して図１０とは逆方向に発光する構成としてもよい。逆方向とした場合にはカバー材は透光性を有する材料で形成し、カバー材に円偏光手段を設ければよい。
【実施例２】
【０２１３】
本実施例では、実施の形態１及び実施例１とは異なる画素構成、具体的には、各画素にメモリー素子（ＳＲＡＭ）を組み込んだ例を示す。図１１に一つの画素の等価回路図を示す。
【０２１４】
図１１において、３０５はスイッチング用ＴＦＴである。スイッチング用ＴＦＴ３０５のゲート電極は、ゲート信号を入力するゲート信号線（Ｇ１〜Ｇｎ）のうちの１つであるゲート信号線３０６に接続されている。スイッチングＴＦＴ３０５のソース領域とドレイン領域は、一方が信号を入力するソース信号線（Ｓ１〜Ｓｎ）のうちの１つであるソース信号線３０７に、もう一方がＳＲＡＭ３０８の入力側に接続されている。ＳＲＡＭ３０８の出力側は電流制御用ＴＦＴ３０９のゲート電極に接続されている。
【０２１５】
また、電流制御用ＴＦＴ３０９のソース領域とドレイン領域は、一方が電流供給線（Ｖ１〜Ｖｎ）の１つである電流供給線３１０に接続され、もう一方はＯＬＥＤ３１１に接続される。
【０２１６】
ＯＬＥＤ３１１は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。陽極が電流制御用ＴＦＴ３０９のソース領域またはドレイン領域と接続している場合、言い換えると陽極が画素電極の場合、陰極は対向電極となる。逆に陰極が電流制御用ＴＦＴ３０９のソース領域またはドレイン領域と接続している場合、言い換えると陰極が画素電極の場合、陽極は対向電極となる。
【０２１７】
ＳＲＡＭ３０８はｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを２つずつ有しており、ｐチャネル型ＴＦＴのソース領域は高電圧側のＶｄｄｈに、ｎチャネル型ＴＦＴのソース領域は低電圧側のＶｓｓに、それぞれ接続されている。１つのｐチャネル型ＴＦＴと１つのｎチャネル型ＴＦＴとが対になっており、１つのＳＲＡＭの中にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとの対が２組存在することになる。
【０２１８】
また、対になったｐチャネル型ＴＦＴとｎチャネル型ＴＦＴは、そのドレイン領域が互いに接続されている。また対になったｐチャネル型ＴＦＴとｎチャネル型ＴＦＴは、そのゲート電極が互いに接続されている。そして互いに、一方の対になっているｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのドレイン領域が、他の一方の対になっているｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのゲート電極と同じ電位に保たれている。
【０２１９】
そして一方の対になっているｐチャネル型及びｎチャネル型ＴＦＴのドレイン領域は入力の信号（Ｖｉｎ）が入る入力側であり、もう一方の対になっているｐチャネル型及びｎチャネル型ＴＦＴのドレイン領域は出力の信号（Ｖｏｕｔ）が出力される出力側である。
【０２２０】
ＳＲＡＭはＶｉｎを保持し、Ｖｉｎを反転させた信号であるＶｏｕｔを出力するように設計されている。つまり、ＶｉｎがＨｉだとＶｏｕｔはＶｓｓ相当のＬｏの信号となり、ＶｉｎがＬｏだとＶｏｕｔはＶｄｄｈ相当のＨｉの信号となる。
【０２２１】
なお、本実施例で示すように、ＳＲＡＭが画素３０４に一つ設けられている場合には、画素中のメモリーデータが保持されているため外部回路の大半を止めた状態で静止画を表示することが可能である。これにより、低消費電力化を実現することができる。
【０２２２】
また、画素に複数のＳＲＡＭを設けることも可能であり、ＳＲＡＭを複数設けた場合には、複数のデータを保持することができるので、時間階調による階調表示を可能になる。
【０２２３】
本実施例では、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとの対を少なくとも一組を実施の形態１または実施の形態２に従って形成し、集積することによってＳＲＡＭ３０８の占有面積を縮小することを可能とする。加えて、スイッチング用ＴＦＴ３０５と電流制御用ＴＦＴ３０９との対を実施の形態２に従って集積することも可能である。
【０２２４】
また、ここではＯＬＥＤを有する発光装置において１つの画素にＳＲＡＭを作り込んだ例を示したが、液晶表示装置において、一つの画素にＳＲＡＭを作り込んでもよい。本発明によって占有面積が縮小されたＳＲＡＭを一つの画素に形成することによって、液晶表示装置の開口率が大幅に向上する。
【０２２５】
また、ここではＳＲＡＭの占有面積を縮小した例を示したが、同様に他のメモリ素子、例えばＤＲＡＭの占有面積を縮小することも可能であり、一つの画素に作り込むことができる。
【０２２６】
なお、本実施例は実施例１、実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることが可能である。
【実施例３】
【０２２７】
本実施例では、実施例１や実施例２とは異なる画素の構成の例を図１２に示す。
【０２２８】
図１２（Ａ）に記載の画素は、ＴＦＴ４１１、４１２、４１３、４１４と、保持容量４１５と、ＯＬＥＤ（発光素子）４１６とを有している。
【０２２９】
本実施例では、１つの画素に設けられる４つのＴＦＴ４１１、４１２、４１３、４１４を実施の形態１または実施の形態２を用いて集積し、占有面積を縮小する。また、集積化しても、駆動方法は変わらない。以下に画素の構成とＯＬＥＤの駆動方法の説明を行う。
【０２３０】
ＴＦＴ４１１は、ゲートが端子４１８に接続され、ソースとドレインが一方は電流源４１７に、他方はＴＦＴ４１３のドレインに接続されている。ＴＦＴ４１２は、ゲートが端子４１９に、ソースとドレインが一方はＴＦＴ４１３のドレインに、他方はＴＦＴ４１３のゲートに接続されている。ＴＦＴ４１３とＴＦＴ４１４は、ゲートが互いに接続されており、ソースが共に端子４２０に接続されている。ＴＦＴ４１４のドレインはＯＬＥＤ４１６の陽極に接続されており、発光素子４１６の陰極は端子４２１に接続されている。保持容量４１５はＴＦＴ４１３及び４１４のゲートとソース間の電圧を保持するように設けられている。端子４２０、４２１には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
【０２３１】
端子４１８、４１９に与えられる電圧によりＴＦＴ４１１、４１２がオンになった後、電流源４１７によってＴＦＴ４１３のドレイン電流が制御される。ここで、ＴＦＴ４１３はゲートとドレインが接続されているため飽和領域で動作している。この場合、ＴＦＴ４１３のドレイン電流はゲート電圧によって変化する。
また、ＴＦＴ４１３とＴＦＴ４１４はそのゲートとソースが互いに接続されているため、ＴＦＴ４１４のゲート電圧がＴＦＴ４１３のゲート電圧と同じ大きさに保たれる。
【０２３２】
よって、ＴＦＴ４１３とＴＦＴ４１４はドレイン電流が比例関係になる。特にＴＦＴの電気特性値が同じであれば、ＴＦＴ４１３とＴＦＴ４１４はドレイン電流が同じになる。ＴＦＴ４１４に流れるドレイン電流はＯＬＥＤ４１６に供給され、該ドレイン電流の大きさに見合った輝度でＯＬＥＤ４１６は発光する。そして、端子４１８、４１９に与えられる電圧によりＴＦＴ４１１、４１２がオフになった後も、ＴＦＴ４１４のゲート電圧が保持容量４１５によって保持されている限り、ＯＬＥＤ４１６は発光し続ける。
【０２３３】
このように、図１２（Ａ）に示した画素は、画素に供給された電流を電圧に変換して保持する手段と、該保持された電圧に応じた大きさの電流を発光素子に流す手段とを有している。
【０２３４】
また、図１２（Ａ）とは異なる画素構成を図１２（Ｂ）に示す。図１２（Ｂ）
に記載の画素は、ＴＦＴ４３１、４３２、４３３、４３４と、保持容量４３５と、ＯＬＥＤ４３６とを有している。
【０２３５】
本実施例では、１つの画素に設けられる４つのＴＦＴ４３１、４３２、４３３、４３４を実施の形態１または実施の形態２を用いて集積し、占有面積を縮小する。また、集積化しても、駆動方法は変わらない。以下に画素の構成とＯＬＥＤの駆動方法の説明を行う。
【０２３６】
ＴＦＴ３１はゲートが端子４３８に接続され、ソースとドレインが一方は電流源３７に、他方はＴＦＴ４３３のソースに接続されている。また、ＴＦＴ４３４はゲートが端子４３８に接続され、ソースとドレインが一方はＴＦＴ４３３のゲートに、他方はＴＦＴ４３３のドレインに接続されている。ＴＦＴ４３２は、ゲートが端子４３９に、ソースとドレインが、一方は端子４４０に、他方はＴＦＴ４３３のソースに接続されている。ＴＦＴ４３４のドレインはＯＬＥＤ４３６の陽極に接続されており、ＯＬＥＤ４３６の陰極は端子４４１に接続されている。
保持容量４３５はＴＦＴ４３３のゲートとソース間の電圧を保持するように設けられている。端子４４０、４４１には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
【０２３７】
端子４３８に与えられる電圧によりＴＦＴ４３１及び４３４がオンになり、かつ端子４３９に与えられる電圧によりＴＦＴ４３２がオフになった後、電流源４３７によってＴＦＴ４３３のドレイン電流が制御される。ここで、ＴＦＴ４３３はゲートとドレインが接続されているため飽和領域で動作している。この場合、ＴＦＴ４３３のドレイン電流はゲート電圧によって変化する。
【０２３８】
ＴＦＴ４３３に流れるドレイン電流はＯＬＥＤ４３６に供給され、該ドレイン電流の大きさに見合った輝度でＯＬＥＤ４３６は発光する。
【０２３９】
そして、端子４３８に与えられる電圧によりＴＦＴ４３１、４３４がオフになった後、端子４３９に与えられる電圧によりＴＦＴ４３２がオンになる。このとき、ＴＦＴ４３３のゲート電圧が保持容量４３５によって保持されている限り、ＴＦＴ４３１、４３４がオンであったときと同じ輝度でＯＬＥＤ４３６は発光し続ける。
【０２４０】
このように、図１２（Ｂ）に示した画素は、画素に供給された電流を電圧に変換して保持し、該保持された電圧に応じた大きさの電流を発光素子に流す手段を有している。
【０２４１】
上述した図１２（Ａ）、（Ｂ）に示す画素は、ＴＦＴの閾値やオン電流等の特性が画素毎にばらついていても、電流源によりＯＬＥＤに流れる電流の大きさを制御するので、画素間でＯＬＥＤの輝度にばらつきが生じるのを防ぐことができる。
【０２４２】
また、本実施例は実施例１と組み合わせることができる。実施例１の画素構成に代えて、図１２（Ａ）、（Ｂ）に示す画素構成とすればよい。
【０２４３】
以上に示したように、本発明は画素の構成やＯＬＥＤの駆動方法によらず適用することが可能である。
【実施例４】
【０２４４】
実施の形態１では、２つのゲート電極を設けてＣＭＯＳ回路を形成した例を示したが、本実施例では、１つのゲート電極でＣＭＯＳ回路を形成する例を図１３に示す。
【０２４５】
なお、途中の工程までは実施の形態３と同一であるのでここでは省略する。また、図１３中、図４と同じ部位には同一の符号を用いる。
【０２４６】
まず、実施の形態３に従って図４（Ｂ）と同じ状態を得る。（図１３（Ａ））
次いで、次いで、実施の形態３に従って、珪素を主成分とする絶縁膜の単層または積層からなる第３の絶縁膜と、第１の電極７１とを形成する。また、熱酸化法によって第２の半導体層の表面のみに酸化膜からなる第３の絶縁膜を形成してもよい。第３の絶縁膜の膜厚は、５０ｎｍ〜２００ｎｍの範囲で適宜選択すればよい。
【０２４７】
次いで、第１の電極７１をマスクとしてエッチングを行って第３の絶縁膜を選択的に除去して第１の電極７１と重なる部分のみを残し、第３の絶縁層５０３を形成する。なお、ここではエッチングを行って第３の絶縁層を形成した例を示すが、行わなくともよい。次いで、一部を露呈させた第２の半導体層に第１の電極７１をマスクとして自己整合的にｐ型を付与する不純物元素（ボロン）を添加して不純物領域５０１、５０２を形成する。（図１３（Ｂ））ここでは露呈させた領域に比較的低い加速電圧で高濃度のドーピングを行うため、第１の半導体層にほとんどｐ型の不純物元素は添加されない。
【０２４８】
次いで、第１の電極７１をマスクとして自己整合的にｎ型を付与する不純物元素（リン）を添加して不純物領域５０４ａ、５０４ｂ、５０５ａ、５０５ｂを形成する。（図１３（Ｃ））ここでは第２の絶縁膜７４を通過させて比較的高い加速電圧で高濃度のドーピングを行う。ここでは、不純物領域５０１、５０２にも低濃度でリンが添加されるが、高濃度にボロンが添加されているため、最終的にｐチャネル型ＴＦＴのソース領域またはドレイン領域として十分に機能する。また、上方に存在する第２の半導体層によって表面からの深さが異なっている領域、即ち不純物領域５０４ｂ、５０５ｂにはドーパントが低濃度に添加され、ＬＤＤ領域となっている。また、ボロンは原子サイズが小さく、添加後に活性化させにくいため、ここでのリンのドーピングによってドーピングダメージを与えて第２の半導体層を非晶質化させ、後の活性化工程で再結晶化（活性化）させやすくしている。
【０２４９】
また、上記ドーピング順序に限定されず、先にｎ型を付与する不純物元素を添加した後でｐ型を付与する不純物元素を添加してもよい。
【０２５０】
次いで、第２の半導体層をマスクとして第２の絶縁膜７４を選択的に除去して、第２の絶縁層５０６を形成する。ただし、第２の絶縁膜と第２の半導体層との選択比が十分取れるエッチング条件および第２の絶縁膜の膜厚とすることが重要である。なお、ここではエッチングを行って第２の絶縁層を形成した例を示すが、行わなくともよい。
【０２５１】
次いで、添加した不純物元素を活性化するために加熱処理、ランプ光源からの強光の照射、またはレーザー光の照射を行う。また、第２の半導体層を通過するレーザー光を用いて、同時に２層の活性化を行ってもよい。連続発振が可能な固体レーザ（ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ等）を用い、基本波の第２高調波〜第４高調波を活性化に用いる場合には、０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０ＭＷ／ｃｍ2）が必要である。また、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。また、２層の下層には電極などが存在しないので、裏面側からレーザー光を照射して２層の半導体層を同時に活性化させることが好ましい。
また、裏面側と表面側との両面から強光やレーザー光を照射してもよい。表面側と裏面側からレーザー光を照射して活性化を行う場合は、レーザー光の波長範囲は特に限定されない。また、活性化と同時にゲート絶縁膜となる絶縁膜へのプラズマダメージやゲート絶縁膜となる絶縁膜と半導体層との界面へのプラズマダメージを回復することができる。
【０２５２】
次いで、層間絶縁膜５０７を形成し、水素化を行った後、各不純物領域に達するコンタクトホールをそれぞれ形成する。各コンタクトホールは、選択比が十分とれるのであれば同時に形成してもよいが、別々に形成してもよい。第２の半導体層の不純物領域５０１、５０２に達するコンタクトホールは、第１の半導体層の不純物領域５０４ａ、５０５ａに達するコンタクトホールよりも内側が形成される。次いで、各不純物領域とそれぞれ電気的に接続する配線５０８〜５１０を形成する。（図１３（Ｄ１））
【０２５３】
以上の工程で、第１の電極７１をゲート電極とし、且つ、第３の絶縁層５０３をゲート絶縁膜とし、且つ、ソース領域５０２と、ドレイン領域５０１と、これらの領域に挟まれたチャネル形成領域５１２とを活性層とし、且つ、ソース領域５０２と接続するソース配線５１０と、ドレイン領域５０１と接続するドレイン配線５０９と、を有するトップゲート構造のｐチャネル型ＴＦＴ５００が完成する。
【０２５４】
加えて、第１の電極７１をゲート電極とし、且つ、第３の絶縁層５０３、第２の絶縁層５０６をゲート絶縁膜とし、且つ、ソース領域５０５ａと、ドレイン領域５０４ａと、ＬＤＤ領域５０４ｂ、５０５ｂと、これらの領域に挟まれたチャネル形成領域５１１とを活性層とし、且つ、ソース領域５０５ａと接続するソース配線５０８と、ドレイン領域５０４ａと接続するドレイン配線５０９と、を有するトップゲート構造のｎチャネル型ＴＦＴが完成する。また、これらのＴＦＴを相補的に組み合わせればＣＭＯＳ回路を作製することができる。
【０２５５】
また、本発明の作製工程においては、ＣＭＯＳ回路を５枚のマスクで作製することができる。従来、並列に並べてＣＭＯＳ回路を作製する場合、半導体層のパターニング、ゲート電極のパターニング、ｎ型を付与する不純物元素のドーピングマスク、ｐ型を付与する不純物元素のドーピングマスク、コンタクトホールのパターニング、配線のパターニングと６枚のマスクが必要であった。本発明は、半導体層のマスクを１枚追加し、ドーピングマスクを２枚削減することでマスク数を増やすことなく大幅にＣＭＯＳ回路の所要面積を縮小できる。
【０２５６】
また、図１３（Ｄ２）に上面図の一例を示す。図１３（Ｄ２）中の鎖線Ａ−Ａ’で切断した断面図が図１３（Ｄ１）に対応している。
【０２５７】
また、コンタクトを取るために第１の半導体層と第２の半導体層のサイズは異なっているが、特に形状は限定されない。また、ｎチャネル型ＴＦＴのチャネル形成領域５１１は、ｐチャネル型ＴＦＴのチャネル形成領域５１２のチャネル長Ｌと同一である。
【０２５８】
なお、図１３（Ｄ３）にＣＭＯＳ回路の一例であるインバータ回路とした場合の等価回路図の一例を示す。等価回路図で示すと、一般的なＣＭＯＳ回路とほぼ同一であるが、実際は、各チャネル形成領域５１１、５１２とゲート電極７１との距離間隔がそれぞれ異なっており、一般的なＣＭＯＳ回路とは異なっている。
従って、ｎチャネル型ＴＦＴにおいて、実際のゲート絶縁膜は、第３の絶縁層５０３と、第２の絶縁層５０６とを合わせたものとなる。このことを考慮にいれると、これらの絶縁層の合計膜厚を５０ｎｍ〜２００ｎｍの範囲で適宜調節することによって自由にオフ電流値やしきい値を設定することができる。加えて、上側のチャネル形成領域５１２もゲート絶縁膜の一部として働くとも考えられる。このようなＴＦＴ構造とするとオフ電流値や電流リークを低減することができる。
【０２５９】
また、ここでは第１の半導体層７６にｎ型を付与する不純物元素を添加し、第２の半導体層７７にｐ型を付与する不純物元素を添加した例を示したが、第１の半導体層７６にｐ型を付与する不純物元素を添加し、第２の半導体層７７にｎ型を付与する不純物元素を添加してもよい。
【０２６０】
また、図１３（Ｄ１）のＴＦＴは、シングルゲート構造であるが、特に限定されず、ゲート電極を平面状に２つ並列配置して２つのチャネル形成領域を有するダブルゲート構造としてもよいし、３つ以上複数のチャネル形成領域を有するマルチゲート構造としてもよい。
【０２６１】
また、ここではトップゲート型ＴＦＴの例を示したが、第２の半導体層の上方に設けたゲート電極に代えて、ゲート電極を第１の半導体層の下方に設けて逆スタガ型ＴＦＴとすることもできる。
【０２６２】
本実施例により、ＣＭＯＳ回路の占有面積を大幅に縮小することができる。従って、ＣＭＯＳ回路を含む駆動回路の小型化が可能となる。
【０２６３】
また、本実施例は実施の形態１乃至３、実施例１乃至３のいずれとも自由に組み合わせることができる。
【０２６４】
例えば、本実施例と実施の形態３と組み合わせる場合には、同一基板上に画素部と駆動回路を形成し、画素部のＴＦＴを実施の形態３に示したオフ電流値の低いＴＦＴを形成し、駆動回路に本実施例のＣＭＯＳ回路を形成してもよい。この場合、駆動回路に互いに重なる２層の半導体層が設けられ、画素部にも互いに重なる２層の半導体層を設けることができる。ただし、２層の半導体層のうち、上層の半導体層にドーピングを別々に行う必要があるのでドーピングマスクが必要となる。
【０２６５】
また、同一基板上に種類の異なるＴＦＴを選択的に形成してもよい。図１４（Ａ）〜（Ｃ）に作製工程の一例を示す。図１４（Ａ）は実施の形態３に示した図４（Ａ）に対応しており、同一の部位には同一の符号を用いる。図１４（Ａ）に示すようにレーザー光を照射した後、第２の半導体層のパターニングを行う。ここで図中、左側に示した領域には第２の半導体層を形成し、右側に示した領域には第２の半導体層を設けないパターニングを行う。次いで、第３の絶縁膜と第１の電極を形成し、第１の電極をマスクとして第３の絶縁膜を選択的に除去して第３の絶縁層５０３を形成する。次いで、ｎ型またはｐ型を付与する不純物元素のドーピングを行い、右側に示した半導体層にｎ型を付与する不純物元素のみを添加する。このドーピング後の図を示したものが、図１４（Ｂ）であり、図１３（Ｃ）と対応している。図１４（Ｂ）、（Ｃ）において、左側に示した領域は図１３（Ｃ）、（Ｄ）と同一であり、同一の部位には同一の符号を用いる。なお、以降の工程は、上述した図１３（Ｃ）から図１３（Ｄ）の状態を得る工程と同じであるのでここでは説明を省略する。こうして、図１４（Ｃ）に示すように、左側の領域には図１３（Ｄ）と同一のＣＭＯＳ回路が完成し、同時に右側の領域にはダブルゲート構造のＴＦＴ６０４が完成する。なお、ＴＦＴ６０４は、ゲート電極６０５と、第２絶縁層及び第３絶縁層５０３からなるゲート絶縁膜と、６０３、６０４で示したソース領域またはドレイン領域と、６０１、６０２で示したソース配線またはドレイン配線とで構成されている。    
【実施例５】
【０２６６】
本実施例は、実施の形態１と異なる構成のＣＭＯＳ回路を形成した例を図１５に示す。図１５（Ａ）は断面図、図１５（Ｂ）は上面図である。本実施例は実施の形態と異なる点は、第１の絶縁膜７１２が単層であり、且つ第２の絶縁膜が２層構造（７１４ａ、７１４ｂ）である点と、第１の電極と第２の電極のサイズが異なっている点と、オフセット領域７００が形成されている点である。これらの点以外は、実施の形態１と工程および構成がほとんど同一であるため、ここでは詳細な説明は省略する。
【０２６７】
実施の形態１では、第１の絶縁膜に平坦化処理を行った例を示したが、本実施例では、第２の絶縁膜を２層構造（７１４ａ、７１４ｂ）とし、平坦化処理を行って第２の絶縁膜の上層７１４ｂを形成する。平坦化処理として、塗布膜（レジスト膜等）を形成した後エッチングなどを行って平坦化するエッチバック法や機械的化学的研磨法（ＣＭＰ法）等を用いればよい。
【０２６８】
また、本実施例では、第１の電極７１１と第２の電極７１９のチャネル長方向における幅が異なっている。第２の電極７１９をドーピングマスクとするため、チャネル形成領域７２８のチャネル長がＬ１となり、チャネル形成領域７２９のチャネル長Ｌ２となる。加えて、ソース領域またはドレイン領域と、チャネル形成領域７２８との間にオフセット領域７００が形成される。オフセット領域７００を形成することによってリーク電流の低減が成される。
【０２６９】
従って、本実施例のｎチャネル型ＴＦＴは、第１の電極７１１をゲート電極とし、チャネル形成領域７２８と、該チャネル形成領域７２８に接するオフセット領域７００と、ソース領域およびドレイン領域と、ソース領域またはドレイン領域に接続するソース配線７２６、７２７及びドレイン配線７２５とを有する逆スタガ型ＴＦＴである。
【０２７０】
また、本実施例は、実施の形態１乃至３、実施例１乃至４のいずれとも自由に組み合わせることが可能である。
【実施例６】
【０２７１】
本実施例は、第１の半導体層にｐ型を付与する不純物元素の添加を行い、第２の半導体層にｎ型を付与する不純物元素の添加を行った例を図１６に示す。
【０２７２】
なお、本実施例は、図１（Ａ）〜（Ｄ）に示す工程とほぼ同一であり、且つ、構造もほぼ同一であるため、異なる点のみを以下に説明する。
【０２７３】
ドーピング工程において、第２の電極８１９をマスクとして第１の半導体層にｐ型を付与する不純物元素（ボロン）の添加を行い、さらに第２の半導体層にｎ型を付与する不純物元素（リンなど）の添加を行う。適宜、ドーピング条件を設定してそれぞれ添加を行えばよい。また、本実施例においては、同時にドーピングしてもよく、ボロンのほうがリンよりも原子半径が小さいので膜中に深く注入されるため、同じ加速電圧で添加しても第２の半導体層にリンを添加し、第１の半導体層にボロンを添加することもできる。
【０２７４】
ドーピング工程以外の工程は、実施の形態１に従って作製し、図１６（Ａ）に示すＣＭＯＳ回路が完成する。なお、第２の電極７１９をゲート電極とし、第２の半導体層を活性層とするトップゲート構造のＴＦＴ８３０はｎチャネル型ＴＦＴである。また、第１の電極７１１をゲート電極とし、第１の半導体層を活性層とする逆スタガ構造のＴＦＴはｐチャネル型ＴＦＴである。なお、８２７は上記ｎチャネル型ＴＦＴのソース配線であり、８２６は上記ｐチャネル型ＴＦＴのソース配線である。
【０２７５】
また。図１６（Ｂ）に上面図の一例を示す。図１６（Ｂ）中の鎖線Ａ−Ａ’で切断した断面図が図１６（Ａ）に対応している。
【０２７６】
また、これら２つのＴＦＴのドレイン領域は、ドレイン配線８２５と電気的に接続されており、上記ｎチャネル型ＴＦＴ８３０と相補的に組み合わせれば、ＣＭＯＳ回路を形成することができる。なお、図１（Ｄ３）にＣＭＯＳ回路とした場合の等価回路図の一例を示す。
【０２７７】
なお、本実施例は、実施の形態１乃至３、実施例１乃至５のいずれとも自由に組み合わせることが可能である。
【実施例７】
【０２７８】
本発明を実施して形成された駆動回路や画素部は、様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）の小型化、軽量化、または高精細化を実現することができる。即ち、本発明を実施することによって、それらを組み込んだ全ての電子機器が完成される。
【０２７９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１７〜図１９に示す。
【０２８０】
図１７（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明により、額縁部の面積が小さくなるので全体のサイズをよりコンパクトにすることができる。また、本発明により一つの画素サイズをさらに小さくすることが可能となり、高精細な表示を実現することができる。
【０２８１】
図１７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。
【０２８２】
図１７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
【０２８３】
図１７（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。
【０２８４】
図１７（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０２８５】
図１７（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。
【０２８６】
図１８（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。実施例３を投射装置２６０１の一部を構成する液晶モジュール２８０８に適用し、装置全体を完成させることができる。本発明により一つの画素サイズをさらに小さくすることが可能となり、高精細な表示部を実現することができる。加えて、本発明により開口率を向上することができる。
【０２８７】
図１８（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。実施例３を投射装置２７０２の一部を構成する液晶モジュール２８０８に適用し、装置全体を完成させることができる。本発明により一つの画素サイズをさらに小さくすることが可能となり、高精細な表示部を実現することができる。加えて、本発明により開口率を向上することができる。
【０２８８】
なお、図１８（Ｃ）は、図１８（Ａ）及び図１８（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶モジュール２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１８（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２８９】
また、図１８（Ｄ）は、図１８（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１８（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２９０】
ただし、図１８に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬモジュールでの適用例は図示していない。
【０２９１】
図１９（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７等を含む。本発明により、額縁部の面積が小さくなるので全体のサイズをよりコンパクト、且つ、軽量化することができる。また、本発明により一つの画素サイズをさらに小さくすることが可能となり、高精細な表示を実現することができる。
【０２９２】
図１９（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。
【０２９３】
図１９（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。
【０２９４】
ちなみに図１９（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５〜２０インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
【０２９５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施の形態１乃至３、実施例１乃至６のどのような組み合わせからなる構成を用いても実現することができる。
【図面の簡単な説明】
【０２９６】
【図１】実施の形態１を示す図。（ＣＭＯＳ回路）
【図２】実施の形態２を示す図。（ＯＬＥＤ）
【図３】実施の形態２を示す図。（ＯＬＥＤ）
【図４】実施の形態３を示す図。（ＬＣＤ）
【図５】実施の形態３を示す図。（ＬＣＤ）
【図６】波長とアモルファスシリコンの透過率及び反射率の関係を示す図。
【図７】波長とポリシリコンの透過率及び反射率の関係を示す図。
【図８】駆動回路におけるブロック図。（実施例１）
【図９】等価回路を示す図。（実施例１）
【図１０】ＥＬモジュールの上面図および断面図を示す図。
【図１１】画素の構成を示す回路図。（実施例２）
【図１２】画素の構成を示す回路図。（実施例３）
【図１３】実施例４を示す図。
【図１４】実施例４を示す図。
【図１５】実施例５を示す図。
【図１６】実施例６を示す図。
【図１７】電子機器の一例を示す図。
【図１８】電子機器の一例を示す図。
【図１９】電子機器の一例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2008235905.tif 000015
【図１４】
2008235905.tif 000016
【図１５】
2008235905.tif 000017
【図１６】
2008235905.tif 000018
【図１７】
2008235905.tif 000019
【図１８】
2008235905.tif 000020
【図１９】
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【手続補正書】
【提出日】平成20年8月1日(2008.8.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同一基板上に第１のトランジスタと第２のトランジスタとを有し、
前記第１のトランジスタは、
結晶構造を有する第１の半導体膜と、
前記結晶構造を有する第１の半導体膜上の第１の絶縁膜と、
前記第１の絶縁膜上の結晶構造を有する第２の半導体膜と、
前記結晶構造を有する第２の半導体膜上の第２の絶縁膜と、
前記第２の絶縁膜上の第１のゲート電極とを有し、
前記第２のトランジスタは、
結晶構造を有する第３の半導体膜と、
前記結晶構造を有する第３の半導体膜上の前記第１の絶縁膜と、
前記第１の絶縁膜上の第３の絶縁膜と、
前記第３の絶縁膜上の第２のゲート電極とを有し、
前記第２の絶縁膜と前記第３の絶縁膜は同一材料でなることを特徴とする半導体装置。
【請求項２】
請求項１において、前記結晶構造を有する第１の半導体膜及び前記結晶構造を有する第３の半導体膜の膜厚は、前記結晶構造を有する第２の半導体膜と同じ、又は前記結晶構造を有する第２の半導体膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項３】
請求項１において、前記結晶構造を有する第１の半導体膜及び前記結晶構造を有する第３の半導体膜の膜厚は、前記結晶構造を有する第２の半導体膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、前記結晶構造を有する第１の半導体膜及び前記結晶構造を有する第３の半導体膜はシリコン又はシリコンゲルマニウムであり、前記結晶構造を有する第２の半導体膜はシリコン又はシリコンゲルマニウムであることを特徴とする半導体装置。
【請求項５】
同一基板上に、非晶質構造を有する第１の半導体膜と非晶質構造を有する第３の半導体膜を形成し、
前記非晶質構造を有する第１の半導体膜と前記非晶質構造を有する第３の半導体膜上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に、非晶質構造を有する第２の半導体膜を形成し、
前記非晶質構造を有する第２の半導体膜及び前記第１の絶縁膜を通過させて前記非晶質構造を有する第１の半導体膜及び前記非晶質構造を有する第３の半導体膜にレーザー光を照射して、前記非晶質構造を有する第１の半導体膜、前記非晶質構造を有する第２の半導体膜、及び前記非晶質構造を有する第３の半導体膜を、結晶構造を有する第１の半導体膜、結晶構造を有する第２の半導体膜、及び結晶構造を有する第３の半導体膜とし、
前記結晶構造を有する第１の半導体膜と重なる部分が残るように前記結晶構造を有する第２の半導体膜をエッチングし、
前記結晶構造を有する第２の半導体膜上及び前記結晶構造を有する第３の半導体膜上に、第２の絶縁膜を形成し、
前記結晶構造を有する第２の半導体膜と重なるように前記第２の絶縁膜を介して第１のゲート電極を形成し、前記結晶構造を有する第３の半導体膜と重なるように前記第１の絶縁膜及び前記第２の絶縁膜を介して第２のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項６】
請求項５において、前記レーザー光は、４００ｎｍ〜８００ｎｍの波長域を有する光であることを特徴とする半導体装置の作製方法。
【請求項７】
請求項５又は６において、前記レーザー光は、連続発振型の固体レーザから出射した光であることを特徴とする半導体装置の作製方法。
【請求項８】
請求項７において、前記連続発振型の固体レーザとして、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされた、ＹＡＧ、ＹＶＯ４、ＹＬＦ又はＹＡｌＯ３の結晶を使ったレーザを用いることを特徴とする半導体装置の作製方法。
【請求項９】
請求項５乃至８のいずれか一において、前記結晶構造を有する第１の半導体膜の膜厚は、前記結晶構造を有する第２の半導体膜と同じ、又は前記結晶構造を有する第２の半導体膜の膜厚よりも薄いことを特徴とする半導体装置の作製方法。
【請求項１０】
請求項５乃至８のいずれか一において、前記結晶構造を有する第１の半導体膜の膜厚は、前記結晶構造を有する第２の半導体膜の膜厚よりも厚いことを特徴とする半導体装置の作製方法。
【請求項１１】
請求項５乃至１０のいずれか一において、前記結晶構造を有する第１の半導体膜及び前記結晶構造を有する第３の半導体膜はシリコン又はシリコンゲルマニウムであり、前記結晶構造を有する第２の半導体膜はシリコン又はシリコンゲルマニウムであることを特徴とする半導体装置の作製方法。
【請求項１２】
請求項５乃至１１のいずれか一において、前記非晶質構造を有する第１の半導体膜及び前記非晶質構造を有する第３の半導体膜に前記レーザー光の焦点を合わせることを特徴とする半導体装置の作製方法。
【請求項１３】
請求項５乃至１２のいずれか一において、前記非晶質構造を有する第１の半導体膜及び前記非晶質構造を有する第３の半導体膜の下方に金属膜が設けられた状態で前記レーザー光を照射することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項５乃至請求項１３のいずれか一において、
前記第１のゲート電極をマスクとして前記結晶構造を有する第２の半導体膜にｐ型の不純物元素を添加し、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして、前記結晶構造を有する第１の半導体膜及び前記結晶構造を有する第３の半導体膜にｎ型の不純物元素を添加することを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１４において、
前記結晶構造を有する第２の半導体膜を通過させて前記結晶構造を有する第１の半導体膜にレーザー光を照射し、且つ前記結晶構造を有する第３の半導体膜にレーザー光を照射して、前記結晶構造を有する第１の半導体膜、前記結晶構造を有する第２の半導体膜及び前記結晶構造を有する第３の半導体膜中に添加されたｐ型及びｎ型の不純物元素を活性化することを特徴とする半導体装置の作製方法。