(57)【要約】【課題】同じロット内で製造される画像表示装置間の電源線の配線抵抗のばらつきを補正することができる画像表示装置の製造方法を提供すること。【解決手段】画素回路を構成するための配線導体を含む画像表示装置の製造方法であって、配線導体が形成された基板を複数個用意する基板配線工程と、配線導体の抵抗値を、各基板について測定する第１の抵抗測定工程と、各基板の抵抗値に基づいて基準抵抗値を設定する基準抵抗設定工程と、基準抵抗値と各基板の抵抗値とを比較して、基準抵抗値より大きい抵抗値を有する基板を、所定の時間加熱する第１の加熱処理工程と、を含む。【選択図】        図８
2008292678.tif 000002
【特許請求の範囲】
【請求項１】
画素回路を構成するための配線導体を含む画像表示装置の製造方法であって、
前記配線導体が形成された基板を複数個用意する基板配線工程と、
前記配線導体の抵抗値を、各基板について測定する第１の抵抗測定工程と、
前記各基板の抵抗値に基づいて基準抵抗値を設定する基準抵抗設定工程と、
前記基準抵抗値と前記各基板の抵抗値とを比較して、前記基準抵抗値より大きい抵抗値を有する基板を、所定の時間加熱する第１の加熱処理工程と、
を含むことを特徴とする画像表示装置の製造方法。
【請求項２】
前記第１の加熱処理工程の後に、前記配線導体の抵抗値を、前記各基板について測定する第２の抵抗測定工程と、
前記基準抵抗値と前記第２の抵抗測定工程で測定された前記各基板の抵抗値とを比較して、前記基準抵抗値より大きい抵抗値を有する基板を、所定の時間加熱する第２の加熱処理工程と、
をさらに含み、前記各基板の前記配線導体の抵抗値が、前記基準抵抗値から所定の範囲に達するまで、前記第２の抵抗測定工程〜前記第２の加熱処理工程を繰り返し実行することを特徴とする請求項１に記載の画像表示装置の製造方法。
【請求項３】
前記基準抵抗設定工程の後に、前記基準抵抗値と前記各基板の抵抗値とを比較して、前記基準抵抗値より大きい抵抗値を有する基板に対し、前記抵抗値と前記基準抵抗値との差分に応じた加熱時間を算出する第１の加熱時間算出工程をさらに含み、
前記第１の加熱処理工程では、前記第１の加熱時間算出工程で算出された前記加熱時間に応じて前記基板を加熱することを特徴とする請求項１に記載の画像表示装置の製造方法。
【請求項４】
前記第１の加熱処理工程の後に、前記配線導体の抵抗値を、前記各基板について測定する第２の抵抗測定工程と、
前記基準抵抗値と前記第２の抵抗測定工程で測定された前記各基板の抵抗値とを比較して、前記基準抵抗値より大きい抵抗値を有する基板に対し、前記抵抗値と前記基準抵抗値との差分に応じた加熱時間を算出する第２の加熱時間算出工程と、
前記第２の加熱時間算出工程で算出された前記加熱時間に応じて前記各基板を加熱する第２の加熱処理工程と、
をさらに含み、前記各基板の前記配線導体の抵抗値が、前記基準抵抗値から所定の範囲に達するまで、前記第２の抵抗測定工程〜前記第２の加熱処理工程を繰り返し実行することを特徴とする請求項３に記載の画像表示装置の製造方法。
【請求項５】
前記画素回路は、有機発光層を含んで構成される発光素子を含み、
前記第１の加熱処理工程の後に、前記有機発光層を形成する有機発光層形成工程をさらに含むことを特徴とする請求項１に記載の画像表示装置の製造方法。
【請求項６】
前記発光素子は前記基板上に複数個形成され、隣接する発光素子同士は熱硬化性樹脂からなる隔壁によって区画されており、
前記第１の抵抗測定工程よりも前に、前記熱硬化性樹脂を加熱によって硬化して前記隔壁を形成する隔壁形成工程をさらに含むことを特徴とする請求項５に記載の画像表示装置の製造方法。
【請求項７】
前記基準抵抗値は、各基板の抵抗値の中で最も低い抵抗値よりも低い値に設定されることを特徴とする請求項１〜６のいずれか１つに記載の画像表示装置の製造方法。
【請求項８】
前記第１の加熱時間算出工程では、前記基準抵抗値を基準として分類した互いに連続した重複しない複数の範囲と、前記複数の範囲のそれぞれに対して設定された加熱時間と、を含む加熱条件を用いて、前記第１の抵抗測定工程で測定された抵抗値に応じた各基板の加熱時間を算出することを特徴とする請求項３または４に記載の画像表示装置の製造方法。
【請求項９】
前記第２の加熱時間算出工程では、前記基準抵抗値を基準として分類した互いに連続した重複しない複数の範囲と、前記複数の範囲のそれぞれに対して設定された加熱時間と、を含む加熱条件を用いて、前記第２の抵抗測定工程で測定された抵抗値に応じた各基板の加熱時間を算出することを特徴とする請求項４または８に記載の画像表示装置の製造方法。
【請求項１０】
前記抵抗値に代えて、前記配線導体の抵抗値と前記配線の形状とから算出される抵抗率が使用されることを特徴とする請求項１〜９のいずれか１つに記載の画像表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、発光層に注入された正孔と電子とが再結合することによって光を生じる機能を有する有機ＥＬ（Electroluminescence）素子を用いた画像表示装置が提案されている。このような画像表示装置は、たとえば、マトリクス状に配列された有機ＥＬ素子を含む画素（画素回路）と、画素回路の第１の方向に配線された信号線と、第１の方向とは異なる第２の方向に配線された走査線と、を備える。また、マトリクス状に配列された画素回路の周囲には、複数の画素回路に対して、複数の信号線を介して輝度信号を供給する信号線駆動回路と、画素回路に対して、輝度信号を供給する画素回路を選択するための走査信号を複数の走査線を介して供給する走査線駆動回路と、を備える。さらに、画素回路のそれぞれに対して第１の方向に配線された電源線を備える。
【０００３】
このような画像表示装置は、たとえば、信号線駆動回路や走査線駆動回路などが形成され、平坦化されたガラス基板上に、電気抵抗の低いＩＴＯ（Indium  Tin  Oxide）などの透明導電膜からなるアノード電極、発光層を含む有機材料層、カソード電極が順に積層されて構成される（たとえば、特許文献１参照）。
【０００４】
【特許文献１】特開２００１−７６８８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、有機ＥＬ素子を用いた画像表示装置の電源線としては、一般的にＡｌ，Ａｇ，Ｗ，Ｍｏなどの金属が使用されている。このような配線には必ず抵抗があるので、電圧降下が発生し、この電圧降下によって画像表示装置内に輝度分布が発生する。つまり、電源供給端から遠いほど、電圧降下が大きくなり、その画素の輝度が暗くなるという問題点があった。そして、この問題は、画像表示装置が形成されるパネルが大型になるほど顕著になる。このような電圧降下を補正するための処置として、例えば、画素ごとに寄生容量を変えて、同じ信号電圧に対して異なる画素電圧を得る手法が考えられる。しかし、このような調整をおこなっても、薄膜トランジスタ（Thin  Film  Transistor：以下、ＴＦＴという）形成工程でのプロセスばらつきが存在するため、完全に補正しきれなかった。
【０００６】
そのため、画像表示装置内の電源線の配線抵抗をできる限り小さくする必要があった。また、同じロット内で製造される複数の画像表示装置間においても、電源線として形成される配線層の抵抗率（抵抗値）の違いによって、輝度のばらつきが生じてしまうという問題点があった。
【０００７】
本発明は、上記に鑑みてなされたものであって、同じロット内で製造される複数の画像表示装置間の電源線の配線抵抗のばらつきを補正することができる画像表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明にかかる画像表示装置の製造方法は、画素回路を構成するための配線導体を含む画像表示装置の製造方法であって、前記配線導体が形成された基板を複数個用意する基板配線工程と、前記配線導体の抵抗値を、各基板について測定する第１の抵抗測定工程と、前記各基板の抵抗値に基づいて基準抵抗値を設定する基準抵抗設定工程と、前記基準抵抗値と前記各基板の抵抗値とを比較して、前記基準抵抗値より大きい抵抗値を有する基板を、所定の時間加熱する第１の加熱処理工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、複数枚の画像表示装置を１度に製造する場合において、複数の基板間の電源線の抵抗値または抵抗率のばらつきを、簡易な方法で抑えることができるという効果を有する。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照して、本発明にかかる画像表示装置の製造方法の好適な実施の形態を詳細に説明する。なお、この実施の形態により本発明が限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１１】
実施の形態
図１は、本発明が適用される画像表示装置の全体構造の一例を模式的に示す図であり、図２は、図１の画素回路の構成の一例を示す図である。図１に示されるように、この画像表示装置は、ガラス基板などの基板１上にマトリックス状に多数配置された画素回路２と、信号線５に接続され、複数の画素回路２に対して輝度信号を供給する信号線駆動回路３と、走査線６およびアース線７に接続され、輝度信号を供給する画素回路２を選択するための走査信号を画素回路２に供給する走査線駆動回路４と、画素回路２に備えられた電流発光素子に対して電流（電源）を供給する電流源８と、を備える。ここで画像表示装置は、アクティブマトリックス方式であるものとする。
【００１２】
図２に示されるように、画素回路２は、正側（アノード側）が正電源Ｖｄｄに接続された発光素子２１と、ドレイン電極が発光素子２１の負側（カソード側）に接続され、ソース電極がグランドに接続されたＴＦＴからなるドライバ素子２２と、ドライバ素子２２のゲート電極とグランドとの間に接続されたコンデンサ２３と、ドレイン電極がドライバ素子２２のゲート電極に接続され、ソース電極が信号線５に接続され、ゲート電極が走査線６に接続されたＴＦＴからなるスイッチング素子２４と、を有する構造をとる。
【００１３】
ここで、発光素子２１は、電流注入によって発光する機構を有し、たとえば有機ＥＬ素子によって形成される。有機ＥＬ素子は、抵抗率の低い導電性材料によって形成されるアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体などの有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが再結合することによって光を生じる機能を有する。
【００１４】
この画素回路２の動作の概略について説明する。走査線６の電位を高レベルとすると、スイッチング素子２４がオン状態となり、信号線５に書き込み電位を印加すると、コンデンサ２３が充電または放電され、ドライバ素子２２のゲート電極には所定の電位が書き込まれる。一方、走査線６の電位を低レベルとすると、スイッチング素子２４は導通せず、走査線６とスイッチング素子２４とは電気的に切り離されるが、ドライバ素子２２のゲート電位はコンデンサ２３によって安定に保持される。
【００１５】
そして、ドライバ素子２２と発光素子２１に流れる電流は、ドライバ素子２２のゲート−ソース間電位Ｖｇｓに応じた値となり、発光素子２１はその電流値に応じた輝度で発光し続ける。つまり、図２に示す画素回路２では一度電位の書き込みを行えば、つぎに書き込みが行われるまでの間、発光素子２１は所定の輝度で発光を継続する。
【００１６】
つぎに、このような回路構成を有する画像表示装置の構造の一例について説明する。図３は、本発明が適用される画像表示装置の断面構造の一例を模式的に示す図である。この図３は、画像表示装置内における画素１個分の断面構造を模式的に示すものであるが、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１７】
この図３に示されるように、画像表示装置は、ＴＦＴ２２２，２２４などの回路素子と回路素子間を配線する導電層２２５が配設された基板１上に平坦化層２２１を備え、平坦化層２２１上に発光素子を配設した立体構造を備える。具体的には、図３に示すように、発光素子２１に対してそれぞれスイッチング素子２４、ドライバ素子２２として機能するＴＦＴ２２４，２２２などの回路素子が基板１上に配設されるのに対し、発光素子２１は、平坦化層２２１上に配設されている。さらに、発光素子２１のアノード側には図示を省略した電源線まで延伸した構造を有するアノード配線層２１２が配設され、カソード側にはカソード配線層２１３が配線され、アノード配線層２１２とカソード配線層２１３との間には、発光層２１１が挟持されている。なお、アノード配線層２１２およびカソード配線層２１３のうち、発光層２１１を挟持する領域に相当する部分はそれぞれ発光素子２１のアノード電極、カソード電極として機能する。
【００１８】
ここで、アノード配線層２１２は、上記したように電源線まで延伸した構造を有するものであるので、電源線と同時に配線される。そのため、本実施の形態では、アノード配線層２１２として、加熱処理を行うと抵抗（抵抗率）が低くなるような金属または合金などからなる導電性材料によって構成される。このような材料として、たとえばＡｌＮｄ，Ａｇ，Ｃｕ，ＩＴＯなどを例示することができる。
【００１９】
発光素子２１とドライバ素子２２としてのＴＦＴとの間を電気的に接続するため、平坦化層２２１は、導電層２２５の一部領域を露出させるための穴構造２２６を有する。そして、カソード配線層２１３はこの穴構造２２６の底の導電層２２５が露出した領域まで延伸して、導電層２２５と電気的に接続した構造を有する。
【００２０】
この図３の構造では、発光素子２１から発せられる光は鉛直上方に出力されるため、発光素子２１上に配設されるカソード配線層２１３は良好な光透過特性を備える必要がある。そのため、カソード配線層２１３は非常に薄く形成され、１０ｎｍ程度以下の膜厚を有する。一方、平坦化層２２１は寄生容量を低減するため膜厚を大きくする必要があり、一般には２〜５μｍ程度の膜厚を有する。このため、カソード配線層２１３を穴構造２２６まで延伸させた場合、特に穴構造２２６の側面において断線するおそれが生じることから、断線を防止するため、穴構造２２６の側面を含む領域において、カソード配線層２１３の下層に十分な膜厚を有する接続補助層２１４を配設している。
【００２１】
接続補助層２１４と発光素子２１の下層に位置するアノード配線層２１２とを絶縁するとともに、アノード配線層２１２をその上位に設けられる他の配線層と絶縁するために、発光素子２１と穴構造２２６との境界部分と、発光素子２１と穴構造２２６とを含む画素同士の境界部分には絶縁層２１５が設けられている。また、発光素子２１と穴構造２２６が形成された範囲を１画素として区切るための樹脂で構成された隔壁２２７が所定の絶縁層２１５上に設けられる。さらに、画像表示装置を構成する基板１の全面を覆うように、隔壁２２７上には封止基板２２８が載置され、隔壁２２７の上端部と封止基板２２８とは密着される。
【００２２】
なお、特許請求の範囲における配線導体は、発光素子２１に電力を供給する配線、発光素子２１を駆動するための素子を制御するための配線、発光素子２１のアノードまたはカソードのいずれかを含むものである。
【００２３】
最初に、本発明の原理について説明する。たとえば、上記したような構造を有する画像表示装置の製造工程において、基板１上に従来の方法によってＴＦＴを形成するＴＦＴ形成工程の後に、ＡｌＮｄからなるアノード配線層２１２（電源線）と、そのアノード配線層２１２の抵抗率を測定するためのＴＥＧ（Test  Element  Group）も同時に形成する。図４は、ＴＥＧを形成した基板の上面図である。基板１の上面には、アノード配線層２１２が形成された配線形成領域２１０と、所定の形状のＴＥＧ２３０と、が形成される。この図４の例では、ＴＥＧ２３０は、基板１の周縁部に６箇所形成されている。
【００２４】
その後、このアノード配線層２１２とＴＥＧ２３０を形成した基板１を４枚１組として、ＴＦＴ形成工程での最大のプロセス温度である２３０℃で、時間を変えてアニールを行う。ここでは、０時間、０．５時間、１時間、３時間および５時間とアニール処理時間を変化させてアニール処理を行い、各基板１におけるＴＥＧの抵抗値の変化を測定する。なお、１枚の基板１における６個のＴＥＧ２３０の抵抗値を平均したものを、その基板１のアノード配線層２１２（ＴＥＧ２３０）における抵抗値とする。
【００２５】
図５は、基板のＴＥＧにおける抵抗値のアニール時間による変化を示す図である。この図５で、横軸は、アニール時間（時間）を示し、縦軸は、抵抗値（Ω）を示している。ここでは、４枚の基板１のＴＥＧ２３０における抵抗値を、それぞれＴＥＧ１〜ＴＥＧ４として示し、それらの平均値も示している。この図に示されるように、ＴＦＴ形成工程後の基板１のＴＥＧ２３０における抵抗値は、約２１９〜２３１Ωの範囲でばらつきがあるが、アニールを行うとともにその抵抗値は減少していく。そして、アニール時間が１時間の場合には、ＴＥＧ１〜ＴＥＧ４がほぼ同じ抵抗値となった。
【００２６】
図６は、図５における各アニール時間での抵抗値のばらつきの度合いを示す図である。この図６で、横軸は、アニール時間（時間）を示し、縦軸は、抵抗値のばらつきの度合いを示す標準偏差を示している。図５の例では、１時間のアニール処理で標準偏差が最小となっている。また、傾向としては、アノード配線層２１２を形成した後にアニール処理を行うことによって、アノード配線層２１２（ＴＥＧ２３０）の抵抗のばらつきを抑えることができることがわかる。
【００２７】
図７は、基板のＴＥＧにおける抵抗率とアニール時間による変化を示す図である。この図７で、横軸は、対数メモリでアニール時間（時間）を示し、縦軸は、抵抗率（μΩｃｍ）を示している。また、この図では、図５のＴＥＧ１〜ＴＥＧ４の抵抗値の平均値の結果に対して、ＴＥＧ２３０の断面積と長さを用いて算出した抵抗率をプロットしている。この図に示されるように、ＴＥＧ２３０の抵抗率がアニール時間に依存することが見出される。実際に、この結果に対して近似曲線を算出すると、アニール時間の対数をＬｎ（ｔ）とし、抵抗率をρとすると、次式（１）に示すようになる。
【００２８】
ρ＝−０．４９Ｌｎ（ｔ）＋７．７  ・・・（１）
【００２９】
このように、ＴＥＧ２３０の抵抗率は、アニール時間の対数に対してほぼ直線関係にある。つまり、形成した電源線（アノード配線層２１２）が、所望の抵抗率からかけ離れた値である場合に、その所望の抵抗率にするためのアニール時間を上記（１）式より算出し、そのアニール時間で電源線（アノード配線層２１２）を形成した基板１をアニール処理することで、所望の抵抗率を有する電源線（アノード配線層２１２）を得ることが可能となる。
【００３０】
つぎに、本発明の実施形態について詳細に説明する。図８は、本発明の実施の形態にかかる画像表示装置の製造方法の処理手順を示すフローチャートである。なお、この画像表示装置の製造方法では、基板１を所定枚数集めてなる集合体を１つの処理単位（ロット）として処理を行うものとする。
【００３１】
まず、ＴＦＴ形成工程では、従来公知の方法によって、基板１上に各画素の発光素子２１（有機ＥＬ）を駆動するためのＴＦＴを含む素子を形成する（ステップＳ１１）。ついで、平坦化層形成工程では、ＴＦＴを形成した基板１上に、絶縁性のポリマなどによって平坦化層２２１を形成し、所定の位置に穴構造２２６を形成する（ステップＳ１２）。その後のアノード形成工程では、平坦化層２２１の上面に、ＡｌＮｄなどの加熱すると抵抗が減少する金属または合金などの導電性材料を所定の形状に形成して、アノード配線層２１２（電源線）を形成する（ステップＳ１３）。このとき、基板１（平坦化層２２１）の周縁部の所定の位置には、ＴＥＧ２３０を形成する。なお、このステップＳ１１〜ステップ１３までの処理は、特許請求の範囲における基板配線工程に対応する。
【００３２】
ついで、第１の抵抗測定工程では、形成した各ＴＥＧ２３０の抵抗値を測定する（ステップＳ１４）。これによって、基板１ごとの抵抗値が得られる。その後、基準抵抗設定工程では、アニール処理を行うか否かの基準となる抵抗値なる基準抵抗を設定する（ステップＳ１５）。この基準抵抗を選択する方法として、ロットにかかわらず予め基準抵抗を定めておく方法や、１つのロット内の最低の抵抗値を有する基板１を基準抵抗として定める方法などを任意に選択することができる。
【００３３】
ついで、アニール時間決定工程では、測定した抵抗値と基準抵抗との差分に基づいて、各基板１に対して行うアニール時間を決定する（ステップＳ１６）。具体的には、現在の抵抗値と基準抵抗との差分から、アニールが必要か否かを判定し、アニールが必要な場合には、たとえば式（１）で求めたような抵抗とアニール時間との間の関係式から、基準抵抗にするために必要なアニール時間を、基板１ごとに算出する。なお、このアニール時間決定工程は、特許請求の範囲における第１の加熱時間算出工程と第２の加熱時間算出工程に対応している。
【００３４】
ついで、アニール工程では、ステップＳ１６のアニール時間決定工程で決定されたアニール時間で、各基板１が所定の温度でアニールされる（ステップＳ１７）。このアニール工程は、特許請求の範囲における第１の加熱処理工程と第２の加熱処理工程に対応する。その後、第２の抵抗測定工程では、アニールした各ＴＥＧ２３０の抵抗値を測定する（ステップＳ１８）。これによって、アニールした基板１ごとの抵抗値が得られる。
【００３５】
その後、アニール判定工程では、さらにアニールが必要か否かを第２の抵抗測定工程の結果から判定する（ステップＳ１９）。つまり、ステップＳ１７のアニール工程でアニールされた結果のアノード配線層２１２（電源線）のＴＥＧ２３０の抵抗値が、所望の抵抗値（基準抵抗）から所定の値以上離れている基板１が存在する場合（ステップＳ１９でＮｏの場合）には、その基板１についてさらにアニール処理を行う必要があると判定し、ステップＳ１６のアニール時間決定工程に戻り、上述した処理を繰り返し実行する。
【００３６】
また、ステップＳ１７のアニール工程でアニールされた結果のアノード配線層２１２（電源線）のＴＥＧ２３０の抵抗値が、所望の抵抗値（基準抵抗）から所定の値以上離れていない場合（ステップＳ１９でＹｅｓの場合）には、そのロットについてさらにアニール処理を行う必要がないと判定し、つぎの発光層形成工程に移行する（ステップＳ２０）。この発光層形成工程以降の工程は、従来の画像表示装置の製造方法と同様であるので、その説明を省略する。このように、ステップＳ２０の発光層形成工程を、ステップＳ１７のアニール工程の後で実施することによって、アニール工程での加熱時に有機発光層にダメージを与えることがない。以上により、画像表示装置の製造方法が終了する。
【００３７】
なお、ステップＳ１７で１度アニールをした後、このアニールによってすべての基板１の電源線の配線は、所望の抵抗値になったと仮定して、ステップＳ１８〜ステップＳ１９の処理を省略してもよい。
【００３８】
また、ステップＳ１６のアニール時間決定工程では、基準抵抗値を最も低い抵抗値よりも低く設定してもよい。このようにすることで、１ロット内の基板１全部に対して加熱を行うことになり、有機発光層２１１の形成前に通常行われる隔壁２２７などの水分除去用の加熱をステップ１７において行うことができ、生産効率がよい。
【００３９】
さらに、ステップＳ１６のアニール時間決定工程では、すべての基板１に対して、必要なアニール処理の個々に時間を決定しているが、基準抵抗を基準にして互いに重ならない連続した複数の範囲を設定し、各範囲に対してアニール時間を設定するようにしてもよい。つまり、ある範囲の抵抗値の配線層を有する基板１は、一律に同じ時間でアニール処理を行うようにしてもよい。
【００４０】
また、ステップＳ１６のアニール時間決定工程では、予め定められた時間のアニール処理を行うか否かのみを判定するようにしてもよい。つまり、基準抵抗よりも低い抵抗の場合にはアニール処理を行わず、基準抵抗よりも高い抵抗の場合にはアニール処理を予め定められた時間行うようにしてもよい。
【００４１】
さらに、図３の各画素間を区切る隔壁２２７が熱により硬化する熱硬化性樹脂によって構成される場合には、ステップＳ１３でアノード配線層２１２を形成した後に、たとえばエポキシ系樹脂材料を含む熱硬化性材料を、アノード層２１２や絶縁層２１５上に全面的に塗布し、塗布された熱硬化性材料を所定の形状に加工し、硬化する。具体的には、塗布した熱硬化性材料が画素間に形成された絶縁層２１５上に残るようにフォトリソグラフィ法により加工し、これを熱硬化させることにより隔壁２２７を形成する。この隔壁２２７を形成する場合、ステップＳ１１のＴＦＴ形成工程でのプロセス温度よりも低い温度で熱硬化させて隔壁２２７を形成する隔壁形成工程を実行することが望ましい。そして、隔壁２２７を形成した後に、ステップＳ１４の第１の抵抗測定工程以降の処理を行うとよい。これは、隔壁２２７の形成前にアノード配線層２１２のアニール処理を行い、その後に隔壁２２７の加熱処理を行うと、最初のアニール処理でばらつきが収束したアノード配線層２１２の抵抗値が、２度目の隔壁２２７の加熱処理によって再びばらついてしまう可能性があるためである。つまり、隔壁２２７の加熱処理を行った後に、アノード配線層２１２のアニール処理を行うことで、その後にアノード配線層２１２が加熱されることがなく、アノード配線層２１２の抵抗ばらつきを抑えることが可能になる。
【００４２】
また、上記した説明では、ＴＥＧ２３０の抵抗を測定し、測定した抵抗に基づいてアニール時間を決定していたが、ＴＥＧ２３０の抵抗測定時における電流方向の長さと電流方向に垂直な断面積と、測定した抵抗とを用いて抵抗率を算出し、この抵抗率に基づいてアニール時間を決定してもよい。
【００４３】
最後に、本実施の形態について具体例を挙げて説明する。図９は、２３０℃でアニールしたときのアニール時間と初期配線抵抗値からの抵抗値の変化との関係を示す図である。この図で、横軸はアニール時間（時間）を示し、縦軸はアニール前（すなわち、電源線形成時）に対する抵抗値または抵抗率の値の割合を示したものである。つまり、アニール前の処理の抵抗値または抵抗率を１００％としたときに、アニール時間とともに抵抗値または抵抗率がどの程度低下するかを示すものであり、予め実験によって求められるものである。たとえば、アニール時間が１５分（０．２５時間）の場合には、抵抗値または抵抗率が１．２％減少し、アニール時間が３０分（０．５時間）の場合には、抵抗値または抵抗率が５．２％減少する。さらに、アニール時間が１時間の場合には、抵抗値または抵抗率が９．２％減少し、アニール時間を３時間としたときには、抵抗値または抵抗率は１５．５％減少することが示されている。
【００４４】
まず、基板１上にＴＦＴなどの素子などを形成した上に平坦化層２２１を形成し、この平坦化層２２１上にアノード配線層２１２（電源線）とＴＥＧ２３０とを形成する。以下では、アノード配線層２１２とＴＥＧ２３０とを配線層という。この処理は、複数枚の基板１を１ロットとして行う。ここでは、２６枚の基板Ａ〜Ｚを１ロットとして処理する場合を例に挙げて説明する。そして、配線層が形成された基板Ａ〜ＺのＴＥＧを使用して、配線層の抵抗率を計測する。図１０は、１ロット内の各基板の配線層の抵抗率の分布を示す図である。この図に示されるように、１ロット内の基板の抵抗率は約９．２０〜約９．７５μΩｃｍ間での間でばらつきがあり、その標準偏差は０．１１２であった。
【００４５】
つぎに、基準抵抗を設定するとともに、各基板のアニール時間も決定する。ここでは、抵抗率を互いに重ならない複数の範囲に区切り、基準となる範囲のアニール時間を０時間とし、他の範囲のアニール時間を図９のアニール前に対する抵抗の割合の追加アニール時間依存性の関係を用いて定めたアニール条件に基づいて、各基板のアニール時間を定めるものとする。図１１は、アニール条件の一例を示す図である。すなわち、抵抗率が９．３２μΩｃｍ以下の場合は、アニール時間は０時間であり、抵抗率が９．３２〜９．４７μΩｃｍの場合は、アニール時間は０．２５時間であり、抵抗率が９．４７〜９．６２μΩｃｍの場合は、アニール時間は０．３８時間であり、抵抗率が９．６２μΩｃｍより大きい場合は、アニール時間は０．５１時間であるようにアニール処理を行う。
【００４６】
このようなアニール条件に基づいて１ロット内の基板１の熱処理時間を分類する。図１２は、アニール条件に基づいてアニール時間を分類した結果を示す図である。この図１２は、図１０の各基板の配線層の抵抗率の分布に重ねて、アニール時間を矩形のマーク「□」で表示している。すなわち、基板Ｃ，Ｊ，Ｔ，Ｕ，Ｖのアニール時間は０時間であり、基板Ｂ，Ｄ〜Ｈ，Ｋ〜Ｍ，Ｓのアニール時間は０．２５時間であり、基板Ａ，Ｎ〜Ｒ，Ｗ〜Ｙのアニール時間は０．３８時間であり、基板Ｚのアニール時間は０．５１時間である。
【００４７】
その後、２３０℃の温度で、決定されたアニール時間で各基板のアニール処理を行い、再び基板Ａ〜ＺのＴＥＧを使用して配線層の抵抗率を測定する。図１３は、アニール処理後の１ロット内の基板の配線層の抵抗率の分布を示す図である。なお、この図１３では、図１２の各基板の配線層の抵抗率の分布とアニール時間に重ねて、アニール処理後の配線層の抵抗率の分布を三角形のマーク「△」で表示している。この図に示されるように、１ロット内の基板Ａ〜Ｚの抵抗率は約９．１４〜約９．３４μΩｃｍ間の範囲にばらつきがおさまっており、その標準偏差は０．０５７であった。このように、１ロット内の各基板Ａ〜Ｚの電源線を有する配線層の抵抗率のばらつきを、基板ごとにアニール時間を変化させることによって、配線層形成時に比較して抑えることが可能となる。
【００４８】
なお、上述した説明では、図１〜図３に示されるように電源線とアノード配線層２１２とが同一の配線層で形成される場合を例に挙げたが、これに限られる趣旨ではなく、電源線の形成時全般に本実施の形態を適用することができる。
【００４９】
本実施の形態によれば、複数枚の画像表示装置を１度に製造する場合において、同じロット内の複数の基板１における電源線の抵抗値または抵抗率のばらつきを、特別な装置を必要とすることなく簡易な方法で抑えることができるという効果を有する。
【産業上の利用可能性】
【００５０】
以上のように、本発明にかかる画像表示装置の製造方法は、１つのロット内における各画像表示装置間での輝度のばらつきを抑える場合に有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明が適用される画像表示装置の全体構造の一例を模式的に示す図である。
【図２】図１の画素回路の構成の一例を示す図である。
【図３】本発明が適用される画像表示装置の断面構造の一例を模式的に示す図である。
【図４】ＴＥＧを形成した基板の上面図である。
【図５】基板のＴＥＧにおける抵抗値のアニール時間による変化を示す図である。
【図６】図５における各アニール時間での抵抗値のばらつきの度合いを示す図である。
【図７】基板のＴＥＧにおける抵抗率とアニール時間による変化を示す図である。
【図８】本発明の実施の形態にかかる画像表示装置の製造方法の処理手順を示すフローチャートである。
【図９】２３０℃で追加アニールしたときのアニール時間と初期配線抵抗値からの抵抗値の変化との関係を示す図である。
【図１０】１ロット内の各基板の配線層の抵抗率の分布を示す図である。
【図１１】アニール条件の一例を示す図である。
【図１２】アニール条件に基づいてアニール時間を分類した結果を示す図である。
【図１３】アニール処理後の１ロット内の基板の配線層の抵抗率の分布を示す図である。
【符号の説明】
【００５２】
１  基板
２  画素回路
３  信号線駆動回路
４  走査線駆動回路
５  信号線
６  走査線
７  アース線
８  電流源
２１  発光素子
２２  ドライバ素子
２３  コンデンサ
２４  スイッチング素子
２１０  配線領域
２１１  発光層
２１２  アノード配線層
２１３  カソード配線層
２１４  接続補助層
２１５  絶縁層
２２１  平坦化層
２２２，２２４  薄膜トランジスタ（ＴＦＴ）
２２５  導電層
２２６  穴構造
２２７  隔壁
２２８  封止基板
２３０  ＴＥＧ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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