(57)【要約】【課題】  本発明は、歪みＳＯＩトランジスタのチャネルにシリコンゲルマニウム層が接することに起因する短チャネル特性の悪化を回避する。更には、歪みＳＯＩトランジスタのダブルゲート化や通常のシリコンないしはＳＯＩトランジスタとの同一ウェハ上への混載を実現する。【解決手段】  本願発明は、例えば、歪み緩和シリコンゲルマニウム層上に歪みシリコン層を成長させ、しかるのちに部分的にシリコンゲルマニウム層を除去することによって、歪みシリコン層によってチャネル層を構成する。【選択図】  図２８
2008160145.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に、棒状の歪みシリコン層と、
前記棒状の歪みシリコン層の長手方向に対して垂直な方向に、前記棒状の歪みシリコン層の上面を跨いで前記棒状の歪みシリコン層の両側面の少なくとも一部を覆うゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極と、
前記棒状の歪みシリコン層の長手方向の、ゲート電極の両側部に位置する領域にソース領域及びドレイン領域と、を有し、
前記棒状の歪みシリコン層の、前記ゲート電極の下部領域に対応して、前記棒状の歪みシリコン層の長手方向に沿ってチャネルが形成されていることを特徴とする絶縁ゲート型電界効果型トランジスタ。
【請求項２】
前記棒状の歪みシリコン層の、支持基板と交差し且つ前記棒状の歪みシリコン層の長手方向に沿う二つの面側の前記ゲート絶縁膜の上に、各々、ゲート電極が形成されていることを特徴とする請求項１項記載の絶縁ゲート型電界効果型トランジスタ。
【請求項３】
前記棒状の歪みシリコン層の長手方向の両端部で且つ前記チャネルが存在しない領域の下部に、当該棒状の歪みシリコン層に接してシリコンゲルマニウム層を有することを特徴とする請求項１項記載の絶縁ゲート型電界効果型トランジスタ。
【請求項４】
前記棒状の歪みシリコン層を複数有し、且つ前記ソース領域及び前記ドレイン領域の一組は、そのソース領域及びドレイン領域が前記複数の棒状の歪みシリコン層に共通に形成されており、複数チャネルに接続されていることを特徴とする請求項１項記載の絶縁ゲート型電界効果型トランジスタ。
【請求項５】
支持基板上に、
長手方向を有する側面を対向して配置された複数の棒状の歪みシリコン層と、当該複数の棒状の歪みシリコン層の相互間に配置された複数の棒状のシリコンゲルマニウム層と、
前記複数の棒状の歪みシリコン層及び前記複数の棒状のシリコンゲルマニウム層の、前記長手方向を有する側面に跨ぐように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
前記複数の棒状の歪みシリコン層及び前記複数の棒状のシリコンゲルマニウム層の長手方向に沿ってゲート電極の両側の部分に形成されたソース領域及びドレイン領域と、を有し、
前記歪みシリコン層の前記ゲート電極の下部で且つ前記支持基板と反対側の領域にチャネルが形成されたことを特徴とする絶縁ゲート型電界効果型トランジスタ。
【請求項６】
前記歪みシリコン層の前記支持基板に交差する方向の二つの側面側にチャネルが形成されたことを特徴とする請求項５に記載の絶縁ゲート型電界効果型トランジスタ。
【請求項７】
前記ソース領域及びドレイン領域は、前記複数の棒状の歪みシリコン層が有する、複数のチャネル領域に共通に接続されていることを特徴とする請求項５に記載の絶縁ゲート型電界効果型トランジスタ。
【請求項８】
前記支持基板は、主表面の面方位が｛１００｝のシリコン基板であり、前記棒状の歪みシリコン層の長手方向が前記支持基板の＜１００＞方向と略並行であることを特徴とする請求項４に記載の絶縁ゲート型電界効果型トランジスタ。
【請求項９】
前記支持基板は、主表面の面方位が｛１００｝のシリコン基板であり、前記棒状の歪みシリコン層の長手方向が前記支持基板の＜１１０＞方向と略並行であることを特徴とする請求項４に記載の絶縁ゲート型電界効果型トランジスタ。
【請求項１０】
互いに対向して配置された第１及び第２の不純物領域と、これらの両不純物領域の間にチャネルとを有する歪みシリコン層と、この歪みシリコン層上の、少なくとも前記チャネルに対応する領域にゲート絶縁膜と、当該ゲート絶縁膜上にゲート電極とを有し、且つ、
前記歪みシリコン層は、前記チャネルに対応する領域に接するシリコンゲルマニウム層を有せず且つ前記チャネルに対応する領域以外の領域において、シリコンゲルマニウムと接した領域を有する絶縁ゲート型電界効果型トランジスタと、
互いに対向して配置された第１及び第２の不純物領域と、これらの両不純物領域の間にチャネルとを有する歪みシリコン層と、この歪みシリコン層上の、少なくとも前記チャネルに対応する領域にゲート絶縁膜と、当該ゲート絶縁膜上にゲート電極とを有し、且つ
前記歪みシリコン層は、前記チャネルに対応する領域の一部の領域が、これに接するシリコンゲルマニウム層を有しない絶縁ゲート型電界効果型トランジスタとが、同一支持基板に形成されていることを特徴とする半導体装置。
【請求項１１】
前記支持基板は、主表面の面方位が｛１００｝のシリコン基板であり、前記棒状の歪みシリコン層の長手方向が前記支持基板の＜１００＞方向と略並行であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記支持基板は、主表面の面方位が｛１００｝のシリコン基板であり、前記棒状の歪みシリコン層の長手方向が前記支持基板の＜１１０＞方向と略並行であることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、高移動度且つ短ゲート長の絶縁ゲート型電界効果型トランジスタ及びその製造方法に関するものである。更には、本願発明は、前記絶縁ゲート型電界効果型トランジスタを用いた半導体装置に関するものである。本願発明のトランジスタは、論理回路やアナログ回路等を含む電子回路に用いる半導体装置、特に高速性や低消費電力を要求される分野に用いて有用である。
【背景技術】
【０００２】
シリコン半導体装置、特に電界効果型トランジスタは、これまで素子の微細化により回路の高集積化と高性能化を両立させてきた。しかしながら、トランジスタのゲート寸法が５０ｎｍ未満にまで極微細化するに至り、微細化のみで高性能化する事が甚だ困難になっている。このような極微細素子では、従来多く用いられてきた単結晶シリコン基板の表面付近を素子の能動領域に用いたものに代わり、能動領域のシリコン層を薄層化し、絶縁体層の上に積層するいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造を用いる事が有利になってきている。
【０００３】
中でもチャネル層の両側をゲートで挟んだダブルゲート構造が、極微細素子の動作には最も有利な構造とされている。ダブルゲート構造に関しては、例えば、公開公報、特開２００２−１６２５５号に構造や製造方法の例が開示されている（特許文献１）。ダブルゲート構造の別な形態は、フィン型ダブルゲートトランジスタ（略称：ＦｉｎＦＥＴ）と呼ばれる構造である。この例は、例えば国際電子デバイス会議（ＩＥＤＭ）の１９９８年会議録第１０３２頁−第１０３４頁に示される（非特許文献２）。
【０００４】
一方で、微細化のみにより性能向上を図るのではなく、歪みシリコントランジスタが近年注目を集めている。歪みシリコントランジスタとは、シリコンに歪みを印加してキャリアの移動度を向上させ、性能向上を図ったトランジスタである。この例は、例えば、日経エレクトロニクス２００１年７月１６日号、６３−６７頁に例示されているように、同じゲート寸法であれば３５％程度高性能化する事が可能とされている（非特許文献１）。又、歪みＳＯＩトランジスタの別な例は例えば、公開公報、特開平９−３２１３０７号に見られる（特許文献２）。しかし、特開平９−３２１３０７号公報では、歪みシリコンチャネルには歪みを保持する為に必ず歪緩和したシリコンゲルマニウム層が接している必要があった（特許文献２）。このため、別の特開２０００２８６４１８号公報では、基板製造段階でシリコンゲルマニウム層を除去していた（特許文献３）。
【０００５】
これまで取り組まれてきた歪みＳＯＩトランジスタの難点について説明する。例えば、公開公報、特開平９−３２１３０７号に示される構造が、従来の代表的な歪みＳＯＩトランジスタである（特許文献２）。この例では、チャネルとなるべき歪みシリコン層の下には歪みを印加させるためのシリコンゲルマニウム層が必ず必要になっている。ところが、極微細素子ではソースからドレインへの電流のもれ、いわゆるパンチスルー電流を減らすためにゲート寸法の微細化に応じてチャネル層の厚みの減少も必要である。従来の歪みＳＯＩでは、シリコンゲルマニウム層が必要なために十分にチャネル層の厚みを減らす事が出来なかった。更に、歪みシリコンに比べて、シリコンゲルマニウム層の方が、正孔に対するエネルギーが低い。この為、ｐ型トランジスタでは、よりパンチスルーが起こりやすいという難点もあった。
【０００６】
【特許文献１】特開２００２−１６２５５号公報（第４頁［００１２］−第６頁［００２６］、図４８、４９）
【特許文献２】特開平９−３２１３０７号公報（第２頁［０００８］−［００１１］、図３）
【特許文献３】特開２０００２８６４１８号公報（第５頁［００３０］、図１６）
【非特許文献１】日経エレクトロニクス  ２００１年７月１６日号、第６３頁−６７頁
【非特許文献２】国際電子デバイス会議（ＩＥＤＭ）、１９９８年会議録第１０３２頁−第１０３４頁
【発明の開示】
【発明が解決しようとする課題】
【０００７】
これまで取り組まれてきた歪みＳＯＩトランジスタには、解決すべき難点があった。わけても、素子の微細化に対しての諸障壁である。
【０００８】
例えば、前述の公開公報、特開平９−３２１３０７号（特許文献２）に示される構造は、従来の代表的な歪みＳＯＩトランジスタであるが、この例では、チャネルとなるべき歪みシリコン層の下には歪みを印加させるためのシリコンゲルマニウム層が必ず必要になっている。ところが、極微細素子ではソースからドレインへの電流のもれ、いわゆるパンチスルー電流を減らすためにゲート寸法の微細化に応じてチャネル層の厚みの減少も必要である。この例にみられるように、従来の歪みＳＯＩでは、シリコンゲルマニウム層が必要なために、十分にチャネル層の厚みを減らす事が出来なかった。更に、シリコンゲルマニウム層をシリコン結晶成長のために用いることに伴い、チャネル層の厚みが厚くならざるを得ないため、別な難点も発生する。即ち、歪みシリコンに比べて、シリコンゲルマニウム層の方が、正孔に対するエネルギーが低い。この為、この例のような構造でのｐ型トランジスタでは、よりパンチスルーが起こりやすいという難点もあった。
【０００９】
又、これまでの基板は特殊な張合せ法による製造工程を必要とするなど、従来のＳｉ基板、ないしは通常のＳＯＩ基板に比べて製造コストが上昇するという難点があった。
【００１０】
本願発明は、こうした従来技術の諸難点を解消し、高移動度且つ短ゲート長の絶縁ゲート型電界効果型トランジスタを提供するものである。又、本願発明は、容易にダブルゲート型トランジスタをも提供する。更には、本願発明は、特性の異なったトランジスタを同一の基板に容易に形成し新たな半導体装置を提供する。
【課題を解決するための手段】
【００１１】
本願発明の基本骨子は、互いに対向して配置された第１及び第２の不純物領域と、これら
の両不純物領域の間にチャネルとを有する歪みシリコン層と、この歪みシリコン層上の、少なくとも前記チャネルに対応する領域にゲート絶縁膜と、当該ゲート絶縁膜上にゲート電極とを有し、且つ、前記歪みシリコン層は、前記チャネルに対応する領域に接するシリコンゲルマニウム層を有せず且つ前記チャネルに対応する領域以外の領域において、シリコンゲルマニウム層と接した領域を有する絶縁ゲート型電界効果型トランジスタである。
【００１２】
本願発明においては、この歪みシリコン層を保持するように、歪みシリコン層の両側にシリコンゲルマニウム層が接しているような構成とする。こうした構成の歪みシリコン層に絶縁ゲート型電界効果型トランジスタのチャネルを形成するに、当該歪みシリコン層の基板と平行な面側を用いても、基板と交差する面側を用いても構成することが出来る。いわゆる、縦型トランジスタあるいは横型トランジスタとして構成することも可能である。
【００１３】
本願発明の棒状の歪みシリコン層を用いてフィン型トランジスタを構成することが出来る。この場合、棒状の歪みシリコン層を複数配置し、この棒状の歪みシリコン層の間にシリコンゲマニウム層を残存、配置しておいても良い。
【００１４】
又、前記歪みシリコン層は基板の上部に配置され、前記歪みシリコン層の少なくとも前記チャネルに対応する面の、前記基板側の領域には空隙を存在させても良い。更には、前記歪みシリコン層の少なくとも前記チャネルに対応する面の、前記基板側の領域には絶縁膜が存在する形態をもとり得る。
【００１５】
本願発明の絶縁ゲート型電界効果型トランジスタの製造方法の例は次の通りである。
【００１６】
その第一の形態は、シリコン基板の表面に酸化膜を形成する工程、その一部分をエッチングにより開口部を形成する工程、前記開口部にイオンを注入する工程、前記開口部にシリコンゲルマニウムシード結晶を成長する工程、前記開口部及び前記酸化膜の上部に非晶質シリコンゲルマニウムを堆積する工程、前記非晶質シリコンゲルマニウムを加熱しシリコンゲルマニウム結晶とする工程、前記シリコンゲルマニウム結晶の上部に歪みシリコンを堆積する工程を含むものである。
【００１７】
その第２の形態は、シリコン基板の表面に酸化膜を形成する工程、その一部分をエッチングにより開口部を形成する工程、前記開口部にシリコンゲルマニウムシード結晶を成長する工程、前記シリコンゲルマニウムシード結晶の表面を酸化する工程、前記シリコンゲルマニウムシード結晶を高温熱処理する工程、前記シリコンゲルマニウムシード結晶表面の酸化膜を除去する工程、前記開口部及び前記酸化膜の上部に非晶質シリコンゲルマニウムを堆積する工程、前記非晶質シリコンゲルマニウムを加熱しシリコンゲルマニウム結晶とする工程、前記シリコンゲルマニウム結晶の上部に歪みシリコンを堆積する工程を含むものである。
【００１８】
尚、更なる、諸製造方法は後述される。
【発明の効果】
【００１９】
本願発明は、高移動度且つ短ゲート長の絶縁ゲート型電界効果型トランジスタ及びその製造方法を提供することが出来る。
【発明を実施するための最良の形態】
【００２０】
具体的な実施例を述べるに先立って、本願発明の諸技術について、その詳細を説明する。
【００２１】
本発明者らは、下記のような諸構造ならびにその製造方法について、より簡便な方法によって、高移動度で且つ短ゲート長の絶縁ゲート型電界効果型のトランジスタが可能でないかどうか検討を重ねた。尚、これら検討に基づく諸方法の詳細は後述される。
（１）より容易に歪みシリコンチャネルの直下にシリコンゲルマニウム層のない構造。
（２）ダブルゲートで且つ歪みＳＯＩ構造をとる事ができる素子構造（３）歪みシリコンないしは歪みＳＯＩと、通常のＭＯＳあるいは通常のＳＯＩ−ＭＯＳトランジスタとが、
同一ウェハ上に共存できる素子構造。
【００２２】
本願発明において用いる結晶成長用基板は、表面にシリコンゲルマニウム層が形成された歪みシリコン基板或いは歪みＳＯＩ基板が用いられる。或いは、勿論、当初通常のシリコン基板ないしは通常のＳＯＩ基板を用いて、シリコンゲルマニウム層をエピタキシャル成長により形成して結晶成長用基板を準備しても良い。更に、こうした基板は例えば次のようにして良好なものを得ることが出来る。ＳＯＩ基板の上に形成されたシリコンゲルマニウム層の上部を絶縁膜で被覆し、シリコンゲルマニウム層を部分溶融状態とし、ここから絶縁層上のシリコン層にゲルマニウムを拡散させてゆくことにより固化させ、歪み緩和シリコンゲルマニウム基板を得ることが出来る。尚、この方法は、例えば、本願発明者らによって特願２００１−２１１８０１号として特許出願されている。
【００２３】
即ち、いずれの手段を用いるにせよ、シリコンゲルマニウム層上に、歪みシリコン層を形成することとなる。尚、絶縁体上へのシリコンゲルマニウム層を積層する方法についての詳細は後述する。
【００２４】
こうした結晶成長用基板に歪みシリコン層を形成し、当該半導体装置の活性領域を準備するが、少なくともチャネル層の厚みを出来る限り薄くする為に、本願発明の１つの方法では、一旦、シリコンゲルマニウム層上に歪みシリコン層を形成した後、チャネル領域に対応するシリコンゲルマニウム層除去する方策を採る。即ち、チャネルが形成される部分の歪シリコン層に接するシリコンゲルマニウム層を、選択的に除去する事によってチャネル部分の余計な厚みをなくすことが出来る。且つ、ｐ型トランジスタでは、歪シリコン層に接するシリコンゲルマニウム層が除去されているので、シリコンゲルマニウム層を部分的に残していた場合に、当該シリコンゲルマニウム層を流れる電流によるパンチスルーも防止できるようになる。
【００２５】
尚、この際に、シリコンゲルマニウム層を、すべて除去するのではなく、一部を残しておく事によって、歪みシリコン層の歪みの保持やこの部分の機械的保持が可能となる。通例、歪みシリコン層の長手方向の両端部のシリコンゲルマニウム層を残存させ、歪みシリコン層の保持部となす。
【００２６】
このような歪みシリコン層に絶縁ゲート型電界効果型トランジスタを形成する。絶縁ゲート型電界効果型トランジスタ自体の製法は通例の各種方法を用いて十分である。
【００２７】
即ち、チャネル直下のシリコンゲルマニウム層を除去した状態で、チャネルを形成する歪シリコン層の上部にゲート絶縁膜及びゲート電極を形成する。又、ゲート電極を挟んだ両側にソースおよびドレイン領域を形成して絶縁ゲート型トランジスタを製造する事が出来る。この場合、ソース・ドレイン部分に対応する領域には、シリコンゲルマニウム層を残存させておいてもよい。
【００２８】
本願発明は、シングルゲート型のトランジスタのみならず、ダブルゲート構造をとる事も当然可能である。即ち、前述したようにチャネル直下のシリコンゲルマニウム層を除去した部分に、新たにゲート絶縁膜とゲート電極を形成する事によって、ダブルゲート構造をとる事が可能である。
【００２９】
次に、ダブルゲート構造として比較的製造容易な構造は、フィン型ダブルゲートトランジスタ（略称：ＦｉｎＦＥＴ）と呼ばれる構造である。この形態の代表的なものは、基板主面のシリコン層をエッチングしてフィン状のチャネルとなる部分を残し、更にフィン状のチャネルに跨がるようにゲートを形成した構造である。電流は基板主面と平行でフィンの長手方向に流れることになる。各々のフィンの両側にゲートが形成されてダブルゲート構造となっている。従って、ゲート長が極微細になってもパンチスルーが起こりにくい。
【００３０】
本願発明に従えば、上記フィン状のシリコンに歪みを与え、高性能なトランジスタを製造する事ができる。
【００３１】
シリコン層に歪みを与えるためには、シリコンゲルマニウムにシリコンを成長させる事が必要である。しかし、単純に積層したのではその後に、シリコンゲルマニウム層を除去することができない。そこで、先ず、絶縁体上にシリコンゲルマニウム層が積層された基板を用意する。この一部分を、エッチングにより前記絶縁体が露出させ、次に絶縁体以外の部分にシリコンを選択的に成長させる。こうする事により、シリコンゲルマニウムの側壁に歪みシリコンを成長させる事ができる。次に、シリコンゲルマニウムを選択的に除去させれば、絶縁体上に、歪みシリコンが直方体状にあるいはフィン状に残す事が可能になる。或いは、シリコンゲルマニウム層中に歪みシリコン層を形成し、これをエッチストップ層として用いる事も出来る。この場合、表面からまず歪みシリコン層を除去してシリコンゲルマニウム層を露出させ、更に、選択的シリコンゲルマニウムエッチングによってシリコンゲルマニウムを内部の歪みシリコン層が露出するまでエッチングをする。
【００３２】
上記選択的シリコンゲルマニウムエッチング方法は次の方法を採用するのが良い。ウェットエッチングでは、過酸化水素／アンモニア系の溶液、ドライエッチングでは、酸素／フッ素系のガスをそれぞれ用いる。こうする事により、シリコンゲルマニウムのエッチング速度をシリコンに比べて大きくする事で、所定の目的が達成される。尚、エッチング溶液やエッチングガスは上記目的が達成される限り、上記例示の物質に限定されるものではないことは勿論である。
【００３３】
尚、シリコンゲルマニウム層は、基板全面に形成されていても、又、基板に半導体装置を形成する部分に対応して部分的に設けられていても良い。
【００３４】
本願発明で開示する別の方法においては、通常のシリコン基板を用いて製造する事も可能である。以下にこの方法を簡単に説明する。
【００３５】
先ず、シリコン基板の表面に酸化膜を形成し、その一部分をエッチングにより開口する。更に、開口部にイオンを注入してからシリコンゲルマニウム層を表面酸化膜以外の部分に選択的にエピタキシャル成長する。この時、膜成長領域にはイオンが注入されているのでシリコンゲルマニウムとシリコンのミスフィット歪が容易に緩和される。
【００３６】
更に、全面に非晶質シリコンゲルマニウム膜を形成した後に熱処理により固相結晶化される。この時、上記エピタキシャル成長したシリコンゲルマニウム層に接した非晶質シリコンゲルマニウムの方が、酸化膜上に形成されたシリコンゲルマニウムよりも早く結晶化し、しかる後に、酸化膜上で非晶質シリコンゲルマニウム膜の横方向固相結晶化が起こる。
【００３７】
上記工程で、エピタキシャル成長したシリコンゲルマニウム層にはシリコン基板とのミスフィットのために欠陥が含まれており、又、酸化膜上のシリコンゲルマニウム層においても、中央部分には両側から横方向結晶成長した結晶粒がぶつかる為に結晶粒界が形成される。これら欠陥や結晶粒界はトランジスタの動作に支障を与える為、エッチングにより除去される。結果として、絶縁膜上に横方向結晶成長により形成されたシリコンゲルマニウム層のうち結晶品質の高い部分のみを島状に残す事が可能となる。又、このシリコンゲルマニウム層は前記エピタキシャル成長プロセスでシリコン基板とのミスフィット歪が緩和された部分を種として結晶成長している為、同様に歪緩和しており、この上にシリコン層をエピタキシャル成長させる際にシリコンに歪みを与える事が出来る。
【００３８】
これまで示した歪みシリコン層の歪みは、トランジスタの電流が流れる方向と平行な面内において引張り方向に０％を越えて４％以下、望ましくは０％を越えて２％以下である。こうした歪みを与える為に必要なシリコンゲルマニウム層のゲルマニウム含有率は０％を超えて１００％以下、望ましくは０％を越えて５０％以下である。又、上記歪みを保持する為に必要な歪みシリコン層の膜厚は、５ｎｍ以上１００ｎｍ以下、望ましくは５ｎｍ以上５０ｎｍ以下である。上限値を越えると歪みシリコン層内に転位を生じてトランジスタ特性劣化の原因となり、下限値以下ではトランジスタのチャネル（反転層）の厚みと同程度かそれ以下になる為に、キャリアの散乱が増大し、やはりトランジスタ特性劣化の原因となる。
＜実施の形態１＞
実施の形態１は、歪みシリコンチャネル直下のシリコンゲルマニウム層を除去するに、平面構成の工夫を行った絶縁ゲート型トランジスタの製造に関するものである。
【００３９】
図１より図９までは、本例の製造工程順に示した半導体素子の説明図である。図１は歪みシリコン／歪み緩和シリコンゲルマニウム基板を例示する。図１の（ａ）はこの基板の平面図、図１の（ｂ）は図１の（ａ）での線ＡＡ'に沿う断面図である。尚、図１から図９までの各図の（ａ）は基体の平面図、（ｂ）は各図の（ａ）での線ＡＡ'に沿う断面図、（ｃ）は各図の（ａ）での線ＢＢ'に沿う断面図である。図の（ｃ）は図５から図９の各図に示される。
【００４０】
図１に示すような断面構造の歪みシリコン／歪み緩和シリコンゲルマニウム基板を用意する。尚、シリコン基板の上部に、少なくとも歪みシリコン層と歪み緩和シリコンゲルマニウム層とを有する基板のことを、「歪みシリコン／歪み緩和シリコンゲルマニウム基板」と称する。この基板は、通常のエピタキシャル成長法によって、通常のシリコン基板１の上に、歪み緩和シリコンゲルマニウム層２、歪みシリコン層３、歪み緩和シリコンゲルマニウム層４、歪みシリコン層５を形成する事によって、製造する事が出来る。各層の膜厚は、例えば、歪み緩和シリコンゲルマニウム層２、歪みシリコン層３、歪み緩和シリコンゲルマニウム層４、歪みシリコン層５の順に、２０００ｎｍ、１０ｎｍ、５０ｎｍ、２０ｎｍとした。
【００４１】
歪み緩和シリコンゲルマニウム層は、例えば、モノシランガス或いはジクロロシランガス、およびゲルマンガスを原料に用いた、低圧（ＬＰ）化学気相成長法（ＣＶＤ）により、形成することができる。その雰囲気温度は８５０℃程度である。そして、前記のゲルマンガスの供給を止めることによって、歪みシリコン層も連続的に成長させることが出来る。又、ジボランガスやアルシンガスなどの不純物ドーピング用のガスを適宜混合し、膜の導電型を制御できる。
【００４２】
次に、図２に示されるように素子分離領域６を形成する。この方法には、通常のいわゆる浅溝素子分離（ＳＴＩ）の方法を用いる。即ち、通常のフォトプロセスによりマスクを形成し、ドライエッチングにより所望の深さ（本例では３００ｎｍ）まで溝を形成する。そして、この溝内に、例えば高圧プラズマＣＶＤなどの手法により、二酸化シリコン（ＳｉＯ２）等の絶縁膜を埋込む。この後、化学機械研摩法（ＣＭＰ）などにより、当該基体の平坦化処理を行う。
【００４３】
更に、図３に示すように、周知の方法でゲート絶縁膜７を形成、この上部にゲート電極膜形成する。そして、このゲート電極膜を所望形状に加工にゲート電極８となす。更にはゲート電極８の側壁にゲート側壁９の形成を行う。尚、本例ではゲート側壁９に窒化シリコン（ＳｉＮ）を用いた。図３（ａ）の平面図に示されるように、ゲート電極８およびゲート側壁９は、その長手方向（即ち、長手方向は図３の（ａ）では、線ＡＡ'と直交する方向に相当する）の領域が、半導体装置の活性領域（即ち、活性領域は図３の（ａ）では、
ゲート絶縁膜７が示される領域に相当する）を含む領域より素子分離領域６にまたがるように形成される。
【００４４】
ゲート電極８の加工後、歪みシリコン層５内にイオン注入を行い、ソース・ドレインエクステンションを形成する。なお、イオン種を変える事により、ｎチャネル、ｐチャネルトランジスタが形成できることは周知の通りである。しかる後に、ゲート側壁９の膜を形成するのである。
【００４５】
次に、図４に示されるように、ゲート側壁９の外側に第２のゲート側壁１０を形成した。本例では、ＴＥＯＳガスを原料に用いたプラズマＣＶＤで形成した二酸化シリコン（ＳｉＯ２）を用いた。第２のゲート側壁１０の厚さは５０ｎｍとした。
【００４６】
更に、図５の（ｂ）、（ｃ）に示すように第２のゲート側壁１０をマスクとして、上部の歪みシリコン層５及びシリコンゲルマニウム層４の一部をエッチングする。
【００４７】
次に、図６に示すようにシリコンゲルマニウム層４のみを選択的にエッチングする。エッチング溶液にはアンモニア、過酸化水素、水を１：５：５０の比率で混合したエッチング液を用いた。シリコンゲルマニウムが歪みシリコンに比べて高速にエッチングされる為に、図のようにシリコンゲルマニウムのあった部分が完全に除去されて空隙１００が出来る。尚、図５（ｃ）のＢ−Ｂ'断面図に示されるように、上部歪みシリコン層５、ゲート絶縁膜７、ゲート電極８、ゲート側壁９および１０は両端が素子分離領域６で保持されている。
【００４８】
又、ゲート長が０．３ミクロン以下の素子では、図６のようにゲート電極下のシリコンゲルマニウム層が完全に除去されたが、これよりゲートの長い素子ではゲートの中央部分の下部のシリコンゲルマニウム層が一部残る状態になった（この状態の図示の例示はない）。このような状態になっても、ソース及びドレインに近い部分の歪みシリコンチャネル層下のシリコンゲルマニウムが除去されている為に、シリコンゲルマニウム層にキャリアが流れる寄生チャネルの問題は生じない。そもそもゲート長が長い為に短チャネル効果の問題も生じない。
【００４９】
次に、図７に示すように、埋込み酸化膜１１が空隙部分に堆積される。埋込み酸化膜１１の厚みは３０ｎｍとし、ゲート側壁１０と同様な方法で形成した。
【００５０】
次に、図８に示すように、埋込み酸化膜１１をドライエッチングする。ドライエッチングであるため、ゲート電極８下部の酸化膜１１はエッチングされずに残される。また、断面図に示されるように素子分離領域６の絶縁膜も一部がエッチングされる。
【００５１】
次に、図９に示すように、ソース及びドレイン領域１２にＣＶＤ法により、厚さ３０ｎｍのシリコン膜が堆積される。膜の堆積後、ソース・ドレイン領域１２に不純物がイオン注入される。イオン注入法によれば、ｐ型、ｎ型領域に異なる不純物を注入する事が出来て、ＣＭＯＳ回路が容易に形成できることは周知の通りである。また、膜のＣＶＤ成長時にドーピングガスを混合して、ソース及びドレインに不純物ドーピングを行っても良い。
【００５２】
尚、本実施の形態の構造では、ソース及びドレインは通常のバルク基板上に形成されており、チャネル部分のみがＳＯＩ構造になっている。このため、容易にソース及びドレインと基板の電気的接触をとることが出来る為、ＳＯＩトランジスタ特有の基板浮遊効果は生じない。
【００５３】
以後、当業者には周知のＣＭＯＳ製造プロセスにより、層間絶縁膜形成、コンタクトホール形成、配線形成の各プロセスを繰返してトランジスタ集積回路が完成する。
＜実施の形態２＞
実施の形態２は、実施の形態１の基板を、ＳＯＩ基板を使用するように変更したものである。
【００５４】
基板には図１０の断面図に示すような、シリコン基板１、埋込み絶縁膜１３、歪み緩和シリコンゲルマニウム層４、歪みシリコン層５の順に積層された構造である。尚、シリコン基板１は上部の膜を支持するだけの目的であり、シリコン以外にも例えば石英、無機酸化物セラミックス等々であっても構わない。
【００５５】
基板を変更しても、その他の製造工程は、実施の形態１と同様に行う事が可能である。尚、実施の形態１の図６に示したシリコンゲルマニウム膜４のエッチングは埋込み絶縁膜１３でストップする。シリコンゲルマニウムと酸化膜のエッチング選択性の方が、シリコンゲルマニウムとシリコンのそれに比べて良好なため、エッチング選択性に関する条件は実施の形態１に比べて緩和される。又、実施の形態１の図８に示した酸化膜エッチングは、エッチング量を制御して埋込み絶縁膜１３が除去されない状態にすれば良い。実施の形態１の図９に対応するソース・ドレイン形成後の状態が、図１１である。尚、図１１（ａ）は平面図、図１１（ｂ）は図１１（ａ）のＡＡ'線に沿う断面図、図１１（ｃ）は図１１（ａ）のＢＢ'線に沿う断面図である。
【００５６】
＜実施の形態３＞
実施の形態３は、フィン型構造の歪みシリコンチャネルをもつトランジスタに関するものである。
【００５７】
図１２は本例の基板の断面図、図１３より図１４、図１９より図２９は本例の製造工程中の素子の説明図で、各々（ａ）は平面図、（ｂ）は図（ａ）でのＡＡ'線に沿う断面図、（ｃ）は図（ａ）でのＢＢ'線に沿う断面図である。図２４及び図２８は製造工程中の装置の斜視図である。
【００５８】
図１５から図１８は歪みシリコン層の特徴の説明の為の図面である。図１５及び図１６はＳｉＧｅ４に歪みシリコン層５を成長させた場合の引っ張り歪みの方向を例示した断面図、図１７及び図１８はフィン型シリコン層を成長させる基板の面方位とフィン型シリコン層の長手方向との関係を例示する斜視図である。
【００５９】
図１２に示すような構造の絶縁膜上の歪み緩和シリコンゲルマニウム基板（以下、この基板をＳＧＯＩ基板と略記する）を用意する。その構成例は、支持基板１'の上部に１００ｎｍの埋込み絶縁膜１３、１００ｎｍの歪み緩和シリコンゲルマニウム層４、１０ｎｍの表面酸化膜層１４の順に積層されている。本実施例では、支持基板１'はシリコン基板１であるが、この支持基板はシリコンに限らない。
【００６０】
図１３に示すように、ドライエッチングにより歪み緩和シリコンゲルマニウム層４と表面酸化膜層１４からなる島状領域１１０を形成する。このとき、島状領域１１０の内部にも穴１１１を開口する。エッチングは埋込み絶縁膜１３に達したところで停止させる。
【００６１】
次に、図１４に示すように、厚さ２０ｎｍの歪みシリコン層５を選択エピタキシャル成長する。低圧ＣＶＤ法によれば、シリコンゲルマニウム層４の側面のみにシリコンを成長させることが可能である。
【００６２】
ここで、シリコン層にかかる歪みの方向に関して、図１５及び図１６の断面図を用いて説明する。
【００６３】
図１５は歪み緩和シリコンゲルマニウム膜４の主面に歪みシリコン層５を成長させた場合の断面図を示している。尚、図１５、図１６では埋め込み絶縁膜１３以上の各層のみを示している。図の格子状の線は結晶格子を模式的に表したものである。シリコンゲルマニウムの方がシリコンより結晶格子寸法が大きいという理由で格子ミスマッチが発生する。この為、成長したシリコン層５は主面内で結晶格子の寸法を合わせるように成長する。この為、歪みシリコン層５の結晶格子は図示するように主面内で（ｘｙ方向に）広がり、厚さ方向に（ｚ方向に）縮むように変形する。これがいわゆる歪みシリコンの歪みの状態である。このとき、主面内（ｘｙ面内）を流れるキャリアの移動度が歪みにより増大することは良く知られている。
【００６４】
これに対して、本実施の形態に対応する図１６の場合には、シリコン層５は側面に成長する。このため、歪みシリコン層５の結晶格子は、膜厚方向（ｚ方向）と紙面に垂直な方向に沿って広がり、側面に垂直な膜成長方向に沿って縮むことになる。後述するようにトランジスタのチャネルを流れる電流は、引張り歪みを受ける紙面に垂直な方向と平行であるため、チャネルを流れるキャリアの移動度は歪みによって増大する。尚、図１６の各層は図１４のそれと同様で、埋め込み絶縁膜１３以上の各層のみを示している。
【００６５】
又、基板の面方位とフィンの方向は以下に示すように選択することが出来る。まず、通常良く用いられる（１００）基板の場合は、図１７に示すようにフィン形状の長手方向を＜１００＞方向と平行にする場合（シリコン層Ａ）と、＜１１０＞方向と平行にする場合（シリコン層Ｂ）の２通りが実現できる。図１７には｛１００｝面に単独のフィン型のシリコン層Ａ、Ｂのみが例示されている。前者のシリコン層Ａが、歪みシリコンの歪みが＜１００＞方向（＜１１０＞方向といってもよい、どちらも同様、即ち両方向は等価な方向である）に等方的に印加され、且つチャネルを流れるキャリアの方向は＜１００＞となる。この為に、本例では歪みシリコンによる移動度上昇の効果を十分に享受することが出来る。
【００６６】
これに対し、後者のシリコン層Ｂ、即ち、＜１１０＞方向にフィンを形成した場合には、歪みシリコンが＜１１０＞方向と＜００１＞方向の両方に異方的に引張り歪みを受けることになる。従って、前者のような本来の移動度上昇の効果は得られない。しかし、一方、同じ条件でトランジスタを製造した場合にしきい値電圧が変化する為に、両方の素子を同時に作り込むことによって異なるしきい値電圧の素子を容易に混載できる。この為、本構成は、例えば一方を高性能型素子、他方を低電力型素子とするような回路設計上の利点が大きい。
【００６７】
基板の面方位を｛１１０｝とした場合には、図１８に示すようにフィンの長手方向を＜１１０＞方向と平行にする場合（シリコン層Ａ）と、＜００１＞方向と平行にする場合（シリコン層Ｂ）の２通りが実現できる。尚、図１８には｛１１０｝面に単独のフィン型のシリコン層Ａ、Ｂのみが例示されている。
【００６８】
前者の場合は、歪みシリコンの歪みが＜１００＞方向（＜１１０＞方向といってもよい、どちらも同様）に等方的に印加され、且つチャネルを流れるキャリアの方向は＜１１０＞となる。この為に、本例では歪みシリコンによる移動度上昇の効果を十分に享受することが出来る。
【００６９】
これに対し、後者の＜００１＞方向にフィンを形成した場合には、歪みシリコンが＜１１０＞方向と＜００１＞方向の両方に異方的に引張り歪みを受けることになる。この為、本例では、前者のような本来の移動度上昇の効果は得られない。しかし、同じ条件でトランジスタを製造した場合にしきい値電圧が変化する為に、両方の素子を同時に作り込むことによって異なるしきい値電圧の素子を容易に混載できる。この為、本例では、例えば一方を高性能型素子、他方を低電力型素子とするような回路設計上の利点が大きい。
【００７０】
尚、装置の要求特性、装置構造などによっても異なるが、通例、上述の選択する面指数及びフィンの長手方向の指数は、概ね±５度程度の範囲が許容される。
【００７１】
次いで、製造工程に戻って、歪みシリコン層５が形成されて後の工程を説明する。
【００７２】
図１９に示すように、次の工程で除去するＳｉＧｅ層の領域を、部分的にレジストマスク１５を形成し、表面酸化膜層１４を剥離する。更に、図２０に示すように、レジストマスク１５を剥離した後、実施の形態１と同様の方法で、シリコンゲルマニウム層４を選択的にエッチングする。この場合、表面酸化膜層１４で覆われている部分のシリコンゲルマニウム層４は除去されない。
【００７３】
この工程で、図２０の（ｂ）に例示されるように、歪みシリコン層５がフィン状に残される。この時、フィンが倒れることなく支持されていることについて、図２１より図２４の各図を用いて説明する。各断面図は、図６と同様に、埋込み絶縁層１３より上部の各層が示される。各図の左側は歪みシリコン層５の成長前の状態、右側は歪みシリコン層５の成長後或いはその後ドライエッチした状態を示す断面図である。
【００７４】
図２１は図１６と同様の断面図である。歪み緩和シリコンゲルマニウム層４のフィンに（図２１の左側）、歪みシリコン５が均一に成長すれば、歪みシリコン５のフィンは埋込み絶縁層１３に接する形となる。従って、フィンは倒れることなく保持される。図２１の右側がこの状態である。
【００７５】
ところが、ＣＶＤによる選択エピタキシャル成長ではファセット成長が良く起こる。この場合、図２２の右側に示すように、歪みシリコン５のフィンが埋込み絶縁層１３から離れる場合も起こる。
【００７６】
図１３に示したドライエッチング工程では、しばしば、埋込み絶縁層１３に達するオーバーエッチングが生じる。このため、図２３の右側に示すように、やはり歪みシリコン層５が埋込み絶縁層１３から離れてしまう。しかしながら、このように歪みシリコン層５が埋込み絶縁層１３と離れた状態になっても、例えば、フィンの長手方向の両端部において歪みシリコン層５がシリコンゲルマニウム層４に接している為に、いわばブリッジ状となってフィンが保持されることになる。
【００７７】
オーバーエッチングにより浮き上った場合の様子を図２４に示す。図２４は埋込み絶縁層１３上にフィン状の歪みシリコン層５が形成された状態を示す斜視図である。そして、この例では、フィン状の歪みシリコン層５を残してシリコンゲルマニウム層が除去され、且つオーバーエッチングの為、当該歪みシリコンと埋込み絶縁層１３との間に空隙３０が形成されている。しかし、この場合、フィン状の歪みシリコン層５は、その長手方向の両端部でシリコンゲルマニウム層４によって支えられ、保持されている。尚、通例、当該シリコンゲルマニウム層４はフィン状の歪みシリコン層５より幅広に形成されている。
【００７８】
さて、製造工程の説明に戻る。図２０の状態から両端部の表面酸化膜層１４をドライエッチングにより除去して、図２５の状態となる。次に、図２６に示すように、シリコンゲルマニウム層４の露出部分をなくす為に薄く（５ｎｍ）キャップシリコン層１６を堆積する。理由は、次のゲート酸化工程において、もしシリコンゲルマニウムが露出した状態で酸化させた場合には、ゲート絶縁膜界面の準位が高くなりトランジスタ特性の劣化が生じる為である。
【００７９】
周知の方法であるため、図示しないが、次に、ゲート絶縁膜７の形成、及びゲート電極膜の形成を行なう。更に、ドライエッチングによりゲート電極８を所望形状に加工する。この状態が、図２７である。フィン２本の場合のチャネルとゲートの配置を、分かりやすくするために図２８を示す。埋込み絶縁層１３上にフィン状の歪みシリコン層５が形成される。このフィン状の歪みシリコン層５はその両端部でシリコンゲルマニウム層４で支えられている。このフィン状の歪みシリコン層５及びこれを覆うゲート絶縁膜７に跨ってゲート電極８が配置されている。このようにゲート電極がフィン型歪みシリコン層５に跨っている様子が分かる。こうして、フィン型歪みシリコン層５の両側にチャネルを構成することが可能であり、ダブルゲート構造の絶縁ゲート型電界効果型トランジスタの基本構造が構成される。この例で、側面のみがチャネルとなす形態、フィン構造の上面にもチャネルが構成される形態がある。フィン構造の上面にもチャネルが構成される形態は出力電流の増大の利点がある。
【００８０】
更に、通常実施される方法により、ソース・ドレインエクステンション領域への不純物イオン注入を行い、図２９に示すようにゲート側壁９を形成する。更に、周知の方法で、ソース及びドレイン領域１２に不純物がイオン注入される。こうして、ゲート及びゲート側壁９の両側にソース、ドレインが形成される。
【００８１】
更に、層間絶縁膜形成、コンタクトホール形成、配線形成の、半導体装置の製造工程では、通例の各プロセスを繰返してトランジスタ集積回路が完成する。
＜実施の形態４＞
本実施の形態４は、実施の形態３と同様に、フィン型の歪みシリコンチャネルをもつトランジスタの製造に関する。但し、実施の形態３とは異なり、チャネル層の下部にシリコンゲルマニウム層を有する例である。
【００８２】
本例では、実施の形態３の図２０に示す工程で、シリコンゲルマニウム層４の選択エッチングは行わない。実際にはこの工程でマスクによりエッチングしない領域を作ってやれば、その部分に本実施の形態の素子が作られ、それ以外の部分には実施の形態３の素子が作られる。また、他の工程は全く同様であるため、説明は省略する。
【００８３】
実施の形態３では一つのシリコンゲルマニウム層４のフィンに対してその両側に２本の歪みシリコン層５のフィンが形成される。しかも歪みシリコン層５のフィンの両面にゲートが形成される為、一つのシリコンゲルマニウム層４を用いて形成した二つのフィンに対して都合４つのチャネルが形成された。
【００８４】
これに対し、本実施の形態においては、シリコンゲルマニウム層４が残される為、シリコンゲルマニウム層４の両側に歪みシリコン層５が形成される。さらに、歪みシリコン層−シリコンゲルマニウム層−歪みシリコン層の三つの層を覆ってゲート電極が形成される。チャネルはシリコンゲルマニウム層の両側の歪みシリコン層の外側のみに形成される。従って、実施の形態３の形態と比較して、本例のチャネルの数は半減する。
【００８５】
従って、実施の形態３と比較して、トランジスタの電流駆動能力の点では不利である。又、シリコンゲルマニウム層をチャネル近傍に含むことにより短チャネル特性は劣る。しかし、本実施の形態は主として、ゲート長が０．３ミクロン以上の長い領域に用いることを目的とすれば、この場合にはこれらのデメリットは問題にならない。ゲート長が短く高性能が要求される素子に実施の形態３の素子、ゲート長が長く高性能が要求されない素子に本実施の形態の素子を同じプロセスで作りわけることが出来る。従って、本例は、これらの素子を同一チップ上に形成することが出来る利点を生み出す。
＜実施の形態５＞
本例は、基板に、あらかじめ島状に歪み緩和シリコンゲルマニウム層４と表面酸化膜層１
４が形成された基板を用いる例である。そして、フィン型構造を有する例である。
【００８６】
前記実施の形態３では、全面に歪み緩和シリコンゲルマニウム層４と表面酸化膜層１４が形成された基板を用いたが、本例はこの基板の選択を異にする。この基板の断面図を図３０に示す。基板の各層の厚みは前記実施の形態３と同様である。図中の符号はこれまでの図と同様である。
【００８７】
実施の形態３との違いは、島状領域１２０の端面にも表面酸化膜層１４が形成されている点である。この為、図３１に示すように、図１３と同様のドライエッチング工程において、島状領域１２０の端部もエッチングしてやれば、以後、実施の形態３あるいは４と全く同様に素子を製造することが出来る。尚、図３１（ａ）は装置の平面図、図３１（ｂ）は図３１（ａ）のＡＡ'線に沿う断面図、図３１（ｃ）は図３１（ａ）のＢＢ'線に沿う断面図である。
＜実施の形態６＞
実施の形態６は、前記実施の形態２より実施の形態５の各実施の形態を実施するに当って、用いる基板の別なる製造方法を示すものである。図３２の（ａ）は基板の平面図、図３２（ｂ）は図３２（ａ）のＡＡ'線に沿う断面図、図３１（ｃ）は図３２（ａ）のＢＢ'線に沿う断面図である。図３３より図４２は本例の製造工程を示す装置の断面図である。
【００８８】
通常のシリコン基板１の表面に厚さ１５０ｎｍの酸化膜１３（これが埋込み絶縁膜１３になる）を形成する。そして、レジストマスクを用いたドライエッチングにより、図３２に示すように酸化膜を開口１２１を形成する。図３２（ａ）は平面図、（ｂ）は図３２図（ａ）のＡＡ'線に沿う断面図、図３２（ｃ）は図３２（ａ）のＢＢ'線に沿う断面図である。
【００８９】
次に、図３３に示すように、開口部２５よりイオン注入２６を行う。尚、図にはレジストマスクが書かれていないが、前記ドライエッチング工程に引き続き、レジストマスクを付けたままイオン注入を行って良い。本実施の形態では、注入するイオンはゲルマニウムとしたが、他にも導電型を制御することも兼用してリン、ヒ素、アンチモン、ホウ素などを用いても良いし、アルゴン或いは水素あるいは酸素を注入しても良い。又、注入深さは本実施の形態では１００ｎｍとした。但し、注入深さに特に制約はない。以上のごとく、注入損傷領域１７が形成される。
【００９０】
次に、通常の方法でレジストマスクを除去し基板表面を洗浄した後、図３４に示すように歪み緩和シリコンゲルマニウムシード層１８を選択エピタキシャル成長する。歪み緩和シリコンゲルマニウムシード層１８の選択成長は、ジクロルシランガスとゲルマンガスを原料に用いたＣＶＤ法を用いて行った。注入損傷領域１７がある為に、選択成長が維持される膜厚（本実施の形態では１００ｎｍとした）でも十分にシリコン基板１とのミスフィット歪みが緩和される。
【００９１】
次に、図３５に示すように、全面に非晶質シリコンゲルマニウム膜１９を堆積する。ジシランガスとゲルマンガスを原料に用いたプラズマ励起ＣＶＤ法を用いて、基板温度３５０℃の比較的低温で非晶質膜を成長した。その後、基板を不活性ガス雰囲気中６５０℃で２０分熱処理し、上記非晶質シリコンゲルマニウム膜１９を固相結晶化させる。この時、注入損傷領域１７の上部のシリコンゲルマニウム膜には欠陥が含まれ、又、固相結晶化はこの注入損傷領域の上部から先に始まり、絶縁膜１３上の部分は横方向に結晶成長が進行してゆく。この為、両側から進行した結晶化が丁度中間部分で会合することになり、この部分で粒界が形成される。図３６に上記欠陥・粒界部分２０を図示する。上記欠陥・粒界部分２０以外の絶縁膜１３上の部分は単結晶で良好な結晶品質の歪み緩和シリコンゲルマニウム層４になっている。
【００９２】
その後、図３７に示すように基板全面にＣＶＤ法により厚さ１０ｎｍの表面酸化膜１４を形成する。さらに、図３８に示すようにマスク２１を形成し、図３９に示すように欠陥或いは粒界部分２０および注入損傷領域１７を含む領域の表面酸化膜１４、歪み緩和シリコンゲルマニウム層４、歪み緩和シリコンゲルマニウムシード層１８、注入損傷領域１７がドライエッチングにより除去される。
【００９３】
マスクを除去すれば、図４０に示すようにシリコン基板１上に島状の埋込み絶縁膜１３、歪み緩和シリコンゲルマニウム層４、表面酸化膜層１４の積層構造が出来上がる。
【００９４】
更に、前記ドライエッチングにより除去された領域に、例えば、高圧プラズマＣＶＤ法などの手法により、二酸化シリコン（ＳｉＯ２）等の絶縁膜６を埋込んだ後、化学機械研摩法（ＣＭＰ）などにより平坦化処理を行なう。こうして、図４１に示すように、浅溝素子分離（ＳＴＩ）を形成した状態となる。更に、歪み緩和シリコンゲルマニウム層４上の表面酸化膜層１４を剥離して、この部分に歪みシリコン層５を選択エピ成長することにより、図４２に示す構造になる。この状態は丁度図２に示す状態の相当する。但し、実施の形態２と同様に、歪みシリコン層３の部分が埋込み絶縁膜１３に置き換っており、第１の歪み緩和シリコンゲルマニウム層２がない構造になっている。
【００９５】
以後のプロセスは、実施の形態２と全く同様にして同じ素子を製造することが出来る。つまり、本例によれば、図１０に示すようないわゆるＳＧＯＩ基板を用いることなく通常のシリコン基板を用いて同様の素子を製造することが出来る。
【００９６】
又、前記図４０に示した状態から、フィン型の素子を製造することも可能である。図４３から図４５はこうした変形例を示す図である。
図４３は図４０に相当する断面図、図４４、図４５は、１つの基板に形成された各トランジスタ部の細部を説明する為の図である。
【００９７】
図４４（ａ）は図４３に対応する平面図で、図４４の線ＡＡ'に沿った断面が図４３である。図４４の（ｂ）は図４４（ａ）の線ＢＢ'に沿った断面図である。図４４（ａ）に見られる島状の部分１３０に、実施の形態３の図１３と同様に島状の部分１３０内部に穴（１３１、１３２、１３３、１３４、１３５、１３６）を開口する。図４３の一つの島の部分を拡大して図４４に示す。前記開口部のうち一つだけ寸法が大きくなっている部分１３１があるが、この部分にはＴ字型をしたゲート電極８のコンタクト形成領域が形成される。図４５に示すようにゲート電極８が配置される。これによってゲート電極８とシリコン基板１との絶縁性が埋込み酸化膜１３により保たれる。これ以降のプロセスは実施の形態３或いは実施の形態４と全く同様に行うことが出来る。やはり図１０に示すような、いわゆるＳＧＯＩ基板を用いることなく通常のシリコン基板を用いて同様の素子を製造することが出来るという利点がある。
＜実施の形態７＞
実施の形態７は、前記実施の形態６に関して、一部異なる製造方法を示すものである。本例は、実施の形態６における図３３に示すような開口部へのイオン注入を行わず、図３４に示すシリコンゲルマニウムシード層１８を形成する。そして、シリコンゲルマニウムシード層に高温アニールを施す。
【００９８】
本例では、図３２に示すように酸化膜を開口するプロセスまでは実施の形態６と同様である。次に、図３３に示すような開口部へのイオン注入を行わず、図３４に示すシリコンゲルマニウムシード層１８を形成する。その後、表面をごくわずか（５ｎｍ）酸化し、極微量の酸素（１００ｐｐｍ）を含む不活性雰囲気中、１０００℃より１２００℃で短時間（数分間）熱処理を行う。この工程により、注入損傷領域１７がなくともシリコンゲルマニウムシード層１８の歪みが十分に緩和される。更に、シリコンゲルマニウムシード層１８の上部の酸化膜を剥離してやれば、図３５に示す非晶質シリコンゲルマニウム層１９の形成以降のプロセスは、前記実施の形態６と全く同様に行うことが出来る。
＜実施の形態８＞
実施の形態８は、前記実施の形態３に示したフィン型歪みシリコン素子と通常のＳＧＯＩ上歪みシリコン素子を同一チップ上に搭載する例である。
【００９９】
前記実施の形態と同様に図１２に示す基板を用い、図１３に示すようにドライエッチングにより島状領域を残す。この時、通常のＳＧＯＩ上に歪みシリコン素子を形成する領域では、完全に島状領域を残しておき、周辺の素子分離領域の部分は埋込み絶縁膜１３が露出するまでエッチングする。
【０１００】
その後、図１４に示す歪みシリコン層５の選択エピ成長を行う前に、通常のＳＧＯＩ上歪みシリコン素子の活性領域の表面酸化膜層１４を剥離する。これにより、図４６に示すように島状領域の中央部に歪みシリコン層５が形成させることが可能となる。更に、前記図１９より図２５に至る工程では、通常のＳＧＯＩ上歪みシリコン素子の形成領域はマスクにより覆われる。その後、図２６に示す工程以降は、実施の形態３或いは実施の形態４と共通の工程を実施できる。但し、ゲート電極８の絶縁性確保、寄生トランジスタの防止のため、ゲート電極は上記の島状領域の上に形成することとし、島状領域の端部とその外側の埋込み絶縁膜１３までには達しないようにする。以上の工程により、高速短チャネル化が容易なフィン型トランジスタと、リーク電流の小さい平面型素子を混載することができる。
＜実施の形態９＞
本実施の形態は、歪みシリコンでも、ＳＯＩでもない通常の絶縁ゲート型電界効果型シリコントランジスタ（以後、通常トランジスタと略記）と、前記実施の形態２ないしは実施の形態３のトランジスタを同一チップ内に搭載する方法を例示するものである。
【０１０１】
製造方法は、前記実施の形態６に準拠する。通常トランジスタを形成する領域と前記実施の形態２ないし実施の形態３のトランジスタのチャネルの高さをそろえる為に、まず通常トランジスタ以外の領域のシリコン基板１を高さの差の分だけドライエッチングで削り込む。
【０１０２】
しかる後に、図３２に示すと同様に酸化膜を形成し、開口する。この状態の断面図を図４７に示す。尚、図には基板の凹凸と埋め込み用の絶縁膜のみを示している。基板１の厚さの厚い領域１４０が通常トランジスタが形成される領域、基板１の厚さの薄い領域１４１が歪みシリコンを用いたトランジスタが形成される領域である。以後、前記図３３より図３７までの工程は全く同様に行われる。すると、通常トランジスタ形成領域の酸化膜１３上には多結晶シリコンゲルマニウム膜２１と表面酸化膜１４が形成される。
【０１０３】
その後、実施の形態２の素子と混載する場合には、図４１に示すようなＳＴＩ形成工程を経る。この時、通常トランジスタの部分においては、上記多結晶シリコンゲルマニウム膜２１と表面酸化膜１４をドライエッチングで除去し、実施の形態２の素子と同時にＳＴＩを形成する。この時、前記したような段差が適性であれば、図４８に示すようになる。その後、図４２に示すシリコンの選択エピタキシャル成長工程が行われる。そして、ゲート電極の加工が行なわれる。この工程は、例えば図３と同様である。更に、図４に例示されるような第２の側壁用の酸化膜１０を堆積する。この後、通常トランジスタを形成する部分については、側壁エッチングを行わず、素子部分全体が酸化膜で保護された状態にして、図８に例示されるような酸化膜のエッチングを行なう。ここで、通常トランジスタを形成する部分においても、独立に（マスクにより分割して）エッチングを行い、ゲート電極の側壁を残し、ソース・ドレインを形成する部分についてはシリコン基板１を露出するようにする。更に、ソース及びドレインを形成する。図４９が、こうして製造した歪みＳＯＩ基板を用いたトランジスタと通常のトランジスタとを混載した例の断面図である。尚、図４９において、符号１はシリコン基板、１３は埋め込み絶縁膜、６は素子分離領域、１１は埋め込み酸化膜、１２はソース領域或いはドレイン領域、５は歪みシリコン層、７はゲート絶縁膜、８はゲート電極、９はゲート側壁絶縁膜である。
【０１０４】
以後の工程は、通常の方法を用いて、同一のチップ上に通常トランジスタと、平面状の歪みＳＯＩトランジスタを完成する。
【０１０５】
平面型歪みＳＯＩトランジスタと通常トランジスタの組合せだけでなく、フィン型歪みシリコントランジスタと通常トランジスタの組合せについても、同様に製造することが出来る。即ち、図４７に示したように、両トランジスタの高さを揃える加工を施した後に、実施の形態３に示した工程を経て、同一チップ上にこれらのトランジスタを製造することが出来る。但し、前述の工程に即して述べるなら、通常トランジスタの領域は酸化膜ないしはマスクで被覆して加工せずに置くことである。
【０１０６】
以上、実施の諸形態の説明から理解されるように、本願発明によれば、通常のシリコンに比べて移動度の大きな歪みシリコンをチャネルに用いたトランジスタを、従来の例より短いゲート長で製造することが出来る為、半導体装置の高性能化と低消費電力化を図ることが出来る。更に、ＳＯＩ型の歪みシリコン素子と通常のシリコン絶縁ゲート型トランジスタを同一のチップ上に製造することができるため半導体装置の高機能化を図ることが出来る。
【０１０７】
以下に、本願発明は多岐にわたるので、発明の諸形態を整理し列挙する。
（１）シリコンゲルマニウム層に歪みシリコン層が接した構造を有し、前記歪みシリコン層の一部に接する前記シリコンゲルマニウム層が除去されており、且つ前記歪みシリコン層に接してゲート絶縁膜とゲート電極が形成されており、前記ゲート電極を挟んだ両側にソースおよびドレイン電極が形成されており、前記歪みシリコン層にチャネルが形成されていることを特徴とする絶縁ゲート型電界効果型トランジスタ。
（２）前記ソースおよびドレイン電極に、シリコンゲルマニウムが含まれることを特徴とする、前項（１）に記載の絶縁ゲート型電界効果型トランジスタ。
（３）支持基板上にエッチストップ層、シリコンゲルマニウム層、歪みシリコン層の順に積層された構造体の主面上にゲート絶縁膜及びゲート電極が形成されており、前記ゲート電極を挟んだ一方ないしは両方の歪みシリコン層を開口し、シリコンゲルマニウム層をエッチングにより除去することを特徴とする前項（１）に記載の絶縁ゲート型電界効果型トランジスタ。
（４）前記エッチストップ層が、シリコンであることを特徴とする前項（３）に記載の絶縁ゲート型電界効果型トランジスタ。
（５）前記エッチストップ層が、２酸化シリコン、ないしは窒化シリコン、あるいはそれらの混合層であることを特徴とする前項（３）に記載の絶縁ゲート型電界効果型トランジスタ。
（６）前記シリコンゲルマニウム層のエッチングにより除去された部分に絶縁膜を埋込むことを特徴とする前項（１）或いは（３）に記載の絶縁ゲート型電界効果型トランジスタ。
（７）前記ゲート電極の下部の前記歪みシリコン層の下部にある前記シリコンゲルマニウム層の全部が除去されていることを特徴とする前項（１）或いは（３）に記載の絶縁ゲート型電界効果型トランジスタ。
（８）前記ゲート電極の下部の前記歪みシリコン層の下部にある前記シリコンゲルマニウム層の一部が除去されていることを特徴とする前項（１）或いは（３）に記載の絶縁ゲート型電界効果型トランジスタ。
（９）前記シリコンゲルマニウム層の全部が除去されていることを特徴とする前項（７）に記載の絶縁ゲート型電界効果型トランジスタと、前記シリコンゲルマニウム層の一部が除去されていることを特徴とする前項（８）に記載の絶縁ゲート型電界効果型トランジスタが同一支持基板上に形成されていることを特徴とする半導体装置。
（１０）支持基板上に棒状の歪みシリコンが形成されており、前記棒状の歪みシリコンの長手方向に対して垂直な方向に跨ぐようにゲート絶縁層、ゲート電極が形成されており、前記棒状の歪みシリコンの長手方向に沿ってゲート電極の両側の部分にソース及びドレインが形成されており、前記棒状の歪みシリコンのゲート電極にまたがれた部分に長手方向にチャネルが形成されていることを特徴とする絶縁ゲート型電界効果型トランジスタ。
（１１）前記棒状の歪みシリコンの長手方向に沿う絶縁体層と垂直な両面にゲート電極が形成されていることを特徴とする前項（１０）に記載の絶縁ゲート型電界効果型トランジスタ。
（１２）該棒状の歪みシリコンの長手方向に沿ってみたときの両端にシリコンゲルマニウムが接していることを特徴とする前項（１０）に記載の絶縁ゲート型電界効果型トランジスタ。
（１３）前記ソースとドレインの一組に対して、複数の前記棒状の歪みシリコンが接触しており、複数のチャネルが接続されていることを特徴とする前項（１０）に記載の絶縁ゲート型トランジスタ。
（１４）支持基板の上に棒状のシリコンゲルマニウムが形成され、該棒状のシリコンゲルマニウムの両端部はこれより幅の広いシリコンゲルマニウムにより支持されており、前記棒状のシリコンゲルマニウムの表面に歪みシリコン層が形成され、さらに前記歪みシリコンに接するシリコンゲルマニウムの一部が除去されることによって、棒状の歪みシリコンが形成され、前記棒状の歪みシリコンの両端部には前記シリコンゲルマニウム支持部が接している構造を有することを特徴とする前項（１０）に記載の絶縁ゲート型電界効果型トランジスタ。
（１５）支持基板の上に棒状のシリコンゲルマニウムが形成され、前記棒状のシリコンゲルマニウムの両端部はこれより幅の広いシリコンゲルマニウムにより支持されており、前記棒状のシリコンゲルマニウムの表面に歪みシリコン層が形成され、前記棒状の歪みシリコンおよびこれらに挟まれた前記棒状のシリコンゲルマニウムをその長手方向に対して垂直な方向に跨ぐようにゲート絶縁層、ゲート電極が形成されており、前記棒状の歪みシリコンおよびこれらに挟まれた前記棒状のシリコンゲルマニウムの長手方向に沿ってゲート電極の両側の部分にソース及びドレインが形成されており、前記棒状の歪みシリコンのゲート電極にまたがれた部分に長手方向にチャネルが形成されていることを特徴とする絶縁ゲート型電界効果型トランジスタ。
（１６）前記棒状の歪みシリコンおよびこれらに挟まれた前記棒状のシリコンゲルマニウムの長手方向に沿う絶縁体層と垂直な両面にゲート電極が形成されていることを特徴とする前記請求項１５記載の絶縁ゲート型電界効果型トランジスタ。
（１７）前記ソースとドレインの一組に対して、複数の前記棒状の歪みシリコンおよびこれらに挟まれた前記棒状のシリコンゲルマニウムが接触しており、複数のチャネルが接続されていることを特徴とする前項１５に記載の絶縁ゲート型電界効果型トランジスタ。
（１８）前記チャネルが形成される部分の棒状の歪みシリコンにシリコンゲルマニウムが接していない前項（１０）に記載の絶縁ゲート型電界効果型トランジスタと、前記チャネルが形成される部分が棒状の歪みシリコンとこれに挟まれた棒状のシリコンゲルマニウムからなる前記（１５）に記載の絶縁ゲート型電界効果型トランジスタとが、同一の支持基板上に形成されていることを特徴とする半導体装置。
（１９）支持基板が面方位（１００）のシリコン基板であり、前記棒状の歪みシリコンの長手方向が前記支持基板の＜１００＞方向と略平行であることを特徴とする、前記（１０）或いは（１５）に記載の絶縁ゲート型電界効果型トランジスタ。
（２０）支持基板が面方位（１００）のシリコン基板であり、前記棒状の歪みシリコンの長手方向が前記支持基板の＜１１０＞方向と略平行であることを特徴とする、前記（１０
）或いは（１５）に記載の絶縁ゲート型電界効果型トランジスタ。
（２１）前項（１９）に記載の＜１００＞方向の棒状の歪みシリコンと前項（２０）に記載の＜１１０＞方向の棒状の歪みシリコンが、同一の支持基板上に形成されていることを特徴とする絶縁ゲート型電界効果型トランジスタ。
（２２）支持基板が面方位（１１０）のシリコン基板であり、前記棒状の歪みシリコンの長手方向が前記支持基板の＜１１０＞方向と略平行であることを特徴とする、前項（１０）或いは（１５）に記載の絶縁ゲート型電界効果型トランジスタ。
（２３）支持基板が面方位（１１０）のシリコン基板であり、前記棒状の歪みシリコンの長手方向が前記支持基板の＜００１＞方向と略平行であることを特徴とする、前項（１０）或いは（１５）に記載の絶縁ゲート型電界効果型トランジスタ。
（２４）前項（２２）に記載の＜１１０＞方向の棒状の歪みシリコンと前項（２３）に記載の＜００１＞方向の棒状の歪みシリコンが、同一の支持基板上に形成されていることを特徴とする絶縁ゲート型電界効果型トランジスタ。
（２５）前項（１）、（３）、（１０）、或いは（１５）に記載の歪みシリコン層ないしは棒状の歪みシリコン層をチャネルとする絶縁ゲート型電界効果型トランジスタのソースおよびドレイン電極の一方及び両方が、前記ソースおよびドレイン領域の下部を通じて支持基板と電気的接触を為していることを特徴とする半導体装置。
（２６）前項（１）、（３）、（１０）、或いは（１５）に記載の歪みシリコン層ないしは棒状の歪みシリコン層をチャネルとする絶縁ゲート型トランジスタと、シリコンゲルマニウム上に成長した平板状歪みシリコン層をチャネルとするトランジスタとが、同一の支持基板上に形成されていることを特徴とする半導体装置。
（２７）前項（１）、（３）、（１０）、或いは（１５）に記載の歪みシリコン層ないしは棒状の歪みシリコン層をチャネルとする絶縁ゲート型トランジスタと、歪みを有しないシリコンをチャネルとするトランジスタとが、同一の支持基板上に形成されていることを特徴とする半導体装置。
（２８）前項（１）、（３）、（１０）、或いは（１５）に記載の歪みシリコン層ないしは棒状の歪みシリコン層をチャネルとする絶縁ゲート型トランジスタと、歪みを有しないシリコンをチャネルとするトランジスタのゲート電極の高さが同一であることを特徴とする前項（２６）或いは（２７）に記載の半導体装置。
（２９）前項（１）、（３）、或いは（１４）に記載のシリコンゲルマニウムの除去が過酸化水素とアンモニアの混合物によって行われることを特徴とする、前項（１）、（３）、或いは（１４）に記載の絶縁ゲート型電界効果型トランジスタの製造方法。
（３０）前項（１）、（３）、或いは（１４）に記載のシリコンゲルマニウムの除去が酸素とフッ素の混合ガスによって行われることを特徴とする、前項（１）、（３）、或いは（１４）に記載の絶縁ゲート型電界効果型トランジスタの製造方法。
（３１）シリコン基板の表面に酸化膜を形成する工程と、その一部分をエッチングにより開口する工程と、前記開口部にイオンを注入する工程と、前記開口部にシリコンゲルマニウムシード結晶を成長する工程と、前記開口部及び前記酸化膜の上部に非晶質シリコンゲルマニウムを堆積する工程と、前記非晶質シリコンゲルマニウムを加熱しシリコンゲルマニウム結晶とする工程と、前記シリコンゲルマニウム結晶の上部に歪みシリコンを堆積する工程を含むことを特徴とする、絶縁ゲート型電界効果型トランジスタの製造方法。
（３２）シリコン基板の表面に酸化膜を形成する工程と、その一部分をエッチングにより開口する工程と、前記開口部にシリコンゲルマニウムシード結晶を成長する工程と、前記シリコンゲルマニウムシード結晶の表面を酸化する工程と、前記シリコンゲルマニウムシード結晶を高温熱処理する工程と、前記シリコンゲルマニウムシード結晶表面の酸化膜を除去する工程と、前記開口部及び前記酸化膜の上部に非晶質シリコンゲルマニウムを堆積する工程と、前記非晶質シリコンゲルマニウムを加熱しシリコンゲルマニウム結晶とする工程と、前記シリコンゲルマニウム結晶の上部に歪みシリコンを堆積する工程を含むことを特徴とする、絶縁ゲート型電界効果型トランジスタの製造方法。
（３３）前記シリコンゲルマニウムシード結晶の高温熱処理が、１０００℃以上１２００
℃以下の温度でなされることを特徴とする、前項（３２）に記載の絶縁ゲート型電界効果型トランジスタの製造方法。
（３４）前記シリコンゲルマニウム結晶の一部を除去した後に歪みシリコンを堆積することを特徴とする、前項（３２）に記載の絶縁ゲート型電界効果型トランジスタの製造方法。
【０１０８】
本願発明の別な観点は、特性の異なった広範囲な諸トランジスタの組み合わせを、同一基板に実現することを可能とする。即ち、例えば、本願発明の絶縁ゲート型電界効果型トランジスタと通常のシリコントランジスタないしはＳＯＩトランジスタとを、同一ウェハ上への混載を可能とする。
【図面の簡単な説明】
【０１０９】
【図１】図１は、本発明の実施の形態１で用いられる歪みシリコン／歪み緩和シリコンゲルマニウム基板の断面および平面を説明する図である。
【図２】図２は、実施の形態１の製造工程順に、装置主要部の平面及び断面を説明するである。
【図３】図３は、実施の形態１の製造工程順に、装置主要部の平面及び断面を説明するである。
【図４】図４は、実施の形態１の製造工程順に、装置主要部の平面及び断面を説明するである。
【図５】図５は、実施の形態１の製造工程順に、装置主要部の平面及び断面を説明するである。
【図６】図６は、実施の形態１の製造工程順に、装置主要部の平面及び断面を説明するである。
【図７】図７は、実施の形態１の製造工程順に、装置主要部の平面及び断面を説明するである。
【図８】図８は、実施の形態１の製造工程順に、装置主要部の平面及び断面を説明するである。
【図９】図９は、実施の形態１の製造工程順に、装置主要部の平面及び断面を説明するである。
【図１０】図１０は、本発明の実施の形態２で用いられる歪みシリコン／歪み緩和シリコンゲルマニウム層／埋込み絶縁膜／シリコン基板の順に積層された構造の平面及び断面を説明する図である。
【図１１】図１１は、実施の形態２の製造工程順に、装置主要部の平面及び断面を説明するである。
【図１２】図１２は、本発明の実施の形態３で用いられる絶縁膜上歪み緩和シリコンゲルマニウム基板の平面及び断面を説明する図である。
【図１３】図１３は、実施の形態３の製造工程順に、装置主要部の平面及び断面を説明するである。
【図１４】図１４は、実施の形態３の製造工程順に、装置主要部の平面及び断面を説明するである。
【図１５】図１５は、歪み緩和シリコンゲルマニウム膜の主面に歪みシリコン層５を成長した場合の結晶格子の変形を説明する概念図である。
【図１６】図１６は、棒状の歪み緩和シリコンゲルマニウムの側面に歪みシリコン層５を成長した場合の結晶格子の変形を説明する概念図である。
【図１７】図１７は、面方位が（１００）の基板上でフィンを配置する方位を示す図である。
【図１８】図１８は、面方位が（１１０）の基板上でフィンを配置する方位を示す図である。
【図１９】図１９は、実施の形態３の製造工程順に、装置主要部の平面及び断面を説明するである。
【図２０】図２０は、実施の形態３の製造工程順に、装置主要部の平面及び断面を説明するである。
【図２１】図２１は、歪み緩和シリコンゲルマニウムのフィンに、歪みシリコン層５が均一に成長した状態を示す断面図である。
【図２２】図２２は、歪み緩和シリコンゲルマニウムのフィンに、歪みシリコン層５がファセット成長した状態を示す断面図である。
【図２３】図２３は、オーバーエッチングされた歪み緩和シリコンゲルマニウムのフィンに、歪みシリコン層５が成長した状態を示す断面図である。
【図２４】図２４は、歪みシリコン層５のフィンが歪み緩和シリコンゲルマニウムに支えられてブリッジ状になった実施の形態３の状態を示す斜視図である。
【図２５】図２５は、実施の形態３の製造工程順に、装置主要部の平面及び断面を説明するである。
【図２６】図２６は、実施の形態３の製造工程順に、装置主要部の平面及び断面を説明するである。
【図２７】図２７は、実施の形態３の製造工程順に、装置主要部の平面及び断面を説明するである。
【図２８】図２８は、フィン型歪みシリコンチャネルと両端部のシリコンゲルマニウム層及びゲート電極の形状を示す実施の形態３の斜視図である。
【図２９】図２９は、実施の形態３の製造工程順に、装置主要部の平面及び断面を説明するである。
【図３０】図３０は、実施の形態５で用いる、島状の歪み緩和シリコンゲルマニウム層が形成された基板の断面図である。
【図３１】図３１は、実施の形態５の製造工程において、図１３と同様の工程を行った後の平面及び断面図である。
【図３２】図３２は、実施の形態６の製造工程順に、装置主要部の平面及び断面を説明するである。
【図３３】図３３は、実施の形態６の製造工程順に、装置主要部の平面及び断面を説明するである。
【図３４】図３４は、実施の形態６の製造工程順に、装置主要部の平面及び断面を説明するである。
【図３５】図３５は、実施の形態６の製造工程順に、装置主要部の平面及び断面を説明するである。
【図３６】図３６は、実施の形態６の製造工程順に、装置主要部の平面及び断面を説明するである。
【図３７】図３７は、実施の形態６の製造工程順に、装置主要部の平面及び断面を説明するである。
【図３８】図３８は、実施の形態６の製造工程順に、装置主要部の平面及び断面を説明するである。
【図３９】図３９は、実施の形態６の製造工程順に、装置主要部の平面及び断面を説明するである。
【図４０】図４０は、実施の形態６の製造工程順に、装置主要部の平面及び断面を説明するである。
【図４１】図４１は、実施の形態６の製造工程順に、装置主要部の平面及び断面を説明するである。
【図４２】図４２は、実施の形態６の製造工程順に、装置主要部の平面及び断面を説明するである。
【図４３】図４３は、実施の形態６の製造工程順に装置主要部の平面及び断面を説明するである。
【図４４】図４４は、図４３の１つの島状部分の拡大図である。
【図４５】図４５は、実施の形態６の製造工程順に装置主要部の平面及び断面を説明するである。
【図４６】図４６は、実施の形態８の製造工程中の装置主要部の断面を説明するである。
【図４７】図４７は、実施の形態９に示す工程において、平面型通常ＭＯＳトランジスタの形成される領域と、実施の形態６の工程による実施の形態２に示す構造の歪みシリコントランジスタの形成される領域との間で、段差を形成した状態を示す断面図である。
【図４８】図４８は、実施の形態９に示す工程において、実施の形態６の工程によって埋込み絶縁層１３の上部に歪み緩和シリコンゲルマニウム層が形成され、しかもその表面の高さが通常のトランジスタを形成する領域の表面の高さに揃っていることを示す断面図である。
【図４９】図４９は、実施の形態９の半導体装置であって、本発明のトランジスタと通常トランジスタが同一基板上に形成された状態を示す断面図である。
【符号の説明】
【０１１０】
１…シリコン基板、２…歪み緩和シリコンゲルマニウム層、３…歪みシリコン層、４…歪み緩和シリコンゲルマニウム層、５…歪みシリコン層、６…素子分離領域、７…ゲート絶縁膜、８…ゲート電極、９…ゲート側壁、１０…第２のゲート側壁、１１…埋込み酸化膜、１２…ソース・ドレイン領域、１３…埋込み絶縁膜、１４…表面酸化膜層、１５…レジストマスク、１６…キャップシリコン層、１７…注入損傷領域、１８…歪み緩和シリコンゲルマニウムシード層、１９…非晶質シリコンゲルマニウム膜、２０…欠陥・粒界部分、２１…多結晶シリコンゲルマニウム膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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