(57)【要約】【課題】複数段に重ねることができるパッケージを有する半導体装置であって、実装スペースの縮小化が可能であり、リードや電極の配置を自由にすること。【解決手段】絶縁性基板１の一面と他面にそれぞれ形成された第１、第２の導電パターン４ａ，９ａと、絶縁性基板１内に形成されて第１、第２の導電パターン４ａ，９ａを電気的に接続するホール８ａと、絶縁性基板１の一面に接着された半導体素子３と、絶縁性基板１の一面に接着された導電性を有するブロック状のリード６ａと、少なくともリード６ａと第１の導電パターン４ａのいずれかと半導体素子３を接続する導電性ワイヤ７ａと、絶縁性基板１の表面上の半導体基板１、第１の導電パターン４ａ、導電性ワイヤ７ａ及びリード６ａを覆うとともに、上面からリード６ａの一部を露出する絶縁性封止層１２とを有する。【選択図】図１
2008235317.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板の一面に形成された第１の導電パターンと、
前記絶縁性基板内に形成されて前記第１の導電パターンに電気的に接続される導電材が充填されるホールと、
前記絶縁性基板の他面側において前記ホール内の前記導電材に電気的に接続される第２の導電パターンと、
前記絶縁性基板の前記一面に接着された半導体素子と、
前記絶縁性基板の前記一面に接着された導電性を有するブロック状のリードと、
少なくとも前記リードと前記第１の導電パターンのいずれかと前記半導体素子を接続する導電性ワイヤと、
前記絶縁性基板の前記一面上の前記半導体基板、前記第１の導電パターン、前記導電性ワイヤ及び前記リードを覆うとともに上面から前記リードの一部を露出する絶縁性封止層と
を有することを特徴とする半導体装置。
【請求項２】
前記リードは、前記絶縁性封止層から上面が露出される凸部と、前記凸部の上面よりも低い位置に形成され且つ前記導電性ワイヤが接続される段を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ホールは前記絶縁性基板に複数形成され、複数の前記ホールのうち第１のホールに接続される前記第２の導電パターンは、前記第１のホールよりも他の前記ホールに近い領域まで延びる形状を有していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
絶縁性基板のうち第１の導電パターンが形成された一面に、リードフレームに支持されたリードを接着する工程と、
前記基板の前記一面に半導体基板を接着する工程と、
前記導電性ワイヤを介して前記半導体基板、前記第１の導電パターン、前記リードのうち少なくとも２つを互いに接続する工程と、
前記導電性ワイヤ、前記半導体基板、前記第１の導電パターンと、前記リードの一部を覆う絶縁性封止層を前記基板の前記一面上に形成する工程と、
前記リードフレームから前記リードを切り離すとともに前記基板、前記絶縁性封止層、前記リードフレームを所定の大きさに切断する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、複数段に重ねることができるパッケージを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
配線基板のうち複数のリードに囲まれる領域に半導体チップを乗せ、リードのインナー部と配線基板と半導体チップをモールド樹脂により封止する一方、リードのアウター部を露出させる構造の半導体装置が下記の特許文献１に記載されている。
【０００３】
そのようにインナー部とアウター部を有するリードを備えた半導体装置の実装密度を高めるため、例えば図２０に示すように、半導体チップ１０１ａ、１０２ａ、１０３ａをそれぞれ搭載した複数個の半導体装置１０１〜１０３を実装基板１０４上に積み重ねることがある。
【０００４】
しかし、半導体装置１０１〜１０３を互いに積み重ね、それらのリード１０１ｂ、１０２ｂ、１０３ｂを互いにハンダ１０５ａ、１０５ｂ、１０５ｃを介して上下に接続するためには、各リード１０１ｂ、１０２ｂ、１０３ｂの形状を変え、或いは、各リード１０１ｂ、１０２ｂ、１０３ｂの長さを異ならせる必要がある。
【０００５】
このため、リード形状の異なる複数種類のリードフレームが必要になる。しかも、半導体装置１０１〜１０３のリード１０１ａ、１０２ａ、１０３ａのアウター部はモールド樹脂１０１ｃ、１０２ｃ、１０３ｃから側方に突出しているために、実装時又はその準備の際に外部と接触して変形が生じるおそれがある。
【０００６】
これに対し、複数の信号接続用リードの上面、下面及び一端を、封止樹脂の上面、下面、及び外周面から露出させる構造の半導体装置が特許文献２、３に記載されている。この構造では、隣り合う信号接続用リードのアウター部の間に封止樹脂が埋め込まれている。その半導体装置を上下に複数個積み重ねると、上側の信号接続用リードと下側の信号接続用リードに同一信号が流れる。
【０００７】
特許文献４に記載の半導体装置は、回路基板の上面中央の凹部に半導体チップを搭載するとともに、回路基板から上方に突出する形状のモールド樹脂により半導体チップを覆い、さらに回路基板の上面と下面の重なる位置にそれぞれ電極を有している。そのモールド樹脂は、他の回路基板の下面に設けられる凹部に嵌め込まれる凸部を有している。
【０００８】
【特許文献１】特開平６−３０２７５７号公報
【特許文献２】特開平１１−３０７６７５号公報
【特許文献３】特開２００３−１００９８８号公報
【特許文献４】特開平６−４５５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、特許文献１〜４に記載の半導体装置を積み重ねる場合に、上下のリードや電極を同じ重なる位置に形成する構造となっている。従って、半導体装置やパッケージを同じ大きさにしなければならず、これでは半導体装置の実装スペースの縮小化が図れない。しかも、リードや電極を自由に配置することは難しい。
【００１０】
本発明の目的は、実装スペースの縮小化が可能であり、リードや電極の配置を自由にすることができる半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の観点に従えば、本発明に係る半導体装置は、絶縁性基板の一面と他面にそれぞれ形成された第１、第２の導電パターンと、絶縁性基板内に形成されて第１、第２の導電パターンを電気的に接続するホールと、絶縁性基板の一面に接着された半導体素子と、絶縁性基板の一面に接着された導電性を有するブロック状のリードと、少なくともリードと第１の導電パターンのいずれかと半導体素子を接続する導電性ワイヤと、絶縁性基板の表面上の半導体基板、第１の導電パターン、導電性ワイヤ及びリードを覆うとともに上面からリードの一部を露出する絶縁性封止層とを有している。
【発明の効果】
【００１２】
本発明に係る半導体装置は、絶縁性基板の一面側の第１の導電パターンや半導体素子に電気的に接続されるリードの一部を絶縁性封止層の上から露出させる構造を有している。
【００１３】
これにより、リードは、内部と外部の双方から電気的に接続することが可能になる。また、別の半導体装置を重ねる場合に、それらの接続はリードの露出部分を介して行うことが可能になる。リードは、絶縁性封止層によって不必要な外部との電気的接続を阻止することができる。
【００１４】
半導体基板の他面側では、第２の導電パターンが形成され、第２の導電パターンを変更することにより外部部との接続部分の自由度が高くなる。これにより、その他面側に積み重さねる別の半導体装置の大きさの自由度は高くなり、別の半導体装置として小型のものを使用することが可能になり、配置スペースの縮小化が可能になる。
【００１５】
また、導電性ワイヤによる接続位置の変更や、絶縁性基板の他面側の第２の導電パターンの形状変更は自由である。これにより、第２の導電パターンとリードが上下に重なる位置に配置されていても、それらに流れる信号や電流を異ならせることが可能になり、半導体装置同士の積み重ねの自由度が高くなる。
【発明を実施するための最良の形態】
【００１６】
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（第１の実施の形態）
図１、図２、図３は、本発明の第１実施形態に係る半導体装置を示す断面図、平面図及び底面図である。
【００１８】
本実施形態に係る第１の半導体装置２０において、ガラスエポキシ、グリーンエポキシ、ベーク材等の絶縁材からなる基板１の表面１ａのほぼ中央領域には、接着材２を介して半導体素子３が取り付けられている。半導体素子３は、例えばロジック、メモリ等を半導体基板に形成した構造を有し、その上面には間隔をおいて複数の導電性パッド３ａ〜３ｊが形成されている。
【００１９】
また、基板１の表面１ａのうち半導体素子搭載領域の両側方には、例えば各１列ずつ、複数の表側電極パッド４ａ〜４ｊが間隔をおいて形成されている。表側電極パッド４ａ〜４ｊは、金、銅等の導電パターンから構成され、それらの上には銀ペースト等の導電性接着材５を介してリード６ａ〜６ｊが個別に接着されている。
【００２０】
リード６ａ〜６ｊは、銅、アルミニウム等の導電材からなるブロック、または金等の導電膜で被覆されたブロックから構成されていて、その上面には凸部６ｘが形成されている。また、凸部６ｘの前後にはそれぞれ低い第１の段６ｙ、第２の段６ｚが形成されている。
【００２１】
第１の段６ｙは、半導体素子３の近傍に配置され、半導体素子３とほぼ同じ高さを有している。また、第２の段６ｚは、第１の段６ｙに対して基板１の外側に配置されている。
【００２２】
半導体素子３の所定の導電性パッド３ａ〜３ｊは、例えば金（Ａｕ）よりなる導電性ワイヤ７ａ〜７ｊを用いるワイヤボンディングにより、所定のリード６の第１の段６ｙに接続されている。なお、導電性パッド３ａ〜３ｊの一部は、導電性ワイヤ７ａ〜７ｊに接続されないこともある。例えば図２に示すように、半導体素子３上面の左列二番目の上側導電性パッド３ｂは導電性ワイヤを介してリード６ａ〜６ｊに接続されない構造となっている。
【００２３】
基板１の内部には、表側電極パッド４ａ〜４ｊに個別に接続されるスルーホール８ａ〜８ｊが形成され、その中には銅などの導電材が充填されている。また、基板１の裏面１ｂには、図３に示すように、各スルーホール８ａ〜８ｊにそれぞれ電気的に接続される配線９ａ〜９ｊが形成されている。
【００２４】
各配線９ａ〜９ｊは、基板１の裏面１ｂに形成された複数の裏側電極パッド１０ａ〜１０ｊに個別に接続されている。裏側電極パッド１０ａ〜１０ｊと配線９ａ〜９ｊは、金、アルミニウム等の導電パターンから構成されている。
【００２５】
また、裏側電極パッド１０ａ〜１０ｊは、他の半導体装置（不図示）のリードと重なる所定の位置、或いは実装基板（不図示）の導電性パッドと重なる所定の位置に形成されている。また、裏側電極パッド１０ａ〜１０ｊにはそれぞれボール状の半田１１が接合されている。
【００２６】
基板１の表面１ａ、半導体素子３、導電性ワイヤ７ａ〜７ｊとリード６の一部はそれぞれ、絶縁性封止層であるモールド樹脂１２に覆われている。モールド樹脂１２からは各リード６ａ〜６ｊの一部が露出されている。例えば、各リード６ａ〜６ｊにおける凸部６ｘの上面とその第２の段６ｚの端面はモールド樹脂１２から露出され、それ以外の部分はモールド樹脂１２により覆われている。
【００２７】
各リード６ａ〜６ｊの前後の第１、第２の段６ｙ、６ｚはモールド樹脂１２により覆われているので、リード６ａ〜６ｊの接続領域は凸部６ｘの上面により定められる。なお、図２において、モールド樹脂１２は省略されて描かれている。
【００２８】
基板１の裏面１ｂに形成される裏側電極パッド１０ａ〜１０ｊは、例えば図１に示すように、それぞれ半田１１ａ〜１１ｊを介して実装基板の配線又は導電性パッド１４に接続される。
【００２９】
図２、図３に示した基板１内のスルーホール８ａ〜８ｊは、リード６ａ〜６ｊの取り付け位置から外れた部分で表側電極パッド４ａ〜４ｊに接続されている。しかし、スルーホール８ａ〜８ｊの形成位置はそれに限られるものではない。例えば、図４に示す第２の半導体装置２１のように、スルーホール８ａ〜８ｊは、リード６ａ〜６ｊの直下で表側電極パッド４ａ〜４ｊと裏側電極パッド１０ａ〜１０ｊを接続する構造であってもよい。この場合、配線９ａ〜９ｊは、スルーホール８ａ〜８ｊと裏側電極パッド１０ａ〜１０ｅを接続するための形状を有している。
【００３０】
このようにスルーホール８ａ〜８ｊの形成位置は表側電極パッド４ａ〜４ｊの領域内であれば特に限定されるものではない。また、配線９ａ〜９ｊのパターンも所定のスルーホール８ａ〜８ｊと所定の裏側電極パッド１０ａ〜１０ｅを接続する形状であれば特に制限されるものではない。
【００３１】
図４に示す第２の半導体装置２１は、表側電極パッド４ａ〜４ｊ及び配線９ａ〜９ｊの形状とスルーホール８ａ〜８ｊの形成位置を除いて、図２、図３に示す半導体装置２０と同じ構成を有している。即ち、基板１の表面１ａの左列2番目のリード６ｂと半導体素子３の左列2番目の導電性パッド３ｂは導電性ワイヤを介して接続されず、その他のｎ番目（ｎは正の整数）の表側電極パッド４ａ、４ｃ〜４ｊとその他のｎ番目の導電性パッド３ａ、３ｃ〜３ｊは導電性ワイヤ７ａ、７ｃ〜７ｊ及びリード６ａ、６ｃ〜６ｊを介して順次接続されている。
【００３２】
そのような構造を有する第２の半導体装置２１において、リード６ａ〜６ｊの各凸部６ｘと半田１１ａ〜１１ｊは、基板１の厚さ方向に重なる位置に取り付けられていて、同じ位置にリード、半田を有する別の半導体装置に積み重ねることができる。その別の半導体装置として、例えば、図５に示す第３の半導体装置２２がある。
【００３３】
第３の半導体装置２２において、基板１上の左列１番目のリード６ａと半導体素子３の左列１番目の導電性パッド３ａは互いに導電性ワイヤを介して接続されず、その他のｎ番目の表側電極パッド４ｂ〜４ｊとその他のｎ番目の導電性パッド３ｂ〜３ｊは導電性ワイヤ７ｂ〜７ｊ及びリード６ｂ〜６ｊを介して順次接続され、その他の構成は第２の半導体装置２１と同じとなっている。
【００３４】
第２、第３の半導体装置２１、２２を積み重ねて互いに接合する場合には、まず、第２の半導体装置２１のモールド樹脂１４から露出する各リード６ａ〜６ｊの凸部６ｘのそれぞれの上に第３の半導体装置２２の各半田１１ａ〜１１ｊを重ね、さらに半田１１ａ〜１１ｊをその融点又はそれ以上の温度で加熱、冷却してリフローする。これにより、第２、第３の半導体装置２１、２２は、図６、図７に示すようにリード６ａ〜６ｊと半田１１ａ〜１１ｊを介して互いに接続される。なお、第３の半導体装置２２の半田１１ａ〜１１ｊと第２の半導体装置２１のリード６ａ〜６ｊを接合する際には、第２の半導体装置２１を上向きにすることにより、第２の半導体装置２１の半田１１ａ〜１１ｊを半球状に保持することができる。
【００３５】
このように、基板１の裏面側に配置した半田１１ａ〜１１ｊの位置と、リード６ａ〜６ｊの上面の露出部分を同じにすることで、同じ形状のパッケージをスタックすることが可能になる。
【００３６】
ところで、基板１の裏面１ｂに形成される配線９ａ〜９ｊは、図８に示す第４の半導体装置２３のように、その一端に接続されるスルーホール８ａ〜８ｊよりも他のスルーホール８ａ〜８ｊに近い裏側電極パッド１０ａ〜１０ｊまで延びるパターンに形成されてもよい。
【００３７】
図８においては、基板１の左列１番目のスルーホール８ａに接続される配線９ａは、そのスルーホール８ａよりも他のスルーホール８ｆに近い右列１番目の裏側電極パッド１０ｆに接続される形状を有し、また、左列５番目のスルーホール８ｅに接続される配線９ｅは、そのスルーホール８ｅよりも他のスルーホール８ｉに近い右列２番目の裏側電極パッド１０ｉに接続される形状を有している。
【００３８】
それらと同じように、右列１番目のスルーホール８ｆに接続される配線９ｆは右列３番目の裏側電極パッド１０ｈに接続され、さらに、右列３番目、４番目のスルーホール８ｈ、８ｉに接続される配線９ｈ、９ｉはそれぞれ左列１番目、５番目の裏側電極パッド１０ａ、１０ｅに接続されている。
【００３９】
これにより、基板１の厚さ方向に重なる表側電極パッド４ａ、４ｅ、４ｆ、４ｈ、４ｉと裏側電極パッド１０ａ、１０ｅ、１０ｆ、１０ｈ、１０ｉは配線９ａ、９ｅ、９ｆ、９ｈ、９ｉを介して直に接続されず、これにより、表側電極パッド４ａ、４ｅ、４ｆ、４ｈ、４ｉとその直下の裏側電極パッド１０ａ、１０ｅ、１０ｆ、１０ｈ、１０ｉには異なる電気信号又は電流を流すことが可能になる。
【００４０】
このように、配線９ａ〜９ｊの引き回しを変更することにより、自由に配線位置を変えて配線９ａ〜９ｊの外部との接続順番を変えて設計することが可能になる。
【００４１】
なお、図８に示した第４の半導体装置２３における基板１内とその表側の構造は、例えば第１、第２又は第３の半導体装置２０、２１、２２のいずれかと同じ構造となっている。
【００４２】
（第２の実施の形態）
図９は、本発明の第２実施形態に係る半導体装置を示す裏面図である。なお、図９において、図１〜図８と同一符号は同一要素を示している。
【００４３】
本実施形態に係る第５の半導体装置２４の基板１の裏面１ｂに形成される配線９ａ〜９ｊは、リード６ａ〜６ｊの直下のスルーホール８ａ〜８ｊから基板１の裏面１ｂの中央寄り領域に至るパターンを有している。また、各配線９ａ〜９ｊのうち基板１の中央領域寄りの端部に接続される裏側電極パッド１０ａ〜１０ｊには、それぞれ半田１１ａ〜１１ｊが接合されている。
【００４４】
第５の半導体装置２４は、配線９ａ〜９ｊの形状と半田１１ａ〜１１ｊの取り付け位置を除いて、第１実施形態に示した第１〜第４の半導体装置２０〜２３のいずれかと同じ構造を有している。
【００４５】
以上のように、配線９ａ〜９ｊの形状を変えることにより、図１０に示す大きさの異なる第６の半導体装置２５をスタックすることが可能になる。
【００４６】
第６の半導体装置２５は、第５の半導体装置２４の基板１よりも小型に形成されたガラスエポキシ、グリーンエポキシ、ベーク材等の絶縁材からなる基板３１を有している。基板３１の表面のほぼ中央領域には、極パッド３４ａ〜３４ｊは金、銅等の導電パターンから構成され、それらの上には導電性接着材３５を介してリード３６ａ〜３６ｊが個別に接着されている。
【００４７】
各リード３６ａ〜３６ｊは、第５の半導体装置２４の半田１１ａ〜１１ｊに重ねることができる位置に取り付けられている。また、リード３６ａ〜３６ｊは、銅、アルミニウム等の導電材からなるブロック、又は金等の導電膜に覆われたブロックから構成されていて、その上面には凸部接着材３２を介して半導体素子３３が取り付けられ、半導体素子３３の上面には複数の導電性パッド３３ａ〜３３ｊが露出している。半導体素子３３は、ロジック、メモリ等が半導体基板に形成された構造を有している。
【００４８】
また、基板３１の表面のうち半導体素子搭載領域の両側方には、複数の表側電極パッド３４ａ〜３４ｊが間隔をおいて形成されている。表側電３６ｘが形成されている。また、凸部３６ｘの前後にはそれぞれ低い第１の段３６ｙ、第２の段３６ｚが形成されている。
【００４９】
第１の段３６ｙは、半導体素子３３上面の導電性パッド３３ａ〜３３ｊの近傍に配置され、半導体素子３３とほぼ同じ高さを有していている。また、第２の段３６ｚは、第１の段３６ｙに対して基板３１の外向に配置されている。
【００５０】
半導体素子３３の所定の導電性パッド３３ａ〜３３ｊは、導電性ワイヤ３７ａ〜３７ｊを用いたワイヤボンディングにより、所定のリード３６の第１の段３６ｙに接続されている。
【００５１】
基板３１の内部には、表側電極パッド３４ａ〜３４ｊに個別に接続されるスルーホール３８ａ〜３８ｊが形成され、その中には導電材が充填されている。また、基板３１内の裏面には、各スルーホール３８ａ〜３８ｊに電気的に接続される複数の裏側電極パッド４０ａ〜４０ｊが形成され、裏側電極パッド４０ａ〜４０ｊは金、銅等の導電パターンから構成されている。
【００５２】
また、裏側電極パッド４０ａ〜４０ｊは、他の半導体装置（不図示）のリードと重なる所定の位置、或いは実装基板（不図示）の導電性パッドと重なる所定の位置に形成されている。また、裏側電極パッド４０ａ〜４０ｊにはそれぞれ半球状の半田４１ａ〜４１ｊが接合されている。
【００５３】
基板３１の表面、半導体素子３３、導電性ワイヤ３７ａ〜３７ｊと、リード３６ａ〜３６ｊの一部はそれぞれ、モールド樹脂４２に覆われている。モールド樹脂４２からは各リード３６ａ〜３６ｊの一部が露出されている。例えば、各リード３６ａ〜３６ｊにおける凸部３６ｘの上面とその第２の段３６ｚの端面はモールド樹脂４２から露出され、それ以外の部分はモールド樹脂４２により覆われている。
【００５４】
これにより、第５、第６の半導体装置２４、２５は、図１０に示すように、第６の半導体装置２５表面のリード３６ａ〜３６ｊと第５の半導体装置２４裏面の半田１１ａ〜１１ｊを介して互いに接合され、この状態でさらに第６の半導体装置２５の半田４０ａ〜４０ｊを実装基板１４に接合する。
【００５５】
なお、第５の半導体装置２４の半田１１ａ〜１１ｊと第６の半導体装置２５のリード３６ａ〜３６ｊを接合する際には、第６の半導体装置２５を上向きにすることにより、その半田４１ａ〜４１ｊを半球状に保持することができる。
【００５６】
以上のように本実施形態では、第５の半導体装置２４のうち配線４ａ〜４ｊの一端を基板１の中央領域に延びる形成とし、その端部の裏側電極パッド１０ａ〜１０ｊの上に半田１１ａ〜１１ｊを接続することにより、第５の半導体装置２４とこれより小さな第６の半導体装置２５を接続することができる。
【００５７】
第５の半導体装置２４と第６の半導体装置２５を積み重ねた状態では、第６の半導体装置２５の周囲にスペースが生じる。従って、実装基板に積み重ねて接続された第５、第６の半導体装置２４，２５のうち、第６の半導体装置２５の周囲の領域に抵抗、キャパシタ等の電子部品を配置することが可能になり、省スペース化が促進される。
【００５８】
また、第６の半導体装置２５の周囲のスペースに配置される電子部品は実装基板側に取り付けられてもよいし、第５の半導体装置２４の裏面に取り付けられてもよい。
【００５９】
例えば図１１に示すように、配線９ａの途中に溝９ｆｓを形成し、さらに溝９ｆｓを跨ぐようにして配線９ａ上に電子部品４５を搭載し、さらに配線９ａのうち溝９ｆｓの一側方と他側方で電子部品４５を半田４６により接続することが可能になる。
【００６０】
以上のことから、大きさの異なる半導体装置２４、２５を使用することにより、実装基板上のスペースを有効に利用することができ、実装スペースの縮小化が容易になる。
【００６１】
ところで、大きさの異なる半導体装置２４，２５を積み重ねて実装する場合には、大きい方の半導体装置２４を実装基板側に配置してもよい。
【００６２】
また、小さい方の半導体装置の上にさらに半導体装置や電子部品を積み重ねない場合には、図１２に示すようにリードをモールド樹脂から露出させない構造の第７の半導体装置２６を用いてもよい。
【００６３】
第７の半導体装置２６は、第５の半導体装置２４の基板１より小さく形成されたガラスエポキシ、グリーンエポキシ、ベーク材等の絶縁材からなる基板５１を有している。基板５１の表面のほぼ中央領域には、接着材５２を介して半導体素子５３が取り付けられ、半導体素子５３の上面には間隔をおいて複数の導電性パッド（不図示）が露出されている。
【００６４】
また、基板５１の表面のうち半導体素子搭載領域の両側方には、複数の表側電極パッド５４ａ〜５４ｊが間隔をおいて形成されている。表側電極パッド５４ａ〜５４ｊは金、銅等の導電パターンから構成されている。
【００６５】
半導体素子５３上の導電性パッド（不図示）は、導電性ワイヤ５７ａ〜５７ｊを用いるワイヤボンディングにより、所定の表側電極パッド５４ａ〜５４ｊに接続されている。
【００６６】
基板５１の内部には、表側電極パッド５４ａ〜５４ｊに個別に接続されるスルーホール５８ａ〜５８ｊが形成され、その中には銅等の導電材が充填されている。また、基板５１内の裏面には、各スルーホール５８ａ〜５８ｊに電気的に接続される複数の裏側電極パッド５９ａ〜５９ｊが形成されている。裏側電極パッド５９ａ〜５９ｊは金、銅等の導電パターンから構成されている。
【００６７】
また、裏側電極パッド５９ａ〜５９ｊは、第５の半導体装置２４の裏側電極パッド１０ａ〜１０ｊに重なる所定の位置に形成されている。
【００６８】
基板５１の表面、半導体素子５３、導電性ワイヤ５７ａ〜５７ｊはモールド樹脂５５に覆われている。
【００６９】
このように、第５の半導体装置２４上に積み重ねられる半導体装置として、それより小型の第７の半導体装置２６を採用することにより、実装スペースを縮小化することが可能である。また、第５の半導体装置２４において、その上の第７の半導体装置２６からはみ出した領域に図１１に示したような電子部品４５を搭載してもよく、これにより、スペースを有効利用して実装スペースの縮小化がさらに達成できる。
【００７０】
なお、図１２に示す第５の半導体装置２４は、リード６ａ〜６ｊを実装基板側の電極パッド（不図示）に接続するために、リード６ａ〜６ｊの上面６ｘ上にはそれぞれ半田１１ｋ〜１１ｔが接合されている。
【００７１】
（第３の実施の形態）
図１３（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置を示す側断面図及び平面図である。なお、図１３（ａ）、（ｂ）において、図１〜図８と同一符号は同一要素を示している。
【００７２】
本実施形態に係る半導体装置２７において、基板１の表面１ａのほぼ中央領域には、接着材２を介して半導体素子３が取り付けられている。半導体素子３の上面には間隔をおいて複数の導電性パッド３ａ〜３ｊが露出している。
【００７３】
また、基板１の表面１ａのうち半導体素子搭載領域の両側方には、例えば各１列ずつ、金、銅等の導電パターンからなる複数の表側電極パッド４ａ〜４ｊが間隔をおいて形成されている。
【００７４】
また、基板１の表面１ａの両端寄りであって表側電極パッド４ａ〜４ｊから離れた領域には、左右１列ずつリード１６ａ〜１６ｊが接着材５により接着されている。各リード１６ａ〜１６ｊは、銅、アルミニウム等の導電材からなるブロック、又は導電膜により被覆されたブロックから構成され、さらに互いに間隔をおいて配置されている。
【００７５】
また、リード１６ａ〜１６ｊの上面には凸部１６ｘが形成され、さらに、凸部１６ｘの前には段１６ｙが形成されている。段１６ｙは、半導体素子３寄りの表側電極パッド４ａ〜４ｊの近傍に配置され、半導体素子３とほぼ同じ高さを有していている。
【００７６】
リード１６ａ〜１６ｊ、表側電極パッド４ａ〜４ｊ及び半導体素子３は互いに導電性ワイヤ１８ａ〜１８ｊ、１９ａ〜１９ｊにより接続されている。
【００７７】
即ち、半導体素子３上面の左列の導電性パッド３ａ〜３ｅは、左列２番目のものを除いて、導電性ワイヤ１８ａ〜１８ｅを用いたワイヤボンディングにより、その左のリード１６ａ〜１６ｅの段１６ｙにそれぞれ接続されている。また、半導体素子３上面の右列の導電性パッド３ｆ〜３ｊは、導電性ワイヤ１８ｆ〜１８ｊを用いたワイヤボンディングにより、右の表側電極パッド４ｆ〜４ｊに接続されている。
【００７８】
さらに、左右列の表側電極パッド４ａ〜４ｊは、導電性ワイヤ１９ａ〜１９ｊを用いたワイヤボンディングにより、左右のリード１６ａ〜１６ｊの段１６ｙにそれぞれ接続されている。
【００７９】
基板１の内部には、上述した実施形態と同様に、表側電極パッド４ａ〜４ｊに個別に接続されるスルーホール８ａ〜８ｊが形成され、その中には導電材が充填されている。また、基板１内の裏面１ｂには、各スルーホール８ａ〜８ｊにそれぞれ電気的に接続される配線９ａ〜９ｊが形成されている。配線９ａ〜９ｊのパターンは、第１実施形態に示したようなバリエーションがある。
【００８０】
各配線９ａ〜９ｊは、基板１の裏面１ｂに形成された複数の裏側電極パッド１０ａ〜１０ｊに個別に接続されている。配線９ａ〜９ｊと裏側電極パッド１０ａ〜１０ｊは、導電パターンにより一体的に形成されてもよい。
【００８１】
裏側電極パッド１０ａ〜１０ｊは、他の半導体装置（不図示）のリードと重なる所定の位置、或いは実装基板（不図示）の導電性パッドと重なる所定の位置に形成され、その上には半球状の半田１１ａ〜１１ｊが接合されている。
【００８２】
基板１の表面１ａ、半導体素子３、導電性ワイヤ７ａ〜７ｊと、リード１６ａ〜１６ｊの一部はそれぞれモールド樹脂１２に覆われている。モールド樹脂１２からは各リード１６ａ〜１６ｊの一部が露出されている。例えば、各リード１６ａ〜１６ｊにおける凸部１６ｘの上面とその端面がモールド樹脂１２から露出され、それ以外の部分はモールド樹脂１２により覆われている。なお、図１３（ｂ）において、モールド樹脂１２は省略されて描かれている。
【００８３】
以上のような構成を有する半導体装置２７は、第１実施形態と同様に、導電性ワイヤ１８ａ〜１８ｊ、１９ａ〜１９ｊによるボンディング箇所や、裏側配線９ａ〜９ｊのパターンを変えることが可能である。そして、図１４に示すように、導電性ワイヤ１８ａ〜１８ｊ、１９ａ〜１９ｊの接続や配線９ａ〜９ｊのパターンを変えた複数の半導体装置２７Ａ〜２７Ｃを積み重ねて、リード１６ａ〜１６ｆと半田１１ａ〜１１ｆを接続することにより、上と下に配置されるリード１６ａ〜１６ｆに異なる電流や信号を流すことが可能になる。
【００８４】
（第４の実施の形態）
図１５は、本発明の第４実施形態に係る半導体装置を示す側断面図である。なお、図１５において、図１〜図８と同一符号は同一要素を示している。
【００８５】
本実施形態に係る半導体装置２８において、基板１の表面１ａには接着材２を介して半導体素子３が取り付けられている。半導体素子３の上面には間隔をおいて複数の導電性パッド３ａ〜３ｊが露出されている。また、基板１の表面１ａの両端寄りの領域には表側電極パッド４ａ〜４ｊが間隔をおいて形成されている。表側電極パッド４ａ〜４ｊのうち基板１の両端寄り領域部分には、導電性接着材５を介してリード６０ａ〜６０ｊが接着され、これにより表側電極パッド４ａ〜４ｊはリード６から基板１の内側方にはみ出した状態となっている。
【００８６】
リード６０ａ〜６０ｊは、銅、アルミニウム等の導電材からなる例えば方形状のブロック、又は導電膜に覆われた方形状のブロックから構成されていている。
【００８７】
半導体素子３の所定の導電性パッド３ａ〜３ｊは、例えば金（Ａｕ）よりなる導電性ワイヤ７ａ〜７ｊを用いたワイヤボンディングにより、所定の表側電極パッド４ａ〜４ｊに接続されている。なお、導電性パッド３ａ〜３ｊの一部には、第１実施形態と同様に、導電性ワイヤ７ａ〜７ｊが接続されない構造もある。
【００８８】
基板１の内部には、表側電極パッド４ａ〜４ｊに個別に接続されるスルーホール８ａ〜８ｊが形成され、その中には導電材が充填されている。また、基板１内の裏面１ｂには、各スルーホール８ａ〜８ｊにそれぞれ電気的に接続される配線９ａ〜９ｊが形成されている。さらに、各配線９ａ〜９ｊは、基板１の裏面１ｂに形成された複数の裏側電極パッド１０ａ〜１０ｊに個別に接続されている。
【００８９】
裏側電極パッド１０ａ〜１０ｊは、他の半導体装置（不図示）のリードと重なる所定の位置、或いは実装基板（不図示）の導電性パッドと重なる所定の位置に形成され、その上にはボール状の半田１１ａ〜１１ｊが接合されている。
【００９０】
以上のような構成を有する半導体装置２８は、第１実施形態と同様に、導電性ワイヤ７ａ〜７ｊによる接続や、裏側配線９ａ〜９ｊのパターンを変えることが可能である。そして、図１６に示すように、導電性ワイヤ７ａ〜７ｊの接続や裏側配線９ａ〜９ｊのパターンの異なる以外はほぼ同じ構造の複数の半導体装置２８Ａ〜２８Ｃを積み重ねて、リード６０ａ〜６０ｆと半田１１ａ〜１１ｆを互いに接続することにより、同じ位置のリード６０ａ〜６０ｆに流れる電流や信号を相違させることが可能になり、配置の自由度が増すことになる。
【００９１】
（第５の実施の形態）
図１７〜図１９は、本発明の第５実施形態に係る半導体装置の形成工程を示す斜視図である。
【００９２】
まず、図１７（ａ）に示すように、ガラスエポキシ、グリーンエポキシ、ベーク材等の絶縁材からなる基板１を用意する。基板１は、複数の半導体装置領域Ｉ〜ＩＶは隣接して配置される大きさを有している。
【００９３】
基板１の各半導体装置領域Ｉ〜ＩＶには、それぞれ上記した実施形態に示したと同様に、その内部にスルーホールが形成され、さらに表側に表側電極パッドが形成され、裏側に配線、裏側電極パッドが形成されている。なお、図１７（ａ）では表側電極パッド４ａ〜４ｊが現れている。
【００９４】
さらに、図１７（ｂ）に示すように、基板１の各領域Ｉ〜ＩＶの表側電極パッド４ａ〜４ｊに合わせて配置されるリード６ａ〜６ｊを片持ち梁状に支持するリードフレーム６を用意する。リード６ａ〜６ｊは、ワイヤボンディングされる位置にハーフエッチングが施されて、例えば図１、図２に示すような段６ｙを有している。
【００９５】
なお、リードフレーム６は、エッチング技術を用いて１枚の金属板を加工したものであってもよいし、型に金属を流し込んで成形したものであってもよいし、その他の方法により形成されたものであってもよい、
次に、図１７（ｃ）に示すように、リードフレーム６を基板１上に載せ、予め基板１に塗布しておいた導電性接着材５によりリード６ａ〜６ｊの裏面と表側電極パッド４ａ〜４ｊの表面を接着する。
【００９６】
続いて、図１８（ａ）に示すように、基板１の各半導体装置領域Ｉ〜ＩＶでリード６ａ〜６ｊに挟まれた中央領域に半導体素子３をダイス付けする。
【００９７】
さらに、図１８（ｂ）に示すように、導電性ワイヤ７ａ〜７ｊを用いて、半導体素子３の導電性パッド３ａ〜３ｊとリード６ａ〜６ｊをワイヤボンディングして互いを接続する。
【００９８】
その後に、図１８（ｃ）に示すように、基板１の表面側を樹脂モールド１２で覆う。樹脂モールド１２は、リード６ａ〜６ｊの凸部の最上面を露出するような厚さとする。
【００９９】
次に、図１９（ａ）に示すように、基板１の裏面を上に向けた状態で裏側電極パッド１０ａ〜１０ｊ上に球状の半田１１ａ〜１１ｊを載せ、ついで半田１１ａ〜１１ｊをリフローして裏側電極パッド１０ａ〜１０ｊに接合する。なお、半田１１ａ〜１１ｊは、裏側電極パッド１０ａ〜１０ｊの代わりに或いは裏側電極パッド１０ａ〜１０ｊとともにそのリード６ａ〜６ｊの凸部に接続される場合もある。
【０１００】
この後に、図１９（ｂ）に示すように基板１、樹脂モールド１２及びリードフレーム２を各領域Ｉ〜ＩＶの外周に沿ってダイサーを用いて切断し、複数の半導体装置に分割する。この場合、リード６ａ〜６ｊの切断面は外周面から露出することになり、この部分に外部から電気的接続を行うことも可能になる。
【０１０１】
その後に、上記の工程に沿って形成された所定の半導体装置２８、２９同士を図１９（ｃ）に示すように積み重ねて一方の半導体装置２８の半田１１ａ〜１１ｊと他方の半導体装置２９のリード６ａ〜６ｊをリフローにより接続する。
【０１０２】
以上のような工程によれば、スタックが可能な半導体装置２１，２２を簡単に製造することが可能となり、少ない実装スペースに多くの半導体素子を実装することが可能になる。
【０１０３】
なお、上記した各実施形態において、他の実施形態に示された構成の一部を採用してもよく、その組み合わせは必要に応じてなされる。
【０１０４】
次に、上記実施形態についての特徴を付記する。
【０１０５】
（付記１）絶縁性基板と、記絶縁性基板の一面に形成された第１の導電パターンと、前記絶縁性基板内に形成されて前記第１の導電パターンに電気的に接続される導電材が充填されるホールと、前記絶縁性基板の他面側において前記ホール内の前記導電材に電気的に接続される第２の導電パターンと、前記絶縁性基板の前記一面に接着された半導体素子と、前記絶縁性基板の前記一面に接着された導電性を有するブロック状のリードと、少なくとも前記リードと前記第１の導電パターンのいずれかと前記半導体素子を接続する導電性ワイヤと、前記絶縁性基板の前記一面上の前記半導体基板、前記第１の導電パターン、前記導電性ワイヤ、及び前記リードを覆うとともに上面から前記リードの一部を露出する絶縁性封止層とを有することを特徴とする半導体装置。
（付記２）前記リードの他面は、前記第１の導電パターン上に接続されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記リードは前記第１の導電パターンと離れた領域で前記絶縁性基板上に取り付けられていることを特徴とする付記１に記載の半導体装置。
（付記４）前記リードは前記第１の導電パターンの一部の領域上に接続され、且つ前記導電性ワイヤは前記リードからはみ出した前記第１の電極パターンに接続されることを特徴とする付記１に記載の半導体装置。
（付記５）前記リードは、前記絶縁性封止層から上面が露出される凸部と、前記凸部の上面よりも低い位置に形成され且つ前記導電性ワイヤが接続される段を有することを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）前記リードは、前記凸部の前後のそれぞれには前記凸部の上面よりも低い段が形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）前記リードは、前記絶縁性封止層の側面から露出する端面を有することを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）前記リードと前記第１の導電パターンの間には導電性接着材が介在していることを特徴とする付記２、４乃至７のいずれかに記載の半導体装置。
（付記９）前記リードと前記第１の導電パターンと前記半導体基板のうち少なくとも２つは互いにワイヤボンディングにより接続されていることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
（付記１０）前記第２の導電パターンは、前記ホールの位置から所定の位置に引き出される配線であることを特徴とする付記１乃至付記９のいずれかに記載の半導体装置。
（付記１１）前記第２の導電パターンの前記半田接合領域には半田が接合されていることを特徴とする付記１乃至付記１０のいずれかに記載の半導体装置。
（付記１２）前記ホールは前記絶縁性基板に複数形成され、複数の前記ホールのうち第１のホールに接続される前記第２の導電パターンは、前記第１のホールよりも他の前記ホールに近い領域まで延びる形状を有していることを特徴とする付記１乃至付記１１のいずれかに記載の半導体装置。
（付記１３）前記リードのうち前記絶縁性封止層から露出している面には半田が接合されることを特徴とする付記１乃至付記１２のいずれかに記載の半導体装置。
（付記１４）前記リードは、前記絶縁性封止層か前記絶縁性基板のいずれかの露出面側に重ねられる別の半導体装置のリードと導電性パッドのいずれかと接続する位置に形成されることを特徴とする付記１乃至付記１３のいずれかに記載の半導体装置。
（付記１５）前記リードは、前記絶縁性封止層側に重ねられる別の半導体装置のリードとその導電性パッドのいずれかに接続する位置に配置されることを特徴とする付記１乃至付記１３のいずれかに記載の半導体装置。
（付記１６）前記第２の配線リードは、前記絶縁性基板側に重ねられる別の半導体装置の別のリードと別の導電性パッドのいずれかに接続される位置に形成されることを特徴とする付記１乃至付記１３のいずれかに記載の半導体装置。
（付記１７）前記絶縁性基板は、重ねられた前記別の半導体装置の周囲にはみ出す大きさを有していることを特徴とする付記１５又は付記１６のいずれかに記載の半導体装置。
（付記１８）絶縁性基板のうち第１の導電パターンが形成された一面に、リードフレームに支持されたリードを接着する工程と、前記基板の前記一面に半導体基板を接着する工程と、前記導電性ワイヤを介して前記半導体基板、前記第１の導電パターン、前記リードのうち少なくとも２つを互いに接続する工程と、前記導電性ワイヤ、前記半導体基板、前記第１の導電パターンと、前記リードの一部を覆う絶縁性封止層を前記基板の前記一面上に形成する工程と、前記リードフレームから前記リードを切り離すとともに前記基板、前記絶縁性封止層、前記リードフレームを所定の大きさに切断する工程とを有することを特徴とする半導体装置の製造方法。
（付記１９）前記絶縁性基板の他面に形成された第２の導電パターンか、前記リードのうち前記絶縁性封止層から露出する領域の少なくとも一方に半田を接合する工程をさらに有することを特徴とする付記１８に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１０６】
【図１】図１は、本発明の第１実施形態に係る半導体装置の第１例を示す側断面図である。
【図２】図２は、本発明の第１実施形態に係る半導体装置の第１例を示す上面図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置の第１例を示す裏面図である。
【図４】図４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の第２例を示す上面図と裏面図である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の第３例を示す上面図と裏面図である。
【図６】図６は、本発明の第１実施形態に係る第２例と第３例の半導体装置を積み重ねて接続した状態を示す側断面図である。
【図７】図７は、本発明の第１実施形態に係る第２例と第３例の半導体装置を積み重ねて接続した状態を示す斜視図である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の第４例を示す裏面図である。
【図９】図９は、本発明の第２実施形態に係る半導体装置を示す裏面図である。
【図１０】図１０は、本発明の第２実施形態において積み重ねられた半導体装置の第１例を示す側断面図である。
【図１１】図１１は、本発明の第２実施形態において積み重ねられた半導体装置の第２例を示す側断面図である。
【図１２】図１２は、本発明の第２実施形態において積み重ねられた半導体装置の第３例を示す側断面図である。
【図１３】図１３（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置を示す裏面図である。
【図１４】図１４は、本発明の第３実施形態に係る半導体装置を積み重ねた状態を示す側断面図である。
【図１５】図１５は、本発明の第４実施形態に係る半導体装置を示す側断面図である。
【図１６】図１６は、本発明の第４実施形態に係る半導体装置を積み重ねた状態を示す側断面図である。
【図１７】図１７（ａ）〜（ｃ）は、本発明の第５実施形態に係る半導体装置の製造工程を示す斜視図（その１）である。
【図１８】図１８（ａ）〜（ｃ）は、本発明の第５実施形態に係る半導体装置の製造工程を示す斜視図（その２）である。
【図１９】図１９（ａ）〜（ｃ）は、本発明の第５実施形態に係る半導体装置の製造工程を示す斜視図（その３）である。
【図２０】図２０は、従来技術に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１０７】
１  基板
３  半導体素子
４ａ〜４ｊ  表側電極パッド（第１の導電パターン）
５  導電性接着材
６  リードフレーム
６ａ〜６ｊ、１６ａ〜１６ｊ  リード
６ｘ、１６ｘ  凸部
６ｙ、６ｚ、１６ｙ  段
７ａ〜７ｊ、１８ａ〜１８ｊ、１９ａ〜１９ｊ  導電ワイヤ
８ａ〜８ｊ  スルーホール
９ａ〜９ｊ  配線（第２の導電パターン）
１０ａ〜１０ｊ  裏側電極パッド（第２の導電パターン）
１１ａ〜１１ｊ  半田
１２  モールド樹脂（封止樹脂）
２０〜２８  半導体装置
３１  基板
３３  半導体素子
３４ａ〜３４ｊ  表側電極パッド（第１の導電パターン）
３５  導電性接着材
３６ａ〜３６ｊ  リード
３６ｘ  凸部
３６ｙ、３６ｚ  段
３７ａ〜３７ｊ  導電ワイヤ
３８ａ〜３８ｊ  スルーホール
４０ａ〜４０ｊ  裏側電極パッド（第２の導電パターン）
４１ａ〜４１ｊ  半田
４２  モールド樹脂
５１  基板
５３  半導体素子
５４ａ〜５４ｊ  表側電極パッド（第１の導電パターン）
５５  モールド樹脂（封止樹脂）
５６ａ〜５６ｊ  半田
５７ａ〜５７ｊ  導電ワイヤ
５８ａ〜５８ｊ  スルーホール
５９ａ〜５９ｊ  裏側電極パッド（第２の導電パターン）
６０ａ〜６０ｊ  リード。
【図１】
2008235317.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2008235317.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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