(57)【要約】【課題】パワーＭＯＳ素子が混在する半導体集積回路（ＩＣ）の設計において、回路シミュレーションの精度を向上させることができる技術を提供する。【解決手段】まず、パワーＭＯＳ素子のゲート部分を仮想的に分割する。仮想的にＭＯＳ素子を分割する際に、接続情報を保持するための拡散抵抗素子をＭＯＳ素子の拡散層部分に生成する。分割された結果として得られる個々のＭＯＳ素子（セグメント１０８）が細かいほど解析精度が向上するが、一方で解析時間（シミュレーション時間）が増大するトレードオフの関係にあることから、分割するサイズを任意に設定できることが望ましい。さらに、ゲート部分と同様に、ＭＯＳ素子上の配線を任意のサイズで分割し、配線セグメントごとに寄生抵抗を抽出し、メッシュ状の抵抗ネットを構成することで、より高精度な配線寄生抵抗の抽出を行うことができる。【選択図】図１
2008097541.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータシステムにより実現される、パワーＭＯＳ素子を含む半導体集積回路のレイアウト検証方法であって、
前記パワーＭＯＳ素子のレイアウトパターンを仮想的に第１のセグメント単位に分割する第１のステップと、
前記第１のセグメント単位で各素子を認識し、第１の接続情報を抽出する第２のステップと、
回路図から第２の接続情報を抽出する第３のステップと、
前記第１の接続情報と前記第２の接続情報とを比較する第４のステップと、を有することを特徴とするレイアウト検証方法。
【請求項２】
請求項１記載のレイアウト検証方法において、
前記第１のセグメント間の各素子の接続を保持するための拡散抵抗を前記第１の接続情報に挿入する第５のステップをさらに有することを特徴とするレイアウト検証方法。
【請求項３】
請求項２記載のレイアウト検証方法において、
前記パワーＭＯＳ素子上の配線パターンを仮想的に第２のセグメント単位に分割する第６のステップと、
前記第２のセグメント単位の各配線パターンから寄生抵抗及び／又は寄生容量を抽出し、前記第１の接続情報に挿入する第７のステップと、をさらに有することを特徴とするレイアウト検証方法。
【請求項４】
請求項３記載のレイアウト検証方法において、
前記第１のセグメント及び前記第２のセグメントのサイズは、任意に設定できることを特徴とするレイアウト検証方法。
【請求項５】
コンピュータシステムにより実現される、パワーＭＯＳ素子を含む半導体集積回路のレイアウト検証装置であって、
前記パワーＭＯＳ素子のレイアウトパターンを仮想的にセグメント単位に分割する手段と、
前記セグメント単位で各素子を認識し、第１の接続情報を抽出する手段と、
回路図から第２の接続情報を抽出する手段と、
前記第１の接続情報と前記第２の接続情報とを比較する手段と、を有することを特徴とするレイアウト検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（ＩＣ）のレイアウト検証技術に関し、特に、パワーＭＯＳ素子の寄生抵抗、寄生容量等をレイアウトパターンから精度良く抽出する技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、半導体集積回路のレイアウト検証技術においては、以下の技術が考えられる。
【０００３】
現在、ＭＳＩＧ製品（自動車、電源制御、モータドライバ、オーディオなど）で使われているパワーＭＯＳ素子は、ＭＯＳゲート幅（ｗ値）が数mm〜数十mmオーダと非常に大きく、回路図上では現れないレイアウト上（メタル配線パターンなど）での配線寄生抵抗が大きく回路特性に影響する。この対策として、例えば、回路設計段階で設計者が配線パターンの形状を予想して回路図上に仮の配線寄生抵抗、寄生容量をシンボルとして付加する、いわゆる仮負荷シミュレーションという方法がある。しかし、仮負荷シミュレーションを行って回路設計しても、レイアウトパターンを実際に書くと、パワーＭＯＳ素子のＩＣチップ上に占める面積比率が大きいために、回路設計時に期待したとおりのフロアプランで素子配置できないケースが大半である。そのため、仮負荷シミュレーション結果と、試作したＩＣチップの実測の特性との乖離が大きいという問題がある。
【０００４】
具体的には、前述のとおり、ＭＯＳゲート幅（ｗ値）が数mm〜数十mmあることから、レイアウトパターン上は、ゲート幅を分割した複数のＭＯＳ素子を並列接続で構成することになるが、レイアウトパターンとして無駄な領域（以下、「デッドスペース」と称する）を減らして設計するために素子の分割数を変えるケースがある。これに伴い、パワーＭＯＳ素子に接続する配線の形状は当初の予想から変更されてしまう。
【０００５】
これを解決する従来の技術としては、レイアウトパターンから実際の配線パターンの長さや幅を読み取り、そこから配線寄生抵抗、寄生容量を抽出し、シミュレーションへアノテーション（付加）する、いわゆる実負荷シミュレーション（以下、「ポストレイアウトシミュレーション」と称する）を行って、回路特性を解析する手法がある。       
【０００６】
この手法は、回路図とレイアウトパターンとの接続情報をそれぞれ抽出し、その接続情報を比較し、電気的特性の一致を解析する、いわゆるレイアウト解析技術（Ｌａｙｏｕｔ  Ｖeｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ、以下「ＬＶＳ」と称する）をベースに開発されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前記のような半導体集積回路のレイアウト検証技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００８】
前記の従来手法では、ＭＯＳ素子のゲート幅（ｗ値）が数μｍ〜数十μｍ程度の通常サイズの素子によるレイアウトパターンに対しては、寄生抵抗値、寄生容量値を精度良く抽出でき、シミュレーションへ反映できるが、パワーＭＯＳ素子の前述の問題に対しての解決策としては不十分である。その理由としては、パワーＭＯＳ素子のゲート幅を分割した複数のＭＯＳ素子の並列接続でパワーＭＯＳ素子を構成したとしても、１つのＭＯＳ素子のゲート幅（ｗ値）が数百μｍ相当と大きく、パワーＭＯＳ素子を局所的にみた場合の左下部分と、右上部分では、ＭＯＳ上の同一配線であっても、配線寄生抵抗が全く異なるからである。したがって、配線寄生抵抗を如何に精度良く見積もっても、パワーＭＯＳ素子自体を、１つの素子、または並列接続した複数のＭＯＳ素子程度の分割として扱ったのでは、シミュレーション時の精度向上につながらない。         
【０００９】
しかし、従来技術は、前述のとおりレイアウト解析技術（ＬＶＳ）をベースに開発されており、レイアウト解析技術によるＭＯＳ素子の認識方法は、ゲートを生成する領域を１つの素子として認識することに加え、ソース／ドレインに接続される配線のノード分割も不規則であるため、局所的な素子分割を行うことが出来なかった。        
【００１０】
したがって、従来手法のポストレイアウトシミュレーションでも、パワーＭＯＳ素子部分に対しては配線寄生抵抗・容量抽出の対象から一旦除外し、パワーＭＯＳ素子部分の等価回路を挿入する運用をしている。この等価回路は、製品とは別に事前に開発された素子パラメータ抽出パターン（以下、「ＴＥＧパターン」と称する）から取り出し、パワーＭＯＳ素子部分の特性を実測し、実測値と等価となるマクロモデル（素子の集合体）を作成して利用している。
【００１１】
この運用の問題点は、実測値からモデリングすることで特性を考慮した回路設計が可能であるが、モデリング用のＴＥＧパターンが必要であるという点である。しかも、ＴＥＧパターンからモデリングした以外のパターン形状への変更を行うことができず、さらにパワーＭＯＳ素子の電流分布解析などの局所的な配線寄生抵抗の影響を解析することができない。
【００１２】
そこで、本発明の目的は、パワーＭＯＳ素子が混在する半導体集積回路（ＩＣ）の設計において、回路シミュレーションの精度を向上させることができる技術を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明によるレイアウト検証技術では、まず、パワーＭＯＳ素子のゲート部分を仮想的に分割する。これは、分割された結果として得られる個々のＭＯＳ素子（セグメント）が細かいほど解析精度が向上するが、一方で解析時間（シミュレーション時間）が増大するトレードオフの関係にあることから、分割するサイズを任意に設定できることが望ましい。
【００１６】
さらに、ゲート部分と同様に、ＭＯＳ素子上の配線を任意のサイズで分割し、ここの配線セグメントごとに寄生抵抗を抽出し、メッシュ状の抵抗ネットを構成することで、より高精度な配線寄生抵抗の抽出を行うことができる。           
【００１７】
また、パワーＭＯＳ素子の接続は通常アルミ配線で行われるが、上記した方法のパワーＭＯＳ素子を仮想的に分割する事で、分割した結果のＭＯＳ素子間にアルミ配線が存在しないケースも発生する。この対策として、仮想的にＭＯＳ素子を分割する際に、接続情報を保持するための拡散抵抗素子をＭＯＳ素子の拡散層部分に生成する。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１９】
（１）パワーＭＯＳの仮想分割（分割後のＭＯＳ素子間の接続情報保持のための拡散抵抗素子生成を含む）及び任意サイズのセグメントによる配線部分のノード分割を可能とすることでパワーＭＯＳ素子が混在するＩＣ設計時のシミュレーション精度向上が可能となる。
【００２０】
（２）ＴＥＧパターン投入によるモデリング作業量を削減でき、任意形状のパワーＭＯＳデバイスを利用できることから、ＩＣのレイアウトパターン上のデッドスペースを削減し、より小さいチップサイズを得られる。            
【００２１】
（３）設計仕損低減、作業工数削減、コスト低減を見込むことができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
図１は、本発明の一実施の形態によるレイアウト検証方法において、パワーＭＯＳの分割を示すレイアウトパターン図である。
【００２４】
図１（ａ）は、パワーＭＯＳ素子の全体レイアウト図である。図１（ａ）に示すパワーＭＯＳ素子のレイアウトパターンは、拡散層（Ｄｉｆｕｓｉｏｎ  ｌａｙｅｒ）１０１、ゲート層（Ｇａｔｅ  ｌａｙｅｒ）１０２、ビア層（Ｖｉａ  ｌａｙｅｒ）１０３，１０５、メタル層（Ｍｅｔａｌ  Ｌａｙｅｒ）１０４，１０６、パッド層（ＰＡＤ  ｌａｙｅｒ）１０７などから構成されている。複数のゲート層１０２と拡散層１０１からなる個々のＭＯＳ素子が、ビア層１０３，１０５とメタル層１０４，１０６により並列接続されている。
【００２５】
図１（ｂ）は、図１（ａ）のパワーＭＯＳ素子を任意のサイズのセグメントに分割した場合の拡大図である。            
【００２６】
本発明によるレイアウト検証技術では、まず、パワーＭＯＳ素子のゲート部分を仮想的に分割する。分割した一単位を以下「セグメント」と称する。図１（ｂ）では、分割したセグメント１０８のサイズを一例として、ゲート幅方向に”ｗ＝５．０”としたが、この値に限定されるものではない。セグメント１０８のサイズは、例えば、後述のユーザ入力手段２０５等で、”Ｇａｔｅ  ｌａｙｅｒ  ｗ＝５．０”のように任意の値を指定する。ｗの値を指定しない場合（デフォルト値）は、基本的には無限幅とする。
【００２７】
分割された結果として得られる個々のＭＯＳ素子（セグメント１０８）が細かいほど解析精度が向上するが、一方で解析時間（シミュレーション時間）が増大するトレードオフの関係にあることから、分割するセグメント１０８のサイズを任意に設定できることが望ましい。
【００２８】
外部から指定したサイズでパワーＭＯＳ素子のゲート部分を仮想的に分割した後、各セグメントのＭＯＳ素子を認識する。
【００２９】
図２は、本発明の一実施の形態によるレイアウト検証装置の構成、およびレイアウト検証方法のフローを示す図である。図２は、本実施の形態によるパワーＭＯＳ素子（仮想的に分割したＭＯＳ素子）抽出方法のフローを示している。
【００３０】
本実施の形態によるレイアウト検証技術は、従来のＬＶＳ（Ｌａｙｏｕｔ  Ｖeｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）技術に対して、ユーザが指定したサイズにより仮想的に分割したＭＯＳ素子（セグメント）を認識可能とさせる技術である。
【００３１】
図２に示すように、本実施の形態によるレイアウト検証装置は、ＬＶＳを実施する装置であり、例えば、各素子認識手段２０１、接続情報抽出手段２０２，２０３、接続情報比較手段２０４などから構成される。各素子認識手段２０１は、ユーザ入力手段２０５、Ｇａｔｅ  Ｌａｙｅｒのセグメント分割手段２０６、分割データごとの各素子認識手段２０７などから成る。本実施の形態によるレイアウト検証装置は、一般的なコンピュータシステムにより、ハードウエアとソフトウエアが協働して実現される。
【００３２】
各素子認識手段２０１は、ゲート層をセグメントに分割し、セグメントごとの各素子を認識する手段である。接続情報抽出手段２０２は、各素子の間の接続情報を分割されたレイアウトパターンから抽出する手段である。接続情報抽出手段２０３は、回路図２１１に基づいて各素子の間の接続情報を抽出する手段である。接続情報比較手段２０４は、レイアウト２０８に基づいて生成された接続情報（１）２１０と、回路図２１１に基づいて生成された接続情報（２）２１２とを比較する手段である。ユーザ入力手段２０５は、セグメントのサイズ（例えば、図１（ｂ）におけるｗの値）を指定するＧＵＩ（Ｇｒａｐｈｉｃａｌ  Ｕｓｅｒ  Ｉｎｔｅｒｆａｃｅ）等の入力手段である。Ｇａｔｅ  Ｌａｙｅｒのセグメント分割手段２０６は、パワーＭＯＳ素子のゲート部分をセグメント単位に分割する手段である。分割データごとの各素子認識手段２０７は、分割されたセグメントごとに各素子を認識する手段である。
【００３３】
次に、本実施の形態によるレイアウト検証方法のフローを説明する。
【００３４】
まず、各素子認識手段２０１により、パワーＭＯＳ素子を含むＩＣのレイアウト２０８と各デバイス構成情報２０９に基づいて、各素子の認識を行う。各デバイス構成情報２０９は、ＭＯＳ素子、抵抗、容量等の各素子の定義を記述したものである。例えば、ＭＯＳ素子の場合は、拡散層とゲート層から構成され、ソース、ゲート、ドレインの電極を有する、というような情報がテキストで記述されている。
【００３５】
各素子認識手段２０１では、Ｇａｔｅ  Ｌａｙｅｒのセグメント分割手段２０６により、ユーザ入力手段２０５により指定された任意のセグメント・サイズにレイアウト２０８が分割される。そして、分割データごとの各素子認識手段２０７により、セグメントに分割された各素子の認識が行われる。
【００３６】
次に、接続情報抽出手段２０２により、分割された各素子の間の接続情報（１）２１０が抽出される。この際、メタル配線やコンタクトやビアなどの各情報を使用して接続情報を抽出する。
【００３７】
一方、接続情報抽出手段２０３により、回路図２１１から、接続情報（２）２１２が抽出される。
【００３８】
次に、接続情報比較手段２０４により、接続情報（１）２１０と接続情報（２）２１２とが、各デバイス比較情報２１３に基づいて比較され、比較結果レポート２１４およびマッピング情報２１５が出力される。各デバイス比較情報２１３には、比較を行う際の判断基準（ＬＶＳルール）が記述されている。例えば、各素子のサイズや並列ＭＯＳ素子の集約化などのルールが記述される。比較結果レポート２１４には、レイアウト２０８と回路図２１１との相違点などが記述される。マッピング情報２１５には、レイアウト２０８と回路図２１１との対応関係情報などが記述される。
【００３９】
図３は、本発明の一実施の形態によるレイアウト検証方法において、パワーＭＯＳの配線部寄生抵抗抽出を示すレイアウトパターン図である。
【００４０】
図３（ａ）は、パワーＭＯＳ素子の全体レイアウト図である。図３（ａ）に示すパワーＭＯＳ素子のレイアウトパターンは、図１（ａ）と同じであるので、説明を省略する。
【００４１】
図３（ｂ）は、図３（ａ）のパワーＭＯＳ素子の配線部分を任意のサイズのセグメントに分割して寄生抵抗の抽出を行った場合の拡大図である。        
【００４２】
本発明によるレイアウト検証技術では、ユーザが外部から指定したセグメント・サイズでメタルパターンを分割し、各セグメントの抵抗ラダーネットを、シート抵抗値から算出する。”ａｎｙ ａｎｇｌｅ ｅｄｇｅ”から成る三角形、台形部分についても抵抗ネット計算ができれば理想的であるが、抵抗ラダーネットから削除処理も可能とする。
【００４３】
図３（ｂ）では、分割したセグメント３０１のサイズを一例として、”ｄｘ＝８．０，ｄｙ＝５．０”としたが、この値に限定されるものではない。セグメント３０１のサイズ（ｄｘ，ｄｙ）は、ユーザが外部より指定可能とする。例えば、後述のユーザ入力手段２０５等で、”ｍｅｔａｌ  ｃｕｔｔｉｎｇ  ｏｒｉｇｉｎ＝（１０．０  ０．０），ｍｅｔａｌ  ｄｘ＝８．０，ｍｅｔａｌ  ｄｙ＝５．０”のように任意の値を指定する。なお、”ｍｅｔａｌ  ｃｕｔｔｉｎｇ  ｏｒｉｇｉｎ＝（１０．０  ０．０）”は、原点を示す。
【００４４】
図２のフローに従ってゲート部分を分割して接続情報を抽出した後に、さらに、ゲート部分と同様に、ＭＯＳ素子上の配線を任意のサイズで分割し、ここの配線セグメントごとに寄生抵抗を抽出し、メッシュ状の抵抗ネットを構成することで、より高精度な配線寄生抵抗の抽出を行うことができる。   
【００４５】
図４は、本発明の一実施の形態によるレイアウト検証装置の構成、およびレイアウト検証方法のフローを示す図である。図４は、本実施の形態によるパワーＭＯＳ素子の配線部分寄生抵抗抽出のフローを示している。
【００４６】
図４に示すように、本実施の形態によるレイアウト検証装置は、ＭＯＳ素子部分の配線寄生抵抗および配線寄生容量を抽出する装置であり、例えば、配線形状・配線間隔抽出手段４０１、各配線要素の寄生抵抗・寄生容量算出手段４０２、接続情報への寄生抵抗・寄生容量挿入手段４０３、寄生抵抗・寄生容量リダクション手段４０４などから構成される。また、配線形状・配線間隔抽出手段４０１は、ユーザ入力手段２０５、セグメント分割手段４０６、セグメント毎の配線形状・配線間隔抽出手段４０７などから成る。本実施の形態によるレイアウト検証装置は、一般的なコンピュータシステムにより、ハードウエアとソフトウエアが協働して実現される。
【００４７】
配線形状・配線間隔抽出手段４０１は、ＭＯＳ素子部分のメタル配線をセグメントに分割して各セグメントの配線形状と配線間隔を抽出する手段である。各配線要素の寄生抵抗・寄生容量算出手段４０２は、各配線要素（セグメント）の寄生抵抗と寄生容量をシート抵抗等から算出する手段である。接続情報への寄生抵抗・寄生容量挿入手段４０３は、各配線要素の寄生抵抗・寄生容量算出手段４０２で算出した寄生抵抗・寄生容量を接続情報（ネットリスト）に付加する手段である。寄生抵抗・寄生容量リダクション手段４０４は、並列／直列接続の配線で影響を及ぼさないものを集約したりして、接続情報のデータ量を少なくする手段である。ユーザ入力手段２０５は、分割するセグメント・サイズをＧＵＩ等で入力する手段である。セグメント分割手段４０６は、メタル配線パターンをセグメントに分割する手段である。セグメント毎の配線形状・配線間隔抽出手段４０７は、セグメント毎の配線形状と配線間隔を抽出する手段である。
【００４８】
次に、本実施の形態によるレイアウト検証方法のフローを説明する。
【００４９】
まず、配線形状・配線間隔抽出手段４０１により、パワーＭＯＳ素子を含むＩＣのレイアウト２０８と、図２のフローで抽出された接続情報（１）２１０，接続情報（２）２１２およびマッピング情報２１５に基づいて、配線形状と配線間隔の抽出を行う。配線形状・配線間隔抽出手段４０１では、セグメント分割手段４０６により、ユーザ入力手段２０５で指定された分割セグメント・サイズに基づいて、配線部分の分割を行う。また、セグメント毎の配線形状・配線間隔抽出手段４０７により、セグメント毎の配線形状と配線間隔の抽出を行う。
【００５０】
次に、各配線要素の寄生抵抗・寄生容量算出手段４０２により、プロセス物理情報４０８に基づいて、各配線要素の寄生抵抗と寄生容量の算出を行う。プロセス物理情報４０８は、製造プロセス毎の基準サイズにおける各配線要素の抵抗値・容量値などである。
【００５１】
次に、接続情報への寄生抵抗・寄生容量挿入手段４０３により、算出された寄生抵抗および寄生容量を接続情報（１）２１０に挿入する。
【００５２】
次に、寄生抵抗・寄生容量リダクション手段４０４により、並列／直列接続の配線で影響を及ぼさないものを集約したりして、接続情報のデータ量を少なくする。そして、寄生抵抗・容量込の接続情報４０９を出力する。
【００５３】
また、ＳＰＩＣＥネットリスト生成手段４０５により、寄生抵抗・容量込のＳＰＩＣＥネットリスト（回路シミュレーション用の接続情報）４１０を生成して出力する。
【００５４】
図２のフローと図４のフローの組み合わせにより、パワーＭＯＳ素子内部の寄生抽出を高精度に行うことができる。
【００５５】
図５は、本発明の一実施の形態によるレイアウト検証装置およびレイアウト検証方法を利用したパワーＭＯＳのデバイス抽出及び配線寄生抵抗抽出の結果を示す図である。
【００５６】
図５（ａ）は、パワーＭＯＳ素子の全体レイアウト図である。図５（ａ）に示すパワーＭＯＳ素子のレイアウトパターンは、図１（ａ）と同じであるので、説明を省略する。
【００５７】
図５（ｂ）は、図２のフローと図４のフローを実施し、任意サイズにより分割を行ったデバイス抽出及び配線抵抗の抽出を行った結果を示している。なお、ネット接続情報はソース／ドレインのみを示し、ゲートの接続情報などは省略している。         
【００５８】
図５（ｂ）に示すように、セグメント分割された複数のＭＯＳ素子５０１と、複数の寄生抵抗５０２とがメッシュ状にネットリストを構成している。
【００５９】
図６は、本発明の一実施の形態によるレイアウト検証方法において、パワーＭＯＳの拡散抵抗抽出方法を示すレイアウトパターン図である。
【００６０】
図６（ａ）は、パワーＭＯＳ素子の全体レイアウト図である。図６（ａ）に示すパワーＭＯＳ素子のレイアウトパターンは、図１（ａ）と同じであるので、説明を省略する。
【００６１】
図６（ｂ）は、図６（ａ）のパワーＭＯＳ素子の拡散層部分を任意のサイズのセグメントに分割してＭＯＳ素子の接続を保持するための拡散抵抗素子の抽出を行った場合の拡大図である。図６は、図１で示したパワーＭＯＳを仮想的に分割した場合、分割したＭＯＳ素子の接続情報を保持するための拡散抵抗抽出方法を示している。
【００６２】
パワーＭＯＳ素子の接続は通常アルミ配線で行われるが、図５で説明した方法のパワーＭＯＳ素子を仮想的に分割する事で、分割した結果のＭＯＳ素子間にアルミ配線が存在しないケースも発生する。この対策として、仮想的にＭＯＳ素子を分割する際に、接続情報を保持するための拡散抵抗素子をＭＯＳ素子の拡散層部分に生成する。
【００６３】
すなわち、図６（ｂ）に示すように、例えば５μｍピッチ（ｗ＝５．０）で拡散抵抗認識層（ダミー層）６０１を配置する。拡散抵抗認識層６０１の幅は、０．１μｍなど、微小幅を用いる。
【００６４】
そして、ＬＶＳでは、この拡散抵抗認識層６０１を使って、ＭＯＳ素子を構成する拡散層１０１を分割し、拡散層１０１と拡散抵抗認識層６０１とのＡＮＤ演算を行い、分割したＭＯＳ素子の接続を保持するための拡散抵抗６０２を形成する。
【００６５】
図７は、本発明の一実施の形態によるレイアウト検証装置およびレイアウト検証方法を利用したパワーＭＯＳのデバイス抽出、配線寄生抵抗抽出及び拡散抵抗抽出の結果を示す図である。
【００６６】
図７において、”ｒｄｉｆｆ”は、分割後の各ＭＯＳ素子間をつなぐ拡散層の拡散抵抗６０２である。また”ｒＭ１”は、分割後の各ＭＯＳ素子間をつなぐメタル配線層（Ｍ１）の寄生抵抗５０２である。
【００６７】
図７の結果例は、仮想的にパワーＭＯＳ素子を分割し、分割したＭＯＳ間を拡散抵抗で接続情報を保持した結果と、パワーＭＯＳ部分の配線層（Ｍ１）をメッシュ状に分割して配線寄生抵抗を抽出した例である。
【００６８】
配線層部分に関しては、１層，２層，３層とそれぞれメッシュ分割による配線寄生の抽出は可能である。
【００６９】
したがって、本実施の形態のレイアウト検証方法およびレイアウト検証装置によれば、パワーＭＯＳの仮想分割（分割後のＭＯＳ素子間の接続情報保持のための拡散抵抗素子生成を含む）及び任意サイズのセグメントによる配線部分のノード分割を可能とすることで、パワーＭＯＳ素子が混在するＩＣ設計時のシミュレーション精度向上が可能となる。
【００７０】
さらに、ＴＥＧパターン投入によるモデリング作業量を削減でき、任意形状のパワーＭＯＳデバイスを利用できることから、ＩＣのレイアウトパターン上のデッドスペースを削減し、より小さいチップサイズを得られる。この結果、設計仕損低減、作業工数削減、コスト低減を見込むことができる。
【００７１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７２】
本発明は、アナログ・デジタル混載のＩＣ全般の回路／レイアウト設計等に利用可能である。
【図面の簡単な説明】
【００７３】
【図１】（ａ），（ｂ）は本発明の一実施の形態によるレイアウト検証方法において、パワーＭＯＳの分割を示すレイアウトパターン図である。
【図２】本発明の一実施の形態によるレイアウト検証装置の構成、およびレイアウト検証方法のフローを示す図である。
【図３】（ａ），（ｂ）は本発明の一実施の形態によるレイアウト検証方法において、パワーＭＯＳの配線部寄生抵抗抽出を示すレイアウトパターン図である。
【図４】本発明の一実施の形態によるレイアウト検証装置の構成、およびレイアウト検証方法のフローを示す図である。
【図５】（ａ），（ｂ）は本発明の一実施の形態によるレイアウト検証装置およびレイアウト検証方法を利用したパワーＭＯＳのデバイス抽出及び配線寄生抵抗抽出の結果を示す図である。
【図６】（ａ），（ｂ）は本発明の一実施の形態によるレイアウト検証方法において、パワーＭＯＳの拡散抵抗抽出方法を示すレイアウトパターン図である。
【図７】本発明の一実施の形態によるレイアウト検証装置およびレイアウト検証方法を利用したパワーＭＯＳのデバイス抽出、配線寄生抵抗抽出及び拡散抵抗抽出の結果を示す図である。
【符号の説明】
【００７４】
１０１  拡散層
１０２  ゲート層
１０３，１０５  ビア層
１０４ ，１０６ メタル層
１０７  パッド層
１０８，３０１  セグメント
２０１  各素子認識手段
２０２，２０３  接続情報抽出手段
２０４  接続情報比較手段
２０５  ユーザ入力手段
２０６  Ｇａｔｅ  ｌａｙｅｒのセグメント分割手段
２０７  分割データごとの各素子認識手段
２０８  レイアウト
２０９  各デバイス構成情報
２１０  接続情報（１）
２１１  回路図
２１２  接続情報（２）
２１３  各デバイス比較情報
２１４  比較結果レポート
２１５  マッピング情報
４０１  配線形状・配線間隔抽出手段
４０２  各配線要素の寄生抵抗・寄生容量算出手段
４０３  接続情報への寄生抵抗・寄生容量挿入手段
４０４  寄生抵抗・寄生容量リダクション手段
４０５  ＳＰＩＣＥネットリスト生成手段
４０６  セグメント分割手段
４０７  セグメント毎の配線形状・配線間隔抽出手段
４０８  プロセス物理情報
４０９  接続情報（寄生抵抗・容量込）
４１０  ＳＰＩＣＥネットリスト（寄生抵抗・容量込）
５０１  ＭＯＳ素子
５０２  寄生抵抗
６０１  拡散抵抗認識層
６０２  拡散抵抗
【図２】
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【図４】
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【図１】
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【図３】
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【図５】
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【図６】
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【図７】
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