(57)【要約】【課題】  低電圧用途に関して、動作速度の低下を防ぎ、低しきい値による漏れ電流を抑制する基板電圧制御技術を提供する。【解決手段】  複数のレプリカＭＯＳトランジスタにより、しきい値中心値を検出して、基板電圧を制御することにより、しきい値中心値を制御することで、動作速度下限とチップ全体の漏れ電流の上限を満たすことを可能にする一方、チップの動作中に基板電圧を動的に制御することで、動作する時にはしきい値中心値を下げて、速度を向上させ、動作後にはしきい値中心値を上げて、チップ全体の漏れ電流を低減させることもできる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の複数の第１ＭＯＳトランジスタと、前記第１導電型の複数の第１レプリカＭＯＳトランジスタを有する第１モニタリング回路と、前記複数の第１ＭＯＳトランジスタの基板電圧を制御する第１制御回路とを具備し、
前記第１モニタリング回路は、前記複数の第１レプリカＭＯＳトランジスタにより前記複数の第１レプリカＭＯＳトランジスタのしきい値中心値を検出し、その検出結果を前記第１制御回路に出力し、
前記第１制御回路は、前記検出結果を基に前記複数の第１ＭＯＳトランジスタのしきい値を制御するために、前記複数の第１ＭＯＳトランジスタの基板電圧を出力することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１モニタリング回路及び前記第１制御回路を分散して複数配置することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第１制御回路内部に、前記第１モニタリング回路の出力と、参照電圧とを比較する比較回路を複数有することを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第１制御回路内部に、前記比較回路からの出力に基づいて、前記複数の第１レプリカＭＯＳトランジスタ、または、前記複数の第１ＮＭＯＳトランジスタの基板電圧を決定する電源回路を有することを特徴とする半導体装置。
【請求項５】
請求項２において、
メモリアレーブロックの周辺に前記複数の第１レプリカＭＯＳトランジスタ及び前記第１制御回路を配置することを特徴とする半導体装置。
【請求項６】
請求項２において、
メモリアレーブロックの内部に前記複数の第１レプリカＭＯＳトランジスタ及び前記第１制御回路を配置することを特徴とする半導体装置。
【請求項７】
請求項１において、
前記第１導電型とは異なる第２導電型の複数の第２ＭＯＳトランジスタと、前記第２導電型の複数の第２レプリカＭＯＳトランジスタを有する第２モニタリング回路と、前記複数の第２ＭＯＳトランジスタの基板電圧を制御する第２制御回路とを具備し、
前記第２モニタリング回路は、前記複数の第２レプリカＭＯＳトランジスタにより前記複数の第２レプリカＭＯＳトランジスタのしきい値中心値を検出し、その検出結果を前記第２制御回路に出力し、
前記第２制御回路は、前記検出結果を基に前記複数の第２ＭＯＳトランジスタのしきい値を制御するために、前記複数の第２ＭＯＳトランジスタの基板電圧を出力することを特徴とする半導体装置。
【請求項８】
請求項７において、
前記複数の第２レプリカＭＯＳトランジスタ及び前記第２制御回路を半導体集積回路チップ内に分散して複数配置することを特徴とする半導体装置。
【請求項９】
請求項８において、
半導体集積回路チップ内に分散して複数配置された前記第２レプリカＭＯＳトランジスタ及び前記第２制御回路によって、しきい値のバラツキを検出することを特徴とする半導体装置。
【請求項１０】
請求項１において、
前記複数の第１ＭＯＳトランジスタは、センスアンプを構成するトランジスタであることを特徴とする半導体装置。
【請求項１１】
第１導電型の複数の第１ＭＯＳトランジスタと、
前記第１導電型の複数の第１レプリカＭＯＳトランジスタを有する第１モニタリング回路と、前記複数の第１レプリカＭＯＳトランジスタの基板電圧を制御する第１制御回路とを有する複数の第１ＭＯＳトランジスタ基板制御回路と、
前記第１導電型の複数の第２レプリカＭＯＳトランジスタを有する第２モニタリング回路と、前記複数の第１ＭＯＳトランジスタの基板電圧を制御する第２制御回路とを有する第２ＭＯＳトランジスタ基板制御回路とを具備し、
前記第１モニタリング回路は、前記複数の第１レプリカＭＯＳトランジスタにより前記複数の第１レプリカＭＯＳトランジスタのしきい値中心値を検出し、その検出結果を前記第１制御回路に出力し、
前記第１制御回路は、前記検出結果を基に前記複数の第１レプリカＭＯＳトランジスタのしきい値を制御するために、前記複数の第１レプリカＭＯＳトランジスタの基板電圧を出力するとともに、前記複数の第２レプリカＭＯＳトランジスタのうち対応する一つに前記基板電圧を出力し、
前記第２制御回路は、前記第２モニタリング回路の出力に基づいて前記複数の第１ＭＯＳトランジスタの基板電位を制御することを特徴とする半導体装置。
【請求項１２】
請求項１１において、
前記複数の第１ＭＯＳトランジスタ基板制御回路を分散して配置し、
前記第２ＭＯＳトランジスタ基板制御回路は、チップの中央に一つ配置することを特徴とする半導体装置。
【請求項１３】
請求項１１において、
前記第１制御回路の内部に、前記第１モニタリング回路の出力と、参照電圧とを比較する比較回路を複数有し、
前記第２制御回路の内部に、前記第２モニタリング回路の出力と、参照電圧とを比較する比較回路を複数有することを特徴とする半導体装置。
【請求項１４】
請求項１２において、
メモリアレーブロックの周辺に前記複数の第１レプリカＭＯＳトランジスタ及び前記第１制御回路を配置することを特徴とする半導体装置。
【請求項１５】
請求項１２において、
メモリアレーブロックの内部に前記複数の第１レプリカＭＯＳトランジスタ及び前記第１制御回路を配置することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体記憶装置のセンスアンプのしきい値バラツキを低減するのに有効な半導体記憶装置及びその制御方法に関するものである。
【背景技術】
【０００２】
本発明者が検討したところによれば、半導体装置の制御技術に関しては、以下のようなものが考えられる。
【０００３】
例えば、半導体装置の一つである、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、以下「ＤＲＡＭ」と記す）は、我々が日常利用する様々な電子機器に数多く搭載されている。また、近年の機器の低消費電力化、高性能化のニーズに伴い、搭載されるＤＲＡＭも低電力化、高速化、大容量化といった高性能化が強く求められている。
【０００４】
高性能なＤＲＡＭを実現するための最も有効な手段の一つは、メモリセルの微細化である。微細化することで、メモリセルを小さくできる。その結果、メモリセルと接続されるワード線、データ線の長さが短くなり、ワード線、データ線の寄生容量を低減できる。従って、低電圧動作が可能となり、低消費電力化が実現できる。また、メモリセルが小さくなるので、メモリの大容量化が可能となり、機器の高性能化が実現できる。このように、微細化は、ＤＲＡＭの高性能化に大きく寄与する。
【０００５】
しかしながら、６５ｎｍ、４５ｎｍノードと微細化が進むにつれて、前述したような高性能化の効果だけではなく、様々な副作用があらわれる。その主な副作用は、微細化によって生じる素子特性のバラツキが増加することである。ここで素子特性のバラツキとは、例えば、トランジスタのしきい値や、トランジスタから流れるリーク電流の大きさの分散値（平均値からのずれ）である。この素子バラツキは、ＤＲＡＭの性能劣化の原因となるため、素子バラツキはできるだけ小さく抑えるのが望ましい。特に、センスアンプに用いられるトランジスタのしきい値は、ＤＲＡＭの動作速度に強く影響し、ＤＲＡＭの待機時の消費電力性能を左右するため、そのバラツキを低減することが強く望まれている。
【０００６】
センスアンプに用いられるトランジスタのしきい値バラツキを低減するためには、チャネル長やチャネル幅の製造誤差を低減すればよい。しかし、微細化が進むにつれ製造誤差は大きくなる傾向にあり、製造誤差を従来以上に低減し、しきい値電圧バラツキを低減することは困難である。つまり、短チャネル効果によるセルトランジスタのしきい値電圧のバラツキは、年々増加することになる。しきい値のバラツキが正規分布をとると仮定すれば、バラツキ（標準偏差σ）が増加し、メモリ容量（母数）が大きくなれば、ワースト条件のセンスアンプトランジスタのしきい値は、必然的に低くなる（または高くなる）。このため、短チャネル効果によって低下したしきい値を想定し、そのワーストセンスアンプトランジスタのしきい値条件でも、センス速度と消費電力の条件を保証するように、基板電位を深く（または浅く）設定する等の制御が必須となる。
【０００７】
このような基板電位制御技術として、特許文献１のような技術が挙げられる。特許文献１では、プロセス、電源電圧、及び温度変動に対して、回路速度を一定にするために、トランジスタの基板電位を制御し、しきい値を変更する技術が開示されている。しきい値を変更することで、しきい値のバラツキを低減し、トランジスタの動作速度を一定にすることができる。また、高温、または低しきい値プロセス条件においては、しきい値を上昇させて、漏れ電流を減少させることもできる。
【０００８】
【特許文献１】特開２００５−８６８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、前記のような半導体装置の製造技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１０】
ＤＲＡＭの低消費電力化に伴い、ＤＲＡＭアレーの低電圧動作の要求が年々高まっている。これにより、ＤＲＡＭのビット線にかかる電圧も低くなる。ＤＲＡＭのセンスアンプがハーフプリチャージ方式を用いている場合、ビット線容量に蓄えられた微小なデータを増幅する時、センスアンプのＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲートにかかる電圧も少なくなってしまう。これにより、センスアンプがデータを増幅する時間が増加してしまい、ＤＲＡＭの動作が破綻してしまう。このため、センスアンプのそれぞれのＭＯＳトランジスタにかかる電圧を増加させることが出来なければ、ＭＯＳトランジスタのしきい値を下げ、ゲートにかかる実効電圧を確保することが必要となる。
【００１１】
特許文献１では、ＭＯＳトランジスタのしきい値を制御し、トランジスタの駆動力を確保する方式が開示されている。特許文献１の方式では、ＭＯＳトランジスタのしきい値を制御するために、同じ大きさのレプリカＭＯＳトランジスタ１個のしきい値をモニターし、そのモニター結果からＭＯＳトランジスタの基板電位を制御することで、しきい値を制御している。ところが、この方式では、しきい値を制御するためのレプリカＭＯＳトランジスタが１個である為、しきい値制御の正確さが欠ける問題がある。
【００１２】
具体的には、ＤＲＡＭのセンスアンプＭＯＳトランジスタはチップ上に多数存在するため、このトランジスタのしきい値のバラツキをレプリカＭＯＳトランジスタ１個では把握できない。そのために、しきい値分布の中心に存在するトランジスタに対し、しきい値が非常に高いトランジスタ、もしくはしきい値が非常に低いトランジスタがレプリカＭＯＳトランジスタであった場合、このモニター結果から、センスアンプＭＯＳトランジスタのしきい値を大幅に下げてしまったり、大幅に上げてしまったりすることがある。この誤ったしきい値制御により、センス速度の低下と、消費電力の増加といった問題が生じる。
【００１３】
そこで、本発明の目的は、この問題を鑑み、センスアンプトランジスタのしきい値の分布を把握し、しきい値のバラツキを考慮した上で基板電位を制御し、センス速度低下の抑制と、消費電力を低減するような半導体装置を実現するための制御方法、及び製造方法を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体装置の制御方法は、センスアンプのしきい値をモニターするレプリカＭＯＳトランジスタをＤＲＡＭチップ上に多数配置し、トランジスタのしきい値だけでは無く、そのバラツキまでも含んだモニター結果から、基板電位を決定するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、センス速度低下抑制、または、低消費電力化の実現が可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
また、本実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。即ち、ウェルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第１と第２半導体領域とを形成する工程とを含む工程により形成される。
【００２０】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  
Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の回路記号はゲートに対し、矢印が外向きのものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、ゲートに対し、矢印が内向きのＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを簡略化してＭＯＳあるいはＭＯＳトランジスタと呼ぶことにする。
【００２１】
なお、本発明は、金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定されるわけではなく絶縁膜を間に含むＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の一般的なＦＥＴを用いた回路に適用され、特に断りのない限り、ＭＯＳトランジスタには、ＭＩＳＦＥＴも含まれるものとする。
【実施例１】
【００２２】
以下図１から図５を用いて、本発明の一実施例となる半導体装置について説明する。
【００２３】
図１は、ＮＭＯＳトランジスタ基板制御回路の全体ブロック図である。ＮＭＯＳトランジスタ基板制御回路は、大きく分けると２つに分けられる。１つは、センスアンプＮＭＯＳトランジスタしきい値モニタリング回路１０１と、もう１つは制御回路１０２である。
【００２４】
ＮＭＯＳトランジスタしきい値モニタリング回路１０１は、レプリカＮＭＯＳトランジスタアレー１０３と抵抗器１０５とで構成されている。レプリカＮＭＯＳトランジスタアレー１０３は、複数のレプリカＮＭＯＳトランジスタ１０４で構成されている。これらの複数のレプリカＮＭＯＳトランジスタ１０４の全てのゲート端子は、ノード１１１に接続されており、全てのドレイン端子はノード１１２に接続されており、全てのソース端子は、ノード１１３に接続されており、全ての基板は、ノード１１４に接続されている。ノード１１１には、ゲート入力電圧ＶＧＮが入力される。ゲート入力電圧ＶＧＮは、電源電圧（ＶＣＣ）と接地電圧の間の電圧が入力される。特に本実施例では、センスアンプＮＭＯＳトランジスタの基板を制御するためセンスアンプＮＭＯＳトランジスタの動作開始時の電圧であるビット線プリチャージ電圧（ビット線電圧の半分の電圧）が入力される。ノード１１３には回路接地が接続される。抵抗器１０５は、片側を電源電圧（ＶＣＣ）に接続し、もう片側をノード１１２に接続している。また、ノード１１２は、制御回路の入力と接続されている。ノード１１４は制御回路の出力と接続されている。ここで例示する特定の実施例では、レプリカＮＭＯＳトランジスタ数はＮ個、抵抗器１０５は、ノード１１２を略電源電圧の半分電圧（１／２ＶＣＣ）となるような抵抗値にする。
【００２５】
ノード１１２の電圧は、レプリカＮＭＯＳトランジスタアレー１０３によって決定される。レプリカＮＭＯＳトランジスタアレー１０３内部のレプリカＮＭＯＳトランジスタ１０４の夫々のしきい値は、素子バラツキがあるため異なる。ノード１１１に、ゲート入力電圧ＶＧＮを加えると、それぞれのレプリカＮＭＯＳトランジスタには、夫々のしきい値に対応した電流が流れる。このそれぞれに流れる電流の合計から、ノード１１２の電圧が決定される。即ち、ノード１１２は、複数のレプリカＮＭＯＳトランジスタ１０４のしきい値の中心に対応した電圧になる。
【００２６】
制御回路１０２は、このノード１１２の電圧を参照電圧と比較して、レプリカＮＭＯＳトランジスタ、及びセンスアンプのＮＭＯＳトランジスタのしきい値を制御している。制御回路は、ノード１１２の電圧を受け、内部で参照電圧と比較し、レプリカＮＭＯＳトランジスタと、センスアンプのＮＭＯＳトランジスタのしきい値を設定する為の、基板電位（ノード１１４）を決定し、出力する。基板電位（ノード１１４）が変化するとレプリカＮＭＯＳトランジスタの基板電位が変化することにより、レプリカＮＭＯＳトランジスタのしきい値電圧が変化する。それにより、ノード１１２の電圧も変化する。制御回路１０２は、変化したノード１１２の電圧により再度、基板電位を変化させる。このように、制御回路は、ＮＭＯＳトランジスタに供給する基板電位を徐々に変化させながら最適な基板電位を決定する。
【００２７】
図２は、ＰＭＯＳトランジスタしきい値制御全体ブロック図である。ＰＭＯＳトランジスタしきい値制御回路は、大きく分けると２つに分けられる。１つは、センスアンプＰＭＯＳトランジスタしきい値モニタリング回路２０１と、もう１つは制御回路２０２である。
【００２８】
ＰＭＯＳトランジスタしきい値モニタリング回路２０１は、レプリカＰＭＯＳトランジスタアレー２０３と抵抗器２０５とで構成されている。レプリカＰＭＯＳトランジスタアレーは、複数のレプリカＰＭＯＳトランジスタ２０４で構成されている。これらの複数のレプリカＰＭＯＳトランジスタ２０４の全てのゲート端子は、ノード２１１に接続されており、全てのドレイン端子は、ノード２１２に接続されており、全てのソース端子は、ノード２１３に接続されており、全ての基板は、ノード２１４に接続されている。ノード２１１には、ゲート入力電圧ＶＧＰが入力される。ゲート入力電圧ＶＧＰは、電源電圧（ＶＣＣ）と接地電圧の間の電圧が入力される。特に本実施例では、センスアンプＰＭＯＳトランジスタの基板を制御するためセンスアンプＰＭＯＳトランジスタの動作開始時の電圧であるビット線プリチャージ電圧（ビット線電圧の半分の電圧）が入力される。即ち、本実施例においては、ゲート入力電圧ＶＧＮとＶＧＰを同じ電圧とができ、電源回路を増やす必要がない。ノード２１３には電源電圧（ＶＣＣ）が接続される。抵抗器２０５は、片側を回路接地に接続し、もう片側をノード２１２に接続している。また、ノード２１２は制御回路の入力と接続されている。ノード２１４は、制御回路の出力と接続されている。ここで例示する特定の実施例では、レプリカＰＭＯＳトランジスタ数はＮ個、抵抗器２０５は、ノード２１２を略電源電圧の半分電圧（１／２ＶＣＣ）なるような抵抗値にする。
【００２９】
ノード２１２の電圧は、レプリカＰＭＯＳトランジスタアレー２０３によって決定される。レプリカＰＭＯＳトランジスタアレー２０３内部のレプリカＰＭＯＳトランジスタ２０４のしきい値は、素子バラツキがあるため、それぞれ異なる。ノード２１１に、ゲート入力電圧電圧ＶＧＰを加えると、それぞれのレプリカＰＭＯＳトランジスタには、夫々のしきい値に対応した電流が流れる。このそれぞれに流れる電流の合計から、ノード２１２の電圧が決定される。即ち、ノード２１２は、複数のレプリカＰＭＯＳトランジスタ２０４のしきい値の中心に対応した電圧になる。
【００３０】
制御回路２０２は、このノード２１２の電圧を参照電圧と比較して、レプリカＰＭＯＳトランジスタ、及びセンスアンプのＰＭＯＳトランジスタのしきい値を制御している。制御回路は、ノード２１２の電圧を受け、内部で参照電圧と比較し、レプリカＰＭＯＳトランジスタと、センスアンプのＰＭＯＳトランジスタのしきい値を設定する為の、基板電位（ノード２１４）を決定し、出力する。
【００３１】
図３は、制御回路１０２と制御回路２０２の内部構成を示す図である。制御回路は、大きく分けると２つ、比較回路アレー３０１と電源回路３０２とで構成される。比較回路アレー内部には、複数の比較回路３０３が含まれている。比較回路アレー３０１は、前段のセンスアンプＮＭＯＳ（ＰＭＯＳ）しきい値モニタリング回路により設定された電圧（モニタ出力電位）と参照電圧とを比較する。この参照電圧は、比較回路毎に異なり、低い参照電圧から高い参照電圧まで、ある範囲を持つ。比較回路アレー３０１内部の比較回路３０３でそれぞれ、入力電圧（モニタ出力電位）と参照電圧が比較され、その結果が電源回路３０２へ出力される。電源回路３０２は、比較回路アレー３０１からの結果を基に、基板電位を出力する。
【００３２】
図４は、比較回路アレー３０１内部の比較回路３０３の構成を示す図である。比較回路３０１は、差動増幅器４０１、ＩＮＶ−ＮＯＲゲート４０２、４０３、フリップフロップ４０４とで構成される。比較回路は、モニタ出力電位である入力電圧Ｖｉｎと、参照電圧Ｖｒｅｆを比較して、基板電位を決定する。まず、差動増幅器４０１では、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆが比較され、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆを上回る場合、Ｈｉｇｈが出力される（ノード４１１）。ＩＮＶ−ＮＯＲゲート４０２の入力（ノード４１１）にＨｉｇｈが入力されると、ＩＮＶゲート４０３によってＬｏｗに反転されＮＯＲゲートに入力される。この時、高電位側の比較回路からの出力ノード４１２がＨｉｇｈである場合は、ＩＮＶ−ＮＯＲゲートの出力、即ち比較回路の出力は、無条件にＬｏｗになる。ところが、ノード４１２がＬｏｗである場合は、ＩＮＶ−ＮＯＲゲートの出力、即ち比較回路の出力は、Ｈｉｇｈになる。また、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆを下回る場合、Ｌｏｗが出力される（ノード４１１）。ＩＮＶ−ＮＯＲゲート４０２の入力（ノード４１１）にＬｏｗが入力されると、ＩＮＶゲート４０３によってＨｉｇｈに反転されＮＯＲゲートに入力される。この時は、高電位側の比較回路からの出力ノード４１２に関わらず、ＩＮＶ−ＮＯＲゲートの出力、即ち比較回路の出力は、無条件にＬｏｗになる。また、フリップフロップ４０４は、クロック信号ＣＬＫの変化のタイミングに併せてＮＯＲゲートの出力を取り込み保持するとともに、後段の電源回路３０２に比較結果を出力する。
【００３３】
図５は、電源回路３０２内部の構成を示す図である。電源回路３０２は、複数のＮＭＯＳトランジスタで構成され、それぞれのドレイン端子は、異なる電圧に設定されている。比較回路アレー３０１からは１箇所だけＨｉｇｈが出力される。この出力が、ＮＭＯＳのゲートに入力され、このＮＭＯＳのドレイン端子に接続された電圧が基板電位として出力される。
【００３４】
なお、基板制御回路による基板電位の調整を行わない場合は、モニタリング回路のレプリカＭＯＳトランジスタのゲート入力電圧をＮＭＯＳの場合は、接地電圧に、ＰＭＯＳの場合は、電源電圧ＶＣＣとする。これにより、不要な場合の直流パスが遮断でき、消費電力の低減を実現できる。しかしながら、ノード１１２及び２１２は、抵抗器を介して電源電圧ＶＣＣ又は接地電圧に近づくことになる。そこで、図３の差動増幅器４０１の動作を停止させるとともに、クロック信号ＣＬＫを変化させず、フリップフロップ４０４が保持している情報により供給する基板電位を一定とする。このようにして、基板制御回路の電源遮断を実現する。
【００３５】
次に、図６から図１０を用いて、本発明の一実施例となる半導体装置の物理的な構成について説明する。
【００３６】
図６は、ＤＲＡＭのチップ構成全体図である。ＤＲＡＭチップは、全体を大きく、制御回路（Ｘ／Ｙ−Ｐｒｅｄｅｃ、ＣＬＫ／Ｃｍｄ）、メモリーブロック６０１、入出力ＰＡＤ６０２に分けられる。制御回路（Ｘ／Ｙ−Ｐｒｅｄｅｃ、ＣＬＫ／Ｃｍｄ）には、クロック、アドレス、制御信号がチップ外から入力され、チップの動作モードの決定やアドレスのプリデコードが行われる。入出力ＰＡＤ６０２は、チップ外部からライトデータが入力され、チップ外部へリードデータを出力する。なお、制御回路には、ＸデコーダＸ−ＤＥＣ、ＹデコーダＹ−ＤＥＣ、プリデコーダＸ／Ｙ−Ｐｒｅｄｅｃ、コマンドデコーダＣＬＫ／Ｃｍｄ、メインアンプＭＡ、ワードドライバＷＤが含まれる。
【００３７】
メモリーブロック６０１の構成を図７に示す。メモリーブロックには複数のアレー状に配置されたメモリセルアレーＡＲＹが配置され、その周囲にはセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、クロスエリアＸＰが配置される。またブロックの外周ではセンスアンプ列と平行にレプリカ列ｒｅｐｌｉｃａ、列デコーダＹＤＥＣ、メインアンプ列ＭＡＡが配置され、サブワードドライバ列と平行に行デコーダＸＤＥＣが配置される。レプリカ列ｒｅｐｌｉｃａには、図１及び図２のレプリカＭＯＳトランジスタが配置される。
【００３８】
図８は、メモリセルアレーＡＲＹとセンスアンプ列ＳＡＡ、及びレプリカＭＯＳトランジスタ列ＲｅｐｌｉｃａＡを示している。メモリセルアレーは複数のメモリセルＭＣからなる。ＤＲＡＭセルは１個のＭＯＳトランジスタおよび１個のキャパシタで構成され、ＭＯＳトランジスタの一方のソース端子又はドレイン端子がビット線に接続され、他方のソース端子又はドレイン端子が蓄積ノードＳＮに接続され、ゲート端子がワード線に接続されている。キャパシタの一方の端子は蓄積ノードＳＮに接続され、キャパシタの他方の端子は回路接地に接続される。
【００３９】
センスアンプ列には複数のセンスアンプＳＡが配置され、両側アレーのビット線に接続される。プリチャージ回路ＢＬＥＱは、プリチャージ信号ＢＬＥＱ＿Ｕ／ＢＬＥＱ＿Ｄが活性化されたときに対となるビット線間をイコライズしビット線プリチャージレベルにプリチャージする。ビット線プリチャージレベルは、通常ビット線振幅ＶＤＬ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。クロスカップル・アンプＣＣＰ／ＣＣＮは、ビット線上にメモリセルからの微小な読出し信号が発生した後に、Ｐ側共通ソース線ＣＳＰをＶＤＬに駆動し、Ｎ側共通ソース線ＣＳＮをＶＳＳに駆動して、ビット線ＢＬＴとＢＬＢのうち電圧の高い方をＶＤＬに電圧の低い方をＶＳＳに増幅する回路である。列選択線ＹＳが活性化されたときにローカルＩＯ線ＬＩＯｔ／ＬＩＯｂとビット線対が接続される。ＬＩＯｔ/ｂは、非選択センスアンプ列での電流消費を防止するために、待機時にはビット線プリチャージ電圧（ＶＢＬＲ）にプリチャージされている。レプリカＭＯＳトランジスタ列には、センスアンプと同じ構成のトランジスタが、センスアンプと並行に配置される。
【００４０】
また、センスアンプの基板電圧を独立して供給するためにＰウェルＰＷＥＬを分離する必要がある。本実施例では、ＮＭＯＳクロスカップルＣＣＮとＹＳＷは同じＰＷＥＬであるが、間にダミーのＮウェルＮＷＥＬを設けている。なお、このＮウェルには、素子は形成されない。
【００４１】
図９は、センスアンプ列の平面レイアウト図である。破線部で囲まれた部分を示す記号の一部は、それぞれ図８のセンスアンプ列ＳＡＡ−Ｄを構成する各回路に対応している。また、破線の大枠は、それぞれＰＷＥＬとＮＷＥＬを示している。破線の大枠だけで示されているのがＰＷＥＬ、破線の大枠内部が斜線で塗られているものがＮＷＥＬである。ＹＳはカラムスイッチ駆動線、ＬＩＯはローカルビット線を示している。また、図９における記号の意味は、ゲート電極と第１層の配線層Ｍ１（ビット線）を接続するゲートコンタクトＦＧＣＮＴ、拡散層ＬＮ、ＬＰ、ゲート電極ＦＧ、拡散層ＬＮ、ＬＰと配線層Ｍ１を接続する拡散層コンタクトＬＣＮＴである。本発明で行われる基板電位制御は、ＰＭＯＳクロスカップル（ＣＣＰ）の基板ＶＢＢＳＡ＿Ｐの電位と、ＮＭＯＳクロスカップル（ＣＣＮ）の基板ＶＢＢＳＡ＿Ｎの電位を制御するものである。即ち、基板ＶＢＢＳＡ＿Ｐと基板ＶＢＢＳＡ＿Ｎに供給される電位は、図１又は図２の基板制御回路から出力される。図９のレイアウト図では、それぞれのクロスカップル（ＣＣＰとＣＣＮ）の基板電位（ＶＢＢＳＡ＿ＰとＶＢＢＳＡ＿Ｎ）を他のＭＯＳトランジスタ（例えば、ＳＨＲやＢＬＥＱ）とは別に、独立して制御する場合を示している。ＮＭＯＳクロスカップルＣＣＮとＹＳＷは同じＰＷＥＬであるが、間にＮＷＥＬを挟み、両者間を分離している。これによって、ＮＭＯＳクロスカップルＣＣＮの基板電位ＶＢＢＳＡ＿Ｎだけを独立に制御できる。ところが、このＷＥＬ分離により、レイアウト面積は大きくなってしまう。図９に示されてはいないが、もし、このＷＥＬ分離を行わなければ、ＮＭＯＳクロスカップルＣＣＮの基板電位ＶＢＢＳＡ＿Ｎだけではなく、ＹＳＷやＳＨＲ、ＢＬＥＱの基板電位も一緒に制御することになるが、レイアウト面積は小さくすることができる。また、センスアンプを構成するＰＭＯＳクロスカップル（ＣＣＰ）とＮＭＯＳクロスカップル（ＣＣＮ）は、他のトランジスタと異なり、ＭＯＳトランジスタの駆動力を確保するため、所謂リングゲートにより構成されている。
【００４２】
図１０は、レプリカＭＯＳトランジスタ列の平面レイアウト図である。ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの構成は、センスアンプＭＯＳトランジスタと同じリングゲート構成である。図１に示された回路構成のように、レプリカＮＭＯＳトランジスタのゲート端子は全て同じノードに接続するためにＭ１で接続され、ドレイン端子は全て同じノードに接続するためにＭ１で接続され、ソース端子は全て同じノードに接続するためにＭ１で接続されている。レプリカＰＭＯＳトランジスタも同様に、ゲート端子は全て同じノードに接続するためにＭ１で接続され、ドレイン端子は全て同じノードに接続するためにＭ１で接続され、ソース端子は、全て同じノードに接続するためにＭ１で接続されている。また、図１０における記号の意味は、ゲート電極と第１層の配線層Ｍ１（ビット線）を接続するゲートコンタクトＦＧＣＮＴ、拡散層ＬＮ、ＬＰ、ゲート電極ＦＧ、拡散層ＬＮ、ＬＰと配線層Ｍ１を接続する拡散層コンタクトＬＣＮＴである。本発明で行われる基板電位制御のために、レプリカＮＭＯＳトランジスタ、レプリカＰＭＯＳトランジスタの出力から制御回路１０２、制御回路２０２で設定される基板電位をＶＢＢＳＡ＿Ｎ、ＶＢＢＳＡ＿Ｐに入力し、設定した基板電位が望ましい値かどうかを確認する。ここで、更に調整が必要な場合は、再びレプリカＮＭＯＳトランジスタ、レプリカＰＭＯＳトランジスタの出力から制御回路１０２、制御回路２０２で設定される基板電位をＶＢＢＳＡ＿Ｎ、ＶＢＢＳＡ＿Ｐに入力し、結果を判定する。この作業を、繰り返し、図９に示されたセンスアンプＮＭＯＳクロスカップルＣＣＮの基板電位ＶＢＢＳＡ＿Ｎと、センスアンプＰＭＯＳクロスカップルＣＣＰの基板電位ＶＢＢＳＡ＿Ｐを確定する。
【００４３】
基板制御動作は、大きく分けて、例えば、５つの段階で行うことが可能である。即ち、（１）ＤＲＡＭチップ製造直後の時、（２）ＤＲＡＭチップに電源が供給された時、（３）モード・レジスタ設定時、（４）基板制御動作を行うテストモードに遷移した時、（５）通常動作時である。
【００４４】
まず、（１）のＤＲＡＭチップ製造直後に、基板制御動作を行う場合について説明する。ＤＲＡＭチップの製造直後に行うテスト時に、基板制御回路を動作させ、基板電位を調整する。製造直後に行う場合は、調整した結果を不揮発に記憶する必要がある。従って、公知のヒューズや不揮発メモリを用いて、図１、２の選択回路１０６、２０６が固定電位を選択するようにし、また、図４のフリップフロップ４０４の値をリセット信号ＲＳＴ入力時に調整した結果が入力されるように構成する必要がある。
【００４５】
次にＤＲＡＭチップ製造直後ではなく、ＤＲＡＭチップに電源が供給された後に行う場合について説明する。ＤＲＡＭチップに電源が供給された後に行う場合は、（２）電源供給直後、（３）モードレジスタ設定時、（４）テストモードへの遷移時が代表として上げられる。（２）〜（４）の場合は、選択的に一つを実行すれば十分であるが、必要であれば、（２）〜（４）を組み合わせて複数回実行しても問題ない。また、調整期間は、タイマ等で計測しても良いし、「電源供給からモードレジスタ設定まで」や「モードレジスタ設定から最初のアクセスまで」のように設定しても良い。要するに基板電位を調整するために十分な時間が確保できれば良い。調整後は、図４のクロック信号ＣＬＫを停止し、フリップフロップ４０４に情報を保持するとともに、図１、２の選択回路１０６、２０６に固定電位を選択させ、モニタリング回路の動作を停止させる。
【００４６】
また、通常動作時に動的に制御することも可能である。動的に制御する場合は、センスアンプの動作前か動作後かを判断する。センスアンプ動作前である場合は、基板電位を浅く設定し、センスアンプのＮＭＯＳ及びＰＭＯＳトランジスタのしきい値を低くすることで、センス速度を速める。一方、センスアンプ動作後である場合は、基板電位を深く設定し、センスアンプのＮＭＯＳトランジスタのしきい値を高くすることで、消費電力を低減する。
【００４７】
メモリアレー動作について図１１を用いて説明する。図１１は、本発明を適用した半導体装置の読出し動作波形図例である。アクティブコマンドＡＣＴがロウアドレスと一緒に入力されると、内部でアドレスのデコードが行われる。それにより、対応するアドレスのセンスアンプブロックにおいて、ビット線プリチャージ信号ＢＬＥＱ＿Ｕ，  ＢＬＥＱ＿Ｄが非活性化状態に遷移する。ここでは、プリチャージ回路ＢＬＥＱがＮＭＯＳで構成されているため、活性化状態の高電位レベル例えば、ワード線昇圧電源ＶＷＨあるいは、ビット線振幅電圧ＶＤＬからグランドレベルＶＳＳに遷移する。これによって、対応するメモリセルアレーのビット線のプリチャージが停止する。次に、入力されたアドレスに対応したワード線ＷＬが選択される。このとき、選択されるワード線は、１つのメモリセルに接続された１つのワード線、例えば、図８のＷＬ１が活性化される。活性化されるワード線ＷＬ１は、ワード線待機時レベルＶＷＬからワード線選択レベルＶＷＨに遷移する。これに従って、メモリセルＭＣでは、トランジスタのゲートが選択状態となり、ストレージノードＳＮとビット線が接続され、メモリセルのデータがビット線に読み出される。ここでは、メモリセルストレージノードＳＮに‘Ｈ’のデータが保存されている場合を示している。このときビット線はプリチャージレベルからストレージノードＳＮに蓄積されていた電荷分高い電圧になる。ワード線が活性化されて所定の期間経過後、ＮＭＯＳセンスアンプ活性化信号ＮＣＳが非選択状態のグランドレベルＶＳＳから活性化状態の高電位ＶＤＬあるいは、ワード線電圧ＶＷＨなどに遷移して、ＮＭＯＳクロスカップルが活性化される。これとほぼ同時か、あるいは、遅れてＰＭＯＳセンスアンプ活性化信号ＰＣＳが非選択状態の高電位状態ＶＤＬあるいは、ワード線電圧ＶＷＨから活性化状態のグランドレベルＶＳＳに遷移して、ＰＭＯＳクロスカップルが活性化される。これによって、ビット線に発生していた微小信号電圧がビット線振幅電圧まで増幅される。この状態でカラムコマンド入力待ち状態になる。実際のカラムコマンドはこのビット線振幅が十分な振幅になるのと同時か、あるいは前に入力可能となる。ここでは、外部からリードコマンドＲＥＡＤが入力された例を示している。リードコマンドＲＥＡＤと同時に読み出したいカラムアドレスが入力される。リードコマンドが入力されると、同時に入力されたアドレスに従って、カラムデコーダからカラム選択線ＹＳが待機時状態のグランドレベルＶＳＳから選択状態のビット線振幅電圧ＶＤＬなどに遷移して活性化状態となる。これによって、センスアンプに保持されていたデータが入出力線ＬＩＯｔ／ｂに読み出される。その後、図には示していないが、メインアンプ、及び、入出力部を介して外部にデータが出力される。次にプリチャージコマンドＰＲＥが入力されたときの動作について説明する。コマンド入力待ち状態のときに、プリチャージコマンドが入力されると、選択されているワード線が非選択状態のワード線待機時レベルＶＷＬに遷移する。これに従って、センスアンプ活性化信号ＮＣＳ，ＰＣＳが非選択状態となる。センスアンプが非活性化状態となった後、ビット線プリチャー���信号ＢＬＥＱ＿Ｕ，  ＢＬＥＱ＿Ｄが活性化状態となり、活性化されていたメモリセルアレーＡＲＹのすべてのビット線とリファレンスビット線がすべてビット線プリチャージレベルに設定される。本図では、ビット線プリチャージレベルは、ビット線振幅電圧の１／２のＶＤＬ／２に設定される。これでプリチャージ動作が完了する。
【００４８】
次に図１２を用いて、書込み動作の説明をする。アクティブコマンドＡＣＴが入力されてから、センスアンプが活性化されて、カラムコマンドが入力される前までは、前述の読出し動作と同様である。書込み動作を行う場合は、カラムコマンド入力待ち状態で、ライトコマンドＷＲＩＴと書き込みアドレスが同時に入力することで行われる。つまり、図１２のようにアクティブコマンドのすぐ後に入力される場合や、前述のリードコマンドＲＥＡＤ後に入力される場合もある。書き込みデータは、コマンド、アドレスと同時または、１クロックサイクル時間後の立ち上がり、あるいは立下りクロックのエッジで入力される。書き込みデータは、入出力ピンＤＱから入力され、内部入出力線ＬＩＯｔ／ｂに転送される。転送されたデータは、ライトコマンドと一緒に入力されたライトアドレスに従って選択されるカラム選択線ＹＳによって、書込みセルの接続されているセンスアンプ回路に書きこまれる。センスアンプでは、入出力線ＬＩＯｔ／ｂから書き込まれたデータに従って、ビット線を駆動し、メモリセルのストレージノードにデータを書き込む。図１２では、読出しデータが‘Ｌ’のセルに対して、‘Ｈ’データを書き込んだ波形図を示している。プリチャージコマンドが入力されてからの内部動作は前述の読出し動作の際に説明したものと同様である。本動作は、ＤＤＲＳＤＲＡＭの動作の一部を説明しているが、本発明の基板電位制御は、通常のＳＤＲＡＭや、ＤＤＲ２−ＳＤＲＡＭに適用することも可能である。
【００４９】
図１３は、図９のセンスアンプのレイアウトに対し、図１０で示したセンスアンプＭＯＳトランジスタしきい値モニタリング回路のレイアウトを、実際に配置する際のブロック図を示したものである。このブロック図に示す、制御単位は、ハーフバンクでも、１バンクでも対応させられる。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、Ｙデコーダ（Ｙ−ＤＥＣ）とセンスアンプ列１４１（ＳＡ）の間に、センスアンプと並行になるように、並べて配置される。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。このような配置にすることにより、センスアンプ列１４１のセンスアンプＭＯＳトランジスタバラツキを精度良くモニタリングすることができ、左右両端のセンスアンプバラツキも問題にならないように、基板電位を制御することができる。
【００５０】
図１７は、本発明の一実施例となる半導体装置のブロック図が示されている。これは、図１３のセンスアンプＭＯＳトランジスタしきい値モニタリング回路の配置を変更したものである。違いは、センスアンプＭＯＳトランジスタしきい値モニタリング回路を、Ｘデコーダ（Ｘ−ＤＥＣ）と、アレイブロック１８１間に、センスアンプとモニタリング回路の縦方向の位置が等しくなるように、並べて配置したことである。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。このような配置にすることにより、センスアンプとアレイブロック１８１のセンスアンプＭＯＳトランジスタしきい値バラツキを精度良くモニタリングすることができ、上下両端のセンスアンプしきい値バラツキを含んでしきい値中心値を検出し、基板電位を制御することができる。
【００５１】
図１８は、本発明の一実施例となる半導体装置のブロック図が示されている。図１３及び図１７との違いは、センスアンプＭＯＳトランジスタしきい値モニタリング回路を、２箇所に配置したことである。１つは、Ｙデコーダ（Ｙ−ＤＥＣ）とセンスアンプ列１９１（ＳＡ）の間にセンスアンプと並行になるように、そしてもう１つは、Ｘデコーダ（Ｘ−ＤＥＣ）とアレイブロック１９２の間に、センスアンプとモニタリング回路の縦方向の位置が等しくなるように、並べて配置される。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。このような配置にすることにより、センスアンプ列１９１のセンスアンプＭＯＳトランジスタの横方向のしきい値バラツキと、センスアンプとアレイブロック１９２内のセンスアンプＭＯＳトランジスタの縦方向のしきい値バラツキを精度良くモニタリングすることができる。これにより、横方向、もしくは縦方向だけの、一方向だけでなく、物理的に、最も離れたＭＯＳトランジスタ同士のしきい値バラツキをモニターすることができ、この、物理的に最遠端同士のセンスアンプしきい値バラツキも含んでしきい値中心値を検出し、基板電位を制御することができる。
【００５２】
図１９は、本発明の一実施例となる半導体装置のブロック図が示されている。図１８との違いは、センスアンプＭＯＳトランジスタしきい値モニタリング回路を、３箇所に配置したことである。１つは、Ｙデコーダ（Ｙ−ＤＥＣ）とセンスアンプ列２０１（ＳＡ）の間にセンスアンプと並行になるように、１つは、Ｘデコーダ（Ｘ−ＤＥＣ）とアレイブロック２０２の間に、そしてもう１つは、アレイブロック２０３の右側に、センスアンプとモニタリング回路の縦方向の位置が等しくなるように、並べて配置される。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。このような配置にすることにより、センスアンプ列２０１のセンスアンプＭＯＳトランジスタの横方向のしきい値バラツキと、センスアンプとアレイブロック２０２及び２０３内のセンスアンプＭＯＳトランジスタの縦方向のしきい値バラツキを精度良くモニタリングすることができる。これにより、横方向、もしくは縦方向だけの、一方向だけでなく、また、物理的に、最も離れたＭＯＳトランジスタ同士のしきい値バラツキだけでなく、同じ縦方向でも、左右両端でことなるバラツキまでモニターすることができる。このモニター結果から、Ｙ−ＤＥＣ近辺の横方向のしきい値のバラツキと、同じ縦方向でも、左右両端で異なるしきい値のバラツキまでも含んで、しきい値中心値を検出し、基板電位を制御することができる。
【００５３】
図２０は、本発明の一実施例となる半導体装置のブロック図が示されている。図１９との違いは、センスアンプＭＯＳトランジスタしきい値モニタリング回路を、４箇所に配置したことである。１つは、Ｙデコーダ（Ｙ−ＤＥＣ）とセンスアンプ列２１１（ＳＡ）の間にセンスアンプと並行になるように、１つは、センスアンプ列２１３（ＳＡ）の上側にセンスアンプと並行になるように、１つは、Ｘデコーダ（Ｘ−ＤＥＣ）とアレイブロック２１２の間に、そしてもう１つは、アレイブロック２１３の右側に、センスアンプとモニタリング回路の縦方向の位置が等しくなるように、並べて配置される。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。このような配置にすることにより、センスアンプ列２１１及び２１３のセンスアンプＭＯＳトランジスタの横方向のしきい値バラツキと、センスアンプとアレイブロック２０２及び２０３内のセンスアンプＭＯＳトランジスタの縦方向のしきい値バラツキを精度良くモニタリングすることができる。これにより、横方向、もしくは縦方向だけの、一方向だけでなく、同じ横方向でも、上下両端で異なるしきい値バラツキだけでなく、同じ縦方向でも、左右両端で異なるしきい値バラツキまでモニターすることができる。このモニター結果から、同じ横方向でも、上下両端で異なるしきい値のバラツキと、同じ縦方向でも、左右両端で異なるしきい値のバラツキまでも含んで、しきい値中心値を検出し、基板電位を制御することができる。
【００５４】
図２１は、本発明の一実施例となる半導体装置のブロック図が示されている。図１３との違いは、アレイブロックを中央で２分割し、センスアンプＭＯＳトランジスタしきい値モニタリング回路及び制御回路を、上下で独立に配置したことである。１つは、Ｙデコーダ（Ｙ−ＤＥＣ）とセンスアンプ列２２１（ＳＡ）の間にセンスアンプと並行になるように、１つは、センスアンプ列２２２（ＳＡ）の上側にセンスアンプと並行になるように配置される。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。センスアンプＭＯＳトランジスタしきい値モニタリング回路と制御回路を、上半分と下半分とで別々に持つことで、センスアンプＭＯＳトランジスタの横方向のしきい値バラツキを含んだ上で、しきい値中心値を、より細かく検出することができ、制御回路を１つしかもたなかった場合に比べ、基板電位をより細かく制御できる。
【００５５】
図２２は、本発明の一実施例となる半導体装置のブロック図が示されている。図２１との違いは、センスアンプＭＯＳトランジスタしきい値モニタリング回路の配置を変更したことである。上側のモニタリング回路も下側のモニタリング回路も、共にＸ−ＤＥＣと並行に、アレイブロック２３１のセンスアンプＭＯＳトランジスタとモニタリング回路のＭＯＳトランジスタの縦方向の位置が等しくなるように、並べて配置される。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。センスアンプＭＯＳトランジスタしきい値モニタリング回路と制御回路を、上半分と下半分とで別々に持つことで、センスアンプＭＯＳトランジスタの縦方向のしきい値バラツキを含んだ上で、しきい値中心値を、より細かく検出することができ、制御回路を１つしかもたなかった場合に比べ、基板電位をより細かく制御できる。
【００５６】
図２３は、本発明の一実施例となる半導体装置のブロック図が示されている。図２１及び図２２との違いは、センスアンプＭＯＳトランジスタしきい値モニタリング回路の配置を変更したことである。１つはＹ−ＤＥＣとセンスアンプ列２４１の間にセンスアンプの並行になるように、１つは、センスアンプ列２４２の上側にセンスアンプの並行になるように配置され、縦方向には、上側のモニタリング回路も下側のモニタリング回路も、共にＸ−ＤＥＣと並行に、アレイブロック２４３のセンスアンプＭＯＳトランジスタとモニタリング回路のＭＯＳトランジスタの縦方向の位置が等しくなるように、並べて配置される。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。センスアンプＭＯＳトランジスタしきい値モニタリング回路と制御回路を、上半分と下半分とで別々に持つことで、センスアンプＭＯＳトランジスタの横方向のしきい値バラツキと、縦方向のしきい値バラツキを含んだ上で、しきい値中心値を、より細かく検出することができ、制御回路を１つしかもたなかった場合に比べ、基板電位をより細かく制御できる。
【００５７】
図２４は、本発明の一実施例となる半導体装置のブロック図が示されている。図２３との違いは、センスアンプＭＯＳトランジスタしきい値モニタリング回路の配置を変更したことである。１つはＹ−ＤＥＣとセンスアンプ列２５１の間にセンスアンプの並行になるように、１つは、センスアンプ列２５２の上側にセンスアンプの並行になるように配置され、縦方向には、上側のモニタリング回路も下側のモニタリング回路も、共にＸ−ＤＥＣと並行に、アレイブロック２５３とアレイブロック２５４のセンスアンプＭＯＳトランジスタとモニタリング回路のＭＯＳトランジスタの縦方向の位置が等しくなるように、左右両端に並べて配置される。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。センスアンプＭＯＳトランジスタしきい値モニタリング回路と制御回路を、上半分と下半分とで別々に持つことで、センスアンプＭＯＳトランジスタの横方向のしきい値バラツキと、縦方向のしきい値バラツキを含んだ上で、しきい値中心値を、より細かく検出することができ、制御回路を１つしかもたなかった場合に比べ、基板電位をより細かく制御できる。
【００５８】
図２５は、本発明の一実施例となる半導体装置のブロック図が示されている。図１３との違いは、センスアンプＭＯＳトランジスタモニタリング回路の配置を変更したことである。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、Ｙ−ＤＥＣと並行に、ブロック中央に配置される。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。センスアンプＭＯＳトランジスタしきい値モニタリング回路を、ブロック中央に配置することで、図２４までのようなブロックの外に配置していた場合に比べて、より実際のセンスアンプＭＯＳトランジスタのしきい値を精度良くモニターすることができる。これにより、しきい値中心値の検出精度が上がり、このしきい値中心値を基に、基板電位を制御することができる。
【００５９】
図２６は、本発明の一実施例となる半導体装置のブロック図が示されている。図２５との違いは、センスアンプＭＯＳトランジスタモニタリング回路の配置を変更したことである。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、Ｙ−ＤＥＣと並行に、ブロック中央、Ｙ−ＤＥＣとセンスアンプ列２７１との間、そして、センスアンプ列２７２の上側に配置される。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。センスアンプＭＯＳトランジスタしきい値モニタリング回路を、ブロック中央と、上側、下側に配置し、モニターの数を増加することで、図２５よりも、しきい値中心値の検出精度が上がり、このしきい値中心値を基に、基板電位を制御することができる。
【００６０】
図２７は、本発明の一実施例となる半導体装置のブロック図が示されている。図２６との違いは、センスアンプＭＯＳトランジスタモニタリング回路の配置を変更したことである。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、Ｙ−ＤＥＣと並行に、ブロック中央、Ｙ−ＤＥＣとセンスアンプ列２７１との間、センスアンプ列２７２の上側、そして、Ｘ−ＤＥＣとアレイブロック２８３の間に配置される。センスアンプＭＯＳトランジスタしきい値モニタリング回路は、先に述べたように、センスアンプＭＯＳトランジスタと同じ構成を持つ。センスアンプＭＯＳトランジスタしきい値モニタリング回路を、ブロック中央と、上側、下側、及びブロック脇に配置し、モニターの数を増加することで、図２６よりも、しきい値中心値の検出精度が上がり、このしきい値中心値を基に、基板電位を制御することができる。
【実施例２】
【００６１】
図１４は、本発明の一実施例となる半導体装置のブロック全体図が示されている。実施例１と異なる点は、バラツキ制御回路１５３、１５４が付加されている点である。このバラツキ制御回路は、ＤＲＡＭチップ内に複数存在する、図１及び図２に示すような、ＮＭＯＳ（ＰＭＯＳ）基板制御全体ブロック（センスアンプＮＭＯＳ／ＰＭＯＳトランジスタしきい値モニタリング回路１５１及び制御回路１５２）からの出力から、チップ内のセンスアンプＮＭＯＳ／ＰＭＯＳトランジスタのしきい値のバラツキを検出し、チップ全体の基板電位を制御することで、しきい値を制御する。これにより、センス速度を最適速度に調整可能となり、消費電力を低減することも可能となる。図１４に示した、後述するがセンスアンプＮＭＯＳ／ＰＭＯＳトランジスタしきい値モニタリング回路１５１は、図１、図２で示したものと略同じである。また、制御回路１５２は、図１、図２で示したものと略同じである。
【００６２】
図１５は、ＮＭＯＳしきい値バラツキ制御回路１５３の全体ブロック図である。図１のＮＭＯＳトランジスタ基板制御回路との相違点は、ＮＭＯＳトランジスタの基板１６２１、１６２２、１６２３、・・・、Ｎに、図１のＤＲＡＭチップ内のＮＭＯＳ基板制御回路からの出力が入力される点である。これによりノード１６１２の電圧は、ＮＭＯＳトランジスタアレー１６０３によって決定されるため、ＤＲＡＭチップ全体のばらつきを調整することが可能となる。なお、本実施例の場合、センスアンプの基板電位は、図１の基板制御回路ではなく、本図のしきい値ばらつき制御回路１５３から供給される。
【００６３】
図１６は、ＰＭＯＳしきい値バラツキ制御回路１５４の全体ブロック図である。図２のＰＭＯＳトランジスタ基板制御回路との相違点は、ＰＭＯＳトランジスタの基板１７２１、１７２２、１７２３、・・・、Ｎには、ＤＲＡＭチップ内のＰＭＯＳ基板制御全体ブロックからの出力が入力される点である。ノード１７１２の電圧は、ＰＭＯＳトランジスタアレー１７０３によって決定されるため、ＤＲＡＭチップ全体のばらつきを調整することが可能となる。なお、本実施例の場合、センスアンプの基板電位は、図１の基板制御回路ではなく、本図のしきい値ばらつき制御回路１５３から供給される。
【００６４】
これにより、ＤＲＡＭチップ内にバンク毎や、ハーフバンク毎等に置かれたＮＭＯＳ／ＰＭＯＳ基板制御ブロックによって検出された、それぞれのしきい値中心値のバラツキから、センス速度と消費電力のスペックを両方満たせるしきい値を、基板電位を制御することで、設定することができる。
【００６５】
本実施例の動作フローは次のような３つのフェーズに分かれる。まず、第一のフェーズは、ＮＭＯＳ／ＰＭＯＳ基板制御ブロックによるしきい値中心値検出フェーズである。このフェーズで、チップ内のある領域（バンク毎、ハーフバンク毎等）毎に分けられた中で、しきい値中心値を検出する。第二のフェーズは、それぞれの領域毎に検出されたしきい値中心値の値を基に、ＮＭＯＳ／ＰＭＯＳしきい値バラツキ制御ブロックによって、ＤＲＡＭチップ全体のセンスアンプＮＭＯＳ／ＰＭＯＳトランジスタの基板電位を決定するフェーズである。このフェーズで、ＤＲＡＭチップの場所ごとにバラつくしきい値を、センス速度と消費電力のスペックを満たすように決定する。第三のフェーズは、ＮＭＯＳ／ＰＭＯＳしきい値バラツキ制御ブロックによって決定された基板電位を、ＤＲＡＭチップ内の全てのセンスアンプのＮＭＯＳ／ＰＭＯＳトランジスタに入力し、しきい値を制御するフェーズである。これにより、センス速度と消費電力のスペックを満たす、センスアンプを実現することができる。もし、一度では所望のしきい値設定が出来なかった場合は、第一のフェーズから第三のフェーズを何度か繰り返し、しきい値を制御する。
【００６６】
以上、本願明細書及び図面に開示される発明を実施例に従って説明してきたが、発明の要旨を逸脱しない限り、種々の変更が可能である。
【図面の簡単な説明】
【００６７】
【図１】ＮＭＯＳ基板制御全体ブロックを示す図である。
【図２】ＰＭＯＳ基板制御全体ブロックを示す図である。
【図３】基板電圧制御回路を示す図である。
【図４】比較回路を示す図である。
【図５】電源回路を示す図である。
【図６】ＤＲＡＭチップ全体図を示す図である。
【図７】ＤＲＡＭブロック図を示す図である。
【図８】センスアンプ、レプリカＭＯＳトランジスタのウェル構成を示す図である。
【図９】センスアンプのレイアウトを示す図である。
【図１０】レプリカＭＯＳトランジスタのレイアウトを示す図である。
【図１１】本発明を適用したシンクロナスＤＲＡＭの読出し動作波形図例である。
【図１２】本発明を適用したシンクロナスＤＲＡＭの書き込み動作波形図例である。
【図１３】本発明第１の実施例のセンスアンプＭＯＳトランジスタモニタリング回路及び制御回路の配置例を示した図である。
【図１４】ＤＲＡＭチップ全体での配置例を示した図である。
【図１５】ＮＭＯＳしきい値バラツキ制御全体ブロックを示す図である。
【図１６】ＰＭＯＳしきい値バラツキ制御全体ブロックを示す図である。
【図１７】ＤＲＡＭチップ全体での他の配置例を示した図である。
【図１８】ＤＲＡＭチップ全体での他の配置例を示した図である。
【図１９】ＤＲＡＭチップ全体での他の配置例を示した図である。
【図２０】ＤＲＡＭチップ全体での他の配置例を示した図である。
【図２１】ＤＲＡＭチップ全体での他の配置例を示した図である。
【図２２】ＤＲＡＭチップ全体での他の配置例を示した図である。
【図２３】ＤＲＡＭチップ全体での他の配置例を示した図である。
【図２４】ＤＲＡＭチップ全体での他の配置例を示した図である。
【図２５】ＤＲＡＭチップ全体での他の配置例を示した図である。
【図２６】ＤＲＡＭチップ全体での他の配置例を示した図である。
【図２７】ＤＲＡＭチップ全体での他の配置例を示した図である。
【符号の説明】
【００６８】
１０１…センスアンプＮＭＯＳトランジスタしきい値モニタリング回路、１０２、２０２…制御回路、１０３…レプリカＮＭＯＳトランジスタアレー、１０４…レプリカＮＭＯＳトランジスタ、１０５、２０５…抵抗器、１０６、２０６…選択回路、２０１…センスアンプＰＭＯＳトランジスタしきい値モニタリング回路、２０３…レプリカＰＭＯＳトランジスタアレー、３０１…比較回路アレー、３０２…電源回路、３０３…比較回路、４０１…差動増幅器、４０２、４０３…インバータ・ノアゲート、４０４…フリップフロップ、６０１…メモリーブロック、６０２…入出力ＰＡＤ、１５３、１５４…バラツキ制御回路、ＣＬＫ…クロック信号、ＲＳＴ…リセット信号、Ｖｉｎ…入力電圧、Ｖｒｅｆ…参照電圧、Ｖａ〜Ｖｎ…基板電位、Ｘ−ＤＥＣ…Ｘデコーダ、Ｙ−ＤＥＣ…Ｙデコーダ、Ｘ／Ｙ−Ｐｒｅｄｅｃ…Ｘ／Ｙ−プリデコーダ、ＣＬＫ／Ｃｍｄ…コマンドデコーダ、ＭＡ…メインアンプ、ＷＤ…ワードドライバ、ＡＲＹ…メモリセルアレー、ＳＡＡ…センスアンプ列、ＳＷＤＡ…サブワードドライバ列、ＸＰ…クロスエリア、ｒｅｐｌｉｃａ…レプリカ列、ＭＡＡ…メインアンプ列。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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