(57)【要約】【課題】基板内にそれぞれ設置された、キャパシタ・アパーチャおよび側方に離間されたバイア・アパーチャを含むチップ・キャリア基板を提供すること。【解決手段】キャパシタ・アパーチャは、基板内でキャパシタ・アパーチャおよびバイア・アパーチャを同時にエッチングするために用いられるプラズマ・エッチ法におけるマイクロローディング効果に伴なってバイア・アパーチャよりも狭い線幅およびより浅い深さで形成される。その後、キャパシタ・アパーチャ内でキャパシタが形成および設置され、バイア・アパーチャ内でバイアが形成および設置される。第１のキャパシタ・プレート層、キャパシタ誘電体層および第２のキャパシタ・プレート層の様々な組み合わせは、キャパシタ・アパーチャおよびバイア・アパーチャに関しては連続し得る。【選択図】図４
2008177576.tif 000002
【特許請求の範囲】
【請求項１】
基板であって、該基板を貫通して設置されたバイア・アパーチャと、該バイア・アパーチャから横に離間されて、前記基板内に設置されたキャパシタ・アパーチャとを含む前記基板と、
前記キャパシタ・アパーチャ内に設置されたキャパシタおよび前記バイア・アパーチャ内に設置されたバイアと、
を含み、前記キャパシタ・アパーチャが前記バイア・アパーチャよりも狭い線幅を有する、チップ・キャリア基板。
【請求項２】
前記基板が半導体基板を含む、請求項１に記載のチップ・キャリア基板。
【請求項３】
前記基板が誘電体基板を含む、請求項１に記載のチップ・キャリア基板。
【請求項４】
前記キャパシタが、
前記キャパシタ・アパーチャをライニングする第１のキャパシタ・プレート層と、
前記第１のキャパシタ・プレート層上に設置されたキャパシタ誘電体層と、
前記キャパシタ誘電体層上に設置され前記キャパシタ・アパーチャを満たす第２のキャパシタ・プレート層と、
を含む、請求項１に記載のチップ・キャリア基板。
【請求項５】
前記第１のキャパシタ・プレート層が、前記キャパシタ・アパーチャおよび前記バイア・アパーチャと連続している、請求項４に記載のチップ・キャリア基板。
【請求項６】
前記キャパシタ誘電体層が、前記キャパシタ・アパーチャおよび前記バイア・アパーチャと連続している、請求項４に記載のチップ・キャリア基板。
【請求項７】
前記第２のキャパシタ・プレート層が、前記キャパシタ・アパーチャおよび前記バイア・アパーチャと連続している、請求項４に記載のチップ・キャリア基板。
【請求項８】
前記第１のキャパシタ・プレート層および前記第２のキャパシタ・プレート層の一方のみが、前記キャパシタ・アパーチャおよび前記バイア・アパーチャと連続している、請求項４に記載のチップ・キャリア基板。
【請求項９】
前記第１のキャパシタ・プレート層、前記キャパシタ誘電体層および前記第２のキャパシタ・プレート層の各々が、前記キャパシタ・アパーチャおよび前記バイア・アパーチャと連続している、請求項４に記載のチップ・キャリア基板。
【請求項１０】
前記第１のキャパシタ・プレート層および前記第２のキャパシタ・プレート層のどちらも前記キャパシタ・アパーチャおよび前記バイア・アパーチャと連続していない、請求項４に記載のチップ・キャリア基板。
【請求項１１】
チップ・キャリア基板を製造するための方法であって、
基板内に、バイア・アパーチャと、該バイア・アパーチャから横に離間されたキャパシタ・アパーチャとを同時に形成することと、
前記キャパシタ・アパーチャ内にキャパシタを、前記バイア・アパーチャ内にバイアを形成することと、
を含む、前記方法。
【請求項１２】
前記キャパシタ・アパーチャおよび前記バイア・アパーチャを同時に形成することが、半導体基板を用いて行なわれる、請求項１１に記載の方法。
【請求項１３】
前記キャパシタ・アパーチャおよび前記バイア・アパーチャを同時に形成することが、誘電体基板を用いて行なわれる、請求項１１に記載の方法。
【請求項１４】
前記同時に形成することがプラズマ・エッチ法を用いて行なわれる、請求項１１に記載の方法。
【請求項１５】
前記プラズマ・エッチ法が、マイクロローディング効果を示す、請求項１４に記載の方法。
【請求項１６】
前記キャパシタ・アパーチャ内に前記キャパシタを、前記バイア・アパーチャ内に前記バイアを形成することが、前記キャパシタおよび前記バイアを同時に形成して行なわれる、請求項１１に記載の方法。
【請求項１７】
チップ・キャリア基板を製造するための方法であって、
基板内に、バイア・アパーチャと、該バイア・アパーチャから横に離間されたキャパシタ・アパーチャとを同時に形成することであって、前記キャパシタ・アパーチャが前記バイア・アパーチャよりも狭い線幅および浅い深さで同時に形成されることと、
前記キャパシタ・アパーチャ内にキャパシタを、前記バイア・アパーチャ内にバイアを形成することと、
を含む、前記方法。
【請求項１８】
前記キャパシタ・アパーチャおよび前記バイア・アパーチャを同時に形成することが、半導体基板を用いて行なわれる、請求項１７に記載の方法。
【請求項１９】
前記キャパシタ・アパーチャおよび前記バイア・アパーチャを同時に形成することが、誘電体基板を用いて行なわれる、請求項１７に記載の方法。
【請求項２０】
前記キャパシタ・アパーチャ内に前記キャパシタを、前記バイア・アパーチャ内に前記バイアを形成することが、前記キャパシタおよび前記バイアを同時に形成して行なわれる、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造において用いられるチップ・キャリア基板（chip carriersubstrate）に関する。より具体的には、本発明は、向上された効率で製造されたチップ・キャリア基板に関する。
【背景技術】
【０００２】
向上された接続性レベル、ならびに増大された配電および信号処理オプションを提供するために、半導体チップは、チップ・キャリア基板に嵌め込みおよび固定されることがよくある。チップ・キャリア基板は一般に、付加的な導体層および半導体チップ内に含まれているそれらの付加的な導体層を越える分離誘電体層を含む。従って、チップ・キャリア基板は、さらに組み立てられたより高レベルの電気部品に、半導体チップの向上された接続性レベルを提供する。
【０００３】
従って、チップ・キャリア基板は、向上された性能を超小型電子回路に与えるに際して不可欠である一方で、チップ・キャリア基板はそれにもかかわらず、完全に問題がないわけではない。特に、チップ・キャリア基板性能のさらなる進歩および向上が一般に望ましい。
【０００４】
様々なチップ・キャリア基板、およびそれらの製造方法が、半導体製造技術において知られている。特に、Ｃｈｕｄｚｉｋらは、能力を向上させたチップ・キャリア基板を教示している（例えば、特許文献１参照。）。この特殊なチップ・キャリア基板は、チップ・キャリア基板内部の誘電体層により分離された従来の導体相互接続層に加えて、デカップリング・キャパシタまたはデカップリング抵抗器のような受動デカップリング・デバイスを含んでいる。
【０００５】
【特許文献１】米国特許出願公開第２００４／０１０８５８７号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
超小型電子回路の性能および機能の継続的な向上が望まれるので、チップ・キャリア基板は、超小型電子回路製造における引き続きかなりの関心事になるであろう。従って、向上された性能を有するチップ・キャリア基板およびその製造方法が望れる。
【課題を解決するための手段】
【０００７】
本発明は、チップ・キャリア基板およびチップ・キャリア基板を製造するための方法を提供する。チップ・キャリア基板を製造するための方法は、チップ・キャリア基板内に、（１）キャパシタが設置される第１のアパーチャ、および（２）バイアが設置される第２のアパーチャをプラズマ・エッチングする場合にマイクロローディング効果を利用する。プラズマ・エッチ法（plasma etch method）におけるマイクロローディング効果（microloadingeffect）は、第１のアパーチャに、第２のアパーチャよりも狭い線幅（linewidth）およびより制限された深さの両方をもたらす。本発明によるチップ・キャリア基板は、本発明によるチップ・キャリア基板を製造するための方法から得られる。
【０００８】
本発明によるチップ・キャリア基板は、１つの基板を含み、該基板は、該基板を貫通して設置されたバイア・アパーチャから横に離間された、基板内に設置されたキャパシタ・アパーチャを含む。チップ・キャリア基板は、キャパシタ・アパーチャ内に設置されたキャパシタおよびバイア・アパーチャ内に設置されたバイアも含み、キャパシタ・アパーチャは、バイア・アパーチャよりも狭い線幅を有する。
【０００９】
本発明によるチップ・キャリア基板を製造するための方法は、基板内部にバイア・アパーチャから横に離間されたキャパシタ・アパーチャを同時に形成することを含む。この方法は、バイア・アパーチャ内にキャパシタを、キャパシタ・アパーチャ内にバイアを形成することも含む。
【００１０】
本発明によるチップ・キャリア基板を製造するための別の方法は、基板内にバイア・アパーチャから横に離間されたキャパシタ・アパーチャを同時に形成することを含む。特に、キャパシタ・アパーチャは、バイア・アパーチャより狭い線幅およびより浅い深さで同時に形成される。この他の方法は、キャパシタ・アパーチャ内にキャパシタを、バイア・アパーチャ内にバイアを形成することも含む。
【００１１】
本発明の目的、特徴および利点は、以下で示される発明を実施するための最良の形態の文脈内で理解される。発明を実施するための最良の形態は、本開示の重要な部分を形成する添付図面の文脈内で理解される。
【発明を実施するための最良の形態】
【００１２】
チップ・キャリア基板およびそのチップ・キャリア基板を製造するための方法を含む本発明は、以下に提示される説明の文脈内で理解される。以下に提示される説明は、上述の図面の文脈内で理解される。図面は例示の目的を意図するものであり、図面は、必ずしも一定の縮尺で描かれているわけではない。
【００１３】
図１〜図１２は、本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。図１は、それらの実施形態によるチップ・キャリア基板の製造における初期段階のチップ・キャリア基板の概略断面図を示す。
【００１４】
図１は、基板１０およびこの基板１０上に設置されたマスク層１２を示す。
【００１５】
基板１０は、いくつかの超小型電子材料のうちのいずれを含んでもよい。適切な超小型電子材料の非限定的な例としては、超小型電子導体材料、超小型電子半導体材料および超小型電子誘電体材料が含まれる。以下のさらなる開示の文脈内でのさらなる処理を容易にするため、基板１０は一般に半導体材料を含む、特に、基板１０は一般に半導体基板を含む。半導体基板は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン・カーバイド、シリコン−ゲルマニウム・カーバイド合金半導体材料を含むがこれらに限定されない半導体材料を含むことが半導体製造技術において知られている。砒化ガリウム、砒化インジウムおよび燐化インジウム半導体材料を含むがこれらに限定されない化合物半導体材料も技術的に知られている。一般に、基板１０は、約６５０〜約８００ミクロンの厚さを有するシリコン半導体材料を含む。
【００１６】
マスク層１２（すなわち、その各々がマスク層１２と呼ばれる個別のマスク層パターンの文脈内で例示される）は、いくつかのマスク層材料のいずれを含んでもよい。マスク層材料の一般的な非限定的な例としては、フォトレジスト・マスク材料およびハード・マスク材料が含まれる。しかしながら、本実施形態の文脈内においては、ハード・マスク材料がかなり一般的である。ハード・マスク材料としては、シリコンの酸化物、窒化物および酸窒化物が一般に含まれるが、これらに限定されるものではない。他の元素の酸化物、窒化物および酸窒化物は、さほど一般的ではないが、除外されるものではない。一般的に、マスク層１２は、約５００〜約１０００オングストロームの厚さを有するシリコン窒化物ハード・マスク材料を含む。
【００１７】
図１においてさらに例示されるように、マスク層１２は、第１のアパーチャＡ１および第２のアパーチャＡ２を画定する。基板１０は、第１のアパーチャＡ１および第２のアパーチャＡ２の各々の底部で露出されている。一般的に、第１のアパーチャＡ１は、約０．２〜約１．０ミクロンの線幅を有し、第２のアパーチャＡ２は、約２．０〜約４．０ミクロンの線幅を有する。従って、本実施形態の文脈内で、第２のアパーチャＡ２は、第１のアパーチャＡ１よりも常に広い。
【００１８】
図２は、第１のアパーチャＡ１および第２のアパーチャＡ２の位置での基板１０のエッチングの結果を示す。前述のエッチングの結果、第１のアパーチャＡ１’が第１のアパーチャＡ１から基板１０中に形成され、第２のアパーチャＡ２’が第２のアパーチャＡ２から基板１０中に形成される。
【００１９】
本実施形態は、第１のアパーチャＡ１’を第１のアパーチャＡ１から、そして第２のアパーチャＡ２’を第２のアパーチャＡ２から形成するために反応性イオン・エッチ法（すなわち、プラズマ・エッチ法）が用いられることを考慮する。本実施形態は、反応性イオン・エッチ法がマイクロローディング効果も示すことも考慮する。マイクロローディング効果は、第１のアパーチャＡ１’が、第２のアパーチャＡ２’の第２の深さＤ２より小さい第１の深さＤ１までエッチングされることを規定する。なぜならば、第１のアパーチャＡ１’の線幅は、第２のアパーチャＡ２’の線幅より小さいからである。一般的に、第１のアパーチャＡ１’は、約５〜約５０ミクロンの第１の深さＤ１を有し、第２のアパーチャは、約１００〜約２００ミクロンの第２の深さＤ２を有する。
【００２０】
第１のアパーチャＡ１’を形成するために第１のアパーチャＡ１を、そして第２のアパーチャＡ２’を形成するために第２のアパーチャＡ２をエッチングするために用いられるプラズマ・エッチ法に関してより具体的には、そのようなプラズマ・エッチ法は、他の点では半導体製造技術において一般に慣用的なものであってもよい。基板１０’がシリコン半導体基板を含む場合、プラズマ・エッチ法は、半導体製造技術においてやはり一般に慣用的であるエッチャント・ガス組成物を用いることができる。シリコン半導体基板をエッチングするのに適するエッチャント・ガス組成物としては、塩素含有エッチャント・ガス組成物およびフッ素含有エッチャント・ガス組成物が含まれる。塩素含有エッチャント・ガス組成物としては、塩素および塩化水素が含まれるが、これらに限定されない。フッ素含有エッチャント・ガス組成物としては、フッ化水素、フッ化窒素および六フッ化硫黄が含まれるが、これらに限定されない。適切な非反応性希釈ガスおよびスパッタリング・ガスも含まれ得る。そのようなガスの非限定的な例としては、ヘリウム・ガス、アルゴン・ガス、ネオン・ガスおよびクリプトン・ガスが含まれる。
【００２１】
第１のアパーチャＡ１’および第２のアパーチャＡ２’を形成するためのプラズマ・エッチ・プロセスは、２ステップ・エッチ・プロセスを含むこともできる。そのような２ステップ・エッチ・プロセスは、上述のようなエッチ・ステップを用い、続いて側壁パッシベーションまたは炭化水素付着ステップを用いることができる。この側壁パッシベーションまたは炭化水素付着ステップは、エッチングされたフィーチャ（すなわち、第１のアパーチャＡ１’および第２のアパーチャＡ２’のようなフィーチャ）の側壁を被覆して、これら２つのステップ全体を通してエッチングされたフィーチャを垂直に保つ。側壁炭化水素付着に至ることができる特定のガスは、トリフルオロメタン（すなわち、ＣＨＦ３）および四フッ化炭素（すなわち、ＣＦ４）である。その他のものも除外されない。個別のエッチ・プロセス・ステップおよび側壁付着プロセス・ステップは、２つのステップ・プロセスの間に何度も繰り返し得る。
【００２２】
一般に、上述のプラズマ・エッチ法は、（１）約１００〜約１０００ｍｔｏｒｒの反応室圧力、（２）約＋２０〜約−１０℃の基板１０の温度、（３）約５００〜約１０００ワットのソース高周波電力、（４）約５０〜約１５０ワットのバイアス電力、（５）約１０〜約１００の標準立方センチメートル毎分（ｓｃｃｍ）のエッチャント・ガス流量も用いる。
【００２３】
図２の概略的断面図内で具体的に例示されていないが、第１のアパーチャＡ１’および第２のアパーチャＡ２’の各々は、マスク層１２直下の基板１０’のアンダーカットに備えることができる。そのようなアンダーカットは、約０．１〜約１．０ミクロンであり得る。
【００２４】
図３は、図２に例示される基板１０’を任意に熱酸化して、基板１０''中の第１のアパーチャＡ１’および第２のアパーチャＡ２’中に誘電体ライナ層１４を形成したときの結果を示す。そのような熱酸化は、基板１０''が誘電体材料を含む状況下で本発明の代替的実施形態の範囲内で任意である。しかしながら、基板１０''が好ましくは半導体材料を含む本実施形態の範囲内では、熱酸化（または別の絶縁層分離）が、基板１０''に関して第１のアパーチャＡ１’および第２のアパーチャＡ２’について必要とされる。
【００２５】
そのような熱酸化は一般に、しばしば圧力雰囲気条件の酸素含有環境を用いる。一般に、熱酸化は、約１〜約１０時間の期間、約９００〜約１１００℃の温度で試みられる。結果として生じる誘電体ライナ層１４は、約０．１〜約２．０ミクロンの厚さを有する。上述の熱酸化の代わりとして、この実施形態は、概略断面図が図２に例示されるチップ・キャリア基板を完全に覆うコンフォーマル誘電体ライナ層の使用も考慮する。そのようなコンフォーマル誘電体ライナ層は、シリコンの酸化物、窒化物または酸窒化物のような誘電体材料を含み得るが、それらに限定されない。そのようなコンフォーマル誘電体ライナ層は、約５００〜約１０００オングストロームの厚さに形成することもできる。
【００２６】
図４は、図３のチップ・キャリア基板をコンフォーマルすなわち共形的に覆い、かくしてアパーチャＡ１’およびＡ２’からアパーチャＡ１''およびＡ２''を形成するように設置された第１のキャパシタ・プレート層（capacitor plate layer）１６を示す。第１のキャパシタ・プレート層１６は、いくつかのキャパシタ・プレート材料のいずれを含んでもよい。キャパシタ・プレート材料の非限定的な例としては、タンタル、タングステンおよびチタン製キャパシタ・プレート材料が含まれる。非限定的な例として、窒化タンタル、窒化タングステンおよび窒化チタンも含まれる。さらに、キャパシタ・プレート材料の非限定的な例として、ケイ化タンタル、ケイ化タングステンおよびケイ化チタンが含まれる。他のキャパシタ・プレート材料も除外されない。第１のキャパシタ・プレート層１６は、いくつかの方法のいずれを用いても形成できる。非限定的な例として、化学気相付着法（原子層化学気相付着法を含む）および物理気相付着法（スパッタリング法を含む）が含まれる。一般に、第１のキャパシタ・プレート層１６は、約５００〜約２５００オングストロームの厚さを有するタンタル・キャパシタ・プレート材料を含む。
【００２７】
図５は、第１のキャパシタ・プレート層１６およびマスク層１２中の特定のマスク層パターンの基底部分のエッチングおよびパターン形成を行い、対応する第１のキャパシタ・プレート層１６’および対応するマスク層１２’を形成した結果を示す。上述のエッチングおよびパターン形成は、図５に例示される第１のキャパシタ・プレート層１６’を形成する場合に、図４に例示される第１のキャパシタ・プレート層１６の連続性を遮断することを意図している。上述のエッチングおよびパターン形成は、好ましくは半導体材料を含む基板１０''の部分を露出することも意図している。
【００２８】
上述のエッチングおよびパターン形成は、半導体製造技術において慣例的な方法および材料を用いて行うこともできる。非限定的な例としては、湿式化学エッチ法、乾式プラズマ・エッチ法およびそれらを組み合わせたエッチ法が含まれる。プラズマ・エッチ法は、とりわけ一般的である。プラズマ・エッチ法は一般に、第１のキャパシタ・プレート層１６およびマスク層１２が構成される個別の材料について適するエッチャント・ガス組成物を用いる。
【００２９】
図６は、図５に例示される第１のキャパシタ・プレート層１６’およびマスク層１２’の分断部分により残されたギャップを埋めるように設置された複数の絶縁領域１５を示す。基板１０''が半導体基板、特にシリコン半導体基板を含む好ましい実施形態における状況下で、第１のアパーチャＡ１''および第２のアパーチャＡ２''が犠牲充填材料で別の方法により満たされる場合、絶縁領域１５は、ブランケット層付着および平坦化方法に付随して形成され得る。当業者により理解されるように、図５および図６は、図４に例示されるチップ・キャリア基板の付加処理を例示する。この付加処理は、第１のキャパシタ・プレート層１６’を形成する場合、第１のキャパシタ・プレート層１６の分断に備えることを意図している。
【００３０】
図５および図６の文脈内で開示された実施形態を超え、付加的な実施形態も、第１のキャパシタ・プレート層１６の分断について考慮され得る。そのような実施形態の非限定的な例としては、ハード・マスク層１２のどのようなエッチングもない場合の第１のキャパシタ・プレート層１６のみの分断が含まれる。そのような実施形態の別の非限定的な例としては、第１のキャパシタ・プレート層１６の付着前に絶縁領域１５を形成することに備える。絶縁領域１５がマスク層１２よりも大きい厚さを有しているので、第１のキャパシタ・プレート層１６がマスク層１２’および絶縁領域１５上に付着されると、第１のキャパシタ・プレート層１６が自己整合的に平坦化されて、第１のキャパシタ・プレート層１６’を形成し得る
【００３１】
図７は、図５および図６に例示されるチップ・キャリア基板の文脈内で例示される介在する付加処理ステップがない、図４に例示されるチップ・キャリア基板の処理の別のさらなる処理の結果を例示する。
【００３２】
図７は、図４のチップ・キャリア基板上に設置されたキャパシタ誘電体層１８（capacitordielectric layer）を例示する。図７は、キャパシタ誘電体層１８上に設置された第２のキャパシタ・プレート層２０も例示する。
【００３３】
キャパシタ誘電体層１８は、いくつかの適切なキャパシタ誘電体材料のいずれを含んでもよい。一般に従来のキャパシタ誘電体材料としては、真空中で測定した約４〜約２０の誘電率を有するシリコンの酸化物、窒化物および酸窒化物が含まれる。他の元素の酸化物、窒化物および酸化物も除外されない。実施形態は、少なくとも約１００までの一般により高い誘電率を有するキャパシタ誘電体材料が用いられ得ることも考慮する。そのような一般により高い誘電率の誘電体材料の例としては、チタン酸バリウムストロンチウム（ＢＳＴ）およびチタン酸ジルコン酸鉛（ＰＺＴ）が含まれる。上記のタイプのキャパシタ誘電体材料のいずれも、半導体製造技術において一般に慣例的でありかつ他の点ではキャパシタ誘電体層１８の構成の組成物の材料に適切でもある方法を用いて形成され得る。方法の非限定的な例としては、化学気相付着法（原子層化学気相付着法を含む）および物理気相付着法（スパッタリング法を含む）が含まれる。
【００３４】
キャパシタ誘電体層１８が構成され得るキャパシタ誘電体材料の望ましい例は、特に第１のキャパシタ・プレート層１６が構成される第１のキャパシタ・プレート材料の酸化物であり得る。そのような状況下では、この特定の実施形態は、第１のキャパシタ・プレート層１６が、キャパシタ誘電体材料を形成するために電気化学的または熱的に酸化され得ることを考慮する。例えば、ただし限定せずに、タンタルで構成された第１のキャパシタ・プレート層が、酸化タンタルを含むキャパシタ誘電体層を形成するために、陽極電気化学的に酸化され得る。一般に、キャパシタ誘電体層１８は、約５０〜約５００オングストロームの厚さを有する。
【００３５】
第２のキャパシタ・プレート層２０は、第２のキャパシタ・プレート材料を含む。第２のキャパシタ・プレート材料は、第１のキャパシタ・プレート材料と同じか、または異なり得るキャパシタ・プレート材料を含み得る。一般に、第２のキャパシタ・プレート層２０は、金属、金属窒化物または金属ケイ化物材料を含む第２のキャパシタ・プレート材料も含む。一般に、第２のキャパシタ・プレート層は、第１のアパーチャＡ１''および第２のアパーチャＡ２''を完全に満たすために、約０．５〜約２．０ミクロンの厚さを有する。第２のキャパシタ・プレート材料は、化学気相付着法および物理気相付着法を含むがこれらに限定されない方法を用いて形成され得る。好ましくは、第２のキャパシタ・プレート材料は、図７に例示されるチップ・キャリア基板を形成する場合に、図４に例示されるチップ・キャリア基板を完全に覆うために約０．５〜約２．０ミクロンの厚さに形成された化学気相付着（ＣＶＤ）タングステン材料を含む。
【００３６】
図８は、図７に例示される基板１０'''を薄化して基板１０''を形成した時の結果を示す。図８は、誘電体ライナ層１４の底部分、第１のキャパシタ・プレート層１６および図４に例示される第２のアパーチャＡ２''の位置におけるキャパシタ誘電体層１８を除去して、誘電体ライナ層１４’、第１のキャパシタ・プレート層１６’およびキャパシタ誘電体層１８’を形成する時の結果も示す。上述の薄化は、図８に例示されるチップ・キャリア基板の底部分において第２のキャパシタ・プレート層２０が完全に露出されるようにすることも意図している。
【００３７】
上述の薄化は、半導体製造技術において常套的な方法を用いて行うことができる。特定の薄化方法としては、化学エッチング薄化法、ならびに平坦化薄化法が含まれる。平坦化薄化法としては、機械的平坦化法、ならびに化学機械研磨（ＣＭＰ）平坦化法が含まれる。化学機械研磨平坦化は、とりわけ一般的である。
【００３８】
図９、図１０および図１１は、図８に例示される実施形態を超える、本発明の３つの付加的な実施形態を示す。本発明のこれら３つの実施形態は、図８に例示される実施形態と一致することを意図しているが、第１のキャパシタ・プレート層１６を分断して第１のキャパシタ・プレート層１６’を設けること（図９）、第２のキャパシタ・プレート層２０を分断して第２のキャパシタ・プレート層２０’を形成すること（図１０）または第１のキャパシタ・プレート層１６および第２のキャパシタ・プレート層２０双方を分断して第１のキャパシタ・プレート層１６’および第２のキャパシタ・プレート層２０’を形成すること（図１１）に関してある特定の変型を示している。選択的分断により、図２に例示される第１のアパーチャＡ１および第２のアパーチャＡ２に関して、第１のキャパシタ・プレート層１６、キャパシタ誘電体層１８および第２のキャパシタ・プレート層２０の異なる連続性レベルを考慮する構造が提供される。
【００３９】
図９にその概略断面図が例示されるチップ・キャリア基板は、図６にその概略断面図が例示されるチップ・キャリア基板の、図７および図８に例示されるさらなる処理の文脈内での、さらなる処理の結果生じる。図１０に例示されるチップ・キャリア基板は、第２のキャパシタ・プレート層２０のみをパターン形成することによる、図８に例示されるチップ・キャリア基板のさらなる処理の結果生じる。図１１に例示されるチップ・キャリア基板は、第２のキャパシタ・プレート層２０、キャパシタ誘電体層１８および第１のキャパシタ・プレート層１６をパターン形成することにより、図８に例示されるチップ・キャリア基板のさらなる処理の結果生じる。図１０および図１１のチップ・キャリア基板の文脈内での上述のパターン形成は、半導体製造技術において他の点で一般的に常套的である方法および材料を用いて行うことができる。とりわけプラズマ・エッチ法が含まれるが、実施形態は必ずしもそのように限定されるわけではない。
【００４０】
図１２は、図１０のチップ・キャリア基板のさらなる処理およびアセンブリの結果を例示する概略断面図を示しているが、同じさらなる処理およびアセンブリは、図８、図９および図１１のチップ・キャリア基板にも適用可能である。図１２は、複数の第１の接触領域２３ａがその中に設置された第１の基板２２ａを示しており、複数の第１の接触領域２３ａは、複数の第１のはんだ層２４ａを介して第２のキャパシタ・プレート層２０’の分離部分に接続されている。図１２には、第２の接触領域２３ｂがその中に設置された第２の基板２２ｂが示してあり、第２の接触領域２３ｂは、第２のアパーチャＡ２内のバイアの位置で、第２のキャパシタ・プレート層２０’の第２の部分に接続されている。
【００４１】
本実施形態において、第１の基板２２ａは一般に、半導体基板を含み、第１の接触領域２３ａは一般に、半導体基板内の導体接触層を含む。第１の基板２２ａが構成される半導体基板は、半導体デバイス、ならびにこれらの半導体デバイスにアクセスするための相互接続回路系を含む。第１の接触領域２３ａは、導体接触材料を含む。適切な導体接触材料としては、金属、金属合金、金属窒化物および金属ケイ化物が含まれる。ドープされたポリシリコンおよびポリサイド導体接触材料も含まれるが、やはり限定するものではない。複数の第１のはんだ層２４ａは、いくつかのはんだ材料のいずれを含んでもよい。はんだ材料の非限定的な例としては、鉛、錫およびアンチモン合金はんだ材料が含まれる。
【００４２】
第２の基板２２ｂは、多層セラミック基板であることが意図されることがよくあるが、必ずしもそれに限定されるわけではない。そのような多層セラミック基板は、複数の誘電体層により分離される複数の導体層を含む。多層セラミック基板は、第１の基板２２ａにより意図されるような、半導体基板内部のメタライゼーション層により提供されるもの以上の付加的な配線オプションを提供することを目的とする。第２の接触領域２３ｂは他の点では、組成材料および寸法に関して第１の接触領域２３ａと類似または同等である。第２のはんだ層２４ｂは他の点では、組成材料および寸法に関して第１のはんだ層２４ａと類似または同等である。
【００４３】
図１２は、本発明の実施形態によるチップ・キャリア基板の概略断面図を示す。チップ・キャリア基板は、さらに製造され、第１の基板２２ａ（すなわち、典型的には半導体基板）および第２の基板（すなわち、典型的には多層セラミック基板）に接続される。このチップ・キャリア基板は、キャパシタがその中に設置される第１のアパーチャおよびバイアがその中に設置される横に離間された第２のアパーチャを含む。第１のアパーチャは、第２のアパーチャの第２の線幅および第２のアパーチャ深さより小さい第１の線幅および第１のアパーチャ深さを有する。第１のアパーチャおよび第２のアパーチャは、マイクロローディング効果を起こしやすいプラズマ・エッチ法を用いて同時に形成される。マイクロローディング効果のため、第２のアパーチャの第２の線幅より小さい第１の線幅を有する第１のアパーチャが、第２のアパーチャの第２の深さより小さい第１の深さまでエッチングする。
【００４４】
本発明の好ましい実施形態は、本発明を制限するものではなく、本発明を例示するものである。本発明による、さらに添付の特許請求の範囲によるチップ・キャリア基板を提供すると同時に、好ましい実施形態によるチップ・キャリア基板の方法、材料、構造および寸法の変更および修正を行うことができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【図２】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【図３】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【図４】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【図５】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【図６】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【図７】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【図８】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【図９】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【図１０】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【図１１】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【図１２】本発明の特定の実施形態によるチップ・キャリア基板を製造する際の漸進的段階の結果を例示する一連の概略断面図を示す。
【符号の説明】
【００４６】
１０''  基板
１２  マスク層
１４  誘電体ライナ層
１６  第１のキャパシタ・プレート層
２０  第２のキャパシタ・プレート層
Ａ１''  第１のアパーチャ
Ａ２''  第２のアパーチャ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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