(57)【要約】【課題】製造コストが低く耐圧が高いトレンチ型電力用半導体装置及びその製造方法を提供する。【解決手段】ｐ型ベース層９が形成されたシリコン基板２上に、バッファー酸化膜８、シリコン窒化膜、マスク材をこの順に成膜し、これらの積層体に開口部を形成し、開口部の内側面上に側壁を形成する。次に、この積層体及び側壁をマスクとしてシリコン基板２をエッチングし、トレンチ３を形成する。次に、側壁を除去し、トレンチ３の肩部１１を露出させた状態で熱酸化処理を施すことにより、トレンチ３の内面にバッファー酸化膜８よりも厚いゲート酸化膜５を形成すると共に、肩部１１を丸める。次に、トレンチ３内にトレンチゲート電極６を埋設し、シリコン窒化膜を除去する。そして、メサ部４に対してバッファー酸化膜８を介してｎ型不純物をイオン注入し、ｎ型エミッタ層１０を形成する。【選択図】図１
2008235399.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上に熱酸化防止膜を形成する工程と、
前記第１のシリコン酸化膜及び前記熱酸化防止膜に開口部を形成する工程と、
前記開口部の内側面上に側壁を形成する工程と、
前記第１のシリコン酸化膜、前記熱酸化防止膜及び前記側壁をマスクとして前記シリコン基板をエッチングし、前記シリコン基板にトレンチを形成する工程と、
前記側壁を除去する工程と、
前記シリコン基板に対して熱酸化処理を施すことにより、前記トレンチの内面上に前記第１のシリコン酸化膜よりも厚い第２のシリコン酸化膜を形成する工程と、
前記トレンチ内にトレンチゲート電極を埋設する工程と、
前記熱酸化防止膜を除去する工程と、
前記シリコン基板における前記トレンチ間の領域の少なくとも一部に不純物を導入する工程と、
を備えたことを特徴とするトレンチ型電力用半導体装置の製造方法。
【請求項２】
前記熱酸化防止膜としてシリコン窒化膜を形成することを特徴とする請求項１記載のトレンチ型電力用半導体装置の製造方法。
【請求項３】
前記熱酸化防止膜上に膜状のマスク材を形成する工程をさらに備え、
前記開口部を形成する工程においては、前記マスク材にも開口部を形成し、
前記側壁を形成する工程は、
膜状のスペーサーマスク材を全面に形成する工程と、
前記スペーサーマスク材をエッチバックして前記開口部の内側面上のみに残留させる工程と、
を有することを特徴とする請求項１または２に記載のトレンチ型電力用半導体装置の製造方法。
【請求項４】
前記第２のシリコン酸化膜を形成する工程において、前記トレンチの肩部が丸められることを特徴とする請求項１〜３のいずれか１つに記載のトレンチ型電力用半導体装置の製造方法。
【請求項５】
シリコン基板と、
前記シリコン基板に形成されたトレンチと、
前記シリコン基板上における前記トレンチ間の領域上に形成された第１のシリコン酸化膜と、
前記トレンチの内面上に形成された第２のシリコン酸化膜と、
前記トレンチ内に埋設されたトレンチゲート電極と、
前記シリコン基板における前記トレンチ間の領域の少なくとも一部に形成された不純物導入領域と、
を備え、
前記第１のシリコン酸化膜は前記第２のシリコン酸化膜よりも薄く、前記トレンチの肩部は丸められていることを特徴とするトレンチ型電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型電力用半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）及びパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）などの電力用半導体装置においては、オン抵抗を低減するために、基板にトレンチゲート電極を形成する技術が提案されている（例えば、非特許文献１参照。）。
【０００３】
図１４は、従来のトレンチ型電力用半導体装置を示す断面図である。  
図１４に示すように、従来のトレンチ型電力用半導体装置１０１においては、シリコン基板１０２に上面側からトレンチ１０３が形成されている。また、シリコン基板１０２の上面上及びトレンチ１０３の内面上には熱酸化膜１０４が形成されており、トレンチ１０３の内部にポリシリコンが埋め込まれることにより、トレンチゲート電極１０５が構成されている。このとき、熱酸化膜１０４はゲート絶縁膜として機能する。更に、トレンチゲート電極１０５の上面はキャップ絶縁膜１０６により覆われている。一方、シリコン基板１０２におけるトレンチゲート電極１０５間の領域はメサ部１０７となっている。メサ部１０７においては、選択的にアクセプタ（ｐ型不純物）が導入されることによりｐ型ベース層１０８が形成されており、ｐ型ベース層１０８の上層部の一部には、選択的にドナー（ｎ型不純物）が導入されることによりｎ型エミッタ層１０９が形成されている。
【０００４】
しかしながら、この従来の半導体装置においては、以下に示すような問題点がある。すなわち、電力用半導体装置においては、低いオン抵抗の他に、高い耐圧性能が要求される。このため、熱酸化膜１０４の厚さをある程度以上の厚さとすることが必要になる。一方、熱酸化膜１０４を形成する際に、トレンチ１０３の内部には酸化反応に必要なガス供給がされにくいため、熱酸化膜１０４におけるトレンチ１０３内の部分の厚さは、シリコン基板１０２上の部分の厚さよりも薄くなる。また、トレンチ１０３内においても、下部は上部よりも薄くなる。従って、熱酸化膜１０４におけるトレンチ１０３の底面上に配置された部分を、十分な耐圧が確保できる程度まで厚く形成すると、熱酸化膜１０４におけるシリコン基板１０２上に配置された部分は、かなり厚くなってしまう。
【０００５】
この結果、ｎ型エミッタ層１０９を形成する際に、シリコン基板１０２上に形成された厚い熱酸化膜１０４を介してドナーを注入することになるため、ドナー注入時の加速電圧を高くする必要が生じる。これにより、ドナーを注入する設備のコストが増大してしまう。また、高いエネルギーでドナーを注入することにより、熱酸化膜１０４が損傷を受け、耐圧が低下してしまう。特に、非特許文献１に記載されているように、トレンチ１０３の肩部には電界が集中するため、この肩部を覆う熱酸化膜１０４が損傷を受けると、耐圧が著しく低下してしまう。これを回避する方法として、先にｎ型エミッタ層１０９を形成した後、トレンチ１０３を形成する方法が考えられる。しかし、この方法では、熱酸化膜１０４を形成するときにトレンチ１０３の側面に高濃度のｎ型エミッタ層１０９が露出しており、この露出面を酸化することになるため、ｎ型エミッタ層１０９に含まれるＰ（燐）、Ａｓ（砒素）、Ｓｂ（アンチモン）などの不純物が熱酸化反応により飛散し、熱酸化膜１０４中に取り込まれてしまう。この結果、十分な耐圧が得られなくなる。また、飛散した不純物がトレンチ１０３の内壁に吸着し、ｐ型ベース層１０８を反転させる要因となるため、半導体装置の動作不良の一因となりうる。
【０００６】
【非特許文献１】M. Usui et. al.,"Light Emission Analysis of Trench Gate Oxides of Power Devices", R&D Review of Toyota CRDL, Vol.39 No.4 pp.17-21
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、製造コストが低く耐圧が高いトレンチ型電力用半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、シリコン基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上に熱酸化防止膜を形成する工程と、前記第１のシリコン酸化膜及び前記熱酸化防止膜に開口部を形成する工程と、前記開口部の内側面上に側壁を形成する工程と、前記第１のシリコン酸化膜、前記熱酸化防止膜及び前記側壁をマスクとして前記シリコン基板をエッチングし、前記シリコン基板にトレンチを形成する工程と、前記側壁を除去する工程と、前記シリコン基板に対して熱酸化処理を施すことにより、前記トレンチの内面上に前記第１のシリコン酸化膜よりも厚い第２のシリコン酸化膜を形成する工程と、前記トレンチ内にトレンチゲート電極を埋設する工程と、前記熱酸化防止膜を除去する工程と、前記シリコン基板における前記トレンチ間の領域の少なくとも一部に不純物を導入する工程と、を備えたことを特徴とするトレンチ型電力用半導体装置の製造方法が提供される。
【０００９】
本発明の他の一態様によれば、シリコン基板と、前記シリコン基板に形成されたトレンチと、前記シリコン基板上における前記トレンチ間の領域上に形成された第１のシリコン酸化膜と、前記トレンチの内面上に形成された第２のシリコン酸化膜と、前記トレンチ内に埋設されたトレンチゲート電極と、前記シリコン基板における前記トレンチ間の領域の少なくとも一部に形成された不純物導入領域と、を備え、前記第１のシリコン酸化膜は前記第２のシリコン酸化膜よりも薄く、前記トレンチの肩部は丸められていることを特徴とするトレンチ型電力用半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、製造コストが低く耐圧が高いトレンチ型電力用半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。  
図１は、本実施形態に係るトレンチ型電力用半導体装置を例示する断面図である。  
図１に示すように、本実施形態に係るトレンチ型電力用半導体装置１（以下、単に「半導体装置１」という）は、ＩＧＢＴ又はパワーＭＯＳＦＥＴである。
【００１２】
半導体装置１においては、シリコン基板２が設けられており、シリコン基板２の上面には複数本のストライプ状のトレンチ３が相互に平行に形成されている。また、シリコン基板２におけるトレンチ３間の領域（シリコン残し部）は、メサ部４となっている。メサ部４は、半導体装置１において主として電流を流す部分である。
【００１３】
トレンチ３の内面上には、シリコン酸化物からなるゲート酸化膜５が形成されている。また、トレンチ３内には、ポリシリコンからなるトレンチゲート電極６が埋設されている。これにより、トレンチゲート電極６は、ゲート酸化膜５によってシリコン基板２から絶縁されている。そして、トレンチゲート電極６の上面は、メサ部４の上面に対して落ち込んでおり、メサ部４の上面よりも下方に位置している。更に、トレンチゲート電極６の上面上には、シリコン酸化物からなる後酸化膜７が形成されている。
【００１４】
メサ部４上には、シリコン酸化物からなるバッファー酸化膜８が形成されている。後述するように、ゲート酸化膜５、後酸化膜７及びバッファー酸化膜８は、シリコン基板２を熱酸化することによって形成されたものである。また、メサ部４には、アクセプタ（ｐ型不純物）が導入されてｐ型ベース層９が形成されている。更に、ｐ型ベース層９の上層部分の一部には、ドナー（ｎ型不純物）が導入されてｎ型エミッタ層１０が形成されている。一方、シリコン基板２の下層部分にはドレイン層（図示せず）が形成されている。ドレイン層の導電型は、半導体装置１がＩＧＢＴであればｐ型であり、パワーＭＯＳＦＥＴであればｎ型である。
【００１５】
そして、メサ部４上に形成されたバッファー酸化膜８の厚さは、トレンチ３の内面上に形成されたゲート酸化膜５の厚さよりも薄い。また、トレンチ３の肩部１１、すなわち、トレンチ３の内側面とシリコン基板２の上面との交差部分は、丸められている。
【００１６】
一例では、トレンチゲート電極６の深さは６μｍであり、ｐ型ベース層９の深さは４μｍであり、ｎ型エミッタ層１０の深さは０．４μｍ（４００ｎｍ）である。また、トレンチゲート電極６の上面は、シリコン基板２の上面から０．２μｍ（２００ｎｍ）下方に位置しており、後酸化膜７の厚さは３０ｎｍである。更に、トレンチゲート電極６の幅は１．５μｍであり、メサ部４の幅は３μｍである。そして、バッファー酸化膜８の厚さは１０ｎｍであり、ゲート酸化膜５の厚さは０．１μｍ（１００ｎｍ）である。また、トレンチ３の肩部１１の曲率半径は５０ｎｍである。なお、半導体装置１における各部の寸法は、上述の数値例には限定されない。
【００１７】
以下、半導体装置１の製造方法について説明する。  
図２乃至図８は、本実施形態に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。  
先ず、図２（ａ）に示すように、単結晶のシリコンからなるシリコン基板２を用意し、これに熱酸化処理を施して、シリコン基板２の上面に薄いバッファー酸化膜８を形成する。バッファー酸化膜８はシリコン酸化物からなり、厚さは例えば１０ｎｍとする。次に、シリコン基板２に対して上方からイオン注入を行う。このイオン注入の条件は、例えば、イオン種をボロン（Ｂ）とし、加速電圧を８０ｋｅＶとし、ドーズ量を４．５×１０１３ｃｍ−２とする。次に、シリコン基板２を窒素雰囲気で１１００℃の温度に６０分間加熱して、注入したボロンを拡散させる。これにより、シリコン基板２の上層部の一部に、厚さが例えば４μｍのｐ型ベース層９が形成される。一方、シリコン基板２の下面にも不純物の注入を行い、ドレイン層（図示せず）を形成する。
【００１８】
次に、図２（ｂ）に示すように、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）により、バッファー酸化膜８上にシリコン窒化物（ＳｉＮ）を例えば３０ｎｍの厚さに堆積させて、熱酸化防止膜としてのシリコン窒化膜２１を形成する。次に、ＴＥＯＳ（Tetra-Etyl-Ortho-Silicate：正珪酸四エチル（Si(OC2H5)4））を原料としたＣＶＤ法により、シリコン窒化膜２１上にシリコン酸化物を例えば３００ｎｍの厚さに堆積させて、膜状のマスク材２２を形成する。次に、マスク材２２の上面にフォトレジストを塗布し、露光して現像することによりパターニングし、レジスト膜２３を形成する。このとき、レジスト膜２３においては、トレンチ３（図１参照）を形成する予定の領域に、ストライプ状の開口部２４を形成する。開口部２４の幅は、例えば１．２μｍとする。
【００１９】
次に、図３（ａ）に示すように、レジスト膜２３をマスクとしてドライエッチングを行い、マスク材２２、シリコン窒化膜２１及びバッファー酸化膜８を連続的に加工する。これにより、シリコン窒化膜２１、マスク材２２及びバッファー酸化膜８における開口部２４の直下域、すなわち、トレンチ３を形成する予定の領域に、開口部２５を形成する。その後、レジスト膜２３を除去する。
【００２０】
次に、図３（ｂ）に示すように、例えばＴＥＯＳを原料としたＣＶＤ法により、シリコン酸化物を例えば５０ｎｍの厚さに堆積させて、シリコン基板２上の全面に膜状のスペーサーマスク材２６を形成する。これにより、開口部２５を一旦部分的に埋め戻す。
【００２１】
次に、図４（ａ）に示すように、上方からドライエッチングを施し、スペーサーマスク材２６（図３（ｂ）参照）を５０ｎｍの厚さに相当する量だけエッチバックする。これにより、スペーサーマスク材２６のうち、マスク材２２の上面上及び開口部２５の底面上に形成された部分は除去される。この結果、マスク材２２の上面が露出すると共に、開口部２５内においてシリコン基板２の上面が露出する。一方、スペーサーマスク材２６のうち、開口部２５の内側面上に形成された部分は多少段差ができるものの残留し、側壁２７となる。
【００２２】
次に、図４（ｂ）に示すように、バッファー酸化膜８、シリコン窒化膜２１及びマスク材２２からなる積層体並びに側壁２７をマスクとしてドライエッチングを施す。このときのエッチング条件は、シリコン酸化物のエッチング速度に比べてシリコンのエッチング速度が高くなるような条件とする。これにより、シリコン基板２が選択的に除去され、開口部２５における側壁２７が形成されていない領域に、深さが例えば６μｍの溝状のトレンチ３が形成される。このとき、シリコン基板２におけるトレンチ３間の領域がメサ部４となる。
【００２３】
次に、図５（ａ）に示すように、弗酸系のエッチング液を使用してウェットエッチングを行い、側壁２７（図４（ｂ）参照）を除去する。これにより、トレンチ３の肩部１１、すなわち、シリコン基板２の上面における側壁２７に覆われていた帯状の領域が露出する。この帯状の領域の幅は例えば５０ｎｍである。なお、このウェットエッチングに伴い、マスク材２２も多少エッチングされるが、マスク材２２の厚さは側壁２７よりも厚いため、側壁２７を完全に除去した後もマスク材２２は残留する。但し、エッチング時間によっては、バッファー酸化膜８及びマスク材２２における開口部２５の内側面に露出した部分がエッチングされてしまい、シリコン窒化膜２１が庇のように突出することがある。この場合には、ウェットエッチングの後に例えばホットリン酸（Ｈｏｔ−Ｈ３Ｐ４）処理を施し、シリコン窒化膜２１の突出部を後退させる。
【００２４】
次に、図５（ｂ）に示すように、熱酸化処理を行い、トレンチ３の内面上にシリコン酸化物からなる犠牲酸化膜２８を形成する。犠牲酸化膜２８は、ドライエッチングに伴ってトレンチ３の内面に導入されたダメージを除去するために形成し、その厚さは例えば５０ｎｍとする。このとき、トレンチ３の肩部１１は、上面及び側面の２面が露出しているため、シリコン基板２の他の部分よりも多く酸化され、未酸化部分の角部が丸められる。なお、この熱酸化処理の前に、ＣＤＥ（Chemical Dry Etching）を行って、トレンチ３の内面層を薄く除去してもよい。
【００２５】
次に、図６（ａ）に示すように、弗酸系のエッチング液を使用したウェットエッチングを行い、犠牲酸化膜２８及びマスク材２２（図５（ｂ）参照）を除去する。これにより、トレンチ３の内面に導入されたダメージも除去される。この時点で、メサ部４の上方には、バッファー酸化膜８及びシリコン窒化膜２１が残留している。また、トレンチ３の内面及び肩部１１においてはシリコン基板２が露出しており、肩部１１は丸められている。
【００２６】
次に、図６（ｂ）に示すように、シリコン基板２に対して熱酸化処理を施すことにより、トレンチ３の内面にシリコン酸化物からなるゲート酸化膜５を形成する。このとき、ゲート酸化膜５の厚さは、トレンチ３の下部にいくほど薄くなるが、ゲート酸化膜５の最小厚さは例えば１００ｎｍとする。一方、シリコン基板２におけるメサ部４の上面は、熱酸化防止膜であるシリコン窒化膜２１によって覆われているため、バッファー酸化膜８が追加酸化されたり、メサ部４の上方に新たな酸化膜が形成されることはない。また、このとき、肩部１１は他の部分よりも集中的に酸化され、未酸化部分の角部はより一層丸められる。すなわち、肩部１１の曲率半径が増大する。
【００２７】
次に、図７（ａ）に示すように、シリコン基板２上の全面に、燐（Ｐ）を添加したポリシリコンを堆積させて、ポリシリコン層２９を形成する。このとき、ポリシリコンの堆積量は例えば１μｍとする。ポリシリコン層２９は、シリコン窒化膜２１上に成膜されると共に、トレンチ３内にも埋め込まれる。
【００２８】
次に、図７（ｂ）に示すように、シリコン基板２の上方から全面にＣＤＥを施して、シリコン窒化膜２１上のポリシリコン層２９を除去する。このとき、シリコン窒化膜２１上にポリシリコン層２９が残留すると、トレンチゲート電極６間におけるショート（短絡）の原因となるため、シリコン窒化膜２１上のポリシリコン層２９は確実に除去する必要がある。このため、エッチング量は、オーバーエッチング気味とする。これにより、トレンチ３内に埋め込まれたポリシリコン層２９の上部もエッチングされて除去され、ポリシリコン層２９の上面は、メサ部４の上面に対して落とし込まれる。このときの落とし込み量は例えば０．２μｍとなる。すなわち、ポリシリコン層２９の上面は、シリコン基板２の上面から例えば０．２μｍ下方に位置する。
【００２９】
次に、再び熱酸化処理を行い、トレンチ３内に埋め込まれたポリシリコン層２９の上面に、厚さが例えば３０ｎｍの熱酸化膜を形成する。この熱酸化膜が、ポリシリコン層２９のキャップとして機能する後酸化膜７となる。また、トレンチ３内に埋め込まれ、ゲート酸化膜５及び後酸化膜７によってシリコン基板２から絶縁されたポリシリコン層２９が、トレンチゲート電極６となる。後酸化膜７を形成する工程においても、メサ部４の上面はシリコン窒化膜２１によって覆われているため、バッファー酸化膜８が追加酸化されたり、メサ部４上に新たな酸化膜が形成されることはない。なお、シリコン窒化膜２１は、図６（ｂ）及び図７（ｂ）に示す熱酸化工程において酸化雰囲気中に曝されているため、この段階では表層部分がある程度酸化されてシリコン酸窒化層となっている。
【００３０】
次に、図８に示すように、弗酸系のエッチング液を使用したウェットエッチングを施して、シリコン窒化膜２１の表層部分に形成されたシリコン酸窒化層を除去する。その後、例えばホットリン酸（Ｈｏｔ−Ｈ３Ｐ４）処理を施し、シリコン窒化膜２１を除去する。これにより、メサ部４上には、厚さが例えば１０ｎｍのバッファー酸化膜８のみが残留する。
【００３１】
次に、図１に示すように、シリコン基板２の上方から、バッファー酸化膜８を介して、ドナーである砒素（Ａｓ）をイオン注入し、その後、熱拡散処理を施す。これにより、ｐ型ベース層９の上層部分の一部にｎ型エミッタ層１０を形成する。このとき、ｎ型エミッタ層１０がトレンチゲート電極６の電位によって駆動されるためには、ｎ型エミッタ層１０の深さを、トレンチゲート電極６の落とし込み量、すなわち、シリコン基板２の上面とトレンチゲート電極６の上面と間の距離よりも深くする必要がある。本実施形態においては、トレンチゲート電極６の落とし込み量は例えば０．２μｍであるため、ｎ型エミッタ層１０の深さは例えば０．４μｍとする。このためには、例えば、砒素イオンの注入時の加速電圧を７０ｋｅＶとし、熱拡散処理を温度が１０００℃、時間が３０秒間のＲＴＡ（Rapid Thermal Anneal：瞬間熱アニール）とする。以上の工程により、半導体装置１が製造される。
【００３２】
次に、本実施形態の作用効果について説明する。  
上述の如く、本実施形態に係る半導体装置１の製造方法においては、図２（ｂ）に示す工程において、バッファー酸化膜８上に熱酸化防止膜としてシリコン窒化膜２１を形成している。これにより、図６（ｂ）に示すゲート酸化膜５を形成するための熱酸化工程、及び図７（ｂ）に示す後酸化膜７を形成するための熱酸化工程において、バッファー酸化膜８が追加酸化されたり、メサ部４上に新たな熱酸化膜が形成されることがない。このため、ゲート酸化膜５を耐圧が十分に担保できる程度に厚く形成しても、バッファー酸化膜８は薄いままにしておくことができる。すなわち、バッファー酸化膜８の厚さとゲート酸化膜５の厚さとを、独立に制御することができ、ゲート酸化膜５をバッファー酸化膜８よりも厚く形成することができる。この結果、図１に示すように、バッファー酸化膜８を介して不純物イオンを注入するときに、加速電圧を低く抑えることができる。本実施形態においては、例えば、接合深さが０．４μｍのｎ型エミッタ層１０を形成するために、ドナーである砒素を７０ｋｅＶの加速電圧で注入している。これにより、イオン注入を行う設備のコストを低く抑えることができ、半導体装置１の製造コストを低減することができる。
【００３３】
また、本実施形態によれば、低い加速電圧によって十分に深い位置まで不純物イオンを注入することができるため、熱拡散処理における温度及び時間の調整幅を広げることができる。すなわち、不純物拡散層を形成する際に、イオン注入の加速エネルギー及び熱拡散のサーマルバジェットの制約を小さくすることができ、プロセスウインドを広げることができる。この結果、トレンチ型電力用半導体装置の製造プロセスにおいて、イオン注入工程及び熱工程に関する条件の組み合わせが容易になる。また、ゲート酸化膜を形成するための条件と、不純物拡散層を形成するための条件とを、独立に決定することができるため、プロセス設計の自由度が向上する。
【００３４】
更に、不純物イオンを注入する際の加速電圧を低く抑えることにより、不純物の注入によるゲート酸化膜５の損傷を抑制できる。これにより、半導体装置１の耐圧が低下することを防止できる。
【００３５】
更にまた、本実施形態においては、図３（ｂ）及び図４（ａ）に示す工程において、開口部２５の内側面上に側壁２７を形成し、図４（ｂ）に示す工程において、側壁２７をマスクとしてトレンチ３を形成し、その後、図５（ａ）に示す工程において、側壁２７を除去している。これにより、図５（ａ）に示すように、トレンチ３の肩部１１において、シリコン基板２を露出させることができる。この状態で、図５（ｂ）及び図６（ｂ）に示す工程において、熱酸化処理を施すことにより、トレンチ３の肩部１１を丸めることができる。この結果、半導体装置１の作動時において、肩部１１に電界が集中することを抑制し、耐圧を向上させることができる。  
このように、本実施形態によれば、製造コストが低く耐圧が高いトレンチ型電力用半導体装置を得ることができる。
【００３６】
なお、上述の製造方法において、熱酸化防止膜を形成してイオンの加速電圧を低く抑える技術のみを採用し、側壁を形成して肩部を丸める技術は採用しないことも考えられる。しかしながら、この場合は、熱酸化防止膜を形成することにより、熱酸化処理時において、シリコン基板２の上面がトレンチ３の端縁まで熱酸化防止膜に覆われる。このため、熱酸化防止膜を形成しない場合と比較して、肩部１１の先鋭化がより顕著となり、耐圧の低下がより深刻になる。従って、この問題を回避するために、側壁を形成して肩部を丸めることが必要である。
【００３７】
次に、本発明の比較例について説明する。  
本比較例は、前述の実施形態とは異なり、熱酸化防止膜及び側壁を形成せずに、トレンチ型電力用半導体装置を製造する例である。  
図９乃至図１３は、本比較例に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。  
なお、図９乃至図１３において、前述の本発明の実施形態と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。
【００３８】
先ず、図９（ａ）に示すように、単結晶のシリコンからなるシリコン基板２に対して熱酸化処理を施して、シリコン基板２の上面に、厚さが例えば３０ｎｍのバッファー酸化膜８を形成する。次に、シリコン基板２の上面に対してイオン注入を行い、熱拡散処理を行って、厚さが例えば４μｍのｐ型ベース層９を形成する。このイオン注入及び熱拡散処理の条件は前述の実施形態と同じとし、例えば、イオン種をボロン（Ｂ）とし、加速電圧を８０ｋｅＶとし、ドーズ量を４．５×１０１３ｃｍ−２とし、熱処理雰囲気を窒素雰囲気とし、温度を１１００℃とし、時間を６０分間とする。一方、シリコン基板２の下面にも不純物の注入を行って、ドレイン層（図示せず）を形成する。
【００３９】
次に、図９（ｂ）に示すように、ＴＥＯＳを原料としたＣＶＤ法により、バッファー酸化膜８上にシリコン酸化物を例えば３００ｎｍの厚さに堆積させて、マスク材２２を形成する。次に、マスク材２２の上面にフォトレジストを塗布し、露光して現像することによりパターニングし、レジスト膜２３を形成する。このとき、レジスト膜２３においては、トレンチ３を形成する予定の領域に、ストライプ状の開口部２４を形成する。開口部２４の幅は、例えば１．２μｍとする。すなわち、本比較例においては、バッファー酸化膜８上にシリコン窒化膜２１（図２（ｂ）参照）を形成することなく、直接マスク材２２を形成する。
【００４０】
次に、図１０（ａ）に示すように、レジスト膜２３をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、マスク材２２及びバッファー酸化膜８を連続的に加工する。これにより、シリコン窒化膜２１及びバッファー酸化膜８における開口部２４の直下域に、開口部２５を形成する。その後、レジスト膜２３を除去する。
【００４１】
次に、図１０（ｂ）に示すように、マスク材２２をマスクとしてＲＩＥを施す。これにより、シリコン基板２が選択的に除去されて、開口部２５に相当する領域に、深さが例えば６μｍの溝状のトレンチ３が形成される。このとき、シリコン基板２におけるトレンチ３間の領域がメサ部４となる。その後、ＣＤＥを行い、シリコン基板２の露出部分を５０ｎｍの厚さだけ除去する。これにより、ＲＩＥによってシリコン基板２に導入されたダメージの一部が除去される。
【００４２】
次に、図１１（ａ）に示すように、熱酸化処理を行い、トレンチ３の内面上にシリコン酸化物からなる犠牲酸化膜２８を形成する。犠牲酸化膜２８の厚さは例えば５０ｎｍとする。
【００４３】
次に、図１１（ｂ）に示すように、弗酸系のエッチング液を使用したウェットエッチングを行い、マスク材２２、バッファー酸化膜８及び犠牲酸化膜２８を除去する。これにより、シリコン基板２が露出すると共に、トレンチ３の内面に導入されたダメージが更に除去される。なお、トレンチ３の肩部１１は丸められることなく、その形状は先鋭的なままである。
【００４４】
次に、図１２（ａ）に示すように、熱酸化処理を行い、トレンチ３の内面上にシリコン酸化物からなるゲート酸化膜５を形成する。ゲート酸化膜５の厚さは例えば１００ｎｍとする。また、熱処理雰囲気は乾燥酸素雰囲気とし、熱処理温度は例えば１１００℃とする。このとき、シリコン基板２におけるメサ部４の上面にも、熱酸化膜４１が形成される。メサ部４の上面はトレンチ３の内部よりも酸素が供給されやすいため、熱酸化膜４１はゲート酸化膜５よりも厚くなり、例えば１００ｎｍを超える厚さとなる。
【００４５】
次に、図１２（ｂ）に示すように、シリコン基板２上の全面に、燐（Ｐ）を添加したポリシリコンを堆積させて、ポリシリコン層２９を形成する。このとき、ポリシリコンの堆積量は例えば１μｍとする。ポリシリコン層２９は、熱酸化膜４１上に成膜されると共に、トレンチ３内にも埋め込まれる。
【００４６】
次に、図１３（ａ）に示すように、シリコン基板２の上方から全面にＣＤＥを施して、シリコン窒化膜２１上のポリシリコン層２９を除去する。このとき、熱酸化膜４１をエッチングのエンドポイントとする。また、シリコン窒化膜２１上にポリシリコン層２９が残留しないように、オーバーエッチング気味とする。これにより、トレンチ３内に埋め込まれたポリシリコン層２９の上部もエッチングされて除去され、ポリシリコン層２９の上面は、メサ部４の上面よりも例えば０．２μｍ程度下方に位置する。
【００４７】
その後、再び熱酸化処理を行い、トレンチ３内に埋め込まれたポリシリコン層２９の上面に、厚さが例えば３０ｎｍの後酸化膜７を形成する。この熱酸化処理により、メサ部４上に形成された熱酸化膜４１が追加酸化され、その膜厚は更に厚くなる。また、トレンチ３内に埋め込まれたポリシリコン層２９が、トレンチゲート電極６となる。
【００４８】
次に、図１３（ｂ）に示すように、シリコン基板２の上方から、熱酸化膜４１を介して、ドナーである砒素（Ａｓ）をイオン注入し、その後、熱拡散処理を施す。これにより、ｐ型ベース層９の上層部分の一部にｎ型エミッタ層１０が形成される。以上の工程により、本比較例に係るトレンチ型電力用半導体装置が製造される。この半導体装置における各部の寸法は、図１に示す半導体装置１と略同じである。
【００４９】
本比較例においては、図１３（ｂ）に示すｎ型エミッタ層１０を形成する工程において、厚い熱酸化膜４１を介してイオン注入を行わなくてはならない。ｎ型エミッタ層１０がエミッタとして機能するためには、１０１４ｃｍ−２オーダーのドーズ量が必要となる。また、ｎ型エミッタ層１０がトレンチゲート電極６の電位によって駆動されるためには、ｎ型エミッタ層１０の深さをトレンチゲート電極６の落とし込み量よりも深くする必要がある。本比較例においては、トレンチゲート電極６の落とし込み量は０．２μｍであることから、ｎ型エミッタ層１０の深さは少なくとも０．３乃至０．４μｍ程度とする必要がある。従って、本比較例においては、ドーズ量が１０１４ｃｍ−２オーダーであり、接合深さが０．３乃至０．４μｍ程度であるｎ型エミッタ層１０を、厚さが１００ｎｍ以上である熱酸化膜４１越しにイオン注入し、その後熱拡散させることにより、形成しなくてはならない。
【００５０】
このためには、イオン注入の加速電圧を２２０ｋｅＶ以上とし、熱拡散処理の温度及び時間を９５０℃及び６０分間又は１０００℃及び３０分間以上とする必要がある。これに対して、前述の本発明の実施形態においては、イオン注入時の加速電圧は７０ｋｅＶであり、熱拡散処理は、温度が１０００℃、時間が３０秒間のＲＴＡである。つまり、本比較例においては、前述の実施形態と比較して、高加速電圧のイオン注入及び高温長時間の熱拡散処理が必要となる。
【００５１】
この結果、本比較例においては、ｎ型エミッタ層１０を形成するために、高加速電圧のイオン注入ができる特別なイオン注入装置が必要となる。一方、現在、ロジック用半導体装置及びメモリ用半導体装置（以下、「ロジック／メモリ用半導体装置」という）の微細化に伴い、これらのロジック／メモリ用半導体装置を製造する際のイオン注入電圧は低下する傾向にある。そして、近年、設備コストの抑制を図るために、電力用半導体装置とロジック／メモリ用半導体装置との間で製造ラインを共有化することが要求されている。しかしながら、上述の事情により、本比較例においては、製造ラインの共有化は極めて困難である。
【００５２】
これに対して、前述の本発明の実施形態によれば、イオン注入時の加速電圧をロジック／メモリ用半導体装置を製造する際の加速電圧と同程度にまで低減することができる。このため、本発明の実施形態に係る電力用半導体装置と、一般的なロジック／メモリ用半導体装置との間で、製造ラインの共有化を図ることができる。また、ロジック／メモリ用半導体装置の製造プロセスに対して親和性が高いプロセスを提供することができる。
【００５３】
また、本比較例においては、高温長時間の熱拡散処理が必要となるため、製造コストが増大すると共に、特別な加熱炉が必要となるため、設備コストが増大し、ウェーハの大口径化が困難になる。また、不純物の拡散距離が長くなるため、素子構造の微細化も困難になる。これに対して、本発明の実施形態によれば、熱拡散処理が極めて短時間で済むため、プロセスの所要時間を短縮でき、製造コストを低減することができる。また、汎用的な加熱炉を使用することができるため、設備コストの抑制、素子構造の微細化及びウェーハの大口径化を実現することができる。
【００５４】
更に、本比較例においては、高速のイオンを注入することにより、トレンチ３の肩部１１を覆う熱酸化膜４１及びゲート酸化膜５が損傷を受けてしまう。更に、肩部１１の形状が先鋭化したままであるため、この部分に電界が集中してしまう。この結果、半導体装置全体の耐圧が低くなる。これに対して、本発明の実施形態によれば、注入されるイオンが低速であるためゲート酸化膜５の損傷が少なく、また、肩部１１が丸められているため電界の集中が緩和される。この結果、半導体装置の耐圧が高い。
【００５５】
本発明の実施形態に係る半導体装置及び本比較例に係る半導体装置について、ゲート耐圧を測定したところ、本発明の実施形態に係る半導体装置では５３Ｖ以上の耐圧が得られたが、本比較例に係る半導体装置では３９Ｖ程度の耐圧しか得られなかった。構造解析の結果、耐圧劣化箇所はトレンチの肩部であることが判明した。この測定結果により、上述の肩部１１を丸めることの効果が実証される。
【００５６】
なお、本比較例において、イオン注入時の加速電圧を低減するために、例えば弗酸系のエッチング液を使用したウェットエッチングによって熱酸化膜４１を除去した後、イオン注入を行うことも考えられる。これにより、イオン注入時の加速電圧を低減することができる。しかしながら、この場合は、トレンチ３の内側面上に形成されたゲート酸化膜５がウェットエッチングによって後退してしまい、肩部１１を覆うゲート酸化膜５が薄くなるか、又は消失してしまう。この結果、ゲート耐量が著しく低下してしまうという重大な問題が生じる。
【００５７】
また、トレンチゲート電極６の直上域に例えばレジストを形成してゲート酸化膜５を保護した上で、ウェットエッチング又はＲＩＥなどを行い、熱酸化膜４１を除去することも考えられる。これにより、ゲート酸化膜５の後退を防止することができる。しかしながら、この場合は、レジスト露光時のトレンチゲート電極６に対する位置合わせが困難であるという問題がある。すなわち、仮に０．２μｍ程度の合わせマージンで露光せざるを得ないとすると、汎用的なｉ線露光によってこの精度を達成することは困難である。このため、ＫｒＦ／ＡｒＦといったＤＵＶ（Deep Ultraviolet：深紫外線）光で露光せざるを得なくなり、露光機の設備コストが増大する。また、レジストを塗布し、露光し、現像し、剥離する工程が発生するため、工程数が増加する。これにより、量産性が著しく低下し、製造コストが増大する。
【００５８】
以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。例えば、前述の実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の実施形態においては、熱酸化防止膜としてシリコン窒化膜を形成する例を示したが、本発明はこれに限定されない。熱酸化防止膜を形成する材料は、シリコン酸化物及びシリコンに対してそれぞれエッチング選択比がとれる材料であればよく、例えば、シリコン酸化物を除去するためのウェットエッチングにおいてエッチング速度がシリコン酸化物よりも低く、且つ、シリコンを除去するためのドライエッチングにおいてエッチング速度がシリコンよりも低い材料であればよく、例えば、弗酸系のエッチング液に対して耐性があり、且つ、シリコンを加工するＣＤＥに対して耐性がある材料であればよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態に係るトレンチ型電力用半導体装置を例示する断面図である。
【図２】（ａ）及び（ｂ）は、本実施形態に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図３】（ａ）及び（ｂ）は、本実施形態に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図４】（ａ）及び（ｂ）は、本実施形態に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、本実施形態に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、本実施形態に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、本実施形態に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図８】本実施形態に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図９】（ａ）及び（ｂ）は、比較例に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図１０】（ａ）及び（ｂ）は、本比較例に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図１１】（ａ）及び（ｂ）は、本比較例に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図１２】（ａ）及び（ｂ）は、本比較例に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図１３】（ａ）及び（ｂ）は、本比較例に係るトレンチ型電力用半導体装置の製造方法を例示する工程断面図である。
【図１４】従来のトレンチ型電力用半導体装置を示す断面図である。
【符号の説明】
【００６０】
１  トレンチ型電力用半導体装置、２  シリコン基板、３  トレンチ、４  メサ部、５  ゲート酸化膜、６  トレンチゲート電極、７  後酸化膜、８  バッファー酸化膜、９  ｐ型ベース層、１０  ｎ型エミッタ層、１１  肩部、２１  シリコン窒化膜、２２  マスク材、２３  レジスト膜、２４、２５  開口部、２６  スペーサーマスク材、２７  側壁、２８  犠牲酸化膜、２９  ポリシリコン層、４１  熱酸化膜、１０１  トレンチ型電力用半導体装置、１０２  シリコン基板、１０３  トレンチ、１０４  熱酸化膜、１０５  トレンチゲート電極、１０６  キャップ絶縁膜、１０７  メサ部、１０８  ｐ型ベース層、１０９  ｎ型エミッタ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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