(57)【要約】      （修正有）【課題】電荷蓄積用のゲート電極に付随するカップリング容量を低減する不揮発性メモリセル技術を提供する。【解決手段】半導体基板１の主面上にはフラッシュメモリを構成する複数の不揮発性メモリセルが形成されている。各不揮発性メモリセルは、絶縁膜２と、その上に形成された浮遊ゲート電極ＦＧと、その上に形成された絶縁膜１０と、その上に形成されたワード線ＷＬとを有している。浮遊ゲート電極ＦＧは、例えばポリシリコンにより形成されており、その内部には空洞部８ｂが形成されている。これにより、隣接する浮遊ゲート電極ＦＧ同士の対向面積や浮遊ゲート電極ＦＧと他の配線（例えばプラグ２２）との対向面積を低減でき、浮遊ゲート電極ＦＧに付随するカップリング容量を低減することができるので、フラッシュメモリの性能および動作信頼性を向上させることができる。【選択図】図２２
2008177327.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に複数の不揮発性メモリセルを備え、前記複数の不揮発性メモリセルの各々の電荷蓄積用のゲート電極に空洞部を設けたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の不揮発性メモリセルの各々は、
前記半導体基板上に第１ゲート絶縁膜を介して形成された前記電荷蓄積用のゲート電極と、
前記電荷蓄積用のゲート電極上に第２ゲート絶縁膜を介して形成された制御用のゲート電極と、
前記半導体基板の主面において、前記制御用のゲート電極の幅方向に隣接する半導体領域とを有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記空洞部は、前記制御用のゲート電極の幅方向に隣接する前記電荷蓄積用のゲート電極の各々の前記空洞部の開口面が互いに対向するように形成されていることを特徴とする半導体装置。
【請求項４】
半導体基板の主面上に複数の不揮発性メモリセルを備え、
前記複数の不揮発性メモリセルは、
前記半導体基板の主面上に周囲から絶縁された状態で設けられた第１ゲート電極と、
前記第１ゲート電極上に絶縁膜を介して設けられた第２ゲート電極とを備え、
前記複数の第１ゲート電極には空洞部が形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１ゲート電極は、前記不揮発性メモリセルの電荷蓄積用のゲート電極であり、
前記第２ゲート電極は、前記不揮発性メモリセルの制御用のゲート電極であることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記空洞部は、第１方向に隣接する前記第１ゲート電極の各々の前記空洞部の開口面が互いに対向するように形成されていることを特徴とする半導体装置。
【請求項７】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面に沿って第１方向に延在し、前記第１方向に交差する第２方向に並んで配置され、さらに前記第１方向に延在する空洞部を有する複数の第１導体パターンを形成する工程、
（ｂ）前記半導体基板の主面上に前記第１導体パターンを覆うようにゲート絶縁膜を堆積する工程、
（ｃ）前記ゲート絶縁膜上に導体膜を堆積した後、これをパターニングすることにより前記第２方向に延在し、前記第１方向に並んで配置された第２導体パターンを形成する工程、
（ｄ）前記第２導体パターンをマスクとして、そこから露出される前記第１導体パターンをエッチングすることにより、前記第１導体パターンで形成される第１ゲート電極を形成し、前記半導体基板の主面上に複数の不揮発性メモリセルを形成する工程。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１ゲート電極は、前記不揮発性メモリセルの電荷蓄積用のゲート電極であり、
前記第２導体パターンは、ワード線であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記（ａ）工程は、
(ａ１)前記半導体基板の主面上に、前記第１方向に延在し、かつ、前記第２方向に並んで配置される複数の第１パターンを形成する工程と、
（ａ２）前記複数の第１パターンをマスクとして、そこから露出する前記半導体基板の一部分を選択的に除去することにより第１溝を形成する工程と、
（ａ３）前記第１溝内に埋込絶縁膜を形成する工程と、
（ａ４）前記（ａ３）工程後、前記第１パターンの一部または全部を除去することにより、その除去領域に第２溝を形成する工程と、
（ａ５）前記半導体基板の主面上に、前記第２溝の内部に鬆が形成されるように第１導体膜を堆積する工程と、
（ａ６）前記第１導体膜に熱処理を施すことにより、前記第２溝内の前記第１導体膜中に前記鬆による空洞部を形成する工程と、
（ａ７）前記第２溝の外部の前記第１導体膜を除去することにより、前記第２溝内に前記第１導体パターンを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ａ１）工程は、
前記半導体基板の主面上に導体膜および絶縁膜を下層から順に積層した後、その積層膜をパターニングすることにより、前記第１パターンを形成する工程を有し、
前記（ａ４）工程は、
前記第１パターンの前記絶縁膜を除去し、前記第２溝の底部に前記導体膜を残す工程を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記（ａ１）工程において、前記第１パターンの側面は順テーパ状に形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
前記（ａ５）工程において、前記第１導体膜を非晶質状態で堆積し、
前記（ａ６）工程において、前記第１導体膜を前記熱処理により結晶化することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、電荷蓄積用のゲート電極を持つ不揮発性メモリセルを有する半導体装置技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等のような電気的に書き換え可能な不揮発性メモリは、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能なため、少量多品種生産への対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に適用されている。特に、近年では、ＭＰＵ（Micro Processing Unit）と不揮発性メモリとを内蔵したマイコンへのニーズが大きい。
【０００３】
また、不揮発性メモリは、携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素であり、これを実現するため様々なメモリセル構成が提案されている。
【０００４】
不揮発性メモリのメモリセルとしては、多結晶シリコンを電荷蓄積用のゲート電極（浮遊ゲート電極）とする構成が主に使用されている。浮遊ゲート電極構成を持つ不揮発性メモリについては、例えば特開２００３−２８９１１４号公報（特許文献１）に開示がある。この特許文献１には、半導体基板に形成された複数の溝型の分離部の各々に挟まれた領域に溝を形成し、その溝内に浮遊ゲート電極形成用の多結晶シリコン膜を形成する技術が開示されている。
【０００５】
また、例えば特開２００５−１３６０６０号公報（特許文献２）には、冗長回路用のヒューズ素子技術について開示がある。この特許文献２には、半導体基板上に形成された孔内に、空洞が形成されるようにヒューズ素子形成用の導体膜を被着することにより、ヒューズの切断を容易にする技術が開示されている。
【特許文献１】特開２００３−２８９１１４号公報
【特許文献２】特開２００５−１３６０６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、多値化技術の採用により不揮発性メモリセルのしきい値ウィンドウ（しきい値設定幅）が狭小化していることに加え、不揮発性メモリを有する半導体装置の小型化の進展に伴い、互いに隣接する浮遊ゲート電極の隣接間隔や浮遊ゲート電極と他の配線との隣接間隔が狭くなってきている。このため、互いに隣接する浮遊ゲート電極の隣接間や浮遊ゲート電極と他の配線との隣接間に形成されるカップリング容量が増大し、不揮発性メモリセルにおける、しきい値電圧が大きくなる結果、不揮発性メモリを有する半導体装置の性能および動作信頼性が低下する、という問題がある。
【０００７】
本発明の目的は、不揮発性メモリセルを構成する電荷蓄積用のゲート電極に付随するカップリング容量を低減することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、不揮発性メモリセルを構成する電荷蓄積用のゲート電極に空洞部を設けたものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
すなわち、不揮発性メモリセルを構成する電荷蓄積用のゲート電極に空洞部を設けたことにより、電荷蓄積用のゲート電極の対向面積を低減することができるので、電荷蓄積用のゲート電極に付随するカップリング容量を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１４】
（実施の形態１）
本実施の形態１の半導体装置は、例えばＮＯＲ型のフラッシュメモリ（不揮発性メモリ）である。このフラッシュメモリは、例えば携帯型パーソナルコンピュータ、デジタルスチルカメラ、ポータブル音楽プレーヤ、デジタルビデオカメラ、ＰＤＡ（Personal Digital Assistants）または携帯電話等のような各種の携帯機器、情報機器または通信機器の記憶媒体として使用される。
【００１５】
図１は本実施の形態１の半導体装置の製造工程中の要部平面図、図２〜図８は図１のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【００１６】
まず、図１および図２に示すように、半導体基板（以下、単に基板という）１を用意する。基板１は、例えばシリコン（Ｓｉ）単結晶を母材とするもので、この段階ではウエハと称する平面略円形状の半導体薄板である。図１の符号ＭＡは上記フラッシュメモリのメモリセルアレイを示し、メモリセルアレイＭＡの端部近傍の符号ＭＰはフラッシュメモリの周辺回路領域を示している。また、図１の符号Ｙは第１方向、これに直交する符号Ｘは第２方向を示している。
【００１７】
続いて、この基板１にｐ型およびｎ型等のウエル領域（図示せず）を形成するための不純物を注入した後、高耐圧ＭＯＳ形成領域（図示せず）に厚膜ゲート絶縁膜を形成する（本実施の形態１ではｎ型ウエルや厚膜ゲート絶縁膜領域は省略する）。
【００１８】
続いて、基板１の主面上に、絶縁膜（第１ゲート絶縁膜）２、半導体膜３、絶縁膜４を下層から順に連続的に形成する。
【００１９】
絶縁膜２は、最終的にトンネル絶縁膜となる部分であり、例えば厚さ７〜９ｎｍのシリコン酸化膜によって形成されている。
【００２０】
半導体膜３は、下層の絶縁膜２を保護する役割を有している上、最終的にフラッシュメモリの浮遊ゲート電極および周辺回路のゲート電極の一部となる部分であり、例えば厚さ２０ｎｍのポリシリコン（多結晶シリコン）膜によって形成されている。
【００２１】
さらに、最上の絶縁膜４は、分離部を形成するとともに、浮遊ゲート電極形成用の凹部を形成する部分であり、例えば厚さ１００ｎｍのシリコン窒化膜によって形成されている。
【００２２】
その後、基板１の主面側の絶縁膜４上にフォトレジスト（以下、単にレジストという）膜を回転塗布法等により塗布した後、露光、現像処理等を経て、レジストパターン５ａを形成する（以下、このレジスト膜の塗布からパターン形成までの一連の処理をフォトリソグラフィ処理という）。
【００２３】
このレジストパターン５ａは活性領域の形成領域を覆うようなパターンである。図１に示すように、周辺回路領域ＭＰには、第１方向Ｙに長い長方形状のレジストパターン５ａが第２方向Ｘに沿って所定の間隔毎に並んで配置されている。また、メモリセルアレイＭＡには、第１方向Ｙに長い帯状のレジストパターン５ａが第２方向Ｘに沿って所定の間隔毎に並んで配置されている。
【００２４】
次いで、レジストパターン５ａをエッチングマスクとして、そこから露出する絶縁膜４、半導体膜３、絶縁膜２および基板１を連続的にエッチング除去することにより、図３に示すように、絶縁膜４および半導体膜３の積層膜で形成される第１パターンを形成し、さらに基板１に、例えば深さ２５０〜３００ｎｍの溝（第１溝）６ａを形成する。溝６ａおよび第１パターンの側面は、溝６ａの平面寸法が底部から上部に向かって次第に大きくなるような順テーパ状に形成されており、そのテーパ角は、例えば８７〜８９度である。
【００２５】
なお、レジストパターン５ａをエッチングマスクとして絶縁膜４をパターニングした後、レジストパターン５ａを除去し、残された絶縁膜４のパターンをエッチングマスクとして、下層の半導体膜３および基板１をエッチングし、溝６ａを形成しても良い。
【００２６】
続いて、レジストパターン５ａを除去した後、基板１の主面側に絶縁膜６ｂを堆積し、絶縁膜６ｂにより絶縁膜４の上面を覆い、溝６ａの内部を埋め込む。その後、絶縁膜６ｂを化学機械研磨（Chemical Mechanical Polishing）法によって研磨することにより溝６ａの外の絶縁膜６ｂを除去し、溝６ａの内部のみに絶縁膜６ｂを埋め込む。これにより、分離部６を形成する。絶縁膜６ｂは、例えばシリコン酸化膜により形成されている。分離部６により囲まれた絶縁膜４の側面は順テーパ状に形成され、絶縁膜４の断面形状は底辺よりも上辺の方が小さい台形状に形成されている。
【００２７】
その後、絶縁膜４を図４に示すようにリン酸等により除去する。これにより、メモリセルアレイＭＡの絶縁膜４の除去領域に溝（第２溝）ＴＡを形成し、周辺回路領域ＭＰの絶縁膜４の除去領域に溝ＴＢを形成する。
【００２８】
溝ＴＡは、図１の第１方向Ｙに沿って延在した状態で形成されている。溝ＴＡ，ＴＢの側面は、溝ＴＡの平面寸法が底部から上部に向かって次第に小さくなるような逆テーパ状に形成されている。溝ＴＡ，ＴＢの底部には半導体膜３が残されている。
【００２９】
次いで、基板１の主面側にアモルファス（非晶質）状態の半導体膜７ａを堆積し、半導体膜７ａにより、分離部６の上面を覆い、溝ＴＡ，ＴＢの内部を埋め込む。半導体膜７ａは、最終的にフラッシュメモリの浮遊ゲート電極および周辺回路のゲート電極の一部となる部分であり、例えば厚さ８０〜１５０ｎｍのリンドープアモルファスシリコン膜によって形成されている。
【００３０】
この時、溝ＴＡは、上記したように逆テーパ状に形成されている上、幅（短方向寸法）が狭いため、溝ＴＡ内において溝ＴＡの幅方向（第２方向Ｘ）のほぼ中央に、鬆８ａが形成される。鬆８ａは、溝ＴＡを半導体膜７ａにより埋めきることができずにできた空洞であり、溝ＴＡの延在方向（第１方向Ｙ）に沿って延在した状態で形成されている。一方、溝ＴＢも逆テーパ状に形成されているが、溝ＴＢは幅（短方向寸法）が相対的に広いので、溝ＴＢ内には上記鬆８ａは形成されない。
【００３１】
続いて、アモルファス状態の半導体膜７ａの堆積直後に、半導体膜７ａに対してランプアニール処理を施すことにより、上記アモルファス状態の半導体膜７ａ（リンドープアモルファスシリコン）を、アモルファス状態から結晶状態の半導体膜（第１導体パターン）７ｂ（リンドープポリシリコン）に変える。この時、発明者が検討した技術では１０００℃以上の高温熱処理を施していたのに対して本実施の形態１ではその検討技術の場合よりも低温熱処理としたことにより、上記鬆８ａは消滅することなく、図５に示すように、断面円形状の空洞部８ｂに変化する。この空洞部８ｂは、半導体膜７ｂの上面（すなわち、浮遊ゲート電極の上面）から数十ｎｍ深い位置に形成されている。
【００３２】
上記ランプアニール処理は、赤外線ランプによる加熱を利用して被加熱物を高速で昇温、降温することを可能にした、いわゆる短時間アニール処理（Rapid Thermal Anneal:ＲＴＡ）であり、処理温度は、例えば半導体膜が結晶化される温度以上であり、９５０℃以下、好ましくは６００℃〜９５０℃、さらに好ましくは８００℃〜９５０℃である。
【００３３】
次いで、結晶状態の半導体膜７ｂをＣＭＰ法によって研磨することにより、図６に示すように、溝ＴＡ，ＴＢの外部の半導体膜７ｂを除去し、溝ＴＡ，ＴＢの内部のみに半導体膜７ｂを埋め込む。上記空洞部８ｂは、溝ＴＡ内に残された半導体膜７ｂの上面から数十ｎｍ程度深い位置に形成されているので、ＣＭＰ処理後に半導体膜７ｂの上面から露出することは無い。
【００３４】
続いて、図７に示すように、絶縁膜６ｂの一部（上部）をフッ酸（ＨＦ）により除去する。この際、半導体膜７ｂの側面の大半が露出されるが、半導体膜７ｂの下部および基板１は露出されない程度に、絶縁膜６ｂを除去する。
【００３５】
その後、図８に示すように、基板１の主面側に、例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を下層から順に堆積することにより、これら絶縁膜の積層膜（ＯＮＯ膜）からなる絶縁膜（ゲート絶縁膜、第２ゲート絶縁膜）１０を形成する。
【００３６】
次に、図９は図８に続く半導体装置の製造工程中の要部平面図、図１０および図１１は図９のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【００３７】
まず、上記のように絶縁膜１０を形成した後、図９および図１０に示すように、基板１の主面側の絶縁膜１０上に、上記したリソグラフィ処理によりレジストパターン５ｂを形成する。このレジストパターン５ｂはメモリセルアレイＭＡを覆い、それ以外の周辺回路領域ＭＰを含む領域を露出させるようなパターンである。
【００３８】
続いて、レジストパターン５ｂをエッチングマスクとして、そこから露出する絶縁膜１０を選択的にエッチング除去する。これにより周辺回路領域ＭＰの半導体膜７ｂの上面および側面一部を露出させる。
【００３９】
その後、レジストパターン５ｂを除去した後、図１１に示すように、基板１の主面上に、半導体膜１１、シリサイド膜１２および絶縁膜１３を下層から順に堆積する。
【００４０】
半導体膜１１は、例えば厚さ１００ｎｍのドープトポリシリコン膜により形成されている。半導体膜１１は、メモリセルアレイＭＡにおいては絶縁膜１０を介して半導体膜７ｂ上に堆積されているが、周辺回路領域ＭＰにおいては半導体膜７ｂに直接接触した状態で堆積され電気的に接続されている。
【００４１】
シリサイド膜１２は、例えば厚さ１００ｎｍ程度のタングステンシリサイド（ＷＳｉｘ）により形成されている。シリサイド膜１２は、メモリセルアレイＭＡおよび周辺回路領域ＭＰにおいて半導体膜１１に直接接触した状態で堆積され電気的に接続されている。さらに、絶縁膜１３は、例えば厚さ１００ｎｍのシリコン酸化膜により形成されている。
【００４２】
次に、図１２は図１１に続く半導体装置の製造工程中の要部平面図、図１３〜図１７は図１２のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【００４３】
まず、上記のように絶縁膜１３を堆積した後、図１２および図１３に示すように、基板１の主面側の絶縁膜１３上に、上記したリソグラフィ処理によりレジストパターン５ｃを形成する。このレジストパターン５ｃはメモリセルアレイＭＡのワード線形成領域および周辺回路領域ＭＰのゲート配線（ゲート電極）形成領域を覆い、それ以外の領域を露出させるようなパターンである。
【００４４】
続いて、レジストパターン５ｃをエッチングマスクとして、そこから露出する絶縁膜１３、シリサイド膜１２および半導体膜１１を連続して選択的にエッチング除去する。これにより、図１４に示すように、メモリセルアレイＭＡに複数のワード線（第２ゲート電極、制御用のゲート電極）ＷＬを形成する。
【００４５】
さらに、レジストパターン５ｃ（および残された絶縁膜１３、シリサイド膜１２および半導体膜１１のパターン）をエッチングマスクとして、そこから露出する絶縁膜１０、半導体膜７ｂ，３を連続して選択的にエッチング除去する。これにより、メモリセルアレイＭＡに複数の浮遊ゲート電極（フローティングゲート電極、電荷蓄積用のゲート電極）ＦＧを形成するとともに、周辺回路領域ＭＰに周辺回路用のゲート配線ＰＧＬを形成する。
【００４６】
なお、レジストパターン５ｃをエッチングマスクとして、レジストパターン５ｃから露出する絶縁膜１３をエッチング除去した後、レジストパターン５ｃを除去し、残された絶縁膜１３のパターンをエッチングマスクとして、そこから露出するシリサイド膜１２、半導体膜１１、絶縁膜１０、半導体膜７ｂおよび半導体膜３をエッチング除去するようにしても良い。
【００４７】
上記ワード線ＷＬは、図１２のレジストパターン５ｃと同じ平面形状でメモリセルアレイＭＡの複数の半導体膜７ｂのパターンに平面的に重なるように配置されている。すなわち、ワード線ＷＬは、図１２のメモリセルアレイＭＡの半導体膜７ｂのパターンに直交する方向（第２方向）に延在する帯状のパターンで形成され、第１方向Ｙに沿って所定の間隔毎に複数並んで配置されている。
【００４８】
各ワード線ＷＬは、半導体膜１１とシリサイド膜１２との積層構成を有している。このワード線ＷＬにおいて、浮遊ゲート電極ＦＧに対向する部分は制御ゲート電極（コントロールゲート電極、制御用のゲート電極）になっている。また、各ワード線ＷＬの長手方向（第２方向Ｘ）の一端には電極引き出し用の幅広パターンが一体的に形成されている。
【００４９】
上記浮遊ゲート電極ＦＧは、情報の記憶に寄与する電荷を蓄積するためのゲート電極であり、ワード線ＷＬと基板１の主面との間に周囲から絶縁された状態で形成されている。浮遊ゲート電極ＦＧは、半導体膜３と半導体膜７ｂとの積層膜構成を有している。
【００５０】
この浮遊ゲート電極ＦＧの半導体膜７ｂには上記空洞部８ｂが形成されている。各浮遊ゲート電極ＦＧの空洞部８ｂは、第１方向Ｙに沿って延在した状態で形成されている。このため、空洞部８ｂの開口面は、第１方向Ｙに隣接する浮遊ゲート電極ＦＧの各々の対向面に形成されている。すなわち、第１方向Ｙに隣接する浮遊ゲート電極ＦＧの各々の空洞部８ｂの開口面が互いに対向するように形成されている。
【００５１】
上記ゲート配線ＰＧＬは、図１２の第２方向Ｘに延在する帯状のパターンで形成されている。このゲート配線ＰＧＬは、半導体膜３、半導体膜７ｂ、半導体膜１１およびシリサイド膜１２の積層構成を有している。このゲート配線ＰＧＬが活性領域に平面的に重なる部分が周辺回路のＭＯＳ・ＦＥＴのゲート電極になっている。
【００５２】
次いで、図１５に示すように、基板１の主面上に、上記したリソグラフィ処理によりレジストパターン５ｄを形成する。このレジストパターン５ｄは、メモリセルアレイＭＡを露出させ、それ以外の周辺回路領域ＭＰを含む領域を覆うようなパターンである。なお、図１５のＤ−Ｄ’断面は、図１２のＤ−Ｄ’線に相当する箇所の断面図である。
【００５３】
続いて、レジストパターン５ｄを不純物注入マスクとして、そこから露出するメモリセルアレイＭＡのワード線ＷＬの幅方向（短方向、第１方向Ｙ）の両側に隣接する基板１部分に、例えばヒ素（Ａｓ）を低濃度（例えば５×１０１８／ｃｍ３よりも高濃度）になるように選択的に注入する。
【００５４】
これにより、メモリセルアレイＭＡの複数のワード線ＷＬの幅方向の両側に隣接する基板１部分にｎ型の半導体領域１６ａを形成する。ｎ型の半導体領域１６ａは、図１２等のワード線ＷＬの延在方向（第２方向Ｘ）に沿って分離部６を介して離れた状態で複数配置されている。
【００５５】
次いで、図１６に示すように、基板１の主面上に、上記したリソグラフィ処理によりレジストパターン５ｅを形成する。このレジストパターン５ｅは、メモリセルアレイＭＡのワード線ＷＬの隣接間を１つおきに覆う（すなわち、ワード線ＷＬの隣接間を１つおきに露出させる）とともに、周辺回路領域ＭＰを含む領域を覆うようなパターンである。なお、図１６のＤ−Ｄ’断面は、図１２のＤ−Ｄ’線に相当する箇所の断面図である。
【００５６】
続いて、レジストパターン５ｅをエッチングマスクとして、そこから露出する分離部６の絶縁膜６ｂをドライエッチング処理により除去し、基板１の一部を露出させる。
【００５７】
その後、レジストパターン５ｅを不純物注入マスクとして、そこから露出する基板１部分（メモリセルアレイＭＡのワード線ＷＬの幅方向の片側に隣接する部分）に、例えばヒ素（Ａｓ）を高濃度（例えば１×１０２０／ｃｍ３よりも高濃度）になるように選択的に注入する。このとき、不純物を基板１の主面と、その他に溝６ａの側面および底面に注入する。
【００５８】
これにより、メモリセルアレイＭＡの複数のワード線ＷＬの幅方向（短方向、第１方向）の片側に隣接する基板１部分にｎ型の半導体領域１６ｂを形成する。このｎ型の半導体領域１６ｂは、図１２等のワード線ＷＬの延在方向（第２方向Ｘ）に一体的に延在した状態で形成されており、フラッシュメモリのソース（ＧＮＤ）配線となる。このようにしてフラッシュメモリのメモリセルを形成する。
【００５９】
次いで、図１７に示すように、周辺回路領域の基板１に所望の不純物をイオン注入することでゲート配線ＰＧＬの幅方向（短方向、第１方向Ｙ）の両側の基板１主面部分に低不純物濃度の半導体領域を形成した後、半導体膜３，７ｂ、絶縁膜１０、半導体膜１１、シリサイド膜１２および絶縁膜１３の積層膜で形成されたパターンおよびゲート配線ＰＧＬの側面にサイドウォールスペーサ１７を形成する。サイドウォールスペーサ１７は、例えばシリコン窒化膜により形成されている。
【００６０】
続いて、周辺回路領域の基板１に所望の不純物を選択的にイオン注入することでゲート配線ＰＧＬの幅方向（短方向、第１方向Ｙ）の両側の基板１主面部分に高不純物濃度の半導体領域を形成する。これにより、周辺回路領域に、上記低不純物濃度の半導体領域と高不純物濃度の半導体領域とを有するソース、ドレイン用の半導体領域１９を形成する。このようにして周辺回路領域ＭＰに周辺回路用のトランジスタを形成する。
【００６１】
この周辺回路用のトランジスタとしてｎチャネル型のＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する場合は、例えばヒ素（Ａｓ）をイオン注入する。この場合、ソース、ドレイン用の高不純物濃度の半導体領域の不純物濃度は、例えば１×１０２０／ｃｍ３よりも高濃度になるようにする。
【００６２】
また、周辺回路用のトランジスタとしてｐチャネル型のＭＩＳ・ＦＥＴを形成する場合は、例えばホウ素（Ｂ）をイオン注入する。この場合、ソース、ドレイン用の高不純物濃度の半導体領域の不純物濃度は、例えば１×１０２０／ｃｍ３よりも高濃度になるようにする。
【００６３】
次に、図１８は図１７に続く半導体装置の製造工程中の要部平面図、図１９および図２０は図１８のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線およびＤ−Ｄ’線に相当する箇所の断面図である。
【００６４】
まず、上記のように周辺回路用のトランジスタを形成した後、図１８および図１９に示すように、基板１の主面上に、例えばシリコン酸化膜により形成された層間絶縁膜２０Ａを堆積した後、その層間絶縁膜２０Ａに、メモリセルアレイＭＡのｎ型の半導体領域１６ａ，１６ｂ、周辺回路領域ＭＰのソース、ドレイン用の半導体領域１９、ワード線ＷＬのコンタクト領域およびゲート配線ＰＧＬのコンタクト領域が露出されるような複数のコンタクトホール２１をフォトリソグラフィ処理およびドライエッチング処理により形成する。
【００６５】
続いて、基板１の主面上に、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびタングステン（Ｗ）膜を下層から順に堆積する。チタン膜および窒化チタン膜はバリアメタル膜である。タングステン膜は主配線膜であり、チタン膜および窒化チタン膜の積層膜よりも厚く堆積される。
【００６６】
その後、上記バリアメタル膜と主配線膜との積層膜がコンタクトホール２１内のみに残されるように積層膜をＣＭＰ法により研磨することにより、図２０に示すように、コンタクトホール２１内にプラグ２２を形成する。
【００６７】
次に、図２１は図２０に続く半導体装置の製造工程中の要部平面図、図２２は図２１のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【００６８】
まず、上記のようにプラグ２２を形成した後、図２１および図２２に示すように、基板１の主面上に、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を下層から順に堆積する。チタン膜および窒化チタン膜はバリアメタル膜である。アルミニウム膜は主配線膜であり、チタン膜および窒化チタン膜の積層膜よりも厚く堆積される。
【００６９】
続いて、チタン膜、窒化チタン膜およびアルミニウム膜をフォトリソグラフィ処理およびエッチング処理によりパターニングすることにより、第１層配線２５を形成する。ここで、メモリセルアレイＭＡの第１層配線２５は、ローカルビットライン（Local Bit Line:ＬＢＬ）となる。
【００７０】
次に、図２３は図２２に続く半導体装置の製造工程中の要部平面図、図２４は図２３のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【００７１】
まず、上記のように第１層配線２５を形成した後、図２３および図２４に示すように、基板１の主面上に、例えばシリコン酸化膜により形成された層間絶縁膜２０Ｂを堆積した後、その層間絶縁膜２０Ｂに複数のスルーホールをフォトリソグラフィ処理およびドライエッチング処理により形成する。
【００７２】
続いて、基板１の主面上に、例えばチタン膜および窒化チタン膜のようなバリアメタル膜を堆積した後、その上に、例えばアルミニウム膜のような主配線膜をバリアメタル膜よりも厚く堆積する。
【００７３】
その後、チタン膜、窒化チタン膜およびアルミニウム膜をフォトリソグラフィ処理およびエッチング処理によりパターニングすることにより、第２層配線２６を形成する。ここで、メモリセルアレイＭＡの第２層配線２６は、グローバルビットライン（Global Bit Line:ＧＢＬ）となる。
【００７４】
次に、図２５は図２４に続く半導体装置の製造工程中の要部平面図、図２６は図２５のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【００７５】
まず、上記のように第２層配線２６を形成した後、図２５および図２６に示すように、基板１の主面上に、例えばシリコン酸化膜により形成された層間絶縁膜２０Ｃを堆積した後、その層間絶縁膜２０Ｃに複数のスルーホールをドライエッチングにより形成する。
【００７６】
続いて、基板１の主面上に、例えばチタン膜および窒化チタン膜のようなバリアメタル膜を堆積した後、その上に、例えばアルミニウム膜のような主配線膜をバリアメタル膜よりも厚く堆積し、その積層膜をフォトリソグラフィ処理およびエッチング処理によりパターニングすることにより、第３層配線２７を形成する。ここで、メモリセルアレイＭＡの第３層配線２７は、メインビットライン（Main Bit Line:ＭＢＬ）となる。
【００７７】
その後、基板１の主面上に、例えばシリコン酸化膜、シリコン窒化膜およびポリイミド樹脂膜を堆積し表面保護膜を形成した後、スクライブライン、ボンディングパッド領域を形成し、さらに検査工程およびダイシング工程を経て基板１から複数の半導体チップを取り出し、半導体装置を製造する。
【００７８】
このような本実施の形態１によれば、以下の効果を得ることができる。
【００７９】
浮遊ゲート電極ＦＧに空洞部８ｂを設けたことにより、互いに隣接する浮遊ゲート電極ＦＧ同士の対向面積や浮遊ゲート電極ＦＧと他の配線（例えばプラグ２２）との対向面積を低減できるので、浮遊ゲート電極ＦＧに付随するカップリング容量を低減することができる。その結果、フラッシュメモリの性能および動作信頼性を向上させることができる。
【００８０】
（実施の形態２）
前記実施の形態１においては、ソース配線が半導体領域１６ｂにより形成されている場合について説明した。これに対して本実施の形態２においては、ソース配線が第１層配線により形成されている場合について説明する。
【００８１】
図２７は本実施の形態２の半導体装置の製造工程中の要部平面図、図２８は図２７のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。なお、本実施の形態２の半導体装置は、例えば前記実施の形態１と同様のＮＯＲ型のフラッシュメモリである。
【００８２】
本実施の形態２においては、前記実施の形態１で用いた図１〜図１５までの工程を経た後、前記実施の形態１と同様に、周辺回路用のＭＩＳ・ＦＥＴのソース、ドレイン用の低不純物濃度の半導体領域を形成し、サイドウォールスペーサ１７を形成し、周辺回路用のＭＩＳ・ＦＥＴのソース、ドレイン用の高不純物濃度の半導体領域を形成する。これにより、周辺回路用のＭＩＳ・ＦＥＴのソース、ドレイン用の上記半導体領域１９を形成する。
【００８３】
続いて、前記実施の形態１と同様に、基板１の主面上に、層間絶縁膜２０Ａを堆積した後、その層間絶縁膜２０Ａに、メモリセルアレイＭＡのビット線に接続されるｎ型の半導体領域１６ａ、周辺回路領域ＭＰのソース、ドレイン用の半導体領域１９、ワード線ＷＬのコンタクト領域およびゲート配線ＰＧＬのコンタクト領域が露出されるような平面略円形状の複数のコンタクトホール２１Ａをドライエッチングにより形成する。ここでは、メモリセルアレイＭＡのソース（ＧＮＤ）配線が接続される半導体領域１６ａは露出されないようにする。
【００８４】
その後、層間絶縁膜２０Ａに、図２７の第２方向Ｘに延在し、かつ、第２方向Ｘに沿って配置された複数のソース用の半導体領域１６ａが露出されるような溝型のコンタクトホール２１Ｂを形成する。
【００８５】
その後、前記実施の形態１と同様に、コンタクトホール２１Ａ，２１Ｂ内にプラグ２２Ａ，２２Ｂを形成する。メモリセルアレイＭＡのプラグ２２Ａは、平面略円形状に形成され、ビット線用のｎ型の半導体領域１６ａに電気的に接続されている。メモリセルアレイＭＡのプラグ２２Ｂは、第２方向Ｘに延在する帯状に形成され、ローカルインターコネクトを形成し、ソース配線となる。
【００８６】
次に、図２９は図２８に続く半導体装置の製造工程中の要部平面図、図３０は図２９のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【００８７】
上記のようにプラグ２２Ａ，２２Ｂを形成した後、基板１の主面上に、例えばシリコン酸化膜により形成される層間絶縁膜２０Ｄを堆積した後、その層間絶縁膜２０Ｄに、プラグ２２Ａが露出されるような平面略円形状の複数のスルーホール３０Ａをフォトリソグラフィ処理およびドライエッチング処理により形成する。ここでは、フラッシュメモリのソース（ＧＮＤ）配線用のプラグ２２Ｂは露出されないようにする。
【００８８】
続いて、基板の主面上に、上記スルーホール３０Ａを埋め込むように、例えば窒化チタン膜のようなバリアメタル膜およびタングステン膜のような主配線膜を下層から順に堆積した後、その積層膜がスルーホール３０Ａ内のみに残されるように積層膜をＣＭＰ法により研磨することにより、スルーホール３０Ａ内にプラグ２２Ｃを形成する。
【００８９】
次に、図３１は図３０に続く半導体装置の製造工程中の要部平面図、図３２は図３１のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【００９０】
上記のようにプラグ２２Ｃを形成した後、前記実施の形態１と同様にして第１層配線２５、第２層配線２６および第３層配線２７を形成する。メモリセルアレイＭＡにおいて、第１層配線２５はローカルビットラインとなり、第２層配線２６はグローバルビットラインとなり、第３層配線２７はメインビットラインとなる。
【００９１】
その後、基板１の主面上に、上記表面保護膜を形成した後、スクライブライン、ボンディングパッド領域を形成し、さらに検査工程およびダイシング工程を経て半導体装置を製造する。
【００９２】
このような本実施の形態２においては、浮遊ゲート電極ＦＧに空洞部８ｂを設けたことにより、浮遊ゲート電極ＦＧと他の配線（例えばプラグ２２Ａ，２２Ｂ）との対向面積を低減できるので、浮遊ゲート電極ＦＧに付随するカップリング容量を低減することができる。その結果、フラッシュメモリの性能および動作信頼性を向上させることができる。
【００９３】
（実施の形態３）
本実施の形態３の半導体装置は、例えば４Ｇｂ（ギガビット）のＡＮＤ型のフラッシュメモリである。このフラッシュメモリは、例えば前記実施の形態１で説明したのと同様の機器の記憶媒体として使用される。
【００９４】
本実施の形態３の半導体装置の製造方法の一例を図３３〜図３８により説明する。なお、図３３〜図３８は、本実施の形態３の半導体装置の製造工程中におけるメモリセルアレイＭＡの基板１の要部断面図を示している。
【００９５】
まず、図３３に示すように、ｐ型のシリコン（Ｓｉ）単結晶からなる基板１（この段階ではウエハと称する平面略円形状の半導体薄板）を用意し、この基板１にｎ型埋込領域ＤＮＷおよびｐウエルＰＷＬを順に形成する。
【００９６】
続いて、基板１のｐウエルＰＷＬ上に、例えば酸化シリコン等からなる厚さ１０ｎｍ程度のゲート絶縁膜２ａを、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。
【００９７】
その後、基板１の主面上に、例えばリン（Ｐ）をドープした低抵抗ポリシリコンからなる導体膜を堆積し、その上に、例えば窒化シリコンからなるキャップ絶縁膜３５を堆積し、さらにその上に、例えば酸化シリコンからなるダミー絶縁膜３６をＣＶＤ（Chemical Vapor Deposition）法により堆積する。
【００９８】
次いで、ダミー絶縁膜３６、キャップ絶縁膜３５および導体膜を、エッチングマスクを用いたドライエッチング処理によりパターニングすることにより、上記導体膜による補助ゲート配線ＡＧＬを形成する。補助ゲート配線ＡＧＬの一部が補助ゲート電極となる。この段階のダミー絶縁膜３６、キャップ絶縁膜３５および補助ゲート配線ＡＧＬは、紙面に直交する方に延在する帯状のパターンとされ、ストライプ状に配置されている。
【００９９】
次いで、基板１（半導体ウエハ）に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施し、補助ゲート配線ＡＧＬ等の側面に例えば酸化シリコンからなる良質な絶縁膜を形成する。続いて、基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積した後、その絶縁膜をエッチバックすることにより、補助ゲート配線ＡＧＬ、キャップ絶縁膜３５およびダミー絶縁膜３６の積層パターンの側面にサイドウォールスペーサ４０を形成する。
【０１００】
上記サイドウォールスペーサ４０形成用の絶縁膜は、上記ダミー絶縁膜３６、キャップ絶縁膜３５および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間を完全に埋め込んでしまわないように、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを用いたＣＶＤ法により堆積する。
【０１０１】
また、サイドウォールスペーサ４０の形成時には、上記ダミー絶縁膜３６、キャップ絶縁膜３５および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間の底部のゲート絶縁膜２ａも除去する。これにより、ゲート絶縁膜２ａは補助ゲート配線ＡＧＬおよびサイドウォール４の下部だけに残る。
【０１０２】
その後、基板１に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施すことにより、図３４に示すように、基板１の主面上に、例えば酸化シリコンからなる絶縁膜を形成した後、窒素（Ｎ）を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、その絶縁膜と基板１との界面に窒素を偏析させて酸窒化シリコン（ＳｉＯＮ）からなるゲート絶縁膜２ｂを形成する。このゲート絶縁膜２ｂは、メモリＭＩＳ・ＦＥＴのトンネル絶縁膜として機能する膜で、その厚さは、二酸化シリコン換算膜厚で、例えば９ｎｍ程度である。ゲート絶縁膜２ｂはＣＶＤ法で形成しても良い。
【０１０３】
次いで、基板１の主面側に、上記アモルファス（非晶質）状態の半導体膜７ａを堆積し、上記ダミー絶縁膜３６、キャップ絶縁膜３５および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間に半導体膜７ａを埋め込む。半導体膜７ａは、最終的にフラッシュメモリの浮遊ゲート電極および周辺回路のゲート電極の一部となる部分であり、例えば厚さ８０〜１５０ｎｍのリンドープアモルファスシリコン膜によって形成されている。
【０１０４】
この場合も上記ダミー絶縁膜３６、キャップ絶縁膜３５および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間に、そのストライプパターンの幅方向（短方向）のほぼ中央に、鬆８ａが形成されるようにする。鬆８ａは、半導体膜７ａにより埋めきることができずにできた空洞であり、上記ストライプパターンの延在方向（長手方向）に沿って延在した状態で形成されている。
【０１０５】
続いて、アモルファス状態の半導体膜７ａを堆積直後に、半導体膜７ａに対して前記実施の形態１で説明したのと同様のランプアニール処理を施すことにより、上記アモルファス状態の半導体膜７ａ（リンドープアモルファスシリコン）をアモルファス状態から結晶状態の半導体膜（第１導体パターン）７ｂ（リンドープポリシリコン）に変える。この時、本実施の形態３においても低温熱処理としたことにより、上記鬆８ａは消滅することなく、図３５に示すように、断面円形状の空洞部８ｂに変化する。この場合の空洞部８ｂも、半導体膜７ｂの上面（すなわち、浮遊ゲート電極の上面）から数十ｎｍ深い位置に形成されている。
【０１０６】
次いで、結晶状態の半導体膜７ｂをＣＭＰ法によって研磨することにより、図３６に示すように、上記ダミー絶縁膜３６、キャップ絶縁膜３５および補助ゲート配線ＡＧＬで形成されるストライプパターンの上面よりも上部の半導体膜７ｂを除去し、そのストライプパターンの隣接間に半導体膜７ｂを埋め込む。上記空洞部８ｂは、半導体膜７ｂの上面から数十ｎｍ程度深い位置に形成されているので、ＣＭＰ処理後に半導体膜７ｂの上面から露出することは無い。この段階の導体膜７ｂは紙面に直交する方向に延在する帯状のパターンとされ、ストライプ状に配置されている。
【０１０７】
続いて、図３７に示すように、サイドウォールスペーサ４０の一部（上部）をフッ酸（ＨＦ）により除去する。この際、半導体膜７ｂの側面の大半が露出されるが、半導体膜７ｂの下部、基板１、補助ゲート配線ＡＧＬの側面が露出されない程度に、サイドウォールスペーサ４０を除去する。
【０１０８】
その後、図３８に示すように、基板１の主面側に、例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を下層から順に堆積することにより、これら絶縁膜の積層膜（ＯＮＯ膜）からなる絶縁膜（ゲート絶縁膜、第２ゲート絶縁膜）１０を形成する。
【０１０９】
続いて、基板１の主面上に、半導体膜１１およびシリサイド膜１２を下層から順に堆積した後、これを前記実施の形態１で説明したのと同様にリソグラフィ処理およびエッチング処理によりパターニングすることにより、ワード線ＷＬおよび浮遊ゲート電極ＦＧ（半導体膜７ｂ）を形成する。
【０１１０】
その後、基板１の主面上に、上記配線および上記表面保護膜を形成した後、スクライブライン、ボンディングパッド領域を形成し、さらに検査工程およびダイシング工程を経て半導体装置を製造する。
【０１１１】
このような補助ゲート電極を持つフラッシュメモリの動作を説明する。
【０１１２】
データ読み出し動作では、選択するメモリセルのメモリＭＩＳ・ＦＥＴの制御ゲート電極が接続されるワード線ＷＬに、例えば２〜５Ｖ程度を印加して選択メモリＭＩＳ・ＦＥＴのしきい値を判定する。また、それ以外のワード線ＷＬに、例えば０Ｖまたは−２Ｖ程度の負電圧を印加して非選択メモリＭＩＳ・ＦＥＴをオフ状態にする。また、選択メモリＭＩＳ・ＦＥＴのソースおよびドレイン形成用の補助ゲート配線ＡＧＬに、例えば５Ｖ程度を印加することにより、補助ゲート配線ＡＧＬ，ＡＧＬに対向する基板１の主面部分にそれぞれソース線およびドレイン線用のｎ型の反転層を形成する。また、それ以外の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬが対向する基板１の主面部分に反転層が形成されないようにして、選択メモリＭＩＳ・ＦＥＴと非選択メモリＭＩＳ・ＦＥＴとのアイソレーションを行う。ここで、選択メモリＭＩＳ・ＦＥＴのソース線用のｎ型の反転層が接続されるグローバルデータ線に、例えば１Ｖ程度を印加する一方、他のグローバルデータ線に、例えば０Ｖを印加する。この状態で、共通ドレイン配線に印加された０Ｖ程度の電圧をドレイン線用のｎ型の反転層を通じて選択メモリＭＩＳ・ＦＥＴのドレインに供給する。このようにすることで、グローバルデータ線から共通ドレイン配線に向かって読み出しの電流を流すようにして選択メモリＭＩＳ・ＦＥＴのデータ読み出しを行う。この時、浮遊ゲート電極ＦＧの蓄積電荷の状態で、選択メモリＭＩＳ・ＦＥＴのしきい値電圧が変わるので、選択メモリＭＩＳ・ＦＥＴのソースおよびドレイン間に流れる電流の状況で、選択メモリＭＩＳ・ＦＥＴのデータを判断できる。
【０１１３】
次に、データ書き込みは、ソース側選択および定電荷注入によるソースサイドホットエレクトロン注入方式を前提とする。これにより、高速で、低電流で効率的なデータ書き込みが可能となっている。データ書き込み動作では、選択メモリセルのメモリＭＩＳ・ＦＥＴの制御ゲート電極が接続されるワード線に、例えば１３Ｖ〜１５Ｖ程度、それ以外のワード線ＷＬ等に、例えば０Ｖを印加する。また、選択メモリＭＩＳ・ＦＥＴのソース形成用の補助ゲート配線ＡＧＬに、例えば１Ｖ程度を印加し、選択メモリＭＩＳ・ＦＥＴのドレイン形成用の補助ゲート配線ＡＧＬに、例えば７Ｖ程度を印加することにより、補助ゲート配線ＡＧＬに対向する基板１の主面部分にソース形成用のｎ型の反転層を形成し、補助ゲート配線ＡＧＬに対向する基板１の主面部分にドレイン形成用のｎ型の反転層を形成する。他の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬに対向する基板１の主面部分に反転層が形成されないようにし、選択メモリＭＩＳ・ＦＥＴと非選択メモリＭＩＳ・ＦＥＴとの間のアイソレーションを行う。この状態で、共通ドレイン配線に印加された４Ｖ程度の電圧をドレイン線用のｎ型の反転層を通じて選択メモリＭＩＳ・ＦＥＴのドレインに供給する。また、選択メモリＭＩＳ・ＦＥＴのソース線用のｎ型の反転層が接続されるグローバルデータ線に、例えば０Ｖを印加する。また、ｐウエルＰＷＬを、例えば０Ｖに保持する。これにより、選択メモリＭＩＳ・ＦＥＴにはドレインからソースに向かって書き込みの電流が流れ、この時にソース側のｎ型の反転層に蓄積した電荷を、ある一定のチャネル電流として流しゲート絶縁膜２ｂを介して浮遊ゲート電極ＦＧに効率的に注入する（定電荷注入方式）ことにより選択メモリＭＩＳ・ＦＥＴにデータを高速で書き込む。一方、上記非選択メモリＭＩＳ・ＦＥＴのドレインからソースにはドレイン電流が流れないようにしてデータが書き込まれないようにする。なお、個々のメモリセル（メモリＭＩＳ・ＦＥＴ）には多値のデータを記憶することが可能となっている。この多値記憶は、例えばワード線ＷＬの書き込み電圧は一定にし、書き込み時間を変えることで、浮遊ゲート電極ＦＧへ注入するホットエレクトロンの量を変化させることで行なうため、何種類かのしきい値レベルを有するメモリセルを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。このため、１つのメモリセルで２つのメモリセル分の働きを実現できる。したがって、フラッシュメモリの小型化を実現できる。
【０１１４】
次に、データの消去動作では、選択対象のワード線ＷＬに負電圧を印加することにより、浮遊ゲート電極ＦＧから基板１へのＦ−Ｎ（Fowler Nordheim）トンネル放出により行う。すなわち、選択対象のワード線ＷＬに、例えば−１６Ｖ程度を印加する一方、基板１に正の電圧を印加する。補助ゲート配線ＡＧＬには、例えば０Ｖを印加し、ｎ型の反転層を形成しない。これにより、浮遊ゲート電極ＦＧに蓄積されたデータ用の電荷を、絶縁膜２ｂを介して基板１に放出し、複数のメモリセルのデータを一括消去する。
【０１１５】
このような本実施の形態３によれば、以下の効果を得ることができる。
【０１１６】
浮遊ゲート電極ＦＧに空洞部８ｂを設けたことにより、互いに隣接する浮遊ゲート電極ＦＧ同士の対向面積や浮遊ゲート電極ＦＧと他の配線との対向面積を低減できるので、浮遊ゲート電極ＦＧに付随するカップリング容量を低減することができる。その結果、フラッシュメモリの性能および動作信頼性を向上させることができる。
【０１１７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
【０１１８】
また、以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＮＯＲ型のフラッシュメモリや補助ゲート電極を持つＡＮＤ型のフラッシュメモリに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばＮＡＮＤ型のフラッシュメモリのような他のフラッシュメモリにも適用できる。ＮＡＮＤ型のフラッシュメモリの場合における大きな構造上の差異はメモリセルアレイＭＡのローカルビットラインのプラグやローカルインターコネクト用のプラグが無いことである。したがって、本実施の形態で説明した構成を採用することは、互いに隣接する浮遊ゲート電極間のカップリングを低減する上で前記実施の形態１〜３の場合よりも効果的である。
【産業上の利用可能性】
【０１１９】
本発明は、電荷蓄積用のゲート電極を持つ不揮発性メモリを有する半導体装置の製造業に適用できる。
【図面の簡単な説明】
【０１２０】
【図１】本発明の一実施の形態（実施の形態１）の半導体装置の製造工程中の要部平面図である。
【図２】図１のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線の断面図である。
【図３】図２に続く半導体装置の製造工程中のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図４】図３に続く半導体装置の製造工程中のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図５】図４に続く半導体装置の製造工程中のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図６】図５に続く半導体装置の製造工程中のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図７】図６に続く半導体装置の製造工程中のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図８】図７に続く半導体装置の製造工程中のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図９】図８に続く半導体装置の製造工程中の要部平面図である。
【図１０】図９のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図１１】図１０に続く半導体装置の製造工程中のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部平面図である。
【図１３】図１２のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図１２のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図１２のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の図１２のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の図１２のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部平面図である。
【図１９】図１８のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線およびＤ−Ｄ’線に相当する箇所の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の図１８のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部平面図である。
【図２２】図２１のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部平面図である。
【図２４】図２３のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部平面図である。
【図２６】図２５のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図２７】本発明の他の実施の形態（実施の形態２）である半導体装置の製造工程中の要部平面図である。
【図２８】図２７のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部平面図である。
【図３０】図２９のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部平面図である。
【図３２】図３１のＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に相当する箇所の断面図である。
【図３３】本発明の他の実施の形態（実施の形態３）の半導体装置の製造工程中におけるメモリセルアレイの半導体基板の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中におけるメモリセルアレイの半導体基板の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中におけるメモリセルアレイの半導体基板の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中におけるメモリセルアレイの半導体基板の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中におけるメモリセルアレイの半導体基板の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中におけるメモリセルアレイの半導体基板の要部断面図である。
【符号の説明】
【０１２１】
１  半導体基板
２  絶縁膜（第１ゲート絶縁膜）
２ａ  ゲート絶縁膜
２ｂ  ゲート絶縁膜
３  半導体膜
４  絶縁膜
５ａ，５ｂ，５ｃ，５ｄ，５ｅ  フォトレジストパターン
６  分離部
６ａ  溝（第１溝）
６ｂ  絶縁膜
７ａ  半導体膜
７ｂ  半導体膜（第１導体パターン）
８ａ  鬆
８ｂ  空洞部
１０  絶縁膜（ゲート絶縁膜、第２ゲート絶縁膜）
１１  半導体膜
１２  シリサイド膜
１３  絶縁膜
１６ａ  ｎ型の半導体領域
１６ｂ  ｎ型の半導体領域
１７  サイドウォールスペーサ
１９  半導体領域
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ  層間絶縁膜
２１，２１Ａ，２１Ｂ  コンタクトホール
２２，２２Ａ，２２Ｂ，２２Ｃ  プラグ
２５  第１層配線
２６  第２層配線
２７  第３層配線
３０Ａ  スルーホール
３５  キャップ絶縁膜
３６  ダミー絶縁膜
４０  サイドウォールスペーサ
ＭＡ  メモリセルアレイ
ＭＰ  周辺回路領域
ＴＡ  溝（第２溝）
ＴＢ  溝
ＷＬ  ワード線（制御用のゲート電極）
ＦＧ  浮遊ゲート電極（電荷蓄積用のゲート電極）
ＰＧＬ  ゲート配線
ＡＧＬ  補助ゲート配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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