(57)【要約】【課題】  主動作部の動作を検出するセンス部を同一チップに集積化したＭＯＳＦＥＴにおいて、センス部の電流分布の不均一な領域の面積が、電流分布が均一な領域の面積に対して大きく、センス部においてオン抵抗が増加し、セル比に対応した電流比が得られない問題があった。【解決手段】  センス部の外周に、分離領域を設ける。分離領域は、センス部の周端部に発生する電流分布が不均一な領域の広がりを抑制する深さに設けられ、これにより、センス部において、電流分布が不均一な領域が及ぼす影響を抑制できる。センス部の全体にわたって電流分布をより均一にできるので、センス部のオン抵抗を設計値に近づけることができる。これによりセル比に対応した設計値どおりの電流比が得られるので、電流検出の精度が向上する。【選択図】    図１
2008235788.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
該半導体基板上に設けられた一導電型の半導体層と、
該半導体層表面に設けられた第１動作部と、
前記半導体層表面に設けられ前記第１動作部より面積が小さい第２動作部と、
前記第１動作部に設けられた逆導電型の第１チャネル領域および第１トランジスタと、
前記第２動作部に設けられた逆導電型の第２チャネル領域および第２トランジスタと、
前記第２動作部の周囲に設けられた分離領域と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記分離領域は、前記第２チャネル領域から前記半導体層に流れる電流の水平方向の広がりを抑制する深さに設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記分離領域は、前記第２チャネル領域より深く設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
前記分離領域は、絶縁層であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項５】
前記分離領域は、高濃度の逆導電型不純物領域であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項６】
前記分離領域は、前記半導体層および前記半導体基板を貫通する貫通孔と該貫通孔側壁に設けられた絶縁膜を有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項７】
前記第１トランジスタおよび前記第２トランジスタは、それぞれのゲート電極が共通で接続されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項８】
前記第２トランジスタは、前記第１トランジスタの電流を検出するためのトランジスタであることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置に係り、特に主トランジスタの電流検出を行うセンシング用トランジスタを有する絶縁ゲート型半導体装置において検出精度を向上させた絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
従来の絶縁ゲート型半導体装置において、主動作を行うトランジスタと、該トランジスタの電流検出等を行うセンシング用トランジスタを１チップに集積化した絶縁ゲート型半導体装置が知られている（例えば特許文献１参照。）。
【０００３】
図７は、従来の絶縁ゲート型半導体装置の一例としてトレンチ構造のＭＯＳＦＥＴを示す平面図である。尚、図７においてソース電極、ゲートパッド電極等の金属電極層および層間絶縁膜は省略している。
【０００４】
図７の如く、ＭＯＳＦＥＴのチップは、主動作を行うＭＯＳトランジスタ３５ｍが配置される主動作部４１と、センシング用のＭＯＳトランジスタ３５ｓが配置されるセンス部４２が１チップに集積化されている。主動作部４１とセンス部４２のそれぞれのチャネル領域３３、３４は所定の間隔で分離される。
【０００５】
半導体基板３０は、ｎ＋型シリコン半導体基板の上にｎ−型半導体層を積層するなどして構成され、ドレイン領域となる。ｐ型のチャネル領域３３、３４は、ｎ−型半導体層の表面に設けられる。チャネル領域３３、３４にはトレンチを設け、トレンチ内を絶縁膜で被覆してゲート電極を埋設し、ＭＯＳトランジスタ３５ｍ、３５ｓを例えば格子状に配置する。それぞれのチャネル領域３３、３４のＭＯＳトランジスタ３５ｍ、３５ｓは、同一構成である。
【０００６】
チャネル領域３３、３４の外周のｎ−型半導体層表面には、必要に応じてｐ＋型不純物を拡散したガードリング４５が配置される。更にチップ最外周にはシールドメタル４７が設けられる。
【０００７】
センス部４２を駆動するゲート電極は、ポリシリコンなどのゲート連結電極３６により主動作部４１のゲート電極と接続する。チップ（半導体基板３０）のコーナー部分の基板表面にはゲートパッド電極４４が設けられ、ゲート連結電極３６と接続する。
【０００８】
つまり、主動作部４１とセンス部４２のＭＯＳトランジスタ３５ｍ、３５ｓは同時に駆動され、センス部４２で電流を検出することにより主動作部４１の過電流等の異常を監視、制御する。
【特許文献１】特開２００２−３１４０８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図８は、従来のＭＯＳＦＥＴのオン時の電流経路の概略を示す断面図である。図８は、図７のｄ−ｄ線の断面図である。
【００１０】
ｎ＋型半導体基板３１上にｎ−型半導体層３２を積層しｎ−型半導体層３２表面に設けたチャネル領域３３、３４のそれぞれに、例えば１０００：１のセル比でＭＯＳトランジスタ３５ｍ、３５ｓが配置される。尚、ＭＯＳトランジスタ３５ｍ、３５ｓの詳細な図示および説明はここでは省略する。
【００１１】
ＭＯＳトランジスタ３５ｍ、３５ｓの１つのセルから半導体層３２に流れる電流は、矢印の如く半導体層３２の垂直方向だけでなく、垂直方向から約４５度の方向にも広がって流れる。
【００１２】
チャネル領域３３、３４の直下の半導体層３２では、広がった電流経路が重畳するためほぼ均一な電流分布となるが、チャネル領域３３、３４の端部では重畳が少ない分、中央付近（チャネル領域３３、３４の直下）に比べて電流分布が不均一となる。
【００１３】
主動作を行う主動作部４１は、ＭＯＳトランジスタ３５ｍのセル数が多いため、電流分布が均一となるチャネル領域３３直下の領域（以下、均一領域ＣＲ１）の面積も大きい。つまり、均一領域ＣＲ１に対して、端部の電流分布が不均一な領域（以下、不均一領域ＣＲ２）の面積割合は小さくなる。すなわち、不均一領域ＣＲ２の存在による影響はほとんどない。
【００１４】
一方、センス部４２は、ＭＯＳトランジスタ３５ｓの数が主動作部４１に対して非常に少なく（例えば１０００分の１）、チャネル領域３４直下の領域（均一領域ＣＲ１）の面積も小さいが、不均一領域ＣＲ２は、主動作部４１と同様に発生する。このためセンス部４２では、均一領域ＣＲ１の面積に対して不均一領域ＣＲ２の面積割合が大きくなり、不均一領域ＣＲ２が存在することによる影響が大きくなる。
【００１５】
設計上、主動作部４１とセンス部４２では、ＭＯＳトランジスタ３５ｍ、３５ｓのセル数に比例した電流容量が得られるべきであり、それぞれの電流分布が同等に均一であれば、オン抵抗もセル数に比例する。
【００１６】
しかし、上記の如くセンス部４２では不均一領域ＣＲ２が存在することによる影響が大きいため、例えば単位チャネル領域面積（あるいは単位セル）あたりで比較した場合、主動作部４１よりセンス部４２の方が電流分布が不均一となる割合が高くなる。つまり、センス部４２では、不均一な電流分布によってオン抵抗が設計値より減少する問題となる。
【００１７】
図９は、設計上の主動作部４１とセンス部４２のＶ−Ｉ特性（理想値）と、実際のセンス部４２のＩ−Ｖ特性を示す図である。破線ｘ、ｙがそれぞれ主動作部４１およびセンス部４２の理想値の特性を示し、実線ｘ’、ｙ’がそれぞれ実際の主動作部４１およびセンス部４２センス部４２の特性を示す。
【００１８】
このように、実際にはセンス部４２のオン抵抗が減少してしまうので、主動作部４１とセンス部４２のセル比に応じた電流比が設計値どおりに得られない問題があった。
【課題を解決するための手段】
【００１９】
本発明はかかる課題に鑑みてなされ、第１に、一導電型の半導体基板と、該半導体基板上に設けられた一導電型の半導体層と、該半導体層表面に設けられた第１動作部と、前記半導体層表面に設けられ前記第１動作部より面積が小さい第２動作部と、前記第１動作部に設けられた逆導電型の第１チャネル領域および第１トランジスタと、前記第２動作部に設けられた逆導電型の第２チャネル領域および第２トランジスタと、前記第２動作部の周囲に設けられた分離領域と、を具備することにより解決するものである。
【発明の効果】
【００２０】
本発明によれば、第１に、第１動作部（主動作部）に対して小さい面積の第２動作部（センス部）の外側を囲む分離領域を設け、電流分布の不均一領域ＣＲ２の広がりを抑制することにより、電流分布の均一領域の面積に対する、不均一領域ＣＲ２の面積の割合を低減できる。従って、第２動作部の単位セル（単位チャネル領域面積）あたりのオン抵抗の減少を防止できる。
【００２１】
これにより、第１動作部（主動作部）と第２動作部とのセル数の比率に応じた設計値どおりのオン抵抗を得ることができる。すなわち、第１動作部および第２動作部において、設計値通りの電流比を得ることができるので、電流検出の精度が向上する。
【００２２】
第２に、分離領域の深さは、第１動作部および第２動作部の単位セル（面積）あたりの電流が同等となるように選択することにより、第１動作部と第２動作部との電流比を設計値通りにできる。分離領域はその深さに応じて不均一領域ＣＲ２を抑制する効果が異なるが、適切な深さを選択することにより、電流検出の精度を向上させることができる。
【００２３】
第３に、分離領域として不純物領域を採用することにより、工程を複雑にすることなく容易に不均一領域ＣＲ２の広がりを抑制できる。
【００２４】
第４に、分離領域として絶縁層を採用することにより、深い分離領域であっても、分離領域の微細化が図れ、チップサイズの増加を防止できる。
【００２５】
第５に、半導体層および半導体基板を貫通する貫通孔と貫通孔の側壁に設けた絶縁膜によって分離領域を構成することにより、分離領域の微細化が図れ、チップサイズの増加を防止できる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施の形態を、絶縁ゲート型半導体装置の一例としてｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に図１から図４を参照して詳細に説明する。
【００２７】
図１は、本発明の実施形態であるＭＯＳＦＥＴのチップの平面図を示す。尚、図１においては、層間絶縁膜、金属電極層（ソース電極、ゲートパッド電極、ゲート配線）を省略している。
【００２８】
本発明のＭＯＳＦＥＴ１００は、ｎ＋型半導体基板１と、ｎ−型半導体層２と、第１動作部２１と、第２動作部２２と、第１チャネル領域３と、第２チャネル領域４と、第１トランジスタ１５ｍと、第２トランジスタ１５ｓと、分離領域２０とを有する。
【００２９】
基板ＳＢは、ｎ＋型シリコン半導体基板（不図示）にｎ−型半導体層２を積層した構成であり、ドレイン領域となる。ｎ−型半導体層２は例えばエピタキシャル層である。
【００３０】
第１動作部２１は、主動作を行う多数の第１トランジスタ１５ｍが配置された領域である。一方、第２動作部２２は、第１動作部２１より面積が小さく、第１トランジスタ１５ｍのセンシングを行う少数の第２トランジスタ１５ｓが配置された領域である。
【００３１】
図１での詳細な図示は省略するが、第１トランジスタ１５ｍおよび第２トランジスタ１５ｓは、それぞれ第１動作部２１、第２動作部２２内に均等な離間距離で配置されている。尚、第２動作部２２にもソース電極を設けワイヤボンドする必要がある。つまり、少なくともワイヤボンドに必要な面積は確保されている。第１トランジスタ１５ｍおよび第２トランジスタ１５ｓは、同一の構成であり、同時に動作する。そして第２トランジスタ１５ｓの電流を制御ＩＣ（不図示）で検出することで、第１トランジスタ１５ｍの状態を監視・制御する。本実施形態では以下第１動作部２１、第２動作部２２をそれぞれ主動作部２１、センス部２２と称する。
【００３２】
主動作部２１およびセンス部２２のｎ−型半導体層２表面には、それぞれ対応する第１チャネル領域３、第２チャネル領域４が設けられる。本実施形態の第１チャネル領域３および第２チャネル領域４は例えば、ｎ−型半導体層表面にｐ型不純物を注入・拡散するなどした拡散領域である。
【００３３】
尚本実施形態では、主動作部２１とは第１チャネル領域３の端部までの領域であり、センス部２２とは第２チャネル領域４の端部までの領域とする。
【００３４】
主動作部２１（第１チャネル領域３）およびセンス部２２（第２チャネル領域４）の周囲に延在するゲート連結電極２３はポリシリコン等により設けられ、主動作部２１およびセンス部２２のゲート電極（ここでは不図示）に共通で接続する。ゲート連結電極２３は、主動作部２１外のゲートパッド形成領域２４まで延在し、ゲートパッド形成領域２４のｎ−型半導体層２上方に絶縁膜を介して設けられるゲートパッド電極（不図示）と接続する。
【００３５】
これにより、主動作部２１およびセンス部２２には、同じタイミングで同じゲート電圧が印加される。
【００３６】
分離領域２０は、センス部２２の周囲に設けられる。分離領域２０は、例えばｐ型の高濃度の不純物領域であり、センス部２２の第２チャネル領域４の周縁部から離間し、センス部２２を完全に囲って設けられる（センス部２２と主動作部２１とに接続するゲート連結電極２３の下方にも延在する）。分離領域２０により、センス部２２の電流分布の不均一さによるオン抵抗の低下を防止できる。
【００３７】
図２は、図１のＭＯＳＦＥＴ１００の断面図であり、図２（Ａ）が図１のａ−ａ線、図２（Ｂ）が図１のｂ−ｂ線断面図である。尚図２の縦横の縮尺は必要に応じてデフォルメされている。
【００３８】
図２を参照して、ｎ＋型シリコン半導体基板１の上にｎ−型半導体層２を積層するなどした基板ＳＢをドレイン領域とし、ｎ−型半導体層２の表面には主動作部２１およびセンス部２２にそれぞれ対応したｐ型の第１チャネル領域３、第２チャネル領域４を設ける。
【００３９】
本実施形態ではＭＯＳトランジスタ１５ｍ、１５ｓはトレンチ構造を有する。トレンチ５は第１チャネル領域３および第２チャネル領域４を貫通し、ｎ−型半導体層２に達する深さを有する。トレンチ５の内壁をゲート絶縁膜（例えば酸化膜）６で被膜し、トレンチ５にポリシリコンを充填するなどしたゲート電極７を設ける。ゲート電極７は、主動作部２１およびセンス部２２の周囲の絶縁膜６’上に設けられたゲート連結電極２３を介してゲートパッド電極と接続する。
【００４０】
トレンチ５に隣接した第１チャネル領域３、第２チャネル領域４表面にはｎ＋型のソース領域８が形成され、隣り合うソース領域８間の第１チャネル領域３、第２チャネル領域４表面にはｐ＋型のボディ領域９を設ける。
【００４１】
ゲート電極７を被覆してＢＰＳＧ（Ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等からなる層間絶縁膜１１が設けられ、ソース電極１７は層間絶縁膜１１に設けたコンタクトホールＣＨを介して、ソース領域８およびボディ領域９とコンタクトする。
【００４２】
また、第１チャネル領域３、第２チャネル領域４の外周のｎ−型半導体層２表面には、必要に応じてｐ＋型不純物を拡散したガードリング２５が配置される。更にチップ最外周にはシールドメタル２７が設けられる（図１参照）。
【００４３】
ソース電極１７はゲートパッド形成領域２４（図１参照）と隣接して設けられる。ゲートパッド形成領域２４に設けられるゲートパッド電極（不図示）は、ソース電極１７と同一の金属電極層により構成される。主動作部２１とセンス部２２のソース電極１７は分離しており、それぞれＭＯＳトランジスタ１５ｍ、１５ｓと電気的に接続する。
【００４４】
第１チャネル領域３を囲むゲート連結電極２３の上には、これと重畳するリング状にゲート配線１６が設けられる。更に、基板１の裏面には金属蒸着等によりドレイン電極１９が設けられる。
【００４５】
分離領域２０は、センス部２２の第２チャネル領域４端部から離間して、第２チャネル領域４の外周に設けられる。分離領域２０は、第２チャネル領域４からｎ−型半導体層２に流れる電流の、基板表面に対して４５度方向への広がりを抑制する深さに設けられ、具体的には第２チャネル領域４より深く設けられる。
【００４６】
図３は、図１のＭＯＳＦＥＴ１００の使用例を示す回路図である。本実施形態のＭＯＳＦＥＴ１００は、主動作部２１と、主動作部２１の電流を検知するためのトランジスタが配置されたセンス部２２を１チップに集積化したものである。センス部２２と主動作部２１は、同じタイミングで印加される同じゲート電圧により同時に動作する。
【００４７】
センス部２２のＭＯＳトランジスタ１５ｓと主動作部２１のＭＯＳトランジスタ１５ｍは図の如くドレインＤが共通接続し、ソースＳがそれぞれ負荷Ｌを介して接地される。センス部２２のソースＳと負荷Ｌ間には抵抗Ｒが接続する。例えば抵抗Ｒ両端の電圧降下を測定することで、センス部のＭＯＳトランジスタ１５ｓに流れる電流を検出する。主動作部２１のＭＯＳトランジスタ１５ｍは、センス部２２のそれらと同一構成であるので、センス部２２を測定することにより主動作部２１の過電流等を検出する。センス部２２および主動作部２１のゲートＧは不図示の制御ＩＣ等に接続しており、センス部２２で過電流等の異常が検出された場合は、制御ＩＣにより主動作部２１のＭＯＳトランジスタ１５ｍ（センス部２２のＭＯＳトランジスタ１５ｓも同様）に対して制御を行う。
【００４８】
このＭＯＳＦＥＴ１００では、上記の如くそれぞれのＭＯＳトランジスタ１５ｍ、１５ｓを同一構成とすることにより、センス部２２の検出結果から、ＭＯＳトランジスタ１５ｍ、１５ｓのセル比に基づいて主動作部２１の電流を算出するものである。すなわち主動作部２１およびセンス部２２の電流比は、それぞれのセル比に応じた値が得られるものとして設計されている。
【００４９】
しかし、図７に示す従来構造において、実際にはセンス部２２のオン抵抗が設計値より小さくなり、セル比に応じた電流比が得られない問題があった（図９参照）。
【００５０】
そこで、本実施形態では、センス部２２の外側を囲む分離領域２０を設け、センス部２２における電流分布を均一化し、オン抵抗の減少を防止することとした。
【００５１】
図４を参照して説明する。図４は、図１のｃ−ｃ線の断面における第１チャネル領域３と第２チャネル領域４を模式的に示した図である。詳細な図示は省略するが、第１チャネル領域３および第２チャネル領域４にはそれぞれＭＯＳトランジスタ１５ｍ、１５ｓが配置されているとする（図２参照）。
【００５２】
第１チャネル領域３、第２チャネル領域４を通過した電流は、それぞれのチャネル領域３、４の下端からｎ−型半導体層２中に流れ出す。このとき、それぞれのＭＯＳトランジスタ１５ｍ、１５ｓのセルを通過した電流は第１チャネル領域３、第２チャネル領域４の下端から基板ＳＢの垂直方向に流れるだけでなく、垂直方向に対して約４５度の方向にも広がってｎ−型半導体層２中に流れる。これにより、第１チャネル領域３、第２チャネル領域４の中心付近は電流分布が均一な領域（均一領域ＣＲ１）となり、両チャネル領域３、４の周端部は電流分布が不均一な領域（不均一領域ＣＲ２、ＣＲ２’）となる。
【００５３】
本実施形態ではセンス部２２の周囲に分離領域２０が配置される。従って、第２チャネル領域４の周端部から流れ出す電流は、分離領域２０によって４５度方向への広がりが抑制される。従って、第２チャネル領域４の周端部における不均一領域ＣＲ２’の発生が抑制できる。そして、センス部２２において、均一領域ＣＲ１の面積に対する不均一領域ＣＲ２’の面積割合が小さくなるため、不均一な電流分布の影響はほとんどなくなり、センス部２２は全体にわたって電流分布がより均一となる。
【００５４】
これにより、センス部２２では設計値どおりのオン抵抗を得ることができ、主動作部２１とセンス部２２において、セル比に応じた電流比を得ることができる。従って、電流検出の精度が向上する。
【００５５】
尚、分離領域２０は、第２チャネル領域４の周端部において電流の広がりを抑制する領域であり、その深さが深い方が、電流の広がりを抑制する効果が高い。
【００５６】
従って分離領域２０の深さは、ｎ−型半導体層２の底部あるいは、ｎ＋型半導体基板１まで到達する深さが好適である。しかし、分離領域２０を不純物拡散領域で形成する場合には、深ければ深いほど、基板ＳＢの水平方向にも拡散が進行し、分離領域２０の幅が大きくなってしまう。本実施形態では、分離領域２０の幅の大小は、不均一領域ＣＲ２’を抑制する効果に影響しないので、例えば主動作部２１とセンス部２２は従来のパターンを維持し、これらの間に配置できることが望ましい。またパターンを変更する場合であっても、チップサイズの大型化は回避すべきであり、分離領域２０の幅は狭い方がよい。
【００５７】
主動作部２１では、ＭＯＳトランジスタ１５ｍのセル数が多いため、均一領域ＣＲ１の面積も大きい。つまり、均一領域ＣＲ１に対して、不均一領域ＣＲ２の面積割合は小さくなる。
【００５８】
本実施形態では、センス部２２においても不均一領域ＣＲ２’は発生するが、均一領域ＣＲ１に対してその面積が無視できる程度に小さい領域であれば問題はない。
【００５９】
従って、分離領域２０を不純物拡散領域で形成する場合には、その幅が必要以上に大きくならない程度で、電流経路の広がりによる不均一な電流分布の影響が出ない程度に抑制する深さが適宜選択される。
【００６０】
図５は、分離領域２０の他の形態を示す図であり、図４と同一構成要素は同一符号で示し、説明を省略する。
【００６１】
分離領域２０は、ｐ型の不純物領域に限らず、絶縁材料で構成されていてもよい。
【００６２】
例えば図５（Ａ）では、分離領域２０を絶縁層で形成した場合である。センス部２２の外周にトレンチを形成するなどし、その内部を酸化するか、あるいはトレンチ内に絶縁膜を堆積するなどして、絶縁層を形成する。トレンチを形成することにより、図の如く例えばｎ＋型半導体基板１に達する深さの分離領域２０であっても、分離領域２０の幅が基板水平方向に広がることなく、微細化した分離領域２０を形成できる。
【００６３】
分離領域２０を深く（例えばｎ＋型半導体基板１に達する深さ）に形成することにより、不均一領域ＣＲ２’を、図４の場合より抑制できる。
【００６４】
また図５（Ｂ）は、貫通孔を用いる場合である。
【００６５】
貫通孔はｎ−型半導体層２およびｎ＋型半導体基板１を貫通して設けられ、その内壁は絶縁膜で被覆される。貫通孔の内部は、例えば銅（Ｃｕ）などの導電材料が埋設される。また、貫通孔内に絶縁材料が埋め込まれてもよい。
【００６６】
この場合も、深い分離領域２０であっても、その幅を狭く形成できるので、分離領域２０を設けることによるパターン変更やチップサイズの大型化を回避できる。
【００６７】
図６は、本実施形態によるＶ−Ｉ特性を示す図である。
【００６８】
破線ｘ、ｙがそれぞれ主動作部２１、センス部２２の設計上のＶ−Ｉ特性（理想値）であり、実線ｘ’、ｙ’がそれぞれ主動作部２１、センス部２２の実際のＶ−Ｉ特性である。また一点鎖線ｙ’’が従来構造のセンス部のＶ−Ｉ特性である。
【００６９】
このように、本実施形態によれば、従来構造（一点鎖線ｙ’’）において、不均一な電流分布の影響で低減していたオン抵抗（Ｖ−Ｉ特性の傾き）が増加し、設計値（理想値：破線ｙ参照）にほぼ近いＶ−Ｉ特性（実線ｙ）を得ることができる。
【００７０】
以上、本実施形態ではｎチャネル型ＭＯＳＦＥＴで説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴでも同様の効果が得られる。更に、トレンチ構造のＭＯＳＦＥＴに限らず、ｎ−型半導体層２表面にゲート絶縁膜６を介してゲート電極７を配置した、プレーナ構造のＭＯＳＦＥＴであっても同様に実施できる。
【図面の簡単な説明】
【００７１】
【図１】本発明の絶縁ゲート型半導体装置の平面図である。
【図２】本発明の絶縁ゲート型半導体装置の断面図である。
【図３】本発明の絶縁ゲート型半導体装置の回路図である。
【図４】本発明の絶縁ゲート型半導体装置を説明する概要断面図である。
【図５】本発明の絶縁ゲート型半導体装置を説明する概要断面図である。
【図６】本発明の絶縁ゲート型半導体装置を説明する特性図である。
【図７】従来の絶縁ゲート型半導体装置の平面図である。
【図８】従来の絶縁ゲート型半導体装置を説明する概要断面図である。
【図９】従来の絶縁ゲート型半導体装置を説明する特性図である。
【符号の説明】
【００７２】
１    ｎ＋型シリコン半導体基板
２    ｎ−型半導体層
３      第１チャネル領域
４      第２チャネル領域
５      トレンチ
６      ゲート絶縁膜
７      ゲート電極
８      ソース領域
９      ボディ領域
１１      層間絶縁膜
１５ｍ、１５ｓ    ＭＯＳトランジスタ
１６      ゲート配線
１７      ソース電極
１９      ドレイン電極
２０      分離領域
２１      主動作部
２２      センス部
２３      ゲート連結電極
２４      ゲートパッド形成領域
２５      ガードリング
２７      シールドメタル
３０      半導体基板
３３、３４      チャネル領域
３５ｍ、３５ｓ    ＭＯＳトランジスタ
３６      ゲート連結電極
４１      主動作部
４２      センス部
ＳＢ      半導体基板
【図１】
2008235788.tif 000003
【図２】
2008235788.tif 000004
【図３】
2008235788.tif 000005
【図４】
2008235788.tif 000006
【図５】
2008235788.tif 000007
【図６】
2008235788.tif 000008
【図７】
2008235788.tif 000009
【図８】
2008235788.tif 000010
【図９】
2008235788.tif 000011