(57)【要約】【課題】一本のゲート電極中にＮｃｈゲート電極とＰｃｈゲート電極とが混在しているＭＯＳトランジスタ構造を有する半導体装置において、そのＮＰ境界がＭＯＳトランジスタに与える影響を抑えることができる半導体装置を得ること。【解決手段】ＰＭＯＳトランジスタのＰｃｈ金属ゲート電極２２Ｐは、第１のシリサイド相からなり、ＮＭＯＳトランジスタのＮｃｈ金属ゲート電極２２Ｎは、第２のシリサイド相からなり、Ｎウェル１２ＮとＰウェル１２Ｐの境界に位置する素子分離絶縁膜１１上の金属ゲート電極２２Ｂは、第３のシリサイド相からなる。【選択図】        図２
2008021903.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート線を同一にしたフルシリサイドゲートを有するＰチャネル型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）とＮチャネル型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）とが、それぞれ素子分離絶縁膜を介して隣接するＮウェルとＰウェルに形成される半導体装置において、
前記ＰＭＯＳトランジスタのゲート電極（以下、Ｐｃｈゲート電極という）は、第１のシリサイド相からなり、
前記ＮＭＯＳトランジスタのゲート電極（以下Ｎｃｈゲート電極という）は、第２のシリサイド相からなり、
前記Ｎウェルと前記Ｐウェルの境界に位置する前記素子分離絶縁膜上のゲート電極は、第３のシリサイド相からなることを特徴とする半導体装置。
【請求項２】
前記素子分離絶縁膜上のゲート電極は、前記Ｎｃｈゲート電極の高さよりも低く、前記Ｐｃｈゲート電極の高さよりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｎｃｈゲート電極は、前記素子分離絶縁膜上まで延びた前記Ｐｃｈゲート電極の端部を前記素子分離絶縁膜上で覆うように形成され、
前記第３のシリサイド相は、前記素子分離絶縁膜上の前記Ｎｃｈゲート電極が前記Ｐｃｈゲート電極と重なった領域とその周辺に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に、ゲート線を同一にしたフルシリサイドゲートを有するＰチャネル型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）とＮチャネル型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）とが、それぞれ素子分離絶縁膜を介して隣接するＮウェルとＰウェルに形成される半導体装置の製造方法において、
ＮウェルとＰウェルが素子分離絶縁膜によって素子分離された半導体基板上に、隣接するＮウェルとＰウェル上に延びるようにゲート絶縁膜とポリシリコンからなるゲート電極をパターニングする第１の工程と、
前記Ｎウェル上、および前記Ｎウェルと前記Ｐウェルの境界の素子分離絶縁膜上のゲート電極を第１の高さとなるようにエッチングする第２の工程と、
前記Ｎウェル上のゲート電極を前記第１の高さよりも低い第２の高さとなるようにエッチングする第３の工程と、
前記ゲート電極上に、シリコンと反応してシリサイドを形成する所定の厚さの金属膜を形成する第４の工程と、
熱処理を行って、前記ゲート電極を形成するポリシリコン層と前記金属膜とを反応させてフルシリサイドゲート電極を形成する第５の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に、ゲート線を同一にしたフルシリサイドゲートを有するＰチャネル型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）とＮチャネル型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）とが、それぞれ素子分離絶縁膜を介して隣接するＮウェルとＰウェルに形成される半導体装置の製造方法において、
ＮウェルとＰウェルが素子分離絶縁膜によって素子分離された半導体基板のＮウェルと、このＮウェルに隣接するＰウェルとの境界の素子分離絶縁膜の上にゲート絶縁膜とポリシリコンからなるゲート電極をパターニングする第１の工程と、
このゲート電極の上面に、シリコンと反応してシリサイドを形成する所定の厚さの金属膜を形成する第２の工程と、
熱処理を行って、前記ゲート電極を形成するポリシリコン層と前記金属膜とを反応させてフルシリサイドのＰｃｈゲート電極を形成する第３の工程と、
前記Ｐウェル上にゲート絶縁膜を形成し、このゲート絶縁膜と前記Ｐｃｈゲート電極の前記素子分離絶縁膜上の端部を覆うようにパターニングしたポリシリコンからなるゲート電極を形成する第４の工程と、
このゲート電極の上面に、シリコンと反応してシリサイドを形成する所定の厚さの金属膜を形成する第５の工程と、
熱処理を行って、前記ゲート電極を形成するポリシリコン層と前記金属膜とを反応させて、前記Ｐウェル上にフルシリサイドのＮｃｈゲート電極を形成し、前記Ｐｃｈゲート電極に重なる部分に、前記Ｐｃｈゲート電極と前記Ｎｃｈゲート電極の両方と異なるシリサイド相を形成する第６の工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フルシリサイドゲート電極の電界効果トランジスタを有する半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ（Large-Scale Integration）などの半導体デバイスは微細化技術による高速、高性能化、さらには多機能化が要求されている。従来技術における半導体装置のトランジスタ構造としては、ゲート電極材料にポリシリコン電極を用いる構造が一般的であったが、近年、微細化によるトランジスタ特性の制御の観点から、ゲート電極材料として金属材料を適用する構造が候補に挙げられている。
【０００３】
図１は、金属ゲートＭＯＳ（Metal-Oxide Semiconductor）トランジスタの構造の一例を模式的に示す断面図であり、図６は、図１に示される金属ゲートＭＯＳトランジスタのＡ−Ａ断面における従来例を模式的に示す図である。このＭＯＳトランジスタは、単結晶のシリコン基板１０の素子分離絶縁膜１１で素子分離された領域に形成されたＮウェル１２（またはＰウェル１２Ｐ）の表面の所定の位置にゲート絶縁膜２１と金属ゲート電極２２Ｐ（または２２Ｎ）の積層体、およびこの積層体の線幅方向両側に形成されたサイドウォール膜２３によって形成されるゲート構造２０と、ゲート絶縁膜２１と金属ゲート電極２２Ｐ（または２２Ｎ）の積層体の線幅方向両側の基板表面に形成されるソース／ドレイン領域３１Ｐ（または３１Ｎ）と、このソース／ドレイン領域３１Ｐ（または３１Ｎ）の表面に形成されるシリサイド層３２Ｐ（または３２Ｎ）と、を備える。また、ＭＯＳトランジスタが形成されたシリコン基板１０上には、層間絶縁膜４０が形成される。なお、図６に示されるように、この金属ゲートＭＯＳトランジスタは、金属ゲート電極２２Ｐ，２２Ｎを共通にして、ゲート構造２０の伸長方向にＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）とが形成されるＣＭＯＳ（Complementary Metal-Oxide Semiconductor）トランジスタとなっている。
【０００４】
ここで、金属ゲート電極２２Ｐ（２２Ｎ）として、コバルトやニッケルのシリサイドが一般的に用いられる。現在、最も一般的なＮチャネル（以下、Ｎｃｈという）のフルシリサイドゲート構造（Ｎｃｈフルシリサイドゲート電極２２Ｎ）としては、ＮｉＳｉが第一候補に挙げられている。一方、Ｐチャネル（以下、Ｐｃｈという）のフルシリサイドゲート構造（Ｐｃｈフルシリサイドゲート電極２２Ｐ）としては、Ｎｉ3ＳｉまたはＮｉ31Ｓｉ12が候補として挙げられている。図６に示されるように、金属ゲート電極２２Ｐ，２２Ｎを共通化した構造を有するＣＭＯＳトランジスタでは、Ｐウェル１２ＰとＮウェル１２Ｎとを分離する素子分離絶縁膜１１上にＮＰ境界ができ、このＮＰ境界からＰウェル側にはＮｃｈフルシリサイドゲート電極２２Ｎが形成され、ＮＰ境界からＮウェル側にはＰｃｈフルシリサイドゲート電極２２Ｐが形成された構造を有している。
【０００５】
つぎに、図６に示されるような一般的なフルシリサイドゲートＣＭＯＳトランジスタ構造の従来の製造方法の一例を図７−１〜図７−１０を参照しながら説明する。ここでは、Ｎｉフルシリサイドゲートを例にとって説明する。はじめに、図７−１に示されるように、シリコン基板１０の表面にＳＴＩ（Shallow Trench Isolation）法などによって素子分離絶縁膜１１を形成し、素子分離絶縁膜１１で区画される所定の領域にＰウェル１２ＰとＮウェル１２Ｎを形成後、シリコン基板１０の全面にゲート絶縁膜２１とポリシリコン層２２を形成する。ついで、図７−２に示されるように、ポリシリコン層２２とゲート絶縁膜２１をドライエッチングによって所定の形状にエッチングして、ゲート電極２２Ａを形成する。ここでは、素子分離絶縁膜１１を挟んで隣り合うＰウェル１２ＰとＮウェル１２Ｎ上に、共通のゲート電極２２Ａを形成している。
【０００６】
その後、ゲート電極２２Ａとゲート絶縁膜２１の積層体をマスクとしてイオン注入を行い、Ｐウェル１２ＰとＮウェル１２ＮにそれぞれＮ型不純物とＰ型不純物からなる高濃度拡散層を形成しソース／ドレイン領域を形成し、さらにシリサイド形成プロセスにより活性領域（ソース／ドレイン領域）上にシリサイド層を形成する。ついで、図７−３に示されるように、ＳｉＯ2などの絶縁膜４１をシリコン基板１０上の全面に形成し、図７−４に示されるように、ＣＭＰ（Chemical Mechanical Polishing）技術などによってゲート電極２２Ａの表面を露出させる。ついで、図７−５に示されるように、ゲート電極２２Ａと絶縁膜４１上の全面にレジスト４２を塗布し、フォトリソグラフィ技術によって、Ｎウェル１２Ｎ上のゲート電極２２Ａの部分を開口させる。その後、レジスト４２をマスクとしてＮウェル１２Ｎ上のＰｃｈゲート電極部を形成するポリシリコン層のみエッチングして、ポリシリコン層の膜厚を減少させる。このときのＰｃｈゲート電極部のポリシリコン層の膜厚は、Ｐウェル１２Ｐ上のＮｃｈゲート電極部のポリシリコン層の膜厚を１とすると、０．２〜０．４程度である。
【０００７】
ついで、図７−６に示されるように、レジスト４２を除去した後、図７−７に示されるように、ゲート電極２２Ａと絶縁膜４１上の全面にスパッタリングなどの方法でＮｉ膜４４を形成する。ついで、図７−８に示されるように、熱処理を行うことによって、ゲート電極２２Ａのシリサイド化反応を行ない、Ｐウェル１２Ｐ上には、ＮｉＳｉからなるＮｃｈ金属ゲート電極２２Ｎが形成され、Ｎウェル１２Ｎ上には、Ｎｉ3ＳｉからなるＰｃｈ金属ゲート電極２２Ｐが形成される。その後、図７−９に示されるように、ウェットエッチングによって未反応のＮｉを除去し、図７−１０に示されるように、再度、絶縁膜４５を形成する。これにより、絶縁膜４１と絶縁膜４５とで層間絶縁膜４０が形成され、図６に示されるフルシリサイドゲートＣＭＯＳトランジスタが形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、現在、フルシリサイド電極の第一候補材料としてはニッケルシリサイド材料ＮｉＳｉxが挙げられる。シリサイド構造は拡散層抵抗とゲート抵抗を低減するためには必須の技術である。そのため、６５ｎｍノードのＬＳＩデバイスの製造においては、低抵抗化が可能であるＮｉＳｉサリサイド技術が現在一般的に適用されている。
【０００９】
また、ゲート電極材料としてフルシリサイド電極を適用する場合、仕事関数の制御性が重要な課題として挙げられている。仕事関数制御の観点から、ニッケルシリサイド構造の最適な組成としては、ＮＭＯＳトランジスタではＮｉＳｉが挙げられ、また、ＰＭＯＳトランジスタでは、Ｎｉ3ＳｉまたはＮｉ31Ｓｉ12が挙げられている。このように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでは、仕事関数の制御の点から見ると、ゲート電極材料としてそれぞれ異なる組成のシリサイド構造が最適組成となるため、各ゲート電極に対して異なったシリサイド組成を作り分けて形成することが必要となる。しかしながら、１つの基板上で、特に隣り合うウェル上で、ＮＭＯＳトランジスタのＮｃｈ金属ゲート電極２２ＮとＰＭＯＳトランジスタのＰｃｈ金属ゲート電極２２Ｐのそれぞれについて個別の組成でシリサイドを形成することは技術的に困難な課題である。そこで、このような問題の解決策として、図７−１〜図７−１０に示したように、シリサイド形成前のポリシリコン膜厚に関して、Ｎウェル１２Ｎ上とＰウェル１２Ｐ上とで差を設けることで、シリサイド形成組成を変更する手法が一般的に適用されている。
【００１０】
しかし、ＳＲＡＭ（Static Random Access Memory）などの微細素子に関しては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが、図６に示されるように同一のゲート電極により形成されており、一本のゲート電極中にＮｃｈ金属ゲート電極２２ＮとＰｃｈ金属ゲート電極２２Ｐとが混在している。そして、このＮｃｈ金属ゲート電極２２ＮとＰｃｈ金属ゲート電極２２Ｐとの間には境界（以下、ＮＰ境界という）が存在する。このように一本のゲート電極中にＮＰ境界を有する場合には、ＮＰ境界近傍に関しては界面の組成に与える影響が大きくなるという問題点があった。また、近年の素子の微細化によって、ＳＲＡＭデバイスのＭＯＳトランジスタ素子部とＮＰ境界までの距離が短くなり、ＮＰ境界が素子に与える影響も無視できなくなるほど大きくなっているという問題点もあった。
【００１１】
この発明は、上記に鑑みてなされたもので、一本のゲート電極中にＮｃｈゲート電極とＰｃｈゲート電極とが混在しているＭＯＳトランジスタ構造を有する半導体装置において、そのＮＰ境界がＭＯＳトランジスタに与える影響を抑えることができる半導体装置とその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、この発明にかかる半導体装置は、半導体基板上に、ゲート線を同一にしたフルシリサイドゲートを有するＰチャネル型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）とＮチャネル型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）とが、それぞれ素子分離絶縁膜を介して隣接するＮウェルとＰウェルに形成される半導体装置において、前記ＰＭＯＳトランジスタのゲート電極（以下、Ｐｃｈゲート電極という）は、第１のシリサイド相からなり、前記ＮＭＯＳトランジスタのゲート電極（以下Ｎｃｈゲート電極という）は、第２のシリサイド相からなり、前記Ｎウェルと前記Ｐウェルの境界に位置する前記素子分離絶縁膜上のゲート電極は、第３のシリサイド相からなることを特徴とする。
【発明の効果】
【００１３】
この発明によれば、同一のフルシリサイドゲート電極にＮＭＯＳトランジスタとＰＭＯＳトランジスタとが混在して形成される半導体装置において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのフルシリサイドゲート電極の境界部分に、それぞれのトランジスタで使用されるフルシリサイドゲート電極の組成とは異なる組成のシリサイド相領域を備えるようにしたので、ゲート電極のシリサイド化反応時にＮＰ境界の反応を抑制することができ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの特性の劣化を制御することが可能となるという効果を有する。
【発明を実施するための最良の形態】
【００１４】
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１５】
実施の形態１．
図１は、この発明による半導体装置の構成を模式的に示す断面図であり、図２は、図１のＡ−Ａ断面におけるこの実施の形態１の構造を模式的に示す図である。なお、この図１〜図２の半導体装置では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが同一のゲート電極上に混在して形成されたフルシリサイドゲートＣＭＯＳトランジスタ構造を有する場合を例に挙げて説明する。
【００１６】
シリコン基板１０上の所定の位置には、ＰＭＯＳトランジスタが形成されるＮウェル１２Ｎと、ＮＭＯＳトランジスタが形成されるＰウェル１２Ｐとが形成され、それぞれのＮウェル１２ＮとＰウェル１２Ｐとは、シリコン酸化膜などで形成される素子分離絶縁膜１１によって分離される。
【００１７】
たとえば、Ｎウェル１２Ｎに形成されるＰＭＯＳトランジスタの場合には、Ｎウェル１２Ｎ（ＮＭＯＳトランジスタの場合には、Ｐウェル１２Ｐ）の表面上の所定の位置に、ゲート絶縁膜２１とＮｉやＣｏのフルシリサイド膜からなる金属ゲート電極２２Ｐ（２２Ｎ）からなる積層体と、この積層体の線幅方向の両側面に形成されるサイドウォール膜２３と、を有するゲート構造２０が形成されている。また、ゲート絶縁膜２１と金属ゲート電極２２Ｐ（２２Ｎ）の積層体の線幅方向両側の基板表面にはＰ型不純物高濃度拡散層（Ｎ型不純物高濃度拡散層）からなるソース／ドレイン領域３１Ｐ（３１Ｎ）が形成され、その上層部にはシリサイド化されたシリサイド層３２Ｐ（３２Ｎ）が形成される。さらに、ゲート構造２０が形成されたシリコン基板１０の表面には、シリコン酸化膜やシリコン窒化膜などからなる層間絶縁膜４０が形成される。
【００１８】
この実施の形態１では、図２に示されるように、Ｐウェル１２Ｐに形成されるＮＭＯＳトランジスタの金属ゲート電極（以下、Ｎｃｈ金属ゲート電極という）２２Ｎは、ＮｉＳｉなどのニッケルシリサイドが用いられ、Ｎウェル１２Ｎに形成されるＰＭＯＳトランジスタの金属ゲート電極（以下、Ｐｃｈ金属ゲート電極という）２２Ｐは、Ｎｉ3ＳｉやＮｉ31Ｓｉ12などのニッケルシリサイドが用いられる。ここで、Ｐウェル１２ＰとＮウェル１２Ｎを分離する素子分離絶縁膜１１上の２つのＮＭＯＳトランジスタとＰＭＯＳトランジスタを接続する金属ゲート電極の境界部分には、上記Ｎｃｈ金属ゲート電極２２ＮとＰｃｈ金属ゲート電極２２Ｐを構成するシリサイド構造（組成）とは異なるシリサイド構造（組成）からなる金属ゲート電極２２Ｂが形成される。この金属ゲート電極２２Ｂとして、たとえばＮｉ2Ｓｉを用いることができる。
【００１９】
このように、ゲート電極を同一にして形成されるＮＭＯＳトランジスタとＰＭＯＳトランジスタの境界部に、すなわち、ＮＭＯＳトランジスタのＮｃｈゲート電極２２ＮとＰＭＯＳトランジスタのＰｃｈゲート電極２２Ｐとの間に、両者とは異なる異種金属相の金属ゲート電極２２Ｂを形成することによって、Ｎｃｈゲート電極２２ＮとＰｃｈゲート電極２２Ｐのシリサイド形成時におけるＮＰ界面制御が可能となり、所定の範囲内にＮＰ界面を形成することができる。
【００２０】
つぎに、このような構造を有する半導体装置の製造方法について説明する。図３−１〜図３−１２は、この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である。まず、図３−１に示されるように、シリコン基板１０の表面にＳＴＩ法などによって素子分離絶縁膜１１を形成し、素子分離絶縁膜１１で区画される所定の領域にウェル注入を行って、Ｐウェル１２ＰおよびＮウェル１２Ｎを形成する。その後、シリコン基板１０の表面の全面にゲート絶縁膜２１とポリシリコン膜２２を順に積層する。
【００２１】
ついで、図３−２に示されるように、ポリシリコン層２２とゲート絶縁膜２１をドライエッチングによって所定の形状にエッチングしてゲート電極２２Ａを形成する。なお、この例では、図３−１に示されるゲート電極形成領域Ｒにのみゲート電極２２Ａが形成されるようにエッチングを行う。そのため、ゲート電極２２Ａを形成しない領域（素子分離絶縁膜１１上の一部）ではポリシリコン層２２とゲート絶縁膜２１が除去される。ついで、ゲート電極２２Ａとゲート絶縁膜２１の積層体をマスクとしてイオン注入を行い、Ｐウェル１２ＰとＮウェル１２ＮにそれぞれＮ型不純物とＰ型不純物からなる高濃度拡散層を形成し、ソース／ドレイン領域を形成する。また、活性領域上にシリサイド形成プロセスにより、ソース／ドレイン領域の表面にシリサイド層を形成する。
【００２２】
ついで、図３−３に示されるように、ゲート電極２２Ａを形成したシリコン基板１０の上面にシリコン酸化物などからなる第１の絶縁膜４１を形成する。その後、図３−４に示されるように、ＣＭＰ技術などによって第１の絶縁膜４１の研磨を行い、ゲート電極２２Ａの表面を露出させる。
【００２３】
ついで、図３−５に示されるように、ゲート電極２２Ａと絶縁膜４１上の全面にレジスト４２を塗布し、フォトリソグラフィ技術によって、Ｎウェル１２Ｎ上とＮＰ境界を含む素子分離絶縁膜１１上のゲート電極２２Ａの部分を開口する。その後、このレジスト４２をマスクとして、Ｎウェル１２Ｎ上とＮＰ境界を含む素子分離絶縁膜１１上のポリシリコン層２２Ａを所定量エッチングする。ここで、Ｎウェル１２Ｎ上のゲート電極２２Ａの高さは、Ｐウェル１２Ｐ上のゲート電極２２Ａの高さを１とすると０．５程度とすることが望ましい。
【００２４】
その後、図３−６に示されるように、レジスト４２を除去する。ついで、図３−７に示されるように、ゲート電極２２Ａと絶縁膜４１上の全面にレジスト４３を塗布し、フォトリソグラフィ技術によって、Ｎウェル１２Ｎ上のゲート電極２２Ａの部分のみを開口する。つまり、Ｐウェル１２Ｐ上の全面と、素子分離絶縁膜１１上のＮＰ境界付近がレジスト４３によってマスクされた状態となる。
【００２５】
ついで、図３−８に示されるように、このレジスト４３をマスクとして、Ｎウェル１２Ｎ上のポリシリコン層２２Ａを所定量エッチングする。ここで、Ｎウェル１２Ｎ上のゲート電極２２Ａの高さは、Ｐウェル１２Ｐ上のゲート電極２２Ａの高さを１とすると、０．３〜０．４程度とすることが望ましい。これにより、Ｐウェル１２Ｐ、ＮＰ境界部、Ｎウェル１２Ｎ上でのゲート電極２２Ａの膜厚は、１：０．５：０．３〜０．４となり、それぞれ異なる値となる。その後、ポリシリコン層２２Ａのエッチング後、レジスト４３を除去する。
【００２６】
ついで、図３−９に示されるように、スパッタリングなどの方法によって、ポリシリコン層２２Ａと第１の絶縁膜４１の全面に、所定の厚さのＮｉ膜４４を形成する。その後、図３−１０に示されるように、熱処理を行って、ゲート電極２２Ａを構成するポリシリコンと、ゲート電極２２Ａ上のＮｉをシリコンと反応させ、ゲート電極２２Ａのシリサイド化を行う。これによって、Ｐウェル１２Ｐ、ＮＰ境界部、およびＮウェル１２Ｎ上には、Ｎｃｈ金属ゲート電極２２Ｎ、金属ゲート電極２２Ｂ、およびＰｃｈ金属ゲート電極２２Ｐがそれぞれ形成される。ここで、Ｎｃｈ金属ゲート電極２２Ｎには、ＮｉＳｉが形成され、金属ゲート電極２２Ｂには、Ｎｉ2Ｓｉが形成され、Ｐｃｈ金属ゲート電極２２Ｐには、Ｎｉ3Ｓｉまたは  Ｎｉ31Ｓｉ12が形成される。これは、シリサイド化前のゲート電極２２Ａの厚さをそれぞれの領域で異ならせ、それらの上に所定の厚さのＮｉ膜４４と反応させるようにしたため、異なる相のニッケルシリサイドが生成される。なお、このとき、熱処理条件は一度であっても、多段階アニールであってもかまわない。また、第１の絶縁膜４１上には、Ｎｉ膜４４は未反応のまま残る。
【００２７】
ついで、図３−１１に示されるように、基板表面のウェット除去を行って、第１の絶縁膜４１上に残ったＮｉ膜４４を除去する。そして、図３−１２に示されるように、シリコン酸化膜などによって、第２の絶縁膜４５の成膜を行なう。このとき、第１の絶縁膜４１と第２の絶縁膜４５とによって、層間絶縁膜４０が形成される。以上の工程によって、図２に示される構造を有する半導体装置が得られる。
【００２８】
この実施の形態１によれば、隣接するウェル間でゲート電極を共通に用いる半導体装置において、Ｎｃｈ金属ゲート電極２２ＮとＰｃｈ金属ゲート電極２２Ｐの間に異種金属相からなる金属ゲート電極２２Ｂを設けるようにしたので、Ｎｃｈ金属ゲート電極２２ＮとＰｃｈ金属ゲート電極２２Ｐのシリサイド形成時におけるＮＰ界面制御が可能となり、その界面の移動によるトランジスタ特性の変動を制御することができるとともに、Ｎｃｈ金属ゲート電極２２ＮとＰｃｈ金属ゲート電極２２Ｐにおいて、所望の組成のシリサイド構造の形成が可能となる。その結果、トランジスタの微細化によるトランジスタ特性の劣化を制御することができるという効果を有する。また、デバイスの微細化も可能となるという効果も有する。
【００２９】
実施の形態２．
図４は、この発明による半導体装置の実施の形態２の構成を模式的に示す断面図である。なお、この図４も、図１のＡ−Ａ断面図を示しており、各金属ゲート電極２２Ｐ，２２Ｎの伸長方向に垂直な方向の断面の形状は、実施の形態１と同一であるので、その説明を省略する。
【００３０】
この実施の形態２の半導体装置では、Ｐウェル１２ＰとＮウェル１２Ｎの境界に位置する素子分離絶縁膜１１上で、Ｎウェル１２Ｎ上に形成されるＰＭＯＳトランジスタのＰｃｈ金属ゲート電極２２Ｐの端部の一部が、素子分離絶縁膜１１上でＰウェル１２Ｐ上に形成されるＮＭＯＳトランジスタのＮｃｈ金属ゲート電極２２Ｎの端部に覆われており、さらに、Ｎｃｈ金属ゲート電極２２ＮがＰｃｈ金属ゲート電極２２Ｐと重なっている部分には、Ｐｃｈ金属ゲート電極２２ＰとＮｃｈ金属ゲート電極２２Ｎのいずれとも異なる異種金属相（シリサイド）からなる金属ゲート電極２２Ｂが形成された構造を有する。なお、実施の形態１の図２と同一の構成要素には同一の符号を付してその説明を省略している。
【００３１】
このような構造によって、Ｎｃｈ金属ゲート電極２２ＮとＰｃｈ金属ゲート電極２２Ｐとの間の電気的接触機能、Ｎｃｈ金属ゲート電極と金属ゲート電極２２Ｂとの間の電気的接触機能、およびＰｃｈ金属ゲート電極と金属ゲート電極２２Ｂとの間の電気的接触機能の３点が同時に備えられる。なお、Ｎｃｈ金属ゲート電極２２Ｎとして、ＮｉＳｉなどのニッケルシリサイドが用いられ、Ｐｃｈ金属ゲート電極２２Ｐとして、Ｎｉ3ＳｉやＮｉ31Ｓｉ12などのニッケルシリサイドが用いられ、金属ゲート電極２２Ｂとして、Ｎｉ2Ｓｉなどのシリサイドが用いられる。
【００３２】
つぎに、このような構造を有する半導体装置の製造方法について説明する。図５−１〜図５−１６は、この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である。まず、図５−１に示されるように、シリコン基板１０の表面にＳＴＩ法などによって素子分離絶縁膜１１を形成し、素子分離絶縁膜１１で区画される所定の領域にウェル注入を行って、Ｐウェル１２ＰおよびＮウェル１２Ｎを形成する。その後、シリコン基板１０の表面の全面にゲート絶縁膜２１とポリシリコン膜２２を順に積層する。
【００３３】
ついで、図５−２に示されるように、Ｎウェル１２Ｎ上と、これに隣接するＰウェル１２Ｐとの間の素子分離絶縁膜１１上のゲート電極形成位置のみを残すように、ポリシリコン層２２とゲート絶縁膜２１をドライエッチングする。これによって、Ｎウェル１２Ｎと、これに隣接する素子分離絶縁膜１１上にゲート電極２２Ａが形成される。その後、Ｐウェル１２Ｐの上面にマスクを行い、Ｎウェル１２Ｎ上に形成されたゲート電極２２Ａとゲート絶縁膜２１の積層体をマスクとしてイオン注入を行い、Ｎウェル１２ＮにＰ型不純物からなる高濃度拡散層を形成してソース／ドレイン領域を形成する。また、Ｎウェル１２Ｎの活性領域上にシリサイド形成プロセスにより、ソース／ドレイン領域の表面にシリサイド層を形成する。
【００３４】
ついで、図５−３に示されるように、シリコン基板１０の上面にシリコン酸化物などからなる第１の絶縁膜４１を形成する。その後、図５−４に示されるように、ＣＭＰ技術などによって第１の絶縁膜４１の研磨を行い、ゲート電極２２Ａの表面を露出させ、図５−５に示されるように、スパッタリングなどの方法によって、ポリシリコン層２２Ａと第１の絶縁膜４１の全面に、所定の厚さのＮｉ膜４４を形成する。ついで、図５−６に示すように、熱処理を行って、ゲート電極２２Ａを構成するポリシリコンと、ゲート電極２２Ａ上のＮｉとを反応させ、ゲート電極２２Ａのシリサイド化を行う。これによって、Ｎウェル１２Ｎ上にはＰｃｈ金属ゲート電極２２Ｐが形成される。ここで、Ｐｃｈ金属ゲート電極２２Ｐを構成する材料として、Ｎｉ3ＳｉまたはＮｉ31Ｓｉ12であることが望ましい。なお、熱処理によってＮｉ3ＳｉまたはＮｉ31Ｓｉ12のような組成を有するＰｃｈ金属ゲート電極が形成されるように、形成したゲート電極２２Ａの厚さに対応したＮｉ膜４４が形成される。また、熱処理条件としては、一度の熱処理であっても、多段階アニールであってもよい。さらに、第１の絶縁膜４１上のＮｉ膜４４は未反応のままである。
【００３５】
その後、図５−７に示されるように、基板表面のウェット除去を行って、第１の絶縁膜４１上に残ったＮｉ膜４４を除去し、さらに、図５−８に示されるように、ウェットエッチングによって、シリコン基板１０上の第１の絶縁膜４１を除去する。
【００３６】
ついで、図５−９に示されるように、シリコン基板１０上に、ゲート絶縁膜２１とポリシリコン層２２を再度形成する。なお、ゲート絶縁膜２１は、既に金属ゲート電極２２Ｐが形成されている領域以外のＰウェル１２Ｐの周辺部にのみ残るようにエッチングを行う。また、図５−１０に示されるように、Ｐウェル１２Ｐ上と、これに隣接するＮウェル１２Ｎとの間の素子分離絶縁膜１１上に形成された金属ゲート電極２２Ｐ上のゲート電極形成位置のみを残すように、ポリシリコン層２２をドライエッチングする。これによって、Ｐウェル１２Ｐと、これに隣接する素子分離絶縁膜１１上の金属ゲート電極２２Ｐ上にゲート電極２２が形成される。ここで、Ｐウェル１２Ｐに成膜したポリシリコン層２２Ａの膜厚を１とした場合に、上記のＰｃｈ金属ゲート電極形成工程で形成したポリシリコン層２２Ａの膜厚が０．３〜０．４程度となるような比率でポリシリコン層２２Ａを成膜することが望ましい。その後、Ｎウェル１２Ｎの上面にマスクを行い、Ｐウェル１２Ｐ上に形成されたゲート電極２２Ａとゲート絶縁膜２１をマスクとしてイオン注入を行い、Ｐウェル１２ＰにＮ型不純物からなる高濃度拡散層を形成してソース／ドレイン領域を形成する。また、Ｐウェル１２Ｐの活性領域上にシリサイド形成プロセスによって、ソース／ドレイン領域の表面にシリサイド層を形成する。
【００３７】
ついで、図５−１１に示されるように、シリコン基板１０の上面にシリコン酸化物などからなる第２の絶縁膜４６を形成する。その後、図５−１２に示されるように、ＣＭＰ技術などによって、第２の絶縁膜４６の研磨を行って、ゲート電極２２Ａの表面を露出させ、図５−１３に示されるように、スパッタリングなどの方法によって、ポリシリコン層２２Ａと第１の絶縁膜４１の全面に、所定の厚さのＮｉ膜４４を形成する。
【００３８】
ついで、図５−１４に示されるように、熱処理を行って、ゲート電極２２Ａを構成するポリシリコンと、ゲート電極２２Ａ上のＮｉ膜４４とを反応させ、ゲート電極２２Ａのシリサイド化を行う。これによって、Ｐウェル１２Ｐ上にはＮｃｈ金属ゲート電極２２Ｎが形成される。また、Ｐウェル１２ＰとＮウェル１２Ｎの境界の素子分離絶縁膜１１上のＰｃｈ金属ゲート電極２２Ｐとポリシリコンからなるゲート電極２２Ａとが重なった部分にも、Ｐｃｈ金属ゲート電極２２ＰとＮｃｈ金属ゲート電極２２Ｎのいずれの組成とも異なる相からなる金属ゲート電極２２Ｂが形成される。このとき、熱処理条件は一度であっても、多段階アニールであってもかまわない。
【００３９】
ここで、Ｎｃｈ金属ゲート電極２２Ｎを構成する材料として、ＮｉＳｉであることが望ましい。また、ＮＰ境界部の金属ゲート電極２２Ｂを構成する材料として、Ｎｉ2Ｓｉであることが望ましい。なお、このような組成のＮｃｈ金属ゲート電極２２Ｎ、金属ゲート電極２２Ｂ、Ｐｃｈ金属ゲート電極２２Ｐを得るために、シリサイド化する前のポリシリコンからなるゲート電極２２Ａの厚さは、Ｐウェル１２Ｐ、素子分離絶縁膜１１、Ｎウェル１２Ｎの順で薄くなることが望ましい。
【００４０】
その後、図５−１５に示されるように、基板表面のウェット除去を行って、第２の絶縁膜４６上に残ったＮｉ膜４４を除去し、さらに、図５−１６に示されるように、シリコン基板１０の上面全面にシリコン酸化膜などからなる第３の絶縁膜４７を形成する。これらの第２と第３の絶縁膜４６，４７によって、層間絶縁膜４０が形成される。以上によって、図４に示される構造の半導体装置が得られる。
【００４１】
この実施の形態２によれば、実施の形態１の効果に加えて、Ｐｃｈ金属ゲート電極２２Ｐを形成した後に、その端部の一部がＮｃｈ金属ゲート電極２２Ｎの元となるポリシリコン層で覆われるようにした後にシリサイド化するので、Ｐｃｈ金属ゲート電極２２Ｐに重なるＮｃｈ金属ゲート電極２２Ｎの部分に、Ｐｃｈ金属ゲート電極２２ＰでもなくＮｃｈ金属ゲート電極２２Ｎでもない異種金属層からなる境界金属ゲート電極２２Ｂが形成される、これらの３者間の密着性が相互に拡散しているためによく、実施の形態１の場合と比べて、Ｎｃｈ金属ゲート電極２２ＮとＰｃｈ金属ゲート電極２２Ｐとの間の接触抵抗が低くなるという効果を有する。
【００４２】
また、実施の形態１と比べて、Ｎｃｈ金属ゲート電極２２ＮとＰｃｈ金属ゲート電極２２Ｐとの間の接触面積が大きくなるので、Ｎｃｈ金属ゲート電極２２ＮとＰｃｈ金属ゲート電極２２Ｐを、同時に電気的接触をとることが可能となり、低抵抗化が実現できるという効果も有する。
【産業上の利用可能性】
【００４３】
以上のように、この発明にかかる半導体装置は、ＭＯＳ−ＬＳＩを構成し、ＭＯＳトランジスタのゲート電極材料としてＦＵＳＩ（FUlly SIlicided）ゲートを用いる半導体デバイス全般に有用である。
【図面の簡単な説明】
【００４４】
【図１】この発明による半導体装置の構成を模式的に示す断面図である。
【図２】図１のＡ−Ａ断面におけるこの実施の形態１の構造を模式的に示す図である。
【図３−１】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その１）。
【図３−２】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その２）。
【図３−３】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その３）。
【図３−４】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その４）。
【図３−５】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その５）。
【図３−６】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その６）。
【図３−７】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その７）。
【図３−８】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その８）。
【図３−９】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その９）。
【図３−１０】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その１０）。
【図３−１１】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その１１）。
【図３−１２】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その１２）。
【図４】この発明による半導体装置の実施の形態２の構成を模式的に示す断面図である。
【図５−１】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その１）。
【図５−２】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その２）。
【図５−３】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その３）。
【図５−４】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その４）。
【図５−５】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その５）。
【図５−６】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その６）。
【図５−７】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その７）。
【図５−８】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その８）。
【図５−９】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その９）。
【図５−１０】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その１０）。
【図５−１１】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その１１）。
【図５−１２】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その１２）。
【図５−１３】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その１３）。
【図５−１４】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その１４）。
【図５−１５】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その１５）。
【図５−１６】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その１６）。
【図６】図１に示される金属ゲートＭＯＳトランジスタのＡ−Ａ断面における従来例を模式的に示す図である。
【図７−１】一般的なフルシリサイドゲートＣＭＯＳトランジスタ構造の従来の製造方法の一例を示す断面図である（その１）。
【図７−２】一般的なフルシリサイドゲートＣＭＯＳトランジスタ構造の従来の製造方法の一例を示す断面図である（その２）。
【図７−３】一般的なフルシリサイドゲートＣＭＯＳトランジスタ構造の従来の製造方法の一例を示す断面図である（その３）。
【図７−４】一般的なフルシリサイドゲートＣＭＯＳトランジスタ構造の従来の製造方法の一例を示す断面図である（その４）。
【図７−５】一般的なフルシリサイドゲートＣＭＯＳトランジスタ構造の従来の製造方法の一例を示す断面図である（その５）。
【図７−６】一般的なフルシリサイドゲートＣＭＯＳトランジスタ構造の従来の製造方法の一例を示す断面図である（その６）。
【図７−７】一般的なフルシリサイドゲートＣＭＯＳトランジスタ構造の従来の製造方法の一例を示す断面図である（その７）。
【図７−８】一般的なフルシリサイドゲートＣＭＯＳトランジスタ構造の従来の製造方法の一例を示す断面図である（その８）。
【図７−９】一般的なフルシリサイドゲートＣＭＯＳトランジスタ構造の従来の製造方法の一例を示す断面図である（その９）。
【図７−１０】一般的なフルシリサイドゲートＣＭＯＳトランジスタ構造の従来の製造方法の一例を示す断面図である（その１０）。
【符号の説明】
【００４５】
１０  シリコン基板
１１  素子分離絶縁膜
１２Ｎ  Ｎウェル
１２Ｐ  Ｐウェル
２０  ゲート構造
２１  ゲート絶縁膜
２２Ｂ  金属ゲート電極
２２Ｐ  Ｐｃｈ金属ゲート電極
２２Ｎ  Ｎｃｈ金属ゲート電極
２３  サイドウォール膜
３１Ｐ，３１Ｎ  ソース／ドレイン領域
３２Ｐ，３２Ｎ  シリサイド層
４０  層間絶縁膜
【図１】
2008021903.tif 000003
【図２】
2008021903.tif 000004
【図３−１】
2008021903.tif 000005
【図３−２】
2008021903.tif 000006
【図３−３】
2008021903.tif 000007
【図３−４】
2008021903.tif 000008
【図３−５】
2008021903.tif 000009
【図３−６】
2008021903.tif 000010
【図３−７】
2008021903.tif 000011
【図３−８】
2008021903.tif 000012
【図３−９】
2008021903.tif 000013
【図３−１０】
2008021903.tif 000014
【図３−１１】
2008021903.tif 000015
【図３−１２】
2008021903.tif 000016
【図４】
2008021903.tif 000017
【図５−１】
2008021903.tif 000018
【図５−２】
2008021903.tif 000019
【図５−３】
2008021903.tif 000020
【図５−４】
2008021903.tif 000021
【図５−５】
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【図５−６】
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【図５−７】
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【図５−８】
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【図５−９】
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【図５−１０】
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【図５−１１】
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【図５−１２】
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【図５−１３】
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【図５−１４】
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【図５−１５】
2008021903.tif 000032
【図５−１６】
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【図６】
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【図７−１】
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【図７−２】
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【図７−３】
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【図７−４】
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【図７−５】
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【図７−６】
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【図７−７】
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【図７−８】
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【図７−９】
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【図７−１０】
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