(57)【要約】【課題】従来のフラッシュＥＥＰＲＯＭ等の不揮発性のメモリセルのデータ消去は、任意のブロック内のすべてのメモリセル群の消去が完了するまで、同一の消去電圧を印加し続けるため、消去完了後のメモリセル閾値分布は過剰消去傾向のブロードな分布となり、エンデュランス耐性，リテンション特性等の信頼性特性の劣化や消去後の書き込み時間増加といった問題を引き起こす。【解決手段】同時にデータ消去されるメモリブロック１０内のさらに細分化されたメモリセルエリア１１，１２ごとに固有の消去手段３１，３２および消去完了検知手段２１，２２を有し、メモリセルエリア内の少なくとも１つのメモリセルの閾値が消去完了レベルに達して消去完了した場合、当該メモリエリア内に対する消去電圧印加を緩和してメモリセルが受けるストレス量を低減させる。閾値がすでに消去完了レベルに到達しているメモリセルに対する過剰消去を抑制できるため、高信頼性あるいは高速書き込みが実現可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の不揮発性のメモリセルがマトリックス状に配置され、前記メモリセルのデータ消去時にはすべてのメモリセルが同時に消去されるメモリブロックと、
前記メモリブロック内の少なくとも２つ以上に細分化されたメモリセルエリアごとに設けられ、前記メモリセルの閾値が所定の消去完了レベルに達して消去完了したか否かを判定する複数の消去完了検知手段と、
消去完了検知結果に応じて前記細分化されたメモリセルエリアごとに固有に前記メモリセルのゲート電極、ドレイン電極、ソース電極、基板へ所定の消去電圧を一定時間印加する複数の消去手段とを備えた半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、前記メモリセルのゲート電極、ドレイン電極、ソース電極、基板へ所定の消去電圧を一定時間印加して前記メモリセルの閾値を変化させて消去動作を行うステップと、
前記消去動作中に、前記メモリブロック内の少なくとも２つ以上に細分化された任意の前記メモリセルエリア内で、少なくとも１つの前記メモリセルの閾値が所定の消去完了レベルに達して消去完了したかを判定するステップと、
少なくとも１つの前記メモリセルが消去完了したときに、メモリセルが受けるストレス量を低減するために当該メモリセルエリアに対する消去電圧印加を緩和するステップと、
当該メモリエリア内の他のすべてのメモリセルの閾値が所定の消去完了レベルに到達するまで、前記緩和した消去電圧での消去動作を繰り返すステップとを含む半導体記憶装置のデータ消去方法。
【請求項３】
前記メモリセルエリアに対する消去電圧印加を緩和するステップにおいて、前記メモリセルのゲート電極、ドレイン電極、ソース電極、基板への消去電圧レベルを低減する請求項２に記載の半導体記憶装置のデータ消去方法。
【請求項４】
前記メモリセルエリアに対する消去電圧印加を緩和するステップにおいて、前記メモリセルへの消去電圧印加時間を短縮する請求項２に記載の半導体記憶装置のデータ消去方法。
【請求項５】
消去電圧印加の緩和の度合いを複数種類もたせる請求項２に記載の半導体記憶装置のデータ消去方法。
【請求項６】
前記メモリセルエリアに対する消去電圧印加を緩和するステップにおいて、消去実行時の温度に応じて前記消去電圧印加の緩和の度合いを選択する請求項５に記載の半導体記憶装置のデータ消去方法。
【請求項７】
前記メモリセルエリアに対する消去電圧印加を緩和するステップにおいて、前記メモリブロック内の少なくとも２つ以上に細分化された任意のメモリセルエリア内におけるメモリセル間の閾値変化速度差に応じて前記消去電圧印加の緩和の度合いを選択する請求項５に記載の半導体記憶装置のデータ消去方法。
【請求項８】
前記メモリセルエリアに対する消去電圧印加を緩和するステップにおいて、前記メモリセルの書き込み時の閾値変化速度と消去時の閾値変化速度に応じて前記消去電圧印加の緩和の度合いを選択する請求項５に記載の半導体記憶装置のデータ消去方法。
【請求項９】
前記消去電圧印加の緩和を段階的に行う請求項２に記載の半導体記憶装置のデータ消去方法。
【請求項１０】
前記メモリセルの閾値到達判定レベルを複数種類もたせて、前記消去電圧印加の段階的緩和における切り替えは、前記閾値到達判定レベルに達するごとに行う請求項９に記載の半導体記憶装置のデータ消去方法。
【請求項１１】
前記消去電圧印加の段階的緩和を一定時間ごとに行う請求項９に記載の半導体記憶装置のデータ消去方法。
【請求項１２】
前記消去電圧印加の段階的緩和における切り替えは、閾値が所定の消去完了レベルに達して消去完了したメモリセルの数に応じて行う請求項９に記載の半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意のブロック内のメモリセルを一括して同時にデータ消去する半導体記憶装置および半導体記憶装置のデータ消去方法に関する。
【背景技術】
【０００２】
従来、フラッシュＥＥＰＲＯＭ等の不揮発性のメモリセルのデータ消去においては、任意のブロック内のすべてのメモリセル群のすべてに対して同時に、メモリセルのゲート電極、ドレイン電極、ソース電極、基板へ所定の消去電圧を一定時間印加して、メモリセルの閾値を変化（上昇または下降）させる（消去）。次いで、メモリセルの閾値が所定の消去完了レベルに達して消去完了したか否かの判定を行い（消去完了検知、消去ベリファイ）、ブロック内のすべてのメモリセルの閾値が消去完了レベルに到達するまで「消去〜消去完了検知」の動作を繰り返す。
【０００３】
図１４は従来の半導体記憶装置の構成を示すブロック図である。図１４において、１０は複数の不揮発性のメモリセルがマトリックス状に配置され、メモリセルのデータ消去時にはすべてのメモリセルが同時に消去されるメモリブロック、１１，１２はメモリブロック１０内のさらに細分化された第１および第２のメモリセルエリア、２０はメモリセルの閾値が消去完了レベルに達して消去完了したか否かを判定する消去完了検知手段、３０は消去完了検知結果に応じてメモリセルのゲート電極、ドレイン電極、ソース電極、基板へ所定の消去電圧を一定時間印加する消去手段である。
【０００４】
この従来の半導体記憶装置の動作は次のとおりである。
【０００５】
まず、メモリブロック１０内のすべてのメモリセルのゲート電極、ドレイン電極、ソース電極、基板へ所定の消去電圧を一定時間印加してメモリセルの閾値を変化（上昇または下降）させる（消去）。
【０００６】
次に、第１のメモリセルエリア１１および第２のメモリセルエリア１２のすべてのメモリセルについて閾値が消去完了レベルに到達しているかどうかを消去完了検知手段２０により判定する（消去完了検知）。
【０００７】
消去完了検知の判定の結果、第１のメモリセルエリア１１および第２のメモリセルエリア１２内のすべてのメモリセルがまだ所定の閾値レベルに到達していない場合は、消去手段３０により判定動作前の消去実行時と同じ消去電圧を同じ時間印加する。
【０００８】
この消去〜消去完了検知の動作を第１のメモリセルエリア１１および第２のメモリセルエリア１２内のすべてのメモリセルの閾値が消去完了レベルに到達するまで繰り返す。
【非特許文献１】升岡富士雄著、『躍進するフラッシュメモリ』、工業調査会、１９９２年１０月
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、製造工程中のプロセスばらつき等の影響により、ブロック内のメモリセル間には消去時の閾値変化速度（消去速度）にばらつきが生じる。図１５は消去動作に伴うメモリセルの閾値の変化と閾値分布を表す。Φ０は消去前の閾値分布、Φ１は消去後の閾値分布である。Ｋ１は消去前の閾値分布Φ０のうち閾値が最大の領域についての下降線、Ｋ２は閾値分布Φ０のうち閾値が最小の領域についての下降線である。下降線Ｋ１は、ブロック中で消去速度が最も遅いメモリセルの閾値変化に対応する。下降線Ｋ２は、ブロック中で消去速度が最も速いメモリセルの閾値変化に対応する。下降線Ｋ１が所定の消去完了レベルＶt0に到達するまで消去電圧が印加される。このため、ブロック中の他のメモリセルは、消去完了レベルＶt0に達してからも、消去電圧の印加を受け続けることになる。下降線Ｋ２の場合が最も過剰で、その過剰消去の時間はＴｏである。
【００１０】
結果として、ブロック内の全メモリセルの消去完了後のメモリセル閾値分布は過剰消去傾向のブロードな分布となり、エンデュランス（endurance）耐性、リテンション（retention）特性等の信頼性特性の劣化や消去後の書き込み時間の増加といった問題を引き起こすことになる。
【００１１】
本発明は、このような事情に鑑みて創作したものであり、エンデュランス耐性、リテンション特性等の信頼性特性の向上や消去後の書き込みを高速化するために、ブロック内のメモリセル中で閾値がすでに消去完了レベルに到達しているメモリセルに対する過剰消去を抑制できる半導体記憶装置およびそのデータ消去方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明による半導体記憶装置は、複数の不揮発性のメモリセルがマトリックス状に配置され、前記メモリセルのデータ消去時にはすべてのメモリセルが同時に消去されるメモリブロックと、前記メモリブロック内の少なくとも２つ以上に細分化されたメモリセルエリアごとに設けられ、前記メモリセルの閾値が所定の消去完了レベルに達して消去完了したか否かを判定する複数の消去完了検知手段と、消去完了検知結果に応じて前記細分化されたメモリセルエリアごとに固有に前記メモリセルのゲート電極、ドレイン電極、ソース電極、基板へ所定の消去電圧を一定時間印加する複数の消去手段とを備えた構成とされている。
【００１３】
そして、本発明による半導体記憶装置のデータ消去方法は、
上記の半導体記憶装置において、前記メモリセルのゲート電極、ドレイン電極、ソース電極、基板へ所定の消去電圧を一定時間印加して前記メモリセルの閾値を変化（上昇または下降）させて消去動作を行うステップと、
前記消去動作中に、前記メモリブロック内の少なくとも２つ以上に細分化された任意の前記メモリセルエリア内で、少なくとも１つの前記メモリセルの閾値が所定の消去完了レベルに達して消去完了したかを判定するステップと、
少なくとも１つの前記メモリセルが消去完了したときに、メモリセルが受けるストレス量を低減するために当該メモリセルエリアに対する消去電圧印加を緩和するステップと、
当該メモリエリア内の他のすべてのメモリセルの閾値が所定の消去完了レベルに到達するまで、前記緩和した消去電圧での消去動作を繰り返すステップとを含むものである。
【００１４】
上記のように構成することにより、プロセスばらつき等に起因してブロック内のメモリセルの閾値に分布が生じている場合に、閾値分布で閾値が最小の領域の閾値変化ラインが早期に消去完了レベルに到達すると、そのメモリセルエリアでは消去電圧を緩和して消去動作を続けることにより、消去完了レベルに達していないメモリセルエリアでの消去動作を引き続き緩和前の消去電圧で消去動作と並行させても、すでに消去完了レベルに達したメモリセルエリアでのメモリセルに対する過剰消去は抑制され、メモリセルが受けるストレス量は低減される。その結果として、消去完了後のメモリセル閾値分布は従来技術に比べてタイト（締まった状態）に収束し、エンデュランス耐性、リテンション特性等の信頼性特性の向上や消去後の書き込みを高速に行う上で有利に展開する。
【００１５】
上記の半導体記憶装置のデータ消去方法において、前記メモリセルエリアに対する消去電圧印加を緩和するステップでは、前記メモリセルのゲート電極、ドレイン電極、ソース電極、基板への消去電圧レベルを低減するという態様がある。
【００１６】
この場合、消去電圧印加１回当たりの閾値変化量を抑制するため、ブロック内のメモリセル間の消去速度のばらつきが大きい場合でも、消去完了後のメモリセル閾値分布のタイトな収束を精度良く行うことが可能となる。
【００１７】
また、上記の半導体記憶装置のデータ消去方法において、前記メモリセルエリアに対する消去電圧印加を緩和するステップでは、前記メモリセルへの消去電圧印加時間を短縮するという態様がある。
【００１８】
この場合、複数の消去電圧レベルを必要とせず、タイマー調整程度で実現可能であり、比較的小面積のチップサイズ増加だけで、消去完了後のメモリセル閾値分布をタイトに収束させることが可能となる。
【００１９】
また、上記の半導体記憶装置のデータ消去方法において、消去電圧印加の緩和の度合いを複数種類もたせて用途に応じて緩和度合いを選択可能にするという態様がある。
【００２０】
この場合、信頼性特性の劣化よりも消去速度の高速化を重視したい場合と、消去速度よりも信頼性特性の向上を重視したい場合とで、消去電圧印加の緩和度合いが変更可能であり、用途に応じて適正な消去動作が行える。例えば、検査工程中は書き換えを数回しか実施しないため、信頼性特性の劣化は考慮不要である。また、例えば、半導体記憶装置を搭載したセット商品のプログラム開発時は頻繁に書き換えを実施するため、信頼性特性の劣化抑制の必要がある。
【００２１】
また、上記の半導体記憶装置のデータ消去方法において、前記メモリセルエリアに対する消去電圧印加を緩和するステップでは、消去実行時の温度に応じて前記消去電圧印加の緩和の度合いを選択するという態様がある。
【００２２】
この場合、消去速度の温度依存性をキャンセルすることが可能で、多様な温度条件下での消去実行においても、消去完了後のメモリセル閾値分布のタイトな収束を精度良く行うことが可能となる。
【００２３】
また、上記の半導体記憶装置のデータ消去方法において、前記メモリセルエリアに対する消去電圧印加を緩和するステップでは、前記メモリブロック内の少なくとも２つ以上に細分化された任意のメモリセルエリア内におけるメモリセル間の閾値変化速度差に応じて前記消去電圧印加の緩和の度合いを選択するという態様がある。
【００２４】
この場合、製造工程中のプロセスばらつきによりメモリセル間の消去速度に差がある場合でも、消去完了後のメモリセル閾値分布のタイトな収束を精度良く行うことが可能となる。
【００２５】
また、上記の半導体記憶装置のデータ消去方法において、前記メモリセルエリアに対する消去電圧印加を緩和するステップでは、前記メモリセルの書き込み時の閾値変化速度と消去時の閾値変化速度に応じて前記消去電圧印加の緩和の度合いを選択するという態様がある。
【００２６】
この場合、メモリセルの消去速度が速く書き込み速度が遅いことから消去より書き込みを高速化したい場合や、逆に消去速度が遅く書き込み速度が速いことから書き込みより消去を高速化したい場合等、メモリセルの消去、書き込み速度の実力に応じて消去電圧印加の緩和度合いを変更することが可能であり、（消去＋書き込み）のトータル時間となる書き換え時間が短縮化される。
【００２７】
また、上記の半導体記憶装置のデータ消去方法において、前記消去電圧印加の緩和を段階的に行うという態様がある。
【００２８】
この場合、消去電圧印加の緩和を１回限りとする場合に比べて、消去完了後のメモリセル閾値分布のタイトな収束がより精度良く実現される。
【００２９】
また、上記の消去電圧印加の緩和を段階的に行う半導体記憶装置のデータ消去方法において、前記メモリセルの閾値到達判定レベルを複数種類もたせて、前記消去電圧印加の段階的緩和における切り替えは、前記閾値到達判定レベルに達するごとに行うという態様がある。
【００３０】
この場合、最終的に到達させたいメモリセルの閾値レベルに達する前から消去電圧印加を緩和することが可能で、消去完了後のメモリセル閾値分布のタイトな収束がさらに精度良く実現される。
【００３１】
また、上記の消去電圧印加の緩和を段階的に行う半導体記憶装置のデータ消去方法において、前記消去電圧印加の段階的緩和を一定時間ごとに行うという態様がある。
【００３２】
この場合、カウンタやタイマー等の回路追加で実現可能であるため、比較的小面積のチップサイズ増加だけで消去完了後のメモリセル閾値分布をタイトに収束させることが可能となる。
【００３３】
また、上記の消去電圧印加の緩和を段階的に行う半導体記憶装置のデータ消去方法において、前記消去電圧印加の段階的緩和における切り替えは、閾値が所定の消去完了レベルに達して消去完了したメモリセルの数に応じて行うという態様がある。
【００３４】
この場合、製造工程中のプロセスばらつきによるメモリセル間の消去速度差が大きい場合、差がほとんどないような場合、いずれの場合でも、消去完了後のメモリセル閾値分布のタイトな収束を精度良く行うことが可能となる。
【発明の効果】
【００３５】
本発明によれば、ブロック内のメモリセルの中で閾値がすでに消去完了レベルに到達しているメモリセルに対する過剰消去を抑制できる。このため、従来技術に比べて、消去完了後のメモリセル閾値分布はよりタイトに収束し、その結果、エンデュランス耐性、リテンション特性等の信頼性特性の向上や消去後の書き込みの高速化を図ることができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明にかかわる半導体記憶装置およびそのデータ消去方法の実施の形態を図面を用いて詳細に説明する。
【００３７】
（実施の形態１）
図１は本発明の実施の形態１における半導体記憶装置の構成を示すブロック図である。図１において、１０は複数の不揮発性のメモリセルがマトリックス状に配置され、メモリセルのデータ消去時にはすべてのメモリセルが同時に消去されるメモリブロック、１１，１２はメモリブロック１０内のさらに細分化された第１および第２のメモリセルエリアである。２１は第１のメモリセルエリア１１において、メモリセルの閾値が所定の消去完了レベルに達して消去完了したか否かを判定する第１の消去完了検知手段、２２は第２のメモリセルエリア１２において、メモリセルの閾値が所定の消去完了レベルに達して消去完了したか否かを判定する第２の消去完了検知手段、３１は第１の消去完了検知手段２１からの消去完了検知結果に応じて第１のメモリセルエリア１１においてメモリセルのゲート電極、ドレイン電極、ソース電極、基板へ所定の消去電圧を一定時間印加する第１の消去手段、３２は第２の消去完了検知手段２２からの消去完了検知結果に応じて第２のメモリセルエリア１２においてメモリセルのゲート電極、ドレイン電極、ソース電極、基板へ所定の消去電圧を一定時間印加する第２の消去手段である。
【００３８】
次に、以上のように構成された本実施の形態の半導体記憶装置の動作を図２のフローチャートに従って説明する。
【００３９】
ステップＳ１１〜Ｓ１７は第１のメモリセルエリア１１に対して実行されるルーチンであり、ステップＳ２１〜Ｓ２７は第２のメモリセルエリア１２に対して実行されるルーチンであり、これら２つのルーチンは並列処理されるものとなっている。
【００４０】
まず、ステップＳ１１において、第１の消去手段３１は、メモリブロック１０内の第１のメモリセルエリア１１に対して、すべてのメモリセルのゲート電極、ドレイン電極、ソース電極、基板へ所定の消去電圧を一定時間印加する。これにより、メモリセルの閾値を変化（上昇または下降）させる（消去動作）。同様に、ステップＳ２１では、第２の消去手段３２は、第２のメモリセルエリア１２に対して、すべてのメモリセルのゲート電極、ドレイン電極、ソース電極、基板へ所定の消去電圧を一定時間印加する。これにより、メモリセルの閾値を変化（上昇または下降）させる。
【００４１】
次いでステップＳ１２において、第１の消去完了検知手段２１は、第１のメモリセルエリア１１内の少なくとも１つのメモリセルの閾値が消去完了レベルに達しているかどうかを判定する。判定結果が否定的のときはステップＳ１１に戻り、第１の消去手段３１により判定動作前の消去実行時と同じ消去電圧を同じ時間印加する。肯定的のときはステップＳ１３に進む。同様に、ステップＳ２２では、第２の消去完了検知手段２２は、第２のメモリセルエリア１２内の少なくとも１つのメモリセルの閾値が消去完了レベルに達しているかどうかを判定する。判定結果が否定的のときはステップＳ２１に戻り、第２の消去手段３２により判定動作前の消去実行時と同じ消去電圧を同じ時間印加する。肯定的のときはステップＳ２３に進む。
【００４２】
ステップＳ１２の判定の結果、第１のメモリセルエリア１１内の少なくとも１つのメモリセルの閾値が消去完了レベルに達していてステップＳ１３に進むと、第１の消去手段３１は、消去電圧を判定前の消去実行時よりも低く設定する（緩和）。次いでステップＳ１４において、第１の消去手段３１は設定変更後の消去電圧のもとで初期と同一時間だけ第１のメモリセルエリア１１に対して消去電圧を印加する。同様に、ステップＳ２２の判定の結果、第２のメモリセルエリア１２内の少なくとも１つのメモリセルの閾値が消去完了レベルに達していてステップＳ２３に進むと、第２の消去手段３２は、消去電圧を判定前の消去実行時よりも低く設定する（緩和）。次いでステップＳ２４において、第２の消去手段３２は設定変更後の消去電圧のもとで初期と同一時間だけ第２のメモリセルエリア１２に対して消去電圧を印加する。
【００４３】
次いでステップＳ１５において、第１のメモリセルエリア１１内のすべてのメモリセルの閾値が消去完了レベルに到達したかを判定する（消去完了検知）。判定結果が否定的のときはステップＳ１４に戻って、消去動作を繰り返す。判定結果が肯定的となったときは、ステップＳ１６に進み、消去完了フラグＦ１をセットする。次いでステップＳ１７において、第２のメモリセルエリア１２についての消去完了フラグＦ２がセットされているのを確認して、すべての処理を終了する。同様に、ステップＳ２５では、第２のメモリセルエリア１２内のすべてのメモリセルの閾値が消去完了レベルに到達したかを判定する。判定結果が否定的のときはステップＳ２４に戻って、消去動作を繰り返す。判定結果が肯定的となったときは、ステップＳ２６に進み、消去完了フラグＦ２をセットする。次いでステップＳ２７において、第１のメモリセルエリア１１についての消去完了フラグＦ１がセットされているのを確認して、すべての処理を終了する。
【００４４】
図３（ａ）は本実施の形態の消去動作を行うことによるメモリセルの閾値分布の変化を表す。縦軸はメモリセルの閾値のレベルを表し、横軸は時間経過を表す。図３（ｂ）は消去電圧の変化を示す。初期の消去電圧レベルはＶｅ１、メモリセルエリア内の少なくとも１つのメモリセルの閾値が消去完了レベルＶt0に到達した後の消去電圧レベルはＶｅ２であり、Ｖｅ１＞Ｖｅ２である。
【００４５】
消去前の閾値分布Φ０から消去後の閾値分布Φ１を結ぶ下降線は消去動作の時間経過を示す。Ｋ１は消去前の閾値分布Φ０のうち閾値が最大の領域についての下降線、Ｋ２は閾値分布Φ０のうち閾値が最小の領域についての下降線である。下降線Ｋ１と下降線Ｋ２とは通常は互いに平行である。閾値分布Φ０のうち閾値が最小の領域は、下降線Ｋ２で示すように消去完了レベルＶt0に対して早期に到達する。消去完了レベルＶt0に達した後は、消去電圧を低減することにより、消去動作のストレスを緩和している。その結果、下降線Ｋ２は勾配が緩いものとなり、消去後の閾値分布Φ１は従来技術に比べて、タイト（tight：締まった状態）に収束したものとなっている。その結果、すでに消去動作が完了したメモリセルに対する過剰消去を抑制することができる。
【００４６】
（実施の形態２）
本発明の実施の形態２における半導体記憶装置のデータ消去方法は、メモリセルが受けるストレス量の低減において、メモリセルへの消去電圧印加時間を短縮するものである。
【００４７】
図４は本発明の実施の形態２における半導体記憶装置のデータ消去方法の処理の手順を示すフローチャートである。実施の形態１の場合の図２の動作と異なる点は、ステップＳ１３ａ，１４ａ，２３ａ，２４ａである。
【００４８】
ステップＳ１２の判定の結果、第１のメモリセルエリア１１内の少なくとも１つのメモリセルの閾値が消去完了レベルに達していてステップＳ１３ａに進むと、第１の消去手段３１は、消去電圧印加時間を判定前の消去実行時よりも短く設定する。次いでステップＳ１４ａにおいて、第１の消去手段３１は設定変更後の消去電圧印加時間のもとで初期と同一の消去電圧を第１のメモリセルエリア１１に対して印加する。同様に、ステップＳ２２の判定の結果、第２のメモリセルエリア１２内の少なくとも１つのメモリセルの閾値が消去完了レベルに達していてステップＳ２３ａに進むと、第２の消去手段３２は、消去電圧印加時間を判定前の消去実行時よりも短く設定する。次いでステップＳ２４ａにおいて、第２の消去手段３２は設定変更後の消去電圧印加時間のもとで初期と同一の消去電圧を第２のメモリセルエリア１２に対して印加する。その他の動作については、実施の形態１と同様である。
【００４９】
図５は本実施の形態の消去動作を行うことによるメモリセルの閾値分布の変化を表す。閾値分布Φ０のうち閾値が最小の領域についての下降線Ｋ２は、消去完了レベルＶt0に対して早期に到達し、その後は、消去電圧を印加しない時間帯を設けることにより消去電圧印加時間を短縮し、消去動作のストレスを緩和している。消去電圧レベルＶｅ１は一定に保たれる。
【００５０】
（実施の形態３）
本発明の実施の形態３における半導体記憶装置のデータ消去方法は、メモリセルが受けるストレス量の低減において、メモリセルへの消去電圧を低減するに当たり、複数の消去電圧の中から選択するものである。
【００５１】
図６は本発明の実施の形態３における半導体記憶装置のデータ消去方法の処理の手順を示すフローチャートである。実施の形態１の場合の図２の動作と異なる点は、ステップＳ１３ｂ，Ｓ２３ｂである。第１の消去手段３１および第２の消去手段３２は、第１のメモリセルエリア１１、第２のメモリセルエリア１２に対して印加する消去電圧レベルとして、初期の消去電圧レベルＶｅ１以外に、ストレス緩和のための複数の消去電圧レベルＶｅ２，Ｖｅ３，Ｖｅ４をもっている。ストレス緩和のための消去電圧レベルとして、Ｖｅ２，Ｖｅ３，Ｖｅ４のうちいずれを選択するかはあらかじめ設定しておくものとする。
【００５２】
ステップＳ１２の判定の結果、第１のメモリセルエリア１１内の少なくとも１つのメモリセルの閾値が消去完了レベルに達していてステップＳ１３ｂに進むと、第１の消去手段３１は、消去電圧を判定前の消去実行時よりも低く設定するに、あらかじめ設定してあるストレス緩和のための消去電圧レベル（Ｖｅ２，Ｖｅ３，Ｖｅ４のうちのいずれか）を選択する。同様に、ステップＳ２２の判定の結果、第２のメモリセルエリア１２内の少なくとも１つのメモリセルの閾値が消去完了レベルに達していてステップＳ２３ｂに進むと、第２の消去手段３２は、消去電圧を判定前の消去実行時よりも低く設定するに、あらかじめ設定してあるストレス緩和のための消去電圧レベル（Ｖｅ２，Ｖｅ３，Ｖｅ４のうちのいずれか）を選択する。ステップＳ１３ｂで選択される消去電圧レベルとステップＳ２３ｂで選択される消去電圧レベルとは原則的には同じである。その他の動作については、実施の形態１と同様である。
【００５３】
図７は本実施の形態の消去動作を行うことによるメモリセルの閾値分布の変化を表す。閾値分布Φ０のうち閾値が最小の領域についての下降線Ｋ２は、消去完了レベルＶt0に対して早期に到達し、その後は、ストレス緩和のための複数の消去電圧レベルＶｅ２，Ｖｅ３，Ｖｅ４のうちから条件に応じてあらかじめ選択された消去電圧レベルに切り替える。下降線Ｋ２の勾配は、消去電圧レベルが低いほど緩やかなものとなり、消去後の閾値分布Φ１はよりタイトになる。
【００５４】
本実施の形態によれば、少なくとも１つのメモリセルの閾値が消去完了レベルに達した後の消去動作において、消去電圧印加緩和の度合いを複数種類もたせて緩和度合いを選択可能としているので、消去後の閾値分布Φ１を条件に応じた収束状態に調整することが可能になる。
【００５５】
（実施の形態４）
本発明の実施の形態４における半導体記憶装置のデータ消去方法は、メモリセルが受けるストレスの緩和のために低減すべきメモリセルへの消去電圧を複数の消去電圧の中から選択するに当たり、消去実行時の温度に応じて選択するものである。
【００５６】
図８は本発明の実施の形態４における半導体記憶装置のデータ消去方法の処理の手順を示すフローチャートである。実施の形態３の場合の図６の動作と異なる点は、ステップＳ１３ｃ，Ｓ２３ｃである。第１の消去手段３１および第２の消去手段３２は、環境温度を測定する温度測定手段から環境温度情報を受け取るようになっており、ストレス緩和のための複数の消去電圧レベルＶｅ２，Ｖｅ３，Ｖｅ４を環境温度に応じて選択するようになっている。
【００５７】
ステップＳ１２の判定の結果、第１のメモリセルエリア１１内の少なくとも１つのメモリセルの閾値が消去完了レベルに達しているときは、ステップＳ１３ｃに進み、第１の消去手段３１は、消去電圧を判定前の消去実行時よりも低く設定するに、ストレス緩和のための消去電圧レベル（Ｖｅ２，Ｖｅ３，Ｖｅ４のうちのいずれか）を温度測定手段が示す環境温度に応じて選択する。同様に、ステップＳ２２の判定の結果、第２のメモリセルエリア１２内の少なくとも１つのメモリセルの閾値が消去完了レベルに達していてステップＳ２３ｃに進むと、第２の消去手段３２は、消去電圧を判定前の消去実行時よりも低く設定するに、ストレス緩和のための消去電圧レベル（Ｖｅ２，Ｖｅ３，Ｖｅ４のうちのいずれか）を温度測定手段が示す環境温度に応じて選択する。ステップＳ１３ｃで選択される消去電圧レベルとステップＳ２３ｃで選択される消去電圧レベルとは原則的には同じである。その他の動作については、実施の形態３と同様である。本実施の形態には図７が踏襲される。
【００５８】
本実施の形態によれば、少なくとも１つのメモリセルの閾値が消去完了レベルに達した後の消去動作において、消去電圧印加緩和の度合いを複数種類もたせ、消去実行時の環境温度に応じて消去電圧印加の緩和の度合いを選択可能としているので、消去後の閾値分布Φ１を環境温度条件に応じた収束状態に調整することが可能になる。
【００５９】
（実施の形態５）
本発明の実施の形態５における半導体記憶装置のデータ消去方法は、メモリセルが受けるストレスの緩和のために低減すべきメモリセルへの消去電圧を複数の消去電圧の中から選択するに当たり、メモリブロック内の少なくとも２つ以上に細分化された任意のメモリセルエリア内におけるメモリセル間の消去速度差に応じて選択するものである。
【００６０】
図９は本発明の実施の形態５における半導体記憶装置のデータ消去方法の処理の手順を示すフローチャートである。実施の形態３の場合の図６の動作と異なる点は、ステップＳ１３ｄ，Ｓ２３ｄである。第１の消去手段３１および第２の消去手段３２は、第１のメモリセルエリア１１と第２のメモリセルエリア１２のメモリセル間の消去速度差を測定する消去速度差測定手段から消去速度差情報を受け取るようになっており、ストレス緩和のための複数の消去電圧レベルＶｅ２，Ｖｅ３，Ｖｅ４を消去速度差に応じて選択するようになっている。
【００６１】
ステップＳ１２の判定の結果、第１のメモリセルエリア１１内の少なくとも１つのメモリセルの閾値が消去完了レベルに達しているときは、ステップＳ１３ｄに進み、第１の消去手段３１は、消去電圧を判定前の消去実行時よりも低く設定するに、ストレス緩和のための消去電圧レベル（Ｖｅ２，Ｖｅ３，Ｖｅ４のうちのいずれか）を消去速度差測定手段が示す消去速度差に応じて選択する。同様に、ステップＳ２２の判定の結果、第２のメモリセルエリア１２内の少なくとも１つのメモリセルの閾値が消去完了レベルに達していてステップＳ２３ｄに進むと、第２の消去手段３２は、消去電圧を判定前の消去実行時よりも低く設定するに、ストレス緩和のための消去電圧レベル（Ｖｅ２，Ｖｅ３，Ｖｅ４のうちのいずれか）を消去速度差測定手段が示す消去速度差に応じて選択する。ステップＳ１３ｄで選択される消去電圧レベルとステップＳ２３ｄで選択される消去電圧レベルとは原則的には同じである。その他の動作については、実施の形態３と同様である。本実施の形態には図７が踏襲される。
【００６２】
本実施の形態によれば、少なくとも１つのメモリセルの閾値が消去完了レベルに達した後の消去動作において、消去電圧印加緩和の度合いを複数種類もたせ、消去実行時の細分化された任意のメモリセルエリア内におけるメモリセル間の消去速度差に応じて消去電圧印加の緩和の度合いを選択可能としているので、消去後の閾値分布Φ１を消去速度差に応じた収束状態に調整することが可能になる。
【００６３】
（実施の形態６）
本発明の実施の形態６における半導体記憶装置のデータ消去方法は、メモリセルが受けるストレスの緩和のために低減すべきメモリセルへの消去電圧を複数の消去電圧の中から選択するに当たり、メモリセルの書き込み時の閾値変化速度と消去時の閾値変化速度に応じて選択するものである。
【００６４】
図１０は本発明の実施の形態６における半導体記憶装置のデータ消去方法の処理の手順を示すフローチャートである。実施の形態３の場合の図６の動作と異なる点は、ステップＳ１３ｅ，Ｓ２３ｅである。第１の消去手段３１および第２の消去手段３２は、メモリセルの書き込み時の閾値変化速度と消去時の閾値変化速度を測定する閾値変化速度測定手段から閾値変化速度情報を受け取るようになっており、ストレス緩和のための複数の消去電圧レベルＶｅ２，Ｖｅ３，Ｖｅ４を閾値変化速度報に応じて選択するようになっている。
【００６５】
ステップＳ１２の判定の結果、第１のメモリセルエリア１１内の少なくとも１つのメモリセルの閾値が消去完了レベルに達しているときは、ステップＳ１３ｅに進み、第１の消去手段３１は、消去電圧を判定前の消去実行時よりも低く設定するに、ストレス緩和のための消去電圧レベル（Ｖｅ２，Ｖｅ３，Ｖｅ４のうちのいずれか）を閾値変化速度測定手段が示す閾値変化速度に応じて選択する。同様に、ステップＳ２２の判定の結果、第２のメモリセルエリア１２内の少なくとも１つのメモリセルの閾値が消去完了レベルに達していてステップＳ２３ｅに進むと、第２の消去手段３２は、消去電圧を判定前の消去実行時よりも低く設定するに、ストレス緩和のための消去電圧レベル（Ｖｅ２，Ｖｅ３，Ｖｅ４のうちのいずれか）を閾値変化速度測定手段が示す閾値変化速度に応じて選択する。ステップＳ１３ｅで選択される消去電圧レベルとステップＳ２３ｅで選択される消去電圧レベルとは原則的には同じである。その他の動作については、実施の形態３と同様である。本実施の形態には図７が踏襲される。
【００６６】
本実施の形態によれば、少なくとも１つのメモリセルの閾値が消去完了レベルに達した後の消去動作において、消去電圧印加緩和の度合いを複数種類もたせ、メモリセルの書き込み時の閾値変化速度と消去時の閾値変化速度に応じて消去電圧印加の緩和の度合いを選択可能としているので、消去後の閾値分布Φ１を閾値変化速度に応じた収束状態に調整することが可能になる。
【００６７】
なお、実施の形態３、実施の形態４、実施の形態５および実施の形態６において、消去電圧レベルを変更する代わりに、消去電圧印加時間を変更するように構成してもよく、いずれも上記と同様の効果を得ることができる。
【００６８】
（実施の形態７）
本発明の実施の形態７における半導体記憶装置のデータ消去方法は、メモリセルが受けるストレスの緩和のためにメモリセルへの消去電圧を低減するに当たり、段階的に消去電圧を低減するものである。
【００６９】
図１１、図１２は本発明の実施の形態７における半導体記憶装置のデータ消去方法の処理の手順を示すフローチャートである。実施の形態１の場合の図２の動作と異なる点は、ステップＳ１３ｆ，Ｓ１４ｂ，Ｓ１４ｃ，Ｓ１４ｄ，Ｓ２３ｆ，Ｓ２４ｂ，Ｓ２４ｃ，Ｓ２４ｄである。
【００７０】
第１のメモリセルエリア１１については、ステップＳ１１からステップＳ１４までは実施の形態１の場合と同様である。また、第２のメモリセルエリア１２については、ステップＳ２１からステップＳ２４までは実施の形態１の場合と同様である。
【００７１】
ステップＳ１２の判定の結果、第１のメモリセルエリア１１内の少なくとも１つのメモリセルの閾値が消去完了レベルに達していてステップＳ１３ｆに進むと、第１の消去手段３１は、消去電圧を判定前の消去実行時よりも低い第２位の消去電圧レベルＶｅ２に設定する。次いでステップＳ１４において、第１の消去手段３１は設定変更後の第２位の消去電圧レベルＶｅ２のもとで初期と同一時間だけ第１のメモリセルエリア１１に対して消去電圧を印加する。同様に、ステップＳ２２の判定の結果、第２のメモリセルエリア１２内の少なくとも１つのメモリセルの閾値が消去完了レベルに達していてステップＳ２３ｆに進むと、第２の消去手段３２は、消去電圧を判定前の消去実行時よりも低い第２位の消去電圧レベルＶｅ２に設定する。次いでステップＳ２４において、第２の消去手段３２は設定変更後の消去電圧のもとで初期と同一時間だけ第２のメモリセルエリア１２に対して消去電圧を印加する。
【００７２】
次いでステップＳ１４ｂにおいて、第１のメモリセルエリア１１内のすべてのメモリセルの閾値が消去完了レベルよりも低く設定された第２判定レベルに到達したかを判定する。判定結果が否定的のときはステップＳ１４に戻って、消去動作を繰り返す。判定結果が肯定的となったときは、ステップＳ１４ｃに進み、第１の消去手段３１は、消去電圧をさらに低い第３位の消去電圧レベルＶｅ３に設定する。次いでステップＳ１４ｄにおいて、第１の消去手段３１は設定変更後の第３位の消去電圧レベルＶｅ３のもとで初期と同一時間だけ第１のメモリセルエリア１１に対して消去電圧を印加する。次いでステップＳ１５において、第１のメモリセルエリア１１内のすべてのメモリセルの閾値が消去完了レベルに到達したかを判定する。判定結果が否定的のときはステップＳ１４ｄに戻って、消去動作を繰り返す。判定結果が肯定的となったときは、ステップＳ１６に進む。
【００７３】
同様に、ステップＳ２４ｂにおいて、第２のメモリセルエリア１２内のすべてのメモリセルの閾値が消去完了レベルよりも低く設定された第２判定レベルに到達したかを判定する。判定結果が否定的のときはステップＳ２４に戻って、消去動作を繰り返す。判定結果が肯定的となったときは、ステップＳ２４ｃに進み、第２の消去手段３２は、消去電圧をさらに低い第３位の消去電圧レベルＶｅ３に設定する。次いでステップＳ２４ｄにおいて、第２の消去手段３２は設定変更後の第３位の消去電圧レベルＶｅ３のもとで初期と同一時間だけ第２のメモリセルエリア１２に対して消去電圧を印加する。次いでステップＳ２５において、第２のメモリセルエリア１２内のすべてのメモリセルの閾値が消去完了レベルに到達したかを判定する。判定結果が否定的のときはステップＳ２４ｄに戻って、消去動作を繰り返す。判定結果が肯定的となったときは、ステップＳ２６に進む。
【００７４】
図１３（ａ）は本実施の形態の消去動作を行うことによるメモリセルの閾値分布の変化を表す。図１３（ｂ）は消去電圧の変化を示す。初期の消去電圧レベルはＶｅ１、メモリセルエリア内の少なくとも１つのメモリセルの閾値が消去完了レベルＶt0に到達した後の消去電圧レベルはＶｅ２であり、Ｖｅ１＞Ｖｅ２である。
【００７５】
閾値分布Φ０のうち閾値が最小の領域の下降線Ｋ２が消去完了レベルＶt0に達した後は、消去電圧をそれまでのＶｅ１から第２位の消去電圧レベルＶｅ２まで低減する。その結果、下降線Ｋ２は勾配が緩いものとなる。下降線Ｋ２が消去完了レベルＶt0よりも低く設定された第２判定レベルＶt1に達した後は、消去電圧を第３位の消去電圧レベルＶｅ３まで低減する（Ｖｅ１＞Ｖｅ２＞Ｖｅ３）。このように段階的に消去電圧印加を緩和してメモリセルが受けるストレス量を緩和している。消去後の閾値分布Φ１は従来技術に比べて、タイトに収束したものとなっている。その結果、すでに消去動作が完了したメモリセルに対する過剰消去を抑制することができる。
【００７６】
なお、消去電圧の段階的変更は、下降線Ｋ２が消去完了レベルＶt0に到達する少し前の時点から実行してもよい。
【００７７】
なお、消去電圧レベルを変更する代わりに、消去電圧印加時間を変更しても同様の効果を得ることができる。
【００７８】
（実施の形態８）
本発明の実施の形態８における半導体記憶装置のデータ消去方法は、基本的に実施の形態７と同様である。本実施の形態が実施の形態７と異なる点は、メモリセルの閾値到達判定レベルを複数種類もたせて段階的に消去電圧印加を緩和するものである。
【００７９】
（実施の形態９）
本発明の実施の形態９における半導体記憶装置のデータ消去方法は、基本的に実施の形態７と同様である。本実施の形態が実施の形態７と異なる点は、一定時間ごとに段階的に消去電圧印加を緩和するものである。
【００８０】
（実施の形態１０）
本発明の実施の形態１０における半導体記憶装置のデータ消去方法は、基本的に実施の形態７と同様である。本実施の形態が実施の形態７と異なる点は、閾値が消去完了レベルに達して消去完了したメモリセルの数に応じて段階的に消去電圧印加を緩和するものである。
【産業上の利用可能性】
【００８１】
本発明の技術は、閾値がすでに消去完了レベルに到達しているメモリセルに対する過剰消去を抑制できるため、高信頼性あるいは高速書き込みが実現可能な半導体記憶装置および半導体記憶装置のデータ消去方法として有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１における半導体記憶装置の構成を示すブロック図
【図２】本発明の実施の形態１における半導体記憶装置のデータ消去方法の手順を示すフローチャート
【図３】本発明の実施の形態１における消去動作に伴うメモリセルの閾値の変化と閾値分布の図
【図４】本発明の実施の形態２における半導体記憶装置のデータ消去方法の手順を示すフローチャート
【図５】本発明の実施の形態２における消去動作に伴うメモリセルの閾値の変化と閾値分布の図
【図６】本発明の実施の形態３における半導体記憶装置のデータ消去方法の手順を示すフローチャート
【図７】本発明の実施の形態３における消去動作に伴うメモリセルの閾値の変化と閾値分布の図
【図８】本発明の実施の形態４における半導体記憶装置のデータ消去方法の手順を示すフローチャート
【図９】本発明の実施の形態５における半導体記憶装置のデータ消去方法の手順を示すフローチャート
【図１０】本発明の実施の形態６における半導体記憶装置のデータ消去方法の手順を示すフローチャート
【図１１】本発明の実施の形態７における半導体記憶装置のデータ消去方法の手順を示すフローチャート（その１）
【図１２】本発明の実施の形態７における半導体記憶装置のデータ消去方法の手順を示すフローチャート（その２）
【図１３】本発明の実施の形態７における消去動作に伴うメモリセルの閾値の変化と閾値分布の図
【図１４】従来の技術における半導体記憶装置の構成を示すブロック図
【図１５】従来の技術における消去動作に伴うメモリセルの閾値の変化と閾値分布の図
【符号の説明】
【００８３】
１０  メモリブロック
１１  第１のメモリセルエリア
１２  第１のメモリセルエリア
２１  第１の消去完了検知手段
２２  第２の消去完了検知手段
３１  第１の消去手段
３２  第２の消去手段
Φ０  消去前の閾値分布
Φ１  消去後の閾値分布
Ｖｅ１，Ｖｅ２，Ｖｅ３，Ｖｅ４  消去電圧レベル
Ｖt0  消去完了レベル
Ｖt1  第２判定レベル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008097698.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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