(57)【要約】【課題】対称フラットバンド電圧、同一ゲート電極材料かつ高誘電率誘電体層を有するＣＭＩＳＦＥＴを提供する。【解決手段】ｎＭＩＳＦＥＴは、半導体基板１０の表面上に配置された第１ゲート絶縁膜１６と、第１ゲート絶縁膜１６上に配置されたＭ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層２０と、第２金属酸化物層２４と、第２金属酸化物層２４上に配置された第１導電層２８とを備え、ｐＭＩＳＦＥＴは、半導体基板１０表面上に配置された第２ゲート絶縁膜１８と、第２ゲート絶縁膜１８上に配置されたＭ３zＭ４wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層２２と、第４金属酸化物層２６と、第４金属酸化物層２６上に配置された第２導電層３０とを備える半導体装置およびその製法。【選択図】図１６
2008306051.tif 000002
【特許請求の範囲】
【請求項１】
ｎチャネル型第１ＭＩＳＦＥＴとｐチャネル型第２ＭＩＳＦＥＴからなる相補型の半導体装置において、
前記ｎチャネル型第１ＭＩＳＦＥＴは、
半導体基板表面上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に配置され、Ｍ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層と、
前記第１金属酸化物層上に配置される第２金属酸化物層と、
前記第２金属酸化物層上に配置された第１導電層と
を備え、
前記ｐチャネル型第２ＭＩＳＦＥＴは、
前記半導体基板表面上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に配置され、Ｍ３zＭ４wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層と、
前記第３金属酸化物層上に配置される第４金属酸化物層と、
前記第４金属酸化物層上に配置された第２導電層と
を備えることを特徴とする半導体装置。
【請求項２】
前記第２金属酸化物層は、Ｚｒ、Ｈｆ、Ｔａ、Ｙ、Ｌａ，Ａｌの内,１つまたは２つ以上の元素、あるいは前記元素のシリケート化物または窒化シリケート化物で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４金属酸化物層は、Ｚｒ、Ｈｆ、Ｔａ、Ｙ、Ｌａ，Ａｌの内,１つまたは２つ以上の元素、あるいは前記元素のシリケート化物または窒化シリケート化物で構成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ｎチャネル型第１ＭＩＳＦＥＴおよび前記ｐチャネル型第２ＭＩＳＦＥＴにおいて、前記ｎチャネル型第１ＭＩＳＦＥＴでは、前記第１ゲート絶縁膜と前記第１金属酸化物層とで構成される界面領域が、前記ｐチャネル型第２ＭＩＳＦＥＴでは、前記第２ゲート絶縁膜と前記第３金属酸化物層とで構成される界面領域が、閾値を制御することを特徴とする請求項１乃至請求項３の内、いずれか１項に記載の半導体装置。
【請求項５】
前記導電層１および前記導電層２は、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｐｔ、Ｍｏ、Ｈｆ、Ｒｕ、Ａｌの内、いずれかの単一元素、あるいは２つ以上の元素、または前記元素のシリサイド化物、炭化物またはホウ化物から構成され、前記第２導電層の仕事関数は前記第１導電層の仕事関数と同じかあるいは高いことを特徴とする請求項１乃至請求項４の内、いずれか１項に記載の半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ＡＬＤ法またはＣＶＤ法によって、Ｍ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層を形成する工程と、
前記ゲート絶縁膜上に、ＡＬＤ法またはＣＶＤ法によって、Ｍ３zＭ４wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層を形成する工程と、
前記第１金属酸化物層および前記第３金属酸化物層上に、ＡＬＤ法またはＣＶＤ法によって、第２金属酸化物層および第４金属酸化物層を形成する工程と、
前記第２金属酸化物層および第４金属酸化物層上に、それぞれ第１導電層および第２導電層を形成する工程と、
リソグラフィーおよびエッチング工程によって、ゲート構造を形成する工程と、
ｎＭＩＳＦＥＴ用のソース／ドレイン領域およびｐＭＩＳＦＥＴ用のソース／ドレイン領域を形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第２金属酸化物層は、Ｚｒ、Ｈｆ、Ｔａ、Ｙ、Ｌａ，Ａｌの内,１つまたは２つ以上の元素、あるいは前記元素のシリケート化物または窒化シリケート化物で構成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第４金属酸化物層は、Ｚｒ、Ｈｆ、Ｔａ、Ｙ、Ｌａ，Ａｌの内,１つまたは２つ以上の元素、あるいは前記元素のシリケート化物または窒化シリケート化物で構成されることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にダミーゲートを形成する工程と、
ｎＭＩＳＦＥＴ用のソース／ドレイン領域およびｐＭＩＳＦＥＴ用のソース／ドレイン領域を形成する工程と、
前記ダミーゲートを除去する工程と、
前記ゲート絶縁膜上に、ＡＬＤ法またはＣＶＤ法によって、Ｍ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層を形成する工程と、
前記ゲート絶縁膜上に、ＡＬＤ法またはＣＶＤ法によって、Ｍ３zＭ４wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層を形成する工程と、
前記第１金属酸化物層および前記第３金属酸化物層上に、ＡＬＤ法またはＣＶＤ法によって、第２金属酸化物層および第４金属酸化物層を形成する工程と、
前記第２金属酸化物層および第４金属酸化物層上に、それぞれ第１導電層および第２導電層を形成する工程と、
リソグラフィーおよびエッチング工程によって、ゲート構造を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２金属酸化物層は、Ｚｒ、Ｈｆ、Ｔａ、Ｙ、Ｌａ，Ａｌの内,１つまたは２つ以上の元素、あるいは前記元素のシリケート化物または窒化シリケート化物で構成されることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第４金属酸化物層は、Ｚｒ、Ｈｆ、Ｔａ、Ｙ、Ｌａ，Ａｌの内,１つまたは２つ以上の元素、あるいは前記元素のシリケート化物または窒化シリケート化物で構成されることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＯＳトランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
これまで、高誘電率（Ｈｉｇｈ−ｋ）層を有する相補型金属―絶縁物―半導体電界効果トランジスタ（ＣＭＩＳＦＥＴ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｔｏｒ）のフラットバンド電圧ＶFB、或いは閾値電圧Ｖthの制御に関して、下記のような取り組みがなされている。
【０００３】
すなわち、第１の方法は、ｎチャネルＭＩＳＦＥＴ及びｐチャネルＭＩＳＦＥＴにおいて別々のゲート電極材料を用いる方法がある（例えば、特許文献１および特許文献２参照。）。特許文献１においては、ｎＭＩＳＦＥＴのゲート電極としてＮｉＳｉ、ｐＭＩＳＦＥＴのゲート電極としてＮｉ3Ｓｉを適用する例が開示されている。また、特許文献２においては、ｎＭＩＳＦＥＴのゲート電極としてＮｉＳｉ、ｐＭＩＳＦＥＴのゲート電極としてＰｔを適用する例が開示されている。基本的には、ｎＭＩＳゲートの仕事関数はｐＭＩＳゲートの仕事関数よりも低くなるようにゲート電極の選定がなされている。しかしながら、Ｎｉシリサイド材料は、熱処理温度に敏感であり、組成比（安定相）が変化しやすい。また、Ｐｔ系材料は、還元性材料であるため、熱処理温度と雰囲気に敏感であり、下地絶縁膜の性質を変化させる。このため、電極形成後の熱処理条件が制約される。
【０００４】
第２の方法は、ｎチャネルＭＩＳＦＥＴ及びｐチャネルＭＩＳＦＥＴにおいて、ゲート電極／高誘電率（Ｈｉｇｈ−ｋ）層界面に別々のｃａｐｐｉｎｇ層として、ｎＭＩＳに対してはＬａ2Ｏ3層、ｐＭＩＳに対してはＡｌ2Ｏ3層を挿入する方法がある（例えば、非特許文献１、非特許文献２および非特許文献３参照。）。ゲート電極／高誘電率（Ｈｉｇｈ−ｋ）層界面のおけるフェルミレベルピンニング（ＦＬＰ：Ｆｅｒｍｉ  Ｌｅｖｅｌ  Ｐｉｎｎｉｎｇ）現象を緩和または除去する目的でｃａｐｐｉｎｇ層を挿入している。しかしながら、ｃａｐｐｉｎｇ層を用いたとしても、フラットバンド電圧ＶFBを変動させるには、高誘電率（Ｈｉｇｈ−ｋ）層／ゲート絶縁膜（ＳｉＯ2）との界面が重要であり、その界面領域への拡散現象を利用しなければならない。
【０００５】
第３の方法は、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴにおいて、高誘電率（Ｈｉｇｈ−ｋ）ゲート絶縁膜中のＡｌ濃度を制御することによりｎ+ポリシリコンゲートとｐ+ポリシリコンゲートの閾値電圧Ｖthが対称になるように設定する方法がある（例えば、特許文献３参照。）。しかしながら、Ａｌ濃度で閾値電圧Ｖthの対称性が得られる濃度領域は非常に狭く、またｎＭＩＳＦＥＴへのＡｌ導入によって、電気的特性の劣化が懸念される。
【特許文献１】特開２００７−８０９５５号公報（第１１−１４頁、図１）
【特許文献２】特開２００６−８０１３３号公報（第８−９頁、図１）
【特許文献３】特開２００６−２７８３７６号公報（第７−８頁、図４）
【非特許文献１】エイチ・エヌ・アルシャリーフ（Ｈ．Ｎ．Ａｌｓｈａｒｅｅｆ）他著、“ランタンと組み合わされたハフニウムシリコン酸化膜誘電体層を用いた熱的に安定なｎチャネルメタルゲートＭＯＦＥＴ（Thermally Stable N-Metal Gate MOSFETs Using La-Incorporated HfSiO Dielectric”, 2006 Symposium on VLSI Technology Digest of Technical Papers, p.10-11.
【非特許文献２】ヒュン・スック・ユン（Hyung-Suk Jung）他著、“窒素およびフッ素を組み合わせた選択的ＡｌＯxエッチング（ＳＡＥ）プロセスを用いたデュアルゲート高誘電体技術（Dual High-k Gate Dielectric Technology Using AlOx Etch (SAE) Process with Nitrogen and Fluorine Incorporation）”, 2006 Symposium on VLSI Technology Digest of Technical Papers, p.204-205.
【非特許文献３】ケイ・エル・リー（Ｋ．Ｌ．Ｌｅｅ）他著、“サブ１００ｎｍＭＯＳＦＥＴにおける理想的な閾値電圧およびモビリティーを提供するポリシリコン／窒化アルミニウム／ハフニウムシリコン酸化膜積層構造（Poly-Si/AlN/HfSiO stack for ideal threshold voltage and mobility in sub-100nm MOSFETs）”, 2006 Symposium on VLSI Technology Digest of Technical Papers, p.202-203.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、対称フラットバンド電圧ＶFB（或いは閾値電圧Ｖth）で、ｎ／ｐＭＩＳＦＥＴ共に同一のゲート電極材料と高誘電率（ｈｉｇｈ−ｋ）誘電体層を有するＣＭＩＳＦＥＴ構成の半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
ここで、本発明者らは上記問題を解決するために、ｎＭＩＳＦＥＴ領域ではＳｉＯ2上に、Ｙ組成比１２ａｔ．％より大きいＨｆＹＯ膜を成膜し、その上にＨｆＯ2を成膜した。ｐＭＩＳＦＥＴ領域ではＳｉＯ2上にＡｌ組成比１４ａｔ.％より大きいＨｆＡｌＯ膜を成膜し、その上にＨｆＯ2を成膜した。またゲート電極材料にはＴａＮを用いて、ｎ／ｐＭＩＳＦＥＴを形成し、対称フラットバンド電圧ＶFB（或いは閾値電圧Ｖth）を実現した。
【０００８】
上記目的を達成するための本発明の一態様によれば、ｎチャネル型第１ＭＩＳＦＥＴとｐチャネル型第２ＭＩＳＦＥＴからなる相補型の半導体装置において、前記ｎチャネル型第１ＭＩＳＦＥＴは、半導体基板表面上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に配置され、Ｍ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層と、前記第１金属酸化物層上に配置される第２金属酸化物層と、前記第２金属酸化物層上に配置された第１導電層とを備え、前記ｐチャネル型第２ＭＩＳＦＥＴは、前記半導体基板表面上に配置された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に配置され、Ｍ３zＭ４wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層と、前記第３金属酸化物層上に配置される第４金属酸化物層と、前記第４金属酸化物層上に配置された第２導電層とを備える半導体装置が提供される。
【０００９】
本発明の他の態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、ＡＬＤ法またはＣＶＤ法によって、Ｍ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層を形成する工程と、ゲート絶縁膜上に、ＡＬＤ法またはＣＶＤ法によって、Ｍ３zＭ４wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層を形成する工程と、第１金属酸化物層および前記第３金属酸化物層上に、ＡＬＤ法またはＣＶＤ法によって、第２金属酸化物層および第４金属酸化物層を形成する工程と、第２金属酸化物層および第４金属酸化物層上に、それぞれ第１導電層および第２導電層を形成する工程と、リソグラフィーおよびエッチング工程によって、ゲート構造を形成する工程と、ｎＭＩＳＦＥＴ用のソース／ドレイン領域およびｐＭＩＳＦＥＴ用のソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法が提供される。
【００１０】
本発明の他の態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にダミーゲートを形成する工程と、ｎＭＩＳＦＥＴ用のソース／ドレイン領域およびｐＭＩＳＦＥＴ用のソース／ドレイン領域を形成する工程と、ダミーゲートを除去する工程と、ゲート絶縁膜上に、ＡＬＤ法またはＣＶＤ法によって、Ｍ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層を形成する工程と、ゲート絶縁膜上に、ＡＬＤ法またはＣＶＤ法によって、Ｍ３zＭ４wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層を形成する工程と、第１金属酸化物層および第３金属酸化物層上に、ＡＬＤ法またはＣＶＤ法によって、第２金属酸化物層および第４金属酸化物層を形成する工程と、第２金属酸化物層および第４金属酸化物層上に、それぞれ第１導電層および第２導電層を形成する工程と、リソグラフィーおよびエッチング工程によって、ゲート構造を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明の半導体装置およびその製造方法によれば、対称フラットバンド電圧ＶFB（或いは閾値電圧Ｖth）で、ｎ／ｐＭＩＳＦＥＴ共に同一のゲート電極材料かつ高誘電率（ｈｉｇｈ−ｋ）誘電体層を有するＣＭＩＳＦＥＴ構成の半導体装置を提供することができ、高性能な半導体部品が製造可能となる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
[第１の実施の形態] 
（素子構造）
図１は、本発明の第１の実施の形態に係る半導体装置であって、図１（ａ）は、模式的断面構造図、図１（ｂ）は、上部高誘電率層３４と下部高誘電率層３２の材料の組み合わせ例を示す。図１６は、本発明の第１の実施の形態に係る半導体装置の模式的断面構造であって、ＣＭＩＳＦＥＴの構造例を示す。
【００１５】
本発明の第１の実施の形態に係るＣＭＩＳＦＥＴ構成の半導体装置は、ｎチャネル型第１ＭＩＳＦＥＴとｐチャネル型第２ＭＩＳＦＥＴからなる相補型構造を有する。
【００１６】
ｎチャネル型第１ＭＩＳＦＥＴは、図１（ａ）および図１６に示すように、半導体基板１０表面上に配置された第１ゲート絶縁膜１６と、第１ゲート絶縁膜１６上に配置され、Ｍ１xＭ２yＯ（Ｍ１＝Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ,ＹｂまたはＬｕ，Ｍ２＝Ｈｆ，Ｚｒ，Ｔａ，ｘ／（ｘ＋ｙ）＞０．１２）で表される組成比を有する第１金属酸化物層（２０,３２）と、第１金属酸化物層（２０,３２）上に配置される第２金属酸化物層（２４,３４）と、第２金属酸化物層（２４,３４）上に配置された第１導電層（２８,３６）とを備える。
【００１７】
また、同様に、ｐチャネル型第２ＭＩＳＦＥＴは、図１（ａ）および図１６に示すように、半導体基板１０表面上に配置された第２ゲート絶縁膜１８と、第２ゲート絶縁膜１８上に配置され、Ｍ３zＭ４wＯ（Ｍ３＝Ａｌ，Ｍ４＝Ｈｆ，Ｚｒ，Ｔａ，ｚ／（ｚ＋ｗ）＞０．１４）で表される組成比を有する第３金属酸化物層（２２,３２）と、第３金属酸化物層（２２,３２）上に配置される第４金属酸化物層（２６,３４）と、第４金属酸化物層（２６,３４）上に配置された第２導電層（３０,３６）とを備える。
【００１８】
本発明の第１の実施の形態に係る半導体装置において、第２金属酸化物層（２４,３４）は、Ｚｒ、Ｈｆ、Ｔａ、Ｙ、Ｌａ，Ａｌの内,１つまたは２つ以上の元素、あるいは前記元素のシリケート化物または窒化シリケート化物で構成されていても良い。
【００１９】
また、第４金属酸化物層（２６,３４）は、Ｚｒ、Ｈｆ、Ｔａ、Ｙ、Ｌａ，Ａｌの内,１つまたは２つ以上の元素、あるいは前記元素のシリケート化物または窒化シリケート化物で構成されていても良い。
【００２０】
また、本発明の第１の実施の形態に係る半導体装置においては、ｎチャネル型第１ＭＩＳＦＥＴおよびｐチャネル型第２ＭＩＳＦＥＴにおいて、ｎチャネル型第１ＭＩＳＦＥＴでは、第１ゲート絶縁膜１６と第１金属酸化物層（２０,３２）とで構成される界面領域が、ｐチャネル型第２ＭＩＳＦＥＴでは、第２ゲート絶縁膜１８と前記第３金属酸化物層（２２,３２）とで構成される界面領域が、閾値を制御する。
【００２１】
また、本発明の第１の実施の形態に係る半導体装置においては、第１導電層（２８,３６）および第２導電層（３０,３６）は、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｐｔ、Ｍｏ、Ｈｆ、Ｒｕ、Ａｌの内、いずれかの単一元素、あるいは２つ以上の元素、または前記元素のシリサイド化物、炭化物またはホウカ物から構成され、第２導電層（３０,３６）の仕事関数は第１導電層（２８,３６）の仕事関数と同じかあるいは高いことを特徴とする。
【００２２】
本発明の第１の実施の形態に係る半導体装置において、図１（ａ）に示すように、高誘電率（ｈｉｇｈ―ｋ）層（３２，３４）は、上部高誘電率層３４と下部高誘電率層３２の２層構造からなる。
【００２３】
本発明の第１の実施の形態に係る半導体装置は、図１（ａ）に示すように、半導体基板１０と、半導体基板１０表面に形成されたｎウェル領域１２若しくはｐウェル領域１４と、ウェル領域（１２，１４）上に配置されたゲート絶縁膜（１６，１８）と、ゲート絶縁膜（１６，１８）上に配置された下部高誘電率層３２と、下部高誘電率層３２上に配置された上部高誘電率層３４と、上部高誘電率層３４上に配置されたゲート電極３６とを備える。
【００２４】
半導体基板１０は、例えばシリコン基板を適用することができる。ｎウェル領域１２は、半導体基板１０に対して、例えばＰ，Ａｓ，Ｓｂなどの元素をイオン注入または拡散工程によって形成する。ｐウェル領域１２は、半導体基板１０に対して、例えばＢ，Ａｌ，Ｇａ、Ｉｎなどの元素をイオン注入または拡散工程によって形成する。
【００２５】
界面のゲート絶縁膜（１６，１８）は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などを適用する。
【００２６】
上記例において、ゲート絶縁膜（１６，１８）の厚さは、例えば０．３ｎｍ（１ＭＬ）以上であり、適用分野に依存するが、現実的には１．５ｎｍ以下である。
【００２７】
下部高誘電率層３２／上部高誘電率層３４の各層には、図１（ｂ）に示すように、Ａｌ2Ｏ3層／ＨｆＯ2層、ＨｆＯ2層／Ａｌ2Ｏ3層、Ｙ2Ｏ3層／ＨｆＯ2層、ＨｆＯ2層／Ｙ2Ｏ3層を適用することができる。Ａｌ2Ｏ3層／ＨｆＯ2層、ＨｆＯ2層／Ａｌ2Ｏ3層の組み合わせは、ｐＭＩＳＦＥＴに適用され、Ｙ2Ｏ3層／ＨｆＯ2層、ＨｆＯ2層／Ｙ2Ｏ3層の組み合わせは、ｎＭＩＳＦＥＴに適用される。Ａｌ2Ｏ3層／ＨｆＯ2層、ＨｆＯ2層／Ａｌ2Ｏ3層、Ｙ2Ｏ3層／ＨｆＯ2層、ＨｆＯ2層／Ｙ2Ｏ3層の各層は、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）を用いて形成する。
【００２８】
上記例において、Ａｌ2Ｏ3層の厚さは、例えば約１．０ｎｍ以上が必要である。上限膜厚は、適用分野に依存するが、最大約３．０ｎｍ程度までが許容範囲である。
【００２９】
上記例において、Ｙ2Ｏ3層の厚さは、例えば約１．０ｎｍ以上が必要である。上限膜厚は、適用分野に依存するが、最大約３．０ｎｍ程度までが許容範囲である。
【００３０】
上記例において、ＨｆＯ2層の厚さは、例えば約１．０ｎｍ以上が必要であり、好ましくは約２．０ｎｍ以上が必要である。
【００３１】
なお、後述するように、高誘電率（ｈｉｇｈ―ｋ）ゲート絶縁層（３２，３４）の成膜後、熱処理（ＰＤＡ：Ｐｏｓｔ Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｌｉｎｇ）を実施してもよい。この処理は、高誘電率層（３２，３４）中の欠陥密度の低減などの膜質の改質が目的である。例えば、約５００℃〜１０７５℃までの範囲で、Ｏ2、Ｎ2、ＮＨ3、Ｈ2、ＮＯ、Ｎ2Ｏなどの雰囲気中で行う。時間は、約１秒〜１０秒程度である。フラッシュランプアニ−ルを適用することもでき、この場合には、さらに短時間の熱処理でも欠陥密度の低減などの膜質の改質は可能である。
【００３２】
ゲート電極３６の材料としては、例えばＮｉＳｉ，Ｐｔ3Ｓｉ，Ｗ，ＴａＮ，ｎ+ポリシリコンなどを適用することができる。
【００３３】
金属ゲートの場合、例えば約５００℃程度でシリサイド化される。また、ｎ+ポリシリコンゲートの場合、例えば約６４０℃程度で活性化アニ―ルを実施している。
【００３４】
上記例において、ゲート電極３６の厚さは、金属ゲートの場合および金属シリサイドゲートの場合共に、例えば約２０ｎｍ以上が必要である。
【００３５】
図１（ａ）に示された本発明の第１の実施の形態に係る半導体装置は、後述するゲート後作り工程（図２０参照）によって形成されている。
【００３６】
図２は、図１に対応する本発明の第１の実施の形態に係る半導体装置の透過電子顕微鏡（ＴＥＭ）断面写真例である。ＮｉＳｉ／ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2／シリコン基板（Ｓｉ-ｓｕｂ．）の積層構造が示されている。図２に示すように、例えば約５００℃程度のシリサイド化の工程後において、ＨｆＯ2／Ａｌ2Ｏ3からなる２層構造の高誘電率層（３２，３４）の構造が維持されていることが確認されている。
【００３７】
図３は、本発明の第１の実施の形態に係る半導体装置において、デバイス製造プロセス後、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体積層構造の高精度ラザフォード後方散乱（ＨＲ−ＲＢＳ）分析を用いた深さプロファイルの実測例を示す。ＮｉＳｉゲート電極３６は、ウエットエッチングプロセスにより、除去されている。図３から明らかなように、ＨｆおよびＡｌのピークが明瞭に分離して観測され、原子レベルでも拡散現象は生じていない。
【００３８】
図４は、本発明の第１の実施の形態に係る半導体装置において、上部高誘電率層３４のＡＬＤサイクルを可変にした場合のＮｉＳｉゲートｐＭＯＳキャパシタのＣＶ特性であって、図４（ａ）は、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造の例、図４（ｂ）は、Ａｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造の例を示す。図４においては、上部高誘電率層３４の膜厚は、ＡＬＤサイクルを０、５、１０および２０サイクルと変化させることで変化させており、一方、下部高誘電率層３２の膜厚は、ＡＬＤサイクルを２０サイクルに固定させることで一定になされている。界面のゲート絶縁膜（ＳｉＯ2膜）１６の厚さは、約１．０ｎｍ程度である。
【００３９】
図４（ａ）および図４（ｂ）から明らかなように、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例、Ａｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例のいずれの場合においても、上部高誘電率層３４の膜厚を変化させてもＣＶ特性にはほとんど影響がないことがわかる。
【００４０】
図５は、本発明の第１の実施の形態に係る半導体装置において、フラットバンド電圧ＶFBと上部高誘電率層３４のＡＬＤサイクルとの関係を示す。図４（ａ）および図４（ｂ）と同様に、図５には、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例、Ａｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例のそれぞれについて示されている。
【００４１】
図５から明らかなように、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例、Ａｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例のいずれの場合においても、上部高誘電率層３４の膜厚を変化させてもＶFB特性にはほとんど影響がないことがわかる。
【００４２】
図６は、発明の第１の実施の形態に係る半導体装置において、下部高誘電率層３２のＡＬＤサイクルを可変にした場合のＮｉＳｉゲートｐＭＯＳキャパシタのＣＶ特性であって、図６（ａ）は、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造の例、図６（ｂ）は、Ａｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造の例を示す。図６においては、下部高誘電率層３２の膜厚は、ＡＬＤサイクルを０、１、３、５、７、１０および２０サイクルと変化させることで変化させており、一方、上部高誘電率層３４の膜厚は、ＡＬＤサイクルを２０サイクルに固定させることで一定になされている。界面のゲート絶縁膜（ＳｉＯ2膜）１６の厚さは、約１．０ｎｍ程度である。
【００４３】
図６（ａ）から明らかなように、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例の場合においては、下部高誘電率層３２の膜厚を変化させると、ＣＶ特性は正（ｐｏｓｉｔｉｖｅ）方向にシフトすることがわかる。また、図６（ｂ）から明らかなように、Ａｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例の場合、下部高誘電率層３２の膜厚を変化させると、ＣＶ特性は負（ｎｅｇａｔｉｖｅ）方向にシフトすることがわかる。
【００４４】
図７は、本発明の第１の実施の形態に係る半導体装置において、フラットバンド電圧ＶFBと下部高誘電率層３２のＡＬＤサイクルとの関係を示す。図６（ａ）および図６（ｂ）と同様に、図７には、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例、Ａｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例のそれぞれについて示されている。
【００４５】
図７から明らかなように、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例、Ａｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例のいずれの場合においても、下部高誘電率層３２の膜厚を変化させた場合、顕著なＶFBシフトが観測され、しかも下部高誘電率層３２のＡＬＤサイクルが１０サイクル程度でＶFBは飽和特性を示している。 
図８は、本発明の第１の実施の形態に係る半導体装置において、ＨｆＯ2／Ｙ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＹ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例を有するＮｉＳｉゲートｎＭＯＳキャパシタのフラットバンド電圧ＶFBと、ＨｆＯ2またはＹ2Ｏ3のＡＬＤサイクルとの関係を示す。界面のゲート絶縁膜（ＳｉＯ2膜）１６の厚さは、約２．５ｎｍ程度である。
【００４６】
図８から明らかなように、ＨｆＯ2／Ｙ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＹ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例のいずれの場合においても、下部高誘電率層３２の膜厚を変化させた場合、顕著なＶFBシフトが観測されている。また、ＨｆＯ2／Ｙ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＹ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例のいずれの場合においても、上部高誘電率層３４の膜厚を変化させてもＶFB特性にはほとんど影響がないことがわかる。この点は、図５と同様であり、ＮｉＳｉゲートｐＭＯＳキャパシタにおいて観測された,上部高誘電率層３４の膜厚を変化させてもＶFB特性にはほとんど影響がないという結果と同様である。
【００４７】
図９は、本発明の第１の実施の形態に係る半導体装置において、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例を有するｎ+ポリシリコンゲートｎＭＯＳおよびｐＭＯＳキャパシタのフラットバンド電圧ＶFBと、下部高誘電率層３２であるＨｆＯ2層またはＹ2Ｏ3層のＡＬＤサイクルとの関係を示す。
【００４８】
図９から明らかなように、ｎ+ポリシリコンゲート構造を有する場合においても、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例のいずれの場合においても、下部高誘電率層３２の膜厚を変化させた場合、ＶFBシフトが観測されている。しかも、半導体基板の導電型には依存しない。
【００４９】
図１０は、本発明の第１の実施の形態に係る半導体装置において、図９より求めたフラットバンド電圧の差電圧ＶFB（ｐＭＯＳ）−ＶFB（ｎＭＯＳ）と、下部高誘電率層３２であるＨｆＯ2層またはＡｌ2Ｏ3層のＡＬＤサイクルとの関係を示す。
【００５０】
図１０から明らかなように、フラットバンド電圧の差電圧ＶFB（ｐＭＯＳ）−ＶFB（ｎＭＯＳ）の値は、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例のいずれの場合においても、ほとんど同じ値を示している。しかも、これらのフラットバンド電圧の差電圧ＶFB（ｐＭＯＳ）−ＶFB（ｎＭＯＳ）の値は、シリコン基板のフェルミレベルの差電圧に略一致している。このことから、高誘電率（ｈｉｇｈ―ｋ）層（３２，３４）／ゲート絶縁層（１６,１８）界面と、シリコン半導体基板１０との間には、インタラクション（interaction）が存在しないことがわかる。
【００５１】
図１１（ａ）は、本発明の第１の実施の形態に係る半導体装置において、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例を有するｎ+ポリシリコンゲートｐＭＯＳキャパシタのフラットバンドシフトＶFB（ｈｉｇｈ−ｋ）−ＶFB（ＳｉＯ2）の比較例を示す。また、図１１（ｂ）は、ｎ+ポリシリコンゲートとＨｆＯ2層／Ａｌ2Ｏ3層界面におけるＦＬＰ位置の模式図を示す。
【００５２】
図１１（ａ）および図１１（ｂ）から明らかなように、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例を有するｎ+ポリシリコンゲートｐＭＯＳキャパシタのフラットバンド電圧ＶFBは、下部高誘電率層３２であるＨｆＯ2層若しくはＡｌ2Ｏ3層によって決定されることがわかる。
【００５３】
図１２は、本発明の第１の実施の形態に係る半導体装置において、ゲート電極構造を各種変更した場合のＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例における、フラットバンドシフトＶFB（ｈｉｇｈ−ｋ）−ＶFB（ＳｉＯ2）と実効仕事関数シフトΦm,eff（ｈｉｇｈ−ｋ）−Φm,eff（ＳｉＯ2）(ｅＶ)の比較例を示す。
【００５４】
図１２から明らかなように、フラットバンドシフトＶFB（ｈｉｇｈ−ｋ）−ＶFB（ＳｉＯ2）と実効仕事関数シフトΦm,eff（ｈｉｇｈ−ｋ）−Φm,eff（ＳｉＯ2）の傾向はよく一致している。特に、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例におけるフラットバンドシフトＶFB（ｈｉｇｈ−ｋ）−ＶFB（ＳｉＯ2）の傾向は、ＨｆＯ2／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例における実効仕事関数シフトΦm,eff（ｈｉｇｈ−ｋ）−Φm,eff（ＳｉＯ2）の傾向とよく一致している。
【００５５】
このことから、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例を有する各種ゲート構造のＭＯＳキャパシタのフラットバンド電圧ＶFBは、下部高誘電率層３２であるＨｆＯ2層若しくはＡｌ2Ｏ3層が重要な働きをすることがわかる。特に、下部高誘電率層３２とゲート絶縁層（ＳｉＯ2）界面がＶFBシフトに重要な働きをすることがわかる。
【００５６】
図１３は、本発明の第１の実施の形態に係る半導体装置において、ＨｆＯ2／ＹxＨｆyＯ／ＳｉＯ2誘電体構造例を有するｎＭＩＳＦＥＴのゲートキャパシタンスとゲート電圧との関係を示す。
【００５７】
図１３から明らかなように、下部高誘電率層３２として、Ｙ濃度を変化させたＨｆxＹyＯ層を適用した場合においても、ｎＭＩＳＦＥＴではゲート絶縁層（１６）直上のＹ濃度を制御することによってもフラットバンド電圧ＶFBの制御が可能である。図１３から明らかなように、ＹｘＨｆｙＯの組成において、ｘ／（ｘ＋ｙ）＞０．１２であれば、フラットバンド電圧ＶFBの制御が可能である。
【００５８】
図１４は、本発明の第１の実施の形態に係る半導体装置において、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体構造例を有するｐＭＩＳＦＥＴにおいて、ＨｆＯ2層のＡＬＤサイクルを２０サイクルで一定とした場合の、Ａｌ2Ｏ3層のＡＬＤサイクルとＡｌ濃度との関係を示す。
【００５９】
図１４の傾向から明らかなように、下部高誘電率層３２であるＡｌ2Ｏ3層のＡＬＤサイクルを０〜２０サイクルに上昇するにつれて、Ａｌ濃度は０〜約６１．７％程度に増加している。ここで、図６（ａ）を参照すると、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例の場合においては、下部高誘電率層３２の膜厚を変化させるためにＡｌ2Ｏ3層のＡＬＤサイクルを上昇させると、ＣＶ特性は正方向に顕著にシフトする。したがって、下部高誘電率層３２であるＡｌ2Ｏ3層のＡＬＤサイクルを制御してＡｌ濃度を制御することで、ｐＭＩＳＦＥＴのフラットバンド電圧ＶFBの制御が可能であることがわかる。
【００６０】
したがって、本発明の第１の実施の形態に係る半導体装置において、図１３に示したｎＭＩＳＦＥＴの場合と同様に、ＨｆＯ2／ＡｌzＨｆ wＯ／ＳｉＯ2誘電体構造例を有するｐＭＩＳＦＥＴにおいてもＡｌ濃度を制御することによってフラットバンド電圧ＶFBの制御が可能であることがわかる。図１４および図６（ａ）から明らかなように、ＡｌzＨｆ wＯの組成において、ｚ／（ｚ＋ｗ）＞０．１４であれば、フラットバンド電圧ＶFBの制御が可能である。
【００６１】
図１５は、本発明の第１の実施の形態に係る半導体装置において、ｈｉｇｈ―ｋ／ＳｉＯ2上の実効仕事関数Φm,eff（ｈｉｇｈ―ｋ／ＳｉＯ2）とＳｉＯ2上の実効仕事関数Φm,eff（ＳｉＯ2）の関係を表す図であって、Ａｌ2Ｏ3／ＳｉＯ2上のＴａＮおよびＷの実効仕事関数Φm,eff（ｈｉｇｈ―ｋ／ＳｉＯ2）およびＹ2Ｏ3／ＳｉＯ2上のＴａＮの実効仕事関数Φm,eff（ｈｉｇｈ―ｋ／ＳｉＯ2）の実測データを示す。
【００６２】
図１５の実測データから、Ａｌ2Ｏ3／ＳｉＯ2層およびＹ2Ｏ3／ＳｉＯ2層上の実効仕事関数Φm,effを基に、ＣＭＩＳＦＥＴを構成することができる。すなわち、ｎＭＩＳＦＥＴではＨｆＯ2／Ｙ2Ｏ3／ＳｉＯ2誘電体スタック構造を、ｐＭＩＳＦＥＴではＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造を有し、ゲート電極材料には、共通して耐熱性の高いＴａＮを用いることにより、高誘電率（ｈｉｇｈ―ｋ）層（３２,３４）を有するＣＭＩＳＦＥＴを実現可能な実効仕事関数が得られている。
【００６３】
本発明の第１の実施の形態に係るＣＭＩＳＦＥＴ構成の半導体装置は、図１６に示すように、ｎＭＩＳＦＥＴのゲート構造は、ＴａＮ／ＨｆＯ2／Ｙ2Ｏ3／ＳｉＯ2構造を備え、ｐＭＩＳＦＥＴのゲート構造は、ＴａＮ／ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2構造を備える。
【００６４】
本発明の第１の実施の形態に係るＣＭＩＳＦＥＴ構成の半導体装置において、ｎＭＩＳＦＥＴは、図１６に示すように、半導体基板１０と、半導体基板１０表面に形成されたｐウェル領域１２と、ｐウェル領域１２上に配置されたゲート絶縁膜１６と、ゲート絶縁膜１６上に配置されたＹ2Ｏ3層２０と、Ｙ2Ｏ3層２０上に配置されたＨｆＯ2層２４と、ＨｆＯ2層２４上に配置されたＴａＮ電極２８とを備える。また、ｐＭＩＳＦＥＴは、図１６に示すように、半導体基板１０と、半導体基板１０表面に形成されたｎウェル領域１４と、ｎウェル領域１４上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に配置されたＡｌ2Ｏ3層２２と、Ａｌ2Ｏ3層２２上に配置されたＨｆＯ2層２６と、ＨｆＯ2層２６上に配置されたＴａＮ電極３０とを備える。
【００６５】
図１７は、本発明の第１の実施の形態に係る半導体装置の詳細な模式的断面構造であって、ＣＭＩＳＦＥＴの構造例を示す。図１７には、図１６において図示を省略したＭＩＳＦＥＴのソース／ドレイン領域、側壁絶縁膜３８、ＬＯＣＯＳ絶縁膜４０が示されている。
【００６６】
ｎＭＩＳＦＥＴのソース領域はｎ+拡散層５０、ドレイン領域はｎ+拡散層５６で表されている。ｎ-拡散層５２，５４は、ＬＤＤ（Lightly Doped Drain）構造を実現するための高抵抗層である。ｐＭＩＳＦＥＴのソース領域はｐ+拡散層６０、ドレイン領域はｐ+拡散層６６で表されている。ｐ-拡散層６２，６４は、ＬＤＤ構造を実現するための高抵抗層である。
【００６７】
（変形例）
図１８は、本発明の第１の実施の形態の変形例に係る半導体装置の詳細な模式的断面構造であって、ＣＭＩＳＦＥＴの別の構造例を示す。
【００６８】
本発明の第１の実施の形態の変形例に係るＣＭＩＳＦＥＴ構成の半導体装置は、図１８に示すように、ｎＭＩＳＦＥＴのゲート構造は、ＮｉＳｉ／ＴａＮ／ＨｆＯ2／Ｙ2Ｏ3／ＳｉＯ2構造を備え、ｐＭＩＳＦＥＴのゲート構造は、ＴａＮ／ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2構造を備える。
【００６９】
本発明の第１の実施の形態に係るＣＭＩＳＦＥＴ構成の半導体装置において、ｎＭＩＳＦＥＴは、図１８に示すように、半導体基板１０と、半導体基板１０表面に形成されたｐウェル領域１２と、ｐウェル領域１２上に配置されたゲート絶縁膜１６と、ゲート絶縁膜１６上に配置されたＹ2Ｏ3層２０と、Ｙ2Ｏ3層２０上に配置されたＨｆＯ2層２４と、ＨｆＯ2層２４上に配置されたＴａＮ電極２８とを備える。また、ｐＭＩＳＦＥＴは、図１８に示すように、半導体基板１０と、半導体基板１０表面に形成されたｎウェル領域１４と、ｎウェル領域１４上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に配置されたＡｌ2Ｏ3層２２と、Ａｌ2Ｏ3層２２上に配置されたＨｆＯ2層２６と、ＨｆＯ2層２６上に配置されたＴａＮ電極３０とを備える。尚、図１８には、ＭＩＳＦＥＴのソース／ドレイン領域、側壁絶縁膜３８、ＬＯＣＯＳ絶縁膜４０が示されている。ｎＭＩＳＦＥＴのソース領域はｎ+拡散層５０、ドレイン領域はｎ+拡散層５６で表されている。ｎ-拡散層５２，５４は、ＬＤＤ構造を実現するための高抵抗層である。ｐＭＩＳＦＥＴのソース領域はｐ+拡散層６０、ドレイン領域はｐ+拡散層６６で表されている。ｐ-拡散層６２，６４は、ＬＤＤ構造を実現するための高抵抗層である。
【００７０】
ｎＭＩＳＦＥＴにおいて、シリコン半導体基板１０上のゲート絶縁膜１６は、厚さ約１.０ｎｍ程度のＳｉＯ2で形成され、ゲート絶縁膜１６上に配置されたＹ2Ｏ3層２０は、厚さ約１．０ｎｍ程度に形成され、Ｙ2Ｏ3層２０上に配置されたＨｆＯ2層２４は、厚さ約２．０ｎｍ程度に形成されている。
【００７１】
ｐＭＩＳＦＥＴにおいて、シリコン半導体基板１０上のゲート絶縁膜１８は、厚さ約１.０ｎｍ程度のＳｉＯ2で形成され、ゲート絶縁膜１８上に配置されたＡｌ2Ｏ3層２２は、厚さ約１．０ｎｍ程度に形成され、Ａｌ2Ｏ3層２２上に配置されたＨｆＯ2層２６は、厚さ約２．０ｎｍ程度に形成されている。このとき、全ての高誘電率（ｈｉｇｈ−ｋ）誘電体層（３２,３４）はＡＬＤ法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成され、ＴａＮゲート電極２８,３０は物理的気相堆積（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。また、ＮｉＳｉゲート電極４２,４４はＦＵＳＩ（Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ）処理により形成され、配線工程を経た後ＰＧＡ処理を行い、ｎ／ｐＭＩＳＦＥＴを形成した。以下、製造方法を詳述する。
【００７２】
（製造方法）
図１９は、本発明の第１の実施の形態に係る半導体装置の製造方法であって、ゲート先作り工程のフローチャート図を示す。また、図２０は、本発明の第１の実施の形態に係る半導体装置の別の製造方法であって、ゲート後作り工程のフローチャート図を示す。
【００７３】
―ゲート先作り工程―
図１９を参照して、本発明の第１の実施の形態に係る半導体装置のゲート先作り工程による製造方法を説明する。絶縁膜形成からの製造工程を説明する。
【００７４】
（ａ）まず、ステップＳ１において、例えば、フッ酸（ＨＦ）を純水で希釈した希フッ酸（ＤＨＦ）を用いて、半導体基板１０をＤＨＦ洗浄する。
【００７５】
（ｂ）次に、ステップＳ２において、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）工程により、ＳｉＯ2からなるゲート絶縁膜１６,１８を形成する。
【００７６】
（ｃ）次に、ステップＳ３において、ゲート絶縁膜１６上に、ＡＬＤ法またはＣＶＤ法によって、Ｙ2Ｏ3層２０を形成する。
【００７７】
（ｄ）次に、ステップＳ４において、レジストをマスクとして、ｎＭＯＳ領域をマスクする。
【００７８】
（ｅ）次に、ステップＳ５において、ウェットエッチングにより、ｐＭＯＳ領域のＹ2Ｏ3層２０を除去する。ウェットエッチング液としては、例えば、ＨＦ、Ｈ2Ｏ2、アルカリ溶液などを用いることができる。
【００７９】
（ｆ）次に、ステップＳ６において、アッシング工程などにより、マスクを除去する。
【００８０】
（ｇ）次に、ステップＳ７において、ゲート絶縁膜１８上に、ＡＬＤ法またはＣＶＤ法によって、Ａｌ2Ｏ3層２２を形成する。
【００８１】
（ｈ）次に、ステップＳ８において、レジストをマスクとして、ｐＭＯＳ領域をマスクする。
【００８２】
（ｉ）次に、ステップＳ９において、ウェットエッチングにより、ｎＭＯＳ領域のＡｌ2Ｏ3層２２を除去する。ウェットエッチング液としては、例えば、ＨＦ、Ｈ2Ｏ2、アルカリ溶液などを用いることができる。
【００８３】
（ｊ）次に、ステップＳ１０において、アッシング工程などにより、マスクを除去する。
【００８４】
（ｋ）次に、ステップＳ１１において、ＡＬＤ法またはＣＶＤ法によって、Ｙ2Ｏ3層２０およびＡｌ2Ｏ3層２２上に、それぞれＨｆＯ2層２４およびＨｆＯ2層２６を形成する。
【００８５】
（ｌ）次に、ステップＳ１２において、ＰＤＡ、ＲＴＡなどによって、熱処理をする。熱処理（ＰＤＡ）は、Ｙ2Ｏ3層２０およびＡｌ2Ｏ3層２２中の欠陥密度の低減などの膜質の改質が目的である。例えば約５００℃〜１０７５℃までの範囲で、Ｏ2、Ｎ2、ＮＨ3、Ｈ2、ＮＯ、Ｎ2Ｏなどの雰囲気中で行う。時間は、約１秒〜１０秒程度である。フラッシュランプアニ−ルを適用することもでき、この場合には、さらに短時間の熱処理でも欠陥密度の低減などの膜質の改質は可能である。
【００８６】
（ｍ）次に、ステップＳ１３において、ＣＶＤ法若しくはＰＶＤ法により、ＴａＮゲート電極２８,３０を形成する。
【００８７】
（ｎ）次に、ステップＳ１４において、フォトリソグラフィーおよびエッチング工程によって、ゲート構造を形成する。結果として、ｎＭＯＳＦＥＴではＨｆＯ2／Ｙ2Ｏ3／ＳｉＯ2誘電体スタック構造が形成され、ｐＭＩＳＦＥＴではＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造が形成される。
【００８８】
（ｎ）次に、ステップＳ１５において、Ａｓのイオン注入によって、ｎＭＯＳ用のソース／ドレインエクステンション層として機能するｎ-拡散層５２,５４を形成する。
【００８９】
（ｏ）次に、ステップＳ１６において、ＢＦ2のイオン注入によって、ｐＭＯＳ用のソース／ドレインエクステンション層として機能するｐ-拡散層６２,６４を形成する。
【００９０】
（ｐ）次に、ステップＳ１７において、ＳｉＯ2若しくはＳｉ3Ｎ4膜などを成膜し、エッチング工程を経て、側壁絶縁膜３８を形成する。
【００９１】
（ｑ）次に、ステップＳ１８において、Ａｓのイオン注入によって、ｎＭＯＳ用のソース／ドレイン領域として機能するｎ+拡散層５０,５６を形成する。
【００９２】
（ｒ）次に、ステップＳ１９において、ＢＦ2のイオン注入によって、ｐＭＯＳ用のソース／ドレイン領域として機能するｐ+拡散層６０,６６を形成する。
【００９３】
（ｓ）次に、ステップＳ２０において、ソース／ドレインの活性化アニ―ル処理を行う。例えば、約９００℃〜１０７５℃程度の範囲で行う。処理時間は、例えば約５秒〜１０秒程度である。フラッシュランプアニ−ルを適用することもでき、この場合には、さらに短時間の熱処理も可能である。
【００９４】
（ｔ）次に、ステップＳ２１において、電極配線工程を実施する。
【００９５】
（ｕ）次に、ステップＳ２２において、Ｈ2雰囲気中において、シンター処理を実施する。
【００９６】
以上の製造工程によって、ゲート先作り工程による本発明の第１の実施の形態に係る半導体装置を形成することができる。
【００９７】
―ゲート後作り工程―
次に、図２０を参照して、本発明の第１の実施の形態に係る半導体装置のゲート後作り工程による製造方法を説明する。絶縁膜形成からの製造工程を説明する。
【００９８】
（ａ）まず、ステップＳ３１において、半導体基板１０をＤＨＦ洗浄する。
【００９９】
（ｂ）次に、ステップＳ３２において、ＲＴＡ工程により、ＳｉＯ2からなるゲート絶縁膜１６,１８を形成する。
【０１００】
（ｃ）次に、ステップＳ３３において、ダミーゲートを成膜する。ダミーゲートは、例えばポリシリコン層で形成する。
【０１０１】
（ｄ）次に、ステップＳ３４において、ポリシリコンゲートを形成する。
【０１０２】
（ｅ）次に、ステップＳ３５において、Ａｓのイオン注入によって、ｎＭＯＳ用のソース／ドレインエクステンション層として機能するｎ-拡散層５２,５４を形成する。
【０１０３】
（ｆ）次に、ステップＳ３６において、ＢＦ2のイオン注入によって、ｐＭＯＳ用のソース／ドレインエクステンション層として機能するｐ-拡散層６２,６４を形成する。
【０１０４】
（ｇ）次に、ステップＳ３７において、ＳｉＯ2若しくはＳｉ3Ｎ4膜などを成膜し、エッチング工程を経て、側壁絶縁膜３８を形成する。
【０１０５】
（ｈ）次に、ステップＳ３８において、Ａｓのイオン注入によって、ｎＭＯＳ用のソース／ドレイン領域として機能するｎ+拡散層５０,５６を形成する。
【０１０６】
（ｉ）次に、ステップＳ３９において、ＢＦ2のイオン注入によって、ｐＭＯＳ用のソース／ドレイン領域として機能するｐ+拡散層６０,６６を形成する。
【０１０７】
（ｊ）次に、ステップＳ４０において、ソース／ドレインの活性化アニ―ル処理を行う。例えば、約９００℃〜１０７５℃程度の範囲で行う。処理時間は、例えば約５秒〜１０秒程度である。フラッシュランプアニ−ルを適用することもでき、この場合には、さらに短時間の熱処理も可能である。
【０１０８】
（ｋ）次に、ステップＳ４１において、層間絶縁膜をデバイス表面の全面に堆積する。層間絶縁膜としては、例えばＴＥＯＳ（テトラエトキシシラン）膜、ＣＶＤ酸化膜、ＣＶＤ窒化膜、或いはこれらの多層膜を用いることができる。
【０１０９】
（ｌ）次に、ステップＳ４２において、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術によって、ゲート最表面を露出させる。
【０１１０】
（ｍ）次に、ステップＳ４３において、ダミーポリシリコンゲートを除去する。
【０１１１】
（ｎ）次に、ステップＳ４４において、ゲート絶縁膜１６上に、ＡＬＤ法またはＣＶＤ法によって、Ｙ2Ｏ3層２０を形成する。
【０１１２】
（ｏ）次に、ステップＳ４５において、レジストをマスクとして、ｎＭＯＳ領域をマスクする。
【０１１３】
（ｐ）次に、ステップＳ４６において、ウェットエッチングにより、ｐＭＯＳ領域のＹ2Ｏ3層２０を除去する。ウェットエッチング液としては、例えば、ＨＦ、Ｈ2Ｏ2、アルカリ溶液などを用いることができる。
【０１１４】
（ｑ）次に、ステップＳ４７において、アッシング工程などにより、マスクを除去する。
【０１１５】
（ｒ）次に、ステップＳ４８において、ゲート絶縁膜１８上に、ＡＬＤ法またはＣＶＤ法によって、Ａｌ2Ｏ3層２２を形成する。
【０１１６】
（ｓ）次に、ステップＳ４９において、レジストをマスクとして、ｐＭＯＳ領域をマスクする。
【０１１７】
（ｔ）次に、ステップＳ５０において、ウェットエッチングにより、ｎＭＯＳ領域のＡｌ2Ｏ3層２２を除去する。ウェットエッチング液としては、例えば、ＨＦ、Ｈ2Ｏ2、アルカリ溶液などを用いることができる。
【０１１８】
（ｕ）次に、ステップＳ５１において、アッシング工程などにより、マスクを除去する。
【０１１９】
（ｖ）次に、ステップＳ５２において、ＡＬＤ法またはＣＶＤ法によって、Ｙ2Ｏ3層２０およびＡｌ2Ｏ3層２２上に、それぞれＨｆＯ2層２４およびＨｆＯ2層２６を形成する。
【０１２０】
（ｗ）次に、ステップＳ５３において、ＰＤＡ、ＲＴＡなどによって、熱処理をする。熱処理（ＰＤＡ）は、Ｙ2Ｏ3層２０およびＡｌ2Ｏ3層２２中の欠陥密度の低減などの膜質の改質が目的である。例えば約５００℃〜１０７５℃までの範囲で、Ｏ2、Ｎ2、ＮＨ3、Ｈ2、ＮＯ、Ｎ2Ｏなどの雰囲気中で行う。時間は、約１秒〜１０秒程度である。フラッシュランプアニ−ルを適用することもでき、この場合には、さらに短時間の熱処理でも欠陥密度の低減などの膜質の改質は可能である。
【０１２１】
（ｘ）次に、ステップＳ５４において、ＣＶＤ法若しくはＰＶＤ法により、ＴａＮゲート電極２８,３０を形成する。
【０１２２】
（ｙ）次に、ステップＳ５５において、フォトリソグラフィーおよびエッチング工程によって、ゲート構造を形成する。結果として、ｎＭＯＳＦＥＴではＨｆＯ2／Ｙ2Ｏ3／ＳｉＯ2誘電体スタック構造が形成され、ｐＭＩＳＦＥＴではＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造が形成される。
【０１２３】
（ｚ）次に、ステップＳ５６において、電極配線工程を実施する。
【０１２４】
（ｚ２）次に、ステップＳ５７において、Ｈ2雰囲気中において、シンター処理を実施する。
【０１２５】
以上の製造工程によって、ゲート後作り工程による本発明の第１の実施の形態に係る半導体装置を形成することができる。
【０１２６】
（特性例）
図２１は、本発明の第１の実施の形態に係る半導体装置の製造方法によって作製されたＣＭＩＳＦＥＴの伝達特性を示す。図２１より明らかなように、対称フラットバンド電圧ＶFB（或いは閾値電圧Ｖth）を有するｐＭＩＳＦＥＴ、ｎＭＩＳＦＥＴが形成されている。
【０１２７】
本発明の第１の実施の形態およびその変形例に係る半導体装置およびその製造方法によれば、対称フラットバンド電圧ＶFB（或いは閾値電圧Ｖth）で、ｎ／ｐＭＩＳＦＥＴ共に同一のゲート電極材料かつ高誘電率（ｈｉｇｈ−ｋ）誘電体層を有するＣＭＩＳＦＥＴを提供することができ、高性能な半導体部品が製造可能となる。
【０１２８】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１２９】
上記のように、本発明の第１の実施の形態に係る半導体装置においては、シリコン材料を適用する場合を例として述べたが、材料としてはシリコンに限定されるものではなく、シリコンカーバイドや、窒化ガリウム系半導体材料、インジウム燐系半導体材料、ガリウム砒素系半導体材料なども適用可能である。
【０１３０】
またデバイス構造は、横型に限らず縦型に形成しても良い。さらに、電界効果トランジスタのゲート構造として、ＭＩＳ型、ＭＯＳ型（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に限定されず、接合型、ヘテロ接合ゲート型、２次元電子ガス（２ＤＥＧ:Two Dimensional Electron Gas）構造を備えていても良い。
【０１３１】
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【０１３２】
本発明の実施の形態に係る半導体装置およびその製造方法は、超高密度集積回路、超高速論理集積回路などに幅広く適用可能である。
【図面の簡単な説明】
【０１３３】
【図１】本発明の第１の実施の形態に係る半導体装置であって、（ａ）模式的断面構造図、（ｂ）上部高誘電率層３４と下部高誘電率層３２の材料の組み合わせ例。
【図２】図１に対応する本発明の第１の実施の形態に係る半導体装置の透過電子顕微鏡（ＴＥＭ）断面写真例。
【図３】本発明の第１の実施の形態に係る半導体装置において、デバイス製造プロセス後、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造の高精度ラザフォード後方散乱（ＨＲ−ＲＢＳ）分析法を用いた深さプロファイルの実測例。
【図４】本発明の第１の実施の形態に係る半導体装置において、上部高誘電率層のＡＬＤサイクルを可変にした場合のＮｉＳｉゲートｐＭＯＳキャパシタのＣＶ特性であって、（ａ）ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造の例、（ｂ）Ａｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造の例。
【図５】本発明の第１の実施の形態に係る半導体装置において、フラットバンド電圧ＶFBと上部高誘電率層のＡＬＤサイクルとの関係を表す特性例。
【図６】本発明の第１の実施の形態に係る半導体装置において、下部高誘電率層のＡＬＤサイクルを可変にした場合のＮｉＳｉゲートｐＭＯＳキャパシタのＣＶ特性であって、（ａ）ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造の例、（ｂ）Ａｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造の例。
【図７】本発明の第１の実施の形態に係る半導体装置において、フラットバンド電圧ＶFBと下部高誘電率層のＡＬＤサイクルとの関係を表す特性例。
【図８】本発明の第１の実施の形態に係る半導体装置において、ＨｆＯ2／Ｙ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＹ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例を有するＮｉＳｉゲートｎＭＯＳキャパシタのフラットバンド電圧ＶFBと、ＨｆＯ2またはＹ2Ｏ3のＡＬＤサイクルとの関係を表す特性例。
【図９】本発明の第１の実施の形態に係る半導体装置において、ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例を有するｎ+ポリシリコンゲートｎＭＯＳおよびｐＭＯＳキャパシタのフラットバンド電圧ＶFBと、下部高誘電率層であるＨｆＯ2層またはＡｌ2Ｏ3層のＡＬＤサイクルとの関係を表す特性例。
【図１０】本発明の第１の実施の形態に係る半導体装置において、図９より求めたフラットバンド電圧の差電圧ＶFB（ｐＭＯＳ）−ＶFB（ｎＭＯＳ）と、下部高誘電率層であるＨｆＯ2層またはＡｌ2Ｏ3層のＡＬＤサイクルとの関係を表す特性例。
【図１１】本発明の第１の実施の形態に係る半導体装置において、（ａ）ＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例を有するｎ+ポリシリコンゲートｐＭＯＳキャパシタのフラットバンドシフトＶFB（ｈｉｇｈ−ｋ）−ＶFB（ＳｉＯ2）の比較例、（ｂ）ｎ+ポリシリコンゲートとＨｆＯ2層／Ａｌ2Ｏ3層界面におけるＦＬＰ位置の模式図。
【図１２】本発明の第１の実施の形態に係る半導体装置において、ゲート電極構造を各種変更した場合のＨｆＯ2／Ａｌ2Ｏ3／ＳｉＯ2誘電体スタック構造例およびＡｌ2Ｏ3／ＨｆＯ2／ＳｉＯ2誘電体スタック構造例における、フラットバンドシフトＶFB（ｈｉｇｈ−ｋ）−ＶFB（ＳｉＯ2）と実効仕事関数シフトΦm,eff（ｈｉｇｈ−ｋ）−Φm,eff（ＳｉＯ2）(ｅＶ)の比較例。
【図１３】本発明の第１の実施の形態に係る半導体装置において、Ｙ濃度を変化させた場合の、ＨｆＹＯ誘電体構造を有するｎＭＩＳＦＥＴのゲートキャパシタンスとゲート電圧との関係を表す特性例。
【図１４】本発明の第１の実施の形態に係る半導体装置において、ＨｆＯ2層のＡＬＤサイクルを一定とした場合の、Ａｌ2Ｏ3層のＡＬＤサイクルとＡｌ濃度との関係を表す特性例。
【図１５】本発明の第１の実施の形態に係る半導体装置において、ｈｉｇｈ―ｋ／ＳｉＯ2上の実効仕事関数Φm,eff（ｈｉｇｈ―ｋ／ＳｉＯ2）とＳｉＯ2上の実効仕事関数Φm,eff（ＳｉＯ2）の関係を表す図であって、Ａｌ2Ｏ3／ＳｉＯ2上のＴａＮおよびＷおよびＹ2Ｏ3／ＳｉＯ2上のＴａＮの特性データ。
【図１６】本発明の第１の実施の形態に係る半導体装置の模式的断面構造であって、ＣＭＩＳＦＥＴの構造例。
【図１７】本発明の第１の実施の形態に係る半導体装置の詳細な模式的断面構造であって、ＣＭＩＳＦＥＴの構造例。
【図１８】本発明の第１の実施の形態の変形例に係る半導体装置の詳細な模式的断面構造であって、ＣＭＩＳＦＥＴの構造例。
【図１９】本発明の第１の実施の形態に係る半導体装置の製造方法であって、ゲート先作り工程のフローチャート図。
【図２０】本発明の第１の実施の形態に係る半導体装置の別の製造方法であって、ゲート後作り工程のフローチャート図。
【図２１】本発明の第１の実施の形態に係る半導体装置のＣＭＩＳＦＥＴの伝達特性例。
【符号の説明】
【０１３４】
１０…半導体基板
１２…ｐウェル領域
１４…ｎウェル領域
１６，１８…ゲート絶縁層
２０…Ｙ2Ｏ3層
２２…Ａｌ2Ｏ3層
２４，２６…ＨｆＯ2層
２８，３０…ＴａＮゲート電極
３２…下部高誘電率（ｈｉｇｈ−ｋ）層
３４…上部高誘電率（ｈｉｇｈ−ｋ）層
３６…ゲート電極
３８…側壁絶縁膜
４０…ＬＯＣＯＳ絶縁膜
４２，４４…ＮｉＳｉゲート電極
５０，５６…ｎ+拡散層
５２，５４…ｎ-拡散層
６０，６６…ｐ+拡散層
６２，６４…ｐ-拡散層
Ｓ１〜Ｓ２２，Ｓ３１〜Ｓ５７…ステップ
【図１】
2008306051.tif 000003
【図３】
2008306051.tif 000004
【図４】
2008306051.tif 000005
【図５】
2008306051.tif 000006
【図６】
2008306051.tif 000007
【図７】
2008306051.tif 000008
【図８】
2008306051.tif 000009
【図９】
2008306051.tif 000010
【図１０】
2008306051.tif 000011
【図１１】
2008306051.tif 000012
【図１２】
2008306051.tif 000013
【図１３】
2008306051.tif 000014
【図１４】
2008306051.tif 000015
【図１５】
2008306051.tif 000016
【図１６】
2008306051.tif 000017
【図１７】
2008306051.tif 000018
【図１８】
2008306051.tif 000019
【図１９】
2008306051.tif 000020
【図２０】
2008306051.tif 000021
【図２１】
2008306051.tif 000022
【図２】
2008306051.tif 000023