(57)【要約】【課題】空乏化を生じず、また、製造工程における酸化、薬液による腐食、含有する金属による熱処理装置の汚染を抑えることのできるゲート電極を有し、且つトランジスタのオン電流の低下を抑えることのできる半導体装置およびその製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属含有層、並びに前記金属含有層の上面および側面を覆う不純物イオンを含んだ多結晶シリコン層からなるゲート電極と、を有する。【選択図】図１
2008177316.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属含有層、並びに前記金属含有層の上面および側面を覆う不純物イオンを含んだ多結晶シリコン層からなるゲート電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記多結晶シリコン層は、前記金属含有層上に形成された第１の多結晶シリコン層と、前記ゲート絶縁膜上且つ前記金属含有層および前記第１の多結晶シリコン層の側面に形成された第２の多結晶シリコン層と、を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属含有層は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌのうちの少なくとも１つを含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に金属含有層を介して第１の多結晶シリコン層をパターン形成する工程と、
前記金属含有層の側面、および第１の多結晶シリコン層の側面を覆うように不純物イオンを含んだ第２の多結晶シリコン層を形成する工程と、
前記第１および第２の多結晶シリコン層をマスクとして用いて前記半導体基板に不純物イオンを注入し、ソース・ドレインエクステンション領域を形成する工程と、
前記ソース・ドレインエクステンション領域を形成した後、前記第２の多結晶シリコン層の側面にゲート側壁を形成する工程と、
前記第１および第２の多結晶シリコン層、並びに前記ゲート側壁をマスクとして用いて前記半導体基板に不純物イオンを前記ソース・ドレインエクステンション領域よりも深い位置まで注入し、ソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記不純物イオンを含んだ第２の多結晶シリコン層は、不純物イオンを添加しながら成膜されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の一部に金属含有材料を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化への要求に応ずるため、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の微細化が進展しており、それに伴うゲート絶縁膜の薄膜化への要求が著しい。このため、ゲート絶縁膜の積極的な薄膜化の結果、近年の酸化膜厚（酸化膜換算膜厚）は、１ｎｍを下回るところまで達している。
【０００３】
しかし、現在広く用いられている多結晶シリコンからなるゲート電極は、半導体材料であるためにゲート絶縁膜の薄膜化に伴う空乏化が避けられず、実効的な酸化膜厚が増加してしまうという問題を有している。そこで、上記の問題を回避するために、理論的に空乏化の起こらないメタルゲート電極を用いる技術が知られている。
【０００４】
ところが、純粋な金属材料からなるメタルゲート電極は、一般に、ＭＩＳＦＥＴ形成プロセス中に曝される薬液や酸化雰囲気に弱く、薬液による腐食や酸化を防ぐ役割を有するメタルゲート電極の側面に形成されるオフセットスペーサ等の防護壁が必須となっている。また、このオフセットスペーサは、ソース・ドレイン領域のエクステンション領域をイオン注入により形成する際に、マスクエッジとして働くことになる。
【０００５】
しかし、エクステンション領域の不純物を熱処理により活性化させる際に、ミリセカンドアニール法等の高温短時間の熱処理方法を用いると、不純物の拡散距離が短くなるため、メタルゲート電極の側面に位置するオフセットスペーサによりメタルゲート電極とエクステンション領域との間に間隔が生じ、トランジスタのオン電流が大きく低下するおそれがある。
【０００６】
そこで、Ｔａからなるメタルゲート電極の表面を窒化して、耐酸化性を有するＴａＮを形成した半導体装置が知られている（例えば、特許文献１参照）。この特許文献１に記載の半導体装置によれば、オフセットスペーサを用いずにメタルゲート電極の酸化を防ぐことが可能となる。
【０００７】
しかし、この特許文献１に記載の半導体装置によると、ソース・ドレイン領域の不純物を活性化させる工程等において、ＲＴＡ（Rapid Thermal Anneal）装置等の熱処理装置のチャンバー内で熱処理を行う際に、以下のような問題が生じるおそれがある。すなわち、ＴａＮ膜がゲート電極の上面において外部に露出しているため、チャンバー内の熱処理装置の一部がメタルゲート電極に接触した際に、露出したＴａＮ膜から熱処理装置の接触部分にＴａが拡散移動し、熱処理装置のチャンバー内を汚染するという問題である。熱処理装置のチャンバー内がＴａで汚染されると、半導体基板上のメタルゲート電極以外の部位や、他の半導体基板にＴａが混入するおそれがある。
【特許文献１】特開２００４−２２６８９号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、空乏化を生じず、また、製造工程における酸化、薬液による腐食、含有する金属による熱処理装置の汚染を抑えることのできるゲート電極を有し、且つトランジスタのオン電流の低下を抑えることのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属含有層、並びに前記金属含有層の上面および側面を覆う不純物イオンを含んだ多結晶シリコン層からなるゲート電極と、を有することを特徴とする半導体装置を提供する。
【００１０】
また、本発明の他の一態様は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に金属含有層を介して第１の多結晶シリコン層をパターン形成する工程と、前記金属含有層の側面、および第１の多結晶シリコン層の側面を覆うように不純物イオンを含んだ第２の多結晶シリコン層を形成する工程と、前記第１および第２の多結晶シリコン層をマスクとして用いて前記半導体基板に不純物イオンを注入し、ソース・ドレインエクステンション領域を形成する工程と、前記ソース・ドレインエクステンション領域を形成した後、前記第２の多結晶シリコン層の側面にゲート側壁を形成する工程と、前記第１および第２の多結晶シリコン層、並びに前記ゲート側壁をマスクとして用いて前記半導体基板に不純物イオンを前記ソース・ドレインエクステンション領域よりも深い位置まで注入し、ソース・ドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１１】
本発明によれば、空乏化を生じず、また、製造工程における酸化、薬液による腐食、含有する金属による熱処理装置の汚染を抑えることのできるゲート電極を有し、且つトランジスタのオン電流の低下を抑えることのできる半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
〔実施の形態〕
（半導体装置の構成）
図１は、本発明の実施の形態に係る半導体装置の断面図である。半導体装置１は、半導体基板２上にゲート絶縁膜４を介して形成されたゲート電極３と、ゲート電極３の側面に形成されたゲート側壁５と、半導体基板２の表面近傍に形成されたエクステンション領域６ａを含むソース・ドレイン領域６と、半導体基板２内に形成された素子分離領域４と、を有して概略構成される。
【００１３】
ゲート電極３は、ゲート絶縁膜４上に形成された金属含有層３ａと、金属含有層３ａ上に形成された第１の多結晶シリコン層３ｂと、ゲート絶縁膜４上且つ金属含有層３ａおよび第１の多結晶シリコン層３ｂの側面に形成された第２の多結晶シリコン層３ｃと、を含む。なお、ゲート電極３の上面に、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ、ＣｏＮｉ等の金属とシリコンとの化合物であるシリサイド層が形成されてもよい。
【００１４】
空乏化の生じない金属含有層３ａは、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等の金属を含む金属材料や、これらの金属のフルシリサイドからなる。また、これらの金属の窒化物、炭化物、酸化物を用いてもよい。なお、金属含有層３ａの高さは、ゲート電極３の高さ（金属含有層３ａの高さと第１の多結晶シリコン層３ｂの高さの合計）の１〜２０％であることが好ましい。これは、１％未満の場合はゲート電極３の空乏化を十分に抑えることが難しく、２０％を超える場合は金属含有層３ａの酸化、薬液による腐食、およびコンタミネーション等を十分に抑えることが困難となるためである。
【００１５】
第１および第２の多結晶シリコン層３ｂ、３ｃは、酸化耐性、硫酸過水等の薬液に対する耐性を有する、不純物イオンを含んだ多結晶シリコンからなる。多結晶シリコンが不純物イオンを含むことにより、これらを含まない場合と比較して電気抵抗を低下させることができ、ゲート電極３の一部として用いることが容易になる。不純物イオンは、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオン、ｐ型トランジスタの場合はＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオンが用いられる。
【００１６】
ゲート絶縁膜４は、例えばＳｉＯ２、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１７】
ゲート側壁５は、例えばＳｉＮからなる単層構造や、例えばＳｉＮとＳｉＯ２からなる２層構造、更には３層以上の構造であってもよい。
【００１８】
エクステンション領域６ａを含むソース・ドレイン領域６は、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオン、ｐ型トランジスタの場合はＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオンを半導体基板２の表面近傍に注入することにより形成される。なお、ソース・ドレイン領域６の上面に、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ、ＣｏＮｉ等の金属とシリコンとの化合物であるシリサイド層が形成されてもよい。
【００１９】
素子分離領域７は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００２０】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２１】
まず、図２Ａ（ａ）に示すように、半導体基板２内に素子分離領域７を形成し、続いて、イオン注入法により不純物イオンを半導体基板２表面に注入し、ウェル（図示しない）を形成する。ここで、不純物イオンは、ｐ型トランジスタを形成する場合はＡｓ、Ｐ等のｎ型不純物イオン、ｎ型トランジスタを形成する場合はＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオンが用いられる。
【００２２】
次に、図２Ａ（ｂ）に示すように、絶縁膜８、金属膜９、および第１の多結晶シリコン膜１０を半導体基板２上に積層する。絶縁膜８は、ＣＶＤ（Chemical Vapor Deposition）法、酸化法、プラズマ窒化法等により、例えば２．５〜３．０ｎｍの厚さに形成される。また、金属膜９は、ＣＶＤ法等により、例えば１０ｎｍの厚さに形成される。また、第１の多結晶シリコン膜１０はＣＶＤ法等により、例えば１００ｎｍの厚さに形成される。
【００２３】
次に、図２Ａ（ｃ）に示すように、金属膜９および第１の多結晶シリコン膜１０を例えばフォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法によりパターニングして、金属含有層３ａおよび第１の多結晶シリコン層３ｂをパターン形成する。
【００２４】
次に、図２Ａ（ｄ）に示すように、ＣＶＤ法等により、金属含有層３ａの側面と、第１の多結晶シリコン層３ｂの上面および側面を覆うように不純物イオンを含む第２の多結晶シリコン膜１１を例えば５ｎｍ以下の厚さに形成する。ここで、不純物イオンは、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオン、ｐ型トランジスタの場合はＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオンが用いられる。なお、金属含有層３ａおよび第１の多結晶シリコン層３ｂの側面を覆う第２の多結晶シリコン層１１に対し、イオン注入法により上方から絶縁膜８に達する深さまで不純物イオンを進入させるのは困難であることから、第２の多結晶シリコン膜１１は、不純物イオンを添加しながら成膜されることが好ましい。
【００２５】
次に、図２Ｂ（ｅ）に示すように、ＲＩＥ法等により、第２の多結晶シリコン膜１１の第１の多結晶シリコン層３ｂおよび絶縁膜８上の部分を除去し、第２の多結晶シリコン膜１１を第２の多結晶シリコン層３ｃに加工する。ここで、第２の多結晶シリコン層３ｃは、金属含有層３ａおよび第１の多結晶シリコン層３ｂの側面を覆っている。以上の工程で形成された金属含有層３ａ、第１の多結晶シリコン層３ｂ、および第２の多結晶シリコン層３ｃは、ゲート電極３を構成する。
【００２６】
次に、図２Ｂ（ｆ）に示すように、第１の多結晶シリコン層３ｂおよび第２の多結晶シリコン層３ｃをマスクとして用いて、絶縁膜８に希フッ酸等の薬液を用いたエッチングを施すことにより、ゲート電極３の下方以外における絶縁膜８を除去してゲート絶縁膜４を形成する。ここで、金属含有層３ａおよび第２の多結晶シリコン層３ｃは、ゲート絶縁膜４上に位置する。なお、この絶縁膜８へのエッチングを施す際に、金属含有層３ａの上面および側面は、それぞれ第１の多結晶シリコン層３ｂおよび第２の多結晶シリコン層３ｃに覆われているため、金属含有層３ａが薬液に曝されることがなく、金属含有層３ａの腐食等を抑えることができる。
【００２７】
次に、図２Ｂ（ｇ）に示すように、第１の多結晶シリコン層３ｂおよび第２の多結晶シリコン層３ｃをマスクとして用いて、イオン注入法により不純物イオンを半導体基板２に注入し、ソース・ドレイン領域６のエクステンション領域６ａを形成する。ここで、不純物イオンは、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオン、ｐ型トランジスタの場合はＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオンが用いられ、半導体基板２とともに第１の多結晶シリコン層３ｂにも不純物イオンが注入される。
【００２８】
なお、同一基板上に異なる導電型のトランジスタを作り分ける等の場合には、フォトリソグラフィ法等を用いてエクステンション領域６ａを同一導電型のトランジスタ毎に選択的に形成する必要がある。このフォトリソグラフィ法に用いるレジストを剥離するために、アッシング等の酸化処理や、硫酸・過酸化水素水等を用いる薬液処理が必要とされるが、金属含有層３ａの上面および側面は、それぞれ第１の多結晶シリコン層３ｂおよび第２の多結晶シリコン層３ｃに覆われているため、金属含有層３ａが酸化雰囲気や薬液に曝されることがなく、金属含有層３ａの酸化、腐食等を抑えることができる。
【００２９】
続いて、エクステンション領域６ａに含まれる不純物イオンを、拡散を最小限に抑えつつ活性化させるために、ミリセカンドアニール法等による熱処理を施す。このとき、金属含有層３ａの上面および側面は、それぞれ第１の多結晶シリコン層３ｂおよび第２の多結晶シリコン層３ｃに覆われているため、熱処理装置の一部がゲート電極３に接触しても、その熱処理装置の接触部分に金属含有層３ａ内の金属が拡散移動するおそれがない。
【００３０】
次に、図２Ｂ（ｈ）に示すように、第２の多結晶シリコン層３ｃおよびゲート絶縁膜４の側面にゲート側壁５を形成した後、そのゲート側壁５をマスクエッジとして用いて、イオン注入法により不純物イオンを半導体基板２にエクステンション領域６ａよりも深い位置まで注入し、ソース・ドレイン領域６を形成する。ここで、不純物イオンは、エクステンション領域６ｃと同じ、または同じ導電型の不純物イオンが用いられ、半導体基板２とともに第１の多結晶シリコン層３ｂにも不純物イオンが注入される。
【００３１】
なお、同一基板上に異なる導電型のトランジスタを作り分ける等の場合は、フォトリソグラフィ法等を用いてソース・ドレイン領域６を同一導電型のトランジスタ毎に選択的に形成する必要がある。このフォトリソグラフィ法に用いるレジストを剥離するために、アッシング等の酸化処理や、硫酸・過酸化水素水等を用いる薬液処理が必要とされるが、金属含有層３ａの上面および側面は、それぞれ第１の多結晶シリコン層３ｂおよび第２の多結晶シリコン層３ｃ（並びにゲート側壁５）に覆われているため、金属含有層３ａがガスや薬液に曝されることがなく、金属含有層３ａの酸化、腐食等を抑えることができる。
【００３２】
続いて、ソース・ドレイン領域６に含まれる不純物イオンを、拡散を最小限に抑えつつ活性化させるために、ミリセカンドアニール法等による熱処理を施す。このとき、金属含有層３ａの上面および側面は、それぞれ第１の多結晶シリコン層３ｂおよび第２の多結晶シリコン層３ｃ（並びにゲート側壁５）に覆われているため、熱処理装置の一部がゲート電極３に接触しても、その熱処理装置の接触部分に金属含有層３ａ内の金属が拡散移動するおそれがない。
【００３３】
（実施の形態の効果）
本発明の実施の形態によれば、製造工程において生じる金属含有層３ａの酸化、薬液による腐食を、オフセットスペーサ等の防護壁を用いずに抑制することができるため、ゲート電極３とエクステンション領域６ａとの間にオン電流が大きく低下してしまうような間隔が生じることがない。
【００３４】
また、金属含有層３ａの上面を第１の多結晶シリコン層３ｂが覆っているため、ソース・ドレイン領域６の不純物を活性化させる工程等において熱処理を施す際に、熱処理装置の一部がゲート電極３に接触しても、その熱処理装置の接触部分に金属含有層３ａ内の金属が拡散移動するおそれがない。そのため、金属含有層３ａ内の金属による熱処理装置のチャンバー内の汚染を抑制することができる。
【００３５】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２Ａ】（ａ）〜（ｄ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００３７】
１    半導体装置
２    半導体基板
３    ゲート電極
３ａ    金属含有層
３ｂ    第１の多結晶シリコン層
３ｃ    第２の多結晶シリコン層
４    ゲート絶縁膜
５    ゲート側壁
６    ソース・ドレイン領域
６ａ    エクステンション領域
８    絶縁膜
【図１】
2008177316.tif 000003
【図２Ａ】
2008177316.tif 000004
【図２Ｂ】
2008177316.tif 000005