(57)【要約】【課題】鉛フリーのめっき材料を採用しながら、端子１５の表面に形成したＳｎ系薄膜層にウィスカが発生するのを抑制でき、かつはんだ付け性も良好なる電子部品を得る。【解決手段】端子１５を有する電子部品１０において、端子１５の表面に、Ｓｎ系薄膜層として、Ｓｎ系めっき層１６と、その表面に厚さ５００ｎｍ〜１０００ｎｍの範囲であるＳｎ系化合物層１７を形成する。または、端子１５の表面にＳｎイオン注入層１８のみを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基材表面にＳｎ系薄膜層を有する端子を備えた電子部品であって、前記Ｓｎ系薄膜層は、基材表面にＳｎ系イオンを注入して形成された層であり、該Ｓｎ系薄膜層の厚さはほぼ５００ｎｍ〜１０００ｎｍの範囲であることを特徴とする電子部品。
【請求項２】
前記基材はＣｕ基材であることを特徴とする請求項１に記載の電子部品。
【請求項３】
基材表面にＳｎ系薄膜層を有する端子を備えた電子部品であって、前記Ｓｎ系薄膜層は、基材表面に形成したＳｎ系めっき層と、該めっき層の表面に形成したＳｎ系化合物層とからなり、該Ｓｎ系化合物層の厚さはほぼ５００ｎｍ〜１０００ｎｍの範囲であることを特徴とする電子部品。
【請求項４】
前記Ｓｎ系化合物層はＳｎＣｕ化合物層であることを特徴とする請求項３に記載の電子部品。
【請求項５】
前記ＳｎＣｕ化合物層は前記Ｓｎ系めっき層にＣｕイオンを注入した後に加熱して形成された層であるであることを特徴とする請求項４に記載の電子部品。
【請求項６】
請求項１から５のいずれかに記載の電子部品であって、前記電子部品はＩＣチップと該ＩＣチップを搭載したリードフレームを有し、前記端子は前記リードフレームの一部であることを特徴とする電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子部品、特にＩＣチップをリードフレームに搭載した半導体装置のような、端子を有する電子部品に関する。
【背景技術】
【０００２】
近年、例えばＩＣチップをリードフレームに搭載した半導体装置のような電子部品は一層の小型化が求められており、結果として、その端子間の間隔は数百μｍ程度まで狭くなってきている。半導体装置のような電子部品において、前記端子の基材には銅、銅合金、４２アロイなどが用いられるが、素地のままでは端子表面が酸化して導通不良（はんだ付け不良等による）を引き起こす恐れがあるので、通常、めっき等により端子表面に保護膜が形成される。めっき層の材料としては、主にＳｎやＳｎ合金が用いられる。
【０００３】
めっき層の材料としてＳｎやＳｎ合金を用いる場合、従来から鉛（Ｐｂ）を含む合金が用いられてきた。近年、環境負荷を軽減する観点から鉛フリー化が求められるようになり、端子のめっき層材料にも、例えば、Ｓｎ，Ｓｎ−Ｃｕ，Ｓｎ−Ｂｉ，Ｓｎ−Ａｇ合金のように、鉛を含まない材料が使用されるようになっている。しかし、鉛フリーの材料で電子部品の端子表面をめっき処理すると、Ｓｎのウィスカが発生することが知られており、前記のように端子間の間隔が数百μｍ程度と狭い場合には、発生したウィスカにより端子間ショートが発生する恐れがあるので、その対策が求められている。
【０００４】
特許文献１には、その対策として、端子の表面に、ＳｎにＳｎと低融点合金を形成する金属（例えば、Ｂｉ，Ｃｕ，Ａｇ等）を添加した、厚さ１０〜３０μｍ程度の単層めっき構造からなる接続用導電層を形成した電子部品が記載され、上記の単層めっき構造からなる接続用導電層を形成したことにより、当該電子部品において、ウィスカおよびクラックの発生を抑制できることが記載されている。
【０００５】
また、特許文献２には、下地用の金属薄膜を被めっき物の上にイオン注入等により形成し、その下地用金属薄膜の上にＳｎまたはＳｎ合金のめっき層を形成することにより、ウィスカの発生を抑制できることが記載されている。
【０００６】
【特許文献１】特開２００４−２００２３９号公報
【特許文献２】特開２００３−１２９２７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、本発明者らの実験によれば、従来の端子の表面にＳｎ合金によるめっき層を形成したものは、はんだ付け性の点で充分でなく、なお解決すべき点が残っていることを経験した。本発明は、上記の事情を考慮してなされたものであり、端子表面のめっき層からウィスカが発生するのを抑制でき、かつはんだ付け性をも向上させた電子部品を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決すべく、本発明者はさらに多くの実験を行うことにより、基材表面にＳｎ系めっき層を有する端子の場合、ウィスカの発生原因の１つにめっき層での内部応力増加があり、Ｓｎ系めっき層の表面腐食（酸化）を抑制することでウィスカの発生を抑制できること、めっき層の表面にＳｎ系化合物層を形成することにより、Ｓｎ系めっき層の表面腐食（酸化）を抑制できること、そして、Ｓｎ系化合物層の厚さがはんだ付け性に影響を与えること、を知見した。さらに、基材表面にＳｎ系イオンを注入した層を所定の厚さで形成することによっても、ウィスカの発生を抑制でき、かつはんだ付け性も良好になることを知見した。
【０００９】
本発明は上記の知見に基づいており、本発明による電子部品の一形態は、基本的に、基材表面にＳｎ系薄膜層を有する端子を備えた電子部品であって、前記Ｓｎ系薄膜層は、基材表面にＳｎ系イオンを注入して形成された層であり、該Ｓｎ系薄膜層の厚さはほぼ５００ｎｍ〜１０００ｎｍの範囲であることを特徴とする。
【００１０】
後の実施例に示すように、上記の電子部品では、ウィスカが成長するだけのＳｎ量が基材表面にないために、ウィスカの発生は見られず、さらに、はんだ濡れ性の指標となるゼロクロスタイムも３Ｓ以下と、実用上で支障のない範囲であった。
【００１１】
上記の電子部品において、前記基材はＣｕ基材であることは好ましい。その理由は、Ｃｕは、Ｓｎへの粒界拡散および粒内拡散がともにしやすく、Ｓｎ系イオンの注入により、Ｓｎ系イオン注入層（Ｓｎ系薄膜層）にＳｎＣｕ化合物が生成されやすくなり、それにより、Ｓｎ系薄膜層の表面腐食（酸化）を抑制できて、ウィスカの発生を一層確実に抑制できることによる。
【００１２】
本発明による電子部品の他の態様は、基材表面にＳｎ系薄膜層を有する端子を備えた電子部品であって、前記したＳｎ系薄膜層は、基材表面に形成したＳｎ系めっき層と、該めっき層の表面に形成したＳｎ系化合物層とからなり、該Ｓｎ系化合物層の厚さはほぼ５００ｎｍ〜１０００ｎｍの範囲であることを特徴とする。
【００１３】
後の実施例に示すように、上記の電子部品では、Ｓｎ系めっき層の表面に５００ｎｍ以上のＳｎ系化合物層を形成したことで、Ｓｎ系めっき層の腐食層厚さを１０ｎｍ程度以下に抑えることができる。それにより、ウィスカの発生が抑制され、端子間ショートが発生するのを確実に回避することができる。また、後の実施例に示すように、Ｓｎ系化合物層の厚さを１０００ｎｍ程度を越えない厚さとすることにより、実用に耐え得るはんだ付け性を備えることができる。
【００１４】
上記態様の電子部品において、Ｓｎ系めっき層を形成する鉛フリー材料は、純Ｓｎであってもよく、第１成分がＳｎであるＳｎ系合金であってもよい。Ｓｎ系合金の例としては、Ｓｎ−Ｃｕ，Ｓｎ−Ｂｉ，Ｓｎ−Ａｇ合金、等が挙げられる。端子を構成する基材は、従来の電子部品で端子素材に用いられてきた金属材料をそのまま用いることができ、例として、銅、銅合金、４２アロイなどが挙げられる。電子部品の種類に応じて、適宜選択する。
【００１５】
Ｓｎ系化合物層を生成するための元素としては、限定されないが、Ｃｕ，Ｎｉ，Ｆｅ，Ｔｉ，Ｂｉ，Ａｇなどが挙げられる。なかでも、Ｃｕは、Ｓｎへの粒界拡散および粒内拡散がともにしやすく、ＳｎＣｕ化合物を生成しやすいことから、特に好ましい。
【００１６】
本発明による電子部品は、半導体装置など端子を有する任意の電子部品を対象とする。一例として、ＩＣチップと該ＩＣチップを搭載したリードフレームを有し、前記端子は前記リードフレームの一部であるような電子部品を挙げることができる。
【発明の効果】
【００１７】
本発明によれば、鉛フリーの材料をめっき層に採用しながら、端子基材の表面に形成したＳｎ系薄膜層（Ｓｎ系イオン注入層、またはＳｎ系めっき層とそのめっき層の表面に形成したＳｎ系化合物層）にウィスカが発生するのを抑制することができ、かつはんだ付け性も良好な電子部品が得られる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態の一例を、図１および図２を参照しながら説明する。
【００１９】
図１は、本発明による電子部品の一例である半導体装置１０を断面で示している。図において、１１はＩＣチップであり、該ＩＣチップ１１がダイパット１２を備えたリードフレーム１３に搭載されている。リードフレーム１３は、通常銅合金であり、厚さは１００〜５００μｍ程度である。半導体装置１０は、全体がエポキシやシリコーンのような封止樹脂１４で覆われており、リードフレーム１３の端部が端子１５として、外部に露出している。
【００２０】
端子１５の基材表面には鉛フリー材料であるＳｎ系めっき層１６が形成されている。Ｓｎ系めっき層は、純Ｓｎめっき層でもよく、Ｓｎ−Ｃｕ，Ｓｎ−Ｂｉ，Ｓｎ−Ａｇ合金等の、１〜５％のＣｕ，Ｂｉ，Ａｇを含むＳｎ系合金によるめっき層であってもよい。また、Ｓｎ系めっき層１６の厚さに制限はないが、通常、５〜１５μｍ程度である。
【００２１】
前記Ｓｎ系めっき層１６の表面には、厚さがほぼ５００ｎｍ〜１０００ｎｍの範囲であるＳｎ系化合物層１７が形成される。Ｓｎ系化合物層１７の一例としてＳｎＣｕ化合物層が挙げられる。Ｓｎ系めっき層１６の表面に前記Ｓｎ系化合物層１７の薄膜を形成するには、イオン注入法、スパッタリング法、蒸着法、イオンプレーティング法などの手法を用いることができる。中でも、イオン注入法はＳｎ系めっき層１６への金属イオンの浸入が良好なことから好ましい。上記したＳｎ系めっき層１６と、その表面に形成された前記Ｓｎ系化合物層１７とが、本発明による「Ｓｎ系薄膜層」の一例を構成する。
【００２２】
上記の電子部品（半導体装置１０）において、端子１５の表面に形成されているＳｎ系めっき層１６の表面が、厚さ５００ｎｍ以上のＳｎ系化合物層１７で覆われているので、Ｓｎ系めっき層１６の表面腐食（酸化）が抑制され、結果として、Ｓｎ系めっき層１６にウィスカが成長するのは抑制される。その結果、端子間が狭い場合であっても、端子間ショートが発生するのを確実に阻止することがきる。また、前記Ｓｎ系化合物層１７の厚さは１０００ｎｍ以下であり、良好なはんだ付け性が確保される。
【００２３】
図２は、本発明による電子部品の一例である半導体装置１０における、前記端子１５の部分の他の実施の形態を説明する模式図である。この例では、端子１５の基材表面に、イオン注入法によるＳｎ系薄膜層１８のみが、厚さがほぼ５００ｎｍ〜１０００ｎｍの範囲で形成されており、Ｓｎ系めっき層１６は形成されていない。この形態では、Ｓｎ系薄膜層（Ｓｎ系イオン注入層）１８が５００ｎｍ〜１０００ｎｍと薄く、ウィスカが発生するだけのＳｎ量が少ないために、ウィスカの発生は抑制される。さらに、はんだ濡れ性も良好であり、実用上に支障のないはんだ付け性能が得られる。
【００２４】
この態様の端子１５において、好ましくは、端子１５はＣｕ基材またはＣｕ合金基材である。この態様では、Ｓｎ系薄膜層１８がＳｎＣｕ化合物層を形成しやすく、ウィスカの発生はさらに抑制される。
【実施例】
【００２５】
以下、実施例により本発明を説明する。
［実施例１］
一般的にＩＣのリードフレーム材料として使用されている厚さ２００μｍの銅合金に電解めっきによりＳｎ−３ｗｔ％Ｂｉ材料からなる厚さ７μｍめっき層を形成した。形成したＳｎ−Ｂｉめっき層の表面に対して、イオン注入装置により、イオン注入厚さを変えて（最大２０００ｎｍ）Ｃｕイオンを注入した。Ｃｕイオン注入後、５５℃で１００時間加熱し、注入したＣｕとめっき成分のＳｎを反応させてＳｎＣｕ化合物層を形成し、ＳｎＣｕ化合物層の厚さ（ｎｍ）を測定した。その結果を図３に示した。
図３に示すように、Ｃｕイオン注入厚さとＳｎＣｕ化合物層は、ほぼ一致していた。
【００２６】
［実施例２］
実施例１と同様にして作った、表面にＳｎＣｕ化合物層を形成したテストピースを、５５℃、８５％ＲＨの環境内に２０００時間放置する高温高湿試験を行い、ウィスカの発生とその成長状態（ウィスカ長：μｍ）を測定した。その結果を図４に示した。
図４に示すように、化合物層厚さが５００ｎｍ未満ではウィスカ長さが長くなっているが、厚さ５００ｎｍ以上ではウィスカ長は短く（ほぼ４０ｎｍ程度以下）かつほぼ一定である。
【００２７】
［実施例３］
実施例２で高温高湿試験を行ったテストピースのめっき層表面の腐食層（酸化層：ＳｎＯ２層）の厚さを測定した。その結果を図５に示した。
【００２８】
［評価］
図４はＳｎＣｕ化合物層の厚さが５００ｎｍ以上ではウィスカ抑制効果があることを示しており、図５はＳｎＣｕ化合物層の厚さが５００ｎｍ未満ではめっき層表面の腐食層が大きくなり、５００ｎｍ以上では１０ｎｍ程度以下と薄くなることを示している。このことから、テストピースにおいて、Ｓｎ系めっき層の表面を厚さ５００ｎｍ以上のＳｎＣｕ化合物層で覆うことにより、Ｓｎ系めっき層の表面腐食（酸化）が抑制され、結果として、Ｓｎ系めっき層１６にウィスカが成長するのが抑制されたものと解することができる。
【００２９】
［実施例４］
めっき層表面のＳｎＣｕ化合物層は、はんだ付け性に悪影響を及ぼすと考えられるため、実施例２で高温高湿試験を行ったテストピースについて、ＪＩＳ規格（メニスコグラフ試験）に基づき、はんだ濡れ性を試験した。その結果を図６に示した。
【００３０】
［評価］
従来から、良好なはんだ付け性を確保するためには、ゼロクロスタイムは３Ｓ以下とされているが、図５から、化合物層厚さが１０００ｎｍ程度以下であれば、実用に供するはんだ付け性が得られることがわかる。そして、実施例２，３の評価結果から、ウィスカ抑制効果と良好なはんだ付け性を確保するためには、前記化合物層はほぼ５００ｎｍ〜１０００ｎｍの範囲が適当であることがわかる。
【００３１】
［実施例５］
銅合金に対してめっき層を形成する材料として、Ｓｎ−３ｗｔ％Ｂｉではなく、Ｓｎ−２ｗｔ％Ｃｕ，Ｓｎ，Ｓｎ−１．５ｗｔ％Ａｇのそれぞれを用いた以外は、実施例１〜実施例４と同じ処理と試験を行い、ウィスカ抑制効果の現れるＳｎＣｕ化合物層の厚さ（図４，図５）とはんだ濡れ性効果が維持できる厚さ（図６）を求めた。その結果を表１に示した。
【００３２】
【表１】
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【００３３】
［評価］
表１に示すように、めっき層の材料により、その上に形成する化合物層厚さの最適値は変化するものの、ほぼ５００ｎｍ〜１０００ｎｍの範囲内であれば、ウィスカ抑制効果とはんだ濡れ性効果の双方を満足することができることがわかる。
【００３４】
［実施例６］
一般的にＩＣのリードフレーム材料として使用されている厚さ２００μｍの銅合金の表面に、イオン注入装置により、イオン注入厚さを変えて（最大１０００ｎｍ）Ｓｎイオンを注入した。そのテストピースを、−４０℃で３０分保持と８５℃で３０分保持を反復する冷熱衝撃試験を３０００サイクル行い、ウィスカの発生状態を解析した。図７（ｂ）の電子顕微鏡写真に示すように、ウィスカの発生は観察されなかった。
【００３５】
［比較例１］
実施例６で用いた厚さ２００μｍの銅合金に電解めっきによりＳｎ−３ｗｔ％Ｂｉ材料からなる厚さ７μｍめっき層を形成した。そのテストピースに対して実施例５と同じ冷熱衝撃試験を行い、ウィスカの発生状態を解析した。図７（ａ）の電子顕微鏡写真に示すように、ウィスカの発生が観察された。
【００３６】
［実施例７］
実施例６のテストピースに対して、ＪＩＳ規格（メニスコグラフ試験）に基づき、はんだ濡れ性を試験した。その結果を図８に「イオン注入」として示した。
【００３７】
［比較例２］
比較例１のテストピースに対して、実施例７と同じようにして、はんだ濡れ性を試験した。その結果を図８に「めっき」として示した。
【００３８】
［評価］
図７（ｂ）からわかるように、Ｓｎイオン注入のみを行ったテストピースでは、ウィスカの発生は観察されなかった。イオン注入をした場合、はんだ濡れ性が懸念されるため、ゼロクロスタイムを測定したが、図８に示すように、めっきによる場合と比較して長くはなっているものの、３秒以下（平均２秒前後）であり、本発明による基材表面にＳｎ系薄膜層を有する端子を備えた電子部品は、ウィスカ抑制効果とはんだ濡れ性効果の双方を満足することができることがわかる。
【図面の簡単な説明】
【００３９】
【図１】本発明による電子部品の一例である半導体装置を断面で示す図。
【図２】本発明による電子部品の一例である半導体装置における端子の部分の他の実施の形態を説明する模式図。
【図３】実施例でのＳｎ系化合物層厚さとＣｕイオン注入厚さとの関係を示すグラフ。
【図４】実施例でのウィスカ長とＳｎ系化合物層厚さとの関係を示すグラフ。
【図５】実施例でのめっき層の腐食層厚さとＣｕイオン注入厚さの関係示すグラフ。
【図６】実施例でのはんだ濡れ性試験の結果を示すグラフ。
【図７】他の実施例と比較例でのウィスカの発生の有無を示す写真。
【図８】他の実施例と比較例でのはんだ濡れ性試験の結果を示すグラフ。
【符号の説明】
【００４０】
１０…本発明による電子部品の一例である半導体装置、１１…ＩＣチップ、１２…ダイパット、１３…リードフレーム、１４…封止樹脂、１５…端部、１６…Ｓｎ系めっき層、１７…Ｓｎ系化合物層、１８…Ｓｎイオン注入層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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