(57)【要約】【課題】微細化に伴うフォーミング電圧の変動を抑制することができる半導体装置及びその製造方法を提供する。【解決手段】下部電極１７及び上部電極１９の間に抵抗変化膜１８が位置している。抵抗変化膜１８の材料はＮｉ酸化物である。また、抵抗変化膜１８は、Ｎｉ酸化物のアモルファス領域１８ａ及びＮｉ酸化物の微結晶１８ｂから構成されている。即ち、抵抗変化膜１８は異なる２相（アモルファス相及び結晶相）から構成されている。このように構成された抵抗変化メモリでは、抵抗変化膜１８中にアモルファス領域１８ａと微結晶１８ｂとの界面が存在する。従って、比較的大きな電圧が印加されると、この界面の一部に擬似絶縁破壊が生じ、ここにフィラメントが生成される。即ち、フォーミングが行われる。そして、アモルファス領域１８ａと微結晶１８ｂとの界面の特徴には、あまりばらつきが生じないため、フォーミング電圧のばらつきも小さなものとなる。【選択図】図４
2008306004.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の電極と、
金属酸化物を含有し、その抵抗が前記第１及び第２の電極の間に印加された電圧に伴って変化する抵抗変化部と、
を有し、
前記抵抗変化部中に、組成又は相の少なくとも一方が互いに異なる第１の領域と第２の領域とが混在していることを特徴とする半導体装置。
【請求項２】
前記第１の領域の相は、アモルファス相であり、
前記第２の領域の相は、結晶相であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の領域は、複数種類の金属酸化物を含有し、
前記第２の領域中の金属酸化物は、１種類であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１の電極を形成する工程と、
前記第１の電極上に、金属酸化物を含有する抵抗変化部を形成する工程と、
前記抵抗変化部上に、第２の電極を形成する工程と、
を有し、
前記抵抗変化部として、
その中に組成又は相の少なくとも一方が互いに異なる第１の領域と第２の領域とが混在し、
その抵抗が前記第１及び第２の電極の間に印加された電圧に伴って変化するものを形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記抵抗変化部として、前記第１の領域の相がアモルファス相であり、前記第２の領域の相が結晶相であるものを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記抵抗変化部を形成する工程は、
前記第１の電極上に、アモルファス状の金属酸化物膜を形成する工程と、
熱処理により、前記金属酸化物膜の一部を結晶化する工程と、
を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子の電気抵抗の変化に応じて情報を記憶する不揮発性メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の不揮発性メモリとしてフラッシュメモリが挙げられる。しかし、フラッシュメモリに対して、３２ｎｍノード以降の微細化には、セル間のクロストーク、ＦＧ（浮遊ゲート）−ＣＧ（制御ゲート）間の容量結合の減少、及びトンネル酸化膜の信頼性等の物理的・本質的な限界が壁となり立ちはだかると予想されている。そこで、近年では、フラッシュメモリとは異なる原理で動作し、より微細化が容易な新規メモリに対する要求が高まっている。そして、外部からの電気的な刺激に応じて抵抗値が変化する物質を用いてデータを記憶する不揮発性メモリセルについての研究が盛んになってきている。このような不揮発性メモリセルを備えたメモリは、抵抗変化メモリとよばれる。このような物質は、その電気的特性に応じて大きく二つに分類することができる。一方は双極性材料とよばれることがあり、他方は単極性材料とよばれることがある。
【０００３】
双極性材料としては、Ｃｒ等の不純物が微量にドープされたＳｒＴｉＯ3及びＳｒＺｒＯ3が挙げられる。双極性材料からなる薄膜又はバルク材料に、ある閾値以上の電圧を印加すると、抵抗の変化が生じる。但し、変化の前後で抵抗は安定に保たれる。抵抗の変化が生じた後に、逆極性の他の閾値以上の電圧を印加すると、双極性材料の抵抗は元の抵抗と同程度に戻る。このように、双極性材料では、抵抗の変化に互いに極性が異なる電圧の印加が必要である。
【０００４】
双極性材料に負の電圧を印加していくと、ある閾値電圧で電流の絶対値が急増する。つまり、双極性材料の抵抗が高抵抗から低抵抗に急激に変化する。このような高抵抗から低抵抗への切り替わり現象及びその過程はセット（ｓｅｔ）とよばれることがある。次に、電圧を正の方向へ掃印していくと、ある閾値電圧で電流の値が急減する。つまり、双極性材料の抵抗が低抵抗から高抵抗に急激に戻る。このような低抵抗から高抵抗への切り替わり現象及びその過程はリセット（ｒｅｓｅｔ）とよばれることがある。また、各抵抗は、これらの閾値電圧の間では安定であり、電圧が印加されていなくても保持される。従って、高抵抗の状態及び低抵抗の状態を、夫々「０」及び「１」に対応させることにより、双極性材料をメモリに使用することが可能となる。なお、抵抗が変化する閾値電圧は、材料及び結晶性等に依存する。
【０００５】
単極性材料としては、Ｎｉ酸化物及びＴｉ酸化物等の単一の遷移金属の酸化物（ＴＭＯ：Transition Metal Oxide）が挙げられる。単極性材料では、抵抗の変化が印加電圧の極性によらずに生じると共に、低抵抗から高抵抗への変化（ｒｅｓｅｔ）が生じる電圧の絶対値が、高抵抗から低抵抗への変化（ｓｅｔ）が生じる電圧の絶対値よりも小さい。また、双極性材料と同様に、変化の前後で抵抗は安定に保たれる。従って、高抵抗の状態及び低抵抗の状態を、夫々「０」及び「１」に対応させることにより、単極性材料をメモリに使用することも可能となる。このため、電圧の極性を変えることなく抵抗の大きさを切り替えることが可能である。
【０００６】
但し、これらの双極性材料及び単極性材料の抵抗の変化は、薄膜等の形成直後から発現するものではなく、薄膜等に比較的大きな電圧を印加することにより、絶縁破壊に類似する現象が生じた後に発現する。このような現象を生じさせる処理はフォーミングとよばれることがある。そして、フォーミングによりフィラメントとよばれる伝導領域が生成され、このフィラメントにおける特性の変化により抵抗が変化すると考えられている。
【０００７】
このような抵抗変化メモリには、従来のフラッシュメモリと比較して種々の利点がある。例えば、必要とされるプロセス温度が低い。また、微細化が容易である。更に、Ｓｉを用いたＣＭＯＳロジックへの混載が容易である。そして、近年では、容易に形成することができる単一の遷移金属の酸化物（Ｎｉ酸化物及びＴｉ酸化物等）を用いた抵抗変化メモリが特に注目されている。
【０００８】
しかしながら、本願発明者は、抵抗変化材料としてＮｉ酸化物又はＴｉ酸化物を使用して抵抗変化素子を形成すると、微細化に連れてフォーミングに必要とされる電圧（フォーミング電圧）が大きくなったり、抵抗変化素子の特性が大きくばらついたりしてしまうことを見出した。フォーミング電圧が高くなると、それを見込んで昇圧回路の面積を大きく確保しておく必要が生じたり、抵抗変化素子にトランジスタが接続されている場合には、ｐｎ接合又はゲート絶縁膜に破壊が生じたりする。また、フォーミング電圧が高くなると、フォーミグの結果、フィラメントが形成されるだけでなく、完全な絶縁破壊が生じて抵抗変化素子として機能できなくなることもある。
【０００９】
フォーミング電圧の低下という点のみに着目すれば、抵抗変化材料の膜を薄くすることも考えられるが、この場合には、抵抗の変化の繰り返しに対する耐性が低下する可能性がある。また、この膜を挟む２個の電極の材料の熱拡散の影響によって、本来保持されるべき抵抗が変化しやすくなる可能性も高い。
【００１０】
このように、現状では、抵抗変化素子の微細化に伴うフォーミング電圧の変動を効果的に抑制することはできない。
【００１１】
【特許文献１】特開２００５−２３６００３号公報
【特許文献２】特開２００５−２２９０１５号公報
【非特許文献１】S. Seo, M. J. Lee, D. H. Seo, E. J. Jeoung, D.−S. Suh, Y. S. Joung, I. K. Yoo, I. R. Hwang, S. H. Kim, I. S. Byun, J.−S. Kim, J. S. Choi, and B. H. Park, Appl. Phys. Lett. 85, 5655 (2004)
【非特許文献２】I. G. Baek, M. S. Lee, S. Seo, M. J. Lee, D. H. Seo, D.−S. Suh, J. C. Park, S. O. Park, H. S. Kim, I. K. Yoo, U.−In Chung, and J. T. Moon, IEDM Tech. Dig., 2004, p.587
【非特許文献３】B. J. Choi, D. S. Jeong, S. K. Kim, C. Rohde, S. Choi, J. H. Oh, H. J. Kim, C. S. Hwang, K. Szot, R. Waser, B. Reichenberg, and S. Tiedke, J. Appl. Phys. 98, 033715 (2005)
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、微細化に伴うフォーミング電圧の変動を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本願発明者は、抵抗変化素子の微細化に伴うフォーミング電圧のばらつきの原因について鋭意検討を重ねた結果、次のような見解に至った。
【００１４】
従来の抵抗変化メモリでは、抵抗変化膜が多結晶又はアモルファス相のみから構成されている。また、フィラメントは抵抗変化膜の中で電圧に対して最も弱い部分に生成されると考えられる。但し、電圧に対して最も弱い部分は、抵抗変化膜によって相違している。例えば、抵抗変化膜が多結晶のみから構成されている場合、電圧に対して最も弱い部分は結晶粒界であると考えられるが、結晶粒界の性質は多種多様であり、フィラメントとなる部分は抵抗変化膜毎に相違する。また、抵抗変化膜がアモルファス相のみから構成されている場合には、その内部で原子が不規則に配列しているため、やはりフィラメントになる部分は抵抗変化膜毎に相違する。従って、フォーミング電圧の大きさは、実際にフォーミングを行わなければ特定することができない。
【００１５】
このような状況でも、抵抗変化素子の微細化の程度が小さい場合は、フォーミング電圧のばらつきが小さいのは、抵抗変化膜中での電圧に対する弱さの割合の分布が複数の抵抗変化素子間で同程度になりやすく、フィラメントになる部分の弱さ自体も同程度となっているからであると考えられる。
【００１６】
これに対し、微細化が促進されると、複数の抵抗変化素子間で、抵抗変化膜中での電圧に対する弱さの割合の分布に大きな相違が生じるようになり、フィラメントになる部分の弱さ自体にも大きなばらつきが生じてくる。このため、フォーミング電圧のばらつきが大きくなっていると考えられる。つまり、微細化に伴って、ある抵抗変化素子には含まれる特徴が、他の抵抗変化素子には含まれていないことが多くなっており、フォーミング電圧のばらつきが大きくなっているのである。
【００１７】
逆の見方をすると、微細化が進められたとしても、電圧に対して最も弱い部分の特徴が各抵抗変化素子の間で同様のものとなっていれば、フォーミング電圧のばらつきが抑制され、また、フォーミング電圧の大きさを予測することが可能となるといえる。
【００１８】
そして、本願発明者は、上記見解に基づいて更に鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１９】
本発明に係る半導体装置には、第１及び第２の電極と、金属酸化物を含有し、その抵抗が前記第１及び第２の電極の間に印加された電圧に伴って変化する抵抗変化部と、が設けられている。そして、前記抵抗変化部中に、組成又は相の少なくとも一方が互いに異なる第１の領域と第２の領域とが混在している。
【００２０】
本発明に係る半導体装置の製造方法では、第１の電極を形成し、その後、前記第１の電極上に、金属酸化物を含有する抵抗変化部を形成する。次に、前記抵抗変化部上に、第２の電極を形成する。なお、前記抵抗変化部として、その中に組成又は相の少なくとも一方が互いに異なる第１の領域と第２の領域とが混在し、その抵抗が前記第１及び第２の電極の間に印加された電圧に伴って変化するものを形成する。
【発明の効果】
【００２１】
本発明によれば、第１の領域と第２の領域との界面が電圧に対して最も弱い部分となるため、フィラメントになる部分の特徴が各抵抗変化素子の間で同様のものとなる。この結果、フォーミング電圧のばらつきを抑制することができる。また、フォーミング電圧の大きさを予測することも可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【００２３】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る半導体装置（抵抗変化メモリ）の構造を示す断面図である。また、図２は、第１の実施形態に係る半導体装置（抵抗変化メモリ）の構造を示すレイアウト図である。
【００２４】
本実施形態では、半導体基板１の表面に、ＳＴＩ（Shallow Trench Isolation）法等により素子分離絶縁膜２が形成されている。半導体基板１の表面の導電型は、例えばｐ型である。また、半導体基板１上に、ゲート絶縁膜３及びゲート電極４が形成されている。更に、半導体基板１の表面に、平面視でゲート電極４を挟むようにして、導電型がｎ型のソース５及びドレイン６が形成されている。また、ゲート電極４の側方にサイドウォール絶縁膜７が形成されている。このようにして、トランジスタ３０が構成されている。なお、ドレイン６は、トランジスタ３０毎に独立して形成されているが、ソース５は、複数のトランジスタ３０により共有されている。
【００２５】
半導体基板１上に、トランジスタ３０を覆う層間絶縁膜８が形成されている。層間絶縁膜８は、例えば酸化シリコンから構成されている。層間絶縁膜８に、ソース５まで到達するコンタクトホール及びドレイン６まで到達するコンタクトホールが形成されており、これらの内部にコンタクトプラグ９が埋め込まれている。コンタクトプラグ９は、例えば、コンタクトホールの側面及び底面上に形成されたバリアメタル膜、及びその上に形成されたＷ膜とから構成されている。層間絶縁膜８の表面は平坦化されている。
【００２６】
そして、層間絶縁膜８上に、ソース５に接するコンタクトプラグ９に接する信号線１４、及びドレイン６に接するコンタクトプラグ９に接するパッド１３が形成されている。信号線１４及びパッド１３は、例えばバリアメタル膜１０、その上に形成されたＡｌ膜１１及びその上に形成されたバリアメタル膜１２の積層体から構成されている。
【００２７】
層間絶縁膜８上に、パッド１３及び信号線１４を覆う層間絶縁膜１５が形成されている。層間絶縁膜１５は、例えば酸化シリコンから構成されている。層間絶縁膜１５に、パッド１３まで到達するコンタクトホールが形成されており、これらの内部にコンタクトプラグ１６が埋め込まれている。コンタクトプラグ１６は、例えば、コンタクトホールの側面及び底面上に形成されたバリアメタル膜、及びその上に形成されたＷ膜とから構成されている。層間絶縁膜１５の表面は平坦化されている。
【００２８】
そして、層間絶縁膜１５上に、コンタクトプラグ１６に接する下部電極１７が形成されている。また、下部電極１７上に、抵抗変化膜１８（抵抗変化部）及び上部電極１９がこの順で積層されている。下部電極１７、抵抗変化膜１８及び上部電極１９から抵抗変化素子２０が構成されている。例えば、下部電極１７及び上部電極１９はＰｔから構成され、これらの厚さは５０ｎｍ程度である。抵抗変化膜１８の詳細については後述する。
【００２９】
層間絶縁膜１５上に、抵抗変化素子２０を覆う層間絶縁膜２１が形成されている。層間絶縁膜２１は、例えば酸化シリコンから構成されている。層間絶縁膜２１に、抵抗変化素子２０まで到達するコンタクトホールが形成されており、この内部にコンタクトプラグ２２が埋め込まれている。コンタクトプラグ２２は、例えば、コンタクトホールの側面及び底面上に形成されたバリアメタル膜、及びその上に形成されたＷ膜とから構成されている。層間絶縁膜２１の表面は平坦化されている。
【００３０】
そして、層間絶縁膜２１上に、複数のコンタクトプラグ２２に接するビット線２３が形成されている。ビット線２３は、例えばＡｌから構成されている。層間絶縁膜２１上には、更に他の層間絶縁膜及び配線等が形成されている。
【００３１】
ビット線２３は、図２に示すように、複数設けられており、これらは互いに平行に延びている。また、ゲート電極４はワード線として機能し、１本の信号線１４が平面視で２つのワード線（ゲート電極４）に挟まれている。図３は、第１の実施形態に係る抵抗変化メモリの構成を示す回路図である。
【００３２】
図３に示すように、複数の信号線１４が平行に互いに延びており、各信号線１４の両側に１本ずつのワード線（ゲート電極４）が位置している。また、複数のビット線２３がこれらと交差している。そして、信号線１４とビット線２３との交点の近傍において、２個のトランジスタ３０のソース５が信号線１４に共通接続され、これらのトランジスタ３０の各ゲート電極４がワード線となっている。また、これらのトランジスタ３０のドレイン６に抵抗変化素子２０の下部電極１７が接続され、抵抗変化素子２０の上部電極１９がビット線２３に接続されている。
【００３３】
また、図示しないが、ワード線（ゲート電極４）、信号線１４及びビット線２３には、抵抗変化膜１８の抵抗を変化させることにより、抵抗変化素子２０に情報を記憶させる書き込み回路が接続されている。更に、信号線１４及びビット線２３には、抵抗変化膜１８の抵抗を判別することにより、抵抗変化素子２０から情報を読み出す読み出し回路も接続されている。
【００３４】
ここで、抵抗変化膜１８について詳述する。図４は、第１の実施形態における抵抗変化膜１８の詳細を示す断面図である。例えば、抵抗変化膜１８の材料はＮｉ酸化物であり、抵抗変化膜１８の厚さは２０ｎｍ程度である。また、抵抗変化膜１８は、Ｎｉ酸化物のアモルファス領域１８ａ及びＮｉ酸化物の微結晶１８ｂから構成されている。即ち、抵抗変化膜１８は異なる２相（アモルファス相及び結晶相）から構成されている。
【００３５】
このように構成された抵抗変化メモリでは、抵抗変化膜１８中にアモルファス領域１８ａと微結晶１８ｂとの界面が存在する。従って、比較的大きな電圧が印加されると、この界面の一部に擬似絶縁破壊が生じ、ここにフィラメントが生成される。即ち、フォーミングが行われる。そして、アモルファス領域１８ａと微結晶１８ｂとの界面の特徴には、あまりばらつきが生じないため、フォーミング電圧のばらつきも小さなものとなる。更に、アモルファス領域１８ａと微結晶１８ｂとの界面が確実にフィラメントとなるため、フォーミング電圧が異常に上昇することもない。つまり、抵抗変化膜１８を、抵抗の変化の繰り返しに対する耐性が低下したり、熱拡散の影響を受けやすくなったりするほど薄くせずとも、適切な電圧でフォーミングを行うことが可能である。
【００３６】
次に、第１の実施形態に係る抵抗変化メモリを製造する方法について説明する。図５Ａ乃至図５Ｆは、第１の実施形態に係る抵抗変化メモリを製造する方法を工程順に示す断面図である。
【００３７】
先ず、図１に示すように、半導体基板１の表面に素子分離絶縁膜２を形成する。次に、素子分離絶縁膜２により画定された素子活性領域内に、トランジスタ３０を形成する。次いで、層間絶縁膜８、コンタクトプラグ９、パッド１３及び信号線１４、層間絶縁膜１５、並びにコンタクトプラグ１６をこの順で形成する。
【００３８】
次に、図５Ａに示すように、例えば、ＤＣスパッタ法により、温度：３００℃、パワー：１ｋＷ、雰囲気：Ａｒ雰囲気、圧力：０．５Ｐａの条件下で、Ｐｔ膜１７ａを５０ｎｍ程度の厚さで層間絶縁膜１５及びコンタクトプラグ１６上に形成する。なお、Ｐｔ膜１７ａの層間絶縁膜１５との密着性が十分でない場合（例えば、層間絶縁膜１５がシリコン酸化膜の場合）には、Ｐｔ膜１７ａを形成する前に、密着層及び拡散防止層として、厚さが５ｎｍ程度のＴｉ膜及び厚さが１０ｎｍ程度のＴｉＮ膜を形成しておくことが好ましい。Ｔｉ膜は、例えば、ＤＣスパッタ法により、温度：５０℃、パワー：１ｋＷ、雰囲気：Ａｒ雰囲気、圧力：０．５Ｐａの条件下で形成することができる。また、ＴｉＮ膜は、例えば、ＤＣ反応性スパッタ法により、温度：３００℃、パワー：２ｋＷ、雰囲気：Ａｒ／Ｎ2混合雰囲気、Ａｒの分圧：０．２５Ｐａ、Ｎ2の分圧：０．２５Ｐａの条件下で形成することができる。
【００３９】
次いで、図５Ｂに示すように、例えば、ＲＦスパッタ法により、温度：５０℃、パワー：１ｋＷ、雰囲気：Ａｒ／Ｏ2混合雰囲気、Ａｒの分圧：０．４５Ｐａ、Ｏ2の分圧：０．０５Ｐａの条件下で、アモルファスＮｉ酸化膜１８ｃを２０ｎｍ程度の厚さでＰｔ膜１７ａ上に形成する。なお、アモルファスＮｉ酸化膜１８ｃを、Ｎｉターゲットを用いたＡｒ／Ｏ2混合雰囲気中でのＤＣリアクティブスパッタ法、又はＮｉＯターゲットを用いたＡｒ／Ｏ2混合雰囲気中でのＲＦリアクティブスパッタ法により形成してもよい。成膜温度を５０℃と低温にし、特に基板バイアス等の特殊な条件を加えない限り、アモルファス状態のＮｉ酸化膜が得られる。
【００４０】
その後、図５Ｃに示すように、温度：４００℃、雰囲気：Ｎ2雰囲気、圧力：１０１３２５Ｐａ（１ａｔｍ）、時間：３０分の条件下で、熱処理を行うことにより、アモルファスＮｉ酸化膜１８ｃの一部を結晶化させる。この結果、アモルファス領域１８ａ及び微結晶１８ｂからなる抵抗変化膜１８が得られる。
【００４１】
続いて、図５Ｄに示すように、例えば、ＤＣスパッタ法により、温度：５０℃、パワー：１ｋＷ、雰囲気：Ａｒ雰囲気、圧力：０．５Ｐａの条件下で、Ｐｔ膜１９ａを５０ｎｍ程度の厚さで抵抗変化膜１８上に形成する。
【００４２】
次に、図５Ｅに示すように、フォトリソグラフィ技術により、Ｐｔ膜１７ａ、抵抗変化膜１８及びＰｔ膜１９ａのうちの抵抗変化素子２０を形成する予定の部分を覆うレジストパターン３１を形成する。
【００４３】
次いで、図５Ｆに示すように、レジストパターン３１をマスクとして、Ｐｔ膜１７ａ、抵抗変化膜１８及びＰｔ膜１９ａに対するドライエッチングを行う。この結果、Ｐｔ膜１７ａから下部電極１７が得られ、Ｐｔ膜１９ａから上部電極１９が得られる。そして、レジストパターン３１を除去する。
【００４４】
その後、層間絶縁膜２１等を形成し、抵抗変化メモリを完成させる。このように、この製造方法では、抵抗変化膜１８の形成に当たり、ナノクリスタル技術とよばれる技術を採用している。
【００４５】
なお、抵抗変化膜１８の材料はＮｉ酸化物に限定されることはなく、Ｔｉ酸化物、Ｔａ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｙ酸化物、Ｃｅ酸化物、Ｍｇ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、Ｃｒ酸化物、Ｍｎ酸化物、Ａｌ酸化物、Ｖ酸化物、Ｃｏ酸化物、Ｃｕ酸化物等の電圧パルスにより抵抗変化を示す金属酸化物（特に、遷移金属酸化物）を用いてもよい。また、抵抗変化膜１８の形成に際し、微結晶１８ｂのサイズ及び密度は、材料及び熱処理の条件に依存する。従って、材料及び熱処理の条件を適切に選択することにより、所望の絶縁性及びフォーミング電圧を得ることができる。
【００４６】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態では、抵抗変化膜１８の構成が第１の実施形態と相違している。図６は、第２の実施形態における抵抗変化膜１８の詳細を示す断面図である。
【００４７】
第２の実施形態では、例えば、抵抗変化膜１８の材料はＮｉ酸化物及びＴｉ酸化物であり、抵抗変化膜１８の厚さは２０ｎｍ程度である。また、抵抗変化膜１８は、Ｔｉ酸化物及びＮｉ酸化物のアモルファス領域１８ｄ及びＮｉ酸化物の微結晶１８ｅから構成されている。即ち、抵抗変化膜１８は異なる２相（アモルファス相及び結晶相）から構成されている。また、第１の実施形態では、アモルファス領域１８ａと微結晶１８ｂとの間で組成が同一であるが、第２の実施形態では、アモルファス領域１８ｄと微結晶１８ｅとの間で組成が相違している。他の構成は第１の実施形態と同様である。
【００４８】
このような第２の実施形態によっても第１の実施形態と同様の効果が得られる。
【００４９】
次に、第２の実施形態に係る抵抗変化メモリを製造する方法について説明する。図７Ａ乃至図７Ｆは、第２の実施形態に係る抵抗変化メモリを製造する方法を工程順に示す断面図である。
【００５０】
先ず、第１の実施形態と同様にして、コンタクトプラグ１６の形成までの処理を行う。次に、図７Ａに示すように、例えば、ＤＣスパッタ法により、温度：３００℃、パワー：１ｋＷ、雰囲気：Ａｒ雰囲気、圧力：０．５Ｐａの条件下で、Ｐｔ膜１７ａを５０ｎｍ程度の厚さで層間絶縁膜１５及びコンタクトプラグ１６上に形成する。なお、Ｐｔ膜１７ａの層間絶縁膜１５との密着性が十分でない場合（例えば、層間絶縁膜１５がシリコン酸化膜の場合）には、Ｐｔ膜１７ａを形成する前に、密着層及び拡散防止層として、厚さが５ｎｍ程度のＴｉ膜及び厚さが１０ｎｍ程度のＴｉＮ膜を形成しておくことが好ましい。Ｔｉ膜は、例えば、ＤＣスパッタ法により、温度：５０℃、パワー：１ｋＷ、雰囲気：Ａｒ雰囲気、圧力：０．５Ｐａの条件下で形成することができる。また、ＴｉＮ膜は、例えば、ＤＣ反応性スパッタ法により、温度：３００℃、パワー：２ｋＷ、雰囲気：Ａｒ／Ｎ2混合雰囲気、Ａｒの分圧：０．２５Ｐａ、Ｎ2の分圧：０．２５Ｐａの条件下で形成することができる。
【００５１】
次いで、図７Ｂに示すように、例えば、ＲＦスパッタ法により、温度：５０℃、パワー：０．３ｋＷ、雰囲気：Ａｒ／Ｏ2混合雰囲気、Ａｒの分圧：０．４５Ｐａ、Ｏ2の分圧：０．０５Ｐａの条件下で、アモルファスＮｉ酸化膜を形成しつつ、温度：５０℃、パワー：１ｋＷ、雰囲気：Ａｒ／Ｏ2混合雰囲気、Ａｒの分圧：０．４５Ｐａ、Ｏ2の分圧：０．０５Ｐａの条件下で、アモルファスＴｉ酸化膜を形成する。この結果、Ｎｉ酸化物及びＴｉ酸化物からなるアモルファス遷移金属酸化膜１８ｆがＰｔ膜１７ａ上に形成される。アモルファス遷移金属酸化膜１８ｆの厚さは２０ｎｍ程度とする。なお、アモルファス遷移金属酸化膜１８ｆの形成方法は特に限定されないが、Ｎｉ酸化物ターゲット及びＴｉ酸化物ターゲットを用いて２箇所からプラズマを同時に発生させる方法が容易な方法である。但し、アモルファス遷移金属酸化膜１８ｆの組成を予め決めてある場合には、Ｎｉ酸化物及びＴｉ酸化物を含有する１個のターゲット（例えば、焼結ターゲット）を用いて１箇所からプラズマを発生させてもよい。
【００５２】
その後、図７Ｃに示すように、温度：４５０℃、雰囲気：Ｎ2雰囲気、圧力：１０１３２５Ｐａ（１ａｔｍ）、時間：３０分の条件下で、熱処理を行うことにより、アモルファス遷移金属酸化膜１８ｆ中のアモルファスＮｉ酸化物の一部を結晶化させる。この結果、Ｔｉ酸化物及びＮｉ酸化物から構成されたアモルファス領域１８ｄ及びＮｉ酸化物から構成された微結晶１８ｅからなる抵抗変化膜１８が得られる。
【００５３】
続いて、図７Ｄに示すように、例えば、ＤＣスパッタ法により、温度：５０℃、パワー：１ｋＷ、雰囲気：Ａｒ雰囲気、圧力：０．５Ｐａの条件下で、Ｐｔ膜１９ａを５０ｎｍ程度の厚さで抵抗変化膜１８上に形成する。
【００５４】
次に、図７Ｅに示すように、フォトリソグラフィ技術により、Ｐｔ膜１７ａ、抵抗変化膜１８及びＰｔ膜１９ａのうちの抵抗変化素子２０を形成する予定の部分を覆うレジストパターン３１を形成する。
【００５５】
次いで、図７Ｆに示すように、レジストパターン３１をマスクとして、Ｐｔ膜１７ａ、抵抗変化膜１８及びＰｔ膜１９ａに対するドライエッチングを行う。この結果、Ｐｔ膜１７ａから下部電極１７が得られ、Ｐｔ膜１９ａから上部電極１９が得られる。そして、レジストパターン３１を除去する。
【００５６】
その後、層間絶縁膜２１等を形成し、抵抗変化メモリを完成させる。このように、この製造方法でも、抵抗変化膜１８の形成に当たり、ナノクリスタル技術とよばれる技術を採用している。
【００５７】
なお、抵抗変化膜１８の材料はＮｉ酸化物及びＴｉ酸化物の組み合わせに限定されることはなく、その一方又は両方に代えて、Ｔａ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｙ酸化物、Ｃｅ酸化物、Ｍｇ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、Ｃｒ酸化物、Ｍｎ酸化物、Ａｌ酸化物、Ｖ酸化物、Ｃｏ酸化物、Ｃｕ酸化物等の電圧パルスにより抵抗変化を示す金属酸化物（特に、遷移金属酸化物）を用いてもよい。また、金属酸化物が３種類以上であってもよい。更に、抵抗変化膜１８の形成に際し、微結晶１８ｂと同様に、微結晶１８ｅのサイズ及び密度は、材料及び熱処理の条件に依存する。従って、材料及び熱処理の条件を適切に選択することにより、所望の絶縁性及びフォーミング電圧を得ることができる。
【００５８】
また、第１及び第２の実施形態では、アモルファス相と結晶相とが混在して抵抗変化膜１８が構成されているが、互いに組成が異なる結晶相が混在して抵抗変化膜１８が構成されていてもよい。但し、この場合には、組成が相違する結晶間の界面が電圧に対して最も弱い部分となっていることが好ましい。
【００５９】
また、フィラメントとなる界面が抵抗変化膜１８を貫通している必要はなく、例えば微結晶１８ｂ又は１８ｅが抵抗変化膜１８の内部のみに存在していてもよい。
【００６０】
また、第１及び第２の実施形態では、抵抗変化メモリのスイッチング素子として電界効果トランジスタが用いられているが、これに代えてダイオードを用いてもよい。また、配線がより多数であってもよい。また、抵抗変化素子２０及びビット線２３がより上層に配置されていてもよい。また、第１及び第２の実施形態では、下部電極１７及び上部電極１９がＰｔから構成されているが、他の電極材料を用いてもよい。例えば、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＯ2、ＩＴＯ（Indium-Tin-Oxide）、ＩｒＯ2、ＳｒＲｕＯ3、ＣｏＳｉ2、ＷＳｉ2、ＮｉＳｉ、ＭｏＳｉ2、ＴｉＳｉ2、Ａｌ−Ｓｉ合金、Ａｌ−Ｃｕ合金、Ａｌ−Ｓｉ−Ｃｕ合金等の、金属、金属化合物又はシリサイドを用いてもよい。更に、コンタクトプラグ９等の材料としてＣｕを用いてもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態に係る半導体装置（抵抗変化メモリ）の構造を示す断面図である。
【図２】第１の実施形態に係る半導体装置（抵抗変化メモリ）の構造を示すレイアウト図である。
【図３】第１の実施形態に係る抵抗変化メモリの構成を示す回路図である。
【図４】第１の実施形態における抵抗変化膜１８の詳細を示す断面図である。
【図５Ａ】第１の実施形態に係る抵抗変化メモリを製造する方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、抵抗変化メモリを製造する方法を示す断面図である。
【図５Ｃ】図５Ｂに引き続き、抵抗変化メモリを製造する方法を示す断面図である。
【図５Ｄ】図５Ｃに引き続き、抵抗変化メモリを製造する方法を示す断面図である。
【図５Ｅ】図５Ｄに引き続き、抵抗変化メモリを製造する方法を示す断面図である。
【図５Ｆ】図５Ｅに引き続き、抵抗変化メモリを製造する方法を示す断面図である。
【図６】第２の実施形態における抵抗変化膜１８の詳細を示す断面図である。
【図７Ａ】第２の実施形態に係る抵抗変化メモリを製造する方法を示す断面図である。
【図７Ｂ】図７Ａに引き続き、抵抗変化メモリを製造する方法を示す断面図である。
【図７Ｃ】図７Ｂに引き続き、抵抗変化メモリを製造する方法を示す断面図である。
【図７Ｄ】図７Ｃに引き続き、抵抗変化メモリを製造する方法を示す断面図である。
【図７Ｅ】図７Ｄに引き続き、抵抗変化メモリを製造する方法を示す断面図である。
【図７Ｆ】図７Ｅに引き続き、抵抗変化メモリを製造する方法を示す断面図である。
【符号の説明】
【００６２】
１８：抵抗変化膜
１８ａ、１８ｄ：アモルファス領域
１８ｂ、１８ｅ：微結晶
１８ｃ：アモルファスＮｉ酸化膜
１８ｆ：アモルファス遷移金属酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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