(57)【要約】【課題】ＥＳＤ保護耐量を向上できるようにする。【解決手段】シリコン基板３の表層側にＮウェル３ａが構成されており、その上に誘電体層４が構成されている。また、誘電体層４の上に多層配線構造５が構成されており、この多層配線構造５の上にボンディングパッド６が構成されている。Ｎウェル３ａ、誘電体層４、ボンディングパッド６および多層配線構造５がＭＯＳ型キャパシタを構成している。【選択図】図３
2008021847.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧が与えられるボンディングパッドと、
前記ボンディングパッド下に対して当該ボンディングパッドに電気的に導通するように設けられる配線層と、
前記第１電源電圧とは電圧値が異なる第２電源電圧が与えられる所定の導電型の第１ウェルが表層側の所定領域に対して設けられると共に前記配線層下に対して誘電体層を挟んで対向する半導体基板とを備え、
前記半導体基板の第１ウェル、前記誘電体層、前記ボンディングパッドおよび前記配線層はキャパシタを構成していることを特徴とする半導体装置のＥＳＤ保護回路。
【請求項２】
前記半導体基板の第１ウェルは、当該半導体基板の表層側にコンタクト領域を備え、
前記第１ウェルのコンタクト領域は、前記配線層および前記半導体基板が対向する対向領域の外周囲に対して設けられていることを特徴とする請求項１記載の半導体装置のＥＳＤ保護回路。
【請求項３】
前記半導体基板は、前記第１ウェルを囲う表層側の所定領域に対して当該第１ウェルとは逆導電型の第２ウェルを備え、前記第２ウェルには第１電源電圧が与えられることを特徴とする請求項１または２記載の半導体装置のＥＳＤ保護回路。
【請求項４】
前記半導体基板の第２ウェルは、第１電源電圧を与えるためのコンタクト領域を表面に備え、
前記第２ウェルのコンタクト領域は、前記第１ウェルの外周囲に対して設けられていることを特徴とする請求項３記載の半導体装置のＥＳＤ保護回路。
【請求項５】
前記配線層は複数層の多層配線構造をなして構成され、
前記複数層の多層配線構造のうち前記ボンディングパッドの中央付近下の配線層においては少なくとも一層が除去された領域が設けられ、
前記領域には、層間絶縁膜が埋め込まれていることを特徴とする請求項１ないし４の何れかに記載の半導体装置のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電破壊対策を行うための半導体装置のＥＳＤ(Electro Static Discharge)保護回路に関する。
【背景技術】
【０００２】
集積回路のＥＳＤ保護回路の一例が特許文献１に開示されている。この特許文献１に開示されている構成によれば、ボンディングパッドの下および非導電性の層の上に形成される受動素子が、ボンディングパッドと集積回路との間に接続されているため、チップ表面領域の効果的な利用を可能にし、ボンディングパッドの機械的な応力がかかる場合に集積回路の機能が弱められないようにしている。また、ＣＭＯＳ回路に適切なＥＳＤ保護を与えるため、チップ表面上の多くの空間を占めるように大きな抵抗体を設けている。
【特許文献１】特開２００３−１２４３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、近年のメモリの大容量化およびデバイスの高集積化に伴い、半導体チップに蓄電される静電気が従来に比較して増加している。特許文献１においては、この静電気放電による破壊を防止するため、電極配線により構成された大きな抵抗体を設けている。しかし、抵抗体だけでは単なる抵抗（Ｒ）成分による電圧ドロップでの緩和にしかならない。ＥＳＤ耐性を上げるにはＲＣ積、特にデバイス帯電モデル（ＣＤＭ）ではＣ成分による緩和が必要なため、単なる電極配線により構成された抵抗体だけでは不十分である。
【０００４】
本発明は、上記事情に鑑みてなされたもので、その目的は、ＥＳＤ保護耐量を向上できるようにした半導体装置のＥＳＤ保護回路を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置のＥＳＤ保護回路は、第１電源電圧が与えられるボンディングパッドと、ボンディングパッド下に対して当該ボンディングパッドに電気的に導通するように設けられる配線層と、第１電源電圧とは電圧値が異なる第２電源電圧が与えられる所定の導電型の第１ウェルが表層側の所定領域に対して設けられると共に配線層下に対して誘電体層を挟んで対向する半導体基板とを備え、半導体基板の第１ウェル、誘電体層、ボンディングパッドおよび配線層はキャパシタを構成していることを特徴としている。
【発明の効果】
【０００６】
本発明によれば、ＥＳＤ保護耐量をより向上できる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の一実施形態について図面を参照しながら説明する。
図１（ａ）〜図１（ｃ）は、ＣＭＯＳ出力回路の一例を示しており、この回路のＥＳＤ対策試験（静電気放電対策試験）の一種であるＣＤＭ（デバイス帯電モデル）試験の流れを示している。ＣＤＭ試験は、例えば金属プレート（図示せず）等を通じて半導体チップ（半導体装置）１に電荷を帯電させた後、端子をグランドにショートして生じる放電電流を測定する試験を示している。
【０００８】
図１（ａ）は、半導体チップ１の帯電時の状態を電気的に表しており、図１（ｂ）は半導体チップに帯電した後に出力端子をショートした状態を電気的に表している。尚、図１（ｂ）に示すように、放電電流を測定するときには、半導体パッケージを外部に設けられた金属Ｋ上に載置して測定される。
【０００９】
図１（ａ）に示すように、ＣＭＯＳ出力回路２は、ＰＭＯＳトランジスタＴｒ１と、このＰＭＯＳトランジスタＴｒ１に対して直列接続されたＮＭＯＳトランジスタＴｒ２とを備えている。高電圧側の電圧Ｖｃｃが与えられるノードをノードＮ１とし、低電圧側の電圧Ｖｓｓが与えられるノードをノードＮ２とすると、トランジスタＴｒ１およびＴｒ２は、ノードＮ１およびＮ２間に接続されている。トランジスタＴｒ１の出力側にはダイオードＤＡが出力端子ＯＵＴからノードＮ１側に対して順方向接続されると共に、トランジスタＴｒ２の出力側にはダイオードＤＢがノードＮ２から出力端子ＯＵＴ側に対して順方向接続されている。トランジスタＴｒ１およびＴｒ２の保護回路が、これらのダイオードＤＡおよびＤＢにより構成されている。
【００１０】
図１（ａ）には、半導体チップ１に生じる浮遊容量をも示している。ここで、キャパシタＣcdmはノードＮ１およびＮ２と外部の金属Ｋとの間の容量を示し、半導体チップ１の総面積およびパッケージの面積に依存する容量を示している。また、容量ＣcoreはノードＮ１およびＮ２間の容量を示している。ここでは、半導体チップ１に対しプラスもしくはマイナスの高電圧Ｖ１（例えば＋１０００Ｖ、−１０００Ｖ）を印加したときの帯電現象と放電現象とを考える。
【００１１】
＜プラス帯電した場合＞
半導体チップ１がプラス（Positive）の高電圧に帯電した場合、ノードＮ１およびＮ２の各電圧が上昇し、ノードＮ１およびＮ２の各電圧がそれぞれ高電圧Ｖ１（例えば＋１０００Ｖ）となる。この後、図１（ｂ）に示すように、出力端子ＯＵＴをグランドに対してショートすると、ダイオードＤＢには順方向バイアスが与えられダイオードＤＢが順方向に導通すると共にトランジスタＴｒ２の拡散ダイオードが順方向に作用する。
【００１２】
このため、ノードＮ２の電圧は電圧Ｖ１から略０Ｖになる。他方、ダイオードＤＡには逆バイアスが与えられる。ここで、ノードＮ１の電圧は、当該ノードＮ１と金属Ｋとの間の容量Ｃcdmや、ノードＮ１およびＮ２間の容量Ｃcoreとの合成容量に基づいて決定され、電荷保存則によって次式（１）で求められる。
【００１３】
ノードＮ１の電圧値をＶｎ１とすると、
Ｖｎ１＝Ｖ１×Ｃcdm／（Ｃcdm＋Ｃcore）  …  （１）
で示される。
【００１４】
尚、容量Ｃcdmは、前述したように半導体チップ１の面積やパッケージに依存する容量値であるが、一般に数ｐＦ〜数十ｐＦ程度であり平均的には例えば２ｐＦ程度を示している。
【００１５】
図１（ｃ）は、このときの等価回路を示している。この図１（ｃ）に示すように、ＰＭＯＳトランジスタＴｒ１のソース／ドレイン間にはノードＮ１に対する印加電圧が与えられる。このノードＮ１に対する印加電圧がトランジスタＴｒ１に対してストレスを与えてしまい、トランジスタＴｒ１を故障させる最大の要因となる。
【００１６】
＜マイナス帯電した場合＞
半導体チップ１がマイナス（Negative）の高電圧に帯電した場合を考える。この場合、ノードＮ１およびＮ２間の電圧が電圧Ｖ１（例えば−１０００Ｖ）となる。図１（ｂ）に示すように、出力端子ＯＵＴをグランドにショートすると、ダイオードＤＡには順方向バイアスが与えられるため、ノードＮ１の電圧が０Ｖとなる。他方、ダイオードＤＢには逆バイアスが与えられるため、ノードＮ２の電圧は、次式（２）で求められる。ノードＮ２の電圧をＶｎ２とすると、
Ｖｎ２＝−Ｖ１×Ｃcdm／（Ｃcdm＋Ｃcore）  …  （２）
となる。前述と同様に、このノードＮ２に印加される電圧Ｖｎ２がトランジスタＴｒ２に対してストレスを与えてしまいデバイス破壊が引き起こされてしまう。
【００１７】
そこで、電圧Ｖｎ１や電圧Ｖｎ２の絶対値を小さくすることがＥＳＤ破壊対策に繋がることが確認されている。電圧Ｖｎ１や電圧Ｖｎ２の絶対値をより小さくするためには、式（１）および式（２）に示すように、ノードＮ１およびＮ２間の容量値Ｃcoreをより大きくすることが重要である。
【００１８】
図２は、（１）式および（２）式に基いて電圧Ｖ１を印加したときに計算されるＣcore容量対電圧Ｖｎ１の理論値を示している。容量Ｃcdmを、それぞれ１ｐＦ、２ｐＦ、５ｐＦ、１０ｐＦとしたときの容量Ｃcoreの変化に対する電圧Ｖｎ１の変化を示している。
【００１９】
この図２に示すように、容量Ｃcoreを大きくするほど電圧Ｖｎ１が低下するため、半導体チップ１に与えられるストレスを低減できる。尚、一例を挙げると、半導体チップ１の面積やパッケージの容積にも依存するものの、電圧Ｖｎ１を１０Ｖ前後とするためには容量Ｃcoreとして数百ｐＦ程度に設定する必要がある。
【００２０】
このＶｎ１＝１０Ｖという指標電圧は、出力端子ＯＵＴに接続されるトランジスタＴｒ１およびトランジスタＴｒ２並びに拡散ダイオードの逆バイアスに対して十分耐えられる電圧である。仮に、高電圧入出力回路を使用する場合には、高電圧を出力端子ＯＵＴから出力可能なトランジスタを使用するため、当該耐圧に耐えられるＶcdmを確保できるように容量Ｃcoreを増すことが必要である。この容量Ｃcoreを増すためには面積を拡大することが一般的に行われるがチップ面積の拡大に繋がってしまう。
【００２１】
例えば、ＭＯＳ型キャパシタを採用しゲート酸化膜の膜厚を８０Åとすると、単位面積あたり約４．３２ｆＦ／μｍ2（「ｆ」はフェムト＝１０-15を表す）の容量値を得ることが可能となるが、電圧Ｖｎ１や電圧Ｖｎ２が１０Ｖの場合、１００ｐＦ以上の容量値に設定しようとすると、約２００００μｍ2以上の面積を必要とする。
【００２２】
また例えば、半導体チップ１内に設けられる複数の金属配線層間の容量値をキャパシタとして採用すると、単位面積あたり約１０-17Ｆ／μｍ2程度となるため、必要な面積は上述の場合に比較してさらに増してしまう。したがって、たとえ特許文献１に開示されている構造をキャパシタとみなし、メタル配線により容量性を向上しようとしても、メタル配線間の容量値として１［μｍ2］あたり数［ｆＦ］オーダーの容量値しか得ることができず、実用上使用することは不可能である。
【００２３】
図３（ａ）は、ＥＳＤ保護回路を構成するための半導体装置の断面構造を模式的に示している。具体的には、電源電圧ＶＳＳが与えられるボンディングパッドの接合領域付近の断面構造を模式的に示している。また図３（ｂ）は、この平面図を模式的に示している。
【００２４】
ＥＳＤ保護回路２は、半導体基板としてのシリコン基板３と、このシリコン基板３の上に誘電体層４を挟んで対向するように配設された例えば複数層（例えば３層）の多層配線構造５と、この多層配線構造５の上に対して平面的には正方形状に構成されたボンディングパッド６とを備えている。
【００２５】
このＥＳＤ保護回路２は、ボンディングパッド６の接合領域下の領域を有効活用するように構成されており、所謂ＭＯＳキャパシタ構造を採用することにより容量Ｃcoreを構成している。
【００２６】
以下、半導体装置の構造について具体的に説明する。図３（ａ）に示すように、Ｐ型のシリコン基板３の表層側には、低濃度ｎ型不純物含有領域（ｎ−）となるＮウェル３ａが形成されており、Ｎウェル３ａの表層側には高濃度ｎ型不純物含有領域（ｎ＋）となるコンタクト領域３ｂが形成されている。
【００２７】
図３（ｂ）に示すように、このコンタクト領域３ｂには平面的にボンディングパッド６および配線層５ａ〜５ｃの周囲を囲うように複数のコンタクトプラグ７が設けられている。これらのコンタクトプラグ７は、ボンディングパッド６の周囲に対してラッチアップ対策のために等間隔で多数（例えば、一辺１０以上）設けられており、これらのコンタクトプラグ７には高電圧側の電源電圧ＶＣＣ（第２電源電圧に相当）が与えられるようになっている。
【００２８】
また図３（ａ）に示すように、シリコン基板３のＮウェル３ａの周囲には、シリコン基板３の表層側に位置して高濃度ｐ型不純物含有領域（ｐ＋）となるコンタクト領域３ｃが設けられている。図３（ｂ）に示すように、このコンタクト領域３ｃには、平面的にＮウェル３ａの周囲を囲うように複数のコンタクトプラグ８が設けられている。
【００２９】
コンタクトプラグ８もコンタクトプラグ７と同様に等間隔で設けられており、これらのコンタクトプラグ８には低電圧側の電源電圧ＶＳＳ（第１電源電圧に相当）が与えられるようになっている。
【００３０】
Ｎウェル３ａの上には誘電体層４が形成されている。この誘電体層４は、多層配線構造５とＮウェル３ａとの間の誘電性を保つために設けられている。多層配線構造５は、下層側から順に構成された配線層５ａ、５ｂ、５ｃと、これらの配線層５ａ〜５ｃおよびボンディングパッド６を互いに電気的に接続するヴィアプラグ５ｄとを備えている。
【００３１】
配線層５ａ〜５ｃは、それぞれ不純物がドープされた多結晶シリコンにより構成されておりＭＯＳ型キャパシタの電極として構成されるが、ボンディングパッド６の中央付近下に設けられる複数の配線層５ｂまたは５ｃのうち少なくとも一層（例えば配線層５ｂまたは／および５ｃ）が除去された構造に形成されている。
【００３２】
この除去された領域Ａには層間絶縁膜（図示せず）が埋め込まれている。この層間絶縁膜は、ＴＥＯＳ膜、例えば高密度プラズマＣＶＤ法により形成されたＴＥＯＳ膜により形成され他の電気的構造との絶縁性能を保持すると共に機械的ストレスを軽減するように構成されている。
【００３３】
したがって、図３に示すように、配線層５ａおよび５ｃの平面的な面積は、中間層となる配線層５ｂの平面的な面積に比較して広い。これにより、ボンディングストレスによるボンディングパッド６下に対する機械的なダメージを緩和することができる。尚、図示しないが、シリコン基板３の上で且つこれらの配線層５ａ〜５ｃおよびヴィアプラグ５ｄの間に対しても前記層間絶縁膜が構成されている。
【００３４】
このボンディングパッド６の一辺を例えば８０［μｍ］とすると、ボンディングパッド６の表面積が８０［μｍ］×８０［μｍ］＝６４００［μｍ2］となるが、電圧ＶＣＣおよびＶＳＳを１つのペアとして考えたとき１２８００［μｍ2］の表面積によってボンディングパッド６下に対向電極による容量を設けることが可能となる。
【００３５】
その際に、例えば、誘電体層４として例えば８０［Å］相当のシリコン酸化膜を適用すると、電源電圧ＶＣＣ／ＶＳＳが与えられるノードＮ１およびＮ２間のキャパシタ値として約６４［ｐＦ］の容量値を得ることができる。尚、通常の半導体チップの場合、電源電圧ＶＣＣ／ＶＳＳのボンディングパッド６は１箇所ということはなく複数箇所構成されるため、さらに容量値を増すことができ従来に比してＥＳＤ耐量を増すことができる。
【００３６】
本実施形態によれば、Ｎウェル３ａ、誘電体層４、ボンディングパッド６および多層配線構造５がＭＯＳ型キャパシタを構成しているため、従来に比較してＥＳＤ保護耐量を増大することができる。
【００３７】
Ｎウェル３ａのコンタクト領域３ｂが、シリコン基板３および配線層５ａ間が対向した対向領域の外周囲に対して設けられているため、コンタクトプラグ７の接合領域を確保しやすくサイズを増大させることなく構成できる。
【００３８】
Ｎウェル３ａのコンタクト領域３ｂには、複数のコンタクトプラグ７が互いに等間隔で対向領域の外周囲に沿って設けられているため、局所的な電流を防ぐことができラッチアップを防止することができる。
【００３９】
多層配線構造５のうちボンディングパッド６の中央付近下の配線層５ｂおよび５ｃのうち何れか少なくとも一層が除去された領域Ａが設けられており、この領域Ａには層間絶縁膜が埋め込まれているため、ボンディング時のダメージの緩和を図ることができる。
【００４０】
例えばＮウェル３ａを高濃度の不純物含有領域として構成してしまうと容量変化が激しくなってしまうため望ましくない。本実施形態では、Ｎウェル３ａを低濃度で形成しているため容量値を極力一定に保つことができる。
【００４１】
（第２の実施形態）
図４（ａ）および図４（ｂ）は、本発明の第２の実施形態を示すもので、第１の実施形態と異なるところはシリコン基板のウェル構造にある。第１の実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
【００４２】
図４（ａ）は、ＥＳＤ保護回路２に代わるＥＳＤ保護回路１０についてのボンディングパッドの接合領域付近の断面構造を模式的に示しており、図４（ｂ）は、ボンディングパッドの接合領域付近の平面構造を模式的に示している。
【００４３】
前述実施形態においては、シリコン基板３の表層側にＮウェル３ａが形成されているが、本実施形態においては、これに加えてＰウェル３ｄがこのＮウェル３ａの内側の表層側に構成され、多層配線構造５がＰウェル３ｄに対向して誘電体層４を挟んで構成されている。前述実施形態と同様に、このＰウェル３ｄは低濃度で形成されているため容量値を極力一定に保つことができる。
【００４４】
Ｐウェル３ｄと多層配線構造５との対向領域の外周囲には、シリコン基板３の表層側にコンタクト領域３ｄが設けられている。このコンタクト領域３ｄは、高濃度ｐ型不純物含有領域により構成されている。このコンタクト領域３ｄには、複数のコンタクトプラグ１１が互いに等間隔で設けられており、前述実施形態と同様にラッチアップの防止を図っている。これらのコンタクトプラグ１１には、外部から電源電圧ＶＳＳが与えられるようになっている。また、ボンディングパッド６には、電源電圧ＶＣＣが与えられるようになっている。
【００４５】
本実施形態によれば、Ｎウェル３ａがＰウェル３ｄを覆うようにシリコン基板３の表層側の所定領域に対して形成されているため、Ｐ型のシリコン基板３およびＮウェル３ａ間のＰＮ接合の空乏層や、Ｐウェル３ｄおよびＮウェル３ａ間のＰＮ接合の空乏層による拡散容量も容量性の向上に寄与することになり、従来や前述実施形態に比較してもさらに容量値を増加させることができる。
【００４６】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。多層配線構造５に限られず、１層の配線層にも適用可能である。半導体基板は、シリコン基板３に限られない。
【００４７】
上記実施形態には、種々の実施形態が含まれており、上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態に係る浮遊容量の説明図
【図２】電圧対容量の理論値を示す図
【図３】（ａ）ボンディングパッドの接合領域周辺の断面図、（ｂ）ボンディングパッドの接合領域周辺の平面図
【図４】本発明の第２の実施形態を示す図３相当図
【符号の説明】
【００４９】
図面中、１は半導体チップ（半導体装置）、２、１０はＥＳＤ保護回路、３ａはＮウェル（第１ウェル）、４は誘電体層、５は多層配線構造（配線層）、６はボンディングパッドを示す。
【図１】
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【図２】
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【図３】
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【図４】
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