(57)【要約】【課題】静電気放電によるゲートドライバの破壊を抑制するとともに、表示品位の低下の抑制、狭額縁化および高集積化の実現に好適なアクティブマトリクス基板を提供することができる。【解決手段】本発明によるアクティブマトリクス基板（１００）は、ゲートバスライン（１０５）とゲートドライバ（１５０）とを電気的に接続するコンタクト部（１６８）を形成する前に、ゲートバスライン（１０５）とゲートドライバ（１５０）との間よりもゲートバスライン（１０５）と静電気放電誘発部（１９０）との間で静電気放電が発生しやすいように静電気放電誘発部（１９０）をゲートバスライン（１０５）の近傍に形成する工程とを包含する。【選択図】  図１
2008145768.tif 000002
【特許請求の範囲】
【請求項１】
ゲートバスラインを形成する工程と、
ソースバスラインを形成する工程と、
画素電極を形成する工程と、
前記ゲートバスラインにゲート信号を供給するためのゲートドライバを形成する工程と、
前記ゲートバスラインと前記ゲートドライバとを電気的に接続するコンタクト部を形成する工程と、
前記コンタクト部を形成する前に前記ゲートバスラインの近傍に静電気放電誘発部を形成する工程であって、前記ゲートバスラインと前記ゲートドライバとの間よりも前記ゲートバスラインと前記静電気放電誘発部との間で静電気放電が発生しやすいように前記静電気放電誘発部を形成する工程と
を包含する、アクティブマトリクス基板の製造方法。
【請求項２】
前記ゲートドライバを形成する工程は、ゲート電極を有するバッファインバータを形成する工程を含み、
前記静電気放電誘発部を形成する工程において、前記静電気放電誘発部は、前記ゲートバスラインと前記バッファインバータの前記ゲート電極との間よりも前記ゲートバスラインと前記静電気放電誘発部との間で静電気放電が発生しやすいように形成されている、請求項１に記載のアクティブマトリクス基板の製造方法。
【請求項３】
前記静電気放電誘発部を形成する工程において、前記ゲートバスラインと前記静電気放電誘発部との間の距離は、前記ゲートバスラインと前記バッファインバータの前記ゲート電極との間の距離よりも短い、請求項２に記載のアクティブマトリクス基板の製造方法。
【請求項４】
導電材料を堆積してパターニングを行うことにより、前記静電気放電誘発部とともに前記ゲートバスラインおよび前記バッファインバータの前記ゲート電極を形成する、請求項２または３に記載のアクティブマトリクス基板の製造方法。
【請求項５】
前記静電気放電誘発部と電気的に接続された対向電極ラインまたは電源ラインを形成する工程をさらに包含する、請求項１から４のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項６】
前記静電気放電誘発部とともに前記対向電極ラインまたは電源ラインを形成する、請求項５に記載のアクティブマトリクス基板の製造方法。
【請求項７】
前記ゲートバスラインおよび前記静電気放電誘発部を覆うように絶縁材料を堆積した後、前記絶縁材料によって構成された層に、前記ゲートバスラインおよび前記静電気放電誘発部の一部をそれぞれ露出する一対のコンタクトホールを形成する工程をさらに包含する、請求項１から６のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項８】
前記ゲートバスラインおよび前記静電気放電誘発部と重なる半導体層を形成する工程をさらに包含する、請求項１から６のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項９】
前記静電気放電誘発部を形成する前に前記半導体層を覆う絶縁層を形成する工程をさらに包含する、請求項８に記載のアクティブマトリクス基板の製造方法。
【請求項１０】
前記半導体層を形成する前に前記静電気放電誘発部を覆う絶縁層を形成する工程をさらに包含する、請求項８に記載のアクティブマトリクス基板の製造方法。
【請求項１１】
前記ゲートバスラインと前記静電気放電誘発部との間における静電気放電の発生により、前記ゲートバスラインに欠陥が発生した場合、レーザビームを用いて前記ゲートバスラインを分断することにより、前記ゲートバスラインの欠陥を修正する工程をさらに包含する、請求項１から１０のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１２】
前記修正する工程において、前記ゲートバスラインに前記レーザビームを照射する、請求項１１に記載のアクティブマトリクス基板の製造方法。
【請求項１３】
前記ゲートバスラインを形成する工程は、２つの導電部と、前記２つの導電部と電気的に接続し、前記２つの導電部よりも電気抵抗の高い高抵抗部とを形成する工程を含み、
前記修正する工程において、前記高抵抗部に前記レーザビームを照射する、請求項１１に記載のアクティブマトリクス基板の製造方法。
【請求項１４】
補助容量ラインを形成する工程と、
前記画素電極と前記ソースバスラインとの間にスイッチング素子を形成する工程と
をさらに包含し、
前記静電気放電誘発部を形成する工程において、前記静電気放電誘発部は、前記ゲートバスラインと前記補助容量ラインとの間よりも前記ゲートバスラインと前記静電気放電誘発部との間で静電気放電が発生しやすいように形成されている、請求項１から１３のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１５】
ゲートバスラインと、
ソースバスラインと、
画素電極と、
前記ゲートバスラインにゲート信号を供給するゲートドライバと、
前記ゲートバスラインと前記ゲートドライバとを電気的に接続するコンタクト部と、
前記ゲートバスラインの近傍に設けられた静電気放電誘発部であって、前記ゲートバスラインと前記静電気放電誘発部との間の距離が、前記ゲートバスラインと前記ゲートドライバとの間の距離よりも短い、静電気放電誘発部と
を備える、アクティブマトリクス基板。
【請求項１６】
前記ゲートドライバは、前記ゲートバスラインの近傍に設けられたゲート電極を有するバッファインバータを有しており、
前記ゲートバスラインと前記静電気放電誘発部との間の距離が、前記ゲートバスラインと前記バッファインバータの前記ゲート電極との間の距離よりも短い、請求項１５に記載のアクティブマトリクス基板。
【請求項１７】
前記ゲートバスラインは始端から終端に延びた形状を有しており、
前記コンタクト部は、前記ゲートドライバと前記ゲートバスラインの前記始端とを電気的に接続しており、
前記静電気放電誘発部は、前記ゲートバスラインの前記終端の近傍に設けられている、請求項１５または１６に記載のアクティブマトリクス基板。
【請求項１８】
前記静電気放電誘発部は、導電材料から構成されている、請求項１５から１７のいずれかに記載のアクティブマトリクス基板。
【請求項１９】
前記静電気放電誘発部は、前記ゲートバスラインの少なくとも一部と同じ材料によって構成されている、請求項１５から１８のいずれかに記載のアクティブマトリクス基板。
【請求項２０】
前記静電気放電誘発部と電気的に接続された対向電極ラインまたは電源ラインをさらに備える、請求項１５から１９のいずれかに記載のアクティブマトリクス基板。
【請求項２１】
前記対向電極ラインまたは電源ラインは、前記ゲートバスラインの少なくとも一部と同じ材料によって構成されている、請求項２０に記載のアクティブマトリクス基板。
【請求項２２】
前記ゲートバスラインおよび前記静電気放電誘発部と重なる半導体層をさらに備える、請求項１５から２１のいずれかに記載のアクティブマトリクス基板。
【請求項２３】
前記半導体層を覆う絶縁層であって、前記静電気放電誘発部がその表面上に設けられた絶縁層と、
前記静電気放電誘発部を覆う層間膜と
を備える、請求項２２に記載のアクティブマトリクス基板。
【請求項２４】
前記静電気放電誘発部を覆う絶縁層であって、前記半導体層がその表面上に設けられた絶縁層と、
前記半導体層を覆う層間膜と
を備える、請求項２２に記載のアクティブマトリクス基板。
【請求項２５】
前記ゲートバスラインは、
２つの導電部と、
前記２つの導電部と電気的に接続し、前記２つの導電部よりも電気抵抗の高い高抵抗部とを有する、請求項１５から２４のいずれかに記載のアクティブマトリクス基板。
【請求項２６】
前記高抵抗部は半導体材料によって構成されている、請求項２５に記載のアクティブマトリクス基板。
【請求項２７】
前記高抵抗部は、前記ゲートバスラインのうち前記静電気放電誘発部の近傍に設けられている、請求項２５または２６に記載のアクティブマトリクス基板。
【請求項２８】
補助容量ラインと、
前記画素電極と前記ソースバスラインとの間に設けられたスイッチング素子と
をさらに備え、
前記ゲートバスラインと前記静電気放電誘発部との間の距離が、前記ゲートバスラインと前記補助容量ラインとの間の距離よりも短い、請求項１５から２７のいずれかに記載のアクティブマトリクス基板。
【請求項２９】
請求項１５から２８のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板の主面上に設けられた表示媒体層と
を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板に関する。
【背景技術】
【０００２】
画素電極が設けられたアクティブマトリクス基板は、表示装置、例えば、液晶表示装置に用いられる。液晶表示装置は、大型テレビジョンだけでなく携帯電話の表示部等の小型の表示装置としても用いられており、小型の表示装置として用いる場合、ドライバ一体型のアクティブマトリクス基板が好適に用いられている。
【０００３】
以下、図１６および図１７を参照して従来のアクティブマトリクス基板６００の構成を説明する。図１６に、アクティブマトリクス基板６００を用いた液晶表示装置７００の等価回路図を示す。また、図１７（ａ）に、アクティブマトリクス基板６００の周辺領域におけるゲートドライバ６５０のバッファインバータ６６０およびその近傍の構成を示し、図１７（ｂ）に、アクティブマトリクス基板６００の表示領域における画素電極６２０およびその近傍の構成を示す。
【０００４】
図１６に示すように、液晶表示装置７００は、アクティブマトリクス基板６００と、対向電極７１０を有する対向基板（図示せず）と、対向基板とアクティブマトリクス基板６００との間に配置された液晶層７５０とを有している。アクティブマトリクス基板６００において、画素電極６２０はマトリクス状に配置されており、各画素電極６２０に対応して薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）６１５が設けられている。ＴＦＴ６１５のゲートは、行方向（ｘ方向）に沿って延びるゲートバスライン６０５に接続されており、ＴＦＴ６１５のソース領域は、列方向（ｙ方向）に沿って延びるソースバスライン６１０に接続されている。アクティブマトリクス基板６００の周辺領域には、コンタクト部６６８を介してゲートバスライン６０５に電圧を供給するゲートドライバ６５０、ソースバスライン６１０に電圧を供給するソースドライバ６８０が設けられている。ゲートドライバ６５０には、画素の行ごとにバッファインバータ６６０が設けられており、また、ゲートバスライン６０５に平行に補助容量ライン６２５が設けられている。
【０００５】
図１７（ａ）に示すように、バッファインバータ６６０は、ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ６６２と、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ６６４とを有している。ＰＭＯＳトランジスタ６６２およびＮＭＯＳトランジスタ６６４のドレイン領域は、コンタクト部６６８を介してゲートバスライン６０５と電気的に接続されている。また、ＰＭＯＳトランジスタ６６２およびＮＭＯＳトランジスタ６６４のソース領域は、それぞれ、ソースコンタクト部６７０、６７２を介して高圧電源、低圧電源と電気的に接続されている。
【０００６】
コンタクト部６６８には互いに分離された複数の接続部６６８ｂ、６６８ｃ、６６８ｄが設けられおり、接続部６６８ｂ、６６８ｃ、６６８ｄは、それぞれ、ゲートバスライン６０５および半導体層６６３、６６５と接触している。また、ソースコンタクト部６７０、６７２には互いに分離された複数の接続部６７０ｂ、６７２ｂが設けられており、接続部６７０ｂ、６７２ｂは、高圧電源または低圧電源と半導体層６６３、６６５と接触している。このように２つの部材の接続を複数の接続部を介して行うことにより、１つの接続部における接触が不十分である場合でも接続不良を抑制している。
【０００７】
図１７（ｂ）に示すように、補助容量ライン６２５は、ゲートバスライン６０５とともにｘ方向に延びている。半導体層６１６の一部分はＴＦＴ６１５に用いられており、半導体層６１６のソース領域は接続部（図示せず）を介してソースバスライン６１０と電気的に接続され、半導体層６１６のドレイン領域は接続部（図示せず）を介して画素電極６２０と電気的に接続している。ゲートバスライン６０５の一部はｙ方向に延びて、半導体層６１６のうちソース領域とドレイン領域との間に位置するチャネル領域と重なり、ＴＦＴ６１５のゲート電極となっている。また、半導体層６１６の別の部分は補助容量ライン６２５と重なっている。
【０００８】
このようなアクティブマトリクス基板６００は、以下に示すように作製される。まず、絶縁基板上にベースコート膜を形成し、その上にアモルファスシリコン層を形成する。次いで、レーザアニ―ル等でアモルファスシリコン層を多結晶化する。その後、シリコン層をパターニングして、半導体層６１６、６６３、６６５を形成する。
【０００９】
次いで、酸化シリコンを堆積して絶縁層を形成する。次いで、タンタル、タングステン等をスパッタ法などで堆積させてパターニングを行うことにより、ゲートバスライン６０５、補助容量ライン６２５、ゲート電極６６６を形成する。このようにゲートバスライン６０５、補助容量ライン６２５およびゲート電極６６６は同一工程で作製される。
【００１０】
次いで、半導体層６１６、６６３、６６５に不純物イオンを選択的に注入し、さらに活性化アニール等を行うことにより、半導体層６１６、６６３、６６５のそれぞれにソース領域およびドレイン領域を形成する。また、これに伴い、半導体層６１６、６６３、６６５のうち、ソース領域とドレイン領域との間の領域がチャネル領域となる。このようにしてＴＦＴ６１５、ＰＭＯＳトランジスタ６６２およびＮＭＯＳトランジスタ６６４が形成される。
【００１１】
次いで、プラズマＣＶＤ法などで酸化シリコンなどを堆積して異方性エッチングでパターニングすることにより、コンタクトホールの形成された層間膜（図示せず）を形成する。次いで、アルミニウムなどを堆積してパターニングすることにより、ソースバスライン６１０、コンタクト部６６８およびソースコンタクト部６７０、６７２を形成する。
【００１２】
次いで、酸化シリコン、有機絶縁材料などを堆積してパターニングすることにより、コンタクトホールの形成された層間膜（図示せず）を形成する。次いで、ＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）などで画素電極６２０を形成する。以上のようにして、アクティブマトリクス基板６００は作製される。
【００１３】
ゲートバスライン６０５は長い配線であり、静電容量が大きいため、アクティブマトリクス基板６００の作製過程においてゲートバスライン６０５に多量の電荷が蓄積され得ることが知られている（特許文献１、２参照）。例えば、特許文献１には、トランジスタを形成するためのイオン注入工程においてゲートバスライン６０５に電荷が蓄積されることが開示されている。また、特許文献２には、層間膜を形成するためのプラズマ工程および異方性エッチング工程においてゲートバスライン６０５に電荷が蓄積されることが開示されている。このようにゲートバスライン６０５に多量の電荷が蓄積すると、静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）が発生して、電荷がゲートバスライン６０５からゲート電極６６６に放出され、その結果、バッファインバータ６６０が破壊され、ゲートドライバ６５０が正常に動作しないことがある。また、ゲートバスライン６０５に蓄積された電荷が補助容量ライン６２５に放出され、ＴＦＴ６１５が破壊されることがある。このため、特許文献１および２に開示されているアクティブマトリクス基板では静電破壊の防止を図っている。
【００１４】
特許文献１には、一体的に設けられた配線部分の長さを短くして蓄積される電荷の量を減らすことにより、静電破壊を抑制できることが開示されている。特許文献１に開示されているアクティブマトリクス基板では、分離部によって分離された２つの配線本体部を、別の配線層から構成された配線接続部を介して接続することによってゲートバスラインを構成しており、アクティブマトリクス基板の作製過程において配線部分に蓄積し得る電荷の量を減らし、静電破壊を抑制している。
【００１５】
また、特許文献２には、ゲートバスラインに帯電する静電気を中和させることにより、静電気放電の発生を抑制できることが開示されている。特許文献２に開示されているアクティブマトリクス基板では、表示領域のＴＦＴと比べて数十倍以上の面積を有するアンテナーＴＦＴを周辺領域に設けており、このアンテナーＴＦＴはゲートバスラインと電気的に接続されているため、ゲートバスラインに蓄積された電荷はＴＦＴではなくアンテナーＴＦＴにリークされて、アンテナーＴＦＴの不純物半導体層内で中和され、結果として、静電気放電の発生を抑制している。
【特許文献１】特開平８−２６２４８６号公報
【特許文献２】特開２０００−１４７５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
特許文献１に開示されているアクティブマトリクス基板では、異なる配線層によってゲートバスラインを構成しているため、より多くのマージンを設ける必要がある。特に透過型液晶表示装置の場合、マージンが大きいと、画素電極の表面積が減少して画素の開口率が低下することになるか、または、単位面積当たりの画素数が減少して画素の高精細化が妨げられることになり、結果として、表示品位が低下することになる。
【００１７】
また、特許文献２のアクティブマトリクス基板では、アンテナーＴＦＴを設けることによって静電気放電の発生を抑制しているが、ＴＦＴの数十倍以上の面積が必要なアンテナーＴＦＴを周辺領域に設けると、アクティブマトリクス基板の狭額縁化を図ることができず、また、新たな回路を配置して高集積化を図ることができなくなり、表示装置の高性能化を図ることができない。
【００１８】
本発明は、上記課題を鑑みてなされたものであり、静電気放電によるゲートドライバの破壊を抑制するとともに、表示品位の低下の抑制、狭額縁化および高集積化の実現に好適なアクティブマトリクス基板およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明によるアクティブマトリクス基板の製造方法は、ゲートバスラインを形成する工程と、ソースバスラインを形成する工程と、画素電極を形成する工程と、前記ゲートバスラインにゲート信号を供給するためのゲートドライバを形成する工程と、前記ゲートバスラインと前記ゲートドライバとを電気的に接続するコンタクト部を形成する工程と、前記コンタクト部を形成する前に前記ゲートバスラインの近傍に静電気放電誘発部を形成する工程であって、前記ゲートバスラインと前記ゲートドライバとの間よりも前記ゲートバスラインと前記静電気放電誘発部との間で静電気放電が発生しやすいように前記静電気放電誘発部を形成する工程とを包含する。
【００２０】
ある実施形態において、前記ゲートドライバを形成する工程は、ゲート電極を有するバッファインバータを形成する工程を含み、前記静電気放電誘発部を形成する工程において、前記静電気放電誘発部は、前記ゲートバスラインと前記バッファインバータの前記ゲート電極との間よりも前記ゲートバスラインと前記静電気放電誘発部との間で静電気放電が発生しやすいように形成されている。
【００２１】
ある実施形態では、前記静電気放電誘発部を形成する工程において、前記ゲートバスラインと前記静電気放電誘発部との間の距離は、前記ゲートバスラインと前記バッファインバータの前記ゲート電極との間の距離よりも短い。
【００２２】
ある実施形態において、導電材料を堆積してパターニングを行うことにより、前記静電気放電誘発部とともに前記ゲートバスラインおよび前記バッファインバータの前記ゲート電極を形成する。
【００２３】
ある実施形態において、前記静電気放電誘発部と電気的に接続された対向電極ラインまたは電源ラインを形成する工程をさらに包含する。
【００２４】
ある実施形態において、前記静電気放電誘発部とともに前記対向電極ラインまたは電源ラインを形成する。
【００２５】
ある実施形態において、前記ゲートバスラインおよび前記静電気放電誘発部を覆うように絶縁材料を堆積した後、前記絶縁材料によって構成された層に、前記ゲートバスラインおよび前記静電気放電誘発部の一部をそれぞれ露出する一対のコンタクトホールを形成する工程をさらに包含する。
【００２６】
ある実施形態において、前記ゲートバスラインおよび前記静電気放電誘発部と重なる半導体層を形成する工程をさらに包含する。
【００２７】
ある実施形態において、前記静電気放電誘発部を形成する前に前記半導体層を覆う絶縁層を形成する工程をさらに包含する。
【００２８】
ある実施形態において、前記半導体層を形成する前に前記静電気放電誘発部を覆う絶縁層を形成する工程をさらに包含する。
【００２９】
ある実施形態において、前記ゲートバスラインと前記静電気放電誘発部との間における静電気放電の発生により、前記ゲートバスラインに欠陥が発生した場合、レーザビームを用いて前記ゲートバスラインを分断することにより、前記ゲートバスラインの欠陥を修正する工程をさらに包含する。
【００３０】
ある実施形態では、前記修正する工程において、前記ゲートバスラインに前記レーザビームを照射する。
【００３１】
ある実施形態において、前記ゲートバスラインを形成する工程は、２つの導電部と、前記２つの導電部と電気的に接続し、前記２つの導電部よりも電気抵抗の高い高抵抗部とを形成する工程を含み、前記修正する工程において、前記高抵抗部に前記レーザビームを照射する。
【００３２】
ある実施形態において、補助容量ラインを形成する工程と、前記画素電極と前記ソースバスラインとの間にスイッチング素子を形成する工程とをさらに包含し、前記静電気放電誘発部を形成する工程において、前記静電気放電誘発部は、前記ゲートバスラインと前記補助容量ラインとの間よりも前記ゲートバスラインと前記静電気放電誘発部との間で静電気放電が発生しやすいように形成されている。
【００３３】
本発明のアクティブマトリクス基板は、ゲートバスラインと、ソースバスラインと、画素電極と、前記ゲートバスラインにゲート信号を供給するゲートドライバと、前記ゲートバスラインと前記ゲートドライバとを電気的に接続するコンタクト部と、前記ゲートバスラインの近傍に設けられた静電気放電誘発部であって、前記ゲートバスラインと前記静電気放電誘発部との間の距離が、前記ゲートバスラインと前記ゲートドライバとの間の距離よりも短い、静電気放電誘発部とを備える。
【００３４】
ある実施形態において、前記ゲートドライバは、前記ゲートバスラインの近傍に設けられたゲート電極を有するバッファインバータを有しており、前記ゲートバスラインと前記静電気放電誘発部との間の距離が、前記ゲートバスラインと前記バッファインバータの前記ゲート電極との間の距離よりも短い。
【００３５】
ある実施形態において、前記ゲートバスラインは始端から終端に延びた形状を有しており、前記コンタクト部は、前記ゲートドライバと前記ゲートバスラインの前記始端とを電気的に接続しており、前記静電気放電誘発部は、前記ゲートバスラインの前記終端の近傍に設けられている。
【００３６】
ある実施形態において、前記静電気放電誘発部は、導電材料から構成されている。
【００３７】
ある実施形態において、前記静電気放電誘発部は、前記ゲートバスラインの少なくとも一部と同じ材料によって構成されている。
【００３８】
ある実施形態において、前記静電気放電誘発部と電気的に接続された対向電極ラインまたは電源ラインをさらに備える。
【００３９】
ある実施形態において、前記対向電極ラインまたは電源ラインは、前記ゲートバスラインの少なくとも一部と同じ材料によって構成されている。
【００４０】
ある実施形態において、前記ゲートバスラインおよび前記静電気放電誘発部と重なる半導体層をさらに備える。
【００４１】
ある実施形態において、前記半導体層を覆う絶縁層であって、前記静電気放電誘発部がその表面上に設けられた絶縁層と、前記静電気放電誘発部を覆う層間膜とを備える。
【００４２】
ある実施形態において、前記静電気放電誘発部を覆う絶縁層であって、前記半導体層がその表面上に設けられた絶縁層と、前記半導体層を覆う層間膜とを備える。
【００４３】
ある実施形態において、前記ゲートバスラインは、２つの導電部と、前記２つの導電部と電気的に接続し、前記２つの導電部よりも電気抵抗の高い高抵抗部とを有する。
【００４４】
ある実施形態において、前記高抵抗部は半導体材料によって構成されている。
【００４５】
ある実施形態において、前記高抵抗部は、前記ゲートバスラインのうち前記静電気放電誘発部の近傍に設けられている。
【００４６】
ある実施形態において、補助容量ラインと、前記画素電極と前記ソースバスラインとの間に設けられたスイッチング素子とをさらに備え、前記ゲートバスラインと前記静電気放電誘発部との間の距離が、前記ゲートバスラインと前記補助容量ラインとの間の距離よりも短い。
【００４７】
本発明の表示装置は、上記に記載のアクティブマトリクス基板と、前記アクティブマトリクス基板の主面上に設けられた表示媒体層とを備えている。
【発明の効果】
【００４８】
本発明によるアクティブマトリクス基板の製造方法では、ゲートバスラインとゲートドライバとを電気的に接続するコンタクト部を形成する前に静電気放電誘発部を形成しているため、静電気放電によるゲートドライバの破壊を抑制するとともに、表示品位の低下の抑制、狭額縁化および高集積化を好適に実現可能なアクティブマトリクス基板を提供することができる。
【発明を実施するための最良の形態】
【００４９】
以下、図面を参照しながら、本発明によるアクティブマトリクス基板、その製造方法およびアクティブマトリクス基板を用いた表示装置の実施形態を説明する。なお、以下の説明では、表示装置の一例として液晶表示装置を説明するが、本発明による表示装置は、これに限定されず、アクティブマトリクス基板を用いた任意の表示装置であってもよい。
【００５０】
（実施形態１）
以下、本発明によるアクティブマトリクス基板の第１実施形態を説明する。
【００５１】
図１に、本実施形態のアクティブマトリクス基板１００を用いた表示装置２００の等価回路を示す。ここで、表示装置２００は液晶表示装置であり、表示装置２００は、アクティブマトリクス基板１００と、対向電極３１０を有する対向基板（図１には図示せず）と、対向基板とアクティブマトリクス基板１００との間に配置された厚さ数μｍの液晶層３５０とを有している。
【００５２】
アクティブマトリクス基板１００は、ゲートバスライン１０５と、ソースバスライン１１０と、スイッチング素子である薄膜トランジスタ（ＴＦＴ）１１５と、画素電極１２０と、補助容量ライン１２５と、ゲートドライバ１５０と、ソースドライバ１８０と、ゲートバスライン１０５とゲートドライバ１５０とを電気的に接続するコンタクト部１６８と、静電気放電誘発部１９０とを有している。画素電極１２０は複数の行方向（ｘ方向）および列方向（ｙ方向）に沿ってマトリクス状に配置されている。
【００５３】
ゲートバスライン１０５および補助容量ライン１２５は行方向（ｘ方向）に沿って延びており、ソースバスライン１１０は列方向（ｙ方向）に沿って延びている。ＴＦＴ１１５および画素電極１２０は表示領域に設けられており、コンタクト部１６８を介してゲートバスライン１０５に電圧を供給するゲートドライバ１５０、ソースバスライン１１０に電圧を供給するソースドライバ１８０、静電気放電誘発部１９０および対向電極ライン１９２は周辺領域に設けられている。
【００５４】
ゲートバスライン１０５の一方の端部の近傍にはゲートドライバ１５０が設けられており、他方の端部の近傍には静電気放電誘発部１９０が設けられている。本明細書の以下の説明において、ゲートバスライン１０５の両端のうち、ゲートドライバ１５０の近傍のものを始端とよび、静電気放電誘発部１９０の近傍のものを終端とも称する。また、本明細書の以下の説明において、静電気放電誘発部１９０を単に放電誘発部とも称する。放電誘発部１９０は、列方向（ｙ方向）に延びる対向電極ライン１９２と電気的に接続されており、放電誘発部１９０は対向電極ライン１９２から行方向（ｘ方向）に延びている。なお、対向電極ライン１９２は、周辺領域に設けられたコモン転移部（図示せず）と電気的に接続されており、コモン転移部において導電部材を介して対向電極３１０と電気的に接続されている。
【００５５】
上述したように、アクティブマトリクス基板１００の作製過程において、ゲートバスライン１０５に電荷が蓄積することがある。ゲートバスライン１０５に電荷が蓄積する工程としては、特許文献１にＴＦＴ製造時のイオン注入工程が開示されており、特許文献２に層間膜を形成するためのプラズマ工程や異方性エッチング工程が開示されている。また、上記以外に、ＴＦＴ製造時の基板搬送工程においても、剥離帯電により、ゲートバスライン１０５に電荷が蓄積し得る。剥離帯電は、例えば、基板搬送時において、ガラス基板が搬送ロボットのパッド（ガラス支持部）から引き剥がされるときに生じる。
【００５６】
本実施形態のアクティブマトリクス基板１００では、放電誘発部１９０を設けていることにより、アクティブマトリクス基板１００の作製過程においてゲートバスライン１０５に多量の電荷が蓄積したときでも、ゲートバスライン１０５からの静電気放電を補助容量ライン１２５やゲートドライバ１５０ではなく放電誘発部１９０に向けて発生させるようにしており、これにより、ＴＦＴ１１５やゲートドライバ１５０の破壊を抑制している。
【００５７】
以下、図２〜図６を参照して、アクティブマトリクス基板１００の構成を具体的に説明する。
【００５８】
図２に、ゲートドライバ１５０およびその近傍の構成を示す。ゲートドライバ１５０は、シフトレジスタ回路１５２と、レベルシフタ回路１５４と、バッファ回路１５６とを有しており、バッファ回路１５６には、画素の各行に対応してバッファインバータ１６０が設けられている。バッファインバータ１６０は、ゲートバスライン１０５の始端近傍に配置されている。
【００５９】
次いで、図３を参照してバッファインバータ１６０の構成を説明する。図３（ａ）に、バッファインバータ１６０およびその近傍の模式的な平面図を示し、図３（ｂ）に、図３（ａ）のＡ−Ａ’線に沿った断面図を示す。
【００６０】
図３（ａ）および図３（ｂ）に示すように、バッファインバータ１６０は、ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１６２とＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１６４とを有している。ＰＭＯＳトランジスタ１６２およびＮＭＯＳトランジスタ１６４のそれぞれのゲート電極１６６ａ、１６６ｂは互いに電気的に接続されており、本明細書の以下の説明において、ゲート電極１６６ａ、１６６ｂを総称してゲート電極１６６とも称する。ＰＭＯＳトランジスタ１６２およびＮＭＯＳトランジスタ１６４は、それぞれ、半導体層１６３、１６５を有しており、半導体層１６３、１６５は、それぞれ、ソース領域と、ドレイン領域と、これらの間に位置するチャネル領域とを有している。
【００６１】
ＰＭＯＳトランジスタ１６２およびＮＭＯＳトランジスタ１６４のドレイン領域はコンタクト部１６８を介してゲートバスライン１０５と電気的に接続されている。また、ＰＭＯＳトランジスタ１６２のソース領域はソースコンタクト部１７０を介して高圧電源に接続されており、ＮＭＯＳトランジスタ１６４のソース領域はソースコンタクト部１７２を介して低圧電源（例えば、グランド）に接続されている。本明細書の以下の説明において、ソースコンタクト部１７０を第１ソースコンタクト部ともよび、ソースコンタクト部１７２を第２ソースコンタクト部ともよぶ。
【００６２】
図３（ｂ）に示すように、コンタクト部１６８は、層間膜１７６上に設けられた平坦部１６８ａと、ゲートバスライン接続部１６８ｂと、Ｐｃｈドレイン接続部１６８ｃと、Ｎｃｈドレイン接続部１６８ｄとを有している。接続部１６８ｂ、１６８ｃ、１６８ｄは、それぞれ、ゲートバスライン１０５、半導体層１６３のドレイン領域、半導体層１６５のドレイン領域と平坦部１６８ａとを電気的に接続している。
【００６３】
また、第１ソースコンタクト部１７０は、コンタクト部１６８と同様に、層間膜１７６上に設けられた平坦部１７０ａと、Ｐｃｈソース接続部１７０ｂとを有しており、第２ソースコンタクト部１７２は、層間膜１７６上に設けられた平坦部１７２ａと、Ｎｃｈソース接続部１７２ｂとを有している。接続部１７０ｂ、１７２ｂは、それぞれ、半導体層１６３のソース領域、半導体層１６５のソース領域と、平坦部１７０ａ、１７２ａとを電気的に接続している。なお、接続部１６８ｂは、層間膜１７６に形成されたコンタクトホールに設けられており、また、接続部１６８ｃ、１６８ｄ、１７０ｂ、１７２ｂは、絶縁層１７４および層間膜１７６に形成されたコンタクトホールに設けられている。また、絶縁層１７４の一部がＰＭＯＳトランジスタ１６２のゲート絶縁膜１６３ｉおよびＮＭＯＳトランジスタ１６４のゲート絶縁膜１６５ｉとなっている。
【００６４】
以下、図４を参照して画素電極１２０およびその近傍の構成を説明する。図４（ａ）に、画素電極１２０およびその近傍の模式的な平面図を示し、図４（ｂ）に、図４（ａ）のＢ−Ｂ’線に沿った断面図を示す。
【００６５】
図４（ａ）に示すように、画素電極１２０は矩形状であり、画素電極１２０の辺と平行に延びるようにゲートバスライン１０５および補助容量ライン１２５が設けられている。また、ゲートバスライン１０５の一部は、画素電極１２０と重なるように、ソースバスライン１１０と平行に延びており、これが、ＴＦＴ１１５のゲート電極となる。また、半導体層１１６は、ゲートバスライン１０５、ソースバスライン１１０および補助容量ライン１２５と重なるように設けられている。半導体層１１６の一部はＴＦＴ１１５に用いられており、また、半導体層１１６の別の部分は補助容量ライン１２５と重なっている。
【００６６】
図４（ｂ）に示すように、表示領域において、ソースバスライン１１０は、接続部１１０ａを介して半導体層１１６のソース領域と電気的に接続しており、画素電極１２０は、層間膜１７８のコンタクトホールに設けられた接続部１２０ａ、および、層間膜１７６のコンタクトホールに設けられた接続部１１１を介して、半導体層１１６のドレイン領域と電気的に接続している。なお、本明細書の以下の説明において、層間膜１７６を第１層間膜とよぶことがあり、層間膜１７８を第２層間膜とよぶことがある。また、第１層間膜１７６に設けられたコンタクトホールを第１コンタクトホールとよび、第２層間膜１７８に設けられたコンタクトホールを第２コンタクトホールとよぶことがある。画素電極１２０は層間膜１７８上に設けられおり、上方からみて画素電極１２０をゲートバスライン１０５およびソースバスライン１１０と重ねて配置して、表面積の大きな画素電極１２０を実現している。
【００６７】
なお、本実施形態のアクティブマトリクス基板１００では、図３（ｂ）および図４（ｂ）に示したように、ＴＦＴ１１５およびＰＭＯＳトランジスタ１６２、ＮＭＯＳトランジスタ１６４のゲート電極１０５、１６６ａ、１６６ｂは絶縁基板１６１に対して半導体層１１６、１６３、１６５の上方に設けられている。このように、本実施形態のアクティブマトリクス基板１００におけるトランジスタはトップゲート構造を有している。
【００６８】
以下、図５を参照して放電誘発部１９０およびその近傍の構成を説明する。図５（ａ）に、放電誘発部１９０およびその近傍の模式的な平面図を示し、図５（ｂ）に、図５（ａ）のＣ−Ｃ’線に沿った断面図を示す。
【００６９】
図５（ａ）および図５（ｂ）に示すように、放電誘発部１９０はゲートバスライン１０５と分離して設けられている。なお、図３（ａ）、図３（ｂ）、図４（ａ）および図４（ｂ）に示したように、補助容量ライン１２５およびバッファインバータ１６０のゲート電極１６６もゲートバスライン１０５と分離して設けられている。
【００７０】
図５（ａ）および図５（ｂ）に示したように、アクティブマトリクス基板１００には、ゲートバスライン１０５および放電誘発部１９０と重なるように半導体層１９３が設けられている。このため、半導体層１９３を介するゲートバスライン１０５と放電誘発部１９０との間の静電気放電も発生することになり、静電気放電が放電誘発部１９０の近傍で発生することをより確実にしている。ただし、半導体層１９３を設けなくてもよい。
【００７１】
また、図５（ｂ）に示したように、ゲートバスライン１０５および放電誘発部１９０を覆う第１層間膜１７６のコンタクトホールには、ゲートバスライン１０５および放電誘発部１９０とそれぞれ接触するように接続部１９４ａ、１９４ｂが設けられている。図６を参照して後述するように、第１層間膜１７６に、ゲートバスライン１０５および放電誘発部１９０に達するコンタクトホールを形成することにより、ゲートバスライン１０５と放電誘発部１９０との間で静電気放電が発生することをより確実にすることができる。なお、接続部１９４ａ、１９４ｂは第１層間膜１７６のコンタクトホールを埋めるために設けられたものであり、これにより、エッチングによってソースバスライン１１０、コンタクト部１６８およびソースコンタクト部１７０、１７２を形成する際にコンタクトホールを介して露出されるゲート電極１０５および放電誘発部１９０を保護している。
【００７２】
以下、図６を参照して、対向電極ライン１９２の構成を説明する。図６（ａ）は、アクティブマトリクス基板１００の全体を示す模式的な平面図であり、図６（ｂ）は、コモン転移領域および対向電極ラインの位置関係を示すアクティブマトリクス基板１００の部分的な平面図であり、図６（ｃ）は、アクティブマトリクス基板１００を備えた液晶表示装置２００の模式的な断面図である。
【００７３】
図６（ａ）および図６（ｂ）に示すように、アクティブマトリクス基板１００の周辺領域に沿って対向電極ライン１９２が設けられている。このため、対向電極ライン１９２は比較的大きな表面積を有しているといえる。また、対向電極ライン１９２の４隅がコモン転移領域１９４となっている。アクティブマトリクス基板１００には、複数の信号入力端子が設けられており、その１つには対向電極に印加される信号が入力される。
【００７４】
図６（ｃ）に示すように、アクティブマトリクス基板１００のコモン転移領域１９４には、対向電極ライン１９２の上に、ソース電極層ＳＥ、画素電極層ＰＥが積層されており、対向電極ライン１９２は、ソース電極層ＳＥを介して画素電極層ＰＥに電気的に接続されている。また、アクティブマトリクス基板１００を用いた液晶表示装置２００では、画素電極層ＰＥ上に導電性粒子２０５が設けられており、対向電極ライン１９２は、導電性粒子２０５を介して対向基板３００の対向電極３１０と電気的に接続されている。
【００７５】
ここで、図３（ａ）、図４（ａ）および図５（ａ）を参照してゲートバスライン１０５、接続部１６８ｂと接続部１６８ｃ、１６８ｄ、ゲート電極１６６、補助容量ライン１２５、放電誘発部１９０との間の距離を比較する。図３（ａ）に示すように、接続部１６８ｂと接続部１６８ｃ、１６８ｄとの間の距離は４μｍであり、ゲートバスライン１０５とバッファインバータ１６０のゲート電極１６６との間の距離が７μｍである。また、図４（ａ）に示すように、ゲートバスライン１０５と補助容量ライン１２５との間の距離が８μｍであり、さらに、ゲートバスライン１０５の延びたＴＦＴ１１５のゲート電極と補助容量ライン１２５との間の距離は５μｍである。これに対して、図５（ａ）に示すように、ゲートバスライン１０５と放電誘発部１９０との間の距離は３μｍである。
【００７６】
このように、本実施形態のアクティブマトリクス基板１００において、ゲートバスライン１０５と放電誘発部１９０との間の距離は、ゲートバスライン１０５とゲート電極１６６との間の距離、および、ＴＦＴ１１５のゲート電極を含むゲートバスライン１０５と補助容量ライン１２５との間の距離よりも短いため、ゲートバスライン１０５と放電誘発部１９０との間における静電気放電は他よりも発生しやすい。また、接続部１６８ｃ、１６８ｄを設けるために第１層間膜１７６にコンタクトホールを形成することにより、ゲートバスライン１０５に蓄積された電荷がゲート電極１６６に放出されることが考えられるが、本実施形態のアクティブマトリクス基板１００において、接続部１９４ａを設けるための第１層間膜１７６のコンタクトホールと接続部１９４ｂを設けるための第１層間膜１７６のコンタクトホールとの間の距離は、接続部１６８ｂを設けるための第１層間膜１７６のコンタクトホールと接続部１６８ｃ、１６８ｄを設けるための第１層間膜１７６のコンタクトホールとの間の距離よりも短いため、ゲートバスライン１０５と放電誘発部１９０との間における静電気放電はゲートバスライン１０５とゲート電極との間よりも発生しやすい。以上から、アクティブマトリクス基板１００の作製過程においてゲートバスライン１０５に電荷が蓄積しても、静電気放電は、ゲートバスライン１０５と放電誘発部１９０との間で発生し、ＴＦＴ１１５およびバッファインバータ１６０の破壊を防止することができる。なお、ここでは、ゲートバスライン１０５、接続部１６８ｂからの距離を比較する対象として、バッファインバータ１６０のゲート電極１６６、接続部１６８ｃ、１６８ｄおよび補助容量ライン１２５を挙げたが、これ以外の導電部材とゲートバスライン１０５や接続部１６８ｂからの距離もゲートバスライン１０５と放電誘発部１９０との間の距離よりも長くなっている。
【００７７】
なお、上述したように特許文献１に開示されているアクティブマトリクス基板では、配線本体部が分離されており、異なる配線層から構成された配線接続部を介して接続されているのに対して、アクティブマトリクス基板１００では、ゲートバスラインは分離されることなく一体的に形成されている。したがって、アクティブマトリクス基板１００では、配線接続部を設けるためのマージンを考慮しなくてもよいため、画素の開口率を低下させることなく、また、画素の高精細化を妨げることもなく、結果として、表示品位の低下を防止することができる。
【００７８】
また、特許文献２に開示されているアクティブマトリクス基板ではＴＦＴの数十倍の面積を必要とするアンテナーＴＦＴを設けているのに対して、アクティブマトリクス基板１００ではこのようなアンテナーＴＦＴを設けることなくＴＦＴ１１５およびバッファインバータ１６０の破壊を抑制している。このため、アクティブマトリクス基板１００では狭額縁化や高集積化を容易に実現することができる。
【００７９】
このように本実施形態のアクティブマトリクス基板１００では、ゲートバスライン１０５に多量の電荷が蓄積しても、ゲートバスライン１０５の終端近傍において静電気放電がおこり、ＴＦＴ１１５やバッファインバータ１６０はダメージをうけない。また、静電気放電が生じると、ゲートバスライン１０５に蓄積されていた電荷は放電誘発部１９０を介して対向電極ライン１９２に放出されるが、図６を参照して上述したように、この対向電極ライン１９２は全体として大きな表面積を有しており、他のトランジスタに接続されていないため、トランジスタの破壊を抑制することができる。
【００８０】
また、放電誘発部１９０が対向電極ライン１９２と接続していることにより、ゲートバスライン１０５と放電誘発部１９０との間で静電破壊が発生して、ゲートバスライン１０５と対向電極ライン１９２とがリークしても、ゲートバスライン欠陥として検出することができる。
【００８１】
アクティブマトリクス基板１００を用いた液晶表示装置２００では、リークがないときは、ゲートバスライン１０５はＴＦＴ１１５を制御するのに必要な電圧が印加されるのに対して、対向電極ライン１９２は対向電極３１０に印加する電圧が印加される。なお、一般的に、ゲートバスライン１０５に印加される電圧は対向電極ライン１９２に印加される電圧と異なり、ＴＦＴ１１５がＯＮのときにゲートバスライン１０５に印加される電圧は対向電極ライン１９２に印加される電圧よりも高い。
【００８２】
一方、ゲートバスライン１０５と対向電極ライン１９２との間でリークが発生すると、ゲートバスライン１０５の電圧が低下し、ＴＦＴ１１５を制御することができなくなり、ゲートバスライン欠陥が検出されることになる。詳細は後述するが、このようなゲートバスライン欠陥は、レーザビームを用いて修正することができる。また、ゲートバスライン１０５と対向電極ライン１９２との間でリークが発生するような静電破壊が発生しなかった場合は、ゲートバスライン１０５と放電誘発部１９０とは電気的に絶縁されているため、ゲートバスライン欠陥が検出されることはなく、修正の必要はない。
【００８３】
以上のように、アクティブマトリクス基板１００では、ゲートバスライン１０５とバッファインバータ１６０のゲート電極１６６との間、および、ゲートバスライン１０５と補助容量ライン１２５との間よりもゲートバスライン１０５と放電誘発部１９０との間で静電気放電が発生しやすく、すなわち、ゲートバスライン１０５の終端は静電気放電の発生しやすい構造になっている。このためＴＦＴ１１５およびバッファインバータ１６０が破壊されることを抑制することができる。
【００８４】
以下、アクティブマトリクス基板１００の製造方法を説明する。まず、絶縁基板（例えば、ガラス基板）１６１上に、厚さ５０ｎｍ窒化シリコンおよび厚さ１００ｎｍの酸化シリコンを堆積してベースコート（図示せず）を形成する。次いで、厚さ５ｎｍの非晶質半導体層を堆積する。非晶質半導体層は、例えば、非晶質シリコン層である。次いで、レーザアニール等によって半導体層を多結晶化し、その後、半導体層のパターニングを行う。これにより、半導体層１１６、１６３、１６５、１９３が形成される。
【００８５】
次いで、ＣＶＤ法などで厚さ８０ｎｍの酸化シリコンを堆積して絶縁層１７４を形成する。次いで、スパッタ法などでタンタル、タングステン等を堆積してパターニングを行い、ゲートバスライン１０５、補助容量ライン１２５、ゲート電極１６６、放電誘発部１９０および対向電極ライン１９２を形成する。このように、ゲートバスライン１０５、補助容量ライン１２５、ゲート電極１６６、放電誘発部１９０および対向電極ライン１９２は同一工程で作製される。本明細書の以下の説明において、ゲートバスライン１０５、補助容量ライン１２５、ゲート電極１６６、放電誘発部１９０および対向電極ライン１９２を構成する層をゲート電極層と称する。
【００８６】
次いで、ゲートバスライン１０５およびゲート電極１６６ａ、１６６ｂをマスクとして半導体層１１６、１６３、１６５に不純物イオンを選択的に注入し、さらに活性化アニール等を行うことにより、半導体層１１６、１６３、１６５のそれぞれにソース領域およびドレイン領域を形成する。また、これに伴い、半導体層１１６、１６３、１６５のうち、ソース領域とドレイン領域との間の領域がチャネル領域となる。このようにしてＴＦＴ１１５、ＰＭＯＳトランジスタ１６２およびＮＭＯＳトランジスタ１６４が形成される。
【００８７】
次いで、プラズマＣＶＤ法などで酸化シリコンなどを堆積して異方性エッチングでパターニングすることにより、コンタクトホールの形成された第１層間膜１７６を形成する。なお、詳しくは図７を参照して後述するが、アクティブマトリクス基板１００の作製過程では放電誘発部１９０が形成されていることにより、ゲート電極層を形成した後や第１層間膜１７６にコンタクトホールを形成した時に、ゲートバスライン１０５とバッファインバータ１６０のゲート電極１６６との間、および、ゲートバスライン１０５と補助容量ライン１２５との間で静電気放電が発生することを防ぐことができ、ＴＦＴ１１５およびバッファインバータ１６０の破壊を防止している。
【００８８】
次いで、アルミニウムなどを堆積してパターニングすることにより、ソースバスライン１１０、コンタクト部１６８、ソースコンタクト部１７０、１７２および接続部１９４ａ、１９４ｂを形成する。このようにソースバスライン１１０、コンタクト部１６８、ソースコンタクト部１７０、１７２および接続部１９４ａ、１９４ｂは同一工程で作製される。本明細書の以下の説明において、ソースバスライン１１０、コンタクト部１６８、ソースコンタクト部１７０、１７２および接続部１９４ａ、１９４ｂを構成する層をソース電極層と称する。
【００８９】
次いで、酸化シリコン、有機絶縁材料などを堆積してパターニングをすることにより、第２コンタクトホールの形成された第２層間膜１７８を形成する。次いで、ＩＴＯなどで画素電極１２０を形成する。以上のようにして、アクティブマトリクス基板１００が作製される。
【００９０】
上述したようにアクティブマトリクス基板１００の作製過程において、ゲートバスライン１０５に多量の電荷が蓄積すると、静電気放電が発生する。ここで、図７を参照して、本実施形態のアクティブマトリクス基板１００においてゲートバスライン１０５に蓄積された電荷の放出経路を説明する。図７（ａ）に、半導体層１９３を設けない場合の電荷放出経路を示し、図７（ｂ）および図７（ｃ）に、半導体層１９３を設けた場合の電荷放出経路を示す。
【００９１】
図７（ａ）に示すように、半導体層１９３を設けない場合、ゲートバスライン１０５および放電誘発部１９０の形成後、第１層間膜１７６を形成する前において、ゲートバスライン１０５に多量の電荷が蓄積すると、ゲートバスライン１０５から放電誘発部１９０へと放電が生じる。放電時に大量の電荷が流れるため、放電誘発部１９０が変形し、ゲートバスライン１０５と放電誘発部１９０との間でリークが発生することになる。放電誘発部１９０が変形すると、静電気放出経路に沿ってゲート電極層が延びたような形状になる。
【００９２】
また、図７（ｂ）に示すように、半導体層１９３を設けた場合、ゲートバスライン１０５および放電誘発部１９０の形成後、第１層間膜１７６を形成する前に、ゲートバスライン１０５に多量の電荷が蓄積すると、ゲートバスライン１０５から絶縁層１７４、半導体層１９３、絶縁層１７４、放電誘発部１９０へと電荷が放出される。この場合、放電時に絶縁層１７４に大量の電荷が流れるため、絶縁層１７４にリークが発生することになる。
【００９３】
なお、図７（ａ）に示した電荷放出と図７（ｂ）に示した電荷放出とを比較すると、絶縁層１７４が一般的な厚さ（例えば、８０ｎｍ）であれば、図７（ｂ）に示した放電の発生する電荷量は図７（ａ）に示した放電の発生する電荷量よりも小さいので、図７（ｂ）に示した放電は図７（ａ）に示した放電よりも発生しやすい。ただし、絶縁層１７４の厚さが例えば４００ｎｍ以上であると、図７（ｂ）に示した放電が発生しにくくなり、図７（ａ）に示した放電の発生する電荷量は図７（ｂ）に示した放電の発生する電荷量よりも小さくなる。この場合、図７（ｂ）に示すようにゲートバスライン１０５および放電誘発部１９０の下方に半導体層１９３が設けられていても、絶縁層１７４および半導体層１９３を介することなく電荷が放出され、放電誘発部１９０が変形する。
【００９４】
また、図７（ｃ）に示すように、半導体層１９３を設けた場合、第１層間膜１７６を堆積した後でコンタクトホールを形成すると、第１層間膜１７６を構成した絶縁部材の一部が空気層となるため、ゲートバスライン１０５と放電誘発部１９０との間の誘電率が低下し、ゲートバスライン１０５に蓄積された電荷は、ゲートバスライン１０５から第１層間膜１７６の上方を介して放電誘発部１９０へと放出される。この場合、放電時に、第１層間膜１７６に大量の電荷が流れるため、第１層間膜１７６が変形し、第１層間膜１７６においてリークが発生することになる。
【００９５】
なお、図３および図５を参照して上述したように、接続部１９４ａおよび接続部１９４ｂを設けるための第１層間膜１７６に形成されたコンタクトホールの間の距離（３μｍ）は、接続部１６８ｂを設けるための第１層間膜１７６に形成されたコンタクトホールと接続部１６８ｃ、１６８ｄを設けるための第１層間膜１７６に形成されたコンタクトホールとの間の距離（４μｍ）よりも短い。したがって、コンタクトホールを形成したときに静電気放電がゲートドライバ１５０の近傍にて発生することを抑制することができる。
【００９６】
ここで、図８を参照して、放電誘発部１９０が設けられていない場合のゲートバスライン１０５に蓄積された電荷の放出経路を説明する。なお、図８において、ゲートバスライン１０５以外のゲート電極層をゲート電極層ＧＥと示し、ゲートバスライン１０５およびゲート電極層ＧＥと重なるように設けられた半導体層を半導体層Ｓｉと示している。
【００９７】
図８（ａ）に示すように、半導体層Ｓｉを設けない場合、ゲートバスライン１０５およびゲート電極層ＧＥの形成後、第１層間膜１７６を形成する前において、ゲートバスライン１０５に多量の電荷が蓄積すると、ゲートバスライン１０５からゲート電極層ＧＥへと放電が生じる。放電時に大量の電荷が流れるため、ゲート電極層ＧＥが変形し、ゲートバスライン１０５とゲート電極層ＧＥとの間でリークが発生することになる。ゲート電極層ＧＥが変形すると、静電気放出経路に沿ってゲート電極層が延びたような形状になる。
【００９８】
また、図８（ｂ）に示すように、半導体層Ｓｉを設けた場合、ゲートバスライン１０５およびゲート電極層ＧＥの形成後、第１層間膜１７６を形成する前に、ゲートバスライン１０５に多量の電荷が蓄積すると、ゲートバスライン１０５から絶縁層１７４、半導体層Ｓｉ、絶縁層１７４、ゲート電極層ＧＥへと電荷が放出される。この場合、放電時に絶縁層１７４に大量の電荷が流れるため、絶縁層１７４にリークが発生することになる。
【００９９】
また、図８（ｃ）に示すように、半導体層Ｓｉを設けた場合、第１層間膜１７６を堆積した後でコンタクトホールを形成すると、第１層間膜１７６を構成した絶縁部材の一部が空気層となるため、ゲートバスライン１０５とゲート電極層ＧＥとの間の誘電率が低下し、ゲートバスライン１０５に蓄積された電荷は、ゲートバスライン１０５から第１層間膜１７６の上方を介してゲート電極層ＧＥへと放出される。この場合、放電時に、第１層間膜１７６に大量の電荷が流れるため、第１層間膜１７６が変形し、第１層間膜１７６においてリークが発生することになる。
【０１００】
以上のように、放電誘発部１９０を設けない場合、ゲートバスライン１０５とゲート電極層ＧＥとの間で静電気放電が発生することがあるが、本実施形態のアクティブマトリクス基板１００では、ゲートバスライン１０５とゲート電極層ＧＥとの間の距離よりもゲートバスライン１０５と放電誘発部１９０との間の距離が短く、また、ゲートバスライン１０５および放電誘発部１９０を露出する一対のコンタクトホール間の距離も他よりも短い。したがって、ゲートバスライン１０５と放電誘発部１９０との間で静電気放電を発生させることができる。
【０１０１】
また、このように、ゲートバスライン１０５と放電誘発部１９０との間で静電気放電が発生すると、静電破壊が発生してゲートバスライン欠陥が生じることがある。このようなゲートバスライン欠陥は、アクティブマトリクス基板１００と対向基板とを貼り合わせてその間に液晶層３５０（図１参照）を設けた液晶パネルの作製後に行う点灯検査にて検出される。
【０１０２】
ゲートバスライン欠陥が検出された場合、図９（ａ）および図９（ｂ）において×で示した部分にレーザビームを照射してゲートバスライン１０５を分断する。このレーザビームの照射は、市販のレーザリペア装置を用いて行われる。本実施形態のアクティブマトリクス基板１００では、ＴＦＴ１１５およびバッファインバータ１６０は破壊されていないため、ゲートバスライン１０５を分断すると、液晶パネルは正常な表示を行うようになり、ゲートバスライン欠陥を修正することができる。なお、ゲートバスライン１０５に蓄積された電荷による静電気放電が発生しなかったか、または、静電気放電が発生したとしてもゲートバスライン欠陥が発生するような静電破壊が生じなかった場合、ゲートバスライン欠陥は起こらず、レーザビームによるゲートバスライン１０５の分断を行う必要はない。
【０１０３】
以上のように、本実施形態のアクティブマトリクス基板１００では、画素の開口率を低下させることなく、画素の高精細化を妨げることなく、また、アクティブマトリクス基板１００の狭額縁化を妨げることなく、ＴＦＴ製造時のイオン注入工程におけるゲートバスライン１０５のチャージアップによる絶縁層１７４の破壊や、ＴＦＴ製造時の基板搬送工程における剥離帯電に起因する突発的な静電気放電によるＴＦＴ１１５やバッファインバータ１６０の破壊を防止することができる。
【０１０４】
なお、上述した説明では、ゲートドライバ１５０は、バッファインバータ１６０を有していたが、本発明はこれに限定されない。ゲートドライバ１５０は、バッファインバータ１６０を有していなくてもよい。
【０１０５】
また、上述した説明では、対向電極ライン１９２を放電誘発部１９０と同一工程で作製したが、本発明はこれに限定されない。対向電極ライン１９２を放電誘発部１９０などの他のゲート電極層よりも後の工程において作製してもよい。
【０１０６】
また、上述した説明では、放電誘発部１９０と電気的に接続されていたのは対向電極ライン１９２であったが、本発明はこれに限定されない。放電誘発部１９０は液晶パネル内の内蔵回路を駆動させるための電源ラインと接続されていてもよい。あるいは、放電誘発部１９０はラインと接触していなくてもよい。
【０１０７】
また、上述した説明では、ゲートバスライン１０５と放電誘発部１９０との間の距離を他よりも短くすることにより、静電気放電を放電誘発部１９０の近傍にて発生させたが、本発明はこれに限定されない。ゲートバスライン１０５と放電誘発部１９０との間の誘電率が他よりも小さくなるように放電誘発部１９０を形成することにより、静電気放電を放電誘発部１９０の近傍にて発生させてもよい。
【０１０８】
（実施形態２）
以下、本発明によるアクティブマトリクス基板の第２実施形態を説明する。本実施形態のアクティブマトリクス基板１００は、トランジスタがボトムゲート構造を有している点を除いて、上述した実施形態１のアクティブマトリクス基板と同様の構成を有している。したがって、冗長さを避けるために、実施形態１と重複する説明を省略する。
【０１０９】
以下、図１０を参照して、本実施形態のアクティブマトリクス基板１００の構成を説明する。図１０（ａ）に、バッファインバータ１６０およびその近傍の模式的な断面図を示し、図１０（ｂ）に、画素電極１２０およびその近傍の模式的な断面図を示し、図１０（ｃ）に、放電誘発部１９０およびその近傍の模式的な断面図を示す。
【０１１０】
図１０（ａ）に示すように、本実施形態のアクティブマトリクス基板１００では、絶縁基板１６１上にゲートバスライン１０５、ゲート電極１６６ａ、１６６ｂが設けられており、これらのゲートバスライン１０５、ゲート電極１６６ａ、１６６ｂの上方に絶縁層１７４を介して半導体層１６３、１６５が設けられている。また、コンタクト部１６８、ソースコンタクト部１７０、１７２における接続部１６８ｃ、１６８ｄ、１７０ｂ、１７２ｂが第１層間膜１７６に形成されたコンタクトホールに設けられているのに対して、コンタクト部１６８の接続部１６８ｂは第１層間膜１７６および絶縁層１７４に形成されたコンタクトホールに設けられている。また、図１０（ｂ）に示すように、本実施形態のアクティブマトリクス基板１００では、表示領域において、接続部１１０ａおよび１１１は、第１層間膜１７６に形成されたコンタクトホールに設けられており、図１０（ｃ）に示すように、放電誘発部１９０はゲートバスライン１０５と分離して絶縁基板１６１上に設けられている。
【０１１１】
なお、本実施形態のアクティブマトリクス基板１００でも、図３（ａ）、図４（ａ）および図５（ａ）を参照して説明した実施形態１のアクティブマトリクス基板と同様に、接続部１６８ｂと接続部１６８ｃ、１６８ｄとの間の距離は４μｍであり、ゲートバスライン１０５とバッファインバータ１６０のゲート電極１６６との間の距離は７μｍである。ゲートバスライン１０５と補助容量ライン１２５との間の距離は８μｍであり、さらに、ゲートバスライン１０５の延びたＴＦＴ１１５のゲート電極と補助容量ライン１２５との間の距離は５μｍである。これに対して、ゲートバスライン１０５と放電誘発部１９０との間の距離は３μｍである。
【０１１２】
また、放電誘発部１９０はゲートバスライン１０５とともに絶縁基板１６１上に設けられており、半導体層１９３は絶縁層１７４上に設けられている。接続部１９４ａ、１９４ｂは第１層間膜１７６に形成されたコンタクトホールに設けられており、半導体層１９３と接触している。半導体層１９３を覆う第１層間膜１７６のコンタクトホールには、半導体層１９３と接触するように接続部１９４ａ、１９４ｂが設けられている。図１２を参照して後述するように、ゲートバスライン１０５と放電誘発部１９０の上方に位置する半導体層１９３に達するコンタクトホールを第１層間膜１７６に形成することにより、ゲートバスライン１０５と放電誘発部１９０との間で静電気放電が発生することをより確実にすることができる。なお、接続部１９４ａ、１９４ｂは第１層間膜１７６のコンタクトホールを埋めるために設けられたものであり、エッチングによってソース電極層を形成する際にコンタクトホールを介して露出されるゲート電極層を保護している。
【０１１３】
以下、本実施形態のアクティブマトリクス基板１００の製造方法を説明する。まず、絶縁基板１６１上に、スパッタ法などでタンタル、タングステン等を堆積し、パターニングすることにより、ゲートバスライン１０５、補助容量ライン１２５、ゲート電極１６６、放電誘発部１９０および対向電極ライン１９２を形成する。次いで、ＣＶＤ法などで厚さ８０ｎｍの酸化シリコンを堆積して絶縁層１７４を形成する。
【０１１４】
絶縁層１７４を形成後、厚さ５ｎｍの非晶質半導体層を形成する。非晶質半導体層は、例えば、非晶質シリコン層である。次いで、レーザアニ―ル等によって半導体層を多結晶化し、その後、半導体層のパターニングを行う。これにより、半導体層１１６、１６３、１６５、１９３が形成される。
【０１１５】
次いで、プラズマＣＶＤ法などで酸化シリコンなどを堆積して異方性エッチングでパターニングすることにより、コンタクトホールの形成された第１層間膜１７６を形成する。次いで、第１層間膜１７６のコンタクトホールを介して半導体層の所定の領域に不純物イオンを選択的に注入し、さらに活性化アニール等を行うことにより、半導体層１１６、１６３、１６５のそれぞれにソース領域およびドレイン領域を形成する。また、これに伴い、半導体層１１６、１６３、１６５のうち、ソース領域とドレイン領域との間の領域がチャネル領域となる。このようにしてＴＦＴ１１５、ＰＭＯＳトランジスタ１６２およびＮＭＯＳトランジスタ１６４が形成される。
【０１１６】
次いで、アルミニウムなどを堆積してパターニングすることにより、ソースバスライン１１０、コンタクト部１６８、ソースコンタクト部１７０、１７２および接続部１９４ａ、１９４ｂを形成する。このようにソースバスライン１１０、コンタクト部１６８、ソースコンタクト部１７０、１７２、接続部１９４ａ、１９４ｂは同一工程で作製される。
【０１１７】
次いで、酸化シリコン、有機絶縁材料などを堆積してパターニングすることにより、第２コンタクトホールの形成された第２層間膜１７８を形成する。次いで、ＩＴＯなどで画素電極１２０を形成する。以上のようにして、アクティブマトリクス基板１００が作製される。
【０１１８】
上述したように、本実施形態のアクティブマトリクス基板１００においても、アクティブマトリクス基板１００の作製過程においてゲートバスライン１０５に電荷が蓄積されるが、ゲートバスライン１０５の近傍に放電誘発部１９０を設けており、これにより、ゲートバスライン１０５に蓄積された多量の電荷は放電誘発部１９０に放出される。
【０１１９】
ここで、図１１（ａ）〜図１１（ｄ）を参照して、本実施形態のアクティブマトリクス基板１００においてゲートバスライン１０５に蓄積された電荷の放出経路を説明する。
【０１２０】
図１１（ａ）に示すように、絶縁層１７４の形成後、ゲートバスライン１０５に蓄積された電荷は、ゲートバスライン１０５から絶縁層１７４、放電誘発部１９０へと放出される。放電時に絶縁層１７４に大量の電荷が流れるため、絶縁層１７４にリークが発生する。
【０１２１】
また、図１１（ｂ）に示すように、ゲートバスライン１０５および放電誘発部１９０の上方に半導体層１９３を設けた後で、第１層間膜１７６の形成前に、ゲートバスライン１０５に蓄積された電荷は、ゲートバスライン１０５から絶縁層１７４、半導体層１９３、絶縁層１７４、放電誘発部１９０へと放出される。このとき、絶縁層１７４に大量の電荷が流れるため、絶縁層１７４にリークが発生する。なお、絶縁層１７４の形成前におけるゲートバスライン１０５に蓄積された電荷の放出は、図７（ａ）を参照した説明と同様である。
【０１２２】
ボトムゲート構造のトランジスタを有するアクティブマトリクス基板１００を作製する場合において、図１１（ａ）に示した電荷放出と図１１（ｂ）に示した電荷放出とを比較すると、ゲートバスライン１０５、放電誘発部１９０の厚さは例えば４００ｎｍであり、絶縁層１７４の厚さは例えば、８０ｎｍである（なお、図１１では、図面を過度に複雑にすることを避けるために、絶縁層１７４の厚さが、ゲートバスライン１０５、放電誘発部１９０の厚さよりも厚くなるように示している。）。この場合、図１１（ｂ）に示した放電の発生する電荷量は、図１１（ａ）に示した放電の発生する電荷量よりも小さいので、図１１（ｂ）に示した放電は図１１（ａ）に示した放電よりも発生しやすい。ただし、絶縁層１７４の厚さが例えば８０ｎｍ以上であれば、図１１（ａ）に示した放電のほうが発生しやすくなる。この場合、図１１（ｂ）に示したようにゲートバスライン１０５および放電誘発部１９０の上方に半導体層１９３が設けられていても、半導体層１９３を介することなく放電が行われる。
【０１２３】
また、図１１（ｃ）に示すように、ゲートバスライン１０５と放電誘発部１９０の上方に半導体層１９３がある箇所において、第１層間膜１７６に第１コンタクトホール形成をした際に、ゲートバスライン１０５に蓄積された電荷は、ゲートバスライン１０５から絶縁層１７４、半導体層１９３、絶縁層１７４、放電誘発部１９０へと放出される。このとき、絶縁層１７４に大量の電荷が流れるため、絶縁層１７４にリークが発生する。
【０１２４】
なお、図１１（ｄ）に示すように、半導体層１９３を設けない場合、第１層間膜１７６および絶縁層１７４にコンタクトホール形成をした際に、ゲートバスライン１０５に蓄積された電荷は、ゲートバスライン１０５から第１層間膜１７６の上方を介して放電誘発部１９０へと放出される。このとき、第１層間膜１７６に大量の電荷が流れるため、第１層間膜１７６が変形し、ゲートバスライン１０５と放電誘発部１９０との間にリークが発生する。このように、一対のコンタクトホールが形成される際に、静電気放電の発生はさらに起こりやすい。
【０１２５】
図１３に、半導体層１９３を設けない場合の放電誘発部１９０およびその近傍の模式的な断面図を示す。図１３に示したアクティブマトリクス基板１００では、ゲートバスライン１０５の終端および放電誘発部１９０の近傍に半導体層が設けられておらず、ゲートバスライン１０５および放電誘発部１９０は、それぞれ、接続部１９４ａ、１９４ｂと接触している点で、図１０（ｃ）に示した構成とは異なる。
【０１２６】
図１３に示すように、ゲートバスライン１０５および放電誘発部１９０を覆う第１層間膜１７６のコンタクトホールには、ゲートバスライン１０５および放電誘発部１９０とそれぞれ接触するように接続部１９４ａ、１９４ｂが設けられている。この接続部１９４ａ、１９４ｂを設けるために、絶縁層１７４および第１層間膜１７６に、ゲートバスライン１０５および放電誘発部１９０に達するコンタクトホールを形成することにより、ゲートバスライン１０５と放電誘発部１９０との間で静電気放電が発生することをより確実にすることができる。なお、接続部１９４ａ、１９４ｂはコンタクトホールを埋めるために設けられたものであり、エッチングによってソース電極層を形成する際にコンタクトホールを介して露出されるゲート電極層を保護している。
【０１２７】
この場合も、ゲートバスライン１０５の終端と放電誘発部１９０との間の距離は、アクティブマトリクス基板１００における他の導電部材とゲートバスライン１０５との間の距離よりも短い。また、接続部１９４ａ、１９４ｂのために絶縁層１７４および第１層間膜１７６に形成したコンタクトホール間の距離も他のコンタクトホール間の距離よりも短い。したがって、静電気放電はゲートバスライン１０５の終端において発生しやすい。
【０１２８】
ここで、図１１（ｃ）に示した電荷放出と図１１（ｄ）に示した電荷放出とを比較すると、コンタクトホールを形成する際の静電気放電の発生の程度は、半導体層１９３の有無および絶縁層１７４の厚さに応じて変わる。具体的には、半導体層１９３が設けられていると、静電気放電の発生は起こりやすいが、絶縁層１７４が厚いと半導体層１９３が設けられていることに起因する影響は小さくなる。
【０１２９】
なお、半導体層１１６、１６３、１６５の形成から第１層間膜１７６にコンタクトホールを形成するまでの間に静電破壊が発生しやすいときに、図１０（ｃ）に示したように放電誘発部１９０の近傍に半導体層１９３を設けていると、ゲートドライバ１５０やＴＦＴ１１５の破壊を好適に抑制することができる。これに対して、絶縁層１７４や第１層間膜１７６にコンタクトホールを形成してからソース電極層を形成するまでの間に静電破壊が発生しやすいときに、図１３に示したように放電誘発部１９０の近傍に半導体層を設けていないと、ゲートドライバ１５０やＴＦＴ１１５の破壊を好適に抑制することができる。
【０１３０】
ここで、図１２を参照して、放電誘発部１９０が設けられていない場合のゲートバスライン１０５に蓄積された電荷の放出経路を説明する。なお、図１２でも、ゲートバスライン１０５以外のゲート電極層をゲート電極層ＧＥと示し、ゲートバスライン１０５およびゲート電極層ＧＥと重なるように設けられた半導体層を半導体層Ｓｉと示している。
【０１３１】
図１２（ａ）に示すように、絶縁層１７４の形成後、ゲートバスライン１０５に蓄積された電荷は、ゲートバスライン１０５から絶縁層１７４、ゲート電極層ＧＥへと放出される。放電時に絶縁層１７４に大量の電荷が流れるため、絶縁層１７４にリークが発生する。
【０１３２】
また、図１２（ｂ）に示すように、ゲートバスライン１０５およびゲート電極層ＧＥの上方に半導体層Ｓｉを設けた後で、第１層間膜１７６の形成前に、ゲートバスライン１０５に蓄積された電荷は、ゲートバスライン１０５から絶縁層１７４、半導体層Ｓｉ、絶縁層１７４、ゲート電極層ＧＥへと放出される。このとき、絶縁層１７４に大量の電荷が流れるため、絶縁層１７４にリークが発生する。なお、絶縁層１７４の形成前におけるゲートバスライン１０５に蓄積された電荷の放出は、図８（ａ）を参照した説明と同様である。
【０１３３】
また、図１２（ｃ）に示すように、ゲートバスライン１０５とゲート電極層ＧＥの上方に半導体層Ｓｉがある箇所において、第１層間膜１７６に第１コンタクトホール形成をした際に、ゲートバスライン１０５に蓄積された電荷は、ゲートバスライン１０５から絶縁層１７４、半導体層Ｓｉ、絶縁層１７４、ゲート電極層ＧＥへと放出される。このとき、絶縁層１７４に大量の電荷が流れるため、絶縁層１７４にリークが発生する。
【０１３４】
なお、図１２（ｄ）に示すように、半導体層Ｓｉを設けない場合、第１層間膜１７６および絶縁層１７４にコンタクトホール形成をした際に、ゲートバスライン１０５に蓄積された電荷は、ゲートバスライン１０５から第１層間膜１７６の上方を介してゲート電極層ＧＥへと放出される。このとき、第１層間膜１７６に大量の電荷が流れるため、第１層間膜１７６が変形し、ゲートバスライン１０５とゲート電極層ＧＥとの間にリークが発生する。このように、一対のコンタクトホールが形成される際に、静電気放電の発生はさらに起こりやすい。
【０１３５】
以上のように、放電誘発部１９０を設けない場合、ゲートバスライン１０５とゲート電極層ＧＥとの間で静電気放電が発生することがあるが、本実施形態のアクティブマトリクス基板１００では、ゲートバスライン１０５とゲート電極層ＧＥとの間の距離よりもゲートバスライン１０５と放電誘発部１９０との間の距離が短く、また、ゲートバスライン１０５および放電誘発部１９０を露出する一対のコンタクトホール間の距離も他よりも短い。したがって、ゲートバスライン１０５と放電誘発部１９０との間で静電気放電を発生させることができる。
【０１３６】
なお、本実施形態のアクティブマトリクス基板１００の作製過程においても、静電気放電によってゲートバスライン欠陥が発生したときは、図１０（ｃ）または図１３に示した×部分にレーザビームを照射してゲートバスライン１０５を分断することより、ゲートバスライン欠陥を修正することができる。もちろん、点灯検査においてゲートバスライン欠陥が検出されなければ、レーザビームを照射しなくてもよい。
【０１３７】
以上のように、本実施形態のアクティブマトリクス基板１００でも、ゲートバスライン１０５と放電誘発部１９０との間の距離は、ゲートバスライン１０５とゲート電極１６６との間の距離、および、ゲートバスライン１０５と補助容量ライン１２５との間の距離よりも短く、これにより、本実施形態のアクティブマトリクス基板１００では、ゲートバスライン１０５と放電誘発部１９０との間において静電気放電が発生しやすくなっている。したがって、アクティブマトリクス基板１００の作製過程においてゲートバスライン１０５に電荷が蓄積しても、静電気放電は、ゲートバスライン１０５と放電誘発部１９０との間で発生することになり、ＴＦＴ１１５およびバッファインバータ１６０の破壊を防止することができる。
【０１３８】
（実施形態３）
以下、本発明によるアクティブマトリクス基板の第３実施形態を説明する。本実施形態のアクティブマトリクス基板は、ゲートバスラインに高抵抗部が設けられている点を除いて、上述した実施形態１のアクティブマトリクス基板と同様の構成を有している。したがって、冗長さを避けるために、実施形態１と重複する説明を省略する。
【０１３９】
以下、図１４を参照して、本実施形態のアクティブマトリクス基板１００におけるゲートバスライン１０５の終端近傍の構成を説明する。図１４（ａ）に、ゲートバスライン１０５の終端およびその近傍の模式的な平面図を示し、図１４（ｂ）に、（ａ）のＣ−Ｃ’線に沿った模式的な断面図を示す。本実施形態のアクティブマトリクス基板１００におけるトランジスタは実施形態１のアクティブマトリクス基板と同様にトップゲート構造を有している。
【０１４０】
図１４に示すように、アクティブマトリクス基板１００において、ゲートバスライン１０５は、２つの導電部１０５ａ、１０５ｂと、これらの導電部１０５ａ、１０５ｂと接触する高抵抗部１０５ｃとを有している。導電部１０５ａ、１０５ｂはタンタル、タングステン等から構成されているのに対して、高抵抗部１０５ｃは半導体材料から構成されており、高抵抗部１０５ｃの電気抵抗は導電部１０５ａ、１０５ｂよりも高い。また、高抵抗部１０５ｃは、ゲートバスライン１０５のうち放電誘発部１９０の近傍に設けられている。例えば、導電部１０５ｂの長さは３０μｍであり、高抵抗部１０５ｃの長さは５０μｍである。なお、レーザリペア装置（図示せず）を用いて高抵抗部１０５ｃの切断を行うためには、高抵抗部１０５ｃの長さが５μｍ以上であることが必要である。ただし、高抵抗部１０５ｃが長すぎると、額縁領域が大きくなり、好ましくない。
【０１４１】
このように、ゲートバスライン１０５に抵抗の高い部分がゲートバスライン１０５の終端近傍に設けられていることにより、アクティブマトリクス基板１００の作製過程において、ゲートバスライン１０５に蓄積された電荷の放出が起きるとしても、その放出は緩やかになり、ゲートバスライン１０５の電位は緩やかに変化する。そのため、ＴＦＴ１１５およびバッファインバータ１６０の破壊はさらに発生しにくくなる。
【０１４２】
また、高抵抗部１０５ｃは半導体材料から構成されているため、静電気放電が発生してゲートバスライン欠陥が検出された場合に、高抵抗部１０５ｃにレーザビームを照射して、ゲートバスライン１０５を容易に分断することができる。また、高抵抗部１０５ｃが放電誘発部１９０の近傍に設けられていることから、たとえレーザビームの照射によって高抵抗部１０５ｃを分断したとしても、ゲートバスライン１０５の導電部１０５ａによって、ソースバスライン１１０と画素電極１２０との間の電気的接続を切り換えるＴＦＴ１１５を制御することができる。
【０１４３】
先に述べたように、本実施形態のアクティブマトリクス基板１００は、放電誘発部１９０の近傍に高抵抗部１０５ｃが設けられた点を除いて、上述した実施形態１と同様である。したがって、以下に、本実施形態のアクティブマトリクス基板１００の製造方法におけるゲートバスライン１０５の終端およびその近傍についての製造過程を説明する。
【０１４４】
まず、絶縁基板１６１上に半導体層１９３とともに高抵抗部１０５ｃを形成する。高抵抗部１０５ｃおよび半導体層１９３はいずれも半導体材料から構成されており、同一工程で作製される。
【０１４５】
次いで、絶縁材料を堆積してパターニングすることにより、コンタクトホールの形成された絶縁層１７４を形成する。次いで、導電部１０５ａ、１０５ｂおよび放電誘発部１９０を形成する。導電部１０５ａ、１０５ｂは絶縁層１７４のコンタクトホールを介して高抵抗部１０５ｃと電気的に接続しており、これにより、ゲートバスライン１０５が形成される。
【０１４６】
次いで、絶縁材料を堆積してパターニングすることにより、一対のコンタクトホールの形成された第１層間膜１７６を形成する。次いで、第１層間膜１７６を介して接続部１９４ａ、１９４ｂを形成する。ゲートバスライン１０５の終端およびその近傍は以上のように作製される。
【０１４７】
（実施形態４）
以下、本発明によるアクティブマトリクス基板の第４実施形態を説明する。本実施形態のアクティブマトリクス基板は、トランジスタがボトムゲート構造を有している点を除いて、図１４を参照して説明した実施形態３のアクティブマトリクス基板と同様の構成を有している。また、本実施形態のアクティブマトリクス基板１００は、放電誘発部１９０の近傍に高抵抗部１０５ｃが設けられている点を除いて、上述した実施形態２と同様の構成を有している。したがって、冗長さを避けるために、実施形態２および３と重複する説明を省略する。
【０１４８】
以下、図１５を参照して、本実施形態のアクティブマトリクス基板１００におけるゲートバスラインの終端近傍の構成を説明する。図１５（ａ）に、ゲートバスライン１０５の終端およびその近傍の模式的な平面図を示し、（ｂ）に、（ａ）のＣ−Ｃ’線に沿った模式的な断面図を示す。本実施形態のアクティブマトリクス基板１００におけるトランジスタはボトムゲート構造を有している。
【０１４９】
図１５（ａ）に示すように、ゲートバスライン１０５は、２つの導電部１０５ａ、１０５ｂと、これらの導電部１０５ａ、１０５ｂと接触する高抵抗部１０５ｃとを有している。導電部１０５ａ、１０５ｂはタンタル、タングステン等から構成されているのに対して、高抵抗部１０５ｃは半導体材料から構成されており、高抵抗部１０５ｃの電気抵抗は導電部１０５ａ、１０５ｂよりも高い。また、高抵抗部１０５ｃは、ゲートバスライン１０５のうち放電誘発部１９０の近傍に設けられている。本実施形態のアクティブマトリクス基板１００では、導電部１０５ａ、１０５ｂを覆うように絶縁層１７４が設けられており、高抵抗部１０５ｃは絶縁層１７４の表面上に設けられている。
【０１５０】
このように、ゲートバスライン１０５に抵抗の高い部分が設けられていることにより、ゲートバスライン１０５に蓄積された電荷の放出が起きるとしても、放出は緩やかになり、ゲートバスライン１０５の電位は緩やかに変化する。そのため、ＴＦＴ１１５およびバッファインバータ１６０の破壊はさらに発生しにくい。
【０１５１】
また、高抵抗部１０５ｃは半導体材料から構成されているため、静電気放電が発生してゲートバスライン欠陥が検出された場合でも、高抵抗部１０５ｃにレーザビームを照射して、ゲートバスライン１０５を容易に分断することができる。
【０１５２】
先に述べたように、本実施形態のアクティブマトリクス基板１００は、放電誘発部１９０の近傍に高抵抗部１０５ｃが設けられている点を除いて、上述した実施形態２のアクティブマトリクス基板と同様の構成を有している。したがって、以下に、本実施形態のアクティブマトリクス基板１００の製造方法におけるゲートバスライン１０５の終端およびその近傍についての製造過程を説明する。
【０１５３】
まず、絶縁基板１６１上に、導電部１０５ａ、１０５ｂおよび放電誘発部１９０を形成する。次いで、絶縁材料を堆積して、パターニングによって一対のコンタクトホールを形成し、これにより、絶縁層１７４を形成する。
【０１５４】
次いで、半導体材料を堆積してパターニングすることにより、高抵抗部１０５ｃを形成する。高抵抗部１０５ｃは、絶縁層１７４のコンタクトホールを介して導電部１０５ａ、１０５ｂと電気的に接続しており、これにより、ゲートバスライン１０５が形成される。
【０１５５】
次いで、絶縁材料を堆積して第１層間膜１７６を形成し、パターニングすることにより、第１層間膜１７６および絶縁層１７４に一対のコンタクトホールを形成する。次いで、第１層間膜１７６および絶縁層１７４のコンタクトホールに接続部１９４ａ、１９４ｂを形成する。ゲートバスライン１０５の終端およびその近傍は以上のように作製される。
【０１５６】
なお、上述した説明では、表示装置は液晶表示装置であり、液晶層が表示媒体層であったが、本発明はこれに限定されない。表示装置は、有機ＥＬ表示装置、プラズマ表示装置、ＳＥＤ表示装置などの任意の表示装置であってもよい。なお、表示装置が有機ＥＬ表示装置である場合、表示装置は対向基板を備える必要はなく、表示媒体層、すなわち、有機ＥＬ層がアクティブマトリクス基板の主面上に配置されていてもよい。
【産業上の利用可能性】
【０１５７】
本発明の製造方法によれば、画素の開口率を低下させず、画素の高精細化を妨げることなく、また、表示装置の狭額縁化を妨げることなく、突発的な静電破壊からゲートドライバの破壊を抑制して、アクティブマトリクス基板を作製することができる。また、本発明によるアクティブマトリクス基板は、表示装置に好適に用いられ、より好適には、ドライバ一体型の液晶表示装置に好適に用いられる。
【図面の簡単な説明】
【０１５８】
【図１】本発明によるアクティブマトリクス基板の第１実施形態を用いた表示装置の等価回路図である。
【図２】実施形態１のアクティブマトリクス基板におけるゲートドライバの構成を示す模式図である。
【図３】実施形態１のアクティブマトリクス基板におけるバッファインバータの構成を説明するための模式図であり、（ａ）はバッファインバータおよびその近傍の模式的な平面図であり、（ｂ）は（ａ）のＡ−Ａ’線に沿った模式的な断面図である。
【図４】実施形態１のアクティブマトリクス基板における画素電極およびその近傍の構成を説明するための模式図であり、（ａ）は画素電極およびその近傍の模式的な平面図であり、（ｂ）は（ａ）のＢ−Ｂ’線に沿った模式的な断面図である。
【図５】実施形態１のアクティブマトリクス基板における静電気放電誘発部およびその近傍の構成を説明するための模式図であり、（ａ）は静電気放電誘発部およびその近傍の模式的な平面図であり、（ｂ）は（ａ）のＣ−Ｃ’線に沿った模式的な断面図である。
【図６】（ａ）は実施形態１のアクティブマトリクス基板の全体を示す模式的な平面図であり、（ｂ）は、コモン転移領域および対向電極ラインの位置関係を示すアクティブマトリクス基板の部分的な平面図であり、図６（ｃ）は、アクティブマトリクス基板を備えた液晶表示装置の模式的な断面図である。
【図７】（ａ）〜（ｃ）は、それぞれ、実施形態１のアクティブマトリクス基板の作製過程においてゲートバスラインから静電気放電誘発部への電荷放出経路を示す模式図である。
【図８】（ａ）〜（ｃ）は、それぞれ、静電気放電誘発部を設けないアクティブマトリクス基板の作製過程においてゲートバスラインから他のゲート電極層への電荷放出経路を示す模式図である。
【図９】実施形態１のアクティブマトリクス基板においてゲートバスライン欠陥が検出されたときのレーザビームを用いて行う修正を説明するための模式図であり、（ａ）は等価回路図であり、（ｂ）は静電気放電誘発部およびその近傍の模式的な断面図である。
【図１０】本発明によるアクティブマトリクス基板の第２実施形態におけるバッファインバータの構成を説明するための模式図であり、（ａ）はバッファインバータの模式的な断面図であり、（ｂ）は画素電極およびその近傍の模式的な断面図であり、（ｃ）は静電気放電誘発部およびその近傍の模式的な断面図である。
【図１１】（ａ）〜（ｄ）は、それぞれ、実施形態２のアクティブマトリクス基板の作製工程においてゲートバスラインから静電気放電誘発部への電荷放出経路を示す模式図である。
【図１２】（ａ）〜（ｄ）は、それぞれ、静電気放電誘発部を設けないアクティブマトリクス基板の作製過程においてのゲートバスラインから他のゲート電極層への電荷放出経路を示す模式図である。
【図１３】本発明によるアクティブマトリクス基板の第２実施形態の変形例における静電気放電誘発部およびその近傍の模式的な断面図である。
【図１４】（ａ）は、本発明によるアクティブマトリクス基板の第３実施形態におけるゲートバスラインの終端およびその近傍の模式的な平面図であり、（ｂ）は（ａ）のＣ−Ｃ’線に沿った模式的な断面図である。
【図１５】（ａ）は、本発明によるアクティブマトリクス基板の第４実施形態におけるゲートバスラインの終端およびその近傍の模式的な平面図であり、（ｂ）は（ａ）のＣ−Ｃ’線に沿った模式的な断面図である。
【図１６】従来のアクティブマトリクス基板を用いた表示装置の等価回路図である。
【図１７】従来のアクティブマトリクス基板の構成を示す模式的な平面図であり、（ａ）は周辺領域におけるゲートドライバのバッファインバータおよびその近傍を示す図であり、（ｂ）は表示領域における画素電極およびその近傍を示す図である。
【符号の説明】
【０１５９】
１００  アクティブマトリクス基板
１０５  ゲートバスライン
１０５ａ、１０５ｂ  導電部
１０５ｃ  高抵抗部
１１０  ソースバスライン
１１５  ＴＦＴ
１２０  画素電極
１２５  補助容量ライン
１５０  ゲートドライバ
１６０  バッファインバータ
１６２  ＰＭＯＳトランジスタ
１６４  ＮＭＯＳトランジスタ
１６６  ゲート電極
１６８  コンタクト部
１８０  ソースドライバ
１９０  静電気放電誘発部
１９２  対向電極ライン
１９３  半導体層
１９４ａ、１９４ｂ  接続部
２００  表示装置
３１０  対向電極
３５０  液晶層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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