(57)【要約】【課題】窒素原子を含む塩基性化合物の汚染を抑制することが可能な半導体装置の製造方法を提供する。【解決手段】中間生成物から窒素原子を含む塩基性化合物を放出可能にする第１製造工程の後、塩基性化合物による汚染で工程性能が劣化する第２製造工程に中間生成物を密閉型搬送容器６０に収納して搬送する特定の工程間搬送経路において、密閉型搬送容器６０の内部の相対湿度を密閉型搬送容器外部の環境相対湿度より低く制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
中間生成物から窒素原子を含む塩基性化合物を放出可能にする第１製造工程の後、前記塩基性化合物による汚染で工程性能が劣化する第２製造工程に前記中間生成物を密閉型搬送容器に収納して搬送する特定の工程間搬送経路において、
前記密閉型搬送容器の内部の相対湿度を前記密閉型搬送容器外部の環境相対湿度より低く制御することを特徴とする電子装置の製造方法。
【請求項２】
相対湿度制御手段として、不活性ガス、乾燥空気、乾燥剤、及び電解質膜の少なくとも一つを用いることを特徴とする請求項1に記載の電子装置の製造方法。
【請求項３】
前記第２製造工程が、フォトリソグラフィ工程であることを特徴とする請求項１又は２に記載の電子装置の製造方法。
【請求項４】
前記密閉型搬送容器の内部が、前記環境相対湿度を５０％としたとき、３０％以下の相対湿度に制御されることを特徴とする請求項１〜３のいずれか１項に記載の電子装置の製造方法。
【請求項５】
前記第１製造工程が、過水素化シラザン及びポリシラザンのいずれかを含む溶液の塗布工程であることを特徴とする請求項１〜４のいずれか１項に記載の電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、密閉型搬送容器を用いる電子装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程において、製造環境中に存在するアンモニア（ＮＨ３）、第１級〜第３級アミンを含むアミン類等の窒素原子を含む塩基性化合物が、化学増幅型レジストと反応して寸法変動を引き起こすことが知られている。したがって、化学増幅型レジストを使用するフォトリソグラフ工程では、製造環境中に存在するＮＨ３やアミン類が装置内へ混入しないよう厳重に装置管理を行っている。例えば、保管環境のアンモニア濃度を所定の濃度に制御することにより、半導体基板に塗布された化学増幅型レジストの感度を変動させることなく保管する方法が提案されている（例えば、特許文献1参照。）。
【０００３】
一方、ＮＨ３は製造環境からだけではなく半導体基板から発生する場合もある。例えば、エッチングガスとしてＮＨ３を用いるドライエッチングやシリコン窒化膜化学気相成長（ＣＶＤ）等の工程を経た半導体基板では、半導体基板に吸着したＮＨ３が以後の工程を実施する装置内に持ち込まれる。また、過水素化シラザンを塗布して形成されたポリシラザン（ＰＳＺ）膜では、膜中に不安定なシリコン（Ｓｉ）−窒素（Ｎ）結合を含み保管中に加水分解してＮＨ３が放出される。このようにＮＨ３を発生させる基板を前面ドア付きポッド（ＦＯＵＰ）等の密閉性の高い収納容器で保管すると、ＮＨ３が容器内に蓄積する。そのため、リソグラフィ等、ＮＨ３汚染制御が必要な工程前には、汚染防止のためにＮＨ３に汚染されていない容器に交換する必要がある。しかし、容器交換を行うと、工程数の増加、必要収納容器数の増加、容器保管場所の増大等、生産効率の低下や製造コストの増大をもたらすという問題点がある。
【特許文献１】特開平１１−１２５９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、窒素原子を含む塩基性化合物の汚染を抑制することが可能な電子装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、中間生成物から窒素原子を含む塩基性化合物を放出可能にする第１製造工程の後、塩基性化合物による汚染で工程性能が劣化する第２製造工程に中間生成物を密閉型搬送容器に収納して搬送する特定の工程間搬送経路において、密閉型搬送容器の内部の相対湿度を密閉型搬送容器外部の環境相対湿度より低く制御する電子装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明によれば、窒素原子を含む塩基性化合物の汚染を抑制することが可能な電子装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００８】
なお、以下に示す実施の形態では、半導体装置（半導体記憶装置）の製造方法に着目して、例示的に説明するが、本発明は、液晶装置、磁気記録媒体、光記録媒体、薄膜磁気ヘッド、超伝導素子等種々の清浄化を必要とする技術分野におけるロボット搬送(自動搬送)による製造方法に適用できることは勿論である。
【０００９】
本発明の実施の形態に係る電子装置の製造方法で用いる密閉型搬送容器６０には、ＦＯＵＰを用いる。「ＦＯＵＰ」とは半導体製造装置材料協会（ＳＥＭＩ：Semiconductor Equipment and Materials Institute）の規格に準拠している３００ミリウェハ用の搬送容器であり、クリーン度を保つ密閉ポッドである。図１(ａ)に示すように、密閉型搬送容器６０は、容器本体６１の底部に設けられたバルブ６６ａ、６６ｂを有する。バルブ６６ａ、６６ｂの開閉により、パージ孔６４ａ、６４ｂを介して密閉型搬送容器６０の内部に窒素（Ｎ２）等の不活性ガスをパージガスとして導入排気することができる。パージガスは、ガス供給システム（図示省略）から配管６８ａ、６８ｂを通して供給される。バルブ６６ａ、６６ｂを開いて密閉型搬送容器６０内をパージガスで置換した後、バルブ６６ａ、６６ｂを閉じて密閉型搬送容器６０を搬送する。なお、配管６８ａ、６８ｂは、密閉型搬送容器６０が搬送される経路上に複数設置されている。配管６８ａ、６８ｂとバルブ６６ａ、６６ｂとの接続は、オペレータの操作、あるいは半導体装置の製造を管理する制御サーバ(図示省略)の指示により実施される。
【００１０】
図１（ｂ）は、密閉型搬送容器の前開きの蓋６２が開けられた状態であり、容器本体６１の内側に切られた溝（スロット）を介して、例えば１ロットの２４枚のウェハ(半導体基板)１１が容器本体６１の内部に収納された状態を示している。一方、図１（ｃ）は、密閉型搬送容器の前開きの蓋６２が閉じられ、密閉状態を示している。
【００１１】
本発明の実施の形態に係る電子装置としての半導体装置の製造を実施する製造設備は、図２に示すように、複数の製造装置５８ａ、５８ｂ、・・・、５８ｃと、工業製品の製造工程の流れに従い、複数の製造装置５８ａ〜５８ｃ間に規定される複数の工程間搬送経路に沿い、製造工程で処理された半導体装置の中間生成物を収納して搬送する密閉型搬送容器６０を複数保存することが可能な保管庫５２とを備える。
【００１２】
ここで「工程間搬送経路」とは、時系列に配置された複数の工程間にそれぞれ定義される論理的な搬送経路であるので、現実の機械的（物理的）な搬送経路は、同一の製造装置を複数の異なる工程で用いる等の場合（事情）があるので、互いにその一部若しくは全部が重複する物理的経路が存在しうる。
【００１３】
更に、各製造装置５８ａ〜５８ｃ間で定義される工程間搬送経路、及び保管庫５２と各製造装置５８ａ〜５８ｃ間の搬送経路で、半導体装置の中間生成物を収納した密閉型搬送容器をロボット搬送(自動搬送)可能なように構成された搬送レール５４を備える。製造装置５８ａ〜５８ｃは、それぞれの転送室５７ａ、５７ｂ、・・・、５７ｃに設けられたロードポート５６ａ、５６ｂ、・・・、５６ｃを介して搬送レール５４に接続される。保管庫５２は、ロードポート５６ｄを介して搬送レール５４に接続される。
【００１４】
図２に示した製造装置５８ａ〜５８ｃとして、酸溶液や純水等により中間生成物としての半導体ウェハの表面を洗浄し、或いはレジストを除去する洗浄装置、トンネル酸化膜等の薄いシリコン酸化膜（ＳｉＯ2膜）を形成するゲート酸化（熱酸化）装置、ポリシリコン膜を堆積するポリシリコン減圧化学的気相堆積（ＬＰＣＶＤ）装置、シリコン窒化膜（Ｓｉ3Ｎ4膜）を堆積する窒化膜ＬＰＣＶＤ装置、フォトレジスト膜をスピンコートするスピンコート装置（スピンナ）、フォトリソグラフィ技術によりフォトレジスト膜を露光し所望のパターンを転写してパターニングするステッパ（露光装置）、露光後のフォトレジスト膜を現像する現像装置、中間生成物（半導体ウェハ）表面や中間生成物（半導体ウェハ）上に形成された薄膜をエッチングする反応性イオンエッチング（ＲＩＥ）装置、過水素化シラザン又はポリシラザンを含む溶液を塗布する塗布装置、過水素化シラザンの塗布後、過水素化シラザンを熱処理してＰＳＺ膜を形成する過水素化シラザンベーク装置、ＰＳＺ膜を酸化するＰＳＺ膜酸化装置、中間生成物（半導体ウェハ）の表面を研磨して平坦化する化学的・機械的研磨（ＣＭＰ）装置、Ｓｉ3Ｎ4膜、ストロンチウム酸化物（ＳｒＯ）膜、アルミニウム酸化物（Ａｌ2Ｏ3）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ2Ｏ3）膜、ハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、タンタル酸化物（Ｔａ2Ｏ5）膜、ビスマス酸化物（Ｂｉ2Ｏ3）膜、ハフニウム・アルミネート（ＨｆＡｌＯ）膜等の電極間絶縁膜を堆積する電極間絶縁膜ＬＰＣＶＤ装置、中間生成物（半導体ウェハ）に所望の不純物イオンを注入するイオン注入装置、イオン注入後の中間生成物（半導体ウェハ）を熱処理し、注入されたイオンを活性化するアニール炉、ＳｉＯ2膜、燐ガラス（ＰＳＧ）膜、硼素ガラス（ＢＳＧ）膜、硼素燐ガラス（ＢＰＳＧ）膜、Ｓｉ3Ｎ4膜、炭素添加酸化シリコン（ＳｉＯＣ）等の層間絶縁膜を堆積する層間絶縁膜ＣＶＤ装置、無機スピンオングラス（ＳＯＧ）等の無機材料、有機ＳＯＧ等の低誘電率絶縁膜を塗布して層間絶縁膜を形成する層間絶縁膜塗布装置、低誘電率有機絶縁膜をエッチングするドライエッチング（ＤＥ）装置等が用いられる。
【００１５】
また、フォトリソグラフィ技術に関連するスピンナ、ステッパ及び現像装置をストリームライン化しクリーンエリアを内部搬送することにより、共通のロードポートをストリームラインに設け、一体の製造装置として構成しても構わない。同様に、過水素化シラザン塗布装置、過水素化シラザンベーク装置及びＰＳＺ膜酸化装置をストリームライン化しクリーンエリアを内部搬送することにより、共通のロードポートをストリームラインに設け、一体の製造装置として構成しても構わない。
【００１６】
また、中間生成物（半導体ウェハ）表面をエッチング液でエッチングするウェットエッチング装置、中間生成物（半導体ウェハ）に不純物元素を気相から拡散する不純物拡散処理装置、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などをリフロー（メルト）する熱処理装置、ＣＶＤ酸化膜などのデンシファイ等をする熱処理装置、シリサイド膜などを形成するための熱処理をする熱処理装置、金属配線層を堆積するスパッタリング装置、真空蒸着装置、更に金属配線層をメッキにより形成するメッキ処理装置、ダイシング装置、ダイシングされたチップ状の半導体装置の電極をリードフレームに接続するボンディング装置など様々な半導体製造装置が含まれて良いことは勿論である。
【００１７】
さらに、製造設備には、干渉式膜厚計、エリプソメータ、接触式膜厚計、顕微鏡、抵抗測定装置等の種々の検査装置、測定装置も含まれる構成でも構わない。
【００１８】
図３は、図１に示した製造装置５８ａ〜５８ｃ、転送室５７ａ〜５７ｃ、ロードポート５６ａ〜５６ｃの中の特定の一組を代表として選び、それを包括的に製造装置５８、転送室５７、ロードポート５６として示した図である。図３（ａ）に示すように、密閉型搬送容器６０が、搬送レール５４を経由して製造装置５８のロードポート５６上に搬送される。図３（ｂ）に示すように、密閉型搬送容器６０は、ロードポート５６中で、自動的に蓋６２（図示省略）が開けられる。クリーンエリアにより局所クリーン化された転送室５７を介して、製造装置５８に密閉型搬送容器６０から中間生成物（半導体ウェハ）が転送され、所定の工程の処理がなされる。工程の処理が終了した中間生成物は、転送室５７を介して、ロードポート５６に転送され、ロードポート５６の内部で、自動的に中間生成物が密閉型搬送容器６０に収納される。更に、自動的に密閉型搬送容器６０の蓋６２が閉じられる。その後、搬送レール５４を介して、次の工程の製造装置まで密閉型搬送容器６０が搬送される。なお、次の工程の製造装置が、他のロットの処理中、あるいはメンテナンス中で使用不可の場合は、密閉型搬送容器６０は、次の工程の製造装置の直前の搬送レール５４上で待機する。あるいは、次の工程の製造装置が長期間使用不可となると判断されれば、密閉型搬送容器６０は、ロードポート５６ｄに搬送され、ロードポート５６ｄを介して保管庫５２内に保管される。
【００１９】
ロードポート５６には、Ｎ２等の不活性ガスを導入排気する配管６８ａ、６８ｂが設けられる。例えば、工程が終了した中間生成物を密閉型搬送容器６０に収納後、密閉型搬送容器６０に付随のバルブ６６ａ、６６ｂに配管６８ａ、６８ｂが接続される。密閉型搬送容器６０の内部を不活性ガスでパージしてクリーンルームの環境相対湿度より低い相対湿度に制御することができる。なお、不活性ガスの導入排気の配管６８ａ、６８ｂを保管庫５２やロードポート５６ｄに設けて、密閉型搬送容器６０を保管中に密閉型搬送容器６０の内部の湿度を制御してもよい。また、搬送レール５４の途中に不活性ガスの導入排気配管を設けて、搬送途中で密閉型搬送容器６０の内部の湿度を制御してもよい。
【００２０】
次に、本発明の実施の形態に係る半導体装置の製造方法を、ＰＳＺ膜によるＮＨ３等の窒素原子を含む塩基性化合物による密閉型搬送容器６０の汚染に関して、図４に示す工程フローを用いて説明する。
【００２１】
半導体装置の素子分離にはシャロー・トレンチ分離（ＳＴＩ）構造が広く用いられている。これは、半導体基板の素子分離領域に溝を形成し、この溝に素子分離絶縁膜となるＳｉＯ2膜などを埋め込む方法である。半導体装置の微細化に伴って溝のアスペクト比が大きくなり、従来のオゾン（Ｏ3）−テトラエチルオルソシリケート（ＴＥＯＳ）ＣＶＤＳｉＯ2膜や高密度プラズマ（ＨＤＰ）ＣＶＤＳｉＯ2膜では、ＳＴＩの溝の中に、ボイドやシームを発生させずに埋め込むことが困難になってきている。
【００２２】
このため，１００ｎｍ世代以降の半導体装置の製造方法では、塗布型溶液ＳＯＧ（スピン・オン・グラス）を用いてＳＴＩ溝に素子分離絶縁膜を埋め込むことが提案されている。特にＳＯＧ系の薬液の中では比較的体積収縮の少ない過水素化シラザン重合体溶液が近年注目されている。
【００２３】
例えば、ステップＳ２００で、「中間生成物」としての半導体ウェハ（基板）中に設けられた溝に過水素化シラザン重合体溶液が塗布装置を用いて塗布される。ステップＳ２０１で、過水素化シラザンが塗布された半導体ウェハを過水素化シラザンベーク装置を用いて熱処理してＰＳＺ膜を形成する。ステップＳ２０２で、ＰＳＺ膜が形成された半導体ウェハを半導体ウェハ表面が露出するようにＣＭＰ装置を用いて平坦化して溝にＰＳＺ膜を埋め込む。ステップＳ２０３で、平坦化された半導体ウェハを洗浄装置を用いて洗浄する。ステップＳ２０４で、スピンナ、露光装置、及び現像装置等を用いるフォトリソグラフィにより半導体ウェハの表面にレジストパターンを形成する。ステップＳ２０５で、レジストパターンをマスクとして、ＲＩＥ装置を用いて半導体ウェハをドライエッチングして加工する。
【００２４】
各工程を実施する製造装置間に規定される各工程間搬送経路に沿って、中間生成物は密閉型搬送容器に収納されて搬送される。過水素化シラザンは、図５に示すように、−（ＳｉＨ2−ＮＨ）n−の構造を持つ物質である。ＰＳＺ膜中に存在する不安定なＳｉ−Ｎ結合が、環境中の水（Ｈ2Ｏ）と加水分解反応することにより、Ｓｉ−Ｎ結合が切れてＳｉ−Ｏ結合を生成しＮＨ3を発生する。熱処理後のＰＳＺ膜中にはＳｉ−Ｈ，Ｎ−Ｈ，Ｓｉ−Ｎ等シラザン構造が残留しているため、加水分解反応してＮＨ3を発生する。
【００２５】
また、密閉型搬送容器６０はポリカーボネート（ＰＣ）或いはポリブチレンテレフタレート（ＰＢＴ）からできているので、密閉型搬送容器の材質とＮＨ3とが反応する。即ち、以下に説明するように、過水素化シラザン塗布膜やベーキングして形成したＰＳＺ膜が露出した段階の半導体ウェハを密閉型搬送容器に保管すると、過水素化シラザン塗布膜やＰＳＺ膜から発生したＮＨ3が密閉型搬送容器の材質と反応し、汚染を発生させてしまう。
【００２６】
このため、ステップＳ２０３で、ＰＳＺ膜が露出した半導体ウェハを洗浄した後、密閉型搬送容器でフォトリソグラフィ工程に搬送する場合、ＰＳＺ膜だけでなく密閉型搬送容器の内壁から放出されるＮＨ3により半導体ウェハは汚染されてしまう。
【００２７】
化学増幅型フォトレジスト等の高感度フォトレジストは、ＮＨ3やアミン類等の窒素原子を含む塩基性化合物と反応して密着不良や、パターンの形状くずれを起こし、フォトリソグラフィ工程の性能が劣化する。例えば、図６及び図７に示すように、細いラインアンドスペースの形状に加工された後にＮＨ3と反応すると、非汚染状態（標準状態）のレジストパターン１００ａに対し、「すそ引き」と呼ばれる形状を引き起こし、形状不良のレジストパターン１００ｂとなる。その結果、レジストパターン１００ａの線幅Ｗａに対して、レジストパターン１００ｂの線幅Ｗｂが増加して、寸法変動を引き起こす。特に、波長λが１９３ｎｍのアルゴンフロライド（ＡｒＦ）エキシマレーザ露光用レジストは、窒素原子を含む塩基性化合物に敏感で寸法変動が著しい。
【００２８】
このように、密閉型搬送容器に半導体ウェハを収納して搬送中にＮＨ3で半導体ウェハが汚染されるため、ステップＳ２０４でのフォトリソグラフィにより形成されるレジストパターンの寸法変動が引き起こされる。その結果、ステップＳ２０５でのドライエッチングの加工寸法が変動し、工程歩留まりが低減する。
【００２９】
図８（ａ）、（ｂ）、及び（ｃ）に示すように、密閉型搬送容器としてＦＯＵＰ１、ＦＯＵＰ２及びＦＯＵＰ３を用意し、以下の手順で、ＰＳＺ膜による密閉型搬送容器の汚染を調べた。図８（ａ）に示すＦＯＵＰ１は、標準試料（リファレンス）作成用の密閉型搬送容器である。
【００３０】
（イ）先ず、「中間生成物」として、３００ｍｍΦの半導体ウェハ（Ｓｉウェハ）４８枚のそれぞれに過水素化シラザン重合体溶液を６００ｎｍの厚さにスピンコート法により塗布し、その後、１５０℃で３分の過水素化シラザン塗布膜のベーキングを行い、４８枚の半導体ウェハのそれぞれの上にＰＳＺ膜を形成する。
【００３１】
（ロ）そして、リファレンス作成用のＦＯＵＰ１は、図８（ａ）に示すように、空のままクリーンルーム内に７日間保管した。一方、図８（ｂ）及び（ｃ）にそれぞれ示すように、ＦＯＵＰ２及びＦＯＵＰ３には、上記において、ＰＳＺ膜を形成した半導体ウェハを２４枚ずつに分け、それぞれ、スロット１〜２４に挿入して収納し、７日間保管した。
【００３２】
（ハ）その後、図８（ａ）に示すように、リファレンス作成用のＦＯＵＰ１には、汚染チェック用のＰＳＺ膜以外のＳＯＧ膜（以下において「非シラザンＳＯＧ膜」という。）付きウェハ（ＳＯＧ１）を入れて３日間保管した。一方、図８（ｂ）に示すように、ＦＯＵＰ２からＰＳＺ膜を形成した半導体ウェハ２４枚を取り出した後、そのまま、ＦＯＵＰ２に、汚染チェック用の非シラザンＳＯＧ膜付きウェハ（ＳＯＧ２）を入れて３日間保管した。これに対し、図８（ｃ）に示すように、ＦＯＵＰ３からＰＳＺ膜を形成した半導体ウェハ２４枚を取り出した後、ＦＯＵＰ３は、容器自動洗浄装置にて洗浄を行う。そして、図８（ｃ）に示すように、洗浄を行った後に、ＦＯＵＰ３に、汚染チェック用の非シラザンＳＯＧ膜付きウェハ（ＳＯＧ３）を入れて３日間保管した。  
（ニ）その後、汚染チェック用の非シラザンＳＯＧ膜付きウェハＳＯＧ１、２、３に吸着したＮＨ3を純水抽出してイオンクロマトグラフにより測定した。
【００３３】
以上の手順（イ）〜（ニ）による過水素化シラザンによる密閉型搬送容器の汚染の調査結果を図９に示す。
【００３４】
図９に示すように、ＦＯＵＰ２に保管されたＳＯＧ２には、リファレンスのＦＯＵＰ１に保管されたＳＯＧ１に比べ４倍程度のＮＨ3が吸着していることが分かる。また、ＦＯＵＰ３に保管されたＳＯＧ３には、洗浄の効果でＳＯＧ２に比べて吸着量は減少しているが、リファレンスのＳＯＧ１の吸着量より約３倍以上のＮＨ3の吸着量であることが分かる。
【００３５】
このように、半導体ウェハの表面に形成した非シラザンＳＯＧ膜に吸着した汚染の結果を見ると、ＮＨ3が内壁に吸着しているＦＯＵＰ２に保管したＳＯＧ２だけでなく、洗浄したＦＯＵＰ３に保管したＳＯＧ３からもＮＨ3汚染が検出されている。これは、密閉型搬送容器の内壁表面に吸着したＮＨ3は洗浄により取れても、密閉型搬送容器の材質中に取り込まれたＮＨ3が存在し、じわじわと密閉型搬送容器内に出てきていることを示している。その結果、密閉型搬送容器の材質中に取り込まれたＮＨ3が、収納された半導体ウェハの表面に形成した非シラザンＳＯＧ膜に吸着して汚染を生じさせる。したがって、一旦ＮＨ3で汚染された密閉型搬送容器では、密閉型搬送容器の材質中から再放出されたＮＨ３で収納された半導体ウェハが汚染される。
【００３６】
フォトリソグラフィ工程でのＮＨ3汚染を抑制するため、ステップＳ２０３の洗浄工程とステップＳ２０４のフォトリソグラフィ工程の間の工程間搬送経路において、ＮＨ3汚染のない専用の密閉型搬送容器を用いることが可能である。しかし、この場合、洗浄工程後の中間生成物表面にはＰＳＺ膜が露出しているため、搬送中に密閉型搬送容器内壁が汚染される。そのため、頻繁に密閉型搬送容器を取り替えなければならず、生産効率の低下や製造コストの増大が生じる。その上、搬送中の中間生成物もＰＳＺ膜から放出されるＮＨ3で汚染されるため、根本的なＮＨ3汚染対策とはなり得ない。
【００３７】
本発明の実施の形態では、図１に示したように、密閉型搬送容器６０内に不活性ガスを導入して、密閉型搬送容器６０内部の湿度を転送室５７やクリーンルーム等の環境の湿度より低くすることができる。例えば、クラス１００のクリーンルームは、室内温度が２２〜２３℃±２℃、相対湿度が５０％±１０％に制御される。図１０に示すように、パージガスとしてＮ2ガスを密閉型搬送容器６０内部に導入すると、相対湿度が急激に減少する。例えば、密閉型搬送容器６０内部の相対湿度は、環境の相対湿度約５０％から、Ｎ2パージ３分後には約３０％以下、５分後には約１０％以下、４５分後には約１％、更に２時間後には約１％以下に減少する。
【００３８】
例えば、Ｎ2パージを３時間行って相対湿度を１％以下まで減少させた後に、バルブ６６ａ、６６ｂを閉じてＮ2パージを終了し密閉型搬送容器６０にＮ2ガスを封じ込める。Ｎ2パージ終了後、密閉型搬送容器６０内部の相対湿度は一旦急上昇し、その後ゆっくり上昇している。Ｎ2パージ終了直後の相対湿度の増加は、ウェハ表面や密閉型搬送容器６０内壁に吸着した水分に起因し、徐々に上昇する分は密閉型搬送容器６０の樹脂材質を透過する水分の影響である。Ｎ2ガスを封じ込めた状態で、密閉型搬送容器６０の内部の相対湿度を、例えば３０％以下に５０時間以上保持することが可能である。このように、不活性ガスを封じ込めることにより、密閉型搬送容器６０の内部の相対湿度を環境相対湿度より低く保持することが可能である。
【００３９】
図１１に示すように、ＰＳＺ膜が形成された半導体ウェハ（中間生成物）を既に保管した密閉型搬送容器を用いて、Ｎ2パージのＮＨ3汚染に対する影響を調べた。Ｎ2パージしてＮ2ガスを封じ込めた密閉型搬送容器に汚染チェック用の非シラザンＳＯＧ膜付きウェハを保管すると、Ｎ2パージ無しで保管した場合に比べＮＨ3吸着量が１／２以下に抑制できる。即ち、ＮＨ3汚染された密閉型搬送容器を用いても、Ｎ2パージにより密閉型搬送容器に保管する半導体ウェハのＮＨ3汚染を抑制することが可能となる。
【００４０】
密閉型搬送容器６０を用いて図４に示した工程フローに従い、レジストパターンをマスクとして半導体ウェハにラインアンドスペースを形成して、ライン寸法の変動を調べた。ラインアンドスペースの設計寸法は、７０ｎｍである。また、寸法誤差の許容誤差は、７０ｎｍ±１０％である。本発明の実施の形態では、ステップＳ２０３の洗浄工程後に、密閉型搬送容器６０をＮ2パージして中間生成物をステップＳ２０４のフォトリソグラフィ工程に搬送している。比較例１では、密閉型搬送容器をＮ2パージ無しで搬送している。比較例２では、ステップＳ２０３の洗浄工程後に、内壁を洗浄した密閉型搬送容器により半導体ウェハをステップＳ２０４のフォトリソグラフィ工程に搬送している。
【００４１】
図１２に示すように、本発明の実施の形態では、ＲＩＥ等のドライエッチングで形成されたラインアンドスペースのライン寸法は、約７０ｎｍである。一方、比較例１及び２共によるライン寸法は、共に１００ｎｍ以上となり、寸法変動が許容誤差を越えていることがわかる。
【００４２】
図１３に示すように、密閉型搬送容器６０の内部の相対湿度が約３０％以下でＮＨ3吸着量が減少することがわかる。例えば、設計寸法が７０ｎｍで許容誤差±１０％以内に寸法変動を抑制する場合、洗浄工程からフォトリソグラフィ工程への工程間搬送経路において、密閉型搬送容器６０内部の相対湿度を約３０％以下、望ましくは約１０％以下、更に望ましくは、約１％以下に制御すればよいことが確認されている。
【００４３】
本発明の実施の形態によれば、密閉型搬送容器内部を低湿度に制御することで、ＰＳＺ膜が露出した半導体ウェハからのＮＨ３の放出を抑制することができる。また、露出したＰＳＺ膜や環境からの汚染により窒素原子を含む塩基性化合物が蓄積された密閉型搬送容器を用いても、特定の工程間搬送経路において密閉型搬送容器内部を低湿度に制御することで、半導体ウェハに対する窒素原子を含む塩基性化合物の汚染を抑制することができる。したがって、密閉型搬送容器の専用化の必要がなく、生産効率の低下や製造コスト増大をもたらすことなく半導体装置の製造が可能となる。
【００４４】
上記説明においては、密閉型搬送容器６０の内部を不活性ガスでパージした後、封じ込めて低湿度に保持している。密閉型搬送容器６０内で中間生成物を数日に渡り長期間保管しなければならない場合は、図１０に示したように中間生成物表面や密閉型搬送容器６０内壁から水分が放出されて相対湿度が徐々に増加するため、間欠的に不活性ガスパージを繰り返して湿度制御することが望ましい。また、長期保管中に、連続して不活性ガスパージを行うと、相対湿度を１％以下に保持でき、更に望ましい。
【００４５】
また、本発明の実施の形態に係る半導体装置の製造方法では、洗浄工程からフォトリソグラフィ工程までの特定の工程間搬送経路において密閉型搬送容器６０内部の湿度を下げて制御しているが、湿度制御する工程間搬送経路は限定されず、複数の工程間搬送経路にわたって湿度制御しても良い。例えば、フォトリソグラフィ工程後のドライエッチング工程までの工程間搬送経路においても、密閉型搬送容器６０内部の湿度を制御してもよい。この場合、フォトリソグラフィ工程からドライエッチング工程までの工程間搬送経路でのレジストパターンの形状変化を抑制することが可能となる。また、ＰＳＺ成膜工程からフォトリソグラフィ工程間の全ての工程間搬送経路において、密閉型搬送容器６０内部の湿度を制御してもよい。この場合、中間生成物に成膜されたＰＳＺ膜からの加水分解によるＮＨ3の放出が抑制され、密閉型搬送容器６０のＮＨ3汚染を防止することが可能となる。
【００４６】
また、本発明の実施の形態では、密閉型搬送容器６０内部を低湿度にする手段として、Ｎ2ガスを用いたが、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、クリプトン(Ｋｒ)、キセノン(Ｘｅ)等の不活性ガス、あるいはこれら不活性ガスの混合ガスを用いてもよい。また、酸・塩基性ガスや有機物等の分子状汚染物質を除去した乾燥空気を使用してもよい。また、湿度制御手段として、塩化マグネシウム（ＭｇＣｌ2）、酸化マグネシウム（ＭｇＯ）、水酸化マグネシウム（Ｍｇ（ＯＨ2））、塩化カルシウム（ＣａＣｌ2）、シリカゲル、ゼオライト等の吸湿性に優れた物質を用いる乾燥剤、固体高分子電解質膜等を用いた除湿素子等を使用しても良い。更に、不活性ガスと、乾燥剤あるいは除湿素子とを組み合わせて用いてもよい。
【００４７】
また、上記の説明においては、ＮＨ3の汚染を引き起こす汚染源工程として、ＰＳＺ膜の成膜工程を例示しているが、汚染源工程は限定されない。ＮＨ3ガスを用いる工程、例えば、Ｓｉ3Ｎ4膜ＣＶＤ工程や、低誘電率有機絶縁膜ＤＥ工程等もＮＨ3汚染源工程となり得る。
【００４８】
更に、高感度フォトレジストは、ＮＨ3だけでなく第１級〜第３級アミン等のＮＨ3の水素原子を炭化水素基で一つ以上置換したアミン類等の窒素原子を含む塩基性化合物の汚染でも形状変化を引き起こす。そのため、窒素原子を含む塩基性化合物を用いる工程の後のフォトリソグラフィ工程に至る工程間搬送経路において、密閉型搬送容器６０の内部の湿度を制御して搬送することが望ましい。
【００４９】
次に、本発明の実施の形態に係る半導体装置の製造方法の一例として、図１７〜図３０を用いて、ＰＳＺ膜が露出した状態の半導体ウェハが搬送される工程間搬送経路を含み、過水素化シラザン重合体溶液をＳＴＩ埋め込み剤として用いたＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明する。その前に、先ず、図１４〜図１６を用いて、完成後のＮＡＮＤ型不揮発性半導体記憶装置を説明する。
【００５０】
図１４はＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）の模式的回路構成を示すブロック図である。メモリセルアレイ５２０の周辺にはトップ・ページバッファ５２１、ボトム・ページバッファ５２２、レフト・ロウデコーダ／チャージポンプ５２３、ライト・ロウデコーダ／チャージポンプ５２４等の周辺回路（５２１，５２２，５２３，５２４）が配置されている。メモリセルアレイ５２０は、図１５に示すように、行方向に配列される複数のワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・と、このワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・と直交する列方向に配列される複数のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・を備えている。そして、図１５の列方向には、複数のワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。そして、ＰＳＺ膜からなる素子分離絶縁膜１８が、図１５の平面図に示すように、列方向（カラム方向）に平行に走行し、ＰＳＺ膜からなる素子分離絶縁膜１８を介して隣接するメモリセルトランジスタを分離している。図１４及び図１５の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤk，ＳＧＳkが接続されている。複数のビット線コンタクトＢＣ及びソースコンタクトＳＣが、選択トランジスタのソース・ドレイン領域に接続される。トップ・ページバッファ５２１及びボトム・ページバッファ５２２は、ビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ／チャージポンプ５２３、ライト・ロウデコーダ／チャージポンプ５２４はワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【００５１】
図１６は図１５のＡ−Ａ方向（行方向）から見たメモリセルアレイ５２０の一部を示す模式的な断面図である。即ち、図１６は図１４のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・方向に沿った切断面に相当する。図１６の断面図に示すように、ｐ型の半導体基板１１の表面にメモリセルトランジスタのソース・ドレイン領域２５が形成され、それぞれのソース・ドレイン領域２５の間に定義されるチャネル領域上にゲート絶縁膜（トンネル酸化膜）１２が配置されている。ソース・ドレイン領域２５は、ｐ型の半導体基板１１中に高濃度にｎ型不純物をドープしたｎ+型の半導体領域である。図１６では図示を省略しているが、図１４及び図１５から明らかなように、メモリセルカラムの端部にはメモリセルトランジスタとほぼ同様な構造の選択トランジスタが位置し、選択トランジスタのソース・ドレイン領域が、ビット線コンタクト領域として機能している。ｐ型の半導体基板１１の代わりに、ｎ型の半導体基板中に設けられたｐ型のウェル領域（ｐウェル）でも良い。
【００５２】
そして、このゲート絶縁膜（トンネル酸化膜）１２上には、電荷を蓄積するための浮遊電極１３と、浮遊電極１３上の電極間絶縁膜２０と、電極間絶縁膜２０上の制御電極２２が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。図示を省略しているが、選択トランジスタも、ゲート絶縁膜（トンネル酸化膜）１２、浮遊電極１３、電極間絶縁膜２０、電極間絶縁膜２０中の開口部で浮遊電極１３と電気的に導通した制御電極２２からなるゲート電極構造を備えているが、電極間絶縁膜２０の電極間絶縁膜短絡窓を介して、制御電極２２と浮遊電極１３とが電気的に導通している。図１５から理解できるであろうが、隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊電極１３は、ＳＴＩを構成するＰＳＺ膜からなる素子分離絶縁膜１８を介して行方向（ワード線方向）に対向している。
【００５３】
電荷蓄積層となる浮遊電極１３は、燐（Ｐ）、砒素（Ａｓ）等のｎ型不純物をドープした多結晶シリコン（以下において「ドープド多結晶シリコン膜」という。）膜で形成されている。
【００５４】
制御電極２２は、ｎ型不純物をドープド多結晶シリコン膜、タングステンシリサイド（ＷＳｉ２）膜及びキャップ絶縁膜の３層構造から構成されていても良い。シリサイド膜としては、タングステンシリサイド（ＷＳｉ２）膜の他、コバルトシリサイド（ＣｏＳｉ2）膜、チタンシリサイド（ＴｉＳｉ２）膜、モリブデンシリサイド（ＭｏＳｉ２）膜等の金属シリサイド膜が使用可能である。シリサイド膜の代わりに、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜の代わりに、アルミニウム（Ａｌ）或いは銅（Ｃｕ）等の高導電率の金属膜を多結晶シリコン膜の上に配置して、この高導電率の金属膜がワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・を兼用するようにしても良い。又、タングステン窒化物（ＷＮ）膜、チタン窒化物（ＴｉＮ，Ｔｉ2Ｎ）膜のいずれか１つ或いは複数の積層膜を、シリサイド膜の代わりに多結晶シリコン膜の上に配置しても良い。
【００５５】
なお、図示を省略しているが、周辺トランジスタは、選択トランジスタとほぼ同じ積層構造、若しくは、選択トランジスタの積層構造から、浮遊電極１３及び電極間絶縁膜２０分を除去した、制御電極２２のみの構造に対応するようなゲート電極を有するトランジスタで構成される。
【００５６】
図１６に示すビット線方向に沿った断面図に明らかなように、本発明の実施の形態に係る半導体記憶装置では、各メモリセルトランジスタの浮遊電極１３が、層間絶縁膜２６を介して対向している。この際、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊電極１３間に、３．９よりも比誘電率εrの低い層間絶縁膜２６の埋め込みを行えば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することができる。
【００５７】
なお、図１６では、詳細な構造の図示を省略しているが、例えば、多結晶シリコン膜（第１導電層）１３、電極間絶縁膜２０、制御電極２２からなる積層構造（１３，２０，２２）の側壁に、厚さ６ｎｍ程度のシリコン酸化膜からなるセル分離下地膜を形成しても良い。又、行方向に隣接するセルカラムの選択トランジスタの間には、層間絶縁膜２６とコア充填絶縁膜との２層構造を用いても良い。コア充填絶縁膜としては、例えば、ＢＰＳＧ膜等が使用可能である。即ち、層間絶縁膜２６の構成する凹部の中央を充填するように、コア充填絶縁膜が配置され、このコア充填絶縁膜の中央部を貫通して、コンタクトプラグを埋め込むようにしても良い。コンタクトプラグは、低いコンタクト抵抗で、ビット線コンタクト領域（図示省略）にオーミック接触をしている。コンタクトプラグは、層間絶縁膜２６の上に配置されたビット線（ＢＬ2j）２７に接続されている。図１６では、ビット線２７が層間絶縁膜２６の上に配置されているが、層間絶縁膜２６にダマシン溝を形成し、このダマシン溝の内部に、銅（Ｃｕ）を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【００５８】
次に、図１７〜図３０を用いて、本発明の実施の形態に係る半導体装置の製造方法を説明する。ここで図１７〜図２６は、図１５に示したワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に平行で、且つ特定のワード線を切る断面図であり、図２７〜図３０は、図１５のＡ−Ａ方向に対応するビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，・・・・・に平行な断面図である。
【００５９】
図１７〜図３０に示す製造工程の流れは、本発明の実施の形態に係る半導体装置の製造方法を説明するための便宜上のものであり、現実には、閾値制御のイオン注入工程等の工程等、他のいくつかの工程が、以下の（イ）〜（ム）に示すＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）の製造方法の流れに追加されていても良い。即ち、以下に説明するＮＡＮＤ型不揮発性半導体記憶装置の製造方法は、半導体装置の製造方法の内容を理解するための一例であり、この変形例を含めて、これ以外の種々の製造工程の流れにより、ＮＡＮＤ型不揮発性半導体記憶装置の製造が、本発明の趣旨のもとで可能であることは勿論である。
【００６０】
なお、図３に示したように、説明に用いられる製造装置５８では、密閉型搬送容器６０が、搬送レール５４を経由して製造装置５８のロードポート５６上に搬送される。密閉型搬送容器６０は、ロードポート５６中で、自動的に蓋６２が開けられる。クリーンエリアにより局所クリーン化された転送室５７を介して、製造装置５８に密閉型搬送容器６０から中間生成物（半導体ウェハ）が転送され、所定の工程の処理がなされる。工程の処理が終了した中間生成物は、転送室５７を介して、ロードポート５６に転送され、ロードポート５６の内部で、自動的に中間生成物が密閉型搬送容器６０に収納される。更に、自動的に密閉型搬送容器６０の蓋６２が閉じられる。以下の説明では、各製造装置内で実施される半導体ウェハの転送は同様であるので、詳細な説明は省略する。
【００６１】
（イ）説明の簡略化のため、「中間生成物」としてのｐ型シリコン基板１１（若しくはｎ型シリコン基板中にｐ型ウェルを形成したもの）の上に、ゲート酸化装置、ポリシリコン減圧ＣＶＤ装置、窒化膜減圧ＣＶＤ装置などを用いて、トンネル酸化膜１２ｐ、浮遊電極となる多結晶シリコン膜（第１導電層）１３ｐ、及びＳｉ3 Ｎ4膜等のＣＭＰストッパ層１４ｐが順次堆積されているとする。更に、図１７に示すように、スピンナ、ステッパ、及び現像装置を用いて、ＣＭＰストッパ層１４ｐの上にレジストマスク１５が形成されている。例えば、トンネル酸化膜１２ｐの厚さは、１−１５ｎｍ程度、例えば８ｎｍ程度、第１導電層１３ｐの厚さは、１０−２００ｎｍ程度、例えば１５０ｎｍ程度、及びＣＭＰストッパ層１４ｐの厚さは、８０−３００ｎｍ程度、例えば１００ｎｍ程度である。レジストマスク１５が形成された半導体ウェハ１１は、レジストキュア後、現像装置のロードポートに転送される。現像装置のロードポートの内部で、半導体ウェハ１１が密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、ＲＩＥ装置のロードポートまで密閉型搬送容器６０が搬送される。
【００６２】
（ロ）ＲＩＥ装置のロードポートに搬送された密閉型搬送容器６０から、ＲＩＥ装置のエッチングチャンバー中に半導体ウェハ１１が転送され、レジストマスク１５を用いて、ＣＭＰストッパ層１４ｐ、第１導電層１３ｐ、トンネル酸化膜１２ｐを連続的にエッチングし、トンネル酸化膜１２、第１導電層１３、ＣＭＰストッパ層１４及びレジストマスク１５のパターンが順に積層したパターンを形成する。更に、ＲＩＥ装置のエッチングチャンバー中で連続的なＲＩＥを継続し、シリコン基板１１をエッチングする。連続的なＲＩＥが終了した半導体ウェハ１１は、ＲＩＥ装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、洗浄装置のロードポートまで密閉型搬送容器６０が搬送される。
【００６３】
（ハ）洗浄装置のロードポートに搬送された密閉型搬送容器６０から、洗浄装置の洗浄槽に半導体ウェハ１１が転送され、レジストマスク１５が除去される。レジストマスク１５を除去すれば、図１８に示すように、シリコン基板１１中に素子分離溝３１が形成される。図１８において、素子分離溝３１は紙面に垂直方向に、互いに平行に延伸するストライプとして形成される。両側を素子分離溝３１で挟まれた半導体基板１１からなる凸部が活性領域（ＡＡ）となる。レジストマスク１５が除去された半導体ウェハ１１は、洗浄装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、過水素化シラザン塗布装置のロードポートまで密閉型搬送容器６０が搬送される。
【００６４】
（ニ）過水素化シラザン塗布装置のロードポートに搬送された密閉型搬送容器６０から、過水素化シラザン塗布装置の回転ステージに半導体ウェハ１１が転送され、スピンコーティング法により、素子分離溝３１内が完全に埋まるように、シリコン基板１１、トンネル酸化膜１２、第１導電層１３及びＣＭＰストッパ層１４の全面上に過水素化シラザン重合体溶液１８ｐが、図１９に示すように、塗布される。過水素化シラザン重合体溶液１８ｐが、５００−１０００ｎｍ程度、例えば６００ｎｍ程度の厚さに塗布されされた半導体ウェハ１１は、過水素化シラザン塗布装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、過水素化シラザンベーク装置のロードポートまで密閉型搬送容器６０が搬送される。
【００６５】
（ホ）過水素化シラザンベーク装置のロードポートに搬送された密閉型搬送容器６０から、過水素化シラザンベーク装置に半導体ウェハ１１が転送され、過水素化シラザン塗布装置により塗布された過水素化シラザン重合体溶液（過水素化シラザン塗布膜）１８ｐに対して、２００℃以下、例えば、１５０℃程度で３分程度のベーキング処理を行う。このベーキング処理により、過水素化シラザン重合体溶液１８ｐの溶媒が揮発され、図２０に示すように、ＰＳＺ膜１８ｑが形成される。ＰＳＺ膜１８ｑが形成された半導体ウェハ１１は、過水素化シラザンベーク装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、ＰＳＺ膜酸化装置のロードポートまで密閉型搬送容器６０が搬送される。
【００６６】
（ヘ）ＰＳＺ膜酸化装置のロードポートに搬送された密閉型搬送容器６０から、ＰＳＺ膜酸化装置に半導体ウェハ１１が転送され、過水素化シラザンベーク装置により形成されたＰＳＺ膜１８ｑに対して、２００℃より高く６００℃以下の温度で酸化処理を行う。この酸化処理によって、ＰＳＺ膜１８ｑがＳｉＯ2膜１８ｒに変換される。ＰＳＺ膜１８ｑがＳｉＯ2膜１８ｒに変換された半導体ウェハ１１は、ＰＳＺ膜酸化装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、ＣＭＰ装置のロードポートまで密閉型搬送容器６０が搬送される。
【００６７】
（ト）ＣＭＰ装置のロードポートに搬送された密閉型搬送容器６０から、ＣＭＰ装置に半導体ウェハ１１が転送され、ＣＭＰストッパ層１４をストッパとして用いて、ＣＭＰプロセスにより、トレンチ外のＳｉＯ2膜１８ｒを図２１に示すように研磨し、且つ、表面を平坦化する。表面が平坦化された半導体ウェハ１１は、ＣＭＰ装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、ウェットエッチング装置のロードポートまで密閉型搬送容器６０が搬送される。
【００６８】
（チ）ウェットエッチング装置のロードポートに搬送された密閉型搬送容器６０から、ウェットエッチング装置に半導体ウェハ１１が転送され、希フッ酸（ＨＦ）溶液を用いたウェットエッチングによりＳｉＯ2膜１８ｒの上部を、図２２に示すように除去し、素子分離絶縁膜１８を素子分離溝３１の奥に埋め込む。更にリン酸（Ｈ3 ＰＯ4）溶液を用いたウェットエッチングによりＣＭＰストッパ層１４を、図２３に示すように除去する。この結果ＳｉＯ2膜１８ｒの上部が除去されることにより、第１導電層１３の側面の上部が、図２３に示すように、例えば１００ｎｍ程度、素子分離絶縁膜１８の上面から露出する。図２３に示す状態の半導体ウェハ１１は、電極間絶縁膜の減圧ＣＶＤの前処理としての所定の洗浄をした後、ウェットエッチング装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、電極間絶縁膜減圧ＣＶＤ装置のロードポートまで密閉型搬送容器６０が搬送される。  
（リ）電極間絶縁膜減圧ＣＶＤ装置のロードポートに搬送された密閉型搬送容器６０から、電極間絶縁膜減圧ＣＶＤ装置に半導体ウェハ１１が転送され、図２４に示すように、第１導電層１３及び素子分離絶縁膜１８の上に電極間絶縁膜２０が堆積される。素子分離絶縁膜１８を電極間絶縁膜２０で被覆した半導体ウェハ１１は、電極間絶縁膜減圧ＣＶＤ装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、ポリシリコン減圧ＣＶＤ装置のロードポートまで密閉型搬送容器６０が搬送される。
【００６９】
（ヌ）ポリシリコン減圧ＣＶＤ装置のロードポートに搬送された密閉型搬送容器６０から、ポリシリコン減圧ＣＶＤ装置に半導体ウェハ１１が転送され、図２５に示すように、電極間絶縁膜２０上に、図１６に示した制御電極２２となる第２導電層２２ｐを堆積する。例えば、多結晶シリコン膜が１０−２００ｎｍの厚さに減圧ＣＶＤ法を用いて電極間絶縁膜２０上に堆積された半導体ウェハ１１は、ポリシリコン減圧ＣＶＤ装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。更に、密閉型搬送容器６０のバルブ６６ａ、６６ｂに配管６８ａ、６８ｂが接続され、密閉型搬送容器６０内部が不活性ガスで５分〜１８０分間パージされる。不活性ガスパージ後、バルブ６６ａ、６６ｂが閉じられ、配管６８ａ、６８ｂが取り外される。搬送レール５４を介して、スピンナのロードポートまで密閉型搬送容器６０が搬送される。
【００７０】
（ル）スピンナのロードポートに搬送された密閉型搬送容器６０から、スピンナの回転ステージに半導体ウェハ１１が転送され、第２導電層２２ｐ上にフォトレジスト膜が全面に塗布される。フォトレジスト膜が塗布された半導体ウェハ１１は、プレベーク後、スピンナのロードポートに転送され、密閉型搬送容器６０の内部に収納される。更に、密閉型搬送容器６０のバルブ６６ａ、６６ｂに配管６８ａ、６８ｂが接続され、密閉型搬送容器６０内部が不活性ガスで５分〜１８０分間パージされる。不活性ガスパージ後、バルブ６６ａ、６６ｂが閉じられ、配管６８ａ、６８ｂが取り外される。搬送レール５４を介して、ステッパのロードポートまで密閉型搬送容器６０が搬送される。
【００７１】
（ヲ）ステッパのロードポートに搬送された密閉型搬送容器６０から、ステッパの露光ステージに半導体ウェハ１１が転送され、フォトレジスト膜に所定のマスクパターンの像がステップ・アンド・リピート方式で投影露光され、所望のマスクパターンの像が転写される。マスクパターンの像が転写された半導体ウェハ１１は、ポストベーク後、ステッパのロードポートに転送され、密閉型搬送容器６０の内部に収納される。更に、密閉型搬送容器６０のバルブ６６ａ、６６ｂに配管６８ａ、６８ｂが接続され、密閉型搬送容器６０内部が不活性ガスで５分〜１８０分間パージされる。不活性ガスパージ後、バルブ６６ａ、６６ｂが閉じられ、配管６８ａ、６８ｂが取り外される。搬送レール５４を介して、現像装置のロードポートまで密閉型搬送容器６０が搬送される。
【００７２】
（ワ）現像装置のロードポートに搬送された密閉型搬送容器６０から、現像装置に半導体ウェハ１１が転送され、フォトレジスト膜が現像液により現像される。この結果、図２６に示すように、レジストマスク２４が第２導電層２２ｐ上に形成される。レジストマスク２４が形成された半導体ウェハ１１は、レジストキュア後、現像装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、ＲＩＥ装置のロードポートまで密閉型搬送容器６０が搬送される。
【００７３】
（カ）ＲＩＥ装置のロードポートに搬送された密閉型搬送容器６０から、ＲＩＥ装置のエッチングチャンバー中に半導体ウェハ１１が転送され、レジストマスク２４をカラム内セル分離用エッチングマスクとして、第２導電層２２ｐ、電極間絶縁膜２０、第１導電層１３及びゲート絶縁膜１２を、シリコン基板１１が露出するまで選択的にエッチングし、行方向（ワード線方向）に延びる複数のスリット状のセル分離溝を形成する。この結果、図２７に示すように、セルカラム内のメモリセルトランジスタが分離される（図２７に示す断面構造は図２６の紙面に垂直なＡ−Ａ方向から見た断面である。即ち、図１７〜図２６までの説明では、図１５に示したワード線ＷＬ1k，ＷＬ2k，・・・・・，ＷＬ32k，ＷＬ1k-1，・・・・・に平行で、且つ特定のワード線を切る断面図に着目していたが、以後の図２７−図３０は、図１５のＡ−Ａ方向に対応するビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j，・・・・・に平行な断面図に着目して説明する。）。セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの制御電極２２、第１導電層からなる浮遊電極１３が分離する。図示を省略しているが、選択トランジスタもカラム方向（列方向）において、メモリセルトランジスタからセル分離溝分離する。連続的なＲＩＥが終了した半導体ウェハ１１は、ＲＩＥ装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、洗浄装置のロードポートまで密閉型搬送容器６０が搬送される。
【００７４】
（ヨ）洗浄装置のロードポートに搬送された密閉型搬送容器６０から、洗浄装置の洗浄槽に半導体ウェハ１１が転送され、レジストマスク２４が除去される。レジストマスク２４が除去された半導体ウェハ１１は、洗浄装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、イオン注入装置のロードポートまで密閉型搬送容器６０が搬送される。
【００７５】
（タ）イオン注入装置のロードポートに搬送された密閉型搬送容器６０から、イオン注入装置に半導体ウェハ１１が転送され、セル分離溝で互いに分離されたゲート絶縁膜１２、浮遊電極１３、電極間絶縁膜２０、制御電極２２からなる積層構造（１２，１３，２０，２２）をマスクとして、図２８に示すように、自己整合的に、セル分離溝に露出した半導体基板１１に砒素イオン（75Ａｓ+）、或いは燐イオン（31Ｐ+）等のｎ型不純物のイオンを注入する。図２８では、破線で活性化されない状態のイオン注入領域２５ｉを示している。ｎ型不純物のイオンが注入された半導体ウェハ１１は、イオン注入装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、アニール炉のロードポートまで密閉型搬送容器６０が搬送される。
【００７６】
（レ）アニール炉のロードポートに搬送された密閉型搬送容器６０から、アニール炉に半導体ウェハ１１が転送され、イオン注入後の活性化アニールがなされる。この結果、図２９に示すように、半導体基板１１の表面に、ソース・ドレイン領域２５が形成され、各メモリセルトランジスタが構成される。ソース・ドレイン領域２５が形成された半導体ウェハ１１は、アニール炉のロードポートに転送され、密閉型搬送容器６０の内部に収納される。搬送レール５４を介して、層間絶縁膜ＣＶＤ装置のロードポートまで密閉型搬送容器６０が搬送される。
【００７７】
（ソ）層間絶縁膜ＣＶＤ装置のロードポートに搬送された密閉型搬送容器６０から、層間絶縁膜ＣＶＤ装置のチャンバに半導体ウェハ１１が転送され、例えば、ジフロロシラン（ＳｉＨ2Ｆ2）ガスを使用したＨＤＰ法により、ＳｉＯＦ膜を層間絶縁膜２６として堆積する。この結果、図３０に示すように、セル分離溝で互いに分離したメモリセルトランジスタのそれぞれの間、及びメモリセルトランジスタと選択トランジスタ（図示省略）の間が層間絶縁膜２６で埋め込まれる。層間絶縁膜２６が堆積された半導体ウェハ１１は、層間絶縁膜ＣＶＤ装置のロードポートに転送され、密閉型搬送容器６０の内部に収納される。更に、密閉型搬送容器６０のバルブ６６ａ、６６ｂに配管６８ａ、６８ｂが接続され、密閉型搬送容器６０内部が不活性ガスで５分〜１８０分間パージされる。不活性ガスパージ後、バルブ６６ａ、６６ｂが閉じられ、配管６８ａ、６８ｂが取り外される。搬送レール５４を介して、スピンナのロードポートまで密閉型搬送容器６０が搬送される。
【００７８】
（ツ）スピンナ、その後のステッパ、更にその後の現像装置による工程は、上述した（ル）〜（ワ）の工程と同様であるが、新たなフォトレジスト膜を全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジスト膜をパターニングし、この新たなフォトレジスト膜をエッチングマスクとして、ＲＩＥ装置により、２つの選択トランジスタの間にビアホール（コンタクトホール）を開口する。このコンタクトホールに、スパッタリング装置、真空蒸着装置、金属ＣＶＤ装置等によりタングステン等の導電体を埋め込みコンタクトプラグを形成する。更に、これらのスパッタリング装置、真空蒸着装置、金属ＣＶＤ装置等により金属膜（導電体膜）を堆積する。その後、金属膜（導電体膜）のパターニングを上述した（ル）〜（ワ）の工程と同様のフォトリソグラフィ技術や、（カ）の工程と同様なＲＩＥを用いて行えば（或いはダマシン技術を用いて行えば）、層間絶縁膜２６の上に、図１６に示すようなビット線２７の配線がなされ、本発明の実施の形態に係る半導体記憶装置が完成する。なお、図１６では図示を省略しているが、ビット線２７の配線の上には、シリコン窒化膜やポリイミド膜等の絶縁膜がパッシベーション膜として形成されても良いことは、通常のＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）の製造工程と同様である。
【００７９】
本発明の実施の形態に係る半導体装置の製造方法によれば、密閉型搬送容器６０の内部の湿度を環境湿度より下げることができるため、過水素化シラザン重合体溶液の塗布工程、この塗布工程後のベーキング工程、このベーキング工程後の酸化工程に係る搬送時に発生する半導体ウェハ及び密閉型搬送容器のＮＨ3汚染の影響を抑制できる。特に、窒素を含む塩基性化合物により性能が劣化するフォトリソグラフィ工程において、フォトレジスト膜の微細パターンの形状異常を防止することが可能となる。その結果、高精度、高品質のＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）を、高い製造歩留まりで製造できる。
【００８０】
なお、上記の半導体装置の製造方法においては、ＰＳＺ膜成膜後のフォトリソグラフィ工程に至る工程間搬送経路、及びフォトリソグラフィ工程内での工程間搬送経路に対して密閉型搬送容器６０の内部の湿度制御を行っているが、他の工程間搬送経路に対しても密閉型搬送容器６０の内部の湿度制御を行ってもよい。例えば、成膜されたＰＳＺ膜が露出した状態の半導体ウェハを搬送する場合に、密閉型搬送容器６０の内部の湿度制御を行うと、ＰＳＺ膜からのＮＨ３放出を抑制することができ、密閉型搬送容器６０のＮＨ３汚染を防止することが可能となる。
【００８１】
（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８２】
本発明の実施の形態においては、「中間生成物」としてＳｉ基板等の半導体ウェハを用いた半導体装置の製造方法について説明したが、中間生成物は半導体ウェハに限定するものではなく、例えば絶縁体基板等を用いても良い。更に、半導体装置に限定されず、液晶装置、磁気記録媒体、光記録媒体、薄膜磁気ヘッド、超伝導素子、音響電気変換素子、等の電子装置の製造方法においても、本発明が適用できることは、上記説明から容易に理解できるであろう。
【００８３】
また、実施の形態の説明においては、ＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）に着目し、その製造方法を例示的に説明したが、ＮＡＮＤ型のフラッシュメモリ以外のＡＮＤ型のフラッシュメモリやＤＩＮＯＲ型フラッシュメモリ等にも同様に適用可能であり、更にはＤＲＡＭやＳＲＡＭ等の他の種々の半導体記憶装置等にも、適用可能である。更には、論理集積回路等種々の半導体装置の製造にも適用可能であることは勿論である。
【００８４】
また、密閉型搬送容器として、ＦＯＵＰを用いて説明したが、ＦＯＵＰに限定されるものではない。例えば、ＳＥＭＩスタンダードに準拠した２００ミリウェハ用の密閉型搬送容器は、「スミフ（ＳＭＩＦ：Standard of Mechanical Interface） ポッド」と称されるが、ＳＭＩＦポッドでもよい。
【００８５】
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施の形態に係る密閉型搬送容器の（ａ）正面図、（ｂ）前開きの蓋が開けられた状態を示す鳥瞰図、及び（ｃ）前開きの蓋が閉じられた状態を示す鳥瞰図である。
【図２】本発明の実施の形態の説明に用いる製造設備の一例を模式的に示す図である。
【図３】本発明の実施の形態に係る製造設備の基本構成を、特定の半導体製造装置に着目して、模式的に説明する(ａ)平面図、及び（ｂ）対応する側面図である。
【図４】本発明の実施の形態に係る断面工程図（その２）である。
【図５】本発明の実施の形態の説明に用いる過水素化シラザンの加水分解反応の一例を示す図である。
【図６】本発明の実施の形態の説明に用いる非汚染状態のフォトレジスト膜のパターンの模式的断面図である。
【図７】本発明の実施の形態の説明に用いるアンモニア汚染によるフォトレジスト膜のパターンの形状不良を生じた様子を示す模式的断面図である。
【図８】（ａ）に示す密閉型搬送容器（ＦＯＵＰ）１、（ｂ）に示す密閉型搬送容器（ＦＯＵＰ）２、（ｃ）に示す密閉型搬送容器（ＦＯＵＰ）３を用いて、ポリシラザン（ＰＳＺ）膜による密閉型搬送容器の汚染を調べる手順を説明する模式図である。
【図９】図８に示した密閉型搬送容器を用いてアンモニア汚染を調べた結果の一例を示す図である。
【図１０】本発明の実施の形態に係る密閉型搬送容器の湿度制御の一例を示す図である。
【図１１】本発明の実施の形態に係る窒素パージによるアンモニア汚染を調べた結果の一例を示す図である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法により形成したパターンの寸法変動の一例を示す図である。
【図１３】本発明の実施の形態に係る密閉型搬送容器の内部の湿度に対するアンモニア汚染の関係の一例を示す図である。
【図１４】本発明の実施の形態に係る半導体記憶装置の論理的な回路構成を示すブロック図である。
【図１５】図６に示した半導体記憶装置のメモリセルアレイの一部の物理的なレイアウトパターン構成を示す模式的な平面図である。
【図１６】図７のビット線に沿った方向（Ａ−Ａ方向）で切断したメモリセルアレイの一部（ＮＡＮＤセルカラム）を示す断面図である。
【図１７】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その１）である。
【図１８】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その２）である。
【図１９】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その３）である。
【図２０】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その４）である。
【図２１】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その５）である。
【図２２】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その６）である。
【図２３】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その７）である。
【図２４】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その８）である。
【図２５】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その９）である。
【図２６】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その１０）である。
【図２７】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その１１）である。
【図２８】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その１２）である。
【図２９】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その１３）である。
【図３０】本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その１４）である。
【符号の説明】
【００８７】
５２…保管庫
５４…搬送レール
５６、５６ａ〜５６ｄ…ロードポート
５８、５８ａ〜５８ｃ…製造装置
６０…密閉型搬送容器
６４ａ、６４ｂ…パージ孔
６６ａ、６６ｂ…バルブ
６８ａ、６８ｂ…配管
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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