(57)【要約】【課題】下層にある半導体層を含めたドレイン信号線の占める領域（幅）を狭め、画素の開口率を向上させた表示装置の提供。【解決手段】基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、  前記導電体層は、少なくとも、ドレイン信号線と、このドレイン信号線と接続される薄膜トランジスタのドレイン電極と、画素電極に接続される前記薄膜トランジスタのソース電極を構成し、それぞれ前記半導体層上に形成され、  前記ドレイン信号線は、その延在方向に沿って間欠的に形成された切り欠きあるいは孔を備えている。【選択図】図１
2008257077.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と、このドレイン信号線と接続される薄膜トランジスタのドレイン電極と、画素電極に接続される前記薄膜トランジスタのソース電極を構成し、それぞれ前記半導体層上に形成され、
前記ドレイン信号線は、その延在方向に沿って間欠的に形成された切り欠きあるいは孔を備えたことを特徴とする表示装置。
【請求項２】
前記半導体層は、選択エッチングされた導電体層上のフォトレジスト膜をリフローさせたマスクを用いた選択エッチングにより、パターン化されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ドレイン信号線は、その両脇の各辺に切り欠きが形成され、それぞれの辺における各切り欠きは互いに対向する配置で形成され、当該切り欠き内には、前記半導体層が露出することを特徴とする請求項１に記載の表示装置。
【請求項４】
前記ドレイン信号線は、その両脇の各辺に切り欠きが形成され、それぞれの辺における各切り欠きは、互いに重複しないように交互に配置され、当該切り欠き内には、前記半導体層が露出することを特徴とする請求項１に記載の表示装置。
【請求項５】
前記ドレイン信号線は、その片側の辺に切り欠きが形成され、当該切り欠き内には、前記半導体層が露出することを特徴とする請求項１に記載の表示装置。
【請求項６】
前記ドレイン信号線は、当該ドレイン信号線内に間欠的に矩形状の孔が形成され、当該孔内には前記半導体層が露出することを特徴とする請求項１に記載の表示装置。
【請求項７】
前記ドレイン信号線は、当該ドレイン信号線内に間欠的に円状の孔が形成され当該孔内には前記半導体層が露出することを特徴とする請求項１に記載の表示装置。
【請求項８】
前記導電体層は、多層構造からなり、少なくともその一層はモリブデンから構成されていることを特徴とする請求項１に記載の表示装置。
【請求項９】
前記導電体層は、モリブデン、アルミニュウム、モリブデンの順次積層体から構成されていることを特徴とする請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、各画素に薄膜トランジスタを備える表示装置に関する。
【背景技術】
【０００２】
この種の表示装置は、その表示部にマトリックス状に配置された複数の画素を有し、その各画素列を、その各画素に備えられる薄膜トランジスタをゲート信号線を介して供給する走査信号によってオンさせることによって順次選択し、この選択のタイミングに合わせて、該画素列の各画素に他の画素列の対応する画素に共通に接続されたドレイン信号線を介して映像信号を供給するように構成されている。
【０００３】
そして、前記薄膜トランジスタの構成として、その半導体層が、該薄膜トランジスタの形成領域以外にも、該薄膜トランジスタの電極と前記ドレイン信号線との接続部、および前記ドレイン信号線のそれぞれの下層にまで及んで形成されたものが知られている。
【０００４】
このような構成の表示装置は、たとえばレジストリフロー方式と称される製造工程を経ることによって形成することができ、また、このような構成とすることによって、ドレイン信号線の段差による段切れ等を回避できる効果を奏するようになる。
【０００５】
このような構成からなる表示装置は、たとえば、下記特許文献１あるいは特許文献２に開示されている。
【特許文献１】特開２００３−３０３９７３号公報
【特許文献１】特開２００５−３０３１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述した構成からなる表示装置は、それを平面的に観た場合、ドレイン信号線において、その下層の半導体層が該ドレイン信号線の両脇からはみ出して形成されることを免れない。
【０００７】
前記ドレイン信号線を形成する際のマスクとなったフォトレジスト膜をリフローさせることにより、該ドレイン信号線の両脇からはみ出した変形フォトレジスト膜を前記半導体層の選択エッチングの際のマスクとするからである。
【０００８】
このため、下層にある前記半導体層を含めたドレイン信号線の占める領域（幅）が大きくなり、画素の開口率向上の妨げとなっていた。
【０００９】
本発明の目的は、下層にある半導体層を含めたドレイン信号線の占める領域（幅）を狭め、画素の開口率を向上させた液晶表示装置を提供するにある。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
（１）本発明による表示装置は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と、このドレイン信号線と接続される薄膜トランジスタのドレイン電極と、画素電極に接続される前記薄膜トランジスタのソース電極を構成し、それぞれ前記半導体層上に形成され、
前記ドレイン信号線は、その延在方向に沿って間欠的に形成された切り欠きあるいは孔を備えたことを特徴とする。
【００１２】
（２）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記半導体層は、選択エッチングされた導電体層上のフォトレジスト膜をリフローさせたマスクを用いた選択エッチングにより、パターン化されていることを特徴とする。
【００１３】
（３）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記ドレイン信号線は、その両脇の各辺に切り欠きが形成され、それぞれの辺における各切り欠きは互いに対向する配置で形成され、当該切り欠き内には、前記半導体層が露出することを特徴とする。
【００１４】
（４）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記ドレイン信号線は、その両脇の各辺に切り欠きが形成され、それぞれの辺における各切り欠きは、互いに重複しないように交互に配置され、当該切り欠き内には、前記半導体層が露出することを特徴とする。
【００１５】
（５）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記ドレイン信号線は、その片側の辺に切り欠きが形成され、当該切り欠き内には、前記半導体層が露出することを特徴とする。
【００１６】
（６）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記ドレイン信号線は、当該ドレイン信号線内に間欠的に矩形状の孔が形成され、当該孔内には前記半導体層が露出することを特徴とする。
【００１７】
（７）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記ドレイン信号線は、当該ドレイン信号線内に間欠的に円状の孔が形成され当該孔内には前記半導体層が露出することを特徴とする。
【００１８】
（８）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記導電体層は、多層構造からなり、少なくともその一層はモリブデンから構成されていることを特徴とする。
【００１９】
（９）本発明による表示装置は、たとえば、（８）の構成を前提とし、前記導電体層は、モリブデン、アルミニュウム、モリブデンの順次積層体から構成されていることを特徴とする。
【００２０】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２１】
上述した表示装置によれば、下層の半導体層を含めたドレイン信号線の占める領域（幅）を狭め、画素の開口率を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
【００２３】
〈全体構成〉
図２は、本発明による表示装置としてたとえば液晶表示装置を例に挙げ、該液晶表示装置の概略構成の一実施例を示した模式ブロック図である。
【００２４】
図２において、液晶表示パネルＰＮＬがあり、この液晶表示パネルＰＮＬには走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅが備えられている。これら走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅは図示しない制御回路（ＴＣＯＮ）からの信号によって駆動されるようになっている。
【００２５】
走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅは、たとえばＴＣＰあるいはＣＯＦのように半導体パッケージとして構成されるものが液晶表示パネルＰＮＬに接続され、あるいはチップ状の半導体装置が液晶表示パネルＰＮＬに搭載されて配置されるようになっている。
【００２６】
液晶表示パネルＰＮＬは、その液晶表示領域ＡＲ（図中点線で囲まれる領域）において、たとえばｘ方向に延在しｙ方向に並設される複数のゲート信号線ＧＬとｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬを備え、これら各信号線によって囲まれた矩形状の領域は画素が形成される領域を構成するようになっている。
【００２７】
各ゲート信号線ＧＬのそれぞれは前記走査信号駆動回路Ｖから走査信号が供給され、各トレイン信号線ＤＬのそれぞれは前記映像信号駆動回路Ｈｅから映像信号（階調電圧信号）が供給されるようになっている。
【００２８】
前記画素は、たとえば図３に示す等価回路で示すように、薄膜トランジスタＴＦＴ、画素電極ＰＸ、および対向電極ＣＴを備えて構成されている。
【００２９】
すなわち、前記画素の領域は、隣接する一対のゲート信号線ＧＬｎ、ＧＬｎ＋１と、隣接する一対のドレイン信号線ＤＬｍ、ＤＬｍ＋１に囲まれた領域とし、前記ゲート信号線ＧＬｎ＋１に供給される走査信号（電圧）によって薄膜トランジスタＴＦＴがオンし、このオンされた薄膜トランジスタＴＦＴを介して前記ドレイン信号線ＤＬｍからの映像信号（電圧）が画素電極ＰＸに供給されるようになっている。
【００３０】
前記対向電極ＣＴにはコモン信号線ＣＬを介して基準信号（電圧）が供給されており、前記画素電極ＰＸと対向電極ＣＴの近傍の液晶ＬＣ（当該画素領域における液晶）の分子は前記映像信号と基準信号の電圧差に応じた電界で挙動し、それによって液晶の光透過率を変化させるようになっている。
【００３１】
また、画素電極ＣＴと対向電極ＣＴとの間には容量ＣＬＣが形成され、この容量によって画素電極ＰＸに供給された映像信号の電荷を比較的長く蓄積させるようになっている。
【００３２】
なお、このような画素の構成において、前記画素電極ＰＸと対向電極ＣＴは、それぞれ、液晶表示パネルＰＮＬの外囲器を構成する一対の基板のうち一方の基板側に形成され、該基板とほぼ平行な成分を含む電界によって前記液晶ＬＣを駆動させていることから、いわゆる横電界方式と称される場合がある。
【００３３】
図４は、液晶表示パネルＰＮＬの一実施例を示す概略構成図で、前記液晶表示パネルＰＮＬの外囲器を構成する一対の基板ＳＵＢ１、ＳＵＢ２、およびこれら各基板ＳＵＢ１、ＳＵＢ２の間に介在される液晶ＬＣを示している。図４（ａ）は平面図、図４（ｂ）は図４（ａ）のｂ−ｂ線における断面図である。
【００３４】
図４において、各基板ＳＵＢ１、ＳＵＢ２の間に介在される液晶ＬＣは、前記基板ＳＵＢ１に対する基板ＳＵＢ２に対する固定を兼ねるシール材ＳＬによって封入され、該液晶ＬＣが封入された領域はその一部において前記液晶表示領域ＡＲを構成するようになっている。
【００３５】
前記画素電極ＰＸ、対向電極ＣＴ、および薄膜トランジスタＴＦＴ等が形成された前記ＴＦＴ基板は、たとえば前記基板ＳＵＢ１側となっている。
【００３６】
また、図４において、各基板ＳＵＢ１、ＳＵＢ２のそれぞれの液晶ＬＣとは反対側の面に偏光板ＰＯＬ１、ＰＯＬ２が形成されている。これら各偏光板ＰＯＬ１、ＰＯＬ２は液晶ＬＣの分子の挙動を可視化できるように設けられる。
【００３７】
〈画素の構成〉
図１は、前記液晶表示パネルＰＮＬのＴＦＴ基板側において、マトリックス状に配置された各画素のうちの一つの画素の一実施例を示した平面図である。これにより、図１に示す当該画素に対し上下および左右のそれぞれに配置される各画素は、当該画素と同様の構成となっている。
【００３８】
また、図５（ａ）、図５（ｂ）は、それぞれ、図１のＶ（ａ）−Ｖ（ａ）線における断面図を、図１のＶ（ｂ）−Ｖ（ｂ）線における断面図を示している。
【００３９】
まず、基板ＳＵＢ１の液晶側の面（表面）には、ゲート信号線ＧＬおよびコモン信号線ＣＬが比較的大きな距離を有して平行に形成されている。
【００４０】
ゲート信号線ＧＬとコモン信号線ＣＬの間の領域には、たとえばＩＴＯ（Indium-Tin-Oxide）の透明導電材料からなる対向電極ＣＴが形成されている。対向電極ＣＴは、そのコモン信号線ＣＬ側の辺部において該コモン信号線ＣＬに重畳されて形成され、これにより、該コモン信号線ＣＬと電気的に接続されて形成されている。
【００４１】
そして、基板ＳＵＢの表面には、前記ゲート信号線ＧＬ、コモン信号線ＣＬ、および対向電極ＣＴをも被うようにして絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するもので、それに応じて膜厚等が設定されるようになっている。
【００４２】
前記絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬの一部と重畳する個所において、たとえばアモルファスシリコンからなる非晶質の半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。
【００４３】
なお、この半導体層ＡＳは、後述でも明らかとなるが、該薄膜トランジスタＴＦＴの形成領域に限らず、ドレイン信号線ＤＬの下方、該ドレイン信号線ＤＬと薄膜トランジスタＴＦＴのドレイン電極ＤＴとを電気的に接続する接続部ＪＣの下方、および、薄膜トランジスタＴＦＴのソース電極ＳＴの該薄膜トランジスタＴＦＴの形成領域を超えて延在する部分（パッド部ＰＤを含む）の下方において、それぞれ、形成されている。このような半導体層ＡＳは、該薄膜トランジスタＴＦＴを、たとえばレジストリフロー方法で形成することによって、上述したパターンで構成され、たとえばドレイン信号線ＤＬにおいて段差を少なく構成できいわゆる段切れの不都合を回避できる効果を奏する。なお、以下の説明において、前記半導体層ＡＳのうち薄膜トランジスタＴＦＴの形成領域以外の領域に形成された半導体層を符号ＡＳ’で示す場合がある。
【００４４】
そして、図中ｙ方向に伸張してドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬはその一部において前記薄膜トランジスタＴＦＴ側に延在する延在部を有し、この延在部（接続部ＪＣ）は前記半導体層ＡＳ上に形成された該薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続されている。
【００４５】
ここで、前記ドレイン信号線ＤＬは、図中点線枠Ａ内を拡大して示した図Ａ’に示すように、その延在方向に沿って矩形状の切り欠きＣＭが間欠的に形成されたパターンで形成されている。前記切り欠きＣＭはドレイン信号線ＤＬの両脇の各辺に形成され、それぞれの辺における各切り欠きは互いに対向する配置で形成されている。したがって、該ドレイン信号線ＤＬは、その延在方向に沿って幅の大きな部分と小さな部分が段差的に交互に繰り返されるパターンをなしている。
【００４６】
そして、該ドレイン信号線ＤＬの下層に位置づけられる半導体層ＡＳ’は、該ドレイン信号線ＤＬの上述したパターンに応じ、幅の大きな部分と小さな部分が滑らかに変化するパターンで形成されている。前記ドレイン信号線ＤＬの幅の大きな部分においては前記半導体層ＡＳ’も大きな幅を有し、前記ドレイン信号線ＤＬの幅の小さな部分においては前記半導体層ＡＳ’も小さな幅を有している。
【００４７】
なお、図示上明確にされていないが、ドレイン信号線ＤＬからはみ出した部分（ドレイン信号線ＤＬから露出した部分）の半導体層ＡＳ’を観た場合、ドレイン信号線ＤＬの幅の太い部分（切り欠きＣＭが形成されていない部分）における該半導体層ＡＳ’の幅は、ドレイン信号線ＤＬの幅の狭い部分（切り欠きＣＭが形成されている部分）における該半導体層ＡＳ’の幅よりも小さく形成されている。ドレイン信号線ＤＬ上のフォトレジスト膜ＰＴＲがリフローされる際に、該ドレイン信号線ＤＬの切り欠きＣＭの形成された部分にフォトレジストが優先的に流れ込み、それによって、該ドレイン信号線ＤＬの切り欠きＣＭが形成されていない部分のフォトレジストが該ドレイン信号線ＤＬの切り欠きＣＭの形成された部分へ誘導され易くなるからと考えられる。
【００４８】
このようなパターンからなる半導体層ＡＳ’は、前記パターンからなるドレイン信号線ＤＬを薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴ等とともに、いわゆるレジストリフロー方法を用いてエッチングすることによって形成される。レジストリフロー方法を用いて液晶表示装置を製造する方法については後述する。
【００４９】
また、前記ドレイン信号線ＤＬは、図１１に示すように、たとえば、その最下層側から順次、モリブデン（Ｍｏ）層ＣＬ１、アルミニュウム（Ａｌ）層ＣＬ２、モリブデン（Ｍｏ）層ＣＬ３からなる３層構造となっている。ドレイン信号線ＣＬとして電気的抵抗が大幅に小さいアルミニュウム（Ａｌ）層ＣＬ２を主要層とし、それぞれの表裏面側において、それぞれ、半導体層ＡＳおよび画素電極ＰＸとの接続にあって相性のよいモリブデン（Ｍｏ）層ＣＬ１、ＣＬ３を用いた構成となっている。このため、薄膜トランジスタＴＦＴのドレイン電極ＤＴはもちろんのこと、後述で明らかとなるように、ソース電極ＳＴにおいても上述した３層構造となっている。
【００５０】
また、該ドレイン信号線ＤＬおよびドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、前記半導体層ＡＳ上にて前記ドレイン電極ＤＴと対向し、かつ、該半導体層ＡＳ上から画素領域側に若干延在された延在部を有して形成されている。この延在部は後に説明する画素電極ＰＸと接続されるパッド部ＰＤに至るようにして構成されている。
【００５１】
前記ドレイン電極ＤＴは、前記ソース電極ＳＴの先端部を囲むようにして形成されたたとえばＵ字状のパターンとして形成されている。これにより、該薄膜トランジスタＴＦＴのチャネル幅を大きく構成するようにできる。
【００５２】
なお、前記半導体層ＡＳは、それを絶縁膜ＧＩ上に形成する際に、たとえば、その表面に高濃度の不純物がドープされて形成され、たとえば、前記ドレイン電極ＤＴおよびソース電極ＳＴをパターニングして形成した後に、該ドレイン電極ＤＴおよびソース電極ＳＴをマスクとして該ドレイン電極ＤＴおよびソース電極ＳＴの形成領域以外の領域に形成された高濃度の不純物層をエッチングするようにしている。半導体層ＡＳとドレイン電極ＤＴおよびソース電極ＳＴのそれぞれの間に高濃度の不純物層（図５において高濃度不純物層ＣＮＬとして示す）を残存させ、この不純物層をオーミックコンタクト層として形成するためである。
【００５３】
このようにすることにより、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬをゲート電極としたいわゆる逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）構造のトランジスタが構成されることになる。
【００５４】
なお、ＭＩＳ構造のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴと、画素電極ＰＸと接続される側をソース電極ＳＴと称している。
【００５５】
基板ＳＵＢの表面には、前記薄膜トランジスタＴＦＴをも被って保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させるために設けられるようになっている。また、この保護膜ＰＡＳは、前記対向電極ＣＴと後述の画素電極ＰＸとの間に介層して設けられ、前記絶縁膜ＧＩとともに、該対向電極ＣＴと画素電極ＰＸの間に設けられた容量素子の誘電体膜としても機能するようになっている。
【００５６】
前記保護膜ＰＡＳの上面には、画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ（Indium-Tin-Oxide）等の透明導電材からなり、前記対向電極ＣＴと広い面積にわたって重畳して形成されている。
【００５７】
そして、該画素電極ＰＸは、多数のスリットがその長手方向と交叉する方向に並設されて形成され、これによって両端が互いに接続された多数の帯状の電極からなる電極群を有するようにして形成されている。
【００５８】
また、前記基板ＳＵＢの表面には、画素電極ＰＸをも被って配向膜（図示せず）が形成され、この配向膜によって該配向膜と直接に接触する液晶の分子の初期配向方向を設定するようになっている。
【００５９】
なお、画素電極ＰＸの各電極は、図１に示すように、画素の領域をたとえば図中上下に２分割させ、その一方の領域にはたとえばゲート信号線ＧＬの走行方向に対して＋４５°方向に延在するように形成され、他方の領域には−４５°方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットの方向（画素電極ＰＸの電極群の方向）が単一である場合、観る方向により色つきが生じる不都合を解消した構成となっている。
【００６０】
なお、上述した実施例では、ゲート信号ＧＬの上方に絶縁膜ＧＩを介して薄膜トランジスタＴＦＴが重畳されて形成されたものである。しかし、ゲート信号線ＧＬの一部において薄膜トランジスタＴＦＴのゲート電極となるべく延在部を設け、この延在部の上方に絶縁膜ＧＩを介して薄膜トランジスタＴＦＴを形成するようにしてもよい。この場合においても、この明細書では、ゲート信号線ＧＬは前記延在部を含めたものとして把握する。
【００６１】
また、上述した実施例では、半導体層ＡＳ、ＡＳ’としてアモルファスシリコンを用いたものであるが、これに限定されることはなく、たとえばポリシリコン等であってもよい。
【００６２】
〈製造方法〉
図６は、本発明による表示装置の製造方法の一実施例を、薄膜トランジスタＴＦＴの部分において示した工程図である。図に示す各工程図は図１のVI−VI線に相当する個所の断面を示している。本実施例はいわゆるレジストリフロー方法と称される選択エッチングにより薄膜トランジスタＴＦＴを形成するもので、以下、工程順に説明する。
【００６３】
まず、図６（ａ）に示すように、主表面（液晶側の面）にゲート信号線ＧＬ、コモン信号線ＣＬ、対向電極ＣＴ、およびこれらゲート信号線ＧＬ、コモン信号線ＣＬ、対向電極ＣＴをも被って絶縁膜ＧＩが形成された基板ＳＵＢを用意する。
【００６４】
そして、前記基板ＳＵＢの絶縁膜ＧＩの上面の全域に、たとえばＣＶＤ方法を用いて半導体層ＡＳおよび導電体層ＣＤＴを順次積層する。
【００６５】
ここで、前記半導体層ＡＳはたとえばアモルファスＳｉからなり、その表面は高濃度のｎ型不純物がドープされた高濃度不純物層ＣＮＬを有して形成されている。この高濃度不純物層ＣＮＬは薄膜トランジスタＴＦＴの形成領域のオーミックコンタクト層として機能させるものである。
【００６６】
次に、図６（ｂ）に示すように、前記導電体層ＣＤＴの表面の全域にフォトレジスト膜を塗布し、このフォトレジスト膜を周知のフォトリソグラフィ技術により選択的に除去してパターン化する。ここで、残存されたフォトレジスト膜ＰＴＲのパターンは、前記導電体層ＣＤＴの選択エッチングによって残存させようとするパターンと同様となっている。
【００６７】
次に、図６（ｃ）に示すように、残存されたフォトレジスト膜ＰＴＲをマスクとして前記導電体層ＣＤＴおよび高濃度不純物層ＣＮＬを順次エッチングする。ここで、たとえば、導電体層ＣＤＴにはウェットエッチングを用い、高濃度不純物層ＣＮＬにはドライエッチングを用いる。
【００６８】
このエッチングによって残存された導電体層ＣＤＴのパターンは図７に示したようになっている。なお、図７に示す導電体層ＣＤＴは、図示していないが、この工程の段階で、その上層に該導電体層ＣＤＴと同パターンからなるフォトレジスト膜ＰＴＲが積層された状態となっている。
【００６９】
図７に示す導電体層ＣＤＴは、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴと、前記ドレイン電極ＤＴと接続されるドレイン信号線ＤＬ（該ドレイン電極ＤＴとの接続部ＪＣも含む）、前記ソース電極ＳＴの画素電極ＰＸと接続されるパッド部ＰＤを有するようになっている。
【００７０】
そして、前記ドレイン信号線ＤＬは、その延在方向（図中ｙ方向）に沿って矩形状の切り欠きＣＭが間接的に形成されている。前記切り欠きＣＭはドレイン信号線ＤＬの両脇の各辺に形成され、それぞれの辺における各切り欠きＣＭは互いに対向する配置で形成されている。このため、該ドレイン信号線ＣＭは、その延在方向に沿って幅の大きな部分と小さな部分が段差的に交互に繰り返されるパターンをなしている。
【００７１】
なお、導電体層ＣＤＴおよび高濃度不純物層ＣＮＬのエッチングが終了した段階でも前記フォトレジスト膜ＰＴＲを残存させたまま次の工程に移行することになる。
【００７２】
次に、図６（ｄ）に示すように、前記フォトレジスト膜ＰＴＲをリフローさせて変形フォトレジスト膜ＰＴＲ’を形成する。このリフローによる変形フォトレジスト膜ＰＴＲ’は、たとえば、前記フォトレジスト膜ＰＴＲを有機溶媒溶液の蒸気中に１〜３分間曝し、これによって、該フォトレジスト膜ＰＴＲに有機溶媒溶液を徐々に浸透させ、該フォトレジスト膜ＰＴＲに溶解を起こさせるようにして形成する。
【００７３】
このリフローによって、パターン化された導電体層ＣＤＴの上方に形成されている前記フォトレジスト膜ＰＴＲは、該導電体層ＣＤＴの輪廓から外方へはみ出して流動することになる。これにより、該フォトレジスト膜ＰＴＲは、ドレイン電極ＤＴとソース電極ＳＴの間のチャネル領域に相当する半導体層ＡＳ上にも流動し、この部分も被うようになる。
【００７４】
次に、図６（ｅ）に示すように、リフローされたフォトレジスト膜ＰＴＲ’をマスクとし、このマスクから露出された半導体層ＡＳをたとえばドライエッチング等を用いてエッチングする。
【００７５】
そして、図６（ｆ）に示すように、前記フォトレジスト膜ＰＴＲ’を除去することによって、薄膜トランジスタＴＦＴの形成が終了する。その後は、図示していないが、該薄膜トランジスタＴＦＴをも被って基板ＳＵＢの表面に前記保護膜ＰＡＳを形成し、この保護膜ＰＡＳの上面に該保護膜ＰＡＳに形成されたスルーホールを通して前記ソース電極ＳＴのパッド部ＰＤに電気的に接続された画素電極ＰＸを形成する。
【００７６】
ここで、上述した図６（ｄ）に示す工程で、ドレイン信号線ＤＬ上のフォトレジスト膜ＰＴＲの半導体層ＡＳ’上への流動の詳細を図８（ａ）に示す。
【００７７】
上述したようなパターンからなるドレイン信号線ＤＬ（その最大幅を図中ｗ０で示す）を形成することによって、その形成の際に用いたフォトレジスト膜ＰＴＲをリフローさせた場合に、リフローされたフォトレジストの一部が前記切り欠きＣＭが形成されている部分に優先的に流動する。このため、該ドレイン信号線ＤＬに対しその幅方向へ流動するフォトレジスト量が少なくなる。これにより、ドレイン信号線ＤＬを被ってリフローされたフォトレジスト膜ＰＴＲ’の幅は該ドレイン信号線ＤＬに切り欠きを形成していない場合と比較して、小さくすることができる。
【００７８】
このため、図６（ｅ）に示した工程で、該フォトレジスト膜ＰＴＲ’をマスクとして該ドレイン信号線ＤＬの下層にある半導体層ＡＳをドライエッチングする場合において、エッチングされた該半導体層ＡＳの最大幅（図８（ａ）中ｗ１で示す）は従来（従来における半導体層ＡＳの輪郭を図中点線で示す）よりも小さくすることができる。
【００７９】
ちなみに、図８（ｂ）は、図８（ａ）に対応させて描いた図であり、ドレイン信号線ＤＬに上述した切り欠きＣＭを形成することなく、上述と同様の工程を経た場合に形成される該ドレイン信号線ＤＬと半導体層ＡＳ’を示した図である。
【００８０】
該ドレイン信号線ＤＬ上のフォトレジスト膜ＰＴＲをリフローさせた場合、該フォトレジスト膜ＰＴＲは該ドレイン信号線ＤＬの幅方向に大きく流動してフォトレジスト膜ＰＴＲ’が形成されることになる。
【００８１】
このため、該フォトレジスト膜ＰＴＲ’をマスクとした選択エッチングにより形成される前記半導体層ＡＳ’の幅は図中ｗ２となり、図６（ａ）に示した半導体層ＡＳの幅ｗ１より大きく形成されてしまうことになる。
【００８２】
〈他の製造方法との比較〉
本発明は、図６に示した製造方法を採用することにより、ドレイン信号線ＤＬの占める領域（幅）を小さくできるとともに、たとえばドレイン信号線ＤＬを多層構造とし、少なくもその一層にモリブデン（Ｍｏ）等を含む場合にもそれを損傷させることなく形成できる効果を奏する。
【００８３】
すなわち、たとえばドレイン信号線ＤＬの占める領域（幅）を小さくしようとする場合、いわゆるハーフ露光によって、導電体層ＣＤＴのドレイン信号線ＤＬの形成領域上のフォトレジスト膜ＰＴＲを、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴの形成領域上のフォトレジスト膜ＰＴＲよりも薄くなるように形成し、これらフォトレジスト膜ＰＴＲによって、前記ドレイン信号線ＤＬ、ドレイン電極ＤＴ、ソース電極ＳＴを形成した後に、たとえばアッシングによって、ドレイン信号線ＤＬの形成領域上のフォトレジスト膜を除去し、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴの形成領域上のフォトレジスト膜を残存させる方法がある。
【００８４】
なお、ハーフ露光は、フォトマスクにおいて光遮光部および光透過部の他に、それらの間の光透過量を得る部分を形成し、これにより、露光後の現像されたフォトレジスト膜に中程度の高さを有するものを残存させる方法である。
【００８５】
図９は、このようなハーフ露光を用いた製造方法で、図９（ａ）は図６（ａ）に、図９（ｂ）は図６（ｂ）に、図９（ｃ）は図６（ｃ）に、図９（ｅ）は図６（ｄ）に、図９（ｆ）は図６（ｅ）に、それぞれ対応している。
【００８６】
図９（ｂ）は、ハーフ露光によって、導電体層ＣＤＴのドレイン信号線ＤＬの形成領域上のフォトレジスト膜ＰＴＲ（図中ＰＴＲ（１）で示す）を、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴの形成領域上のフォトレジスト膜ＰＴＲ（図中ＰＴＲ（２）で示す）よりも薄くなるように形成することを示している。
【００８７】
また、図９（ｄ）は、アッシングによって、ドレイン信号線ＤＬの形成領域上のフォトレジスト膜ＰＴＲ（１）を除去し、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴの形成領域上のフォトレジスト膜ＰＴＲ（２）を残存させることを示している。
【００８８】
このようにすることにより、前記ドレイン信号線ＤＬ上にはフォトレジスト膜ＰＴＲ（１）が存在しなくなり、この後の工程において、半導体層ＡＳ’を選択エッチングする場合には該ドレイン信号線ＤＬを構成する導電体層ＣＤＴをマスクとする。このため、ドレイン信号線ＤＬの下層の半導体層ＡＳ’は、平面的に観た場合、該ドレイン信号線ＤＬからのはみ出し部をなくすことができ、該ドレイン信号線ＤＬの占める面積を小さくすることができる。
【００８９】
しかしながら、図９（ｆ）の半導体層ＡＳのドライエッチングの工程において、たとえばドレイン信号線ＤＬが、多層構造となっており、少なくともその層にたとえばモリブデン（Ｍｏ）を含む場合、該モリブデン（Ｍｏ）をもエッチングされてしまうという不都合を回避できなくなる。
【００９０】
これに対して、図６に示す製造方法は、その図６（ｅ）に示すように、半導体層ＡＳのドライエッチングの際に、ドレイン信号線ＤＬはフォトレジスト膜ＰＴＲ’によって被われているため、上述した不都合を発生せしめることはない。換言すれば、ドレイン信号線ＤＬの材料として、ドライエッチングによってエッチングされ易いものを選択使用できる効果を奏することになる。
【００９１】
〈他の実施例〉
上述した実施例では、ドレイン信号線ＤＬは、その両脇の各辺において、互いに対向する配置関係で切り欠きＣＭを形成したものである。
【００９２】
しかし、ドレイン信号線ＣＬの両脇の各辺に形成する切り欠きＣＭは必ずしも対向させる必要はなく、図１０（ａ）に示すように、一方の辺側の切り欠きＣＭに対して他方の辺側の切り欠きＣＭを１ピッチ分ずらして配置させても同様な効果が得られ、このようにしてもよい。
【００９３】
また、切り欠きＣＭはドレイン信号線ＣＬの両脇の各辺に形成する必要はなく、図１０（ｂ）に示すように、一方の辺側にのみ形成するようにしてもよい。
【００９４】
また、ドレイン信号線ＤＬには、切り欠きＣＭの替わりに、たとえば図１０（ｃ）に示すように、該ドレイン信号線ＤＬの延在方向に沿って矩形状の孔ＴＨを間接的に形成するようにしてもよい。そして、この孔ＴＨは、必ずしも矩形状の孔ＴＨに限らず、たとえば図１０（ｄ）に示すように、円からなる孔ＴＨであってもよいことはもちろんである。
【００９５】
このことから、要は、ドレイン信号線ＤＬの延在方向に沿って間欠的に切り欠きＣＭあるいは孔ＴＨが形成されていればよい。すなわち、このようなパターンで選択エッチングされる際に用いられた該ドレイン信号線ＤＬ上のフォトレジスト膜をリフローさせた場合に、フォトレジストが前記切り欠きＣＭあるいは孔ＴＨに流れ込み、この分だけ、該ドレイン信号線ＤＬの周辺において該ドレイン信号線ＤＬよりも外方に流れる量が少なくなる。このため、このようにリフローされたフォトレジスト膜をマスクとして半導体層ＡＳをエッチングした場合に、前記ドレイン信号線ＤＬの周辺において該ドレイン信号線ＤＬよりも外方に延在された領域（はみ出し部）を狭めることができる。
【００９６】
したがって、下層にある半導体層ＡＳを含めたドレイン信号線ＤＬの占める領域を狭めることができ、画素の開口率を向上できる。
【００９７】
上述した実施例では、液晶表示装置を示したものであるが、たとえば有機ＥＬ表示装置のように他の表示装置であっても適用できる。有機ＥＬ表示装置においても、その画素に薄膜トランジスタを有し、該薄膜トランジスタを介してドレイン信号線からの映像信号を画素電極に供給する構成において同様となっているからである。
【００９８】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【００９９】
【図１】本発明による表示装置の画素の一実施例を示す平面図である。
【図２】本発明による表示装置の概略構成の一実施例を示す模式ブロック図である。
【図３】本発明による表示装置の画素の一実施例を示す等価回路図である。
【図４】本発明による表示装置に備えられる表示パネルの一実施例を示す概略構成図である。
【図５】図１のII（ａ）−II（ａ）線、およびII（ｂ）−II（ｂ）線におけるそれぞれの断面を示した図である。
【図６】本発明による表示装置の製造方法の一実施例を示す工程図である。
【図７】レジストリフロー方法によって形成する導電体層のパターンを示す平面図である。
【図８】本発明による表示装置の効果を示す説明図である。
【図９】本発明による表示装置の効果を導くために示した図であって、ハーフ露光を用いた他の製造方法を示した工程図である。
【図１０】本発明による表示装置の他の実施例を示す説明図で、ドレイン信号線のパターンを示した平面図である。
【図１１】ドレイン信号線の一実施例を示す断面図である。
【符号の説明】
【０１００】
ＳＵＢ……基板、ＧＬ……ゲート信号線、ＣＬ……コモン信号線、ＣＴ……対向電極、ＴＦＴ……薄膜トランジスタ、ＧＩ……絶縁膜、ＡＳ、ＡＳ’……半導体層、ＤＬ……ドレイン信号線、ＣＭ……切り欠き、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＰＤ……パッド部、ＰＡＳ……保護膜、ＰＸ……保護膜、ＰＴＲ……フォトレジスト膜、ＰＴＲ’……変形フォトレジスト膜、ＴＨ……孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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