(57)【要約】【課題】有機化合物を含む層を有する素子が設けられたフレキシブルな記憶装置及び半導体装置を歩留まり高く作製する。また、信頼性の高いフレキシブルな記憶装置及び半導体装置を歩留まり高く作製する。【解決手段】剥離層を有する基板上に素子層及び素子層を封止する絶縁層を有する積層体を形成し、剥離層から積層体を剥離してフレキシブルな記憶装置及び半導体装置を作製する方法であって、素子層において第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を含み、少なくとも一方の電極層はスズを含む合金層で形成する。また、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を含み、少なくとも一方の電極層はスズを含む合金層で形成されるフレキシブルな記憶装置及び半導体装置である。【選択図】図１
2008160095.tif 000002
【特許請求の範囲】
【請求項１】
基板上に剥離層を形成し、
前記剥離層上に、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を有する素子層を形成し、
前記基板及び前記素子層を前記剥離層において分離することを特徴とする記憶装置の作製方法であって、
前記第１の電極層または前記第２の電極層はスズを含む合金層で形成されることを特徴とする記憶装置の作製方法。
【請求項２】
基板上に剥離層を形成し、
前記剥離層上に、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を含む素子層を形成し、前記素子層上に絶縁層を形成し、
前記基板及び前記素子層を前記剥離層において分離することを特徴とする記憶装置の作製方法であって、
前記第１の電極層または前記第２の電極層はスズを含む合金層で形成されることを特徴とする記憶装置の作製方法。
【請求項３】
請求項１または２において、前記基板及び前記素子層を前記剥離層において分離した後、前記素子層に可撓性を有する基板を貼りあわせることを特徴とする記憶装置の作製方法。
【請求項４】
請求項１または２において、前記基板及び前記素子層を前記剥離層において分離した後、前記素子層の一方の面及び他方の面に可撓性を有する基板を貼りあわせることを特徴とする記憶装置の作製方法。
【請求項５】
基板上に剥離層を形成し、
前記剥離層上に、
トランジスタ、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子、及びアンテナを有する素子層を形成し、
前記基板及び前記素子層を前記剥離層において分離することを特徴とする半導体装置の作製方法であって、
前記第１の電極層または前記第２の電極層はスズを含む合金層で形成されることを特徴とする半導体装置の作製方法。
【請求項６】
基板上に剥離層を形成し、
前記剥離層上に、
トランジスタ、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含
む層を有する記憶素子、及びアンテナを有する素子層を形成し、前記素子層上に絶縁層を
形成し、
前記基板及び前記素子層を前記剥離層において分離することを特徴とする半導体装置の
作製方法であって、
前記第１の電極層または前記第２の電極層はスズを含む合金層で形成されることを特徴とする半導体装置の作製方法。
【請求項７】
請求項５または６において、前記基板及び前記素子層を前記剥離層において分離した後、前記素子層に可撓性を有する基板を貼りあわせることを特徴とする半導体装置の作製方法。
【請求項８】
請求項５または６において、前記基板及び前記素子層を前記剥離層において分離した後、前記素子層の一方の面及び他方の面に可撓性を有する基板を貼りあわせることを特徴とする半導体装置の作製方法。
【請求項９】
第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を有し、前記第２の電極層はスズを含む合金層であることを特徴とする記憶装置。
【請求項１０】
第１の可撓性基板と、前記第１の可撓性基板上に設けられる記憶素子を有する素子層と、素子層上に形成される絶縁層とを有し、前記記憶素子は第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有し、前記第１の電極層または前記第２の電極層はスズを含む合金層であることを特徴とする記憶装置。
【請求項１１】
第１の可撓性基板と、前記第１の可撓性基板上に設けられる記憶素子を有する素子層と、素子層上に形成される絶縁層と、前記絶縁層上に設けられる第２の可撓性基板とを有し、前記記憶素子は第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有し、前記第１の電極層または前記第２の電極層はスズを含む合金層であることを特徴とする記憶装置。
【請求項１２】
第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子及び半導体素子を有し、前記第１の電極層または前記第２の電極層はスズを含む合金層であることを特徴とする半導体装置。
【請求項１３】
第１の可撓性基板と、前記第１の可撓性基板上に設けられる記憶素子及び半導体素子を有する素子層と、素子層上に形成される絶縁層とを有し、前記記憶素子は第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有し、前記第２の電極層はスズを含む合金層であることを特徴とする半導体装置。
【請求項１４】
第１の可撓性基板と、前記第１の可撓性基板上に設けられる記憶素子及び半導体素子を有する素子層と、素子層上に形成される絶縁層と、前記絶縁層上に設けられる第２の可撓性基板とを有し、前記記憶素子は第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有し、前記第２の電極層はスズを含む合金層であることを特徴とする半導体装置。
【請求項１５】
請求項１２乃至１４のいずれか一項において、前記素子層はアンテナを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機化合物を含む層を有する素子を備えた可撓性を有する記憶装置及び半導体装置並びにその作製方法に関する。
【背景技術】
【０００２】
半導体装置は低コストで作製することが要求されており、近年、制御回路や記憶回路等に有機化合物を含む層を用いたトランジスタ、記憶素子、太陽電池等の素子の開発が盛んに行われている（例えば特許文献１）。
【０００３】
このような有機化合物を含む層を用いたトランジスタ、記憶素子、太陽電池等の素子を有する半導体装置を利用したアプリケーションは様々なものが期待されており、小型、軽量化を追及し、非可撓性な基板、代表的にはガラス基板やシリコンウエハーの代わりにフレキシブルなプラスチックフィルムを用いることが試みられている。
【０００４】
プラスチックフィルムの耐熱性は低いため、プロセスの最高温度を低くせざるを得ない。このため、プラスチックフィルムに半導体素子を形成して半導体装置を作製する方法として、メタルマスクを用いた蒸着法やスパッタリング法が用いられている。
【０００５】
また、プラスチックフィルムは耐熱性が低いため、結果的にガラス基板上に形成する時ほど良好な電気特性のトランジスタを形成できないのが現状である。
【０００６】
そこで、ガラス基板上にフォトリソグラフィー工程を用いて形成した微細な素子を基板から剥離し、他の基材、例えばプラスチックフィルムなどに貼り付ける技術が提案されている（特許文献２参照。）。
【特許文献１】特開２００６−１４８０８０号公報
【特許文献２】特開２００３−１７４１５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、メタルマスクを用いた蒸着法やスパッタリング法を用いて記憶装置または半導体装置を作製する場合、メタルマスクのアライメントの位置合わせ工程が必要である。このため、アライメントの位置あわせの不具合から製品の歩留まりが低下するという問題がある。
【０００８】
また、メタルマスクを用いた蒸着法やスパッタリング法を用いて記憶装置または半導体装置を作製する場合、アライメントのずれを考慮して素子設計を行う。このため、微細な構造のトランジスタ、記憶素子、太陽電池等を作製することが困難であり、記憶装置または半導体装置の小型化、軽量化、高性能化が困難である。
【０００９】
さらに、特許文献２に示されるような剥離工程を用いて、有機化合物を含む層を有する素子を剥離する場合、具体的には図１８に示すように基板１１０１上に剥離層１１０２を形成し、剥離層１１０２上に下地膜として機能する絶縁層１１０３を形成し、下地膜として機能する絶縁層１１０３上に第１の電極層１１０４を形成し、第１の電極層１１０４上に有機化合物を含む層１１０５を形成し、有機化合物を含む層１１０５上に第２の電極層１１０６を形成して、有機化合物を含む層１１０５を有する素子１１５１、及び素子１１５１を有する層１１５７を剥離する場合、有機化合物を含む層１１０５と第２の電極層１１０６の間で剥れるという問題がある。
【００１０】
この結果、プラスチックフィルム上に有機化合物を含む層を有する素子が設けられた記憶装置及び半導体装置を歩留まり高く作製することが困難である。
【００１１】
また、有機化合物を含む層を有する記憶素子を有する記憶装置及び半導体装置は、使用される環境により記憶素子にダメージを受けやすくなり、その結果、半導体装置の記憶機能、具体的には書込み特性、読み出し特性、記憶保持特性等の信頼性の低下を招く恐れがある。
【００１２】
上記問題を鑑み、本発明は、有機化合物を含む層を有する素子が設けられたフレキシブルな記憶装置及び半導体装置を歩留まり高く作製することを課題とする。また、記憶装置及び半導体装置において、フレキシブルであり、且つ記憶機能の信頼性の高い記憶装置及び半導体装置及びその作製方法を提供する。
【課題を解決するための手段】
【００１３】
本発明の一は、剥離層を有する基板上に素子層及び素子層を封止する絶縁層を有する積層体を形成し、剥離層から積層体を剥離してフレキシブルな記憶装置及び半導体装置を作製する方法であって、素子層において第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を含み、少なくとも一方の電極層はスズを含む合金層で形成することを特徴とする。
【００１４】
なお、剥離層から積層体を剥離した後、可撓性基板に貼り付けてフレキシブルな記憶装置及び半導体装置を作製してもよい。
【００１５】
また、本発明の一は、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を含み、少なくとも一方の電極層はスズを含む合金層で形成されるフレキシブルな記憶装置及び半導体装置であることを特徴とする。
【００１６】
なお、可撓性基板上に上記記憶素子を含む素子層が設けられていてもよい。
【００１７】
また、第１の電極層または第２の電極層は、スズを含む合金層で形成されることが好ましい。また、第１の電極層または第２の電極層は、１ａｔｏｍｓ％以上のスズを含む合金であることが好ましい。さらには、１ａｔｏｍｓ％以上１０ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上７ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上６ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上５ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上４ａｔｏｍｓ％以下のスズを含む合金層であることが好ましい。
【００１８】
本発明において、スズを含む合金層の代表例は、スズの結晶転移を防止する金属元素を含む合金である。代表的には、スズ及び銀の合金、スズ及びビスマスの合金、スズ及びアンチモンの合金、スズ及び銅の合金、スズ及び金の合金、スズ及び亜鉛の合金、スズ及びインジウムの合金等がある。
【００１９】
また、素子層には、ＭＯＳトランジスタ、薄膜トランジスタ、有機半導体トランジスタ等のトランジスタ、容量素子、抵抗素子、アンテナのいずれか一つ以上を含んでいてもよい。
【００２０】
また、本発明の記憶装置及び半導体装置は情報を記憶する機能を有する。また、本発明の記憶装置及び半導体装置は、無線信号により命令やデータの送受信を行うと共に、当該無線信号の送受信による情報や命令による処理結果を記憶する機能を有する。
【発明の効果】
【００２１】
本発明において、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を有する記憶装置及び半導体装置において、少なくとも一方の電極層はスズを含む合金層で形成される。スズは凝集エネルギーが比較的小さいため、スズを含む電極は有機化合物を含む層から剥れにくい。また、スズを含む合金層で少なくとも一方の電極層を形成することにより、スズ結晶の結晶構造の変態による縮み、粗化を低減することが可能である。また、スズを含む合金で少なくとも一方の電極層を形成することにより、スズの結晶成長を阻害することができるため、膜厚分布変化を抑制することができる。このため、記憶素子の記憶保持特性の経年変化を抑制することが可能であり、記憶機能の信頼性の高い記憶装置及び半導体装置を歩留まり高く作製することができる。また、極めて薄く、フレキシブルで、且つ記憶能力の信頼性の高い記憶装置及び半導体装置を歩留まり高く作製することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態について図面を参照して説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２３】
（実施の形態１）
本実施の形態では、本発明の記憶装置の主要な構成及びその作製方法について示す。代表的には、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子が設けられたメモリセルがマトリクス状に配列されたメモリセルアレイを有する記憶装置の作製方法について、図１、２、及び４を用いて説明する。また、記憶素子の構造について、図３を用いて説明する。
【００２４】
図４（Ａ）に示すように、記憶装置１２７はメモリセルアレイ１３２及びメモリセルアレイを駆動する駆動回路を有する。メモリセルアレイ１３２には、メモリセル２１がマトリクス状に設けられている。メモリセル２１は、記憶素子１０７を有する（図１（Ａ）参照。）。記憶素子１０７は、基板１００上に、第１の方向に延びた第１の電極層１０３と、第１の電極層１０３上に形成された有機化合物を含む層１０５と、第１の方向と交差する第２の方向に延びた第２の電極層１０６とを有する。また、第２の電極層１０６を覆うように、保護膜として機能する絶縁層を設けてもよい。
【００２５】
以下に、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子、及び当該記憶素子を有する素子層を、歩留まり高く剥離する方法を示す。
【００２６】
図１（Ａ）に示すように、基板１００上に剥離層１０１を形成し、剥離層１０１上に下地膜として機能する絶縁層１０２を形成する。次に、絶縁層１０２上に第１の電極層１０３を形成し、第１の電極層１０３及び下地膜として機能する絶縁層１０２上に、絶縁層（または隔壁）１０４を形成する。なお、絶縁層（または隔壁）１０４は第１の電極層１０３を露出するように開口部が形成される。絶縁層（または隔壁）１０４及び第１の電極層上に有機化合物を含む層１０５を形成する。次に、有機化合物を含む層１０５、絶縁層（または隔壁）１０４、及び下地膜として機能する絶縁層１０２上に第２の電極層１０６を形成する。
【００２７】
第１の電極層１０３、有機化合物を含む層１０５、及び第２の電極層１０６により、記憶素子１０７を構成する。また、ここでは、下地膜として機能する絶縁層１０２から第２の電極層１０６までの積層物を素子層１１０という。
【００２８】
基板１００としては、ガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁層を形成したもの、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いる。上記に挙げた基板１００には、大きさや形状に制約がないため、例えば、基板１００として、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。この利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。
【００２９】
剥離層１０１は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、及び珪素（Ｓｉ）の中から選択された元素、又は元素を主成分とする合金、又は元素を主成分とする化合物からなる層を、単層又は複数の層を積層させて形成する。珪素を剥離層として用いる場合には、珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。ここでは、なお、塗布法は、溶液を被処理物上に吐出させて成膜する方法であり、例えばスピンコーティング法や液滴吐出法を含む。また、液滴吐出法とは微粒子を含む組成物の液滴を微細な孔から吐出して所定の形状のパターンを形成する方法である。
【００３０】
剥離層１０１が単層構造の場合、好ましくは、タングステン、モリブデン、又はタングステンとモリブデンの混合物を含む層を形成する。又は、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。
【００３１】
剥離層１０１が積層構造の場合、好ましくは、１層目として金属層を形成し、２層目として金属酸化物層、又は窒化酸化物層を形成する。代表的には、１層目として金属層タングステン、モリブデン、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、タングステン、モリブデン、又はタングステンとモリブデンの混合物の酸化物、又はタングステン、モリブデン、又はタングステンとモリブデンの混合物の窒化酸化物を含む層を形成する。
【００３２】
剥離層１０１として、１層目として金属層、２層目として金属酸化物層の積層構造を形成する場合、金属層としてタングステンを含む層を形成し、その上層に酸化物で形成される絶縁層を形成することで、タングステンを含む層と絶縁層との界面に、金属酸化物層としてタングステンの酸化物を含む層が形成されることを活用してもよい。さらには、金属層の表面を、熱酸化処理、酸素プラズマ処理、オゾン水等の酸化力の強い溶液での処理等を行って金属酸化物層を形成してもよい。
【００３３】
さらには、剥離層１０１として、１層目として金属層、２層目として金属窒化物層、又は金属酸化窒化物層を形成してもよい。代表的には、１層目としてタングステン、モリブデン、又はタングステンとモリブデンの混合物を含む層を形成した後、２層目としてとして、タングステン、モリブデン、又はタングステンとモリブデンの混合物の窒化物、タングステン、モリブデン、又はタングステンとモリブデンの混合物の酸化窒化物を含む層を形成すればよい。
【００３４】
タングステンの酸化物は、ＷＯｘで表される。ｘは２以上３以下の範囲内にあり、ｘが２の場合（ＷＯ２）、ｘが２．５の場合（Ｗ２Ｏ５）、ｘが２．７５の場合（Ｗ４Ｏ１１）、ｘが３の場合（ＷＯ３）などがある。
【００３５】
また、上記の工程によると、基板１００に接するように剥離層１０１を形成しているが、本発明はこの工程に制約されない。基板１００に接するように下地となる絶縁層を形成し、その絶縁層に接するように剥離層１０１を設けてもよい。
【００３６】
下地膜として機能する絶縁層１０２は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、無機化合物を用いて単層又は多層で形成する。無機化合物の代表例としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等がある。なお、下地膜として機能する絶縁層１０２に、窒化珪素、窒化酸化珪素、酸化窒化珪素等を用いることにより、外部から後に形成される素子層へ水分や、酸素等の気体が侵入することを防止することができる。
【００３７】
さらには、下地膜として機能する絶縁層１０２を積層構造としても良い。例えば、無機化合物を用いて積層してもよく、代表的には、酸化珪素、窒化酸化珪素、及び酸化窒化珪素を積層して形成しても良い。
【００３８】
第１の電極層１０３は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法、電解メッキ法、無電解メッキ法、蒸着法等を用い、導電性の高い金属、合金、化合物等からなる単層または多層構造を用いて形成することができる。
【００３９】
第１の電極層１０３としては、インジウム錫酸化物（以下、ＩＴＯと示す）、または珪素を含有したインジウム錫酸化物、２〜２０ａｔｏｍｉｃ％の酸化亜鉛を含む酸化インジウム等が挙げられる。また、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、または金属材料の窒化物（例えば、窒化チタン、窒化タングステン、窒化モリブデン）等を用いることも可能である。
【００４０】
また、第１の電極層１０３としては、リチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、アルミニウム（Ａｌ）およびこれらのいずれかを含む合金（マグネシウム−銀合金、アルミニウム−リチウム合金）、ユーロピウム（Ｅｕ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらいずれかを含む合金等が挙げられる。
【００４１】
また、第１の電極層１０３として、スズ合金で形成することができる。スズ合金の代表例としては、スズ及び銀の合金、スズ及びビスマスの合金、スズ及びアンチモンの合金、スズ及び銅の合金、スズ及び金の合金、スズ及び亜鉛の合金、スズ及びインジウムの合金等がある。さらには、銀、ビスマス、アンチモン、銅、金、亜鉛、及びインジウムから選ばれる１種類以上の元素及びスズとの合金を用いて第１の電極層１０３を形成してもよい。なお、第１の電極層１０３は、１ａｔｏｍｓ％以上のスズを含む合金であることが好ましい。さらには、１ａｔｏｍｓ％以上１０ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上７ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上６ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上５ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上４ａｔｏｍｓ％以下のスズを含む合金層であることが好ましい。
【００４２】
有機化合物を含む層１０５は、蒸着法、電子ビーム蒸着法、塗布法等を用いて形成することができる。
【００４３】
ここでは、５０〜２００ｎｍのチタン層をスパッタリング法により成膜した後、フォトリソグラフィー法により所望の形状にエッチングして第１の電極層１０３を形成する。次に、蒸着法によりＮＰＢで形成される有機化合物を含む層を形成する。
【００４４】
第２の電極層１０６は、蒸着法、スパッタリング法、ＣＶＤ法、印刷法、塗布法等を用いて形成することができる。第２の電極層１０６は、スズ合金で形成することができる。スズ合金の代表例としては、スズ及び銀の合金、スズ及びビスマスの合金、スズ及びアンチモンの合金、スズ及び銅の合金、スズ及び金の合金、スズ及び亜鉛の合金、スズ及びインジウムの合金等がある。さらには、銀、ビスマス、アンチモン、銅、金、亜鉛、及びインジウムから選ばれる１種類以上の元素及びスズとの合金を用いて第２の電極層１０６を形成してもよい。なお、第２の電極層は、１ａｔｏｍｓ％以上のスズを含む合金であることが好ましい。さらには、１ａｔｏｍｓ％以上１０ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上７ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上６ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上５ａｔｏｍｓ％以下、更には１ａｔｏｍｓ％以上４ａｔｏｍｓ％以下のスズを含む合金層であることが好ましい。
【００４５】
また、第２の電極層１０６を積層構造とすることもできる。代表的には、第１の層としてスズ合金層を形成した後、第２の層としてチタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、または金属材料の窒化物（例えば、窒化チタン、窒化タングステン、窒化モリブデン）等の金属層を形成してもよい。第２の層を形成することで、記憶素子にデータを書き込むときに高電流の通電が生じた場合、第１の層であるスズ合金層が剥れることを防止することができる。
【００４６】
第１の電極層１０３または第２の電極層１０６としてスズを含む合金層で形成することにより、スズ結晶の結晶構造の変態による縮み、粗化を低減することが可能である。また、スズ単体で蒸着するとスズの結晶成長により、第１の電極層１０３または第２の電極層において局所的に膜厚分布に変化が生じ、第１の電極層及び第２の電極層の間隔が離れる領域が生じる。しかしながら、スズを含む合金層で第１の電極層１０３または第２の電極層１０６を形成することで、第１の電極層１０３または第２の電極層１０６における局所的な膜厚分布のムラの発生を抑制することができる。また、蒸着法によりスズ単体で形成した第１の電極層１０３または第２の電極層１０６は膜質が悪くなってしまう。しかしながら、蒸着法によりスズを含む合金層で第１の電極層１０３または第２の電極層１０６を形成することで、平坦な膜が得られる。このため、データ変動を回避することが可能であり、記憶機能の信頼性を高めることができる。
【００４７】
ここでは、蒸着法によりスズ及び銀を同時に蒸着して、スズ及び銀合金で第２の電極層１０６を形成する。
【００４８】
ここで、記憶素子１０７のより具体的な構造について図３を用いて以下に示す。
【００４９】
図３（Ａ）に示すように、第１の電極層１０３及び第２の電極層１０６に印加された電圧により、結晶状態や導電性、形状が変化するような有機化合物を含む層１０５を形成することで、記憶素子１０７が形成される。第１の電極層１０３及び第２の電極層１０６に印加された電圧により、有機化合物を含む層１０５の結晶状態や導電性、形状が変化することで、記憶素子の電気抵抗が変化する。当該変化を用いて、０または１のデータを記録することができる。
【００５０】
ここでは、有機化合物を含む層１０５は有機化合物層３００で形成される。なお、有機化合物層３００は、単層の有機化合物層または複数の有機化合物層で形成することができる。
【００５１】
有機化合物を含む層１０５の厚さは、第１の電極層１０３及び第２の電極層１０６への電圧印加により記憶素子の電気抵抗が変化する厚さが好ましい。有機化合物を含む層１０５の代表的な膜厚は、１ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍ、更に好ましくは５〜３０ｎｍである。
【００５２】
有機化合物層３００は、正孔輸送性を有する有機化合物又は電子輸送性を有する有機化合物を用いて形成することができる。
【００５３】
正孔輸送性の有機化合物としては、例えば、フタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）の他、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）、４，４’−ビス｛Ｎ−［４−ジ（ｍ−トリル）アミノ］フェニル−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）、４，４’−ビス［Ｎ−（４−ビフェニリル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＢＢＰＢ）、４，４’，４’’−トリ（Ｎ−カルバゾリル）トリフェニルアミン（略称：ＴＣＴＡ）などが挙げられるが、これらに限定されることはない。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質である。
【００５４】
電子輸送性を有する有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質である。
【００５５】
なお、上記範囲外の移動度を有する物質であっても良く、例えば２，３−ビス（４−ジフェニルアミノフェニル）キノキサリン（略称：ＴＰＡＱｎ）、９−［４−（Ｎ−カルバゾリル）］フェニル−１０−フェニルアントラセン（以下、ＣｚＰＡと記す。）等を用いて形成してもよい。
【００５６】
また、有機化合物層３００は上記に示す有機化合物を複数混合して形成してもよい。また、上記に示す有機化合物を積層して形成してもよい。
【００５７】
また、有機化合物層３００は、正孔輸送性もしくは電子輸送性を有する有機化合物に絶縁物が混合されていても良い。なお、絶縁物は、均一に分散されている必要はない。絶縁物を混合することにより、有機化合物層３００のモルフォロジーを向上することができる。よって、部分的な膜の結晶化等を抑制することができるため、さらに記憶素子毎の挙動のばらつきを抑制することができる。
【００５８】
また、図３（Ｂ）に示すように、有機化合物を含む層１０５として、有機化合物層３００及びバッファ層３０１で形成してもよい。バッファ層３０１は、熱的及び化学的に安定な無機化合物または有機化合物で形成する。代表的には、無機絶縁物、無機半導体、または有機絶縁物で形成する。
【００５９】
バッファ層３０１が無機絶縁物または有機絶縁物の場合は、トンネル効果により第１の電極層または第２の電極層から有機化合物層へ、正孔又は電子の電荷を注入する層である。バッファ層３０１は、所定の電圧において、トンネル効果により有機化合物層３００へ電荷を注入することが可能な厚さで形成する。バッファ層３０１の代表的な厚さは、０．１ｎｍ以上４ｎｍ以下、好ましくは０．１ｎｍ以上２ｎｍ以下の絶縁層である。バッファ層３０１の膜厚は、０．１ｎｍ以上４ｎｍ以下と極めて薄いため、バッファ層３０１においてトンネル効果が生じ、有機化合物層３００への電荷注入性が高まる。このため、バッファ層３０１は、厚さが４ｎｍより厚くなると、バッファ層３０１におけるトンネル効果が生じにくくなるので、有機化合物層３００への電荷注入が困難となり、記憶素子の書き込み時の印加電圧が上昇する。
【００６０】
バッファ層３０１を形成する無機絶縁物の代表例としては、酸化リチウム、酸化ナトリウム、酸化カリウム、酸化ルビジウム、酸化ベリリウム、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、酸化バリウム、酸化セシウム、酸化ジルコニウム、酸化ハフニウム、酸化フランシウム、酸化タンタル、酸化テクネチウム、酸化マンガン、酸化鉄、酸化コバルト、酸化パラジウム、酸化銀、アルミナ、酸化ガリウム、酸化ビスマス等に代表される絶縁性を有する酸化物が挙げられる。
【００６１】
また、バッファ層３０１を形成する無機絶縁物の代表例としては、フッ化リチウム、フッ化ナトリウム、フッ化カリウム、フッ化セシウム、フッ化ベリリウム、フッ化マグネシウム、フッ化カルシウム、フッ化ストロンチウム、フッ化バリウム、フッ化アルミニウム、フッ化銀、フッ化マンガン等に代表される絶縁性を有するフッ化物、塩化リチウム、塩化ナトリウム、塩化カリウム、塩化セシウム、塩化ベリリウム、塩化カルシウム、塩化バリウム、塩化アルミニウム、塩化スズ、塩化銀、塩化亜鉛、塩化チタン、塩化ストロンチウム、塩化鉄、塩化パラジウム、塩化アンチモン、塩化ストロンチウム、塩化タリウム、塩化銅、塩化マンガン、塩化ルテニウム等に代表される絶縁性を有する塩化物、臭化カルシウム、臭化セシウム、臭化銀、臭化バリウム、臭化リチウム等に代表される絶縁性を有する臭化物、ヨウ化ナトリウム、ヨウ化カリウム、ヨウ化バリウム、ヨウ化タリウム、ヨウ化銀、ヨウ化チタン、ヨウ化カルシウム、ヨウ化珪素、ヨウ化セシウム等に代表される絶縁性を有するヨウ化物が挙げられる。
【００６２】
また、バッファ層３０１を形成する無機絶縁物の代表例としては、炭酸リチウム、炭酸カルシウム、炭酸ナトリウム、炭酸マンガン、炭酸ストロンチウム、炭酸バリウム、炭酸鉄、炭酸コバルト、炭酸ニッケル、炭酸銅、炭酸銀、炭酸亜鉛等に代表される絶縁性を有する炭酸塩、硫化リチウム、硫化カルシウム、硫化ナトリウム、硫化マグネシウム、硫化ストロンチウム、硫化バリウム、硫化チタン、硫化ジルコニウム、硫化マンガン、硫化鉄、硫化コバルト、硫化ニッケル、硫化銅、硫化銀、硫化亜鉛、硫化アルミニウム、硫化インジウム、硫化スズ、硫化アンチモン、硫化ビスマス等に代表される絶縁性を有する硫酸塩、硝酸リチウム、硝酸カリウム、硝酸ナトリウム、硝酸マグネシウム、硝酸カルシウム、硝酸ストロンチウム、硝酸バリウム、硝酸チタン、硝酸ジルコニウム、硝酸マンガン、硝酸鉄、硝酸コバルト、硝酸ニッケル、硝酸銅、硝酸銀、硝酸亜鉛、硝酸アルミニウム、硝酸インジウム、硝酸スズ等に代表される絶縁性を有する硝酸塩、窒化アルミニウム、窒化珪素等に代表される絶縁性を有する窒化物が挙げられる。
【００６３】
なお、バッファ層３０１を無機絶縁物で形成する場合、バッファ層３０１の膜厚は、０．１ｎｍ以上４ｎｍ以下が好ましい。絶縁層の膜厚が４ｎｍ以上になると、書き込み時の印加電圧が上昇する。
【００６４】
バッファ層３０１を形成する有機絶縁物の代表例としては、ポリイミド、アクリル樹脂、ポリアミド、ベンゾシクロブテン樹脂、ポリエステル、ノボラック樹脂、メラミン樹脂、フェノール樹脂、エポキシ樹脂、シリコーン樹脂、フラン樹脂、ジアリルフタレート樹脂等に代表される有機樹脂が挙げられる。
【００６５】
また、バッファ層３０１は無機絶縁物、有機絶縁物、半導体で形成された層を単層で設けてもよいし、異なる無機絶縁物、有機絶縁物、半導体で形成された層を積層させて複数層としても良い。例えば、無機絶縁物層及び半導体層の積層、無機絶縁物層及び有機絶縁物層の積層、有機絶縁物層及び半導体層の積層等を適宜用いることができる。
【００６６】
バッファ層３０１を形成する無機半導体の代表例としては、シリコン、ゲルマニウム、酸化モリブデン、酸化スズ、酸化ビスマス、酸化バナジウム、酸化チタン、酸化鉄、酸化クロム、酸化銅、酸化マンガンシリコン、酸化ニッケル、酸化亜鉛、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、酸化インジウム、リン化インジウム、窒化インジウム、硫化カドミウム、テルル化カドミウム、チタン酸ストロンチウムなどの半導体を用いることができる。なお、バッファ層３０１は必ずしも一種の半導体から構成される必要はなく、複数の半導体材料が混合されていても良い。
【００６７】
なお、バッファ層３０１を無機半導体で形成する場合、バッファ層３０１の膜厚は、０．１ｎｍ以上であれば特に限定されず、例えば１０ｎｍ以下の薄い膜厚でも良いし、それ以上であっても良い。
【００６８】
バッファ層３０１の形成方法としては、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いることができる。また、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いることができる。
【００６９】
また、図３（Ｃ）に示すように、有機化合物を含む層１０５として、有機化合物層３００及び凹凸を有する連続的なバッファ層３０２を用いて形成してもよい。但し、バッファ層の凸部における厚さは０．１ｎｍ以上１０ｎｍ以下、好ましくは２ｎｍ以上８ｎｍ以下、凹部における厚さは、０．１ｎｍ以上４ｎｍ未満、好ましくは１ｎｍ以上２ｎｍ未満であることが好ましい。
【００７０】
また、図３（Ｄ）に示すように、有機化合物を含む層１０５として、有機化合物層３００及び分散された非連続な絶縁層３０３を用いて形成してもよい。非連続な絶縁層３０３は、島状、縞状、網目状等の形状を有してもよい。
【００７１】
更には、バッファ層３０１〜３０３の代わりに、絶縁性粒子を設けてもよい。このときの絶縁性粒子は、粒径は０．１ｎｍ以上４ｎｍ以下、さらには１ｎｍ以上４ｎｍ以下であることが好ましい。
【００７２】
なお、図３（Ｂ）〜（Ｄ）では、第１の電極層１０３及び有機化合物層３００の間にバッファ層３０１〜３０３を設けたが、第２の電極層１０６及び有機化合物層３００の間にバッファ層３０１〜３０３を設けてもよい。
【００７３】
さらには、図３（Ｅ）に示すように、第１の電極層１０３及び有機化合物層３００の間と、有機化合物層３００及び第２の電極層１０６の間に、上記バッファ層３０１〜３０３または絶縁性粒子を設けてもよい。
【００７４】
第１の電極層１０３及び有機化合物層３００の間、または有機化合物層３００及び第２の電極層１０６の間に、厚さが４ｎｍ以下、好ましくは２ｎｍ以下の無機絶縁物または有機絶縁物で形成されるバッファ層を設けることにより、当該絶縁層にトンネル電流が流れるため、記憶素子の書き込み時の印加電圧及び電流値のばらつきを低減することが可能である。また、第１の電極層１０３及び有機化合物層３００の間、または有機化合物層３００及び第２の電極層１０６の間に、厚さが４ｎｍ以下、好ましくは２ｎｍ以下の無機絶縁物または有機絶縁物で形成されるバッファ層を設けることにより、トンネル効果による電荷注入性が上昇し、有機化合物層３００の膜厚を厚くすることが可能であり、初期状態でのショートを防止することが可能である。この結果、記憶装置及び半導体装置の信頼性を向上させることが可能である。
【００７５】
また、上記構成とは異なる構成として、第１の電極層１０３及び有機化合物を含む層１０５の間、もしくは第２の電極層１０６と有機化合物を含む層１０５の間に、整流作用を有する素子を設けてもよい（図３（Ｆ））。整流作用を有する素子とは、代表的には、ショットキーダイオード、ＰＮ接合を有するダイオード、ＰＩＮ接合を有するダイオード、あるいはゲート電極とドレイン電極を接続したトランジスタ等がある。もちろん、他の構成のダイオードでも構わない。ここでは、第１の電極層１０３と有機化合物を含む層１０５の間に、半導体層３０４、３０５を含むＰＮ接合ダイオード３０６を設けた場合を示す。半導体層３０４、３０５のうち、一方はＮ型半導体であり、他方はＰ型半導体である。このように整流作用を有する素子を設けることにより、メモリセルの選択性を向上し、読み出しや書き込みを向上させることができる。
【００７６】
次に、図１（Ｂ）に示すように、第２の電極層１０６上に封止層１１１を形成する。次に、封止層１１１表面に粘着部材１１２を貼りあわせる。
【００７７】
封止層１１１は、塗布法を用いて組成物を塗布し、乾燥加熱して形成することが好ましい。このような封止層１１１としては、後の剥離工程での保護層として設けるため、表面の凹凸の少ない絶縁層であることが好ましい。このような絶縁層は、塗布法により形成することができる。また、ＣＶＤ法やスパッタリング法等により薄膜を形成した後、ＣＭＰ法により表面を研磨して封止層１１１を形成してもよい。また、ＣＶＤ法やスパッタリング法等により薄膜を形成した後レジスト層を形成し、レジスト層及び薄膜をエッチングして封止層１１１を形成してもよい。
【００７８】
塗布法を用いて形成された封止層１１１は、アクリル樹脂、ポリイミド樹脂、メラミン樹脂、ポリエステル樹脂、ポリカーボネート樹脂、フェノール樹脂、エポキシ樹脂、ポリアセタール、ポリエーテル、ポリウレタン、ポリアミド（ナイロン）、フラン樹脂、ジアリルフタレート樹脂等の有機化合物、シリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサンポリマー、又はアルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素に結合される水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマーで形成される。また、上記のＣＶＤ法やスパッタリング法等により形成される薄膜としては、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素等がある。
【００７９】
ここでは、封止層１１１は、塗布法により組成物を塗布し、焼成してエポキシ樹脂を形成する。
【００８０】
粘着部材１１２としては、光可塑型粘着フィルム、熱可塑型粘着フィルム等を用いることができる。なお、粘着部材１１２として、フィルムの代わりに、粘着性を有するテープ、シート、基板、ローラ等を適宜用いることができる。また、粘着部材１１２として、光可塑型粘着フィルム、熱可塑型粘着フィルム等を用いた後、ローラで巻きとることができる。さらには、粘着部材１１２の代わりに、静電気力や吸着力により封止層１１１の表面に付着する部材を着設してもよい。ここでは、粘着部材１１２として、光可塑型粘着フィルムを用いる。
【００８１】
なお、第１の絶縁層１０２、第１の電極層１０３、絶縁層１０４、有機化合物を含む層１０５、第２の電極層１０６、封止層１１１のいずれかを形成した後、剥離層１０１の金属酸化物層を脆弱化させるための加熱処理を行ってもよい。または、隔壁として機能する絶縁層１０４若しくは封止層１１１を形成する際の加熱と共に、剥離層１０１の金属酸化物層を脆弱化させてもよい。
【００８２】
次に、図１（Ｃ）に示すように、剥離層１０１及び下地膜として機能する絶縁層１０２の間を剥離する。ここでは、剥離層１０１に形成される金属酸化物層において、剥離層を有する基板１００及び素子層１１０を物理的手段により剥離する。物理的手段とは、力学的手段または機械的手段を指し、何らかの力学的エネルギー（機械的エネルギー）を変化させる手段を指している。物理的手段は、代表的には機械的な力を加えること（例えば人間の手や把持具による剥離や、ローラを回転させる分離処理）である。
【００８３】
なお、本実施の形態においては、基板と素子層との間に、金属層及び金属酸化物層を有する剥離層を形成し、当該金属酸化物層を加熱処理により脆弱化して、当該素子層を物理的に剥離する方法を用いたがこれに限られない。（１）基板と素子層との間に、剥離層として水素を含む非晶質珪素層を設け、レーザ光の照射により非晶質珪素層に含まれる水素ガスを放出させて基板を剥離する方法、（２）基板と素子層との間に金属層及び金属酸化物層を有する剥離層を形成し、当該金属酸化物層を結晶化により脆弱化し、剥離層を溶液によりエッチングで除去する方法、（３）素子層及び封止層１１１が形成された基板１００のみを機械的に削除する、又は溶液やＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスにより基板１００をエッチングで除去する方法、（４）基板と素子層との間に剥離層として金属層及び金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化し、金属層の一部を溶液やＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化物層において物理的に剥離する方法等を適宜用いることが出来る。
【００８４】
ここでは、第２の電極層１０６は、スズを含む合金で形成されており、弾性を有するため変形しやすい。このため、剥離層１０１及び下地膜として機能する絶縁層１０２の間を剥離する際に、素子層１１０及び封止層１１１に力が加わり、素子層１１０及び封止層１１１が曲げられることがあっても、第２の電極層１０６で当該力を吸収するため、有機化合物を含む層１０５及び第２の電極層１０６で剥れずに、剥離層１０１及び下地膜として機能する絶縁層１０２の間で剥れる。
【００８５】
次に、図１（Ｄ）に示すように、粘着部材１１２を封止層１１１から剥す。この結果、薄型で信頼性の高い記憶装置１１３を作製することができる。
【００８６】
また、図１（Ｃ）の後、図２（Ａ）に示すように、下地膜として機能する絶縁層１０２に可撓性基板１２０を接着材１２２を用いて貼りあわせてもよい。
【００８７】
可撓性基板１２０としては、可撓性を有する基板を用いることが好ましく、薄くて軽いものが好ましい。代表的には、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルスルホン）、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等のプラスチック基板、繊維質な材料からなる紙、セラミックシート等を用いることができる。当該基板を用いる場合、封止層１１１と可撓性基板１２０との間に接着材１２２を設けて、封止層１１１及び可撓性基板１２０を貼りあわせる。
【００８８】
また、可撓性基板１２０として、繊維質な材料からなる紙または基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム等）と接着性有機樹脂フィルム（アクリル系有機樹脂、エポキシ系有機樹脂等）との積層フィルムなどを用いることもできる。当該基板を用いる場合、可撓性基板１２０及び絶縁層１０２を熱圧着し、接着性有機樹脂フィルムを可塑化させた後、硬化させることで、積層フィルムに絶縁層１０２を固着させることができる。この場合は、絶縁層１０２及び可撓性基板１２０の間に接着材１２２を別途設ける必要は無い。
【００８９】
この後、図２（Ｂ）に示すように、封止層１１１から粘着部材１１２を剥すことにより、記憶装置１２８を形成することができる。
【００９０】
この後、図２（Ｃ）に示すように、封止層１１１に接着材１２３を用いて可撓性基板１２５を貼り付けて、記憶装置１２６を形成することができる。
【００９１】
図２（Ｂ）に示す記憶装置１２８のように素子層１１０または封止層１１１の一方の面に可撓性基板を有することで、記憶装置の機械的強度を高めることが可能である。また、図２（Ｃ）に示す記憶装置１２６のように素子層１１０及び封止層１１１の周囲を可撓性基板で封止することにより、機械的強度及び外部環境に対する耐性を高めることが可能である。
【００９２】
以上の工程により、歩留まり高く記憶素子を有するフレキシブルな記憶装置を作製することができる。
【００９３】
次に、上記で示す記憶装置のデータの書き込み動作及び読み出し動作について図４を用いて示す。
【００９４】
図４（Ａ）に示すように、メモリセル２１は、ワード線Ｗｙ（１≦ｙ≦ｎ）に接続される第１の電極層と、ビット線Ｂｘ（１≦ｘ≦ｍ）に接続される第２の電極層と、有機化合物を含む層とを有する。有機化合物を含む層は、第１の電極層と第２の電極層の間に設けられる。
【００９５】
メモリセルにデータの書き込みを行う際の動作について説明する。データの書き込みは、電気的作用によりデータの書き込みを行う場合について説明する。なお、書き込みはメモリセルの電気特性を変化させることで行うが、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気特性を変化させた状態を「１」とする。
【００９６】
メモリセル２１にデータ「１」を書き込む場合、まず、デコーダ１３３、１３４およびセレクタ１３５によってメモリセル２１を選択する。具体的には、デコーダ１３４によって、メモリセル２１に接続されるワード線Ｗ３に所定の電圧Ｖ２を印加する。また、デコーダ１３３とセレクタ１３５によって、メモリセル２１に接続されるビット線Ｂ３を読み出し／書き込み回路１３６に接続する。そして、読み出し／書き込み回路１３６からビット線Ｂ３へ書き込み電圧Ｖ１を出力する。こうして、当該メモリセル２１を構成する第１の電極層と第２の電極層の間には電圧Ｖｗ＝Ｖ１−Ｖ２を印加する。電位Ｖｗを適切に選ぶことで、当該導電層間に設けられた有機化合物を含む層の特性を物理的もしくは電気的に変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の電極層と第２の電極層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよく、電圧Ｖｗは５〜１５Ｖ、あるいは−５〜−１５Ｖとすればよい。例えば、（Ｖ１、Ｖ２）＝（０Ｖ、５〜１５Ｖ）、あるいは（３〜５Ｖ、−１２〜−２Ｖ）などとすることができる。
【００９７】
なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とすればよい。メモリセル中のメモリ素子には、ダイオード特性など、選択性を確保できる特性を有する必要がある。
【００９８】
一方、メモリセル２１にデータ「０」を書き込む場合は、メモリセル２１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ１３３、１３４およびセレクタ１３５によってメモリセル２１を選択するが、読み出し／書き込み回路１３６からビット線Ｂ３への出力電位を、選択されたワード線Ｗ３の電位あるいは非選択ワード線の電位と同程度とし、メモリセル２１を構成する第１の電極層と第２の電極層の間に、メモリセル２１の電気特性を変化させない程度の電圧（例えば−５〜５Ｖ）を印加すればよい。
【００９９】
次に、メモリセルからデータの読み出しを行う際の動作について説明する（図４（Ｂ）、（Ｃ）参照）。データの読み出しは、メモリセルの電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する第１の電極層と第２の電極層の間の実効的な電気抵抗（以下、単にメモリセルの電気抵抗と呼ぶ）が、読み出し電圧においてＲ０、データ「１」を有するメモリセルの電気抵抗を、読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路は、読み出し部分の構成として、例えば、図４（Ｂ）に示す抵抗素子１４６と差動増幅器１４７を用いた回路１３６を考えることができる。抵抗素子１４６は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。抵抗素子１４６の代わりにトランジスタ１４８を用いても良いし、差動増幅器の代わりにクロックドインバータ１４９を用いることも可能である（図４（Ｃ））。クロックドインバータ１４９には、読み出しを行うときにＨｉ、行わないときにＬｏｗとなる信号又は反転信号が入力される。勿論、回路構成は図４（Ｂ）及び（Ｃ）に限定されない。
【０１００】
メモリセル２１からデータの読み出しを行う場合、まず、デコーダ１３３、１３４およびセレクタ１３５によってメモリセル２１を選択する。具体的には、デコーダ１３４によって、メモリセル２１に接続されるワード線Ｗ３に所定の電圧Ｖｙを印加する。また、デコーダ１３３とセレクタ１３５によって、メモリセル２１に接続されるビット線Ｂ３を読み出し／書き込み回路１３６の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、抵抗素子１４６（抵抗値Ｒｒ）とメモリセル２１（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル２１がデータ「０」を有する場合には、Ｖｐ０＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル２１がデータ「１」を有する場合には、Ｖｐ１＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図４（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図４（Ｃ）では、クロックドインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔとして、データ「０」／「１」に応じて、Ｌｏ／Ｈｉ（もしくはＨｉ／Ｌｏ）が出力され、読み出しを行うことができる。
【０１０１】
例えば、差動増幅器をＶｄｄ＝３Ｖで動作させ、Ｖｙ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、メモリセルの読み出しを行うことができる。
【０１０２】
上記の方法によると、有機化合物を含む層１０５の電気抵抗は、抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。
【０１０３】
以上に示すように、本実施の形態により、記憶機能の信頼性の高いフレキシブルな記憶装置を歩留まり高く作製することができる。
【０１０４】
（実施の形態２）
本実施の形態では、上記実施の形態で示した剥離方法を用いて形成した記憶装置の他の形態について説明する。代表的には、メモリセルにスイッチング素子及び記憶素子を有するメモリセルアレイを有する記憶装置の主要な構成について、図５及び図６を用いて説明する。図５は本実施の形態の記憶装置の断面図を示し、図６は本実施の形態の記憶装置の構造を示す。
【０１０５】
図６（Ａ）に示すように、本実施の形態の記憶装置２２１はメモリセルアレイ２２２及びメモリセルアレイ２２２を駆動する駆動回路を有する。メモリセルアレイ２２２は、複数のメモリセル２２０がマトリクス状に設けられている。また、図６（Ａ）及び図５に示すように、記憶装置２２１は、下地膜として機能する絶縁層１５０上に、駆動回路を構成するトランジスタ、ここではデコーダ２２４を構成するトランジスタ１５２、スイッチング素子として機能するトランジスタ１５１、及び当該トランジスタ１５１に接続された記憶素子１０７が形成される。記憶素子１０７は、絶縁層２０５上に形成される第１の電極層１０３、有機化合物を含む層１０５、及び第２の電極層１０６を有する。なお、有機化合物を含む層１０５は、第１の電極層１０３、及び第１の電極層１０３の一部を覆う隔壁として機能する絶縁層１０４上に形成される。また、トランジスタ１５１として、薄膜トランジスタを用いている。また、第２の電極層１０６を覆って保護層として機能する絶縁層を有してもよい。
【０１０６】
また、下地膜として機能する絶縁層１５０から第２の電極層１０６の積層体を覆うように封止層１１１が形成される。ここでは、封止層１１１に覆われる積層体を素子層２０１と示す。
【０１０７】
また、素子層２０１及び封止層１１１は可撓性基板１２０、１２５で封止されている。なお、可撓性基板１２０は接着材１２２で封止層１１１に貼り付けられており、可撓性基板１２５は接着材１２３で封止層１１１に貼り付けられている。
【０１０８】
基板上に形成された素子層２０１の剥離方法、並びに素子層及び封止層１１１への可撓性基板の貼り付け方法に関しては、上記実施の形態を適宜適用することができる。
【０１０９】
トランジスタ１５１、１５２は、Ｓｉウエハーを用いたＭＯＳトランジスタ、ＳＯＩ基板を用いたＭＯＳトランジスタ、薄膜トランジスタ、有機半導体トランジスタ等を適宜用いることができる。ここでは、トランジスタ１５１、１５２として薄膜トランジスタを用いて示す。なお、ここでは、薄膜トランジスタとしてトップゲート型の薄膜トランジスタを示しているがこれに限定される物ではない。ボトムゲート型の薄膜トランジスタを適用することが可能である。
【０１１０】
記憶素子１０７は、絶縁層２０５上に形成される。このように、絶縁層２０５を設けて記憶素子１０７を形成することによって第１の電極層１０３を自由にレイアウトすることができる。つまり、トランジスタ１５１の上方に記憶素子１０７を形成することが可能となる。その結果、記憶装置をより高集積化することが可能となる。
【０１１１】
絶縁層２０５は、上記実施の形態で示した絶縁層１０４と同様の材料および形成方法を適宜用いて形成することができる。
【０１１２】
素子層２０１及び封止層１１１に貼り付ける可撓性を有する基板としては、実施の形態１の可撓性基板１２０で示した可撓性基板、熱可塑性樹脂を有するフィルム、繊維質な材料からなる紙、セラミックシート等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。
【０１１３】
次に、本実施の形態で示す記憶装置のデータの書き込み動作及び読み出し動作について図６を用いて示す。
【０１１４】
メモリセル２２０は、ワード線Ｗｙ（１≦ｙ≦ｎ）と、ビット線Ｂｘ（１≦ｘ≦ｍ）と、トランジスタ１５１と、記憶素子１０７とを有する。記憶素子１０７は、一対の導電層の間に、有機化合物を含む層が挟まれた構造を有する。トランジスタ１５１のゲート電極はワード線と接続され、ソース電極もしくはドレイン電極のいずれか一方はビット線と接続され、残る一方は記憶素子が有する第１の電極層と接続される。記憶素子１０７の残る第２の電極層は接続端子と接続される。また、接続端子は共通電極（電位Ｖｃｏｍ）と接続される。
【０１１５】
次に、メモリセルアレイ２２２にデータの書き込みを行うときの動作について説明する。
【０１１６】
ここでは、３行３列目のメモリセル２２０に電気的作用によりデータを書き込む場合について説明する。なお、書き込みはメモリセルの電気特性を変化させることで行うが、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気特性を変化させた状態を「１」とする。
【０１１７】
メモリセル２２０にデータ「１」を書き込む場合、まず、デコーダ２２３、２２４およびセレクタ２２５によってメモリセル２２０を選択する。具体的には、デコーダ２２４によって、メモリセル２２０に接続されるワード線Ｗ３に所定の電圧Ｖ２２を印加する。また、デコーダ２２３とセレクタ２２５によって、メモリセル２２０に接続されるビット線Ｂ３を読み出し／書き込み回路２２６に接続する。そして、読み出し／書き込み回路２２６からビット線Ｂ３へ書き込み電圧Ｖ２１を出力する。
【０１１８】
こうして、メモリセルを構成するトランジスタ１５１をオン状態とし、記憶素子１０７に、ビット線を電気的に接続し、おおむねＶｗ＝Ｖｃｏｍ−Ｖ２１の電圧を印加する。なお、記憶素子１０７の第２の電極層は電位Ｖｃｏｍの共通電極に接続されている。電位Ｖｗを適切に選ぶことで、当該導電層間に設けられた有機化合物を含む層１０５を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作時において、データ「１」の状態の第１の電極層と第２の電極層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよく、単に短絡（ショート）させてもよい。なお、電位は、（Ｖ２１、Ｖ２２、Ｖｃｏｍ）＝（５〜１５Ｖ、５〜１５Ｖ、０Ｖ）、あるいは（−１２〜０Ｖ、−１２〜０Ｖ、３〜５Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５〜１５Ｖ、あるいは−５〜−１５Ｖとすればよい。
【０１１９】
なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。具体的には、非選択のワード線に接続されるメモリセルのトランジスタをオフ状態とする電位（例えば０Ｖ）を印加し、非選択のビット線は浮遊状態とするか、Ｖｃｏｍと同程度の電位を印加するとよい。
【０１２０】
一方、メモリセル２２０にデータ「０」を書き込む場合は、メモリセル２２０には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ２２３、２２４およびセレクタ２２５によってメモリセル２２０を選択するが、読み出し／書き込み回路２２６からビット線Ｂ３への出力電位をＶｃｏｍと同程度とするか、ビット線Ｂ３を浮遊状態とする。その結果、記憶素子１０７には、小さい電圧（例えば−５〜５Ｖ）が印加されるか、電圧が印加されないため、電気特性が変化せず、データ「０」書き込みが実現される。
【０１２１】
次に、電気的作用により、データの読み出しを行う際の動作について説明する。データの読み出しは、記憶素子１０７の電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し動作時においてＲ０、データ「１」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し動作時においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路は、読み出し部分の構成として、例えば、図６（Ｂ）に示す抵抗素子２４６と差動増幅器２４７を用いた回路２２６を考えることができる。抵抗素子２４６は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。抵抗素子２４６の代わりに、トランジスタ２５０を用いても良いし、差動増幅器の代わりにクロックドインバータ２５１を用いることも可能である（図６（Ｃ））。勿論、回路構成は図６（Ｂ）及び（Ｃ）に限定されない。
【０１２２】
３列３行目メモリセル２２０からデータの読み出しを行う場合、まず、デコーダ２２３、２２４およびセレクタ２２５によってメモリセル２２０を選択する。具体的には、デコーダ２２４によって、メモリセル２２０に接続されるワード線Ｗ３に所定の電圧Ｖ２４を印加し、トランジスタ１５１をオン状態にする。また、デコーダ２２３とセレクタ２２５によって、メモリセル２２０に接続されるビット線Ｂ３を読み出し／書き込み回路２２６の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、ＶｃｏｍとＶ０が抵抗素子２４６（抵抗値Ｒｒ）と記憶素子１０７（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル２２０がデータ「０」を有する場合には、Ｖｐ０＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル２２０がデータ「１」を有する場合には、Ｖｐ１＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図６（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図６（Ｃ）では、クロックドインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔが、データ「０」／「１」に応じて、Ｌｏ／Ｈｉ（もしくはＨｉ／Ｌｏ）が出力され、読み出しを行うことができる。
【０１２３】
例えば、差動増幅器をＶｄｄ＝３Ｖで動作させ、Ｖｃｏｍ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とし、トランジスタ１５１のオン抵抗を無視できるとすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、メモリセルの読み出しを行うことができる。
【０１２４】
上記の方法によると、記憶素子１０７の抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。
【０１２５】
以上に示すように、本実施の形態により、記憶機能の信頼性の高いフレキシブルな記憶装置を歩留まり高く作製することができる。
【０１２６】
（実施の形態３）
本実施の形態では、上記実施の形態で示した剥離方法を用いて形成した半導体装置の一形態について以下に説明する。代表的には、無線信号により命令やデータの送受信を行うことのできる半導体装置の主要な構成について、図７及び図８を用いて説明する。図７は本実施の形態の半導体装置の断面図を示し、図８は本実施の形態の半導体装置の構造を示す。
【０１２７】
図８は、無線信号により命令やデータの送受信を行うことのできる半導体装置の一構成例を示すブロック図である。このような半導体装置は、アンテナ３１２、高周波回路部３１３、電源回路部３１５、ロジック回路部３１７を要素として含んでいる。アンテナ３１２は、リーダライタとも呼ばれる通信装置と信号の送受信を行う。信号を送る搬送波の周波帯は、長波帯の３０〜１３５ｋＨｚ、短波帯の６．７８ＭＨｚ、１３．５６ＭＨｚ、２７．１２５ＭＨｚ、４０．６８ＭＨｚ、５．０ＭＨｚ、マイクロ波帯の２．４５ＧＨｚ、５．８ＧＨｚ、２４．１２５ＧＨｚ等が適用される。アンテナ３１２は通信周波数帯に応じてコイル型やモノポール若しくはダイポール型の形態となる。
【０１２８】
アンテナ３１２が受信した搬送波は、検波容量部３１４を介して電源回路部３１５と、ロジック回路部３１７に分流する。電源回路部３１５では整流回路部３２０によって半波整流され、それが保持容量部３２２に充電される。定電圧回路部３２４は受信した搬送波の電力に対してある一定以上の電力が供給されても、一定電圧を出力してこの半導体装置にあるロジック回路部３１７等の動作に必要な電力を供給する。
【０１２９】
高周波回路部３１３における復調回路部３１８は、搬送波を復調してロジック回路部３１７の動作に必要なクロック信号を生成し、さらにそれを補正する機能を有するＰＬＬ回路部３２８と、コード認識及び判定回路部３２６に信号を出力する。例えば、復調回路部３１８は、振幅変調（ＡＳＫ）の受信信号から、振幅の変動を”０”又は”１”の受信データとして検出する。復調回路部３１８は、例えばローパスフィルターを含んで構成されている。また、変調回路部３１６は送信データを振幅変調（ＡＳＫ）の送信信号として送信する。
【０１３０】
コード認識及び判定回路部３２６は、命令コードを認識し判定する。コード認識及び判定回路部３２６が認識及び判定する命令コードは、フレーム終了信号（ＥＯＦ、ｅｎｄ  ｏｆ  ｆｒａｍｅ）、フレーム開始信号（ＳＯＦ、ｓｔａｒｔ  ｏｆ  ｆｒａｍｅ）、フラグ、コマンドコード、マスク長（ｍａｓｋ  ｌｅｎｇｔｈ）、マスク値（ｍａｓｋ  ｖａｌｕｅ）等である。また、コード認識及び判定回路部３２６は、送信エラーを識別する巡回冗長検査（ＣＲＣ、ｃｙｃｌｉｃ  ｒｅｄｕｎｄａｎｃｙ  ｃｈｅｃｋ）機能も含む。コード認識及び判定回路部３２６からの結果は、メモリコントローラ部３３０に出力される。メモリコントローラ部３３０は、判定結果に基づいて、メモリ部３３２の読み出しを制御する。メモリ部３３２から読み出されたデータは、符号化回路部３３４にて符号化され、変調回路部３１６によって変調を行い、応答信号が生成する。
【０１３１】
メモリ部３３２の構成としては、上記実施の形態１で示すような記憶素子を有するメモリセルや、上記実施の形態２で示すようなスイッチング素子に接続される記憶素子を有するメモリセルを適宜用いることができる。また、上記実施の形態で示すようなメモリセルの他に固定データのみを記憶するマスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの任意読み出し書き込み可能メモリ、電荷蓄積浮遊電極を有する不揮発性メモリなどを適用することができる。
【０１３２】
このように、図８で示す半導体装置は、リーダライタとも呼ばれる通信装置からの命令を受信して、メモリ部３３２にデータを書き込み、若しくはメモリ部３３２からデータを読み出す機能を有している。
【０１３３】
次に、本実施の形態の半導体装置の断面構造について、図７を用いて説明する。
【０１３４】
ここで、半導体装置の一部として、メモリコントローラ部３３０、メモリ部３３２、アンテナ３１２、及び検波容量部３１４の断面図を示す（図７参照）。代表的には、下地膜として機能する絶縁層３２１上に、メモリコントローラ部３３０を構成するトランジスタ１５２、メモリ部３３２を構成するトランジスタ１５１及び当該トランジスタ１５１に接続された記憶素子１０７、検波容量部３１４の容量素子３３１及びトランジスタ３３３、アンテナ３１２を示す。なお、ここでは図示しないが、アンテナ３１２及びトランジスタ３３３は電気的に接続している。
【０１３５】
記憶素子１０７は、絶縁層２０５上に形成される第１の電極層１０３、有機化合物を含む層１０５、及び第２の電極層１０６を有する。第２の電極層１０６は、上記実施の形態で示すようにスズ合金層で形成される。なお、有機化合物を含む層１０５は、第１の電極層１０３、及び第１の電極層１０３の一部を覆う隔壁として機能する絶縁層１０４上に形成される。また、スイッチング素子として機能するトランジスタ１５１は、薄膜トランジスタを用いて形成する。また、第２の電極層１０６を及びアンテナ３１２を覆って保護層として機能する絶縁層を有してもよい。なお、下地膜として機能する絶縁層１５０からアンテナ３１２までの積層体を素子層３４１と示す。
【０１３６】
また、素子層３４１を覆うように封止層１１１が形成される。
【０１３７】
また、素子層３４１及び封止層１１１が可撓性基板１２０、１２５で封止されている。なお、可撓性基板１２０は接着材１２２で素子層３４１及び封止層１１１に貼り付けられており、可撓性基板１２５は接着材１２３で封止層１１１に貼り付けられている。
【０１３８】
基板上に形成された素子層３４１の剥離方法、及び素子層への可撓性基板の貼り付け方法に関しては、上記実施の形態を適宜適用することができる。
【０１３９】
以上に示すように、本実施の形態により、記憶機能の信頼性が高く、無線で情報を送受信することが可能なフレキシブルな半導体装置を歩留まり高く作製することができる。
【実施例１】
【０１４０】
本実施例では、無線信号により命令やデータの送受信を行うことのできる半導体装置において、スイッチング素子に接続される記憶素子がマトリクス状に配置されたメモリセルアレイを有する半導体装置の作製方法について、図９〜図１５を用いて以下に説明する。
【０１４１】
基板５０１上に剥離層５０２を形成する。基板５０１としてはガラス基板を用いる。また、剥離層５０２としては、金属層及び金属酸化物層の積層構造とする。金属層としては、スパッタリング法により得られる３０ｎｍ〜２００ｎｍのタングステン層、窒化タングステン層、またはモリブデン層を用いる。
【０１４２】
次に、金属酸化物層としては、金属層の表面を酸化させて金属酸化物層を形成する。金属酸化物層の形成方法は、純水やオゾン水を用いて表面を酸化して形成してもよいし、酸素プラズマで酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行って金属酸化物層を形成してもよい。また、後の絶縁層の形成工程で形成してもよい。この場合、絶縁層として酸化珪素層や酸化窒化珪素層をプラズマＣＶＤ法で形成する際に、剥離層５０２表面が酸化されて金属酸化物層が形成される。
【０１４３】
次に、金属酸化物層上に第１の絶縁層５０３を形成する。第１の絶縁層５０３としては、酸化珪素層、窒化珪素層または酸化窒化珪素層等の絶縁層を用いる。代表的な一例は第１の絶縁層５０３として２層構造から成り、ＰＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される窒化酸化珪素層を５０〜１００ｎｍ、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される酸化窒化珪素層を１００〜１５０ｎｍの厚さに積層形成する構造が採用される。また、第１の絶縁層５０３の一層として膜厚１０ｎｍ以下の窒化珪素層、或いは酸化窒化珪素層を用いることが好ましい。また、窒化酸化珪素層と、酸化窒化珪素層と、窒化珪素層とを順次積層した３層構造を用いてもよい。ここでは下地絶縁膜として第１の絶縁層５０３を形成した例を示したが、特に必要でなければ設ける必要はない。
【０１４４】
次に、第１の絶縁層５０３上に半導体層を形成する。半導体層は、非晶質構造を有する半導体層を公知の手段（スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜する。次に、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体層上に第１のフォトマスクを用いてレジストマスクを形成した後、所望の形状にエッチングして、半導体層を形成する。なお、プラズマＣＶＤ法を用いれば、第１の絶縁層と、非晶質構造を有する半導体層とを大気に触れることなく連続的に積層することができる。この半導体層の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体層の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１４５】
また、非晶質構造を有する半導体層の結晶化処理として連続発振のレーザを用いてもよく、非晶質半導体層の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体層を移動させて照射すればよい。
【０１４６】
また、非晶質構造を有する半導体層の結晶化処理としてＳＬＳ方式（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ  ｍｅｔｈｏｄ）を用いてもよい。ＳＬＳ法は、パルス発振のエキシマレーザー光を、スリット状のマスクを介して、試料に照射するものである。１ショット毎に、試料とレーザ光の相対位置をスーパーラテラル成長による結晶長さ程度ずらして結晶化を行うことで、人工的に制御したスーパーラテラル成長による結晶を連続的に形成させる方法である。
次に、必要があれば薄膜トランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【０１４７】
次に、後に容量素子の容量電極となる半導体層に第２フォトマスクを用いてレジストマスクを形成し、不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、半導体層にリン（Ｐ）を１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する。
【０１４８】
次に、フッ酸を含むエッチャントで半導体層表面の酸化層を除去すると同時に半導体層の表面を洗浄する。
【０１４９】
次に、半導体層を覆う第２の絶縁層を形成する。第２の絶縁層はプラズマＣＶＤ法またはスパッタリング法を用い、厚さを１〜２００ｎｍとする。好ましくは１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁層の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行う。第２の絶縁層は、後に形成される薄膜トランジスタのゲート絶縁層として機能する。
【０１５０】
次に、第２の絶縁層上にゲート電極５０４〜５０７、容量電極５０８を形成する。スパッタリング法を行って得られた膜厚１００ｎｍ〜５００ｎｍの導電層上に第３のフォトマスクを用いてレジストマスクを形成した後、所望の形状にエッチングして、ゲート電極５０４〜５０７、及び容量電極５０８を形成する。
【０１５１】
ゲート電極５０４〜５０７及び容量電極５０８の材料としては、シリコンとシリサイド反応する材料であればよく、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、ＷまたはＭｏを用いる。ゲート電極５０４〜５０７及び容量電極５０８を積層とする場合には、上層となる材料層が上述した材料であれば、下層となる材料層は、リン等の不純物元素をドーピングした多結晶シリコン層としてもよい。また、上層に上記材料を用い、下層に上記材料の窒化物を用いて形成してもよい。このとき下層を金属窒化物とすることで、上層の金属が、ゲート絶縁層やその下層の半導体層に拡散することを防ぐことができる。
【０１５２】
次に、ｐチャネル型薄膜トランジスタとする領域の半導体層を覆うように第４のフォトマスクを用いてレジストマスクを形成し、ｎチャネル型薄膜トランジスタとする領域の半導体層にゲート電極５０５〜５０７をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。ここでは、ｎチャネル型薄膜トランジスタとする領域の半導体層にリン（Ｐ）を１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する。
【０１５３】
次に、レジストマスクを除去して、ｎチャネル型薄膜トランジスタとする半導体層を覆うように第５のフォトマスクを用いてレジストマスクを形成し、ｐチャネル型薄膜トランジスタとする領域の半導体層にゲート電極５０４をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネル型薄膜トランジスタとする領域の半導体層にボロン（Ｂ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネル型薄膜トランジスタとする領域の半導体層に、ソース領域又はドレイン領域５１４、５１５、及びチャネル形成領域５１６が形成される。
【０１５４】
次に、ゲート電極５０４〜５０７及び容量電極５０８の両側面にサイドウォール５１０を形成する。サイドウォール５１０の作製方法としては、まず、第２の絶縁層、ゲート電極５０４〜５０７、及び容量電極５０８を覆うように、プラズマＣＶＤ法やスパッタリング法等により、珪素の酸化物又は珪素の窒化物の無機材料を含む層や、有機樹脂等の有機材料を含む層を単層又は積層して第３の絶縁層を形成する。次に、第３の絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極５０４〜５０７、容量電極５０８の側面に接する絶縁層（サイドウォール５１０）を形成する。なお、サイドウォール５１０の形成と同時に、第２の絶縁層の一部をエッチングして除去する。第２の絶縁層の一部が除去されることによって、残存するゲート絶縁層５１２は、ゲート電極５０４〜５０７、容量電極５０８、及びサイドウォール５１０の下方に形成される。
【０１５５】
次に、ｐチャネル型薄膜トランジスタとする半導体層を覆うように第６のフォトマスクを用いてレジストマスクを形成し、ｎチャネル型薄膜トランジスタとする領域の半導体層にゲート電極５０５〜５０７、容量電極５０８、及びサイドウォール５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後にレジストマスクは除去する。ここでは、ｎチャネル型薄膜トランジスタとする領域の半導体層にリン（Ｐ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域を形成することができる。その結果、ｎチャネル型薄膜トランジスタとする領域の半導体層に、ソース領域又はドレイン領域５１７、５１８、ＬＤＤ領域５１９、５２０、チャネル形成領域５２１が形成される。サイドウォール５１０の下方にＬＤＤ領域５１９、５２０が形成される。また、容量素子の容量電極となる半導体層に低濃度不純物領域５１１及び高濃度不純物領域５１３が形成される。
【０１５６】
ｎチャネル型薄膜トランジスタに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネル型薄膜トランジスタに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。
【０１５７】
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４の絶縁層５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００〜５５０℃で１〜１２時間の熱処理）または、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）を用いる。水素を含む第４の絶縁層５２２は、ＰＣＶＤ法により得られる窒化酸化珪素層を用いる。ここでは、水素を含む第４の絶縁層５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体層を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４の絶縁層５２２は、層間絶縁層の１層目である。
【０１５８】
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁層の２層目となる第５の絶縁層５２３及び３層目となる第６の絶縁層５２４を形成する。第５の絶縁層５２３及び第６の絶縁層５２４としては、酸化珪素層、窒化珪素層または酸化窒化珪素層などの絶縁層の単層または積層を用いる。ここでは第５の絶縁層５２３の膜厚は５０〜２００ｎｍ、第６の絶縁層５２４の膜厚は３００ｎｍ〜８００ｎｍとする。
【０１５９】
ここまでの工程を経た半導体装置の断面図が図９（Ａ）に相当する。
【０１６０】
次に、第９のフォトマスクを用いてレジストマスクを形成し、選択的に第４の絶縁層５２２、第５の絶縁層５２３、及び第６の絶縁層５２４をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホールをそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
【０１６１】
次に、フッ酸を含むエッチャントで露呈している半導体層表面の酸化層を除去すると同時に露呈している半導体層の表面を洗浄する。
【０１６２】
次に、スパッタリング法を用いて導電層を形成する。この導電層は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。
【０１６３】
次に、第１０のフォトマスクを用いてレジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極５２５〜５３２、ゲート引出配線５３５〜５３８、容量素子の容量配線５３３、５３４、５３９、記憶素子の第２の電極層の引出配線５４１、導電層５４２を形成する。なお、ここでは図示しないが、導電層５４２は、アンテナ及び電源部の薄膜トランジスタと電気的に接続している。導電層のエッチング後にレジストマスクを除去する。
【０１６４】
ここまでの工程を経た半導体装置の断面図が図９（Ｂ）に相当する。本実施例では１０枚のフォトマスクを用いて、同一基板上にロジック回路部の薄膜トランジスタと、メモリ部の薄膜トランジスタと、アンテナ及び電源部の薄膜トランジスタ及び容量素子とを形成することができる。
【０１６５】
次に、ロジック回路部６０１の薄膜トランジスタと、メモリ部６０２の薄膜トランジスタと、電源部６０３の薄膜トランジスタ及び容量素子を覆う第７の絶縁層５４０を形成する。第７の絶縁層５４０は、酸化珪素を含む絶縁層または有機樹脂層を用いる。無線チップの信頼性を向上させる上では酸化珪素を含む絶縁層を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂層を用いることが好ましい。第７の絶縁層５４０は、実施者が適宜、選択すればよい。また、本実施例では後に形成するアンテナが駆動回路及びメモリ部と重なる例を示しているため、第７の絶縁層５４０は、アンテナとの絶縁を図る層間絶縁層として機能している。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層の配線で引き回すため、第７の絶縁層５４０を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが駆動回路及びメモリ部と重ならないように配置できるため、第７の絶縁層５４０は特に設けなくともよい。
【０１６６】
次に、第１１のフォトマスクを用いてレジストマスクを形成し、選択的に第７の絶縁層５４０をエッチングして、引出配線５４１に達する開口と、導電層５４２に達する開口を形成する。そして、エッチング後にレジストマスクを除去する。
【０１６７】
次に、第７の絶縁層５４０上に金属層を形成する。金属層としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。次に、第１２のフォトマスクを用いてレジストマスクを形成し、選択的に金属層をエッチングして、記憶素子の第１の電極層５４３、引出配線５４１に接続する導電層５４４、及びアンテナの下地膜５４５を形成する。なお、ここでの第１の電極層５４３、導電層５４４、及び下地膜５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタリング法で選択的に形成することもできる。アンテナの下地膜５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に導電層５４４及び引出配線５４１を形成しなくともよい。
【０１６８】
ここまでの工程を経た半導体装置の断面図が図９（Ｃ）に相当する。
【０１６９】
次に、第１の電極層５４３、導電層５４４、アンテナの下地膜５４５、及び第７の絶縁層５４０を覆うように、第８の絶縁層５４８を形成する。第８の絶縁層としては、第７の絶縁層５４０と同様の材料を用いて形成することができる。ここでは、０．８〜１．５μｍの感光性ポリイミドを塗布し第１３のフォトマスクを用いて感光性ポリイミドを露光及び現像した後、２００〜３５０℃で加熱して、第８の絶縁層５４８を形成する。
【０１７０】
次に、下地膜５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタリング法を用いてＡｌまたはＡｇなど金属層を形成した後、フォトマスクを用いてエッチングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成すればよい。ここでは、銀ペーストを用いて印刷したのち、２００〜３５０℃で焼成して、厚さ５〜２０μｍのアンテナ５４６を形成する。
【０１７１】
次に、第１の電極層５４３及び第８の絶縁層５４８の一部に有機化合物を含む層５４９を形成する。有機化合物を含む層５４９は、蒸着法、塗布法、液滴吐出法、印刷法等を適宜用いることができる。ここでは、厚さ１〜４ｎｍのフッ化カルシウム層を蒸着法により蒸着した後、厚さ５〜２０ｎｍのＣｚＰＡを蒸着して有機化合物を含む層５４９を形成する。
【０１７２】
ここまでの工程を経た半導体装置の断面図が図１０（Ａ）に相当する。
【０１７３】
次に、有機化合物を含む層５４９、導電層５４４、及び第８の絶縁層５４８の一部に記憶素子の第２の電極層５５０を形成する。第２の電極層５５０は導電層５４４にも接続する。第２の電極層５５０は、蒸着法、スパッタリング法、塗布法、液滴吐出法、印刷法等を適宜用いることができる。ここでは、厚さ５０〜２００ｎｍのスズ及び銀の合金層を蒸着法により蒸着して第２の電極層５５０を形成する。
【０１７４】
ここまでの工程を経た半導体装置の断面図が図１０（Ｂ）に相当する。本実施例では、同一基板上にロジック回路部６０１の薄膜トランジスタと、メモリ部６０２の薄膜トランジスタ及び記憶素子６００と、電源部６０３の薄膜トランジスタ及びアンテナとを形成することができる。
【０１７５】
また、本実施例では、フォトマスクを用いてレジストマスクを形成した例を示したが、特に当該技術に限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
【０１７６】
次に、第８の絶縁層５４８、第２の電極層５５０、アンテナ５４６を覆うように第９の絶縁層５５１を形成する。第９の絶縁層５５１としては、表面の凹凸差を低減することが好ましいため、有機樹脂を用いて形成することが好ましい。ここでは、エポキシ樹脂を印刷法により印刷し、１６０度３０分で焼成して厚さ１０〜３０μｍの第９の絶縁層５５１を形成する。なお、第１の絶縁層から第２の電極層までの積層体を素子層５５４と示す。また、第９の絶縁層５５１は素子層５５４を封止する封止層として機能する。
【０１７７】
次に、後の剥離工程を容易に行うために、レーザ光を照射して、溝を形成する（図示しない。）
【０１７８】
次に、第９の絶縁層５５１上に支持部材５５２を設ける。ここでは、支持部材５５２として粘着層５５３を有するフィルムを第９の絶縁層５５１に貼り付ける。
【０１７９】
ここまでの工程を経た半導体装置の断面図が図１１（Ａ）に相当し、半導体装置の斜視図が図１４（Ａ）に相当する。また、図１４（Ａ）のＡ−Ｂの断面図が図１４（Ｂ）に相当する。
【０１８０】
次に、基板５０１から素子層及び封止層を剥離する。具体的には、剥離層５０２において、基板５０１と、素子層５５４及び絶縁層５５１を物理的手段により剥離する。物理的手段とは、力学的手段または機械的手段を指し、何らかの力学的エネルギー（機械的エネルギー）を変化させる手段を指している。物理的手段は、代表的には機械的な力を加えること（例えば人間の手や把持具による剥離や、ローラを回転させる分離処理）である。ここでは、粘着性を有するローラ５６１を支持部材５５２表面に貼り付け、ローラ５６１を回転させることで、基板５０１から、素子層５５４及び絶縁層５５１、具体的には金属酸化物層内、第１の絶縁層５０３と剥離層５０２の界面、又は剥離層５０２内で剥離が生じ、比較的小さな力で素子層５５４及び絶縁層５５１を基板５０１から引き剥がすことができる。
【０１８１】
ここまでの工程を経た半導体装置の断面図が図１１（Ｂ）に相当し、半導体装置の斜視図が図１４（Ｃ）に相当する。また、図１４（Ｃ）のＡ−Ｂの断面図が図１４（Ｄ）に相当する。
【０１８２】
次に、剥離層からはがれた素子層５５４及び絶縁層５５１に第１の可撓性基板を接着させる。ここでは、接着剤５６３を用いて素子層５５４及び絶縁層５５１表面に第１の可撓性基板５６２を貼り付ける。
【０１８３】
第１の可撓性基板５６２としては、実施の形態１で示す可撓性基板１２０を適宜用いることができる。また、紙、プリプレグ、セラミックシートなどを用いることができる。接着剤５６３としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【０１８４】
ここまでの工程を経た半導体装置の断面図が図１２（Ａ）に相当し、半導体装置の斜視図が図１４（Ｅ）に相当する。また、図１４（Ｅ）のＡ−Ｂの断面図が図１４（Ｆ）に相当する。
【０１８５】
次に、図１４（Ｇ）及び（Ｈ）に示すように、第１の可撓性基板５６２が上側、支持部材５５２が下側になるようにひっくり返し、第１の可撓性基板５６２、素子層５５４、及び絶縁層５５１を切断手段５６４により切断し、個々の薄膜集積回路に分断する。切断手段５６４としては、レーザカット法、ダイシング法、スクライビング法等を適宜用いることができる。ここでは、支持部材５５２を分断せず、第１の可撓性基板５６２、絶縁層５５１、及び素子層５５４を分断するようにカッターを用いて切断する。
【０１８６】
この結果、図１５（Ａ）及び（Ｂ）に示すように、素子層及び封止樹脂に溝５７１が形成される。分断された素子層を薄膜集積回路５７２と示し、分断された封止樹脂を樹脂層５７５と示し、薄膜集積回路５７２、樹脂層５７５、及び分断された第１の可撓性基板５７３を積層体５８６と示す。
【０１８７】
ここまでの工程を経た積層体５８６のＡ−Ｂの断面図が図１２（Ｂ）に相当する。
【０１８８】
次に、図１５（Ｃ）に示すように、支持部材５５２上に設けられる積層体５８６をピックアップ装置でピックアップし、第２の可撓性基板５８３上に貼り付ける。なお、第２の可撓性基板５８３は供給ロール５８１から繰り出される。また、積層体５８６が貼り付けられた第２の可撓性基板５８３は回収ロール５８２に回収される。また、第２の可撓性基板５８３の表面には接着層５８４があり、当該接着層により第２の可撓性基板５８３に積層体５８６を貼り付けることができる。
【０１８９】
第２の可撓性基板５８３としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。
【０１９０】
また、紙の形成途中に積層体を配置して、１枚の紙の内部に積層体を設けることもできる。また、図１５（Ｃ）のＣ−Ｄの断面図が図１５（Ｄ）に相当する。
【０１９１】
次に、１５（Ｅ）に示すように、第２の可撓性基板５８３で積層体５８６が設けられる面に接着剤５９４を用いて第３の可撓性基板５９３を貼り付ける。具体的には、積層体５８６が設けられる第２の可撓性基板５８３が供給用ロール５９１から繰り出される。また、第３の可撓性基板５９３が供給用ロール５９２から繰り出させる。第２の可撓性基板及び第３の可撓性基板は一対のローラ５９５、５９６の圧力や回転速度により封止することができる。即ち、第２の可撓性基板５８３及び第３の可撓性基板５９３で積層体５８６を封止すると共に第２の可撓性基板５８３及び第３の可撓性基板５９３を接着することができる。
【０１９２】
ここまでの工程を経た半導体装置の断面図が図１３に相当し、半導体装置の斜視図が図１６（Ｅ）に相当する。また、図１５（Ｅ）のＣ−Ｄの断面図を図１５（Ｆ）示す。
【０１９３】
この後、第２の可撓性基板５８３及び第３の可撓性基板５９３が接する領域で切断手段を用いて切断するとで、フレキシブルな半導体装置を作製することができる。
【実施例２】
【０１９４】
本実施例では、第２の電極層としてスズ及びビスマスの合金層を用いた記憶素子を有する半導体装置について、以下に示す。
【０１９５】
本実施例では、基板上に記憶素子を有する半導体装置を作製し、半導体装置に測定装置を直接接続し、記憶素子に電圧を印加してデータの書き込みを行ったときの、書き込み電圧に対する書込み率について、図１９を用いて説明する。なお、ここでは、記憶素子に電圧を印加してショートさせることでデータの書き込みを行った。
【０１９６】
記憶素子は、基板上に、第１の電極層、有機化合物を含む層、第２の電極層の順に積層した素子であり、基板はガラス基板、第１の電極層は厚さ１００ｎｍのチタン層、有機化合物を含む層として厚さ１ｎｍの酸化スズ層及び厚さ１０ｎｍのＣｚＰＡ、第２の電極層は厚さ２００ｎｍのスズ及びビスマスの合金層を用いて形成した。
【０１９７】
なお、第１の導電層をスパッタリング法により形成した後、フォトリソグラフィー工程により第１の導電層上にレジストマスクを形成し、当該レジストマスクを用いて第１の導電層を選択的にエッチングして第１の電極層を形成した。また、有機化合物を含む層を蒸着法により形成した。また、第２の電極層は、モル比がスズ：ビスマス＝１：１．１の分量をタンタルボートに入れ、加熱しスズ及びビスマスが混合した融液を形成した後、当該融液を蒸着した。記憶素子は、上面形状が正方形であり、且つ一辺の長さが１０μｍの記憶素子を試料１と示す。また、当該構造を有し、上面形状が正方形であり、且つ一辺の長さが５μｍの記憶素子を試料２と示す。
【０１９８】
試料１の記憶素子に電圧を印加して書き込みを行ったときの書き込み率を図１９（Ａ）に示し、試料２の記憶素子の書き込み率を図１９（Ｂ）に示す。図１９（Ａ）及び（Ｂ）は、横軸が電圧値、縦軸が書き込み率である。また、書き込み時間を１０ｍ秒とした。試料１の記憶素子は９Ｖより高い電圧で書込みが開始され、１１Ｖで書込み成功率が１００％に達した。また、試料２は８Ｖより高い電圧で書込みが開始され、１１Ｖで書込み成功率が９５％に達した。
【０１９９】
次に、第２の電極層としてスズ及びビスマスの合金を蒸着して形成した記憶素子の書き込み率について、図２０を用いて示す。
【０２００】
図２０における書込み率は、以下の記憶素子を有する半導体装置の書込み電圧に対する書込み率を示す。記憶素子は、基板上に、第１の電極層、有機化合物を含む層、第２の電極層の順に積層した素子であり、基板はガラス基板、第１の電極層は厚さ１００ｎｍのチタン層、有機化合物を含む層として厚さ２ｎｍのフッ化カルシウム層、厚さ１０ｎｍのＣｚＰＡ、及び厚さ２ｎｍのフッ化カルシウム層、第２の電極層は厚さ３００ｎｍのスズ及びビスマスの合金層を用いて形成した。
【０２０１】
なお、図２０に示す記憶素子はそれぞれ、第１の導電層をスパッタリング法により形成した後、フォトリソグラフィー工程により第１の導電層上にレジストマスクを形成し、当該レジストマスクを用いて第１の導電層を選択的にエッチングして第１の電極層を形成した。また、有機化合物を含む層を蒸着法により形成した。また、第２の電極層は、モル比がスズ：ビスマス＝４３：５７のスズ及びビスマスの合金をタンタルボートに入れ、蒸着した。上面形状が正方形であり且つ一辺の長さが１０μｍの記憶素子の書込み率を直線で示し、同形状で一辺の長さが５μｍの記憶素子の書込み率を破線で示す。
【０２０２】
図２０は、横軸が電圧値、縦軸が書き込み率である。また、書き込み時間を１０ｍ秒とした。
【０２０３】
また、図２０から、上面形状の一辺の長さが１０μｍ及び５μｍの記憶素子それぞれを有する半導体装置において、８Ｖより高い電圧で書込みが開始され、１０Ｖで書込み成功率が１００％に達したことがわかる。
【０２０４】
以上のことから、第２の電極層にスズ及びビスマスの合金を用いることで、高い割合で書込みを行うことが可能である。また、有機化合物を含む層を、一対のフッ化カルシウム層で挟まれた有機化合物層で形成することで、書込み電圧のばらつきを低減することができる。
【実施例３】
【０２０５】
本実施例では、第２の電極層としてスズ及び銀の合金層を用いた記憶素子を有する半導体装置について、以下に示す。
【０２０６】
実施例１と同様に形成した半導体装置（但し、アンテナ５４６は、スパッタリング法により厚さ５μｍのアルミニウム層を形成した。）において、記憶素子の構造が異なる試料を３種類作製した。
【０２０７】
図２１（Ｃ）に示すように、試料３としては、第１の電極層７０１としてスパッタリング法により形成した厚さ１００ｎｍのチタン層、第２の電極層７０２として蒸着法により形成した厚さ２００ｎｍのスズ及び銀の合金層、有機化合物を含む層として蒸着法により形成した厚さ１ｎｍのＳｎＯ２層７０３及び蒸着法により形成した厚さ１０ｎｍのＣｚＰＡ層７０４を用いた。
【０２０８】
試料４としては、第１の電極層７０１としてスパッタリング法により形成した厚さ１００ｎｍのチタン層、第２の電極層７０２として蒸着法により形成した厚さ２００ｎｍのスズ及び銀の合金層、有機化合物を含む層として蒸着法により形成した厚さ１ｎｍのフッ化カルシウム層７０５及び蒸着法により形成した厚さ１０ｎｍのＣｚＰＡ層７０４を用いた。
【０２０９】
試料５としては、第１の電極層７０１としてスパッタリング法により形成した厚さ１００ｎｍのチタン層、第２の電極層７０２として蒸着法により形成した厚さ２００ｎｍのスズ及び銀の合金層、有機化合物を含む層として蒸着法により形成した厚さ１ｎｍのフッ化カルシウム層７０５、蒸着法により形成した厚さ１０ｎｍのＣｚＰＡ層７０４、及び厚さ１ｎｍのフッ化カルシウム層７０６を用いた。
【０２１０】
なお、試料３乃至試料５において、第２の電極層７０２は、タンタルボートにモル比がスズ：銀＝１：０．２７の分量を入れ、加熱しスズ及び銀が混合した融液を形成した後、当該融液を蒸着した。
【０２１１】
試料３乃至試料５を用いて図１１（Ｂ）に示すような剥離工程を行った。試料３の素子やその他形成された半導体素子を破壊することなく剥離できた剥離成功率は９２〜１００％であった。また、試料４の剥離成功率は７６％であった。また、試料５の剥離成功率は９６％であった。即ち、第２の電極層としてスズ及び銀の合金層を用いることで、歩留まり高く剥離を行うことができる。更には、歩留まり高く可撓性を有する半導体装置を作製することができる。
【０２１２】
次に、実施例１と同様にして形成した図１０（Ｂ）に示す半導体装置（但し、剥離層５０２及びアンテナ５４６は形成していない。）に直接測定装置を接続して行った書込み率を、図２１に示す。ここでの半導体装置は、剥離工程を経ずガラス基板上に形成された記憶素子を有する半導体装置である。
【０２１３】
図２１（Ａ）には、記憶素子の上面形状が正方形であり、且つ一辺の長さが１０μｍの試料３乃至試料５の書込み率を示し、図２１（Ｂ）には、記憶素子の上面形状が正方形であり、且つ一辺の長さが５μｍの試料３乃至試料５の書込み率を示す。
【０２１４】
また、それぞれのグラフにおいて、まる印は試料３、四角印は試料４、三角印は試料５の書込み率を示す。
【０２１５】
図２１（Ａ）より、それぞれの試料において７Ｖより高い印加電圧で書込みが始まり、１１Ｖの印加電圧により１００％の書込みが可能であった。また、図２１（Ｂ）より、７Ｖより高い印加電圧で書込みが始まり、１２Ｖの印加電圧により１００％の書込みが可能であった。
【０２１６】
次に、実施例１と同様に形成した図１３に示すような半導体装置の記憶素子にリーダライタを用いて無線で書込みを行ったときの書き込み成功率について、図２２に示す。ここでの半導体装置は、剥離工程を経て可撓性基板に貼り付けられた半導体装置である。また、半導体装置の動作可能な電圧範囲（１．６〜６．７Ｖ）内で、記憶素子に書き込みを行った。
【０２１７】
図２２（Ａ）には、図２１（Ｃ）に示す試料４の構造の記憶素子を有する半導体装置の書込み率を示し、図２２（Ｂ）には、図２１（Ｃ）に示す試料５の構造の記憶素子を有する半導体装置の書込み率を示す。
【０２１８】
図２２（Ａ）より、９９．２％の割合で１回のリーダライタからの書込み命令により記憶素子にデータを書き込むことが可能であることが分かる。また、図２２（Ｂ）より９３．９％の割合で１回のリーダライタからの書込み命令により記憶素子にデータを書き込むことが可能であることが分かる。即ち、良好な書き込み率を有する半導体装置を作製することができたことが分かる。
【０２１９】
次に、実施例１と同様に形成した図１３に示すような半導体装置を一定の条件で保存した後、記憶素子にリーダライタを用いて無線で書込みを行った時の書込率について、図２３に示す。ここでの半導体装置は、剥離工程を経て可撓性基板に貼り付けられた半導体装置である。また、半導体装置の動作可能な電圧範囲（１．６〜６．７Ｖ）内で、記憶素子に書き込みを行った。
【０２２０】
ここでは、図２１に示す試料３〜試料５それぞれにおいて、高温保存（＋８５℃）、高温高湿（＋８５℃、湿度８５％）を一定時間行った後、記憶素子にリーダライタを用いて無線で書込みを行った。また、保存時間はそれぞれ８４時間、２４０時間、５００度時間とした。
【０２２１】
図２３（Ａ）〜（Ｃ）は高温保存（＋８５℃）した半導体装置の書込み割合を示し、図２３（Ｄ）〜（Ｆ）は高温高湿（＋８５℃、湿度８５％）した半導体装置の書込み割合を示す。また、図２３（Ａ）及び（Ｄ）は、図２１（Ｃ）に示す試料３の測定結果を示し、図２３（Ｂ）及び（Ｅ）は、図２１（Ｃ）に示す試料４の測定結果を示し、図２３（Ｃ）及び（Ｆ）は、図２１（Ｃ）に示す試料５の測定結果を示す。
【０２２２】
図２３（Ｂ）及び（Ｅ）から、有機化合物を含む層として１ｎｍのフッ化カルシウム層及び１０ｎｍのＣｚＰＡ層で形成し、第２の電極層を２０ｎｍのスズ及び銀の合金で形成した記憶素子を有する半導体装置は、高温、高温高湿状態で長時間（それぞれ８４時間、２４０時間、５００時間）保存した後も、１度の書込み命令で情報を書き込むことができる。
【０２２３】
図２３（Ｃ）及び（Ｆ）から、有機化合物を含む層として１ｎｍのフッ化カルシウム層、１０ｎｍのＣｚＰＡ層、及び１ｎｍのフッ化カルシウム層で形成し、第２の電極層を２０ｎｍのスズ及び銀の合金で形成した記憶素子を有する半導体装置は、高温、高温高湿状態で長時間（それぞれ８４時間、２４０時間、５００時間）保存した後も、１度の書込み命令で情報を書き込むことができる。
【０２２４】
以上のことから、第２の電極層としてスズ及び銀の合金層を用いることで、高温保存、及び高温高湿保存における半導体装置のデータが変動する割合が低減したことがわかる。即ち、記憶素子の一方の電極にスズ及び銀の合金層を用いることで、記憶機能の信頼性を高めることができる。
【０２２５】
次に、第２の電極層としてスズ及び銀合金を蒸着して形成した記憶素子の書き込み率について、図２４を用いて示す。
【０２２６】
図２４（Ａ）における書込み率は、以下の記憶素子を有する半導体装置の測定結果を示す。記憶素子は、図２１（Ｃ）の試料４に示す素子であり、基板はガラス基板、第１の電極層は厚さ１００ｎｍのチタン層、有機化合物を含む層として厚さ２ｎｍのフッ化カルシウム層及び厚さ１０ｎｍのＣｚＰＡ、第２の電極層は厚さ２００ｎｍのスズ及び銀の合金層を用いて形成した。
【０２２７】
図２４（Ｂ）における書込み率は、以下の記憶素子を有する半導体装置の書込み電圧に対する書込み率を示す。記憶素子は、図２１（Ｃ）の試料５に示す素子であり、基板はガラス基板、第１の電極層は厚さ１００ｎｍのチタン層、有機化合物を含む層として厚さ２ｎｍのフッ化カルシウム層、厚さ１０ｎｍのＣｚＰＡ、及び厚さ２ｎｍのフッ化カルシウム層、第２の電極層は厚さ２００ｎｍのスズ及び銀の合金層を用いて形成した。
【０２２８】
なお、図２４（Ａ）及び（Ｂ）に示す記憶素子はそれぞれ、第１の導電層をスパッタリング法により形成した後、フォトリソグラフィー工程により第１の導電層上にレジストマスクを形成し、当該レジストマスクを用いて第１の導電層を選択的にエッチングして第１の電極層を形成した。また、有機化合物を含む層を蒸着法により形成した。また、第２の電極層は、モル比がスズ：銀＝１：０．０３５のスズ及び銀の合金をタンタルボートに入れ、蒸着した。上面形状が正方形であり、且つ一辺の長さが１０μｍの記憶素子の書込み率を直線で示し、同形状で一辺の長さが５μｍの書込み率を破線で示す。
【０２２９】
図２４（Ａ）及び（Ｂ）は、横軸が電圧値、縦軸が書き込み率である。また、書き込み時間を１０ｍ秒とした。
【０２３０】
図２４（Ａ）から、上面形状の一辺の長さが５μｍ及び１０μｍの記憶素子それぞれを有する半導体装置において、６Ｖより高い電圧で書込みが開始され、９Ｖで書込み成功率が１００％に達したことがわかる。
【０２３１】
また、図２４（Ｂ）から、上面形状の一辺の長さが５μｍ及び１０μｍの記憶素子それぞれを有する半導体装置において、７Ｖより高い電圧で書込みが開始され、１０Ｖで書込み成功率が１００％に達したことがわかる。
【実施例４】
【０２３２】
本実施例では、第２の電極層としてスズ及び銀の合金層を用いた記憶素子を有する半導体装置において、第２の電極層におけるスズの割合と第２の電極層の凹凸、及び剥離成功率について、以下に示す。
【０２３３】
実施例１と同様に図１０（Ａ）まで形成した半導体装置（但し、アンテナ５４６は形成しない。）において、記憶素子の第２の電極層の組成の異なる試料を５種類（試料６〜試料１０）作製した。このときの、第２の電極層に含まれるスズの元素率を表１に示す。なお、このときのスズの元素率は、走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）及びエネルギー分散型Ｘ線マイクロ分析（ＥＤＸ：Ｅｌｅｃｔｒｏｎ  Ｄｉｓｐｅｒｓｉｏｎ  Ｘ  ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）の元素分析により測定した。
【０２３４】
【表１】
2008160095.tif 000003
【０２３５】
試料１０においては、スズの元素率が１００ａｔｏｍｓ％の領域と、３０〜４０ａｔｏｍｓ％のスズを含むスズ及び銀の合金の領域との２種類の領域が形成された。
【０２３６】
なお、本実施例における記憶素子の構造は、第１の電極層として厚さ１００ｎｍのチタン層を形成し、有機化合物を含む層として厚さ１ｎｍのＣａＦ２層、厚さ１０ｎｍのＣｚＰＡ、及び厚さ１ｎｍのＣａＦ２層、第２の電極層は厚さ２００ｎｍのスズ及び銀の合金層を用いて形成した。
【０２３７】
なお、第１の導電層をスパッタリング法により形成した後、フォトリソグラフィー工程により第１の導電層上にレジストマスクを形成し、当該レジストマスクを用いて第１の導電層を選択的にエッチングして第１の電極層を形成した。また、有機化合物を含む層を蒸着法により形成した。また、第２の電極層は、一定の割合のスズ及び銀を溶融した合金を蒸着法により形成した。各試料における第２の電極層の蒸着源におけるスズ及び銀の合金の重量濃度率を表２に示す。
【０２３８】
【表２】
2008160095.tif 000004
【０２３９】
また、試料６乃至試料１０の記憶素子の断面を走査透過型電子顕微鏡で観察した観察像（Ｚコントラスト像）を図２５に示す。図２５（Ａ）は試料６、図２５（Ｂ）は試料７、図２５（Ｃ）は試料８、図２５（Ｄ）は試料９、図２５（Ｅ）は試料１０の記憶素子周辺の断面図である。
【０２４０】
図２５から分かるように、試料６及び試料１０は第２の電極層の凹凸差が大きく、膜厚分布の均一性が低い。一方、試料７乃至試料９は第２の電極層層の凹凸差が小さく、膜厚分布の均一性が高い。即ち、スズ及び銀の合金において、スズの濃度を１０ａｔｏｍｓ％以下、さらには６．１ａｔｏｍｓ％以下（但し、０ａｔｏｍｓ％を除く）とすることで、スズ結晶の結晶構造の変態による第２の電極層の縮み、粗化等を低減することが可能であり、第１の電極層及び第２の電極層の間隔のばらつきを低減することが可能であり、書込みばらつきを低減することができる。
【０２４１】
次に、第２の電極層におけるスズの割合と剥離成功率について、以下に示す。ここでは、第２の電極層のスズの割合が０ａｔｏｍ％の記憶素子を有する試料を試料１１とし、第２の電極層のスズの割合が２１．１ａｔｏｍｓ％の記憶素子を有する試料を試料１２とし、第２の電極層のスズの割合が４．３ａｔｏｍｓ％の記憶素子を有する試料を試料１３とし、第２の電極層のスズの割合が１００ａｔｏｍｓ％または３０〜４０ａｔｏｍｓ％の記憶素子を有する試料を試料１４とする。
【０２４２】
はじめに、試料１２及び試料１３における半導体装置の作製工程について、図９〜図１３を用いて示す。
【０２４３】
基板５０１上に絶縁膜（図示しない。）を形成し、絶縁膜上に剥離層５０２を形成する。ここでは、基板５０１としては一辺が１２６．６ｍｍの正方形のガラス基板（ＥＡＧＬＥ−２０００（コーニング社製）を用いた。絶縁膜としては、シランガス、一酸化二窒素を用いたプラズマＣＶＤ法により、厚さ１００ｎｍの酸化窒化珪素膜を形成した。剥離層５０２としては、タングステンターゲットをアルゴンガスでスパッタリングして厚さ３０ｎｍのタングステン層を形成した。
【０２４４】
次に、剥離層上に第１の絶縁層５０３を形成する。第１の絶縁層５０３としては、シリコンターゲットを酸素及びアルゴンでスパッタリングして、厚さ２００ｎｍの酸化珪素層を形成し、ＳｉＨ４、ＮＨ３、及びＮ２Ｏを用いたプラズマＣＶＤ法により厚さ５０ｎｍの窒化酸化珪素層を形成し、ＳｉＨ４、及びＮ２Ｏを用いたプラズマＣＶＤ法により厚さ１００ｎｍの酸化窒化珪素層を形成した。なお、スパッタリング法で厚さ２００ｎｍの酸化珪素層を形成する際に、タングステン層表面が酸素プラズマ処理され、タングステン層の表面に数ｎｍの酸化タングステン層が形成される。
【０２４５】
次に、第１の絶縁層５０３上に半導体層を形成する。ここでは、半導体層として、シランガスを用いたプラズマＣＶＤ法により非晶質珪素層を形成した後、５００℃１時間及び５５０℃４時間の加熱により非晶質珪素層に含まれる水素を除去した。次に、フッ酸で非晶質珪素層表面の酸化膜を除去した後、Ｎｄ：ＹＶＯ４レーザの第２高調波（５３２ｎｍ）の連続発振のレーザビームを非晶質珪素層に照射して結晶性珪素層を形成した。
【０２４６】
次に、薄膜トランジスタのしきい値を制御するために、結晶性珪素層に微量な不純物元素（ボロンまたはリン）のドーピングを行う。ここでは、２．５％のジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用い、１×１０１７／ｃｍ３〜７×１０１７／ｃｍ３のボロンを結晶性珪素層にドーピングした。
【０２４７】
次に、結晶性珪素層上にレジストを塗布した後、フォトマスクを用いて露光した後現像を行って、レジストマスクを形成し、結晶性珪素層を選択的にエッチングして、分離された結晶性珪素層を形成する。ここでは、結晶性珪素層の表面の酸化膜を除去し、フッ酸及び過酸化水素の溶液を用いて結晶性珪素層表面に酸化膜を形成した後、レジストを塗布し、フォトマスクを用いてレジストを露光した後現像して、レジストマスクを形成した。次に、レジストマスクを用いて結晶性珪素層をＳＦ６及びＯ２を用いてドライエッチングして、分離された結晶性珪素層を形成した。この後、レジストマスクを除去した。
【０２４８】
次に、分離された結晶性珪素層上にゲート絶縁膜として機能する第２の絶縁層を形成する。ここでは、第２の絶縁層として、ＳｉＨ４、及びＮ２Ｏを用いたプラズマＣＶＤ法により厚さ２０ｎｍの酸化窒化珪素層を形成した。
【０２４９】
次に、フォトマスクを用いてレジストマスクを形成し、容量素子の容量電極となる結晶性珪素層に不純物元素（ボロンまたはリン）を導入することにより低濃度不純物領域５１１を形成する。ここでは、結晶性珪素層にリン（Ｐ）が１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように、５％のフォスフィンをイオンドープすることにより、ｎ型を示す低濃度不純物領域５１１を形成した。この後、レジストマスクを除去した。
【０２５０】
次に、第２の絶縁層上にゲート電極５０４〜５０７、容量電極５０８を形成する。ここでは、窒化タンタルをターゲットとしスパッタリングガスにアルゴンを用いてスパッタリングを行い、厚さ３０ｎｍの窒化タンタル層を形成した後、タングステンをターゲットとしアルゴンを用いてスパッタリングを行い、厚さ３７０ｎｍのタングステン層を形成した。次に、タングステン層の表面にレジストを塗布したのち、フォトマスクを用いて露光した後現像を行って、レジストマスクを形成した。次に、当該レジストマスクを用いてタングステン層及び窒化タンタル層を、Ｃｌ２、ＳＦ６、及びＯ２を用いてドライエッチングしてゲート電極５０４〜５０７、容量電極５０８を形成した。この後、レジストマスクを除去した。
【０２５１】
次に、ｐチャネル型薄膜トランジスタとする領域の半導体層を覆うようにフォトマスクを用いてレジストマスクを形成し、ｎチャネル型薄膜トランジスタとする領域の半導体層にゲート電極５０５〜５０７をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。ここでは、ｎチャネル型薄膜トランジスタとする領域の半導体層にリン（Ｐ）を１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように５％のフォスフィンをイオンドープすることによりｎ型を示す不純物領域を形成する。この後、レジストマスクを除去した。
【０２５２】
次に、ｎチャネル型薄膜トランジスタとする半導体層を覆うようにフォトマスクを用いてレジストマスクを形成し、ｐチャネル型薄膜トランジスタとする領域の半導体層にゲート電極５０４をマスクとして不純物元素を導入することによりｐ型を示すソース領域及びドレイン領域５１４、５１５を形成する。ここでは、ｐチャネル型薄膜トランジスタとする領域の半導体層にボロン（Ｂ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように１５％のジボランをイオンドープすることによって、ｐ型を示すソース領域及びドレイン領域５１４、５１５を形成することができる。また、チャネル形成領域５１６が形成される。この後、レジストマスクを除去した。
【０２５３】
次に、ゲート電極５０４〜５０７及び容量電極５０８の両側面にサイドウォール５１０を形成する。ここでは、ＳｉＨ４、及びＮ２Ｏを用いたプラズマＣＶＤ法により厚さ１００ｎｍの酸化窒化珪素層を形成した後、ＬＰＣＶＤ法により厚さ２００ｎｍの酸化珪素層を形成した。次に、酸化珪素層上にレジストを塗布した後、基板の裏面に形成された酸化珪素層をウエットエッチングした。次に、酸化珪素層上のレジストを除去した後、酸化珪素層及び酸化窒化珪素層をＣＨＦ３及びＯ２を用いてドライエッチングしてサイドウォール５１０を形成する。なお、サイドウォール５１０の形成と同時に、第２の絶縁層の一部をエッチングして除去する。第２の絶縁層の一部が除去されることによって、残存するゲート絶縁層５１２は、ゲート電極５０４〜５０７、容量電極５０８、及びサイドウォール５１０の下方に形成される。
【０２５４】
次に、ｐチャネル型薄膜トランジスタとする半導体層を覆うようにフォトマスクを用いてレジストマスクを形成し、ｎチャネル型薄膜トランジスタとする領域の半導体層にゲート電極５０５〜５０７、容量電極５０８、及びサイドウォール５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。ここでは、ｎチャネル型薄膜トランジスタとする領域の結晶性珪素層にリンを１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように５％のフォスフィンをイオンドープすることによって、ｎ型を示す高濃度不純物領域を形成することができる。具体的には、ｎチャネル型薄膜トランジスタとする領域の半導体層に、ソース領域又はドレイン領域５１７、５１８、ＬＤＤ領域５１９、５２０、チャネル形成領域５２１が形成される。サイドウォール５１０の下方にＬＤＤ領域５１９、５２０が形成される。また、容量素子の容量電極となる半導体層に低濃度不純物領域５１１及び高濃度不純物領域５１３が形成される。この後、レジストマスクを除去した。
【０２５５】
次に、水素を含む第４の絶縁層５２２を成膜した後、半導体層に添加された不純物元素の活性化処理を行う。ここでは、ＳｉＨ４、及びＮ２Ｏを用いたプラズマＣＶＤ法により厚さ５０ｎｍの酸化窒化珪素層を形成した後、窒素雰囲気で５５０℃で４時間加熱して不純物元素の活性化処理をした。
【０２５６】
次に、層間絶縁層の２層目となる第５の絶縁層５２３及び３層目となる第６の絶縁層５２４を形成する。ここでは、第５の絶縁層５２３として、ＳｉＨ４、ＮＨ３、及びＮ２Ｏを用いたプラズマＣＶＤ法により厚さ１００ｎｍの窒化酸化珪素層を形成した後、第６の絶縁層５２４として、ＳｉＨ４、及びＮ２Ｏを用いたプラズマＣＶＤ法により厚さ６００ｎｍの酸化窒化珪素層を形成した。
【０２５７】
次に、結晶性珪素層の水素化処理を行う。ここでは、窒素雰囲気で４１０℃１時間の加熱を行った。
【０２５８】
ここまでの工程を経た半導体装置の断面図が図９（Ａ）に相当する。
【０２５９】
次に、第６の絶縁層５２４上にレジストを塗布した後、フォトマスクを用いてレジストを露光し現像してレジストマスクを形成し、選択的に第４の絶縁層５２２、第５の絶縁層５２３、及び第６の絶縁層５２４をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホールをそれぞれ形成する。ここでは、ＣＨＦ３及びＨ２を用いたドライエッチングにより第４の絶縁層５２２、第５の絶縁層５２３、及び第６の絶縁層５２４をエッチングした。次に、エッチング後にレジストマスクを除去した。
【０２６０】
次に、フッ酸を含むエッチャントで露呈している半導体層表面の酸化層を除去すると同時に露呈している半導体層の表面を洗浄する。
【０２６１】
次に、スパッタリング法を用いて導電層を形成する。ここでは、ターゲットにチタンを用いたスパッタリング法により厚さ６０ｎｍのチタン層を形成し、ターゲットに窒化チタンを用いたスパッタリング法により厚さ４０ｎｍの窒化チタン層を形成し、ターゲットにアルミニウムを用いたスパッタリング法により厚さ５００ｎｍのアルミニウム層を形成し、ターゲットにチタンを用いて厚さ１００ｎｍのチタン層を形成した。
【０２６２】
次に、レジストを塗布した後、フォトマスクを用いてレジストを露光した後現像してレジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極５２５〜５３２、ゲート引出配線５３５〜５３８、容量素子の容量配線５３３、５３４、５３９、記憶素子の第２の電極層の引出配線５４１、導電層５４２を形成する。この後にレジストマスクを除去する。
【０２６３】
ここまでの工程を経た半導体装置の断面図が図９（Ｂ）に相当する。同一基板上にロジック回路部６０１の薄膜トランジスタと、メモリ部６０２の薄膜トランジスタと、電源部６０３の薄膜トランジスタ及び容量素子とを形成することができる。
【０２６４】
次に、第６の絶縁層５２４、ソース電極またはドレイン電極５２５〜５３２、ゲート引出配線５３５〜５３８、容量素子の容量配線５３３、５３４、５３９、記憶素子の第２の電極層の引出配線５４１、及び導電層５４２を覆う第７の絶縁層５４０を形成する。ここでは、第７の絶縁層５４０として、感光性ポリイミドを塗布した後、フォトマスクを用いて感光性ポリイミドを露光した後現像し、３００℃で１時間加熱して感光性ポリイミドを焼成して、引出配線５４１に達する開口と、導電層５４２に達する開口を有する厚さ１５００ｎｍの第７の絶縁層５４０を形成した。
【０２６５】
次に、第７の絶縁層５４０上に記憶素子の第１の電極層５４３、引出配線５４１に接続する導電層５４４、及びアンテナの下地膜５４５を形成する。ここでは、チタンをターゲットとして厚さ１００ｎｍのチタン層を形成した後、チタン層上にレジストを塗布し、レジストをフォトマスクで露光した後現像してレジストマスクを形成する。次に、レジストマスクを用いてチタン層を、ＢＣｌ３及びＣｌ２を用いてドライエッチングして、記憶素子の第１の電極層５４３、引出配線５４１に接続する導電層５４４、及びアンテナの下地膜５４５を形成した。この後、レジストマスクを除去した。
【０２６６】
ここまでの工程を経た半導体装置の断面図が図９（Ｃ）に相当する。
【０２６７】
次に、第１の電極層５４３、導電層５４４、アンテナの下地膜５４５、及び第７の絶縁層５４０を覆うように、第８の絶縁層５４８を形成する。ここでは、第８の絶縁層としては、感光性ポリイミドを塗布しフォトマスクを用いて感光性ポリイミドを露光及び現像した後、２５０℃で１時間加熱して、厚さ８００ｎｍの第８の絶縁層５４８を形成した。
【０２６８】
次に、下地膜５４５上にアンテナ５４６を形成する。ここでは、スクリーン印刷法により銀ペーストを下地膜５４５上に印刷した後、２００℃で３０分加熱してアンテナ５４６を形成した。
【０２６９】
次に、第１の電極層５４３及び第８の絶縁層５４８の一部に有機化合物を含む層５４９を形成する。ここでは、厚さ１ｎｍのフッ化カルシウム層を蒸着し、厚さ１０ｎｍのＣｚＰＡを蒸着し、厚さ１ｎｍのフッ化カルシウム層を蒸着して有機化合物を含む層５４９を形成した。
【０２７０】
ここまでの工程を経た半導体装置の断面図が図１０（Ａ）に相当する。
【０２７１】
次に、有機化合物を含む層５４９、導電層５４４、及び第８の絶縁層５４８の一部に記憶素子の第２の電極層５５０を蒸着法により形成する。第２の電極層５５０は導電層５４４にも接続する。ここでは、試料１２としては、２１．１ａｔｏｍｓ％のスズを有するスズ及び銀の合金を厚さ２００ｎｍ形成した。また、試料１３としては、割合が４．３ａｔｏｍｓ％のスズを有するスズ及び銀の合金を厚さ２００ｎｍ形成した。
【０２７２】
ここまでの工程を経た半導体装置の断面図が図１０（Ｂ）に相当する。本実施例では、同一基板上にロジック回路部６０１の薄膜トランジスタと、メモリ部６０２の薄膜トランジスタ及び記憶素子６００と、電源部６０３の薄膜トランジスタ及びアンテナとを形成することができる。
【０２７３】
次に、第８の絶縁層５４８、第２の電極層５５０、アンテナ５４６を覆うように第９の絶縁層５５１を形成する。ここでは、組成物を印刷法により印刷し、１６０℃３０分で焼成して、第９の絶縁層５５１として厚さ１０〜３０μｍのエポキシ樹脂を形成した。なお、第１の絶縁層から第２の電極層までの積層体を素子層５５４と示す。また、第９の絶縁層５５１は素子層５５４を封止する封止層として機能する。
【０２７４】
次に、後の剥離工程を容易に行うために、レーザ光を剥離層に照射して、溝を形成した。
【０２７５】
次に、第９の絶縁層５５１上に支持部材５５２を設ける。ここでは、支持部材５５２として熱剥離性フィルムを第９の絶縁層５５１に貼り付けた。
【０２７６】
ここまでの工程を経た半導体装置の断面図が図１１（Ａ）に相当する。
【０２７７】
次に、基板５０１から素子層５５４及び第９の絶縁層５５１を剥離する。具体的には、剥離層５０２において、基板５０１と、素子層５５４及び絶縁層５５１を物理的手段により剥離する。ここでは、粘着性を有するローラ５６１を支持部材５５２表面に設け、ローラ５６１を回転させることで、素子層５５４及び絶縁層５５１を基板５０１から引き剥がすことができた。
【０２７８】
ここまでの工程を経た半導体装置の断面図が図１１（Ｂ）に相当する。
【０２７９】
次に、剥離層から剥れた素子層５５４及び絶縁層５５１に第１の可撓性基板５６２を接着させる。ここでは、素子層５５４及び絶縁層５５１表面に第１の可撓性基板として熱可塑性接着層を含むラミネートフィルムを設け、１３５℃に加熱されたローラを押しつけて、ラミネートフィルムを素子層５５４及び絶縁層５５１の表面に固着した。
【０２８０】
ここまでの工程を経た半導体装置の断面図が図１２（Ａ）に相当する。この後、支持部材５５２に熱を加えて、支持部材５５２を第９の絶縁層５５１から剥した。
【０２８１】
次に、絶縁層５５１に第２の可撓性基板５８３を接着させる。ここでは、絶縁層５５１表面に第２の可撓性基板５８３として熱可塑性接着層を含むラミネートフィルムを設け、１３５℃に加熱されたローラを押しつけて、ラミネートフィルムを絶縁層５５１の表面に固着した。
【０２８２】
この後、第１の可撓性基板、素子層、及び第２の可撓性基板５８３が重畳する部分に選択的にＵＶレーザ光を照射して分断することで、半導体装置を作製することができた。
【０２８３】
次に、試料１１及び試料１４の作製工程について、図９、図２６乃至図２９を用いて説明する。
【０２８４】
試料１２及び試料１３と同様に、図９（Ａ）〜（Ｃ）の工程を経て、第７の絶縁層５４０上に記憶素子の第１の電極層５４３、引出配線５４１に接続する導電層５４４、及び接続端子の下地膜５４５を形成する。
【０２８５】
次に、図２６（Ａ）に示すように、第１の電極層５４３、導電層５４４、及び第７の絶縁層５４０を覆うように、第８の絶縁層５４８を形成する。
【０２８６】
次に、下地膜５４５上に導電層６２１を形成する。ここでは、スクリーン印刷法により銀ペーストを下地膜５４５上に印刷した後、２００℃で３０分加熱して導電層６２１を形成した。
【０２８７】
次に、第１の電極層５４３及び第８の絶縁層５４８の一部に有機化合物を含む層５４９を形成する。ここでは、厚さ１ｎｍのフッ化カルシウム層を蒸着し、厚さ１０ｎｍのＣｚＰＡを蒸着し、厚さ１ｎｍのフッ化カルシウム層を蒸着して有機化合物を含む層５４９を形成した。
【０２８８】
ここまでの工程を経た半導体装置の断面図が図２６（Ａ）に相当する。
【０２８９】
次に、有機化合物を含む層５４９、導電層５４４、及び第８の絶縁層５４８の一部に記憶素子の第２の電極層５５０を蒸着法により形成する。第２の電極層５５０は導電層５４４にも接続する。ここでは、試料１１としては、スズを含まず、銀単体を用いて厚さ２００ｎｍ形成した。また、試料１４としては、割合が１００ａｔｏｍｓ％のスズ単体及び３０〜４０ａｔｏｍｓ％のスズを有するスズ及び銀の合金を有する第２の電極層を厚さ２００ｎｍ形成した。
【０２９０】
ここまでの工程を経た半導体装置の断面図が図２６（Ｂ）に相当する。本実施例では、同一基板上にロジック回路部６０１の薄膜トランジスタと、メモリ部６０２の薄膜トランジスタ及び記憶素子６００と、電源部６０３の薄膜トランジスタとを形成することができる。
【０２９１】
次に、第８の絶縁層５４８及び第２の電極層５５０、並びに導電層６２１の一部を覆うように第１０の絶縁層６２２を形成する。ここでは、第１０の絶縁層６２２として、組成物を印刷法により印刷し、１６０℃３０分で焼成して、厚さ１０〜３０μｍのエポキシ樹脂を形成した。なお、第１の絶縁層から接続端子までの積層体を素子層６２０と示す。また、第１０の絶縁層６２２は素子層６２０を封止する封止層として機能する。
【０２９２】
次に、後の剥離工程を容易に行うために、レーザ光を剥離層に照射して、溝を形成した（図示しない。）。
【０２９３】
次に、第１０の絶縁層６２２上に支持部材６２４を設ける。ここでは、支持部材６２４として熱剥離フィルムを接着剤６２３を用いて第１０の絶縁層６２２に貼り付けた。
【０２９４】
ここまでの工程を経た半導体装置の断面図が図２７（Ａ）に相当する。
【０２９５】
次に、基板５０１から素子層６２０及び第１０の絶縁層６２２を剥離する。具体的には、剥離層５０２において、基板５０１と、素子層６２０及び第１０の絶縁層６２２を物理的手段により剥離する。ここでは、粘着性を有するローラを支持部材６２４表面に設け、ローラを回転させることで、素子層６２０及び第１０の絶縁層６２２を基板５０１から引き剥がすことができた。
【０２９６】
ここまでの工程を経た半導体装置の断面図が図２７（Ｂ）に相当する。
【０２９７】
次に、剥離層５０２から剥れた素子層６２０及び第１０の絶縁層６２２に第１の可撓性基板５６２を接着させる。ここでは、素子層６２０表面に第１の可撓性基板５６２として熱可塑性接着層を含むラミネートフィルムを設け、１３５℃に加熱されたローラを押しつけて、ラミネートフィルムを素子層６２０の表面に固着した。
【０２９８】
ここまでの工程を経た半導体装置の断面図が図２８（Ａ）に相当する。この後、支持部材６２４に熱を加えて、支持部材６２４を第１０の絶縁層６２２及び導電層６２１から剥した。
【０２９９】
次に、第１の可撓性基板５６２をダイシングフレームのＵＶシートに貼り付ける（図示しない。）。ＵＶシートは粘着性を有するため、ＵＶシート上に第１の可撓性基板５６２が固定される。次に、ＵＶシートに紫外光を照射して、ＵＶシートの粘着性を低減させる。
【０３００】
次に、導電層６２１上に接続端子６２５を形成する。接続端子６２５を形成することで、後にアンテナとの位置合わせ及び接着を容易に行うことが可能である。ここでは、スクリーン印刷法により銀ペーストを導電層６２１上に印刷した後、１２０℃で２０分加熱して接続端子６２５を形成した。
【０３０１】
次に、接続端子６２５にレーザビームを照射して、接続端子６２５、導電層６２１、及び導電層５４２の間の密着性を高め、電気抵抗を低減させる。
【０３０２】
ここまでの工程を経た半導体装置の断面図が図２８（Ｂ）に相当する。
【０３０３】
次に、接続端子及び第１０の絶縁層６２２上に異方性導電接着剤を印刷したのち、焼成する。ここでは、１２０℃で５分焼成した。
【０３０４】
次に、素子層６２０を分断する。ここでは、素子層６２０及び第１の可撓性基板５６２にレーザビームを照射して、素子層６２０を複数に分断する。なお、ここでは、レーザカット法を用いて素子層の一部を複数に分断したが、この方法の代わりにダイシング法、スクライビング法等を適宜用いることができる。この結果、分断された素子層を薄膜集積回路６３０と示す。
【０３０５】
次に、ＵＶシートから薄膜集積回路６３０を剥がす。
【０３０６】
次に、アンテナ６３２を有する第２の可撓性基板６３１と、薄膜集積回路６３０とを異方性導電接着剤６３３を用いて貼りあわせる。
【０３０７】
ここでは、アンテナ６３２と薄膜集積回路６３０とが、異方性導電接着剤６３３中の導電性粒子６３４によって接続される。
【０３０８】
以上の工程により、図２９に示すように、非接触でデータの伝送が可能な半導体装置を作製することができる。
【０３０９】
ここでは、一枚の基板上に複数個の半導体装置が配置されている。基板一枚あたりの剥離成功率について、表３に示す。
【０３１０】
【表３】
2008160095.tif 000005
【０３１１】
記憶素子の第２の電極層が微量のスズを含まず銀単体（試料１１）の場合、正常に剥離することが困難であった。また、記憶素子の第２の電極層がスズ単体、または２１ａｔｏｍｓ％以上の場合（試料１２、及び試料１４）、正常に剥離することが困難であった。しかしながら、微量のスズを含み膜厚分布の均一性の高いスズ及び銀の合金、ここでは４．３ａｔｏｍｓ％のスズを含むスズ及び銀の合金で記憶素子の第２の電極層を形成することで、正常に剥離された。記憶素子の第２の電極層として、微量のスズ、代表的には１０ａｔｏｍｓ％以下、さらには６．１ａｔｏｍｓ％以下（但し０ａｔｏｍｓ％を除く）のスズを含むスズ及び銀の合金で記憶素子の第２の電極層を形成することで、高い割合で正常に剥離が行われたことがわかる。
【実施例５】
【０３１２】
本発明の非接触でデータの送受信が可能な半導体装置は、例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１６及び図１７を用いて説明する。
【０３１３】
図１６（Ａ）は、本発明に係る半導体装置９０１０を内蔵したラベルの完成品の状態の一例である。ラベル台紙（セパレート紙）９１１８上に、半導体装置９０１０を内蔵したラベル９０２０が形成されている。ラベル９０２０は、ボックス９１１９内に収納されている。また、ラベル上には、その商品や役務に関する情報（商品名、ブランド、商標、商標権者、販売者、製造者等）が記されており、一方、半導体装置９０１０には、その商品（または商品の種類）固有のＩＤナンバーが付されており、偽造や、商標権、特許権等の知的財産権侵害、不正競争等の不法行為を容易に把握することができる。また、半導体装置９０１０内には、商品の容器やラベルに明記しきれない多大な情報、例えば、商品の産地、販売地、品質、原材料、効能、用途、数量、形状、価格、生産方法、使用方法、生産時期、使用時期、賞味期限、取扱説明、商品に関する知的財産情報等を入力しておくことができ、取引者や消費者は、簡易なリーダによって、それらの情報にアクセスすることができる。また、生産者側からは容易に書換え、消去等も可能であるが、取引者、消費者側からは書換え、消去等ができない仕組みになっている。
【０３１４】
図１６（Ｂ）は、半導体装置を内蔵したタグ９１２０を示している。半導体装置を内蔵したタグを商品に備え付けることにより、商品管理が容易になる。例えば、商品が盗難された場合に、商品の経路を辿ることによって、その犯人を迅速に把握することができる。このように、半導体装置を内蔵したタグを備えることにより、所謂トレーサビリティ（ｔｒａｃｅａｂｌｉｔｙ；複雑化した製造、流通の各段階で問題が生じた場合に、経路を遡ることによって、その原因を迅速に把握できる態勢を整えること。）に優れた商品を流通させることができる。
【０３１５】
図１６（Ｃ）は、本発明に係る半導体装置を内蔵したＩＤカード９１４１の完成品の状態の一例である。上記ＩＤカードとしては、キャッシュカード、クレジットカード、プリペイドカード、電子乗車券、電子マネー、テレフォンカード、会員カード等のあらゆるカード類が含まれる。
【０３１６】
図１６（Ｄ）は、本発明に係る半導体装置９０１０を内蔵した無記名債券９１２２の完成品の状態の一例である。上記無記名債券類には、切手、切符、チケット、入場券、商品券、図書券、文具券、ビール券、おこめ券、各種ギフト券、各種サービス券等が含まれるが、勿論これらに限定されるものではない。また、無記名債権に限らず小切手、証券、約束手形等の有価証券類、運転免許証、住民票等の証書類等に設けることもできる。
【０３１７】
図１６（Ｅ）は、半導体装置９１１０を内蔵した商品を包装するための包装用フィルム類９１２７を示している。包装用フィルム類９１２７は、例えば、下層フィルム上に、半導体装置９０１０を任意にばらまき、上層フィルムで覆うことによって作製することができる。包装用フィルム類９１２７は、ボックス９１２９に収納されており、所望の量だけカッター９１２８で切り離して利用することができる。なお、包装用フィルム類９１２７としての素材は特に制限されない。例えば、薄膜樹脂、アルミ箔、紙等を用いることができる。
【０３１８】
図１７（Ａ）、（Ｂ）は、本発明に係る半導体装置９０１０を内蔵したラベル９０２０を貼付した書籍９１２３、ペットボトル９１２４を示している。なお、もちろんこれらに限定されず、お弁当等の包装紙等の包装用容器類、ＤＶＤソフト、ビデオテープ等の記録媒体、自転車等の車両、船舶等の乗物類、鞄、眼鏡等の身の回り品、食料品、飲料等の食品類、衣服、履物等の衣類、医療器具、健康器具等の保健用品類、家具、照明器具等の生活用品類、医薬品、農薬等の薬品類、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等の電子機器等様々な物品に設けることができる。本発明に用いられる半導体装置は非常に薄いため、上記書籍等の物品にラベルを搭載しても、機能、デザイン性を損ねることがない。更に、本発明の半導体装置の場合、アンテナ及びチップを一体形成でき、曲面を有する商品に直接半導体装置を転写することが容易になる。
【０３１９】
図１７（Ｃ）は、果物類９１３１の生鮮食品に、直接ラベル９０２０を貼り付けた状態を示している。また、なお、ラベルを商品に貼り付けた場合、剥がされる可能性があるが、包装用フィルム類によって商品をくるむと、包装用フィルム類を剥がすのは困難であるため、防犯対策上多少のメリットがある。
【０３２０】
紙幣、硬貨、有価証券類、証書類、無記名債券類等に本発明の半導体装置を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に本発明の半導体装置を設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。
【０３２１】
以上のように、本発明の半導体装置は物品あればどのようなものにでも設けて使用することができる。本発明の半導体装置は、より薄く湾曲しやすいため、物品に貼り付けた際に違和感なく用いることができる。なお、本実施の形態は、他の実施の形態、実施例と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０３２２】
【図１】本発明の記憶装置の作製工程を示した断面図である。
【図２】本発明の記憶装置の作製工程を示した断面図である。
【図３】本発明に適用可能な記憶素子の構造を示した断面図である。
【図４】本発明の記憶装置の構成を示した図である。
【図５】本発明の記憶装置の構成を示した断面図である。
【図６】本発明の記憶装置の構成を示した図である。
【図７】本発明の半導体装置の構成を示した断面図である。
【図８】本発明の半導体装置の構成を示した図である。
【図９】本発明の半導体装置の作製工程を示した断面図である。
【図１０】本発明の半導体装置の作製工程を示した断面図である。
【図１１】本発明の半導体装置の作製工程を示した断面図である。
【図１２】本発明の半導体装置の作製工程を示した断面図である。
【図１３】本発明の半導体装置の作製工程を示した断面図である。
【図１４】本発明の半導体装置の作製工程を示した斜視図及び断面図である。
【図１５】本発明の半導体装置の作製工程を示した斜視図及び断面図である。
【図１６】本発明の半導体装置の応用例を示した図である。
【図１７】本発明の半導体装置の応用例を示した図である。
【図１８】従来の半導体装置を示した断面図である。
【図１９】本発明の半導体装置の測定結果を示した図である。
【図２０】本発明の半導体装置の測定結果を示した図である。
【図２１】本発明の半導体装置の測定結果及び試料の断面を示した図である。
【図２２】本発明の半導体装置の測定結果を示した図である。
【図２３】本発明の半導体装置の測定結果を示した図である。
【図２４】本発明の半導体装置の測定結果を示した図である。
【図２５】本発明の記憶素子の断面を観察した観察像である。
【図２６】本発明の半導体装置の作製工程を示した断面図である。
【図２７】本発明の半導体装置の作製工程を示した断面図である。
【図２８】本発明の半導体装置の作製工程を示した断面図である。
【図２９】本発明の半導体装置の作製工程を示した断面図である。
【図１】
2008160095.tif 000006
【図２】
2008160095.tif 000007
【図３】
2008160095.tif 000008
【図４】
2008160095.tif 000009
【図５】
2008160095.tif 000010
【図６】
2008160095.tif 000011
【図７】
2008160095.tif 000012
【図８】
2008160095.tif 000013
【図９】
2008160095.tif 000014
【図１０】
2008160095.tif 000015
【図１１】
2008160095.tif 000016
【図１２】
2008160095.tif 000017
【図１３】
2008160095.tif 000018
【図１４】
2008160095.tif 000019
【図１５】
2008160095.tif 000020
【図１６】
2008160095.tif 000021
【図１７】
2008160095.tif 000022
【図１８】
2008160095.tif 000023
【図１９】
2008160095.tif 000024
【図２０】
2008160095.tif 000025
【図２１】
2008160095.tif 000026
【図２２】
2008160095.tif 000027
【図２３】
2008160095.tif 000028
【図２４】
2008160095.tif 000029
【図２６】
2008160095.tif 000030
【図２７】
2008160095.tif 000031
【図２８】
2008160095.tif 000032
【図２９】
2008160095.tif 000033
【図２５】
2008160095.tif 000034