(57)【要約】【課題】オン時の定常損失およびスイッチング損失を総合的に低減するために、少ない工数および製造コストでライフタイム制御を行う半導体デバイスの製造方法を提供する。【解決手段】半導体基板１０の裏面にレーザ照射を行って、レーザ照射領域における少数キャリアのライフタイムが長くなるように制御する工程を含む半導体デバイスの製造方法であって、ビームプロファイルＬＢｎの照射領域とビームプロファイルＬＢｎ＋１の照射領域とは部分的に重なり合うようにレーザ照射を行い、ライフタイムの長い領域２２およびライフタイムの短い領域２１をｐ型コレクタ層１４およびｎ型バッファ層１３に形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層に向けてレーザ照射を行って、レーザ照射領域における少数キャリアのライフタイムが長くなるように制御する工程を含む半導体デバイスの製造方法であって、
レーザ照射領域が部分的に重なり合うようにレーザ照射を行い、ライフタイムの長い領域およびライフタイムの短い領域を半導体層に形成することを特徴とする半導体デバイスの製造方法。
【請求項２】
レーザ照射工程の前に、半導体層に不純物を注入する工程をさらに含み、
レーザ照射工程では、不純物注入によって生じた格子欠陥をレーザ照射により減少させることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項３】
レーザビームのプロファイルの半値幅をＷ（５０）とし、該プロファイルの９０％ピーク幅をＷ（９０）とし、重なり合う２つのレーザ照射領域の間のシフト幅をＬとして、
Ｗｓ＝０．５×｛Ｗ（５０）−Ｗ（９０）｝、
０．２≦Ｗｓ／Ｌ≦０．６
を満たすことを特徴とする請求項２記載の半導体デバイスの製造方法。
【請求項４】
レーザビームのプロファイルの９０％ピーク幅Ｗ（９０）が重なり合うように、レーザ照射を行うことを特徴とする請求項３記載の半導体デバイスの製造方法。
【請求項５】
ライフタイムの長い領域およびライフタイムの短い領域をストライプ状に形成することことを特徴とする請求項１〜４のいずれかに記載の半導体デバイスの製造方法。
【請求項６】
パルスレーザ光源を用いて、レーザ照射を行うことを特徴とする請求項１〜５のいずれかに記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関し、特に、ＩＧＢＴ(Insulated Gate Bipolar Transistor)などのバイポーラパワーデバイスにおける少数キャリアのライフタイムを制御する手法に関する。
【背景技術】
【０００２】
ｐｎ接合型のバイポーラ半導体デバイスにおいて、エネルギー損失を低減するためには、シリコン基板中の少数キャリアのライフタイム（再結合寿命）を制御することが必要である。従来、この少数キャリアのライフタイムを制御する技術としては、シリコン基板中で再結合中心を形成する重金属、例えば、Ａｕ，Ｐｔ等をシリコン基板中に拡散させる技術や、シリコン基板全面に高エネルギーの荷電粒子線を照射することにより再結合中心となる格子欠陥をシリコン基板中に形成する技術が用いられている。
【０００３】
例えば、下記の特許文献１では、シリコン基板に電子線照射を行って格子欠陥を生じさせ、その後にアニール処理を行う半導体デバイスの製造方法において、アニール処理時に、レーザビームを走査することにより欠陥分布をウエハの厚み方向で任意に制御し、少数キャリアのライフタイムをウエハの厚み方向で任意に制御する方法が提案されている。
【０００４】
下記の特許文献２は、半導体パワーデバイスにおいて、アノード電極側（裏面側）にシリコン基板のキャリア濃度よりも大きいキャリア濃度を有すると共に所定のピッチを有する複数の領域からなる波型断面形状を有するバッファ層を形成することにより、ライフタイムが長い領域と短い領域を所定のピッチで形成することによってターンオフ時のエネルギー損失を低減する方法が提案されている。
【０００５】
下記の特許文献３は、電力半導体デバイスにおいて、ｎ型領域よりも高濃度となるようにｐ型ドープされた陽極側エミッタ領域に、ｐｎ接合を貫通して中間領域の内部に達する欠陥区域を、レーザ光照射によってストライプ状に形成することにより、ライフタイムコントロールを行い、損失電力を低減するＩＧＢＴの製造方法が提案されている。
【０００６】
なお、下記の特許文献４，５は、レーザアニールを用いて不純物層を活性化する手法が開示されている。
【０００７】
【特許文献１】特開平７−２２６４０５号公報
【特許文献２】特開平９−１１６１３１号公報
【特許文献３】特開平１−１４９４８１号公報
【特許文献４】特開２００６−５９８７６号公報
【特許文献５】特開２００５−２２３３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１では、ライフタイム制御を実現するための製造工程は、不純物注入工程、不純物アニール工程、電子線照射工程、電子線照射損傷アニール工程の４つの工程を含む。
【０００９】
また、特許文献２では、ライフタイム制御を実現するための製造工程は、成膜工程、写真製版工程、エッチング工程、不純物注入工程、マスク膜除去工程、不純物アニール工程の６つの工程を含む。
【００１０】
従って、特許文献１，２ともに所望のライフタイム制御を行うための工程が多くなり、使用する製造装置も増えることから、製造コストが増大する。
【００１１】
特許文献３では、陽極側エミッタ領域において、レーザ光照射によって欠陥区域を形成している。デバイス遮断時にテイル電流が流れる時間は短縮できるが、欠陥区域の面積が大きくなればデバイスがオンしている時のオン抵抗が増大し、デバイスの定常損失が増大し、デバイス使用時の合計エネルギー損失が増大する。また欠陥区域の面積が小さくなればデバイス遮断時にテイル電流が流れる時間を短縮できる効果がなくなり、スイッチングする時のエネルギー損失が増大する。
【００１２】
本発明の目的は、オン時の定常損失およびスイッチング損失を総合的に低減するために、少ない工数および製造コストでライフタイム制御を行うことができる半導体デバイスの製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係る半導体デバイスの製造方法は、半導体層に向けてレーザ照射を行って、レーザ照射領域における少数キャリアのライフタイムが長くなるように制御する工程を含み、
レーザ照射領域が部分的に重なり合うようにレーザ照射を行い、ライフタイムの長い領域およびライフタイムの短い領域を半導体層に形成することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、レーザ照射領域が部分的に重なり合うようにレーザ照射を行うことによって、少数キャリアのライフタイムが異なる領域を精度良く形成することができる。従って、少ない工数および製造コストで、オン時の定常損失およびスイッチング損失を総合的に低減できる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
図１は、本発明が適用可能な半導体デバイスの一例を示す断面図である。ここでは、半導体デバイスとしてＩＧＢＴを例示するが、本発明は、一般のバイポーラ半導体デバイスに適用可能である。
【００１６】
図１に示す半導体デバイスは、ｎ型シリコンからなる基板１０の表面側に、トランジスタ１１と、カソード電極１２とが形成される。トランジスタ１１は、ｎ型電荷蓄積層３と、ｐ型ベース層４と、ゲート絶縁膜５と、ゲート電極６と、ｎ型エミッタ層７と、層間酸化膜８などを備え、いわゆるトレンチゲート構造を構成している。
【００１７】
一方、基板１０の裏面側には、ｎ型バッファ層１３と、ｐ型コレクタ層１４と、アノード電極１５とが形成される。さらに、ライフタイムの短い領域２１が、ｐ型コレクタ層１４およびｎ型バッファ層１３を通過して、基板１０の一部に到達するように設けられる。領域２１の間には、ライフタイムの長い領域２２が配置される。
【００１８】
図２は、アノード電極１５が無い状態で基板１０の裏面側から見た平面図である。ライフタイムの短い領域２１およびライフタイムの長い領域２２は、ｐ型コレクタ層１４およびｎ型バッファ層１３においてストライプ状に配置される。
【００１９】
ここで、この半導体デバイスの動作について簡単に説明する。ゲート電極６に正のバイアス電圧を印加すると、ゲート絶縁膜５の近傍に表面反転層が形成され、電子が、ｎ型エミッタ層７からｐ型ベース層４、ｎ型電荷蓄積層３を経由して基板１０に流れ込み、続いてｎ型バッファ層１３、ｐ型コレクタ層１４を経由してアノード電極１５に到達する。一方、ホールが、アノード電極１５からｐ型コレクタ層１４、ｎ型バッファ層１３を経由して基板１０に流れ込む。このとき電子とホールの二重注入により伝導度変調が生じて、デバイスのオン抵抗が低くなる。ターンオフ時には、表面反転層が消滅するため、電子およびホールは流れなくなる。
【００２０】
デバイスが導通状態のときは、伝導度変調を活用するために、少数キャリアのライフタイムは長い方が好ましい。一方、デバイスがオンからオフに切り替わるときは、少数キャリアを速やかに消滅させて、スイッチング損失に関連したテイル電流を少なくすることが好ましい。
【００２１】
次に、この半導体デバイスの製造方法について説明する。まず最初に、ＦＺ(Floating Zone)ウエハ等のｎ型シリコン基板１０の表面側に、トランジスタ１１を形成する。即ち、基板１０へｎ型不純物を導入することによってｎ型電荷蓄積層３を形成し、さらにｎ型電荷蓄積層３より浅くなるようにｐ型不純物を導入することによって、ｐ型ベース層４を形成し、さらにマスクを用いてｎ型不純物を局所的に導入することによって、ｎ型エミッタ層７を形成する。続いて、マスクおよびドライエッチングを用いて、ｎ型エミッタ層７より内側で基板１０に達するように溝を形成し、続いて、ＣＶＤ等を用いて、溝の内面にゲート絶縁膜５を形成し、溝を埋め込むようにゲート電極６を形成する。次に、ＣＶＤ等を用いて、ゲート電極６を覆うように層間酸化膜８を形成する。続いて、層間酸化膜８の上に、ｎ型エミッタ層７およびｐ型ベース層４と接するようにカソード電極１２を形成する。
【００２２】
次に、デバイスのオン抵抗を低減するために、基板１０の裏面側を研磨加工を施して、所望の厚みになるまで薄くする。次に、ＣＭＰ(Chemical Mechanical Planarization)、ウェットエッチング、ドライエッチングなどを用いて、研磨加工によって基板１０の裏面側に生じたダメージ（欠陥）を除去する。
【００２３】
次に、ｎ型不純物、例えば、リン、砒素などを基板１０の裏面側にイオン注入することによって、所望の深さで所望の不純物濃度を持つｎ型バッファ層１３を形成する。続いて、ｐ型不純物、例えば、ボロン、ＢＦ２などを基板１０の裏面側にイオン注入することによって、ｎ型バッファ層１３より浅くなるように、基板裏面に近い領域にｐ型コレクタ層１４を形成する。
【００２４】
次に、基板裏面にレーザビームを照射することによって、注入した不純物を活性化すると同時に、不純物注入によって生じた格子欠陥がレーザアニールにより減少する。このとき、レーザ照射量が多いほど、少数キャリアの再結合中心として働く格子欠陥が少なくなるため、キャリアライフタイムは長くなる。そこで、レーザ照射量を空間的に変調することによって、ライフタイムの短い領域２１およびライフタイムの長い領域２２を形成することができる。最後に、スパッタ法や蒸着法を用いて、ｐ型コレクタ層１４の上にアノード電極１５を形成する。
【００２５】
以下、本発明に係るレーザ照射工程について詳細に説明する。使用するレーザ光源として、高出力で安定したレーザビームを発生できるＱスイッチパルスレーザ光源を用いることが好ましい。
【００２６】
また、基板上でのビーム形状は、円形あるいは矩形とすることができるが、比較的高い生産効率で高いアニール温度を実現できる矩形のパルスレーザを用いて、例えば矩形の短辺方向に走査し、ライフタイムの短い領域２１およびライフタイムの長い領域２２をストライプ状に形成することが好ましい。
【００２７】
図３は、レーザ照射時のビームプロファイルの一例を示すグラフである。縦軸は、レーザビームのエネルギー密度であり、横軸は、走査方向に沿った位置である。
【００２８】
ｎ回目のパルス照射によるビームプロファイルＬＢｎを実線で示し、次のｎ＋１回目のパルス照射によるビームプロファイルＬＢｎ＋１を点線で示している。ここで、ビームプロファイルＬＢｎの照射領域とビームプロファイルＬＢｎ＋１の照射領域とは部分的に重なり合っており、両者のシフト幅（走査ピッチ）をＬとする。これらのビームプロファイルのエネルギー密度の最大値は、上記イオン注入により導入された不純物を活性化できるように、例えば、不純物量の９０％以上を活性化できるように設定される。
【００２９】
次に、ライフタイムの短い領域２１について説明する。レーザビームのエネルギー密度が最大値（ピーク値）の９０％となるビームプロファイルの幅を９０％ピーク幅と称し、Ｗ（９０）で表す。また、エネルギー密度が最大値の５０％となるビームプロファイルの幅を半値幅と称し、Ｗ（５０）で表す。
【００３０】
このＷ（５０）とＷ（９０）に挟まれる領域３３，３４は、中途半端な加熱により少数キャリアの再結合中心が高密度で残留して、他の領域と比較し、ライフタイムが短い領域となる。レーザ走査の際は、ビームプロファイルＬＢｎの９０％ピーク幅とビームプロファイルＬＢｎ＋１の９０％ピーク幅の少なくとも一部が重なっているため、領域３４は再度アニールされことになり、少数キャリアの再結合中心がほぼ消滅する。結果として、シフト幅Ｌのピッチの中で、幅Ｗｓ＝０．５×｛Ｗ（５０）−Ｗ（９０）｝を持つ領域３３が他の領域と比較してライフタイムが短い領域となる。
【００３１】
こうして、図１、図２に示すように、基板１０の裏面側にライフタイムの短い領域２１とライフタイムの長い領域２２が交互に形成された半導体デバイスを実現できる。
【００３２】
図４は、半導体デバイスのエネルギー損失と、幅Ｗｓとシフト幅Ｌの比（Ｗｓ／Ｌ）との関係を示すグラフである。縦軸は、エネルギー損失（Ｊ）であり、横軸は、Ｗｓ／Ｌである。
【００３３】
ライフタイムが短い領域２１の幅の割合（Ｗｓ／Ｌ）が大きくなると、単位面積当りの再結合中心が増加する。そのため、ｐ型コレクタ層１４からｎ型バッファ層１３と基板１０へのホール注入による伝導度変調が起き難くなり、アノード電極１５−カソード電極１２間のオン抵抗が高くなり、結果として、デバイスがオンしている時の定常損失であるＥ（定常損失）４１が大きくなる。また、再結合中心が増加することにより、基板１０とｎ型バッファ層１３に存在する過剰少数キャリアである正孔が電子と再結合し易くなり、デバイスをスイッチングする時のスイッチング損失であるＥ(スイッチング損失)４２は小さくなる。
【００３４】
逆に、ライフタイムが短い領域２１の幅の割合（Ｗｓ／Ｌ）が小さくなると、ホール注入による伝導度変調が起きやすくなり、デバイスのオン抵抗も低くなって、Ｅ（定常損失）４１は小さくなる。また、基板１０とｎ型バッファ層１３に存在する正孔が電子と再結合し難くなり、Ｅ(スイッチング損失)４２は大きくなる。
【００３５】
デバイスの総合エネルギー損失は、オン時の定常損失とスイッチング損失との合計、即ち、Ｅ（合計損失）＝Ｅ（定常損失）＋Ｅ（スイッチング損失）で表される。
【００３６】
本発明者は、ビームプロファイルの９０％ピーク幅Ｗ（９０）、半値幅Ｗ（５０）、シフト幅Ｌをいろいろ変化させて製作したデバイスについて、Ｅ（定常損失）とＥ（スイッチング損失）を実測した。その結果が図４のグラフである。
【００３７】
このグラフを見ると、幅Ｗｓとシフト幅Ｌの比（Ｗｓ／Ｌ）が約０．７以上になると、Ｅ（定常損失）が急激に増加し、一方、Ｗｓ／Ｌが約０．１５以下になると、Ｅ（スイッチング損失）が急激に増加することが判る。従って、オン時の定常損失およびスイッチング損失を総合的に低減するためには、Ｗｓ／Ｌは０．１５〜０．７の範囲が好ましく、さらに、総合エネルギー損失をより確実に低減するためには、Ｗｓ／Ｌは０．２〜０．６の範囲がより好ましい。
【図面の簡単な説明】
【００３８】
【図１】本発明が適用可能な半導体デバイスの一例を示す断面図である。
【図２】アノード電極１５が無い状態で基板１０の裏面側から見た平面図である。
【図３】レーザ照射時のビームプロファイルの一例を示すグラフである。
【図４】半導体デバイスのエネルギー損失と、幅Ｗｓとシフト幅Ｌの比（Ｗｓ／Ｌ）との関係を示すグラフである。
【符号の説明】
【００３９】
３  ｎ型電荷蓄積層、  ４  ｐ型ベース層、  ５  ゲート絶縁膜、  ６  ゲート電極、
７  ｎ型エミッタ層、  ８  層間酸化膜、  １０  基板、  １１  トランジスタ、
１２  カソード電極、  １３  ｎ型バッファ層、  １４  ｐ型コレクタ層、
１５  アノード電極、  ２１  ライフタイムの短い領域、
２２  ライフタイムの長い領域。
【図１】
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【図２】
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【図３】
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【図４】
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