(57)【要約】【課題】  ｎ型ＦＥＴ及びｐ型ＦＥＴのドレイン電流の増加（電流駆動能力の向上）を図る。【解決手段】  半導体基板に形成されたｎ型及びｐ型ＦＥＴを有する半導体装置の製造であって、前記ｐ型ＦＥＴのゲート電極と前記半導体基板の素子分離領域との間の半導体領域を絶縁膜で覆った状態で、前記ｎ型及びｐ型ＦＥＴ上にこれらのゲート電極を覆うようにして、前記ｎ型ＦＥＴのチャネル形成領域に引っ張り応力を発生させる第１の絶縁膜を形成する（ａ）工程と、エッチング処理を施して、前記ｐ型ＦＥＴ上の前記第１の絶縁膜を選択的に除去する（ｂ）工程と、前記ｎ型及びｐ型ＦＥＴ上にこれらのゲート電極を覆うようにして、前記ｐ型ＦＥＴのチャネル形成領域に圧縮応力を発生させる第２の絶縁膜を形成する（ｃ）工程と、前記ｎ型ＦＥＴ上の前記第２の絶縁膜を選択的に除去する（ｄ）工程とを有する。【選択図】  図１
2008306195.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に引張応力を発生させる第１窒化シリコン膜を、前記ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを覆うように形成する工程と、
前記ｐチャネル導電型電界効果トランジスタ上の前記第１窒化シリコン膜にＳｉおよびＮを導入することで、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜に変換する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１窒化シリコン膜は、自己整合コンタクト用絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項３】
ゲート絶縁膜、ゲート電極、サイドウォールスペーサ、ソース領域およびドレイン領域を有し、その動作時に、前記ゲート絶縁膜を介した前記ゲート電極下の半導体基板にチャネル領域を形成するｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを含む半導体装置の製造方法であって、
（ａ）前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタの前記チャネル領域に引張応力を発生させる第1窒化シリコン膜を、前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを覆うように形成する工程、
（ｂ）前記（ａ）工程後に、前記ｐチャネル導電型電界効果トランジスタ上に形成された前記第１窒化シリコン膜にＳｉおよびＮをイオン注入することで、前記ｐチャネル導電型電界効果トランジスタの前記チャネル形成領域に圧縮応力を発生させる膜に変換する工程、
（ｃ）前記（ｂ）工程後に、前記第１窒化シリコン膜上に層間絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後に、前記層間絶縁膜をエッチングすることで、前記第１窒化シリコン膜をエッチングストッパとして、前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタの前記ソース領域および前記ドレイン領域に接続するための複数の接続孔を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記変換工程は、前記ＳｉおよびＮを導入の後、熱処理を施す工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記熱処理工程によって、前記第１窒化シリコン膜の体積が膨張することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、
前記変換工程は、前記ＳｉおよびＮを斜めイオン注入することによって行われることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタ上を覆うようにして第１窒化シリコン膜が形成され、
前記窒化シリコン膜は、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引張応力を発生させる膜応力を持つ第１部分と、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜応力を持つ第２部分とを有し、
前記第２部分は、前記第１部分よりも膜中のＳｉ濃度およびＮ濃度が高いことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１窒化シリコン膜は、自己整合コンタクト用絶縁膜であることを特徴とする半導体装置。
【請求項９】
ゲート絶縁膜、ゲート電極、サイドウォールスペーサ、ソース領域およびドレイン領域を有し、その動作時に、前記ゲート絶縁膜を介した前記ゲート電極下の半導体基板にチャネル領域を形成するｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを含む半導体装置であって、
第１窒化シリコン膜が、前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを覆うように形成されており、
前記第１窒化シリコン膜上には層間絶縁膜が形成されており、
前記層間絶縁膜および前記第１窒化シリコン膜には、前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタの前記ソース領域および前記ドレイン領域に接続するための複数の接続孔が形成されており、
前記ｐチャネル型電界効果トランジスタを覆う前記第１窒化シリコン膜のＳｉ濃度およびＮ濃度は、前記ｎチャネル型電界効果トランジスタを覆う前記第１窒化シリコン膜のＳｉ濃度およびＮ濃度より高いことを特徴とする半導体装置。
【請求項１０】
請求項７〜９のいずれか１項に記載の半導体装置において、
前記ソース領域および前記ドレイン領域と、前記第１窒化シリコン膜との間には、シリサイド膜が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、同一基板にｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置及びその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置に搭載される電界効果トランジスタとして、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼称される絶縁ゲート型電界効果トランジスタが知られている。このＭＩＳＦＥＴは、高集積化し易いという特徴を持っていることから、集積回路を構成する回路素子として広く用いられている。
【０００３】
ＭＩＳＦＥＴは、ｎチャネル導電型及びｐチャネル導電型を問わず、一般的に、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域等を有する構成となっている。ゲート絶縁膜は、半導体基板の回路形成面（一主面）の素子形成領域に設けられ、例えば酸化シリコン膜で形成されている。ゲート電極は、半導体基板の回路形成面の素子形成領域上にゲート絶縁膜を介在して設けられ、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。チャネル形成領域は、ゲート電極と対向する半導体基板の領域（ゲート電極直下）に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側に設けられた半導体領域（不純物拡散領域）で形成されている。
【０００４】
なお、ＭＩＳＦＥＴにおいて、ゲート絶縁膜が酸化シリコン膜からなるものは、通常、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。また、チャネル形成領域とは、ソース領域とドレイン領域とを結ぶ電流通路（チャネル）が形成される領域を言う。また、電流が半導体基板の厚さ方向（深さ方向）に流れるものを縦型、電流が半導体基板の平面方向（表面方向）に流れるものを横型と呼んでいる。また、ソース領域と、ドレイン領域との間（ゲート電極下）のチャネル形成領域に電子のチャネル（導電通路）ができるものをｎ型（又はｎチャネル導電型）、正孔のチャネルができるものをｐ型（又はｐチャネル導電型）と呼んでいる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、０．１μｍレベル時代の超微細ＣＭＩＳ（Ｃomplementary ＭＩＳ）プロセスでは、新素材の導入、ＭＩＳＦＥＴの短チャネル効果抑制等の理由から低温化が進んでいる。これは、素子中にプロセス起因の残留応力を残しやすい。プロセス起因の残留応力は、半導体基板の回路形成面の表層部、即ちＭＩＳＦＥＴのチャネル形成領域に働く。
【０００６】
一般的なＣＭＩＳ（相補型ＭＩＳ）プロセスでは、例えば半導体基板の回路形成面上に層間絶縁膜を形成する場合、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴ上で同一材料を用いてきた結果、同一チップ内においてＭＩＳＦＥＴのチャネル形成領域に働く応力はほぼ同じであった。また、通常は、プロセス的な工夫により、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に働く応力の低減化を図ってきた。
【０００７】
また、チャネル形成領域の応力に対するトランジスタ特性の変化については、ドレイン電流（Ｉｄ）が流れる方向（ゲート長方向）と同じ向きに応力をかけた場合、
（１）ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流は、圧縮応力で減少し、引っ張り応力で増加すること、
（２）ｐチャネル導電型ＭＩＳＦＥＴのドレイン電流は、圧縮応力で増加し、引っ張り応力で減少することが知られている。
【０００８】
しかし、その変化は高々数％以下であった（文献：IEEE TRANSACTIONS ON ELECTRON DEVICES .VOL.38.NO.4.APRIL 1991 p898〜p900  参照）。これは、例えばゲート長寸法が１μｍのような長寸法のプロセス世代では、十分高温長時間のアニールがなされていたことにもよる。
【０００９】
本発明者等の検討によれば、ＭＩＳＦＥＴのゲート長を０．１μｍ付近まで微細化し、プロセスを低温化すると、残留応力が増大し、チャネル形成領域の応力によるトランジスタ特性への影響がとても大きくなることがわかった。
【００１０】
例えば、ＭＩＳＦＥＴの形成後に層間絶縁膜を兼ねたセルファラインコンタクト用のプラズマＣＶＤ窒化膜（プラズマＣＶＤ法によって形成される窒化膜）の形成条件を変えると、膜中の応力が圧縮方向から引っ張り方向へと大きく変化し、これに応じてＭＩＳＦＥＴのトランジスタ特性も大きく変化することがわかった。これを図２のドレイン電流変動率の膜応力依存性に示す。但し、図中の応力の値は、ＭＩＳＦＥＴのチャネル形成領域の内部応力を現すものではなく、層間絶縁膜を被膜した後のウェーハの反りから換算して求めた層間絶縁膜自身の値である。
【００１１】
応力による影響は、前述の文献と同じ傾向であるが、その大きさが±１０〜２０％と一桁以上大きくなっている。更に、ｎチャネル導電型ＭＩＳＦＥＴとｐチャネル導電型ＭＩＳＦＥＴとでは、膜の応力に応じてドレイン電流の増減が明らかに逆の方向を示す。
【００１２】
従って、層間絶縁膜等の形成条件を変えて内部応力の大きさが変わると、ｎチャネル導電型ＭＩＳＦＥＥＴ及びｐチャネル導電型ＭＩＳＦＥＴのドレイン電流が相反する動きを示し、両素子のドレイン電流を同時に向上できないという問題があった。
【００１３】
また、更に、０．１μｍレベル以降では、この応力によるドレイン電流の変動が±１０〜２０％以上にもなり、ｎチャネル導電型ＭＩＳＦＥＴとｐチャネル導電型ＭＩＳＦＥＴとのドレイン電流のバランスが変化するという問題があった。
【００１４】
本発明の目的は、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのドレイン電流の増加を図る（電流駆動能力の増加を図る）ことが可能な技術を提供することにある。
本発明の他の目的は、ｎチャネル導電型電界効果トランジスタ及びｐチャネル電界効果トランジスタのドレイン電流比を自由に設定することが可能な技術を提供することにある。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
本発明の主旨は、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの各々のチャネル形成領域に働く応力を各々のドレイン電流が増加する方向に膜の応力によって制御することである。ｎチャネル導電型電界効果トランジスタでは、ドレイン電流の流れ方向（ゲート長方向）に沿う引っ張り応力がチャネル形成領域に働くことによってドレイン電流が増加する。ｐチャネル導電型電界効果トランジスタでは、ドレイン電流の流れ方向（ゲート長方向）に沿う圧縮応力がチャネル形成領域に働くことによってドレイン電流が増加する。即ち、ｎチャネル導電型電界効果トランジスタのチャネル形成領域にドレイン電流方向の引っ張り応力、ｐチャネル導電型電界効果トランジスタのチャネル形成領域にドレイン電流方向の圧縮応力が働くように膜の応力によって制御する。例えば、以下のようにする。
【００１６】
（１）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
前記ｐチャネル導電型電界効果トランジスタのゲート電極と前記半導体基板の素子分離領域との間の半導体領域を絶縁膜で覆った状態で、前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる第１の絶縁膜を形成する（ａ）工程と、
エッチング処理を施して、前記ｐチャネル導電型電界効果トランジスタ上の前記第１の絶縁膜を選択的に除去する（ｂ）工程と、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる第２の絶縁膜を形成する（ｃ）工程と、
前記ｎチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｄ）工程とを有する。
【００１７】
（２）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
前記ｎチャネル導電型電界効果トランジスタのゲート電極と前記半導体基板の素子分離領域との間の半導体領域を絶縁膜で覆った状態で、前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる第１の絶縁膜を形成する（ａ）工程と、
エッチング処理を施して、前記ｎチャネル導電型電界効果トランジスタ上の前記第１の絶縁膜を選択的に除去する（ｂ）工程と、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる第２の絶縁膜を選択的に形成する（ｃ）工程と、
前記ｐチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｄ）工程とを有する。
【００１８】
（３）前記手段（１）又は（２）において、
前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁に形成されたサイドウォールスペーサと、前記サイドウォールスペーサを覆うようにして形成された堆積膜とを含む。
【００１９】
（４）前記手段（１）又は（２）において、
前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁に形成されたサイドウォールスペーサと、前記サイドウォールスペーサを覆うようにして形成された堆積膜とを含み、
前記半導体領域の表面には、前記サイドウォールスペーサに整合して形成された金属・半導体反応層が設けられている。
【００２０】
（５）前記手段（１）又は（２）において、
前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁に形成されたサイドウォールスペーサと、前記サイドウォールスペーサと前記素子分離領域との間に形成された熱酸化膜とを含む。
【００２１】
（６）前記手段（１）又は（２）において、
前記半導体領域を覆う絶縁膜は、前記ゲート電極の側壁に形成されたサイドウォールスペーサと、前記サイドウォールスペーサと前記素子分離領域との間に形成された熱酸化膜とを含み、
前記半導体領域の表面には、前記サイドウォールスペーサに整合して形成された金属・半導体反応層が設けられている。
【００２２】
（７）前記手段（１）又は（２）において、
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ（Ｌow Ｐressure−Ｃhemical Ｖapor Ｄeposition：減圧気相化学成長）法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。
【００２３】
（８）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタのゲート電極と前記半導体基板の素子分離領域との間の半導体領域上に第１のサイドウォールスペーサを形成する（ａ）工程と、
前記半導体領域の表面に前記第１のサイドウォールスペーサに整合して金属・半導体反応層を形成する（ｂ）工程と、
前記金属・半導体反応層上に前記第１のサイドウォールスペーサに整合して第２のサイドウォールスペーサを形成する（ｃ）工程と、
前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる第１の絶縁膜を形成する（ｄ）工程と、
エッチング処理を施して、前記ｐチャネル導電型電界効果トランジスタ上の前記第１の絶縁膜を選択的に除去する（ｅ）工程と、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる第２の絶縁膜を形成する（ｆ）工程と、
前記ｎチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｇ）工程とを有する。
【００２４】
（９）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタのゲート電極と前記半導体基板の素子分離領域との間の半導体領域上に第１のサイドウォールスペーサを形成する（ａ）工程と、
前記半導体領域の表面に前記第１のサイドウォールスペーサに整合して金属・半導体反応層を形成する（ｂ）工程と、
前記金属・半導体反応層上に前記第１のサイドウォールスペーサに整合して第２のサイドウォールスペーサを形成する（ｃ）工程と、
前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる第１の絶縁膜を形成する（ｄ）工程と、
エッチング処理を施して、前記ｎチャネル導電型電界効果トランジスタ上の前記第１の絶縁膜を選択的に除去する（ｅ）工程と、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる第２の絶縁膜を形成する（ｆ）工程と、
前記ｐチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｇ）工程とを有する。
【００２５】
（１０）前記手段（８）又は（９）において、
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。
【００２６】
（１１）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
引っ張り応力を持つ第１の絶縁膜を前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成する（ａ）工程と、
前記第１の絶縁膜の引っ張り応力よりも絶対値が大きい圧縮応力を持つ第２の絶縁膜を前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成する（ｂ）工程と、
エッチング処理を施して、前記ｎチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｃ）工程とを有する。
前記第２の絶縁膜の圧縮応力は、前記第１の絶縁膜の引っ張り応力の２倍以上である。
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。
【００２７】
（１２）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
圧縮応力を持つ第１の絶縁膜を前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成する（ａ）工程と、
前記第１の絶縁膜の圧縮応力よりも絶対値が大きい引っ張り応力を持つ第２の絶縁膜を前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成する（ｂ）工程と、
エッチング処理を施して、前記ｐチャネル導電型電界効果トランジスタ上の前記第２の絶縁膜を選択的に除去する（ｃ）工程とを有する。
前記第２の絶縁膜の引っ張り応力は、前記第１の絶縁膜の圧縮応力の２倍以上である。
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。
【００２８】
（１３）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
引っ張り応力を持つ第１の絶縁膜が、前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成され、
前記第１の絶縁膜の引っ張り応力よりも絶対値が大きい圧縮応力を持つ第２の絶縁膜が、前記ｐチャネル導電型電界効果トランジスタ上にこのゲート電極を覆うようにして選択的に形成されている。
前記第２の絶縁膜の圧縮応力は、前記第１の絶縁膜の引っ張り応力の２倍以上である。
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。
【００２９】
（１４）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
圧縮応力を持つ第１の絶縁膜が、前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして形成され、
前記第１の絶縁膜の圧縮応力よりも絶対値が大きい引っ張り応力を持つ第２の絶縁膜が、前記ｎチャネル導電型電界効果トランジスタ上にこのゲート電極を覆うようにして選択的に形成されている。
前記第２の絶縁膜の引っ張り応力は、前記第１の絶縁膜の圧縮応力の２倍以上である。
前記第１及び第２の絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。
【００３０】
（１５）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
引っ張り応力を持つ絶縁膜を前記ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うように形成する工程と、
前記ｐチャネル導電型電界効果トランジスタ上の前記絶縁膜に元素を導入して、前記絶縁膜を前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜に変換する工程とを有する。
前記元素は、前記絶縁膜に含まれる元素と同一の元素である。
前記元素の導入は、前記半導体基板に対して垂直に前記元素をイオン注入する方法、或いは前記半導体基板に対して斜めに前記元素をイオン注入する方法で行う。
前記絶縁膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。
【００３１】
（１６）半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置であって、
前記ｎチャネル導電型及びｐチャネル導電型電界効果トランジスタ上にこれらのゲート電極を覆うようにして膜が形成され、
前記膜は、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜応力を持つ第１の部分と、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜応力を持つ第２の部分とを有する。
前記膜の第２の部分は、前記第１の部分よりも膜中の元素濃度が高い。
前記膜は、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、若しくは枚葉熱ＣＶＤ法等で形成された窒化シリコン膜である。
【００３２】
前述した手段によれば、ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力、ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力が別々に与えられる結果、図２のように、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの各チャネル形成領域に働く応力の大きさに応じて、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタで共にドレイン電流が増加する。
【００３３】
また、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く応力を個別に制御できるため、ｎチャネル導電型電界効果トランジスタとｐチャネル導電型電界効果トランジスタとのドレイン電流比を自由に制御できる。
【００３４】
ここでいくつかの用語について定義する。
電界効果トランジスタのチャネル形成領域に働く引っ張り応力とは、チャネル形成領域がシリコン（Ｓｉ）の場合、Ｓｉの格子定数が平衡状態より大きくなる応力を言う。
電界効果トランジスタのチャネル形成領域に働く圧縮応力とは、チャネル形成領域がシリコン（Ｓｉ）の場合、Ｓｉの格子定数が平衡状態より小さくなる応力を言う。
膜がもつ引っ張り応力とは、電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる応力を言う。
膜がもつ圧縮応力とは、電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる応力を言う。
【００３５】
従って、本発明の主旨は、チャネル形成領域におけるシリコン原子の原子間距離が、ｎチャネル導電型電界効果トランジスタとｐチャネル導電型電界効果トランジスタとで異なっている、言い換えると歪みの大きさが異なっていること、更にはシリコン原子間距離が、ｐチャネル導電型電界効果トランジスタのチャネル形成領域よりも、ｎチャネル導電型電界効果トランジスタのチャネル形成領域で大きいことを意味している。
【００３６】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
なお、本発明者は、本発明を成す過程で新たな問題点を見出した。この問題点については、本発明を適用した実施の形態と共に説明する。
【発明の効果】
【００３７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのドレイン電流の増加（電流駆動能力の向上）を図ることが可能となる。
また、本発明によれば、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのドレイン電流比を自由に設定することが可能となる。
【発明を実施するための最良の形態】
【００３８】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、図面を見易くするため、断面を示すハッチングは一部省略している。
（実施形態１）
本実施形態１では、電源電圧が１〜１．５Ｖ、ゲート長が０．１〜０．１４μｍ程度の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。
【００３９】
図１は、本発明の実施形態１である半導体装置の概略構成を示す模式的断面図であり、
図２は、ドレイン電流変動率の膜応力依存性を示す特性図であり、
図３及び図４は、電流方向と膜応力方向との関係を示す模式的平面図及び模式的断面図であり、
図５乃至図１９は、図１の半導体装置の製造工程中における模式的断面図であり、
図２０乃至図２３は、本発明を成す過程で本発明者によって見出された問題点を説明するための模式的断面図である。
【００４０】
図１、図５乃至図１９において、向かって左側がｎチャネル導電型ＭＩＳＦＥＴ（n-ch MISFET）であり、右側がｐチャネル導電型ＭＩＳＦＥＴ（p-ch MISFET）である。
【００４１】
図１に示すように、本実施形態の半導体装置は、半導体基板として例えば単結晶シリコンからなるｐ型シリコン基板（以下、単にｐ型基板と呼ぶ）１を主体に構成されている。ｐ型基板１の回路形成面（一主面）はｎＭＩＳ形成領域（第１の素子形成領域）１ｎ及びｐＭＩＳ形成領域（第２の素子形成領域）１ｐを有し、このｎＭＩＳ形成領域１ｎ及びｐＭＩＳ形成領域１ｐは素子分離領域である例えば浅溝アイソレーション（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation）領域４によって互いに区画されている。ｎＭＩＳ形成領域１ｎにはｐ型ウエル領域２及びｎチャネル導電型ＭＩＳＦＥＴ（以下、単にｎ型ＭＩＳＦＥＴと呼ぶ）が形成され、ｐＭＩＳ形成領域１ｐにはｎ型ウエル領域３及びｐチャネル導電型ＭＩＳＦＥＴ（以下、単にｐ型ＭＩＳＦＥＴと呼ぶ）が形成されている。浅溝アイソレーション領域４は、ｐ型基板１の回路形成面に浅溝を形成し、その後、浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的に埋め込むことによって形成される。本実施形態のｎ型及びｐ型ＭＩＳＦＥＴは、電流がｐ型基板１の平面方向に流れる横型構造になっている。
【００４２】
ｎ型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、サイドウォールスペーサ９、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、ｎ型半導体領域（エクステンション領域）７及びｎ型半導体領域１０を有する構成となっている。ｎ型半導体領域７はゲート電極６に対して自己整合で形成され、ｎ型半導体領域１０はゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。ｎ型半導体領域１０はｎ型半導体領域７よりも高い不純物濃度で形成されている。
【００４３】
ｐ型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、サイドウォールスペーサ９、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、ｐ型半導体領域（エクステンション領域）８及びｐ型半導体領域１１を有する構成となっている。ｐ型半導体領域８はゲート電極６に対して自己整合で形成され、ｐ型半導体領域１１はゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。ｐ型半導体領域１１はｐ型半導体領域８よりも高い不純物濃度で形成されている。
【００４４】
ゲート電極６、ｎ型半導体領域１０、ｐ型半導体領域１１の夫々の表面には、低抵抗化を図るためのシリサイド層（金属・半導体反応層）１２が形成されている。ゲート電極６の表面に設けられたシリサイド層１２、ｎ型半導体領域１０及びｐ型半導体領域１１の表面に設けられたシリサイド層１２は、ゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。これらのシリサイド層１２は、例えば、サリサイド（Ｓalicide：Ｓelf Ａligned Ｓilicide）技術によって形成されている。即ち、本実施形態のｎ型及びｐ型ＭＩＳＦＥＴは、サリサイド構造になっている。
【００４５】
ｐ型基板１の回路形成面上には、例えば酸化シリコン膜からなる層間絶縁膜１６が形成されている。層間絶縁膜１６は、ｐ型基板１の回路形成面を覆うようにして形成されている。ｎ型ＭＩＳＦＥＴと層間絶縁膜１６との間には、ｐ型基板１の回路形成面に引っ張り応力を発生させる膜として第１の窒化膜である例えば窒化シリコン膜１４ａが形成されている。ｐ型ＭＩＳＦＥＴと層間絶縁膜１６との間には、ｐ型基板１の回路形成面に圧縮応力を発生させる膜として第２の窒化膜である例えば窒化シリコン膜１４ｂが形成されている。本実施形態において、窒化シリコン膜１４ａはｎ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして選択的に形成され、窒化シリコン膜１４ｂはｐ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして選択的に形成されている。
【００４６】
ｎ型ＭＩＳＦＥＴと窒化シリコン膜１４ａとの間、並びにｐ型ＭＩＳＦＥＴと窒化シリコン膜１４ｂとの間には、例えば酸化シリコン膜からなる絶縁膜１３が形成されている。絶縁膜１３は、ｐ型基板１の回路形成面上にｎ型及びｐ型ＭＩＳＦＥＴを覆うようにして形成されている。
【００４７】
窒化シリコン膜１４ａと層間絶縁膜１６との間には、例えば酸化シリコン膜からなる絶縁膜１５が形成されている。この絶縁膜１５は、窒化シリコン膜１４ａ上に、この窒化シリコン膜１４ａを覆うようにして選択的に形成されている。
【００４８】
ｎ半導体領域１０及びｐ型半導体領域１１上には、層間絶縁膜１６の表面からシリサイド層１２に到達するソース・ドレイン用コンタクト孔１８が形成され、このソース・ドレイン用コンタクト孔１８の内部には導電性プラグ１９が埋め込まれている。ｎ半導体領域１０及びｐ型半導体領域１１は、シリサイド層１２及び導電性プラグ１９を介在して、層間絶縁膜１６上を延在する配線２０と電気的に接続されている。
【００４９】
ゲート電極６上には、図示していないが、層間絶縁膜１６の表面からシリサイド層１２に到達するゲート用コンタクト孔が形成され、このゲート用コンタクト孔の内部には導電性プラグ１９が埋め込まれている。ゲート電極６は、シリサイド層１２、及びゲート用コンタクト孔の内部の導電性プラグ１９を介在して、層間絶縁膜１６上を延在する配線２０と電気的に接続されている。
【００５０】
ソース・ドレイン用コンタクト孔１８及びゲート用コンタクト孔は、窒化シリコン膜１４ａ及び１４ｂをエッチングストッパ膜として用いるＳＡＣ(Ｓelf Ａligned Ｃontact hole)技術によって形成されている。即ち、窒化シリコン膜１４ａ及び１４ｂは、自己整合コンタクト用絶縁膜として使用されている。
【００５１】
窒化シリコン膜１４ａ及び１４ｂは、例えばプラズマＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法によって形成されている。この窒化シリコン膜１４ａ及び１４ｂは、その形成条件（反応ガス、圧力、温度、高周波電力等）を変えることで、ｐ型基板１の回路形成面に発生させる応力を制御することが可能である。本実施形態において、窒化シリコン膜１４ａは、例えば膜形成時の高周波電力を３００〜４００Ｗと低電力化して、ｐ型基板１の回路形成面に発生させる応力を引っ張り方向に制御したものである。窒化シリコン膜１４ｂは、例えば膜形成時の高周波電力を６００〜７００Ｗと高電力化して、ｐ型基板１の回路形成面に発生させる応力を圧縮方向に制御したものである。
【００５２】
このようにして形成された窒化シリコン膜１４ａには＋７００〜＋８００ＭＰａ程度の引っ張り応力が存在し、窒化シリコン膜１４ｂには−９００〜−１０００ＭＰａ程度の圧縮応力が存在するため、ｎ型ＭＩＳＦＥＴのチャネル形成領域には引っ張り応力が発生し、ｐ型ＭＩＳＦＥＴのチャネル形成領域には圧縮応力が発生する。この結果、図２に示すように、窒化シリコン膜１４ａ及び１４ｂを被膜していない場合と比較して、ｎ型ＭＩＳＦＥＴのドレイン電流は１０〜１５％向上し、ｐ型ＭＩＳＦＥＴのドレイン電流は１５〜２０％向上した。なお、これらの応力は、前述のように、主として、チャネル形成領域を流れるドレイン電流（Ｉｄ）の方向（ゲート長方向）と同じ向きにかかる。
【００５３】
ここで、ＭＩＳＦＥＴのチャネル形成領域に発生する応力について、簡略した図及び本実施形態と一部異なる符号を用いて説明する。図３及び図４に示すＭＩＳＦＥＴは本実施形態と同様にサリサイド構造になっており、符号３０はＭＩＳＦＥＴのチャネル形成領域、符号３１はチャネル形成領域３０を流れるドレイン電流の方向、符号３２はゲート電極６に整合して形成された半導体領域、符号３３はサイドウォールスペーサ９に整合して形成された半導体領域、符号３４はチャネル形成領域３０に応力を発生させるための膜、符号３５ａ及び３５ｂは段差部である。
【００５４】
図３及び図４に示すように、ＭＩＳＦＥＴは、ゲート電極６の側壁にゲート電極６を囲むようにしてサイドウォールスペーサ９が設けられた構造になっている。ゲート電極６及びサイドウォールスペーサ９は基板から突出しているため、ゲート電極６及びサイドウォールスペーサ９による段差部（３５ａ，３５ｂ）が形成されている。このような構造のＭＩＳＦＥＴ上に、そのゲート電極６を覆うようにして、チャネル形成領域３０に応力（引っ張り応力、若しくは圧縮応力）を発生させる膜３４を形成した場合、ゲート長方向Ｘにおける段差部３５ａの最下部及びゲート幅方向Ｙにおける段差部３５ｂの最下部に膜３４による応力が集中するため、ゲート長方向Ｘにおける段差部３５ａの最下部を起点とするゲート長方向の膜応力がチャネル形成領域３０に働くと共に、ゲート幅方向Ｙにおける段差部３５ｂの最下部を起点とするゲート幅方向の膜応力がチャネル形成領域３０に働く。即ち、膜３４による応力が引っ張り応力の場合は、チャネル形成領域３０にゲート長方向及びゲート幅方向の引っ張り応力が発生し、膜３４による応力が圧縮応力の場合は、チャネル形成領域３０にゲート長方向及びゲート幅方向の圧縮応力が発生する。
【００５５】
しかしながら、ゲート電極６のゲート長方向Ｘにおける長さは、そのゲート幅方向Ｙにおける長さと比較して圧倒的に小さいため、ゲート幅方向Ｙにおける段差部３５ｂの最下部に集中する引っ張り応力、若しくは圧縮応力によってチャネル形成領域３０に発生するゲート幅方向の引っ張り応力、若しくは圧縮応力は極めて小さい。従って、膜３４によってチャネル形成領域３０に発生する応力は、実質的に、ゲート長方向の引っ張り応力、若しくは圧縮応力、言い換えればドレイン電流方向３１に沿う引っ張り応力、若しくは圧縮応力のみと見なすことができる。
【００５６】
ｐ型ＭＩＳＦＥＴにおいては、チャネル形成領域３０にゲート幅方向の圧縮応力をかけた場合、ドレイン電流は減少すると報告されている。膜３４によるチャネル形成領域３０の応力制御では、前述したように、チャネル形成領域３０に発生するゲート幅方向の圧縮応力は極めて小さいため、ｐ型ＭＩＳＦＥＴのドレイン電流増加を効率良く行うことができる。従って、膜３４によるチャネル形成領域３０の応力制御は、ｐ型電界効果トランジスタに対して特に有効である。
【００５７】
なお、膜３４の応力によってチャネル形成領域３０に発生する応力は、膜応力の起点がチャネル形成領域３０から離れる（遠ざかる）に従って減少するため、膜応力の起点は出来るだけチャネル形成領域３０に近づけることが望ましい。前述の説明では、ゲート電極６及びサイドウォールスペーサ９による段差部（３５ａ，３５ｂ）の最下部が膜応力の起点となるが、サイドウォールスペーサ９を持たないＭＩＳＦＥＴの場合は、ゲート電極６の側壁の最下部が膜応力の起点となる。
【００５８】
次に、本実施形態１の半導体装置の製造について、図５乃至図１９を用いて説明する。
まず、比抵抗１０Ωｃｍを有する単結晶シリコンからなるｐ型基板１を準備し、その後、図５に示すように、ｐ型基板１の回路形成面にｐ型ウエル領域２及びｎ型ウエル領域３を選択的に形成する。
【００５９】
次に、図５に示すように、ｐ型基板１の回路形成面に、ｎＭＩＳ形成領域（第１の素子形成領域）１ｎ及びｐＭＩＳ形成領域（第２の素子形成領域）１ｐを区画する素子分離領域として、浅溝アイソレーション領域４を形成する。この浅溝アイソレーション領域４は、ｐ型基板１の回路形成面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、ｐ型基板１の回路形成面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜が浅溝の内部のみ残るようにＣＭＰ（化学的機械研磨：Ｃｈemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。
【００６０】
次に、図６に示すように、熱処理を施してｐ型基板１の回路形成面のｎＭＩＳ形成領域１ｎ及びｐＭＩＳ形成領域１ｐに例えば厚さが２〜３ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜５を形成し、その後、ｐ型基板１の回路形成面上の全面に例えば１５０〜２００ｎｍ程度の厚さの多結晶シリコン膜をＣＶＤ法で形成し、その後、多結晶シリコン膜にパターンニングを施してゲート電極６を形成する。多結晶シリコン膜には、抵抗値を低減する不純物がその堆積中又は堆積後に導入される。
【００６１】
次に、図６に示すように、ゲート電極６が形成されていないｐ型ウエル領域２の部分に不純物として例えば砒素（Ａｓ）をイオン打込み法で選択的に導入して一対のｎ型半導体領域（エクステンション領域）７を形成し、その後、ゲート電極６が形成されていないｎ型ウエル領域３の部分に不純物として例えば二フッ化ボロン（ＢＦ２）をイオン打込み法で選択的に導入して一対のｐ型半導体領域（エクステンション領域）８を形成する。ｎ型半導体領域７の形成は、ｐＭＩＳ形成領域１ｐをフォトレジストマスクで覆った状態で行なう。また、ｐ型半導体領域８の形成は、ｎＭＩＳ形成領域１ｎをフォトレジストマスクで覆った状態で行なう。砒素の導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量１〜２×１０１５／ｃｍ２の条件で行なう。また、二フッ化ボロンの導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量１〜２×１０１５／ｃｍ２の条件で行なう。ｎ型半導体領域７及びｐ型半導体領域８は、ゲート電極６に整合して形成される。
なお、不純物を導入して半導体領域（７，８）を形成した後、この半導体領域（７，８）を活性化する熱処理が施される。
【００６２】
次に、図６に示すように、ゲート電極６の側壁に例えばゲート長方向の膜厚が５０〜７０ｎｍ程度のサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜又は窒化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施すことによって形成される。サイドウォールスペーサ９はゲート電極６に整合して形成される。
【００６３】
次に、図６に示すように、ゲート電極６及びサイドウォールスペーサ９が形成されていないｐ型ウエル領域２の部分に不純物として例えば砒素（Ａｓ）をイオン打込み法で選択的に導入して一対のｎ型半導体領域１０を形成し、その後、ゲート電極６及びサイドウォールスペーサ９が形成されていないｎ型ウエル領域３の部分に不純物として例えば二フッ化ボロン（ＢＦ２）をイオン打込み法で選択的に導入して一対のｐ型半導体領域１１を形成する。ｎ型半導体領域１０の形成は、ｐＭＩＳ形成領域１ｐをフォトレジストマスクで覆った状態で行なう。また、ｐ型半導体領域１１の形成は、ｎＭＩＳ形成領域１ｎをフォトレジストマスクで覆った状態で行なう。砒素の導入は、加速エネルギー３５〜４５ＫｅＶ、ドーズ量２〜４×１０１５／ｃｍ２の条件で行なう。また、二フッ化ボロンの導入は、加速エネルギー４０〜５０ＫｅＶ、ドーズ量２〜４×１０１５／ｃｍ２の条件で行なう。ｎ型半導体領域１０及びｐ型半導体領域１１は、サイドウォールスペーサ９に整合して形成される。
なお、不純物を導入して半導体領域（１０，１１）を形成した後、この半導体領域（１０，１１）を活性化するための熱処理が施される。
【００６４】
この工程において、ゲート電極６に整合して形成されたｎ型半導体領域７及びサイドウォールスペーサ９に整合して形成されたｎ型半導体領域１０を有するソース領域及びドレイン領域が形成される。また、ゲート電極６に整合して形成されたｐ型半導体領域８及びサイドウォールスペーサ９に整合して形成されたｐ型半導体領域１１を有するソース領域及びドレイン領域が形成される。また、横型のｎ型及びｐ型ＭＩＳＦＥＴが形成される。
【００６５】
次に、自然酸化膜等を除去してゲート電極６及び半導体領域（１０，１１）の表面を露出させた後、図７に示すように、これらの表面上を含むｐ型基板１の回路形成面上の全面に高融点金属膜として例えばコバルト（Ｃｏ）膜１２ａをスパッタ法で形成し、その後、図８に示すように、熱処理を施し、ゲート電極６のシリコン（Ｓｉ）とコバルト膜１２ａのＣｏとを反応させてゲート電極６の表面に金属・半導体反応層であるシリサイド（ＣｏＳｉｘ）層１２を形成すると共に、半導体領域（１０，１１）のＳｉとコバルト膜１２ａのＣｏとを反応させて半導体領域（１０，１１）の表面にシリサイド（ＣｏＳｉｘ）層１２を形成し、その後、図９に示すように、シリサイド層１２が形成された領域以外の未反応のコバルト膜１２ａを選択的に除去し、その後、熱処理を施してシリサイド層１２を活性化する。
【００６６】
この工程において、ゲート電極６の表面に設けられたシリサイド層１２及び半導体領域（１０，１１）の表面に設けられたシリサイド層１２は、サイドウォールスペーサ９に整合して形成される。また、サリサイド構造のｎ型及びｐ型ＭＩＳＦＥＴが形成される。
【００６７】
次に、図１０に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、例えば５〜１０ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜１３をＣＶＤ法で形成する。この工程において、ゲート電極６のシリサイド層１２、半導体領域（１０，１１）のシリサイド層１２、並びにサイドウォールスペーサ９等は、絶縁膜１３で覆われる。
【００６８】
次に、図１１に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１４ａをプラズマＣＶＤ法で形成する。窒化シリコン膜１４ａの形成は、例えば高周波電力３５０〜４００Ｗ、或いはチャンバー内圧力３００〜３５０Ｔｏｒｒの条件で行なう。
【００６９】
この工程において、ｎ型及びｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ａで覆われる。また、ゲート電極６のシリサイド層１２、半導体領域（１０，１１）、並びサイドウォールスペーサ９等は、絶縁膜１３を介在して窒化シリコン膜１４ａで覆われる。
【００７０】
次に、図１２に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、例えば５０ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜１５をＣＶＤ法で形成する。この工程において、窒化シリコン膜１４ａは、絶縁膜１５で覆われる。
【００７１】
次に、図１３に示すように、絶縁膜１５上に、ｎＭＩＳ形成領域１ｎ（ｎ型ＭＩＳＦＥＴ）上を選択的に覆うフォトレジストマスクＲＭ１を形成する。
【００７２】
次に、フォトレジストマスクＲＭ１をエッチングマスクにしてエッチング処理を施して、図１４に示すように、ｐＭＩＳ形成領域１ｐ上（ｐ型ＭＩＳＦＥＴ上）の絶縁膜１５、並びに窒化シリコン膜１４ａを順次除去する。絶縁膜１５の加工はウエットエッチングで行い、窒化シリコン膜１４ａの加工は等方性ドライエッチングで行う。
【００７３】
この工程において、ｎ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして窒化シリコン膜１４ａが選択的に形成される。このようにして窒化シリコン膜１４ａを選択的に形成することにより、窒化シリコン膜１４ａによってｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を選択的に発生させることができる。
【００７４】
また、この工程において、ｐ型ＭＩＳＦＥＴでは、ゲート電極６の表面のシリサイド層１２、ｐ型半導体領域１１の表面のシリサイド層１２、並びにサイドウォールスペーサ９が絶縁膜１３によって覆われているため、これらのシリサイド層１２並びにサイドウォールスペーサ９が窒化シリコン膜１４ａの加工時のオーバーエッチングによって削られてしまう不具合を抑制することができる。即ち、絶縁膜１３は、窒化シリコン膜１４ａの加工時におけるエッチングストッパの役割を果たす。
【００７５】
なお、この工程において、絶縁膜１３が存在しなかった場合、窒化シリコン膜１４ａの加工時のオーバーエッチングによって問題が生じる。この問題については後で詳細に説明する。
【００７６】
次に、フォトレジストマスクＲＭ１を除去した後、図１５に示すように、絶縁膜１５上を含むｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００ｎｍ程度の厚さの窒化シリコン膜１４ｂをプラズマＣＶＤ法で形成する。窒化シリコン膜１４ｂの形成は、例えば高周波電力６００〜７００Ｗ、或いはチャンバー内圧力５〜１０Ｔｏｒｒの条件で行なう。
【００７７】
この工程において、ｎ型及びｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ｂで覆われる。また、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａは絶縁膜１５を介在して窒化シリコン膜１４ｂで覆われる。
【００７８】
次に、図１６に示すように、窒化シリコン膜１４ｂ上に、ｐＭＩＳ形成領域１ｐ（ｐ型ＭＩＳＦＥＴ）上を選択的に覆うフォトレジストマスクＲＭ２を形成する。
【００７９】
次に、フォトレジストマスクＲＭ２をエッチングマスクにしてエッチング処理を施して、図１７に示すように、ｎＭＩＳ形成領域１ｎ上（ｎ型ＭＩＳＦＥＴ上）の窒化シリコン膜１４ｂを除去する。窒化シリコン膜１４ｂの加工は等方性ドライエッチングで行う。
【００８０】
この工程において、ｐ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして窒化シリコン膜１４ｂが選択的に形成される。このようにして窒化シリコン膜１４ｂを選択的に形成することにより、窒化シリコン膜１４ｂによってｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を選択的に発生させることができる。
【００８１】
また、この工程において、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａは絶縁膜１５によって覆われているため、この窒化シリコン膜１４ａが窒化シリコン膜１４ｂの加工時のオーバーエッチングによって削られてしまう不具合を抑制することができる。即ち、絶縁膜１５は、窒化シリコン膜１４ｂの加工時におけるエッチングストッパの役割を果たす。
【００８２】
次に、フォトレジストマスクＲＭ２を除去した後、図１８に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１６をプラズマＣＶＤ法で形成し、その後、層間絶縁膜１６の表面をＣＭＰ法で平坦化する。
【００８３】
次に、図１８に示すように、層間絶縁膜１６中に、Ａｒ，Ｇｅ，Ｓｉ，Ａｓ，Ｓｂ，Ｉｎ，ＢＦ２等の不純物１７をイオン打ち込み法で導入して、層間絶縁膜１６中の結晶性を破壊する。この工程において、層間絶縁膜１６の応力が緩和されるため、層間絶縁膜１６の応力がＭＩＳＦＥＴのチャネル形成領域に働く影響を抑制することができる。なお、層間絶縁膜１６の断面を観察すると明らかに破壊された跡が残る。
【００８４】
次に、図１９に示すように、半導体領域（１１，１２）上に、層間絶縁膜１６の表面からシリサイド層１２に到達するソース・ドレイン用コンタクト孔１８を形成する。ソース・ドレイン用コンタクト孔１８の形成は、窒化シリコン膜（１４ａ，１４ｂ）をエッチングストッパとするＳＡＣ技術で行う。具体的には、まず、半導体領域（１０，１１）と対向する位置にコンタクト孔用の開口パターンを持つフォトレジストマスクを層間絶縁膜１６上に形成し、その後、前記フォトレジストマスクをエッチングマスクにして、層間絶縁膜１６、絶縁膜１５，窒化シリコン膜（１４ａ，１４ｂ）及び絶縁膜１３に異方性ドライエッチングを順次施す。層間絶縁膜１６及び絶縁膜１５のエッチングは、窒化シリコン膜（１４ａ，１４ｂ）に対して選択比がとれる条件で行う。窒化シリコン膜（１４ａ，１４ｂ）のエッチングは、絶縁膜１３に対して選択比がとれる条件で行う。絶縁膜１３のエッチングは、シリサイド層１２、及びｐ型基板１に対して選択比がとれる条件で行う。なお、絶縁膜１３のエッチングは、窒化シリコン膜（１４ａ，１４ｂ）の加工時のオーバーエッチングで行っても良い。
【００８５】
次に、図示していないが、ソース・ドレイン用コンタクト孔１８の形成と同様の方法で、ゲート電極６上に層間絶縁膜１６の表面からシリサイド層１２に到達するゲート用コンタクト孔を形成する。
【００８６】
次に、ソース・ドレイン用コンタクト孔１８の内部、及びゲート用コンタクト孔の内部に金属等の導電物を埋め込んで導電性プラグ１９を形成し、その後、層間絶縁膜１６上に配線２０を形成することにより、図１に示す構造となる。
【００８７】
次に、本発明を成す過程で本発明者が見出した問題点と共に本発明について説明する。
ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを異方性ドライエッチングで除去した場合、異方性ドライエッチングとしてはサイドウォールスペーサ９の側壁に沿う窒化シリコン膜１４ａの部分の膜厚が実行的に厚く見えるため、図２０に示すように、サイドウォールスペーサ９の側壁に窒化シリコン膜１４ａの一部が残存する。このままの状態で、ｐＭＩＳＦＥＴ上に窒化シリコン膜１４ｂを形成した場合、図２１に示すように、ゲート電極６、サイドウォールスペーサ９及び一部の窒化シリコン膜１４ａによる段差部３５ａの最下部に窒化シリコン膜１４ｂの応力が集中するため、窒化シリコン膜１４ｂの応力の起点がサイドウォールスペーサ９の側壁に残存する窒化シリコン膜１４ａによってｐ型ＭＩＳＦＥＴのチャネル形成領域から離れてしまい、窒化シリコン膜１４ｂの膜応力によってチャネル形成領域に圧縮応力を発生させる効果が減少してしまう。また、逆の応力作用を持つ窒化シリコン膜１４ａがサイドウォールスペーサ９の側壁に残存するため、窒化シリコン膜１４ｂによってチャネル形成領域に圧縮応力を発生させる効果が更に減少してしまう。従って、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａの除去では、段差部にエッチング残りが発生しない等方性ドライエッチングで行うことが有効である。
しかしながら、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを等方性ドライエッチングで除去した場合、新たな問題が発生する。
【００８８】
窒化シリコン膜の等方性ドライエッチングとしては、一般的に、ＣＦ４又はＣＦ６等のフッ化ガスを用いた等方性プラズマエッチングが使用されている。この等方性プラズマエッチングでは、酸化シリコン膜やシリサイド層に対しては選択比をとることができるが、シリコンに対しては選択比をとることができない。
【００８９】
酸化シリコン膜からなるサイドウォールスペーサ９は、窒化シリコン膜１４ａの等方性プラズマエッチングに対して選択性をもつが、窒化シリコン膜１４ａの加工時のオーバーエッチングによって若干エッチングされるため、サイドウォールスペーサ９の全体の膜厚がゲート電極６に向かって後退する。一方、ｐ型半導体領域１１の表面のシリサイド層１２はサイドウォールスペーサ９に整合して形成されている。従って、窒化シリコン膜１４ａの加工時のオーバーエッチングによるサイドウォールスペーサ９の後退によって、図２２に示すように、サイドウォールスペーサ９とシリサイド層１２との間にシリコンの露出部ａ１が形成されてしまう。窒化シリコン膜の等方性プラズマエッチングは、シリコンに対して選択比をとることができないため、窒化シリコン膜１４ａの加工時のオーバーエッチングによって露出部１ａからｐ型基板１が削られてしまい、ゲート電極６が剥がれる等の不具合が発生してしまう。
【００９０】
また、シリサイド層１２は、窒化シリコン膜１４ａの等方性プラズマエッチングに対して選択性をもつが、窒化シリコン膜１４ａの加工時のオーバーエッチングによって若干エッチングされるため、シリサイド層１２の膜厚が薄くなる。シリサイド層１２は、ＭＩＳＦＥＴの微細化に伴うゲート抵抗の増加やソース・ドレイン抵抗の増加を抑制するために、ゲート電極６の表面やｐ型半導体領域１１の表面に設けられている。従って、窒化シリコン膜１４ａの加工時のオーバーエッチングによってシリサイド層１２の膜厚が薄くなると、ＭＩＳＦＥＴの微細化に伴うゲート抵抗の増加やソース・ドレイン抵抗の増加を抑制する効果が減少してしまう。
【００９１】
また、サリサイド構造のｐ型ＭＩＳＦＥＴの場合は、シリサイド層１２がエッチングストッパの役目を果たすため、ゲート電極６においてはシリサイド層１２下の多結晶シリコン膜、ソース領域及びドレイン領域においてはシリサイド層１２下のｐ型半導体領域１１が窒化シリコン膜１４ａの加工時のオーバーエッチングによって削られてしまうことはないが、ゲート電極６の表面やｐ型半導体領域１１の表面にシリサイド層１２を持たない構造の場合は、図２３に示すように、ゲート電極６の多結晶シリコン膜、ソース領域及びドレイン領域のｐ型半導体領域１１が削られてしまい、これらの厚さが減少してしまうため、ゲート抵抗及びソース・ドレイン抵抗が増加してしまう。ゲート抵抗の増加はスイッチング速度の低下を招き、ソース・ドレイン抵抗の増加は電流駆動能力の低下を招く。
【００９２】
従って、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａの除去は、段差部にエッチング残りが発生しない等方性ドライエッチングで行うことが有効であるが、窒化シリコン膜１４ａの加工を等方性ドライエッチングで行うためには、前述の問題を解決する必要がある。
【００９３】
本発明者の検討によれば、サイドウォールスペーサ９の後退に関する問題は、ｎ型及びｐ型ＭＩＳＦＥＴ上に、これらのゲート電極６を覆うようにして窒化シリコン膜１４ａを形成する前に、少なくともｐ型半導体領域１１におけるシリサイド層１２のサイドウォールスペーサ側の端部上をエッチングストッパとして機能する絶縁膜で覆っておくことにより解決することができる。
【００９４】
また、シリサイド層１２の削れに関する問題は、ｎ型及びｐ型ＭＩＳＦＥＴ上にこれらのゲート電極６を覆うようにして窒化シリコン膜１４ａを形成する前に、シリサイド層１２の全体をエッチングストッパとして機能する絶縁膜で覆っておくことにより解決することができる。
【００９５】
また、シリサイド層１２をもたない構造に関する問題は、ｎ型及びｐ型ＭＩＳＦＥＴ上にこれらのゲート電極６を覆うようにして窒化シリコン膜１４ａを形成する前に、ゲート電極６の表面やｐ型半導体領域１１の表面をエッチングストッパとして機能する絶縁膜で覆っておくことにより解決することができる。
絶縁膜としては、窒化シリコン膜１４ａの等方性プラズマエッチングに対して選択性をもつもの、例えば酸化シリコン膜が望ましい。
【００９６】
前述の実施形態１では、図１０及び図１１に示すように、窒化シリコン膜１４ａを形成する前に、酸化シリコン膜からなる絶縁膜１３をＣＶＤ法で形成している。ＣＶＤ法、即ち堆積法で絶縁膜１３を形成する場合、ｐ型ＭＩＳＦＥＴ上において、ゲート電極６の表面のシリサイド層１２、ｐ型半導体領域１１の表面のシリサイド層１２、ｐ型半導体領域１１の表面におけるシリサイド層１２のサイドウォール９側の端部、並びにサイドウォールスペーサ９を絶縁膜１３で覆うことができる。
【００９７】
従って、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂの除去は、図１４に示すように、ゲート電極６の表面のシリサイド層１２、ｐ型半導体領域１１の表面のシリサイド層１２、ｐ型半導体領域１１の表面におけるシリサイド層１２のサイドウォール９側の端部、並びにサイドウォールスペーサ９を絶縁膜１３で覆った状態で行われるため、サイドウォールスペーサ９の後退に関する問題、シリサイド層１２の削れに関する問題を一気に解決することができる。
【００９８】
このように、本実施形態１によれば、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力が別々に与えられる結果、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴの各チャネル形成領域に働く応力の大きさに応じて、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴで共にドレイン電流が増加する。
【００９９】
また、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのチャネル形成領域に働く応力を個別に制御できるため、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとのドレイン電流比を自由に制御できる。
【０１００】
また、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加することができるため、ｎ型及びｐ型ＭＩＳＦＥＴを有する半導体装置の高速化を図ることができる。
【０１０１】
また、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを等方性ドライエッチングで除去する時に生じる、サイドウォールスペーサ９の後退に関する問題やシリサイド層１２の削れに関する問題を解決することができるため、製造歩留まり及び信頼性が高い半導体装置を提供することができる。
【０１０２】
なお、窒化シリコン膜の形成方法を変えて膜応力を変える方法としては、前記実施形態の高周波電力を変える方法の他に、下記の方法があげられる。
（１）原料ガスを変える方法として、窒化シリコン膜１４ａの形成にはＳｉＨ４とＮＨ３とＮ２を使用し、窒化シリコン膜１４ｂの形成にはＮＨ３を除いてＳｉＨ４とＮ２を使用する、
（２）形成温度を変える方法として、窒化シリコン膜１４ｂの形成時よりも、窒化シリコン膜１４ａの形成時の温度を高くする、
（３）圧力を変える方法として、窒化シリコン膜１４ｂの形成時よりも、窒化シリコン膜１４ａの形成時の圧力を高くする、
などである。むろん、前記いずれの組み合わせを複合させてもよい。要はいかに窒化シリコン膜１４ａを引っ張り応力側に、窒化シリコン膜１４ｂを圧縮応力側にするかが重要である。
【０１０３】
また、枚葉熱ＣＶＤ法を用いた窒化膜の形成方法としては、膜形成時の圧力を下げるほど、また温度を高くするほど膜応力を引っ張り側にでき、窒化シリコン膜１４ａに好適である。
【０１０４】
図２４は、本発明の実施形態１の変形例である半導体装置の製造工程中における模式的断面図である。図２４において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【０１０５】
前述の実施形態１では、窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する例について説明したが、図２４に示すように、窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成しても良い。このような場合においても、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を別々に与えることができるため、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加することができる。
【０１０６】
また、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを等方性プラズマエッチングで除去する際、ゲート電極６の表面のシリサイド層１２、ｎ型半導体領域１０の表面のシリサイド層１２、ｎ型半導体領域１０の表面におけるシリサイド層１２のサイドウォール９側の端部、並びにサイドウォールスペーサ９を絶縁膜１３で覆った状態で行うことにより、サイドウォールスペーサ９の後退に関する問題、シリサイド層１２の削れに関する問題を生じることなく、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを等方性プラズマエッチングで除去することができる。
【０１０７】
なお、実施形態１及びその変形例では、酸化シリコン膜からなる絶縁膜１３を窒化シリコン膜１４ａの加工時のエッチングストッパとして用いた例について説明したが、これに限定されるものではなく、窒化シリコン膜１４ａの等方性ドライエッチングに対して選択比がとれるものであれば他の絶縁膜を用いてもよい。
【０１０８】
（実施形態２）
図２５は、本発明の実施形態２である半導体装置の概略構成を示す模式的断面図であり、
図２６及び図２７は、本発明の実施形態２である半導体装置の製造工程中における模式的断面図である。図２５乃至図２７において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
図２５に示すように、本実施形態２の半導体装置は、前述の実施形態１においてエッチングストッパとして使用された絶縁膜１３を除去した構成となっている。
【０１０９】
前述の実施形態１のように絶縁膜１３を残した場合（図１８参照）、ゲート電極６、サイドウォールスペーサ９及び絶縁膜１３による段差部３５ａの最下部に窒化シリコン膜（１４ａ，１４ｂ）の応力が集中するため、窒化シリコン膜（１４ａ，１４ｂ）の応力の起点がサイドウォールスペーサ９の側壁に残存する絶縁膜１３によってＭＩＳＦＥＴのチャネル形成領域から離れてしまい、窒化シリコン膜（１４ａ，１４ｂ）の膜応力によってチャネル形成領域に応力を発生させる効果が減少してしまう。従って、絶縁膜１３は出来るだけ除去することが望ましい。
【０１１０】
但し、実施形態１のように、窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する場合には、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを除去する工程において絶縁膜１３が必要であり、実施形態１の変形例のように、窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成する場合には、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを除去する工程において絶縁膜１３が必要であるため、これらの工程を考慮して絶縁膜１３を除去する。
【０１１１】
窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する場合、ｎ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、図２６に示すように、窒化シリコン膜１４ａを形成する工程の前に行い、ｐ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、図２７に示すように、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを除去した後に行う。
【０１１２】
窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成する場合、ｐ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、窒化シリコン膜１４ｂを形成する工程の前に行い、ｎ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを除去した後に行う。ｎ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、ｐ型ＭＩＳＦＥＴ上を例えばフォトレジストマスク等で覆った状態で行い、ｐ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、ｎ型ＭＩＳＦＥＴ上を例えばフォトレジストマスク等で覆った状態で行う。
【０１１３】
ｎ型ＭＩＳＦＥＴ上、若しくはｐ型ＭＩＳＦＥＴ上の絶縁膜１３の除去は、段差部にエッチング残りが発生しない等方性ドライエッチングで行うことが望ましい。酸化シリコン膜からなる絶縁膜１３の等方性ドライエッチングとしては、一般的に、ＣＦ４にＨ２ガスを混合したガス、或いはＣＦ３ガスを用いた等方性プラズマエッチングが使用されている。この等方性プラズマエッチングでは、シリコンやシリサイド層に対して十分に選択比をとることができるため、ｐ基板１、シリサイド層１２、並びにサイドウォールスペーサ９等が大きく削られてしまう様なことはない。
【０１１４】
なお、本実施形態２では、ｎ型ＭＩＳＦＥＴ上及びｐ型ＭＩＳＦＥＴ上の両方の絶縁膜１３を除去する例について説明したが、何れか一方の絶縁膜１３を残すようにしても良い。
【０１１５】
（実施形態３）
図２８は、本発明の実施形態３である半導体装置の製造工程中における模式的断面図である。図２８において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【０１１６】
前述の実施形態１では、堆積法で形成された酸化シリコン膜からなる絶縁膜１３を窒化シリコン膜１４ａの加工時のエッチングストッパとして用いた例について説明したが、本実施形態３では、熱酸化法で形成された酸化シリコン膜からなる絶縁膜２１を窒化シリコン膜１４ａの加工時のエッチングストッパとして用いている。熱酸化法による絶縁膜２１の形成は、サリサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成する工程の後であって、窒化シリコン膜１４ａ及び１４ｂを形成する工程の前に行う。
【０１１７】
熱酸化法では、図２８に示すように、ゲート電極６の表面のシリサイド層１２上、及び半導体領域（１０，１１）の表面のシリサイド層１２上にこれらのシリサイド層１２を覆うようにして絶縁膜２１を選択的に形成することができる。従って、前述の実施形態１のように、窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する場合や、前述の実施形態１の変形例のように、窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成する場合においても、窒化シリコン膜（１４ａ，１４ｂ）を等方性ドライエッチングで加工する時に生じる不具合を絶縁膜２１で抑制することができる。
【０１１８】
（実施形態４）
図２９は、本発明の実施形態４である半導体装置の製造工程中における模式的断面図である。図２９において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【０１１９】
前述の実施形態１では、堆積法で形成された酸化シリコン膜からなる絶縁膜１３を窒化シリコン膜１４ａの加工時のエッチングストッパとして用いた例について説明したが、本実施形態４では、サイドウォールスペーサ９の側壁に形成された酸化シリコン膜からなるサイドウォールスペーサ２２を窒化シリコン膜１４ａの加工時のエッチングストッパとして用いている。サイドウォールスペーサ２２の形成は、サリサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成する工程の後であって、窒化シリコン膜１４ａ及び１４ｂを形成する工程の前に行う。サイドウォールスペーサ２２は、サイドウォールスペーサ９と同様の方法で形成される。
【０１２０】
このように、サイドウォールスペーサ９の側壁に酸化シリコン膜からなるサイドウォールスペーサ２２を形成することにより、半導体領域（１０，１１）の表面におけるシリサイド層１２のサイドウォールスペーサ９側の端部、並びにサイドウォールスペーサ９をサイドウォールスペーサ２２で覆うことができるため、前述の実施形態１のように、窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する場合や、前述の実施形態１の変形例のように、窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成する場合においても、窒化シリコン膜（１４ａ，１４ｂ）を等方性ドライエッチングで加工する時に生じる不具合、特にサイドウォールスペーサ９の後退に関する不具合をサイドウォールスペーサ２２で抑制することができる。
【０１２１】
なお、本実施形態４では、酸化シリコン膜からなるサイドウォールスペーサ２２を窒化シリコン膜（１４ａ，１４ｂ）の加工時のエッチングストッパとして用いた例について説明したが、これに限定されるものではなく、窒化シリコン膜（１４ａ，１４ｂ）の加工時の等方性ドライエッチングに対して選択比がとれるものであれば他の絶縁膜を用いてもよい。
【０１２２】
（実施形態５）
図３０は、本発明の実施形態５である半導体装置の概略構成を示す模式的断面図である。図３０において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【０１２３】
前述の実施形態１では、サリサイド構造の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明したが、本実施形態５では、シリサイド層を持たない相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。
【０１２４】
図３０に示すように、本実施形態５の半導体装置は、基本的に前述の実施形態１と同様の構成になっており、ｎ型及びｐ型ＭＩＳＦＥＴの構造が異なっている。即ち、本実施形態５のｎ型及びｐ型ＭＩＳＦＥＴは、ゲート電極６の表面、並びに半導体領域（１０，１１）の表面にシリサイド層を持たない構造になっている。
本実施形態５の半導体装置は、シリサイド層を形成する工程を除いて前述の実施形態１で説明した方法で形成されている。
【０１２５】
ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａを等方性ドライエッチングで除去する際、実施形態１のようにｐ型ＭＩＳＦＥＴがサリサイド構造の場合は、シリサイド層１２がエッチングストッパの役目を果たすため、ゲート電極６においてはシリサイド層１２下の多結晶シリコン膜、ソース領域及びドレイン領域においてはシリサイド層１２下のｐ型半導体領域１１が窒化シリコン膜１４ａの加工時のオーバーエッチングによって削られてしまうことはないが、本実施形態５のようにｐ型ＭＩＳＦＥＴがゲート電極６の表面やｐ型半導体領域１１の表面にシリサイド層１２を持たない構造の場合は、図２３に示すように、ゲート電極６の多結晶シリコン膜、ソース領域及びドレイン領域のｐ型半導体領域１１が削られてしまう。
【０１２６】
このような問題は、窒化シリコン膜１４ａを形成する工程の前に、ゲート電極６上、並びにｐ型半導体領域１１上をエッチングストッパとして機能する絶縁膜１３で覆っておくことにより解決することができる。
【０１２７】
本実施形態５ではエッチングストッパとして絶縁膜１３を用いている。この絶縁膜１３は堆積法で形成されている。堆積法は、ゲート電極６上及びｐ型半導体領域１１上を一括して絶縁膜１３で覆うことができるため、ゲート電極６及びｐ型半導体領域１１の削れを同時に抑制できる。
【０１２８】
なお、本実施形態５では、窒化シリコン膜１４ｂよりも先に窒化シリコン膜１４ａを形成する例について説明したが、窒化シリコン膜１４ａよりも先に窒化シリコン膜１４ｂを形成する場合においても、同様の効果が得られる。
【０１２９】
また、本実施形態５では、エッチングストッパとして絶縁膜１３を用いた例について説明したが、熱酸化法で形成した絶縁膜２１をエッチングストッパとして用いる場合においても、同様の効果が得られる。
また、本実施形態５では、エッチングストッパとして機能する絶縁膜１３を残す例について説明したが、絶縁膜１３は実施形態２のように除去しても良い。
【０１３０】
また、本実施形態５のシリサイド層を持たないＭＩＳＦＥＴは、例えば、前述した実施形態１〜４のシリサイド層を持つＭＩＳＦＥＴと同一基板上に形成され、ソース領域又はドレイン領域と基板との間の（接合）リーク電流を低減したいＭＩＳＦＥＴ及び回路を構成する。即ち、接合リーク電流を低減する必要のあるＭＩＳＦＥＴを本実施形態５のシリサイド層を持たないＭＩＳＦＥＴで構成し、高速動作を必要とするＭＩＳＦＥＴを実施形態１〜４のシリサイド層を持つＭＩＳＦＥＴで形成する。これにより、低消費電力化及び高速動作が図れる。
【０１３１】
また、絶縁膜１３は、シリサイド層を持たないＭＩＳＦＥＴ及びシリサイド層を持つＭＩＳＦＥＴ上に同一工程で堆積することができるので、製造工程を増やさずに低消費電力及び高速動作が可能な半導体装置を形成することができる。
【０１３２】
また、シリサイド層を持つＭＩＳＦＥＴとシリサイド層を持たないＭＩＳＦＥＴとを同一基板に形成する場合、シリサイド層を持つＭＩＳＦＥＴにおいては、図２５に示すように、エッチングストッパとして機能する絶縁膜１３を設けない構造とし、シリサイド層を持たないＭＩＳＦＥＴにおいては、図３０に示すように、エッチングストッパとして機能する絶縁膜１３を設けた構造としても良い。
【０１３３】
この場合、シリサイド層を持つＭＩＳＦＥＴ上の絶縁膜１３の除去は、シリサイド層を持つＭＩＳＦＥＴのチャネル形成領域に応力を発生させる第１の膜を先に形成するか、それともシリサイド層を持たないＭＩＳＦＥＴのチャネル形成領域に応力を発生させる第２の膜を先に形成するかで異なる。例えば、シリサイド層を持つＭＩＳＦＥＴがｎ型、シリサイド層を持たないＭＩＳＦＥＴがｐ型の場合、第１の膜（窒化シリコン膜１４ａ）を先に形成する場合は、図２６（図中右側のｐ型ＭＩＳＦＥＴをシリサイド層を持たないｐ型ＭＩＳＦＥＴに置き換えて参照）に示すように、窒化シリコン膜１４ａを形成する工程の前に、シリサイド層を持つＭＩＳＦＥＴ上の絶縁膜１３を選択的に除去し、第２の膜（窒化シリコン膜１４ｂ）を先に形成する場合は、シリサイド層を持つＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを選択的に除去する工程の後であって、窒化シリコン膜１４ａを形成する工程の前に、シリサイド層を持つＭＩＳＦＥＴ上の絶縁膜１３を選択的に除去する。また、シリサイド層を持つＭＩＳＦＥＴがｐ型、シリサイド層を持たないＭＩＳＦＥＴがｎ型の場合も、同様にして、シリサイド層を持つＭＩＳＦＥＴ上の絶縁膜１３を選択的に除去する。
【０１３４】
（実施形態６）
図３１は、本発明の実施形態６である半導体装置の概略構成を示す模式的断面図であり、図３２乃至図３５は、本発明の実施形態６である半導体装置の製造工程中における模式的断面図である。図３１乃至図３５において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【０１３５】
本実施形態６は、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる膜上に、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる膜を重ねて、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流の増加を狙ったものである。
【０１３６】
図３１に示すように、ｎ型及びｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ａで覆われている。また、ｐ型ＭＩＳＦＥＴは、窒化シリコン膜１４ｂで覆われている。即ち、ｎ型ＭＩＳＦＥＴ上には窒化シリコン膜１４ａのみが存在し、ｐ型ＭＩＳＦＥＴ上には窒化シリコン膜１４ａ及び１４ｂが存在している。
【０１３７】
ｎ型ＭＩＳＦＥＴ上には窒化シリコン膜１４ａのみが存在しているため、ｎ型ＭＩＳＦＥＴのチャネル形成領域には窒化シリコン膜１４ａの引っ張り応力のみが加わるが、ｐ型ＭＩＳＦＥＴ上には窒化シリコン膜１４ａ及び１４ｂが存在しているため、ｐ型ＭＩＳＦＥＴのチャネル形成領域には窒化シリコン膜１４ａの引っ張り応力及び窒化シリコン膜１４ｂの圧縮応力が加わる。従って、少なくとも窒化シリコン膜１４ａの引っ張り応力よりも絶対値が大きい圧縮応力をもつ窒化シリコン膜１４ｂを用いるこで、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させることができる。
【０１３８】
なお、本実施形態６では、圧縮応力を持つ窒化シリコン膜１４ｂが引っ張り応力を持つ窒化シリコン膜１４ａよりも上層に形成されているため、ｐ型ＭＩＳＦＥＴのチャネル形成領域に対する膜応力の起点は、窒化シリコン膜１４ａよりも窒化シリコン膜１４ｂの方が遠くなっている。従って、このような場合には、窒化シリコン膜１４ａの引っ張り応力よりも絶対値が２倍以上の圧縮応力をもつ窒化シリコン膜１４ｂを用いることが望ましい。
【０１３９】
次に、本実施形態６の半導体装置の製造について、図３２乃至図３５を用いて説明する。
図３２に示すように、前述の実施形態１と同様のプロセスで、サリサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成する。
【０１４０】
次に、図３３に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１４ａをプラズマＣＶＤ法で形成する。窒化シリコン膜１４ａの形成は、例えば高周波電力３５０〜４００Ｗの条件で行なう。
【０１４１】
次に、図３４に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１上の全面に、例えば５０ｎｍ程度の厚さの酸化シリコン膜からなる絶縁膜１５をＣＶＤ法で形成し、その後、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１上の全面に、例えば１００〜２００ｎｍ程度の厚さの窒化シリコン膜１４ｂをプラズマＣＶＤ法で形成する。窒化シリコン膜１４ｂの形成は、例えば高周波電力６００〜７００Ｗの条件で行なう。
【０１４２】
この工程において、最終的にｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力が発生するように、少なくとも窒化シリコン膜１４ａの引っ張り応力よりも絶対値が大きい圧縮応力を持つ窒化シリコン膜１４ｂを形成する。本実施形態では、窒化シリコン膜１４ａの引っ張り応力よりも絶対値が２倍以上の圧縮応力をもつように窒化シリコン膜１４ｂを形成した。
【０１４３】
次に、窒化シリコン膜１４ｂ上に、ｐ型ＭＩＳＦＥＴ上を選択的に覆うフォトレジストマスクＲＭ３を形成し、その後、フォトレジストマスクＲＭ３をエッチングマスクにしてエッチング処理を施して、図３５に示すように、ｎ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ｂを除去する。窒化シリコン膜１４ｂの加工は等方性ドライエッチングで行う。
この後、フォトレジストマスクＲＭ３を除去することにより、図３１に示す状態となる。
【０１４４】
このように、ｎ型及びｐ型ＭＩＳＦＥＴ上に窒化シリコン膜１４ａを形成し、その後、ｐ型ＭＩＳＦＥＴ上に、窒化シリコン膜１４ａの引っ張り応力よりも絶対値が大きい圧縮応力を持つ窒化シリコン膜１４ｂを選択的に形成することにより、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させることができるため、本実施形態においても、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加することができる。
【０１４５】
また、本実施形態６では、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜１４ａの除去を行っていないため、前述の実施形態１のようにエッチングストッパとして機能する絶縁膜１３を形成する必要がない。従って、前述の実施形態１と比較して製造工程数を簡略化できる。
【０１４６】
なお、本実施形態６では、ｎ型及びｐ型ＭＩＳＦＥＴ上を覆う窒化シリコン膜１４ａの後に、ｐ型ＭＩＳＦＥＴ上のみを覆う窒化シリコン膜１４ｂを形成した例について説明したが、ｐ型ＭＩＳＦＥＴ上のみを覆う窒化シリコン膜１４ｂは、ｎ型及びｐ型ＭＩＳＦＥＴ上を覆う窒化シリコン膜１４ａの前に形成しても良い。但し、この場合は、前述の実施形態１のように、窒化シリコン膜１４ｂの加工時にエッチングストッパとして機能する絶縁膜が必要となる。
【０１４７】
図３６は、本発明の実施形態６の変形例である半導体装置の概略構成を示す模式的断面図である。図３６において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【０１４８】
前述の実施形態６では、ｎ型及びｐ型ＭＩＳＦＥＴ上に引っ張り応力を持つ窒化シリコン膜１４ａを形成し、更に、ｐ型ＭＩＳＦＥＴ上に、窒化シリコン膜１４ａの引っ張り応力よりも絶対値が大きい圧縮応力を持つ窒化シリコン膜１４ｂを選択的に形成して、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加させた例について説明したが、図３６に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上に圧縮応力を持つ窒化シリコン膜１４ｂを形成し、更に、ｎ型ＭＩＳＦＥＴ上に、窒化シリコン膜１４ｂの圧縮応力よりも絶対値が大きい引っ張り応力を持つ窒化シリコン膜１４ａを選択的に形成しても良い。このような場合においても、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加することができる。
【０１４９】
なお、図３６では、ｎ型及びｐ型ＭＩＳＦＥＴ上を覆う窒化シリコン膜１４ｂの後に、ｎ型ＭＩＳＦＥＴ上のみを覆う窒化シリコン膜１４ａを形成した例について図示しているが、ｎ型ＭＩＳＦＥＴ上のみを覆う窒化シリコン膜１４ａは、ｎ型及びｐ型ＭＩＳＦＥＴ上を覆う窒化シリコン膜１４ｂの前に形成しても良い。但し、この場合は、前述の実施形態１のように、窒化シリコン膜１４ｂの加工時にエッチングストッパとして機能する絶縁膜が必要となる。
【０１５０】
（実施形態７）
図３７は、本発明の実施形態７である半導体装置の概略構成を示す模式的断面図であり、図３８及び図３９は、本発明の実施形態７である半導体装置の製造工程中における模式的断面図である。図３７乃至図３９において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
本実施形態７は、１つの窒化シリコン膜で、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流の増加を狙ったものである。
【０１５１】
図３７に示すように、ｎ型及びｐ型ＭＩＳＦＥＴは、１つの窒化シリコン膜２４で覆われている。窒化シリコン膜２４は、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる第１の部分２４ａと、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる第２の部分２４ｂとを有し、第１の部分２４ａはｎ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして形成され、第２の部分２４ｂはｐ型ＭＩＳＦＥＴ上にそのゲート電極６を覆うようにして形成されている。第２の部分２４ｂは、Ｓｉ及びＮの元素濃度が第１の部分２４ａよりも高くなっている。以下、本実施形態７の半導体装置の製造について、図３８及び図３７を用いて説明する。
【０１５２】
前述の実施形態１と同様のプロセスで、サリサイド構造のｎ型及びｐ型ＭＩＳＦＥＴを形成した後、図３８に示すように、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むｐ型基板１の回路形成面上の全面に、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる窒化シリコン膜２４をプラズマＣＶＤ法で形成する。窒化シリコン膜２４の形成は、例えば高周波電力３５０〜４００Ｗの条件で行なう。
【０１５３】
次に、ｎ型ＭＩＳＦＥＴ上を覆い、かつｐ型ＭＩＳＦＥＴ上に開口を有するフォトレジストマスクＲＭ４を窒化シリコン膜２４上に形成し、その後、図３９に示すように、フォトレジストマスクＲＭ４をマスクにして、フォトレジストマスクＲＭ４から露出する窒化シリコン膜２４中（ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜２４中）に、Ｓｉ及びＮの元素をイオン打ち込み法で導入する。イオン打ち込みは、膜の深さ方向全般にわたってこれらの元素が導入されるように、深さ方向における元素濃度のピーク値（Ｒｐ）が膜厚の１／２程度となる加速エネルギー、ドース量が１×１０１５／ｃｍ２以上の条件で行う。
この工程において、第１の部分２４ａと、この第１の部分２４ａよりも元素濃度が高い第２の部分２４ｂとを有する窒化シリコン膜２４が形成される。
【０１５４】
次に、フォトレジストマスクＲＭ４を除去した後、熱処理を施して窒化シリコン膜２４の第２の部分２４ｂを活性化する。
この工程において、窒化シリコン膜２４の第２の部分２４ｂが体積膨張し、第２の部分２４ｂがｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる膜に変換する。従って、図３７に示すように、窒化シリコン膜２４は、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる第１の部分２４ａと、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる第２の部分２４ｂとを有する構成となる。
【０１５５】
このようにして窒化シリコン膜２４を形成することにより、本実施形態７においても、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴのドレイン電流を同時に増加することができる。
【０１５６】
また、本実施形態７では、ｐ型ＭＩＳＦＥＴ上の窒化シリコン膜２４の除去を行っていないため、前述の実施形態１のようにエッチングストッパとして機能する絶縁膜１３を形成する必要がない。従って、前述の実施形態１と比較して製造工程数を簡略化できる。
【０１５７】
また、本実施形態７では、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流が増加するように１つの窒化シリコン膜２４で制御できるため、前述の実施形態１と比較して、窒化シリコン膜の被膜工程が１回で済む。従って、窒化シリコン膜の被膜工程とその加工工程を省略でき、製造工程を簡略化できる。
【０１５８】
図４０は、本発明の実施形態７の変形例である半導体装置の製造工程中における模式的断面図である。
前述の実施形態７では、Ｓｉ及びＮの元素を導入する方法として、ｐ型基板１に対して垂直に元素をイオン注入する方法を適用した場合を示したが、図４０に示すように、ｐ型基板１に対して斜めに元素をイオン注入する方法を適用しても良い。この場合、サイドウォールスペーサ９の側壁を覆っている窒化シリコン膜２４のゲート側壁部分（段差部分）にも元素を導入することができる。この結果、より一層の圧縮応力発生効果を得ることができる。
【０１５９】
（実施形態８）
図４１は、本発明の実施形態８である半導体装置の概略構成を示す模式的断面図である。
本実施形態８は、縦型ダブルゲート構造の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例である。
【０１６０】
図４１に示すように、本実施形態８の半導体装置は、ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）構造の半導体基板（以下、単に基板と呼ぶ）４０を主体に構成されている。基板４０は、例えば、半導体層４０ａと、この半導体層４０ａ上に設けられた絶縁層４０ｂと、この絶縁層４０ｂ上に設けられた半導体層４０ｃとを有する構成になっている。半導体層４０ａ及び４０ｃは例えば単結晶シリコンからなり、絶縁層４０ｂは例えば酸化シリコンからなる。
【０１６１】
半導体層４０ｃは、複数の素子形成部に分割され、各素子形成部にｎ型ＭＩＳＦＥＴ、若しくはｐ型ＭＩＳＦＥＴが形成されている。ｎ型ＭＩＳＦＥＴが形成される半導体層４０ｃにはｐ型ウエル領域２が設けられ、ｐ型ＭＩＳＦＥＴが形成される半導体層４０ｃにはｎ型ウエル領域３が設けられている。各半導体層４０ｃは、絶縁層４０ｂ上に設けられた絶縁膜４１で周囲を囲まれ、互いに絶縁分離されている。
【０１６２】
本実施形態８のｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４０ｃを基板４０の平面方向（表面方向）から２つのゲート電極６で挟み込んだダブルゲート構造になっている。また、ｎ型及びｐ型ＭＩＳＦＥＴは、ドレイン電流が基板４０の厚さ方向に流れる縦型構造になっている。
【０１６３】
ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる窒化シリコン膜１４ａは、ｎ型ＭＩＳＦＥＴ上にその２つのゲート電極６を覆うようにして形成され、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる窒化シリコン膜１４ｂは、ｐ型ＭＩＳＦＥＴ上にその２つのゲート電極６を覆うようにして形成されている。
【０１６４】
本実施形態８において、ｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４０ｃを基板４０の平面方向から２つのゲート電極６で挟み込んだダブルゲート構造になっているため、窒化シリコン膜による応力の影響が倍増し、ドレイン電流増加割合もシングルゲート構造の従来型より増加する。
【０１６５】
（実施形態９）
図４２は、本発明の実施形態９である半導体装置の概略構成を示す模式的平面図であり、図４３は、図４２のＡ−Ａ線に沿う模式的断面図である。
本実施形態９は、横型ダブルゲート構造の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例である。
【０１６６】
図４２及び図４３に示すように、本実施形態９のｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４０ｃを基板４０の平面方向から２つのゲート電極６で挟み込んだダブルゲート構造になっている。また、ｎ型及びｐ型ＭＩＳＦＥＴは、ドレイン電流が半導体基板４０の平面方向に流れる横型構造になっている。
【０１６７】
ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる窒化シリコン膜１４ａは、ｎ型ＭＩＳＦＥＴ上にその２つのゲート電極６を覆うようにして形成され、ｐ型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる窒化シリコン膜１４ｂは、ｐ型ＭＩＳＦＥＴ上にその２つのゲート電極６を覆うようにして形成されている。
【０１６８】
本実施形態９において、ｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４０ｃを基板４０の平面方向から２つのゲート電極６で挟み込んだダブルゲート構造になっているため、窒化シリコン膜による応力の影響が倍増し、ドレイン電流増加割合もシングルゲート構造の従来型より増加する。
【０１６９】
（実施形態１０）
図４４は、本発明の実施形態１０である半導体装置の概略構成を示す模式的断面図である。
本実施形態１０は、横型ダブルゲート構造の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例である。
【０１７０】
図４４に示すように、本実施形態１０の半導体装置は、例えばｐ型基板１主体に構成されている。ｐ型基板１の主面上には半導体層４２が設けられている。半導体層４２は、複数の素子形成部に分割され、各素子形成部にｎ型ＭＩＳＦＥＴ、若しくはｐ型ＭＩＳＦＥＴが形成されている。ｎ型ＭＩＳＦＥＴが形成される半導体層４２にはｐ型ウエル領域２が設けられ、ｐ型ＭＩＳＦＥＴが形成される半導体層４２にはｎ型ウエル領域３が設けられている。各半導体層４２は、ｐ型基板１上に設けられた絶縁膜４１で周囲を囲まれ、互いに絶縁分離されている。
【０１７１】
本実施形態１０のｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４２をｐ型基板１の厚さ方向に２つのゲート電極６で挟み込んだダブルゲート構造になっている。また、ｎ型及びｐ型ＭＩＳＦＥＴは、ドレイン電流が基板４０の平面方向に流れる横型構造になっている。
【０１７２】
ｎ型ＭＩＳＦＥＴは、そのチャネル形成領域に引っ張り応力を発生させる２つの窒化シリコン膜１４ａでｐ型基板１の厚さ方向から挟み込まれている。一方の窒化シリコン膜１４ａは、ｐ型基板１とｎ型ＭＩＳＦＥＴとの間に設けられ、他方の窒化シリコン膜１４ａは、ｎ型ＭＩＳＦＥＴ上を覆うようにして設けられている。
【０１７３】
ｐ型ＭＩＳＦＥＴは、そのチャネル形成領域に圧縮応力を発生させる２つの窒化シリコン膜１４ｂでｐ型基板１の厚さ方向から挟み込まれている。一方の窒化シリコン膜１４ｂは、ｐ型基板１とｐ型ＭＩＳＦＥＴとの間に設けられ、他方の窒化シリコン膜１４ｂは、ｐ型ＭＩＳＦＥＴ上を覆うようにして設けられている。
【０１７４】
本実施形態１０において、ｎ型及びｐ型ＭＩＳＦＥＴは、チャネル形成領域として使用される半導体層４０ｃを基板４０の深さ方向から２つのゲート電極６で挟み込んだダブルゲート構造になっており、しかも２つの窒化シリコン膜で覆われているため、窒化シリコン膜による応力の影響が倍増し、ドレイン電流増加割合もシングルゲート構造の従来型より増加する。
【０１７５】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１７６】
例えば、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory）、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）、フラッシュメモリ等のメモリシステムを含む製品において、少なくともそのメモリシステムの周辺回路やロジック回路に本発明の構造を適用すると、より高性能のメモリ製品を得ることができる。
【図面の簡単な説明】
【０１７７】
【図１】本発明の実施形態１である半導体装置の概略構成を示す模式的断面図である。
【図２】ドレイン電流変動率の膜応力依存性を示す特性図である。
【図３】電流方向と膜応力方向の関係を示す模式的断面図である。
【図４】電流方向と膜応力方向の関係を示す模式的平面図である。
【図５】本発明の実施形態１である半導体装置の製造工程中における模式的断面図である。
【図６】図５に続く半導体装置の製造工程中における模式的断面図である。
【図７】図６に続く半導体装置の製造工程中における模式的断面図である。
【図８】図７に続く半導体装置の製造工程中における模式的断面図である。
【図９】図８に続く半導体装置の製造工程中における模式的断面図である。
【図１０】図９に続く半導体装置の製造工程中における模式的断面図である。
【図１１】図１０に続く半導体装置の製造工程中における模式的断面図である。
【図１２】図１１に続く半導体装置の製造工程中における模式的断面図である。
【図１３】図１２に続く半導体装置の製造工程中における模式的断面図である。
【図１４】図１３に続く半導体装置の製造工程中における模式的断面図である。
【図１５】図１４に続く半導体装置の製造工程中における模式的断面図である。
【図１６】図１５に続く半導体装置の製造工程中における模式的断面図である。
【図１７】図１６に続く半導体装置の製造工程中における模式的断面図である。
【図１８】図１７に続く半導体装置の製造工程中における模式的断面図である。
【図１９】図１８に続く半導体装置の製造工程中における模式的断面図である。
【図２０】本発明を成す過程で本発明者によって見出された問題点を説明するための模式的断面図である。
【図２１】本発明を成す過程の中で本発明者によって見出された問題点を説明するための模式的断面図である。
【図２２】本発明を成す過程の中で本発明者によって見出された問題点を説明するための模式的断面図である。
【図２３】本発明を成す過程の中で本発明者によって見出された問題点を説明するための模式的断面図である。
【図２４】本発明の実施形態１の変形例を示す模式的断面図である。
【図２５】本発明の実施形態２である半導体装置の概略構成を示す模式的断面図である。
【図２６】本発明の実施形態２である半導体装置の製造工程中における模式的断面図である。
【図２７】本発明の実施形態２である半導体装置の製造工程中における模式的断面図である。
【図２８】本発明の実施形態３である半導体装置の製造工程中における模式的断面図である。
【図２９】本発明の実施形態４である半導体装置の製造工程中における模式的断面図である。
【図３０】本発明の実施形態５である半導体装置の概略構成を示す模式的断面図である。
【図３１】本発明の実施形態６である半導体装置の概略構成を示す模式的断面図である。
【図３２】本発明の実施形態６である半導体装置の製造工程中における模式的断面図である。
【図３３】図３２に続く半導体装置の製造工程中における模式的断面図である。
【図３４】図３３に続く半導体装置の製造工程中における模式的断面図である。
【図３５】図３４に続く半導体装置の製造工程中における模式的断面図である。
【図３６】本発明の実施形態６の変形例を示す模式的断面図である。
【図３７】本発明の実施形態７である半導体装置の概略構成を示す模式的断面図である。
【図３８】本発明の実施形態７である半導体装置の製造工程中における模式的断面図である。
【図３９】図３８に続く半導体装置の製造工程中における模式断面図である。
【図４０】本発明の実施形態７の変形例を示す模式的断面図である。
【図４１】本発明の実施形態８である半導体装置の概略構成を示す模式的断面図である。
【図４２】本発明の実施形態９である半導体装置の概略構成を示す模式的平面図である。
【図４３】図４２のＡ−Ａ線に沿う模式的断面図である。
【図４４】本発明の実施形態１０である半導体装置の概略構成を示す模式的断面図である。
【符号の説明】
【０１７８】
１…ｐ型半導体基板、２…ｐ型ウエル領域、３…ｎ型ウエル領域、４…浅溝アイソレーション領域、５…ゲート絶縁膜、６…ゲート電極、７，１０…ｎ型半導体領域、８，１１…ｐ型半導体領域、９…サイドウォールスペーサ、１２…シリサイド層、１２ａ…高融点金属膜、１３…絶縁膜、１４ａ，１４ｂ…窒化シリコン膜、１５…絶縁膜、１６…層間絶縁膜、１７…不純物、１８…ソース・ドレイン用コンタクト孔、１９…導電性プラグ、２０…配線、
２１…絶縁膜、２２…サイドウォールスペーサ、２４…窒化シリコン膜、２４ａ…第１の部分、２４ｂ…第２の部分、
３０…チャネル形成領域、３１…ドレイン電流方向、３２，３３…半導体領域、３４…膜、３５ａ，３５ｂ…段差部、Ｘ…ゲート長方向、Ｙ…ゲート幅方向、
４０…半導体基板、４０ａ…半導体層、４０ｂ…絶縁層、４０ｃ…半導体層、４１…絶縁膜。
【図１】
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【図２】
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【図３】
2008306195.tif 000005
【図４】
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【図５】
2008306195.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008306195.tif 000012
【図１１】
2008306195.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2008306195.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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