(57)【要約】【課題】システム制御マイコン部から制御レジスタへのアクセスを行う際に、複数個の制御レジスタ内の所定バイトに対する同時アクセスを可能にしたシステム制御装置を提供する。【解決手段】ＣＰＵ（システム制御マイコン部）１１０から制御レジスタ１２５内のＬＳＢ１２５ａに対してレジスタアクセスを行い、アドレスデコード部１１１において、前記ＬＳＢ１２５ａへのアクセスアドレスをデコードして、前記制御レジスタ１２５の全体に対してアクセス制御信号を発行する。アクセス制御部１１５において、前記制御レジスタ１２５の全体へのアクセス制御信号を、４個の制御レジスタ１２５〜１２８の各々のＬＳＢ１２５ａ〜１２８ａへのアクセス制御信号に組み合わせを変更する。このアクセス制御信号によって、前記ＬＳＢ１２５ａ〜１２８ａへの同時アクセスを行い、４個のＤＭＡコントローラ（機能ブロック）１２１〜１２４を同時に起動する。【選択図】図１
2008097372.tif 000002
【特許請求の範囲】
【請求項１】
各々が制御レジスタを有し１チップに集積された複数個の機能ブロックを持つシステムＬＳＩ部と、
前記複数個の機能ブロックの各々の制御レジスタを制御するシステム制御マイコン部と、
前記システム制御マイコン部がアクセスしようとする制御レジスタ内の所定バイトへのアクセスアドレスをデコードして、前記所定バイトを含む１つの制御レジスタ全体に対してアクセス制御信号を発行するアドレスデコード部と、
前記所定バイトのアドレスへのアクセスに対して、前記１つの制御レジスタ全体へのアクセス制御信号を、前記システムＬＳＩ部に備えた複数個の制御レジスタの各々の所定バイトへのアクセス制御信号に組み合わせを変更するアクセス制御部と、
前記アクセス制御部による制御レジスタの組み合わせの変更を行うかを示すアクセスモード制御レジスタとを備えた
ことを特徴とするシステム制御装置。
【請求項２】
前記請求項１記載のシステム制御装置において、
前記アクセス制御部は、
前記システムＬＳＩ部に備えた複数個の制御レジスタの各々のＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｙｔｅ）に組み合わせを変更してアクセス制御信号を発行する
ことを特徴とするシステム制御装置。
【請求項３】
前記請求項２記載のシステム制御装置において、
アクセス制御信号を発行するバイト位置を変更するバイト位置制御部と、
前記バイト位置制御部で変更するバイト位置の情報を格納するバイト位置制御レジスタとを備えた
ことを特徴とするシステム制御装置。
【請求項４】
前記請求項２又は３記載のシステム制御装置において、
前記システムＬＳＩ部に備えた各々の制御レジスタに対するアクセス制御信号をビット単位でマスクするアクセスマスク制御レジスタ部を備えた
ことを特徴とするシステム制御装置。
【請求項５】
各々が制御レジスタを有し１チップに集積された複数個の機能ブロックを持つシステムＬＳＩ部と、
前記複数個の機能ブロックの各々の制御レジスタを制御するシステム制御マイコン部と、
前記システム制御マイコン部がアクセスしようとするアクセスアドレスをデコードするアドレスデコード部と、
前記アドレスデコード部がデコードしたデコードアドレスに基づいて、前記システムＬＳＩ部に備えた１つの制御レジスタ全体へのアクセス制御信号と、前記システムＬＳＩ部に備えた複数個の制御レジスタの各々の所定バイトへのアクセス制御信号との何れか一方を選択して発行するアクセス制御部とを備えた
ことを特徴とするシステム制御装置。
【請求項６】
前記請求項５記載のシステム制御装置において、
前記システムＬＳＩ部に備えた各々の制御レジスタに対するアクセス制御信号をビット単位でマスクするアクセスマスク制御レジスタ部を備えた
ことを特徴とするシステム制御装置。
【請求項７】
各々が制御レジスタを有し１チップに集積された複数個の機能ブロックを持つシステムＬＳＩ部と、
前記複数個の機能ブロックの各々の制御レジスタを制御するシステム制御マイコン部と、
前記システム制御マイコン部がアクセスしようとするアクセスアドレスをデコードするアドレスデコード部と、
前記アドレスデコード部がデコードしたデコードアドレスに基づいて、前記システムＬＳＩ部に備えた１つの制御レジスタ全体へのアクセス制御信号と、前記システムＬＳＩ部に備えた複数個の制御レジスタのうち、所定の複数個の制御レジスタの全バイトへのアクセス制御信号との何れか一方を選択して発行するアクセス制御部とを備えた
ことを特徴とするシステム制御装置。
【請求項８】
前記請求項７記載のシステム制御装置において、
前記システムＬＳＩ部に備えた各々の制御レジスタに対するアクセス制御信号をビット単位でマスクするアクセスマスク制御レジスタ部を備えた
ことを特徴とするシステム制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１チップに集積された複数個の機能ブロックを持つシステムＬＳＩの制御を行うシステム制御装置に関するものである。
【背景技術】
【０００２】
一般に、システム制御装置は、システム制御マイコン部と、１チップに集積された複数個の機能ブロックを持つシステムＬＳＩ部とを備え、前記複数個の機能ブロックの内部には、各々、制御レジスタが備えられており、これらの制御レジスタを前記システム制御マイコン部がアクセス可能なアドレス空間に割り振り、前記システム制御マイコン部がそれらの制御レジスタにアクセスすることにより前記複数個の機能ブロックを持つシステムＬＳＩ部の制御を行っている。例えば、複数個の制御レジスタへのレジスタアクセスを行うシステム制御装置として特許文献１記載の技術が知られている。
【０００３】
図９は、従来のシステム制御装置の全体構成を示したブロック図及び同システム制御装置の動作を示した模式図である。
【０００４】
同図において、システム制御装置９００は、システム制御マイコン部９１０と、アドレスデコード部９１１と、１チップに集積された４個のＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラ９２１、９２２、９２３、９２４を持つシステムＬＳＩ部９２０とを備えている。前記４個のＤＭＡコントローラ９２１〜９２４は、各々の内部に備えた制御レジスタ９２５、９２６、９２７、９２８によって制御される。また、前記制御レジスタ９２５〜９２８は、前記システム制御マイコン部９１０からのアクセスによって制御される。このアクセスの際に、前記アドレスデコード部９１１は、前記システム制御マイコン部９１０がアクセスしようとする制御レジスタへのアクセスアドレスを当該制御レジスタに割り振られたアドレスにデコードする。
【０００５】
ここで、前記システム制御装置９００は、前記４個のＤＭＡコントローラ９２１〜９２４を用いて、メインメモリ９３０上の各々異なるアドレス領域９３１、９３２、９３３、９３４に格納された４つの画像データＰＡ、ＰＢ、ＰＣ、ＰＤをバッファ９４０内の４つのバッファ領域９４１、９４２、９４３、９４４の各々に転送するものである。前記バッファ９４０に転送された画像データＰＡ〜ＰＤは、画像合成ブロック９５０において合成されて、合成画像データＡＢＣＤが生成される。
【０００６】
前記メインメモリ９３０上の各々のアドレス領域９３１〜９３４に格納された画像データＰＡ〜ＰＤは、前記ＤＭＡコントローラ９２１〜９２４による前記バッファ９４０への転送後に、当該システム制御装置９００の外部からのアクセスによって一定期間でデータが更新される。データが更新された後には、ＤＭＡコントローラ９２１〜９２４を用いてその更新された画像データＰＡ〜ＰＤを再度バッファ９４０内の各々のバッファ領域９４１〜９４４に転送する。そして、バッファ９４０に転送された画像データＰＡ〜ＰＤを合成画像データＡＢＣＤに合成する。
【０００７】
システム制御装置のハードウェア設計において、同じ機能を持った複数個のＤＭＡコントローラをハードウェア上に実装する場合には、同じ設計データのＤＭＡコントローラを並列に並べて実装することが多く、各々のＤＭＡコントローラ内の制御レジスタは、当該ＤＭＡコントローラ内でのアドレスやビット位置が共通である。すなわち、ＤＭＡコントローラ９２１内の制御レジスタ９２５のアドレスが当該ＤＭＡコントローラ９２１の１０００番地目に割り振られている場合には、他のＤＭＡコントローラ９２２〜９２４内の制御レジスタ９２６〜９２８の各々のアドレスについても当該ＤＭＡコントローラ９２２〜９２４の１０００番地目に割り振られている。
【０００８】
図１０は、従来のシステム制御装置９００における制御レジスタへのアクセスを示した模式図である。
【０００９】
同図において、制御レジスタ９２５〜９２８はＤＭＡコントローラ９２１〜９２４内に備えられた制御レジスタであり、前記各々の制御レジスタ９２５〜９２８は３２ビット（４バイト）で構成されている。また、前記各々の制御レジスタ９２５〜９２８のＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｙｔｅ）には、各々のＤＭＡコントローラ９２１〜９２４を起動させる起動ビットが含まれている。
【００１０】
システム制御マイコン部９１０は３２ビットマイコンであり、前記各々の制御レジスタ９２５〜９２８にアクセスするためのレジスタアクセスバス（ホストバス）は３２ビット幅である。
【００１１】
システム制御装置９００において、画像データＰＡをバッファ９４０内のバッファ領域９４１に転送する際には、前記システム制御マイコン部９１０から制御レジスタ９２５のＬＳＢにレジスタアクセスを行う。このとき、アドレスデコード部９１１は、前記制御レジスタ９２５のＬＳＢへのアクセスアドレスを前記システム制御マイコン部９１０から受け取り、前記制御レジスタ９２５の全体に対してアクセス制御信号を発行する。すなわち、制御レジスタ９２５のＬＳＢへのレジスタアクセスの際には、３２ビットの制御レジスタ９２５の全体に対してアクセス制御信号を発行する。
【００１２】
上記のシステム制御装置９００によって、画像データＰＡ〜ＰＤの４つの画像データをメインメモリ９３０からバッファ９４０に転送する際には、制御レジスタ９２５〜９２８の各々に対して順に４回のアクセス制御信号の発行を行い、各制御レジスタ９２５〜９２８のＬＳＢにアクセスし、ＤＭＡコントローラ９２１〜９２４を起動して転送を行う。
【特許文献１】特開２００５−３２７０７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の図９に示したシステム制御装置９００では、画像データＰＡ〜ＰＤの４つの画像データを転送する場合には、３２ビットで構成される各々の制御レジスタ９２５〜９２８の１つずつに対して順にアクセス制御信号を発行するので、システム制御マイコン部９１０から各々の制御レジスタ９２５〜９２８に対する４回のレジスタアクセスを行う必要がある。そのため、多くの制御レジスタへのアクセスが必要な場合には、全ての制御レジスタへのアクセスに多くの時間を要するという課題がある。
【００１４】
また、図１１に示すように、システム制御マイコン部９１０において、ＤＭＡコントローラ９２１〜９２４における転送先アドレスや転送元アドレス等のパラメータ設定（ステップＳ１１００）を行った後に、各々のＤＭＡコントローラ９２１〜９２４の起動処理及び起動完了確認処理を行い（ステップＳ１１０１）、ステップＳ１１０２において全てのデータ処理が完了するまで、前記ステップＳ１１０１の起動処理及び起動完了確認処理を繰り返すようなアプリケーションを実行するときには、システム制御マイコン部９１０において、ＤＭＡコントローラ９２１〜９２４内の制御レジスタにアクセスするソフトウェア処理の負荷が大きくなってしまう。
【００１５】
本発明は、前記の課題に着目してなされたものであり、その目的は、システム制御マイコン部から制御レジスタへのアクセスを行う際に、複数個の制御レジスタ内の所定バイトに対する同時アクセスを可能にしたシステム制御装置を提供することにある。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明では、１回のレジスタアクセスで１つの制御レジスタ全体を指定できるだけでなく、複数個の制御レジスタをも同時に指定できるように切り替え可能なようにする。
【００１７】
具体的に、請求項１記載の発明のシステム制御装置は、各々が制御レジスタを有し１チップに集積された複数個の機能ブロックを持つシステムＬＳＩ部と、前記複数個の機能ブロックの各々の制御レジスタを制御するシステム制御マイコン部と、前記システム制御マイコン部がアクセスしようとする制御レジスタ内の所定バイトへのアクセスアドレスをデコードして、前記所定バイトを含む１つの制御レジスタ全体に対してアクセス制御信号を発行するアドレスデコード部と、前記所定バイトのアドレスへのアクセスに対して、前記１つの制御レジスタ全体へのアクセス制御信号を、前記システムＬＳＩ部に備えた複数個の制御レジスタの各々の所定バイトへのアクセス制御信号に組み合わせを変更するアクセス制御部と、前記アクセス制御部による制御レジスタの組み合わせの変更を行うかを示すアクセスモード制御レジスタとを備えたことを特徴とする。
【００１８】
請求項２記載の発明は、前記請求項１記載のシステム制御装置において、前記アクセス制御部は、前記システムＬＳＩ部に備えた複数個の制御レジスタの各々のＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｙｔｅ）に組み合わせを変更してアクセス制御信号を発行することを特徴とする。
【００１９】
請求項３記載の発明は、前記請求項２記載のシステム制御装置において、アクセス制御信号を発行するバイト位置を変更するバイト位置制御部と、前記バイト位置制御部で変更するバイト位置の情報を格納するバイト位置制御レジスタとを備えたことを特徴とする。
【００２０】
請求項４記載の発明は、前記請求項２又は３記載のシステム制御装置において、前記システムＬＳＩ部に備えた各々の制御レジスタに対するアクセス制御信号をビット単位でマスクするアクセスマスク制御レジスタ部を備えたことを特徴とする。
【００２１】
請求項５記載の発明のシステム制御装置は、各々が制御レジスタを有し１チップに集積された複数個の機能ブロックを持つシステムＬＳＩ部と、前記複数個の機能ブロックの各々の制御レジスタを制御するシステム制御マイコン部と、前記システム制御マイコン部がアクセスしようとするアクセスアドレスをデコードするアドレスデコード部と、前記アドレスデコード部がデコードしたデコードアドレスに基づいて、前記システムＬＳＩ部に備えた１つの制御レジスタ全体へのアクセス制御信号と、前記システムＬＳＩ部に備えた複数個の制御レジスタの各々の所定バイトへのアクセス制御信号との何れか一方を選択して発行するアクセス制御部とを備えたことを特徴とする。
【００２２】
請求項６記載の発明は、前記請求項５記載のシステム制御装置において、前記システムＬＳＩ部に備えた各々の制御レジスタに対するアクセス制御信号をビット単位でマスクするアクセスマスク制御レジスタ部を備えたことを特徴とする。
【００２３】
請求項７記載の発明のシステム制御装置は、  各々が制御レジスタを有し１チップに集積された複数個の機能ブロックを持つシステムＬＳＩ部と、前記複数個の機能ブロックの各々の制御レジスタを制御するシステム制御マイコン部と、前記システム制御マイコン部がアクセスしようとするアクセスアドレスをデコードするアドレスデコード部と、前記アドレスデコード部がデコードしたデコードアドレスに基づいて、前記システムＬＳＩ部に備えた１つの制御レジスタ全体へのアクセス制御信号と、前記システムＬＳＩ部に備えた複数個の制御レジスタのうち、所定の複数個の制御レジスタの全バイトへのアクセス制御信号との何れか一方を選択して発行するアクセス制御部とを備えたことを特徴とする。
【００２４】
請求項８記載の発明は、前記請求項７記載のシステム制御装置において、前記システムＬＳＩ部に備えた各々の制御レジスタに対するアクセス制御信号をビット単位でマスクするアクセスマスク制御レジスタ部を備えたことを特徴とする。
【００２５】
以上により、請求項１〜６記載の発明では、システムＬＳＩ部内の所定の制御レジスタ全体へのアクセス制御信号を複数個の制御レジスタの各々の所定バイトへのアクセス制御信号に変更したり、複数個の制御レジスタの各々の所定バイトへのアクセス用のアクセスアドレスを別途設けることによって、複数個の制御レジスタの所定バイトに対する同時アクセスが可能となる。
【００２６】
また、請求項７及び８記載の発明では、システムＬＳＩ部に備えた複数個の制御レジスタの全バイトへのアクセス用のアクセスアドレスを別途設けることによって、複数個の機能ブロック内の制御レジスタの全バイトに対する同時一括アクセスが可能となる。
【発明の効果】
【００２７】
以上説明したように、請求項１〜８記載のシステム制御装置によれば、システム制御マイコン部から制御レジスタへのレジスタアクセスを行う際に、複数個の制御レジスタに対する同時アクセスを可能にすることによって、レジスタアクセス回数の低減によるソフトウェアの効率化やソフトウェア処理時間の確保ができ、一定時間内に、従来よりも多くの制御レジスタに対するレジスタアクセスが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態のシステム制御装置を図面に基づいて説明する。
【００２９】
（第１の実施形態）
図１は、本発明の第１の実施形態のシステム制御装置の全体構成を示したブロック図及び同システム制御装置における制御レジスタへのアクセスを示した模式図である。
【００３０】
同図において、システム制御装置は１００は、ＣＰＵ（システム制御マイコン部）１１０と、アドレスデコード部１１１と、アクセス制御部１１５と、アクセスモード制御レジスタ１１６と、１チップに集積された４個のＤＭＡコントローラ（機能ブロック）１２１、１２２、１２３、１２４を持つシステムＬＳＩ部１２０とを備え、前記４個のＤＭＡコントローラ１２１〜１２４の内部には、各々、制御レジスタ１２５、１２６、１２７、１２８が備えられている。ここで、前記各々の制御レジスタ１２５〜１２８は、３２ビット（４バイト）で構成されており、それらの制御レジスタ１２５〜１２８のＬＳＢ１２５ａ、１２６ａ、１２７ａ、１２８ａには、各々のＤＭＡコントローラ１２１〜１２４を起動させる起動ビットが含まれている。
【００３１】
前記ＣＰＵ１１０は３２ビットマイコンであり、前記各々の制御レジスタ１２５〜１２８にアクセスするためのレジスタアクセスバス（ホストバス）は３２ビット幅である。
【００３２】
システム制御装置１００において、システムＬＳＩ部１２０内の４個のＤＭＡコントローラ１２１〜１２４の全てを起動する際には、まず、ＣＰＵ１１０は、レジスタアクセスモードを１つの制御レジスタの３２ビット全体に対するアクセスモードから、４つの制御レジスタ１２５〜１２８の各々のＬＳＢ１２５ａ〜１２８ａへの同時アクセスするモードに切り替えるように、アクセスモード制御レジスタ１１６の値を書き替える。その後、ＣＰＵ１１０から制御レジスタ１２５のＬＳＢ１２５ａに対してレジスタアクセスを行う。その後、アドレスデコード部１１１において、前記ＣＰＵ１１０がアクセスしようとする前記制御レジスタ１２５のＬＳＢ１２５ａへのアクセスアドレスをデコードして、前記制御レジスタ１２５の３２ビット全体に対してアクセス制御信号を発行する。そして、アクセス制御部１１５は、前記アクセスモード制御レジスタ１１６の値を読み込んで、前記制御レジスタ１２５の３２ビット全体へのアクセス制御信号を、前記システムＬＳＩ部１２０に備えた４個の制御レジスタ１２５〜１２８の各々のＬＳＢ１２５ａ〜１２８ａへのアクセス制御信号に組み合わせを変更する。組み合わせを変更することにより、前記ＣＰＵ１１０から前記ＬＳＢ１２５ａ〜１２８ａへの同時アクセスを行い、前記４個のＤＭＡコントローラ１２１〜１２４を同時に起動する。ここで、前記アクセス制御部１１５による制御レジスタの組み合わせの変更を行うか否かは、アクセスモード制御レジスタ１１６によって示され、前記アクセスモード制御レジスタ１１６は、前記ＣＰＵ１１０によって制御される。
【００３３】
上記のように、本実施形態では、アクセス制御部１１５において、システムＬＳＩ部１２０内の制御レジスタ１２５の全体へのアクセス制御信号を、前記システムＬＳＩ部１２０内の４個の制御レジスタ１２５〜１２８の各々のＬＳＢ１２５ａ〜１２８ａへのアクセス制御信号に組み合わせを変更するので、システムＬＳＩ部１２０内の４個のＤＭＡコントローラ１２１〜１２４の全てを起動する際に、従来は４回のレジスタアクセスが必要であった処理を１回のレジスタアクセスによって行うことが可能となり、レジスタアクセス回数の低減によるソフトウェアの効率化やソフトウェア処理時間の短縮が可能となる。
【００３４】
尚、本実施形態では、制御レジスタ１２５〜１２８のＬＳＢ１２５ａ〜１２８ａの起動ビットにアクセスしてＷｒｉｔｅ処理を行ったが、制御レジスタ１２５〜１２８のＬＳＢ１２５ａ〜１２８ａへのＲｅａｄ処理を行うことも可能である。例えば、ＬＳＢ１２５ａ〜１２８ａにＤＭＡコントローラ１２１〜１２４のステータスビットを含み、そのステータスビットによって前記ＤＭＡコントローラ１２１〜１２４が転送中、転送完了、起動待ちであるかや、各種のエラー表示が示される場合には、システムＬＳＩ部１２０内の４個のＤＭＡコントローラ１２１〜１２４のステータスを同時に読み込んで確認することができる。
【００３５】
また、本実施形態では、ＤＭＡコントローラ内の制御レジスタへのレジスタアクセスについて説明したが、その他の機能ブロック内の制御レジスタに対するレジスタアクセスであってもよいのは勿論である。
【００３６】
（第２の実施形態）
図２は、本発明の第２の実施形態のシステム制御装置の全体構成を示したブロック図及び同システム制御装置における制御レジスタへのアクセスを示す模式図である。
【００３７】
本実施形態のシステム制御装置２００が図１に示した第１の実施形態のシステム制御装置１００と異なる点は、当該システム制御装置２００の内部に、アクセス制御信号を発行する位置を変更するバイト位置制御部２０１と、前記バイト位置制御部２０１で変更するバイト位置の情報を格納するバイト位置制御レジスタ２０２とを備えている点のみである。その他の構成については、第１の実施形態と同様であるので、その説明は省略する。
【００３８】
バイト位置制御部２０１は、アクセス制御部１１５で組み合わせが変更されたアクセス制御信号と、前記バイト位置制御レジスタ２０２のバイト位置情報とを受けて、アクセス制御信号を発行するバイト位置を変更する。例えば、バイト位置制御レジスタ２０２が３バイト目を示す情報を格納しているときには、システムＬＳＩ部１２０内の４個の制御レジスタ１２５〜１２８の各々のＬＳＢ１２５ａ〜１２８ａへのアクセス制御信号を受けて、前記制御レジスタ１２５〜１２８の３バイト目のバイト１２５ｃ〜１２８ｃにアクセス制御信号を発行するように変更する。ここで、前記バイト位置制御レジスタ２０２のバイト位置情報は、ＣＰＵ１１０からのアクセスによって制御される。
【００３９】
システム制御装置２００では、例えば、各々の制御レジスタ１２５〜１２８のＬＳＢ１２５ａ〜１２８ａに起動ビットを含み、前記制御レジスタ１２５〜１２８の３バイト目のバイト１２５ｃ〜１２８ｃにステータスビットを含むときには、図３に示すように、まず、ＣＰＵ１１０おいて、システムＬＳＩ部１２０内の４個のＤＭＡコントローラ１２１〜１２４における転送先アドレスや転送元アドレス等のパラメータ設定（ステップＳ３００）を行った後に、アクセス制御部１１５による制御レジスタの組み合わせを変更するようにアクセスモード制御レジスタ１１６を設定する（ステップＳ３０１）。その後、バイト位置制御レジスタ２０２のバイト位置情報を１バイト目に設定し、制御レジスタ１２５〜１２８のＬＳＢ１２５ａ〜１２８ａに同時にアクセスして、４個のＤＭＡコントローラ１２１〜１２４の起動処理（Ｗｒｉｔｅ処理）を同時並列に行う（ステップＳ３０２）。そして、バイト位置制御レジスタ２０２のバイト位置情報を３バイト目に設定し、制御レジスタ１２５〜１２８の３バイト目のバイト１２５ｃ〜１２８ｃに同時にアクセスして、４個のＤＭＡコントローラ１２１〜１２４の起動完了確認処理（Ｒｅａｄ処理）を同時並列に行う（ステップＳ３０２）。
【００４０】
上記のように、本実施形態では、頻繁にアクセスしたいバイトがシステムＬＳＩ部１２０内の４個の制御レジスタ１２５〜１２８に跨っておりかつ、そのバイトが各々の制御レジスタ１２５〜１２８のＬＳＢ１２５ａ〜１２８ａにない場合であっても、各々の制御レジスタの３バイト目のバイト１２５ｃ〜１２８ｃに対して同時にアクセスすることが可能となるので、従来の図１１に示したシステム制御装置９００のレジスタアクセスと比較して、レジスタアクセス回数がさらに低減され、ソフトウェア処理時間のさらなる短縮化が成される共に、ソフトウェア設計の自由度の向上及び効率化が可能となる。
【００４１】
（第３の実施形態）
図４は、本発明の第３の実施形態のシステム制御装置の全体構成を示したブロック図及び同システム制御装置における制御レジスタへのアクセスを示す模式図である。
【００４２】
本実施形態のシステム制御装置４００が図２に示した第２の実施形態のシステム制御装置２００と異なる点は、当該システム制御装置４００の内部に、各々の制御レジスタ１２５〜１２８に対するアクセス制御信号をビット単位でマスクするアクセスマスク制御レジスタ（アクセスマスク制御レジスタ部）４０１と、それに接続される１２８個のＡＮＤ回路から成るＡＮＤ回路群（アクセスマスク制御レジスタ部）４０２とを備えている点のみである。その他の構成については、第２の実施形態と同様であるので、その説明は省略する。尚、図４において、ＡＮＤ回路群４０２には４個のＡＮＤ回路のみを図示している。
【００４３】
アクセスマスク制御レジスタ４０１は、現在の値を変更したくない制御レジスタ１２５〜１２８内のビットや、ハードウェアの制約によりレジスタアクセスをしてはいけないビットに対して、バイト位置制御部２０１が発行したアクセス制御信号の影響を受けないように、そのアクセス制御信号をビット単位でマスク制御する。このマスク制御には、ＡＮＤ回路群４０２が用いられ、このＡＮＤ回路群４０２には、４個の制御レジスタ１２５〜１２８の各々の３２ビット分に対応した１２８個のＡＮＤ回路が設けられている。前記アクセスマスク制御レジスタ４０１によってマスク制御を行うように指定されるビットは、ＣＰＵ１１０からのアクセスによって制御される。
【００４４】
上記のように、本実施形態では、現在の値を変更したくないビットを含む制御レジスタやバイトに対してもアクセス制御信号を発行する際に、アクセスしたくないビットに対してマスク制御を行うことにより、Ｒｅａｄ  Ｍｏｄｉｆｙ  Ｗｒｉｔｅを不要にして、アクセスしたいビットに対してのみアクセス制御信号による制御を行うことが可能となるので、さらなるソフトウェアの効率化が可能となる。
【００４５】
（第４の実施形態）
図５は、本発明の第４の実施形態のシステム制御装置の全体構成を示したブロック図及び同システム制御装置における制御レジスタへのアクセスを示した模式図である。
【００４６】
同図において、システム制御装置５００は、ＣＰＵ（システム制御マイコン部）５１０と、アドレスデコード部５１１と、アクセス制御部５１５と、１チップに集積された４個のＤＭＡコントローラ（機能ブロック）５２１、５２２、５２３、５２４を持つシステムＬＳＩ部５２０とを備え、前記４個のＤＭＡコントローラ５２１〜５２４の内部には、各々、制御レジスタ５２５、５２６、５２７、５２８を備えている。
【００４７】
システム制御装置５００では、各々の制御レジスタ５２５〜５２８へのアクセス用のアドレスと共に、前記制御レジスタ５２５〜５２８の各々の所定バイトへのアクセス用のアドレスが別途設けられている。すなわち、前記制御レジスタ５２５〜５２８の各々のＬＳＢ５２５ａ、５２６ａ、５２７ａ、５２８ａへの同時アクセス用のアドレスと、前記制御レジスタ５２５〜５２８の各々の２バイト目のバイト５２５ｂ、５２６ｂ、５２７ｂ、５２８ｂへの同時アクセス用のアドレスと、前記制御レジスタ５２５〜５２８の各々の３バイト目のバイト５２５ｃ、５２６ｃ、５２７ｃ、５２８ｃへの同時アクセス用のアドレスと、前記制御レジスタ５２５〜５２８の各々の４バイト目のバイト５２５ｄ、５２６ｄ、５２７ｄ、５２８ｄへの同時アクセス用のアドレスとが別途設けられている。
【００４８】
制御レジスタ５２５〜５２８の各々のＬＳＢ５２５ａ〜５２８ａに同時にアクセスする際には、ＣＰＵ５１０から前記ＬＳＢ５２５ａ〜５２８ａへの同時アクセス用のアドレスにアクセスを行う。その後、アドレスデコード部５１１において、前記ＣＰＵ５１０がアクセスしようとする前記ＬＳＢ５２５ａ〜５２８ａへのアクセスアドレスをデコードする。そして、アクセス制御部５１５において、前記アドレスデコード部５１１がデコードしたデコードアドレスに基づいて、前記制御レジスタ５２５〜５２８のＬＳＢ５２５ａ〜５２８ａへのアクセス制御信号を選択して発行し、そのＬＳＢ５２５ａ〜５２８ａに同時にアクセスする。
【００４９】
また、制御レジスタ５２８の全体にアクセスする際には、ＣＰＵ５１０から前記制御レジスタ５２８の全体へのアクセス用のアドレスにアクセスをして、アドレスデコード部５１１によってそのアクセスアドレスをデコードし、そのデコードアドレスに基づいて、アクセス制御部５１５が前記制御レジスタ５２８の全体へのアクセス制御信号を選択して発行する。
【００５０】
上記のように、本実施形態では、制御レジスタ５２５〜５２８の各々の所定バイトへの同時アクセス用のアドレスを別途設けて、ＣＰＵ５１０からそれらのアドレスにアクセスすることによって、１回のレジスタアクセスで複数の制御レジスタ５２５〜５２８の各々の所定バイトに対して同時にアクセスすることが可能であるので、レジスタアクセス回数の低減によるソフトウェアの効率化が可能となる。
【００５１】
また、上記に示した第１の実施形態や第２の実施形態のように、アクセスモード制御レジスタ１１６やバイト位置制御部２０１やバイト位置制御レジスタ２０２を設けることが不要であるので、ハードウェア規模の削減が可能である。
【００５２】
（第５の実施形態）
図６は、本発明の第５の実施形態のシステム制御装置の全体構成を示したブロック図及び同システム制御装置における制御レジスタへのアクセスを示す模式図である。
【００５３】
本実施形態のシステム制御装置６００が図５に示した第４の実施形態のシステム制御装置５００と異なる点は、当該システム制御装置６００の内部に、各々の制御レジスタ５２５〜５２８に対するアクセス制御信号をビット単位でマスクするアクセスマスク制御レジスタ（アクセスマスク制御レジスタ部）６０１と、それに接続される１２８個のＡＮＤ回路から成るＡＮＤ回路群（アクセスマスク制御レジスタ部）６０２とを備えている点のみである。その他の構成については、第４の実施形態と同様であるので、その説明は省略する。尚、図６において、ＡＮＤ回路群６０２には４個のＡＮＤ回路のみを図示している。
【００５４】
アクセスマスク制御レジスタ６０１は、現在の値を変更したくない制御レジスタ５２５〜５２８内のビットや、ハードウェアの制約によりレジスタアクセスをしてはいけないビットに対して、アクセス制御部５１５が発行したアクセス制御信号の影響を受けないように、そのアクセス制御信号をビット単位でマスク制御する。このマスク制御には、ＡＮＤ回路群６０２が用いられ、このＡＮＤ回路群６０２には、４個の制御レジスタ５２５〜５２８の各々の３２ビット分に対応した１２８個のＡＮＤ回路が設けられている。前記アクセスマスク制御レジスタ６０１によってマスク制御を行うように指定されるビットは、ＣＰＵ５１０からのアクセスによって制御される。
【００５５】
上記のように、本実施形態では、現在の値を変更したくないビットを含む制御レジスタやバイトに対してもアクセス制御信号を発行する際に、アクセスしたくないビットに対してマスク制御を行うことにより、Ｒｅａｄ  Ｍｏｄｉｆｙ  Ｗｒｉｔｅを不要にして、アクセスしたいビットに対してのみアクセス制御信号による制御を行うことが可能となるので、さらなるソフトウェアの効率化が可能となる。
【００５６】
（第６の実施形態）
図７は、本発明の第６の実施形態のシステム制御装置の全体構成を示したブロック図及び同システム制御装置における制御レジスタへのアクセスを示した模式図である。
【００５７】
同図において、システム制御装置７００は、ＣＰＵ（システム制御マイコン部）７１０と、アドレスデコード部７１１と、アクセス制御部７１５と、１チップに集積された４個のＤＭＡコントローラ（機能ブロック）７２１、７２２、７２３、７２４を持つシステムＬＳＩ部７２０とを備え、前記４個のＤＭＡコントローラ７２１〜７２４の内部には、各々、制御レジスタ７２５、７２６、７２７、７２８を備えている。
【００５８】
システム制御装置７００では、各々の制御レジスタ７２５〜７２８へのアクセス用のアドレスと共に、システムＬＳＩ部７２０に備えた複数個の制御レジスタのうち、所定の複数個の制御レジスタの全ビットへのアクセス用のアドレスが別途設けられている。すなわち、前記システムＬＳＩ部７２０内の４個の制御レジスタ７２５〜７２８の全ビットへのアクセス用アドレスや、前記システムＬＳＩ部７２０内の２個の制御レジスタ７２５，７２６の全ビットへのアクセス用アドレスが別途設けられている。
【００５９】
システムＬＳＩ部７２０に備えた４個の制御レジスタ７２５〜７２８の全ビットに同時アクセスする際には、ＣＰＵ７１０から前記４個の制御レジスタ７２５〜７２８の全ビットへのアクセス用のアドレスにアクセスを行う。その後、アドレスデコード部７１１において、前記ＣＰＵ７１０がアクセスしようとする前記４個の制御レジスタ７２５〜７２８の全ビットへのアクセスアドレスをデコードする。そして、アクセス制御部７１５において、前記アドレスデコード部７１１がデコードしたデコードアドレスに基づいて、前記４個の制御レジスタ７２５〜７２８の全ビットへのアクセス制御信号を選択して発行し、その４個の制御レジスタ７２５〜７２８の全ビットに同時にアクセスする。
【００６０】
ここで、システムＬＳＩ部７２０に備えた複数個の制御レジスタのうち、所定の複数個の制御レジスタの全ビットに対するアクセスはＷｒｉｔｅ処理のみであって、ビットに書き込む値は、アクセスする制御レジスタ単位で共通である。制御レジスタ単位で共通の値を書き込むので、ＣＰＵ７１０からホストバスを介して出力される値は３２ビットであり、ホストバスのビット幅以上のビットに対して１度にアクセスして新たな値を設定することが可能となる。
【００６１】
また、制御レジスタ７２８の全体にアクセスする際には、ＣＰＵ７１０から前記制御レジスタ７２８の全体へのアクセス用のアドレスにアクセスをして、アドレスデコード部７１１によってそのアクセスアドレスをデコードし、そのデコードアドレスに基づいて、アクセス制御部７１５が前記制御レジスタ７２８の全体へのアクセス制御信号を選択して発行する。
【００６２】
上記のように、本実施形態では、システム制御部７２０に備えた複数個のＤＭＡコントローラ７２５〜７２８のうち、所定の複数個の制御レジスタの全ビットへの同時アクセス用のアドレスを別途設けて、ＣＰＵ７１０からそれらのアドレスにアクセスすることによって、ＣＰＵ７１０のホストバスのビット幅以上の制御レジスタに１回のレジスタアクセスでアクセスすることが可能であるので、レジスタアクセス回数の低減によるソフトウェア処理の効率化が可能である。これにより、例えば、システムＬＳＩ部に備えた複数個のＤＭＡコントローラの起動前に前回の動作後に残った割り込み処理を全てクリアする場合や、ＤＭＡ転送モードやアドレッシングや起動要因等の動作モードが共通な複数個のＤＭＡコントローラを起動する場合の設定等を、１度のレジスタアクセスによってレジスタ単位で共通の値を設定することが可能となる。
【００６３】
尚、本実施形態では、４個の制御レジスタ７２５〜７２８の全ビットへのアクセス用のアドレスや、２個の制御レジスタ７２５、７２６の全ビットへのアクセス用のアドレスを設けたが、アクセスする制御レジスタの数が制限されないのは勿論である。
【００６４】
（第７の実施形態）
図８は、本発明の第７の実施形態のシステム制御装置の全体構成を示したブロック図及び同システム制御装置における制御レジスタへのアクセスを示す模式図である。
【００６５】
本実施形態のシステム制御装置８００が図７に示した第６の実施形態のシステム制御装置７００と異なる点は、当該システム制御装置８００の内部に、各々の制御レジスタ７２５〜７２８に対するアクセス制御信号をビット単位でマスクするアクセスマスク制御レジスタ（アクセスマスク制御レジスタ部）８０１と、それに接続される１２８個のＡＮＤ回路から成るＡＮＤ回路群（アクセスマスク制御レジスタ部）８０２とを備えている点のみである。その他の構成については、第６の実施形態と同様であるので、その説明は省略する。尚、図８においては、ＡＮＤ回路群８０２には１６個のＡＮＤ回路群４０２回路のみを図示している。
【００６６】
アクセスマスク制御レジスタ８０１は、現在の値を変更したくない制御レジスタ７２５〜７２８内のビットや、ハードウェアの制約によりレジスタアクセスをしてはいけないビットに対して、アクセス制御部７１５が発行したアクセス制御信号の影響を受けないように、そのアクセス制御信号をビット単位でマスク制御する。このマスク制御には、ＡＮＤ回路群８０２が用いられ、このＡＮＤ回路群８０２には、４個の制御レジスタ７２５〜７２８の各々の３２ビット分に対応した１２８個のＡＮＤ回路が設けられている。前記アクセスマスク制御レジスタ８０１によってマスク制御を行うように指定されるビットは、ＣＰＵ７１０からのアクセスによって制御される。
【００６７】
上記のように、本実施形態では、アクセスしたくないビットに対してマスク制御を行うことにより、Ｒｅａｄ  Ｍｏｄｉｆｙ  Ｗｒｉｔｅを不要にして、アクセスしたいビットに対してのみアクセス制御信号による制御を行うことが可能となるので、ソフトウェアの効率化が可能となる。
【００６８】
また、複数個のＤＭＡコントローラにおける転送元アドレスや転送先アドレスを設定する際に、各々のＤＭＡコントローラが使用するメモリ領域を区切り、最初に１度設定した上位アドレスの設定値は変えずに、下位アドレスの設定値のみを一括で変更することが可能になるので、ソフトウェア処理のさらなる低減が可能となる。
【００６９】
さらに、ハードウェア設計の段階から、頻繁にアクセスする制御ビットの位置や極性を、一括アクセスするレジスタの括りでのマスク信号と一括アクセス時の設定データとの関係に対して適切に実装することにより、非常に大きなソフトウェア処理の低減を期待できる。例えば、複数のＤＭＡコントローラをハードウェア上に実装するときには、制御レジスタ内の起動ビットが同じ位置にあり、その起動ビットが「０」である場合に起動するといった同一の極性を持つものに対して、同時に一括アクセスできるように設計して、１度のレジスタアクセスによる設定値の変更を複数の制御レジスタに効果的に反映させることが可能となる。また、起動関連レジスタにはビットポジション「０」を割り振ると共に、ステータス関連レジスタにはビットポジション「１６〜３１」を割り振るように実装することによって、ＤＭＡコントローラの起動レジスタ及びＡＶデコーダの起動レジスタといった異なる機能ブロック内の制御レジスタの一括制御が容易になり、さらなるソフトウェア処理の低減が期待できる。
【産業上の利用可能性】
【００７０】
以上説明したように、本発明は、システム制御マイコン部から制御レジスタへのアクセスを行う際に、複数個の制御レジスタ内の所定バイトに対して同時にアクセスすることができるので、ＤＴＶ（Ｄｉｇｉｔａｌ  Ｔｅｌｅｖｉｓｉｏｎ）、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）、ＤＳＣ（Ｄｉｇｉｔａｌ  Ｓｔｉｌｌ  Ｃａｍｅｒａ）といったデジタルＡＶ機器等として有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態のシステム制御装置の全体構成を示すブロック図及び同システム制御装置における制御レジスタへのアクセスを示す模式図である。
【図２】本発明の第２の実施形態のシステム制御装置の全体構成を示すブロック図及び同システム制御装置における制御レジスタへのアクセスを示す模式図である。
【図３】同システム制御装置における制御レジスタへのアクセスの概略処理フローを示すフロー図である。
【図４】本発明の第３の実施形態のシステム制御装置の全体構成を示すブロック図及び同システム制御装置における制御レジスタへのアクセスを示す模式図である。
【図５】本発明の第４の実施形態のシステム制御装置の全体構成を示すブロック図及び同システム制御装置における制御レジスタへのアクセスを示す模式図である。
【図６】本発明の第５の実施形態のシステム制御装置の全体構成を示すブロック図及び同システム制御装置における制御レジスタへのアクセスを示す模式図である。
【図７】本発明の第６の実施形態のシステム制御装置の全体構成を示すブロック図及び同システム制御装置における制御レジスタへのアクセスを示す模式図である。
【図８】本発明の第７の実施形態のシステム制御装置の全体構成を示すブロック図及び同システム制御装置における制御レジスタへのアクセスを示す模式図である。
【図９】従来のシステム制御装置の全体構成を示すブロック図及び同システム制御装置の動作を示す模式図である。
【図１０】従来のシステム制御装置における制御レジスタへのアクセスを示す模式図である。
【図１１】従来のシステム制御装置における制御レジスタへのアクセスの概略処理フローを示すフロー図である。
【符号の説明】
【００７２】
１００、２００、４００、
５００、６００、７００、８００            システム制御装置
１１０、５１０、７１０                      ＣＰＵ（システム制御マイコン部）
１１１、５１１、７１１                      アドレスデコード部
１１５、５１５、７１５                      アクセス制御部
１１６                                      アクセスモード制御レジスタ
１２０、５２０、７２０                      システムＬＳＩ部
１２１、１２２、１２３、１２４、
５２１、５２２、５２３、５２４、
７２１、７２２、７２３、７２４          ＤＭＡコントローラ（機能ブロック）
１２５、１２６、１２７、１２８、
５２５、５２６、５２７、５２８、
７２５、７２６、７２７、７２８          制御レジスタ
１２５ａ、１２６ａ、１２７ａ、１２８ａ
５２５ａ、５２６ａ、５２７ａ、５２８ａ    制御レジスタのＬＳＢ
２０１                                      バイト位置制御部
２０２                                      バイト位置制御レジスタ
４０１、６０１、８０１                      アクセスマスク制御レジスタ
（アクセスマスク制御レジスタ部）
４０２、６０２、８０２                      ＡＮＤ回路群
（アクセスマスク制御レジスタ部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008097372.tif 000009
【図８】
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【図９】
2008097372.tif 000011
【図１０】
2008097372.tif 000012
【図１１】
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