(57)【要約】【課題】安定してノーマリオフ特性を有するリセスゲート型ＨＦＥＴを製造することができるリセスゲート型ＨＦＥＴの製造方法を提供する。【解決手段】基板上にＧａＮ層とＡｌＧａＮ層とのヘテロ接合部を有し、ＡｌＧａＮ層上にゲート電極が形成されているリセスゲート型ＨＦＥＴを製造する方法であって、基板上にＧａＮ層を形成する第１工程と、ＧａＮ層上に第１のＡｌＧａＮ層を１ｎｍ以上３ｎｍ以下の厚さに形成する第２工程と、第１のＡｌＧａＮ層の表面のうちゲート電極形成領域以外の領域の少なくとも一部の表面上に第２のＡｌＧａＮ層を再成長により形成する第３工程と、第１のＡｌＧａＮ層の表面のゲート電極形成領域にゲート電極を形成する第４工程と、を含む、リセスゲート型ＨＦＥＴの製造方法である。【選択図】図２
2008235347.tif 000002
【特許請求の範囲】
【請求項１】
基板上に窒化ガリウム層と窒化アルミニウムガリウム層とのヘテロ接合部を有し、前記窒化アルミニウムガリウム層上にゲート電極が形成されているリセスゲート型ＨＦＥＴを製造する方法であって、
基板上に窒化ガリウム層を形成する第１工程と、
前記窒化ガリウム層上に第１の窒化アルミニウムガリウム層を１ｎｍ以上３ｎｍ以下の厚さに形成する第２工程と、
前記第１の窒化アルミニウムガリウム層の表面のうちゲート電極形成領域以外の領域の少なくとも一部の表面上に第２の窒化アルミニウムガリウム層を再成長により形成する第３工程と、
前記第１の窒化アルミニウムガリウム層の表面のゲート電極形成領域にゲート電極を形成する第４工程と、
を含む、リセスゲート型ＨＦＥＴの製造方法。
【請求項２】
前記第３工程において、前記第２の窒化アルミニウムガリウム層は１０ｎｍ以上の厚さに形成されることを特徴とする、請求項１に記載のリセスゲート型ＨＦＥＴの製造方法。
【請求項３】
基板上に窒化ガリウム層と窒化アルミニウムガリウム層とのヘテロ接合部を有し、前記窒化アルミニウムガリウム層上にソース電極、ドレイン電極およびゲート電極がそれぞれ形成されているリセスゲート型ＨＦＥＴを製造する方法であって、
基板上に窒化ガリウム層を形成する第１工程と、
前記窒化ガリウム層上に第１の窒化アルミニウムガリウム層を１ｎｍ以上３ｎｍ以下の厚さに形成する第２工程と、
前記第１の窒化アルミニウムガリウム層の表面のうち、ソース電極、ドレイン電極およびゲート電極のそれぞれの形成領域以外の領域の少なくとも一部の表面上に第２の窒化アルミニウムガリウム層を再成長により形成する第３工程と、
前記第１の窒化アルミニウムガリウム層の表面上にソース電極、ドレイン電極およびゲート電極をそれぞれ形成する第４工程と、
を含む、リセスゲート型ＨＦＥＴの製造方法。
【請求項４】
前記第３工程において、前記第２の窒化アルミニウムガリウム層は１０ｎｍ以上の厚さに形成されることを特徴とする、請求項３に記載のリセスゲート型ＨＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセスゲート型ＨＦＥＴの製造方法に関し、特に、安定してノーマリオフ特性を有するリセスゲート型ＨＦＥＴを製造することができるリセスゲート型ＨＦＥＴの製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）等の窒化物半導体材料は、ヒ化ガリウム（ＧａＡｓ）系の半導体材料に比べてバンドギャップエネルギが大きいため、窒化物半導体材料を用いた電子デバイスは耐熱温度が高く、高温での動作に優れている。
【０００３】
特に、ＧａＮを用いたＦＥＴ等の電子デバイスを電源デバイスとして応用することが期待されている。ここで、ＦＥＴを電源デバイスとして用いることを考える。
【０００４】
既存の回路を用いてコンバータやインバータ等の電源回路を構成する場合には、ＦＥＴはノーマリオフの特性を示すことが要求されている。
【０００５】
ノーマリオフの特性を示すＦＥＴとしては、ゲート電極の直下の電子供給層（たとえば、ＡｌＧａＮ層）をリセスエッチングにより薄膜化する方法がある。
【０００６】
たとえば、特許文献１〜３には、電子供給層のリセスエッチングにより薄膜化した部分にゲート電極を形成することにより、ノーマリオフ特性を実現したＧａＮ層とＡｌＧａＮ層とのヘテロ接合を含むリセスゲート型のＨＦＥＴ（Heterostructure Field Effect Transistor）が開示されている。
【０００７】
特許文献１〜３に記載のリセスゲート型ＨＦＥＴの代表的な構成を図１６に示す。ここで、特許文献１に記載のリセスゲート型ＨＦＥＴは、サファイア基板１０上に、低温ＧａＮバッファ層１１、アンドープＧａＮ層１２、ｎ型ＡｌＧａＮ層１３、ｎ+型ＡｌＧａＮ層１４を順次成長させた後に、ドライエッチングを行ない、ゲート電極形成領域におけるｎ型ＡｌＧａＮ層１３の厚さを薄くした後に、薄膜化されたｎ型ＡｌＧａＮ層１３の表面上にゲート電極７を形成し、ｎ+型ＡｌＧａＮ層１４の表面上にソース電極６およびドレイン電極８をそれぞれ形成すること等によって作製される。
【０００８】
しかしながら、特許文献１〜３に記載の方法においては、ドライエッチング速度が速い（通常は１ｎｍ／ｓ程度）ことに起因してドライエッチング時間が短くなりすぎてその制御が困難となり、また、ドライエッチング量の面内バラツキ（目標とするエッチング量の１０％程度）もあるため、ドライエッチング量の制御が困難であるという問題があった。
【０００９】
したがって、特許文献１〜３に記載の方法においては、ノーマリオフ特性を有するリセスゲート型ＨＦＥＴを安定して生産することができなかった。
【００１０】
そこで、特許文献４には、ゲート電極形成領域以外の領域にｎ型ＡｌＧａＮ層を再成長させてリセスゲートを形成することによって、ノーマリオフ特性を有するリセスゲート型ＨＦＥＴを製造する方法が開示されている。
【００１１】
しかしながら、特許文献４に記載の方法においても、安定してノーマリオフ特性を有するリセスゲート型ＨＦＥＴを製造するには不十分であった。
【特許文献１】特開２０００−２７７７２４号公報
【特許文献２】特開２００３−２２９４１３号公報
【特許文献３】特許第３５４６６３４号公報
【特許文献４】特開２００５−１９１１８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の事情に鑑みて、本発明の目的は、安定してノーマリオフ特性を有するリセスゲート型ＨＦＥＴを製造することができるリセスゲート型ＨＦＥＴの製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の態様によれば、基板上にＧａＮ層とＡｌＧａＮ層とのヘテロ接合部を有し、ＡｌＧａＮ層上にゲート電極が形成されているリセスゲート型ＨＦＥＴを製造する方法であって、基板上にＧａＮ層を形成する第１工程と、ＧａＮ層上に第１のＡｌＧａＮ層を１ｎｍ以上３ｎｍ以下の厚さに形成する第２工程と、第１のＡｌＧａＮ層の表面のうちゲート電極形成領域以外の領域の少なくとも一部の表面上に第２のＡｌＧａＮ層を再成長により形成する第３工程と、第１のＡｌＧａＮ層の表面のゲート電極形成領域にゲート電極を形成する第４工程と、を含む、リセスゲート型ＨＦＥＴの製造方法を提供することができる。
【００１４】
ここで、本発明の第１の態様においては、第３工程において、第２のＡｌＧａＮ層は１０ｎｍ以上の厚さに形成されることが好ましい。
【００１５】
また、本発明の第２の態様によれば、基板上にＧａＮ層とＡｌＧａＮ層とのヘテロ接合部を有し、ＡｌＧａＮ層上にソース電極、ドレイン電極およびゲート電極がそれぞれ形成されているリセスゲート型ＨＦＥＴを製造する方法であって、基板上にＧａＮ層を形成する第１工程と、ＧａＮ層上に第１のＡｌＧａＮ層を１ｎｍ以上３ｎｍ以下の厚さに形成する第２工程と、第１のＡｌＧａＮ層の表面のうち、ソース電極、ドレイン電極およびゲート電極のそれぞれの形成領域以外の領域の少なくとも一部の表面上に第２のＡｌＧａＮ層を再成長により形成する第３工程と、第１のＡｌＧａＮ層の表面上にソース電極、ドレイン電極およびゲート電極をそれぞれ形成する第４工程と、を含む、リセスゲート型ＨＦＥＴの製造方法を提供することができる。
【００１６】
ここで、本発明の第２の態様においては、第３工程において、第２のＡｌＧａＮ層は１０ｎｍ以上の厚さに形成されることが好ましい。
【発明の効果】
【００１７】
本発明によれば、安定してノーマリオフ特性を有するリセスゲート型ＨＦＥＴを製造することができるリセスゲート型ＨＦＥＴの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の一例である実施の形態について説明する。なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。
【００１９】
（実施の形態１）
まず、図１の模式的断面図に示すように、たとえば、Ｓｉ（シリコン）、ＳｉＣ（炭化ケイ素）またはサファイア等からなる基板５上に、たとえばＡｌＮ（窒化アルミニウム）またはＧａＮ等からなるバッファ層４を形成する。そして、バッファ層４上にＧａＮ層３を形成する（第１工程）。
【００２０】
ここで、ＧａＮ層３は、たとえば、原料としてトリメチルガリウムおよびアンモニアを用いたＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等によってＧａＮ結晶をエピタキシャル成長させることにより形成することができる。
【００２１】
次に、図２の模式的断面図に示すように、第１のＡｌＧａＮ層１の厚さＴ１が１ｎｍ以上３ｎｍ以下となるように、ＧａＮ層３上に第１のＡｌＧａＮ層１を形成する（第２工程）。これにより、ＧａＮ層３と第１のＡｌＧａＮ層１との界面のＧａＮ層３側に２次元電子ガス層２が形成される。
【００２２】
ここで、第１のＡｌＧａＮ層１は、たとえば、トリメチルガリウム、トリメチルアルミニウムおよびアンモニアを含む原料を用いたＭＯＣＶＤ法等によってＡｌＧａＮ結晶をエピタキシャル成長させることにより形成することができる。また、第１のＡｌＧａＮ層１には、Ｓｉ等のｎ型不純物等がドーピングされていてもよい。
【００２３】
また、図２に示すように、第１のＡｌＧａＮ層１の表面上には所定の形状にパターンニングされたフォトレジストマスク１９を形成する。
【００２４】
ここで、フォトレジストマスク１９は、後述するゲート電極が形成される領域（ゲート電極形成領域）に開口部１９ａを有し、開口部１９ａから第１のＡｌＧａＮ層１の表面が露出するように形成される。
【００２５】
続いて、図３の模式的断面図に示すように、フォトレジストマスク１９上から選択成長用マスク９を形成する。
【００２６】
ここで、選択成長用マスク９としては、酸化シリコン膜および／または窒化シリコン膜を用いることが好ましい。選択成長用マスク９として酸化シリコン膜および／または窒化シリコン膜を用いた場合には、選択成長用マスク９をフッ酸またはフッ化アンモニウムで希釈したフッ酸等によって簡単にエッチングで除去することが可能となるため、後述する第２のＡｌＧａＮ層の再成長による形成後に選択成長用マスク９をエッチングにより除去することが容易となる。
【００２７】
また、選択成長用マスク９は、たとえば、通常のＣＶＤ（Chemical Vapor Deposition）法またはスパッタ法により形成することができる。また、選択成長用マスク９の厚さは、たとえば５０ｎｍ程度の厚さに形成することができるが、後述する第２のＡｌＧａＮ層をリフトオフにより除去するためには、後述する第２のＡｌＧａＮ層以上の厚さとすることが好ましい。
【００２８】
そして、図４の模式的断面図に示すように、フォトレジストマスク１９を除去することにより、フォトレジストマスク１９上に形成された選択成長用マスク９もリフトオフにより除去され、第１のＡｌＧａＮ層１の表面のゲート電極形成領域のみに選択成長用マスク９が残される。
【００２９】
続いて、図５の模式的断面図に示すように、第１のＡｌＧａＮ層１の表面のうち選択成長用マスク９で保護された領域（ゲート電極形成領域）以外の領域の少なくとも一部の表面上にＡｌＧａＮを再成長させて第２のＡｌＧａＮ層２０を形成する（第３工程）。
【００３０】
ここで、第２のＡｌＧａＮ層２０は、たとえば、トリメチルガリウム、トリメチルアルミニウムおよびアンモニアを含む原料を用いたＭＯＣＶＤ法、またはＭＢＥ（Molecular Beam Epitaxy）法等によってＡｌＧａＮ結晶を再度エピタキシャル成長させることによって形成することができる。また、第２のＡｌＧａＮ層２０にも、Ｓｉ等のｎ型不純物等がドーピングされていてもよい。
【００３１】
また、第２のＡｌＧａＮ層２０の厚さＴ２は１０ｎｍ以上であることが好ましく、１３ｎｍ以上であることがより好ましい。第２のＡｌＧａＮ層２０が１０ｎｍ以上の厚さに形成された場合、特に１３ｎｍ以上の厚さに形成された場合には、２次元電子ガス層２における２次元電子ガス濃度をリセスゲート型ＨＦＥＴの特性を発揮させるのに十分に高くすることができる傾向にある。
【００３２】
その後、図６の模式的断面図に示すように、選択成長用マスク９を除去する。ここで、選択成長用マスク９の表面上にはＡｌＧａＮ結晶が成長していないか、もしくはアモルファスのＡｌＧａＮが形成されているが、アモルファスのＡｌＧａＮが形成されている場合でもリフトオフ等によって簡単に除去することができる。
【００３３】
そして、図７の模式的断面図に示すように、第１のＡｌＧａＮ層１の表面のゲート電極形成領域にゲート電極７を形成するとともに、第１のＡｌＧａＮ層１の表面のゲート電極形成領域の両側に形成された第２のＡｌＧａＮ層２０の表面上にソース電極６およびドレイン電極８を形成する（第４工程）。
【００３４】
ここで、ゲート電極７としては、たとえば、厚さ６０ｎｍのタングステン（Ｗ）膜、厚さ１０ｎｍの窒化タングステン（ＷＮ）膜および厚さ２００ｎｍの金（Ａｕ）膜を順次積層したもの等を用いることができる。
【００３５】
また、ソース電極６およびドレイン電極８としては、たとえば、厚さ２．５ｎｍのハフニウム（Ｈｆ）膜、厚さ６０ｎｍのアルミニウム（Ａｌ）膜、厚さ１０ｎｍのハフニウム（Ｈｆ）膜、厚さ６０ｎｍの金（Ａｕ）膜および厚さ５０００ｎｍのタングステン（Ｗ）膜を順次積層したもの等を用いることができる。
【００３６】
また、ソース電極６の幅Ｗ１はたとえば５μｍとすることができ、ゲート電極７の幅Ｗ３はたとえば１．５μｍとすることができ、ドレイン電極８の幅Ｗ２はたとえば５μｍとすることができる。
【００３７】
また、ソース電極６とゲート電極７との間の距離Ｗ４はたとえば１．５μｍとすることができ、ゲート電極７とドレイン電極８との間の距離Ｗ５はたとえば５μｍとすることができる。
【００３８】
以上の工程を含む方法によって、本発明においては、リセスゲート型ＨＦＥＴを製造することができる。
【００３９】
上述したように、本発明においては、第２工程においてＧａＮ層３上に第１のＡｌＧａＮ層１を１ｎｍ以上３ｎｍ以下の厚さにＡｌＧａＮ結晶をエピタキシャル成長させることにより形成している（図２参照）。
【００４０】
したがって、本発明においては、ドライエッチングを用いてリセスゲート構造を形成しているのではなく、第１のＡｌＧａＮ層１および第２のＡｌＧａＮ層２０をそれぞれエピタキシャル成長させることによってリセスゲート構造を形成している。
【００４１】
ここで、ＡｌＧａＮ結晶のエピタキシャル成長速度は１ｎｍ／ｍｉｎ程度とドライエッチング速度（１ｎｍ／ｓ程度）に比べて遅いため、ＡｌＧａＮ結晶の成長の制御性が良く、面内バラツキ（目標とするエピタキシャル成長量の１％程度）もドライエッチングを用いた場合（目標とするエッチング量の１０％程度）と比べて大幅に低減することができる。
【００４２】
図１５に、本発明によって製造されたリセスゲート型ＨＦＥＴの第１のＡｌＧａＮ層１の厚さ（ｎｍ）と閾値電圧（Ｖ）との関係を示す。図１５に示すように、本発明によって製造されたリセスゲート型ＨＦＥＴの第１のＡｌＧａＮ層１の厚さが１ｎｍ以上３ｎｍ以下の範囲に制御された場合には、本発明によって製造されたリセスゲート型ＨＦＥＴはノーマリオフ特性を有することになる。
【００４３】
本発明においては、第１のＡｌＧａＮ層１はエピタキシャル成長により形成されることから、その面内バラツキを目標とするエピタキシャル成長量の１％程度とすることができる。したがって、本発明においては、たとえば第１のＡｌＧａＮ層１のエピタキシャル成長量を２ｎｍとすることによって、面内バラツキを考慮しても第１のＡｌＧａＮ層１の厚さを２ｎｍ±０．０２ｎｍの範囲に制御することができるため、本発明によって製造されたリセスゲート型ＨＦＥＴは安定してノーマリオフ特性（ゲート電圧Ｖｇ＝０Ｖ時にソース・ドレイン間の電流が０となる）を示すことになる。
【００４４】
また、本発明においては、第１のＡｌＧａＮ層１の厚さの面内バラツキを低減できることにより、ソース・ドレイン間に電流を流すためのゲート電圧（閾値電圧）のバラツキも低減することができる。
【００４５】
（実施の形態２）
まず、図８の模式的断面図に示すように、基板５上に、バッファ層４を形成する。そして、バッファ層４上にＧａＮ層３を形成する（第１工程）。
【００４６】
次に、図９の模式的断面図に示すように、第１のＡｌＧａＮ層１の厚さＴ１が１ｎｍ以上３ｎｍ以下となるように、ＧａＮ層３上に第１のＡｌＧａＮ層１を形成する（第２工程）。
【００４７】
次いで、図１０の模式的断面図に示すように、第１のＡｌＧａＮ層１の表面上には所定の形状にパターンニングされたフォトレジストマスク１９を形成する。
【００４８】
ここで、フォトレジストマスク１９は、後述するソース電極、ゲート電極およびドレイン電極のそれぞれの形成領域に開口部１９ａをそれぞれ有しており、それぞれの開口部１９ａから第１のＡｌＧａＮ層１の表面が露出するように形成される。
【００４９】
そして、図１１の模式的断面図に示すように、フォトレジストマスク１９上から酸化シリコン膜および／または窒化シリコン膜からなる選択成長用マスク９をたとえば５０ｎｍ程度の厚さにたとえばＣＶＤ法により形成する。
【００５０】
その後、フォトレジストマスク１９を除去することにより、フォトレジストマスク１９上に形成された選択成長用マスク９もリフトオフにより除去され、第１のＡｌＧａＮ層１の表面のゲート電極形成領域のみに選択成長用マスク９が残される。
【００５１】
続いて、図１２の模式的断面図に示すように、第１のＡｌＧａＮ層１の表面のうち選択成長用マスク９で保護された領域以外の領域の少なくとも一部の表面上にＡｌＧａＮを再成長させて第２のＡｌＧａＮ層２０を形成する（第３工程）。
【００５２】
そして、図１３の模式的断面図に示すように、選択成長用マスク９を除去する。ここで、選択成長用マスク９の表面上にはＡｌＧａＮ結晶が成長していないか、もしくはアモルファスのＡｌＧａＮが形成されているが、アモルファスのＡｌＧａＮが形成されている場合でもリフトオフ等によって簡単に除去することができる。
【００５３】
その後、図１４の模式的断面図に示すように、第１のＡｌＧａＮ層１の表面の選択成長用マスク９の除去部分（第２のＡｌＧａＮ層２０が形成されていない部分）に、ソース電極６、ゲート電極７およびドレイン電極８をそれぞれ形成する（第４工程）。
【００５４】
以上の工程を含む方法によって、本発明においては、リセスゲート型ＨＦＥＴを製造することができる。
【００５５】
本発明の実施の形態２によって製造されたリセスゲート型ＨＦＥＴにおいては、実施の形態１で説明した効果に加えて、ソース電極６およびドレイン電極７の直下のＡｌＧａＮ層の厚さを実施の形態１で作製されたリセスゲート型ＨＦＥＴよりも薄くすることができるために、実施の形態１で作製されたリセスゲート型ＨＦＥＴよりもオン抵抗を低減することができる。
【００５６】
これは、本発明の実施の形態２によって製造されたリセスゲート型ＨＦＥＴにおいては、実施の形態１の場合と比べて、ソース電極６およびドレイン電極７のそれぞれと２次元電子ガス層２との距離を短くすることができるためと考えられる。
【００５７】
また、ＡｌＧａＮ層全体（第１のＡｌＧａＮ層１と第２のＡｌＧａＮ層２０）の厚さを薄くした場合には、２次元電子ガス層２における２次元電子ガス濃度が低くなる傾向にあるため、ソース電極６およびドレイン電極７のそれぞれの直下のＡｌＧａＮ層のみの厚さを低減することが好ましい。
【００５８】
なお、実施の形態２におけるその他の説明は、実施の形態１と同様である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５９】
本発明のリセスゲート型ＨＦＥＴの製造方法によれば、安定してノーマリオフ特性を有するリセスゲート型ＨＦＥＴを製造することができる。
【００６０】
したがって、本発明により製造されたリセスゲート型ＨＦＥＴは、安定してノーマリオフ特性を有することから、パワー半導体装置等に好適に適用することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態１の製造工程の一部を図解する模式的な断面図である。
【図２】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態１の製造工程の他の一部を図解する模式的な断面図である。
【図３】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態１の製造工程の他の一部を図解する模式的な断面図である。
【図４】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態１の製造工程の他の一部を図解する模式的な断面図である。
【図５】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態１の製造工程の他の一部を図解する模式的な断面図である。
【図６】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態１の製造工程の他の一部を図解する模式的な断面図である。
【図７】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態１の製造工程の他の一部を図解する模式的な断面図である。
【図８】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態２の製造工程の一部を図解する模式的な断面図である。
【図９】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態２の製造工程の他の一部を図解する模式的な断面図である。
【図１０】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態２の製造工程の他の一部を図解する模式的な断面図である。
【図１１】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態２の製造工程の他の一部を図解する模式的な断面図である。
【図１２】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態２の製造工程の他の一部を図解する模式的な断面図である。
【図１３】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態２の製造工程の他の一部を図解する模式的な断面図である。
【図１４】本発明のリセスゲート型ＨＦＥＴの製造方法の一例である実施の形態２の製造工程の他の一部を図解する模式的な断面図である。
【図１５】本発明によって製造されたリセスゲート型ＨＦＥＴの第１のＡｌＧａＮ層の厚さ（ｎｍ）と閾値電圧（Ｖ）との関係を示す図である。
【図１６】従来のリセスゲート型ＨＦＥＴの代表的な構成の模式的な断面図である。
【符号の説明】
【００６２】
１  第１のＡｌＧａＮ層、２  ２次元電子ガス層、３  ＧａＮ層、４  バッファ層、５  基板、６  ソース電極、７  ゲート電極、８  ドレイン電極、９  選択成長用マスク、１０  サファイア基板、１１  低温ＧａＮバッファ層、１２  アンドープＧａＮ層、１３  ｎ型ＡｌＧａＮ層、１４  ｎ+型ＡｌＧａＮ層、１９  フォトレジストマスク、１９ａ  開口部、２０  第２のＡｌＧａＮ層。
【図１】
2008235347.tif 000003
【図２】
2008235347.tif 000004
【図３】
2008235347.tif 000005
【図４】
2008235347.tif 000006
【図５】
2008235347.tif 000007
【図６】
2008235347.tif 000008
【図７】
2008235347.tif 000009
【図８】
2008235347.tif 000010
【図９】
2008235347.tif 000011
【図１０】
2008235347.tif 000012
【図１１】
2008235347.tif 000013
【図１２】
2008235347.tif 000014
【図１３】
2008235347.tif 000015
【図１４】
2008235347.tif 000016
【図１５】
2008235347.tif 000017
【図１６】
2008235347.tif 000018