(57)【要約】【課題】半導体装置の歩留まり向上及び良品半導体チップの損失の低減を図ることが出来る半導体装置の製造方法を提供することを目的としている。【解決手段】半導体チップの積層毎に半導体チップの実装後の特性検査を行ない、良品であるとの判定が得られる限り、当該半導体チップの上に新たな半導体チップの積層を行なうこと。【選択図】図２
2008306105.tif 000002
【特許請求の範囲】
【請求項１】
積層構造を有する半導体装置の製造方法であって、
支持基板を準備する準備工程と、
前記支持基板の表面上に基本配線パターンを形成する配線パターン形成工程と、
前期基本配線パターン上に半導体チップを実装する実装工程と、
当該実装後の半導体チップの特性を前記基本配線パターンの少なくとも１部を介して検査する検査工程と、
前記検査工程において前記半導体チップが良品であると判定した場合にのみ、前記配線パターン及び前記半導体チップを覆う絶縁層を前記支持基板上に形成する絶縁層形成工程と、
前記絶縁層を貫通して前記基本配線パターン上に達する導体層を形成する導体層形成工程と、
前記絶縁層上に前記基本配線パターンと前記導体層を介して接続された追加配線パターンを形成する追加パターン形成工程と、
前記追加パターン形成工程の後に、前記実装工程から前記追加パターン形成工程までを、前記検査工程における良品である旨の判定が得られる限り繰り返す繰り返し工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記検査工程において前記半導体チップが不良品であると判定した場合に、当該不良品の半導体チップをリワークするリワーク工程を有する請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁層形成工程の後に、前記半導体チップ及び前記絶縁層の表面を切削する切削工程を有することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
当該積層された半導体チップの最上層における前記追加パターン形成工程の後に、前記半導体チップの側面に平行かつ前記半導体チップと前記導電層と分離しない位置において前記半導体装置を切断する切断工程を有することを特徴とする請求項１乃至３のいずれか１に記載の半導体装置の製造方法。
【請求項５】
前記基本配線パターン上に実装される半導体チップが複数であって、
前記検査工程における当該良品の半導体チップ上のみに、前記実装工程を行なうことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
積層構造を有する半導体装置の製造方法であって、
支持基板を準備する準備工程と、
前記支持基板の端面上に半導体チップを搭載する搭載工程と、
前記半導体チップを覆う下部絶縁層を前記支持基板上に形成する下部絶縁層形成工程と、
前記下部絶縁層を貫通して前記半導体チップの接続パッド上に達する基本導体層を形成する導体層形成工程と、
前記基本導体層を介して前記半導体チップと接続された基本配線パターンを形成するパターン形成工程と、
当該実装後の半導体チップの特性を前記基本配線パターンの少なくとも１部を介して検査する基本検査工程と、
前記検査工程において前記半導体チップが所定の特性を満足する場合に、前記基本配線パターンと同じ厚みの上部絶縁層を前記下部絶縁層上に形成する上部絶縁層形成工程と、
前記上部絶縁層及び前記基本配線パターン上に、新たな半導体チップを搭載する追加搭載工程と、
当該追加搭載後の半導体チップを覆う追加下部絶縁層を前記基本配線パターン及び前記上部絶縁層上に形成する追加下部絶縁層形成工程と、
前記追加下部絶縁層を貫通して当該追加搭載後の半導体チップの接続パッド上に達する追加導体層及び前記基本配線パターンに達する接続導体層を形成する追加導体層形成工程と、
前記追加導体層及び前記接続導体層を介して当該搭載された半導体チップと接続された追加配線パターンを形成する追加パターン形成工程と、
当該追加搭載された半導体チップの特性を前記追加配線パターンの少なくとも１部を介して検査する追加検査工程と、
前記追加検査工程において前記半導体チップが所定の特性を満足する場合に、前記追加配線パターンと同じ厚みの追加上部絶縁層を前記追加下部絶縁層上に形成する追加上部絶縁層形成工程と、を含む半導体装置の製造方法。
【請求項７】
前記追加上部絶縁層形成工程の後に、前記追加搭載工程から前記追加上部絶縁層形成工程までを、前記追加検査工程における良品である旨の判定得られる限り繰り返す繰り返し工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
当該積層された半導体チップの最上層における前記追加パターン形成工程の後に、前記半導体チップの側面に平行かつ前記半導体チップと前記接続導電層と分離しない位置において前記半導体装置を切断する切断工程を有することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記基本配線パターン上に搭載される半導体チップが複数であって、
前記基本検査工程における当該良品の半導体チップ上のみに、前記追加搭載工程を行なうことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記基本配線パターン上に搭載される半導体チップが複数であって、
前記基本検査工程及び前記追加検査工程における当該良品の半導体チップ上のみに、前記追加搭載工程を行なうことを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ積層タイプの半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
携帯器機の高機能化や小型化に伴い、複数の半導体チップや受動素子を高密度で実装したＳｉＰ（System in Package）の要求が高くなっている。ＳｉＰのパッケージ構造には、外形が標準化された通常パッケージの中に複数の半導体チップを縦積み又は横置きにしたＭＣＰ（Multi Chip Package）タイプや、インターポーザ上に複数の半導体チップや受動素子を搭載したモジュールタイプ等の種類が知られている。
【０００３】
小型・薄型を特徴とするＳｉＰ構造としてウエハレベルで半導体装置を製造するタイプがある。かかる半導体装置の代表的な構造は、支持基板上に搭載された複数の半導体チップ、半導体チップの周囲を覆う有機絶縁層、有機絶縁層上に形成される配線及び半導体チップのパッドと配線とを接続するビアを繰り返し積層及び形成しかつ隣接する層の半導体チップ同士（すなわち、上層の半導体チップと下層の半導体チップ）を電気的に接続するビアを有する構造である。すなわち、上述する半導体装置は、多段かつ上層から下層までの半導体チップが電気的に接続された構造である。
【０００４】
また、特許文献１には、支持基板上に配線パターンを形成し、かかる配線パターンと半導体チップとがバンプを介して電気的に接続すること（すなわち、フリップチップ実装）によって、従来よりも小型化及び軽量化を可能とすることが出来る構造が開示されている。
【０００５】
また、特許文献２には、チップ・オン・チップ構造を有する半導体装置のフリップチップ実装時におけるバンプ接続の良否判定を正確かつ短時間に実施する出来る方法が開示されている。
【特許文献１】特開２００１−１９６５２５号公報
【特許文献２】特開２００１−１３５７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体チップは、実装前のプロービングのみでは全特性を確認することが出来ず、配線パターンへの実装後に始めて当該半導体チップが不良品であることが判ることもある。従って、半導体チップの不良品混入は避けられない故、歩留まりの安定度が不十分な先端プロセスの半導体チップを使用した場合には、ＳｉＰとしての歩留まりの低下及び良品の半導体チップの損失が生じてしまう問題点があった。
【０００７】
本発明は、以上の如き事情に鑑みてなされたものであり、半導体チップの積層毎に半導体チップの特性検査を行なうことで、半導体装置の歩留まり向上及び良品半導体チップの損失の低減を図ることが出来る半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、積層構造を有する半導体装置の製造方法であって、支持基板を準備する準備工程と、前記支持基板の端面上に基本配線パターンを形成する配線パターン形成工程と、前記基本配線パターン上に半導体チップを実装する実装工程と、当該実装後の半導体チップの特性を前記基本配線パターンの少なくとも１部を介して検査する検査工程と、前記検査工程において前記半導体チップが良品であると判定した場合にのみ、前記配線パターン及び前記半導体チップを覆う絶縁層を前記支持基板上に形成する絶縁層形成工程と、前記絶縁層を貫通して前記基本配線パターン上に達する導体層を形成する導体層形成工程と、前記絶縁層上に前記基本配線パターンと前記導体層を介して接続された追加配線パターンを形成する追加パターン形成工程と、前記追加パターン形成工程の後に、前記実装工程から前記追加パターン形成工程までを、前記検査工程における良品である旨の判定得られる限り繰り返す繰り返し工程を含むことを特徴とする半導体装置の製造方法が提供される。
【０００９】
前記検査工程において前記半導体チップが不良品であると判定した場合に、当該不良品の半導体チップをリワークするリワーク工程を更に有する。また、前記絶縁層形成工程の後に、前記半導体チップ及び前記絶縁層の表面を切削する切削工程を更に有する。さらに、当該積層された半導体チップの最上層における前記追加パターン形成工程の後に、前記半導体チップの側面に平行かつ前記半導体チップと前記導電層と分離しない位置において前記半導体装置を切断する切断工程を更に有する。
【００１０】
前記基本配線パターン上に実装される半導体チップが複数の場合に、前記検査工程における当該良品の半導体チップ上のみに、前記実装工程を行なう。
【００１１】
また、上述した課題を解決するために、積層構造を有する半導体装置の製造方法であって、支持基板を準備する準備工程と、前記支持基板の端面上に半導体チップを搭載する搭載工程と、前記半導体チップを覆う下部絶縁層を前記支持基板上に形成する下部絶縁層形成工程と、前記下部絶縁層を貫通して前記半導体チップの接続パッド上に達する基本導体層を形成する導体層形成工程と、前記基本導体層を介して前記半導体チップと接続された基本配線パターンを形成するパターン形成工程と、当該実装後の半導体チップの特性を前記基本配線パターンの少なくとも１部を介して検査する基本検査工程と、前記検査工程において前記半導体チップが所定の特性を満足する場合に、前記基本配線パターンと同じ厚みの上部絶縁層を前記下部絶縁層上に形成する上部絶縁層形成工程と、前記上部絶縁層及び前記基本配線パターン上に、新たな半導体チップを搭載する追加搭載工程と、当該追加搭載後の半導体チップを覆う追加下部絶縁層を前記基本配線パターン及び前記上部絶縁層上に形成する追加下部絶縁層形成工程と、前記追加下部絶縁層を貫通して当該追加搭載後の半導体チップの接続パッド上に達する追加導体層及び前記基本配線パターンに達する接続導体層を形成する追加導体層形成工程と、前記追加導体層及び前記接続導体層を介して当該搭載された半導体チップと接続された追加配線パターンを形成する追加パターン形成工程と、当該追加搭載された半導体チップの特性を前記追加配線パターンの少なくとも１部を介して検査する追加検査工程と、前記追加検査工程において前記半導体チップが所定の特性を満足する場合に、前記追加配線パターンと同じ厚みの追加上部絶縁層を前記追加下部絶縁層上に形成する追加上部絶縁層形成工程と、を含む半導体装置の製造方法を提供する。
【００１２】
前記追加上部絶縁層形成工程の後に、前記追加搭載工程から前記追加上部絶縁層形成工程までを、前記追加検査工程における良品である旨の判定得られる限り繰り返す繰り返し工程を更に含む。また、当該積層された半導体チップの最上層における前記追加パターン形成工程の後に、前記半導体チップの側面に平行かつ前記半導体チップと前記接続導電層と分離しない位置において前記半導体装置を切断する切断工程を更に有する。
【００１３】
前記基本配線パターン上に搭載される半導体チップが複数の場合に、前記基本検査工程における当該良品の半導体チップ上のみに、前記追加搭載工程を行なう。また、前記追加検査工程における当該良品の半導体チップ上のみに、前記追加搭載工程を行なう。
【発明の効果】
【００１４】
本発明の半導体装置の製造方法においては、半導体チップの積層毎に半導体チップの特性検査を行なう故、半導体装置の歩留まり向上及び良品半導体チップの損失の低減を図ることが出来る。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例１】
【００１６】
図１は、本実施例によって製造される半導体装置の１例を表す断面図である。
【００１７】
図１に示されているように本発明の半導体装置２０は、支持基板２１上にチップ配線層２２が複数積層されている。例えば、支持基板２１は、シリコン基板、有機基板若しくはセラミック基板等であっても良い。なお、チップ配線層２２の積層数は図１に示された数に限られることはなく、半導体装置２０の特性等に応じてかかる数量を変更することが出来る。
【００１８】
チップ配線層２２は、所定の回路を構成する配線パターン２３、配線パターン２３上にバンプ２４を介して電気的に接続された半導体チップ２５、配線パターン２３及び半導体チップ２５を覆うように支持基板２１上に形成された絶縁層２６及び各チップ配線層２２の配線パターン２３を電気的に接続せしめるビア２７から構成されている。例えば、配線パターン２３及びビア２７の材料として銅を用いても良い。
【００１９】
最上層に位置するチップ配線層２２には、外部に接続するための外部接続パッド２８が形成されている。また、かかる最上層に配線パターン２３を形成し、配線パターン２３の一端に配線パターン２３一部として外部接続パッド２８を設けるパターン構造を用いても良い。
【００２０】
上述する構成によって、半導体装置２０は、各チップ配線層２２の半導体チップ２５同士がビア２７によって電気的に接続され、最上層に位置する外部接続パッド２８から所望の電気信号を得ることが出来る。
【００２１】
次に、上述した半導体装置の製造方法の１例について、図２乃至図４を参照しつつ詳細に説明する。なお、図３及び図４に示された数量の半導体チップ数及び積層数に限られることはなく、製造する半導体装置の生産数量及び構造に応じてかかる数量を変更することが出来る。
【００２２】
先ず、所定の大きさの支持基板２１を準備する（ステップＳ１）。支持基板２１の断面図を図３（ａ）に示す。
【００２３】
次に、支持基板２１の端面上に、例えば、スパッタリング法によって銅からなる金属膜を体積した後、金属膜をフォトリソグラフィ技術によって所望のパターニングを行い、配線パターン２３を形成する（ステップＳ２）。配線パターン２３の形成後の断面図を図３（ｂ）に示す。配線パターン２３の具体的な形状の例については後ほど詳細に説明する。また、図３（ｂ）における内側に形成された２つの配線パターン２３を接続させ、半導体チップ２５を横方向に電気的に接続させても良い。
【００２４】
次に、支持基板２１上に形成された配線パターン２３の上に半導体チップ２５をフリップチップ接続により実装する（ステップＳ３）。かかるフリップチップ接続による実装は、半導体チップ２５のパッド（図示せず）に接着されたバンプ２４を配線パターン２３上の対応する部分に熱的に押し付けることによって実装する方法である。なお、バンプ２４は、半導体チップ２５のパッドのみに接着されるに限られず、配線パターン２３にあらかじめ接着させても良い。半導体チップ２５の実装後の断面図を図３（ｃ）に示す。
【００２５】
次に、配線パターン２３を介して実装された各半導体チップ２５の特性を測定する（ステップＳ４）。例えば、ステップＳ４における測定は、測定する半導体チップ２５の特性に応じて、プローブ（図示せず）を後述する所定の測定パッド（配線パターン２３の一部分）に当接させて測定しても良い。また、測定項目によっては、半導体チップ２５と電気的な接続とれた測定パッドのうちのいずれか１つの測定パッドにプローブ当接する場合や、複数の測定パッドの各々にプローブを当接し所望の特性を測定することがある。
【００２６】
次に、ステップＳ４にて測定した結果を判定し（ステップＳ５）、良品の半導体チップ２５が実装されている場合にはステップＳ６に進む。また、すべての半導体チップ２５が不良品であると判定された場合には、半導体装置２０の製造を終了する。例えば、測定結果の判定方法は、プローブからの測定信号を受信した制御装置（図示せず）が、あらかじめ設定された条件に基づいて判定しても良い。また、かかる判定条件は、半導体チップ２５の種類に応じて変更可能としても良い。
【００２７】
次に、半導体チップ２５及び配線パターン２３を覆うようにして支持基板２１上に絶縁層２６を形成する（ステップＳ６）。例えば、絶縁層２６は、エポキシ樹脂、フェノール樹脂若しくはポリイミド樹脂等の熱効果樹脂又は感光性エポキシ樹脂若しくは感光性ポリイミド樹脂等の感光性樹脂等を用いても良い。絶縁層２６の形成後の断面図を図３（ｄ）に示す。
【００２８】
次に、絶縁層２６の所定の位置において、レーザ加工技術（例えば、ＣＯ２レーザ又はエキシマレーザ等）又はフォトリソグラフィ技術等を用いて配線パターン２３に到達するビアホール３１を形成する（ステップＳ７）。ビアホール３１を形成後の断面図を図３（ｅ）に示す。
【００２９】
次に、例えば、ビアホール３１内に、銅等を成長させ、配線パターン２３と電気的に接続するビア２７を形成する（ステップＳ８）。ビア２７を形成後の断面図を図３（ｆ）に示す。
【００３０】
次に、ステップＳ２と同様にして絶縁層２６上に配線パターン２３’（すなわち、追加配線パターン）を形成する（ステップＳ９）。配線パターン２３’を形成後の断面図を図４（ａ）に示す。配線パターン２３と配線パターン２３’は異なるパターンであっても良く、同一のパターンであっても良い。
【００３１】
次に、ステップＳ３と同様にして半導体チップ２５’をバンプ２４’を介して配線パターン２３’上にフリップチップ接続により実装する（ステップＳ１０）。この場合、図４（ｂ）に示すように、半導体チップ２５’は、半導体チップ２５に対し、断面的に見たときに積み重ねられた状態であり、また平面的に見たときに互いに重複するような状態で配置しても良い。また、ステップＳ５の判定によって不良品と判断された半導体チップ２５上には、半導体チップ２５’を実装しないこととする。従って、後述する切断によってチップ化された半導体装置２０の中には機能しない不良品も含むことになる。しかしながら、不良品と判断した半導体チップ２５上には新たに半導体チップ２５’を積層しない故、当該不良品の半導体装置２０内には不良の半導体チップのみを備えることになり、良品の半導体チップ２５’の損失低減を図ることが出来る。なお、半導体チップ２５と半導体チップ２５’は異なる種類の半導体チップであっても良く、同一種類の半導体チップであっても良い。
【００３２】
次に、ステップＳ４と同様にして半導体チップ２５’の測定を行い（ステップＳ１１）、その後、ステップＳ５と同様にして半導体チップ２５’の良否判定を行う（ステップＳ１２）。更にその後、ステップＳ６と同様にして絶縁層２６’の形成（ステップＳ１３）、ステップＳ７と同様にしてビアホール３１’の形成（ステップＳ１４）、ステップＳ８と同様にしてビア２７’の形成（ステップＳ１５）及びステップＳ９と同様の方法によって外部接続端子２７の形成（ステップＳ１６）を順次行なう。なお、絶縁層２６’形成後の断面図を図４（ｃ）に、ビアホール３１’形成後の断面図を図４（ｄ）に、ビア２７’形成後の断面図を図４（ｅ）に、外部接続端子２８の形成後の断面図を図４（ｆ）に示す。なお、外部接続端子２８は、配線パターン２３、２３’と同一形状で有っても良い。
【００３３】
また、ステップＳ９によって配線パターン２３’が形成された後に、ステップＳ１０からステップＳ１６を行なうこと（すなわち、ステップＳ３からステップＳ９を繰り返すこと）によって、積層構造を有する半導体装置２０を形成することが出来る。さらに、ステップＳ１６において配線パターン２３’を形成し、ステップＳ３からステップＳ９を、半導体チッ２５が良品であると判定される限り繰り返すことによって、チップ配線層２２を３層以上積層することも可能である。
【００３４】
次に、ブレード（図示せず）等によって図４（ｆ）で示された破線４ｇ−４ｇ’に沿って（すなわち、半導体チップ２５、２５’の側面に平行かつ配線パターン２３、２３’を切断しない位置）切断を行ない、ウエハレベルで形成された半導体装置（すなわち、半導体装置２０が複数横並びになった状態）をチップレベルに分割をする（ステップＳ１７）。また、更に小型の半導体装置２０を形成するために、図４（ｆ）で示された破線４ｈ−４ｈ’に沿って（すなわち、半導体チップ２５、２５’とビア３１、３１’を分離しない位置）切断を行なっても良い。具体的には、破線４ｈ−４ｈ’位置は、ビア３１、３１’と配線パターン２３、２３’における半導体素子２５、２５’が実装されていない他端との間であっても良い。
【００３５】
次に、支持基板２１及び絶縁層２６上に形成される配線パーンの１例を図５を参照しつつ詳細に説明する。
【００３６】
支持基板２１上には、一点鎖線５ａで囲まれる半導体チップ２５が実装される領域（以下、実装領域と称する）５０があらかじめ定められている。かかる実装領域５０は、半導体チップ２５の大きさに応じて異なる。支持基板２１上には、実装領域５０から実装領域５０の外部へ繋がる配線２３ａが形成されている。配線２３ａの実装領域５０の外側に位置する他端には測定パッド２３ｂが形成される。なお、配線２３ａと測定パッド２３ｂを含めて配線パターン２３と称する。従って、半導体チップ２５が実装領域５０に実装されても、測定パッド２３ｂは半導体チップ２５によってその上面を覆われることがない故、測定パッド２３ｂにプローブを当接して半導体チップ２５の特性を検査することが出来る。また、測定パッド２３ｂには、半田コートが施されても良い。かかる半田コートによって、プローブ当接時の電気的接触を確実に行なうことが出来き、検査精度を向上させ歩留まり向上に繋がることが期待できる。
【００３７】
なお、配線パターン２３は図５に示すものに限られることなく、半導体チップ２５のパッドの位置及びプローブ配置構造に応じて、測定パッド２３ｂを実装領域５０の周囲に複数列形成しても良く、また配線２３ａの長さを各々に変更しても良い。また、絶縁層２６上に形成される配線パターン２３’も基本的には支持基板２１上のものと同一である故、説明は省略する。
【００３８】
以上のように、本実施例による半導体装置の製造方法によれば、半導体チップ実装後に配線パターンを介して半導体チップの特性を検査する故、半導体装置としての歩留まり向上及び良品半導体チップの損失低減を図ることが出来る。
【実施例２】
【００３９】
実施例１における半導体装置の製造方法において、半導体チップの特性検査を実施した後、不良品の半導体チップをリワークしても良い。かかる半導体装置の製造方法について図６を参照しつつ詳細に説明する。
【００４０】
先ず、ステップＳ１０１からステップＳ１０５までの工程に関しては、実施例１の製造方法と同様である故、説明を省略する。
【００４１】
次に、ステップＳ１０５において、半導体チップ２５が良品であると判定された場合には、実施例１のステップＳ６と同様に絶縁層２６の形成を行なう（ステップＳ１０７）。半導体チップ２５が不良品であると判定された場合には、不良品の半導体チップ２５のみをリワークする（ステップＳ１０６）。半導体チップ２５のリワークを行なった後に、再び半導体チップ２５の特性検査を行なう（すなわち、ステップＳ１０４を再実施する）。従って、半導体チップ２５が良品でない限り次工程に進むことはない。なお、リワーク後の半導体チップ２５の再検査においては、リワークした半導体チップ２５のみ実施しても良く、またすべての半導体チップ２５（リワークした半導体チップ２５以外も含む）について再実施しても良い。
【００４２】
次に、ステップＳ１０７からステップＳ１１２までの工程に関しては、実施例１の製造方法と同様である故、説明を省略する。
【００４３】
ステップＳ１１３において、半導体チップ２５’が良品であると判定された場合には、実施例１のステップＳ１３と同様に絶縁層２６’の形成を行なう（ステップＳ１１５）。半導体チップ２５’が不良品であると判定された場合には、不良品の半導体チップ２５’のみをリワークする（ステップＳ１１４）。ステップＳ１１４以降の再検査工程（すなわち、ステップＳ１１２の再実施）についてはステップＳ１０６からステップＳ１０４に進む場合と同様である故、説明を省略する。また、ステップＳ１１５からステップＳ１１８までの工程についても実施例１の製造方法と同様で有る故、説明を省略する。
【００４４】
以上のように、本実施例による半導体装置の製造方法によれば、不良品の半導体チップをリワークし、実装される半導体チップが良品でない限り次工程に進まない故、半導体装置としての歩留まり向上及び良品半導体チップの損失低減を図ることが出来る。
【実施例３】
【００４５】
実施例１における半導体装置の製造方法において、絶縁層を形成した後、半導体チップ及び絶縁層を切削しても良い。かかる半導体装置の製造方法について図７乃至図９を参照しつつ詳細に説明する。
【００４６】
ステップＳ２０１からステップＳ２０６までの工程に関しては、実施例１の製造方法と同様である故、説明を省略する。
【００４７】
絶縁層２６の形成後、半導体チップ２５及び絶縁層２６を、例えばグラインド法を用いて機械的に切削し所定の厚みする（ステップＳ２０７）。例えば、機械的な切削加工には、砥石を用いた研磨若しくはダイヤモンドバイトを用いた高速切削手法等が適応できる。切削後の断面図を図８（ｅ）に示す。なお、図８（ｅ）に示されているように、切削面は支持基板２１に対して平行である。
【００４８】
次に、半導体チップ２５及び絶縁層２６上に絶縁層８１を形成する（ステップＳ２０８）。絶縁層８１の形成後の断面図を図８（ｆ）に示す。なお、絶縁層形成については実施例１のステップＳ６と同様である故、詳細説明は省略する。
【００４９】
次に、絶縁層２６及び絶縁層８１を貫通して配線パターン２３に到達するビアホール８２を形成する（ステップＳ２０９）。ビアホール８２を形成後の断面図を図８（ｇ）に示す。なお、ビアホール形成については実施例１のステップＳ７と同様である故、詳細説明は省略する。
【００５０】
次に、ビアホール８２内に、配線パターン２３と電気的に接続するビア８３を形成する（ステップＳ２１０）。ビア８３を形成後の断面図を図８（ｈ）に示す。なお、ビア形成については実施例１のステップＳ８と同様である故、詳細説明は省略する。
【００５１】
次に、ステップＳ２１１からステップＳ２１５までの工程についても実施例１の製造方法と同様で有る故、説明を省略する。絶縁層２６’を形成後、再びステップＳ２０７からステップＳ２１０を繰り返すことによって、半導体チップ２５’及び絶縁層２６’の切削（ステップＳ２１６、図９（ｄ）に示す）、絶縁層８１’の形成（ステップＳ２１７、図９（ｅ）に示す）、ビアホール８２’の形成（ステップＳ２１８、図９（ｆ）に示す）及びビア８３’の形成（ステップＳ２１９、図９（ｇ）に示す）を行なう。
【００５２】
次に、外部接続端子２８の形成を行なう（ステップＳ２２０）。なお外部接続端子形成については実施例１のステップＳ１６と同様である故、詳細説明は省略する。更に、その後、実施例１のステップＳ１７と同様にして、図９（ｇ）の破線９ｇ−９ｇ’又は破線９Ｉ−９Ｉ’に沿ってウエハレベルの半導体装置２０を切断する（ステップＳ２２１）。
【００５３】
以上のように、本実施例による半導体装置の製造方法によれば、実装した半導体チップ及び絶縁層を切削する故、より薄型の半導体装置の製造を行なうことが出来る。
【実施例４】
【００５４】
半導体装置の構造を、支持基板上に半導体チップを固定し、半導体チップの上方に配線パーンを設ける構造としても良い。かかる半導体装置の構造の１例を図１０を参照しつつ詳細に説明する。なお、本実施例にて説明する半導体装置は、実施例１のおける半導体装置と構造のみが異なり、各部材及び各材料等については同様である故、かかる内容の詳細な説明については省略する。
【００５５】
図１０に示されているように本発明の半導体装置１００は、支持基板１０１上に基本チップ配線層１０２及び積層された積層チップ配線層１０３から構成されている。積層チップ配線層１０３の積層数は図１０に示された数に限られることはなく、半導体装置１００の特性等に応じてかかる数量を変更することが出来る。
【００５６】
基本チップ配線層１０２は、支持基板１０１上にパッドを上面に位置するように固定された半導体チップ１０４、半導体チップ１０４とビア１０５を介して電気的に接続された配線パターン１０６、半導体チップ１０４及びビア１０５を覆うように支持基板上に形成された絶縁層１０７及び絶縁層１０７上に形成された配線パターン１０６と同じ厚みの絶縁層１０８から構成されている。
【００５７】
積層チップ配線層１０３は、基本チップ配線層１０２又は自身よりも下層の積層チップ配線層１０３上にパッドを上面に位置するように固定された半導体チップ１０９、半導体チップ１０９とビア１１０を介して電気的に接続された配線パターン１１１、配線パターン１０６と配線パターン１１１と又は配線パターン１１１同士を電気的に接続するビア１１２、半導体チップ１０９及びビア１１０、１１２を覆うように支持基板上に形成された絶縁層１１３及び絶縁層１１３上に形成された配線パターン１１１と同じ厚みの絶縁層１１４から構成されている。従って、半導体チップ１０４と積層される半導体チップ１０９とは、ビア１１２によって電気的接続される。
【００５８】
また、最上層に位置する積層チップ配線層１０３の配線パターン１１１は、その他の配線パターン１１１と形状を変更させ、容易に外部と接続できる構造にしても良い（例えば、外部接続パッド備える配線パターンとしても良い）。
【００５９】
上述する構成によって、半導体装置１００は、基本チップ配線層１０２及び各積層チップ配線層１０３の半導体チップ１０４、１０９同士がビア１１１によって電気的に接続され、最上層に位置する配線パターン１１１から所望の電気信号を得ることが出来る。
【００６０】
次に、上述した半導体装置の製造方法の１例について、図１１から図１３を参照しつつ詳細に説明する。なお、図１２及び図１３に示された数量の半導体チップ数及び積層数に限られることはなく、製造する半導体装置の生産数量及び構造に応じてかかる数量を変更することが出来る。
【００６１】
先ず、所定の大きさの支持基板１０１を準備する（ステップＳ３０１）。支持基板１０１の断面図を図１２（ａ）に示す。
【００６２】
次に、半導体チップ１０４を自身のパッドを上面に配置する向きに支持基板１０１上に搭載する（ステップＳ３０２）。支持基板１０１と半導体チップ１０４とは、例えば、接着剤等によって固定されても良い。半導体チップ１０４の搭載後の断面図を図１２（ｂ）に示す。
【００６３】
次に、半導体チップ１０４を覆うようにして支持基板２１上に絶縁層１０７（すなわち、下部絶縁層）を形成する（ステップＳ３０３）。絶縁層１０７の形成後の断面図を図１２（ｃ）に示す。なお、本実施例において形成される絶縁層は実施例１において形成される絶縁層と同様である故、その詳細な説明は省略する。
【００６４】
次に、絶縁層１０７の所定の位置において、レーザ加工技術（例えば、ＣＯ２レーザ又はエキシマレーザ等）又はフォトリソグラフィ技術等を用いて半導体チップ１０４のパッドに到達するビアホール１２１を形成する（ステップＳ３０４）。ビアホール１２１を形成後の断面図を図１２（ｄ）に示す。
【００６５】
次に、例えば、ビアホール１２１内に、銅等を成長させ、半導体チップ１０４のパッドと電気的に接続するビア１０５を形成する（ステップＳ３０５）。ビア１０５を形成後の断面図を図１２（ｅ）に示す。
【００６６】
次に、絶縁層１０７及びビア１０５上に、例えば、スパッタリング法によって銅からなる金属膜を体積した後、金属膜をフォトリソグラフィ技術によって所望のパターニングを行い、ビア１０５を介して半導体チップ１０４と電気的に接続された配線パターン１０６を形成する（ステップＳ３０６）。配線パターン１０６の形成後の断面図を図１２（ｆ）に示す。配線パターン１０６の具体的な形状については実施例１と同様である故、その説明については省略する。また、図１２（ｆ）における内側に形成された２つの配線パターン１０６を接続させ、半導体チップ１０４を横方向に電気的に接続させても良い。
次に、配線パターン１０６を介して実装された各半導体チップ１０４の特性を測定する（ステップＳ３０７）。具体的な測定方法については実施例１と同様である故、その説明については省略する。
【００６７】
次に、ステップＳ３０７にて測定した結果を判定し（ステップＳ３０８）、いずれかの半導体チップ１０４が良品であると判定された場合にはステップＳ３０８に進む。また、すべての半導体チップ１０４が不良品であると判定された場合には、半導体装置１００の製造を終了する。具体的な判定法については実施例１と同様である故、その説明については省略する。
【００６８】
次に、配線パターン１０６と同じ厚みの絶縁層１０８（すなわち、上部絶縁層）が形成する（ステップ３０９）。絶縁層１０８の形成後の断面図を図１２（ｇ）に示す。
【００６９】
次に、ステップＳ３０２と同様にして、半導体チップ１０９を自身のパッドを上面に配置する向きに配線パターン１０６及び絶縁層１０８上に搭載する（ステップＳ３１０）。なお、半導体チップ１０９のパッドは上面に位置している故、半導体チップ１０９は配線パターン１０６と電気的に接続されていない。半導体チップ１０９の搭載後の断面図を図１３（ａ）に示す。なお、半導体チップ１０４に対する半導体チップ１０９の搭載位置については、実施例１のステップＳ１０と同様である故、その説明については省略する。
【００７０】
次に、ステップＳ３０３と同様にして、半導体チップ１０９を覆うようにして配線パターン１０６及び絶縁層１０８上に絶縁層１１３（すなわち、追加下部絶縁層）を形成する（ステップＳ３１１）。絶縁層１１３の形成後の断面図を図１３（ｂ）に示す。
【００７１】
次に、絶縁層１１３の所定の位置において、レーザ加工技術（例えば、ＣＯ２レーザ又はエキシマレーザ等）又はフォトリソグラフィ技術等を用いて、配線パターン１０６に到達するビアホール１３１及び半導体チップ１０９のパッドに到達するビアホール１３２を形成する（ステップＳ３１２）。ビアホール１３１、１３２を形成後の断面図を図１３（ｃ）に示す。
【００７２】
次に、ステップＳ３０５と同様にして、ビアホール１３１，１３２内に、銅等を成長させ、配線パターン１０６と電気的に接続するビア１１２及び半導体チップ１０９のパッドと電気的に接続するビア１１０を形成する（ステップＳ３１３）。ビア１１０、１１２を形成後の断面図を図１３（ｄ）に示す。
【００７３】
次に、ステップＳ３０６と同様にして、絶縁層１１３及びビア１１０、１１２上に、ビア１１０、１１２を介して半導体チップ１０４、１０９と電気的に接続された配線パターン１１１を形成する（ステップＳ３１４）。配線パターン１１１の形成後の断面図を図１３（ｅ）に示す。
【００７４】
次に、ステップＳ３０７からステップＳ３０９と同様にして、半導体チップ１０９の特性の測定（ステップＳ３１５）、半導体チップ１０９の特性の判定（ステップＳ３１６）及び配線パターン１１１と同じ厚みの絶縁層１１４（すなわち、追加上部絶縁層）の形成（ステップＳ３１７）を行なう。絶縁層１１４形成後の断面図を図１３（ｆ）に示す。
【００７５】
また、ステップＳ３１７によって絶縁層１１４が形成された後に、ステップＳ３１０からステップＳ３１４を繰り返し行なうことによって、積層チップ配線層１０３を２層以上積層することが出来る。
【００７６】
次に、ブレード（図示せず）等によって図１３（ｆ）で示された破線１３ｇ−１３ｇ’に沿って切断を行ない、ウエハレベルで形成された半導体装置をチップレベルに分割をする（ステップＳ３１８）。また、更に小型の半導体装置２０を形成するために、図１３（ｆ）で示された破線１３ｈ−１３ｈ’に沿って切断を行なっても良い。なお、切断位置については実施例１のステップＳ１７と同様である故、その説明については省略する。
【００７７】
以上のように、本実施例による半導体装置の製造方法によれば、半導体チップ実装後に配線パターンを介して半導体チップの特性を検査する故、半導体装置としての歩留まり向上及び良品半導体チップの損失低減を図ることが出来る。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施例１によって製造される半導体装置の１例を示す断面図である。
【図２】本発明の実施例１における半導体装置の製造方法を示すフローチャートである。
【図３】本発明の実施例１の製造工程における半導体装置の断面図である。
【図４】本発明の実施例１の製造工程における半導体装置の断面図である。
【図５】本発明の実施例１における半導体装置の配線パターンを表す正面図である。
【図６】本発明の実施例２における半導体装置の製造方法を示すフローチャートである。
【図７】本発明の実施例３における半導体装置の製造方法を示すフローチャートである。
【図８】本発明の実施例３の製造工程における半導体装置の断面図である。
【図９】本発明の実施例３の製造工程における半導体装置の断面図である。
【図１０】本発明の実施例４によって製造される半導体装置の１例を示す断面図である。
【図１１】本発明の実施例４における半導体装置の製造方法を示すフローチャートである。
【図１２】本発明の実施例４の製造工程における半導体装置の断面図である。
【図１３】本発明の実施例４の製造工程における半導体装置の断面図である。
【符号の説明】
【００７９】
２０  半導体装置
２１  支持基板
２３  配線パターン
２４  バンプ
２５  半導体チップ
２６  絶縁層
２７  ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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