(57)【要約】【課題】  同期型ＤＲＡＭに対して良好にアクセスすることができる画像処理装置を提供する。【解決手段】  同期型ＤＲＡＭは、４個のバンクを有する。論理アドレス９０は、上位側９０ａの行アドレス部９１および列アドレス部９２と、下位２ビットのバンクビット部９３と、を有する。メモリコントローラは、論理アドレス９０によって指定された最小アクセス単位にアクセスする。したがって、連続する論理アドレス９０が指定され、各最小アクセス単位に順次アクセスする場合、メモリコントローラは、アクセス毎にバンク切替を行うことになる。その結果、一のバンクがプリチャージされている期間においても、他のバンクの最小アクセス単位からデータを読み出すことができる。【選択図】        図２
2008021076.tif 000002
【特許請求の範囲】
【請求項１】
(a)  ２のｎ乗個（ｎは自然数）のバンクを有しており、
1)  圧縮状態の第１画像データと、
2)  非圧縮状態の第２画像データと、
を記憶可能な同期型ＤＲＡＭと、
(b)  ＭＰＵによって指定された論理アドレスに基づき、各バンク上に設けられた最小アクセス単位へのアクセスを制御するメモリコントローラと、
を備え、
前記論理アドレスは、上位側の行アドレス部および列アドレス部と、下位ｎビットのバンクビット部と、を有しており、
前記メモリコントローラは、前記ＭＰＵに基づいて連続する論理アドレスが指定され、前記同期型ＤＲＡＭの各最小アクセス単位に順次アクセスする場合、アクセス毎にバンク切替を行うことを特徴とする画像処理装置。
【請求項２】
請求項１に記載の画像処理装置において、
前記メモリコントローラは、前記第１および第２画像データに対して所定の処理を施すデータ処理部と、前記同期型ＤＲＡＭと、の間のデータ転送をＤＭＡ転送によって実行することを特徴とする画像処理装置。
【請求項３】
請求項２に記載の画像処理装置において、
前記メモリコントローラは、各データ処理部の優先順位に基づいてＤＭＡ転送を実行することを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関するもので、特に、同期型ＤＲＡＭへのアクセス手法の改良に関する。
【背景技術】
【０００２】
従来より、画像データの符号化処理や復号処理等の共通メモリとしてＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を使用する技術が知られている（例えば、特許文献１）。また、ＳＤＲＡＭのバンクをアドレス信号とは別の信号に基づいて指定する技術も、従来より知られている（例えば、特許文献２）。
【０００３】
【特許文献１】特許３５０７１４６号公報
【特許文献２】特開２００２−２３２６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで、ＳＤＲＡＭのメモリセルからデータが読み出されると、失われた電荷を補充するために、データ読み出しされたバンクに対してプリチャージ処理が施される。また、プリチャージ処理中のバンクに対しては、アクセスすることができない。
【０００５】
これにより、同一バンクに対して最小アクセス単位（例えば、ＳＤＲＡＭの場合、１ワード（３２ビット））ずつ読み出し処理が実行されると、読み出し処理毎にプリチャージ時間が経過するまで待機することが必要となる。その結果、ＳＤＲＡＭに対して高速にアクセスすることができないという問題が生じていた。
【０００６】
また、この問題は、ＳＤＲＡＭに限らず、ＤＤＲ（Double Data Rate）  ＳＤＲＡＭやＤＤＲ２  ＳＤＲＡＭ等の同期型ＤＲＡＭにおいても同様に生じていた。
【０００７】
そこで、本発明では、同期型ＤＲＡＭに対して良好にアクセスすることができる画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、請求項１の発明は、２のｎ乗個（ｎは自然数）のバンクを有しており、圧縮状態の第１画像データと、非圧縮状態の第２画像データとを記憶可能な同期型ＤＲＡＭと、ＭＰＵによって指定された論理アドレスに基づき、各バンク上に設けられた最小アクセス単位へのアクセスを制御するメモリコントローラとを備え、前記論理アドレスは、上位側の行アドレス部および列アドレス部と、下位ｎビットのバンクビット部とを有しており、前記メモリコントローラは、前記ＭＰＵに基づいて連続する論理アドレスが指定され、前記同期型ＤＲＡＭの各最小アクセス単位に順次アクセスする場合、アクセス毎にバンク切替を行うことを特徴とする。
【０００９】
また、請求項２の発明は、請求項１に記載の画像処理装置において、前記メモリコントローラは、前記第１および第２画像データに対して所定の処理を施すデータ処理部と、前記同期型ＤＲＡＭと、の間のデータ転送をＤＭＡ転送によって実行することを特徴とする。
【００１０】
また、請求項３の発明は、請求項２に記載の画像処理装置において、前記メモリコントローラは、各データ処理部の優先順位に基づいてＤＭＡ転送を実行することを特徴とする。
【発明の効果】
【００１１】
請求項１ないし請求項３に記載の発明によれば、同期型ＤＲＡＭは２のｎ乗個のバンクを有しており、各バンクは、論理アドレスの下位ｎビットによって識別される。したがって、連続する論理アドレスによって指定された各最小アクセス単位に順次アクセスする場合、アクセス毎にバンクが切り替えられる。そのため、同期型ＤＲＡＭの最小アクセス単位に高速にアクセスしつつ、同期型ＤＲＡＭのアドレス管理を容易化することが可能となる。
【００１２】
特に、請求項２に記載の発明によれば、メモリコントローラに対して、ＤＭＡ転送を開始する論理アドレス、および転送量を指示するだけで、バンクを切り替えつつ各最小アクセス単位にアクセスすることができる。すなわち、特別なアドレス管理をすることなく、容易にＤＭＡ転送を実行させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しつつ本発明の実施の形態について詳細に説明する。
【００１４】
＜１．画像処理装置の構成＞
図１は、本実施の形態における画像処理装置１の構成の一例を示す図である。ここで、画像処理装置１は、スキャナ、プリンタ、複写機、ファクシミリ、またはこれらの機能を複合させた複合機である。図１に示すように、画像処理装置１は、主として、ＭＰＵ（Micro Processing Unit）１１と、同期型ＤＲＡＭ１６と、メモリコントローラ１７と、モデム２２と、ＣＯＤＥＣ３１と、画像編集回路６１と、を備えている。
【００１５】
モデム２２は、デジタルデータ（画像データ）を音声信号に変換したり、画像処理装置１の外部から送信されて画像処理装置１で受信された音声信号をデジタルデータに変換する。また、ＮＣＵ２１は、公衆電話交換回線網に画像処理装置１を接続する際に必要となる機器であり、発着信やダイヤル制御を行う。さらに、通信部２５は、ネットワークを介して接続された情報処理装置（図示省略）等との間でデータ通信を実行するＬＡＮインタフェースである。
【００１６】
ＣＯＤＥＣ３１は、ファクシミリ通信で送信される画像の可逆圧縮処理に使用される。ＣＯＤＥＣ３１は、例えば、スキャナ部４１によって原稿から読み取られ、２値化された画像データを符号化する。そして、符号化された画像データは、第１画像データ１６ａとして同期型ＤＲＡＭ１６に記憶される。
【００１７】
なお、、ＣＯＤＥＣ３１による符号化としては、ＭＨ（Modified Huffman）、ＭＲ（Modified Read）、ＭＭＲ（Modified MR）、および、ＪＢＩＧ（Joint Bi-level Image experts Group）のいずれかの方式が採用される。
【００１８】
記録部５１は、電子写真方式により、静電潜像に基づいたトナー画像を記録紙に記録する画像形成部である。例えば、記録部５１は、スキャナ部４１によって読み取られた画像データに基づいたトナー画像を感光体ドラム（図示省略）に形成し、このトナー画像を記録紙に転写する。
【００１９】
画像編集回路６１は、同期型ＤＲＡＭ１６に格納された未圧縮のビットマップ画像データ（第２画像データ）に対して、拡大、縮小、および回転等の画像編集処理を施す。
【００２０】
表示部６３は、いわゆる液晶ディスプレイによって構成されており、指や専用のペンで画面に触れることによって画面上の位置を指定できる「タッチパネル」としての機能を有している。したがって、画像処理装置１の使用者（以下、単に「使用者」と呼ぶ）は、表示部６３に表示された内容に基づき、表示部６３の「タッチパネル」機能を使用した指示を行うことによって、画像処理装置１に対して所定の動作を実行させることができる。このように、表示部６３は入力部としても使用される。
【００２１】
操作部６４は、いわゆるキーパッドによって構成される入力部である。使用者は、表示部６３の表示内容に基づいた入力作業を行うことにより、画像処理装置１に対して所定の動作を実行させることができる。
【００２２】
ＳＲＡＭ（Static Random Access Memory ）１２は、記憶素子としてフリップフロップ回路を使用した記憶部であり、例えば、ユーザ登録情報（ワンタッチダイヤル情報等）を記憶するメモリとして使用される。ＳＲＡＭ１２は、高速に動作可能であり、また、記憶保持のための動作を必要としない。
【００２３】
同期型ＤＲＡＭ１６は、読み書き自在の揮発性メモリ（記憶部）であり、一定周期のクロック信号に同期して動作する。同期型ＤＲＡＭ１６は、２のｎ乗個（ｎは自然数、本実施の形態では、ｎ＝「２」）のバンクを有しており、圧縮状態の第１画像データ１６ａと、非圧縮状態の第２画像データ１６ｂと、が記憶可能とされている。なお、同期型ＤＲＡＭ１６としては、例えば、ＳＤＲＡＭ、ＤＤＲ  ＳＤＲＡＭ、およびＤＤＲ２  ＳＤＲＡＭが使用される。
【００２４】
メモリコントローラ１７は、ＭＰＵ１１によって指定された論理アドレス（図２参照）に基づき、同期型ＤＲＡＭ１６の各バンク７１〜７４（図３参照）上に設けられた最小アクセス単位へのアクセスを制御する。図１に示すように、メモリコントローラ１７は、主として、複数（本実施の形態では２つ）のＦＩＦＯ１７ａ、１７ｂと、ＤＭＡコントローラ１７ｃと、を有している。
【００２５】
ＤＭＡ（Direct Memory Access）コントローラ１７ｃは、ＭＰＵ１１を介することなくデータ転送を実行する。例えば、ＤＭＡコントローラ１７ｃは、ＣＯＤＥＣ３１や画像編集回路６１のように、画像データ（第１および第２画像データ）に対して所定の処理を施すデータ処理部と、同期型ＤＲＡＭ１６と、の間のデータ転送をＤＭＡ転送によって実行する。
【００２６】
例えば、転送要求用信号線１８を介してＣＯＤＥＣ３１からデータ転送要求があった場合、ＤＭＡコントローラ１７ｃは、ＦＩＦＯ１７ａを介して、ＣＯＤＥＣ３１と同期型ＤＲＡＭ１６との間のデータ転送を実行する。また、転送要求用信号線１８を介して画像編集回路６１からのデータ転送要求があった場合、ＤＭＡコントローラ１７ｃは、ＦＩＦＯ１７ｂを介して、画像編集回路６１と同期型ＤＲＡＭ１６との間のデータ転送を実行する。
【００２７】
また、ＣＯＤＥＣ３１と画像編集回路６１とから同時にデータ転送要求があった場合、ＤＭＡコントローラ１７ｃは、ＣＯＤＥＣ３１と、画像編集回路６１との優先順位に基づいて、ＤＭＡ転送を実行する。例えば、画像編集回路６１による画像編集処理にリアルタイム性が要求される場合、ＤＭＡコントローラ１７ｃは、画像編集回路６１からの要求を優先してデータ転送を実行する。
【００２８】
ＲＯＭ１３は、読出し専用メモリーであり、ＭＰＵ１１は、ＲＯＭ１３に格納されたプログラムに従った制御を実行する。また、ＭＰＵ１１、ＲＯＭ１３、メモリコントローラ１７、ＣＯＤＥＣ３１、および画像編集回路６１等のそれぞれは、信号線１５を介して電気的に接続されている。したがって、ＭＰＵ１１は、例えば、ＣＯＤＥＣ３１による符号化処理等を所定のタイミングで実行させることができる。
【００２９】
＜２．同期型ＤＲＡＭへのアクセス手法＞
図２は、本実施の形態における論理アドレス９０の構成の一例を示す図である。また、図３は、同期型ＤＲＡＭ１６の論理アドレス空間と、物理アドレス空間との関係を説明するための図である。ここでは、同期型ＤＲＡＭ１６へのアクセスする手法について説明する。
【００３０】
図２に示すように、論理アドレス９０は、上位側９０ａの行アドレス部９１および列アドレス部９２と、下位ｎビット（本実施の形態では２ビット）のバンクビット部９３と、を有している。メモリコントローラ１７は、論理アドレス９０によって指定された場所（すなわち、バンクビット部９３によって指定されたバンク上であって、行アドレス部９１および列アドレス部９２で指定される場所）にアクセスする。
【００３１】
例えば、論理アドレス９０によって第１バンク７１が指定されるとともに、行アドレスＲ１および列アドレスＣ１が指定された場合、メモリコントローラ１７は、最小アクセス単位８１にアクセスする。このように、各バンク７１〜７４は、論理アドレス９０の下位２ビットによって識別される。
【００３２】
ここで、ＭＰＵ１１に基づいて連続する論理アドレスが指定された場合について検討する。例えば、行アドレス部９１によって指定される行アドレスの値、および列アドレス部９２によって指定される列アドレスの値が、それぞれ一定値Ｒ１、Ｃ１となる場合において、バンクビット部９３の値（Ｂ１，Ｂ０）が、（０，０）〜（１，１）の範囲で連続的に増加するとき、論理アドレスは「１」ずつ増加することになる。そのため、アクセス対象となる最小アクセス単位８１〜８４のそれぞれは、図３に示すように、対応する最小アクセス単位と隣接することになる。
【００３３】
これに対して、物理アドレス空間上においては、最小アクセス単位８１〜８４は、それぞれ第１ないし第４バンク７１〜７４に存在し、これら最小アクセス単位８１〜８４の行アドレスおよび列アドレスは、いずれもＲ１およびＣ１となる。
【００３４】
したがって、連続する論理アドレス９０が指定され、各最小アクセス単位８１〜８４に順次アクセスする場合、メモリコントローラ１７は、アクセス毎にバンク切替を行うことになる。例えば、第１バンク７１の最小アクセス単位８１が読み出された後、第１バンク７１がプリチャージされている期間において、メモリコントローラ１７は、このプリチャージが完了するまで待機することなく第２バンク７２の最小アクセス単位８２からデータを読み出すことができる。
【００３５】
そのため、本実施の形態のメモリコントローラ１７は、連続する論理アドレスが指定され、各最小アクセス単位８１〜８４に順次アクセスする場合であっても、各最小アクセス単位８１〜８４に高速にアクセスでき、データの読み出し処理を実行することができる。
【００３６】
また、アクセス毎にバンク切替を実行する手法は、連続した論理アドレスを指定すれば実現され、この手法には特別なアドレス管理は必要とされない。そのため、同期型ＤＲＡＭのアドレス管理を容易化することが可能となる。
【００３７】
例えば、ＭＰＵ１１は、ＤＭＡコントローラ１７ｃに対して、ＤＭＡ転送を開始する論理アドレス、および転送量を指示するだけで、容易にＤＭＡ転送を実行させることができる。
【００３８】
＜３．変形例＞
以上、本発明の実施の形態について説明してきたが、本発明は上記実施の形態に限定されるものではなく様々な変形が可能である。
【００３９】
本実施の形態において、同期型ＤＲＡＭ１６のバンク数は、２の２乗個（すなわち、４個）であり、バンクビット部９３は、論理アドレス９０の下位２ビットであるものとして説明したがこれに限定されるものでない。同期型ＤＲＡＭ１６のバンク数は２のｎ乗個となり、バンクビット部９３は論理アドレス９０の下位ｎビット（ｎ＝１、３、４・・・）となる場合であってもよい。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態における画像処理装置の構成の一例を示す図である。
【図２】本発明の実施の形態における論理アドレスの構成の一例を示す図である。
【図３】同期型ＤＲＡＭの論理アドレス空間と、物理アドレス空間との関係を説明するための図である。
【符号の説明】
【００４１】
１  画像処理装置
１１  ＭＰＵ
１６  同期型ＤＲＡＭ
１６ａ  第１画像データ
１６ｂ  第２画像データ
１７  メモリコントローラ
１７ｃ  ＤＭＡコントローラ
３１  ＣＯＤＥＣ
６１  画像編集回路
７１〜７４  第１ないし第４バンク
８１〜８４  最小アクセス単位
９０  論理アドレス
９１  行アドレス部
９２  列アドレス部
９３  バンクビット部
Ｒ１  行アドレス
Ｃ１  列アドレス
【図１】
2008021076.tif 000003
【図２】
2008021076.tif 000004
【図３】
2008021076.tif 000005