(57)【要約】      （修正有）【課題】基板により支持され、又はサンドイッチ自己支持構造を形成した少なくともスタックされた２層を有するメモリ及び／又はデータ処理装置の電気的相互垂直接続を提供する。【解決手段】スタックされた層Ｌ１〜Ｌ４は、メモリ及び／又は層Ｌ１〜Ｌ４間及び／又は基板２における回路に対する相互接続を有する処理回路を備え、層Ｌ１〜Ｌ４は、連続する層が装置の少なくとも１エッジ上にジグザク構造を形成するように相互に配列され、少なくとも１エッジ電導体を一度に１層のエッジを越え、１ステップ下がって設けて、前記スタックにおいて次に続く層のいずれかにおける導電体に対する接続を可能にする。この種の装置を製造する方法は、複数の層Ｌ１〜Ｌ４がジグザク構造を形成するように１度に１層を連続的に前記複数の層に付加する工程と、１以上の層に少なくとも１電気接触パッドを設けて１以上の中間層エッジ・コネクタに連結させる工程を備えている。【選択図】図７
2008177589.tif 000002
【特許請求の範囲】
【請求項１】
互いに又は完全に重なり合うスタックされた少なくとも２層を有するメモリ及び／又はデータ処理装置であって、前記層は、基板又はこのようなスタックされた層のサンドイッチ自己支持構造を交互に形成し、メモリ及び／又は前記スタックにおける少なくとも２層は、少なくとも１つの他の層又は前記基板におけるメモリ及び／又は処理回路に電気的に接続するメモリ及び／又は処理回路を備えた前記メモリ及び／又はデータ処理装置において、
前記層は、前記装置の少なくとも１エッジ上のジグザク構造を形成するように相互に関連して配列され、前記構造における少なくとも２層のエッジは、一組の角度又は傾斜ステップを形成し、各ステップは、各層の厚さに対応する高さを有し、
少なくとも１エッジ電導体は、一度に１層のエッジを越え、１ステップ下がって前記ジグザク構造に続く層のいずれかにおける導電体に対する接続を可能にすること、
を特徴とするメモリ及び／又はデータ処理装置。
【請求項２】
前記少なくとも１導電体は、前記ジグザク構造のエッジを越えて設けられ、２以上の内層導体及び隣接する複数層まで電気的に接続して一度に１ステップ調整することを特徴とする請求項１記載のメモリ及び／又はデータ処理装置。
【請求項３】
前記内層導体は、導電体間に導電体を形成して上に連続する層及び／又は下に連続する層へのステップを調整する請求項２記載のメモリ及び／又はデータ処理装置。
【請求項４】
互いに部分的に又は完全に重なり合うスタックされた少なくとも２層を有するメモリ及び／又はデータ処理装置を製造する方法であって、前記層は、基板又はこのようなスタック層のサンドイッチ自己支持構造を交互に形成することにより支持され、メモリ及び／又は前記スタックにおける少なくとも２層は、少なくとも１つの他の層及び／又は前記基板におけるメモリ及び／又は処理回路に電気的に接続するメモリ及び／又は処理回路を備えた前記方法において、
前記層は、ジグザク構造を形成するように前記層に連続的に１度に１層を付加し、前記層は、ジグザク構造を形成し、１以上の層に少なくとも１電気接触パッドを設けて、１以上の内層エッジ・コネクタに連結させることを特徴とする前記方法。
【請求項５】
支持基板上に前記複数の層を設け、ステップ状ピラミッドとして前記ジグザク構造を形成する請求項４記載の方法。
【請求項６】
支持基板上に前記複数の層を設け、反転ピラミッドとして前記ジグザク構造を形成し、前記複数の層は、それぞれが前記電気エッジ・コネクタを介して前記基板に接続して単一ステップを調整する請求項４記載の方法。
【請求項７】
前記エッジ接続をリソグラフィ、ドライ・エッチング、インクジェット印刷、シルク・スクリーン印刷、ソフト・リソグラフィ、電気分解又はそのままの変換のうちの１つから選択されたプロセスにより形成することを特徴とする請求項４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の背景）
本発明は、部分的に互いに又は完全に重なり合い、少なくともスタックされた２層を有し、これらの層が1基板により又はこのようにスタックされた層のサンドイッチ式自己支持構造を形成することにより支持され、前記スタックにおける少なくとも２層が少なくとも他の１層及び／又は１基板におけるメモリ及び／又は処理回路に電気的に接続されたメモリ及び／又は処理回路を備えているメモリ及び／又はデータ処理装置及びこの種の装置を製造する方法に関する。
【０００２】
最近の電子マイクロ回路は、典型的には、一連のプロセス工程によりシリコン・チップ上に１層ずつビルド・アップされ、ここで、複数の絶縁層が種々の堆積及びエッチング技術によりパターン化され、かつ処理された金属材料、絶縁材料及び半導体材料を含む層を分離している。確実なアーキテクチャに不可欠なのは、基板及びこの基板上面の複数の層に配置された複数の素子及び複数のサブ回路との間の電気接続である。これらの接続は、ビアと呼ばれ、典型的には、接続されるべき複数の素子を分離する１以上の層の介在材料を貫通する金属ポスト又はワイヤ形式からなる。このようなビアは、層のビルド・アップ・プロセス中に作成されるか又は（例えば、エッチングにより）複数の層を通るチャネルを作成し、続いてチャネルに金属プラグを充填することにより、これらのビアが既存の複数の層を通って挿入される。
【０００３】
現在の技術水準によるシリコン・チップは、２０〜３０のマスクキング行程を含み得るものであり、ビアへ直接的又は間接的に接続するパターン化金属間層リードを含む分離層の数は、典型的には、３〜５である。各ビアは、横断又は接続する各層において、それに関連したある量の実資産を必要とする。ビアそれ自体の金属断面に加えて、その周辺に、ビアと直接接触してはならない隣接回路からビアを絶縁するバッファ・ゾーンを割り当てる必要があり、また許容誤差は、パターニング・マスクのレジストレーション精度と共に、各層にパターニングを作成し得る有限精度のために設定される必要がある。
【０００４】
以上で言及した従来技術は、全般的に、以上で述べたようにシリコン基板上にビルド・アップされた装置に適していることが証明されていた。そこでの層及びビアの数は、余り緩和されず、また超高精度のリソグラフィは、チップ製造プロセスにおいて不可欠な部分である。しかしながら、ビアは、製造プロセス全体においてかなり複雑な特質を表しており、収益及びコストに影響する。更に、電子データ処理及び記憶のための全く新しい形式の装置アーキテクチャ及び製造方法は、次の数年内に大きな市場区分において深刻な競合者として出現する。このような新しいアーキテクチャに共通する特徴は、非常に大きな数の層を含む稠密なスタックに薄膜エレクトロニックスを組み込むということである。多くの場合において、これらの装置は、薄いポリマ基板上でロール・ツー・ロール(roll to roll)処理のような大容量技術により製造される。この関連において、従来のビア接続技術は、技術的に、またコストについても全く不適当というべきである。
【０００５】
本発明の主要な目的は、互いに部分的又は完全に重なり合う２以上のシート又は膜状の機能部分を含むスタックを組み込んだメモリ及び／又は処理装置において、層間及び／又は複数の層と下層の基板との間に電気的な相互接続を作成できる方法及び技術な解決法を提供することである。
【０００６】
更に、本発明の他の目的は、このようなシート又は膜状の機能部分の数が多くなる場合、典型的には、５〜１０を超える場合に実施できる方法及び技術的な解決方法を提供することである。
【０００７】
更に、本発明の更なる目的は、このようなシート又は膜状の機能部分が大容量の低コスト技術により製造される場合に実施できる方法及び技術的な解決方法を提供することである。
【０００８】
以上述べた目的及び更なる特徴並びに効果は、本発明によれば、連続する層が前記装置の少なくとも１端上にジグザク構造を形成し、前記構造において少なくとも２層のエッジが一組の角のあるステップ又は傾斜したステップを形成し、各ステップが各層の厚さに対応した高さを有するように前記層を相互に配列すること、及び１層のエッジを越えかつ１度に１段降下し任意の層において導電体に対する接続をジグザク構造に従って可能にする少なくとも１エッジ電導体を設けることにより特徴付けられた装置により、及び前記複数の層がジグザク構造を形成するように１度に１層ずつ前記複数の層を連続的に付加する工程と、各層に少なくとも１電気接触パッドを設けて１以上の中間層コネクタに接合させる工程とを備えることにより特徴付けられた方法により実現される。
【０００９】
本発明による装置の効果的な一実施例は、一度に１ステップ処理するように前記ジグザク構造のエッジを通り、複数の連続する層まで２以上ある内層の導体へ電気的に接続して設けられた少なくとも１導電体を備える。
【００１０】
これに関連して、前記内層が導電体間の電気接続を形成して上の連続層までのステップ・アップ及び／又は下の連続層までのステップ・ダウンを処理することが好ましい。
【００１１】
本発明による方法の効果的な第１の実施例において、前記複数の層は、支持基板上に設けられ前記ジグザク構造の形成がステップ（階段）状ピラミッドとして形成される。
【００１２】
本発明による方法の効果的な第２の実施例において、前記複数の層は、支持基板上に設けられ、前記ジグザク構造は、反転ピラミッドとして形成され、前記複数の層は、それぞれ前記電気エッジ・コネクタを介して前記基板に接続して単一ステップを処理する。
【００１３】
最後に、本発明による方法において、リソグラフィ、ドライ・エッチング、インクジェット印刷、シルク・スクリーン印刷、ソフト・リソグラフィ、電気分解又はそのままの変換のうちの１つから選択された処理において前記エッジ接続を都合よく形成することが考えられる。
【００１４】
ここで、本発明を添付図面を参照して詳細に説明する。
【００１５】
本発明によれば、図１ａ〜１ｃに概要的に示すように、スタックのステップ状又は傾斜したエッジを処理することによりスタックにおける層間及び／又はこのような層と支持基板との間の電気接続を作成する。
【００１６】
図１ａは、スタックの側面図を示し、共通コネクタが基板において露出した接触パッドとスタックのステップ上で露出した導体との間に電気コンタクトを設けている。
【００１７】
図１ｂは、図１ａにおけるスタックの平面図を示し、それぞれ与えられた層において露出した接触パッドが内層導体により、その層における回路の特定部分に連結される。図において、上層における回路は、クロス・ハッチを付けたフィールドとして示されている。勿論、後者は、物理的に分離された素子又は回路の１以上のネットワークを表してもよく、また図に示す基板に対する２本の接続パスは、内層回路の異なる部分に結合されている。
【００１８】
図１ｃは、更に図１ａにおける側面図と両立可能な異なるスタックの平面図を示す。この場合に、スタックは、互いに直交する２方向にステップを付けて、基板上で接触パッドの位置を広げると共に、結合のために露出ステップを増加した領域を設けている。ここで説明した原理を直接拡大することにより、３、４、５等の方向に多数の交互的なステップ構造が明らかに可能である。
【００１９】
コネクタが与えられたステップを登る点において電気的な連続性を破断する危険性を少なくするために、ステップは、エッジに丸みを持たせても、又なだらかな勾配として形成されてもよい（図２を参照）。
【００２０】
図１及び２に示す一般的なエッジ接続性は、単一の電極堆積工程（図５ｅを参照）において又は一連の堆積処理（図６ｂ〜６ｄ）において達成され得る。後者の場合に、各堆積処理は、総エッジ高の小部分、例えば、エッジ構造において単一ステップを処理することを含み、いくつかの工程にまたがる電気接続の連続性は、連続的に堆積した電極間を重ね合わせることにより達成される。
【００２１】
このスタックにおける各層それ自体は、電気導管、活性回路及び機能材料、例えば、データ記憶のためのメモリ物質を含む副層のサンドイッチであってもよい。各層は、選択した技術に従って、スタックにビルド・アップされる前に支持膜部材上に先に製作されてもよく、又は一又は一連の堆積処理によりスタックそれ自体の面上に構築されてもよい。前者の場合、各層は、その下限が先に製作中及びスタック付加プロセス中に加えられる歪みに関連して、支持膜の構造的な強度によって定められるべき厚さを持つことができる。後者の場合、層の厚さは、単層の適用範囲まで遙かに薄くてもよい。
【００２２】
本発明の原理を従来技術形式の貫通ビアと組み合わせることが可能だが、２つを品質的に隔てる一定の顕著な特徴に注目すべきである。
−本発明では、スタックに複数層を置いた後の製造プロセスにおいて、内層パッチングと共にスタックにおける垂直接続性を達成して、製造戦略（材料の共存性問題、装置のカスタム化、例えば、ポスト・スタッキング）を選択する際の柔軟性を増加させることができる。
−本発明では、スタックにおける複数層を通る接続チャネルを開けるために、エッチング、ドリル加工又は同様の処理を必要としない。
−本発明は、ポリマ・ベースの装置のロール・ツー・ロール生産のようなロー・コスト、ハイ・ボリューム処理による大規模製造向けの現実的なルートを提供する。
【００２３】
無機、オリゴマ又はポリマを使用したアクティブ回路に基づく薄膜が商業的なエレクトロニックスのメイン・ストリームに入ったので、「スマート」層、即ち個々の処理能力を有する複数の層を備え、スタックされた装置は、普及することになると期待される。これは、スタッキングの概念に固有の可能性を強化することに加えて、バス形式のエッジ接続がスタック全体に分散され、かつ意図するこれらの層によって選択的にピックアップされるメッセージを搬送できることを意味する。他方、本発明による相互接続の概念は、復号回路なしに複数のシート又は層を含むスタックに関連させてもよく、この場合に、これらのシートに対する専用のエッジ接続を設けることが必要となり得る。後者の極端な場合は、全ての層が「ダム」(dumb)であり、各層がケーブル接続されたその他の位置で支持基板、即ち回路上の駆動回路に対する専用の電気接続を有する。本発明による解決法の適切な選択が当該技術分野に習熟する者に明らかとなるので、以下において、別個的な層において可能な電子能力の異なる特徴をこれ以上詳細に論ずる必要はない。
【００２４】
好ましい実施例に関する更に詳細な説明をする前に、本発明による確実な包括的特徴を指摘すべきである。
【００２５】
これらの例を図１、２及び３に示す。スタックにおいて与えられた層上のエッジ接続は、その層のエッジ・エリアを接触用に割り当てることにより達成され、スタックにおける複数の層は、互に一連のステップにより配列される。このスタックは、図１ｂに示すように、１方向にのみステップが付けられてもよく、又は２以上の方向にステップが付けられてもよい（例えば、図１ｃを参照）。これらのステップは、コンタクト製造中に露光されるが、しかし、その後は、コーティング等により保護されてもよい。
【００２６】
内層及び／又は層〜基板コンタクト・ラインのアプリケーションは、大容量ロー・コストから精密ハイ・コストに及ぶ技術範囲により実施され得る。精度がコストより重要でないときは、作成されたエッジ導体がスタックにおける各ステップを調整できなければならない条件により、印刷技術（インク・ジェット、シルク・スクリーン、スタンプ、静電析出）が好ましい。高密度装置において、エッジ・コネクタは、高い精度に定義される必要があって、与えられた層のステップ上の小接触領域に対して接触するだけでなく、スタックのエッジを登り、かつ各サイドに対する浸食が可能な限り小さいことである。従って、スタックの単一エッジは、サイドを登る数百又は数千の並列導体を含んでもよい（ここでは、実際的な理由のために、単一又は数本の導体ラインのみが図に示されている）。
【００２７】
高精度によりエッジ・コネクタを作成する技術は、粒子トリミングだけでなくウエット又はドライ・エッチング、「ソフト・リソグラフィ」のような高精度スタンプ及び電気分解を含む。最高の分解能技術に共通することとして、被写界深度が限定され、従って単一の製造工程において各ステップの高さ及び／又は電気的にブリッジ可能とするステップ数が限定される。このような場合は、図５に示すように、コモン導体（電力、バス…）の単独アプリケーションに利用すればよい。
【００２８】
図５ａは、スタックをビルドアップする前、回路が接触パッドに接続されている状態の基板を示す。
【００２９】
図５ｂは、絶縁層がスタックと化学的に又は電気的に干渉する恐れがある基板の複数部分をマスク・オフして、露出した接触パッドを残す方法を示す。第１の層の回路は、絶縁層上に適用されてエッジ近傍のパッドと接触している。
【００３０】
図５ｃは、第２の絶縁層の適用後、エッジ近傍のパッドと接触している状態を示す。
【００３１】
図５ｄは、第３の絶縁層の適用後、露出した接触パッドが階段エッジに沿って連続して配置された状態のスタックを示す。
【００３２】
図５ｅは、ステップ上に各列の接触パッドに沿って導体ラインを実施して、これらのパッドを基板上の接続パッドに連結させる方法を示す。
【００３３】
内層及び層基板接続の単一ステップアプリケーションは、図６ａ〜６ｄに示すようにステップ形式により代替可能とされる。
【００３４】
図６ａは、回路及び接続パッドを有し、図５ａから類推される基板を示す。
【００３５】
図６ｂは、絶縁層を上面の回路及び接続パッドに適用した方法を示す。
【００３６】
図６ｃは、基板における接触パッドと、スタックにおける第１の層のエッジの所で対応する接触パッドとの間に電気接続を確立した方法を示す。
【００３７】
図６ｃは、第２の絶縁層を上面の回路に適用し、後者が接触パッドを介して下のステップ上の露出した導体に接続された後の状態を示す。
【００３８】
図６ｄは、下の層、次いで基板に電気的に連結してスタックに第３の層を確立した方法を同様に示す。
【００３９】
このようにして、所望の総スタック高を達成するように、任意に反復できる各接触処理において、各ステップの高さのみを調整する。他の解決法を図９ａ〜９ｂに示す。ここでは、線形の傾斜を得るようにスタックの側面にステップを配列する。スタックの全高に及ぶ導体を適用するために必要とする被写界深度は、傾斜した角でエッジに当てることにより、非常に小さくできことがことが解る。規則的なステップ高は、必要ではない（図９ａを参照）。
【００４０】
スタックにおける層の使用可能領域を最大するために、任意に与えられた層上の領域であって、ステップの露出部分によって占領された領域は、小さく保たれるべきだが、装置製造の容易さに対して重み付けされる必要がある。浅いステップは、接触プロセス手順に対してより厳密な許容誤差を課し、かつスタックのエッジ傾斜を鋭くする。後者の特徴は、あるスキュー角度のある導体を適用することにより、エッジ接続を作成するのが望ましいとするいくつかの場合に、否定的な証明となり得る（以上、図９ａ〜９ｂを参照）。ステップが非常に浅くなる限定的な場合に、スタックは、一直線のエッジとなり、従って与えられた層における回路は、その層のエッジに延伸し、そのエッジから横方向に露出した電気的な接触材料からなる電気配線によりアクセスされる必要がある。
【００４１】
図７が参照される。この場合に、スタックは、図示のように、物理的な支持となり、その表面に電気接触領域を有する基板上の層により構築されている。連続する各層は、ステップ状のエッジの所で前の層の先に延伸し、典型的には、各層の総合領域を基板からの距離と共に増加させる。各層に基板にある可能駆動回路に対する直接的なアクセスを与えることに加えて、基板がシリコン・チップの場合に明らかなように、基板における電気的な導管は、スタックにおける個別的な複数の層を図示の接触パッドを介して電気的に相互に接続してもよい。
【００４２】
反転ピラミッド形式のスタックについての製造シーケンスの一例を図８ａ〜８ｇに示す。具体的に、
【００４３】
図８ａは、接触パッドを有する基板を示す。
【００４４】
図８ｂは、絶縁層を付加し、スタックにより覆われるべき基板の一部をマスクするが、露出した接触パッドを残す方法を示す。
【００４５】
図８ｃは、第１のスタック層に一組の電極を適用した後、基板上の接触パッドの第１行に接続した状態を示す。
【００４６】
図８ｄは、第２の層及び基板上で露出している次の層の電極を残して第２の絶縁層が第１の層の電極をマスクする方法を示す。
【００４７】
図８ｅは、第２の層セットの電極を適用して基板上の接続パッドから２ステップ登った方法を示す。
【００４８】
図８ｆは、基板における第３の層の接続パッドを露出した状態に残して第３の絶縁層を実施した後の状態を示す。
【００４９】
図８ｇは、最後に一組の電極を実施して基板における適当な接続パッドに電気的な接続を得る方法を示す。
【００５０】
後者の手順は、観察から解るように図５及び６に示す例と反対にスタックにおける個々の層に対して個別的なアクセスを提供する。
【００５１】
図４ａ〜４ｄに示すように、これらのスタックは、支持基板なしに形成可能とされ、変形に基づく基板に関連して以上で説明したものの僅かな拡張により導き出し得る特性を有する。自己支持構造の特殊な特徴は、露出したエッジに対するアクセスを増加させ、図４ｄに示すような２側面接触に対する機会を与える。
【００５２】
図１０は、受動マトリックス配列を示す。これは、ワード・ラインとビット・ラインとの間の交差点に位置するアドレス指定セルを提供する簡単かつ稠密なアーキテクチャを提供すると共に、メモリ装置及びディスプレイを含むアプリケーションに使用された。
【００５３】
具体的には、好ましい一実施例であるこの例は、メモリ装置の場合に集中することになる、一般的な原理が他の形式の装置にも適用可能となる。
【００５４】
交差電極は、メモリ材料の全面的な層をサンドイッチにして、ワードとビット・ラインとの各交差間の容積にメモリ・セルが形成される。そのセルの所で交差するワード及びビット・ライン電極を活性化することにより、与えられたセルが書き込まれて読み出し及び消去ができる（図１０において、活性化されたラインを斜線を施して示す）。ワード・ラインとビット・ラインとの間にサンドイッチされた１シートのメモリ材料を含むメモリ・マトリックスは、各方向にこのような数百又は数千のラインを含み、かつ肉眼で見える距離（ミリメータ又はセンチメータ）により横方向に延伸している。しかしながら、この構造の厚さは、典型的には、ごく僅かであり、ミクロン以下程度である。マトリックスを内蔵する各層がスタック内の他の層とのクロストーク干渉から電気的に絶縁されているモノリシック構造において、互に上面にこのようなマトリックスをスタッキングすることにより、マトリックスを含む各層は、極めて高いメモリ・セルの容積密度を達成することができる。
【００５５】
大マトリックスの高密度スタックにおいて、適当な駆動回路に接続する必要がある装置において、マトリックス・ラインの数は、非常に大きくなる。支持基板に位置するスイッチング、多重化、検知又は処理用の全ての活性回路と共に、スタックにおける層が受動的なときは、スタックにおける個々の層と基板との間の直接的な電気接続の数は、装置におけるマトリックス・ラインの数に匹敵し得ると共に、製造問題が最も重要となる。
【００５６】
図１１ａ〜１１ｍは、受動マトリックス・装置の稠密なスタックを一連の製造工程により製造し、基板に対して高密度の電気接続性を提供できる方法の一例を示す。この例では、分離層において対応するワード・ラインがコモン導体に接続され、一方、各層に対して個別的な一組のビット・ラインが設けられている。
【００５７】
図１１ａは、スタックの堆積の前、露出した接触パッドを有する基板を示す。
【００５８】
図１１ｂは、基板とスタックとの間の電気的及び化学的な干渉を防止するように絶縁層を有する基板を示す。
【００５９】
図１１ｃは、スタックにおける第１の層に対するビット・ラインを配置して基板におけるビット・ラインの接触パッドの第１行に接続する方法を示す。
【００６０】
図１１ｄは、ビット・ラインの上面に機能材料の膜、この場合はメモリ能力を有する膜を堆積した方法を示す。
【００６１】
図１１ｅは、ワード・ラインを配置して基板におけるワード・ラインの接触パッドの行へ接続する方法を示す。
【００６２】
図１１ｆは、絶縁層を付加し、基板におけるビット・ラインの接続パッドの第１行をマスク・オフしてスタックに第１のメモリ装置を完成した後の状態を示す。
【００６３】
図１１ｇは、第２のメモリ装置のビット・ラインを付加して基板における第２行のビット・ライン・パッドに接続するようにした方法を示す。
【００６４】
図１１ｈは、ビット・ラインの上面にメモリ能力を有するフィルムを設けた方法を示す。
【００６５】
図１１ｉは、ワード・ラインを形成し、下の層において露出したワード・ライン・セグメントに接続し、これによって基板における第２行のビット・ライン接続パッドに対する接触を達成する方法を示す。
【００６６】
図１１ｊは、絶縁膜を形成し、基板における第２行のビット・ライン接続パッドをマスキング・オフする方法を示す。
【００６７】
図１１ｋは、スタックの第３のメモリ・マトリックスにビット・ラインのコンプリメントを適用して、基板における第３行のビット・ライン接続パッドに接続する方法を示す。
【００６８】
図１１ｌは、ビット・ライン上にメモリ機能を有する膜を設けた方法を示す。
【００６９】
図１１ｍは、スタックにおける第３のメモリ・マトリックス装置にビット・ラインを設け、これを下の層における露出したワード・ライン・セグメントに接続して、基板内のワード・ラインの接触パッドまで電気的に接触させる方法を示す。
【００７０】
以上の詳細な製造工程の説明は、明らかとなるように、スタックされた一連のメモリ・マトリックスを作成するために採用可能な本発明によるいくつかの代替手順のうちの単なる１つを表している。従って、いくつかの例において、図５ａ〜５ｅに示す手順に類似した手順により、単一ステップにワード・ラインを作成するのが好ましいと思われる。同様に、図１１ｋに示したビット・ラインのアプリケーションは、単一製造工程において多数の層を調整しなければならないことを意味する。これが問題を表すときは、図９ｂに示すような代替が存在する又は図６ａ〜ｄに示すものと同様に下位のステップに対するパッチング(patching)による逐次的な接続を使用してもよい。
【図面の簡単な説明】
【００７１】
【図１ａ】ここで「ピラミッド」形式と呼ぶ一般的な装置の側面図を示す。これは、ベース基板上に搭載された個別的な相互に接着する複数のシート又は複数の薄膜層上に位置し、スタックされた複数の機能ユニットからなる。与えられた層の上面の回路は、そのシートのエッジ露出領域上で局部化された接触パッドに電気的に接続されている。
【図１ｂ】図１ａにおける側面図と一致する代替アーキテクチャの上面図を示す図である。
【図１ｃ】図１ａにおける側面図と一致する代替アーキテクチャの上面図を示す図である。
【図２】ここで各層のエッジが傾斜又はテーパが付けられたことを除き、図１ａに示すものと類似の構造を示す。
【図３】各ステップ上に多数の接触パッドを設けて内層接続及び中間層接続をパッチングする可能性を得ていることを除き、ここでビルド・アップした図１ｃに示すものと類似の構造を示す。
【図４ａ】この場合に、スタックは、自己支持、即ち支持基板が存在しないことを除き、図１ａにおけるものと類似の構造を示す。
【図４ｂ】この場合に、スタックは、自己支持、即ち支持基板が存在しないことを除き、図１ａにおけるものと類似の構造を示す。
【図４ｃ】この場合に、スタックは、自己支持、即ち支持基板が存在しないことを除き、図１ａにおけるものと類似の構造を示す。
【図４ｄ】更に自己支持構造を示す。この場合に、各層の両側面を個別的にアクセスできる。
【図５ａ】図１ａに示す形式の構造を作成する製造工程の一例を示す。
【図５ｂ】図１ａに示す形式の構造を作成する製造工程の一例を示す。
【図５ｃ】図１ａに示す形式の構造を作成する製造工程の一例を示す。
【図５ｄ】図１ａに示す形式の構造を作成する製造工程の一例を示す。
【図５ｅ】図１ａに示す形式の構造を作成する製造工程の一例を示す。
【図６ａ】図１ａに示す形式の構造を作成する製造工程の図５ａ〜５ｅにおけるものの代替例を示す。この場合は、例えば、エッジ接続の作成において高分解能光学リソグラフィを採用したときに、限定された視野深度と一致するように１度に１ステップによりエッジ接続を作成する。
【図６ｂ】図１ａに示す形式の構造を作成する製造工程の図５ａ〜５ｅにおけるものの代替例を示す。この場合は、例えば、エッジ接続の作成において高分解能光学リソグラフィを採用したときに、限定された視野深度と一致するように１度に１ステップによりエッジ接続を作成する。
【図６ｃ】図１ａに示す形式の構造を作成する製造工程の図５ａ〜５ｅにおけるものの代替例を示す。この場合は、例えば、エッジ接続の作成において高分解能光学リソグラフィを採用したときに、限定された視野深度と一致するように１度に１ステップによりエッジ接続を作成する。
【図６ｄ】図１ａに示す形式の構造を作成する製造工程の図５ａ〜５ｅにおけるものの代替例を示す。この場合は、例えば、エッジ接続の作成において高分解能光学リソグラフィを採用したときに、限定された視野深度と一致するように１度に１ステップによりエッジ接続を作成する。
【図７】ここで「反転ピラミッド」形式と呼ぶ一般的な装置の側面図を示す。この装置は、ピラミッド形式の装置のようにベース基板上に搭載された互いに接着するシートを除き、個別的に配置されたスタックされた機能ユニットからなる。しかし、この場合にスタックにおける各層の領域は、基板からの距離が増加すると増加する。各層は、基板内／上の専用ランディング・パッドに対するその個別的なアクセスを有している。
【図８ａ】図７に示す形式の構造を作成するための製造シーケンスの一例を示す。
【図８ｂ】図７に示す形式の構造を作成するための製造シーケンスの一例を示す。
【図８ｃ】図７に示す形式の構造を作成するための製造シーケンスの一例を示す。
【図８ｄ】図７に示す形式の構造を作成するための製造シーケンスの一例を示す。
【図８ｅ】図７に示す形式の構造を作成するための製造シーケンスの一例を示す。
【図８ｆ】図７に示す形式の構造を作成するための製造シーケンスの一例を示す。
【図８ｇ】図７に示す形式の構造を作成するための製造シーケンスの一例を示す。
【図９ａ】「ピラミッド」及び「反転ピラミッド」の場合について、それぞれ、スタックにおける層の面に対し、ある傾斜角によりパターニングをして適度の深度の視野条件及び対応する高分解能によりスタック・エッジを越えたコネクタのパターニングを達成できる方法を示す。
【図９ｂ】「ピラミッド」及び「反転ピラミッド」の場合について、それぞれ、スタックにおける層の面に対し、ある傾斜角によりパターニングして適度の深度の視野条件及び対応する高分解能により、スタック・エッジを越えたコネクタのパターニングを達成できる方法を示す。
【図１０】従来技術の受動的なマトリックス配列を示す。
【図１１ａ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｂ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｃ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｄ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｅ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｆ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の１例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｇ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｈ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｉ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｊ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｋ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｌ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１１ｍ】スタックされた受動マトリックス・アドレス指定メモリを作成する際の製造工程の一例を示す。簡単にするために、図示の装置は、２ワード・ライン、３ビット・ライン及び３メモリ層のみを有する。
【図１ａ】
2008177589.tif 000003
【図１ｂ】
2008177589.tif 000004
【図１ｃ】
2008177589.tif 000005
【図２】
2008177589.tif 000006
【図３】
2008177589.tif 000007
【図４ａ】
2008177589.tif 000008
【図４ｂ】
2008177589.tif 000009
【図４ｃ】
2008177589.tif 000010
【図４ｄ】
2008177589.tif 000011
【図５ａ】
2008177589.tif 000012
【図５ｂ】
2008177589.tif 000013
【図５ｃ】
2008177589.tif 000014
【図５ｄ】
2008177589.tif 000015
【図５ｅ】
2008177589.tif 000016
【図６ａ】
2008177589.tif 000017
【図６ｂ】
2008177589.tif 000018
【図６ｃ】
2008177589.tif 000019
【図６ｄ】
2008177589.tif 000020
【図７】
2008177589.tif 000021
【図８ａ】
2008177589.tif 000022
【図８ｂ】
2008177589.tif 000023
【図８ｃ】
2008177589.tif 000024
【図８ｄ】
2008177589.tif 000025
【図８ｅ】
2008177589.tif 000026
【図８ｆ】
2008177589.tif 000027
【図８ｇ】
2008177589.tif 000028
【図９ａ】
2008177589.tif 000029
【図９ｂ】
2008177589.tif 000030
【図１０】
2008177589.tif 000031
【図１１ａ】
2008177589.tif 000032
【図１１ｂ】
2008177589.tif 000033
【図１１ｃ】
2008177589.tif 000034
【図１１ｄ】
2008177589.tif 000035
【図１１ｅ】
2008177589.tif 000036
【図１１ｆ】
2008177589.tif 000037
【図１１ｇ】
2008177589.tif 000038
【図１１ｈ】
2008177589.tif 000039
【図１１ｉ】
2008177589.tif 000040
【図１１ｊ】
2008177589.tif 000041
【図１１ｋ】
2008177589.tif 000042
【図１１ｌ】
2008177589.tif 000043
【図１１ｍ】
2008177589.tif 000044
【手続補正書】
【提出日】平成20年3月17日(2008.3.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタックに設けられ、スタックされた少なくとも２層を有するメモリ及び／又はデータ処理装置に関し、前記スタックは、自己支持構造を形成するか又基板上に設けられ、前記スタックは、少なくとも１方向に少なくとも１ジグザク構造を備え、前記スタックは、ジグザク構造にある複数のステップが前記スタックにおいて分離層の露出部分により形成されると共に、１ステップの高さがそれぞれの層の厚さに対応するように少なくとも１方向に少なくとも１ジグザク構造を備える。更に、スタックに設けられた少なくとも２層を備えたメモリ及び／又はデータ処理装置を製作する方法に関し、前記スタックは、自己支持構造を形成するか又は基板上に設けられ、前記スタックは、前記ジグザク構造におけるステップが前記スタックにおける複数の分離層の露出部分から形成されるように１方向に少なくとも１つのジグザク構造を備え、ステップの高さｈは、それぞれの厚さに対応する。
【０００２】
最近の電子マイクロ回路は、典型的には、一連のプロセス工程によりシリコン・チップ上に１層ずつビルド・アップされ、ここで、複数の絶縁層が種々の堆積及びエッチング技術によりパターン化され、処理された金属材料、絶縁材料及び半導体材料を含む層を分離している。確実なアーキテクチャに不可欠なのは、基板及びこの基板上面の複数の層に配置された複数の素子及び複数のサブ回路との間の電気接続である。これらの接続は、ビアと呼ばれ、典型的には、接続されるべき複数の素子を分離する１以上の層の介在材料を貫通する金属ポスト又はワイヤ形式からなる。このようなビアは、層のビルド・アップ・プロセス中に作成されるか又は（例えば、エッチングにより）複数の層を通るチャネルを作成し、続いてチャネルに金属プラグを充填することにより、これらのビアが既存の複数の層を通って挿入される。
【０００３】
従来技術によるシリコン・チップは、２０から３０のマスクキング行程を含み得るものであり、ビアへ直接的又は間接的に接続するパターン化金属間層リードを含む分離層の数は、典型的には、３から５である。各ビアは、横断又は接続する各層において、それに関連したある量の実体を必要とする。ビアそれ自体の金属断面に加えて、その周辺にビアと直接接触してはならない隣接回路からビアを絶縁するバッファ・ゾーンを割り当てる必要があり、また許容誤差は、パターニング・マスクのレジストレーション精度と共に、各層にパターニングを作成し得る有限精度のために設定される必要がある。
【０００４】
Ｓ．Ｆ．アルサラウィ(Al-sarawi)、Ｄ．アボット(Abbot)及びＰ．Ｄ．フランゾン(Franzon)による論文「３−Ｄパッケージング技術の概説」(A review of 3-D Packaging Technology)、部品、パッケージング及び製造技術に関するＩＥＥＥ学会、Ｂ部、２１巻、第１号(1998年2月)において、大規模集積を目的とした３次元パッケージング技術の観点から現状の概観を述べている。ここには、集積回路チップのスタック全体、とりわけマザー及びドータ・チップをそれぞれ接続するボンディング・ワイヤの使用と共に回路チップ・スタックの側面に設けられた垂直ビア及び電流パスと互いに電気的に接続可能とする方法に言及したいくつかの個所がある。このドータ・チップは、マザー・チップの露出面がスタックのステップを形成するようにマザー・チップ上にスタックされる。この場合に、チップ上の接触点に機械的に接続されるボンディング・ワイヤが使用される。
【０００５】
さらに、全く一般的に、ノルウェ特許第３０８１４９号及びノルウェ特許出願第１９９９５９７５号において、実質的にスタック内の分離層が有機金属における薄膜の副層により作成され、分離層における薄膜のところの導体が複数の層の側面上の電気的なエッジ接続に達するメモリ及びデータ処理装置が開示されている。ノルウェ特許出願第１９９９５９７５号において、複数の層間の接続をビアにより更に付加的に形成することができ、これらは、原則として薄膜に含まれる同一材料により導電構造として制作され、従って、その切り離し得ない部分を形成し、更に「ジグザク・ビア」呼ぶ概念が示され、この種のスタックにおける分離層が互いにジグザクに配置され、スタックにおける層が電気的に互いに又はジグザク部分を越えて、いわゆるジグザク・ビアを使用することにより下の層に接続される。物理的かつ実際的な実施例において、ノルウェ特許第３０８１４９号もノルウェ特許出願第１９９９５９７５号も開示したエッジ接続を実現できる方法について何の示唆も与えていない。
【０００６】
以上で言及した従来技術は、全般的に以上で述べたようにシリコン基板上にビルド・アップされた装置に適していることが証明されていた。そこでの層及びビアの数は、余り緩和されず、また超高精度のリソグラフィは、チップ製造プロセスにおいて不可欠な部分である。しかしながら、ビアは、製造プロセス全体において、かなり複雑な特質を表しており、収益及びコストに影響する。更に、電子データ処理及び記憶のための全く新しい形式の装置アーキテクチャ及び製造方法は、次の数年内に大きな市場区分において深刻な競合者として出現する。このような新しいアーキテクチャに共通する特徴は、非常に大きな数の層を含む稠密なスタックに薄膜エレクトロニックスを組み込むということである。多くの場合において、これらの装置は、薄いポリマ基板上でロール・ツー・ロール(roll to roll)処理のような大容量技術により製造される。この関連において、従来のビア接続技術は、技術的にまたコストについても全く不適当というべきである。
【０００７】
本発明の主要な目的は、互いに部分的又は完全に重なり合う２以上のシート又は膜状の機能部分を含む積層を組み込んだメモリ及び／又は処理装置において、層間及び／又は複数の層と下層の基板との間に電気的相互接続を作成できる方法及び技術な解決法を提供することである。
【０００８】
更に、本発明の他の目的は、このようなシート又は膜状の機能部分の数が多くなる場合、典型的には５から１０を超える場合に、実施できる方法及び技術的な解決方法を提供することである。
【０００９】
更に、本発明の更なる目的は、このようなシート又は膜状の機能部分が大容量かつ低コスト技術により製造され、組み立てられた装置である場合に実施可能とする方法及び技術的な解決方法を提供することである。
【００１０】
以上述べた目的及び更なる特徴並びに効果は、本発明によれば、
前記ジグザク構造によりメモリ及び／又は前記それぞれの層における処理回路と電気接続状態にあるジグザク構造により各ステップ上に１以上のコンタクト・パッドを設け、
１以上の電気的エッジ接続を各層における前記ステップ上にまたがって前記ステップ上及び各層におけるステップ間の前記エッジにまたがって電導構造の形式により設け、前記層の表面上に堆積され、前記電気エッジ接続は、前記層における１以上のコンタクト・パッドと接触し、各層間及び前記層と任意選択的な基板上に設けられたコンタクト・パッドとの間に電気接続を提供することを特徴とする装置により実現される。
【００１１】
本発明による装置においては、１以上の層（Ｌ）における２以上のコンタクト・パッド（４）をそれぞれの層における前記ステップにより設けられた電導構造により互に接続することが好都合と考える。更に、本発明による装置において、前記電気エッジ接続を前記スタックにおいて少なくとも連続する３層におけるコンタクト・パッド間又は前記スタックにおける少なくとも隣接する２層におけるコンタクト・パッド間で連続的な電流パスとして設けること及び前記電気エッジ接続を前記スタックにおいて隣接する２層間又は前記任意選択的な基板（２）と前記基板に隣接する層との間でパッチされた電流パスとして設けることが好都合とされる。
【００１２】
好ましくは、本発明による装置の前記スタックは、前記層が異なる面積を有するようにステップ状ピラミッド構造の少なくとも一部を形成する。
【００１３】
本発明による装置の好都合な実施例において、前記スタックにおける前記分離層は、前記ジグザク構造が少なくとも１ジグザク部分を備えるように互いに変位され、前記複数のステップは、前記スタックにおける前記それぞれの層における上面の露出部分及び少なくとも１ジグザク部分を形成し、前記ステップは、前記スタック内のそれぞれの層における下面の露出部分を形成し、各場合において各ステップ上の１以上のコンタクト・パッドは、前記層の反対面上に、それぞれ設けられた導体構造と電気的に接続されている。
【００１４】
本発明による装置の好都合な実施例において、前記スタックは、基板上に設けられ、前記スタックは、各層の領域が前記基板からの距離により増加するように反転ステップのピラミッド状構造の少なくとも一部を形成し、上に重なる層は、下の層のエッジを越えて基板に載置するようにし、上に重なる層は、１以上のジグザク部分により形成され、ある層のジグザク部分におけるステップ数は、その下に位置する層の数に対応し、好ましくは、前記基板に設けられた１以上のコンタクト・パッドであり、これらの層は、前記基板に載置される。
【００１５】
最後に、本発明による装置において、前記ステップ間の各層の側面は、丸く縁取りされ又は傾斜を付けた面であることが好都合とされる。
【００１６】
更に、以上で述べた目的及び更なる特徴及び効果は、
前記スタック内で連続する複数の分離ステップにそれぞれ層を付加し、
前に隣接する層に対して異なる面積により又は前記スタックが少なくとも１ジグザク構造により１方向に形成されて、前記ジグザク構造における各ステップが設けられた複数の層における露出部分により形成されるように関連して変位され、ことにより前記スタックに、それぞれ連続する層を設け、
１以上の電流パス及び１以上のコンタクト・パッドが各層に形成されるように、各層におけるステップ上に導電材料の構造を堆積し、
２以上の層におけるコンタクト・パッド間及び／又はコンタクト・パッド若しくは１以上の層と基板との間に電気的エッジ接続を形成する連続的及び／又はパッチングされた電導構造を堆積すること、
を特徴とする方法を有する本発明によって実現される。
【００１７】
最後に述べた場合において、前記基板に、好ましくは１以上のコンタクト・パッドを設け、前記複数の層は、前記基板に載置される。
【００１８】
最後に、本発明による方法において、前記電気エッジ接続をリソグラフィ、ドライ・エッチング、インクジェット印刷、シルク印刷、ソフト・リソグラフィ、電気分解、静電堆積又はそのままの変換のうちの１つから選択されたプロセスにより形成することが都合よい。
【００１９】
以下において、本発明を複数の実施例の説明および添付図面を参照して、より詳細に説明する。
【００２０】
本発明による装置の実施例の詳細な説明及び検討の前に本発明による一般的な背景の簡単な説明をする。
【００２１】
無機、オリゴマ又はポリマを使用したアクティブ回路に基づく薄膜が商業的なエレクトロニックスのメイン・ストリームに入り、「スマート」層、即ち、個別的な処理能力を有する複数の層を備え、スタックされた装置は、普及することになると期待されている。これは、スタッキングの概念に固有の可能性を強化することに加えて、バス形式のエッジ接続がスタック全体に分散され、意図するこれらの層によって選択的にピックアップされたメッセージを搬送できることを意味する。他方、本発明による相互接続の概念は、復号回路なしに複数のシート又は層を含むスタックに関連させてもよく、この場合に、これらのシートに対する専用のエッジ接続を設ける必要がある。後者の極端な場合は、全ての層が「ダム」(dumb)であり、各層がケーブル接続されたその他の位置で支持基板、即ち回路上の駆動回路に対する専用の電気接続を有する。以下において、別個的な層において可能な電子能力の異なる特徴は、本発明による適当な解決法の選択が当該技術分野において習熟する者に明らかとなるので、これ以上、詳細に論ずる必要はない。
【００２２】
ここで、本発明による装置の実施例を実現するために使用できるように、本発明による一般的装置の更に詳細な説明、その実施例及び本発明による方法の好ましい実施例における製作工程の説明を示す。
【００２３】
特に、図１ａは、本発明による第１の一般的装置の側面図を示す。この一般的装置をステップ状ピラミッド構造と呼ぶことができる。これは、基板上に設けられ、個別的だが相互に隣接するシート状又は薄膜状の層上に設けられ、スタックされた機能ユニットを備えている。与えられた層の上面上の回路は、層の露出エッジ領域上のコンタクトと電気的に接続されている。図１における側面図には、互いにスタック１を形成する４層Ｌ1〜Ｌ4が示されている。この側面図に示されているように、右側上の層Ｌ1〜Ｌ4は、ジグザク構造を形成して、その上、層Ｌ4の上面から延伸し、基板２上のコンタクト・パッド５まで下って電気的エッジ接続３を設けている。電気的エッジ接続３は、図１ａから明らかなように、特に具体的に示していない太線により示す各層Ｌの上面に設けられた導電体と接続されている。
【００２４】
図１ｂは、図１ａにおける装置の第１の実施例を示しており、ここでは、スタック１における層Ｌ1〜Ｌ4を１方向に、即ち右へ向かってジグザクに配置し、次にコンタクト・パッド４を設け（図では、そのうちの１つを強調している。）、ここでコンタクト・パッド４と接触するように電気的エッジ接続３を設け、次に層Ｌ1〜Ｌ4を電気的に基板２上のコンタクト・パッド５に接続する。ジグザク構造において複数のステップを形成している露出部分に層Ｌ1〜Ｌ3におけるコンタクト・パッドを設ける。図１ｂにおいて、上面に回路領域を表す矩形の斜線領域を示す層が存在する。これを詳細に示すことなく、回路領域は、物理的に個別的な複数の素子及び複数のネットワーク、即ち１以上のネットワークに接続されている回路からなるものでよく、また図１ｂにおける実施例の場合に、基板に対して２本の接続パス３が示されている。勿論、図１ｂ及び付加的なこれらの図の両者において、上面層における斜線領域は、他の下層において対応する回路領域にその等価物を有することを理解すべきである。
【００２５】
図１ｃには、図１ｅにおける装置の他の実施例の平面図が示されており、ここで、層Ｌ1〜Ｌ4を有するスタック１は、相互に直交する二方向にジグザクに配置されて、接続用に使用できる遙かに大きなステップ領域を設けている。この実施例は、更にコンタクト・パッド４、基板上のコンタクト・パッド５と共に露出部分の代替的かつより分散した位置を許容する。同様に、２ジグザク配置方向のそれぞれにエッジ接続を設けたので、全層におけるコンタクト・パッド４に接触する２接続パス３と、付加的に基板上のコンタクト・パッド５との間で良好な分離が達成される。
【００２６】
図２は、図１ａにおける装置の第４の実施例を示しているが、図示のように、ここで、スタック１における分離層Ｌ1〜Ｌ4に対するエッジは、ステップ領域において丸みを付けており、これは、全層により形成されているステップを越えて基板２まで下ってエッジ接続（ここでは６により表す）を実施するときに、好都合となり得る。ステップが垂直でなく、丸いときは、図２における実施例は、電気的エッジ接続における破断の危険性を減少させる。図１ａ〜１ｃにおける実施例の場合のように、鋭いエッジを越えて実施されるときは、堆積した薄い導電層として形成されたエッジ接続に生じる破断に対する一定の危険性が常に存在する。図２における実施例の変形では、ｍステップを丸くする必要性はないが、分離ステップ間の緩やかな傾斜により形成されてもよい。
【００２７】
図３は、図１ａにおける装置の第４の実施例を示しており、全体的に図１ｃにおいて実施例に類似している。更に、ここで、スタック１は、基板２上に設けられた４層Ｌ1〜Ｌ4を備えており、基板２には、図１ｃにおける実施例に対応して、コンタクト・パッド５が設けられている。しかし、接続パス３のうちの１つのみが、最上層Ｌ4から基板上のコンタクト・パッド５へ連続的な接続として設けられ、同様に、露出部分上、即ち図示のように層Ｌ1〜Ｌ4におけるステップ上の全コンタクト・パッド４に接触している。更に、積層されたスタック１において右下に示す層における各ステップ上に、いくつかのコンタクト・パッド４が設けられている。ここでは、各ステップ上に３コンタクト・パッド４を設け、これが図示のように、短いエッジ接続３を越えて相互に２以上の層間に独立した接続の可能性及び多分、基板２上のコンタクト・パッド５に対する更なる付加的な接続パス３により分離層間及び層Ｌ1に対して図示のような層内において相互に電気的接続のパッチングに対する付加的な可能性を与える。
【００２８】
本発明によれば、３、４、５等のジグザク方向を有する多角形ピラミッドとしてスタック１を形成することが可能となることを理解するべきであるが、図１ｂ及び１ｃに示すように、実施例の原理の単なる直接拡張であることは、当該技術分野において習熟する者に明らかなことであり、ここで、これらを更に詳細に説明する必要はない。
【００２９】
図４ａ〜４ｃは、層間及び層上のラインとして概要的に表す接続パス３を有する本発明による第１の一般的装置の実施例を示す。スタック１は、基板上に設けられていないが、層Ｌが自己支持構造であることにより図１ａにおけるものと区別される。従って、図４ａは、側面図に図１ａにおける類似の実施例（ただし基板なし）を示す。スタック１は、５つの自己支持層Ｌ1〜Ｌ5を備え、スタックにおける全てのステップ上のコンタクト・パッド４と、層Ｌ1〜Ｌ4のそれぞれに対してコンタクト・パッド４に接続されている接続パス３とが設けられている。図４ｂは、通常のステップ状ピラミッドとして又は代替的に多角形ステップ・ピラミッドとして実施された自己支持装置を示す。層Ｌ1〜Ｌ4上の全ての層間で連続する接続を形成する。右側において、接続パス３は、層Ｌ1〜Ｌ4上のコンタクト・パッド４を介して図４ｂに示すように、左側におけるパッチングと共に、いくつかの電流パスを使用して層Ｌ1からＬ5までの全ての層間に連続する接続を形成し、コンタクト・パッド４のみがＬ2及びＬ3の露出部分上に設けられていることが解る。このようにして、スタック１における２以上の層間に電気的接続を形成することは、容易であり、調整は、不必要である。対応して、図４ｃもまた少なくとも２ジグザク配置方向における接続パス３を除き、スタック１をステップ状ピラミッド構造として示している。図４において、ここでは、各側面に対向して直径方向にエッジ接続を設け、またここでは、６層Ｌ1〜Ｌ6により示すように構造の各ステップ上にコンタクト・パッド４を設ける。
【００３０】
特に、本発明による第１の一般的な装置を図４ｄに示すように、２面接触に対する可能性をもって実現することができる。５層Ｌ1〜Ｌ5のそれぞれにおける両面を露出する分離されたステップ領域を形成するために、全く同一の延伸を有し得るこれらは、ステップ形式により相互にジグザク配置される。従って、各ステップ上の接続パス３と、コンタクト・パッド４を有する各層との両者、即ち、これらの層の露出部分は、反対側の対応する部分に対して反転したステップ構造を形成し、従って各層Ｌの反対面に対するアクセスを許容する。それ以外に、接続パス３及びコンタクト・パッド４のレイアウトは、図４ｄに示すように、装置の両側面で同一である。
【００３１】
一般的に、図１〜４に示す実施例における接続パス３は、エッジ領域を特に接触用に使用することにより、各分離層に形成できるとされ、このエッジ領域は、スタック１における各層の露出部分に形成され、これらの露出部分は、以上で述べたように、スタックを１以上の方向にジグザク配置を有するジグザク構造として実現することにより形成される。勿論、これらのステップは、コンタクトを作成するときに露出される。
【００３２】
一般的に、スタック１における各層Ｌは、導電体、アクティブ回路及び機能材料、例えばデータ記憶用の記憶材料を含み得る副層のサンドイッチとして、それ自身を形成することができる。このような副層のサンドイッチとして、好ましくは、薄膜技術により各層を構築するときは、例えば、接触及び導電機能を達成するために、特定の機能目的により分離副層を実現することができ、又は、例えば薄膜技術により形成されたアクティブ回路又は全面的に機能材料、例えば、データ記憶用のメモリ材料からなるアクティブ回路を備えてもよい。詳細に入る前に、各分離層がスタックに搭載する前に支持膜上に製作されてもよく又はスタックそれ自身の表面上の１堆積プロセス又は一連のプロセスにより形成されてもよいということは、当該技術分野において習熟する者に明らかである。各場合において、各副層は、ある厚さを有する必要があり、その下限は、事前加工及びスタック付加プロセス中にさらされる力に関連して支持層の積載量によって与えられる。基本的には、副層を単層として堆積することができるので、アディティブ・プロセスを使用することにより単一層の厚さを遙かに薄く作成することができる。
【００３３】
ここで、本発明による装置内にエッジ接続を都合よく実現する方法を更に詳細に説明する。図１〜３に詳細に示した実施例において、エッジ接続を単一の電極堆積又はシーケンスの堆積作業によって形成することができ、これを以下で更に詳細に述べる。後者の場合に、各堆積作業は、総合エッジ高の小部分のみ、即ちエッジ構造において単一ステップを調整し、次いで、逐次的に堆積した電極を積み重ねることにより複数のステップにまたがるエッジ接続の連続性を得ることを意味する。
【００３４】
高精度を有するエッジ接続を形成するための技術は、パーティクル・フライス加工、ソフト・リソグラフィのような高精度スタンプ及び電解と共にウエット・エッチング又はドライ・エッチングに基づいたリソグラフィ法を含む。高分解能が得られる大抵のこれら技術に対して共通することは、被写界深度であり、これがまた個別的な各ステップの高さ又は単一の製作ステップにおいて電気的に接続できるステップ数を制限する。このような場合に、例えば電源ライン、バス・ライン等を形成する共通導体の簡単なアプリケーションを使用することができる。
【００３５】
図５ａ〜５ｅは、本発明による装置を形成するスタックにおけるエッジ接続を発生する製作工程の第１の例を示す。特に、図５ａは、スタック１それ自体を形成する層Ｌの堆積前の基板２を示す。基板２に又はその上に回路領域Ｃｓを設け、それ自体に回路を形成することができ、この回路領域を更に基板のコンタクト・パッド５と接続する。図５ｂに示す次の製作工程において、隔離層ＩL1を設け、呼称それ自体は、これをスタックにおける第１の層Ｌ1に接続していることを示す。ここで、隔離層ＩL1の場合、層Ｌ1に対して回路ＣL1を設け、隔離層ＩL1上に設けられたコンタクト・パッド４に接続する。図５ｃは、ここで、その結果の層Ｌ1及びＬ2がジグザク構造を形成するように設けられ、配置された層Ｉ2、ここでは隔離層ＩL2と同一の製作工程を表す。更に、隔離層ＩL2上には、回路領域ＣL2及びこの回路領域に接続されたコンタクト・パッド４が設けられている。次に、図５ｄは、スタックにおける第３の層Ｌ3に対する第３の隔離層ＩL3及び対応する回路領域ＣL3及びこれに接続された接続パス３の堆積を示す。図５ａ〜５ｄに示す例は、それぞれの隔離層Ｌ1〜Ｌ3と、それぞれのコンタクト・パッド４に接続された回路領域ＣL1〜ＣL3とからなる隔離層Ｌ1〜Ｌ3を形成する方法を示す。最終的な製作工程において、連続する電流パス又は接続パス３を設け、各層における全てのコンタクト・パッド４をここで相互に、かつ基板上のコンタクト・パッド５に接続するエッジ接続を形成する。
【００３６】
単一作業において接続パス３を堆積する代わりに、前述したように、更に、ステップ形式により堆積されてもよく、これは、図６を参照して説明される。図６では、分離層及び副層の観点から、図５におけるものに対応して形成されたものを示し、それ以外は、接続パス３のステップ形式の堆積を示している。
【００３７】
図６ａは、回路領域ＣＳとコンタクト・パッド５とを有する基板２を示し、一方、図６ｂは、スタックに設けられた層ＩL1及び第１層Ｌ1に対する回路領域ＣL1を有する基板２を示す。ここでは、隔離層ＩL1上のエッジを越えて堆積した接続パス３が存在し、これらのエッジ接続は、基板２上で回路領域ＣL1とコンタクト・パッド５との間にコンタクトを作成している。図６ｃにおいて、他の隔離層ＩL2に接続パス３と共に回路領域ＣL2を堆積し、この接続パス３は、コンタクト・パッド４を図６ｂにおいて堆積した接続パス３上に形成するように、隔離層ＩL2のエッジを越えて隔離層ＩL1上の接続パス３まで下る。図６ｄにおいて、このプロセスは、第３の層Ｌ3に対して隔離層ＩL3、回路領域ＣL3により、更に接続パス３に対してコンタクト・パッド４により反復される。これは、図６ｄに示す実施例が連続するが、スタックにおいて最上層から中間層におけるコンタクト・パッド４を越えて基板におけるコンタクト・パッド５ステップ形式の堆積した接続パス３を実現する結果になる。これは、更に、各接続パス３に対して堆積及び接触作業それ自身をステップ形式に、かつ反復的に処理し、従って任意の所望の高さのステップを調整できることを意味する。従って、フォト・リソグラフィ技術に基づく堆積プロセスにより得られる被写界深度は、実際のステップ高に適応させるために必要とするだけであり、従って、分離ステップの高さは、原則として実際の限定された被写界深度に正確に対応でき、この被写界深度は、接続パス３を製作するための高分解能フォト・リソグラフィにより得られる。
【００３８】
図７には、本発明による他の一般的な装置が示されている。このものは、一種のステップ状、ただし逆転したピラミッドとして実施され、従って反転ステップ状ピラミッドと呼ばれる。図１における装置と同様に、図７における装置は、更に層層Ｌ1〜Ｌ4からなり、これらは装置に機能ユニットのスタック１を形成する。基板２上に設けられ、層Ｌを有するスタック１及び「反転ステップ状ピラミッド」の概念は、最小の領域を有するスタック１における第１の層Ｌ1であるということに基づくものであるが、各層の領域は、基板からの距離と共に増加する。他方に重なる層は、それを越え、下の層のエッジの上に延伸して、スタック１における各分離層Ｌが基板２に対して直接載置する部分を得る。各層Ｌのために、図７に示すように、基板上に１以上のコンタクト・パッド５が設けられて、各層Ｌにおける機能ユニットの回路領域を基板と接触させる。接続パス３は、分離層Ｌに形成されたステップのエッジを越えて基板２まで下る。図７の装置において、例えば、分離層は、基板２に設けられているドライバ及び制御回路に対して直接的な電気接続を有し、これは、基板がシリコン・チップからなるのであれば、可能となる場合である。
【００３９】
ここで、図７に示すような反転ステップ状ピラミッドを形成するスタック１を製作することができる方法について一例を説明する。図８ａには、コンタクト・パッド５を有する基板２が示されている。図８ｂに示すように、基板２上に第１の隔離層ＩL1を設け、ここでは、２つの電極ＥL1を設けたのが示され、これらは、図８ｃに示すように、接続パス３を介して基板２上のコンタクト・パッド５に接続されている。隔離層Ｉ1上には、回路領域と、電極ＥＬ1を介して下層に接続され、詳細に示されていない機能ユニットとが形成されていることが理解される。ここで、図８ｄは、第１の隔離層ＩL1を越えて隔離層ＩL2を設けることにより後者の先に延伸し、エッジを越えて下の基板までステップを形成することなく、次の層を形成する方法を示しており、少なくとも隔離層ＩL2の一部は、基板上のコンタクト・パッド５まで、さまざまに延伸する。再び、図８に示すように、第２の層における回路領域及び機能ユニットを接続パス３上のコンタクトを介し基板におけるコンタクト・パッド５まで下って基板に接続するために電極ＥL2を設ける。図８ｆは、プロセスを反復して電極ＥL2をマスクする更に他の隔離層ＩL3を堆積し、図８ｇに示すように、基板２上のコンタクト・パッド５に接触する電極セットＥL3を設ける。従って、図８ａ〜８ｇに示す３積層を有するスタックを得るが、図１ａにおける装置に対比して反転ステップ状ピラミッドとして、即ち各層の領域は、スタックにおいて基板２からの距離を増加させる。図８ａ〜８ｇに示すように実現された図７における装置は、基板２とスタック構造１において上に重なる層Ｌとの間で個別的なアクセスを提供することが明らかとなる。このようにして、図８ａ〜８ｇにより示す方法は、図５及び６に示す方法と対照をなす。
【００４０】
スタックにおける電極、電流パス、エッジ接続等をパターン化するフォト・リソグラフィ技術を使用することにより、比較的に浅い被写界深度は、高々一度の数ステップをパターン化可能なことを必要とすることがあり、またスタックにおけるスタック数が多ければ、これは、フォト・リソグラフィ作業が装置の製作を共に更に複雑化し、コストを付加的に少なからず増加させるあるものを多数回反復する必要があることを意味する。スタック層の数及びスタックにおけるステップ数により作業数が増加することを避けるために、結果が各層に対して単一処理のみとなるようにコンタクト及び電流パスをフォト・リソグラフィ・パターニングする代替的な方法を使用でき、一方、スタックにおける全てのステップを調整することができる。図９ａにおいて、これを図１ａにおける装置について示す。ここで、基板上に設けられたスタック１（図示なし）は、傾斜が線形になるように側面にジグザク配置される。従って、必要な被写界深度は、スタック１において複数の層Ｌのうちの一層の最大高ｈMAXより小さいか又は等しい。スタックにおける全ての層は、同一のステップ高を有する必要性はなく、比較すれば、図９ａにおける層Ｌ2は、高さが他の層より遙かに低い。右方向への平行斜線間の距離により示される所用被写界深度は、スタックの高さ全体に及ぶ。光線の方向は、ステップの傾斜線と直交するのが最適と思われる。図７に示す装置に対応する状況は、図９ｂに示され、ここでも必要な被写界深度は、ｈより低いか又は等しく、ｈは、スタックにおけるステップＬ1〜Ｌ4のうちの１ステップの高さである。ここでも、単一のフォト・リソグラフィ処理において、例えば、光線の方向を図の点線により示す傾斜線に対して直交させることにより上から下までエッジ接続をパターン化することができる。
【００４１】
図１ａ又は図７において装置における各分離層Ｌは、図１０に示すような受動マトリックス・アドレス指定可能装置として実現可能とされる。これは、互に並列のストリップ電極Ｗを備えている第１の組の電極ＥWと、互いにストリップ電極Ｂを同様に備え、電極組Ｅnにおける電極Ｗに直交している他の組の電極ＥBとを備えている。ここでは、機能材料、例えば、メモリ媒体又は光放射媒体をそれぞれ電極組ＥBとＥWとのサンドイッチにより設けることもできる。受動マトリックス・アドレス指定可能強誘電体メモリ装置を実現するために図１０に示すアーキテクチャを使用することができ、従って、強誘電体メモリ材料、例えば、無機又は有機材料の場合のメモリ材料の場合及び後者の場合におけるメモリ媒体は、特にポリマ又はコポリマが好ましい。この種のメモリにおける別個的なメモリ・セルは、ワード・ラインを実現する電極Ｗと、メモリ装置においてビット・ラインを実現する電極Ｂとの間の交差点に形成される。少なくとも一組の電極における複数の電極が透明材料により実現されるディスプレイにおいて電極配列を使用するときは、ピクセルは、対応して電極セットＥW、ＥB間のサンドイッチに及びそれぞれのセットにおける電極間の交差点に形成される。言及した種類のメモリ装置では、ワード・ライン電極Ｗと、このセルにおいて交差しているビット・ライン電極Ｂとを活性化することにより、与えられたメモリ・セルに対して書き込み、読み出し及び消去が可能である。例えば、図１０において、全てのワード・ラインＷBを活性化し、従って図示のようにハッチを施したビット・ライン電極Ｂとの交差における全てのセルをアドレス指定することができる。図１０に示すような配列にあるワード・ラインとビット・ラインとの間のサンドイッチにおけるメモリ材料の層を備えているメモリ・マトリックスは、各方向にある数百又は数千の電極を備え、巨視的には、距離（数ミリメートルから数センチメートル）にわたって延伸している。各分離層、即ち複数の電気層及びメモリ媒体を形成している複数の層からなる厚さは、１μm以下の大きさとなる。このようなマトリックスは、本発明による装置にスタック可能とされて、スタックを形成し、従って極めて高容量のメモリ・セル密度が得られるようにマトリックスを形成している各単一層がクロストークとスタックにおける他の層による干渉とから電気的に絶縁されたモノリシック構造が得られる。
【００４２】
大きな受動マトリックスの高密度スタックにおいて、適当なドライバ及び制御回路に接続された装置におけるライン数は、非常に大きい。スタックにおける層が支持基板上又は内に位置するスイッチング、多重化、検出及び処理完全に受動的であるときは、スタック内の個々の層と基板との間における直接的な電気接続数は、装置におけるマトリックス・ライン、即ちワード・ライン及びビット・ラインの総数に匹敵し得るものであり、従って、このような装置の製作に関連する問題が最も重要となる。
【００４３】
ここで、分離層が以上で説明したようにマトリックス・アドレス指定可能であり、従って、例えば容積的なマトリックス・アドレス指定可能なメモリ装置が得られるように、本発明による装置がそのスタックを形成する本発明による装置、好ましい実施例の説明をする。この方法は、図１１ａ〜１ｌｍに段階的に示されているが、簡単な場合において、各単一層において各マトリックス・アドレス指定可能装置は、２・３マトリックスとなるように、換言すれば、最大６アドレス指定可能セルにより、かつ３層のみに限定されたスタックによりワード・ラインの数が２に限定され、またビット・ラインの数が３に限定される。連続する製作工程は、基板に対して高密度な電気接続が得られるので、図１１ａ〜１ｌｍに示されている方法ステップを使用することにより、受動マトリックス・アドレス指定可能装置の稠密にスタックされたマトリックスを得ることができる。分離層におけるワード・ラインは、共通導体に接続され、同時に一別個セットのビット・ラインが各層に設けられる。以下において、図１１ａ〜１１ｍＩLは、隔離層、Ｓ基板、ＷLワード・ライン及びＢLビット・ラインを表し、同時にインデックスＬは、それぞれ層Ｌ1、Ｌ2、Ｌ3を指示している。
【００４４】
図１１ａは、スタックに第１の層を堆積する前、各層において第１から第３のビット・ラインに対する接触パッドＢ1〜Ｂ3を有するビット・ライン・コンタクト・フィールドと、全層のそれぞれに対する２コンタクト・パッドＷ1、Ｗ2のみを有するワード・ライン・コンタクト・フィールドとをそれぞれ有する基板Ｓ、図１１ｂは、基板Ｓとその上に設けたスタックとの間の電気的及び化学的な干渉を保護するために第１の隔離層ＩL1を有する基板Ｓ、及び図１１ｃは、スタックにおける第１の層からビット・ライン、即ち第１のマトリックス・アドレス指定可能装置を設け、基板Ｓ上のビット・ライン用の第１のセットの接触パッドに接続する方法を示す。図１１ｄにおいて、機能材料の層ＭL1、この場合は、メモリ材料をビット・ライン上にこれらに接触して設け、同時に、図１１ｅは、基板Ｓにあるワード・ライン・コンタクトにワード・ラインＷL1を接続する方法を示す。他の分離層ＩL2をスタックにおける第１の層上に、即ち第１のメモリ装置上に設けたのを図１１ｆに示し、次いで、第２の層に対してビット・ラインＢL2を設け、これを図１１ｇに示す。以上、ここでも第２の層に対するメモリ層ＭL2を設けビット・ラインＢL2に接触する。これは、図１１ｈから明らかである。図１１ｉは、設けられたワード・ラインＷL2を示す。これらは、ワード・ラインに接触するコモンが得られるようにワード・ラインＷL1に接触する。
【００４５】
図１１ｊに示すように、第３の層に新しい隔離層ＩL3が設けられると共に、図１１ｋに示すように、ビット・ラインＢL3上に堆積された第３の層を設けている。図１１ｌは、ＢL3上に堆積された第３の層に対してメモリ層ＭL3を示し、図１１ｍに示すように、各層のエッジを越えて延伸するワード・ラインＷL3を備え、下層上のワード・ラインＷL2に対するエッジ接続を形成する。
【００４６】
図１１ａ〜１１ｍに示す方法ステップは、本発明による装置に全体的に対応する積層された受動マトリックス・アドレス指定可能メモリ装置を実現する。受動マトリックス・アドレス指定可能メモリ装置は、非常によく、少なくとも各々における数千ワード及びビット・ラインまで多数の層を備えることができるので、勿論、図１１ａ〜１１ｍに示す例においてワード・ライン及びビット・ラインは実際に対応していないことが勿論、理解されるべきである。例えば、８０００Ｘ８０００マトリックスとして、即ち６４，０００，０００マトリックス・アドレス指定可能・メモリ・セル有する二次元メモリ装置を実現できるという結果になり、勿論、セルの数は、スタッキングにより高い記憶容量及び高い記憶密度を有した本発明による体積装置が得られるようにスタックにおける層の数に比例して増加する。
【００４７】
図１１ａ〜１１ｍに示す分離層において、更に実際において、いくつかの手順を使用することができるので、製作を変更することが可能である。例えば、図５ａ〜５ｅに示すステップの類似した方法を使用して、単一工程によりワード・ラインを形成できるのであれば、例えば、対応して図１１ｋに示すようにビット・ラインを備えることになり、多数の層は、単一製作工程において調整するということが必要となる。これが問題であれば、図９ａに示す幾何学に基づいた代替的なパターニングを使用することができる、又は図６ａ〜６ｄに示す製作工程から類推して、下の工程に対するパッチングにより複数の電気接続を連続的に形成することができる。
【００４８】
本発明における原理を従来技術による貫通ビアと組み合わせが可能であっても、二者間を質的に識別する一定の本質的な特徴に注意すべきである。即ち、
−本発明では、スタックにおける複数の層を配置した後の製造処理において、中間層のパッチングと共に、スタックにおける垂直方向の接続性を達成することができ、製造戦略（材料の両立可能性の問題、装置のカスタム化、例えば、ポスト・スタッキング）を選択する際の柔軟性を増加させる。
−本発明では、スタックにおける層を貫通する接続チャネルを開けるためにエッチング、ドリル加工又は同様の処理を必要としない。
【００４９】
本発明は、ポリマ・ベースの装置のリール・ツー・リール製品のように、低コスト高容積処理においてスタックされた装置の大規模製造に向かう現実的なルートを提供する。
【図面の簡単な説明】
【００５０】
【図１ａ】本発明による第１の一般的装置の側面図を示す。
【図１ｂ】図１ａの第１の実施例の平面図を示す。
【図１ｃ】図１ａの第２の実施例の平面図を示す。
【図２】図１ａの装置の第３の実施例の平面図を示す。
【図３】図１ａの装置の第４の実施例の平面図を示す。
【図４ａ】基板を使用していない図１ａの装置に類似した実施例の平面図を示す。
【図４ｂ】基板を使用していない図１ａの装置に類似した実施例の平面図を示す。
【図４ｃ】基板を使用していない図１ａの装置に類似した実施例の平面図を示す。
【図４ｄ】両側面からアクセスできることを除き図４ａの実施例の変形の側面図を示す。
【図５ａ】図１ａに示す種類の装置を形成する製造工程の第１の例を示す。
【図５ｂ】図１ａに示す種類の装置を形成する製造工程の第１の例を示す。
【図５ｃ】図１ａに示す種類の装置を形成する製造工程の第１の例を示す。
【図５ｄ】図１ａに示す種類の装置を形成する製造工程の第１の例を示す。
【図５ｅ】図１ａに示す種類の装置を形成する製造工程の第１の例を示す。
【図６ａ】図１ａに示す種類の装置を形成する製造工程の第２の例を示す。
【図６ｂ】図１ａに示す種類の装置を形成する製造工程の第２の例を示す。
【図６ｃ】図１ａに示す種類の装置を形成する製造工程の第２の例を示す。
【図６ｄ】図１ａに示す種類の装置を形成する製造工程の第２の例を示す。
【図７】本発明による第２の一般的装置の側面図を示す。
【図８ａ】図７に示す種類の構造を形成する製造工程の一例を示す。
【図８ｂ】図７に示す種類の構造を形成する製造工程の一例を示す。
【図８ｃ】図７に示す種類の構造を形成する製造工程の一例を示す。
【図８ｄ】図７に示す種類の構造を形成する製造工程の一例を示す。
【図８ｅ】図７に示す種類の構造を形成する製造工程の一例を示す。
【図８ｆ】図７に示す種類の構造を形成する製造工程の一例を示す。
【図８ｇ】図７に示す種類の構造を形成する製造工程の一例を示す。
【図９ａ】図１ａにおける装置への電気的エッジ接続のパターニングの際の幾何学的関係を示す。
【図９ｂ】図７における装置上の電気的エッジ接続のパターニングの際の幾何学的関係を示す。
【図１０】従来技術の受動マトリックス・アドレス指定可能装置における電極のレイアウトを概要的に示す。
【図１１ａ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｂ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｃ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｄ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｅ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｆ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｇ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｈ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｉ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｊ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｋ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｌ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【図１１ｍ】本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スタック（１）に設けられた少なくともスタックされた２層（Ｌ）を有するメモリ及び／又はデータ処理装置であって、前記スタック（１）は、自己支持構造を形成しているか又は基板（２）上に設けられ、前記スタック（１）は、ジグザク構造にある複数のステップが前記スタック（１）において分離層（Ｌ）の露出部分により形成されると共に、１ステップの高さｈがそれぞれの層の厚さに対応するように少なくとも１方向に少なくとも１ジグザク構造を備えたメモリ及び／又はデータ処理装置において、
１以上のコンタクト・パッド（４）を各ステップ上に前記ジグザク構造によりメモリ及び／又は前記それぞれの層（Ｌ）における処理回路と電気接続状態で設け、
１以上の電気的エッジ接続（３）を各層（Ｌ）における前記ステップにまたがって前記ステップ上かつ前記各層（Ｌ）におけるステップ間の前記エッジにまたがる電導構造の形式により設け、前記層（Ｌ）の表面上に堆積され、前記電気的エッジ接続（３）は、前記層（Ｌ）における１以上のコンタクト・パッド（４）と接触し、各層（Ｌ）間及び前記層と任意選択的な基板（２）上に設けられたコンタクト・パッド（５）との間に電気接続を提供する、
前記メモリ及び／又はデータ処理装置。
【請求項２】
１以上の層（Ｌ）における２以上のコンタクト・パッド（４）は、それぞれの層における前記ステップにより設けられた電導構造により互に接続されていることを特徴とする請求項１記載のメモリ及び／又はデータ処理装置。
【請求項３】
前記電気エッジ接続（３）は、前記スタック（１）において少なくとも連続する３層（Ｌ）におけるコンタクト・パッド（４）間又は前記スタック（１）内の少なくとも隣接する２層（Ｌ）におけるコンタクト・パッド（４）間と、これらの層に隣接する任意選択的な基板（２）との連続的な電流パスとして設けられていることを特徴とする請求項１記載のメモリ及び／又はデータ処理装置。
【請求項４】
前記電気エッジ接続（３）は、前記スタック（１）において隣接する２層（Ｌ）又は前記任意選択的な基板（２）と前記基板に隣接する層（Ｌ1）との間でパッチされた電流パスとして設けられていることを特徴とする請求項１記載のメモリ及び／又はデータ処理装置。
【請求項５】
前記スタック（１）は、前記層（Ｌ）が異なる面積を有するようにステップ状ピラミッド構造の少なくとも一部を形成することを特徴とする請求項１記載のメモリ及び／又はデータ処理装置。
【請求項６】
前記スタック（１）における前記分離層（Ｌ）は、前記ジグザク構造が少なくとも１ジグザク部分を備えるように互いに変位され、前記複数のステップは、前記スタック（１）における前記それぞれの層（Ｌ）における上面の露出部分及び少なくとも１ジグザク部分を備え、前記ステップは、前記スタック（１）内のそれぞれの層における下面の露出部分を形成し、各場合において各ステップ上の１以上のコンタクト・パッド（４）は、前記層（Ｌ）の反対面上に、それぞれ設けられた導体構造（３）と電気的に接続されていることを特徴とする請求項１記載のメモリ及び／又はデータ処理装置。
【請求項７】
前記ステップ間の各層（Ｌ）の側面は、丸く縁取りされ又は傾斜を付けた面であることを特徴とする請求項１記載のメモリ及び／又はデータ処理装置。
【請求項８】
スタック（１）に設けられた少なくとも２層（Ｌ）を備えたメモリ及び／又はデータ処理装置を製作する方法であって、前記スタック（１）は、自己支持構造を形成するか又は基板（２）上に設けられ、前記スタックは、前記ジグザク構造におけるステップが前記スタック（１）における分離層（Ｌ）の露出部分を形成するように１方向に少なくとも１つのジグザク構造を備え、ステップの高さｈは、それぞれの厚さに対応する方法において、個別的に連続するステップにおける前記スタックにそれぞれ層を付加し、前に隣接する層に対して異なる面積とし、又は前記スタックは、少なくとも１ジグザク構造により１方向に形成され、前記ジグザク構造における各ステップは、設けられた複数の層における露出部分により形成されるように関連させて変位させて前記スタックにそれぞれ連続する層を設け、１以上の電流パス及び１以上のコンタクト・パッドが各層に形成されるように各層におけるステップ上に導電材料の構造を堆積し、２以上の層におけるコンタクト・パッド間及び／又はコンタクト・パッド若しくは１以上の層と基板との間に電気的なエッジ接続を形成する連続的及び／又はパッチングされた電導構造を堆積することを特徴とする方法。
【請求項９】
ステップ状ピラミッド構造の少なくとも一部を形成するように複数の層を堆積することを特徴とする請求項８記載の方法。
【請求項１０】
前記電気エッジ接続をリソグラフィ、ドライ・エッチング、インクジェット印刷、シルク印刷、ソフト・リソグラフィ、電気分解、静電堆積又はそのままの変換のうちの１つから選択されたプロセスによって設けることを特徴とする請求項８記載の方法。