(57)【要約】【課題】単層のゲート電極構造におけるゲート電極間の隔壁の製造精度を高める。【解決手段】ゲート絶縁膜２３上に形成した導電性シリコン膜３１を、シリコン窒化膜２７を介して形成したレジストマスク３２に基づいてエッチングし、複数の隔壁とする。レジストマスク３２を除去し、洗浄を行った後、熱処理（例えば、約９００℃の温度下でのウェット酸化）によって隔壁を酸化シリコンに改質する。これにより、洗浄処理による隔壁の腐食が低減され、隔壁の製造精度が向上する。隔壁は、洗浄処理時には導電性シリコン（ポリシリコンまたはアモルファスシリコン）の状態であり、洗浄に用いられるフッ酸に対する耐性（耐フッ酸性）が高い。【選択図】図８
2008306152.tif 000002
【特許請求の範囲】
【請求項１】
単層のゲート電極構造を有する電荷結合素子の製造方法において、
半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に導電性シリコン膜を形成する導電性シリコン膜形成工程と、
レジストマスクを形成し、前記導電性シリコン膜をエッチングして複数の隔壁を形成する隔壁形成工程と、
前記レジストマスクを除去し、洗浄を行う洗浄工程と、
熱処理によって前記隔壁を酸化シリコンに改質する隔壁改質工程と、
前記ゲート絶縁膜及び前記隔壁を覆うように電極材料膜を形成する電極材料膜形成工程と、
前記電極材料膜を研磨し、隣接する前記隔壁間にゲート電極を形成するゲート電極形成工程と、
を備えたことを特徴とする電荷結合素子の製造方法。
【請求項２】
前記隔壁形成工程に先立って、前記導電性シリコン膜上に第１の研磨保護膜を形成する第１研磨保護膜形成工程と、
前記ゲート電極形成工程に先立って、前記電極材料膜上に第２の研磨保護膜を形成する第２研磨保護膜形成工程と、をさらに備え、
前記隔壁形成工程では、前記導電性シリコン膜とともに前記第１の研磨保護膜をエッチングし、前記ゲート電極形成工程では、前記第２の研磨保護膜の前記隔壁間に位置する部分のみが残存するように研磨を行い、前記ゲート電極の上面を平坦化することを特徴とする請求項１に記載の電荷結合素子の製造方法。
【請求項３】
前記導電性シリコン膜及び前記電極材料膜を、ほぼ同一の厚みに形成することを特徴とする請求項２に記載の電荷結合素子の製造方法。
【請求項４】
前記第１及び第２の研磨保護膜は、シリコン窒化膜であることを特徴とする請求項２または３に記載の電荷結合素子の製造方法。
【請求項５】
前記ゲート電極及び前記隔壁上に高融点金属からなる金属膜を形成する金属膜形成工程と、
熱処理によって前記ゲート電極の表層と前記金属膜とを反応させシリサイド膜を形成するシリサイド化熱処理工程と、
前記シリサイド化熱処理工程にて前記金属膜が反応せずに残った前記隔壁上の未反応残膜を除去する未反応残膜除去工程と、
熱処理によって前記シリサイド膜を安定化する安定化熱処理工程と、
をさらに備えることを特徴とする請求項１に記載の電荷結合素子の製造方法。
【請求項６】
前記金属膜形成工程に先立って、前記隔壁に対して選択的にエッチングを施し、前記隔壁の上面を前記ゲート電極の上面より低くする隔壁エッチング工程をさらに備えることを特徴とする請求項５に記載の電荷結合素子の製造方法。
【請求項７】
前記ゲート電極形成工程に先立って、前記電極材料膜上に研磨保護膜を形成する研磨保護膜形成工程をさらに備え、
前記ゲート電極形成工程では、前記研磨保護膜を完全に除去するまで研摩を行い、前記ゲート電極の上面を平坦化することを特徴とする請求項５または６に記載の電荷結合素子の製造方法。
【請求項８】
前記研磨保護膜は、シリコン窒化膜であることを特徴とする請求項７に記載の電荷結合素子の製造方法。
【請求項９】
前記導電性シリコン膜及び前記電極材料膜は、それぞれポリシリコンまたはアモルファスシリコンからなることを特徴とする請求項１から８いずれか１項に記載の電荷結合素子の製造方法。
【請求項１０】
前記ゲート電極形成工程に先立って、不純物のイオン注入を行い、隣接する前記隔壁間に位置する前記電極材料膜の凹部の下方の前記半導体基板に、自己整合的に不純物領域を形成する不純物領域形成工程をさらに備えることを特徴とする請求項１から９いずれか１項に記載の電荷結合素子の製造方法。
【請求項１１】
請求項１から１０いずれか１項に記載の製造方法によって製造された電荷結合素子を、光電変換素子によって得られた信号電荷を出力部まで転送するための垂直転送部または水平転送部として備えたことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷転送を行う電荷結合素子（ＣＣＤ：Charge Coupled Device）の製造方法と、その製造方法によって製造された電荷結合素子を備える固体撮像装置に関し、特に、複数のゲート電極が所定の間隔を隔てて配置された単層のゲート電極構造を有する電荷結合素子の製造方法及び固体撮像装置に関する。
【背景技術】
【０００２】
ＣＣＤ型固体撮像装置は、入射光を画素ごとに光電変換することにより得た信号電荷を、電荷結合素子によって出力部まで転送するように構成されたものである。この電荷結合素子においては、電荷転送効率の向上を図るために、隣接するゲート電極の間隔を狭くすることが重要である。また、隣接するゲート電極の間隔を狭くすると、その分、ゲート電極の面積が大きくなり、取り扱い電荷量が増大するといった効果も生じる。
【０００３】
上記の課題から、一般に、２層のゲート電極構造を有する電荷結合素子（例えば、特許文献１参照）が用いられている。２層のゲート電極構造を有する電荷結合素子は、第１ゲート電極と、これに隣接する第２ゲート電極とを、絶縁膜を介して一部を上下にオーバーラップさせたものである。この絶縁膜の厚みは、ゲート電極の形成とは独立して制御可能であるため、絶縁膜を薄く形成することで、ゲート電極間の間隔を狭め、電荷転送の効率向上を図ることができる。しかし、この２層のゲート電極構造を有する電荷結合素子は、ゲート電極同士をオーバーラップさせる領域が大きく、寄生容量が大きいといった問題がある。寄生容量が大きくなると、ゲート電極を駆動する際の負荷が大きくなり、消費電力が増加してしまう。また、２層のゲート電極構造を有する電荷結合素子は、第１ゲート電極と第２ゲート電極とを別工程で形成する必要があるため、製造プロセスが複雑化するととともに、加工ばらつきが生じやすいといった問題がある。
【０００４】
これに対して、隣接するゲート電極をオーバーラップさせずに形成した、単層のゲート電極構造を有する電荷結合素子も知られている。この単層のゲート電極構造を有する電荷結合素子では、ゲート電極同士のオーバーラップがないため、寄生容量や製造に関する問題が２層のゲート電極構造の場合と比べて少ない。しかし、このゲート電極構造は、通常、リソグラフィ技術により、電極材料膜をパターニングすることで形成するため、ゲート電極間の間隔は、リソグラフィの限界最小寸法より小さくすることができないといった問題がある。
【０００５】
そこで、特許文献２では、ゲート電極の形成に先立って、ゲート電極間に対応した隔壁（絶縁層）を形成することにより、単層のゲート電極構造を有する電荷結合素子を製造する製造方法が開示されている。この製造方法では、絶縁材料膜をレジストマスクに基づいてエッチングすることによって隔壁を形成しており、レジストマスクの幅をリソグラフィの限界最小寸法とし、エッチング条件を制御することで、隔壁の幅（ゲート電極間の間隔）をリソグラフィの限界最小寸法より小さくすることができる。
【特許文献１】特開平１１−２０４７７６号公報
【特許文献２】特開２００４−６６７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２記載の電荷結合素子の製造方法では、隔壁を形成するための絶縁材料として酸化シリコン（ＳｉＯ２）が用いられており、エッチングやレジスト除去時によって生じたパーティクルや残渣を除去する洗浄処理によって、隔壁が腐食され、幅が過剰に減少するといった問題がある。これは、洗浄処理には、薬液としてフッ酸が用いられ、酸化シリコンは、耐フッ酸性が低いためである。かかる洗浄処理により隔壁の幅が過剰に減少すると、隣接するゲート電極が電気的に短絡し、電荷転送不良を招いてしまう。よって、このような製造方法では、洗浄処理による腐食を低減し、隔壁の製造精度を高める（設計値に対する出来上がり寸法の誤差を低減する）ことが課題として挙げられる。
【０００７】
本発明は、上記課題を鑑みてなされたものであり、単層のゲート電極構造におけるゲート電極間の隔壁の製造精度を高めることが可能な電荷結合素子の製造方法と、その製造方法によって製造された電荷結合素子を備える固体撮像装置とを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の電荷結合素子の製造方法は、単層のゲート電極構造を有する電荷結合素子の製造方法において、半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に導電性シリコン膜を形成する導電性シリコン膜形成工程と、レジストマスクを形成し、前記導電性シリコン膜をエッチングして複数の隔壁を形成する隔壁形成工程と、前記レジストマスクを除去し、洗浄を行う洗浄工程と、熱処理によって前記隔壁を酸化シリコンに改質する隔壁改質工程と、前記ゲート絶縁膜及び前記隔壁を覆うように電極材料膜を形成する電極材料膜形成工程と、前記電極材料膜を研磨し、隣接する前記隔壁間にゲート電極を形成するゲート電極形成工程と、を備えたことを特徴とする。
【０００９】
なお、前記隔壁形成工程に先立って、前記導電性シリコン膜上に第１の研磨保護膜を形成する第１研磨保護膜形成工程と、前記ゲート電極形成工程に先立って、前記電極材料膜上に第２の研磨保護膜を形成する第２研磨保護膜形成工程と、をさらに備え、前記隔壁形成工程では、前記導電性シリコン膜とともに前記第１の研磨保護膜をエッチングし、前記ゲート電極形成工程では、前記第２の研磨保護膜の前記隔壁間に位置する部分のみが残存するように研磨を行い、前記ゲート電極の上面を平坦化することが好ましい。これにより、研磨精度が高まる。
【００１０】
また、前記導電性シリコン膜及び前記電極材料膜を、ほぼ同一の厚みに形成することが好ましい。これにより、隔壁は研磨されず、第１の研磨保護膜によって保護される。
【００１１】
また、前記第１及び第２の研磨保護膜は、シリコン窒化膜であることが好ましい。
【００１２】
また、前記ゲート電極及び前記隔壁上に高融点金属からなる金属膜を形成する金属膜形成工程と、熱処理によって前記ゲート電極の表層と前記金属膜とを反応させシリサイド膜を形成するシリサイド化熱処理工程と、前記シリサイド化熱処理工程にて前記金属膜が反応せずに残った前記隔壁上の未反応残膜を除去する未反応残膜除去工程と、熱処理によって前記シリサイド膜を安定化する安定化熱処理工程と、をさらに備えることも好ましい。これにより、ゲート電極が低抵抗化され、伝達信号（駆動信号）の遅延が抑制される。
【００１３】
また、前記金属膜形成工程に先立って、前記隔壁に対して選択的にエッチングを施し、前記隔壁の上面を前記ゲート電極の上面より低くする隔壁エッチング工程をさらに備えることが好ましい。これにより、ゲート電極の表層が端部も含めてほぼ完全にシリサイド化される。
【００１４】
また、前記ゲート電極形成工程に先立って、前記電極材料膜上に研磨保護膜を形成する研磨保護膜形成工程をさらに備え、前記ゲート電極形成工程では、前記研磨保護膜を完全に除去するまで研摩を行い、前記ゲート電極の上面を平坦化することが好ましい。
【００１５】
また、前記研磨保護膜は、シリコン窒化膜であることが好ましい。
【００１６】
また、前記導電性シリコン膜及び前記電極材料膜は、それぞれポリシリコンまたはアモルファスシリコンからなることが好ましい。
【００１７】
また、前記ゲート電極形成工程に先立って、不純物のイオン注入を行い、隣接する前記隔壁間に位置する前記電極材料膜の凹部の下方の前記半導体基板に、自己整合的に不純物領域を形成する不純物領域形成工程をさらに備えることが好ましい。これにより、半導体基板内のポテンシャル分布を変化させ、２相駆動を実現することができる。
【００１８】
また、本発明の固体撮像装置は、上記の製造方法によって製造された電荷結合素子を、光電変換素子によって得られた信号電荷を出力部まで転送するための垂直転送部または水平転送部として備えたことを特徴とする。
【発明の効果】
【００１９】
本発明の電荷結合素子の製造方法では、ゲート絶縁膜上に形成した導電性シリコン膜を、レジストマスクに基づいてエッチングして複数の隔壁を形成し、レジストマスクを除去し、洗浄を行った後、熱処理によって隔壁を酸化シリコンに改質するので、洗浄処理による隔壁の腐食を低減し、隔壁の製造精度を高めることができる。隔壁は、洗浄処理時には導電性シリコン（ポリシリコンまたはアモルファスシリコン）の状態であり、洗浄に用いられるフッ酸に対する耐性（耐フッ酸性）が高いためである。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
図１において、インターライン転送方式のＣＣＤ型固体撮像装置１０は、２次元マトリクス状に配置され、光を信号電荷に変換する光電変換素子としての複数のフォトダイオード（ＰＤ）１１と、ＰＤ１１の垂直列ごとに設けられ、信号電荷を垂直方向に転送する複数の垂直転送部１２と、各垂直転送部１２の出力端に共通に接続され、信号電荷を水平方向に転送させる水平転送部１３と、水平転送部１３の出力端に設けられ、画素ごとに転送される信号電荷を信号電圧（画素信号）に変換して外部に出力する出力部１４とから構成されている。なお、垂直転送部１２には、４相の電荷転送を行い得るように、４相の駆動信号（φＶ１〜φＶ４）が入力される。また、水平転送部１３には、２相の電荷転送を行い得るように、２相の駆動信号（φＨ１，φＨ２）が入力される。
【００２１】
出力部１４は、水平転送部１３の出力端に隣接して設けられた出力ゲート１５と、出力ゲート１５を介して水平転送部１３と接続されたフローティングディフュージョン（ＦＤ）部１６と、ＦＤ部１６に接続された出力アンプ１７と、ＦＤ部１６に隣接して設けられたリセットゲート１８と、リセットゲート１８を介してＦＤ部１６と接続されたリセットドレイン１９とからなる。出力ゲート１５は、出力ゲート（ＯＧ）信号に応じて、水平転送部１３の端部の信号電荷を順にＦＤ部１６に転送する。ＦＤ部１６では、信号電荷が信号電圧に変換される。出力アンプ１７は、ＦＤ部１６によって変換された信号電圧を緩衝増幅して、撮像信号Ｖｏｕｔとして出力する。リセットゲート１８は、撮像信号Ｖｏｕｔの出力が行われるたびに入力されるリセットゲート（ＲＧ）信号に応じて、ＦＤ部１６内の信号電荷を、リセットドレイン（ＲＤ）電圧が印加されたリセットドレイン１９へ排出する。
【００２２】
図２は、水平転送部１３の断面構造を示す。シリコン基板（半導体基板）２０には、Ｐウェル層２１が形成されており、このＰウェル層２１内には、電荷転送チャネルとして機能するＮウェル層２２が形成されている。シリコン基板２０上には、約３０ｎｍの厚みを有するシリコン酸化膜（ＳｉＯ２膜）２３ａと、約５０ｎｍの厚みを有するシリコン窒化膜（ＳｉＮ膜）２３ｂとが順に形成されている。このシリコン酸化膜２３ａとシリコン窒化膜２３ｂとによって、ゲート絶縁膜２３が構成されている。なお、シリコン窒化膜２３ｂは、後述する熱処理によって酸化され、その表層には薄く、シリコン酸窒化膜（ＳｉＯＮ膜）が形成されている（図２では図示を省略している）。
【００２３】
ゲート絶縁膜２３上には、電荷転送方向に沿って所定の間隔を隔てて、複数の隔壁２４が形成されている。隔壁２４は、ポリシリコン（多結晶シリコン）が熱酸化されてなる酸化シリコン（ＳｉＯ２）であり、約２００ｎｍの厚み、及び約０．１μｍの幅を有する。隣接する隔壁２４の間には、隔壁２４の側面にその側部が接触するように、ポリシリコンからなる単層のゲート電極２５が形成されている。ゲート電極２５は、約２００ｎｍの厚みを有し、隔壁２４とほぼ同じ厚みとなっている。なお、隔壁２４の幅は、後述する製造プロセスにより、リソグラフィの限界最小寸法と同等以下となっている。
【００２４】
ゲート電極２５の上面は、ほぼ平坦化がなされており、各ゲート電極２５の上面には、後述するＣＭＰ（Chemical Mechanical Polishing）法による研磨時に研磨保護膜して用いられたシリコン窒化膜２６が残存している。また、隔壁２４上には、シリコン窒化膜２７が形成されている。このシリコン窒化膜２７は、同様に研磨保護膜して用いられ、残存したものである。さらに、全面を覆うように、酸化シリコンからなる保護絶縁膜２８が設けられている。この保護絶縁膜２８には、ゲート電極２５に達するコンタクトプラグ（図示せず）が形成されており、このコンタクトプラグを介して、ゲート電極２５と上層のメタル配線層（図示せず）とが電気的に接続されている。
【００２５】
また、ゲート電極２５の下方に位置するＮウェル層２２の表層には、１つ置きのゲート電極２５ごとに、Ｎウェル層２２とは導電型または不純物濃度が異なるＰ型もしくはＮ型のバリア層（不純物領域）２９が形成されている。このバリア層２９は、隣接する２つのゲート電極２５下において、Ｎウェル層２２のポテンシャル分布を変化させ、ポテンシャル勾配を形成している。
【００２６】
この水平転送部１３では、隣接する２つのゲート電極２５を一組とし、２組のゲート電極２５を単位として、２相の駆動信号（φＨ１，φＨ２）が印加される。これにより、２相駆動による電荷転送が行われる。
【００２７】
図３は、垂直転送部１２の断面構造を示す。垂直転送部１２の断面構造は、上記水平転送部１３の断面構造においてバリア層２９を形成しない構造に相当する。バリア層２９以外は、水平転送部１３の断面構造と同一であるため、同一の符号を付しており、各部の説明は省略する。垂直転送部１２は、４相駆動による電荷転送を行う点が水平転送部１３とは異なり、隣接する４つのゲート電極２５を単位として、４相の駆動信号（φＶ１〜φＶ４）が印加される。
【００２８】
次に、図４〜図１３を参照して、図２に示す構造の水平転送部１３の製造プロセスについて説明する。図４において、まず、シリコン基板２０を熱処理することによって、表面にシリコン酸化膜３０を形成する。次いで、このシリコン酸化膜３０を介して、Ｐ型不純物（例えば、ボロンＢ＋）をシリコン基板２０に注入することによってＰウェル層２１を形成し、さらに、Ｎ型不純物（例えば、リンＰ＋）をシリコン基板２０に注入することによってＰウェル層２１内にＮウェル層２２を形成する。
【００２９】
次いで、シリコン酸化膜３０を除去し、シリコン基板２０を熱処理することによって、図５に示すように、約３０ｎｍの厚みを有するシリコン酸化膜２３ａを形成する。そして、ＣＶＤ（Chemical Vapor Deposition）法により、シリコン酸化膜２３ａ上に、約５０ｎｍの厚みを有するシリコン窒化膜２３ｂを形成する。これにより、シリコン酸化膜２３ａとシリコン窒化膜２３ｂとからなる前述のゲート絶縁膜２３が形成される。
【００３０】
次いで、ＣＶＤ法により、図６に示すように、シリコン窒化膜２３ｂ上に、ポリシリコンからなる導電性シリコン膜３１を約２００ｎｍの厚みに形成し、さらに、ＣＶＤ法を用いて、導電性シリコン膜３１上に、シリコン窒化膜２７を約５０ｎｍの厚みに形成する。このシリコン窒化膜２７は、第１の研磨保護膜として設けている。
【００３１】
次いで、リソグラフィ技術により、図７に示すように、シリコン窒化膜２７上に、約０．１μｍの幅を有するレジスト膜（レジストマスク）３２を所定の間隔を隔てて複数形成する。なお、このレジスト膜３２は、前述の隔壁２４の形成位置上方に位置するように、幅方向に関しては、リソグラフィの限界最小寸法にて形成する。
【００３２】
次いで、レジスト膜３２をマスクとして、図８に示すように、シリコン窒化膜２７及び導電性シリコン膜３１を異方性エッチングする。これにより、シリコン窒化膜２７及び導電性シリコン膜３１は、レジスト膜３２と同じか、または、レジスト膜３２よりやや小さい幅を有する隔壁となる。
【００３３】
次いで、アッシング（灰化処理）により、図９に示すように、レジスト膜３２を除去し、洗浄処理を行う。この洗浄処理は、エッチング時やアッシング時に生じたパーティクルや残渣を除去するためのウェット処理であり、薬液としてフッ酸系の溶液を用いる。導電性シリコン膜３１は、シリコン窒化膜２３ｂ，２７とともに、耐フッ酸性が高いため、この洗浄処理では腐食されにくく、ほぼエッチング直後の形状を維持する。そして、この洗浄後、熱処理（例えば、約９００℃の温度下でのウェット酸化）を行い、導電性シリコン膜３１を熱酸化によって酸化シリコン（ＳｉＯ２）へと改質する。これにより、前述の隔壁２４が形成される。なお、図示は省略するが、この酸化処理により、シリコン窒化膜２３ｂ，２７の表面には薄く、シリコン酸窒化膜が形成される。
【００３４】
次いで、ＣＶＤ法により、図１０に示すように、全面を覆うとともに、隔壁２４及びシリコン窒化膜２７の側面に接触するように、ポリシリコンからなる電極材料膜３３を約２００ｎｍの厚みに形成し、さらに、ＣＶＤ法を用いて、電極材料膜３３上に、第２の研磨保護膜として、シリコン窒化膜２６を約２０ｎｍの厚みに形成する。電極材料膜３３及びシリコン窒化膜２６は、シリコン窒化膜２３ｂ上の隔壁２４及びシリコン窒化膜２７の形状に倣って堆積されるので、隣接する隔壁２４間における高さが低下し、凹部３４が形成される。凹部３４における電極材料膜３３の厚みは隔壁２４の高さにほぼ一致する。
【００３５】
次いで、リソグラフィ技術により、図１１に示すように、凹部３４を１つ置きに覆うようにレジスト膜３５を形成し、レジスト膜３５をマスクとして、Ｐ型不純物（例えば、ボロンＢ＋）またはＮ型不純物（例えば、砒素Ａｓ＋）をシリコン基板２０に注入することによって、Ｎウェル層２２内に、前述のバリア層２９を形成する。このイオン注入の際、電極材料膜３３の凸部（隔壁２４の側面に沿う部分）がマスクとして機能するため、バリア層２９は、凹部３４に対して自己整合的に形成される。このため、レジスト膜３５は、少なくともイオン注入を行わない部分の凹部３４を覆うように形成すればよい。
【００３６】
次いで、アッシングによりレジスト膜３５を除去し、洗浄処理を行った後、図１２に示すように、凹部３４のシリコン窒化膜２６が残存して最上面に位置するように、ＣＭＰ法により、電極材料膜３３及びシリコン窒化膜２６，２７を研磨し、平坦化を行う。この研磨により、電極材料膜３３は、分断され、前述の複数のゲート電極２５が形成される。なお、この研磨時において、シリコン窒化膜２６は、ストッパ（研磨停止層）として機能し、ゲート電極２５の上面は、ポリシリコン用のスラリーの作用によりほぼ平坦化される。また、ゲート電極２５の平面形状については、リソグラフィ技術により適宜パターニングを行う。
【００３７】
次いで、熱処理及びＣＶＤ法により、図１３に示すように、全面に、酸化シリコンからなる保護絶縁膜２８を形成する。図示は省略するが、保護絶縁膜２８は、熱処理によって形成された熱酸化膜と、熱ＣＶＤ法により形成されたＨＴＯ（High Temperature Oxide）膜とによって構成されている。なお、熱酸化膜とＨＴＯ膜とのいずれか一方によって、保護絶縁膜２８を構成してもよい。
【００３８】
このようにして、図２に示す構造の水平転送部１３が形成される。この後、ゲート電極２５に達するコンタクトプラグ（図示せず）や、このコンタクトプラグを介してゲート電極２５と接続されるメタル配線（図示せず）等を適宜設ける。
【００３９】
なお、図３に示す構造の垂直転送部１２の製造プロセスは、上記した水平転送部１３の製造プロセスと並行して行われる。この垂直転送部１２の製造プロセスは、図１１に示すバリア層２９の形成のためのイオン注入工程以外は、上記の製造プロセスと同一である。このイオン注入工程では、垂直転送部１２の全面をレジスト膜３５で覆うことにより、バリア層２９の形成を除外する。
【００４０】
上記第１の実施形態では、第１及び第２の研磨保護膜としてシリコン窒化膜２６，２７を設けているが、必要とされる研磨精度によっては、これらの研磨保護膜は必ずしも設ける必要はない。
【００４１】
また、上記第１の実施形態では、導電性シリコン膜３１としてポリシリコンを用いているが、このポリシリコンには、ポリシリコンの成膜時にリン（Ｐ＋）等を添加してなるドープトポリシリコン（ＤＯＰＯＳ）も含まれる。ドープトポリシリコンは、熱処理による酸化速度が速いため、図９の工程における酸化シリコンへの改質時間を短縮することができるといった利点がある。また、導電性シリコン膜３１として、ポリシリコンに代えて、アモルファスシリコン（非結晶シリコン）を用いてもよい。
【００４２】
また、上記第１の実施形態では、電極材料膜３３としてポリシリコンを用いているが、このポリシリコンには、同様にドープトポリシリコンも含まれる。また、電極材料膜３３として、ポリシリコンに代えて、アモルファスシリコンを用いてもよい。
【００４３】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。本実施形態は、ゲート電極２５の低抵抗化を図るために、ゲート電極２５の表層をシリサイド化した点が上記第１の実施形態とは異なる。その他の構成については、第１の実施形態とほぼ同一であるため、異なる点についてのみ詳しく説明する。なお、このゲート電極２５のシリサイド化により、微細化等に伴う伝達信号（駆動信号）の遅延が抑制される。
【００４４】
図１４は、本実施形態における水平転送部１３の断面構造を示す。図１５は、本実施形態における垂直転送部１２の断面構造を示す。図１４及び図１５において、ゲート電極２５の表層はシリサイド化され、低抵抗のシリサイド膜４０が形成されている。隔壁２４は、第１の実施形態と同様に、ポリシリコンが熱酸化されてなる酸化シリコン（ＳｉＯ２）により形成されている。そして、シリサイド膜４０及び隔壁２４の上には、酸化シリコンからなる保護絶縁膜４１が形成されている。
【００４５】
次に、図１６〜図２７を参照して、図１４に示す構造の水平転送部１３の製造プロセスを説明する。シリコン基板２０内にＰウェル層２１及びＮウェル層２２を形成し、シリコン基板２０上に、シリコン酸化膜２３ａとシリコン窒化膜２３ｂとからなるゲート絶縁膜２３を形成するまでの工程は、第１の実施形態の図４，５に示す工程と同一であるため、詳しい説明は省略する。これらの工程の後、図１６に示すように、ＣＶＤ法により、シリコン窒化膜２３ｂ上に、ポリシリコンからなる導電性シリコン膜４２を約２５０ｎｍの厚みに形成する。
【００４６】
次いで、リソグラフィ技術により、図１７に示すように、導電性シリコン膜４２上に、約０．１μｍの幅を有するレジスト膜（レジストマスク）４３を所定の間隔を隔てて複数形成する。なお、このレジスト膜４３は、前述の隔壁２４の形成位置上方に位置するように、幅方向に関しては、リソグラフィの限界最小寸法にて形成する。
【００４７】
次いで、レジスト膜４３をマスクとして、図１８に示すように、導電性シリコン膜４２を異方性エッチングする。これにより、導電性シリコン膜４２は、レジスト膜４３と同じか、または、レジスト膜４３よりやや小さい幅を有する隔壁となる。
【００４８】
次いで、アッシング（灰化処理）により、図１９に示すように、レジスト膜４３を除去し、洗浄処理を行う。この洗浄処理は、エッチング時やアッシング時に生じたパーティクルや残渣を除去するためのウェット処理であり、薬液としてフッ酸系の溶液を用いる。導電性シリコン膜４２は、シリコン窒化膜２３ｂとともに、耐フッ酸性が高いため、この洗浄処理では腐食されにくく、ほぼエッチング直後の形状を維持する。そして、この洗浄後、熱処理（例えば、約９００℃の温度下でのウェット酸化）を行い、導電性シリコン膜４２を熱酸化によって酸化シリコン（ＳｉＯ２）へと改質する。これにより、前述の隔壁２４が形成される。なお、図示は省略するが、この酸化処理により、シリコン窒化膜２３ｂの表面には薄く、シリコン酸窒化膜が形成される。
【００４９】
次いで、ＣＶＤ法により、図２０に示すように、全面を覆うとともに、隔壁２４の側面に接触するように、ポリシリコンからなる電極材料膜４４を約２００ｎｍの厚みに形成し、さらに、ＣＶＤ法を用いて、電極材料膜４４上に、研磨保護膜として、シリコン窒化膜４５を約２０ｎｍの厚みに形成する。電極材料膜４４及びシリコン窒化膜４５は、シリコン窒化膜２３ｂ上の隔壁２４の形状に倣って堆積されるので、隣接する隔壁２４間における高さが低下し、凹部４６が形成される。
【００５０】
次いで、リソグラフィ技術により、図２１に示すように、凹部４６を１つ置きに覆うようにレジスト膜４７を形成し、レジスト膜４７をマスクとして、Ｐ型不純物（例えば、ボロンＢ＋）またはＮ型不純物（例えば、砒素Ａｓ＋）をシリコン基板２０に注入することによって、Ｎウェル層２２内に、前述のバリア層２９を形成する。このイオン注入の際、電極材料膜４４の凸部（隔壁２４の側面に沿う部分）がマスクとして機能するため、バリア層２９は、凹部４６に対して自己整合的に形成される。このため、レジスト膜４７は、少なくともイオン注入を行わない部分の凹部３４を覆うように形成すればよい。
【００５１】
次いで、アッシングによりレジスト膜４７を除去し、洗浄処理を行った後、ＣＭＰ法により、図２２に示すように、シリコン窒化膜４５が完全に除去されるまで研摩を行う。この研磨により、電極材料膜４４は分断され、前述の複数のゲート電極２５が形成され、ゲート電極２５及び隔壁２４の上面は、同一面となるようにほぼ平坦化される。なお、ゲート電極２５の平面形状については、リソグラフィ技術により適宜パターニングを行う。
【００５２】
次いで、図２３に示すように、隔壁２４に対して選択的にエッチングを施し、隔壁２４の上面をゲート電極２５の上面よりやや低くする。このエッチングとしては、ウェットエッチングまたはドライエッチングを用いることができる。ウェットエッチングの場合には、ポリシリコンからなるゲート電極２５に対してはエッチングが行われず、酸化シリコンからなる隔壁２４に対してはエッチングが行われるエッチャントとして、例えば、フッ酸を用いる。なお、このエッチングにより、ゲート電極２５に形成される自然酸化膜（図示せず）も同時に除去される。
【００５３】
次いで、スパッタリングにより、全面に高融点金属を堆積させ、図２４に示すように、ゲート電極２５及び隔壁２４の表面上に金属膜４８を形成する。この高融点金属としては、コバルト（Ｃｏ），チタン（Ｔｉ），ニッケル（Ｎｉ）や、それらの組成物（Ｃｏ＋ＴｉＮ，Ｔｉ＋ＴｉＮ，Ｎｉ＋ＴｉＮ）等を用いる。
【００５４】
次いで、シリサイド化熱処理として、例えば、ＲＴＡ（Rapid Thermal Anneal）を窒素雰囲気中で６００℃〜７００℃で行い、金属膜４８と接触するゲート電極２５の表層をシリサイド化して、図２５に示すように、ゲート電極２５の上部全体にシリサイド膜４０を形成する。このシリサイド膜４０は、金属膜４８とゲート電極２５を構成する導電性シリコンとが反応した化合物からなる。ただし、隔壁２４上の金属膜４８は、反応せず、未反応残膜４８ａとして残存する。なお、図２３の工程にて、隔壁２４の上面をゲート電極２５の上面より低くしたことにより、ゲート電極２５の端部（境界部）に金属膜４８が接触するため、ゲート電極２５の表層は、端部も含めてほぼ完全にシリサイド膜４０となる。
【００５５】
次いで、洗浄処理により、図２６に示すように、未反応残膜４８ａを除去し、ゲート電極２５間の短絡を防止する。この洗浄処理としては、例えば、アンモニア過水を用いたＡＰＭ処理を用いることができる。そして、再度、ＲＴＡによる熱処理（安定化熱処理）を７５０℃〜８５０℃で行い、シリサイド膜４０を安定化（低抵抗化）させる。この後、ＣＶＤ法により、図２７に示すように、全面に、酸化シリコンからなる保護絶縁膜４１を形成する。保護絶縁膜４１は、例えば、熱ＣＶＤ法により形成したＨＴＯ膜とする。
【００５６】
このようにして、図１４に示す構造の水平転送部１３が形成される。この後、ゲート電極２５に達するコンタクトプラグ（図示せず）や、このコンタクトプラグを介してゲート電極２５と接続されるメタル配線（図示せず）等を適宜設ける。
【００５７】
なお、図１５に示す構造の垂直転送部１２の製造プロセスは、上記した水平転送部１３の製造プロセスと並行して行われる。この垂直転送部１２の製造プロセスは、図２１に示すバリア層２９の形成のためのイオン注入工程以外は、上記の製造プロセスと同一である。このイオン注入工程では、垂直転送部１２の全面をレジスト膜４７で覆うことにより、バリア層２９の形成を除外する。
【００５８】
上記第２の実施形態では、研磨保護膜としてシリコン窒化膜４５を設けているが、必要とされる研磨精度によっては、この研磨保護膜は必ずしも設ける必要はない。
【００５９】
また、上記第２の実施形態では、導電性シリコン膜４２としてポリシリコンを用いているが、このポリシリコンには、ポリシリコンの成膜時にリン（Ｐ＋）等を添加してなるドープトポリシリコン（ＤＯＰＯＳ）も含まれる。ドープトポリシリコンは、熱処理による酸化速度が速いため、図１９の工程における酸化シリコンへの改質時間を短縮することができるといった利点がある。また、導電性シリコン膜４２として、ポリシリコンに代えて、アモルファスシリコンを用いてもよい。
【００６０】
また、上記第２の実施形態では、電極材料膜４４としてポリシリコンを用いているが、このポリシリコンには、同様にドープトポリシリコンも含まれる。また、電極材料膜４４として、ポリシリコンに代えて、アモルファスシリコンを用いてもよい。
【図面の簡単な説明】
【００６１】
【図１】ＣＣＤ型固体撮像装置の構成を示す概略図である。
【図２】第１の実施形態に係わる水平転送部の構造を示す断面図である。
【図３】第１の実施形態に係わる垂直転送部の構造を示す断面図である。
【図４】第１の実施形態に係わる水平転送部の製造プロセスを示す断面図（その１）である。
【図５】第１の実施形態に係わる水平転送部の製造プロセスを示す断面図（その２）である。
【図６】第１の実施形態に係わる水平転送部の製造プロセスを示す断面図（その３）である。
【図７】第１の実施形態に係わる水平転送部の製造プロセスを示す断面図（その４）である。
【図８】第１の実施形態に係わる水平転送部の製造プロセスを示す断面図（その５）である。
【図９】第１の実施形態に係わる水平転送部の製造プロセスを示す断面図（その６）である。
【図１０】第１の実施形態に係わる水平転送部の製造プロセスを示す断面図（その７）である。
【図１１】第１の実施形態に係わる水平転送部の製造プロセスを示す断面図（その８）である。
【図１２】第１の実施形態に係わる水平転送部の製造プロセスを示す断面図（その９）である。
【図１３】第１の実施形態に係わる水平転送部の製造プロセスを示す断面図（その１０）である。
【図１４】第２の実施形態に係わる水平転送部の構造を示す断面図である。
【図１５】第２の実施形態に係わる垂直転送部の構造を示す断面図である。
【図１６】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その１）である。
【図１７】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その２）である。
【図１８】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その３）である。
【図１９】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その４）である。
【図２０】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その５）である。
【図２１】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その６）である。
【図２２】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その７）である。
【図２３】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その８）である。
【図２４】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その９）である。
【図２５】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その１０）である。
【図２６】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その１１）である。
【図２７】第２の実施形態に係わる水平転送部の製造プロセスを示す断面図（その１２）である。
【符号の説明】
【００６２】
１０  ＣＣＤ型固体撮像装置
１２  垂直転送部
１３  水平転送部
１４  出力部
２０  シリコン基板（半導体基板）
２１  Ｐウェル層
２２  Ｎウェル層
２３  ゲート絶縁膜
２３ａ  シリコン酸化膜
２３ｂ  シリコン窒化膜
２４  隔壁
２５  ゲート電極
２６  シリコン窒化膜（第２の研磨保護膜）
２７  シリコン窒化膜（第１の研磨保護膜）
２８  保護絶縁膜
２９  バリア層（不純物領域）
３０  シリコン酸化膜
３１  導電性シリコン膜
３２  レジスト膜
３３  電極材料膜
３４  凹部
３５  レジスト膜
４０  シリサイド膜
４１  保護絶縁膜
４２  導電性シリコン膜
４３  レジスト膜
４４  電極材料膜
４５  シリコン窒化膜（研磨保護膜）
４６  凹部
４７  レジスト膜
４８  金属膜
４８ａ  未反応残膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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