(57)【要約】【目的】熱破壊に対する耐性を高めたＥＳＤ保護回路を備える半導体集積回路を提供するを提供する。【構成】シリコン基板上に形成されたＳＯＩ構造の複数のＭＯＳＦＥＴから構成され、外部接続用の信号端子及び一対の電源端子を有する機能回路と、該信号端子及び該電源端子に各々接続された第１端子及び第２端子を有する少なくとも１つのＥＳＤ保護回路とを含む半導体集積回路であり、該ＥＳＤ保護回路の各々は、該第１端子に接続されたドレインと該第２端子に接続されたゲート及びソースを備えて該シリコン基板上に形成されている第１ＭＯＳＦＥＴと、該第１端子に接続されたゲートを備え且つ該第１ＭＯＳＦＥＴと同一導電型を有して該シリコン基板上で該第１ＭＯＳＦＥＴに隣接して形成されている少なくとも１つの第２ＭＯＳＦＥＴと、を含む。【選択図】図２
2008235310.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成されたＳＯＩ構造の複数のＭＯＳＦＥＴから構成され、外部接続用の信号端子及び一対の電源端子を有する機能回路と、前記信号端子及び前記電源端子に各々接続された第１端子及び第２端子を有する少なくとも１つのＥＳＤ保護回路とを含む半導体集積回路であって、
前記ＥＳＤ保護回路の各々は、
前記第１端子に接続されたドレインと前記第２端子に接続されたゲート及びソースを備えて前記シリコン基板上に形成されている第１ＭＯＳＦＥＴと、
前記第１端子に接続されたゲートを備え且つ前記第１ＭＯＳＦＥＴと同一導電型を有して前記シリコン基板上で前記第１ＭＯＳＦＥＴに隣接して形成されている少なくとも１つの第２ＭＯＳＦＥＴと、
を含むことを特徴とする半導体集積回路。
【請求項２】
前記第２ＭＯＳＦＥＴのドレイン及びソースのうちの少なくとも１つが前記第１端子に接続されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第２ＭＯＳＦＥＴのゲートは、抵抗領域を介して前記第１端子に接続されていることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記第２ＭＯＳＦＥＴは、前記信号端子に印加されるＥＳＤパルスに応じて、前記バルク基板の基板電位を調整する基板電位調整手段と、
前記基板電位の調整により、前記第２ＭＯＳＦＥＴに裏面チャネルを形成する裏面チャネル形成手段と、
を含むことを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記第２ＭＯＳＦＥＴのゲートと前記シリコン基板との間に形成される容量と、前記第２ＭＯＳＦＥＴのドレイン及びソースのうちの少なくとも１と前記シリコン基板との間に形成される容量との総和がＣ＝１Ｅ-15Ｆ（Ｅは自然対数）以上であることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ(Silicon on Insulator)基板を用いる半導体集積回路（ＬＳＩ）に関し、特に、ＥＳＤ（Electro-Static Discharge）保護素子を含む半導体集積回路に関する。
【背景技術】
【０００２】
ＥＳＤ保護回路を備える通常の半導体集積回路においては、入力端（ＰＡＤ）からＥＳＤサージが印加された場合に内部回路に過剰な電流が流れないようにＥＳＤ保護回路が入力端と内部回路の間に挿入される。内部回路に掛かる電圧あるいは内部回路に流れる電流が定格以上になると、瞬時にＥＳＤ保護回路に電流が流れることで内部回路の破壊を防止するように設計される。ＳＯＩ基板上のＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴと称する）を利用したＥＳＤ保護回路に関する提案はいくつかなされている。
【０００３】
特許文献１は、ＳＯＩ基板中に形成されているトレンチ・キャパシタ及び抵抗素子とを含み、キャパシタおよび抵抗の構成により静電放電保護をトリガするのに用いられるＲ−Ｃ回路を形成する技術を開示している。この場合のＲ−Ｃ回路はトリガ動作の時定数を定めるのに用いられる。
【０００４】
特許文献２は、ＳＯＩ半導体回路をＥＳＤから保護するための保護素子としてＮＭＯＳ素子を有する半導体保護回路において、ＥＳＤによるストレスが印加されるときにＰＭＯＳ素子を導通させて半導体基板に正極性電圧を印加し、基板バイアス効果によりＮＭＯＳ素子の閾値電圧を低下させ、スナップバック特性のトリガ電圧を低下させる技術を開示している。ここでは、該ＰＭＯＳ素子をキャパシタに置換する構成も示唆されている。
【０００５】
特許文献３は、複数の領域を重ね合わせた積層基板を含み、この積層基板の第１の領域の半導体層と絶縁層およびバルク層の上部を除去した除去部と、除去部に隣接する第２の領域のバルク層の上部を除去した空洞部と、除去部のバルク層に形成されたＥＳＤ保護回路と、半導体層の第２の領域に少なくとも一部が形成されるようにした半導体素子を開示している。このように形成することより、半導体層のシリコン層を薄くしたＳＯＩ構造の半導体装置においても有効に機能するＥＳＤ保護回路を形成することができるとしている。
【０００６】
特許文献４は、ＥＳＤ保護素子を含んだ回路をシミュレーションするために、ＥＳＤ保護素子の電気的特性をモデル化する方法であり、ＥＳＤ保護素子の電気的特性に影響を及ぼす要素である１または２以上の特定要素のパラメータを設定するパラメータ設定ステップと、上記特定要素のパラメータによってＥＳＤ保護素子の電気的特性をモデル化するモデル化ステップとを含み、容易にＥＳＤ保護素子の特性変化を予測できる技術を開示している。
【０００７】
非特許文献１は、ＳＯＩ基板を用いた場合のＥＳＤ保護回路が熱伝導率の低い絶縁膜に囲まれているために自己発熱（Self-Heating）により発生した温度上昇により熱破壊しやすい構造になっていることを指摘し、発熱の要因となるブレークダウン電圧と消費電力（Ｉ：サージ電流×Ｖ：サージ電圧）を小さくしなければならないことを示唆している。ブレークダウン電圧を小さくする方法としては、特許文献２に説明されるようにＥＳＤ保護回路の動作時に基板電位Ｖｓｕｂを高める方法が有効である。
【特許文献１】特開２００２−７６１３１号公報
【特許文献２】特開２００２−３２４８４２号公報
【特許文献３】特開２００６−８６２３９号公報
【特許文献４】特開２００５−９３８０２号公報
【非特許文献１】AMD: A.Salman et al., "ESD Protection for SOI Technology Using an Under-The-BOX (Substrate) Diode Structure," EOS/ESD symp., 4B.2, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながらＥＳＤ保護回路の破壊を防止するには、単にブレークダウン電圧を小さくするのみならず、消費電力の増大に起因する熱破壊に対する耐性を高めることが望ましい。
【０００９】
本発明の目的は、熱破壊に対する耐性を高めたＥＳＤ保護回路を備える半導体集積回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明による半導体集積回路は、シリコン基板上に形成されたＳＯＩ構造の複数のＭＯＳＦＥＴから構成され、外部接続用の信号端子及び一対の電源端子を有する機能回路と、該信号端子及び該電源端子に各々接続された第１端子及び第２端子を有する少なくとも１つのＥＳＤ保護回路とを含む半導体集積回路であり、該ＥＳＤ保護回路の各々は、該第１端子に接続されたドレインと該第２端子に接続されたゲート及びソースを備えて該シリコン基板上に形成されている第１ＭＯＳＦＥＴと、該第１端子に接続されたゲートを備え且つ該第１ＭＯＳＦＥＴと同一導電型を有して該シリコン基板上で該第１ＭＯＳＦＥＴに隣接して形成されている少なくとも１つの第２ＭＯＳＦＥＴと、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明による半導体集積回路によれば、基板電位の調整や裏面チャネルの形成を可能とする容量用トランジスタを備える構成が与えられる。これにより、熱破壊に対する耐性を高めたＥＳＤ保護回路を備えることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
＜実施例＞
図１は、本発明の第１の実施例を示し、半導体集積回路の回路構成を示している。ここで、半導体集積回路１０は、ＭＯＳ−ＳＯＩ（Silicon On Insulator）構造を有し、シリコン基板（バルク基板）上に形成された埋め込み酸化膜（ＢＯＸ層）の上にさらに形成される活性シリコン層（ＳＯＩ層）に対してゲート領域、ソース領域及びドレイン領域が形成されることで、複数のＭＯＳＦＥＴすなわち電界効果トランジスタが集積された半導体集積回路である。
【００１３】
半導体集積回路１０は、任意の機能を奏する機能回路である内部回路２０を含み、内部回路２０は、電位差のある一対の電源端子ＶＤＤ及び電源端子ＶＳＳとの間に接続されると共に信号端子ＰＡＤに接続されている。内部回路２０は、通常、複数のトランジスタから構成される。例えば図示されように、信号端子ＰＡＤが２つのトランジスタ２１ａ及び２１ｂのゲートに共通に接続され、トランジスタ２１ａのソースが電源端子ＶＤＤに接続され且つそのドレインがトランジスタ２１ｂのソースに接続され、トランジスタ２１ｂのドレインは電源端子ＶＳＳに接続されている。
【００１４】
半導体集積回路１０は複数且つ同一のＥＳＤ保護回路３０ａ及び３０ｂを含み、ＥＳＤ保護回路３０ａの第１端子３１ａは電源端子ＶＤＤに接続され、その第２端子３２ｂは信号端子ＰＡＤに接続されている。ＥＳＤ保護回路３０ｂの第１端子３１ｂは信号端子ＰＡＤに接続され、第２端子３２ｂは電源端子ＶＳＳに接続されている。例えば、信号端子ＰＡＤにサージ電圧が誘起された場合には、該サージ電圧の極性に従いＥＳＤ保護回路３０ａまたは３０ｂがサージ電流を電源端子ＶＤＤまたは電源端子ＶＳＳに流すことにより内部回路２０の静電破壊が防止される。
【００１５】
尚、本実施例は信号端子ＰＡＤから外部入力される入力回路として内部回路２０が示されているが、内部回路２０は、信号端子ＰＡＤから外部出力する出力回路であってもよい。  図２は、図１に示されたＥＳＤ保護回路の構造を示している。ここで、ＥＳＤ保護回路３０が図１に示されたＥＳＤ保護回路３０ａ及び３０ｂを代表するものとして示されている。
【００１６】
本図の上段の表面図を参照すると、ＥＳＤ保護回路３０は、第１トランジスタであるＥＳＤ保護トランジスタ４０と第２トランジスタである容量用トランジスタ５０とから構成される。ＥＳＤ保護トランジスタ４０及び容量用トランジスタ５０の双方は、上記した内部回路と同様に、バルク基板１２及びＢＯＸ層１３上に形成されたＳＯＩ構造のトランジスタである。ＥＳＤ保護トランジスタ４０は、サージ電流を流す保護素子であり、そのゲート電極４１及びソース電極４２とが共に第２端子３４に接続され且つそのドレイン電極４３が第１端子３３に接続されることでＧＧ（Gate-Grounded）ＭＯＳ構成をなす保護素子である。かかる構成より、ＥＳＤ保護トランジスタ４０は、そのドレインに印加されるＥＳＤサージのサージ電圧の極性が逆方向のブレークダウン電圧以上に達するとアバランシェ効果によりサージ電流を流す。
【００１７】
容量用トランジスタ５０は、ＥＳＤ保護トランジスタ４０の動作時にバルク基板１２との間の容量を介して基板電位Ｖsubを調整するために設けられるトランジスタである。容量用トランジスタ５０は、そのソース電極５２及びドレイン電極５３とが共に第１端子３３に接続され且つそのゲート電極５１が抵抗層３６を介して第１端子３３に接続されている。抵抗層３６は、ＥＳＤパルスが印可された時に、容量用トランジスタ５０のゲート酸化膜５６に耐圧以上の電圧がかからないようにしてその破壊を防止するために設けられる。抵抗層３６の抵抗値を大きくすると酸化膜保護に資するものの応答が遅れるという不利益もあることから最適値が選択される必要がある。例えば、標準値として５００Ωが選択される。抵抗層３６が省略されてゲート電極５１と第１端子３３とが直接接続されてもよい。抵抗層３６の形成方法としてはいくつかの方法がある。第１の方法としては、ゲート電極の上層部にインプラントを行わない非ドープのポリシリコン層を設ける方法がある。第２の方法としては、同じ半導体領域に拡散層を形成してそこを配線で介して接続する方法がある。面積を小さくするべきとする観点からは第１の方法が好ましい。
【００１８】
本図の下段の断面図を参照すると、ＥＳＤ保護トランジスタ４０は、ＢＯＸ層１３上に予め形成されたＳＯＩ層に対してイオン注入することにより形成されるソース領域４４及びドレイン領域４５と、ソース領域４４及びドレイン領域４５に挟まれるようにしてＳＯＩ層に形成されるボディ領域４７と、ボディ領域４７上に積層されたゲート酸化膜４６上に配置されるポリシリコン膜からなるゲート電極４１とからなり、１つのトランジスタを構成している。該構成はｐＭＯＳ型であってもｎＭＯＳ型であっても良い。ソース領域４４はソース電極４２に電気的に接続され、ドレイン領域４５はドレイン電極４３に電気的に接続されている。容量用トランジスタ５０が素子分離層３５を介してＥＳＤ保護トランジスタ４０に近接して並置される。
【００１９】
容量用トランジスタ５０は、ＢＯＸ層１３上に予め形成されたＳＯＩ層に対してイオン注入することにより形成されるソース領域５４及びドレイン領域５５と、ソース領域５４及びドレイン領域５５に挟まれるようにしてＳＯＩ層に形成されるボディ領域５７と、ボディ領域５７上に積層されたゲート酸化膜５６上に配置されるポリシリコン膜からなるゲート電極５１とからなり、１つのトランジスタを構成している。該構成は、ＥＳＤ保護トランジスタ４０と同一導電型とし、ｐＭＯＳ型であってもｎＭＯＳ型であっても良い。ソース領域５４はソース電極５２に電気的に接続され、ドレイン領域５５はドレイン電極５３に電気的に接続されている。容量用トランジスタ５０は、基本的にゲート電極５１、ソース領域５４及びドレイン領域５５が第１端子３３に接続されると共にバルク基板１２がＥＳＤ保護トランジスタ４０と共用されていることから、ＥＳＤ保護トランジスタ４０のドレイン電極４３とバルク基板１２との間に並列接続され且つ所定容量を備える容量用トランジスタとして機能する。
【００２０】
尚、１つのＥＳＤ保護トランジスタに対応して２つ以上の容量用トランジスタが備えられてもよい。また、好ましくは、ＥＳＤ保護トランジスタ４０と容量用トランジスタ５０とは、図示されようにバルク基板１２上で隣接して形成される。
【００２１】
図３は、容量用トランジスタの容量特性を説明している。ここで、ゲート酸化膜容量をＣox、ＳＯＩ層の空乏層容量をＣs及びＢＯＸ層容量をＣboxとすると、容量用トランジスタ５０の総容量Ｃtotalはこれらの直列接続として以下のように表される。
【００２２】
Ｃtotal＝Ｃox×Ｃs×Ｃbox ／ (Ｃs×Ｃbox＋Ｃox×Ｃbox＋Ｃox×Ｃs)となる。
【００２３】
ここで具体的な数値を検討する。前提として比誘電率をＳiについて１１．７とし、ＳiＯ2について３．９とする。ゲート長５ｎｍ、ゲート幅１００ｎｍ、ゲート酸化膜厚７ｎｍ、ＳＯＩ層厚さ５０ｎｍ及びＢＯＸ層厚さ１１５ｎｍの場合、Ｃtotalは１．２ｅ-13Ｆとなる。ゲート長５００ｎｍ、ゲート幅１０００ｎｍ、ゲート酸化膜厚７ｎｍ、ＳＯＩ層厚さ５０ｎｍ及びＢＯＸ層厚さ１１５ｎｍの場合、Ｃtotalは１．２ｅ-10Ｆとなる。“ｅ”は自然対数である。各場合は通常のトランジスタのゲート長とゲート幅調整を施すことで得られ所定容量が達成される。
【００２４】
該所定容量としては、例えば、Ｃ＝１Ｅ-15Ｆ以上（Ｅは自然対数）を確保することが好ましい。バックチャネルが形成され保護トランジスタに電流が流れ易くなるという観点では、容量値は大きい方が良く、ゲート電極の面積サイズを大きくＢＯＸ層厚を薄くすることが考えられる。しかし、容量を大きくすると遅延が大きくなり、保護トランジスタにサージが流れる瞬間に基板に電位がかからず、効果が薄れる可能性がある。従って、保護トランジスタのＢＯＸ膜厚やＳＯＩ層基板濃度との兼ね合いで最適な値が選択される必要がある。
【００２５】
尚、ここでは説明の容易性からＥＳＤパルスが容量用トランジスタ５０のゲートのみに印加される場合を想定して説明しているが、ＥＳＤパルスをゲート以外にも、ソース及びドレインに接続する形態も可能である。具体的には、ゲートのみならずソース及びドレインにも印加する第１のケース、ゲートのみに印加しソース及びドレインを解放状態とする第２のケース、ゲートを解放状態としソース及びドレインに印加する第３のケースがある。第1のケースでは、ゲート−基板間の容量とソース／ドレイン−基板間の容量との並列接続により容量は増加するため、より過渡電流が流れて基板バイアスを大きくできる利点があるが、遅延が大きくなる可能性がある。第２のケースは、第１のケースに比較して容量値が小さくなるが、遅延が小さくなる。第３のケースは、ゲート酸化膜厚が薄く面積を大きくできずにゲート抵抗が設けられない場合にゲート酸化膜の破壊を避けるのに有効である。これら複数のケースの何れかを選択するかは、ＥＳＤ保護素子及び内部回路の特性に応じて最適な値が選択される必要がある。大きな容量値を確保することを重視すれば第1のケースが最も好ましい。
【００２６】
また、サージ電圧が付加された時にＢＯＸ層が破壊されない必要ある。例えば、ＢＯＸ層の膜厚０．０５ｎｍとした場合に１００Ｖの耐圧があることが知られている。また、回路設計として、ＥＳＤ保護回路の各素子にＥＳＤパルスが１５００Ωの抵抗を介して印可されるようにすると、実際に掛かる電圧は２０Ｖ程度になることから、ＢＯＸ層の膜厚１１５ｎｍは十分な厚さとなる。
【００２７】
図４は、ＥＳＤ保護回路の動作を説明している。ここで、容量用トランジスタの容量をＣ、サージ電圧をＶ及び容量用トランジスタに流れる過渡電流をＩとする。
【００２８】
第１端子３３にＥＳＤパルスが印加されると、ＥＳＤ保護トランジスタ４０内のボディ領域４７の表面側に反転層すなわち表面チャネルＣ１が形成され、該表面チャネルＣ１を通ってドレイン領域４５からソース領域４４に向けてキャリアが走行し過渡電流が流れる。一方で、Ｃ×ｄＶ／ｄｔ（ｔ：時間）に対応した過渡電流Ｉが並列接続した容量用トランジスタに流れ基板電位Ｖsubが上昇する。いわゆる基板バイアス効果が得られる。これによりＥＳＤ保護トランジスタ４０のブレークダウン電圧を実質的に低減することができる。
【００２９】
さらに基板電位Ｖsubが上昇することで、ＢＯＸ層１３にゲート相当の部位が形成されてボディ領域４７内のＢＯＸ層１３側にも反転層すなわち裏面チャネルＣ２が形成される。裏面チャネルＣ２にとって、ゲート酸化膜４６がＢＯＸ層に相当し、バルク基板１２がゲート電極に相当する。これにより、該裏面チャネルＣ２を通ってドレイン領域４５からソース領域４４に向けてキャリアが走行しサージ電流が増大して流れる。すなわち、サージ電流はＥＳＤ保護トランジスタ４０の表面チャネルＣ１と裏面チャネルＣ２の双方で電流が流れるため、ブレークダウン電圧低下を実現するのみならず、サージ電流を流しやすくできると共にサージ電流の経路を分散化することで熱破壊に対する耐性をより高めるとができる。
【００３０】
尚、例えば電源電圧投入の如き通常動作時の電圧が印加された時にも容量用トランジスタの容量Ｃを介して裏面チャネルＣ２が形成されなることがないようにＢＯＸ膜厚はある程度厚く形成するのが好ましい。
【００３１】
図５及び図６は、ＥＳＤ保護回路の特性を示している。該特性は、特許文献４に開示さるＥＳＤ保護回路のモデル化方法及びＥＳシミュレーション方法を用いて実証されたものである。ここで、ＥＳＤパルスの電圧をＨＢＭ（Human Body Model）に基づいて想定される静電気による電位１０００ボルトとし、容量用トランジスタの容量Ｃを１ｅ-10Ｆ、１ｅ-15Ｆ及び０Ｆとしている３つの場合のシミュレーション結果が示されている。図中で用いられる記号“ｅ”または“Ｅ”は自然対数である。
【００３２】
図５を参照すると、ＥＳＤ保護トランジスタのスナップバック特性が示されている。縦軸はサージ電圧を示し横軸はサージ電流を示している。ＥＳＤパルスが印加されるとその立ち上がりにおいてサージ電圧が急峻に上昇し、サージ電圧がブレークダウン電圧に達するとＥＳＤ保護トランジスタが動作してサージ電流が流れ出してサージ電圧が急峻に低下し、さらにサージ電流が急峻に上昇して無くなるスナップバック特性が得られる。
【００３３】
ここで、容量Ｃが０Ｆの場合ブレークダウン電圧は６．４Ｖであり、容量Ｃが１ｅ-15Ｆの場合ブレークダウン電圧は６．１Ｖであり、容量Ｃが１ｅ-10Ｆの場合ブレークダウン電圧は５．３Ｖである。この結果から、容量用トランジスタの容量が大きいほどブレークダウン電圧が低下していることが分かる。
【００３４】
図６を参照すると、ＥＳＤ保護トランジスタの基板電位時間特性が示されている。縦軸は基板電位Ｖsubを示し横軸は時間を示している。ＥＳＤパルスが印加されるとその立ち上がりにおいてサージ電圧が急峻な上昇し、容量用トランジスタの容量特性により基板電位Ｖsubが急峻に上昇した後に低下する。基板電位Ｖsubの上昇は、いわゆる基板バイアス効果によりＥＳＤ保護トランジスタの実質的なブレークダウン電圧を低下せしめる作用がある。
【００３５】
ここで、容量Ｃが０Ｆの場合の最大基板電位は０．０Ｖであり、容量Ｃが１ｅ-15Ｆの場合の最大基板電位は２．２Ｖであり、容量Ｃが１ｅ-10Ｆの場合の最大基板電位は５．２Ｖである。この結果から、容量用トランジスタの容量を大きいほど最大基板電位が高くなり、容量の値に応じて適切な基板バイアス効果が得られることが分かる。
【００３６】
尚、基板バイアス効果を得るために容量用トランジスタに替えて抵抗を用いる構成が知られているが、かかる構成では、電源電圧程度の電圧が端子に印可された場合などの通常動作でも基板に電圧が掛かってしまいリーク電流要因になるため好ましくない。
【００３７】
また、基板バイアスを印加して保護トラジスタのサージ電流を流れやすくするためにトランジスタと抵抗を用いる構成も知られているが、これと異なり本発明は容量を用いる構成である。トランジスタと抵抗で構成する場合、信号端子に通常の定常動作での電圧が印加されたときリーク電流が発生する可能性がある。しかし本発明では容量に流れる電流を扱うため、定常動作で電流が流れることがなく、ＥＳＤサージが加わった過渡的な時点のみに有効に働く利点がある。
【００３８】
以上の複数の実施例から明らかなように、本発明による半導体集積回路は、容量用トランジスタが並列接続されたＥＳＤ保護トランジスタを含む。かかる構成により、ＥＳＤパルスが印加された時に基板電位を上昇せしめてしてブレークダウン電圧を低下せしめると共に、裏面チャネル形成によりサージ電流容量を増加せしめて熱破壊に対する耐性を高めている。さらに、かかる構成により過剰な製造工程数の増加なく必要なＥＳＤ保護性能が達成される。
【産業上の利用可能性】
【００３９】
本発明による半導体集積回路に含まれる機能回路は、特定の機能を果たすものに限られず、汎用ＣＰＵやモバイル機器用の多様な機能を実現するものであり得る。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例を示し、半導体集積回路の回路構成を示す回路図である。
【図２】図１に示したＥＳＤ保護回路の平面及び断面から見た構造を示す図である。
【図３】容量用トランジスタの容量特性を説明する図である。
【図４】ＥＳＤ保護回路の動作を説明する説明図である。
【図５】ＥＳＤ保護トランジスタのスナップバック特性を示す図である。
【図６】ＥＳＤ保護トランジスタの基板電位時間特性を示す図である。
【符号の説明】
【００４１】
１０  半導体集積回路
１２  バルク基板
１３  ＢＯＸ層
２０  内部回路
２１ａ、２１ｂ  トランジスタ
３０、３０ａ、３０ｂ  ＥＳＤ保護回路
３３、３３ａ、３３ｂ  第１端子
３４、３４ａ、３４ｂ  第２端子
３５  素子分離層
３６  抵抗層
４０  ＥＳＤ保護トランジスタ
４１、５１  ゲート電極
４２、５２  ソース電極
４３、５３  ドレイン電極
４４、５４  ソース領域
４５、５５  ドレイン領域
４６、５６  ゲート酸化膜
４７、５７  ボディ領域
５０  容量用トランジスタ
ＰＡＤ  信号端子
ＶＤＤ、ＶＳＳ  電源端子
Ｖsub  基板電位
【図１】
2008235310.tif 000003
【図２】
2008235310.tif 000004
【図３】
2008235310.tif 000005
【図４】
2008235310.tif 000006
【図５】
2008235310.tif 000007
【図６】
2008235310.tif 000008