(57)【要約】【課題】広範囲の周波数を生成することができるＶＣＯを提供する。【解決手段】電圧制御発振器は、直列接続されたインバータ２１０〜２１４の輪を含んでいる。複数のバイパス回路２２０〜２２４は、直列接続されたインバータの輪に接続され、選択的に有効にされるように構成され、有効にされているときに直列接続されたインバータの１つ以上をバイパスするように各々が構成されている。複数の可変遅延ユニット２３０〜２３４は、直列接続されたインバータの対応する１つの入力における信号の遷移を可変の量だけ遅延させるように各々が構成されている。各可変遅延ユニットは、直列接続されたインバータのうちの連続する１対の間に接続され、選択的に有効にされるように構成され、直列接続されたインバータのうちの連続する１対の間に可変のコンダクタンスを提供するように構成されている。【選択図】      図２
2008312212.tif 000002
【特許請求の範囲】
【請求項１】
直列接続されたインバータの輪と、
前記直列接続されたインバータの輪に接続され、選択的に有効にされるように構成され、有効にされているときに前記直列接続されたインバータの１つ以上をバイパスするように各々が構成された、複数のバイパス回路と、
前記直列接続されたインバータの対応する１つの入力における信号の遷移を可変の量だけ遅延させるように各々が構成された複数の可変遅延ユニットと、
を具備し、
各可変遅延ユニットは、前記直列接続されたインバータのうちの連続する１対の間に接続され、選択的に有効にされるように構成され、前記直列接続されたインバータのうちの連続する１対の間に可変のコンダクタンスを提供するように構成される、
電圧制御発振器。
【請求項２】
各可変遅延ユニットは、第１トランジスタと第２トランジスタとを具備し、
前記第１トランジスタおよび前記第２トランジスタは、前記可変遅延ユニットの入力と前記可変遅延ユニットの出力との間に並列に接続され、
制御電圧ＶＣが、前記第１トランジスタのゲートに印加され、
バイアス電圧ＶＢが、前記第２トランジスタのゲートに印加される、
請求項１の電圧制御発振器。
【請求項３】
前記第１トランジスタは、低インピーダンスのトランジスタを具備し、
前記第２トランジスタは、高インピーダンスのトランジスタを具備する、
請求項３の電圧制御発振器。
【請求項４】
前記可変遅延ユニットは、選択可能なバイアス電圧を生成するように構成されたバイアス電圧生成器をさらに具備し、
前記バイアス電圧生成器は、マルチプレクサを具備し、
複数の相違する入力電圧が前記マルチプレクサに入力され、
バイアス制御信号が前記マルチプレクサの制御入力に印加されて前記複数の入力電圧のうちの１つを選択するとともに前記選択された入力電圧を前記バイアス電圧として出力する、
請求項３の電圧制御発振器。
【請求項５】
直列接続されたインバータの輪と、
前記直列接続されたインバータの輪に接続され、選択的に有効にされるように構成され、有効にされているときに前記直列接続されたインバータの１つ以上をバイパスするように各々が構成された、複数のバイパス回路と、
前記直列接続されたインバータの対応する１つの入力における信号の遷移を可変の量だけ遅延させるように各々が構成された複数の可変遅延ユニットと、
を具備し、
各可変遅延ユニットは、前記可変遅延ユニットの入力が前記インバータの入力と接続されるとともに前記可変遅延ユニットの出力が前記インバータの出力と接続されるように前記直列接続されたインバータの１つと並列に接続され、選択的に有効にされるように構成され、前記可変遅延ユニットへ入力される信号をこの信号がインバータによって遅延される量より大きな量だけ遅延させるように構成され、前記可変遅延ユニットの前記入力と前記出力との間に直列接続された複数のインバータを具備する、
電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広く電圧制御発振器に関し、特にインターポレイティブ（interpolative）電圧制御発振器によって達成可能な周波数範囲を増加させるためのシステムおよび方法に関する。
【背景技術】
【０００２】
データ処理と通信システムは、それらの動作を可能にするためにタイミング信号にしばしば依存する。例えば、クロック信号が用いられて２進信号が１および０の連なりとして解釈され、論理回路によるデータの伝播が同期され得る。クロック信号は、典型的には、電圧制御発振器（ＶＣＯ）を利用する位相ロック・ループ（ＰＬＬ）回路によって生成される。ＶＣＯは振動する信号を生成する装置である。振動の周波数は、ＶＣＯへ入力される制御電圧に依存する。
【０００３】
ＶＣＯは、典型的に、循環的に接続されるインバータの連なりを使用して構築される。各インバータの出力は、連なり構造内の次のインバータの入力として機能する。そして、最後のインバータの出力は、最初のインバータの入力へと戻される。インバータの連なりは、奇数個のインバータを含んでいる。その結果、インバータのうちの１つへ最初に入力された信号は反転信号であって、奇数回、反転されてからそのインバータの入力に返される。したがって、ハイの信号がインバータの連なりによって伝播し、その開始点に返ったとき、その信号はローであり、その結果、遷移が生じ、この遷移は次いで該インバータを通って伝播する。このプロセスは繰り返され、その結果、ループ内の各点での信号はハイの値とローの値との間で繰り返し遷移する。
【０００４】
単純なＶＣＯでは、信号が振動する周波数は、インバータに供給される電圧（制御電圧）に依存する。電圧が高いほど、インバータは、ハイの値とローの値とでより素早く遷移する。インバータに供給される電圧が低いほど、インバータは、よりゆっくりと遷移し、振動の周波数がより低くなる結果となる。よって、ＶＣＯによって生成される最低の周波数は最低の制御電圧（例えば０）に対応する。その一方で最も高い周波数は、最も高い制御電圧（例えばＶｄｄ、または電源電圧）に対応する。
【０００５】
ＶＣＯによって生成されることが可能な信号の周波数を増加させるために、インターポレイティブＶＣＯが開発されてきた。インターポレイティブＶＣＯでは、上記のように、インバータの連なりは循環的に接続されるのだが、さらなる回路が設けられてループ内の振動信号を進めて、本質的にインバータのループを短くする。ループに、事実上、より少ないインバータがあることになるので、振動の周波数が増加する。ループの２つのモード間の回送回路は、直列接続されたインバータとトランジスタであり得る。振動の周波数を増加させることが望まれる場合、トランジスタは信号を回送するためにオンされる。トランジスタがオフされる場合、インバータの連なりは上記の単純なＶＣＯと同じ方法で動作する。
【０００６】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】米国特許第6,744,326号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のようなインターポレイティブＶＣＯは事実上インバータのループを短くすることにより、高周波信号の生成を可能にするという点で有益であるが、さらに広範囲の周波数を生成することができるＶＣＯを提供することが望ましいであろう。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る電圧制御発振器によれば、直列接続されたインバータの輪と、前記直列接続されたインバータの輪に接続され、選択的に有効にされるように構成され、有効にされているときに前記直列接続されたインバータの１つ以上をバイパスするように各々が構成された、複数のバイパス回路と、前記直列接続されたインバータの対応する１つの入力における信号の遷移を可変の量だけ遅延させるように各々が構成された複数の可変遅延ユニットと、を具備し、各可変遅延ユニットは、前記直列接続されたインバータのうちの連続する１対の間に接続され、選択的に有効にされるように構成され、前記直列接続されたインバータのうちの連続する１対の間に可変のコンダクタンスを提供するように構成される。
【０００９】
本発明の一態様に係る電圧制御発振器によれば、直列接続されたインバータの輪と、前記直列接続されたインバータの輪に接続され、選択的に有効にされるように構成され、有効にされているときに前記直列接続されたインバータの１つ以上をバイパスするように各々が構成された、複数のバイパス回路と、前記直列接続されたインバータの対応する１つの入力における信号の遷移を可変の量だけ遅延させるように各々が構成された複数の可変遅延ユニットと、を具備し、各可変遅延ユニットは、前記可変遅延ユニットの入力が前記インバータの入力と接続されるとともに前記可変遅延ユニットの出力が前記インバータの出力と接続されるように前記直列接続されたインバータの１つと並列に接続され、選択的に有効にされるように構成され、前記可変遅延ユニットへ入力される信号をこの信号がインバータによって遅延される量より大きな量だけ遅延させるように構成され、前記可変遅延ユニットの前記入力と前記出力との間に直列接続された複数のインバータを具備する。
【発明を実施するための最良の形態】
【００１０】
上に概説された問題の１つ以上は本発明の様々な実施形態によって解決され得る。概して、本発明は、ＶＣＯによって生成される出力信号の周波数範囲を広げるためのシステムおよび方法を含んでおり、これらのシステムおよび方法において、１つ以上の可変遅延ユニットがインターポレイティブＶＣＯに組み入れられてＶＣＯが振動する最小の周波数を減少させる。一実施形態では、ＶＣＯは、直列接続されているインバータの輪と、１組のバイパス回路と、１組の可変遅延ユニットとを含んでいる。バイパス回路は、直列接続されているインバータの輪に接続され、各バイパス回路はバイパス回路が有効にされていると直列接続されているインバータの１つ以上をバイパスする。各可変遅延ユニットは、直列接続されているインバータの対応する１つの入力における信号の遷移を、可変量分、遅延させるように構成されている。
【００１１】
一実施形態では、各可変遅延ユニットは直列接続されているインバータの連なった対の間に位置し、直列接続されているインバータの当該連なった対の間で変化するコンダクタンスを提供するように構成されている。可変遅延ユニットは最初の（例えば、低インピーダンスの）トランジスタと、可変遅延ユニットの入力と出力との間に並列接続された遅延構成要素と、を含み得る。遅延構成要素は第２の（例えば、高インピーダンスの）トランジスタであり得る。制御電圧ＶＣが第１のトランジスタのゲートに印加されることが可能であり、他方、バイアス電圧ＶＢが第２のトランジスタのゲートに印加される。バイアス電圧生成器が設けられて、選択可能なバイアス電圧が生成され得る。バイアス電圧生成器は、例えば、多くの異なる電圧を入力されるマルチプレクサを含み得る。バイアス制御信号がマルチプレクサの制御入力に印加されてバイアス電圧として出力される入力電圧の１つを選択することが可能である。
【００１２】
別の実施形態では、可変遅延ユニットは、直列接続されているインバータの輪に、バイパス回路の対応する１つと並列に接続されている。可変遅延ユニットは、対応するバイパス回路の利得と反対の利得を有している。バイパス経路および可変遅延ユニットは逆に制御される。すなわち、一方が有効にされているとき、他方は無効にされている。また、バイパス経路および可変遅延ユニットは、変更可能な程度だけ有効にされたり無効にされたりし得る。一実施形態では、バイパス経路はＮＭＯＳトランジスタと直列のインバータを含んでいる。また、可変遅延ユニットはＰＭＯＳトランジスタと直列のバッファを含んでいる。両方のトランジスタは、インバータの外部の輪（outer ring）を制御するのと同じ電圧（ＶＣ）によって制御される。
【００１３】
別の実施形態では、各可変遅延ユニットは、直列接続されているインバータの１つと並列に接続されている（すなわち、インバータと遅延回路ユニットの入力同士、出力同士は、相互に接続されている）。可変遅延ユニットは、信号がインバータによって遅延される量より大きな量だけ受信信号を遅延させるように構成されている。可変遅延ユニットは、制御電圧（ＶＣ）がローのときに有効にされて、輪を通る信号経路の有効長さを増加させる。可変遅延ユニットは、例えば、可変遅延ユニットの入出力間で直列接続されている幾つかのインバータを含み得る。トランジスタが、可変遅延ユニットを有効にするためにこれらのインバータと直列に接続され得る。
【００１４】
多くのさらなる実施形態が可能である。
【００１５】
本発明のその他の目的および利点は、発明を実施するための最良の形態を読むことによって、および添付の図面を参照することによって明らかになり得る。
【００１６】
本発明が様々な変形物および代替的形態の対象とされる一方、それらの具体的な実施形態は、図面および付随する詳細な説明の中で例として示されている。図面および詳細な説明が本発明を説明されている具体的な実施形態に制限することは意図されていないことが理解されるべきである。その代わりに、本開示は、添付の請求項によって定義されるような本発明の範疇に収まる変形物、等価物、および代案物をすべて網羅することが意図されている。
【００１７】
本発明の１つ以上の実施形態が以下に説明される。以下に説明されている、これらのおよびその他の実施形態は、例示的なものであって、制限的ではなく発明の例証となることが意図されていることに留意されたい。
【００１８】
概して、本発明は、ＶＣＯによって生成される出力信号の周波数範囲を増加させるためのシステムおよび方法を含んでおり、これらのシステムおよび方法において、１つ以上の可変遅延ユニットがインターポレイティブＶＣＯに組み入れられてＶＣＯが振動する最小の周波数を減少させる。
【００１９】
一実施形態において、可変遅延ユニットが従来のＶＣＯ構造に組み入れられる。この構造は、端子同士が接続されて外部の輪を形成するインバータの連なりを含んでいる。奇数個のインバータがあり、この結果、インバータの１つに入力された信号は輪を通って伝播し、奇数回反転された後に最初のインバータに入力された点に戻ってくる。よって、開始点での信号は、輪を通過する度に、ハイからローへ（またはその逆）と遷移して、その結果、振動の周波数は、このレートの半分になる（なぜなら、各振動において、ハイからローの遷移およびローからハイへの遷移の一方が生じるからである）。信号の遷移がインバータの輪を通って伝播するレート（従って周波数）は、インバータに印加される制御電圧（ＶＣ）に依存する。
【００２０】
ＶＣＯは、また、選択的に有効にされてインバータの輪を通る信号経路を事実上短くすることが可能な１組のバイパス経路（回路）を含んでいる。この実施形態では、各バイパス経路は、トランジスタと直列のインバータから構成されている。各バイパス経路は、外部の輪の中のインバータのうちの１つの出力で開始し、この輪の中の後続のインバータの入力で終了し、それによって、輪の中の幾つかの多数のインバータをバイパスする。例えば、外部の輪の中に５つのインバータがある場合、バイパス経路は、外部の輪の中の３つのインバータをスキップし得、事実上、３つのスキップされたインバータをバイパス経路のインバータによって置換する。これによって、連続的な信号の遷移が生じるのに必要な時間が短くなり、振動周波数が増加する。より高い周波数が望まれる場合（ＶＣがハイ）はバイパス経路が有効にされ、より低い周波数が望まれる場合はバイパス経路が無効にされるように、トランジスタはＶＣによって制御される。
【００２１】
ＶＣＯは、また、外部の輪の中のインバータ相互間に位置するとともに選択的に有効にされて信号の遷移が外部の輪の中の１つのインバータから次のインバータまで伝播するレートを遅くすることが可能な１組の可変遅延ユニットを含んでいる。この実施形態では、各可変遅延ユニットは、輪の中の連続するインバータ相互間において並列に接続される２つのトランジスタから構成される。第１のトランジスタは低インピーダンスのＮＭＯＳトランジスタである。このトランジスタは、ＶＣがハイのとき、もう一方のトランジスタがバイパスされるとともに可変遅延ユニットを通る信号の伝播が遅延されないように、ＶＣによって制御される。これによって、可変遅延ユニットが最大のＶＣＯ出力周波数を著しく減少させないようにする。ＶＣがローのとき、この低インピーダンスのトランジスタのコンダクタンスが低下して、電流が第２のトランジスタを通って流れることを強いる。第２のトランジスタは、バイアス電圧（ＶＢ）によって制御される高インピーダンスのトランジスタである。このトランジスタのコンダクタンスはＶＢの大きさに依存する。ＶＢが低いほど、このトランジスタのコンダクタンスは低くなり、結果、ＶＣＯ周波数が低くなる（ＶＣもローである場合）。
【００２２】
本発明の様々な典型的な実施形態について説明する前に、従来のＶＣＯの構造を見直すことは有用であろう。図１を参照すると、先行技術に従った従来のＶＣＯの構造を示す図が示されている。ＶＣＯが、外側の輪の中に構成されているインバータの連なりや、この輪を横切ってノード同士を接続する１組のバイパス経路（回路）を含んでいることが分かる。これらのバイパス経路は、有効にされていると、インバータ中により小さい内部ループを形成する。
【００２３】
ＶＣＯ１００の外部の輪は５つのインバータ１１０乃至１１４から構成されている。インバータ１１０乃至１１４は、端子同士で接続されている。その結果、インバータのうちの１つへ入力される信号は、輪を通って循環され続ける。ＶＣＯは、また、５つのバイパス経路１２０乃至１２４を含んでいる。これらのバイパス経路の各々は、輪の中のノードのうちの２つの間で接続されている（「ノード」は、ここでは、外部の輪の中の連続するインバータ相互間の接続を指すために用いられている）。明確化のために、図１がバイパス経路１２０および１２２の各構成要素を示すのみであることに留意されるべきである。バイパス経路１２１、１２３、１２４は点線として描かれている。しかしながら、これらのバイパス経路がパス１２０および１２２と同一に形成されることが理解されるべきである。
【００２４】
各バイパス経路は、外部の輪の２つのノード間で直列接続されているインバータおよびトランジスタから構成されている。例えば、バイパス経路１２２はインバータ１３０およびトランジスタ１３１を含んでいる。バイパス経路のトランジスタはインバータに供給されるのと同じ電圧（ＶＣ）によって制御される。この電圧がローのとき（このことによって、単純なＶＣＯでは、周波数がより低い結果になる）、トランジスタのコンダクタンスは低く、したがって、バイパス経路は、効果がほとんど無いか全く無い。したがって、ＶＣＯ出力は、同じ、インバータの外部の輪を有する単純なＶＣＯと本質的に同じ周波数で振動する。制御電圧がハイのとき（それは単純なＶＣＯでは、周波数がより高い結果になる）、トランジスタのコンダクタンスは高い。よって、信号はバイパス経路を介してバイパスされ、信号が通過するループを事実上短くするとともに振動の周波数を増加させる。よって、ＶＣＯ出力信号は、外部の輪の中のインバータの数が少ない単純なＶＣＯと同様に、より高い周波数で振動する。
【００２５】
本明細書においてバイパス経路または他の回路が（例えば回路中のトランジスタにハイのまたはローのＶＣ信号を印加することによって）有効または無効にされることについての言及は、この回路が常に完全に有効なまたは無効の状態にされていることを意味することを意図されていないことに留意されるべきである。回路は、様々な程度だけ有効にされたり無効にされたりし得、その結果、回路は様々な量のコンダクタンスを生じ、このためその出力が結合される信号に対してより多くのまたはより少ない影響を及ぼす。
【００２６】
図１の従来のインターポレイティブＶＣＯは、選択的に動作してＶＣＯ出力信号が通過せねばならないインバータの輪を実効的に短くするとともに信号の最大周波数を増加することによって、ＶＣＯによって生成されることが可能な周波数の範囲を増加させる。他方、本発明の実施形態は、信号がインバータの外部の輪を通過する際に選択的に信号を遅くするための機構を従来の構造に加えることによって、生成されることが可能な周波数の範囲を広げる。
【００２７】
本明細書で説明されている例（従来技術および本発明の実施形態の両方）では５つのインバータを含んでいる外側の輪が用いられている一方、他の実施形態では異なる数のインバータ（例えば５、７、…）が用いられ得ることに留意されるべきである。外部の輪の３つのインバータが各バイパス経路の１つのインバータによってバイパスされるように本明細書において説明されているバイパス経路が外部の輪につながれている一方、他の実施形態では、外部の輪の中の異なる数のインバータがバイパスされ得ることにも留意されるべきである。
【００２８】
図２を参照すると、一実施形態に従ったインターポレイティブＶＣＯを示す図が示されている。ＶＣＯ２００は、図１の構造と同様に外部の輪の中で配置されているインバータ２１０乃至２１４の連なりを含んでいる。図１の構造のように、ＶＣＯ２００は、また、インバータ２１０乃至２１４の入力でのノードに接続されるバイパス経路２２０乃至２２４の組を含んでいる。
【００２９】
ＶＣＯ２００の構造は、インバータ２１０乃至２１４が相互に直接接続されておらず、代りに、対応する可変遅延ユニット２３０乃至２３４を介して相互に接続されている点において、従来のインターポレイティブＶＣＯの構造と異なる。すなわち、各インバータの出力は、輪の中の次のインバータの入力に供給される前に可変遅延ユニットの対応する１つを経由させられる。各可変遅延ユニットは、インバータの入力においてハイおよびローの電圧の間の信号の遷移を遅延させるとともにひいては信号が振動するレートを減少させるのに役立つことが可能な選択可能な量のコンダクタンスを提供する。
【００３０】
図２の実施形態では、各可変遅延ユニットは、１対のトランジスタから構成されている。各可変遅延ユニットは、実質的に同一に形成される（すなわち、各可変遅延ユニットは他の可変遅延ユニットと同じ構成要素を有している）。例えば、この実施形態では、各可変遅延ユニット（例えば２３０）は、高インピーダンスのＮＭＯＳトランジスタ（例えば２４１）および低インピーダンスのＮＭＯＳトランジスタ（例えば２４２）から構成されている。第１の制御信号（ＶＢ）は高インピーダンスのトランジスタ（例えば２４１）のゲートに印加される。また、第２の制御信号（ＶＣ）は低インピーダンスのトランジスタのゲートに印加される。この実施形態では、ＶＣは、バイパス経路（例えば２２２）のトランジスタ（例えば２５０）と同様にインバータの外部の輪に印加されるのと同じ制御電圧である。ＶＢは、この実施形態では個別の信号であるとともに高インピーダンスのトランジスタのコンダクタンスを制御するために選択的に生成される。
【００３１】
図２の実施形態において、ＶＣがハイのとき、各バイパス経路（２２０乃至２２４）は有効とされている。よって、ＶＣＯは事実上短くされたインバータ・ループを用いて動作する。上に説明されているように、このことによって、バイパス経路無しの単純なＶＣＯに比べて、ＶＣＯ出力信号の周波数が増加する。この場合、可変遅延ユニットの影響を最小化することが望ましい。そこで、ＶＣは、低インピーダンスのトランジスタ（例えば２４２）にも印加される。よって、ＶＣがハイのとき、低インピーダンスのトランジスタがオンされ、そのコンダクタンスを増加するとともに高インピーダンスのトランジスタ（例えば２４１）を事実上バイパスする。よって、ＶＣＯ２００の出力はその最大の周波数で振動する。この周波数は、可変遅延ユニットの追加された構成要素ゆえに同様の従来のＶＣＯ（例えば１００）の最大周波数よりも幾らか少ないかもしれない。
【００３２】
ＶＣがローのとき、バイパス経路のトランジスタがオフされて、その結果、バイパス経路が無効にされる。よって、ＶＣＯは、外部の輪の中のインバータ（２１０乃至２１４）の連なりの全てを用いて動作する。単純なＶＣＯでは、ローの制御電圧（ＶＣ）によって、ＶＣＯ出力信号はその最小の周波数で振動する。図２のＶＣＯでは、ローのＶＣ電圧によって低インピーダンスのトランジスタ（例えば２４２）はオフし、その結果、外部の輪の中の１つのインバータから次のインバータまでに流れる電流は対応する高インピーダンスのトランジスタ（例えば２４１）を通って流れなければならない。このトランジスタのコンダクタンスが低いほど、輪の中の後続のインバータの入力の電圧の変化が遅くなるとともにＶＣＯ出力信号の振動の周波数は低くなる。
【００３３】
高インピーダンスのトランジスタ（例えば２４１）のコンダクタンスは制御電圧ＶＢに依存する。制御電圧ＶＢは、また、バイアス電圧と呼ばれ得る。バイアス電圧は様々な方法で生成され得る。一実施形態では、バイアス電圧は図３に示されているような回路によって生成される。バイアス電圧生成器３００は、マルチプレクサ３１０および直列の抵抗器３２０乃至３２４を含んでいる。図において４つの抵抗のみが描かれているが、あらゆる数の抵抗が用いられ得る。同様に、各抵抗３２０乃至３２４は同じ抵抗値を有しているが、抵抗が同一であることは必須ではない。
【００３４】
抵抗３２０乃至３２４は供給電圧（ＶＤＤ）および接地の間に直列接続されて分圧器を形成する。タップは、ＶＤＤと接地との間だけでなく抵抗相互間のノードにおいて設けられている。これらのタップはマルチプレクサ３１０への入力として設けられている。抵抗３２０乃至３２４は同一であるので、マルチプレクサ３１０に供給される電圧は、０からＶＤＤまでで段階状に分けられる。例えば、Ｎ個の抵抗がある場合、マルチプレクサ３１０へ入力される電圧は、０、１／Ｎ×ＶＤＤ、２／Ｎ×ＶＤＤ、…、（Ｎ−１）／Ｎ×ＶＤＤ、ＶＤＤである。選択信号（ＳＥＬ［Ｎ：０］）もマルチプレクサ３１０へ入力されて、これらの電圧のうちの１つがＶＢとして出力されるように選択を制御する。
【００３５】
この実施形態中の可変遅延ユニットの高インピーダンスのトランジスタが代替的な実施形態において次のインバータの入力で生成される信号遷移を遅延させる役目をする他の構成要素（遅延構成要素）によって置換され得ることに留意されたい。例えば、１つの代替的な実施形態では、高インピーダンスのトランジスタの代わりに抵抗が用いられ得る。他の実施形態では、他のタイプの遅延構成要素が使用されることが可能である。
【００３６】
可変遅延ユニットを含んでいるＶＣＯの別の実施形態が、図４に示されている。この実施形態では、ＶＣＯ４００は、やはり、図１の従来のＶＣＯと同様に、インバータの外部の輪と１組のバイパス経路を含んでいる。ＶＣＯ４００は、また、バイパス経路と並列にインバータの外部の輪に接続される１組の可変遅延ユニットを含んでいる。組み合わされたバイパスと可変遅延回路は、正の（よって、従来のインターポレイティブＶＣＯでのように振動の周波数を増加させる）または負の（よって、振動の周波数を減少させる）利得を生成する。
【００３７】
図４を参照すると、ＶＣＯ４００の外部の輪はインバータ４１０乃至４１４を含んでいる。インバータ４１０乃至４１４は、他のＶＣＯ構造と同様に循環的に直列に接続されている。ＶＣＯ４００は、また、外部の輪のノード相互間で接続されてＶＣＯの中に内部ループを形成するバイパス経路４２０乃至４２４の組を含んでいる。各バイパス経路は、インバータ（例えば４３２）と直列のトランジスタ（例えば４３１）から構成されている。トランジスタはＶＣによって制御される。その結果、ＶＣがハイのとき、バイパス経路は有効にされて振動の周波数を増加させ、また、ＶＣがローのとき、バイパス経路は無効にされている。
【００３８】
上で触れたように、この実施形態中の可変遅延ユニットは外部の輪のインバータ相互間に位置しない代わりに、バイパス経路と並列に位置する。各バイパス経路に、対応する可変遅延ユニットが存在する。明確化のために、可変遅延ユニットのうちの１つ（４５０）だけが、図の中で明示的に描かれている。この図では、外部の輪の１対のノード間の点線は、それぞれ、バイパス経路および対応する可変遅延ユニットを表わしている。
【００３９】
図４に示されているように、各可変遅延ユニット（例えば４５０）はトランジスタ（例えば４６１）およびバッファ（例えば４６２）から構成されている。可変遅延ユニット４５０がインバータの代わりにバッファを用いるので、可変遅延ユニット４５０を通る信号はバイパス経路４２０を通る信号に対して反転している。各信号の影響は、対応するトランジスタ（バイパス経路用の４３２および可変遅延ユニット用の４６１）によって制御される。 
トランジスタ４６１は、トランジスタ４３２と同様に、ＶＣによって制御される。しかしながら、トランジスタ４６１はＶＣがローのときにオンされるＰＭＯＳトランジスタである。他方、トランジスタ４３２は、ＶＣがローのときにオフされるＮＭＯＳトランジスタである。よって、ＶＣがハイのときはバイパス経路４２０の影響が支配的であって、また、ＶＣがローのときは可変遅延ユニット４５０の影響が支配的である。
【００４０】
バイパス経路が（最大の大きさがＧｍの）正の利得を有すると考えられる場合、可変遅延ユニットは、負の利得（ここでは、最大の大きさがＧｍ／ｋ）を持つと考えることができる。制御電圧（ＶＣ）が変化させられるに連れて、各バイパス経路および対応する可変遅延ユニットを合成利得は、＋Ｇｍから−Ｇｍ／ｋまで変動する。ＶＣがハイのとき、利得は高く（例えば＋Ｇｍ）、またＶＣＯの振動の周波数は高い。ＶＣがローのとき、利得は低く（例えば、−Ｇｍ／ｋ）、またＶＣＯの振動の周波数は低い。（ｋは広範囲の値を持ち得るが、シミュレートされた結果がｋ＞１について最良であったことに留意されるべきである。）
図５を参照すると、別の代替的な実施形態が示されている。このＶＣＯは、やはり、従来のインターポレイティブＶＣＯで見られるように、１組のバイパス経路を有する直列接続されたインバータの輪を用いている。この実施形態では、可変遅延ユニットはバイパス経路と並列に位置しておらず、代わりに、外部の輪の中の各インバータの周囲に代替経路を形成するために用いられている。換言すれば、可変遅延ユニットの信号経路はインバータの対応する１つへの入力で開始し、このインバータの出力で終了する。可変遅延ユニットの信号経路を通過するのに必要な時間は信号がインバータを介して伝播するのに必要な時間より長い。よって、可変遅延ユニットはインバータの出力での信号遷移を遅らせる。
【００４１】
図５に示されているように、ＶＣＯ５００はインバータ５１０乃至５１４を含んでいる。インバータ５１０乃至５１４は、端子同士を直列接続されて輪を形成している。ＶＣＯ５００は、また、バイパス経路５２０乃至５２４を含んでいる。バイパス経路５２０乃至５２４は、従来のＶＣＯと同様に輪のノード相互間（すなわち、輪のインバータの相互接続点の相互間）で接続される。最後に、ＶＣＯ５００は１組の可変遅延ユニット５５０乃至５５４を含んでいる。各可変遅延ユニットは、インバータの対応する１つと並列に外部の輪に接続されている。例えば、可変遅延ユニット５５０はインバータ５１０と並列に輪に接続されている。
【００４２】
この実施形態中の各可変遅延ユニットは、３つのインバータ５６１乃至５６３のような奇数個のインバータを含んでいる。これらのインバータは直列接続されている。トランジスタ５６５は、また、インバータ５６１乃至５６３に直列接続されている。可変遅延ユニット５５０によって形成されている信号経路は、インバータ５１０の入力に接続されている入力端、およびインバータ５１０の出力に接続されている出力端を有している。代替的な実施形態では、異なる数のインバータが用いられることが可能であること、またはインバータが１つ以上の遅延素子との組合せで用いられて信号遷移を遅らせることが可能であることに留意されたい。
【００４３】
トランジスタ５６５はＰＭＯＳトランジスタである。制御電圧ＶＣがトランジスタ５６５のゲートに印加されて可変遅延ユニットを通って流れる電流の量を制御する。トランジスタ５６５は、ＰＭＯＳトランジスタであるので、ＶＣがハイのときにオフされ、ＶＣがローのときにオンされる。よって、ＶＣがハイのときに、より小さな影響を有し、より高い振動周波数が生成される。ＶＣがローのとき、より低い振動周波数が、インバータの外部の輪によって通常生成され、トランジスタ５６５はオンされ、その結果、可変遅延ユニットがインバータ５１０と５１１の間のノードにおける信号に対してより多くの影響を有する。可変遅延ユニット５５０によって生成される信号がインバータ５１０によって生成される信号に対して遅れるので、インバータ５１１の入力での信号遷移は、可変遅延ユニット５５０が無い場合よりも遅れる。よって、ＶＣＯ５００の振動周波数は、可変遅延ユニットのない類似のＶＣＯより低い。
【００４４】
先に触れたように、上に説明されているインターポレイティブＶＣＯは、従来のデザインを用いることで可能なものよりもはるかに広い範囲の周波数を生成することができる。このことが、図６および図７において示されている。これらの図は、様々なインターポレイティブＶＣＯ構造のシミュレーションの結果を示している。図６は、説明されているＶＣＯ構造の各々の振動周波数を制御電圧ＶＣの関数として示す表である。図７は、図６の表に含まれているデータのグラフである。
【００４５】
図６は、図１、図２、図４、図５の各々のための列を含んでいる。上で触れたように、図１は従来の先行技術のインターポレイティブＶＣＯ構造を示している。図２、図４、図５は、本インターポレイティブＶＣＯの３つの異なる実施形態を示している。従来のＶＣＯ構造が（ＶＣ＝０において）６．６２ＧＨｚから（ＶＣ＝１において）１６．１３ＧＨｚに及ぶ周波数を生成することができることが見て取れる。他方、図２、図４、図５のＶＣＯは、それぞれ、２．６５ＧＨｚから１２．５ＧＨｚ、１．９２ＧＨｚから１３．１６ＧＨｚ、１．７７ＧＨｚから１３．１３ＧＨｚまで変化する周波数を生成することができる。上で指摘されているように、図７は各ＶＣＯデザインによって達成されることが可能な周波数の範囲を視覚的に示している。
【００４６】
従来のインターポレイティブＶＣＯ構造は本システムより、振動の最大周波数がより高いが、本質的に振動の最小周波数もより高い。よって、最小周波数で除された最大周波数によって定義される周波数範囲は、従来の構造について、２．４４である。図２、図４、図５のＶＣＯ構造についての周波数範囲は、それぞれ、４．７３、６．８５、７．４２である。これらの範囲は、従来のデザインの範囲より、明らかに、はるかに広い。
【００４７】
当業者は、様々な異なる技術および技法のあらゆるものを用いて、情報および信号が表現され得ることを理解するであろう。例えば、上の説明を通じて言及されるデータ、情報、信号等は、電圧、電流、電磁波等によって表現され得る。
【００４８】
本明細書に開示の実施形態との関連で説明された様々な説明用の論理ブロック、モジュール、回路は、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）またはその他の論理デバイス、ディスクリー・ゲートまたはトランジスタ・ロジック、ディスクリート・ハードウェア部品、または本明細書において説明されている機能を実行するように設計されたこれらのあらゆる組合せとともに実現および実行されることが可能である。
【００４９】
本発明によってもたらされる利益および利点は、具体的な実施形態に関して上に記載された。これらの利益および利点、およびこれらの利益および利点を生み出すまたはよりはっきりしたものとする要素および限定事項は、いずれも、請求項のいずれかまたは全ての限定的な、必要な、必須の特徴と解釈されるべきではない。本明細書で用いられているように、「具備する」という文言またはその変形体は、これらの文言に先行する要素および限定事項を非排他的に含むものとして解釈されることが意図されている。よって、要素の組を具備するシステム、方法または他の実施形態は、これらの要素のみに限定されるのではなく、明白に列挙されていないまたは請求項に記載の実施形態に本来備わっている他の要素を含み得る。
【００５０】
開示された実施形態のここまでの説明は、当業者が本発明を実行および使用することを可能にするために提供される。これらの実施形態に対する様々な変形は、当業者にとって容易に明らかとなり、本明細書で定義されている包括的な原理は、本発明の思想および範疇から逸脱することなく他の実施形態に適用されてよい。よって、本発明は、本明細書に示す実施形態に限定されることが意図されるのではなく、本明細書に開示されまた請求項内で列挙される原理および新規な特徴に従った最も広い範疇に一致するべきである。
【００５１】
また、この発明は以下の実施態様を取り得る。
【００５２】
（１）直列接続されたインバータの輪と、前記直列接続されたインバータの輪に接続され、選択的に有効にされるように構成され、有効にされているときに前記直列接続されたインバータの１つ以上をバイパスするように各々が構成された、複数のバイパス回路と、前記直列接続されたインバータの対応する１つの入力における信号の遷移を可変の量だけ遅延させるように各々が構成された複数の可変遅延ユニットと、を具備する、電圧制御発振器。
【００５３】
（２）各可変遅延ユニットは、前記直列接続されたインバータのうちの連続する１対の間に接続され、各可変遅延ユニットは、選択的に有効にされるように構成され、各可変遅延ユニットは、前記直列接続されたインバータのうちの連続する１対の間に可変のコンダクタンスを提供するように構成される、（１）の電圧制御発振器。
【００５４】
（３）各可変遅延ユニットは、第１トランジスタと遅延構成要素とを具備し、前記第１トランジスタおよび前記遅延構成要素は、前記可変遅延ユニットの入力と前記可変遅延ユニットの出力との間に並列に接続される、（２）の電圧制御発振器。
【００５５】
（４）前記遅延構成要素は、第２トランジスタを具備し、制御電圧ＶＣが、前記第１トランジスタのゲートに印加され、バイアス電圧ＶＢが、前記第２トランジスタのゲートに印加される、（３）の電圧制御発振器。
【００５６】
（５）前記第１トランジスタは、低インピーダンスのトランジスタを具備し、前記第２トランジスタは、高インピーダンスのトランジスタを具備する、（４）の電圧制御発振器。
【００５７】
（６）前記可変遅延ユニットは、選択可能なバイアス電圧を生成するように構成されたバイアス電圧生成器をさらに具備する、（４）の電圧制御発振器。
【００５８】
（７）前記バイアス電圧生成器は、マルチプレクサを具備し、複数の相違する電圧が前記マルチプレクサに入力され、バイアス制御信号が前記マルチプレクサの制御入力に印加されて前記複数の入力電圧のうちの１つを選択するとともに前記選択された入力電圧を前記バイアス電圧として出力する、（６）の電圧制御発振器。
【００５９】
（８）前記遅延構成要素は抵抗を具備する、（３）の電圧制御発振器。
【００６０】
（９）各可変遅延ユニットは、前記バイパス回路の対応する１つと並列に、前記前記直列接続されたインバータの輪に接続され、前記可変遅延ユニットは、前記対応するバイパス回路の利得と反対の利得を有する、（１）の電圧制御発振器。
【００６１】
（１０）前記可変遅延ユニットはバッファを具備する、（９）の電圧制御発振器。
【００６２】
（１１）前記バイパス回路は、インバータを具備し、前記バッファの前記利得は、前記インバータの利得と反対である、（１０）の電圧制御発振器。
【００６３】
（１２）前記バイパス回路は、前記インバータと直列接続された第１トランジスタをさらに具備し、前記可変遅延ユニットは、前記バッファと直列接続された第２トランジスタをさらに具備し、前記第１、第２トランジスタは、前記第１トランジスタのコンダクタンスが前記第２トランジスタのコンダクタンスが減少したときに増加するとともに前記第２トランジスタのコンダクタンスが増加したときに減少するように制御される、（１１）の電圧制御発振器。
【００６４】
（１３）前記第１、第２トランジスタのうちの一方はＰＭＯＳトランジスタであり、前記第１、第２トランジスタのうちの他方はＮＭＯＳトランジスタであり、前記制御電圧ＶＣは、前記第１、第２トランジスタの両方のゲートに印加される、（１２）の電圧制御発振器。
【００６５】
（１４）各可変遅延ユニットは、前記可変遅延ユニットの入力が前記インバータの入力と接続されるとともに前記可変遅延ユニットの出力が前記インバータの出力と接続されるように前記直列接続されたインバータの１つと並列に接続され、各可変遅延ユニットは、選択的に有効にされるように構成され、各可変遅延ユニットは、前記可変遅延ユニットへ入力される信号をこの信号がインバータによって遅延される量より大きな量だけ遅延させるように構成される、（１）の電圧制御発振器。
【００６６】
（１５）各可変遅延ユニットは、前記可変遅延ユニットの前記入力と前記出力との間に直列接続された複数のインバータを具備する、（１４）の電圧制御発振器。
【００６７】
（１６）各可変遅延ユニットは、前記可変遅延ユニットの前記入力と前記出力との間で前記複数のインバータと直列接続された遅延ユニット・トランジスタをさらに具備する、（１５）の電圧制御発振器。
【００６８】
（１７）各バイパス回路は、バイパス・トランジスタと直列のインバータを具備し、前記遅延ユニットおよびバイパス・トランジスタは、前記遅延ユニット・トランジスタのコンダクタンスが、前記バイパス・トランジスタのコンダクタンスが減少したときに増加するとともに前記バイパス・トランジスタのコンダクタンスが増加したときに減少するように制御される、（１６）の電圧制御発振器。
【００６９】
（１８）各可変遅延ユニットは、前記可変遅延ユニットの前記入力と前記出力との間で直列接続された少なくとも１つのインバータおよび１つ以上の遅延構成要素を具備する、（１４）の電圧制御発振器。
【図面の簡単な説明】
【００７０】
【図１】先行技術に従った従来のＶＣＯの構造を示す図。
【図２】本発明の一実施形態に従ったインターポレイティブＶＣＯを示す図。
【図３】本発明の１つの実施形態に従った、インターポレイティブＶＣＯでの使用に適するバイアス電圧生成器を示す図。
【図４】本発明の代替的な実施形態に従ったインターポレイティブＶＣＯを示す図。
【図５】本発明の別の代替的な実施形態に従ったインターポレイティブＶＣＯを示す図。
【図６】説明されているＶＣＯ構造の各々の振動数を、制御電圧ＶＣの関数として示す表。
【図７】図６の表に含まれているデータのグラフ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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