(57)【要約】【課題】メモリセルの高集積化を損なわず、ＦＮトンネル電流を利用して電荷蓄積層への電荷の注入を行うことができるNOR型不揮発性半導体メモリを提供する。【解決手段】半導体基板上に島状半導体層が形成され、島状半導体層は、その上部に形成されたドレイン拡散層と、その下部に形成されたソース拡散層と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートを有する不揮発性半導体メモリセルを行列状に配列し、ドレイン拡散層に接続されたビット線を列方向に配線し、制御ゲート線を行方向に配線し、ソース拡散層に接続されたソース線を列方向に配線することを特徴とする不揮発性半導体メモリにより、上記課題を解決する。【選択図】図６
2008021781.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の列方向に整列したメモリセルのソース領域を相互に接続するよう列方向に配線された複数のソース線と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、前記ソース線とは異なる層において列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
を含んで構成された不揮発性半導体メモリ。
【請求項２】
ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の列方向に整列したメモリセルのソース領域を相互に接続するよう列方向に配線された複数のソース線と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、前記ソース線とは異なる層において列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
前記行列のｐ行（ｐ＜ｎ）置きに１行ずつ形成されたトランジスタであって、ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、それぞれのソース領域が自己の属する列の前記ソース線と接続された複数のトランジスタと、
同じ行に整列した前記トランジスタのゲートを相互に接続するよう行方向に配線されたリード線と、
同じ行に整列した前記トランジスタのドレイン領域を相互に接続する共通ソース線と、
を含んでいる不揮発性半導体メモリ。
【請求項３】
前記各トランジスタのソース領域、チャネル領域及びドレイン領域のそれぞれは、前記各メモリセルのソース領域、チャネル領域及びドレイン領域のそれぞれと同時に形成されたものである、請求項２に記載の不揮発性半導体メモリ。
【請求項４】
請求項２又は３に記載した不揮発性半導体メモリの書き込み方法であって、
選択したビット線及びソース線に０Ｖまたは正の第一電圧を印加し、非選択のビット線及びソース線に正の第一電圧を印加し、選択した制御ゲート線に正の第二電圧を印加し、非選択の制御ゲート線に０Ｖを印加し、前記リード線に０Ｖを印加し、共通ソース線に正の第一電圧の半分の正の第三電圧を印加して、選択したメモリセルの電荷蓄積層にＦＮトンネル電流を利用して電荷の注入を行う、不揮発性半導体メモリの書き込み方法。
【請求項５】
請求項２又は３に記載した不揮発性半導体メモリの読み出し方法であって、
選択した制御ゲート線に正の第一電圧を印加し、非選択の制御ゲートに０Ｖを印加し、ソース線に０Ｖを印加し、選択したビット線に正の第二電圧を印加し、非選択のビット線、共通ビット線に０Ｖを印加し、リード線に正の第三電圧を印加して、選択したメモリセルからデータを読み出す、不揮発性半導体メモリの読み出し方法。
【請求項６】
請求項２又は３に記載の不揮発性半導体メモリの消去方法であって、
全てのビット線及び全てのソース線に正の第一電圧を印加し、全ての制御ゲート線に０Ｖを印加し、全ての共通ソース線及びリード線に正の第一電圧を印加して、全てのメモリセルのデータを一括消去する、不揮発性半導体メモリの消去方法。
【請求項７】
請求項２又は３に記載の不揮発性半導体メモリの消去方法であって、
全てのビット線及びソース線に正の第一電圧を印加し、選択した制御ゲート線に０Ｖを印加し、非選択の制御ゲート線に正の第二電圧を印加し、全ての共通ソース線及びリード線に正の第一電圧を印加して、選択した制御ゲート線に接続されたメモリセルのデータを一括消去する、不揮発性半導体メモリの消去方法。
【請求項８】
請求項２又は３に記載の不揮発性半導体メモリの消去方法であって、
選択したビット線及びソース線に正の第一電圧を印加し、非選択のビット線及びソース線に正の第二電圧を印加し、全ての制御ゲート線に０Ｖを印加し、全てのリード線に正の第二電圧を印加し、全ての共通ソース線に正の第一電圧と正の第二電圧の和の半分の正の第三電圧を印加して、選択したビット線に接続されたメモリセルのデータを一括消去する、不揮発性半導体メモリの消去方法。
【請求項９】
請求項２又は３に記載の不揮発性半導体メモリの消去方法であって、
選択したビット線及びソース線に正の第一電圧を印加し、非選択のビット線及びソース線に正の第二電圧を印加し、選択した制御ゲート線に０Ｖを印加し、非選択の制御ゲート線に正の第二電圧を印加し、リード線に正の第二電圧を印加し、共通ソース線に正の第一電圧と正の第二電圧の和の半分の正の第三電圧を印加して、選択したメモリセルのデータを消去する、不揮発性半導体メモリの消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体メモリ及びその駆動方法に関するものである。
【背景技術】
【０００２】
制御ゲートと電荷蓄積層を有するＮＯＲ型フラッシュメモリのメモリセルにおいて、ホット・エレクトロンを利用して電荷蓄積層への電荷の注入を行うＭＯＳトランジスタ構造のものが公知となっている（例えば、非特許文献１参照）。この電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。例えば、電荷蓄積層に浮遊ゲートを用いたＮチャネルのメモリセルの場合、浮遊ゲートに電荷を注入するには、制御ゲートとドレイン拡散層に高電圧を与え、ソース拡散層と、半導体基板とを接地する。このとき、ソース・ドレイン間の電圧によって、半導体基板の電子のエネルギーを高め、トンネル酸化膜のエネルギー障壁を乗り越えさせて電荷蓄積層に注入する。この電荷注入によりメモリセルのしきい値電圧は正方向に移動する。ソース・ドレイン間を流れる電流のうち、電荷蓄積層に注入される比率は小さい。そのため、書き込みに必要な電流がセル当たり１００μＡオーダーとなり、書き込みの高速化に向かない。
【０００３】
図１、図２は、それぞれ、上記文献に示されている従来のＮＯＲ型フラッシュメモリのメモリセルアレイの等価回路とレイアウトである。メモリセルは、行列状に配列される。ビット線（ＢＬ１、ＢＬ２、・・・）を列方向（図１、図２の縦方向）に配線し、制御ゲート線（ＷＬ１、ＷＬ２、・・・）を行方向（図１、図２の横方向）に配列し、ソース線を行方向に配列し、制御ゲート線に接続するメモリセルの全てのソース拡散層にソース線（ＳＬ）を接続する。
【０００４】
近年の半導体技術の進歩、特に微細加工技術の進歩により、フラッシュメモリのメモリセルの小型化と大容量化が急速に進んでいる。ＮＯＲ型のフラッシュメモリでは、上記の書き込み方式を採用するために、短チャネル効果によるリーク電流が増大し、正常にデータを読み書きできなくなり、メモリセルのゲート長を縮小することが難しくなってきた。
【０００５】
これに対し、制御ゲートと電荷蓄積層を有するＮＡＮＤ型のフラッシュメモリのメモリセルにおいて、ＦＮ（Fowler-Nordheim）トンネル電流を利用して電荷蓄積層への電荷の注入を行うＭＯＳトランジスタ構造のものが公知となっている（例えば、特許文献１参照）。電荷蓄積層に浮遊ゲートを用いたＮチャネルのメモリセルの場合、浮遊ゲートに電荷を注入するには、制御ゲートにメモリセルに垂直な方向の電圧を印加することで電子を浮遊ゲートに注入できる。このとき、浮遊ゲートに電子を注入するメモリセルのソース・ドレインは接地される。一方、浮遊ゲートに電子を注入しないメモリセルのソース・ドレインは同じ正電圧が印加され、メモリセルに対する書き込みは阻止される。このＮＡＮＤ型のフラッシュメモリでは、メモリセルのソース・ドレイン間に電圧を印加する必要がない。このため、ＦＮトンネル電流を利用して電荷蓄積層への電荷の注入を行うフラッシュメモリは、ホット・エレクトロンを利用して電荷蓄積層への電荷の注入を行うフラッシュメモリに比べると、メモリセルのゲート長を縮小しやすい。さらに、ＦＮトンネル電流を用いて電荷蓄積層への電荷の注入を行うフラッシュメモリは、チャネル全面での両方向書き込み・消去動作が可能であるため、高速な書き込み動作、高信頼性を同時に実現できる（例えば、非特許文献２参照）。
【０００６】
そこで、ＮＯＲ型フラッシュメモリで、ＦＮトンネル電流を利用して電荷蓄積層への電荷の注入を行うことが必要となる。
【０００７】
しかしながら、図１に示す従来のＮＯＲ型フラッシュメモリの等価回路を用いて、ＦＮトンネル電流を利用して電荷蓄積層への電荷の注入を、選択した１つのメモリセルに対して行うことは困難である。制御ゲート線に高電圧が印加されると、制御ゲート線に接続された全てのメモリセルが導通し、ソース線は制御ゲート線に接続するメモリセル全てに接続しているため、全てのビット線が短絡するからである。そこで、従来の平面型メモリセルを用い、メモリセルのソースに接続するソース線を列方向に配線する。このときのＮＯＲ型フラッシュメモリのメモリセルアレイの等価回路とレイアウトを、それぞれ図３、図４に示す。この図４に示すように、ソース線、ビット線が同じ配線層に配置されるため、メモリセル面積は、ホット・エレクトロンを利用する場合と比べて二倍以上となる。
【０００８】
【特許文献１】特開平１−１７３６５２号公報
【非特許文献１】T. Tanzawa, Y. Takano, T. Taura, and S. Atsumi, IEEE J.Solid-State Circuits, Vol.35, no.10, p.1415-1421, 2000.
【非特許文献２】T. Endoh, R. Shirota, S. Aritome, and F. Masuoka, IEICE Transactions on Electron, Vol.E75-C, no.11, pp.1351-1357, Nov. 1992.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、この発明は、メモリセルの高集積化を損なわず、ＦＮトンネル電流を利用して電荷蓄積層への電荷の注入を行うことができるＮＯＲ型不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の不揮発性半導体メモリは、ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の列方向に整列したメモリセルのソース領域を相互に接続するよう列方向に配線された複数のソース線と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、前記ソース線とは異なる層において列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
を含んで構成されたものである。
【００１１】
また、本発明の不揮発性半導体メモリは、ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、さらに、前記チャネル領域の外側にゲート絶縁膜を介して形成された電荷蓄積層と、当該電荷蓄積層の外側に絶縁層を介して当該電荷蓄積層を覆うように形成された制御ゲートとを有するメモリセルが、前記基板上にｎ行ｍ列の行列状に配置された不揮発性半導体メモリであって、
前記行列の列方向に整列したメモリセルのソース領域を相互に接続するよう列方向に配線された複数のソース線と、
前記列方向に整列したメモリセルのドレイン領域を相互に接続するよう、前記ソース線とは異なる層において列方向に配線された複数の平行なビット線と、
前記列方向に実質的に直交する行方向に整列したメモリセルの制御ゲートを相互に接続するよう行方向に配線された複数のゲート線と、
前記行列のｐ行（ｐ＜ｎ）置きに１行ずつ形成されたトランジスタであって、ソース領域、チャネル領域及びドレイン領域が基板側からこの順に形成され、それぞれのソース領域が自己の属する列の前記ソース線と接続された複数のトランジスタと、
同じ行に整列した前記トランジスタのゲートを相互に接続するよう行方向に配線されたリード線と、
同じ行に整列した前記トランジスタのドレイン領域を相互に接続する共通ソース線と、
を含んで構成されたものである。
【００１２】
また、本発明の不揮発性メモリは、前記各トランジスタのソース領域、チャネル領域及びドレイン領域のそれぞれは、前記各メモリセルのソース領域、チャネル領域及びドレイン領域のそれぞれと同時に形成されたものを含んで構成されたものである。
【００１３】
本発明の方法は、第２の発明である不揮発性半導体メモリの書き込み方法であって、選択したビット線及びソース線に０Ｖまたは正の第一電圧を印加し、非選択のビット線及びソース線に正の第一電圧を印加し、選択した制御ゲート線に正の第二電圧を印加し、非選択の制御ゲート線に０Ｖを印加し、前記リード線に０Ｖを印加し、共通ソース線に正の第一電圧の半分の正の第三電圧を印加して、選択したメモリセルの電荷蓄積層にＦＮトンネル電流を利用して電荷の注入を行うものである。
【００１４】
また、本発明の方法は、第２の発明である不揮発性半導体メモリの読み出し方法であって、選択した制御ゲート線に正の第一電圧を印加し、非選択の制御ゲートに０Ｖを印加し、ソース線に０Ｖを印加し、選択したビット線に正の第二電圧を印加し、非選択のビット線、共通ビット線に０Ｖを印加し、リード線に正の第三電圧を印加して、選択したメモリセルからデータを読み出す、不揮発性半導体メモリの読み出し方法である。
【００１５】
また、本発明の方法は、第２の発明である不揮発性半導体メモリの消去方法であって、全てのビット線及び全てのソース線に正の第一電圧を印加し、全ての制御ゲート線に０Ｖを印加し、全ての共通ソース線及びリード線に正の第一電圧を印加して、全てのメモリセルのデータを一括消去する、不揮発性半導体メモリの消去方法である。
【００１６】
また、本発明の方法は、第２の発明である記載の不揮発性半導体メモリの消去方法であって、全てのビット線及びソース線に正の第一電圧を印加し、選択した制御ゲート線に０Ｖを印加し、非選択の制御ゲート線に正の第二電圧を印加し、全ての共通ソース線及びリード線に正の第一電圧を印加して、選択した制御ゲート線に接続されたメモリセルのデータを一括消去する、不揮発性半導体メモリの消去方法である。
【００１７】
また、本発明の方法は、第２の発明である不揮発性半導体メモリの消去方法であって、選択したビット線及びソース線に正の第一電圧を印加し、非選択のビット線及びソース線に正の第二電圧を印加し、全ての制御ゲート線に０Ｖを印加し、全てのリード線に正の第二電圧を印加し、全ての共通ソース線に正の第一電圧と正の第二電圧の和の半分の正の第三電圧を印加して、選択したビット線に接続されたメモリセルのデータを一括消去する、不揮発性半導体メモリの消去方法である。
【００１８】
また、本発明の方法は、第２の発明である不揮発性半導体メモリの消去方法であって、選択したビット線及びソース線に正の第一電圧を印加し、非選択のビット線及びソース線に正の第二電圧を印加し、選択した制御ゲート線に０Ｖを印加し、非選択の制御ゲート線に正の第二電圧を印加し、リード線に正の第二電圧を印加し、共通ソース線に正の第一電圧と正の第二電圧の和の半分の正の第三電圧を印加して、選択したメモリセルのデータを消去する、不揮発性半導体メモリの消去方法である。
【発明の効果】
【００１９】
この発明によれば、ビット線とソース線は、不揮発性半導体メモリセルを上から見たときに重なるように配置することができるため、メモリセルの面積を増加させずに平行に形成することができる。制御ゲート線に高電圧が印加されると、制御ゲート線に接続された全てのメモリセルが導通する。ビット線に対してソース線が平行に形成されているため、ビット線とソース線に同電圧を印加することができる。すなわち、ＦＮトンネル電流を利用して電荷蓄積層への電荷の注入を、選択した１つのメモリセルに対して行うことが可能となる。ソース線は拡散層で形成されるため高抵抗となる。そこで、ビット線とソース線に接続された所定数（例えば６４個）のメモリセル毎に１個のトランジスタを配置し、そのトランジスタを介してソース線を共通ソース線に接続することにより、ソース拡散層の低抵抗化が可能となり、高速読み出しが可能となる。
【発明を実施するための最良の形態】
【００２０】
この発明に係る不揮発性半導体メモリは、半導体基板上に形成された多数の島状半導体層を含む。島状半導体層は、その上部に形成されたドレイン拡散層と、その下部に形成されたソース拡散層と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートを有する不揮発性半導体メモリセルからなる。そして、全体として、この不揮発性半導体メモリセルを行列状に配列するとともに、ドレイン拡散層に接続されたビット線を列方向に配線し、制御ゲート線を行方向に配線し、ソース拡散層に接続されたソース線を列方向に配線した構造である。
【００２１】
また、この発明の不揮発性半導体メモリにおいて、ビット線とソース線に接続された所定数（例えば６４個）のメモリセル毎に１個のトランジスタを配置し、そのトランジスタのゲートに接続されたリード線を行方向に配線し、そのトランジスタのソースにソース線を接続し、そのトランジスタのドレインに接続された共通ソース線を行方向に配線する。したがって、この不揮発性半導体メモリをｎ行ｍ列の行列と考えたときに、前記トランジスタは例えば６４行置きに１行ずつ形成され、そのソース領域は自己の属する列のソース線と接続される。さらに、このトランジスタの同じ行に整列した前記トランジスタのゲートはリード線によって相互に接続され、同じ行に整列した前記トランジスタのドレイン領域は、共通ソース線によって相互に接続される。
【００２２】
この発明の駆動方法は、選択したビット線とソース線に０Ｖまたは正の第一電圧を印加し、非選択のビット線とソース線に正の第一電圧を印加し、選択した制御ゲート線に正の第二電圧を印加し、非選択の制御ゲート線に０Ｖを印加することで、選択したメモリセルにＦＮトンネル電流を利用して電荷蓄積層へ電荷の注入を行うことができる。このとき、リード線に０Ｖを印加することで共通ソース線とソース線を電気的に絶縁する。また、共通ソース線に正の第一電圧の半分の電圧を印加することで、共通ソース線とソース線を接続するトランジスタのソース・ドレイン間の耐圧を、正の第一電圧の半分にすることができる。
【００２３】
この発明の駆動方法は、選択した制御ゲート線に正の第一電圧を印加し、非選択の制御ゲートに、０Ｖを印加し、ソース線に０Ｖを印加し、選択したビット線に正の第二電圧を印加することで、選択したメモリセルを読み出すことができる。このとき、非選択のビット線、共通ビット線に０Ｖを印加し、リード線に正の第三電圧を印加することで、ビット線とソース線に接続された一個以上の複数個のメモリセル毎に配置されたトランジスタを介してソース線が共通ソース線に接続することにより、ソース拡散層の低抵抗化が可能となり、高速読み出しが可能となる。
【００２４】
この発明の駆動方法は、ビット線とソース線に正の第一電圧を印加し、制御ゲート線に０Ｖを印加し、共通ソース線とリード線に正の第一電圧を印加することで、ＦＮトンネル電流を利用して全メモリセルの電荷蓄積層から電荷を放出することができる。
【００２５】
この発明の駆動方法は、ビット線とソース線に正の第一電圧を印加し、選択した制御ゲート線に０Ｖを印加し、非選択の制御ゲート線に正の第二電圧を印加し、共通ソース線とリード線に正の第一電圧を印加することで、ＦＮトンネル電流を利用して選択した制御ゲート線に接続されたメモリセルの電荷蓄積層から電荷を放出することができる。
【００２６】
この発明の駆動方法は、選択したビット線とソース線に正の第一電圧を印加し、非選択のビット線とソース線に正の第二電圧を印加し、制御ゲート線に０Ｖを印加し、リード線に正の第二電圧を印加し、共通ソース線に正の第一電圧と正の第二電圧の和の半分の正の第三電圧を印加することで、ＦＮトンネル電流を利用して選択したビット線に接続されたメモリセルの電荷蓄積層から電荷を放出することができる。
【００２７】
この発明の駆動方法は、選択したビット線とソース線に正の第一電圧を印加し、非選択のビット線とソース線に正の第二電圧を印加し、選択した制御ゲート線に０Ｖを印加し、非選択の制御ゲート線に正の第三電圧を印加し、リード線に正の第三電圧を印加し、共通ソース線に正の第一電圧と正の第二電圧の和の半分の正の第三電圧を印加することで、ＦＮトンネル電流を利用して選択したメモリセルの電荷蓄積層から電荷を放出することができる。
【実施例】
【００２８】
以下、図面に示す実施形態に基づいてこの発明を記述する。なお、この発明は、これによって限定されるものではない。
【００２９】
この発明に係る不揮発性半導体メモリのレイアウトと断面構造を、それぞれ図５、図６、図７、図８に示す。この実施例では、シリコン酸化膜１上に、ソース線２とソース拡散層３が形成され、その上に島状半導体層４が形成され、該当島状半導体層４の上部にドレイン拡散層５が形成され、ドレイン拡散層５とソース拡散層３に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層６が形成され、電荷蓄積層６上に制御ゲート７が形成され、メモリセルを形成する。また、所定数のメモリセル毎（ここでは６４個毎）に、ソース線２とソース拡散層８上に、島状半導体層９が形成され、当該島状半導体層上にドレイン拡散層１０が形成され、ドレイン拡散層１０とソース拡散層８に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたリード線１１が形成され、ドレイン拡散層１０上に共通ソース線１２が形成され、トランジスタが形成され、ソース線２と共通ソース線１２は接続される。複数個のメモリセル毎に配置されるトランジスタはメモリセルで代用してもよい。さらに、ドレイン拡散層５上にビット線１３が形成され、ビット線１３上にビア１４が形成され、ビア１４上にビット線１５が形成される。
【００３０】
以下に、この発明に係る不揮発性半導体メモリが備えるメモリセルアレイの構造を形成するための製造工程の一例を図９〜図５９を参照して説明する。図９は、シリコン酸化膜１上に、Ｐ型シリコン１００が形成されているＳＯＩ基板のＸ-Ｘ’断面図である。また、図１０は、Ｙ1-Ｙ1’断面図、図１０は、Ｙ2-Ｙ2’断面図である。Ｘ-Ｘ’断面は図６に対応し、Ｙ1-Ｙ1’断面は図７に対応し、Ｙ2-Ｙ2’断面は図８に対応する断面である。
【００３１】
レジストをマスクとして、反応性イオンエッチングによりP型シリコン１００をエッチングして、ソース線２を形成する（図１２（Ｘ-Ｘ’）、図１３（Ｙ1-Ｙ1’）、図１４（Ｙ2-Ｙ2’））。
【００３２】
酸化膜を堆積し、ＣＭＰにより平坦化を行い、反応性イオンエッチングを用いてエッチバックを行う（図１５（Ｘ-Ｘ’）、図１６（Ｙ1-Ｙ1’）、図１７（Ｙ2-Ｙ2’））。
【００３３】
レジストをマスクとして用いて、反応性イオンエッチングによりP型シリコンをエッチングして、島状半導体層１０１を形成する（図１８（Ｘ-Ｘ’）、図１９（Ｙ1-Ｙ1’）、図２０（Ｙ2-Ｙ2’））。島状半導体層１０１の下部は、ソース線２となる。
【００３４】
続いて、酸化を行い、トンネル絶縁膜１０２を形成する（図２１（Ｘ-Ｘ’）、図２２（Ｙ1-Ｙ1’）、図２３（Ｙ2-Ｙ2’））。
【００３５】
続いて、多結晶シリコン膜１０３を堆積する（図２４（Ｘ-Ｘ’）、図２５（Ｙ1-Ｙ1’）、図２６（Ｙ2-Ｙ2’））。
【００３６】
続いて、多結晶シリコン膜を、反応性イオンエッチングによりエッチングし、島状半導体側壁に、サイドウォールスペーサ状に残存させ、電荷蓄積層６を形成する（図２７（Ｘ-Ｘ’）、図２８（Ｙ1-Ｙ1’）、図２９（Ｙ2-Ｙ2’））。
【００３７】
続いて、酸化を行い、インターポリ絶縁膜１０４を形成する（図３０（Ｘ-Ｘ’）、図３１（Ｙ1-Ｙ1’）、図３２（Ｙ2-Ｙ2’））。ＣＶＤにより絶縁膜を堆積させてもよい。
【００３８】
続いて、多結晶シリコン膜１０５を堆積する（図３３（Ｘ-Ｘ’）、図３４（Ｙ1-Ｙ1’）、図３５（Ｙ2-Ｙ2’））。
【００３９】
続いて、多結晶シリコン膜をＣＭＰにより平坦化した後、エッチバックする（図３６（Ｘ-Ｘ’）、図３７（Ｙ1-Ｙ1’）、図３８（Ｙ2-Ｙ2’））。
【００４０】
続いて、公知のフォトリソグラフィ技術によりパターニングされたレジスト１０６を形成する。（図３９（Ｘ-Ｘ’）、図４０（Ｙ1-Ｙ1’）、図４１（Ｙ2-Ｙ2’））
【００４１】
続いて、レジスト１０６をマスクとして用いて、多結晶シリコン膜１０５を反応性イオンエッチングによりエッチングし、電荷蓄積層側壁にサイドウォールスペーサ状に残存させ、制御ゲート７及びリード線１１を形成する（図４２（Ｘ-Ｘ’）、図４３（Ｙ1-Ｙ1’）、図４４（Ｙ2-Ｙ2’））。
【００４２】
続いて、イオン注入法などによりソース線２及びソース拡散層３及びドレイン拡散層５、１０を形成する（図４５（Ｘ-Ｘ’）、図４６（Ｙ1-Ｙ1’）、図４７（Ｙ2-Ｙ2’））。
【００４３】
続いて、シリコン酸化膜といった層間絶縁膜１０７を堆積し、ＣＭＰなどを用いてドレイン拡散層を露出させる（図４８（Ｘ-Ｘ’）、図４９（Ｙ1-Ｙ1’）、図５０（Ｙ2-Ｙ2’））。
【００４４】
続いて、メタルをスパッタなどにより堆積し、レジストをマスクとして用いてメタルをエッチングし、ビット線１３と共通ビット線１２を形成する。その後、層間絶縁膜１０８を堆積する（図５１（Ｘ-Ｘ’）、図５２（Ｙ1-Ｙ1’）、図５３（Ｙ2-Ｙ2’））。
【００４５】
続いて、レジストをマスクとして用いて、層間絶縁膜をエッチングし、ビア１４を形成する（図５４（Ｘ-Ｘ’）、図５５（Ｙ1-Ｙ1’）、図５６（Ｙ2-Ｙ2’））。
【００４６】
続いて、メタルをスパッタなどにより堆積し、レジストをマスクとして用いてメタルをエッチングし、ビット線１５を形成する。その後、層間絶縁膜１０９を堆積する（図５７（Ｘ-Ｘ’）、図５８（Ｙ1-Ｙ1’）、図５９（Ｙ2-Ｙ2’））。以上により、この発明の不揮発性半導体メモリセルアレイの構造を形成し、制御ゲート線を行に配線し、ビット線を列に配線し、ソース線を列に配線し、共通ソース線を行に配線する構造を実現する。
【００４７】
以下に、この発明の不揮発性半導体メモリセルアレイの駆動方法を図６０〜図６５を参照して説明する。
【００４８】
選択したメモリセルＭ１の電荷蓄積層へ、ＦＮトンネル電流により電荷を注入する（書き込む）動作は、図６０に示すように行う。選択したビット線２００とソース線２０１に０Ｖもしくは書き込みを阻止できる程度の電圧（９Ｖ）を印加し、非選択のビット線２０２及びソース線２０３に、書き込みを阻止できる程度の電圧（９Ｖ）を印加し、選択した制御ゲート線２０４に、高電圧（１８Ｖ）を印加し、非選択の制御ゲート線２０５に、０Ｖを印加する。以上の動作で、ＦＮトンネル電流を用いて電荷を電荷蓄積層に注入することができる。このとき、リード線２０６（図５〜図７のリード線１１に対応する）に０Ｖを印加することで、ソース線と共通ソース線を電気的に絶縁する。また、共通ソース線２０７には、書き込みを阻止できる程度の電圧（９Ｖ）の半分（４．５Ｖ）を印加することで、共通ソース線とソース線を接続するトランジスタのソース・ドレイン間の耐圧を、書き込みを阻止できる程度の電圧（９Ｖ）の半分（４．５Ｖ）にすることができる。
【００４９】
選択したメモリセルＭ１のデータの読み出し動作は、図６１に示すように行う。選択した制御ゲート線２０４に電圧（３Ｖ）を印加し、非選択の制御ゲート線２０５に、０Ｖを印加し、ソース線２０１、２０３に０Ｖを印加し、選択したビット線２００に電圧（０．５Ｖ）を印加することで、選択したメモリセルを読み出すことができる。このとき、非選択のビット線２０２、共通ビット線２０７に０Ｖを印加し、リード線２０６に電圧（３Ｖ）を印加することで、ビット線とソース線に接続された一個以上の複数個のメモリセル毎に配置されたトランジスタを介してソース線が共通ソース線に接続することにより、ソース拡散層の低抵抗化が可能となり、高速読み出しが可能となる。
【００５０】
メモリセルアレイの全メモリセルの電荷蓄積層から、ＦＮトンネル電流により電荷を放出する（消去）動作は、図６２に示すように行う。全ビット線と全ソース線に消去電圧(１８Ｖ)を印加し、全制御ゲート線に０Ｖを印加し、全共通ソース線とリード線に消去電圧と同じ電圧(１８Ｖ)を印加することで、ＦＮトンネル電流を利用して全メモリセルの電荷蓄積層から電荷を放出することができる。
【００５１】
メモリセルアレイの選択した制御ゲート線に接続されたメモリセルの電荷蓄積層から、ＦＮトンネル電流により電荷を放出する（消去）動作は、図６３に示すように行う。全ビット線とソース線に消去電圧(１８Ｖ)を印加し、選択した制御ゲート線２０４に０Ｖを印加し、非選択の制御ゲート線２０５に消去を阻止できる程度の電圧（９Ｖ）を印加し、共通ソース線２０７とリード線２０６に消去電圧と同じ電圧(１８Ｖ)を印加することで、ＦＮトンネル電流を利用して選択した制御ゲート線に接続されたメモリセルの電荷蓄積層から電荷を放出することができる。
【００５２】
メモリセルアレイの選択したビット線に接続されたメモリセルの電荷蓄積層から、ＦＮトンネル電流により電荷を放出する（消去）動作は、図６４に示すように行う。選択したビット線２００とソース線２０１に消去電圧(１８Ｖ)を印加し、非選択のビット線２０２とソース線２０３に消去を阻止できる程度の電圧（９Ｖ）を印加し、全制御ゲート線に０Ｖを印加し、リード線２０６に電圧(９Ｖ)を印加し、共通ソース線２０７に消去電圧(１８Ｖ)と消去を阻止できる程度の電圧（９Ｖ）の和の半分の電圧(１３．５Ｖ)を印加することで、ＦＮトンネル電流を利用して選択したビット線に接続されたメモリセルの電荷蓄積層から電荷を放出することができる。
【００５３】
メモリセルアレイの選択したメモリセルＭ１の電荷蓄積層から、ＦＮトンネル電流により電荷を放出する（消去）動作は、図６５に示すように行う。選択したビット線２００とソース線２０１に消去電圧(１８Ｖ)を印加し、非選択のビット線２０２とソース線２０３に消去を阻止できる程度の電圧（９Ｖ）を印加し、選択した制御ゲート線２０４に０Ｖを印加し、非選択の制御ゲート線２０５に消去を阻止できる程度の電圧（９Ｖ）を印加し、リード線２０６に電圧（９Ｖ）を印加し、共通ソース線２０７に消去電圧(１８Ｖ)と消去を阻止できる程度の電圧（９Ｖ）の和の半分の電圧(１３．５Ｖ)を印加することで、ＦＮトンネル電流を利用して選択したメモリセルの電荷蓄積層から電荷を放出することができる。
【００５４】
また、実施例では、島状半導体層のドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して、島状半導体を取り囲む単一の電荷蓄積層の構造のメモリセルを用いたが、電荷蓄積層は必ずしも単一の電荷蓄積層である必要はなく、図６６に示すように、島状半導体の側壁のチャネル領域上の一部を一つ以上の複数の電荷蓄積層２０８が取り囲んでいてもよい。また、制御ゲートと島状半導体層の間に、一つ以上の複数の粒子状の電荷蓄積層２０９あるいは電荷蓄積可能な領域を持つＦＮトンネル電流により書き込み消去可能な構造の不揮発性半導体メモリセル（図６７）を用いてもよい（図６８）。
【図面の簡単な説明】
【００５５】
【図１】従来のＮＯＲ型フラッシュメモリのメモリセルアレイの等価回路である。
【図２】従来のＮＯＲ型フラッシュメモリのメモリセルアレイのレイアウトである。
【図３】従来の平面型メモリセルを用い、メモリセルのソースに接続するソース線をビット線に平行に形成したときのＮＯＲ型フラッシュメモリのメモリセルアレイの等価回路である。
【図４】従来の平面型メモリセルを用い、メモリセルのソースに接続するソース線をビット線に平行に形成したときのＮＯＲ型フラッシュメモリのメモリセルアレイのレイアウトである。
【図５】この発明に係る不揮発性半導体メモリのレイアウトである。
【図６】この発明に係る不揮発性半導体メモリの断面構造である。
【図７】この発明に係る不揮発性半導体メモリの断面構造である。
【図８】この発明に係る不揮発性半導体メモリの断面構造である。
【図９】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図１０】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図１１】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図１２】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図１３】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図１４】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図１５】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図１６】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図１７】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図１８】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図１９】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図２０】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図２１】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図２２】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図２３】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図２４】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図２５】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図２６】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図２７】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図２８】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図２９】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図３０】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図３１】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図３２】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図３３】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図３４】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図３５】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図３６】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図３７】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図３８】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図３９】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図４０】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図４１】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図４２】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図４３】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図４４】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図４５】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図４６】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図４７】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図４８】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図４９】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図５０】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図５１】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図５２】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図５３】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図５４】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図５５】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図５６】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図５７】この発明に係るメモリセルアレイの製造例を示すＸ-Ｘ’断面工程図である。
【図５８】この発明に係るメモリセルアレイの製造例を示すＹ1-Ｙ1’断面工程図である。
【図５９】この発明に係るメモリセルアレイの製造例を示すＹ2-Ｙ2’断面工程図である。
【図６０】データ書き込み時の電位関係を示す図である。
【図６１】データ読み出し時の電位関係を示す図である。
【図６２】全メモリセル消去時の電位関係を示す図である。
【図６３】選択された制御ゲート線に接続されたメモリセル消去時の電位関係を示す図である。
【図６４】選択されたビット線に接続されたメモリセル消去時の電位関係を示す図である。
【図６５】選択されたメモリセル消去時の電位関係を示す図である。
【図６６】この発明に係る他の実施例を示す鳥瞰図である。
【図６７】この発明に係る他の実施例を示す鳥瞰図である。
【図６８】この発明に係る他の実施例を示す断面図である。
【符号の説明】
【００５６】
１  シリコン酸化膜
２  ソース線（ＳＬ）
３  ソース拡散層
４  島状半導体層
５  ドレイン拡散層
６  電荷蓄積層
７  制御ゲート（ＷＬ）
８  ソース拡散層
９  島状半導体層
１０  ドレイン拡散層
１１  リード線（Ｒ）
１２  共通ソース線（ＣＳＬ）
１３  ビット線（ＢＬ）
１４  ビア
１５  ビット線（ＢＬ）
１００  Ｐ型シリコン
１０１  島状半導体層
１０２  トンネル絶縁膜
１０３  多結晶シリコン膜
１０４  インターポリ絶縁膜
１０５  多結晶シリコン膜
１０６  レジスト
１０７  層間絶縁膜
１０８  層間絶縁膜
１０９  層間絶縁膜
２００  選択したビット線
２０１  選択したソース線
２０２  非選択のビット線
２０３  非選択のソース線
２０４  選択した制御ゲート線
２０５  非選択の制御ゲート線
２０６  リード線
２０７  共通ソース線
２０８  電荷蓄積層
２０９  粒子状電荷蓄積層
【図１】
2008021781.tif 000003
【図３】
2008021781.tif 000004
【図６０】
2008021781.tif 000005
【図６１】
2008021781.tif 000006
【図６２】
2008021781.tif 000007
【図６３】
2008021781.tif 000008
【図６４】
2008021781.tif 000009
【図６５】
2008021781.tif 000010
【図２】
2008021781.tif 000011
【図４】
2008021781.tif 000012
【図５】
2008021781.tif 000013
【図６】
2008021781.tif 000014
【図７】
2008021781.tif 000015
【図８】
2008021781.tif 000016
【図９】
2008021781.tif 000017
【図１０】
2008021781.tif 000018
【図１１】
2008021781.tif 000019
【図１２】
2008021781.tif 000020
【図１３】
2008021781.tif 000021
【図１４】
2008021781.tif 000022
【図１５】
2008021781.tif 000023
【図１６】
2008021781.tif 000024
【図１７】
2008021781.tif 000025
【図１８】
2008021781.tif 000026
【図１９】
2008021781.tif 000027
【図２０】
2008021781.tif 000028
【図２１】
2008021781.tif 000029
【図２２】
2008021781.tif 000030
【図２３】
2008021781.tif 000031
【図２４】
2008021781.tif 000032
【図２５】
2008021781.tif 000033
【図２６】
2008021781.tif 000034
【図２７】
2008021781.tif 000035
【図２８】
2008021781.tif 000036
【図２９】
2008021781.tif 000037
【図３０】
2008021781.tif 000038
【図３１】
2008021781.tif 000039
【図３２】
2008021781.tif 000040
【図３３】
2008021781.tif 000041
【図３４】
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【図３５】
2008021781.tif 000043
【図３６】
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【図３７】
2008021781.tif 000045
【図３８】
2008021781.tif 000046
【図３９】
2008021781.tif 000047
【図４０】
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【図４１】
2008021781.tif 000049
【図４２】
2008021781.tif 000050
【図４３】
2008021781.tif 000051
【図４４】
2008021781.tif 000052
【図４５】
2008021781.tif 000053
【図４６】
2008021781.tif 000054
【図４７】
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【図４８】
2008021781.tif 000056
【図４９】
2008021781.tif 000057
【図５０】
2008021781.tif 000058
【図５１】
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【図５２】
2008021781.tif 000060
【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６６】
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【図６７】
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【図６８】
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