(57)【要約】【課題】  ゼロクロスポイント検出用のハードを用いることなく、位相差の検出機能を実現する。【解決手段】  位相差検出回路は、検出信号と内部基準信号の位相差を検出するための回路であって、ｄ−ｑ軸変換ユニット５と、１周期全加算ユニット６と、位相差算出ユニット７とを備えている。ｄ−ｑ軸変換ユニット５は、内部基準信号を用いて検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出する。１周期全加算ユニット６は、瞬時値有効分ｄを１周期全加算することで有効分Ｄを算出して、さらに瞬時値無効分ｑを１周期全加算することで無効分Ｑを算出する。位相差算出ユニット７は、有効分Ｄと無効分Ｑを用いて位相差を算出する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
検出信号と内部基準信号の位相差を検出するための位相差検出回路であって、
前記内部基準信号を用いて前記検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出するｄ−ｑ軸変換ユニットと、
前記瞬時値有効分ｄを単位周期全加算することで有効分Ｄを算出して、さらに前記瞬時値無効分ｑを単位周期全加算することで無効分Ｑを算出する単位周期全加算ユニットと、
前記有効分Ｄと前記無効分Ｑを用いて位相差を算出する位相差算出ユニットと、
を備えた位相差検出回路。
【請求項２】
前記単位周期全加算ユニットは、最初の単位周期経過後には、前回の有効分Ｄから最も古い瞬時値有効分ｄを減算するとともに新たな瞬時値有効分ｄを加算することで新たな有効分Ｄを算出し、前回の無効分Ｑから最も古い瞬時値無効分ｑを減算するとともに新たな瞬時値無効分ｑを加算することで新たな無効分Ｑを算出する、請求項１に記載の位相差検出回路。
【請求項３】
前記ｄ−ｑ軸変換ユニットは、前記内部基準信号として９０°の位相差がある２本の基準波形テーブルを有しており、前記２本の基準波形テーブルに前記検出信号の瞬時値をそれぞれ乗算することで、前記瞬時値有効分ｄと前記瞬時値無効分ｑとを算出する、請求項１又は２に記載の位相差検出回路。
【請求項４】
前記２本の基準波形テーブルの波形はｃｏｓθとｓｉｎθであり、前記ｃｏｓθと前記検出信号の瞬時値を乗算した結果が前記瞬時値有効分ｄであり、前記ｓｉｎθと前記検出信号の瞬時値を乗算した結果が前記瞬時値無効分ｑである、請求項３に記載の位相差検出回路。
【請求項５】
前記位相差算出ユニットは、ｔａｎ-1（前記無効分Ｑ／前記有効分Ｄ）の式から前記位相差を得る、請求項１〜４のいずれかに記載の位相差検出回路。
【請求項６】
入力信号と同期した出力信号を出力するためのＰＬＬ回路であって、
請求項１〜５のいずれかに記載の位相差検出回路と、
前記位相差を用いて出力信号を生成する出力信号生成ユニットと、
前記位相差がゼロになるように前記内部基準信号を変更する制御ユニットと、
を備えたＰＬＬ回路。
【請求項７】
入力信号と同期した出力信号を出力するためのＰＬＬ回路であって、
請求項３又は４に記載の位相差検出回路と、
前記位相差を用いて出力信号を生成する出力信号生成ユニットと、
前記位相差がゼロになるように前記内部基準信号を変更する制御ユニットとを備え、
前記制御ユニットは、前記位相差に基づいて、前記２本の基準波形テーブルの周波数を変更する、ＰＬＬ回路。
【請求項８】
アナログ信号としての前記入力信号をディジタル信号としての前記検出信号に変換するＡ／Ｄ変換ユニットをさらに備え、
前記制御ユニットは、ＡＤ変換要求としてキャリア周波数を前記Ａ／Ｄ変換ユニットに送出し、前記キャリア周期を制御することで前記２本の基準波形テーブルの周波数を変更する、請求項７に記載のＰＬＬ回路。
【請求項９】
検出信号と内部基準信号との位相差を検出するための位相差検出方法であって、
前記内部基準信号を用いて前記検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出するｄ−ｑ軸変換ステップと、
前記瞬時値有効分ｄを単位周期全加算することで有効分Ｄを出力して、前記瞬時値無効分ｑを単位周期全加算することで無効分Ｑを出力する単位周期全加算ステップと、
前記有効分Ｄと前記無効分Ｑを用いて位相差を算出する位相差算出ステップと、
を備えた位相差検出方法。
【請求項１０】
前記単位周期全加算ステップでは、最初の単位周期経過後には、前回の有効分Ｄから最も古い瞬時値有効分ｄを減算するとともに新たな瞬時値有効分ｄを加算することで新たな有効分Ｄを算出し、前回の無効分Ｑから最も古い瞬時値無効分ｑを減算するとともに新たな瞬時値無効分ｑを加算することで新たな無効分Ｑを算出する、請求項９に記載の位相差検出方法。
【請求項１１】
前記ｄ−ｑ軸変換ステップでは、前記基準信号として９０°の位相差がある２本の基準波形テーブルを用いており、前記２本の基準波形テーブルに前記検出信号の瞬時値を乗算することで、前記瞬時値有効分ｄと前記瞬時値無効分ｑとを算出する、請求項９又は１０に記載の位相差検出方法。
【請求項１２】
前記２本の基準波形テーブルの波形はｃｏｓθとｓｉｎθであり、前記ｃｏｓθと前記検出信号の瞬時値を乗算した結果が前記瞬時値有効分ｄであり、前記ｓｉｎθと前記検出信号の瞬時値を乗算した結果が前記瞬時値無効分ｑである、請求項１１に記載の位相差検出方法。
【請求項１３】
請求項９〜１２のいずれかに記載の位相差検出方法をコンピュータハードウェアに実行させるための位相差検出プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相差検出回路及びそれを用いたＰＬＬ回路に関しており、さらに位相差検出方法及び位相差検出プログラムに関する。
【背景技術】
【０００２】
系統連系に用いられるインバータや無停電電源装置（ＵＰＳ）では、系統電圧と同期のとれた電流（電力）を入出力している。このような機能を実現するためには、一般に、ＰＬＬ回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  ｌｏｏｐ）が用いられている。
【０００３】
ＰＬＬ回路とは、位相同期回路であり、入力周波数とループ内の発信器からの出力周波数とを同期させるように、ループ内の発振器にフィードバック制御をかけて発振させる。ＰＬＬ回路の基本構成は、位相比較器と、ローパスフィルタと、電圧制御発振器（ＶＣＯ）と、分周器とからなる。位相比較器は、両周波数の位相差を比較して差信号を発生する。ローパスフィルタは、差信号の交流成分をカットする、つまり、差信号を直流化する。電圧制御発振器は、差信号を積分して、積分量に対応した周波数を出力する。分周器は、この周波数を分周して位相比較器に出力する。この結果、電圧制御発振器の発振周波数が入力周波数の分周数倍された周波数に対して同期する。
【０００４】
従来のインバータの制御装置では、従来のアナログ回路の構成をディジタル回路の構成に移行させることを目的として、系統電圧ゼロクロスポイント検出法を採用している（例えば、特許文献１を参照。）。ゼロクロスポイント検出法では、対象となる波形がゼロ軸と交差する点（ゼロクロスポイント）を検出して、次に、系統電圧とインバータ電圧の各ゼロクロスポイント毎の時間差から位相差を得る。そして、ＰＩ制御によって位相差をゼロにする。なお、位相を微分したものが周波数でありその周波数を積分すると位相になるため、位相を一定の傾きで進めるためには周波数をステップで上昇させ、位相を一定の傾きで遅らせるには周波数をステップで下降させる。
【０００５】
図７に、系統電圧ゼロクロスポイント検出法の概略を示す。図７には、検出電圧及び基準電圧の波形図、検出ゼロクロスコンパレータ及び基準ゼロクロスコンパレータのタイミング図、及び位相差を示す図が示されている。なお、図中では位相差算出を半サイクル毎に行っているが、実際にはエッジ割り込みを使用するため、１サイクル毎に位相算出を行っている。
【特許文献１】特開平７−７９５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に示すゼロクロスポイント検出法を用いたＰＬＬ回路では、２つの信号の位相差を検出するために２種類のゼロクロス検出器（基準電圧周波数用ゼロクロス検出器とインバータ回路の電圧周波数用ゼロクロス検出器）が必要になり、回路全体が高価になる。
【０００７】
本発明の課題は、ゼロクロスポイント検出用のハードを用いることなく、位相差の検出機能を実現することにある。
本発明の他の課題は、ゼロクロスポイント検出用のハードを用いることなく、ＰＬＬ機能を実現することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載の位相差検出回路は、検出信号と内部基準信号の位相差を検出するための回路であって、ｄ−ｑ軸変換ユニットと、単位周期全加算ユニットと、位相差算出ユニットとを備えている。ｄ−ｑ軸変換ユニットは、内部基準信号を用いて検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出する。単位周期全加算ユニットは、瞬時値有効分ｄを単位周期全加算することで有効分Ｄを算出して、さらに瞬時値無効分ｑを単位周期全加算することで無効分Ｑを算出する。位相差算出ユニットは、有効分Ｄと無効分Ｑを用いて位相差を算出する。
この回路では、算術計算によって２つの信号の位相差を求めることができる。したがって、ゼロクロス検出器等のハード構成が不要になり、回路が安価になる。
【０００９】
請求項２に記載の位相差検出回路では、請求項１において、単位周期全加算ユニットは、最初の単位周期経過後には、前回の有効分Ｄから最も古い瞬時値有効分ｄを減算するとともに新たな瞬時値有効分ｄを加算することで新たな有効分Ｄを算出し、前回の無効分Ｑから最も古い瞬時値無効分ｑを減算するとともに新たな瞬時値無効分ｑを加算することで新たな無効分Ｑを算出する。
この回路では、新たな瞬時値が得られるたびに有効分Ｄと無効分Ｑが更新されて、その結果、新たに位相差が算出される。つまり、従来に比べて、短い単位で位相差が更新される。
【００１０】
請求項３に記載の位相差検出回路では、請求項１又は２において、ｄ−ｑ軸変換ユニットは、内部基準信号として９０°の位相差がある２本の基準波形テーブルを有しており、２本の基準波形テーブルに検出信号の瞬時値をそれぞれ乗算することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出する。
【００１１】
請求項４に記載の位相差検出回路では、請求項３において、２本の基準波形テーブルの波形はｃｏｓθとｓｉｎθであり、ｃｏｓθと検出信号の瞬時値を乗算した結果が瞬時値有効分ｄであり、ｓｉｎθと検出信号の瞬時値を乗算した結果が瞬時値無効成分ｑである。
【００１２】
請求項５に記載の位相差検出回路では、請求項１〜４のいずれかにおいて、位相差算出ユニットは、ｔａｎ-1（無効分Ｑ／有効分Ｄ）の式から位相差を得る。
【００１３】
請求項６に記載のＰＬＬ回路は、入力信号と同期した出力信号を出力するための回路であって、請求項１〜５のいずれかに記載の位相差検出回路と、位相差を用いて出力信号を生成する出力信号生成ユニットと、位相差がゼロになるように内部基準信号を変更する制御ユニットとを備えている。
この回路では、算術計算によって２つの信号の位相差を求めることができる。したがって、ゼロクロス検出器等のハード構成が不要になり、回路が安価になる。
【００１４】
請求項７に記載のＰＬＬ回路は、入力信号と同期した出力信号を出力するための回路であって、請求項３又は４に記載の位相差検出回路と、位相差を用いて出力信号を生成する出力信号生成ユニットと、位相差がゼロになるように内部基準信号を変更する制御ユニットとを備えている。制御ユニットは、位相差に基づいて、２本の基準波形テーブルの周波数を変更する。
この回路では、算術計算によって２つの信号の位相差を求めることができる。したがって、ゼロクロス検出器等のハード構成が不要になり、回路が安価になる。
【００１５】
請求項８に記載のＰＬＬ回路は、請求項７において、アナログ信号としての入力信号をディジタル信号としての検出信号に変換するＡ／Ｄ変換ユニットをさらに備えている。制御ユニットは、ＡＤ変換要求としてキャリア周期をＡ／Ｄ変換ユニットに送出し、キャリア周期を制御することで２本の基準波形テーブルの周波数を変更する。
【００１６】
請求項９に記載の位相差検出方法は、検出信号と内部基準信号との位相差を検出するための方法であって、以下のステップを備えている。
◎内部基準信号を用いて検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出するｄ−ｑ軸変換ステップ
◎瞬時値有効分ｄを単位周期全加算することで有効分Ｄを出力して、瞬時値無効分ｑを単位周期全加算することで無効分Ｑを出力する単位周期全加算ステップ
◎有効分Ｄと無効分Ｑを用いて位相差を算出する位相差算出ステップ
この方法では、算術計算によって２つの信号の位相差を求めることができる。したがって、ゼロクロス検出器等のハード構成が不要になり、回路が安価になる。
【００１７】
請求項１０に記載の位相差検出方法では、請求項９において、単位周期全加算ステップでは、最初の単位周期経過後には、前回の有効分Ｄから最も古い瞬時値有効分ｄを減算するとともに新たな瞬時値有効分ｄを加算することで新たな有効分Ｄを算出し、前回の無効分Ｑから最も古い瞬時値無効分ｑを減算するとともに新たな瞬時値無効分ｑを加算することで新たな無効分Ｑを算出する。
この方法では、新たな瞬時値が得られるたびに有効分Ｄと無効分Ｑが更新されて、その結果、新たに位相差が算出される。そのため、従来に比べて短い単位で位相差が更新される。
【００１８】
請求項１１に記載の位相差検出方法では、請求項９又は１０において、ｄ−ｑ軸変換ステップでは、基準信号として９０°の位相差がある２本の基準波形テーブルを用いており、２本の基準波形テーブルに検出信号の瞬時値を乗算して、瞬時値有効分ｄと瞬時値無効分ｑとを算出する。
【００１９】
請求項１２に記載の位相差検出方法では、請求項１１において、２本の基準波形テーブルの波形はｃｏｓθとｓｉｎθであり、ｃｏｓθと検出信号の瞬時値を乗算した結果が瞬時値有効分ｄであり、ｓｉｎθと検出信号の瞬時値を乗算した結果が瞬時値無効成分ｑである。
【００２０】
請求項１３に記載の位相差検出プログラムは、請求項９〜１２のいずれかに記載の位相差検出方法をコンピュータハードウェアに実行させる。
【発明の効果】
【００２１】
本発明に係る構成では、ゼロクロスポイント検出用のハードを用いることなく、位相差を検出できたりＰＬＬ機能を実現できたりする。
【発明を実施するための最良の形態】
【００２２】
図１に本発明の一実施例としてのＰＬＬ回路１の制御ブロック図を示す。ＰＬＬ回路１は、系統電圧２からの電圧が入力され、図示しないインバータのＰＷＭ発生回路等にキャリア周期を出力するものであり、さらに出力信号を入力信号に同期させる機能を有している。
【００２３】
ＰＬＬ回路１は、ＰＷＭ発生回路（図示せず）等ととともにＰＣＳ（Ｐｏｗｅｒ  Ｃｏｎｄｉｔｉｏｎｅｒ  ｓｙｓｔｅｍ）の一部を構成している。
なお、ＰＬＬ回路１は、コンピュータのＣＰＵやＲＡＭ，ＲＯＭ等のメモリで実現されており、より具体的には、ワンチップマイコンで実現されている。また、別の表現では、ＰＬＬ回路１は、プログラムやデータによって主な機能が実現されているとも言える。
【００２４】
ＰＬＬ回路１は、ＡＤ変換器４と、ｄ−ｑ軸変換ユニット５と、１周期全加算ユニット６と、位相差算出ユニット７と、クロック発生器８と、分周器９とから構成されている。
【００２５】
ＡＤ変換器４は、分周器９からのＡＤ変換要求（後述）に応じて系統電圧をＡＤ変換する。言い換えると、ＡＤ変換器４は、ＡＤ変換要求が入力されるタイミングで瞬時値V_ADを出力する。なお、ＡＤ変換器４の前段にはオペアンプ（図示せず）が配置されている。
【００２６】
ｄ−ｑ軸変換ユニット５は、瞬時値V_ADをｄ−ｑ軸変換して、瞬時値有効分V_ｄと瞬時値無効分V_qを出力する。両者を求める式は以下の通りである。
ｄ（有効分：瞬時値）＝系統電圧瞬時値（ＡＤ値）×内部基準（ｃｏｓθ）
ｑ（無効分：瞬時値）＝系統電圧瞬時値（ＡＤ値）×内部基準（ｓｉｎθ）
内部基準（ｃｏｓθ）及び内部基準（ｓｉｎθ）は、ＰＬＬ回路１の内部のメモリに保持された２本の正弦波による基準波形テーブルであり、単相交流をｄｑ変換するための擬似的な直交座標系に相当する。
【００２７】
ここでｄｑ変換について一般的な説明をする。ｄｑ変換とは、代数幾何学における直交座標系を回転座標系への変換を行う手法である。三相交流の場合は、最初にαβ変換（三相二相変換）によって直交座標系への変換を行い、Ｖα、Ｖβを求める。次に、Ｖα、Ｖβをｄｑ変換してＶｄ（有効分）とＶｑ（無効分）を得る。ただし、単相交流の場合は、αβ変換に相当する構成がないため、そのままｄｑ変換を適用することができない。
そこで、ｄ−ｑ軸変換ユニット５において、単相交流をｄｑ変換するための擬似的な直交座標系として、内部基準波形テーブルのｃｏｓθ及びｓｉｎθが用意されている。
【００２８】
１周期全加算ユニット６は、瞬時値有効分V_ｄと瞬時値無効分V_qをそれぞれ１周期を全加算して、有効分全加算値V_ｄトータルと無効分全加算値V_qトータルを出力する。両者を求める式は以下の通りである。
Ｄ（有効分：スカラー量）＝Σｄ（１周期全加算）
Ｑ（無効分：スカラー量）＝Σｑ（１周期全加算）
【００２９】
なお、１周期全加算ユニット６は、最初の１周期経過後には、前回の有効分Ｄから最も古い瞬時値有効分ｄを減算するとともに新たな瞬時値有効分ｄを加算することで、有効分Ｄを更新しする。さらに、１周期全加算ユニット６は、最初の１周期経過後には、前回の無効分Ｑから最も古い瞬時値無効分ｑを減算するとともに新たな瞬時値無効分ｑを加算することで、無効分Ｑを更新する。言い換えると、１周期全加算ユニット６は、新たな瞬時値有効分V_dと瞬時値無効分V_qが入力される毎に、最新の有効分全加算値V_ｄトータルと無効分全加算値V_qトータルを算出する。
【００３０】
図２〜図４に、各位相差における内部ｄｑ変換のイメージ図を示す。図２は検出信号が内部基準信号に対して１０°遅れの場合であり、全加算Ｄの値が２８８４６４５であり、全加算Ｑの値が５０８５８２であり、算出された位相差は９．９９８８６８°である。
図３は検出信号が内部基準信号に対して１０°進みの場合であり、全加算Ｄの値が２８８４６４５であり、全加算Ｑの値が−５７８０２０であり、算出された位相差は−１０．００１５°である。図４は両信号が同相の場合であり、全加算Ｄの値が２９２９１３２であり、全加算Ｑの値が−６８であり、算出された位相差は−０．００１３３°である。
【００３１】
位相差算出ユニット７は、有効分全加算値V_ｄトータルと無効分全加算値V_qトータルから入力信号と内部基準信号との位相差を算出する。位相差を求める式は以下の通りである。
phase error（位相差）＝ｔａｎ-1（V_qトータル／V_ｄトータル）
【００３２】
クロック発生器８は、位相差に基づいて、クロック信号Ｎｆ0を発生する。つまり、クロック発生器８は位相差をクロック変換する。
分周器９は、クロック信号Ｎｆ0の周波数を１／Ｎ倍してキャリア周期を発生する。キャリア周期は、ＡＤ変換要求としてＡＤ変換器４に送出される。また、分周器９は、キャリア周期を出力信号として図示しないＰＷＭ発生回路に出力する。
【００３３】
ここで、本発明に係るＰＬＬ回路１が採用されたＰＣＳはＤＤＣ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｃｏｎｔｒｏｌ）制御で構成されており、ＤＤＣ制御は全同期方式を採用している。そのため、図５に示すように、系統周波数に追従してキャリア周波数も変化する。これは、系統１周期内のパルス数を固定するためである。具体的には、１周期のパルス数は、５０Ｈｚ地域で１７０個であり、６０Ｈｚ地域で１４０個である。また、図５における各谷点でＡ／Ｄ変換要求を行うことになる。具体的には、Ａ／Ｄ変換要求は、コンピュータに対する割り込み要求として実現されている。以上より、ＰＬＬ回路１においてＡ／Ｄ交換要求のタイミングを制御することで、内部基準波形テーブルの周波数を変更する。そして、周波数が変更されると、位相も変更される。以上より、内部基準波形テーブルを系統電圧に同期させることになる。
【００３４】
図６に、ＰＬＬ回路１の応答特性（ステップ応答の能力）を示す。図において横軸がサイクル数（１メモリが２サイクル）であり、縦軸が位相差とインバータ周波数になっている。ステップ変動条件として、初期位相差は１７９°であり、系統電圧の周波数が６０Ｈｚ、初期の内部基準周波数が５５Ｈｚであった。
結果は、図から明らかなように、４サイクル経過すると位相差は０°に収束し、さらにインバータ周波数は６０Ｈｚに収束した。
以上より、本発明に係るＰＬＬ回路では、従来方式と同等又はそれ以上の性能が得られている。
なお、上記実施形態では、位相差検出回路やそれを含むＰＬＬ回路が実現されているが、図１の回路ブロック全体は、Ａ／Ｄ変換要求を受けてディジタル信号を出力するＡＤ変換回路としても機能している。
【００３５】
（本発明の効果）
（１）本発明では、算術計算によって２つの信号の位相差を求めることができる。したがって、ゼロクロス検出器等のハード構成が不要になり、回路が安価になる。
（２）本発明では、フルディジタルの構成にすることで、マイコンによるプログラム制御によって位相差検出及びＰＬＬ機能を実現している。したがって、装置の構成が簡単であり、安価になっている。
（３）本発明では、最初の１周期経過後には、新たな瞬時値が得られるたびに有効分Ｄと無効分Ｑが更新されて、その結果、新たに位相差が算出される。つまり、従来に比べて、短い単位で位相差が更新される。このため、新たな瞬時値毎に制御を行っていることになり、制御タイミングが大変に短い。そのため、目標値に収束するまでのサイクル数が短くなる。従来であれば、位相差算出を１サイクル毎に行っており、つまり１サイクルに１度のタイミングで制御を行っている。
【００３６】
（他の実施形態）
前記実施形態は本発明の一実施例にすぎず、本発明の趣旨を逸脱しない範囲で様々な変更が可能である。
前記実施形態では入力信号として系統電圧が用いられているが、本発明はこれに限定されない。例えば、発電機からの電圧であっても良い。
前記実施形態ではＰＩ制御の操作量としてＡＤ変換要求を用いているが、本発明はこれに限定されない。例えば、位相差から周波数ｆを求めて、それを分周してから周波数変換器に送出することで、周波数を直接制御しても良い。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施例としてのＰＬＬ回路の制御ブロック図。
【図２】ＰＬＬ回路の内部ｄｑ変換（イメージ）を示す図（遅れ位相）。
【図３】ＰＬＬ回路の内部ｄｑ変換（イメージ）を示す図（進み位相）。
【図４】ＰＬＬ回路の内部ｄｑ変換（イメージ）を示す図（同相）。
【図５】ＤＤＣ制御における系統周波数とキャリア周波数の関係を示す図。
【図６】ＰＬＬ回路の応答線図。
【図７】従来のゼロクロスコンパレータを用いたＰＬＬ回路の動作概略図。
【符号の説明】
【００３８】
１  ＰＬＬ回路
４  ＡＤ変換器
５  ｄ−ｑ軸変換ユニット
６  １周期全加算ユニット
７  位相差算出ユニット
８  クロック発生器
９  分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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