(57)【要約】【課題】半導体基板の大面積化や配線の微細化に伴って銅のシード層が薄くなると、電解めっきでめっき膜のばらつきが大きくなる。【解決手段】デュアルダマシン法で埋め込み配線を形成するにあたって、下層配線２上に孔加工や溝加工の加工マスクとなるＴｉＮ膜８を用いて、配線埋め込み領域（９，１０）を形成する工程と、配線埋め込み領域を除くフィールド部に導電膜１１を成膜する工程と、配線埋め込み領域を覆うようにバリアメタル層／シード層１２を成膜する工程と、配線埋め込み領域を電解めっき法により銅配線材料１３で埋め込む工程とを含むものとする。【選択図】図２
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【特許請求の範囲】
【請求項１】
下層配線上に配線埋め込み領域を形成する工程と、
前記配線埋め込み領域を覆うようにバリアメタル層及びシード層を成膜する工程と、
前記配線埋め込み領域を電解めっき法により配線材料で埋め込む工程とを含み、
前記バリアメタル層及び前記シード層を成膜する前に、前記配線埋め込み領域を除くフィールド部に導電膜を成膜しておき、前記導電膜の一部を覆うように前記バリアメタル層及び前記シード層を成膜する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記導電膜は、Ａｌ、Ｃｕ又はＲｕによって形成される
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記配線埋め込み領域の加工マスクとして用いた金属膜上に選択的ＣＶＤ法により前記導電膜を成膜する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記金属膜は、Ｔｉ、ＴｉＮ、ＴｉＳｉ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮのいずれかによって形成される
ことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記配線埋め込み領域を孔形状で形成するとともに、前記バリアメタル層及び前記シード層を成膜した後に、当該成膜時に生じたオーバーハング部分を研磨によって除去し、その後、電解めっき法により前記配線埋め込み領域を前記配線材料で埋め込む
ことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、埋め込み配線を形成する場合に適用して好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子の銅埋め込み配線を形成するにあたって、デュアルダマシン方法が適用されている。デュアルダマシン方法では、まず、下層配線上に形成された層間絶縁膜内にビアホール及びトレンチ領域をエッチング工程により形成する。次に、ビアホールとトレンチ領域とを配線材料（導電物質）である銅で埋め込むことにより、下層配線と接続された上部配線を形成する。
【０００３】
従来の技術では、ビアホールとトレンチ領域に銅を埋め込むにあたって、まず、ＰＶＤ(Physical vapor deposition)法、もしくは、ＣＶＤ(chemical vapor deposition)、ＡＬＤ(Atomic Layer Deposition)法により、銅の絶縁膜への拡散を防止する、いわゆるバリアメタル層を形成する。次に、バリアメタル層の上に、めっき工程のための給電層となる銅のシード層をＰＶＤ法により成膜する。その後、電解めっきにより、ビアホール及びトレンチ領域を銅で埋め込む。次に、電解めっきにより余剰に成膜された銅や、不要なバリアメタル材料をＣＭＰ（chemical mechanical polishing）法により除去することにより、銅によるデュアルダマシン配線構造を形成する。
【０００４】
近年では、半導体基板（ウエハ）の大面積化や配線の微細化に伴って、基板の表面に形成する銅のシード層の膜厚が薄くなる傾向にある。そうした場合、次工程の電解めっきにより形成されるめっき膜の膜厚の基板面内均一性が問題となってくる。すなわち、電解めっきによって基板の表面に形成されるめっき膜は、基板と陽極電極との間に形成される電場に影響される。このため、基板の全面に均一な膜厚のめっき膜を形成するためには、基板の全面にわたって電場の均一性が求められる。
【０００５】
しかし、電解めっきを行なう場合は、基板に予め形成した給電層の周辺部にめっき電極との接点を設けて基板に陰極電位を与えているため、基板の面積が大きく、しかも給電層の膜厚が薄くなると、特に基板の中央部と周辺部における電場のバラツキが大きくなる。したがって、基板の全面にわたって電場を均一にすることが困難となり、めっき膜の膜厚のばらつきにつながる。その結果、基板の周辺部が基板の中心部よりも厚く成膜されるターミナルエフェクトが顕在化し、この現象がビアホール及びトレンチ領域において銅の埋め込み不良を導くこととなる。
【０００６】
そこで、例えば、下記特許文献１には、電解めっき装置の構成として、基板とその基板に対峙する位置に配置された対極との間に、基板の有効面積とほぼ同じ大きさの有効領域を有する電場補正体を設けることにより、基板の全面にわたって電場をより均一化する技術が記載されている。
【０００７】
【特許文献１】特開２００４−８３９３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載された技術では、電解めっき装置に電場補正体といった新たな構成部品を付加する必要があるため、それまで使用されている電解めっき装置を改造する必要がある。したがって、改造コストがかかる。また、将来的に給電層が益々薄膜化された場合、その膜厚に応じた電場補正体を新たに用意する必要がある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、下層配線上に配線埋め込み領域を形成する工程と、前記配線埋め込み領域を覆うようにバリアメタル層及びシード層を成膜する工程と、前記配線埋め込み領域を電解めっき法により配線材料で埋め込む工程とを含み、前記バリアメタル層及び前記シード層を成膜する前に、前記配線埋め込み領域を除くフィールド部に導電膜を成膜しておき、前記導電膜の一部を覆うように前記バリアメタル層及び前記シード層を成膜するものである。
【００１０】
本発明に係る半導体装置の製造方法においては、配線埋め込み領域を配線材料で埋め込むための電解めっきを行なう場合に、配線埋め込み領域内にはシード層によって給電層が形成されるのに対して、配線埋め込み領域を除くフィールド部では、当該フィールド部に成膜される導電膜とシード層との電気的な接続により低抵抗の給電層が形成される。
【発明の効果】
【００１１】
本発明に係る半導体装置の製造方法によれば、シード層の薄膜化と電解めっき膜の均一化を両立させることができる。このため、半導体基板の大面積化や配線の微細化に柔軟に対応することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。
【００１３】
図１〜図３は本発明の第１実施形態に係る半導体装置の製造方法を示す工程図である。まず、図１（Ａ）に示すように、シリコン基板等の半導体基板（不図示）上において、下層絶縁膜１上にバリアメタル層（不図示）を介して形成された銅（Ｃｕ）の下層配線２を覆うようにキャップ膜３を成膜するとともに、このキャップ膜３上に層間絶縁膜４、中間膜５、層間絶縁膜６、ＳｉＯＣ膜７及びＴｉＮ膜８を順に積層した後、配線埋め込み領域となるトレンチ領域９とビアホール１０を形成する。このうち、トレンチ領域９は溝形状に形成され、ビアホール１０は孔形状に形成されている。
【００１４】
キャップ膜３は、図示しないバリアメタル層とともに、銅の拡散を防止する膜となる。中間膜５は、層間絶縁膜４と層間絶縁膜６の密着性を高める密着層となるものである。中間膜５は、必要に応じて設けるようにすればよい。ＳｉＯＣ膜８は、ＣＭＰ保護膜として形成されるものである。ＴｉＮ膜８は、トレンチ領域９やビアホール１０を形成するための加工マスク（ハードマスク）として用いられる金属膜である。近年では、層間絶縁膜の低誘電率化として、ＣＭＰ保護膜の低誘電率化が検討されている。そこで、ＣＭＰ保護膜として、プラズマ耐性の低いＳｉＯＣ膜７を適用するとともに、この適用に際して、配線の孔加工や溝加工のための加工マスクとしてＴｉＮ膜８を採用している。ただし、加工マスクとしては、ＴｉＮ膜８だけでなく、ＴｉＮ膜８を含めた複数層のマスクが用いられ、配線孔加工及び配線溝加工を終えた段階で、ＴｉＮ膜８だけが残る。ちなみに、Ｔｉはチタン、Ｎは窒素、Ｓｉはシリコン、Ｏは酸素、Ｃは炭素を表す。
【００１５】
次に、図１（Ｂ）に示すように、ビアホール１０の底部のキャップ膜３を除去することにより、銅の下層配線２の表面を大気曝露して十分に酸化した後、ＴｉＮ膜８を下地の金属膜として、ＴｉＮ膜８上にＡｌ（アルミニウム）膜１１を形成する。Ａｌ膜１１は、配線埋め込み領域（９，１０）を除くフィールド部に導電膜として成膜されるものである。このＡｌ膜１１は、周知のＡｌ−選択的ＣＶＤ法、例えば、ＭＰＡ(methylpyrrolidine alane)をプリカーサー（成膜前駆体）とする、熱乖離→基板上の金属膜（本形態例ではＴｉＮ膜８）と電子交換→Ａｌ成膜といったプロセスのＣＶＤ法を適用することにより、図示しない半導体基板の全面にわたってフィールド部のＴｉＮ膜８上だけに成膜される。フィールド部とは、半導体基板の面内でシリコン酸化膜等の絶縁膜（図１の例では層間絶縁膜４，６）により被覆される部分をいう。
【００１６】
上記Ａｌ−選択的ＣＶＤ法で使用する反応ガスとしては、例えば、ＭＰＡ（メチルピロリダインアラン）、ＤＭＡＨ（ジメチルアルミニウムハイドライド）、ＴＭＡ（トリメチルアルミニウム）、ＤＭＥＡＡ（ジメチルエチルアミンアラン）等を使用することが可能である。また、成膜条件としては、例えば、成膜雰囲気の圧力を３０Ｐａ、基板温度を１００℃〜１８０℃に設定する。そして、Ａｌ膜１１の膜厚は、例えば１０〜３０ｎｍ（ナノメートル）程度の膜厚とする。
【００１７】
上記Ａｌ−選択的ＣＶＤ法によって成膜されたＡｌ膜１１の比抵抗は、４．０〜５．０μΩｃｍであり、従来から給電層として用いられているＰＶＤ−Ｃｕのアズデポ時のそれと大きく変わらない。ＴｉＮ膜８上に形成される導電膜としては、少なくともＴｉＮ膜８よりもシート抵抗が低い金属膜を用いる。したがって、本例では導電膜としてＡｌ膜１１を用いているが、このＡｌ膜１１の代わりに、比較的電気抵抗率の低い金属の膜、例えば、Ｒｕ（ルテニウム）膜やＣｕ膜を導電膜として用いることも可能である。
【００１８】
次に、大気曝露によって下層配線２表面に形成された銅の酸化物を、水素アニール、水素プラズマによる還元、もしくは、ケミカルドライエッチングにより除去する。また、ビアホール１０の底部にキャップ膜３を残したままでＡｌ膜１１を形成した場合は、Ａｌ膜１１を形成した後に、キャップ層３をＡｒ（アルゴン）スパッタエッチングで除去する。
【００１９】
その後、図２（Ａ）に示すように、半導体基板の全面にわたってバリアメタル層及び銅シード層をＰＶＤ法などで順に成膜することにより、配線埋め込み領域となるトレンチ領域９及びビアホール１０の内部を覆う状態で、バリアメタル層及び銅シード層からなるＢ／Ｓ層１２を形成する。バリアメタル層は、銅の拡散を防止するために成膜される薄膜であって、例えば、Ｔａ、ＴａＮ、Ｗ、ＷＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮなどによって形成される。また、これらの膜を２種以上組み合わせた積層膜としてもよい。銅シード層は、銅の電解めっきを行なうための給電層となるものである。Ｂ／Ｓ層１２は、トレンチ領域９及びビアホール１０からなる配線埋め込み領域に露出する下層配線２、キャップ層３、層間絶縁膜４、中間膜５、層間絶縁膜６、ＳｉＯＣ膜７、ＴｉＮ膜８及びＡｌ膜１１の表面を被覆する状態で成膜される。ちなみに、Ｔａはタンタル、Ｗはタングステンを表す。
【００２０】
次に、図２（Ｂ）に示すように、電解めっき法によりトレンチ領域９及びビアホール１０を銅配線材料１３によって埋め込む。
【００２１】
その後、図３に示すように、少なくともＣＭＰ保護膜となるＳｉＯＣ膜７の直上に形成されているＴｉＮ膜８が除去されるまで、半導体基板（不図示）の表面をＣＭＰ法により研磨する。その際、ＴｉＮ膜８と一緒に、余分な銅配線材料１３も研磨によって除去される。以上の工程により、デュアルダマシン構造の埋め込み配線が形成される。
【００２２】
本発明の第１実施形態に係る半導体装置の製造方法においては、トレンチ領域９及びビアホール１０の形成に加工マスクとして用いるＴｉＮ膜８を下地の金属膜として、Ａｌ−選択的ＣＶＤ法によりフィールド部のＴｉＮ膜８上にのみ選択的にＡｌ膜１１を成膜し、このＡｌ膜１１の一部を覆うようにＢ／Ｓ層１２を成膜しているため、電解めっき法で銅配線材料１３を埋め込む場合に、半導体基板（不図示）の全面にわたってＡｌ膜１１に銅シード層が導通した状態となる。
【００２３】
このため、トレンチ領域９及びビアホール１０からなる配線埋め込み領域内は非常に薄い銅シード層によって給電層を形成し、基板表面では銅シード層にＡｌ膜１１が導通することで低抵抗の給電層を形成することができる。したがって、配線の微細化への対応として、トレンチ領域９やビアホール１０での配線材料の埋め込み特性の問題、特に、Ｂ／Ｓ層１２の成膜時のオーバーハングによる埋め込み特性への悪影響を避けるために、銅シード層を薄膜化する必要がある場合でも、Ａｌ膜１１の存在によってフィールド部で給電層の低抵抗化が図られる。このため、電解めっきに際しては、基板の全面にわたって電場を均一化して、ターミナルエフェクトを低減することができる。
【００２４】
なお、Ａｌ−ＣＶＤ法で下地の導電性膜として利用する加工マスクには、ＴｉＮ膜８の他に、例えばＴｉ膜、Ｗ膜、ＷＮ膜、Ｔａ膜、ＴａＮ膜、ＴｉＳｉ膜、ＴｉＳｉＮ膜などを適用してもよい。
【００２５】
図４及び図５は本発明の第２実施形態に係る半導体装置の製造方法を示す工程図である。まず、図４（Ａ）に示すように、シリコン基板等の半導体基板（不図示）上において、下層配線２１上の絶縁膜２２内に、ＴｉＮ膜２３を加工マスクとしてコンタクトホール２４を形成する。
【００２６】
下層配線２１は、シリコン基板の表面に形成されたシリサイド、例えば、ＮｉＳｉ、ＮｉＰｔＳｉ、ＣｏＳｉ、ＴｉＳｉなどによって構成される。コンタクトホール２４の底部に露出するシリサイドの表面は、大気曝露などによって十分に酸化させておく。また、加工マスクとして用いる金属膜は、ＴｉＮ膜２３の他に、Ｔｉ膜、Ｗ膜、ＷＮ膜、Ｔａ膜、ＴａＮ膜などを適用してもよい。ちなみに、Ｎｉはニッケル、Ｐｔは白金、Ｃｏはコバルトを表す。
【００２７】
次に、上記第１実施形態と同様に、周知のＡｌ−選択的ＣＶＤ法により、図４（Ｂ）に示すように、フィールド部のＴｉＮ膜２３上だけに、例えば、次のような条件でＡｌ膜２５を成膜する。Ａｌ−選択的ＣＶＤ法で使用する反応ガスとしては、例えば、ＭＰＡ（メチルピロリダインアラン）、ＤＭＡＨ（ジメチルアルミニウムハイドライド）、ＴＭＡ（トリメチルアルミニウム）、ＤＭＥＡＡ（ジメチルエチルアミンアラン）等を使用することが可能である。また、成膜条件としては、例えば、成膜雰囲気の圧力を３０Ｐａ、基板温度を１００℃〜１８０℃に設定する。そして、導電膜して成膜されるＡｌ膜２５の膜厚は、例えば５０〜１００ｎｍ程度、より具体的には８０ｎｍ程度の膜厚とする。
【００２８】
次に、大気曝露によってコンタクトホール２４底部の下層配線２１表面に形成された酸化物を、Ａｒスパッタエッチング又はケミカルドライエッチングにより除去する。
【００２９】
その後、図５（Ａ）に示すように、半導体基板の全面にわたってバリアメタル層及び銅シード層をＰＶＤ法又はＣＶＤ法などで順に成膜することにより、配線埋め込み領域となるコンタクトホール２４の内部を覆う状態で、バリアメタル層及び銅シード層からなるＢ／Ｓ層２６を形成する。Ｂ／Ｓ層２６は、コンタクトホール２４からなる配線埋め込み領域に露出する下層配線２１、絶縁膜２２、ＴｉＮ膜２３及びＡｌ膜２５の表面を被覆する状態で成膜される。この場合、Ｂ／Ｓ層２６に含まれる銅シード層の膜厚は、コンタクトホール２４内で銅のカバレッジが得られる条件にて、コンタクトホール２４の開口部が成膜によるオーバーハングによって塞がる程度に厚く成膜しておく。
【００３０】
次に、図５（Ｂ）に示すように、コンタクトホール２４の開口部に生じたオーバーハング部分が無くなる程度に、半導体基板（不図示）の表面をＣＭＰ法により研磨する。この研磨工程では、例えば、前工程でＡｌ膜２５を８０ｎｍの膜厚で成膜したとすると、このＡｌ膜２５を研磨によって３０ｎｍ程度薄くすることにより、研磨後にＡｌ膜２５を５０ｎｍ程度残すようにする。
【００３１】
次に、図５（Ｃ）に示すように、電解めっき法によりコンタクトホール２４を銅配線材料２７によって埋め込む。
【００３２】
その後、図５（Ｄ）に示すように、ＴｉＮ膜２３が除去されるまで、半導体基板（不図示）の表面をＣＭＰ法により研磨することにより、銅によるコンタクトプラグを形成する。その際、ＴｉＮ膜２３と一緒に、余分な配線材料１６も研磨によって除去される。以上の工程により、シングルダマシン構造の埋め込み配線が形成される。
【００３３】
本発明の第２実施形態に係る半導体装置の製造方法においては、コンタクトホール２４の形成に加工マスクとして用いるＴｉＮ膜２３を下地の金属膜として、Ａｌ−選択的ＣＶＤ法によりＴｉＮ膜２３上に選択的にＡｌ膜２５を成膜し、このＡｌ膜２５の一部を覆うようにＢ／Ｓ層２６を成膜しているため、電解めっき法で銅配線材料２７を埋め込む場合に、半導体基板（不図示）の全面にわたってＡｌ膜２５に銅シード層が導通した状態となる。
【００３４】
このため、コンタクトホール２４からなる配線埋め込み領域内は非常に薄い銅シード層によって給電層を形成し、基板表面では銅シード層にＡｌ膜２５が導通することで低抵抗の給電層を形成することができる。したがって、電解めっきに際しては、基板の全面にわたって電場を均一化して、ターミナルエフェクトを低減することができる。
【００３５】
また、銅シード層を成膜する際にコンタクトホール２４の開口部に生じるオーバーハング部分を電解めっきの前に研磨で除去するため、銅配線材料２７の埋め込み性が良好なものとなる。このため、配線の微細化に伴ってコンタクホール２４のアスペクト比が高くなっても、ボイド等のない銅の埋め込みプラグを形成することが可能となる。
【００３６】
図６及び図７は本発明の第３実施形態に係る半導体装置の製造方法を示す工程図である。まず、図６（Ａ）に示すように、シリコン基板等の半導体基板（不図示）上において、下層配線３１上に絶縁膜３２、Ａｌ膜３３及び絶縁膜３４を順に積層した状態で成膜するとともに、当該積層部分にコンタクトホール３５を形成する。下層配線３１は、シリコン基板の表面に形成されたシリサイド、例えば、ＮｉＳｉ、ＮｉＰｔＳｉ、ＣｏＳｉ、ＴｉＳｉなどによって構成される。導電膜して成膜されるＡｌ膜３３は、例えば５０ｎｍ程度の膜厚で成膜される。また、Ａｌ膜３３は、これを挟む絶縁膜３２，３４とともにフィールド部に形成される。
【００３７】
次に、コンタクトホール３５底部の下層配線３１表面に形成された自然酸化膜を、Ａｒスパッタエッチング又はケミカルドライエッチングにより除去する。
【００３８】
その後、図６（Ｂ）に示すように、半導体基板の全面にわたってバリアメタル層及び銅シード層をＰＶＤ法又はＣＶＤ法などで順に成膜することにより、配線埋め込み領域となるコンタクトホール３５の内部を覆う状態で、バリアメタル層及び銅シード層からなるＢ／Ｓ層３６を形成する。Ｂ／Ｓ層３６は、コンタクトホール３４からなる配線埋め込み領域に露出する下層配線３１、絶縁膜３２、Ａｌ膜３３及び絶縁膜３４の表面を被覆する状態で成膜される。この場合、Ｂ／Ｓ層３６に含まれる銅シード層の膜厚は、コンタクトホール３５内で銅のカバレッジが得られる条件にて、コンタクトホール３５の開口部が成膜によるオーバーハングによって塞がる程度に厚く成膜しておく。
【００３９】
次に、図７（Ａ）に示すように、コンタクトホール３５の開口部に生じたオーバーハング部分が無くなる程度に、半導体基板（不図示）の表面をＣＭＰ法により研磨する。この工程では、研磨後にＡｌ膜３３を成膜時の膜厚のまま残すようにしているが、これ以外にも、例えば、Ａｌ膜３３を成膜時に厚く成膜しておき、研磨後に所望の膜厚になるように、Ａｌ膜３３を研磨で薄くしてもよい。
【００４０】
次に、図７（Ｂ）に示すように、絶縁膜３２と絶縁膜３４との間に挿入したＡｌ膜３３を基板外周部でエッチング等により露出させるとともに、この露出部分をめっき電極に電気的に接続し、この状態で電解めっき法によりコンタクトホール３５を銅配線材料３７によって埋め込む。
【００４１】
その後、図７（Ｃ）に示すように、Ａｌ膜３３が除去されるまで、半導体基板（不図示）の表面をＣＭＰ法により研磨することにより、銅によるコンタクトプラグを形成する。その際、Ａｌ膜３３と一緒に、余分な銅配線材料３７も研磨によって除去される。以上の工程により、シングルダマシン構造の埋め込み配線が形成される。
【００４２】
本発明の第３実施形態に係る半導体装置の製造方法においては、フィールド部を覆う絶縁膜３２，３４中にＡｌ膜３３を挿入し、このＡｌ膜３３の一部を覆うようにＢ／Ｓ層３６を成膜しているため、電解めっき法で銅配線材料３７を埋め込む場合に、半導体基板（不図示）の全面にわたってＡｌ膜３３に銅シード層が導通した状態となる。
【００４３】
このため、コンタクトホール３５からなる配線埋め込み領域内は非常に薄い銅シード層によって給電層を形成し、基板表面では銅シード層にＡｌ膜２５が導通することで低抵抗の給電層を形成することができる。したがって、電解めっきに際しては、基板の全面にわたって電場を均一化して、ターミナルエフェクトを低減することができる。
【００４４】
また、銅シード層を成膜する際にコンタクトホール３５の開口部に生じるオーバーハング部分を電解めっきの前に研磨で除去するため、銅配線材料３７の埋め込み性が良好なものとなる。このため、配線の微細化に伴ってコンタクホール３５のアスペクト比が高くなっても、ボイド等のない銅の埋め込みプラグを形成することが可能となる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す工程図（その１）である。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す工程図（その２）である。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す工程図（その３）である。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す工程図（その１）である。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す工程図（その２）である。
【図６】本発明の第３実施形態に係る半導体装置の製造方法を示す工程図（その１）である。
【図７】本発明の第３実施形態に係る半導体装置の製造方法を示す工程図（その２）である。
【符号の説明】
【００４６】
２，２１，３１…下層配線、８，２３…ＴｉＮ膜（金属膜）、９…トレンチ領域、１０…ビアホール、１１，２５，３３…Ａｌ膜（導電膜）、１２，２６，３６…Ｂ／Ｓ層（バリアメタル層／銅シード層）、１３，２７，３７…銅配線材料、２４，３５…コンタクトホール
【図１】
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【図２】
2008177320.tif 000004
【図３】
2008177320.tif 000005
【図４】
2008177320.tif 000006
【図５】
2008177320.tif 000007
【図６】
2008177320.tif 000008
【図７】
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