(57)【要約】【課題】多重伝送装置及びそのバス容量の設定又は変更方法に関し、速度の異なる種々のインタフェース盤を、それぞれ専用の実装スロットを設けることなく、かつ、低速系インタフェース盤に対して伝送効率の低下を招くことなく、任意のスロットに収容可能にする。【解決手段】速度の異なる複数種類のインタフェース盤１−１〜１−５が接続されるメインポート（Ｍａｉｎ−Ｐｏｒｔ）に、一定の伝送容量のサブポート（Ｓｕｂ−Ｐｏｒｔ）を複数接続し、各メインポートは、それぞれ接続されたサブポートの数に応じた多重度で、主データの速度変換及びフォーマット変換を行う。メインポートとサブポートとの接続構成は、外部から与えるプログラミングにより設定又は変更することが可能なよう、ＦＰＧＡ等で構成し、各メインポートに接続するサブポートの数を、各メインポートに実装されるインタフェース盤の伝送速度に応じてそれぞれ設定又は変更する。【選択図】図１
2008177716.tif 000002
【特許請求の範囲】
【請求項１】
伝送速度の異なる複数種類のインタフェース盤が接続されるメインポートと、
前記メインポートに接続される一定の伝送容量のサブポートと、
前記サブポートと接続され、各インタフェース盤から前記メインポート及びサブポートを通して入力される主データを、前記サブポート及びメインポートを通して任意のインタフェース盤に出力する空間スイッチとを備え、
前記メインポートと前記サブポートとの接続構成を、外部から与えるプログラミングにより設定又は変更することが可能なＬＳＩを用い、各メインポートに接続するサブポートの数が、各メインポートに実装されるインタフェース盤の伝送速度に応じてそれぞれ設定又は変更される構成を有し、
前記各メインポートは、それぞれ接続された前記サブポートの数に応じた多重度で、主データの速度変換及びフォーマット変換を行う機能を備えたことを特徴とする多重伝送装置。
【請求項２】
伝送速度の異なる複数種類のインタフェース盤が接続されるメインポートに一定の伝送容量のサブポートを接続し、該サブポートと空間スイッチとを接続し、各インタフェース盤から前記メインポート及びサブポートを通して入力される主データを、前記空間スイッチにより、前記サブポート及びメインポートを通して任意のインタフェース盤に出力する多重伝送装置における、前記インタフェース盤が接続されるメインポートのバス容量の設定又は変更方法であって、
前記メインポートと前記サブポートとの接続構成を外部から与えるプログラミングにより設定又は変更することが可能なＬＳＩを用い、各メインポートに接続するサブポートの数を、各メインポートに実装されるインタフェース盤の伝送速度に応じてそれぞれ設定又は変更するステップと、
前記各メインポートは、それぞれ接続された前記サブポートの数に応じた多重度で、主データの速度変換及びフォーマット変換を行うステップと
を含むことを特徴とする多重伝送装置のバス容量の設定又は変更方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、６４Ｋｂｐｓの電話通信インタフェース盤又は１．５Ｍｂｐｓ若しくは６．３Ｍｂｐｓの伝送速度のインタフェース盤などの代表的な同期通信インタフェース盤のほかに、ＩＥＥＥ８０２．３として標準化されているイーサネット（登録商標）接続タイプのインタフェース盤を収容し、それらの各種インタフェース盤によって送受される主データをＳＤＨ（Synchronous Digital Hierarchy）系の光インタフェースに多重して伝送するＳＤＨ系ハイブリッド多重伝送装置等に用いられ、各種インタフェース盤と接続され、主データを送受するバス容量を、各インタフェース盤対応に可変とし、低速（例．６４ｋｂｐｓ〜６．３Ｍｂｐｓ）データから高速（例．２００Ｍｂｐｓ〜２．４Ｇｂｐｓ）データの回線を効率良く収容し、様々な伝送システムに対応可能な多重伝送装置及びそのバス容量の設定又は変更方法に関する。
【背景技術】
【０００２】
図８に従来の多重伝送装置の構成例を示す。従来の多重伝送装置は、背面配線盤（ＢＷＢ：Back Wiring Board）に実装される各種のインタフェース盤を、それぞれ４本の主データバスを有するポート（Ｐｏｒｔ０〜１５）と接続して収容する。
【０００３】
各種のインタフェース盤が接続されるポート（Ｐｏｒｔ０〜１５）の入側ポート（主データが入力されるポート）と出側ポート（主データがされるポート）とを、空間スイッチ（ＳＳＷ）を介して接続し、任意の入側ポートから入力された主データが任意の出側ポートへ出力されるよう、各ポート（Ｐｏｒｔ０〜１５）の入側ポートと出側ポートとは、空間スイッチ（ＳＳＷ）により選択的に接続される。
【０００４】
低速データ系（６４ｋｂｐｓ〜６．３Ｍｂｐｓ）インタフェース盤と高速データ系（１５０Ｍｂｐｓ／６００Ｍｂｐｓ）インタフェース盤とを混在させて、各ポート（Ｐｏｒｔ０〜１５）に任意の種類のインタフェース盤を収容し得るようにするため、各ポート（Ｐｏｒｔ０〜１５）のバス容量を、収容するインタフェース盤の最大伝送速度に合わせて固定化するか、或いは、各ポート（Ｐｏｒｔ０〜１５）のバス容量を超える伝送速度のインタフェース盤に対しては、背面配線盤（ＢＷＢ）の物理的配線の工夫により、複数個のポートに接続し、背面配線盤（ＢＷＢ）でのバス容量の拡大化を図っていた。
【０００５】
図８の構成例では、各種のインタフェース盤８−１〜８−５が接続される各ポート（Ｐｏｒｔ０〜１５）の主データバスのバス容量を、５０Ｍｂｐｓのバス容量のバスを４本用いた２００Ｍｂｐｓのバス容量とし、該ポート（Ｐｏｒｔ０〜１５）を収容するインタフェース盤８−１〜８−５の伝送速度に応じて、１乃至複数個接続して対応していた。
【０００６】
即ち、２００Ｍｂｐｓの伝送速度以下の低速系インタフェース盤（６４Ｋｂｐｓ〜６．３Ｍｂｐｓ）８−１，８−２及び高速系インタフェース盤（１５０Ｍｂｐｓ〜２００Ｍｂｐｓ）８−３に対しては、それぞれ、１つのポート（Ｐｏｒｔ０，Ｐｏｒｔ１，Ｐｏｒｔ２）にのみ接続して収容する。何故なら、各ポートは２００Ｍｂｐｓのバス容量を有するので、２００Ｍｂｐｓ以下の伝送速度のインタフェース盤は、１つのポートに収容可能となるからである。
【０００７】
２００Ｍｂｐｓの伝送容量を超える高速系インタフェース盤（６００Ｍｂｐｓ）８−４は、複数（この例では４個）のポート（Ｐｏｒｔ８，Ｐｏｒｔ１０,Ｐｏｒｔ１２，Ｐｏｒｔ１４）に接続して収容し、また、高速系インタフェース盤（６００Ｍｂｐｓ）８−５も同様に、複数（この例では４個）のポート（Ｐｏｒｔ９，Ｐｏｒｔ１１,Ｐｏｒｔ１３，Ｐｏｒｔ１５）に接続して収容する。
【０００８】
なお、実際には、各ポートは（Ｐｏｒｔ０〜１５）と各インタフェース盤８−１〜８−５との接続は、各ポート（Ｐｏｒｔ０〜１５）を予め所定の個数用いて配線したバス容量の異なる複数種類の実装スロットを背面配線盤（ＢＷＢ）上に用意しておき、各インタフェース盤８−１〜８−５を、適合したバス容量の実装スロットに実装することにより、接続されるものであった。
【０００９】
本発明に関連する先行技術文献として下記の特許文献１には、ＳＤＨ伝送方式等の多重伝送装置において、各シェルフに備えられた通信インタフェース基板を実装するスロットに、実際に装着された複数個の通信インタフェース基板の組合せにより決まる通信速度の合計等が、装置構成上、許容されるものであるか否かを判別し、許容されない場合には実装異常信号を出力する通信インタフェース基板実装異常検出方法等について記載されている。
【特許文献１】特開平１１−２３４２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の多重伝送装置では、インタフェース盤が接続される各ポートのバス容量が固定化されているため、高速データ系インタフェース盤を実装するには、高速データ系インタフェース盤を複数のポートに接続するため、複数のポートのバスを背面配線盤（ＢＷＢ）等で物理的に配線する作業を余儀なくされるため、柔軟に対応することができず、高速データ系（２００Ｍｂｐｓ以上）のインタフェース盤に対しては、専用の実装スロット以外には実装不可とするなど、実装に制限を設けなければならなかった。
【００１１】
また、高速データ系のインタフェース盤の最大伝送容量に合わせて、装置内の全てのポートのバス容量を増大化するとなると、低速データ系インタフェース盤に接続されたポートの伝送帯域の大半が未使用の状態で運用されることとなり、伝送効率が非常に悪く、コストアップを招くこととなってしまう。
【００１２】
本発明は、高速データ系インタフェース盤の実装に、専用の実装スロットを設けることなく柔軟に対応することができ、また、低速データ系インタフェース盤に対して伝送効率の低下を招くことなく、更なる高速データ系インタフェース盤に対しても容易に対応することができる多重伝送装置及びそのバス容量の設定又は変更方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の多重伝送装置は、伝送速度の異なる複数種類のインタフェース盤が接続されるメインポートと、前記メインポートに接続される一定の伝送容量のサブポートと、前記サブポートと接続され、各インタフェース盤から前記メインポート及びサブポートを通して入力される主データを、前記サブポート及びメインポートを通して任意のインタフェース盤に出力する空間スイッチとを備え、前記メインポートと前記サブポートとの接続構成を、外部から与えるプログラミングにより設定又は変更することが可能なＬＳＩを用い、各メインポートに接続するサブポートの数が、各メインポートに実装されるインタフェース盤の伝送速度に応じてそれぞれ設定又は変更される構成を有し、前記各メインポートは、それぞれ接続された前記サブポートの数に応じた多重度で、主データの速度変換及びフォーマット変換を行う機能を備えたことを特徴とする。
【００１４】
また、本発明の多重伝送装置のバス容量の設定又は変更方法は、伝送速度の異なる複数種類のインタフェース盤が接続されるメインポートに一定の伝送容量のサブポートを接続し、該サブポートと空間スイッチとを接続し、各インタフェース盤から前記メインポート及びサブポートを通して入力される主データを、前記空間スイッチにより、前記サブポート及びメインポートを通して任意のインタフェース盤に出力する多重伝送装置における、前記インタフェース盤が接続されるメインポートのバス容量の設定又は変更方法であって、前記メインポートと前記サブポートとの接続構成を外部から与えるプログラミングにより設定又は変更することが可能なＬＳＩを用い、各メインポートに接続するサブポートの数を、各メインポートに実装されるインタフェース盤の伝送速度に応じてそれぞれ設定又は変更するステップと、前記各メインポートは、それぞれ接続された前記サブポートの数に応じた多重度で、主データの速度変換及びフォーマット変換を行うステップとを含むことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、インタフェース盤が接続されるメインポートのバス容量を、該メインポートに任意数のサブポートを接続して変更可能な構成とすることにより、背面配線盤（ＢＷＢ）等における物理的配線数を変えることなく、実装するインタフェース盤の伝送速度に応じて、該インタフェース盤が接続されるメインポートのバス容量を変化させることができ、低速データ系インタフェース盤及び高速データ系インタフェース盤のように伝送速度の異なる複数種類のインタフェース盤を、任意の実装位置に収容することが可能となり、また、メインポートに接続するサブポートの数を増加し、更に複数のメインポートを使用してインタフェース盤を接続することにより、更に高速（例．１．２Ｇｂｐｓ／２．４Ｇｂｐｓ）のインタフェース盤の収容も可能となり、各種のインタフェース盤の収容に柔軟に対応することができるとともに、低速データ系インタフェース盤の伝送効率の低下を生じることが無い。
【発明を実施するための最良の形態】
【００１６】
図１は本発明による多重伝送装置の構成例を示す。同図に示すように、各種インタフェース盤が接続されるメインポート（Ｍａｉｎ−Ｐｏｒｔ０〜９）と空間スイッチ（ＳＳＷ）との間に、サブポート（Ｓｕｂ−Ｐｏｒｔ１，２，・・・）を設ける。
【００１７】
メインポート（Ｍａｉｎ−Ｐｏｒｔ）、サブポート（Ｓｕｂ−Ｐｏｒｔ）及び空間スイッチは、ＦＰＧＡ（Field Programmable Gate Array）などのような、接続構成を外部からのプログラミングにより設定又は変更することができるＬＳＩ（Large Scale Integration）によって構成する。
【００１８】
各メインポート（Ｍａｉｎ−Ｐｏｒｔ）には、１乃至複数の任意数のサブポート（Ｓｕｂ−Ｐｏｒｔ）が、外部からのプログラミングにより接続することができる構成とする。或いは、各メインポート（Ｍａｉｎ−Ｐｏｒｔ）に予め所定数のサブポート（Ｓｕｂ−Ｐｏｒｔ）を接続しておき、使用するサブポート（Ｓｕｂ−Ｐｏｒｔ）のみを外部からのプログラミングにより有効化する構成とすることもできる。
【００１９】
ここで、各サブポート（Ｓｕｂ−Ｐｏｒｔ）は、５０Ｍｂｐｓの伝送容量を有するデータバスを４本用いた主データバスを有し、４本の主データバスで２００Ｍｂｐｓの伝送容量を有するものとする。メインポート（Ｍａｉｎ−Ｐｏｒｔ）は、接続された各サブポート（Ｓｕｂ−Ｐｏｒｔ）の主データバスのデータを多重化して、インタフェース盤に接続される４本の主データバスとデータを送受する。
【００２０】
即ち、メインポート（Ｍａｉｎ−Ｐｏｒｔ）におけるインタフェース盤側の４本の主データバスの伝送容量は、接続されたサブポート（Ｓｕｂ−Ｐｏｒｔ）の数の分だけ倍増化される。従って、メインポート（Ｍａｉｎ−Ｐｏｒｔ）に接続するサブポート（Ｓｕｂ−Ｐｏｒｔ）の増減によって、メインポート（Ｍａｉｎ−Ｐｏｒｔ）の主データバスの伝送容量（処理速度）を変化させることができる。
【００２１】
更に、上述のメインポート（Ｍａｉｎ−Ｐｏｒｔ）を複数用いて高速データ系インタフェース盤を接続することにより、インタフェース盤が接続されるバスの容量を、主データバスの物理的配線数と処理速度との積として表される容量の範囲で可変とする構成とすることができる。
【００２２】
収容するインタフェース盤のデータ容量とメインポート（Ｍａｉｎ−Ｐｏｒｔ）の処理速度及びバス配線数等との関係を、図２に一覧表にして示す。該一覧表に示すように、
（１）収容するインタフェース盤の伝送速度（データ容量）が６４ｋ〜２００Ｍｂｐｓの場合（図１の１−１及び１−２参照）、メインポート（Ｍａｉｎ−Ｐｏｒｔ）に１つのサブポート（Ｓｕｂ−Ｐｏｒｔ）（以下、内部ポートともいう。）を接続し、処理速度５０ＭＨｚの主データバス４本により２００Ｍｂｐｓのバス容量とする。サブポート（Ｓｕｂ−Ｐｏｒｔ）と空間スイッチ（ＳＳＷ）との接続は８本のバスで接続するため、空間スイッチ（ＳＳＷ）での処理速度に対して逓倍数は２倍となる。
【００２３】
（２）収容するインタフェース盤のデータ量が６００Ｍｂｐｓの場合（図１の１−３参照）、メインポート（Ｍａｉｎ−Ｐｏｒｔ）に３つのサブポート（Ｓｕｂ−Ｐｏｒｔ）（内部ポート）を接続して多重度を３とし、処理速度１５０ＭＨｚの主データバス４本により６００Ｍｂｐｓのバス容量とする。空間スイッチ（ＳＳＷ）の処理速度に対して逓倍数は６倍となる。
【００２４】
（３）収容するインタフェース盤のデータ量が１．２Ｇｂｐｓの場合（図１の１−４参照）、メインポート（Ｍａｉｎ−Ｐｏｒｔ）に６つのサブポート（Ｓｕｂ−Ｐｏｒｔ）（内部ポート）を接続して多重度を６とし、処理速度３００ＭＨｚの主データバス４本により１．２Ｇｂｐｓのバス容量とする。空間スイッチ（ＳＳＷ）の処理速度に対して逓倍数は１２倍となる。
【００２５】
（４）収容するインタフェース盤のデータ量が２．４Ｇｂｐｓの場合（図１の１−５参照）、２つのメインポート（Ｍａｉｎ−Ｐｏｒｔ）を使用し、各メインポート（Ｍａｉｎ−Ｐｏｒｔ）に６個のサブポート（Ｓｕｂ−Ｐｏｒｔ）（内部ポート）を接続して多重度を６とし、処理速度３００ＭＨｚの主データバス８本により２．４Ｇｂｐｓのバス容量とする。
【００２６】
なお、上記（４）の実施例では、背面配線盤（ＢＷＢ）のバスの処理速度の限界が３００ＭＨｚであるとして、主データバス８本を用いる構成としたが、背面配線盤（ＢＷＢ）のバスの処理速度の限界がその倍の６００ＭＨｚであれば、主データバス４本で構成することができる。
【００２７】
以下、メインポート（Ｍａｉｎ−Ｐｏｒｔ）における各種類のインタフェース盤に対する速度変換及びフォーマット変換について、図３〜図６を参照して説明する。図３は、上記（１）の６４ｋ〜２００Ｍｂｐｓの低速データ系及び２００Ｍｂｐｓまでの高速データ系のインタフェース盤の場合（図１の１−１及び１−２参照）を示している。
【００２８】
同図に示すように、メインポート（Ｍａｉｎ−Ｐｏｒｔ０）は、４本の外部データバスｄａｔａ＿１〜ｄａｔａ＿４でインタフェース盤と送受される主データを、同一速度で且つ同一フォーマットで、即ち、速度変換及びフォーマット変換を行うことなく、サブポート（Ｓｕｂ−Ｐｏｒｔ１）と接続される内部バスｐ０＿ｄａｔａ＿１＿ｓ１〜ｐ０＿ｄａｔａ＿４＿ｓ１と送受する。
【００２９】
図４は、上記（２）の６００Ｍｂｐｓの高速データ系のインタフェース盤の場合（図１の１−３参照）を示している。メインポート（Ｍａｉｎ−Ｐｏｒｔ２）は、４本の外部データバスｄａｔａ＿１〜ｄａｔａ＿４でインタフェース盤と送受されるデータを、速度を３分の１にし、外部データバスｄａｔａ＿１〜ｄａｔａ＿４のタイムスロットＴＳ１の主データをサブポート（Ｓｕｂ−Ｐｏｒｔ１）の内部バスｐ２＿ｄａｔａ＿１＿ｓ１〜ｐ２＿ｄａｔａ＿４＿ｓ１に乗せ替え、外部データバスｄａｔａ＿１〜ｄａｔａ＿４のタイムスロットＴＳ２の主データをサブポート（Ｓｕｂ−Ｐｏｒｔ２）の内部バスｐ２＿ｄａｔａ＿１＿ｓ２〜ｐ２＿ｄａｔａ＿４＿ｓ２に乗せ替え、外部データバスｄａｔａ＿１〜ｄａｔａ＿４のタイムスロットＴＳ３の主データをサブポート（Ｓｕｂ−Ｐｏｒｔ３）の内部バスｐ２＿ｄａｔａ＿１＿ｓ３〜ｐ２＿ｄａｔａ＿４＿ｓ３に乗せ替えて送受する。タイムスロットＴＳ４以降の主データについても同様に、３つのサブポート（Ｓｕｂ−Ｐｏｒｔ１〜３）の各内部バスに乗せ替えて送受する。
【００３０】
図５は、上記（３）の１．２Ｇｂｐｓの高速データ系のインタフェース盤の場合（図１の１−４参照）を示している。メインポート（Ｍａｉｎ−Ｐｏｒｔ７）は、４本の外部データバスｄａｔａ＿１〜ｄａｔａ＿４でインタフェース盤と送受されるデータを、速度を６分の１にし、外部データバスｄａｔａ＿１〜ｄａｔａ＿４のタイムスロットＴＳ１の主データをサブポート（Ｓｕｂ−Ｐｏｒｔ１）の内部バスｐ７＿ｄａｔａ＿１＿ｓ１〜ｐ７＿ｄａｔａ＿４＿ｓ１に乗せ替え、外部データバスｄａｔａ＿１〜ｄａｔａ＿４のタイムスロットＴＳ２の主データをサブポート（Ｓｕｂ−Ｐｏｒｔ２）の内部バスｐ７＿ｄａｔａ＿１＿ｓ２〜ｐ７＿ｄａｔａ＿４＿ｓ２に乗せ替え、以下同様に、外部データバスｄａｔａ＿１〜ｄａｔａ＿４のタイムスロットＴＳ６の主データをサブポート（Ｓｕｂ−Ｐｏｒｔ６）の内部バスｐ７＿ｄａｔａ＿１＿ｓ６〜ｐ７＿ｄａｔａ＿４＿ｓ６に乗せ替えて送受する。タイムスロットＴＳ７以降の主データについても同様に、３つのサブポート（Ｓｕｂ−Ｐｏｒｔ１〜３）の各内部バスに乗せ替えて送受する。
【００３１】
図６は、上記（４）の２．４Ｇｂｐｓの高速データ系のインタフェース盤の場合（図１の１−５参照）を示している。メインポート（Ｍａｉｎ−Ｐｏｒｔ９）は、４本の外部データバスｄａｔａ＿１〜ｄａｔａ＿４でインタフェース盤と送受される主データを、速度を６分の１にし、第１の外部データバスｄａｔａ＿１ａ〜ｄａｔａ＿４ａのタイムスロットＴＳ１の主データをサブポート（Ｓｕｂ−Ｐｏｒｔ１）の内部バスｐ９＿ｄａｔａ＿１＿ｓ１〜ｐ９＿ｄａｔａ＿４＿ｓ１に乗せ替え、第２の外部データバスｄａｔａ＿１ｂ〜ｄａｔａ＿４ｂのタイムスロットＴＳ２の主データをサブポート（Ｓｕｂ−Ｐｏｒｔ２）の内部バスｐ９＿ｄａｔａ＿１＿ｓ２〜ｐ９＿ｄａｔａ＿４＿ｓ２に乗せ替え、以下同様にして順次各タイムスロットＴＳ３〜ＴＳ１１の乗せ替えを行い、第２の外部データバスｄａｔａ＿１ｂ〜ｄａｔａ＿４ｂのタイムスロットＴＳ１２のデータをサブポート（Ｓｕｂ−Ｐｏｒｔ１２）の内部バスｐ９＿ｄａｔａ＿１＿ｓ１２〜ｐ９＿ｄａｔａ＿４＿ｓ１２に乗せ替える。以降のタイムスロットＴＳ１３についても同様の乗せ替えを行うフォーマット変換を行って送受する。
【００３２】
図７は本発明による多重伝送装置の実施例の構成を示す。同図において、空間スイッチ盤７−１は、各種インタフェース盤が接続されるメインポート（Ｍａｉｎ−Ｐｏｒｔ１〜９）と、該メインポート（Ｍａｉｎ−Ｐｏｒｔ１〜９）に接続されるサブポート（Ｓｕｂ−Ｐｏｒｔ１，２，・・・）と、空間スイッチ（ＳＳＷ）とから構成され、０系及び１系から成る二重化構成とする。
【００３３】
上記の空間スイッチ盤７−１には、背面配線盤（ＢＷＢ）バス等の装置内バスを介して、高速系インタフェース盤７−２及び低速系インタフェース盤７−３などのように、伝送速度の異なる複数種類のインタフェース盤が接続される。なお、空間スイッチ盤７−１におけるメインポート数が９である場合には、高速系インタフェース盤７−２と低速系インタフェース盤７−３とを合わせて９枚まで接続可能である。
【００３４】
空間スイッチ盤７−１、高速系インタフェース盤７−２及び低速系インタフェース盤７−３には、クロック盤７−４からクロック信号を供給し、該クロック信号に同期してフォーマット変換及び主データの送受等が行われる。空間スイッチ盤７−１、高速系インタフェース盤７−２、低速系インタフェース盤７−３及びクロック盤７−４は、制御・監視盤７−５により監視・制御バスを介して監視・制御される。
【００３５】
制御・監視盤７−５は、外部のパーソナルコンピュータ等のオペレーション装置７−６から、各種設定・制御情報を受け、該設定・制御情報に従って各内部装置の設定・制御を行う。前述した空間スイッチ盤７−１におけるサブポートの接続構成又はサブポートの有効化／無効化の設定又は変更も、このオペレーション装置７−６から任意に行うことができる。また、装置内の動作状態等の監視情報をオペレーション装置７−６に送出する。
【図面の簡単な説明】
【００３６】
【図１】本発明による多重伝送装置の構成例を示す図である。
【図２】インタフェース盤のデータ容量とメインポートの処理速度及びバス配線数等との関係を示す図である。
【図３】低速データ系及び２００Ｍｂｐｓまでのインタフェース盤の場合の速度変換及びフォーマット変換を示す図である。
【図４】６００Ｍｂｐｓのインタフェース盤の場合の速度変換及びフォーマット変換を示す図である。
【図５】１．２Ｇｂｐｓのインタフェース盤の場合の速度変換及びフォーマット変換を示す図である。
【図６】２．４Ｇｂｐｓのインタフェース盤の場合の速度変換及びフォーマット変換を示す図である。
【図７】本発明による多重伝送装置の実施例の構成を示す図である。
【図８】従来の多重伝送装置の構成例を示す図である。
【符号の説明】
【００３７】
１−１  低速系インタフェース盤（６４Ｋｂｐｓ〜６．３Ｍｂｐｓ）
１−２  高速系インタフェース盤（１５０Ｍｂｐｓ〜２００Ｍｂｐｓ）
１−３  高速系インタフェース盤（６００Ｍｂｐｓ）
１−４  高速系インタフェース盤（１．２Ｇｂｐｓ）
１−５  高速系インタフェース盤（２．４Ｇｂｐｓ）
Ｍａｉｎ−Ｐｏｒｔ０〜９  メインポート
Ｓｕｂ−Ｐｏｒｔ１，２，・・・  サブポート
ＳＳＷ  空間スイッチ
【図１】
2008177716.tif 000003
【図２】
2008177716.tif 000004
【図３】
2008177716.tif 000005
【図４】
2008177716.tif 000006
【図５】
2008177716.tif 000007
【図６】
2008177716.tif 000008
【図７】
2008177716.tif 000009
【図８】
2008177716.tif 000010