(57)【要約】【課題】複数の信号を効率的に試験する試験装置を提供する。【解決手段】デジタイザ装置４０において、複数のＡＤＣ１０２ａ、１０２ｂが、被試験デバイスから出力される複数のアナログ信号をそれぞれデジタル信号に変換する。処理回路１１０は、ソフトウェア非依存型の回路として構成され、複数のＡＤＣ１０２ａ、１０２ｂから出力される複数のデジタル信号を処理する。処理回路１１０は、ＦＰＧＡ１００に形成される。処理回路１１０において、ＦＦＴ回路１１４は、２つのデジタル信号を複素フーリエ変換処理する。【選択図】図３
2008281354.tif 000002
【特許請求の範囲】
【請求項１】
複数のデジタル被試験信号を保持する複数のメモリと、
複数のメモリに保持されたデジタル被試験信号を同時に読み出して処理するハードウェア処理回路と、
を備えることを特徴とするテストユニット装置。
【請求項２】
被試験デバイスから出力される複数のアナログ信号をそれぞれデジタル被試験信号に変換する複数のアナログデジタル変換部をさらに備えることを特徴とする請求項１に記載のテストユニット装置。
【請求項３】
前記ハードウェア処理回路は、ＦＰＧＡ上に形成されることを特徴とする請求項１または２のいずれかに記載のテストユニット装置。
【請求項４】
前記ハードウェア処理回路は、２つのデジタル被試験信号を複素フーリエ変換処理することを特徴とする請求項１から３のいずれかに記載のテストユニット装置。
【請求項５】
複数のデジタル被試験信号を処理するテストユニット装置を備えた試験装置であって、
当該テストユニット装置は、請求項１から４のいずれかに記載のテストユニット装置であることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のデジタル被試験信号を処理する技術に関する。
【背景技術】
【０００２】
アナログ回路を搭載した半導体デバイスの試験では、被試験デバイスから出力されるアナログ信号をアナログデジタル変換器（以下、「ＡＤＣ」ともいう）によりデジタル被試験信号に変換し、そのデジタル被試験信号を解析することで、被試験デバイスの良否を判定する。たとえば特許文献１は、デジタル信号とアナログ信号の両方を入出力信号とする大規模集積回路の試験装置を開示する。この試験装置は複数のサブシステムから構成され、そのうちの１つである波形デジタイザ・サブシステム（ＷＤ−ＳＳ）は、ＡＤＣによりデジタル化した信号に所望の演算を施すＤＳＰを備えている。
【特許文献１】特開平４−３６６７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
通信機器の普及により、通信用デバイスの開発および製造が活発化しており、同時に、そのようなデバイスの試験を効率的に行うことが要求されるようになっている。たとえば信号送信用の変調デバイスでは、Ｉ成分（同相成分）とＱ成分（直交成分）のベースバンド変調信号が生成されるが、試験装置では、２つの信号を短時間で効率的に試験できることが好ましい。またアナログ試験では、アナログ回路から出力される複数種類の信号の相互関係からデバイスの良否を判定するものも少なくない。そこで、複数種類の信号を効率的に試験できる技術の登場が切望されている。
【０００４】
本発明はこうした課題に鑑みてなされたものであり、その目的は、デジタル被試験信号を効率的に試験できる技術を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明のある態様のテストユニット装置は、複数のデジタル被試験信号を保持する複数のメモリと、複数のメモリに保持されたデジタル被試験信号を同時に読み出して処理するハードウェア処理回路とを備える。
【０００６】
ハードウェア処理回路は、専用のワイヤードロジックで構成されたハードウェア回路として構成されてもよく、またＦＰＧＡ（Field Programmable Gate Array）上に他の処理回路とともに選択可能に構成されたハードウェア回路として構成されてもよい。ＦＰＧＡ上に複数の処理回路が予め構成されている場合には、たとえばソフトウェアによるレジスタ等の設定により、試験内容に応じたロジックを構成するハードウェア回路が選択されてもよい。またハードウェア処理回路は、必要に応じてＦＰＧＡ上に動的に構成されてもよい。この態様のテストユニット装置においては、ハードウェア処理回路を構成するためにソフトウェアの介入を許容してもよいが、試験開始後は、ハードウェア処理回路は、複数のデジタル被試験信号をハードウェアで処理する。
【０００７】
この態様によると、ハードウェア処理回路は、デジタル被試験信号をハードウェアにより処理するため、ソフトウェアによる処理よりも処理時間を短縮できる。また、このハードウェア処理回路は、複数のデジタル信号を同時に読み出して処理できるため、個別にデジタル被試験信号を処理するよりも処理時間を短縮でき、試験時間の短縮化を実現できる。さらに、ハードウェア処理回路が複数のデジタル被試験信号に所定の処理を施すことで、デジタル信号間の関係の解析も容易となる。
【０００８】
被試験デバイスから出力される複数のアナログ信号をそれぞれデジタル被試験信号に変換する複数のアナログデジタル変換部をさらに備えてもよい。このとき、テストユニット装置は、波形デジタイザ装置として構成されてもよい。波形デジタイザ装置が同時に複数のデジタル被試験信号を処理する機能をもつことで、この波形デジタイザ装置を備えた試験装置による試験時間を短縮できる。
【０００９】
ハードウェア処理回路は、２つのデジタル被試験信号を複素フーリエ変換処理してもよい。ハードウェア処理回路として複素ＦＦＴ（Fast Fourier Transform）回路を形成することで、２つのデジタル被試験信号を同時にＦＦＴ処理することができる。
【００１０】
本発明の別の態様は、試験装置である。この試験装置は、複数のデジタル被試験信号を処理するテストユニット装置を備える。このテストユニット装置は、上記した態様のテストユニット装置であってよい。
【００１１】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明によると、デジタル被試験信号を効率的に試験できる技術を提供する。
【発明を実施するための最良の形態】
【００１３】
図１は、本発明の実施形態に係る試験装置１の構成の一例を示す図である。試験装置１は、被試験デバイス２０を試験する装置であって、波形発生器１０、デバイス装着部３０、デジタイザ装置４０および判定器５０を備える。本実施形態において、被試験デバイス２０はアナログ回路を搭載した半導体デバイスであり、デバイス装着部３０に装着される。デバイス装着部３０は、被試験デバイス２０に対する電気的接点をもつパフォーマンスボードであってよい。
【００１４】
波形発生器１０は、被試験デバイス２０の回路に供給する試験信号を生成する。デバイス装着部３０は、試験信号を被試験デバイス２０に入力し、また被試験デバイス２０の出力信号をデジタイザ装置４０に供給する。デジタイザ装置４０は、被試験デバイス２０から出力されるアナログ信号をデジタル被試験信号に変換し、フーリエ変換などの所定の処理を実行する。判定器５０は、デジタイザ装置４０から供給される信号をもとに、被試験デバイス２０の良否を判定する。判定器５０は、デジタイザ装置４０からの供給信号と、被試験デバイス２０が出力するべき期待値信号とを比較することで、被試験デバイス２０の良否を判定してもよい。また判定器５０は、デジタイザ装置４０からの供給信号をもとに解析される結果と、期待される解析値とを比較することで、被試験デバイス２０の良否を判定してもよい。
【００１５】
本実施形態において、被試験デバイス２０は、複数種類のアナログ信号を同時に出力するデバイスである。以下では、被試験デバイス２０が、Ｉ成分（同相成分）とＱ成分（直交成分）のベースバンド変調信号を出力する通信用のデバイスである場合を例にとる。デジタイザ装置４０は、被試験デバイス２０から２チャンネルのアナログ出力を受け、それぞれをデジタル被試験信号に変換し、ＦＦＴ処理を実行する。判定器５０は、ＦＦＴ処理された結果をもとに、ベースバンド変調信号の周波数特性を評価し、それぞれのスペクトラムが所定の帯域内にあるか判定することで、被試験デバイス２０の良否を判定してもよい。通信用デバイスであることは一つの例であり、被試験デバイス２０は、複数種類のアナログ信号を同時に出力する他のデバイスであってもよい。
【００１６】
図２は、並列処理を実現する試験装置１の構成例を示す。図２に示す試験装置１では、複数の波形発生器１０ａ〜１０ｄおよびデジタイザ装置４０ａ〜４０ｄが、複数の被試験デバイス２０ａ〜２０ｄを試験するために、１つのテストヘッド用ボード６０に組み込まれる。テストヘッド用ボード６０は、ＦＰＧＡを備えたテスト用モジュールであり、複数の波形発生器１０ａ〜１０ｄおよびデジタイザ装置４０ａ〜４０ｄの少なくとも一部のロジックは、ＦＰＧＡ上に形成される。テストヘッド用ボード６０は、テストヘッドに搭載されて、デバイス装着部３０に電気的に接続される。図２では、１つのテストヘッド用ボード６０のみを示しているが、テストヘッドに複数のテストヘッド用ボード６０を搭載することで、多くの被試験デバイス２０を同時に試験することが可能となる。コントローラ７０は、試験装置１における各構成の動作を管理し、ユーザからの操作入力を受けて、試験内容の設定および実行を制御する。
【００１７】
テストヘッド用ボード６０において、複数の波形発生器１０およびデジタイザ装置４０がハードウェア回路として並列に構成される。これによりハードウェアによる並列処理が実現でき、試験時間を大幅に短縮することが可能となる。たとえば、被試験デバイス２０からの出力信号をＦＦＴ処理する場合、コントローラ７０によりソフトウェアで実行すると、各デジタイザ装置４０でアナログデジタル変換された信号をシリアルに順番に処理するため、全体の試験時間が長くなる。一方、本実施形態の試験装置１では、デジタイザ装置４０にハードウェアによるＦＦＴ回路をもたせることで、複数のデジタイザ装置４０においてＦＦＴ処理を同時に高速に実行することが可能となる。
【００１８】
図３は、デジタイザ装置４０の構成例を示す。デジタイザ装置４０は、ＦＰＧＡ１００、ＡＤＣ１０２ａ、１０２ｂおよびメモリ１２２ａ、１２２ｂを備えたテストユニット装置である。ＡＤＣ１０２は、被試験デバイス２０の出力チャンネル数に応じて設けられる。本実施形態では、被試験デバイス２０からＩ信号とＱ信号が出力されるため、ＡＤＣ１０２は２つ設けられている。ＡＤＣ１０２ａは、ベースバンドのＩ信号をアナログデジタル変換する回路であり、ＡＤＣ１０２ｂは、ベースバンドのＱ信号をアナログデジタル変換する回路である。メモリ１２２ａは、Ｉ信号に関する処理データを格納し、メモリ１２２ｂは、Ｑ信号に関する処理データを格納する。メモリ１２２ａおよび１２２ｂは、物理的に異なるモジュールとして構成されてもよいが、同一のモジュール内に構成されてもよい。
【００１９】
ＦＰＧＡ１００には、ＡＤＣ制御回路１０４ａ、１０４ｂ、処理回路１１０およびメモリ制御回路１２０ａ、１２０ｂがハードウェア回路として形成される。処理回路１１０は、ハードウェア処理回路として構成されたデジタルフィルタ回路１１２およびＦＦＴ回路１１４を備える。ＦＰＧＡ１００には、さらに他の処理回路を構成されていてもよく、試験内容に応じて、使用される処理回路が適切に選択されてよい。本実施形態のＦＰＧＡ１００において、処理回路による信号処理中、ソフトウェアの介入は許容されず、ハードウェアによる信号処理のみが実行される。デジタイザ装置４０において、デジタルフィルタ回路１１２およびＦＦＴ回路１１４は、それぞれ１つずつ設けられる。
【００２０】
図４は、デジタイザ装置４０における処理フローを示すフローチャートである。被試験デバイス２０が、試験信号に応じてベースバンドのＩＱ信号を出力すると、ＡＤＣ１０２ａがＩ信号をアナログデジタル変換し、ＡＤＣ１０２ｂがＱ信号をアナログデジタル変換する（Ｓ１０）。ＡＤＣ１０２ａおよびＡＤＣ１０２ｂのアナログデジタル変換処理は、それぞれＡＤＣ制御回路１０４ａ、１０４ｂにより制御される。メモリ制御回路１２０ａは、ＡＤＣ１０２ａによりデジタル化された波形データをメモリ１２２ａに格納し、メモリ制御回路１２０ｂは、ＡＤＣ１０２ｂによりデジタル化された波形データをメモリ１２２ｂに格納する（Ｓ１２）。これらの波形データは、試験対象となるデジタル被試験信号に相当する。
【００２１】
続いてメモリ制御回路１２０ａおよび１２０ｂが、メモリ１２２ａおよび１２２ｂに格納された波形データをデジタルフィルタ回路１１２に読み出す。メモリ制御回路１２０ａおよび１２０ｂは、コントローラ７０により波形データの読出処理を制御されてもよい。デジタルフィルタ回路１１２は、測定精度を改善するべく、信号経路の周波数特性を補正する周波数特性補正フィルタ処理を実行する（Ｓ１４）。デジタルフィルタ回路１１２がハードウェア処理回路として構成されることで、ソフトウェアよりも、周波数特性補正フィルタ処理を高速に実行でき、これにより試験時間の短縮化を実現できる。また１つのデジタルフィルタ回路１１２でＩ信号およびＱ信号の波形データを補正できるため、ＦＰＧＡ１００の資源を有効に活用できる。メモリ制御回路１２０ａは、Ｉ信号につき補正した波形データをメモリ１２２ａに格納し、メモリ制御回路１２０ｂは、Ｑ信号につき補正した波形データをメモリ１２２ｂに格納する（Ｓ１６）。これらの補正波形データは、試験対象となるデジタル被試験信号に相当する。
【００２２】
メモリ制御回路１２０ａおよび１２０ｂは、メモリ１２２ａおよび１２２ｂに格納された補正後の波形データをＦＦＴ回路１１４に同時に読み出す。メモリ制御回路１２０ａおよび１２０ｂは、コントローラ７０により波形データを同時に読み出すように制御されてもよい。ＦＦＴ回路１１４は、Ｉ信号およびＱ信号の補正波形データを受けて、複素フーリエ変換処理を実行する（Ｓ１８）。
【００２３】
本発明者は、測定周波数など様々な試験条件を変化させて行ったシミュレーションにより、アナログ試験の中でも特にＦＦＴ処理をハードウェア化することで、試験時間の短縮効率が最も高くなるという知見を得た。この知見のもと、本発明者は、ＦＰＧＡ１００上にＦＦＴ回路１１４をハードウェア処理回路として構成した。ＦＦＴ回路１１４がハードウェア回路として構成されることで、ソフトウェアよりもＦＦＴ処理を高速に実行でき、また様々なアナログ試験において、効率的に試験時間を短縮することが可能となる。既述したようにＦＦＴ回路１１４は、ソフトウェアによるレジスタ等の設定により機能設定されてもよいが、ＦＦＴ処理実行中は、ソフトウェアによる処理が介在せず、ハードウェアによる処理が実行される。
【００２４】
またＦＰＧＡ１００において、ＩＱ成分を表現する２つの波形データを同時に処理可能なＦＦＴ回路１１４を構成することで、ＦＦＴ処理を１回で終わらせることができ、ＦＦＴ処理時間を短縮することが可能となる。このように、ＦＦＴ回路１１４をハードウェア処理回路として構成し、さらに複数のデジタルデータを同時に処理可能に構成することで、全体の試験時間を短縮できるようになる。メモリ制御回路１２０ａまたは１２０ｂは、ＦＦＴ処理結果をメモリ１２２ａまたはメモリ１２２ｂに格納する（Ｓ２０）。なお、メモリ制御回路１２０は、ＦＦＴ処理結果を、図示しない他のメモリに格納してもよい。メモリ制御回路１２０は、図示しないバスＩ／Ｆを介して、ＦＦＴ処理結果を判定器５０に送信する（Ｓ２２）。
【００２５】
判定器５０はＦＦＴ処理結果を受けると、ＩＱ成分の周波数特性を解析して、ＩＱ成分のバランスの偏りなどを解析する。これにより判定器５０は、被試験デバイス２０の良否を判定する。
【００２６】
本発明は上述の実施形態に限定されるものではなく、実施形態の各要素を適宜組み合わせたものも、本発明の実施形態として有効である。また、当業者の知識に基づいて各種の設計変更等の変形を実施形態に対して加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうる。実施形態では、２つのデジタルデータを同時に処理する回路として、複素ＦＦＴ処理を行う回路を示したが、複数のデジタルデータで１組のデータを構成するものであれば、その１組のデータを同時に処理する回路がＦＰＧＡ１００上に形成されてもよい。また、実施形態ではベースバンド変調信号を評価する試験装置１を示したが、これに限らず、他の種類のアナログ信号を評価する試験装置１も本発明の範囲に含まれる。
【００２７】
コントローラ７０は、たとえばデジタイザ装置４０の動作モードを設定する機能をもってもよい。コントローラ７０は、ＦＦＴ回路１１４に対して、２つのデータを同時に複素ＦＦＴ処理するか、または１つのデータのみをＦＦＴ処理するかの動作モードを、ユーザからの指示に基づいて設定してもよい。
【００２８】
また、ＡＤＣ１０２によるアナログデジタル変換処理機能は、被試験デバイス２０側に設けられてもよい。この場合は、図１を参照して、デジタイザ装置４０の代わりに、デジタルキャプチャ装置をテストユニット装置として組み込むことで、試験装置１が構成される。デジタルキャプチャ装置は、図３に示すデジタイザ装置４０の構成から、ＡＤＣ１０２を除いたものである。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態に係る試験装置の構成の一例を示す図である。
【図２】並列処理を実現する試験装置の構成例を示す図である。
【図３】デジタイザ装置の構成例を示す図である。
【図４】デジタイザ装置における処理フローを示すフローチャートである。
【符号の説明】
【００３０】
１・・・試験装置、１０・・・波形発生器、２０・・・被試験デバイス、３０・・・デバイス装着部、４０・・・デジタイザ装置、５０・・・判定器、６０・・・テストヘッド用ボード、７０・・・コントローラ、１００・・・ＦＰＧＡ、１０２・・・ＡＤＣ、１０４・・・ＡＤＣ制御回路、１１０・・・処理回路、１１２・・・デジタルフィルタ回路、１１４・・・ＦＦＴ回路、１２０・・・メモリ制御回路、１２２・・・メモリ。
【図１】
2008281354.tif 000003
【図２】
2008281354.tif 000004
【図３】
2008281354.tif 000005
【図４】
2008281354.tif 000006