(57)【要約】【課題】ゲート電極及びゲート配線からなるゲート構造を新規な構成にすることによって素子領域のＭＯＳＦＥＴのゲート電極がリーク、特性の観点から最適な膜厚に設定でき、ゲート配線がシリサイド未形成のない歩留まりの高いＭＯＳＦＥＴを有する半導体装置を提供する。【解決手段】半導体装置は、半導体基板１０と、前記半導体基板に形成され、ゲート電極４とゲート配線５とから構成されたゲート構造を有するＭＯＳＦＥＴとを具備している。ゲート構造は少なくとも一部はシリサイド膜７、１２からなり、且つゲート配線５のシリサイド膜１２の膜厚がゲート電極４のシリサイド膜７の膜厚より厚く構成されている。ここで説明するゲート配線５の場合、全てがシリサイド膜１２から構成されている。このような構成のゲート構造を得るには予めゲート配線の絶縁性側壁を除去しておく。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、ゲート電極とゲート配線とから構成されたゲート構造を有するＭＯＳＦＥＴとを具備し、
前記ゲート構造は、少なくとも一部はシリサイド膜からなり、且つ前記ゲート配線のシリサイド膜厚が前記ゲート電極のシリサイド膜厚より厚いことを特徴とする半導体装置。
【請求項２】
前記半導体基板には複数のＭＯＳＦＥＴが形成され、前記複数のＭＯＳＦＥＴの少なくとも一部は、前記ゲート構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート構造において、前記ゲート電極にのみにゲート側壁絶縁膜が形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記ゲート構造にはゲート側壁絶縁膜が形成され、前記ゲート配線の前記ゲート側壁絶縁膜は、前記ゲート電極の前記ゲート側壁絶縁膜より高さが低いことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項５】
前記ゲート構造にはゲート側壁絶縁膜が形成され、前記ゲート配線の前記ゲート側壁絶縁膜と前記ゲート電極の前記ゲート側壁絶縁膜とは構造が異なることを特徴とする請求項１又は請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線層およびゲート電極に関し、特にＣＭＯＳ回路に使用されるものである。
【背景技術】
【０００２】
従来、ＣＭＯＳ回路などが形成される半導体基板には、複数のＭＯＳＦＥＴが用いられる。これらＭＯＳＦＥＴは、ゲート電極とゲート配線とから構成されたシリサイド膜を有するゲート構造を有している。半導体基板には素子領域と素子領域を区画する素子分離領域とを有し、素子領域に形成されたＭＯＳＦＥＴにはゲート電極が形成され、ＭＯＳＦＥＴのゲート電極間を電気的に接続するゲート配線が素子分離領域に形成されている。
この素子分離領域上に形成されるゲート配線は、通常ゲート電極と一体的にパターニング形成されるが、ダストによるシリサイド未形成部が出来てしまったり、Ｎ型及びＰ型不純物拡散領域境界部での前処理不足によるシリサイド未形成などの歩留まり劣化要因が多い（非特許文献１参照）。一方、素子領域部では、シリサイド膜をゲート絶縁膜界面からある程度離して成膜しておかないと、信頼性劣化、特性ばらつき（閾値（Ｖth）、ゲートリーク等) を引き起こす場合がある。また、素子領域のシリサイド膜厚は、接合リークにより限界膜厚が存在する。このため、歩留まりとリーク、特性の観点でゲート配線及びゲート電極で両立する膜厚を設定することは困難であった。
【０００３】
非特許文献１には、ゲート配線部は寸法の微細化に伴い抵抗の上昇が起きることが示されており、微細化に伴うゲート電極上のシリサイド未形成が懸念されることが開示されている。
【非特許文献１】Ｎ．Ｙａｍａｇｉｙａ  ｅｔ  ａｌ．，“６５ｎｍＣＭＯＳ  ｔｅｃｈｎｏｌｏｇｙ（ＣＭＯＳ５）  ｗｉｔｈ  ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｅｎｂｅｄｄｅｄ  ｍｅｍｏｒｉｅｓ  ｆｏｒ  ｂｒｏａｄｂａｎｄ  ｍｏｃｒｏｐｙｏｃｅｓｓｏｒ  ａｐｐｌｉｃａｔｉｏｎｓ”，ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇｅｓｔ，２００２，ｐｐ．５７−６０
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような問題を解決するためになされたものであり、ゲート電極及びゲート配線からなるゲート構造を新規な構成にすることによって素子領域のＭＯＳＦＥＴのゲート電極がリーク、特性の観点から最適な膜厚に設定でき、ゲート配線がシリサイド未形成のない歩留まりの高いＭＯＳＦＥＴを有する半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の半導体装置の一態様は、半導体基板と、前記半導体基板に形成され、ゲート電極とゲート配線とから構成されたゲート構造を有するＭＯＳＦＥＴとを具備し、前記ゲート構造は、少なくとも一部はシリサイド膜からなり、且つ前記ゲート配線のシリサイド膜厚が前記ゲート電極のシリサイド膜厚より厚いことを特徴としている。
【発明の効果】
【０００６】
ゲート電極がリーク及び特性の観点から最適な膜厚に設定でき、ゲート配線がシリサイド未形成のない歩留まりの高いＭＯＳＦＥＴを有する半導体装置が得られる。
【発明を実施するための最良の形態】
【０００７】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【０００８】
まず、図１乃至図６を参照して実施例１を説明する。
図１は、半導体基板に形成されたＭＯＳＦＥＴのゲート構造に絶縁性側壁を形成する方法を説明する断面図、図２は、絶縁性側壁が施されたゲート構造を有するＭＯＳＦＥＴが形成された半導体基板の平面図、図３は、ゲート配線の絶縁性側壁が除去されたＭＯＳＦＥＴを有する半導体基板の平面図、図４は、図３に記載されたＭＯＳＦＥＴに形成されたゲート構造の断面図、図５は、半導体基板上に形成されたゲート構造のシリサイド化工程を説明する断面図、図６は、半導体基板上のシリサイド化されたゲート構造を示す断面図である。
【０００９】
図３に示すように、シリコンなどからなる半導体基板１０の素子領域１にはＭＯＳＦＥＴが形成されている。半導体基板１０の素子領域１間には素子分離領域２が配されている。ＭＯＳＦＥＴを構成するゲート構造は、素子領域１に形成されたゲート電極４と、素子分離領域２上に形成され、ゲート電極１間を接続するゲート配線５から構成されている。ゲート電極４には、シリコン酸化膜もしくはシリコン窒化膜などから構成された絶縁性側壁３が形成されている。半導体基板１０上に形成されたゲート電極４は、素子領域１のソース／ドレイン領域６間の上に配置される。ゲート長は、Ｌで表され、ゲート幅は、Ｗ１で表されている。ゲート配線５には、絶縁性側壁が形成されていない。ゲート配線５の配線幅は、Ｗ２で表されている。
図６には、半導体基板上に形成されたゲート構造の断面図が示されている。素子領域に形成されたゲート電極４は、ポリシリコン膜８とポリシリコン膜８上に形成されたニッケルシリサイドなどのシリサイド膜７とから構成されている。ゲート電極４の側面にはシリコン酸化物やシリコン窒化膜などから構成された絶縁性側壁３が形成されている。素子分離領域２に形成されたゲート配線５は、シリサイド膜１３のみから構成されている。即ち、ゲート電極４のシリサイド膜７は、ゲート配線５のシリサイド膜より薄く形成されている。
【００１０】
このような構成により、この実施例では、ゲート電極がリーク及び特性の観点からシリサイド膜を最適な膜厚に設定する一方で、ゲート配線のシリサイド膜は、ゲート電極のシリサイド膜の膜厚に左右されずに膜厚に形成することが可能になるので、シリサイド未形成のない歩留まりの高いＭＯＳＦＥＴを有する半導体装置が得られる。半導体基板にはトランジスタに繋がる複数のゲート構造が形成されているが、この実施例では全てのゲート構造に、この実施例の特徴であるゲート電極とゲート配線では膜厚が異なるシリサイド膜を有する構造を用いなくても良い。
【００１１】
次に、このようなゲート構造を有するトランジスタの製造方法を説明する。
図１は、ゲート構造にゲート絶縁性側壁を形成する方法を示す。半導体基板１０の素子領域に形成されたポリシリコン８からなるゲート電極４に、例えば、ＣＶＤ−ＳｉＯ２などの絶縁膜３′を堆積させる（図１（ａ））。図示はしないがゲート配線５上にも堆積させる。次に、ＲＩＥ(Reactive Ion Etching)を行って絶縁膜３′のゲート側壁部分以外を除去し、ゲート絶縁性側壁３を形成する。このとき、ゲート絶縁性側壁は、ゲート配線５にも形成される。
【００１２】
次に、シリサイド膜の形成方法を説明する。
図２に示された半導体基板１０に対して、図３に示すように、ゲート配線５を被覆しているゲート絶縁性側壁３を除去してゲート配線５を構成するポリシリコン８を露出させる（図５及び図４（ｂ）参照）。即ち、ＣＭＯＳ回路が形成される素子領域にはゲート絶縁性側壁が残り（図５及び図４（ａ）参照）、ゲート配線部のみ、ゲートの横も露出した状態を実現する（図５及び図４（ｂ）参照）。その後、Ｎ＋／Ｐ＋不純物をイオン注入した後に、シリサイド形成を行う。例えば、図５に示すように、半導体基板１０上に、ゲート電極４、ゲート配線５、ソース／ドレイン領域６等を被覆するように、Ｎｉなどの金属膜１１を堆積させて加熱処理を施してシリコン表面をシリサイド化する。その後、未反応の金属膜を除去して、ゲート電極４、ゲート配線５、ソース／ドレイン領域６にＮｉＳｉなどのシリサイド膜７、１２、１３を形成する。この時、ゲート配線５のポリシリコン膜は全部シリサイド化されてシリサイド膜１２が形成される（図６参照）。
この実施例では、ゲート配線全体がシリサイド化されているので、ゲート配線部のゲート幅（図３に示すＷ２）が狭い場合に用いて最適である。
【実施例２】
【００１３】
次に、図７及び図８を参照して実施例２を説明する。
図７は、半導体基板上に形成されたシリサイド化される前ゲート電極及びゲート配線の断面図、図８は、半導体基板上のシリサイド化されたゲート電極及びゲート配線の断面図である。
図８には、半導体基板上に形成されたゲート構造が示されている。半導体基板の素子領域に形成されたゲート電極２４は、ポリシリコン膜２８とポリシリコン膜２８上に形成されたニッケルシリサイドなどのシリサイド膜２７とから構成されている。ゲート電極２４の側面にはシリコン酸化物やシリコン窒化膜などから構成された絶縁性側壁２３が形成されている。半導体基板の素子分離領域に形成されたゲート配線２５は、同じくポリシリコン膜２８とシリサイド膜２９から構成されている。そして、ゲート電極２４のシリサイド膜２７は、ゲート配線２５のシリサイド膜２９より薄く形成されている。また、ゲート配線２５の側面に形成されたゲート絶縁性側壁２３′は、ゲート電極２４の側面に形成されたゲート絶縁性側壁２３より低く形成されている（ｈ＞ｈ′）。
【００１４】
このような構成により、この実施例では、ゲート電極がリーク及び特性の観点からシリサイド膜を最適な膜厚に設定する一方で、ゲート配線のシリサイド膜は、ゲート電極のシリサイド膜の膜厚に左右されずに膜厚に形成することが可能になるので、シリサイド未形成のない歩留まりの高いＭＯＳＦＥＴを有する半導体装置が得られる。半導体基板にはトランジスタに繋がる複数のゲート構造が形成されているが、この実施例では全てのゲート構造に、この実施例の特徴であるゲート電極とゲート配線では膜厚が異なるシリサイド膜を有する構造を用いなくても良い。
【００１５】
次に、図７を参照してこのようなゲート構造を有するトランジスタの製造方法を説明する。半導体基板に形成されたポリシリコンからなるゲート構造のうち、ゲート配線２５を被覆しているゲート絶縁性側壁２３′の上部をエッチングして除去し、ゲート配線２５を構成するポリシリコン２８の上部を露出させる。即ち、ゲート配線部の上部の横も露出した状態にする。その後、Ｎ＋／Ｐ＋不純物をイオン注入した後に、シリサイド形成を行う。半導体基板上に、ゲート電極２４、ゲート配線２５、ソース／ドレイン領域等を被覆するように、Ｎｉなどの金属膜を堆積させて加熱処理を施してシリコン表面をシリサイド化する。その後、未反応の金属膜を除去して、ゲート電極２４、ゲート配線２５、ソース／ドレイン領域にＮｉＳｉなどのシリサイド膜２７、２９を形成する。この時、ゲート配線５のポリシリコン膜２９は、ゲート電極２４のポリシリコン膜２７より厚く形成されている。
この実施例では、ゲート配線の上部は側面からも加熱されシリサイド化が進むので、上面のみからシリサイド化が進むゲート電極のシリサイド膜より膜厚のシリサイド膜が形成される。均一な膜厚のシリサイド膜を得るために、ゲート配線部のゲート幅（Ｗ２）は、シリサイド膜の厚さの２倍より小さいことが必要である。
【実施例３】
【００１６】
次に、図９及び図１０を参照して実施例２を説明する。
図９は、半導体基板上に形成されたシリサイド化される前ゲート電極及びゲート配線の断面図、図１０は、半導体基板上のシリサイド化されたゲート電極及びゲート配線の断面図である。
図９には、半導体基板上に形成されたゲート構造が示されている。半導体基板の素子領域に形成されたゲート電極３４は、ポリシリコン膜３８とポリシリコン膜３８上に形成されたニッケルシリサイドなどのシリサイド膜３７とから構成されている。ゲート電極３４の側面にはシリコン酸化物やシリコン窒化膜などから構成されたゲート絶縁性側壁３３が形成されている。ゲート絶縁性側壁３３は、ポリシリコン膜３８と接する部分は、シリコン酸化膜３３ａから構成され、シリコン酸化膜３３ａの上にシリコン窒化膜３３ｂが形成されている。
一方、半導体基板の素子分離領域に形成されたゲート配線３５は、シリサイド膜３９から構成されている。そして、ゲート電極３４のシリサイド膜３７は、ゲート配線３５のシリサイド膜３９より薄く形成されている。また、ゲート配線３５の側面に形成されたゲート絶縁性側壁３３′は、シリコン窒化膜から構成されている。
【００１７】
このような構成により、この実施例では、ゲート電極がリーク及び特性の観点からシリサイド膜を最適な膜厚に設定する一方で、ゲート配線のシリサイド膜は、ゲート電極のシリサイド膜の膜厚に左右されずに厚く形成することが可能になるので、シリサイド未形成のない歩留まりの高いＭＯＳＦＥＴを有する半導体装置が得られる。半導体基板にはトランジスタに繋がる複数のゲート構造が形成されているが、この実施例では全てのゲート構造に、この実施例の特徴であるゲート電極とゲート配線では膜厚が異なるシリサイド膜を有する構造を用いなくても良い。
次に、図９を参照して、このようなゲート構造を有するトランジスタの製造方法を説明する。Ｎ＋／Ｐ＋不純物をイオン注入した後に、半導体基板に形成されたポリシリコンからなるゲート電極３４及びゲート配線３５から構成されたゲート構造のシリサイド形成を行う。半導体基板上に、ゲート電極３４、ゲート配線３５、ソース／ドレイン領域等を被覆するように、Ｎｉなどの金属膜を堆積させて加熱処理を施してシリコン表面をシリサイド化する。その後、未反応の金属膜を除去して、ゲート電極３４、ゲート配線３５、ソース／ドレイン領域にＮｉＳｉなどのシリサイド膜３７、３９を形成する。この時、ゲート配線３５のポリシリコン膜３９は、ゲート電極３４のポリシリコン膜３７より厚く形成されている。
【００１８】
この実施例では、ゲート電極に直接接触しているゲート絶縁性側壁がシリコン酸化膜からなり、ゲート配線に直接接触しているゲート絶縁性側壁がシリコン窒化膜からなるものである。ポリシリコンがシリサイド化される速度は、シリコン窒化膜に接触しているポリシリコンの方がシリコン酸化膜に接触しているポリシリコンより速い。したがって、ゲート配線を構成するポリシリコンのシリサイド膜の成長は、ゲート電極を構成するポリシリコンのシリサイド膜の成長より遅いので、ゲート配線が全部シリサイド化されても、ゲート電極にはポリシリコン膜が残る。
【００１９】
以上、実施例１−３で説明したゲート構造は、半導体基板に形成された少なくとも一部のＭＯＳＦＥＴに形成される。半導体基板には複数のＭＯＳＦＥＴが形成され、これらＭＯＳＦＥＴは、複数のＭＯＳＦＥＴが密に形成された密領域、複数のＭＯＳＦＥＴがまばらに形成された疎領域に形成される。これら実施例では、とくに、ＭＯＳＦＥＴが密集している密領域のＭＯＳＦＥＴにこのゲート構造を適用すればその領域のゲート配線をシリサイド未形成等の不具合がなく厚く形成することができる。
【図面の簡単な説明】
【００２０】
【図１】実施例１に係る半導体基板に形成されたＭＯＳＦＥＴのゲート構造に絶縁性側壁を形成する方法を説明する断面図。
【図２】実施例１に係る絶縁性側壁が施されたゲート構造を有するＭＯＳＦＥＴが形成された半導体基板の平面図。
【図３】実施例１に係るゲート配線の絶縁性側壁が除去されたＭＯＳＦＥＴを有する半導体基板の平面図。
【図４】図３に記載されたＭＯＳＦＥＴに形成されたゲート構造の断面図。
【図５】実施例１に係る半導体基板上に形成されたゲート構造のシリサイド化工程を説明する断面図。
【図６】実施例１に係る半導体基板上のシリサイド化されたゲート構造を示す断面図。
【図７】実施例２に係る半導体基板上に形成されたシリサイド化される前ゲート電極及びゲート配線の断面図。
【図８】実施例２に係る半導体基板上のシリサイド化されたゲート電極及びゲート配線の断面図。
【図９】実施例３に係る半導体基板上に形成されたシリサイド化される前ゲート電極及びゲート配線の断面図。
【図１０】実施例３に係る半導体基板上のシリサイド化されたゲート電極及びゲート配線の断面図。
【符号の説明】
【００２１】
１・・・素子領域
２・・・素子分離領域
３、２３、２３′、３３・・・ゲート絶縁性側壁
３′・・・絶縁膜
４、２４、３４・・・ゲート電極
５、２５、３５・・・ゲート配線
６・・・ソース／ドレイン領域
７、１２、１３、２７、２９、３７、３９・・・シリサイド膜
８、２８、３８・・・ポリシリコン
１０・・・半導体基板
１１・・・金属膜
３３′・・・ゲート絶縁性側壁（シリコン窒化膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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