(57)【要約】【課題】カラムＡＤ型のＣＭＯＳセンサにおいて高速水平データ転送動作を可能にする。【解決手段】ＬレベルVLをＨ，Ｌの間の第３の電圧レベルＶL1に変更し、ＨレベルVHを同一電圧レベルのＨレベルＶH1に維持する。電源電圧Ｖdd側に片寄った電圧振幅の狭い電圧情報（ＶL1〜ＶH1）を後段回路用の論理レベルの電圧情報ＶLout，ＶHoutに変換して出力する。または、ＨレベルVHをＨ，Ｌの間の第３の電圧レベルＶH2に変更し、ＬレベルVLを同一電圧レベルのＬレベルＶL2に維持する。接地電圧GND 側に片寄った電圧振幅の狭い電圧情報（ＶL2〜ＶH2）を後段回路用の論理レベルの電圧情報ＶLout，ＶHoutに変換して出力する。電圧情報（ＶL1〜ＶH1，ＶL2〜ＶH2）を電源電圧Ｖdd−接地電圧GND 間の中間に位置する電圧情報（ＶL3〜ＶH3）にシフトしてから、電圧情報ＶLout，ＶHoutに変換してもよい。【選択図】図２Ａ
2008306289.tif 000002
【特許請求の範囲】
【請求項１】
単位画素が配列された画素部と、
前記画素部の各単位画素から読み出されたアナログの画素信号をデジタルデータに変換するＡＤ変換部と、
前記ＡＤ変換部から出力される前記Ｈ，Ｌの論理レベルの一方を前記Ｈ，Ｌの間の第３の電圧レベルに変更する第１の振幅レベル変更部と、
前記第１の振幅レベル変更部から出力される情報を共通の信号線に転送する水平走査部と、
前記第１の振幅レベル変更部で振幅レベルが変更された情報を後段回路用の論理レベルに変更する第２の振幅レベル変更部と
を備えたことを特徴とする固体撮像装置。
【請求項２】
前記画素部は、前記単位画素が行列状に配列されており、
前記画素部の各単位画素からアナログの画素信号を読み出す垂直走査部をさらに備え、
前記ＡＤ変換部は、前記画素部に対して列ごとに設けられている
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１の振幅レベル変更部は、前記ＡＤ変換部から出力される前記Ｈ，Ｌの論理レベルを論理反転するトランジスタと、前記水平走査部の制御の元で、前記トランジスタの反転出力を前記各列共通の信号線側に出力するスイッチトランジスタとを有する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
第１の振幅レベル変更部は、前記ＡＤ変換部から出力される前記Ｌの論理レベルを前記第３の電圧レベルに変更する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記第１の振幅レベル変更部は、
前記Ｈ，Ｌの論理レベルの一方を前記Ｈ，Ｌの間の第３の電圧レベルに変更する第１のレベル調整部を列ごとに有するとともに、
前記Ｈ，Ｌの論理レベルの他方を同一電圧レベルに維持する各列共通の第２のレベル調整部を有する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記第２のレベル調整部は、前記Ｈの論理レベルに対応した高電圧に維持するプルアップ手段または前記Ｌの論理レベルに対応した低電圧に維持するプルダウン手段を有する
ことを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記プルアップ手段や前記プルダウン手段は、トランジスタで構成されている
ことを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記プルアップ手段や前記プルダウン手段は、抵抗素子で構成されている
ことを特徴とする請求項６に記載の固体撮像装置。
【請求項９】
前記プルアップ手段や前記プルダウン手段と前記各列共通の信号線との間にオン／オフ動作をするスイッチトランジスタが設けられている
ことを特徴とする請求項６に記載の固体撮像装置。
【請求項１０】
前記第２の振幅レベル変更部は、自身の出力信号に基づいて前記スイッチトランジスタのオン／オフ動作を制御する
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記スイッチトランジスタのオン／オフ動作を制御するための制御パルスを生成する制御パルス生成部を備えた
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１２】
前記各列共通の信号線と前記第２の振幅レベル変更部の間に、前記第１の振幅レベル変更部から出力された情報の中点電位を、前記Ｈ，Ｌの間の第４の電圧レベルにシフトするレベルシフト部を有し、
前記第２の振幅レベル変更部は、前記レベルシフト部から出力された情報を後段回路用の論理レベルに変更する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１３】
前記第２の振幅レベル変更部は、入力されるクロックに同期して、前記レベルシフト部から出力された情報の内の前記Ｈ，Ｌの論理レベルに対応する電圧を前記後段回路用の論理レベルに増幅する増幅部
を有することを特徴とする請求項１２に記載の固体撮像装置。
【請求項１４】
前記増幅部の出力を前記クロックに同期して保持することで前記後段回路用のデジタルデータを生成する出力データ生成部
を備えたことを特徴とする請求項１３に記載の固体撮像装置。
【請求項１５】
単位画素が行列状に配列された画素アレイ部と、
前記画素アレイ部の各単位画素からアナログの画素信号を読み出す垂直走査部と、
前記画素アレイ部の各単位画素から行ごとに読み出されたアナログの画素信号をデジタルデータに変換する列ごとに設けられたＡＤ変換部と、
前記ＡＤ変換部から出力される前記Ｈ，Ｌの論理レベルの一方を前記Ｈ，Ｌの間の第３の電圧レベルに変更する第１の振幅レベル変更部と、
前記第１の振幅レベル変更部から出力される情報を各列共通の信号線に転送する水平走査部と、
前記第１の振幅レベル変更部で振幅レベルが変更された情報を後段回路用の論理レベルに変更する第２の振幅レベル変更部と、
前記垂直走査部および前記水平走査部を制御するための制御情報を生成する主制御部と
を備えたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物理量分布検知の半導体装置の一例である固体撮像装置および撮像装置に関する。詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性を有する複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を示すアナログの電気信号をデジタルデータに変換して外部に出力する仕組みに関する。
【背景技術】
【０００２】
たとえば光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）を行列状（マトリクス状）に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。
【０００３】
一例として映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ；金属酸化膜半導体）やＣＭＯＳ（Complementary Metal-oxide Semiconductor； 相補金属酸化膜半導体）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。
【０００４】
近年では、固体撮像装置の一例として、ＣＣＤイメージセンサが持つ種々の問題を克服し得るＭＯＳやＣＭＯＳ型のイメージセンサが注目を集めている。また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
【０００５】
たとえば、ＣＭＯＳイメージセンサは、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。
【０００６】
また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。
【０００７】
この点については、列並列出力型の固体撮像装置についても同様であり、その信号出力回路については様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータとして画素情報を外部に取り出す方式が考えられている（たとえば特許文献１を参照）。
【０００８】
【特許文献１】特開２００５−３２３３３１号公報
【０００９】
ＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、アナログの単位信号とデジタルデータに変換するための漸次値の変化するいわゆるランプ状の参照信号（ランプ波）と比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるスロープ積分型あるいはランプ信号比較型（以下本明細書においては参照信号比較型と称する）と言われるＡＤ変換方式がある。前述の特許文献１でも参照信号比較型ＡＤ変換方式を採用した構成例が開示されている。参照信号比較型ＡＤ変換方式と前述の列並列出力型とを組み合わせることで、画素からのアナログ出力を列並列に低帯域でＡＤ変換ができ、高画質と高速性を両立するイメージセンサに適しているといえる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、列並列出力型で列ごとにＡＤ変換したデジタルデータを後段に出力する場合（一般的には水平データ転送と称される）、水平データ転送用のバスラインに存在する寄生容量が問題となる。寄生容量の容量値が大きくなれば、その分だけ信号遅延の原因となり、データ転送の高速化を妨げることとなる。
【００１１】
たとえば、フレームレートを上げるなど理由で高速動作を行なう場合は、行走査、ＡＤ変換および水平データ転送などの動作を高速に動作させる必要がある。この中で、水平データ転送を高速化させたい場合、列アドレス選択で指定された列のデータ出力段がバスラインを駆動し、その列のデータが後段の回路に到達するまでの時間が支配的となる。
【００１２】
バスラインには水平方向の画素分のデータ出力段が接続されることになり、データ出力段おのおのの持つ寄生容量が合成され、選択された列のデータ出力段はその大きな容量を負荷として駆動することになる。近年は多画素化の要求があるためバスラインに接続されるデータ出力段の数が増加傾向にあり、近年、特に要求のある高速動作化の制約となってしまう。
【００１３】
本発明は、上記事情に鑑みてなされたものであり、画素信号をデジタル変換して装置外部に出力を行なう仕組みにおいて、バスライン上の寄生容量に起因する問題を改善することのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る固体撮像装置の一実施形態では、単位画素が行列状に配列された画素アレイ部と、画素アレイ部の各単位画素からアナログの画素信号を読み出す垂直走査部と、画素アレイ部の各単位画素から読み出されたアナログの画素信号をデジタルデータに変換する列ごとに設けられたＡＤ変換部と、データ出力用の転送ドライバと、転送ドライバから出力されるデジタルデータを後段回路に転送する水平走査部を備える列並列型の構成を採る。なお、各列のＡＤ変換部の後段には、ＡＤ変換部で変換されたデジタルデータを保持するデータ保持部を設けてもよい。画素信号をデジタル変換して装置外部に出力を行なう仕組みとする点においては、２次元マトリクス状に画素が配列されているものに限らず、１次元（ライン）状に画素が配列されているいわゆるラインセンサへの適用もある。
【００１５】
さらに、ＡＤ変換部（もしくはデータ保持部；以下同様）から出力されるＨ，Ｌの論理レベルの一方をＨ，Ｌの間の第３の電圧レベルに変更する第１の振幅レベル変更部と、第１の振幅レベル変更部から出力される情報を各列共通の信号線に転送する水平走査部と、第１の振幅レベル変更部で振幅レベルが変更された情報を後段回路用の論理レベルに変更する第２の振幅レベル変更部とを設ける。
【００１６】
端的に言えば、列ごとにＡＤ変換されたデジタル出力を水平転送する際に、論理レベルのデジタル出力振幅をより小さな振幅の情報に変換して水平信号線上を転送し、出力側にて、後段回路用の論理レベルに戻す点に特徴を有する。
【００１７】
たとえば、ＡＤ変換されたデジタル出力のＬレベルをＨ，Ｌの間の第３の電圧レベルに変更し、Ｈレベルを同一電圧レベルに維持する。電源電圧側に片寄った電圧振幅の狭い電圧情報を後段回路用の論理レベルの電圧情報に変換して出力する。または、ＡＤ変換されたデジタル出力のＨレベルをＨ，Ｌの間の第３の電圧レベルに変更し、Ｌレベルを同一電圧レベルに維持する。接地電圧側に片寄った電圧振幅の狭い電圧情報を後段回路用の論理レベルの電圧情報に変換して出力する。なお、必要に応じて、電源電圧側もしくは接地電圧側に片寄った小振幅の電圧情報を電源電圧−接地電圧間の中間に位置する電圧情報にシフトしてから、後段回路用の論理レベルの電圧情報に変換してもよい。
【００１８】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。
【００１９】
また、本発明に係る固体撮像装置の一実施形態の仕組みは、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラ（あるいはカメラシステム）や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【発明の効果】
【００２０】
本発明の一実施形態によれば、ＡＤ変換された論理レベルのデジタル出力振幅をより小さな振幅の情報に変換して水平信号線上を転送し、出力側にて、後段回路用の論理レベルに戻すようにしたので、バスラインである水平信号線上の寄生容量に起因する問題を改善できる。大振幅の情報での転送よりも小振幅の情報での転送の方が、低消費電力であり、また高速転送動作が可能になるからである。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
【００２２】
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
【００２３】
＜固体撮像装置の全体概要＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。
【００２４】
固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。
【００２５】
“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。
【００２６】
複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部（画素部）１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
【００２７】
たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。
【００２８】
カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。
【００２９】
何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
【００３０】
また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
【００３１】
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。
【００３２】
図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６と、出力回路２８とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。
【００３３】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、検知部の一例である受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプ（画素信号生成部の一例）とから構成される。
【００３４】
なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。
【００３５】
本実施形態のカラムＡＤ回路２５は、画素信号Ｓｏの基準レベルである画素リセット直後の信号レベル（以下リセットレベルと称する）と信号レベルとの間で差分処理を実行することで、リセットレベルと信号レベルの差で示される信号成分を取得する差分処理部（ＣＤＳ）２５ａと、画素信号の基準レベルであるリセットレベルと信号レベルとの差である信号成分をＮビットデジタルデータに変換するＡＤ変換部（ＡＤＣ）２５ｂの機能を備えている。
【００３６】
差分処理部２５ａとＡＤ変換部２５ｂは、その配置順は自由であり、たとえば、図１に示すように、差分処理部２５ａによりアナログのリセットレベルと信号レベルとの間で差分処理を行ない、その差分処理結果をＡＤ変換部２５ｂでデジタルデータに変換する構成としてもよいし、図示を割愛するが、ＡＤ変換部２５ｂでリセットレベルと信号レベルとをそれぞれデジタルデータに変換し、各デジタルデータの差分を差分処理部２５ａでとる構成としてもよい。
【００３７】
差分処理部２５ａの機能は、リセットレベルと真の（受光光量に応じた）信号レベルとの差分をとる処理（いわゆるＣＤＳ処理と等価）と等価となり、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズと言われるノイズ信号成分を取り除くことができる。
【００３８】
このように、本実施形態のカラムＡＤ回路２５は、画素アレイ部１０から転送されたアナログの画素信号をデジタルデータに変換するＡＤ変換機能と、ノイズ成分を抑制・除去する機能の両方を兼ね備えたＡＤ変換・ノイズ除去信号処理装置として機能するようになっている。カラムＡＤ回路（ＡＤ変換・ノイズ除去信号処理装置）２５では、行アドレスを選択する垂直走査部１４で選択された行の単位画素３から出力される画素信号をそれぞれ１行同時にＮビットのデジタルデータへの変換およびノイズ除去信号処理を行なう。
【００３９】
カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤ回路２５（詳細にはＡＤ変換部２５ｂ）を使用して、行単位でその１行分の全列について並列にＡＤ変換する方法を採ることもできる。この際には、参照信号比較型（シングルスロープ積分型やランプ信号比較型など）のＡＤ変換方式を採用するとよい。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
【００４０】
カラムＡＤ回路２５（ＡＤ変換部２５ｂ）における参照信号比較型のＡＤ変換に当たっては、たとえば変換開始から参照信号Ｖslopと処理対象信号電圧（画素信号電圧Ｖｘ）とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号Ｖslopを供給するとともに、クロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号Ｖslopと比較することによって比較結果を示すパルス信号が得られるまでのクロック数をカウントすることでＡＤ変換を行なう。
【００４１】
また、この際、ＡＤ変換部２５ｂの回路構成や動作を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後のリセットレベルと真の（受光光量に応じた）信号レベルとの差分をとるＣＤＳ処理を行なうことができ、固定パターンノイズなどのノイズ信号成分を取り除く差分処理部２５ａとしても機能させることができる。
【００４２】
詳細は後述するが、本実施形態は、水平データ転送おける水平信号線１８上の負荷容量に起因する問題を解決する水平転送方式の仕組みに特徴があり、参照信号比較型のＡＤ変換の具体的な仕組みとしては、たとえば特許文献１に記載の仕組みを始めとして、どのようなものを用いてもよい。
【００４３】
たとえば、参考文献１（米国特許第６，５１８，９１０号）には、ＡＤＣ（ＡＤＣ：ＡＤ変換装置）混載ＣＭＯＳイメージセンサのＡＤＣのアーキテクチャに関する仕組みが開示されている。この仕組みでは、画素ごとに設けられた電流源（図中の２０４〜２０６）とリファレンス電流源（図中の２１３）との差が反転した時間をＮ−ビットカウンタで計測し、ラッチ（図中の３０３）でその値を捕らえることでＡＤ変換を行なう。また、リファレンス電流源（２１３）を制御する電圧は、Ｖｒｅｆジェネレータ（図中の３０２）で作り出している。このような参考文献１に記載の仕組みを本実施形態でも適用することができる。
【００４４】
また、参考文献２（米国特許第５，９２０，２７４号）にも、ＡＤＣ混載ＣＭＯＳイメージセンサＣのアーキテクチャに関する仕組みが開示されている。この仕組みでは、画素出力（図１５）と１０ビットＤＡＣ（図中の２４）からの出力をコンパレータ（図中の４２）に入力し、その差が反転した時間をカウンタ（図中の４４）で計測することで、ＡＤ変換を行なう。このような参考文献２に記載の仕組みを本実施形態でも適用することができる。
【００４５】
また、カラムＡＤ回路２５として参照信号比較型の構成を採用することは一例に過ぎず、ＡＤ変換処理やノイズ除去信号処理を行なうことができるものであればよく、その他の任意の回路構成を採用することができる。
【００４６】
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部７としては、列アドレスや列走査を制御する水平走査部（列走査回路）１２と、行アドレスや行走査を制御する垂直走査部（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。
【００４７】
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。
【００４８】
垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものであり、たとえば、垂直方向の読出し行を規定する（画素アレイ部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。
【００４９】
水平走査部１２は、クロックに同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、画素信号をデジタル変換したデータを水平信号線１８へ読み出す読出走査部の機能を持つ。たとえば、水平走査部１２は、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。
【００５０】
水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分とその並列数ｍ（ｍは正の整数）に対応するｎ＊ｍ本、たとえば１０（＝ｎ）ビットで並列数が２（＝ｍ）であれば、１０＊２＝２０本配置されるバスラインである。
【００５１】
通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。
【００５２】
たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。水平走査部１２や垂直走査部１４は、アドレス設定用のデコーダ１２ａ，１４ａを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）などにより読出しアドレスを切り替える。
【００５３】
この際、単位画素３を２次元マトリクス状に配置してあるので、単位画素３に設けられる画素信号生成部により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。
【００５４】
水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成される。
【００５５】
なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
【００５６】
このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。
【００５７】
データ記憶・転送出力部２５６を設けない基本構成の場合は、ＡＤ変換部２５ｂもしくは差分処理部２５ａの出力を水平信号線１８に接続する。差分処理部２５ａによりアナログで差分処理してからＡＤ変換部２５ｂでデジタルデータに変換する場合にはＡＤ変換部２５ｂの出力が水平信号線１８に接続されるし、逆に、ＡＤ変換部２５ｂでデジタルデータに変換してから差分処理部２５ａにより差分処理する場合には差分処理部２５ａの出力が水平信号線１８に接続される。以下、図１のように、前者の場合で説明する。
【００５８】
ＡＤ変換部２５ｂには、水平走査部１２から制御線１２ｃを介して制御パルス（水平データ転送クロックφＨ）を入力する。ＡＤ変換部２５ｂは、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、データを保持する。
【００５９】
本実施形態では、個々のカラムＡＤ回路２５の出力側は、図示のように、ＡＤ変換部２５ｂの後段に、このＡＤ変換部２５ｂの保持したカウント結果を保持するＮビットのメモリ装置としてのデータ記憶・転送出力部２５６と、ＡＤ変換部２５ｂとデータ記憶・転送出力部２５６との間に配されたデータ切替部の一例であるスイッチ（ＳＥＬ）２５８を備える。
【００６０】
データ記憶・転送出力部２５６を備える構成を採る場合、スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。
【００６１】
スイッチ２５８は、ロード機能に基づき、メモリ転送指示パルスＣＮ８が供給されると、対応する自列のＡＤ変換部２５ｂのデータをデータ記憶・転送出力部２５６に転送する。データ記憶・転送出力部２５６は、転送されたデータを保持・記憶する。
【００６２】
本実施形態の水平走査部１２は、スイッチ２５８を設けたことに対応して、カラム処理部２６の各差分処理部２５ａとＡＤ変換部２５ｂが、それぞれが担当する処理を行なうのと並行して、各データ記憶・転送出力部２５６が保持していたデータを読み出す読出走査部の機能を持つ。
【００６３】
データ記憶・転送出力部２５６の出力は、水平信号線１８に接続される。水平信号線１８は、一例としてカラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を具備する出力回路２８に接続される。
【００６４】
特に、データ記憶・転送出力部２５６を備えた構成とすれば、ＡＤ変換部２５ｂが保持したＡＤ変換データを、データ記憶・転送出力部２５６に転送することができるため、ＡＤ変換部２５ｂのＡＤ変換処理と、ＡＤ変換結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。
【００６５】
たとえば、カラムＡＤ回路２５として参照信号比較型のＡＤ変換方式を採用する場合、カラムＡＤ回路２５は、１水平期間中の所定のタイミングで画素信号を画素アレイ部１０から読み出し、その後、参照信号比較型のＡＤ変換処理を行ない、所定のタイミングでＡＤ変換結果を出力する。すなわち、先ず、電圧比較部では、比較処理用（事実上のＡＤ変換処理用）の参照信号と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部のコンパレート出力が反転する。たとえば、電圧比較部は、電源電位などのＨレベルをインアクティブ状態として、画素信号電圧と参照信号とが一致したときにＬレベル（アクティブ状態）へ遷移する。
【００６６】
電圧比較部の後段に設けられるカウンタ部は、参照信号の変化に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始し、コンパレート出力の反転した情報が通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。その後、所定のタイミングでデータ記憶・転送出力部２５６に転送し、記憶・保持しておく。
【００６７】
この後、カラムＡＤ回路２５は、所定のタイミングで水平走査部１２から制御線１２ｃを介して入力される制御パルスに同期したシフト動作に基づき、データ記憶・転送出力部２５６に記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。
【００６８】
＜水平データ転送の問題点について＞
ここで、各列のデータ記憶・転送出力部２５６に保持されたデータを、バスラインである水平信号線１８を介して順次出力回路２８側に転送する場合、出力回路２８と接続された水平信号線１８に寄生容量が存在するため、転送スピードの劣化や、寄生容量抑制のため水平信号線１８に使われる配線幅（ Metal幅）を広げなければならずチップサイズが大きくなるなどの、寄生容量の存在により様々な問題が生ずる。
【００６９】
たとえば、寄生容量の値は、
（１）水平信号線１８による容量、
（２）出力回路２８の入力段による容量、
（３）１つのデータ記憶・転送出力部２５６の出力段による容量×データ記憶・転送出力部２５６の総数、
（４）水平信号線１８と１つのデータ記憶・転送出力部２５６の出力段とを接続する配線の容量×データ記憶・転送出力部２５６の総数、
などを合計した値となる。
【００７０】
したがって、各列のデータ記憶・転送出力部２５６に保持されたデータを、データ記憶・転送出力部２５６を順次選択して水平信号線１８に読み出す場合、上述した水平信号線１８の寄生容量のため、データ転送に障害が生じる。特に、寄生容量の容量値が大きくなれば、信号遅延の原因となり、データ転送の高速化を妨げることとなる。
【００７１】
たとえば、フレームレートを上げるなど理由で高速動作を行なう場合は、行走査、ＡＤ変換および水平データ転送などの動作を高速に動作させる必要がある。この中で、水平データ転送を高速化させたい場合、水平走査部１２で選択されたデータ記憶・転送出力部２５６が水平信号線１８を駆動し、その信号が出力回路２８に到達するまでの時間が支配的となる。
【００７２】
水平方向の画素分、たとえば２０００列の単位画素３を有する画素アレイ部１０の場合、２０００個のデータ記憶・転送出力部２５６が水平信号線１８に接続されることになり、データ記憶・転送出力部２５６の出力段おのおのの持つ寄生容量が合成され、選択されたデータ記憶・転送出力部２５６はその大きな容量を負荷として駆動することになる。近年は多画素化の要求があるため水平信号線１８に接続されるデータ記憶・転送出力部２５６の数が増加傾向にあり、近年、特に要求のある高速動作化の制約となってしまう。
【００７３】
このような問題を解決する一手法として、寄生抵抗を減少させ、寄生容量による配線遅延を抑制するために、水平信号線１８に使われる配線幅を広げる手法が考えられるが、ビット別のデータをバスラインとしての水平信号線１８で転送するには、チップサイズが大きくなってしまう。
【００７４】
そこで、本実施形態では、画素信号をデジタル変換して固体撮像装置１の外部に出力を行なう仕組みにおいて、カラム処理部２６や水平走査部１２を、水平信号線１８の寄生容量に起因する問題を改善することのできる仕組みにする。以下、具体的に説明する。
【００７５】
＜データ記憶・転送出力部と出力回路の構成：基本＞
図２および図２Ａは、図１に示したカラム処理部２６（特にデータ記憶・転送出力部２５６周辺）と出力回路２８の基本構成を説明するである。ここで、図２は、その基本構成を示す回路ブロック図であり、図２Ａは、その基本動作を説明する電圧レベル図である。また、図３〜図３Ｂは、図２および図２Ａに対する比較例を説明する図である。ここで、図３は、その構成例を示す回路ブロック図であり、図３Ａおよび図３Ｂは、その動作を説明する電圧レベル図である。
【００７６】
本実施形態の固体撮像装置１においては、水平信号線１８の寄生容量の影響を受けずにデータの高速転送を実現する仕組みとして、各データ記憶・転送出力部２５６のデータ保持機能部から出力されるＨ，Ｌの論理レベルのデータをそのまま転送ドライバを介して水平信号線１８に出力するのではなく、より小さな振幅レベルの情報に変換して水平信号線１８上を転送し、出力回路２８にて後段回路用の論理レベルに再変換する構成をとる。
【００７７】
そのための仕組みの基本構成としては、先ず図２（Ａ）に示すように、データ記憶・転送出力部２５６は、クロック端子CKに入力されたサブクロックSUBCK に同期してＤ入力端子に入力されたカラムＡＤ回路２５からのデータを取り込み保持するデータ保持部の一例であるＤ型フリップフロップ（Ｄ−ＦＦ）４０２と、転送出力機能部としてのバス駆動回路（データ出力段）の一例である転送ドライバ４０４を有する。転送ドライバ４０４の出力は、バスラインである水平信号線１８を介して出力回路２８に接続されている。
【００７８】
各転送ドライバ４０４_1〜４０４_hの出力イネーブル端子OEには、通信・タイミング制御部２０から、対応する水平データ転送クロックφＨ_1〜φＨ_hが入力されるようになっている。転送ドライバ４０４_1〜４０４_hのそれぞれは、対応する水平データ転送クロックφＨ_1〜φＨ_hがアクティブ（本例ではＨ（ハイ）レベルとする）のときに（つまり出力イネーブル端子OEがＨレベルのときに）、入力された情報を、水平信号線１８を介して出力回路２８に転送する。
【００７９】
図２（Ｂ）に示すように、固体撮像装置１は、Ｄ型フリップフロップ（Ｄ−ＦＦ）４０２の後段には、Ｄ型フリップフロップ４０２から出力されるＨ，Ｌの論理レベルの一方をＨ，Ｌの間の第３の電圧レベルに変更する第１振幅レベル変更部４１０と、第１振幅レベル変更部４１０で振幅レベルが変更された情報を後段回路用の論理レベルに変更する第２振幅レベル変更部４１６を有する。第２振幅レベル変更部４１６は、各列共通の水平信号線１８に対して設けられた出力回路２８内に設けられている。
【００８０】
第１振幅レベル変更部４１０は先ず、Ｄ型フリップフロップ４０２から出力されるデータを論理反転するインバータ４１２と、インバータ４１２から出力されるＨ，Ｌの論理レベルの一方をＨ，Ｌの間の第３の電圧レベルに変換する第１レベル調整部４１４を、それぞれ列ごとの転送ドライバ４０４に備える。なお、回路構成によっては、インバータ４１２を、非反転型のバッファとすることもできるし削除することもできる。
【００８１】
また、第１振幅レベル変更部４１０は、Ｄ型フリップフロップ４０２から出力されるＨ，Ｌの論理レベルの他方を実質的に同一電圧レベルに維持する第２レベル調整部４１５を有する。第２レベル調整部４１５は、各列共通の水平信号線１８に対して設けられた出力回路２８内に設けられている。
【００８２】
さらに好ましくは、出力回路２８内には、図中に点線で示すように、レベルシフト部４１８を設けるようにするとよい。レベルシフト部４１８は、各列共通の信号線である水平信号線１８と第２振幅レベル変更部４１６の間に第１振幅レベル変更部４１０から出力された情報の中点電位を、Ｈ，Ｌの間の第４の電圧レベルにシフトする。レベルシフト部４１８を設ける場合、第２振幅レベル変更部４１６は、レベルシフト部４１８から出力された情報を後段回路用の論理レベルに変更する。
【００８３】
第１レベル調整部４１４は、たとえば、図２Ａ（Ａ）に示す第１例のように、Ｄ型フリップフロップ４０２から出力されるＬの論理レベルをＨ，Ｌの間の第３の電圧レベルＶL1に変更する。これに対応して、第２レベル調整部４１５は、Ｄ型フリップフロップ４０２から出力されるＨの論理レベルを実質的に同一電圧レベルのＨレベルＶH1に維持する。ＨレベルＶH1は、たとえばＤ型フリップフロップ４０２などの論理回路の電源電圧Ｖddと同電位である。
【００８４】
あるいは、第１レベル調整部４１４は、図２Ａ（Ｂ）に示す第２例のように、Ｄ型フリップフロップ４０２から出力されるＨの論理レベルをＨ，Ｌの間の第３の電圧レベルＶH2に変更する。これに対応して、第２レベル調整部４１５は、Ｄ型フリップフロップ４０２から出力されるＬの論理レベルを実質的に同一電圧レベルのＬレベルＶL2に維持する。ＬレベルＶL2は、たとえばＤ型フリップフロップ４０２などの論理回路の接地電圧と同電位である。
【００８５】
このように、本実施形態の転送ドライバ４０４（特に第１レベル調整部４１４）と第２レベル調整部４１５は、図２Ａに示すように、Ｄ型フリップフロップ４０２からの一般的な電圧レベルＶＬ（接地電位相当），ＶＨ（論理回路用の電源電位相当）の２値の論理レベル（ロジックレベル）のデータ（同図（Ａ１）もしくは（Ｂ１））を、より電圧振幅の狭いアナログ状の電圧信号に変換して水平信号線１８に出力する（同図（Ａ２）もしくは（Ｂ２））。これは、高負荷の水平信号線の駆動において、高速データ転送の観点では、ＶＬ，ＶＨの元の論理レベルのままで水平信号線１８を介して出力回路２８に情報を転送する場合よりも駆動能力や電力消費や対雑音性能などの面で有利にするためである。
【００８６】
出力回路２８の第２振幅レベル変更部４１６は、転送ドライバ４０４（特に第１レベル調整部４１４）と第２レベル調整部４１５によって論理レベル（ロジックレベル）から電圧振幅の狭いアナログ状の信号に変換された水平信号線１８上の電圧情報（ＶL1〜ＶH1）を受け取ると、再度、後段回路用の論理レベル（ロジックレベル）の電圧情報ＶLout，ＶHoutに変換して出力する（同図（Ａ４）もしくは（Ｂ４）））。
【００８７】
たとえばレベルシフト部４１８を備えておらず、かつ図２Ａに示す第１例の場合においては、第２振幅レベル変更部４１６は、図２Ａ（Ａ２）に示すように、ＶL1〜ＶH1で変化する電圧情報の中点電位である“（ＶH1−ＶL1）／２＋ＶL1”を閾値電圧Ｖbias1 として、水平信号線１８上の電圧値が閾値電圧Ｖbias1 よりも高いか低いかを電圧比較器（コンパレータ）で比較し、その電圧差を電圧比較器が持つ増幅機能により（必要に応じて出力バッファとの協働処理によって）、後段回路用の論理レベルＶLout，ＶHoutまで増幅する。
【００８８】
また、レベルシフト部４１８を備えておらず、かつ図２Ａに示す第２例の場合においては、第２振幅レベル変更部４１６は、図２Ａ（Ｂ２）に示すように、ＶL2〜ＶH2で変化する電圧情報の中点電位である（ＶH2−ＶL2）／２＋ＶL2を閾値電圧Ｖbias2 として、水平信号線１８上の電圧値が閾値電圧Ｖbias2 よりも高いか低いかを電圧比較器（コンパレータ）で比較し、その電圧差を電圧比較器が持つ増幅機能により（必要に応じて出力バッファとの協働処理によって）、後段回路用の論理レベルＶLout，ＶHoutまで増幅する。
【００８９】
ただしこれらの場合、第１振幅レベル変更部４１０から出力された電圧情報（ＶL1〜ＶH1またはＶL2〜ＶH2）の中点電位（＝閾値電圧Ｖbias1 ，Ｖbias2 ）を中心にして後段回路用の論理レベルの電圧情報ＶLout，ＶHoutをほぼ正確なタイミングで生成できる反面、水平信号線１８上の電圧レベルとしては、第１例では電源電圧Ｖdd側に片寄り、また第１例では接地電圧GND 側に片寄っており、その処理を行なうに回路構成上の工夫が必要なるなど困難さが伴う。
【００９０】
回路構成のコンパクトさからすれば、たとえば、第１振幅レベル変更部４１０から出力された電圧情報（ＶL1〜ＶH1またはＶL2〜ＶH2）をＭＯＳトランジスタのゲート端に入力して反転出力し、それをさらに反転型の出力バッファにて論理反転して出力する構成をとることも考えられる。しかしながら、この場合、ＭＯＳトランジスタによる反転出力処理時に、閾値電圧の影響を受け、前述の中点電位（＝閾値電圧Ｖbias1 ，Ｖbias2 ）を中心にした比較処理と増幅処理による場合に比べて論理変化のタイミングがズレる難点がある。
【００９１】
これら問題を解決するべく、論理変化のタイミングのズレを避けつつ第２振幅レベル変更部４１６での処理をし易くするために、水平信号線１８と第２振幅レベル変更部４１６の間に第１振幅レベル変更部４１０から出力された電圧情報（ＶL1〜ＶH1またはＶL2〜ＶH2）の中点電位（＝閾値電圧Ｖbias1 ，Ｖbias2 ）を、ＶＬ，ＶＨの間の第４の電圧レベルの中間電位にシフトし、ＶL3〜ＶH3の振幅を持つ電圧情報に変換するレベルシフト部４１８を設けるのがよい。この際、レベルシフト部４１８は、入力された電圧情報（ＶL1〜ＶH1またはＶL2〜ＶH2）の振幅を維持してもよいし、その振幅を増幅して第２振幅レベル変更部４１６での比較処理をよりし易くしてもよい。
【００９２】
この場合、第２振幅レベル変更部４１６は、図２Ａ（Ａ３）や図２Ａ（Ｂ３）に示すように、ＶL3〜ＶH3で変化する電圧情報の中点電位である“（ＶH3−ＶL3）／２＋ＶL3”を閾値電圧Ｖbias3 として、水平信号線１８上の電圧値が閾値電圧Ｖbias3 よりも高いか低いかを電圧比較器（コンパレータ）で比較し、その電圧差を電圧比較器が持つ増幅機能により（必要に応じて出力バッファとの協働処理によって）、後段回路用の論理レベルＶLout，ＶHoutまで増幅する。
【００９３】
一方、比較例の構成では、図３に示すように、転送ドライバ４０４は、Ｄ型フリップフロップ４０２の後段に非反転型のバッファ５１２と、アナログスイッチ５１４を、列ごとに備えている。バッファ５１２からはＨレベル相当の電源電圧Ｖdd近傍の高電圧とＬレベル相当の接地電圧GND 近傍の低電圧で振幅するデータが出力され、これがそのままアナログスイッチ５１４を介して水平信号線１８に伝達され出力回路２８まで転送される。なお、バッファ５１２は、インバータに置き換えることができる。この場合、出力回路２８側で論理反転すればよい。
【００９４】
各アナログスイッチ５１４は、相補性回路技術で形成されたＣＭＯＳ構造の極性の異なる２つのＣＭＯＳのＳＷトランジスタ（スイッチトランジスタ）５１４Ｎ，５１４Ｐを、ソース端同士とドレイン端同士を接続した、いわゆるトランスファーゲート構成を採っている。このためアナログスイッチ５１４の一方のＳＷトランジスタ５１４Ｐのゲート端を駆動するインバータ５１６を列ごとに設けている。
【００９５】
ＳＷトランジスタ５１４Ｎのゲート端とインバータ５１６の入力端には、水平走査部１２からの水平データ転送クロックφＨ_1〜φＨ_hの列対応のものが供給され、ＳＷトランジスタ５１４Ｐのゲート端には、水平走査部１２からの水平データ転送クロックφＨ_1〜φＨ_hの列対応のものをインバータ５１６で論理反転した水平データ転送クロックφＮＨ_1〜φＮＨ_hの列対応のものが供給される。
【００９６】
ＳＷトランジスタ５１４Ｎ，５１４Ｐからなるアナログスイッチ５１４は、ＳＷトランジスタ５１４Ｎのゲート端がＨレベルで、かつ、ＳＷトランジスタ５１４Ｐのゲート端がＬレベルのときにオンすることにより、ソース端側に入力される論理レベルＶＬ，ＶＨの状態をドレイン端側に出力する。
【００９７】
アナログスイッチ５１４としては、原理的には、ＳＷトランジスタ５１４Ｎ，５１４Ｐのどちらか一方のみのｎチャネル型のＭＯＳトランジスタやｐチャネル型のＭＯＳトランジスタによるスイッチでもよいが、その場合、閾電圧Ｖthの問題があるため、ｎチャネル型およびｐチャネル型の両方を組み合わせて利用したＣＭＯＳスイッチを採用している。
【００９８】
ところが、このような比較例の構成では、画素数の増加に関しては、水平信号線１８にはラッチ回路としてのＤ型フリップフロップ４０２の出力部に備え付けられたＭＯＳスイッチ（ＳＷトランジスタ５１４Ｎ，５１４Ｐ）でなるアナログスイッチ５１４が多数接続されているため、たとえば、ＳＷトランジスタ５１４Ｎ，５１４Ｐのドレイン−ゲート容量Ｃ５１４Ｎ，Ｃ５１４Ｐによる寄生容量が多く接続されていることになる。
【００９９】
たとえば、画素アレイが４０００（Ｖ）×２０００（Ｈ）の８Ｍピクセルのとき、この寄生容量は１つのラッチ回路（本例ではＤ型フリップフロップ４０２）につき数ｆＦ程度と考えると、画素列が４０００列あるので、結局、水平信号線１８には数〜数１０ｐＦ接続されたことになる。また、水平信号線１８は行方向に長く伸びているため、対基板との接地容量Ｃ５１５も存在し、この接地容量は水平信号線１８の幅や周りの配線の影響などで異なるが、一般的には数ｐＦ程度はある。このため、ラッチ回路にとって水平信号線１８は高負荷になっている。
【０１００】
高フレームレート化に関しては、同様に画素アレイが４０００（Ｖ）×２０００（Ｈ）の８Ｍピクセルのときを考えると、３０ｆｐｓでは１Ｈ（１水平期間）に要する時間が（１／３０）／２０００＝１７μｓｅｃであるが、さらにフレームレートが増加すると、たとえば１２０ｆｐｓでは４．２μｓｅｃになる。列ごとに設けられたラッチ回路が１画素のデータを保持し、これを１Ｈの時間内に水平転送する場合、１２０ｆｐｓのときに１Ｈの時間で４０００列の画素を転送するならば、１画素当たりの転送時間は４．２／４０００＝１．１ｎｓｅｃ程度になる。
【０１０１】
このように、高負荷の水平信号線１８を高速で駆動することは、高駆動能力のバッファで水平信号線１８を駆動しなければならず、消費電力の増大を伴う。水平信号線１８の駆動電流Ｉ、電源電圧Ｖ、水平信号線１８に充放電される電荷Ｑは、水平信号線の容量Ｃ、消費電力Ｐとすると、一般にはＰ＝Ｉ・Ｖ＝（ｄＱ／ｄｔ）・Ｖ＝Ｃ（ｄＶ／ｄｔ）・Ｖとなる。前述の例で計算すると、Ｃ＝１０ｐＦ，Ｖ＝１．８Ｖ，ｔ＝１．１ｎｓｅｃとすると、Ｐ＝１０ｐＦ×（１．８Ｖ／１．１ｎｓｅｃ）＝１６ｍＷとなる。実際には、水平信号線１８を駆動するバッファ自体の駆動回路などの消費電力も考慮しなければならず、さらに数倍から十数倍の消費電力がかかる。
【０１０２】
また、バッファ５１２もしくはインバータによる駆動の場合は、水平方向に画素ピッチ×水平画素数に対応した水平信号線１８を電源電圧Ｖdd−接地電圧GND 間で駆動しなければならず、途中でリピータを入れたとしても、抵抗成分Ｒと容量成分ＣによるＲＣ遅延により高速化が難しく、またバッファ５１２もしくはインバータの貫通電流による消費電力が増大する。
【０１０３】
さらに、高負荷の水平信号線１８を高速で駆動する場合には、スルーレートを確保することが難しくなる。このことを示したのが図３Ａである。図示のように、そもそも電源電圧Ｖまで振幅するはずの水平信号線１８の電位が、実際にはある微小な振幅しか振れないことになる。これは、水平信号線１８には抵抗があり、またバッファに有限の出力インピーダンスがあるため、いわゆるＣＲ遅延により、微小な振幅になってしまうからである。
【０１０４】
また、このように微小な振幅でしか振れない場合、雑音に対する耐性が悪くなり、信号の誤りを起こす可能性がある。このことを示したのが図３Ｂである。図示のように、隣り合った列ごとの出力が常に異なり、水平信号線１８の変化が常にある場合は、振幅が小さくなり、変化がない場合は振幅が大きくなる。そのため、値を判別する閾値が出力変化で異なってしまうことにより、誤判定の原因になる。
【０１０５】
これらの要因から、たとえば水平信号線１８を複数本に分割し、１本当たりの水平信号線１８につく容量を低減し、さらに駆動周波数を低減することで、消費電力の増大と微小振幅の問題を回避することが考えられる。しかしながら、この場合は、水平信号線１８およびその水平信号線１８に接続される出力回路２８を複数設けることになるため、レイアウト面積の増大や複数系統の水平信号線１８間のクロストークによる雑音の要因や水平信号線１８間のスキューなどの問題を引き起こしてしまう。
【０１０６】
これに対して、本実施形態では、ラッチ回路（本例ではＤ型フリップフロップ４０２）の論理出力レベルのままで水平信号線１８上をデータ転送するのではなく、より小振幅の電圧信号に変換して出力回路２８に伝達し、出力回路２８にて再度後段回路用の論理レベルとなるように小振幅の電圧信号を増幅する構成となっているのである。小振幅の電圧信号で水平信号線１８上を転送することにより、結果として高速動作化を実現するようにしている。以下、具体的な構成例を幾つか示して説明する。
【０１０７】
＜第１実施形態：第１例＞
図４および図４Ａは、第１実施形態の第１例を説明する図である。ここで、図４は、図２Ａ（Ａ）に示す第１例のようにＤ型フリップフロップ４０２から出力されるＬの論理レベルを第３の電圧レベルＶL1に変更する場合の構成例を示す回路ブロック図であり、図４Ａはその動作を説明するタイミングチャートである。図４Ｂは、図２Ａ（Ｂ）に示す第２例のようにＤ型フリップフロップ４０２から出力されるＨの論理レベルを第３の電圧レベルＶL2に変更する場合の構成例を示す回路ブロック図であり、図４Ｃはその動作を説明するタイミングチャートである。
【０１０８】
図４（Ａ）に示すように、第１実施形態の第１例の構成では、先ずデータ記憶・転送出力部２５６の第１レベル調整部４１４は、インバータ４１２と水平信号線１８との間にＮＭＯＳトランジスタ４２０Ｎとアナログスイッチ機能を持つスイッチトランジスタとしてのＰＭＯＳトランジスタ４２２ＰとＰＭＯＳトランジスタ４２２Ｐのゲート端を制御するインバータ４２４を有する。
【０１０９】
ＰＭＯＳトランジスタ４２２Ｐのゲート端には、水平走査部１２からの水平データ転送クロックφＨ_1〜φＨ_hの列対応のものをインバータ４２４で論理反転した水平データ転送クロックφＮＨ_1〜φＮＨ_hの列対応のものが供給される。インバータ４２４を介在させてはいるが、ＰＭＯＳトランジスタ４２２Ｐは、水平走査部１２の制御の元で、ＮＭＯＳトランジスタ４２０Ｎの反転出力を各列共通の水平信号線１８側に出力する。
【０１１０】
ＮＭＯＳトランジスタ４２０Ｎは、ゲート端にインバータ４１２の出力データが入力され、ソース端が接地され、ドレイン端がＰＭＯＳトランジスタ４２２Ｐの一方の入出力端（たとえばドレイン端）に接続されている。
【０１１１】
また、水平信号線１８には、Ｄ型フリップフロップ４０２から出力されるＬ，Ｈの論理レベルの内のＨレベルに関して、Ｄ型フリップフロップ４０２のＨレベル電圧と実質的に同一電圧レベルのＨレベルＶH1に維持する第２レベル調整部４１５が接続されている。第１実施形態の第１例において、第２レベル調整部４１５は、水平信号線１８の電位を高電位側である電源電圧Ｖddに維持するプルアップ手段として機能するものを用いる。水平信号線１８を、予め電源電圧Ｖddにプルアップし、水平信号線１８を電源電圧Ｖddで固定しておくのである。
【０１１２】
また、出力回路２８に設けられる第２振幅レベル変更部４１６は、オペアンプなどの差動増幅回路４３０を有する。差動増幅回路４３０は、電圧比較器（コンパレータ）の機能と増幅回路の機能を併せ持つ。差動増幅回路４３０の後段には非反転型の出力バッファ４３８が設けられている。出力バッファ４３８は、一般的なバッファ機能の他に、差動増幅回路４３０から出力された信号電圧が後段回路用の論理レベルＶLout，ＶHout（フル振幅とも称する）に足りないときには電源電圧Ｖdd−接地電圧GND 間でのフル振幅の動作を行なう。出力バッファ４３８の出力は図示を割愛した出力端子５ｃに接続され、チップ外へ後段回路用の論理レベルＶLout，ＶHoutのデータが出力される。
【０１１３】
差動増幅回路４３０は、高電位側電源端に電源電圧Ｖddが供給され、低電位側電源端が接地される。また、差動増幅回路４３０は、非反転入力端（＋）に水平信号線１８が接続され差動増幅回路４３０を水平信号線１８で駆動する構成となるとともに、反転入力端（−）に閾値電圧Ｖbias1 ＝“（ＶH1−ＶL1）／２＋ＶL1”が参照電圧として供給される。
【０１１４】
差動増幅回路４３０は、その電圧比較器と増幅回路の機能により、水平信号線１８上の電圧値が閾値電圧Ｖbias1 よりも高いときにはその電圧差を自身が持つ増幅機能により（必要に応じて出力バッファ４３８との協働処理によって）、後段回路用のＨ論理の電圧レベルＶHoutまで増幅し、水平信号線１８上の電圧値が閾値電圧Ｖbias1 よりも低いときにはその電圧差を自身が持つ増幅機能により（必要に応じて出力バッファ４３８との協働処理によって）、後段回路用のＬ論理の電圧レベルＶLoutまで増幅する。
【０１１５】
たとえば、ある列（ｉ列）のＡＤ変換部２５ｂの出力データが“Ｈ”のとき、Ｄ型フリップフロップ４０２の出力も同様に“Ｈ”だとすると、Ｄ型フリップフロップ４０２の出力に接続されたインバータ４１２の出力が“Ｌ”になり、そのインバータ４１２の先に接続されたＮＭＯＳトランジスタ４２０Ｎがオフするため、水平信号線１８の電圧は第２レベル調整部４１５でプルアップされた電源電圧Ｖddのままであり、Ｄ型フリップフロップ４０２から出力されるＨの論理レベルと実質的に同一電圧レベルのＨレベルＶH1が維持される。
【０１１６】
一方、出力データが“Ｌ”のときはＤ型フリップフロップ４０２の出力が“Ｌ”だとすると、Ｄ型フリップフロップ４０２の出力に接続されたインバータ４１２の出力が“Ｈ”になり、そのインバータ４１２の先に接続されたＮＭＯＳトランジスタ４２０Ｎがオンし、水平信号線１８がある電圧だけ低下し、Ｈレベルに対応する電源電圧ＶddとＬレベルに対応する接地電圧GND との間の第３の電圧レベルＶL1になる。どの程度の電圧低下が生じるかは、ＮＭＯＳトランジスタ４２０Ｎのドレイン−ソース間の駆動能力（ドレイン−ソース間の駆動電流と出力抵抗に関係する）と水平信号線１８側の負荷抵抗と負荷容量とで決まる。
【０１１７】
第１レベル調整部４１４を構成するに当たり、ＡＤ変換部２５ｂやＤ型フリップフロップ４０２から出力されるＨ，Ｌの論理レベルを論理反転するトランジスタ（本例ではＮＭＯＳトランジスタ４２０Ｎ）を使用することで、Ｈ，Ｌの論理レベルの一方（本例ではＬレベル）を簡単に第３の電圧レベルＶL1に変換できる利点がある。
【０１１８】
出力回路２８内の差動増幅回路４３０は、反転入力端に閾値電圧Ｖbias1 ＝“（ＶH1−ＶL1）／２＋ＶL1”が参照電圧として供給されており、これを参照電圧として、水平信号線１８と接続された非反転入力端の電位と比較して、その電圧差を後段回路用の論理レベルの電圧ＶLout，ＶHoutまで増幅する。これにより、水平信号線１８の信号値（ＶL1，ＶH1）に対応した出力データが得られ、ある列の出力データが転送されたことになり、水平転送が行なえる。
【０１１９】
なお、図示した例では、インバータ４１２を設けて先ずＤ型フリップフロップ４０２の出力データを論理反転し、インバータ４１２から出力されるＨ，Ｌの論理レベルをＮＭＯＳトランジスタ４２０Ｎで論理反転する構成としているが、このことは必須ではない。たとえば、出力回路２８の差動増幅回路４３０を反転アンプ構成とすれば、インバータ４１２を非反転型のバッファに代えるか削除することができる。この点は、後述する他の実施形態でも同様である。
【０１２０】
図４Ａには、第１実施形態の第１例の構成をとったときの、ｉ列目から交互に“Ｈ”，“Ｌ”が出力されているときのタイミングチャートを示している。図示のように、水平信号線１８の電圧は、電源電圧Ｖddと第３の電圧レベルＶL1との間で振幅する、つまり、カラムＡＤ回路２５からのデジタル出力に応じて、水平信号線１８を電源電圧Ｖdd付近の小振幅電圧で駆動させることができる。このため、比較例のように電源電圧Ｖdd−接地電圧GND 間で振幅する場合に比べて、消費電力の増大を防ぐことができ、また小振幅であるためスルーレートの低下による問題は生じない。ＶL1〜ＶH1間での小振幅動作での水平転送により、低消費電力と高速動作が可能となるのである。
【０１２１】
また、Ｈレベル出力時は、第２レベル調整部４１５でのプルアップ機能により常に電源電圧Ｖdd（＝ＶH1）までプルアップし、Ｌレベル出力時は、列ごとに設けられたＮＭＯＳトランジスタ４２０Ｎで第３の電圧レベルＶL1までプルダウンさせる。高負荷である水平信号線１８の充放電に必要な電流値を緩和させることができ、またＨレベル出力時は定常電流パスがないので、水平信号線１８による消費電力がなく、低消費電力で駆動する水平転送回路を提供できる。ＮＭＯＳトランジスタ４２０ＮがオフするＬレベル（第３の電圧レベルＶL1）からＨレベル（ＶH1＝Ｖdd）への遷移時には貫通電流が流れないので、比較例よりも低消費電力で動作する利点もある。
【０１２２】
比較例のようにバッファ５１２を介して水平信号線１８を駆動する場合、Ｈレベル相当の電源電圧Ｖdd近傍の高電圧とＬレベル相当の接地電圧GND 近傍の低電圧で振幅するデータを水平信号線１８に出力する。このため、実際には、Ｈレベル出力時およびＬレベル出力時ともに、僅かの電流パスが存在し、伝送速度に応じた消費電力の増加があるのと異なるのである。第１実施形態の第１例の構成をとったときには、高速性を改良しながら、低消費電力もねらえるため、今後の高速ＣＭＯＳイメージセンサ開発に対してアドバンテージになる。
【０１２３】
また、図４（Ａ）に示すように、第２振幅レベル変更部４１６としては、オペアンプなどの差動増幅回路４３０を使用し、ＶL1〜ＶH1で変化する電圧情報の中点電位である“（ＶH1−ＶL1）／２＋ＶL1”を閾値電圧Ｖbias1 として、水平信号線１８上の電圧値が閾値電圧Ｖbias1 よりも高いか低いかを比較し、その電圧差を後段回路用の論理レベルＶLout，ＶHoutまで増幅するようにすれば、列ごとの信号変化に伴う水平信号線１８の電圧変化があった場合でも、一定の閾値で判定できるので、雑音耐性が向上する。
【０１２４】
なお、図４（Ｂ）に示すように、出力回路２８に設けられる第２振幅レベル変更部４１６は、オペアンプなどの差動増幅回路４３０に代えて、ＰＭＯＳトランジスタ４３４Ｐと負荷抵抗４３６を設けてもよい。ＰＭＯＳトランジスタ４３４Ｐはインバータとして機能するもので、そのソース端に電源電圧Ｖddが供給され、ドレイン端が負荷抵抗４３６の一方の端子に接続され、ゲート端に第１振幅レベル変更部４１０から出力された電圧情報（ＶL1〜ＶH1）が供給される。負荷抵抗４３６の他方の端子は接地される。
【０１２５】
これに対応して、出力バッファ４３８としては、非反転型ではなく、反転型のものにする。一例として、ＰＭＯＳトランジスタ４３８Ｐと、ＮＭＯＳトランジスタ４３８Ｎとを、電源電圧Ｖddと接地電圧GND の間に直列に配置した構成にする。
【０１２６】
ＰＭＯＳトランジスタ４３８Ｐのソース端には電源電圧Ｖddが供給され、ＮＭＯＳトランジスタ４３８Ｎのソース端は接地電圧GND が供給される。ＰＭＯＳトランジスタ４３８ＰとＮＭＯＳトランジスタ４３８Ｎの各ドレイン端を共通に接続し、その接続点を、出力端子５ｃに接続する。全体としては、ＣＭＯＳインバータを構成している。ＰＭＯＳトランジスタ４３８ＰとＮＭＯＳトランジスタ４３８Ｎの各ゲート端を共通に接続し、その接続点をＰＭＯＳトランジスタ４３４Ｐと負荷抵抗４３６との接続点と接続する。
【０１２７】
Ｄ型フリップフロップ４０２の出力が“Ｈ”のときには、水平信号線１８の電圧が第２レベル調整部４１５でプルアップされた電源電圧Ｖdd（＝ＨレベルＶH1）となる。このため、ＰＭＯＳトランジスタ４３４Ｐはオフで、ＰＭＯＳトランジスタ４３８ＰとＮＭＯＳトランジスタ４３８Ｎとで構成されたＣＭＯＳインバータの入力が接地電圧GND になる。これにより、ＰＭＯＳトランジスタ４３８Ｐがオンするので、そのＣＭＯＳインバータの出力が電源電圧Ｖddになり、後段回路用のＨ論理レベルの電圧情報ＶHoutが出力される。
【０１２８】
一方、Ｄ型フリップフロップ４０２の出力が“Ｌ”のときには、水平信号線１８の電圧が電源電圧Ｖddと接地電圧GND との間の第３の電圧レベルＶL1になる。この第３の電圧レベルＶL1の絶対値がＰＭＯＳトランジスタ４３４Ｐの閾値電圧の絶対値を上回るときには、ＰＭＯＳトランジスタ４３４Ｐはオンするので、ＰＭＯＳトランジスタ４３８ＰとＮＭＯＳトランジスタ４３８Ｎとで構成されたＣＭＯＳインバータの入力が電源電圧Ｖddになる。これにより、ＮＭＯＳトランジスタ４３８Ｎがオンするので、そのＣＭＯＳインバータの出力が接地電圧GND になり、後段回路用のＬ論理レベルの電圧情報ＶLoutが出力される。
【０１２９】
ただし、図４（Ｂ）に示すような構成の場合、図４（Ａ）に示す構成よりも第２振幅レベル変更部４１６をコンパクトに構成できるが、ＰＭＯＳトランジスタ４３４Ｐによる反転出力処理時に、閾値電圧の影響を受け、中点電位（＝閾値電圧Ｖbias1 ）を中心にした比較処理と増幅処理による場合に比べて論理変化のタイミングがズレる難点がある。そのため、列ごとの信号変化に伴う水平信号線１８の電圧変化があった場合には、一定の閾値で判定できないことになり、雑音耐性が低下する。
【０１３０】
＜第１実施形態：第２例＞
図４Ｂおよび図４Ｃは、第１実施形態の第２例を説明する図である。ここで、図４Ｂは、図２Ａ（Ｂ）に示す第２例のようにＤ型フリップフロップ４０２から出力されるＨの論理レベルを第３の電圧レベルＶL2に変更する場合の構成例を示す回路ブロック図であり、図４Ｃはその動作を説明するタイミングチャートである。
【０１３１】
図４Ｂ（Ａ）に示すように、第１実施形態の第２例の構成では、先ずデータ記憶・転送出力部２５６の第１レベル調整部４１４は、インバータ４１２と水平信号線１８との間にＰＭＯＳトランジスタ４２０Ｐとアナログスイッチ機能を持つスイッチトランジスタとしてのＮＭＯＳトランジスタ４２２Ｎを有する。
【０１３２】
ＮＭＯＳトランジスタ４２２Ｎのゲート端には、水平走査部１２からの水平データ転送クロックφＨ_1〜φＨ_hの列対応のものが供給される。ＰＭＯＳトランジスタ４２０Ｐは、ゲート端にインバータ４１２の出力データが入力され、ソース端が電源電圧Ｖddが供給され、ドレイン端がＮＭＯＳトランジスタ４２２Ｎの一方の入出力端（たとえばドレイン端）に接続されている。ＮＭＯＳトランジスタ４２２Ｎは、水平走査部１２の制御の元で、ＰＭＯＳトランジスタ４２０Ｐの反転出力を各列共通の水平信号線１８側に出力する。
【０１３３】
また、水平信号線１８には、Ｄ型フリップフロップ４０２から出力されるＬ，Ｈの論理レベルの内のＬレベルに関して、Ｄ型フリップフロップ４０２のＬレベル電圧と実質的に同一電圧レベルのＬレベルＶL2に維持する第２レベル調整部４１５が接続されている。第１実施形態の第２例において、第２レベル調整部４１５は、水平信号線１８の電位を低電位側である接地電圧GND に維持するプルダウン手段として機能するものを用いる。水平信号線１８を、予め接地電圧GND にプルダウンし、水平信号線１８を接地電圧GND で固定しておくのである。
【０１３４】
また、出力回路２８に設けられる第２振幅レベル変更部４１６は、先ず図４Ｂ（Ａ）に示すように、第１実施形態の第１例と同様のオペアンプなどの差動増幅回路４３０と非反転型の出力バッファ４３８を有するものとすることができる。ただし、第１実施形態の第２例の差動増幅回路４３０は、非反転入力端（＋）に水平信号線１８が接続され、反転入力端（−）に閾値電圧Ｖbias2 ＝（ＶH2−ＶL2）／２＋ＶL2が参照電圧として供給される。
【０１３５】
差動増幅回路４３０は、その電圧比較器と増幅回路の機能により、水平信号線１８上の電圧値が閾値電圧Ｖbias2 よりも高いときにはその電圧差を自身が持つ増幅機能により（必要に応じて出力バッファ４３８との協働処理によって）、後段回路用のＨ論理の電圧レベルＶHoutまで増幅し、水平信号線１８上の電圧値が閾値電圧Ｖbias2 よりも低いときにはその電圧差を自身が持つ増幅機能により（必要に応じて出力バッファ４３８との協働処理によって）、後段回路用のＬ論理の電圧レベルＶLoutまで増幅する。
【０１３６】
図４Ｃには、第１実施形態の第２例の構成をとったときの、ｉ列目から交互に“Ｈ”，“Ｌ”が出力されているときのタイミングチャートを示している。図示のように、水平信号線１８の電圧は、接地電圧GND と第３の電圧レベルＶL2との間で振幅するため、比較例のように電源電圧Ｖddと接地電圧GND で振幅する場合に比べて、消費電力の増大を防ぐことができ、また小振幅であるためスルーレートの低下による問題は生じない。ＶL2〜ＶH2間での小振幅動作での水平転送により、低消費電力と高速動作が可能となるのである。
【０１３７】
また、Ｌレベル出力時は、第２レベル調整部４１５でのプルダウン機能により常に接地電圧GND （＝ＶL2）までプルダウンし、Ｈレベル出力時は、列ごとに設けられたＰＭＯＳトランジスタ４２０Ｐで第３の電圧レベルＶH2までプルアップさせる。高負荷である水平信号線１８の充放電に必要な電流値を緩和させることができ、またＬレベル出力時は定常電流パスがないので、水平信号線１８による消費電力がなく、低消費電力で駆動する水平転送回路を提供できる。ＰＭＯＳトランジスタ４２０ＰがオフするＨレベル（第３の電圧レベルＶH2）からＬレベル（ＶL2＝GND ）への遷移時には貫通電流が流れないので、比較例よりも低消費電力で動作する利点もある。第１実施形態の第１例と同様に、高速性を改良しながら、低消費電力もねらえる。
【０１３８】
また、図４Ｂ（Ａ）に示すように、第２振幅レベル変更部４１６としては、オペアンプなどの差動増幅回路４３０を使用し、ＶL2〜ＶH2で変化する電圧情報の中点電位である（ＶH2−ＶL2）／２＋ＶL2を閾値電圧Ｖbias2 として、水平信号線１８上の電圧値が閾値電圧Ｖbias2 よりも高いか低いかを比較し、その電圧差を後段回路用の論理レベルＶLout，ＶHoutまで増幅するようにすれば、第１実施形態の第１例と同様に、列ごとの信号変化に伴う水平信号線１８の電圧変化があった場合でも、一定の閾値で判定できるので、雑音耐性が向上する。
【０１３９】
なお、図４Ｂ（Ｂ）に示すように、出力回路２８に設けられる第２振幅レベル変更部４１６は、オペアンプなどの差動増幅回路４３０に代えて、ＮＭＯＳトランジスタ４３４Ｎと負荷抵抗４３６を設けてもよい。ＮＭＯＳトランジスタ４３４Ｎはインバータとして機能するもので、そのソース端に接地電圧GND が供給され、ドレイン端が負荷抵抗４３６の一方の端子に接続され、ゲート端に第１振幅レベル変更部４１０から出力された電圧情報（ＶL2〜ＶH2）が供給される。負荷抵抗４３６の他方の端子には電源電圧Ｖddが供給される。
【０１４０】
これに対応して、出力バッファ４３８としては、非反転型ではなく、図４Ｂ（Ｂ）に示すように、反転型のものにする。一例として、図４（Ｂ）に示したものと同様に、ＰＭＯＳトランジスタ４３８Ｐと、ＮＭＯＳトランジスタ４３８Ｎとを、電源電圧Ｖddと接地電圧GND の間に直列に配置した構成にする。ＰＭＯＳトランジスタ４３８ＰとＮＭＯＳトランジスタ４３８Ｎの各ゲート端を共通に接続し、その接続点をＮＭＯＳトランジスタ４３４Ｎと負荷抵抗４３６との接続点と接続する。
【０１４１】
Ｄ型フリップフロップ４０２の出力が“Ｌ”のときには、水平信号線１８の電圧が第２レベル調整部４１５でプルダウンされた接地電圧GND （＝ＬレベルＶL2）となる。このため、ＮＭＯＳトランジスタ４３４Ｎはオフで、ＰＭＯＳトランジスタ４３８ＰとＮＭＯＳトランジスタ４３８Ｎとで構成されたＣＭＯＳインバータの入力が電源電圧Ｖddになる。これにより、ＮＭＯＳトランジスタ４３８Ｎがオンするので、そのＣＭＯＳインバータの出力が接地電圧GND になり、後段回路用のＬ論理レベルの電圧情報ＶLoutが出力される。
【０１４２】
一方、Ｄ型フリップフロップ４０２の出力が“Ｈ”のときには、水平信号線１８の電圧が電源電圧Ｖddと接地電圧GND との間の第３の電圧レベルＶH2になる。どの程度の電圧上昇が生じるかは、ＰＭＯＳトランジスタ４２２Ｐのドレイン−ソース間の駆動電流と水平信号線１８側の負荷抵抗とで決まる。
【０１４３】
第１レベル調整部４１４を構成するに当たり、ＡＤ変換部２５ｂやＤ型フリップフロップ４０２から出力されるＨ，Ｌの論理レベルを論理反転するトランジスタ（本例ではＰＭＯＳトランジスタ４２０Ｐ）を使用することで、Ｈ，Ｌの論理レベルの一方（本例ではＨレベル）を簡単に第３の電圧レベルＶH2に変換できる利点がある。
【０１４４】
第３の電圧レベルＶH2がＮＭＯＳトランジスタ４３４Ｎの閾値電圧を上回るときには、ＮＭＯＳトランジスタ４３４Ｎはオンするので、ＰＭＯＳトランジスタ４３８ＰとＮＭＯＳトランジスタ４３８Ｎとで構成されたＣＭＯＳインバータの入力が接地電圧GND になる。これにより、ＰＯＳトランジスタ４３８Ｐがオンするので、そのＣＭＯＳインバータの出力が電源電圧Ｖddになり、後段回路用のＨ論理レベルの電圧情報ＶHoutが出力される。
【０１４５】
ただし、図４Ｂ（Ｂ）に示すような構成の場合、図４Ｂ（Ａ）に示す構成よりも第２振幅レベル変更部４１６をコンパクトに構成できるが、ＮＭＯＳトランジスタ４３４Ｎによる反転出力処理時に、閾値電圧の影響を受け、中点電位（＝閾値電圧Ｖbias2 ）を中心にした比較処理と増幅処理による場合に比べて論理変化のタイミングがズレる難点がある。そのため、列ごとの信号変化に伴う水平信号線１８の電圧変化があった場合には、一定の閾値で判定できないことになり、雑音耐性が低下する。
【０１４６】
なお、第１実施形態の第１例と第２例を比べた場合、インバータ４１２と出力データ列を切り替えるアナログスイッチ（ＮＭＯＳトランジスタ４２２ＮやＰＭＯＳトランジスタ４２２Ｐ）との間が、ＮＭＯＳトランジスタ４２２ＮであるのかＰＭＯＳトランジスタ４２２Ｐであるか（つまりＮ型トランジスタであるのかＰ型トランジスタであるのか）が基本的な相違点である。ここで、Ｎ型とＰ型とを比べたときには、一般的には駆動能力や周波数特性はＮ型の方が優れている。こういった点では、第１振幅レベル変更部４１０としては、データ保持部（ラッチ回路）としてのＤ型フリップフロップ４０２から出力されインバータ４１２で論理反転されたＨ，Ｌの論理レベルの内のＬレベル側を、Ｎ型トランジスタであるＮＭＯＳトランジスタ４２０Ｎを使用してＨ，Ｌの間の第３の電圧レベルＶL1に変更する第１例の方が優れていると考えられる。
【０１４７】
＜第２実施形態：第１例＞
図５は、第２実施形態の第１例を説明する図である。ここで、図５は、図２Ａ（Ａ）に示す第１例のようにＤ型フリップフロップ４０２から出力されるＬの論理レベルを第３の電圧レベルＶL1に変更する場合の構成例を示す回路ブロック図である。
【０１４８】
第２実施形態の第１例の仕組みは、基本的には、図４に示した第１実施形態の第１例と同様の構成を採用し、プルアップ手段として機能する第２レベル調整部４１５をより具体的に構成したもので、水平信号線１８を電源電圧Ｖddに固定するために、ＰＭＯＳトランジスタを用いてプルアップする。
【０１４９】
具体的には、水平信号線１８と電源電圧Ｖddとの間に、カレントミラー接続されたＰＭＯＳトランジスタ４４０Ｐ，４４２Ｐと定電流源４４４とを有する第２レベル調整部４１５を設ける。ＰＭＯＳトランジスタ４４０Ｐ，４４２Ｐの各ソース端には電源電圧Ｖddが供給され、ＰＭＯＳトランジスタ４４０Ｐのドレイン端が水平信号線１８と接続されている。ＰＭＯＳトランジスタ４４０Ｐ，４４０Ｐの各ゲート端およびＰＭＯＳトランジスタ４４２Ｐのドレイン端が共通に定電流源４４４の一方に端子に接続され、定電流源４４４の他方の端子が接地されている。
【０１５０】
このようなＰＭＯＳトランジスタ４４０Ｐをプルアップ手段として持つ第２振幅レベル変更部４１６の構成では、ある列の出力データが“Ｈ”のときにはＰＭＯＳトランジスタ４４０Ｐを用いて水平信号線１８の電圧を電源電圧Ｖdd（＝ＶH1）にプルアップしておく。また、ある列の出力データが“Ｌ”になったときに、その列のＤ型フリップフロップ４０２の出力に接続されたインバータ４１２により駆動されるＮＭＯＳトランジスタ４２０Ｎによりプルダウンして、信号値“Ｌ”を伝送する。もちろん、ある列の出力データが“Ｈ”の場合は、ＮＭＯＳトランジスタ４２０Ｎがオフするため、ＰＭＯＳトランジスタ４４０Ｐによるプルアップにより信号値“Ｈ”を伝送する。
【０１５１】
プルアップ手段を具体的に構成するに当たり、ＭＯＳトランジスタを使用すれば、抵抗素子を使用する後述の第３実施形態と比べて小面積で実現できる利点がある。加えて、ＬレベルからＨレベルへの遷移時にはＰＭＯＳトランジスタ４４０Ｐの駆動能力を活かすことができるので抵抗素子に比べて駆動能力もある。
【０１５２】
ただし、定電流源４４４によるバイアス電流がＰＭＯＳトランジスタ４４２Ｐに流れ、さらにＮＭＯＳトランジスタ４２０Ｎがオンになると、ＰＭＯＳトランジスタ４２２Ｐを通じて、ＰＭＯＳトランジスタ４４０ＰからＮＭＯＳトランジスタ４２０Ｎへの貫通電流が流れる可能性がある（後述の第２実施形態の第２例や第３例と比較するとよい）。
【０１５３】
図示を割愛するが、第２実施形態の第１例の仕組みは、図２Ａ（Ｂ）に示す第２例のようにＤ型フリップフロップ４０２から出力されるＨの論理レベルを第３の電圧レベルＶH2に変更する場合についても適用できる。この場合、図４Ｂに示した第１実施形態の第２例と同様の構成を採用し、プルダウン手段として機能する第２レベル調整部４１５に関して、水平信号線１８を接地電圧GND に固定するために、カレントミラー接続された１対のＮＭＯＳトランジスタと定電流源とを有し、ＮＭＯＳトランジスタを用いてプルダウンする構成とすればよい。
【０１５４】
＜第２実施形態：第２例＞
図５Ａは、第２実施形態の第２例を説明する図である。ここで、図５Ａは、図２Ａ（Ａ）に示す第１例のようにＤ型フリップフロップ４０２から出力されるＬの論理レベルを第３の電圧レベルＶL1に変更する場合の構成例を示す回路ブロック図である。
【０１５５】
第２実施形態の第２例の仕組みは、基本的には、図５に示した第２実施形態の第１例をベースとして、プルアップ用のＰＭＯＳトランジスタ４４０Ｐと水平信号線１８との間に、スイッチ用のＰＭＯＳトランジスタ４４６ＰとＰＭＯＳトランジスタ４４６Ｐのゲート端を駆動するインバータ４４８を設けた点に特徴を有する。ＰＭＯＳトランジスタ４４６Ｐは、ゲート端が差動増幅回路４３０の出力端と接続され、差動増幅回路４３０の出力を用いて駆動される。インバータ４４８を介在させてはいるが、事実上、差動増幅回路４３０は、スイッチ用のＰＭＯＳトランジスタ４４６Ｐのオン／オフを制御する。後述の第２実施形態の第３例とは異なり、自励でのスイッチ制御となるので、他励用の制御パルスを生成する機能部が不要になる利点がある。
【０１５６】
たとえば、水平信号線１８の電圧が“Ｌ”レベルのときには、差動増幅回路４３０の出力も同様に“Ｌ”レベルになるため、このＰＭＯＳトランジスタ４４６Ｐがオフする。こうすることで、ある列のＮＭＯＳトランジスタ４２２Ｎがオンしたときに、プルアップ用のＰＭＯＳトランジスタ４４０Ｐがオンしていることによるバイアス電流が流れることを防ぐことができ、無駄な電力の消費を防ぐことができる。
【０１５７】
図示を割愛するが、第２実施形態の第２例の仕組みは、図２Ａ（Ｂ）に示す第２例のようにＤ型フリップフロップ４０２から出力されるＨの論理レベルを第３の電圧レベルＶH2に変更する場合についても適用できる。この場合、図４Ｂに示した第１実施形態の第２例と同様の構成を採用し、プルダウン手段として機能する第２レベル調整部４１５に関して、水平信号線１８を接地電圧GND に固定するために、カレントミラー接続された１対のＮＭＯＳトランジスタと定電流源とを有し、ＮＭＯＳトランジスタを用いてプルダウンする構成とする。そして、そのＮＭＯＳトランジスタと水平信号線１８との間に、水平信号線１８の電圧が“Ｈ”レベルのときにオフするスイッチ用のＮＭＯＳトランジスタを設け、そのＮＭＯＳトランジスタのゲート端を、差動増幅回路４３０の出力に基づいて駆動する構成とすればよい。
【０１５８】
＜第２実施形態：第３例＞
図５Ｂおよび図５Ｃは、第２実施形態の第３例を説明する図である。ここで、図５Ｂは、図２Ａ（Ａ）に示す第１例のようにＤ型フリップフロップ４０２から出力されるＬの論理レベルを第３の電圧レベルＶL1に変更する場合の構成例を示す回路ブロック図である。図５Ｃは、その動作を説明するタイミングチャートである。
【０１５９】
第２実施形態の第３例の仕組みは、基本的には、図５Ａに示した第２実施形態の第２例をベースとして、スイッチ用のＰＭＯＳトランジスタ４４６Ｐを、差動増幅回路４３０の出力を用いずに独立に制御可能とした点に特徴を有する。
【０１６０】
具体的には、図示のように、第２例のインバータ４４８と同様にインバータ４４９を設け、さらにこのインバータ４４９を制御する制御パルス生成部４５０を出力回路２８の外部に設けている。制御パルス生成部４５０は、ＰＭＯＳトランジスタ４４６Ｐのゲート端を駆動するための制御パルスφｆを生成する。インバータ４４９を介在させてはいるが、事実上、制御パルス生成部４５０は、スイッチ用のＰＭＯＳトランジスタ４４６Ｐのオン／オフを制御する。前述の第２実施形態の第２例とは異なり、他励でのスイッチ制御となるので、制御パルスの生成の自由度を活かした使い方ができるようになる。
【０１６１】
図５Ｃに示すように、制御パルス生成部４５０で生成される制御パルスφｆは、列の出力期間の最後のある期間だけスイッチ用のＰＭＯＳトランジスタ４４６をオンするようなものである。こうすることで、水平信号線１８の電圧値が確定するまではプルアップ用のＰＭＯＳトランジスタ４４６Ｐをオフすることができ、ある列の出力が“Ｌ”のときに、ＮＭＯＳトランジスタ４２２Ｎによる第３の電圧レベルＶL1が出力し易いようにできるので、より低消費電力化がねらえる。
【０１６２】
図示を割愛するが、第２実施形態の第３例の仕組みは、図２Ａ（Ｂ）に示す第２例のようにＤ型フリップフロップ４０２から出力されるＨの論理レベルを第３の電圧レベルＶH2に変更する場合についても適用できる。この場合、図４Ｂに示した第１実施形態の第２例と同様の構成を採用し、プルダウン手段として機能する第２レベル調整部４１５に関して、水平信号線１８を接地電圧GND に固定するために、カレントミラー接続された１対のＮＭＯＳトランジスタと定電流源とを有し、ＮＭＯＳトランジスタを用いてプルダウンする構成とする。そして、そのＮＭＯＳトランジスタと水平信号線１８との間に、スイッチ用のＮＭＯＳトランジスタを設け、またそのＮＭＯＳトランジスタをオン／オフ制御するための制御パルスを生成する制御部を設ければよい。この制御部は、列の出力期間の最後のある期間だけスイッチ用のＮＭＯＳトランジスタをオンするものとすればよい。
【０１６３】
＜第３実施形態＞
図６は、第３実施形態を説明する図である。ここで、図６は、図２Ａ（Ａ）に示す第１例のようにＤ型フリップフロップ４０２から出力されるＬの論理レベルを第３の電圧レベルＶL1に変更する場合の構成例を示す回路ブロック図である。
【０１６４】
第３実施形態の仕組みは、基本的には、図４に示した第１実施形態の第１例と同様の構成を採用し、プルアップ手段として機能する第２レベル調整部４１５をより具体的に構成したもので、水平信号線１８を電源電圧Ｖddに固定するために、抵抗素子を用いてプルアップする。
【０１６５】
具体的には、差動増幅回路４３０の非反転入力側近傍で、水平信号線１８と電源電圧Ｖddとの間に、抵抗素子４６０を設ける。抵抗素子４６０としては、拡散抵抗や配線抵抗などその種別は問わない。抵抗素子４６０をプルアップ手段として用いた場合、ＰＭＯＳトランジスタ４４０Ｐを用いた第２実施形態の各例に必要な定電流源４４４などの回路が不要である利点がある。
【０１６６】
もちろん、抵抗素子４６０を用いた場合でも、第２実施形態の第２例や第３例のように、水平信号線１８と抵抗素子４６０との間にスイッチ用のＰＭＯＳトランジスタ４４６Ｐを挿入した態様を採ることができる。
【０１６７】
図示を割愛するが、第２実施形態の第３例の仕組みは、図２Ａ（Ｂ）に示す第２例のようにＤ型フリップフロップ４０２から出力されるＨの論理レベルを第３の電圧レベルＶH2に変更する場合についても適用できる。この場合、図４Ｂに示した第１実施形態の第２例と同様の構成を採用し、プルダウン手段として機能する第２レベル調整部４１５に関して、水平信号線１８を接地電圧GND に固定するために、水平信号線１８と接地電圧GND との間に抵抗素子を設ければよい。
【０１６８】
＜第４実施形態＞
図７および図７Ａは、第４実施形態を説明する図である。ここで、図７は、第４実施形態の構成例を示す回路ブロック図である。図７Ａは、その動作を説明するタイミングチャートである。
【０１６９】
第４実施形態の仕組みは、基本的には、図４に示した第１実施形態の第１例もしくは第２例と同様の構成を採用し、かつレベルシフト部４１８を備えるようにし、そのレベルシフト部４１８をより具体的に構成したものである。
【０１７０】
本例では、レベルシフト部４１８として、ソースフォロア回路を利用する。具体的には、水平信号線１８と差動増幅回路４３０の非反転入力端（＋）の間に、縦続接続されたＮＭＯＳトランジスタ４７０Ｎ，４７２Ｎを有する。ＮＭＯＳトランジスタ４７０Ｎは、ゲート端に水平信号線１８が接続され、ドレイン端には電源電圧Ｖddが供給される。ＮＭＯＳトランジスタ４７０Ｎのソース端とＮＭＯＳトランジスタ４７２Ｎのドレイン端とが接続され、その接続点が差動増幅回路４３０の非反転入力端（＋）に接続されている。ＮＭＯＳトランジスタ４７２Ｎは、ソース端が接地され、ゲート端にはバイアス電圧Ｖｂが供給される。
【０１７１】
このような構成では、ＮＭＯＳトランジスタ４７０Ｎのソース端とＮＭＯＳトランジスタ４７２Ｎのドレイン端とが接続された接続点の動作基準電圧がＮＭＯＳトランジスタ４７２Ｎのバイアス電圧Ｖｂに基づく駆動電流で規定される。本例では、その動作基準電圧が、差動増幅回路４３０の電源電圧Ｖddと接地電圧GND との丁度中間レベルとなるようにバイアス電圧Ｖｂを設定する。
【０１７２】
こうすることで、図２Ａ（Ａ）に示す第１例のようにＤ型フリップフロップ４０２から出力されるＬの論理レベルを第３の電圧レベルＶL1に変更する場合には、第１振幅レベル変更部４１０から出力される電源電圧Ｖdd側に片寄って振幅している水平信号線１８の電圧（ＶL1〜ＶH1）は、振幅（ＶH1−ＶL1）がほぼ維持された状態で、Ｌレベル対応の第３の電圧レベルがＶL3に、Ｈレベル対応のＨレベルＶH1がＶH3にシフトされ、ＶL3〜ＶH3で変化する電圧情報とされるとともに、中点電位である“（ＶH3−ＶL3）／２＋ＶL3”が、電源電圧Ｖddと接地電圧GND との丁度中間レベルとなる。つまり、レベルシフト部４１８は、電源電圧Ｖdd側に片寄って振幅している電位（ＶL1〜ＶH1）を、ソースフォロア回路を用いて、別の中間電圧（ＶL3〜ＶH3）にシフトさせる。
【０１７３】
図示を割愛するが、縦続接続されたＮＭＯＳトランジスタ４７０Ｎ，４７２Ｎに対する双対関係となる回路として、縦続接続された２個のＰＭＯＳトランジスタを有するソースフォロア回路を用いて、レベルシフト部４１８を構成することも可能である。この場合、図２Ａ（Ｂ）に示す第２例のようにＤ型フリップフロップ４０２から出力されるＨの論理レベルを第３の電圧レベルＶH2に変更する場合には、第１振幅レベル変更部４１０から出力される接地電圧GND 側に片寄って振幅している水平信号線１８の電圧（ＶL2〜ＶH2）は、振幅（ＶH2−ＶL2）がほぼ維持された状態で、Ｈレベル対応の第３の電圧レベルがＶH3に、Ｌレベル対応のＬレベルＶL2がＶL3にシフトされ、ＶL3〜ＶH3で変化する電圧情報とされるとともに、中点電位である“（ＶH3−ＶL3）／２＋ＶL3”が、電源電圧Ｖddと接地電圧GND との丁度中間レベルとなる。つまり、レベルシフト部４１８は、接地電圧GND 側に片寄って振幅している電位（ＶL2〜ＶH2）を、ソースフォロア回路を用いて別の中間電圧（ＶL3〜ＶH3）にシフトさせる。
【０１７４】
第２振幅レベル変更部４１６の差動増幅回路４３０は、ＶL3〜ＶH3で変化する電圧情報の中点電位である“（ＶH3−ＶL3）／２＋ＶL3”を閾値電圧Ｖbias3 として、水平信号線１８上の電圧値が閾値電圧Ｖbias3 よりも高いか低いかを比較し、その電圧差を増幅機能により（必要に応じて出力バッファ４３８との協働処理によって）、後段回路用の論理レベルＶLout，ＶHoutまで増幅する。
【０１７５】
図７Ａには、第４実施形態の構成をとったときの、ｉ列目から交互に“Ｈ”，“Ｌ”が出力されているときのタイミングチャートを示している。ここでは、図２Ａ（Ａ）に示す第１例のようにＤ型フリップフロップ４０２から出力されるＬの論理レベルを第３の電圧レベルＶL1に変更する場合で示している。
【０１７６】
図示のように、先ず第１振幅レベル変更部４１０によって、水平信号線１８の電圧は、電源電圧Ｖdd（＝ＶH1）と第３の電圧レベルＶL1との間で振幅するが、これをレベルシフト部４１８のソースフォロア回路を通すことで、別の中間電圧（ＶL3〜ＶH3）にシフトさせることができる。
【０１７７】
特に、ＮＭＯＳトランジスタ４７２Ｎの駆動電流を調整することで、その中間電圧（ＶL3〜ＶH3）の中点電位“（ＶH3−ＶL3）／２＋ＶL3”を、電源電圧Ｖddと接地電圧GND の中点付近にレベルシフトすることができる。この場合、第２振幅レベル変更部４１６の差動増幅回路４３０では、電源電圧Ｖddと接地電圧GND の中点付近で動作することができるので、比較処理や増幅処理がし易くなる利点がある。
【０１７８】
また、中点付近で対称な電圧（ＶL3〜ＶH3）の振幅を、低電位側のＶLoutを接地電圧GND に、高電位側のＶHoutを電源電圧Ｖddに、それぞれ対称的に増幅することができるので、レベルシフト部４１８を設けない場合に比べてデータの変化タイミングの精度が増す。
【０１７９】
さらに、レベルシフト部４１８として、ソースフォロア回路を用いることで、インピーダンス変換をするため、レベルシフト部４１８を設けずに差動増幅回路４３０を水平信号線１８で駆動するよりも、駆動し易くなる。
【０１８０】
なお、本実施形態では、第２振幅レベル変更部４１６をなす差動増幅回路４３０の入力段にて、ソースフォロア回路によりレベルシフト部４１８を構成していたが、レベルシフト部４１８の機能を第２振幅レベル変更部４１６に取り込んだ構成にすることもできる。たとえば、比較処理や増幅処理の過程でレベルシフトを行なうことにより、次段以降の増幅を容易にできる。
【０１８１】
＜第５実施形態＞
図８〜図８Ｂは、第５実施形態を説明する図である。ここで、図８は、第５実施形態の構成例を示す回路ブロック図である。図８Ａは、第５実施形態の差動増幅回路４３０の詳細構成例を示す回路図である。図８Ｂは、その動作を説明するタイミングチャートである。
【０１８２】
第５実施形態の仕組みは、図７に示した第４実施形態をベースとして、レベルシフト部４１８によるレベルシフト後の電圧（ＶL3〜ＶH3）をクロックコンパレータで２値化する点に特徴を有する。
【０１８３】
このため、差動増幅回路４３０をクロック同期で制御するための制御パルスφｇを生成する制御パルス生成部４８０を出力回路２８の外部に設けている。差動増幅回路４３０には、クロック同期で比較処理を行なうための制御パルスφｇを制御パルス生成部４８０から供給する。本実施形態の差動増幅回路４３０の電圧比較機能部としては、制御パルスφｇに基づいて比較処理を行なうクロックコンパレータにする。
【０１８４】
詳細は後述するが、差動増幅回路４３０をクロックコンパレータ構成にすると、その出力信号は、制御パルスφｇがアクティブレベル（たとえばＨレベル）のときには、レベルシフト部４１８によるレベルシフト後の電圧（ＶL3，ＶH3の何れか）に応じた論理レベルＶLout（≒GND ），ＶHout（≒Ｖdd）になるが、制御パルスφｇがインアクティブレベル（たとえばＬレベル）のときには、論理レベルＶLout，ＶHoutの間の適当な電圧になり、第１〜第４実施形態とは異なる出力信号になるので、後段回路との信号インタフェースが問題となり得る。
【０１８５】
これに対応して、出力バッファ４３８を第２振幅レベル変更部４１６に含め、この出力バッファ４３８に、クロックコンパレータ構成を持つ差動増幅回路４３０から出力された信号を通常のデータ出力形式に変換する機能を設けるのがよい。なお、通常のデータ出力形式に変換する機能部は、出力バッファ４３８にではなく、後段回路に設けるようにしても構わない。
【０１８６】
一例としては、制御パルスφｇの立下りエッジに同期して差動増幅回路４３０の出力信号を保持（ラッチ）することで後段回路用のデジタルデータを生成する出力データ生成部としてのＤ型フリップフロップを備えた構成にするとよい。あるいは、図示のように、制御パルスφｇに同期した別の制御パルスφckを用いて、差動増幅回路４３０の出力信号を保持（ラッチ）することで後段回路用のデジタルデータを生成する出力データ生成部としてのＤ型フリップフロップ４３９を備えた構成にするとよい。
【０１８７】
前者の構成では、Ｄ型フリップフロップのホールドマージンを確保できず、誤動作する可能性がある。これに対して、図示した後者の構成では、クロックコンパレータのクロック（制御パルスφｇ）に対してＤ型フリップフロップ４３９のクロック（制御パルスφck）をπ／２〜π程度遅らせたパルスにすることで、ホールドマージンを確保できる。
【０１８８】
クロックコンパレータ構成を持つ第５実施形態の差動増幅回路４３０は、具体的には、図８Ａに示すように、互いに正帰還構成を採る第１の回路ブロック４８２_1と第２の回路ブロック４８２_1との組合せで構成されている。以下の説明において、回路ブロック別に説明をするときには、各構成部材やノードや信号などには、回路ブロック別の参照子“_1”，“_2”を付して示し、纏めて説明をするときには、回路ブロック別の参照子を付さずに示すことにする。
【０１８９】
各回路ブロック４８２_1，４８２_2には、Ｄ型フリップフロップ４０２などの論理回路に供給される電源電圧Ｖddおよび接地電圧GND と同じ電源電圧Ｖddおよび接地電圧GND が供給されるようになっている。
【０１９０】
第１の回路ブロック４８２_1は、差動入力ノードＩＮ_1と差動出力ノードＯＵＴ_1を備え、また第２の回路ブロック４８２_2は、差動入力ノードＩＮ_2と差動出力ノードＯＵＴ_2を備える。差動入力ノードＩＮ_1は、ソースフォロア回路をなすＮＭＯＳトランジスタ４７０Ｎ，４７２Ｎの接続点と接続され、“（ＶH3−ＶL3）／２＋ＶL3”を閾値電圧Ｖbias3 とする中間電圧（ＶL3〜ＶH3）の情報が供給される。差動入力ノードＩＮ_1は差動増幅回路４３０の非反転入力端（＋）に相当し、差動入力ノードＩＮ_2は差動増幅回路４３０の反転入力端（−）に相当する。
【０１９１】
第５実施形態の差動増幅回路４３０は、差動入力ノードＩＮ_2側には、差動入力ノードＩＮ_1側と同様に、ソースフォロア回路をなす縦続接続されたＮＭＯＳトランジスタ４８４Ｎ，４８６Ｎを有する。ＮＭＯＳトランジスタ４８４Ｎは、所定のバイアス電圧Ｖbiasがゲート端に供給され、ドレイン端には電源電圧Ｖddが供給される。ＮＭＯＳトランジスタ４８４Ｎのソース端とＮＭＯＳトランジスタ４８６Ｎのドレイン端とが接続され、その接続点が差動入力ノードＩＮ_2に接続されている。ＮＭＯＳトランジスタ４８６Ｎは、ソース端が接地され、ゲート端にはＮＭＯＳトランジスタ４７２Ｎと共通にバイアス電圧Ｖｂが供給される。
【０１９２】
ＮＭＯＳトランジスタ４８４Ｎのソース端とＮＭＯＳトランジスタ４８６Ｎのドレイン端とが接続された接続点の動作基準電圧がＮＭＯＳトランジスタ４８６Ｎのバイアス電圧Ｖｂに基づく駆動電流で規定される。本例では、その動作基準電圧が、差動増幅回路４３０の電源電圧Ｖddと接地電圧GND との丁度中間レベルで、ＶL3〜ＶH3で変化する電圧情報の中点電位である“（ＶH3−ＶL3）／２＋ＶL3”＝閾値電圧Ｖbias3 となるようにバイアス電圧Ｖｂ，Ｖbiasを設定する。
【０１９３】
第１の回路ブロック４８２_1は、ソースフォロア回路をなすＮＭＯＳトランジスタ４７０Ｎ，４７２Ｎの接続点から出力された中間電圧（ＶL3〜ＶH3）の情報が一方の差動入力ノードＩＮ_1を介してゲート端（制御入力端子）に入力され、ソースが電源電圧Ｖddに接続され、ドレイン（トランジスタの出力端子）が一方の差動出力ノードＯＵＴ_1に接続されたＰＭＯＳトランジスタ４９０_1を備える。
【０１９４】
また、第１の回路ブロック４８２_1は、ゲートに第２の回路ブロック４８２_2の差動出力ノードＯＵＴ_2から帰還信号ＳFB_2が入力され、ドレインがＰＭＯＳトランジスタ４９０_1のドレインと接続されたＮＭＯＳトランジスタ４９２_1を備える。
【０１９５】
第２の回路ブロック４８２_2は、ソースフォロア回路をなすＮＭＯＳトランジスタ４８４Ｎ，４８６Ｎの接続点から出力された情報（バイアス入力信号Ｖin_2とする）を入力信号とする相違があるものの、基本的には、第１の回路ブロック４８２_1と同様に構成されている。
【０１９６】
たとえば、第２の回路ブロック４８２_2は、バイアス入力信号Ｖin_2が他方の差動入力ノードＩＮ_2を介してゲートに入力され、ソースが電源電圧Ｖddに接続され、ドレイン（トランジスタの出力端子）が他方の差動出力ノードＯＵＴ_2に接続されたＰＭＯＳトランジスタ４９０_2を備える。
【０１９７】
また、第２の回路ブロック４８２_2は、ゲートに第１の回路ブロック４８２_1の差動出力ノードＯＵＴ_1から帰還信号ＳFB_1が入力され、ドレインがトランジスタ４９０_2のドレインと接続されたＮＭＯＳトランジスタ４９２_2を備える。
【０１９８】
第５実施形態の差動増幅回路４３０は、さらに、第１および第２の回路ブロック４８２_1，４８２_2に対して共通にバイアス回路として使用されるＮＭＯＳトランジスタ４９４Ｎを有する。ＮＭＯＳトランジスタ４９４Ｎは、ドレイン端が各トランジスタ４９２_1，４９２_2のソース端に共通に接続され、ソース端には接地電圧GND が供給され、ゲート端には制御パルス生成部４８０から制御パルスφｇが供給される。ＮＭＯＳトランジスタ４９４Ｎは、制御パルスφｇがＨレベルのときにのみ第１および第２の回路ブロック４８２_1，４８２_2に対してバイアス電流を流し得る。
【０１９９】
これから分かるように、第５実施形態の差動増幅回路４３０は、その入力段において差動入力のインタフェースを持っており、トランジスタ４９０_1，４９０_2のゲートに入力信号（中間電圧（ＶL3〜ＶH3）の情報やバイアス入力信号Ｖin_2）の供給を受けることで、出力段において襷掛けの正帰還ループを持つようにされている。
【０２００】
トランジスタ４９０_1，４９０_2の出力端子（ドレイン）には、中間電圧（ＶL3〜ＶH3）の情報に対応した出力パルス信号が相補関係で得られる。本例では、その内のトランジスタ４９０_2のドレイン端の情報をそのまま出力信号Ｖout として、差動出力ノードＯＵＴ_2に供給する。差動出力ノードＯＵＴ_2は、出力バッファ４３８の入力に接続される。
【０２０１】
図８Ｂには、第５実施形態の構成をとったときの、ｉ列目から交互に“Ｈ”，“Ｌ”が出力されているときのタイミングチャートを示している。図８Ｂに示すように、制御パルス生成部４８０で生成される制御パルスφｇは、差動増幅回路４３０の非反転入力端（＋）の電圧がレベルシフト後のＬレベル対応の電圧ＶL3もしくはＨレベル対応の電圧ＶH3にあるときにＨレベルを差動増幅回路４３０のＮＭＯＳトランジスタ４９４Ｎのゲート端に供給して、閾値電圧Ｖbias3を参照電圧として比較処理を行なうようなものである。
【０２０２】
前述のように、ＮＭＯＳトランジスタ４９４Ｎは、制御パルスφｇがＨレベルのときにのみ第１および第２の回路ブロック４８２_1，４８２_2に対してバイアス電流を流し得るので、制御パルスφｇがＨレベルのときにのみ、つまり非反転入力端（＋）の電圧がレベルシフト後のＬレベル対応の電圧ＶL3もしくはＨレベル対応の電圧ＶH3にあるときにのみ、実際に有効な比較処理がなされることになる。
【０２０３】
たとえば、制御パルスφｇがＨレベルのときに、第１の回路ブロック４８２_1のＰＭＯＳトランジスタ４９０_1への入力信号Ｖin_1の電圧がＶH3側となる期間では、第２の回路ブロック４８２_2のＰＭＯＳトランジスタ４９０_2への入力信号Ｖin_2＝“（ＶH3−ＶL3）／２＋ＶL3”＝閾値電圧Ｖbias3 よりも入力信号Ｖin_1の電圧が大きく、ＰＭＯＳトランジスタ４９０_1はオフ状態となり、そのドレインである差動出力ノードＯＵＴ_1の電圧が接地電圧GND にあり、またＰＭＯＳトランジスタ４９０_2はオン状態になっており、そのドレインである差動出力ノードＯＵＴ_2の電圧が電源電圧Ｖddにあるものとする。
【０２０４】
このとき、ＮＭＯＳトランジスタ４９２_2は、そのゲートが差動出力ノードＯＵＴ_1の電圧＝接地電圧GND にありオフ状態になっているので、オフ状態にあるＰＭＯＳトランジスタ４９０_2の出力である差動出力ノードＯＵＴ_2の電圧は電源電圧Ｖddと同電位になる。また、ＮＭＯＳトランジスタ４９２_1は、そのゲートが差動出力ノードＯＵＴ_2の電圧＝電源電圧Ｖddにありオン状態になっているので、オフ状態にあるＰＭＯＳトランジスタ４９０_1の出力である差動出力ノードＯＵＴ_1の電圧は接地電圧GND と同電位になる。
【０２０５】
この状態では、ＰＭＯＳトランジスタ４９０_1のドレイン電流Ｉds_1は流れないが、ＰＭＯＳトランジスタ４９０_2のドレイン電流Ｉds_2は非飽和状態にある。
【０２０６】
次に、ＰＭＯＳトランジスタ４９０_1の入力信号Ｖin_1の電圧がＶL3側となる期間ではでは、先ず制御パルスφｇがＨレベルとなるまでは、ＮＭＯＳトランジスタ４９４Ｎがオフで、第１および第２の回路ブロック４８２_1，４８２_2に対してバイアス電流を流さない。このため差動出力ノードＯＵＴ_1，ＯＵＴ_2の電圧は接地電圧GND と電源電圧Ｖddとの間の適当な電圧Ｖoff になる。
【０２０７】
次に、制御パルスφｇがＨレベルになると、ＮＭＯＳトランジスタ４９４Ｎは第１および第２の回路ブロック４８２_1，４８２_2に対してバイアス電流を流すようになるので、第１および第２の回路ブロック４８２_1，４８２_2における比較処理が機能するようになる。
【０２０８】
このとき、入力信号Ｖin_1の電圧がＶL3であるので、ＰＭＯＳトランジスタ４９０_1はオン状態へと移行する。ＰＭＯＳトランジスタ４９０_1がオン状態となろうとする過程では、当初はＰＭＯＳトランジスタ４９０_2はオン状態にある。ＰＭＯＳトランジスタ４９０_1がオン状態となったとき、ＮＭＯＳトランジスタ４９２_2はオフ状態のままであるか、もしくはＰＭＯＳトランジスタ４９０_1のオン状態によって少しオン状態に移行しようとする過程にあるので、差動出力ノードＯＵＴ_2の電位は、それ以前の電圧Ｖoff から、ＮＭＯＳトランジスタ４９２_2の動作抵抗とＰＭＯＳトランジスタ４９０_2のオン抵抗で電源電圧Ｖddを分圧した値にゆっくりと低下する。
【０２０９】
このＰＭＯＳトランジスタ４９０_2のドレイン出力である差動出力ノードＯＵＴ_2の電圧はＮＭＯＳトランジスタ４９２_1のゲート電圧となり、そのゲート電圧は電圧Ｖoff から低下し、ＮＭＯＳトランジスタ４９２_1の閾値電圧以下となってＮＭＯＳトランジスタ４９２_1をオフさせ得る状態になると、ＮＭＯＳトランジスタ４９２_1が飽和状態から非飽和状態に遷移する。この状態では、ＰＭＯＳトランジスタ４９０_1がオン状態にあるので、その出力である差動出力ノードＯＵＴ_1の電圧が電圧Ｖoff から上昇する。そして、差動出力ノードＯＵＴ_1の電圧が上昇することで、ＮＭＯＳトランジスタ４９２_2がオン状態に移行するようになる。
【０２１０】
このような動作が継続されることで、差動出力ノードＯＵＴ_2の電圧が急速に電圧Ｖoff から接地電圧GND となって、また、差動出力ノードＯＵＴ_1の電圧が急速に電圧Ｖoff から電源電圧Ｖddとなって、比較動作が終了する。
【０２１１】
なお、入力信号Ｖin_1の電圧がＶL3からＶH3に変化したときも、上記と同様の動作が逆ブロックのトランジスタにおいて行なわれる。
【０２１２】
図からも明らかなように、差動増幅回路４３０をクロックコンパレータ構成にすると、その出力信号は、制御パルスφｇがアクティブＨのときには、論理レベルＶLout（≒GND ），ＶHoutt（≒Ｖdd）になるが、制御パルスφｇがインアクティブＬのときには、論理レベルＶLout，ＶHoutの間の適当な電圧Ｖoff になり、第１〜第４実施形態とは異なる出力信号になる。
【０２１３】
そこで、出力バッファ４３８においては、Ｄ型フリップフロップ４３９により、制御パルスφｇに対して立上りタイミングが少し遅延した制御パルスφckの立上りエッジで差動増幅回路４３０の出力信号をラッチする。こうすることで、データ出力タイミングは相対的にズレるが、クロックコンパレータ構成を持つ差動増幅回路４３０から出力された信号が、電圧Ｖoff の期間が存在せずに論理レベルＶLout，ＶHoutのみを示す通常のデータ出力形式に変換される。
【０２１４】
このように、差動増幅回路４３０を、制御パルスφｇ，φckに基づいて動作するクロックコンパレータ構成とすることで、入力信号Ｖin_1の電圧がＶL3からＶH3に変化するとき並びにＶH3からＶL3に変化するときの各遷移期間を比較処理から除外し、差動増幅回路４３０の非反転入力端（＋）の電圧が確実にレベルシフト後のＬレベル対応の電圧ＶL3もしくはＨレベル対応の電圧ＶH3にあるときに閾値電圧Ｖbias3を参照電圧として比較処理を行ない、その電圧差を増幅機能により（必要に応じて出力バッファ４３８との協働処理によって）、後段回路用の論理レベルＶLout，ＶHoutまで増幅することができる。
【０２１５】
加えて、クロックコンパレータを用いることで、実際に有効な比較処理は、制御パルスφｇがＨレベルの期間のみに行なわれるので消費電力を低減できる。さらに、入力信号Ｖin_1の電圧がＶL3からＶH3に変化するとき並びにＶH3からＶL3に変化するときの各遷移期間を概ね除外し、より確実にＶL3もしくはＶH3にあるときを、制御パルスφｇのＨレベルの期間とするので、常に一定の閾値で判定できるだけでなく、さらに耐雑音性能に優れた比較処理を実現できるようになる。
【０２１６】
＜撮像装置＞
図９は、前述の本実施形態の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置（カメラシステム）の概略構成を示す図である。この撮像装置８は、可視光カラー画像を得る撮像装置になっている。
【０２１７】
具体的には、撮像装置８は、太陽光や蛍光灯などの光源８０１の下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる撮影レンズ８０２と、光学ローパスフィルタ８０４と、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色フィルタ群８１２と、画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施すカラム処理部２６と、カラム処理部２６から出力された撮像データを処理するカメラ信号処理部８１０を備えている。
【０２１８】
カメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００とを有する。撮像信号処理部８２０は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部２６のカラムＡＤ回路２５ｂ（図１を参照）から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備した信号分離部８２２と、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう色信号処理部８３０とを有する。
【０２１９】
また撮像信号処理部８２０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう輝度信号処理部８４０と、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成するエンコーダ部８６０とを有する。
【０２２０】
本実施形態のカメラ制御部９００は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすマイクロプロセッサ（microprocessor）９０２と、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ（Random Access Memory）９０６と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。
【０２２１】
なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。
【０２２２】
カメラ制御部９００は、システム全体を制御するものである。ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、各種の制御パルスのオン／オフタイミングを設定するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。
【０２２３】
また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。
【０２２４】
記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）のための各種の制御パルスのオン／オフタイミングなど、様々な設定値などのデータを登録するなどのために利用される。
【０２２５】
メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
【０２２６】
なお、このような撮像装置８は、駆動制御部７およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。
【０２２７】
また、図では、画素アレイ部１０や駆動制御部７やカラム処理部２６やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。
【０２２８】
ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラム処理部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。
【０２２９】
または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。
【０２３０】
また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部２００に相当するカメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。
【０２３１】
このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【０２３２】
このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができ、データ記憶・転送出力部２５６や出力回路２８として、前述の各実施形態の何れかを適用することで、水平データ転送おける水平信号線１８上の負荷容量に起因する問題を解決できる。
【図面の簡単な説明】
【０２３３】
【図１】本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。
【図２】図１に示したカラム処理部（特にデータ記憶・転送出力部周辺）と出力回路の基本構成を示す回路ブロック図である。
【図２Ａ】図２に示した構成の基本動作を説明する電圧レベル図である。
【図３】図２に示した構成に対する比較例の構成例を示す回路ブロック図である。
【図３Ａ】図３に示した比較例の動作を説明する電圧レベル図（その１）である。
【図３Ｂ】図３に示した比較例の動作を説明する電圧レベル図（その２）である。
【図４】第１実施形態の第１例の構成例を示す回路ブロック図である。
【図４Ａ】第１実施形態の第１例の動作を説明するタイミングチャートである。
【図４Ｂ】第１実施形態の第２例の構成例を示す回路ブロック図である。
【図４Ｃ】第１実施形態の第２例の動作を説明するタイミングチャートである。
【図５】第２実施形態の第１例の構成例を示す回路ブロック図である。
【図５Ａ】第２実施形態の第２例の構成例を示す回路ブロック図である。
【図５Ｂ】第２実施形態の第３例の構成例を示す回路ブロック図である。
【図５Ｃ】第２実施形態の第３例の動作を説明するタイミングチャートである。
【図６】第３実施形態の構成例を示す回路ブロック図である。
【図７】第４実施形態の構成例を示す回路ブロック図である。
【図７Ａ】第４実施形態の動作を説明するタイミングチャートである。
【図８】第５実施形態の構成例を示す回路ブロック図である。
【図８Ａ】第５実施形態の差動増幅回路の詳細構成例を示す回路図である。
【図８Ｂ】第５実施形態の動作を説明するタイミングチャートである。
【図９】本実施形態の固体撮像装置と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。
【符号の説明】
【０２３４】
１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２３…クロック変換部、２４…読出電流制御部、２５…カラムＡＤ回路、２５ａ…差分処理部、２５ｂ…ＡＤ変換部、２５６…データ記憶・転送出力部、２５８…スイッチ、２６…カラム処理部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、３…単位画素、４０２…Ｄ型フリップフロップ、４０４…転送ドライバ、４１０…第１振幅レベル変更部、４１２…インバータ、４１４…第１レベル調整部、４１５…第２レベル調整部、４１６…第２振幅レベル変更部、４１８…レベルシフト部、４３０…差動増幅回路、４３８…出力バッファ、４３９…Ｄ型フリップフロップ、４５０…制御パルス生成部、４６０…抵抗素子、４８０…制御パルス生成部、７…駆動制御部、８…撮像装置、９００…カメラ制御部
【図１】
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【図２】
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【図２Ａ】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図７Ａ】
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【図８】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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