(57)【要約】【課題】  電荷蓄積膜への電荷注入効率を改善することが可能な半導体記憶装置及びその製造方法を提供する。【解決手段】  半導体記憶装置は、Ｐ型シリコン基板１と、第１のシリコン酸化膜２、第１のシリコン窒化膜３、及び第２のシリコン酸化膜４からなるＯＮＯ膜５と、ＳＯＯＮＯ層６とを含むＳＯＯＮＯ基板上に形成されており、ＯＮＯ膜５はＰ型シリコン基板１に形成されたバックゲートＢＧに接している。半導体記憶装置は、Ｐ型シリコン基板１に接する第１のシリコン酸化膜２の膜厚が、ＳＯＯＮＯ層６に接する第２のシリコン酸化膜４の膜厚よりも厚いことを特徴とする。また、ＳＯＯＮＯ層６内にはソース領域７及びドレイン領域８が形成され、ソース領域７とドレイン領域８の間にはフローティングボディ９が形成されている。フローティングボディ９上にはゲート絶縁膜１０が形成され、当該ゲート絶縁膜１０上にゲート電極１１が形成されている。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成され、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜と、
前記第２の絶縁膜上に形成された素子形成用半導体膜と、
前記素子形成用半導体膜内に互いに離間して形成され、且つ、前記第２の絶縁膜に達するソース及びドレイン領域と、
前記ソース及びドレイン領域の間に形成され、電気的に浮遊状態のボディ領域と、
前記ボディ領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを具備することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載のメモリセルを複数、行方向に配列し、隣り合う前記メモリセルのドレイン領域をそれぞれ共有し、隣り合う前記メモリセルのソース領域をそれぞれ共有してなり、且つ、列方向に並置された複数のメモリセルユニットと、
前記メモリセルユニットの同一列上に位置する前記メモリセルの前記ゲート電極を共通接続し、列方向に延伸されたゲート電極と、
前記メモリセルユニットの各々を電気的に分離する素子分離絶縁膜と、
前記メモリセルユニットの各々において、前記ソース領域及びドレイン領域の少なくとも一方の領域と前記半導体基板とを接続するピラー部とを有することを特徴とする半導体記憶装置。
【請求項３】
請求項１記載のメモリセルを複数、行方向に配列し、各メモリセルを素子分離絶縁膜で分離してなり、且つ、列方向に並置された複数のメモリセルユニットと、
前記メモリセルユニットの各々において、前記ソース領域及びドレイン領域と前記半導体基板とを接続するピラー部とを有することを特徴とする半導体記憶装置。
【請求項４】
前記メモリセルは行方向において千鳥状に配列され、前記メモリセルの前記ゲート電極は行方向に配列した前記メモリセル間を通じて列方向に延伸され、１つおきのメモリセルユニットの前記メモリセルの前記ゲート電極と共通接続されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記ピラー部は絶縁材料で形成されることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【請求項６】
前記ピラー部は前記半導体基板表面からエピタキシャル成長させた半導体材料で形成されることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【請求項７】
請求項１記載のメモリセルを複数、行方向に配列し、隣り合う前記メモリセルのドレイン領域をそれぞれ共有し、隣り合う前記メモリセルのソース領域をそれぞれ共有してなり、且つ、列方向に並置された複数のメモリセルユニットと、
前記メモリセルユニットの同一列上に位置する前記メモリセルの前記ゲート電極を共通接続し、列方向に延伸されたゲート電極と、
前記メモリセルユニットの各々を電気的に分離する素子分離絶縁膜とを有することを特徴とする半導体記憶装置。
【請求項８】
半導体基板上に被酸化膜を形成する工程と、
前記被酸化膜上に前記被酸化膜よりもエッチングレートが大きい空洞形成用膜を形成する工程と、
前記空洞形成用膜上に下地半導体膜を形成する工程と、
前記下地半導体膜、前記空洞形成用膜、及び前記被酸化膜をエッチングし、トレンチ溝を形成する工程と、
前記トレンチ溝内に、前記半導体基板表面から前記下地半導体膜と前記空洞形成用膜の境界までピラー材を形成する工程と、
前記トレンチ溝内に露出した前記下地半導体膜表面から半導体材料をエピタキシャル成長させて前記下地半導体膜における前記トレンチ溝内を充填することで素子形成用半導体膜を形成する工程と、
前記素子形成用半導体膜、前記空洞形成用膜、前記被酸化膜、及び前記ピラー材をエッチングし、素子分離溝及びピラー部を形成する工程と、
前記空洞形成用膜を選択的にエッチングすることにより、前記ピラー部、前記被酸化膜、及び前記素子形成用半導体膜に囲まれた空洞部を形成する工程と、
前記空洞部に露出する前記被酸化膜を選択的に酸化して第１の絶縁膜を形成する工程と、
前記空洞部に露出する前記素子形成用半導体膜を酸化して、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、
前記空洞部に電荷蓄積膜を埋め込む工程と、
前記素子分離溝に素子分離絶縁膜を堆積する工程と、
前記素子形成用半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
【請求項９】
前記被酸化膜と前記空洞形成用膜は、互いにゲルマニウム濃度の異なるシリコンゲルマニウムからなることを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
半導体基板上に空洞形成用膜を形成する工程と、
前記空洞形成用膜上に下地半導体膜を形成する工程と、
前記下地半導体膜及び前記空洞形成用膜をエッチングし、トレンチ溝を形成する工程と、
前記トレンチ溝内に、前記半導体基板表面から前記下地半導体膜と前記空洞形成用膜の境界までピラー材を形成する工程と、
前記トレンチ溝内に露出した前記下地半導体膜表面から半導体材料をエピタキシャル成長させて前記下地半導体膜における前記トレンチ溝内を充填することで素子形成用半導体膜を形成する工程と、
前記素子形成用半導体膜、前記空洞形成用膜、及び前記ピラー材をエッチングし、素子分離溝及びピラー部を形成する工程と、
前記空洞形成用膜を選択的にエッチングすることにより、前記ピラー部、前記半導体基板、及び前記素子形成用半導体膜に囲まれた空洞部を形成する工程と、
前記半導体基板表面に前記半導体基板よりも不純物濃度の高い高濃度不純物領域を形成する工程と、
前記空洞部に露出する前記高濃度不純物領域及び前記素子形成用半導体膜を酸化して、前記空洞部に露出する前記高濃度不純物領域表面に第１の絶縁膜を形成し、且つ、前記空洞部に露出する前記素子形成用半導体膜表面に前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、
前記空洞部に電荷蓄積膜を埋め込む工程と、
前記素子分離溝に素子分離絶縁膜を堆積する工程と、
前記素子形成用半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
【請求項１１】
半導体基板表面に当該半導体基板よりも不純物濃度の高い高濃度不純物領域を形成する工程と、
前記高濃度不純物領域上に空洞形成用膜を形成する工程と、
前記空洞形成用膜上に下地半導体膜を形成する工程と、
前記下地半導体膜及び前記空洞形成用膜をエッチングし、トレンチ溝を形成する工程と、
前記トレンチ溝内に、前記半導体基板表面から前記下地半導体膜と前記空洞形成用膜の境界までピラー材を形成する工程と、
前記トレンチ溝内に露出した前記下地半導体膜表面から半導体材料をエピタキシャル成長させて前記下地半導体膜における前記トレンチ溝内を充填することで素子形成用半導体膜を形成する工程と、
前記素子形成用半導体膜、前記空洞形成用膜、及び前記ピラー材をエッチングし、素子分離溝及びピラー部を形成する工程と、
前記空洞形成用膜を選択的にエッチングすることにより、前記ピラー部、前記高濃度不純物領域、及び前記素子形成用半導体膜に囲まれた空洞部を形成する工程と、
前記空洞部に露出する前記高濃度不純物領域及び前記素子形成用半導体膜を酸化して、前記空洞部に露出する前記高濃度不純物領域表面に第１の絶縁膜を形成し、且つ、前記空洞部に露出する前記素子形成用半導体膜表面に前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、
前記空洞部に電荷蓄積膜を埋め込む工程と、
前記素子分離溝に素子分離絶縁膜を堆積する工程と、
前記素子形成用半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
【請求項１２】
前記ピラー材を形成する工程は、前記トレンチ溝に絶縁材料を堆積させる工程と、この工程後、前記下地半導体膜と前記空洞形成用膜の境界まで前記絶縁材料を除去する工程とからなることを特徴とする請求項８乃至請求項１１のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１３】
前記ピラー材を形成する工程は、
前記トレンチ溝に露出する前記下地半導体膜表面から半導体材料をエピタキシャル成長させて前記下地半導体膜における前記トレンチ溝内を充填することで素子形成用半導体膜を形成する工程と同時に、前記トレンチ溝内に露出した前記半導体基板及び前記下地半導体膜表面から半導体材料をエピタキシャル成長させてなることを特徴とする請求項８乃至請求項１１のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１４】
前記トレンチ溝を形成する工程、前記素子分離溝を形成する工程、及び前記ゲート電極を形成する工程は、前記トレンチ溝及び前記ゲート電極と前記素子分離溝とが互いに略直角を成し、且つ、隣り合う前記トレンチ溝の間の領域に少なくとも１列のゲート電極を配置することを特徴とする請求項８乃至請求項１３のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１５】
前記トレンチ溝を形成する工程、前記素子分離溝を形成する工程、及び前記ゲート電極を形成する工程は、前記ゲート電極それぞれを前記トレンチ溝の間の領域に配置し、且つ、前記素子分離溝を、前記トレンチ溝を両端とする島状の領域を囲むように配置することを特徴とする請求項８乃至請求項１３のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１６】
半導体基板上に被酸化膜を形成する工程と、
前記被酸化膜上に前記被酸化膜よりもエッチングレートが大きい空洞形成用膜を形成する工程と、
前記空洞形成用膜上に素子形成用半導体膜を形成する工程と、
前記素子形成用半導体膜上にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜上にストライプ状の第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして、前記マスク絶縁膜、前記素子形成用半導体膜、前記空洞形成用膜、及び前記被酸化膜をエッチングし、第１の素子分離溝を形成する工程と、
前記第１の素子分離溝に第１の素子分離絶縁膜を堆積させる工程と、
前記マスク絶縁膜及び前記第１の素子分離絶縁膜上に前記第１のレジストパターンと略直角を成すストライプ状の第２のレジストパターンを形成する工程と、
前記第２のレジストパターン及び前記マスク絶縁膜をマスクとして、前記第１の素子分離絶縁膜をエッチングし、第２の素子分離溝を形成する工程と、
前記第１の素子分離絶縁膜を支柱として前記空洞形成用膜を選択的にエッチングすることにより、前記被酸化膜と前記素子形成用半導体膜の間に空洞部を形成する工程と、
前記空洞部に露出する前記被酸化膜を選択的に酸化して第１の絶縁膜を形成する工程と、
前記空洞部に露出する前記素子形成用半導体膜を酸化して、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、
前記空洞部に電荷蓄積膜を埋め込む工程と、
前記第２の素子分離溝に第２の素子分離絶縁膜を堆積させる工程と、
前記素子形成用半導体膜表面が露出するまで前記マスク絶縁膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜を除去する工程と、
前記素子形成用半導体膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜上にゲート絶縁膜を形成する工程と
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
【請求項１７】
半導体基板上に空洞形成用膜を形成する工程と、
前記空洞形成用膜上に素子形成用半導体膜を形成する工程と、
前記素子形成用半導体膜上にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜上にストライプ状の第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして、前記マスク絶縁膜、前記素子形成用半導体膜、前記空洞形成用膜、及び前記被酸化膜をエッチングし、第１の素子分離溝を形成する工程と、
前記第１の素子分離溝に第１の素子分離絶縁膜を堆積させる工程と、
前記マスク絶縁膜及び前記第１の素子分離絶縁膜上に前記第１のレジストパターンと略直角を成すストライプ状の第２のレジストパターンを形成する工程と、
前記第２のレジストパターン及び前記マスク絶縁膜をマスクとして、前記第１の素子分離絶縁膜をエッチングし、第２の素子分離溝を形成する工程と、
前記第１の素子分離絶縁膜を支柱として前記空洞形成用膜を選択的にエッチングすることにより、前記被酸化膜と前記素子形成用半導体膜の間に空洞部を形成する工程と、
前記半導体基板表面に前記半導体基板よりも不純物濃度の高い高濃度不純物領域を形成する工程と、
前記空洞部に露出する前記高濃度不純物領域及び前記素子形成用半導体膜を酸化して、前記空洞部に露出する前記高濃度不純物領域表面に第１の絶縁膜を形成し、且つ、前記空洞部に露出する前記素子形成用半導体膜表面に前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、
前記空洞部に電荷蓄積膜を埋め込む工程と、
前記第２の素子分離溝に第２の素子分離絶縁膜を堆積させる工程と、
前記素子形成用半導体膜表面が露出するまで前記マスク絶縁膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜を除去する工程と、
前記素子形成用半導体膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜上にゲート絶縁膜を形成する工程と
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
【請求項１８】
半導体基板表面に当該半導体基板よりも不純物濃度の高い高濃度不純物領域を形成する工程と、
前記高濃度不純物領域上に空洞形成用膜を形成する工程と、
前記空洞形成用膜上に素子形成用半導体膜を形成する工程と、
前記素子形成用半導体膜上にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜上にストライプ状の第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして、前記マスク絶縁膜、前記素子形成用半導体膜、前記空洞形成用膜、及び前記被酸化膜をエッチングし、第１の素子分離溝を形成する工程と、
前記第１の素子分離溝に第１の素子分離絶縁膜を堆積させる工程と、
前記マスク絶縁膜及び前記第１の素子分離絶縁膜上に前記第１のレジストパターンと略直角を成すストライプ状の第２のレジストパターンを形成する工程と、
前記第２のレジストパターン及び前記マスク絶縁膜をマスクとして、前記第１の素子分離絶縁膜をエッチングし、第２の素子分離溝を形成する工程と、
前記第１の素子分離絶縁膜を支柱として前記空洞形成用膜を選択的にエッチングすることにより、前記被酸化膜と前記素子形成用半導体膜の間に空洞部を形成する工程と、
前記半導体基板表面に前記半導体基板よりも不純物濃度の高い高濃度不純物領域を形成する工程と、
前記空洞部に露出する前記高濃度不純物領域及び前記素子形成用半導体膜を酸化して、前記空洞部に露出する前記高濃度不純物領域表面に第１の絶縁膜を形成し、且つ、前記空洞部に露出する前記素子形成用半導体膜表面に前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、
前記空洞部に電荷蓄積膜を埋め込む工程と、
前記第２の素子分離溝に第２の素子分離絶縁膜を堆積させる工程と、
前記素子形成用半導体膜表面が露出するまで前記マスク絶縁膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜を除去する工程と、
前記素子形成用半導体膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜上にゲート絶縁膜を形成する工程と
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭに代わる半導体メモリとして、ＦＢＣ（Floating Body Cell）メモリが開発されている。ＦＢＣメモリは、ＳＯＩ（Silicon On Insulator）基板上にトランジスタを形成し、この形成されたトランジスタのフローティングボディにホール（例えば、フローティングボディがＰ型である場合）を蓄積することにより、データ“１”を記憶し、フローティングボディからホールを放出することでデータ“０”を記憶する。
【０００３】
一方、ＤＲＡＭとして、或いは不揮発性メモリとしての機能を有する半導体記憶装置として、ＳＯＯＮＯ（Silicon-On-ONO）型ＭＯＳトランジスタが開示されている（例えば、非特許文献１参照。）。
【０００４】
このＳＯＯＮＯ型ＭＯＳトランジスタは、従来のＳＯＩ型ＭＯＳトランジスタにおけるＢＯＸ（Buried Oxide）層をＯＮＯ（シリコン酸化膜‐シリコン窒化膜‐シリコン酸化膜）膜に置き換えたもので、シリコン窒化膜の上面及び下面に同じ膜厚のシリコン酸化膜が形成されている。ＳＯＯＮＯ型ＭＯＳトランジスタを不揮発性メモリとして使用する場合、ＯＮＯ膜中の電荷蓄積膜であるシリコン窒化膜中に電荷をトラップし、シリコン窒化膜中にトラップされた電荷量によってトランジスタの閾値電圧が変化することを利用して、データ“１”及びデータ“０”の状態を区別することができる。
【非特許文献１】Ｃ．Ｗ．Ｏｈ等による「A Novel Multi-Functional Silicon-On-ONO (SOONO) MOSFETs for SoC applications: Electrical Characterization for High Performance Transistor and Embedded Memory Applications」2006 Symposium on VLSI Technology Digest of Technical Papers、58-59ページ
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来のＳＯＯＮＯ型ＭＯＳトランジスタでは、シリコン窒化膜中への電荷注入方法としてＦＮ（Fowler-Nordheim）トンネリングを利用した場合にシリコン基板に約２０Ｖの高い電圧を印加する必要があり、シリコン基板側のシリコン酸化膜から電荷がリークしてしまい電荷注入の効率が悪いという問題点があった。
【０００６】
また、従来のＳＯＯＮＯ型ＭＯＳトランジスタの製造方法においては、空洞内部を一様に熱酸化してＯＮＯ膜中の各シリコン酸化膜を形成するため、各シリコン酸化膜の膜厚を互いに異なった厚さとすることは不可能であった。よって、電荷注入時にシリコン基板側への電荷リークを抑えるために、シリコン基板側のシリコン酸化膜の膜厚を厚くすると、それに伴いフローティングボディ側のシリコン酸化膜の膜厚も厚く形成され、結果としてシリコン窒化膜中にＦＮトンネリングを利用して電荷を注入することが困難になるという問題点があった。
【０００７】
従って、本発明は、電荷蓄積膜への電荷注入効率を改善することが可能な半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成され、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜と、前記第２の絶縁膜上に形成された素子形成用半導体膜と、前記素子形成用半導体膜内に互いに離間して形成され、且つ、前記第２の絶縁膜に達するソース及びドレイン領域と、前記ソース及びドレイン領域の間に形成され、電気的に浮遊状態のボディ領域と、前記ボディ領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備することを特徴とする。
【０００９】
また、本発明の別態様に係る半導体記憶装置の製造方法は、半導体基板上に被酸化膜を形成する工程と、前記被酸化膜上に前記被酸化膜よりもエッチングレートが大きい空洞形成用膜を形成する工程と、前記空洞形成用膜上に下地半導体膜を形成する工程と、前記下地半導体膜、前記空洞形成用膜、及び前記被酸化膜をエッチングし、トレンチ溝を形成する工程と、前記トレンチ溝内に、前記半導体基板表面から前記下地半導体膜と前記空洞形成用膜の境界までピラー材を形成する工程と、前記トレンチ溝内に露出した前記下地半導体膜表面から半導体材料をエピタキシャル成長させて前記下地半導体膜における前記トレンチ溝内を充填することで素子形成用半導体膜を形成する工程と、前記素子形成用半導体膜、前記空洞形成用膜、前記被酸化膜、及び前記ピラー材をエッチングし、素子分離溝及びピラー部を形成する工程と、前記空洞形成用膜を選択的にエッチングすることにより、前記ピラー部、前記被酸化膜、及び前記素子形成用半導体膜に囲まれた空洞部を形成する工程と、前記空洞部に露出する前記被酸化膜を選択的に酸化して第１の絶縁膜を形成する工程と、前記空洞部に露出する前記素子形成用半導体膜を酸化して、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、前記空洞部に電荷蓄積膜を埋め込む工程と、前記素子分離溝に素子分離絶縁膜を堆積する工程と、前記素子形成用半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする。
【００１０】
また、本発明の更に別態様に係る半導体記憶装置の製造方法は、半導体基板上に空洞形成用膜を形成する工程と、前記空洞形成用膜上に下地半導体膜を形成する工程と、前記下地半導体膜及び前記空洞形成用膜をエッチングし、トレンチ溝を形成する工程と、前記トレンチ溝内に、前記半導体基板表面から前記下地半導体膜と前記空洞形成用膜の境界までピラー材を形成する工程と、前記トレンチ溝内に露出した前記下地半導体膜表面から半導体材料をエピタキシャル成長させて前記下地半導体膜における前記トレンチ溝内を充填することで素子形成用半導体膜を形成する工程と、前記素子形成用半導体膜、前記空洞形成用膜、及び前記ピラー材をエッチングし、素子分離溝及びピラー部を形成する工程と、前記空洞形成用膜を選択的にエッチングすることにより、前記ピラー部、前記半導体基板、及び前記素子形成用半導体膜に囲まれた空洞部を形成する工程と、前記半導体基板表面に前記半導体基板よりも不純物濃度の高い高濃度不純物領域を形成する工程と、前記空洞部に露出する前記高濃度不純物領域及び前記素子形成用半導体膜を酸化して、前記空洞部に露出する前記高濃度不純物領域表面に第１の絶縁膜を形成し、且つ、前記空洞部に露出する前記素子形成用半導体膜表面に前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、前記空洞部に電荷蓄積膜を埋め込む工程と、前記素子分離溝に素子分離絶縁膜を堆積する工程と、前記素子形成用半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする。
【００１１】
また、本発明の更に別態様に係る半導体記憶装置の製造方法は、半導体基板表面に当該半導体基板よりも不純物濃度の高い高濃度不純物領域を形成する工程と、前記高濃度不純物領域上に空洞形成用膜を形成する工程と、前記空洞形成用膜上に下地半導体膜を形成する工程と、前記下地半導体膜及び前記空洞形成用膜をエッチングし、トレンチ溝を形成する工程と、前記トレンチ溝内に、前記半導体基板表面から前記下地半導体膜と前記空洞形成用膜の境界までピラー材を形成する工程と、前記トレンチ溝内に露出した前記下地半導体膜表面から半導体材料をエピタキシャル成長させて前記下地半導体膜における前記トレンチ溝内を充填することで素子形成用半導体膜を形成する工程と、前記素子形成用半導体膜、前記空洞形成用膜、及び前記ピラー材をエッチングし、素子分離溝及びピラー部を形成する工程と、前記空洞形成用膜を選択的にエッチングすることにより、前記ピラー部、前記高濃度不純物領域、及び前記素子形成用半導体膜に囲まれた空洞部を形成する工程と、前記空洞部に露出する前記高濃度不純物領域及び前記素子形成用半導体膜を酸化して、前記空洞部に露出する前記高濃度不純物領域表面に第１の絶縁膜を形成し、且つ、前記空洞部に露出する前記素子形成用半導体膜表面に前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、前記空洞部に電荷蓄積膜を埋め込む工程と、前記素子分離溝に素子分離絶縁膜を堆積する工程と、前記素子形成用半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする。
【００１２】
また、本発明の更に別態様に係る半導体記憶装置の製造方法は、半導体基板上に被酸化膜を形成する工程と、前記被酸化膜上に前記被酸化膜よりもエッチングレートが大きい空洞形成用膜を形成する工程と、前記空洞形成用膜上に素子形成用半導体膜を形成する工程と、前記素子形成用半導体膜上にマスク絶縁膜を形成する工程と、前記マスク絶縁膜上にストライプ状の第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして、前記マスク絶縁膜、前記素子形成用半導体膜、前記空洞形成用膜、及び前記被酸化膜をエッチングし、第１の素子分離溝を形成する工程と、前記第１の素子分離溝に第１の素子分離絶縁膜を堆積させる工程と、前記マスク絶縁膜及び前記第１の素子分離絶縁膜上に前記第１のレジストパターンと略直角を成すストライプ状の第２のレジストパターンを形成する工程と、前記第２のレジストパターン及び前記マスク絶縁膜をマスクとして、前記第１の素子分離絶縁膜をエッチングし、第２の素子分離溝を形成する工程と、前記第１の素子分離絶縁膜を支柱として前記空洞形成用膜を選択的にエッチングすることにより、前記被酸化膜と前記素子形成用半導体膜の間に空洞部を形成する工程と、前記空洞部に露出する前記被酸化膜を選択的に酸化して第１の絶縁膜を形成する工程と、前記空洞部に露出する前記素子形成用半導体膜を酸化して、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、前記空洞部に電荷蓄積膜を埋め込む工程と、前記第２の素子分離溝に第２の素子分離絶縁膜を堆積させる工程と、前記素子形成用半導体膜表面が露出するまで前記マスク絶縁膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜を除去する工程と、前記素子形成用半導体膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜上にゲート絶縁膜を形成する工程と前記ゲート絶縁膜上にゲート電極を形成する工程と、前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする。
【００１３】
また、本発明の更に別態様に係る半導体記憶装置の製造方法は、半導体基板上に空洞形成用膜を形成する工程と、前記空洞形成用膜上に素子形成用半導体膜を形成する工程と、前記素子形成用半導体膜上にマスク絶縁膜を形成する工程と、前記マスク絶縁膜上にストライプ状の第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして、前記マスク絶縁膜、前記素子形成用半導体膜、前記空洞形成用膜、及び前記被酸化膜をエッチングし、第１の素子分離溝を形成する工程と、前記第１の素子分離溝に第１の素子分離絶縁膜を堆積させる工程と、前記マスク絶縁膜及び前記第１の素子分離絶縁膜上に前記第１のレジストパターンと略直角を成すストライプ状の第２のレジストパターンを形成する工程と、前記第２のレジストパターン及び前記マスク絶縁膜をマスクとして、前記第１の素子分離絶縁膜をエッチングし、第２の素子分離溝を形成する工程と、前記第１の素子分離絶縁膜を支柱として前記空洞形成用膜を選択的にエッチングすることにより、前記被酸化膜と前記素子形成用半導体膜の間に空洞部を形成する工程と、前記半導体基板表面に前記半導体基板よりも不純物濃度の高い高濃度不純物領域を形成する工程と、前記空洞部に露出する前記高濃度不純物領域及び前記素子形成用半導体膜を酸化して、前記空洞部に露出する前記高濃度不純物領域表面に第１の絶縁膜を形成し、且つ、前記空洞部に露出する前記素子形成用半導体膜表面に前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、前記空洞部に電荷蓄積膜を埋め込む工程と、前記第２の素子分離溝に第２の素子分離絶縁膜を堆積させる工程と、前記素子形成用半導体膜表面が露出するまで前記マスク絶縁膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜を除去する工程と、前記素子形成用半導体膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜上にゲート絶縁膜を形成する工程と前記ゲート絶縁膜上にゲート電極を形成する工程と、前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする。
【００１４】
また、本発明の更に別態様に係る半導体記憶装置の製造方法は、半導体基板表面に当該半導体基板よりも不純物濃度の高い高濃度不純物領域を形成する工程と、前記高濃度不純物領域上に空洞形成用膜を形成する工程と、前記空洞形成用膜上に素子形成用半導体膜を形成する工程と、前記素子形成用半導体膜上にマスク絶縁膜を形成する工程と、前記マスク絶縁膜上にストライプ状の第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして、前記マスク絶縁膜、前記素子形成用半導体膜、前記空洞形成用膜、及び前記被酸化膜をエッチングし、第１の素子分離溝を形成する工程と、前記第１の素子分離溝に第１の素子分離絶縁膜を堆積させる工程と、前記マスク絶縁膜及び前記第１の素子分離絶縁膜上に前記第１のレジストパターンと略直角を成すストライプ状の第２のレジストパターンを形成する工程と、前記第２のレジストパターン及び前記マスク絶縁膜をマスクとして、前記第１の素子分離絶縁膜をエッチングし、第２の素子分離溝を形成する工程と、前記第１の素子分離絶縁膜を支柱として前記空洞形成用膜を選択的にエッチングすることにより、前記被酸化膜と前記素子形成用半導体膜の間に空洞部を形成する工程と、前記半導体基板表面に前記半導体基板よりも不純物濃度の高い高濃度不純物領域を形成する工程と、前記空洞部に露出する前記高濃度不純物領域及び前記素子形成用半導体膜を酸化して、前記空洞部に露出する前記高濃度不純物領域表面に第１の絶縁膜を形成し、且つ、前記空洞部に露出する前記素子形成用半導体膜表面に前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜を形成する工程と、前記空洞部に電荷蓄積膜を埋め込む工程と、前記第２の素子分離溝に第２の素子分離絶縁膜を堆積させる工程と、前記素子形成用半導体膜表面が露出するまで前記マスク絶縁膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜を除去する工程と、前記素子形成用半導体膜、前記第１の素子分離絶縁膜、及び前記第２の素子分離絶縁膜上にゲート絶縁膜を形成する工程と前記ゲート絶縁膜上にゲート電極を形成する工程と、前記素子形成用半導体膜にゲート電極と自己整合的に前記第２の絶縁膜に達するソース及びドレイン領域を互いに離間して形成する工程とを具備することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、電荷蓄積膜への電荷注入効率を改善することが可能な半導体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置におけるメモリセルＭＣの断面図で、メモリセルＭＣは、Ｐ型シリコン半導体基板（以下、Ｐ型シリコン基板と称す）１上に、第１の絶縁膜としての第１のシリコン酸化膜２、電荷蓄積膜としての第１のシリコン窒化膜３、及び第２の絶縁膜としての第２のシリコン酸化膜４からなるＯＮＯ膜５が設けられ、このＯＮＯ膜５上に素子形成用半導体膜としてのＳＯＯＮＯ層６が設けられている。
【００１８】
ここで、ＯＮＯ膜５において、Ｐ型シリコン基板１に接する第１のシリコン酸化膜２の膜厚が、ＳＯＯＮＯ層６に接する第２のシリコン酸化膜４の膜厚よりも厚く形成されている。尚、ＯＮＯ膜５を構成する第１のシリコン酸化膜２、第１のシリコン窒化膜３、及び第２のシリコン酸化膜４の各膜厚は、それぞれ、例えば６ｎｍ、６ｎｍ、及び３ｎｍ(第２のシリコン酸化膜４)である。
【００１９】
ＳＯＯＮＯ層６内には、Ｎ型のソース領域７及びドレイン領域８が互いに離間して、且つ、第２のシリコン酸化膜４に達するように形成され、ソース領域７とドレイン領域８の間には、ソース領域７及びドレイン領域８と逆導電型、即ちＰ型の電気的に浮遊状態のボディ領域（以下、フローティングボディと称す）９が形成されている。ＳＯＯＮＯ層６の膜厚は、例えば２１ｎｍである。
【００２０】
フローティングボディ９上には、例えばシリコン酸窒化膜であるゲート絶縁膜１０が、互いに離間したソース領域７及びドレイン領域８の端部に達するように形成され、当該ゲート絶縁膜１０を介して、ゲート電極１１が互いに離間したソース領域７及びドレイン領域８の端部に達するように形成されている。ゲート電極１１は、例えば多結晶シリコンを用いて形成される。尚、ゲート幅W及びゲート長Ｌは、それぞれ、例えば７０ｎｍ及び７５ｎｍである。
【００２１】
ソース領域７はソース線ＳＬに、ドレイン領域８はビット線ＢＬに、ゲート電極１１はワード線ＷＬに、またバックゲートＢＧはバックゲート線ＢＧＬに接続され、それぞれの電圧を制御することで、メモリセルＭＣはＤＲＡＭとして、或いは不揮発性メモリとして動作する。
【００２２】
即ち、メモリセルＭＣにおいて、フローティングボディ９はソース領域７、ドレイン領域８、ＯＮＯ膜５、ゲート絶縁膜１０、及び図示略の素子分離絶縁膜によって囲まれ電気的に浮遊状態であり、フローティングボディ９に蓄積されたホールの数の多寡によってダイナミックにデータを記憶するＤＲＡＭとして利用することが可能である。
【００２３】
また、メモリセルＭＣは、ＯＮＯ膜５中の第１のシリコン窒化膜３に電荷をトラップさせ、トラップされた電荷量によるトランジスタの閾値電圧の変化によりデータ“１”及びデータ“０”を区別する不揮発性メモリとして利用することが可能である。第１のシリコン窒化膜３にトラップされた電荷は、メモリ装置に対する電源供給が絶たれても維持される。即ち、ゲート電圧ＶＧ、ソース電圧ＶＳ、ドレイン電圧ＶＤ、バックゲート電圧ＶＰＬが全て０或いはフローティング状態になったとしても、トラップされた電荷が消失することは無い。
【００２４】
メモリセルＭＣにおいて、第１のシリコン窒化膜３に電子を注入する場合、図１に示すように、例えばソース電圧ＶＳ、ドレイン電圧ＶＤ、及びゲート電圧ＶＧを０Ｖに、バックゲートＢＧの電圧ＶＰＬを２０Ｖとする。これにより、ＦＮトンネリングが生じ、フローティングボディ９中の電子が第１のシリコン窒化膜３に注入され、第１のシリコン窒化膜３中のトラップ準位にトラップされる。
【００２５】
本実施形態に係るメモリセルＭＣは、Ｐ型シリコン基板１に接する第１のシリコン酸化膜２の膜厚が、ＳＯＯＮＯ層６に接する第２のシリコン酸化膜４の膜厚よりも厚い構造となっているため、第１のシリコン窒化膜３へ電荷、即ち電子を注入する場合、第１のシリコン酸化膜２を通してＰ型シリコン基板１側へリークする電荷量を低減することが可能である。従って、第１のシリコン窒化膜３への電荷の注入効率を改善することが可能となる。更に、高電圧を印加しても電荷のリークが起こらないため、第１のシリコン窒化膜３中にトラップさせる電荷量を多くすることが可能となり、リード時のデータ“１”とデータ“０”の判別が容易となる。
【００２６】
尚、本実施形態においては、第１のシリコン窒化膜３に電子を注入する場合について説明したが、例えばソース電圧ＶＳ、ドレイン電圧ＶＤ、及びゲート電圧ＶＧを０Ｖに、バックゲートＢＧの電圧ＶＰＬを−２０Ｖとすることにより第１のシリコン窒化膜３中にホールを注入し、トラップされたホール量によるトランジスタの閾値電圧の変化によりデータ“１”及びデータ“０”を区別してもよい。この場合も、第１のシリコン窒化膜３への電荷、即ちホールの注入効率を改善することが可能である。
【００２７】
また、本実施形態においては、Ｐ型シリコン基板１をＰ型、ソース領域７及びドレイン領域８をＮ型、フローティングボディをＰ型としたが、これに限らずＰ型シリコン基板１をＮ型、ソース領域７及びドレイン領域８をＰ型、フローティングボディをＮ型としてもよい。この場合もソース電圧ＶＳ、ドレイン電圧ＶＤ、ゲート電圧ＶＧ、及びバックゲートＢＧの電圧ＶＰＬを適宜設定することにより第１のシリコン窒化膜３中に電子又はホールをトラップさせることができる。この場合も上述した本実施形態と同様の効果が得られる。
【００２８】
［第２の実施形態］
本発明の第２の実施形態に係る半導体記憶装置におけるメモリセルアレイの構造を図２乃至図６に示す。図２は、本実施形態に係るメモリセルアレイの平面図であり、ゲート電極１１及びＳＯＯＮＯ層６の配置を示している。図３、図４、図５、及び図６はそれぞれ、図２におけるＡ１‐Ａ２断面、Ｂ１‐Ｂ２断面、Ｃ１‐Ｃ２断面、及びＤ１‐Ｄ２断面を示す。
【００２９】
本実施形態に係るメモリセルアレイは、第１の実施形態のメモリセルＭＣをマトリクス状に配置してなることを特徴とするものである。以下、第１の実施形態と実質的に同一な構成要素には同じ参照符号を付して、本実施形態の特徴部分のみを説明する。
【００３０】
図２乃至図６に示すように、本実施形態に係るメモリセルアレイでは、上記第１の実施形態と同様の構造を有する複数個のメモリセルＭＣをマトリクス状に配置し、行方向に配列された複数個のメモリセルＭＣは、隣り合うメモリセルＭＣのドレイン領域８をそれぞれ共有し、隣り合うメモリセルＭＣのソース領域７をそれぞれ共有し、メモリセルユニットを構成している。また、行方向に配列されたメモリセルユニットの各ユニット間は素子分離絶縁膜１２で互いに電気的に分離され、メモリセルＭＣのフローティングボディ９は素子分離絶縁膜１２、ソース領域７、ドレイン領域８、ＯＮＯ膜５、及びゲート絶縁膜１０によって囲まれ電気的に浮遊状態にされている。
【００３１】
また、メモリセルユニットの各々において共有されるソース領域７の直下のＯＮＯ膜５には、ピラー部１３が設けられている。このピラー部１３は、ＯＮＯ膜５を貫通しソース領域７とＰ型シリコン基板１とを接続している。ピラー部１３は絶縁材料、例えば酸化シリコンにより形成されている。ピラー部１３は列方向において素子分離絶縁膜１２で分離される。列方向に配列されたメモリセルＭＣのゲート電極１１は、共通接続されて列方向に延在されている。
【００３２】
ゲート電極１１上とソース領域７及びドレイン領域８上には、これらの低抵抗化を目的としてシリサイド層１４が形成され、各メモリセルＭＣのゲート電極１１の側面にはこれらシリサイド層１４を自己整合的に形成するための側壁層１５が形成されている。側壁層１５は、例えば窒化シリコンにより形成される。
【００３３】
ゲート電極１１、ソース領域７、及びドレイン領域８上には、ソース線ＳＬ及びビット線ＢＬを成す金属配線層及びこの金属配線層を絶縁するための層間絶縁膜１６が形成されている。ソース領域７上のシリサイド層１４は、ソース線コンタクトＳＣを介してソース線ＳＬに接続され、ドレイン領域８上のシリサイド層１４はビット線コンタクトＢＣを介してビット線ＢＬに接続されている。また、バックゲートＢＧはメモリセルアレイ領域の端部まで延びており、多結晶シリコンからなる図示略のプラグを介してバックゲート線ＢＧＬに接続され、メモリセルＭＣの全てに対して共通に電位が与えられるようになっている。
【００３４】
次に、本実施形態に係るメモリセルアレイの製造方法について図７乃至図２６を用いて説明する。図７乃至図２６において、図（ａ）は本実施形態に係るメモリセルアレイの製造方法を示す平面図であり、図（ｂ）、図（ｃ）、図（ｄ）、及び図（ｅ）はそれぞれ、図（ａ）中のＡ１‐Ａ２断面、Ｂ１‐Ｂ２断面、Ｃ１‐Ｃ２断面、及びＤ１‐Ｄ２断面を示す。
【００３５】
まず、Ｐ型シリコン基板１上に被酸化膜として第１のシリコンゲルマニウム膜１７をエピタキシャル成長により形成する。第１のシリコンゲルマニウム膜１７のゲルマニウム濃度は、例えば１７％である。次に、第１のシリコンゲルマニウム膜１７上に空洞形成用膜として第２のシリコンゲルマニウム膜１８をエピタキシャル成長により形成する。第２のシリコンゲルマニウム膜１８のゲルマニウム濃度は第１のシリコンゲルマニウム膜１７より高く、例えば２５％である。
【００３６】
また次に、第２のシリコンゲルマニウム膜１８上に下地半導体膜としてシリコン膜１９をエピタキシャル成長させる。このシリコン膜１９は後述するトレンチ溝２２を形成した後に、ＳＯＯＮＯ層６をエピタキシャル成長させるために用いる結晶膜である（図７）。
【００３７】
次に、シリコン膜１９上にエッチング時のハードマスクとして第２のシリコン窒化膜２０を形成した後、この第２のシリコン窒化膜２０上にトレンチ溝２２を形成するための第１のフォトレジストパターン２１を形成する。ここで、トレンチ溝２２は、後述するピラー部１３の形成予定位置に設ける。（図８）。
【００３８】
その後、第１のフォトレジストパターン２１をマスクとして、第２のシリコン窒化膜２０、シリコン膜１９、第２のシリコンゲルマニウム膜１８、及び第１のシリコンゲルマニウム膜１７に対して、Ｐ型シリコン基板１表面が露出するまで反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を行い、トレンチ溝２２を形成した後、第１のフォトレジストパターン２１を除去する（図９）。
【００３９】
次に、第３のシリコン酸化膜２３を、トレンチ溝２２を充填し、且つ、第２のシリコン窒化膜２０表面を覆うように堆積させる（図１０）。その後、第３のシリコン酸化膜２３を第２のシリコン窒化膜２０表面が露出するまで例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨する。更に、第３のシリコン酸化膜２３を、シリコン層１９と第２のシリコンゲルマニウム膜１８の境界まで、ケミカルエッチングまたはＲＩＥによりエッチバックを行うことでピラー材を形成する（図１１）。
【００４０】
その後、第２のシリコン窒化膜２０を除去し、トレンチ溝２２内に露出されたシリコン層１９表面から半導体材料としてのシリコンをエピタキシャル成長させ、前記トレンチ溝２２内を充填することにより、素子形成用半導体膜としてのＳＯＯＮＯ層６を形成する。ＳＯＯＮＯ層６は、シリコン層１９とシリコン層１９をエピタキシャル成長させて形成したシリコン結晶とから構成される（図１２）。
【００４１】
また次に、ＳＯＯＮＯ層６上にエッチング時のハードマスクとしての第３のシリコン窒化膜２４を形成し、後述する素子分離絶縁膜２７を堆積させる素子分離溝２６を形成するための第２のフォトレジストパターン２５を形成する（図１３）。
【００４２】
その後、第２のフォトレジスト２５をマスクとして、第３のシリコン窒化膜２４、ＳＯＯＮＯ層６、第２のシリコンゲルマニウム膜１８、第１のシリコンゲルマニウム膜１７、第３のシリコン酸化膜２３をＰ型シリコン基板１表面に達するまでＲＩＥを行い、素子分離溝２６及びピラー部１３を形成する。素子分離溝２６は上述したトレンチ溝２２と略直角に形成される（図１４）。
【００４３】
次に、フッ酸、硝酸、及び水をそれぞれ３５：１：６４の質量比で混合した混合液を用いて、素子分離溝２６に露出した第２のシリコンゲルマニウム膜１８を選択的にエッチングすることで、ピラー部１３、ＳＯＯＮＯ層６、及び第１のシリコンゲルマニウム層１７に囲まれた空洞部２７を形成する。この時、第２のシリコンゲルマニウム膜１８よりゲルマニウム濃度の低い第１のシリコンゲルマニウム膜１７は殆どエッチングされない。例えば、上述したように、第１のシリコンゲルマニウム膜１７のゲルマニウム濃度を１７％、第２のシリコンゲルマニウム膜１８のゲルマニウム濃度を２５％とした場合、シリコンに対するエッチングレートとして２３、１８０が得られることが分かっている。
【００４４】
また、第２のシリコンゲルマニウム膜１８をエッチングする際に、ピラー部１３は第２のシリコンゲルマニウム膜１８上層のＳＯＯＮＯ層６及び第３のシリコン窒化膜２４を支える支柱として機能する（図１５）。
【００４５】
次に、シリコンが酸化しないように、即ちＳＯＯＮＯ層６及びＰ型シリコン基板１が酸化しないように選択的に水蒸気酸化し、空洞部２７に露出する第１のシリコンゲルマニウム膜１７を第１のシリコン酸化膜２に置換する。尚、シリコンゲルマニウムはシリコンより酸化されやすい性質を有するため、必ずしも水蒸気酸化を用いる必要は無く、他の酸化方法を用いても良い（図１６）。
【００４６】
また次に、熱酸化により空洞部２７に露出するＳＯＯＮＯ層６の表面を酸化し、第１のシリコン酸化膜２の対向部に第１のシリコン酸化膜２よりも膜厚が薄い第２のシリコン酸化膜４を形成する。尚、シリコン表面が露出している箇所については同様に酸化反応が進行するが、図面には示していない（図１７）。
【００４７】
その後、空洞部２７を第４のシリコン窒化膜２８で埋め込む。これによりＰ型シリコン基板１全面に第４のシリコン窒化膜２８が堆積される（図１８）。
【００４８】
次に、空洞部２７の埋め込みに用いた第４のシリコン窒化膜２８に対し、第３のシリコン窒化膜２４及び素子分離溝２６底部のＰ型シリコン基板１表面が露出するまでＲＩＥを行う（図１９）。
【００４９】
更に、素子分離溝２６の内側壁に残存する第４のシリコン窒化膜２８をウェットエッチングにより除去することで、第１のシリコン酸化膜２と第２のシリコン酸化膜４との間に上述した電荷蓄積膜としての第１のシリコン窒化膜３が形成される（図２０）。以上の工程により、Ｐ型シリコン基板１上にＳＯＯＮＯ構造が形成される。
【００５０】
次に、素子分離溝２６内に素子分離絶縁膜２９として、例えばＨＤＰ‐ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）法により酸化シリコンを埋め込み（図２１）、その後、この酸化シリコンを第３のシリコン窒化膜２４表面が露出するまでＣＭＰ法により研磨を行う（図２２）。更に、素子分離絶縁膜２９がＳＯＯＮＯ層６表面と同じ高さになるまでＲＩＥを行った後、第３のシリコン窒化膜２４をウェットエッチングにより除去する（図２３）。
【００５１】
次に、ＳＯＯＮＯ層６及び素子分離絶縁膜２９上にゲート絶縁膜１０を形成し、ゲート絶縁膜１０上にゲート電極１１を形成する。ゲート電極１１は、トレンチ溝２２と平行且つ素子分離溝２６と垂直に形成される。本実施形態においては、隣り合うトレンチ溝２２の間の領域に２列のゲート電極１１を形成する。このゲート電極１１と自己整合的に、ＳＯＯＮＯ層６内部にＮ型不純物をイオン注入し、互いに離間したソース領域７及びドレイン領域８を形成する。ソース領域７及びドレイン領域８はＳＯＯＮＯ層６の底部まで達し、第２のシリコン酸化膜４と接触しており、ソース領域７、ドレイン領域８、及び素子分離絶縁膜２９に囲まれた部分は電気的に浮遊状態であるフローティングボディ９となる（図２４）。
【００５２】
また次に、ゲート電極１１を覆うように第５のシリコン窒化膜３０を形成し（図２５）、ＲＩＥを行うことでゲート電極１１側壁に側壁層１５を形成する。その後、ゲート電極１１、ソース領域７、及びドレイン領域８表面に側壁層１５と自己整合的にシリサイド層１４を形成する。（図２６）。
【００５３】
更に、層間絶縁膜１６をシリコン基板１の上面全面に堆積させた後、コンタクトホールを形成する。その後、例えばタングステン等の材料を用いてソース線コンタクトＳＣ、ビット線コンタクトＢＣを形成し、ソース線ＳＬ、ビット線ＢＬ等の金属配線層を形成することで図２乃至図６に示すメモリセルアレイの構造を得る。
【００５４】
このように、本実施形態に係るメモリセルアレイの製造方法では、第１のシリコン酸化膜２の膜厚を第１のシリコンゲルマニウム１７の膜厚により決定し、第２のシリコン酸化膜４の膜厚を熱酸化の条件により決定する。従って、第１のシリコン酸化膜２の膜厚を第２のシリコン酸化膜４の膜厚よりも厚くすることが可能となる。
【００５５】
また、本実施形態に係るメモリセルアレイの製造方法では、従来技術と異なり、ＯＮＯ膜を構成する２つのシリコン酸化膜の膜厚を独立して制御することが可能である。従って、上述したように、第１のシリコン酸化膜２の膜厚を第２のシリコン酸化膜４の膜厚よりも厚くすることが可能であり、その結果電荷の注入効率は維持しつつ、第１のシリコン酸化膜２を通してＰ型シリコン基板１側へリークする電荷量を低減することが可能となる。
【００５６】
また、本実施形態においては、ピラー部１３は酸化シリコンで形成されるため、メモリセルアレイはＳＯＯＮＯ層６がＰ型シリコン基板１から電気的に完全に分離された完全ＳＯＩ（Silicon-On-Insulator）構造を有する。これにより、バックゲートＢＧの寄生容量が少なくなり、バックゲート電圧ＶＰＬの昇降に伴う消費電力を小さくできる。尚、本実施形態において、ピラー部１３は酸化シリコンを用いて形成したが、これに限らず、第２のシリコンゲルマニウム膜１８をエッチングして空洞部２７を形成する際に、当該エッチングに対する耐性があれば他の絶縁材料を用いてもよい。
【００５７】
また、本実施形態においては、第１のシリコンゲルマニウム膜１７のゲルマニウム濃度を１７％、第２のシリコンゲルマニウム膜１８のゲルマニウム濃度を２５％としたがこれに限らず、Ｐ型シリコン基板１及びＳＯＯＮＯ層６、第１のシリコンゲルマニウム膜１７、第２のシリコンゲルマニウム１８膜が互いに高選択比でエッチングできる濃度を用いればよい。但し、ゲルマニウム濃度を２５％よりも高くした場合は上層のＳＯＯＮＯ層６の結晶性が悪くなることが想定されるため好ましくない。
【００５８】
また、本実施形態においては、被酸化膜及び空洞形成用膜として、互いにゲルマニウム濃度の異なるシリコンゲルマニウム膜の積層構造を用いたが、被酸化膜及び空洞形成用膜として利用可能な材料はこれに限るものではない。
【００５９】
被酸化膜と空洞形成用膜は、シリコンに対してエピタキシャル成長する層であればよく、例えばリン、ボロン等のイオンを注入したシリコン、シリコンゲルマニウム、炭化ケイ素（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、ガリウム燐（ＧａＰ）、セレン化亜鉛（ＺｎＳｅ）、酸化亜鉛（ＺｎＯ）、またはチタン酸ストロンチウム（ＳｒＴｉＯ３）等が挙げられる。
【００６０】
また、被酸化膜は必ずしもシリコンに対して酸化されやすい必要は無い。シリコン、被酸化膜、空洞形成用膜がお互いに高選択エッチングできれば本実施形態に係るメモリセルアレイの構造を実現することができる。即ち、最初に被酸化膜を選択的にエッチングし、被酸化膜を除去した領域に第１の絶縁膜を堆積させる。その後、空洞形成用膜を選択的にエッチングして、ピラー部、第１の絶縁膜、素子形成用半導体膜に囲まれた空洞部を形成する。更に、空洞部に露出するＳＯＯＮＯ層表面を酸化して第２の絶縁膜を形成し、空洞部に露出する第１の絶縁膜と第２の絶縁膜との間に電荷蓄積膜を埋め込む。この場合、被酸化膜はシリコンに対してエピタキシャル成長し、窒化シリコンよりもバンドギャップが大きい絶縁材料であってもよい。
【００６１】
また、本実施形態においては、ピラー部１３を隣り合うメモリセルＭＣで共有されるソース領域７毎に形成する場合について説明したが、ピラー部１３はボディ領域９と電気的に分離されていればよく、ドレイン領域に接続される構造であってもよい。ピラー部１３の間隔は、空洞部２７を形成する際に、空洞部上のＳＯＯＮＯ層６及び第３のシリコン窒化膜を支持可能な間隔であれば適宜変更してもよい。
【００６２】
また、側壁層１５はシリコン窒化膜の単層に限らず、ＴＥＯＳ（Tetraethoxysilane）膜、シリコン窒化膜、ＴＥＯＳ膜の３重側壁構造であってもよい。３重側壁構造を用いる場合、まずゲート電極１１表面を覆うようにＴＥＯＳ膜を堆積し、当該ＴＥＯＳ膜上にシリコン窒化膜を堆積させる。その後、ＴＥＯＳ膜及びシリコン窒化膜に対しゲート電極１１表面が露出するまでＲＩＥを行うことで、ゲート電極１１側壁にＴＥＯＳ膜及びシリコン窒化膜の２重側壁構造を形成する。更に、露出するゲート電極１１表面及びシリコン窒化膜を覆うようにＴＥＯＳ膜を堆積させた後、当該ＴＥＯＳ膜に対しゲート電極１１表面が露出するまでＲＩＥを行い、ゲート電極１１側壁にＴＥＯＳ膜、シリコン窒化膜、ＴＥＯＳ膜の３重側壁構造を形成する。
【００６３】
また、本実施形態においては、ゲート絶縁膜１０にシリコン酸窒化膜を用いる場合について説明したが、これに限らずシリコン酸化膜とシリコン窒化膜との積層構造、或いはハフニウムシリケート等のＨｉｇｈ‐ｋ材料膜を用いてもよい。また、ゲート電極１２に多結晶シリコンを用いる場合について説明したが、これに限らず、タングステンを代表とする金属（メタルゲート）、チタンナイトライドを代表とする窒化物、ニッケルシリサイドを代表とする金属とシリコンの反応物等を用いてもよい。
【００６４】
また、本実施形態においては、バックゲートＢＧが全てのメモリセルＭＣに対し共通である場合について説明したが、これに限らず個々のゲート電極毎に設けてもよいし、複数のゲート電極で共有する構造としてもよい。
【００６５】
［第３の実施形態］
本実施形態は、第２の実施形態に示すメモリセルアレイの他の製造方法を示す。図２７乃至図３０は、第２の実施形態に示すメモリセルアレイの製造方法を示す平面図及び断面図である。以下、第２の実施形態と実質的に同一な構成要素には同じ参照符号を付し、本実施形態の特徴部分のみを説明する。
【００６６】
まず、Ｐ型シリコン基板１上に空洞形成用膜としてシリコンゲルマニウム膜３１をエピタキシャル成長により形成する。次に、シリコンゲルマニウム膜３１上に下地半導体膜としてシリコン膜１９をエピタキシャル成長させる。このシリコン膜１９は、第２の実施形態と同様に、トレンチ溝２２を形成した後にＳＯＯＮＯ層６をエピタキシャル成長させるために用いる結晶膜である（図２７）。
【００６７】
その後、第２の実施形態と同様の工程を経て、素子分離溝２６内に露出したシリコンゲルマニウム膜３１をフッ酸、硝酸、及び水の混合液を用いて選択的にエッチングすることで、ピラー部１３、ＳＯＯＮＯ層６、及びＰ型シリコン基板１に囲まれた空洞部２７を形成する（図２８）。以降は、第２の実施形態と同様の工程を経て図２乃至図６に示す構造を得る。
【００６８】
次に、Ｐ型シリコン基板１表面にＮ型不純物を高ドーズでイオン注入し活性化アニールを行うことで、Ｐ型シリコン基板１表面に高濃度不純物領域３２を形成する（図２９）。
【００６９】
ここで熱酸化を行うと、空洞部２７内部において、高濃度不純物領域３２表面に形成される第１のシリコン酸化膜２の膜厚は、不純物濃度の低いＳＯＯＮＯ層６表面に形成される第２のシリコン酸化膜４の膜厚よりも厚くなる（図３０）。本実施形態に係るメモリセルアレイの製造方法では、Ｎ型不純物のドーピング濃度により第１のシリコン酸化膜２の膜厚を、熱酸化の条件により第２のシリコン酸化膜４の膜厚を決定する。
【００７０】
［第４の実施形態］
本実施形態は、第２の実施形態に示すメモリセルアレイの更に他の製造方法を示す。図３１乃至図３４は、第２の実施形態に示すメモリセルアレイの製造方法を示す平面図及び断面図である。以下、第２の実施形態と実質的に同一な構成要素には同じ参照符号を付して、本実施形態の特徴部分のみを説明する。
【００７１】
まず、Ｐ型シリコン基板１上にイオン注入時の犠牲酸化膜３３として、例えばシリコン酸化膜を形成する。次に、Ｐ型シリコン基板１表面にＮ型不純物を高ドーズでイオン注入し活性化アニールを行うことで、Ｐ型シリコン基板１表面に高濃度不純物領域３２を形成する（図３１）。
【００７２】
その後、犠牲酸化膜３３を剥離し、Ｐ型シリコン基板１表面に形成された高濃度不純物領域３２上に、空洞形成用膜としてのシリコンゲルマニウム膜３１、下地半導体膜としてのシリコン膜１９をエピタキシャル成長させる（図３２）。
【００７３】
その後、第２の実施形態と同様の工程を経て、素子分離溝２６内に露出したシリコンゲルマニウム膜２８をフッ酸、硝酸、水の混合液を用いて選択的にエッチングすることで、ピラー部１３、ＳＯＯＮＯ層６、及びＰ型シリコン基板１表面に形成された高濃度不純物領域３２に囲まれた空洞部２７を形成する（図３３）。以降は、第２の実施形態と同様の工程を経て図２乃至図７に示す構造を得る。
【００７４】
ここで熱酸化を行うと、空洞部２７内部において、高濃度不純物領域３２表面に形成される第１のシリコン酸化膜２の膜厚は、不純物濃度の低いＳＯＯＮＯ層６表面に形成されるシリコン酸化膜４の膜厚よりも厚くなる（図３４）。本実施形態に係るメモリセルアレイの製造方法では、Ｎ型不純物のドーピング濃度により第１のシリコン酸化膜２の膜厚を、熱酸化の条件により第２のシリコン酸化膜４の膜厚を決定する。
【００７５】
［第５の実施形態］
本発明の第５の実施形態に係るメモリセルアレイの構造を図３５乃至図３９に示す。図３５は、本実施形態に係るメモリセルアレイの平面図であり、ゲート電極１１及びＳＯＯＮＯ層６の配置を示す。図３６、図３７、図３８、及び図３９はそれぞれ、図３５におけるＡ１‐Ａ２断面、Ｂ１‐Ｂ２断面、Ｃ１‐Ｃ２断面、及びＤ１‐Ｄ２断面を示す。
【００７６】
本実施形態に係るメモリセルアレイは、ピラー部１３をＰ型シリコン基板１表面からエピタキシャル成長させた半導体材料により形成する点が第２の実施形態と異なる。以下、第１の実施形態と実質的に同一な構成要素には同じ参照符号を付して、本実施形態の特徴部分のみを説明する。
【００７７】
本実施形態に係るメモリセルアレイにおいては、ピラー部１３をＰ型シリコン基板１からエピタキシャル成長させた半導体材料、例えばシリコンにより形成している。ピラー部１３はＳＯＯＮＯ層６内に形成されたソース領域７と接しており、Ｐ型シリコン基板１との間にＰＮ接合が形成されている。
【００７８】
次に、本実施形態に係るメモリセルアレイの製造方法について図４０乃至図４５を用いて説明する。図４０乃至図４５において、図（ａ）は本実施形態に係るメモリセルアレイの製造方法を示す平面図であり、図（ｂ）、図（ｃ）、図（ｄ）、及び図（ｅ）はそれぞれ、図（ａ）中のＡ１‐Ａ２断面、Ｂ１‐Ｂ２断面、Ｃ１‐Ｃ２断面、及びＤ１‐Ｄ２断面を示す。
【００７９】
まず、第２の実施形態と同様に、Ｐ型シリコン基板１上に被酸化膜として第１のシリコンゲルマニウム膜１７をエピタキシャル成長により形成する。次に、第１のシリコンゲルマニウム膜１７上に、空洞形成用膜として第２のシリコンゲルマニウム膜１８をエピタキシャル成長により形成する。第２のシリコンゲルマニウム膜１８のゲルマニウム濃度は第１のシリコンゲルマニウム膜１７より高い。
【００８０】
また次に、第２のシリコンゲルマニウム膜１８上に下地半導体膜としてシリコン層１９をエピタキシャル成長させる。その後、シリコン層１９上にエッチング時のハードマスクとして第２のシリコン窒化膜２０を形成し、第２のシリコン窒化膜２０上に第１のフォトレジストパターン２１を形成する（図４０）。
【００８１】
その後、第１のフォトレジストパターン２１をマスクとして、シリコン膜１９、第２のシリコンゲルマニウム膜１８、及び第１のシリコンゲルマニウム膜１７に対して、Ｐ型シリコン基板１表面が露出するまでＲＩＥを行い、トレンチ溝２２を形成した後、第１のフォトレジストパターン２１及び第２のシリコン窒化膜２０を除去する（図４１）。
【００８２】
次に、トレンチ溝２２内に露出されたＰ型シリコン基板１表面からシリコンをエピタキシャル成長させ、トレンチ溝２２内を充填する。トレンチ溝２２内においてＰ型シリコン基板１表面から、第２のシリコンゲルマニウム膜１８とシリコン膜１９との界面までの領域に充填されたシリコンがピラー材をなす。
【００８３】
更に、トレンチ溝２２に充填させたシリコン結晶及びシリコン層１９の表面からシリコンをエピタキシャル成長させ、ＳＯＯＮＯ層６を形成する。ここで、ＳＯＯＮＯ層６は、第２のシリコンゲルマニウム膜１８とシリコン層１９との界面より上の領域に形成されたシリコン結晶であると定義する（図４２）。
【００８４】
また次に、第２の実施形態と同様の工程を経て、素子分離溝２６を形成し、第２のシリコンゲルマニウム膜１８を選択的にエッチングして、ピラー部１３、ＳＯＯＮＯ層６、及び第１のシリコンゲルマニウム層１７に囲まれた空洞部２７を形成する。ここで、ピラー部１３は、Ｐ型シリコン半導体基板１表面からエピタキシャル成長させてトレンチ溝２２に充填させたシリコン結晶の内、第２のシリコンゲルマニウム膜１８とシリコン層１９との界面より下の領域に形成されたシリコン結晶と定義する（図４３）。
【００８５】
その後、空洞部２７に露出する第１のシリコンゲルマニウム膜１７を選択的に水蒸気酸化し、第１のシリコン酸化膜２に置換する。（図４４）。
【００８６】
次に、空洞部２７に露出するＳＯＯＮＯ層６を熱酸化する。この時、同時に空洞部２７に露出するピラー部１３表面も酸化されシリコン酸化膜が形成される。以降は、第２の実施形態と同様の工程を経て図３５乃至図３９に示す構造を得る。
【００８７】
本実施形態においては、第２の実施形態と異なり、ピラー部１３を形成するために絶縁材料を堆積させてエッチングする必要が無く、製法が簡単である。
【００８８】
尚、本実施形態においては、Ｐ型シリコン基板１とピラー部１３にＰＮ接合が形成されるため、Ｐ型シリコン基板１に負の電圧を印加して第１のシリコン窒化膜３にホールをトラップさせる。電子をトラップさせる場合は、半導体基板をＮ型とし、ＳＯＯＮＯ層６上にＰＭＯＳトランジスタを形成すればよい。
【００８９】
また、ＳＯＯＮＯ層６上にＮＭＯＳトランジスタを形成する場合は、ピラー部１３にＮＰＮジャンクションを形成することで、Ｐ型シリコン基板１に正の電圧を印加することが可能となり、シリコン窒化膜３に電子をトラップさせることができる。
【００９０】
また、第３の実施形態及び第４の実施形態の製造方法を適用した場合も、図３５乃至図３９に示す構造を得ることが可能である。
【００９１】
［第６の実施形態］
本発明の第６の実施形態に係るメモリセルアレイの構造を図４６乃至図５０に示す。図４６は、本実施形態に係るメモリセルアレイの平面図であり、ゲート電極１１及びＳＯＯＮＯ層６の配置を示す。図４２、図４３、図４４、及び図４５はそれぞれ、図４１におけるＡ１‐Ａ２断面、Ｂ１‐Ｂ２断面、Ｃ１‐Ｃ２断面、及びＤ１‐Ｄ２断面を示す。
【００９２】
本実施形態に係るメモリセルアレイは、第１の実施形態と同様の構造を有するメモリセルＭＣを千鳥状に配置し、各メモリセルＭＣをそれぞれ素子分離絶縁膜で分離したことを特徴とする。以下、第２の実施形態と実質的に同一な構成要素には同じ参照符号を付して、本実施形態の特特徴部分のみを説明する。
【００９３】
図４６乃至図５０に示すように、本実施形態に係るメモリセルアレイは第１の実施形態と同様の構造を有するメモリセルＭＣを行方向に間隔をおいて、しかも千鳥状に配置し、そのメモリセルＭＣをそれぞれ素子分離絶縁膜１２で分離している。各メモリセルＭＣのソース領域７及びドレイン領域８は互いに独立している。また、各メモリセルＭＣのソース領域７及びドレイン領域８とＰ型シリコン基板１の間には、例えば酸化シリコンによるピラー部１３が設けられている。各メモリセルＭＣのゲート電極１１は、行方向メモリセル間を通じて列方向に延在し、１つおきのメモリセルユニットのメモリセルＭＣのゲート電極と共通に接続されている。その他の構造は、第２の実施形態と同様である。
【００９４】
次に、本実施形態に係るメモリセルアレイの製造方法について、図５１乃至図５５を用いて説明する。図５１乃至図５５において、図（ａ）は本実施形態に係るメモリセルアレイの製造方法を示す平面図であり、図（ｂ）、図（ｃ）、図（ｄ）、及び図（ｅ）はそれぞれ、図（ａ）中のＡ１‐Ａ２断面、Ｂ１‐Ｂ２断面、Ｃ１‐Ｃ２断面、及びＤ１‐Ｄ２断面を示す。
【００９５】
まず、第２の実施形態と同様にＰ型シリコン基板１上に被酸化膜として第１のシリコンゲルマニウム膜１７をエピタキシャル成長により形成する。次に、第１のシリコンゲルマニウム膜１７上に、空洞形成用膜として第２のシリコンゲルマニウム膜１８をエピタキシャル成長により形成する。また次に、第２のシリコンゲルマニウム膜１８上に下地半導体膜としてシリコン層１９をエピタキシャル成長させる。
【００９６】
次に、シリコン層１９上にエッチング時のハードマスクとして第２のシリコン窒化膜２０を形成し、第２のシリコン窒化膜２０上に第１のフォトレジストパターン２１を形成する（図５１）。
【００９７】
その後、第１のフォトレジストパターン２１をマスクとして、第２のシリコン窒化膜２０、シリコン層１９、第２のシリコンゲルマニウム膜１８、及び第１のシリコンゲルマニウム膜１７に対して、Ｐ型シリコン基板１表面が露出するまでＲＩＥを行い、トレンチ溝２２を形成した後、第１のフォトレジストパターン２１及び第２のシリコン窒化膜２０を除去する。本実施形態においては、各メモリセルＭＣにおけるソース領域７及びドレイン領域８底部にそれぞれピラー部１３を形成するため、第２の実施形態に比べて隣り合うトレンチ溝の間隔が狭い。
【００９８】
次に、第２の実施形態と同様の工程を経てピラー部１３及びＳＯＯＮＯ層６を形成する。ピラー部１３は第２の実施形態と同様に例えば酸化シリコンを用いて形成されている（図５２）。
【００９９】
また次に、ＳＯＯＮＯ層６上にエッチング時のハードマスクとして第３のシリコン窒化膜２４を形成し、素子分離溝２６を形成するための第２のフォトレジストパターン２５を形成する（図５３）。その後、第２のフォトレジストパターン２５をマスクとして、第２のシリコン窒化膜２０、シリコン層１９、第２のシリコンゲルマニウム膜１８、第１のシリコンゲルマニウム膜１７に対して、Ｐ型シリコン基板１表面に達するまでＲＩＥを行い、素子分離溝２６を形成する。素子分離溝２６により、電気的に分離したＳＯＯＮＯ層６が形成される。（図５４）。
【０１００】
次に、第２の実施形態と同様の工程を経てＰ型シリコン基板１上にＳＯＯＮＯ構造を形成する（図５５）。以降は、第２の実施形態と同様の工程を経て図４６乃至図５０に示す構造を得る。また、第３の実施形態及び第４の実施形態の製造方法を適用した場合も、図４６乃至図５０に示す構造を得ることが可能である。
【０１０１】
本実施形態に係るメモリセルアレイにおいては、第２の実施形態と同様の効果を得ることができる。また、各メモリセルＭＣが素子分離絶縁膜１２で囲まれた島状構造を有するため、隣接するセルからの影響を受けにくい。
【０１０２】
［第７の実施形態］
本発明の第７の実施形態に係るメモリセルアレイの構造を図５６乃至図６０に示す。図５６は、本実施形態に係るメモリセルアレイの平面図であり、ゲート電極１１及びＳＯＯＮＯ層６の配置を示している。図５７、図５８、図５９、及び図６０はそれぞれ、図５６におけるＡ１‐Ａ２断面、Ｂ１‐Ｂ２断面、Ｃ１‐Ｃ２断面、及びＤ１‐Ｄ２断面を示す。
【０１０３】
本実施形態に係るメモリセルアレイは、メモリセルＭＣの各列を構成するＳＯＯＮＯ層６が全てＯＮＯ膜５上に形成されており、ＳＯＯＮＯ層６下部にピラー部が存在しない点が第２の実施形態と異なる。以下、第１の実施形態乃至第６の実施形態と実質的に同一な構成要素には同じ参照符号を付して、本実施形態の特徴部分のみを説明する。
【０１０４】
図５６乃至図６０に示すように、本実施形態に係るメモリセルアレイは第１の実施形態と同様の構造を有するメモリセルＭＣをマトリクス状に配置して構成され、隣り合う２個でそれぞれのドレイン領域８を共有して１組を成し、隣り合う２組でそれぞれのソース領域７を共有するように配列される。また、メモリセルＭＣの各列間はチャネル幅方向に素子分離絶縁膜１２で分離され、フローティングボディ９は素子分離絶縁膜１２、ソース領域７、ドレイン領域８、ＯＮＯ膜５、及びゲート絶縁膜１０によって囲まれ電気的に浮遊状態である。その他の構造は、第２の実施形態と同様である。
【０１０５】
次に、本実施形態に係るメモリセルアレイの製造方法について図６１乃至図６５を用いて説明する。図６１乃至図６５において、図（ａ）は本実施形態に係るメモリセルアレイの製造方法を示す平面図であり、図（ｂ）、図（ｃ）、図（ｄ）、及び図（ｅ）はそれぞれ、図（ａ）中のＡ１‐Ａ２断面、Ｂ１‐Ｂ２断面、Ｃ１‐Ｃ２断面、及びＤ１‐Ｄ２断面を示す。
【０１０６】
まず、第２の実施形態と同様にＰ型シリコン基板１上に被酸化膜として第１のシリコンゲルマニウム膜１７をエピタキシャル成長により形成する。次に、第１のシリコンゲルマニウム膜１７上に、空洞形成用膜として第２のシリコンゲルマニウム膜１８をエピタキシャル成長により形成する。また次に、第２のシリコンゲルマニウム膜１８上に素子形成用半導体膜としてシリコンをエピタキシャル成長させ、ＳＯＯＮＯ層６を形成する。
【０１０７】
次に、ＳＯＯＮＯ層６上に、例えばシリコン窒化膜であるマスク絶縁膜３４を形成し、マスク絶縁膜３４上にストライプ状の第１のフォトレジストパターン３５を形成する（図６１）。その後、第１のフォトレジストパターン３５をマスクとして、マスク絶縁膜３４、ＳＯＯＮＯ層６、第２のシリコンゲルマニウム膜１８、及び第１のシリコンゲルマニウム膜１７に対して、Ｐ型シリコン基板１表面が露出するまでＲＩＥを行い、ストライプ状の第１の素子分離溝３６を形成する（図６２）。
【０１０８】
また次に、第１の素子分離絶縁膜３７を、第１の素子分離溝３６内を充填し、且つ、マスク絶縁膜３４表面を覆うように堆積させる。その後、第１の素子分離絶縁膜３７をマスク絶縁膜３４表面と一致する高さまでＣＭＰ法等により研磨する。第１の素子分離絶縁膜３７は、例えば酸化シリコンを用いて形成される。その後、第１のフォトレジストパターン３５のストライプ状のパターンに対して垂直に、ストライプ状の第２のフォトレジストパターン３８を形成する（図６３）。
【０１０９】
次に、第２のフォトレジストパターン３８及びマスク絶縁膜３４をマスクとして、第１の素子分離絶縁膜３７をエッチングし、第２の素子分離溝３９を形成する。ここで、第２の素子分離溝３９に露出した第２のシリコンゲルマニウム膜１８を、フッ酸、硝酸、水の混合液を用いて選択的にエッチングすることで、ＳＯＯＮＯ層６と第１のシリコンゲルマニウム膜１７との間に空洞部２７を形成する。本実施形態においては、第２のフォトレジストパターン３８によりエッチングされずに残った第１の素子分離絶縁膜３７が、空洞部２７上のＳＯＯＮＯ層６及びマスク絶縁膜３４を支える支柱として機能する。
【０１１０】
また次に、第２の実施形態と同様の工程を経て空洞部２７内部に第１のシリコン酸化膜２、第１のシリコン窒化膜３、及び第２のシリコン酸化膜４からなるＯＮＯ膜５を形成する。その後、第２の素子分離溝３９内に第２の素子分離絶縁膜４０を堆積させ、マスク絶縁膜３４表面が露出するまで第２の素子分離絶縁膜４０を研磨する。第２の素子分離絶縁膜４０は、例えば酸化シリコンを用いて形成される。更に、ＳＯＯＮＯ層６表面が露出するまでマスク絶縁膜３４及び第２の素子分離絶縁膜４０を除去する（図６５）。
【０１１１】
以降は、第２の実施形態と同様の工程を経て図５６乃至図６０に示す構造を得る。本実施形態に係るメモリセルアレイは、ＳＯＯＮＯ層６の全てがＯＮＯ膜５上に形成されているため、ＳＯＯＮＯ層６下部にピラー部が形成されている場合に比べ各メモリセルＭＣの特性を均一にできる。また、第３の実施形態及び第４の実施形態の製造方法を適用した場合も、図５６乃至図６０に示す構造を得ることが可能である。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１の実施形態に係るメモリセルの断面図。
【図２】本発明の第２の実施形態に係るメモリセルアレイの構造を示す平面図。
【図３】本発明の第２の実施形態に係るメモリセルアレイの構造を示す断面図。
【図４】本発明の第２の実施形態に係るメモリセルアレイの構造を示す断面図。
【図５】本発明の第２の実施形態に係るメモリセルアレイの構造を示す断面図。
【図６】本発明の第２の実施形態に係るメモリセルアレイの構造を示す断面図。
【図７】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図８】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図９】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図１０】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図１１】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図１２】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図１３】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図１４】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図１５】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図１６】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図１７】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図１８】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図１９】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図２０】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図２１】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図２２】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図２３】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図２４】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図２５】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図２６】本発明の第２の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図２７】本発明の第３の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図２８】本発明の第３の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図２９】本発明の第３の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図３０】本発明の第３の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図３１】本発明の第４の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図３２】本発明の第４の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図３３】本発明の第４の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図３４】本発明の第４の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図３５】本発明の第５の実施形態に係るメモリセルアレイの構造を示す平面図。
【図３６】本発明の第５の実施形態に係るメモリセルアレイの構造を示す断面図。
【図３７】本発明の第５の実施形態に係るメモリセルアレイの構造を示す断面図。
【図３８】本発明の第５の実施形態に係るメモリセルアレイの構造を示す断面図。
【図３９】本発明の第５の実施形態に係るメモリセルアレイの構造を示す断面図。
【図４０】本発明の第５の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図４１】本発明の第５の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図４２】本発明の第５の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図４３】本発明の第５の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図４４】本発明の第５の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図４５】本発明の第５の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図４６】本発明の第６の実施形態に係るメモリセルアレイの構造を示す平面図。
【図４７】本発明の第６の実施形態に係るメモリセルアレイの構造を示す断面図。
【図４８】本発明の第６の実施形態に係るメモリセルアレイの構造を示す断面図。
【図４９】本発明の第６の実施形態に係るメモリセルアレイの構造を示す断面図。
【図５０】本発明の第６の実施形態に係るメモリセルアレイの構造を示す断面図。
【図５１】本発明の第６の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図５２】本発明の第６の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図５３】本発明の第６の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図５４】本発明の第６の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図５５】本発明の第６の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図５６】本発明の第７の実施形態に係るメモリセルアレイの構造を示す平面図。
【図５７】本発明の第７の実施形態に係るメモリセルアレイの構造を示す断面図。
【図５８】本発明の第７の実施形態に係るメモリセルアレイの構造を示す断面図。
【図５９】本発明の第７の実施形態に係るメモリセルアレイの構造を示す断面図。
【図６０】本発明の第７の実施形態に係るメモリセルアレイの構造を示す断面図。
【図６１】本発明の第７の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図６２】本発明の第７の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図６３】本発明の第７の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図６４】本発明の第７の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【図６５】本発明の第７の実施形態に係るメモリセルアレイの製造工程を示す平面図及び断面図。
【符号の説明】
【０１１３】
１  シリコン基板
２  第１のシリコン酸化膜
３  第１のシリコン窒化膜
４  第２のシリコン酸化膜
５  ＯＮＯ膜
６  ＳＯＯＮＯ層
７  ソース領域
８  ドレイン領域
９  フローティングボディ
１０  ゲート絶縁膜
１１  ゲート電極
１２  素子分離絶縁膜
１３  ピラー部
１４  シリサイド層
１５  側壁層
１６  層間絶縁膜
１７  第１のシリコンゲルマニウム膜
１８  第２のシリコンゲルマニウム膜
１９  シリコン膜
２０  第２のシリコン窒化膜
２１  第１のフォトレジストパターン
２２  トレンチ溝
２３  第３のシリコン酸化膜
２４  第３のシリコン窒化膜
２５  第２のフォトレジストパターン
２６  素子分離溝
２７  空洞部
２８  第４のシリコン窒化膜
２９  素子分離絶縁膜
３０  第５のシリコン窒化膜
３１  シリコンゲルマニウム膜
３２  高濃度不純物領域
３３  犠牲酸化膜
３４  マスク絶縁膜
３５  第１のフォトレジストパターン
３６  第１の素子分離溝
３７  第１の素子分離絶縁膜
３８  第２のフォトレジストパターン
３９  第２の素子分離溝
４０  第２の素子分離絶縁膜
ＢＧ  バックゲート
ＭＣ  メモリセル
ＳＬ  ソース線
ＢＬ  ビット線
ＷＬ  ワード線
ＢＧＬ  バックゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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