(57)【要約】【目的】絶縁膜上のカソード層を安価にすると共に、過剰研磨を防いで半導体特性の低下などを抑制することのできるトップゲート構造を有する半導体装置およびその製造方法の提供。【構成】基板１表面に第一開口部を有する基準絶縁膜２と、この第一開口部３内の基板絶縁膜４と、該絶縁膜内に設けられる第二開口部５と、前記第一開口部内に前記基準絶縁膜と同程度の厚さに堆積されるｎ型半導体結晶層６を備え、該半導体結晶層が内部に前記基板表面に接触するｎ型領域と、前記ｎ型領域に隣接するpベース領域と、該領域内の表面層に設けられるｎエミッタ領域とp型高濃度領域とを有し、前記カソード層表面にトップゲート構造を有する半導体装置において、前記第二開口部は、一方側の基板絶縁膜端部に設けられ、他方側の基板絶縁膜端部には、エミッタ電極がｎエミッタ領域とp型高濃度領域の両表面に接触するためのコンタクト開口部が設けられている半導体装置とする。【選択図】        図６
2008235384.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板表面に第一開口部を有する基準絶縁膜と、この第一開口部内に設けられ、前記基準絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、該基板絶縁膜上であって前記第一開口部内に前記基準絶縁膜と同程度の厚さの一導電型半導体結晶層を備え、前記一導電型半導体結晶層が内部に、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域内の表面層に設けられる一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるトップゲート構造を有する半導体装置において、前記第二開口部は、前記第一開口部の両側に位置する基準絶縁膜のうち、一方の基準絶縁膜側の基板絶縁膜端部に設けられ、他方の基準絶縁膜側の基板絶縁膜端部には、前記一導電型エミッタ領域と前記他導電型高濃度領域との両表面に跨ってエミッタ電極が、接触するためのコンタクト開口部が設けられていることを特徴とする半導体装置。
【請求項２】
前記半導体基板の主面に平行な方向の幅に関し、前記基準絶縁膜の幅Ｈと前記第一開口部の幅ｈとの比、Ｈ／ｈが０．２５以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板の主面に平行な方向の幅に関し、前記第一開口部の幅ｈが１０μｍ以下であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体基板の主面に平行な方向の幅に関し、前記第一開口部の幅ｈが７μｍ以下であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記半導体基板の主面に平行な方向の幅に関し、前記基準絶縁膜の幅Ｈが２．５μｍ乃至５．５μｍであることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
一導電型半導体基板表面に第一開口部を有する基準絶縁膜と、この第一開口部内に設けられ、前記基準絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、該基板絶縁膜上であって前記第一開口部内に前記基準絶縁膜と同程度の厚さの一導電型半導体結晶層を備え、前記半導体結晶層が内部に、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域内の表面層に設けられる一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるトップゲート構造を有し、前記第二開口部は、前記第一開口部を挟む一方の基準絶縁膜側に設けられ、前記第一開口部を挟む他方の基準絶縁膜側には、前記一導電型エミッタ領域と前記他導電型高濃度領域との両表面に跨ってエミッタ電極が、接触するように設けられている半導体装置の製造方法において、前記他導電型ベース領域と前記一導電型エミッタ領域と前記他導電型ボディ領域を形成するために、イオン注入マスクとしてゲート電極を用い、前記他導電型ベース領域のイオン注入が半導体結晶層の主面に対して略垂直になされ、前記一導電型エミッタ領域と前記他導電型ボディ領域の少なくともいずれか一方のイオン注入が前記ゲート電極およびゲート酸化膜の厚さにより影になるような方向からの傾斜イオン注入角でなされることを特徴とする半導体装置の製造方法。
【請求項７】
前記他導電型ボディ領域の不純物ピーク濃度位置が、前記一導電型エミッタ領域の不純物ピーク濃度位置よりも深いことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記他導電型ボディ領域を形成するための熱処理と一導電型エミッタ領域形成のための熱処理の温度が１０００℃以下であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特にはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を構成するパワー半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
本発明にかかる半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。
【０００３】
以下、本発明にかかるＩＧＢＴの特性等について簡単に説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在し、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほど、オン電圧は低いがスイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を共に改善することは一般的には困難とされているので、最善の策はトレードフ関係の最適化が得られるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。
【０００４】
最適なトレードオフ関係を実現するには、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【０００５】
アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げることが実際に行われている方法である。一方、カソード側のキャリア濃度を上げる作用効果はＩＥ効果と呼ばれている。このＩＥ効果については、既にその詳細が発表されている（例えば、非特許文献１参照）。ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。このように、従来のＩＧＢＴでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにＩＥ効果によるカソード側に偏重したキャリア分布となるようなデバイス構造とすることが試みられている。
【０００６】
さらに、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有するＩＧＢＴについても既に特許文献が公開されている（特許文献３、特許文献４、特許文献５）。以下、従来のトップゲート構造を有するＩＧＢＴの製造方法について、本発明にも関係するので詳細に説明する。
【０００７】
図１０（ａ）に示すように、半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．７μｍの基準酸化膜１０２を形成する。次に基準酸化膜１０２をストライプ状の平面パターンとなるように選択的にドライエッチングして２０μｍ幅の第一開口部１０３を形成する（図１０（ｂ））。ストライプ状平面パターンからなる基準酸化膜１０２の基板面方向の幅は３μｍが望ましい。続いて、図１０（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜１０４を厚さ０．１μｍの厚さに全面形成した後、フォトリソグラフィによって基板酸化膜１０４の中央に幅１μｍの第二開口部１０５を形成する。基準酸化膜１０２の突出量（膜厚）は前述のように０．７μｍであるが、さらに基板酸化膜１０４の厚さ０．１μｍが加わるので、基準酸化膜１０２の突出量（膜厚）は合わせて０．８μｍとなる。
【０００８】
その後、第二開口部１０５によって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャルシリコン層１０６を成長させる。ｎ型エピタキシャルシリコン層１０６の成長が第二開口部１０５で始まってから成長面が基板酸化膜１０４の厚みを超えると成長は基板酸化膜１０４上を横方向にも進む。その後、端部の基準酸化膜１０２の突出高さ（膜厚）を乗り越えて第一開口部１０３の全面を基準酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる。
【０００９】
次に、基準酸化膜１０２をストッパー酸化膜として図１１（ｄ）に示すようにｎ型エピタキシャルシリコン層１０６表面が基準酸化膜１０２の表面と高さの等しい平坦な断面形状になるまで研磨を行う。
次に、図１１（ｅ）のようにエピタキシャルシリコン層１０６の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７を全面に形成する。次にゲート電極となるポリシリコン層１０８を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、その後、フォトリソグラフィによりポリシリコン層１０８を部分的に除去する。続いて、残ったポリシリコン層１０８をマスクにしてボロンイオン注入とドライブ拡散を行い、ｐ型ベース領域１０９を形成する（図１１（ｆ））。さらに、砒素とボロンのイオン注入とドライブ拡散を行ってｐ型ボディ領域１１０とｎ＋＋型エミッタ領域１１１をそれぞれ形成する（図１２（ｇ））。このようにして元のｎ型エピタキシャルシリコン層１０６のまま残された層であるｎ型領域１０６とｐ型ベース領域１０９とｐ型ボディ領域１１０とｎ＋＋型エミッタ領域１１１が形成された厚さ約０．８μｍのエピタキシャルシリコン層を、この説明ではカソード層と称する。
【００１０】
その後、厚さ約１μｍのＢＰＳＧ膜１１２を全面に形成して層間絶縁膜とする。続いて、この層間絶縁膜にｎ＋＋型エミッタ領域１１１とカソード電極１１３とのコンタクトのためのコンタクト開口部１１４を形成し（図１２（ｈ））、アルミニウム電極（カソード電極）１１３を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、トップゲート構造を有するＩＧＢＴの半導体基板が完成する。図１２（ｉ）は前記トップゲート構造を有する図１２（ｈ）のＩＧＢＴの半導体基板構造の透視パターンを上方から見た平面図である。
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】米国特許出願公開第２００６／００７６５８３号明細書
【特許文献４】特開２００７−４３０２８号公報
【特許文献５】特開２００６−２３７５５３号公報
【非特許文献１】フロリン・ウドレア、他１名、「ア  ユニファイド  アナリティカル  モデル  フォア  ザ  キャリア  ダイナミクス  イン  トレンチ  インシュレイテッド  ゲート  バイポーラ  トランジスタズ（ＴＩＧＢＴ）（Ａ  ｕｎｉｆｉｅｄ  ａｎａｌｙｔｉｃａｌ  ｍｏｄｅｌｆｏｒ  ｔｈｅ  ｃａｒｒｉｅｒ  ｄｙｎａｍｉｃｓ  ｉｎ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒｓ（ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５、ｐ．１９０−１９５
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前述のような観点で考え出された前記特許文献３、４、５に記載される、表面カソード側のキャリアの高注入構造を特徴とするトップゲート構造を有するＩＧＢＴなどの半導体装置においては、前述したように、オン電圧とターンオフ損失とのトレードオフ問題を改善することはできるが、ホール電流が薄膜カソード層内の非常に狭い領域に流れるため、ラッチアップ耐量が充分に確保できないという問題がある。このトップゲート構造を有するＩＧＢＴでは、薄膜（厚さ約０．８μｍ）のカソード層を厚くすれば、この問題は改善されるが、オン電圧の上昇、耐圧の低下などの問題が発生し、特性が良好とは言えなくなるので、厚くすることは困難である。
【００１２】
この薄膜カソード層は、前述のように、シリコン基板上に基板絶縁膜を挟んで気相成長法により堆積形成される薄膜のｎ型半導体シリコン層を基に、この層内にｎ型領域、ｎ＋エミッタ領域、ｐベース領域、ｐ＋ボディ領域などを設け、さらにｎ型領域とｎ＋エミッタ領域とに挟まれるｐベース領域の表面上にゲート酸化膜を介してゲート電極を有するという特殊な構造（この構成をトップゲート構造という）を必要とする。そして、この半導体シリコン層（カソード層）は上下および側方の大部分を絶縁膜で囲まれる構成を必要とする。このため、シリコン基板との間の基板絶縁膜に設けられたわずかな第二開口部に露出するシリコン基板をシード層として基板絶縁膜上を横方向にも気相成長により堆積形成させなければならない。さらに、前記半導体シリコン層（カソード層）として必要な厚さよりはるかに厚いシリコン層を、たとえば、エピタキシャル成長により、または半導体多結晶層を堆積形成した後、この半導体シリコン層表面を研磨して前記トップゲート構造に必要な厚さに減厚する工程を必要とする。そのように半導体シリコン層表面を研磨して減厚する理由は、縦方向と横方向の結晶成長の速度がほぼ等しいとすると、前述の帯状の基板絶縁膜の中央に設けられた幅の小さいストライプ状の第二開口部をシード層として、この基板絶縁膜上に気相成長によりトップゲート構造に必要な厚さの基準となる厚さで前記基板酸化膜の両側に位置する基準絶縁膜の内側の凹部（第一開口部）を充分に覆うためには、前記基板絶縁膜上を横方向にも成長させる必要があるので、結果的に前記基板絶縁膜の幅（第一開口部の幅）の半分程度の厚さに堆積させなければならないからである。
【００１３】
さらに、このようなトップゲート構造を有するＩＧＢＴなどの半導体装置においては、前記基準酸化膜の厚さ（すなわち、基準酸化膜の表面）に合わせるように半導体シリコン層表面を研磨することにより、前記トップゲート構造に必要な厚さに形成される半導体シリコン層（カソード層）は、余剰研磨、過剰研磨があると、オン電圧のばらつきに即つながるので、余剰研磨、過剰研磨を極力、抑制するように研磨することが求められる。
【００１４】
しかし、現状では、図１３（ａ）に示すように、シリコン基板１０１上に基板絶縁膜１０４を挟んで気相成長法により薄膜のｎ型半導体シリコン層１０６を堆積形成した後、図１３（ｂ）に示すように、この薄膜のｎ型半導体シリコン層１０６の表面を研磨すると、図１３（ｃ）に示すように、半導体シリコン層１０６の中心付近が、過剰研磨（ディッシング）となり易いという問題がある。また、前記ディッシングを防ぐために研磨時間を短くすると研磨残り（余剰研磨）（図１３（ｂ）の状態）が発生し易くなる。この余剰研磨、過剰研磨により、オン電圧が大きくばらつくのである。カソード層の表面（半導体シリコン層表面）には、チャネルが形成されるために、平坦で、かつ、結晶性の良い、ミラー面であることが望ましい。また、前記第一開口部内の基板絶縁膜上の中心付近で、極端なディッシングが発生すると、あるいは、結晶性の良くない半導体シリコン層が存在すると、オン電圧のばらつきだけではなく、耐圧値の低下、ラッチアップ耐量の低下なども引き起こす惧れがある。またさらに、前記基準酸化膜自体の幅を過度に大きくすると、その分第一開口部の幅が小さくなり、総ＭＯＳチャネル幅が短くなるため、前記基準酸化膜の幅はできるだけ小さいほうが望ましい。しかし、基準酸化膜の表面は、前述のように研磨時の終了点の検出に利用されるので、基準酸化膜の表面幅を小さくし過ぎると研磨時に基準酸化膜の表面検出が難しくなり、過剰研磨となり易くなる。
【００１５】
一方、従来構成のトップゲート型ＩＧＢＴでは、前述の図１２（ｈ）のようにエピタキシャルシリコン層のシード面となる前記基板絶縁膜に設けられる第二開口部が、前記基準酸化膜の間の基板絶縁膜の中央に位置していることから、ゲート電極は前記基準酸化膜の間（第一開口部内）で第二開口部を挟んで基板絶縁膜の両端部付近に２箇所形成する必要があり、その分、ゲート電極形成、チャネル領域、エミッタ領域、ボディ領域や電極とのコンタクト開口部もそれぞれ２箇所必要になるので、それらの領域形成時のアライメントマージンが２倍必要となる。その結果、基板絶縁膜はある一定値以上の幅を必要とするので、研磨後のカソード層として必要な厚さに比べてはるかに厚い層を堆積しなければならないという製造コスト上の問題も発生する。
【００１６】
本発明は、以上述べたトップゲート構造を有する半導体装置における問題点に鑑みてなされたものであり、本発明の目的は、トップゲート構造を構成するために堆積形成される半導体シリコン層を研磨して得られるカソード層の形成時の製造コストを安価にすると共に、余剰研磨、過剰研磨を防いでオン電圧のばらつきを抑制し、耐圧値の低下、ラッチアップ耐量の低下なども抑制することのできるトップゲート構造を有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１７】
特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板表面に第一開口部を有する基準絶縁膜と、この第一開口部内に設けられ、前記基準絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、該基板絶縁膜上であって前記第一開口部内に前記基準絶縁膜と同程度の厚さの一導電型半導体結晶層を備え、前記一導電型半導体結晶層が内部に、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域内の表面層に設けられる一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるトップゲート構造を有する半導体装置において、前記第二開口部は、前記第一開口部の両側に位置する基準絶縁膜のうち、一方の基準絶縁膜側の基板絶縁膜端部に設けられ、他方の基準絶縁膜側の基板絶縁膜端部には、前記一導電型エミッタ領域と前記他導電型高濃度領域との両表面に跨ってエミッタ電極が、接触するためのコンタクト開口部が設けられている半導体装置とすることにより、前記目的は達成される。
【００１８】
特許請求の範囲の請求項２記載の発明によれば、前記半導体基板の主面に平行な方向の幅に関し、前記基準絶縁膜の幅Ｈと前記第一開口部の幅ｈとの比、Ｈ／ｈが０．２５以上である請求項１記載の半導体装置とする。
特許請求の範囲の請求項３記載の発明によれば、前記半導体基板の主面に平行な方向の幅に関し、前記第一開口部の幅ｈが１０μｍ以下である特許請求の範囲の請求項２記載の半導体装置とする。
【００１９】
特許請求の範囲の請求項４記載の発明によれば、前記半導体基板の主面に平行な方向の幅に関し、前記第一開口部の幅ｈが７μｍ以下である特許請求の範囲の請求項２記載の半導体装置とする。
特許請求の範囲の請求項５記載の発明によれば、前記半導体基板の主面に平行な方向の幅に関し、前記基準絶縁膜の幅Ｈが２．５μｍ乃至５．５μｍである特許請求の範囲の請求項２乃至４のいずれか一項に記載の半導体装置とする。
【００２０】
特許請求の範囲の請求項６記載の発明によれば、一導電型半導体基板表面に第一開口部を有する基準絶縁膜と、この第一開口部内に設けられ、前記基準絶縁膜より薄膜である基板絶縁膜と、該基板絶縁膜に設けられる第二開口部と、該基板絶縁膜上であって前記第一開口部内に前記基準絶縁膜と同程度の厚さの一導電型半導体結晶層を備え、前記半導体結晶層が内部に、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域内の表面層に設けられる一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるトップゲート構造を有し、前記第二開口部は、前記第一開口部を挟む一方の基準絶縁膜側に設けられ、前記第一開口部を挟む他方の基準絶縁膜側には、前記一導電型エミッタ領域と前記他導電型高濃度領域との両表面に跨ってエミッタ電極が、接触するように設けられている半導体装置の製造方法において、前記他導電型ベース領域と前記一導電型エミッタ領域と前記他導電型ボディ領域を形成するために、イオン注入マスクとしてゲート電極を用い、前記他導電型ベース領域のイオン注入が半導体結晶層の主面に対して略垂直になされ、前記一導電型エミッタ領域と前記他導電型ボディ領域の少なくともいずれか一方のイオン注入が前記ゲート電極およびゲート酸化膜の厚さにより影になるような方向からの傾斜イオン注入角でなされる半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
【００２１】
特許請求の範囲の請求項７記載の発明によれば、前記他導電型ボディ領域の不純物ピーク濃度位置が、前記一導電型エミッタ領域の不純物ピーク濃度位置よりも深い特許請求の範囲の請求項６記載の半導体装置とすることができる。
特許請求の範囲の請求項８記載の発明によれば、前記他導電型ボディ領域を形成するための熱処理と一導電型エミッタ領域形成のための熱処理の温度が１０００℃以下である特許請求の範囲の請求項６または７に記載の半導体装置の製造方法とすることが好ましい。
【発明の効果】
【００２２】
本発明によれば、トップゲート構造を構成するために堆積形成される半導体シリコン層を研磨して得られるカソード層の形成時の製造コストを安価にすると共に、余剰研磨、過剰研磨を防いでオン電圧のばらつきを抑制し、耐圧値の低下、ラッチアップ耐量の低下なども抑制することのできるトップゲート構造を有する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明にかかる半導体装置およびその製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１〜図６は本発明の実施例１にかかるトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図である。図７は本発明の実施例２にかかるトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図である。図８は本発明および従来のトップゲート構造を有するＩＧＢＴを比較するためのアノード電圧とアノード電流の関係図である。図９は絶縁膜上に形成されるエピタキシャルシリコン層の厚さと結晶欠陥との関係を示す断面図である。図１４は本発明のエピタキシャルシリコン層の研磨前後を示す半導体基板の断面図である。図１５は本発明にかかるトップゲート構造を有するＩＧＢＴの半導体基板の断面図である。
【実施例１】
【００２４】
図１（ａ）に示すように、半導体基板１としては、ｎ型ＦＺ−シリコン基板１のミラー研磨仕上げを用いる。基板１の比抵抗は、３０〜２００Ωｃｍの範囲が好ましく、ＩＧＢＴに求められる耐圧によって選択する。例えば８０Ωｃｍの基板１を用いて作製すれば、耐圧１２００ＶのＩＧＢＴとすることができる。この基板１に基準絶縁膜として、熱酸化またはＣＶＤ成長による膜厚範囲０．３μｍ〜１μｍから選ばれるいずれかの基準酸化膜２を形成する。次に、図１（ｂ）に示すように、その基準酸化膜２上にフォトレジストによるパターニングを施して、基準酸化膜２をストライプ状の平面パターンとなるように選択的にドライエッチングして第一開口部３を形成する（図１（ｂ））。このとき、第一開口部３の幅は１０μｍ、ストライプ状平面パターンからなる基準酸化膜２の基板面方向の幅は２．５μｍとした。
【００２５】
従来のトップゲート構造では、背景技術の項で説明したように、第一開口部の幅は２０μｍで、基準酸化膜の幅は３μｍであり、基準酸化膜幅／第一開口部幅の比は０．１５であった。この第一開口部幅を２０μｍ以下にすることは、第一開口部内に形成する領域のためのフォトリソグラフィのマージンの関係から困難であり、また、基準酸化膜幅を大きくすることは活性領域を狭くする観点では好ましくないため、基準酸化膜幅／第一開口部幅の比を０．１５より大きくすることは容易ではなかったが、本実施例１によれば、フォトリソグラフィのマージンを同じとしても第一開口部３の幅を半分程度にもでき得るので、基準酸化膜２の幅を大きくしなくても、基準酸化膜幅／第一開口部幅の比を０．２５と、大きくでき、後述するようにディッシングの防止に効果がある。
【００２６】
続いて、図２（ｃ）に示すように、基板絶縁膜として、熱酸化またはＣＶＤにより基板酸化膜４を厚さ０．０５μｍ〜０．２μｍの範囲のいずれかの厚さに全面形成した後、フォトリソグラフィによって前記基準酸化膜の一方側に近い基板酸化膜４の端部に幅０．５μｍの第二開口部５を形成する。基準酸化膜２の突出高さ（膜厚）は前述のように０．３μｍ〜１μｍの範囲とすることができるが、ここでは、基板酸化膜４の厚さを０．１μｍ、基準酸化膜２の突出量（膜厚）を０．７μｍ、合わせて０．８μｍとした。
【００２７】
その後、図２（ｄ）に示すように、第二開口部５によって露出したシリコン基板１表面をシード層としてエピタキシャルシリコン層６を成長させる。その代表的なプロセスガスとして、主ガスをジクロロシランあるいはトリクロロシランとし、水素ガスをキャリアガスとし、ドーピングガスとしてアルシンまたはホスフィンを添加したものを用いる。また、反応圧力は１００〜７６０Ｔｏｒｒ（１Ｔｏｒｒ＝１３３．３Ｐａ）、シリコン基板（ウエハ）１を加熱する雰囲気温度は１０００℃程度が好ましい。ここでは、ドーピングガスとしてホスフィンを用い、膜中リン濃度が１×１０１５ｃｍ−３になるように条件を制御した。ｎ型エピタキシャルシリコン層６の成長が第二開口部５で始まってから成長面が基板酸化膜４の厚みを超えて、その上面の位置よりも高くなると成長は基板酸化膜４上を横方向にも進む。その後、第一開口部３内で第二開口部５に対向する側の基板酸化膜４端部の基準酸化膜２の突出高さ（膜厚）を乗り越えて全面を被覆した時点でガスの供給を停止して成長をストップさせる。
【００２８】
次に、ｎ型エピタキシャルシリコン層６が形成されたシリコン基板１を図示しないＣＭＰ装置に搬入し、基準酸化膜２を研磨終了点の検出用のストッパー酸化膜として図３（ｅ）に示すようにｎ型エピタキシャル半導体層（半導体結晶層）６表面が基準酸化膜２の表面と略同一高さの平坦な断面形状になるまで研磨を行う。このとき重要なことは、選択比（Ｓｉ研磨レート／酸化膜研磨レート）を５０倍以上、好ましくは１００倍以上と高くして基準酸化膜（ストッパー酸化膜）２の上面を基準として確実に研磨を停止させることである。そのためには、たとえば、フジミインコーポレーテッド製の高純度コロイダルシリカスラリーｐｌａｎｅｒｌｉｔｅ−６１０３などを用いることが有効である。代表的な研磨条件はトップリング圧力３００〜６００ｈＰａ，テーブル回転数５０〜１００ｒｐｍとした。このときの前記選択比は約１００倍である。
【００２９】
基準酸化膜（ストッパー酸化膜）２の幅が第一開口部３内の半導体シリコン層６の幅に比べて相対的に小さい、言い換えるとストッパー酸化膜２の間隔（第一開口部の幅）がストッパー酸化膜の幅に比べて相対的に大きい従来の構造では、研磨時、終点検出用の基準酸化膜２が露出した時点で、既に、図１３（ｃ）に示したように第一開口部３の上方の中心付近でディッシング（過剰研磨）が発生していることが多い。また、中心部での前記ディッシングによる凹みを無くすために研磨時間を短くすると、図１３（ｂ）のように、基準酸化膜２の厚さよりエピタキシャルシリコン層の厚さが厚い余剰研磨となリ易いが、本実施例１の方法によれば、図１４に示すように、第一開口部３の幅を図１３に示す従来の第一開口部幅に対して約半分にできるので、基準酸化膜２の幅と第一開口部３の幅との比を相対的に大きくすることができ、過剰研磨、余剰研磨を小さくすることができる。
【００３０】
次に、エピタキシャルシリコン層等のシリコン結晶層を形成するためにシリコン酸化膜上に堆積される厚さの影響について説明する。図９は、それぞれシリコン酸化膜３０上に、厚さおよび横方向にエピタキシャルシリコン成長層３１を５μｍ（図９（ａ））、１０μｍ（図９（ｂ））、１５μｍ（図９（ｃ））させたシリコン結晶層３１について、エピタキシャル成長層３１の結晶欠陥３２の状態をエッチングによって確認できるようにした断面図である。図９（ｂ）によりエピタキシャルシリコン成長層３１の厚さが１０μｍ以下では実質的には結晶欠陥３２がほとんど見られなくなっており、５μｍ以下では結晶欠陥３２がないといってよい状態であった。結晶欠陥３２を減少させることによって、オン電圧の上昇や耐圧（漏れ電流）特性が格段に向上させ得ることはよく知られている。すなわち、酸化膜３０上にエピタキシャルシリコン成長層３１を形成させる場合、一旦１０μｍを超える厚さのシリコン結晶層３１を形成してから、所要の厚さに研磨したカソード層を用いたデバイスを構成すると、そのことだけで、オン電圧や耐圧特性が悪くなり易いことを表している。
【００３１】
再び図３（ｅ）に戻り、エピタキシャルシリコン層６の研磨後の表面に、図示しない厚さ０．０８μｍの犠牲酸化膜を形成し、ふっ酸でその犠牲酸化膜を除去することにより、表面状態を改善する。続いて、図３（ｆ）に示すように、エピタキシャルシリコン層６の上に熱酸化あるいはＣＶＤによりゲート酸化膜７を全面に形成する。ここでは、熱酸化膜により形成したゲート酸化膜７を厚さ０．１μｍで形成する。次にゲート電極となるポリシリコン層８を０．５μｍ程度の厚さで、高濃度のリンを導入することにより低抵抗にした層をＣＶＤにより全面に形成し、その後、図３（ｇ）のように、フォトリソグラフィによりポリシリコン層８を部分的に除去する。続いて、図４（ｈ）に示すように、残ったポリシリコン層８をマスクにしてドーズ量５×１０１４ｃｍ−２のボロンイオンを注入し、窒素雰囲気で１１５０℃×２時間のドライブ拡散を行い、図４（ｉ）のように、ｐ型ベース領域９を形成する。続いて、図５（ｊ）のように、このｐ型ベース領域９内にフォトレジストマスク２０を用いて選択的に加速電圧１２０ｋｅＶでドーズ量５×１０１５ｃｍ−２の砒素のイオン注入を行い、前記フォトレジストマスク２０を除去した後、加速電圧１５０ｋｅＶでドーズ量３×１０１５ｃｍ−２でボロンのイオン注入を、シリコン基板の主面垂直方向から矢印で示すように傾斜を付け、ゲート電極の厚みによる影により前記砒素のイオン注入した場所に一部重なるように、ずらして行う（図５（ｋ））。このようにボロンの加速電圧を砒素より高くすることにより、ボロンイオンの飛程距離を砒素より深くできるので、好ましい。前述のボロンと砒素のイオン注入工程の順序を入れ替えることもできる。その後１０００℃で３０分の熱処理によりｎ＋エミッタ領域１１とｐ型ボディ領域１０を形成する（図５（ｌ））。
【００３２】
その後、図６のように厚さ約１μｍのＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１２を全面に形成して層間絶縁膜とする。続いて、この層間絶縁膜に金属電極とのコンタクトのためのコンタクト開口部１３を形成し、膜厚５μｍのアルミニウム電極（カソード電極）１４を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、本発明の実施例にかかるＩＧＢＴの半導体装置が完成する。この実施例１の傾斜イオン注入によれば、フォトリソグラフィ工程を増やすことなく、擬自己整合的にデート電極の下方でｐ型ボディ領域１０をｎ＋エミッタ領域１１の端部に近づけるように形成させることができるので、余計な工程を加えることなくラッチアップ耐量を向上させることができる。
【実施例２】
【００３３】
前述の実施例１ではp型ボディ領域の形成のためのボロンのイオン注入について、傾斜イオン注入法を用いてラッチアップ耐量の向上を計ったが、傾斜イオン注入に関しては、ｎ＋エミッタ領域の形成のための砒素のイオン注入を傾斜イオン注入としてもよいし、またさらに、図７に示すように、前記ボロンと砒素の両方のイオン注入を傾斜イオン注入としてもよい。これを実施例２とする。実施例２のように、ボロンと砒素の両方のイオン注入を傾斜イオン注入としてトップゲート構造を形成することにより、ｎ＋エミッタ領域の下方の高濃度ボディ領域をより抵抗の高いｐベース領域側に近づけることができ、ｎ＋エミッタ領域の下方の横方向抵抗を小さくして、そこに流れる横方向電流の電圧降下を小さくできるので、ラッチアップが生じ難くなり、いっそうラッチアップ耐量が向上する。
【００３４】
これらの傾斜イオン注入の組み合わせ方およびそれらの傾斜イオン注入角度は任意に設定可能であり、最もラッチアップ耐量の高い傾斜角度の組み合わせにすることができる。
図８に、それぞれ定格電圧１２００Ｖ，定格電流１００Ａ／ｃｍ２である実施例１、２のＩＧＢＴと従来のトップゲート構造のＩＧＢＴと通常のプレーナ型ＩＧＢＴについて、ラッチアップ耐量を比較するために、ゲート電圧１５Ｖ、１２５℃における、アノード−カソード間に印加されるアノード電圧（Ｖ）とアノード電流密度（Ａ／ｃｍ２）との関係をそれぞれ示した。
【００３５】
この図８によれば、従来のトップゲート型ＩＧＢＴではアノード電圧が数１０Ｖ程度で、既に、アノード電流密度が増加し、ラッチアップしていることが示されている。ｐ型ボディ領域を斜めイオン注入によって擬自己整合的に形成した実施例１のＩＧＢＴでは、通常のプレーナ型ＩＧＢＴと比べるとラッチアップ耐量は低いが、従来のトップゲート型ＩＧＢＴと比べると、ラッチアップ耐量は数百Ｖ程度に向上していることが分かる。さらに、ｐ型ボディ領域とｎ＋エミッタ領域との両方を傾斜イオン注入によって擬自己整合的に形成した実施例２のＩＧＢＴでは通常のプレーナ型ＩＧＢＴ並の１０００Ｖ前後のラッチアップ耐量が得られることが分かる。これは、ｎ＋エミッタ領域下の高抵抗のｐベース領域を少なくするようにして高濃度のｐ型ボディ領域を第二開口部側に近づけるために、実施例１より効果的にｐ型ボディ領域をｎ＋エミッタ領域の直下に擬自己整合的に精度よく形成できるためである。
【実施例３】
【００３６】
本発明にかかる実施例３と前記実施例１、２の相違点は、基板酸化膜上に堆積形成する半導体結晶層の幅（第一開口部の幅）を１０μｍから７μｍとした点にある。基準酸化膜の幅（シリコン基板の主面に平行な方向の幅）を２．５μｍとすると、基準絶縁膜の幅Ｈと第一開口部の幅ｈとの比、Ｈ／ｈは約０．３５となる。さらに前記７μｍを小さくすることもできる。
【００３７】
このように、第一開口部の幅を１０μｍから７μｍに小さくできた理由は、半導体結晶層の形成時の成長開始点となる半導体基板との接触部（第二開口部）と、この半導体結晶層とエミッタ電極のコンタクト部とを第一開口部内の半導体結晶層の両端に分けて一箇所づつ形成する構成にすることにより、第一開口部の中央に第二開口部、半導体結晶層の両端に２箇所の電極のコンタクト部を有する従来のトップゲート構造に比べて、チャネル領域、エミッタ領域、ボディ領域とコンタクト領域の形成が一箇所で済ませることができたためであり、さらにアライメントマージンも小さくすることが可能となり、同一の微細加工技術を用いた場合、半導体結晶層の幅を短くすることができたためである。これらによって、チャネル密度を増加させることが可能となりオン電圧−ターンオフ損失トレードオフ特性を改善することが可能となる他、ストッパー酸化膜（基準酸化膜）の面積比率を上げることが可能となり、エピタキシャル成長層の平坦化が容易となる。さらには基板絶縁膜上に形成される横方向エピタキシャル成長量（半導体結晶層の幅）を少なくすることが可能となるので、厚みも少なくでき、結晶欠陥を少なくできるなど結晶性の向上が得られる。
【実施例４】
【００３８】
図１５に本発明の実施例４を示す。実施例４では、半導体結晶層の幅を７μｍにし、ストッパー酸化膜（基準酸化膜）の幅を前記実施例３の２．５μｍに対して５．５μｍに変更した構成（他の構成は同じ）となっている。この実施例４の構成では、実施例３と同様のチャネル密度で、ストッパー酸化膜（基準酸化膜）の半導体結晶層の幅（第一開口部の幅）に対する面積比率を上げることが可能となっているので、前記実施例３のトップゲート構造よりも、エピタキシャルシリコン層の研磨時の検出が容易になり、研磨後の半導体結晶層の平坦化が容易になるメリットが得られる。
【００３９】
以上、説明した実施例１〜４では半導体結晶層として、エピタキシャルシリコン層を用いたが、多結晶シリコン層とすることもできる。多結晶シリコン層を用いた場合は、エピタキシャルシリコン層に比べて、基板絶縁膜上に成長させた場合でも、転位欠陥などの結晶欠陥の影響を緩和することができるメリットが得られる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例１にかかるトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図（その１）である。
【図２】本発明の実施例１にかかるトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図（その２）である。
【図３】本発明の実施例１にかかるトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図（その３）である。
【図４】本発明の実施例１にかかるトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図（その４）である。
【図５】本発明の実施例１にかかるトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図（その５）である。
【図６】本発明の実施例１にかかるトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図（その６）である。
【図７】本発明の実施例２にかかるトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図である。
【図８】本発明および従来のトップゲート構造を有するＩＧＢＴのアノード電圧とアノード電流の関係図である。
【図９】絶縁膜上に形成されるエピタキシャルシリコン層の厚さと結晶欠陥との関係を示す断面図である。
【図１０】従来のトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図（その１）である。
【図１１】従来のトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図（その２）である。
【図１２】従来のトップゲート構造を有するＩＧＢＴの製造方法を示す半導体基板の断面図（その３）である。
【図１３】従来のエピタキシャルシリコン層の研磨前後を示す半導体基板の断面図である。
【図１４】本発明のエピタキシャルシリコン層の研磨前後を示す半導体基板の断面図である。
【図１５】本発明にかかるトップゲート構造を有するＩＧＢＴの半導体基板の断面図である。
【符号の説明】
【００４１】
１    一導電型半導体基板、シリコン基板
２    基準絶縁膜、基準酸化膜
３    第一開口部
４    基板絶縁膜、基板酸化膜
５    第二開口部
６    一導電型半導体結晶層、エピタキシャルシリコン層、カソード層
７    ゲート絶縁膜、ゲート酸化膜
８    多結晶ゲート電極、ポリシリコンゲート電極
９    他導電型ベース領域、ｐ型ベース領域
１０  p型ボディ領域
１１  一導電型エミッタ領域、ｎ＋＋型エミッタ領域、ｎ＋＋型カソード領域
１２  層間絶縁膜、ＢＰＳＧ膜
１３  エミッタ電極のコンタクト開口部
１４  エミッタ電極（カソード電極）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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