(57)【要約】【課題】基板バイアス制御対応型のスタンダードセルに直接接続して基板バイアス制御非対応の半導体集積回路を構成することができるスタンダードセル及びそのようなセルを備えた半導体集積回路を提供する。【解決手段】スタンダードセルは、当該セルにおける所定の位置において当該セルの幅一杯に延び、所定の電導型の絶縁ゲート電界効果トランジスタのソース電圧及び基板電圧をそれぞれ供給するための一対の配線要素（１１，１２；１３，１４）を備えている。ここで、一対の配線要素（１１，１２；１３，１４）は、少なくとも一方の配線要素の配線層において互いに接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のスタンダードセルが連接されてなる半導体集積回路であって、
前記複数のスタンダードセルは、いずれも、当該セルにおける所定の位置において当該セルの幅一杯に延び、所定の電導型の絶縁ゲート電界効果トランジスタのソース電圧及び基板電圧をそれぞれ供給するための一対の配線要素を有しており、
前記複数のスタンダードセルの少なくとも一つにおいて、前記一対の配線要素は、少なくとも一方の配線要素の配線層において互いに接続されている
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記少なくとも一つのスタンダードセルは、フィラーセルである
ことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記少なくとも一つのスタンダードセルは、容量セルである
ことを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記少なくとも一つのスタンダードセルは、大容量トランジスタセルである
ことを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記複数のスタンダードセルにおける前記一対の配線要素が連接して形成された一対の配線とは異なる配線層に形成され、かつ、前記一対の配線と交差する少なくとも一つの電源線を備え、
前記一対の配線のいずれか一方と前記電源線とは、ビアコンタクトを介して接続されている
ことを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記電源線を複数備え、
前記複数の電源線は、いずれも前記一対の配線のいずれか一方とのみ接続されている
ことを特徴とする半導体集積回路。
【請求項７】
基板バイアス制御可能な半導体集積回路を構成するためのスタンダードセルに接続されるスタンダードセルであって、
当該セルにおける所定の位置において当該セルの幅一杯に延び、所定の電導型の絶縁ゲート電界効果トランジスタのソース電圧及び基板電圧をそれぞれ供給するための一対の配線要素を備え、
前記一対の配線要素は、少なくとも一方の配線要素の配線層において互いに接続されている
ことを特徴とするスタンダードセル。
【請求項８】
請求項７に記載のスタンダードセルにおいて、
前記一対の配線要素は、配線レイアウト上の最小ピッチで配置されている
ことを特徴とするスタンダードセル。
【請求項９】
請求項７に記載のスタンダードセルにおいて、
前記一対の配線要素は、同じ配線層に形成されている
ことを特徴とするスタンダードセル。
【請求項１０】
請求項７に記載のスタンダードセルにおいて、
前記一対の配線要素は、互いに異なる配線層に形成されており、
前記一対の配線要素のうち上層側の配線要素は、下層側の配線要素と同じ配線層に形成された中間配線要素にビアコンタクトを介して接続されたものであり、
前記中間配線要素と前記下層側の配線要素とは、前記下層側の配線要素の配線層において互いに接続されている
ことを特徴とするスタンダードセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセル方式の半導体集積回路に関し、特に、スタンダードセルにおける電源配線構造に関する。
【背景技術】
【０００２】
近年、半導体集積回路の大規模化により、ＡＮＤやＯＲといった論理セルなどをスタンダードセルとしてセルライブラリを作成し、そのセルライブラリを使用したスタンダードセル方式のレイアウト設計が一般的に行われている。他方、半導体集積回路の高速化・高機能化に伴い、動作速度向上やリーク電流抑制を目的として、トランジスタのソース領域とウェル領域の電圧供給を別々に制御する技術（以下、基板バイアス制御とも称する。）を用いた設計方法の適用が進んでいる。このため、半導体集積回路のレイアウト設計で用いられるスタンダードセルは、その電源配線構造に着目すると、基板バイアス制御対応型と非対応型との２種類に分けることができる。
【０００３】
基板バイアス制御対応型のスタンダードセルは、ＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれのソース電圧及び基板電圧を供給するための４つの配線要素を有する。これに対して、基板バイアス制御非対応型のスタンダードセルが有する配線要素の個数は、ＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれのソース電圧と基板電圧に同電位の電圧を供給するため、２つである。このように基板バイアス制御対応型と非対応型とでは配線要素の個数が異なるため、両タイプを直接接続することはできない。したがって、基板バイアス制御対応型のスタンダードセルを用いて基板バイアス制御非対応の半導体集積回路を構成するには、基板バイアス制御対応型のスタンダードセルを連接して形成されるＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれのソース電圧及び基板電圧を供給するための４つの配線と、これら配線の上層でこれら配線と交差する電源線（以下、電源ストラップとも称する。）とをビアコンタクトを介して適宜接続して、ＰＭＯＳ及びＮＭＯＳトランジスタのソース電圧と基板電圧とが同電位となるようにする必要がある（例えば、特許文献１参照）。
【特許文献１】特開平１１―２３３６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体集積回路の開発ターゲットは多種多様であり、同一のプロセスで基板バイアス制御対応の製品と非対応の製品が製造され得る。しかし、基板バイアス制御対応型のスタンダードセルと非対応型のスタンダードセルとは直接接続できないため、基板バイアス制御対応の半導体集積回路の設計ツールで既存の基板バイアス制御非対応型のスタンダードセルを利用することはできない。したがって、基板バイアス制御対応の半導体集積回路の設計ツールで基板バイアス制御非対応の半導体集積回路を設計するには、上述したように、基板バイアス制御対応型のスタンダードセルを配置した上で、ＰＭＯＳトランジスタのソース電圧及び基板電圧を供給するための配線を電源ストラップとビアコンタクトとで電気的に接続するか、又は、基板バイアス制御対応型のスタンダードセルに直接接続可能な基板バイアス制御非対応型のセルライブラリを新たに構築する必要がある。
【０００５】
しかし、ＰＭＯＳ又はＮＭＯＳトランジスタのソース電圧及び基板電圧を供給するための配線は通常近接して配置されることから、これら配線に接続されるビアコンタクトもまた近接して設けられる。このため、他の信号配線はこれらビアコンタクトを避けて配置しなければならず、配線が混雑してしまう。また、基板バイアス制御が行われない場合には基板電圧供給用の配線にはほとんど電流が流れない。このため、ウェル領域の電源電圧変動（IR-Drop）は比較的小さいのに対して、ソース電圧供給用の配線にはトランジスタのスイッチング動作によって大きな電流が流れ、電源電圧変動が大きくなる。この結果、ウェル領域とソース領域との間の電位差によって局所的に基板バイアス効果が作用し、遅延ばらつきが生じてしまう。
【０００６】
他方、一般的なセルのラインナップは、ＡＮＤやＯＲといった論理を構成する論理セルに加え、同一の論理で駆動能力の異なるセル、フリップフロップ、ラッチ、セル間の空きスペースを埋めるために配置するトランジスタを持たないフィラーセル、電源電圧とグランド電圧との電源配線間に容量を付加するためのトランジスタを有する容量セルなど数百種類に及ぶ。これらすべてについて基板バイアス制御非対応型のスタンダードセルを新たに開発していたのでは、半導体集積回路の開発工数が大幅に増加してしまうこととなる。
【０００７】
上記問題に鑑み、本発明は、基板バイアス制御対応型のスタンダードセルに直接接続して基板バイアス制御非対応の半導体集積回路を構成することができるスタンダードセル及びそのようなセルを備えた半導体集積回路の提供を課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明が講じた手段は、複数のスタンダードセルが連接されてなる半導体集積回路として、複数のスタンダードセルは、いずれも、当該セルにおける所定の位置において当該セルの幅一杯に延び、所定の電導型の絶縁ゲート電界効果トランジスタのソース電圧及び基板電圧をそれぞれ供給するための一対の配線要素を有しており、複数のスタンダードセルの少なくとも一つにおいて、一対の配線要素は、少なくとも一方の配線要素の配線層において互いに接続されているものとする。また、基板バイアス制御可能な半導体集積回路を構成するためのスタンダードセルに接続されるスタンダードセルとして、当該セルにおける所定の位置において当該セルの幅一杯に延び、所定の電導型の絶縁ゲート電界効果トランジスタのソース電圧及び基板電圧をそれぞれ供給するための一対の配線要素を備え、一対の配線要素は、少なくとも一方の配線要素の配線層において互いに接続されているものとする。
【０００９】
これによると、スタンダードセルにおいて、所定の電導型の絶縁ゲート電界効果トランジスタのソース電圧及び基板電圧をそれぞれ供給するための一対の配線要素が少なくとも一方の配線層において互いに接続されているため、当該スタンダードセルは、基板バイアス制御対応型のスタンダードセルに直接接続して基板バイアス制御非対応の半導体集積回路を構成することができる。また、少なくとも一つのスタンダードセルが上記構成を有していれば基板バイアス制御非対応の半導体集積回路を構成することができるため、スタンダードセルの修正、追加に要する工数が少なくて済む。
【００１０】
具体的には、上記の少なくとも一つのスタンダードセルは、フィラーセル、容量セル又は大容量トランジスタセルである。
【００１１】
好ましくは、上記の半導体集積回路は、上記の複数のスタンダードセルにおける一対の配線要素が連接して形成された一対の配線とは異なる配線層に形成され、かつ、一対の配線と交差する少なくとも一つの電源線を備えているものとする。そして、一対の配線のいずれか一方と電源線とは、ビアコンタクトを介して接続されているものとする。これによると、一対の配線の他方と電源線との間の配線層を他の信号配線のために使用することができるため、配線混雑が緩和される。
【００１２】
より好ましくは、上記の半導体集積回路は電源線を複数備えており、これら電源線は、いずれも一対の配線のいずれか一方とのみ接続されているものとする。これによると、一対の配線の他方と電源線との間に直線状かつ長寸の他の信号配線をレイアウトすることができる。
【００１３】
また、好ましくは、一対の配線要素は、配線レイアウト上の最小ピッチで配置されているものとする。これによると、信号配線のレイアウトで使用されない領域において一対の配線要素が接続されるため、配線領域が無駄に消費されることがない。
【００１４】
具体的には、一対の配線要素は、同じ配線層に形成されている。または、一対の配線要素は、互いに異なる配線層に形成されており、一対の配線要素のうち上層側の配線要素は、下層側の配線要素と同じ配線層に形成された中間配線要素にビアコンタクトを介して接続されたものであり、中間配線要素と下層側の配線要素とは、下層側の配線要素の配線層において互いに接続されている。
【発明の効果】
【００１５】
以上説明したように本発明によると、基板バイアス制御対応の半導体集積回路の設計ツールを使用して基板バイアス制御非対応の半導体集積回路を設計するために、セルライブラリに一部の種類のスタンダードセルのみを追加するだけでよくなる。これにより、当該設計ツールを使用して基板バイアス制御非対応の半導体集積回路を構成する場合の開発工数が大幅に削減される。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１７】
（第１の実施形態）
図１は、第１の実施形態に係るスタンダードセルの構成を示す。本スタンダードセルは論理を構成するセルの一例であり、インバータ回路として動作するものである。具体的には、本スタンダードセルは、当該セルの幅一杯に延びた４つの配線要素１１，１２，１３及び１４を備えている。これら配線要素１１〜１４は、それぞれ、スタンダードセルが複数個連接されたときに配線が形成されるように当該セルにおける所定の位置に設けられている。
【００１８】
配線要素１１及び１２は、それぞれ、Ｎウェル２１上に形成されたＰＭＯＳトランジスタ２１０のソース電圧及び基板電圧を供給するためのものである。配線要素１１は、ＰＭＯＳトランジスタ２１０のソース領域拡散層２１１上へと延びる突起１１１を有している。そして、配線要素１１は、突起１１１においてコンタクトを介してソース領域拡散層２１１と接続されている。一方、配線要素１２は、コンタクトを介してＮウェル２１上の高濃度Ｎ型不純物拡散領域２１２と接続されている。そして、配線要素１１と配線要素１２とはブリッジ１１２によって互いに接続されている。
【００１９】
上記と同様に、配線要素１３及び１４は、それぞれ、Ｐウェル２２上に形成されたＮＭＯＳトランジスタ２２０のソース電圧及び基板電圧を供給するためのものである。配線要素１３は、ＮＭＯＳトランジスタ２２０のソース領域拡散層２２１上へと延びる突起１３１を有している。そして、配線要素１３は、突起１３１においてコンタクトを介してソース領域拡散層２２１と接続されている。一方、配線要素１４は、コンタクトを介してＰウェル２２上の高濃度Ｐ型不純物拡散領域２２２と接続されている。そして、配線要素１３と配線要素１４とはブリッジ１３２によって互いに接続されている。
【００２０】
図１中の破線は、配線レイアウトの際の基準となるグリッド線を表す。通常、配線要素１１及び１２は、配線レイアウト上の最小ピッチｄで配置される。配線要素１３及び１４についても同様である。したがって、配線要素１１と配線要素１２との間又は配線要素１３と配線要素１４との間はもともと他の信号配線は配置されないため、ブリッジ１１２及び１３２によって配線領域が無駄に消費されることがない。
【００２１】
以上、本実施形態に係るスタンダードセルは、基板バイアス制御対応型のスタンダードセルと同様にＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソース電圧及び基板電圧をそれぞれ供給するための４つの配線要素を備えているため、基板バイアス制御対応型のスタンダードセルに直接接続することができる。さらに、本実施形態に係るスタンダードセルと基板バイアス制御対応型のスタンダードセルとを適宜接続して構成した半導体集積回路において、ＰＭＯＳトランジスタのソース電圧と基板電圧とが同電位となり、また、ＮＭＯＳトランジスタのソース電圧と基板電圧とが同電位となる。したがって、セルライブラリに本実施形態に係るスタンダードセルを追加するだけで、基板バイアス制御対応の半導体集積回路の設計ツールで基板バイアス制御非対応の半導体集積回路を設計することが可能となる。
【００２２】
（第２の実施形態）
図２は、第２の実施形態に係るスタンダードセルの構成を示す。本スタンダードセルはＭＯＳ容量として動作するものである。第１の実施形態と同様に、本スタンダードセルにおいて、配線要素１１と配線要素１２とはブリッジ１１２によって互いに接続され、また、配線要素１３と配線要素１４とはブリッジ１３２によって互いに接続されている。
【００２３】
本実施形態に係るスタンダードセルは、第１の実施形態と同様に、基板バイアス制御対応型のスタンダードセルに直接接続することができる。さらに、本実施形態に係るスタンダードセルと基板バイアス制御対応型のスタンダードセルとを接続して構成した半導体集積回路において、ＰＭＯＳトランジスタのソース電圧及び基板電圧をそれぞれ供給するための配線がいずれも本実施形態に係るスタンダードセルにおけるゲート容量に接続されるため、ＰＭＯＳトランジスタの基板電源側のノイズを吸収することができる。
【００２４】
（第３の実施形態）
図３は、第３の実施形態に係るスタンダードセルの構成を示す。本スタンダードセルは、図１に示したスタンダードセル（インバータ回路）を３個並列接続して消費電力を大きくしたものである。本スタンダードセルにおいて、配線要素１１と配線要素１２とは３個のブリッジ１１２によって互いに接続され、また、配線要素１３と配線要素１４とは３個のブリッジ１３２によって互いに接続されている。このように、大電流が流れる素子については、配線要素１１と配線要素１２とを、また配線要素１３と配線要素１４とをそれぞれ複数箇所で接続して、接続抵抗を小さくすることが好ましい。
【００２５】
本実施形態に係るスタンダードセルは、第１の実施形態と同様に、基板バイアス制御対応型のスタンダードセルに直接接続することができる。さらに、ＰＭＯＳトランジスタ２１０に大電流が流れるとソース領域拡散層２１１の電位が下がるが、配線要素１１と配線要素１２とが接続されていることによりソース領域拡散層２１１とＮウェル２１との間にはほとんど電位差は生じず、基板バイアス効果による動作速度の低下が抑制される。ＮＭＯＳトランジスタ２２０についても同様のことが言える。
【００２６】
（第４の実施形態）
図４は、第４の実施形態に係るスタンダードセルの構成を示す。本スタンダードセルはフィラーセルの例である。第１の実施形態と同様に、本スタンダードセルにおいて、配線要素１１と配線要素１２とはブリッジ１１２によって互いに接続され、また、配線要素１３と配線要素１４とはブリッジ１３２によって互いに接続されている。
【００２７】
本実施形態に係るスタンダードセルは、第１の実施形態と同様に、基板バイアス制御対応型のスタンダードセルに直接接続することができる。さらに、フィラーセルは、論理セル間のスペースを埋めるために用いられるため、使用頻度が高く、全セル数の約２０〜３０パーセントを占めることもある。したがって、本実施形態に係るスタンダードセルを含む半導体集積回路において、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのソース電圧及び基板電圧をそれぞれ供給するための配線の接続箇所を数多く確保することができ、ウェル領域の電源電圧変動を十分に小さくすることができる。
【００２８】
（第５の実施形態）
図５は、第５の実施形態に係るスタンダードセルの構成を示す。本スタンダードセルは、図４に示したスタンダードセルを変形したフィラーセルである。本スタンダードセルにおいて、配線要素１１と配線要素１２とは、当該セルの幅一杯に延びたブリッジ１１２によって互いに接続されている。すなわち、本スタンダードセルでは、配線要素１１及び１２及びブリッジ１１２が、当該セルの幅一杯に延びた幅広の一つの配線要素として形成されている。
【００２９】
本実施形態に係るスタンダードセルは、第１の実施形態と同様に、基板バイアス制御対応型のスタンダードセルに直接接続することができる。さらに、２つの配線要素を接続するブリッジが当該セルにおいて最大幅となっているため、これら配線要素間の接続抵抗を最小にすることができる。
【００３０】
なお、本実施形態では、配線要素１３と配線要素１４とが接続されていないが、これは、ＮＭＯＳトランジスタについては基板バイアス制御可能にするためである。実施形態１から４についても、配線要素どうしを接続するブリッジを最大幅にしてもよい。また、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのいずれか一方については基板バイアス制御を可能にするために配線要素間のブリッジを設けないようにしてもよい。
【００３１】
（第６の実施形態）
図６は、第６の実施形態に係る半導体集積回路の構成を示す。本半導体集積回路は、第１から第５のいずれかの実施形態に係る２個のスタンダードセル１００Ａと、基板バイアス制御対応型の６個のスタンダードセル２００Ａとが連接されたものである。本半導体集積回路は、各スタンダードセルにおける、ＰＭＯＳトランジスタのソース電圧及び基板電圧をそれぞれ供給するための配線要素が連接して形成された配線１１０及び１２０、及び、ＮＭＯＳトランジスタのソース電圧及び基板電圧をそれぞれ供給するための配線要素が連接して形成された配線１３０及び１４０を備えている。また、本半導体集積回路は、配線１１０〜１４０とは異なる配線層に形成され、かつ、配線１１０〜１４０と交差し、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソース電圧をそれぞれ供給するための電源ストラップ１５０及び１６０を３本ずつ備えている。なお、図６では、Ｎウェル２１及びＰウェル２２上の各拡散層やゲート配線などの図示は省略し、各種配線のみを表している。
【００３２】
本半導体集積回路では、配線１１０と配線１２０とはスタンダードセル１００Ａにおいて互いに接続されている。このため、電源ストラップ１５０は配線１１０及び１２０のいずれか一方とのみビアコンタクトを介して接続されていればよい。具体的には、電源ストラップ１５０は配線１１０とビアコンタクトを介して接続されている。すなわち、電源ストラップ１５０と配線１２０との間の配線層に他の信号配線を配置できるようになっている。通常、配線１１０と配線１２０とは配線レイアウト上の最小ピッチで配置されているため、電源ストラップ１５０から配線１１０及び１２０にビアコンタクトを貫通させた場合、他の信号配線はこれらビアコンタクトを避けて配置しなければならず、配線混雑の原因となる。これに対して、本実施形態では、電源ストラップ１５０と配線１２０との間の配線層は他の信号配線のために使用することができるため、配線混雑が緩和される。
【００３３】
さらに、本半導体集積回路では、３本の電源ストラップ１５０はいずれも配線１１０とビアコンタクトを介して接続されている。これにより、電源ストラップ１５０と配線１２０との間に、配線１２０と平行に、すなわち、直線状の長寸の他の信号配線を配置することができる。なお、配線１３０及び１４０及び電源ストラップ１６０についても上記と同様のことが言える。
【００３４】
（第７の実施形態）
図７は、第７の実施形態に係るスタンダードセルの構成を示す。また、図８は、図７に示した半導体集積回路の断面を示す。本スタンダードセルはインバータ回路として動作するものである。本スタンダードセルにおいて、配線要素１１及び１３は配線要素１２及び１４とは異なる配線層に形成されている。具体的には、配線要素１１は、配線要素１２と同じ配線層に形成された中間配線要素１１３にビアコンタクトを介して接続されている。同様に、配線要素１３は、配線要素１４と同じ配線層に形成された中間配線要素１３３にビアコンタクトを介して接続されている。そして、中間配線要素１１３と配線要素１２とはブリッジ１１２によって互いに接続され、また、中間配線要素１３３と配線要素１４とはブリッジ１３２によって互いに接続されている。
【００３５】
本実施形態に係るスタンダードセルは、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのソース電圧及び基板電圧をそれぞれ供給するための配線要素が互いに異なる配線層に形成された基板バイアス制御対応型のスタンダードセルに直接接続することができる。さらに、本実施形態に係るスタンダードセルと基板バイアス制御対応型のスタンダードセルとを接続して構成した半導体集積回路において、ＰＭＯＳトランジスタのソース電圧と基板電圧とが同電位となり、また、ＮＭＯＳトランジスタ２２０のソース電圧と基板電圧とが同電位となる。したがって、セルライブラリに本実施形態に係るスタンダードセルを追加するだけで、基板バイアス制御対応の半導体集積回路の設計ツールで基板バイアス制御非対応の半導体集積回路を設計することが可能となる。
【００３６】
（第８の実施形態）
図９は、第８の実施形態に係るスタンダードセルの構成を示す。また、図１０は、図９に示した半導体集積回路の断面を示す。本スタンダードセルはフィラーセルの例である。第７の実施形態と同様に、本スタンダードセルにおいて、中間配線要素１１３と配線要素１２とはブリッジ１１２によって互いに接続され、また、中間配線要素１３３と配線要素１４とはブリッジ１３２によって互いに接続されている。
【００３７】
本実施形態に係るスタンダードセルは、第７の実施形態と同様に、各配線要素が互いに異なる配線層に形成された基板バイアス制御対応型のスタンダードセルに直接接続することができる。さらに、上述したように、スタンダードセル方式の半導体集積回路ではフィラーセルの使用頻度は高い。したがって、本実施形態に係るスタンダードセルを含む半導体集積回路において、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのソース電圧及び基板電圧をそれぞれ供給するための配線の接続箇所を数多く確保することができ、ウェル領域の電源電圧変動を十分に小さくすることができる。
【００３８】
なお、ＭＯＳ容量として動作するスタンダードセル及び大電流型のインバータ回路として動作するスタンダードセルについても、上記と同様にして構成可能である。
【００３９】
（第９の実施形態）
図１１は、第９の実施形態に係る半導体集積回路の構成を示す。本半導体集積回路は、第７及び第８のいずれかの実施形態に係る２個のスタンダードセル１００Ｂと、基板バイアス制御対応型の５個のスタンダードセル２００Ｂとが連接されたものである。本半導体集積回路は、各スタンダードセルにおける、ＰＭＯＳトランジスタのソース電圧及び基板電圧をそれぞれ供給するための配線要素が連接して形成された配線１１０及び１２０、及び、ＮＭＯＳトランジスタのソース電圧及び基板電圧をそれぞれ供給するための配線要素が連接して形成された配線１３０及び１４０を備えている。なお、図６では、Ｎウェル２１及びＰウェル２２上の各拡散層やゲート配線などの図示は省略し、各種配線のみを表している。
【００４０】
本半導体集積回路では、配線１１０と配線１２０とはスタンダードセル１００Ｂにおいて互いに接続されている。これにより、本発明に係るスタンダードセルと基板バイアス制御対応型のスタンダードセルとを接続することによって、基板バイアス制御非対応の半導体集積回路を容易に構成することができる。
【産業上の利用可能性】
【００４１】
本発明に係るスタンダードセルは、基板バイアス制御対応型のスタンダードセルに直接接続して基板バイアス制御非対応の半導体集積回路を構成することができるため、基板バイアス制御対応の半導体集積回路の設計ツールで基板バイアス制御非対応の半導体集積回路を設計するためのセルとして有用である。
【図面の簡単な説明】
【００４２】
【図１】第１の実施形態に係るスタンダードセル（インバータ回路）の構成図である。
【図２】第２の実施形態に係るスタンダードセル（ＭＯＳ容量）の構成図である。
【図３】第３の実施形態に係るスタンダードセル（大電流インバータ回路）の構成図である。
【図４】第４の実施形態に係るスタンダードセル（フィラーセル）の構成図である。
【図５】第５の実施形態に係るスタンダードセル（フィラーセル）の構成図である。
【図６】第６の実施形態に係る半導体集積回路の構成図である。
【図７】第７の実施形態に係るスタンダードセル（インバータ回路）の構成図である。
【図８】図７に示した半導体集積回路の断面図である。
【図９】第８の実施形態に係るスタンダードセル（フィラーセル）の構成図である。
【図１０】図９に示した半導体集積回路の断面図である。
【図１１】第９の実施形態に係る半導体集積回路の構成図である。
【符号の説明】
【００４３】
１００Ａ，１００Ｂ  スタンダードセル
１１〜１４  配線要素
１５０，１６０  電源線
【図１】
2008021684.tif 000003
【図２】
2008021684.tif 000004
【図３】
2008021684.tif 000005
【図４】
2008021684.tif 000006
【図５】
2008021684.tif 000007
【図６】
2008021684.tif 000008
【図７】
2008021684.tif 000009
【図８】
2008021684.tif 000010
【図９】
2008021684.tif 000011
【図１０】
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【図１１】
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