(57)【要約】【課題】広帯域の周波数範囲に対応可能で、量子化ノイズ成分を増大させることなく低消費電力化を図る。【解決手段】時間デジタル変換器１０４は、発振周波数を制御する周波数制御信号１６を用いて、入力周波数に応じて動作する遅延回路１０−１〜１０−ｎの段数を切り替えるスイッチング素子１２−１〜１２−ｎを備えている。入力周波数の周期に応じて必要な段数の遅延回路だけが動作することとなるため、広帯域の周波数範囲に対応しながらも系全体の低消費電力化を図ることが可能となり、特に高い入力周波数において低消費電力化を図ることができる。【選択図】図１
2008160594.tif 000002
【特許請求の範囲】
【請求項１】
第１入力信号を順次遅延させる複数段の遅延手段と、
第２入力信号の立ち上がりエッジまたは立ち下がりエッジに基づいて、該遅延手段のそれぞれにより遅延された第１入力信号をそれぞれラッチする複数のラッチ／ホールド手段と、
該第２入力信号の遷移タイミングにおいて該ラッチ／ホールド手段からそれぞれ出力された遅延第１入力信号の各値から、該第２入力信号１周期当たりの該第１入力信号の遅延情報を検出するエッジ検出手段と、
該第１入力信号の入力周波数に対応した第３入力信号を用いて、動作する遅延手段の段数を調整する遅延段数調整手段とを有する時間デジタル変換装置。
【請求項２】
前記第３入力信号は、前記第１入力信号の発振周波数を制御するためのデジタル信号かまたは、外部から入力されるデジタル信号である請求項１に記載の時間デジタル変換装置。
【請求項３】
前記遅延段数調整手段は、前記第１入力信号の発振周波数を制御するデジタル信号のビット値の変化または、前記外部から入力されるデジタル信号のビット値の変化に応じて動作する遅延手段の段数を調整する請求項１に記載の時間デジタル変換装置。
【請求項４】
前記遅延段数調整手段は、前記複数段の遅延手段からの出力をそれぞれオンオフ制御する複数のスイッチ手段を有する請求項１〜３のいずれかに記載の時間デジタル変換装置。
【請求項５】
前記複数段の遅延手段は、直列接続された複数の反転回路から構成されている請求項１に記載の時間デジタル変換装置。
【請求項６】
前記ラッチ／ホールド手段は、Ｄ型フリップフロップから構成されている請求項１に記載の時間デジタル変換装置。
【請求項７】
前記第１入力信号としてデジタル制御発振手段からの出力信号が入力され、前記第２入力信号として基本クロック信号が入力されている請求項１〜３のいずれかに記載の時間デジタル変換装置。
【請求項８】
前記遅延情報は、前記第１入力信号の遅延量を示すベクトル値である請求項１または２に記載の時間デジタル変換装置。
【請求項９】
前記外部から入力されるデジタル信号は、前記第１入力信号の発振周波数を制御するための内部デジタル信号とは別のデジタル信号であって、該第１入力信号の発振周波数を制御するためのデジタル信号である請求項２に記載の時間デジタル変換装置。
【請求項１０】
前記複数のスイッチ手段はそれぞれ、前記デジタル信号のビット値の変化をサーモメータコードとして出力することによりそれぞれオンオフ制御される請求項４に記載の時間デジタル変換装置。
【請求項１１】
請求項１〜１０のいずれかに記載の時間デジタル変換装置と、
前記第３入力信号と該時間デジタル変換装置からの出力信号との差をデジタル値として出力するデジタル位相周波数比較手段と、
該デジタル位相周波数比較手段からの出力信号から必要な帯域のみを通過させるループフィルタ手段と、
該ループフィルタ手段からの出力信号に応じて所定の発振周波数になるように前記第１入力信号を発振出力するデジタル制御発振手段とを有するデジタル位相同期ループ装置。
【請求項１２】
前記デジタル位相周波数比較手段は、前記第３入力信号と前記時間デジタル変換装置からの出力信号とを減算処理する減算処理回路と、減算処理した信号を保持するラッチ回路を有している請求項１１に記載のデジタル位相同期ループ装置。
【請求項１３】
前記ループフィルタ手段はデジタルローパスフィルタ手段を有している請求項１１に記載のデジタル位相同期ループ装置。
【請求項１４】
前記デジタル制御発振手段は、２値制御を可能とする複数のバラクタ容量を有している請求項１１に記載のデジタル位相同期ループ装置。
【請求項１５】
基準信号を参照してこれと同一または異なる発振周波数信号を得るための請求項１１に記載のデジタル位相同期ループ装置を信号発生部に用いた受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル位相同期ループ(Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の位相周波数検出部に用いられる時間デジタル変換装置、これを用いたデジタル位相同期ループ装置および受信機に関し、特に、小数部の位相周波数検出器（ｆｒａｃｔｉｏｎａｌ  ｐｈａｓｅ  ｄｅｔｅｃｔｏｒ；フラクショナル・フェイズ・ディテクタ）として用いられる時間デジタル変換装置、これを用いたデジタル位相同期ループ装置および、これを信号発生部に用いた受信機に関する。
【背景技術】
【０００２】
近年、無線通信の受信機（チューナ装置）などでは、デジタルＰＬＬ回路として、デジタル位相同期ループ（ＰＬＬ）回路が信号発生部に用いられている。特に、所定の発振周波数を出力する発振器からの出力と、基準信号（参照信号）となる入力信号とを比較するために、時間デジタル変換器による位相周波数検出器と位相周波数比較器とを用いた位相同期ループ回路の開発が行われている。
【０００３】
図６は、従来の一般的なデジタルＰＬＬ回路の要部構成例を示すブロック図である。
【０００４】
図６において、従来のデジタルＰＬＬ回路１００は、ＤＰＣ（Ｄｉｇｉｔａｌ  Ｐｈａｓｅ  Ｃｏｍｐａｒａｔｏｒ；デジタル位相比較器）１０１と、ループフィルタ１０２と、ＤＣＯ（Ｄｉｇｉｔａｌ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ；デジタル制御発振器）１０３と、カウンタ１０４とが、閉ループ状に接続されて構成されている。なお、図６では、カウンタ１０４を独立した回路としているが、機能上は、ＤＣＯ１０３の構成要素として含まれている。このように、従来のデジタルＰＬＬ回路１００は、構成上、アナログＰＬＬ回路におけるＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ；電圧制御発振器）をＤＣＯに置き換えたものと見ることができる。
【０００５】
ＤＰＣ１０１は、例えばラッチ回路によって構成されており、外部から基準信号として入力デジタル信号Φｉｎが供給される毎に、カウンタ１０４からのカウント値ＣＮＴを取り込んで保持し、位相差信号ＰＣとして出力する。
【０００６】
ループフィルタ１０２は、例えばデジタルローパスフィルタによって構成されており、ＤＰＣ１０１から順次出力される位相差信号ＰＣの不要な周波数帯域の成分を除去して、周波数制御信号ＮとしてＤＣＯ１０３に出力する。
【０００７】
ＤＣＯ１０３は、この周波数制御信号Ｎを入力として、周波数制御信号Ｎに応じた発振周波数のデジタル信号φoを径全体の出力信号として出力すると共に、カウンタ１０４にもこのデジタル信号φoをフィードバック制御用のＤＣＯ出力信号として供給する。
【０００８】
カウンタ１０４は、一定周波数ｆの基本クロック信号によりＤＣＯ出力信号のカウントが行われる。
【０００９】
上記構成により、図６に示す従来のデジタルＰＬＬ回路１００の動作について簡単に説明する。
【００１０】
まず、ＤＰＣ１０１には、外部からの基準信号の入力デジタル信号φｉｎとカウンタ１０４からのカウント値ＣＮＴとが入力され、入力デジタル信号φｉｎの供給毎に、カウンタ１０４のカウント値ＣＮＴを取り込んで保持し、これを位相差信号ＰＣとしてループフィルタ１０２に出力する。
【００１１】
次に、ループフィルタ１０２により、この位相差信号ＰＣの不要な周波数帯域の成分を除去して、周波数制御信号ＮとしてＤＣＯ１０３に出力する。
【００１２】
さらに、ＤＣＯ１０３は周波数制御信号Ｎに応じた発振周波数のデジタル信号φoをカウンタ１０４に出力し、カウンタ１０４では、一定周波数ｆの基本クロック信号に基づいてデジタル信号φoのカウントを行い、カウント値ＣＮＴをＤＰＣ１０１に出力する。
【００１３】
このカウンタ１０４からのカウント値ＣＮＴ（位相出力に相当）と、入力デジタル信号φｉｎの位相とが位相比較器のＤＰＣ１０１により位相比較されて、その位相差信号ＰＣの位相差に応じて周波数制御信号Ｎを増減する。これによって、ＤＣＯ１０３の位相出力と入力デジタル信号φｉｎとの齟齬（ずれ量）を補正する。
【００１４】
即ち、そのカウント値ＣＮＴと基準信号の入力デジタル信号Φｉｎとが比較されて、それらのずれ量を示す位相差信号ＰＣにより、上記周波数制御信号Ｎを増減する。これによって、ＤＣＯ１０３からのデジタル信号φoを、カウント値ＣＮＴの分だけ分周した低い周波数の基準信号（入力デジタル信号Φｉｎ）と一致するように、ＤＣＯ１０３の発振周波数が制御されている。
【００１５】
特定の周波数帯域、例えば２．４ＧＨｚが用いられる「ＢＬＵＥＴＯＯＴＨ」規格においては、位相比較器のＤＰＣ１０１により位相比較用（参照用）の基準信号（入力デジタル信号Φｉｎ）が用いられる。この基準信号に応じた複数倍の周波数を持つ発振周波数信号をＤＣＯ１０３で発生させるためには、安定な基準発振器からの出力信号が基本クロック信号として用いられて、上述したようなカウント動作が行われる。安定な基準発振器としては、例えば移動通信用グローバルシステム（ＧＳＭ）に用いられる１３ＭＨｚのＴＣＸＯ（Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｘｔａｌ  Ｏｓｃｉｌｌａｔｏｒ）のような基準水晶発振器が用いられている。
【００１６】
カウンタ１０４では、ＤＣＯ１０３からのＤＣＯ出力信号を基本クロック信号によりカウントするという連続的な時間に関するアナログ信号を、離散的なデジタル信号に変換する一種のアナログ−デジタル変換器（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）に相当する動作を行う。このようなアナログ−デジタル変換器は、時間デジタル変換器と呼ばれ、例えば特許文献１，２に開示されている。
【００１７】
図７は、特許文献１に開示されている従来の時間デジタル変換器の要部構成例を示すブロック図である。
【００１８】
図７において、この従来の時間デジタル変換器１１０は、第１入力信号Ｓ１を順次遅延させる複数段の遅延回路１１１−１〜１１１−ｎと、基準クロック信号としての第２入力信号Ｓ２の立ち上がりエッジまたは立ち下がりエッジの遷移に基づいて、各遅延回路１１１−１〜１１１−ｎによりそれぞれ順次遅延された各第１入力信号Ｓ１の値（レベル）をそれぞれラ保持する複数のラッチ／ホールド回路１１２−１〜１１２−ｎと、第２入力信号Ｓ２の遷移タイミングにおいて各ラッチ／ホールド回路１１２−１〜１１２−ｎから出力された遅延第１入力信号Ｓ１から、基準クロック信号としての第２入力信号１周期当たりの第１入力信号Ｓ１の遅延量を示すベクトル値を検出するエッジ検出器１１３とを備えている。
【００１９】
この時間デジタル変換器１１０は、図６ではカウンタ１０４に相当し、第１入力信号Ｓ１がデジタル信号φo（ＤＣＯ出力信号）、第１入力信号Ｓ１の遅延情報（遅延値）がカウンタ１０４からのカウント値ＣＮＴに相当するものであり、この例では「ＢＬＵＥＴＯＯＴＨ」規格の帯域用に用いられる全デジタルＰＬＬ回路のデジタル位相検出器として設計されている。デジタルＰＬＬ回路において、時間デジタル変換器１１０は、位相比較器のＤＰＣ１０１への入力信号を生成するため、特に、小数部の位相を検出するために用いられており、時間デジタル変換器１１０からの出力位相情報（遅延値）は、上述した位相比較用の基準信号と比較される。
【００２０】
具体的には、図７の時間デジタル変換器１１０では、時間分解能が、インバータで構成される複数段の遅延回路１１１−１〜１１１−ｎの遅延時間によって決定され、時間デジタル変換器１１０の最大時間分解能は、各遅延回路１１１−１〜１１１−ｎの遅延時間によって決定される。例えば、テキサス州ダラスのテキサスインスツルメンツ社によって開発されたＣＯ３５．１ＣＭＯＳプロセスにより製造されたインバータにおいては遅延時間は約４０ｐｓｅｃである。この時間を一単位として、直列接続された複数段の遅延回路１１１−１〜１１１−ｎに対してＤＣＯ１０３からの第１入力信号Ｓ１が入力され、各遅延回路１１１−１〜１１１−ｎからその直前のインバータの出力よりも一単位（基準遅延量）だけ遅延された信号が出力されることによって、ＤＣＯ出力信号の位相情報を得ることができる。即ち、一単位分ずつ順次遅延されたＤＣＯ１０３からの出力信号（第１入力信号Ｓ１）は、上述したような基本クロック信号（第２入力信号Ｓ２）によってサンプリングされ、その各サンプリング値が変化した遅延段に相当する時間が位相情報（遅延値）として出力される。
【００２１】
図８は、図６の入力デジタル信号Φｉｎ（基準信号）と、時間デジタル変換器への第１入力信号Ｓ１であるＤＣＯ出力信号との各信号波形のタイミングを示すタイミングチャートである。なお、図６の入力デジタル信号Φｉｎ（基準信号）と、図７の時間デジタル変換器のエッジ検出器１１３からの出力信号とが比較される。
【００２２】
図８において、ＤＣＯ出力信号（図７の第１入力信号Ｓ１または図６のデジタル信号φo）の「１」から「０」への遷移の位置をｔ０とし、ＤＣＯ出力信号の「０」から「１」への遷移の位置をｔ１とし、基本クロック信号（図７の第２入力信号Ｓ２）によるサンプリングにより検出された遅延ＤＣＯ出力信号の立ち上がり遷移エッジの位置をｔ２とすると、ｔ１からｔ２の期間は量子化されたＤＣＯ出力信号の立ち上がりエッジの遅延時間ΔＴｒを示し、ｔ０からｔ２の期間は遅延ＤＣＯ出力信号の立ち下がりエッジの量子化された遅延時間ΔＴｆを示している。
【００２３】
下記式（数１）に示すように、ＤＣＯ出力信号の周期Ｔνは、ΔＴｒとΔＴｆとの差の倍数として表すことができる。
【００２４】
【数１】
2008160594.tif 000003
位相検出器（時間デジタル変換器１１０）からの出力信号とΔＴｒを組み合わせるためには、ＤＣＯ出力信号の周期によって除算することにより、ΔＴｒを正規化する必要がある。正規化されたΔＴｒをεとして下記式（数２）に示している。
【００２５】
【数２】
2008160594.tif 000004
上記式中、ΔｔｒはΔＴｒ、ΔｔｆはΔＴｆである。
【００２６】
以上のようにして、ＤＣＯ出力信号の立ち上がり遷移エッジ、または立ち下がり遷移エッジと基準信号出力との時間差を検出し、その時間差（ΔＴｒまたはΔＴｆ）をデジタル信号（デジタル位相）として表すことができる。ここで得られたデジタル位相（位相情報）は、小数部のデジタル位相情報として、位相比較器のＤＰＣ１０１に入力される。
【特許文献１】米国特許第６４２９６９３号公報
【特許文献２】米国特許第６３２６８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、上記図７に示す従来の時間デジタル変換器には、以下のような問題がある。
【００２８】
上記時間デジタル変換器は、「ＢＬＵＥＴＯＯＴＨ」規格の帯域２．４ＧＨｚ用として設定されている。しかしながら、このような特定周波数の近傍帯域のみでなく、テレビジョン受信機などのような広帯域の周波数範囲、例えばＵＨＦ帯：４００ＭＨｚ〜９００ＭＨｚにより用いられる場合においては、発振器に課される発振周波数範囲についても同程度必要となる。したがって、デジタル位相検出器（時間デジタル変換器）への入力周波数が高い場合には、１周期に必要とされる時間が短いため、少ない段数の遅延回路によって位相検出を実現することができる。一方、デジタル位相検出器への入力周波数が低い場合に安定な動作を実現するためには、その１周期分の時間を保障するために、多くの段数の遅延回路が必要とされる。このため、全体の回路構成としては、低い入力周波数に対しても安定な動作を確保して全発振周波数範囲を補償するために、必要な遅延回路の段数が多く相当なものとなる。
【００２９】
しかしながら、入力周波数が高い場合には、必要とされる遅延回路の段数は少なくてよいため、通常動作に必要ではない遅延回路まで動作するという問題がある。例えば、１段当たりの遅延回路の遅延時間を５０ｐｓｅｃとした場合、デジタル位相検出器への入力周波数が１ＧＨｚであれば、２０段の遅延回路により実現可能である。これに対して、入力周波数が４００ＭＨｚであれば、５０段の遅延回路が必要となる。広帯域の周波数範囲において安定な動作を実現するためには、入力周波数が低い場合に合わせて遅延回路が動作することを保障するべきであるため、高い周波数の信号が入力された場合にも５０段の遅延回路が動作することとなり、その消費電力を無視することはできない。さらに、入力周波数が高いほど、遅延回路１段当たりの動作に必要とされる消費電力が増大するため、回路全体としての消費電力も問題となる。
【００３０】
このためには、入力周波数に応じて遅延回路が生成する遅延時間を変化させるという方法も考えられるが、一般的に遅延時間を大きくすると量子化ノイズ成分が増大するという問題がある。量子化ノイズ成分の増大は、ＤＣＯ出力信号の位相雑音性能に弊害をもたらすことを意味する。したがって、ＤＣＯの発振周波数に応じて遅延時間を変化させる方法は、適切な課題解決方法ではない。
【００３１】
本発明は、上記従来の問題を解決するもので、広帯域の周波数範囲に対応可能で、量子化ノイズ成分を増大させることなく低消費電力化を図ることができる時間デジタル変換装置、これを用いたデジタル位相同期ループ装置および、これを信号発生部に用いた受信機を提供することを目的とする。
【課題を解決するための手段】
【００３２】
本発明の時間デジタル変換装置は、第１入力信号を順次遅延させる複数段の遅延手段と、  第２入力信号の立ち上がりエッジまたは立ち下がりエッジに基づいて、該遅延手段のそれぞれにより遅延された第１入力信号をそれぞれラッチする複数のラッチ／ホールド手段と、  該第２入力信号の遷移タイミングにおいて該ラッチ／ホールド手段からそれぞれ出力された遅延第１入力信号の各値から、該第２入力信号１周期当たりの該第１入力信号の遅延情報を検出するエッジ検出手段と、該第１入力信号の入力周波数に対応した第３入力信号を用いて、動作する遅延手段の段数を調整する遅延段数調整手段とを有するものであり、そのことにより上記目的が達成される。
【００３３】
また、好ましくは、本発明の時間デジタル変換装置における第３入力信号は、前記第１入力信号の発振周波数を制御するためのデジタル信号かまたは、外部から入力されるデジタル信号である。
【００３４】
さらに、好ましくは、本発明の時間デジタル変換装置における遅延段数調整手段は、前記第１入力信号の発振周波数を制御するデジタル信号のビット値の変化または、前記外部から入力されるデジタル信号のビット値の変化に応じて動作する遅延手段の段数を調整する。
【００３５】
さらに、好ましくは、本発明の時間デジタル変換装置における遅延段数調整手段は、前記複数段の遅延手段からの出力をそれぞれオンオフ制御する複数のスイッチ手段を有する。
【００３６】
さらに、好ましくは、本発明の時間デジタル変換装置における複数段の遅延手段は、直列接続された複数の反転回路から構成されている。
【００３７】
さらに、好ましくは、本発明の時間デジタル変換装置におけるラッチ／ホールド手段は、Ｄ型フリップフロップから構成されている。
【００３８】
さらに、好ましくは、本発明の時間デジタル変換装置における第１入力信号としてデジタル制御発振手段からの出力信号が入力され、前記第２入力信号として基本クロック信号が入力されている。
【００３９】
さらに、好ましくは、本発明の時間デジタル変換装置における遅延情報は、前記第１入力信号の遅延量を示すベクトル値である。
【００４０】
さらに、好ましくは、本発明の時間デジタル変換装置において、前記外部から入力されるデジタル信号は、前記第１入力信号の発振周波数を制御するための内部デジタル信号とは別のデジタル信号であって、該第１入力信号の発振周波数を制御するためのデジタル信号である。
【００４１】
さらに、好ましくは、本発明の時間デジタル変換装置における複数のスイッチ手段はそれぞれ、前記デジタル信号のビット列の各ビット毎にそれぞれオンオフ制御される。
【００４２】
本発明のデジタル位相同期ループ装置は、本発明の上記時間デジタル変換装置と、前記第３入力信号と該時間デジタル変換装置からの出力信号との差をデジタル値として出力するデジタル位相周波数比較手段と、該デジタル位相周波数比較手段からの出力信号から必要な帯域のみを通過させるループフィルタ手段と、該ループフィルタ手段からの出力信号に応じて所定の発振周波数になるように前記第１入力信号を発振出力するデジタル制御発振手段とを有するものであり、そのことにより上記目的が達成される。
【００４３】
また、好ましくは、本発明のデジタル位相同期ループ装置におけるデジタル位相周波数比較手段は、前記第３入力信号と前記時間デジタル変換装置からの出力信号とを減算処理する減算処理回路と、減算処理した信号を保持するラッチ回路を有している。
【００４４】
さらに、好ましくは、本発明のデジタル位相同期ループ装置におけるループフィルタ手段はデジタルローパスフィルタ手段を有している。
【００４５】
さらに、好ましくは、本発明のデジタル位相同期ループ装置におけるデジタル制御発振手段は、２値制御を可能とする複数のバラクタ容量を有している。
【００４６】
本発明の受信機は、基準信号を参照してこれと同一または異なる発振周波数信号を得るための本発明の上記デジタル位相同期ループ装置を信号発生部に用いたものであり、そのことにより上記目的が達成される。
【００４７】
上記構成により、以下に、本発明の作用について説明する。
【００４８】
本発明の時間デジタル変換装置では、発振周波数制御信号の第３入力信号を用いて入力周波数に応じて動作する遅延回路の段数を調整可能とする遅延段数調整手段が設けられている。このように、入力周波数に応じて動作する遅延回路の段数が調整されるため、低い入力周波数に対しても安定な動作を確保可能な複数段数の遅延回路を設けて、高い入力周波数に対しては必要な段数の遅延回路だけを動作させることが可能となる。したがって、広帯域の周波数範囲に対応しながらも、系全体の低消費電力化を図ることが可能となる。
【００４９】
例えば、発振周波数を制御するデジタル信号である周波数制御信号を利用して、スイッチング回路などの複数の切換回路によって、必要な段数の遅延回路が動作するようにオンオフ制御することが可能となる。また、外部から制御信号（デジタル信号）を入力することにより、必要な段数の遅延回路が動作するようにオンオフ制御することも可能となる。
【００５０】
複数のスイッチ手段はそれぞれ、デジタル信号のビット値の変化をサーモメータコードとして出力することによりそれぞれオンオフ制御されるため、複数のスイッチ手段を簡単にオンオフ制御できて、ＤＣＯの発振周波数を制御する周波数制御信号に応じて複数段の遅延回路の動作範囲を容易に繰り替えることが可能となる。
【発明の効果】
【００５１】
以上により、本発明によれば、入力周波数に応じて、動作させる遅延回路の段数を調整することができる。これによって、入力周波数が低い場合にも安定した動作が可能な段数の遅延回路を設けて、入力周波数が高い場合には必要な段数の遅延回路のみを動作させることができる。したがって、テレビジョン受信装置（受信機）などの幅広い入力周波数範囲に応じて、適切な段数の遅延回路を動作させることができ、遅延回路を安定かつ低い消費電力により動作させることができる。
【発明を実施するための最良の形態】
【００５２】
以下に、本発明の時間デジタル変換装置の実施形態１および、これを用いた本発明のデジタル位相ループ回路の実施形態２、３について、図面を参照しながら詳細に説明する。
（実施形態１）
図１は、本発明の実施形態１に係る時間デジタル変換装置の基本構成例を示す回路図である。
【００５３】
図１において、本実施形態１の時間デジタル変換器１０は、第１入力信号Ｓ１としてのＤＣＯ出力信号を順次遅延させる複数段の遅延手段としての遅延回路１１−１〜１１−ｎと、第２入力信号Ｓ２としての基本クロック信号の立ち上がりエッジまたは立ち下がりエッジに応じて、遅延回路１１−１〜１１−ｎのそれぞれにより遅延されたＤＣＯ出力信号をそれぞれラッチして保持する複数のラッチ／ホールド手段としてのラッチ／ホールド回路１２−１〜１２−ｎと、基本クロック信号の遷移タイミングにおいてラッチ／ホールド回路１２−１〜１２−ｎからそれぞれ出力された遅延したＤＣＯ出力信号から、基本クロック信号１周期当たりの遅延ＤＣＯ出力信号の遅延情報（遅延値）を検出するエッジ検出手段としてのエッジ検出器１３と、ＤＣＯの発振周波数を制御するデジタル信号である第３入力信号Ｓ３を用いて、ＤＣＯ出力信号の入力周波数に応じて、動作する遅延手段の段数を調整する遅延段数調整手段としてのスイッチング回路１４−１〜１４−ｎとを備えている。
【００５４】
遅延回路１１−１〜１１−ｎは、複数段の反転回路（インバータ）で構成されており、図示しないＤＣＯからのＤＣＯ出力信号が第１入力信号Ｓ１として伝送線路Ｌ１を通じて受信され、そのＤＣＯ出力信号が順次遅延されるようになっている。
【００５５】
ラッチ／ホールド回路１２−１〜１２−ｎは、複数段の一般的なＤ型フリップフロップ回路で構成されており、基本クロック信号が第２入力信号Ｓ２として伝送線路Ｌ２を通じて受信され、その立ち上がりエッジまたは立ち下がりエッジの遷移に応答して、各遅延回路１１−１〜１１−ｎからの各ＤＣＯ出力信号データの遅れの瞬間値（信号レベル）がラッチされて保持される。
【００５６】
エッジ検出器１３は、基本クロック信号（第２入力信号Ｓ２）の遷移タイミングにおいて各ラッチ／ホールド回路からのＤＣＯ出力信号データの遅れの瞬間値（信号レベル）から、基本クロック信号１周期辺りのＤＣＯ出力信号の遅延情報としてその遅延量を示すベクトル値（「０」から「１」の立ち上がりと「１」から「０」の立下りを区別している）が検出されてこれがデジタル値として出力される。
【００５７】
スイッチング回路１４−１〜１４−ｎは、遅延回路１１−１〜１１−ｎの段数を制御するために各遅延回路１１−１〜１１−ｎの出力をオンオフ制御する切換回路（スイッチ手段）として用いられ、ＤＣＯの発振周波数を制御するデジタル信号である第３入力信号Ｓ３が伝送線路Ｌ３を通じて受信され、ＤＣＯ出力信号の入力周波数に応じて各遅延回路１１−１〜１１−ｎの出力がオンオフ制御されている。
【００５８】
以下に、上記各構成およびその動作について、さらに詳しく説明する。
【００５９】
まず、遅延回路１１−１〜１１−ｎについて説明する。第１入力信号Ｓ１としてのＤＣＯ出力信号が、伝送線路Ｌ１を通じて１段目の遅延回路１１−１に入力されて１段分の遅延時間だけ遅れた信号（遅延値）が出力され、これが２段目の遅延回路１１−２へ入力される。この動作が繰り返されて、ｎ−１段目の遅延回路１１−（ｎ−１）に入力された信号は、ｎ−１段分の遅延時間だけ遅れた信号（遅延値）として出力され、これがｎ段目の遅延回路１１−ｎへ入力される。
【００６０】
次に、ラッチ／ホールド回路１２−１〜１２−ｎについて説明する。各遅延回路１１−１〜１１−ｎからそれぞれ出力された各信号は、ｎ個のラッチ／ホールド回路１２−１〜１２−ｎによって、伝送線路Ｌ２を通じて伝送される基本クロック信号（第２入力信号Ｓ２）の立ち上がりエッジまたは立ち下がりエッジの遷移タイミングに応答して、ＤＯＣ出力信号の遅延を表す要素ｎ個のベクトルの瞬間値としてラッチされて保持される。この遅延ベクトルの特性は、遅延回路１１−１〜１１−ｎの総数ｎ、遅延回路１段当たりの遅延時間量および基本クロック信号によるラッチ／ホールド回路１２−１〜１２−ｎによって決定される。本実施形態１では、これら直列のラッチ／ホールド回路１２−１〜１２−ｎとして、一般的なＤ型フリップフロップ回路が用いられており、基本クロック信号（第２入力信号Ｓ２）の立ち上がりエッジにおいて入力信号（ＤＣＯ出力信号）の情報がラッチされ、次の基本クロック信号（第２入力信号Ｓ２）の立ち上がりエッジが入力されるまでその状態が保持される（立ち下りエッジに応答する場合もある）。このラッチ／ホールド回路１２−１〜１２−ｎには、「Ｈｉｇｈ」と「Ｌｏｗ」の２つのレベル状態が１ビットの情報として保持され、これらがエッジ検出器１３に出力される。
【００６１】
エッジ検出器１３について詳細に説明する。このエッジ検出器１３は、図示しない２つの回路ブロックによって構成されている。第１の回路ブロックは、各遅延回路１１−１〜１１−ｎからの各出力がラッチ／ホールド回路１２−１〜１２−ｎにより基本クロック信号の立ち上がりエッジまたは立ち下がりエッジの遷移のタイミングによってそれぞれラッチされて保持された１ビット（一単位遅延時間）分の遅延情報が、サーモメータコード（２進法の例えば「１１１」を「１１１１１１１１」の「１」が８つとして表す）として出力されるように構成されている。また、第２の回路ブロックにおいては、そのサーモメータコードが１ビット（一単位遅延時間）の時間により除算されるように構成されている。第１の回路ブロックによって、ＤＣＯ出力信号の周波数１周期分と実際の遅延時間とが、各遅延回路１１−１〜１１−ｎの遅延時間により導出されて、その信号がサーモメータコードとして出力されることによって、ある状態のＤＣＯ出力信号周波数の周期と実際の遅延時間とを、「Ｈｉｇｈ」と「Ｌｏｗ」という状態によって認識することが可能となる。また、第２の回路ブロックによって、この１ビット（一単位遅延時間）の時間情報が除算回路により除算されることによって、ＤＣＯ出力信号の周波数１周期当たりの遅延時間（遅延量）をデジタル信号として出力させることが可能となる。
【００６２】
スイッチング回路１４−１〜１４−ｎについて説明する。ＤＣＯ出力信号の周波数が変化する場合、即ち、遅延回路１１−１に入力される信号の周波数が変化する場合には、伝送線路Ｌ３を介して伝播される周波数制御信号（ＤＣＯの発振周波数を制御するデジタル信号の第３入力信号Ｓ３）に応じて各遅延回路からの出力をオンオフ制御するスイッチング回路１２−１〜１２−ｎによって、必要な段数の遅延回路だけが動作するようにオンオフ制御される。この場合の周波数制御信号（ＤＣＯの発振周波数を制御するデジタル信号の第３入力信号Ｓ３）は、ＤＣＯ出力信号としてＤＣＯから所定の発振周波数の信号を出力させるための制御信号であるため、基準信号（ＤＰＣ入力信号）と第３入力信号Ｓ３とは両者が異なる周波数となるような制御状態は、基本的にこのシステム内には存在しない。第３入力信号Ｓ３は、周波数が同一かまたは異なる第１入力信号Ｓ１（ＤＣＯ出力信号）の入力周波数に対応した信号である。したがって、第１入力信号Ｓ１であるＤＣＯ出力信号の周波数に応じて遅延回路の動作を制御することができるため、広帯域の周波数範囲においても低消費電力化を実現することができる。
【００６３】
スイッチング回路１４−１〜１４−ｎがそれぞれ、デジタル信号のビット値の変化をサーモメータコードとして出力することによりそれぞれオンオフ制御することができる。これによれば、スイッチング回路１４−１〜１４−ｎを簡単に順次オンオフ制御できて、ＤＣＯの発振周波数を制御する周波数制御信号（第３入力信号Ｓ３）のビット値の変化に応じて複数段の遅延回路１１−１〜１１−ｎの動作範囲を容易に切り換えることができるようになる。
【００６４】
この周波数制御信号（ＤＣＯの発振周波数を制御するデジタル信号の第３入力信号Ｓ３）のビット列によりオンオフ制御されるスイッチング回路１４−１〜１４−ｎによって、各遅延回路はｎ段目から順番にオフされるかまたは、各遅延回路は１段目から順番にオンされる。
【００６５】
ここで、本実施形態１の時間デジタル変換器１０における遅延回路１１−１〜１１−ｎとその出力をオンオフ制御するスイッチング回路１４−１〜１４−ｎの構成について、さらに具体的に説明する。
【００６６】
図２は、図１の時間デジタル変換回路１０における遅延回路およびその段数をオンオフ制御するスイッチング回路の構成例を示す回路図である。なお、図２では、１段分の遅延回路１１−１およびそのスイッチング回路１４−１とを示しているが、この時間デジタル変換回路１０においては、図１のように複数段の遅延回路１１−１〜１１−ｎおよびそのスイッチング回路１４−１〜１４−ｎが設けられている。
【００６７】
図２において、遅延回路１１−１であるインバータには、ＤＣＯ出力信号（第１入力信号Ｓ１）が伝送線路Ｌ１を介して入力されている。遅延回路１１−１〜１１−ｎの段数を制御するスイッチング回路１４−１〜１４−ｎはそれぞれ、段数制御用インバータ１４ａおよび１４ｂとスイッチング素子１４ｃ（Ｐ型ＦＥＴ）および１４ｄ（Ｎ型ＦＥＴ）とを有しており、周波数制御信号（ＤＣＯの発振周波数を制御するデジタル信号Ｓ３）が段数制御用インバータ１４ａに伝送線路Ｌ３を介して入力されている。段数制御用インバータ１４ａの出力端は段数制御用インバータ１４ｂの入力端およびスイッチング素子１４ｃの制御端子にそれぞれ接続され、段数制御用インバータ１４ｂの出力端はスイッチング素子１４ｄの制御端子に接続されている。
【００６８】
伝送線路Ｌ３を介して段数制御用インバータ１４ａに入力される周波数制御信号（ＤＣＯの発振周波数を制御するデジタル信号Ｓ３）は、ＤＣＯ出力信号（第１入力信号Ｓ１）が所望の周波数になるように制御している。よって、周波数制御信号（ＤＣＯの発振周波数を制御するデジタル信号Ｓ３）により、入力周波数に応じて必要な段数の遅延回路だけが動作するように、それぞれのスイッチング素子１４ｃおよび１４ｄが共にオンオフ制御される。
【００６９】
周波数制御信号が「Ｈｉｇｈ」状態の場合には、スイッチング素子１４ｃおよび１４ｄが共にオン状態となるため、遅延回路１１−１から信号が出力される。また、周波数制御信号が「Ｌｏｗ」状態の場合には、スイッチング素子１４ｃおよび１４ｄが共にオフ状態となるため、遅延回路１１−１からは信号が出力されない。
【００７０】
例えば、１段当たりの遅延回路の遅延時間を５０ｐｓｅｃとした場合、時間デジタル変換装置１０への入力周波数が１ＧＨｚであれば、２０段の遅延回路を動作させるようにスイッチング回路がオンオフ制御される。また、入力周波数が４００ＭＨｚであれば、５０段の遅延回路を動作させるようにスイッチング回路がオンオフ制御される。
（実施形態２）
図３は、本発明の実施形態２に係る位相同期ループ（ＰＬＬ）回路の概略構成例を示すブロック図である。
【００７１】
図３において、本実施形態２の位相同期ループ（ＰＬＬ）回路２０は、第１入力信号Ｓ１としてのＤＣＯ出力信号の発信周波数を制御するデジタル信号の第３入力信号Ｓ３（基準信号）と時間デジタル変換装置１０からの出力信号Ｓ４との差をデジタル値として出力するデジタル位相周波数比較手段（デジタル位相周波数比較器）であるＤＰＣ２１と、ＤＰＣ２１からの出力信号から必要な帯域のみを通過させるループフィルタ手段としてのループフィルタ２２と、ループフィルタ２２からの出力信号（発振周波数制御信号Ｎ）に応じて所定の発振周波数でＤＣＯ出力信号（第１入力信号Ｓ１）を発振出力するデジタル制御発振手段（デジタル制御発振器）であるＤＣＯ２３と、ＤＣＯ出力信号（第１入力信号Ｓ１）が入力されて出力信号Ｓ４をＤＰＣ２１に出力する本実施形態１の時間デジタル変換器１０とが、閉ループ状に接続されて構成されている。
【００７２】
ＤＰＣ２１は、例えばラッチ回路によって構成されており、ＤＣＯ２３の発振周波数を制御する周波数制御信号である第３入力信号Ｓ３と、時間デジタル変換器１０からの出力信号Ｓ４とが入力されて両者が比較され、両者の信号が減算処理されてその差がラッチ回路に保持された後にデジタル値として出力される。
【００７３】
ループフィルタ２２は、デジタルローパスフィルタによって構成されており、一般的なＩＩＲデジタルフィルタを用いて構成されている。このループフィルタ２２では、ＤＰＣ２１から順次出力される信号から不要な周波数帯域の成分が除去されて、必要な帯域の信号のみが通過される。
【００７４】
ＤＣＯ２３は、従来のアナログ制御発振器に比べて、発振周波数をデジタル信号で制御することが特長であり、具体的には複数のバラクタ容量を２値制御することによって実現されている。ループフィルタ２２からの出力信号は、ＤＣＯ２３の発振周波数を制御する発振周波数制御信号Ｎとして用いられ、この周波数制御信号Ｎを受けてＤＣＯ２３から所定の発振周波数で第１入力信号Ｓ１（ＤＣＯ出力信号）が発振出力される。ＤＣＯ２３から出力された第１入力信号Ｓ１は、ＰＬＬ回路からの出力信号となると共に、フィードバックループへ伝達されて時間デジタル変換器１０に入力される。
【００７５】
時間デジタル変換器１０では、ＤＣＯ２３の発振周波数を制御する周波数制御信号（デジタル信号Ｓ３）により、時間デジタル変換器１０への入力周波数に応じた必要な遅延回路の段数が決定される。時間デジタル変換器１０からの出力信号Ｓ４は、デジタル信号として位相周波数比較器であるＤＰＣ２１に入力され、ＤＰＣ２１で周波数制御信号Ｓ３と比較することによって、微少な発振周波数の齟齬が補正される。
【００７６】
以上により、本実施形態２の位相同期ループ（ＰＬＬ）回路２０によれば、入力周波数に対して適切な段数の遅延回路が動作することになって、特に、入力周波数が高い場合の消費電力を効率的に削減することができる。
（実施形態３）
図４は、本発明の実施形態３に係る位相同期ループ（ＰＬＬ）回路の概略構成例を示すブロック図である。
【００７７】
図４において、本実施形態３の位相同期ループ（ＰＬＬ）回路３０は、第１入力信号Ｓ１としてのＤＣＯ出力信号の発信周波数を制御するデジタル信号Ｓ３（基準信号）と時間デジタル変換装置１０’からの出力信号Ｓ４’との差をデジタル値として出力するデジタル位相周波数比較手段（デジタル位相周波数比較器）であるＤＰＣ２１と、ＤＰＣ２１からの出力信号から必要な帯域のみを通過させるループフィルタ手段としてのループフィルタ２２と、ループフィルタ２２からの出力信号に応じて所定の発振周波数でＤＣＯ出力信号（第１入力信号Ｓ１）を発振出力するデジタル制御発振手段（デジタル制御発振器）であるＤＣＯ２３と、ＤＣＯ出力信号（第１入力信号Ｓ１）が入力されて出力信号Ｓ４’をＤＰＣ２１に出力する時間デジタル変換器１０’とが、閉ループ状に接続されて構成されている。
【００７８】
上記実施形態２の位相同期ループ（ＰＬＬ）回路２０では、時間デジタル変換器１０に対してＤＣＯ２３の発振周波数を制御する周波数制御信号である第３入力信号Ｓ３が入力されて必要な遅延回路の段数が決定されていたが、本実施形態３の位相同期ループ（ＰＬＬ）回路３０では、時間デジタル変換器１０’に対して外部からデジタル信号の外部入力信号Ｓ３’が入力されており、この外部入力信号Ｓ３’によって必要な遅延回路の段数が決定されている。なお、切換スイッチなどを介してこの外部入力信号Ｓ３’と上記実施形態２の第３入力信号Ｓ３とを切換自在に構成しておき、通常は、第３入力信号Ｓ３側を時間デジタル変換器１０の入力とし、必要時に、外部入力信号Ｓ３’を、時間デジタル変換器１０への入力として選択可能としてもよい。
【００７９】
この位相同期ループ（ＰＬＬ）回路３０では、図３に示す位相同期ループ（ＰＬＬ）回路２０の場合と同様に、発振周波数を制御する周波数制御信号Ｓ３がＤＰＣ２１に入力され、ループフィルタ２２によって必要な帯域の信号のみが通過される。ループフィルタ２２からの出力信号は、ＤＣＯ２３の発振周波数を制御する周波数制御信号Ｎとなり、この周波数制御信号Ｎを受けてＤＣＯ２３から所定の発振周波数の出力信号（第１入力信号Ｓ１としてのＤＣＯ出力信号）を発振出力する。このＤＣＯ出力信号は系全体の出力となると共に、フィードバックループへと伝達されて、時間デジタル変換器１０’の第１入力信号Ｓ１として入力される。
【００８０】
以上により、本実施形態３の位相同期ループ（ＰＬＬ）回路３０によれば、外部からの外部入力信号Ｓ３’によって、必要な段数の遅延回路のみが動作するようにオン制御することができる。例えば、ＤＣＯ２３の発振周波数を制御する周波数制御信号に対して何らかの要因が影響することによって、所望の発振周波数から齟齬が生じることが考えられる。このような場合に、本来はフィードバックループを介して発振周波数が補正されるのであるが、本実施形態３の位相同期ループ（ＰＬＬ）回路３０では外部からの外部入力信号Ｓ３’を用いて発振周波数を補正することができる。
【００８１】
次に、本発明の実施形態２、３に係る位相同期ループ（ＰＬＬ）回路におけるＤＣＯ出力信号（第１入力信号Ｓ１）の発振周波数と周波数制御信号（第３入力信号Ｓ３，Ｓ３’）と遅延回路の動作段数との関係について説明する。
【００８２】
図５は、本発明の実施形態２、３のＤＣＯ出力信号（第１入力信号Ｓ１）の発振周波数と周波数制御信号（第３入力信号Ｓ３，Ｓ３’）と遅延回路の動作段数の関係について説明するための図である。
【００８３】
図５に示すように、ＤＣＯ出力信号（第１入力信号Ｓ１）の発振周波数が増大するにつれて、周波数制御信号（第３入力信号Ｓ３、Ｓ３’）のビット数が増える。周波数制御信号（第３入力信号Ｓ３、Ｓ３’）のビット数は、用いられる基本クロック信号（第２入力信号Ｓ２）の周波数によって変化するため、ビット数の絶対値は用いられる水晶発振器に依存する。
【００８４】
しかしながら、ＤＣＯ出力信号（第１入力信号Ｓ１）の発振周波数が低い場合には低ビットの周波数制御信号（第３入力信号Ｓ３、Ｓ３’）により制御が行われ、ＤＣＯ出力信号（第１入力信号Ｓ１）の発振周波数が高い場合には高ビットの周波数制御信号（第３入力信号Ｓ３、Ｓ３’）により制御が行われる。このような周波数制御信号（第３入力信号Ｓ３、Ｓ３’）の特性を利用して、本発明の時間デジタル変換装置１０，１０’における遅延回路の動作段数が変化するように制御されている。したがって、ＤＣＯ出力信号（第１入力信号Ｓ１）の高い発振周波数の信号を発振させる場合には、発振周波数の１周期が短いため、遅延回路の動作段数を少なくすることによって、低消費電力化を図ることができる。また、ＤＣＯ出力信号（第１入力信号Ｓ１）の低い発振周波数の信号を発振させる場合には、発振周波数の１周期が長いため、遅延回路の動作段数を多くすることによって、安定して動作させることができる。
【００８５】
スイッチング回路１４−１〜１４−ｎは、外部から入力されるデジタル信号（第３入力信号Ｓ３’）のビット値の変化に応じて、動作する遅延回路１１−１〜１１−ｎの段数を調整可能とする。このビット値の変化と遅延回路１１−１〜１１−ｎの段数調整については、第３入力信号Ｓ３’の１ビットが１つのスイッチング回路にそれぞれ入力されてオンオフ制御するものである。
【００８６】
従来は、周波数範囲が広帯域である場合、入力周波数によって必要な遅延回路の段数が異なり、また、周波数によっては必要がない遅延回路まで動作することになり、低消費電力化を図る上で問題となっていたが、上記実施形態１〜３によれば、ＤＣＯ２３の発振周波数を制御する基準信号の第３入力信号Ｓ３、または、遅延回路の段数を制御する外部入力信号Ｓ３’を用いて、入力周波数に応じて動作する遅延回路１１−１〜１１−ｎの段数を適切に切り替えるスイッチング回路１４−１〜１４−ｎを備えており、入力周波数の周期に応じて必要な段数の遅延回路だけが動作することになる。このため、広帯域の周波数範囲に対応しながらも系全体の低消費電力化を図ることが可能となり、特に高い入力周波数において低消費電力化を効率的に図ることができる。これによって、広帯域の周波数範囲に対応可能で、従来のように量子化ノイズ成分を増大させることなく低消費電力化を効率よく図ることができる。
【００８７】
なお、上記実施形態１〜３では、特に説明しなかったが、ＤＣＯ出力信号の第１入力信号Ｓ１を順次遅延させる複数段の遅延回路１１−１〜１１−ｎと、基準クロック信号の第２入力信号Ｓ２の立ち上がりエッジまたは立ち下がりエッジに基づいて、遅延回路１１−１〜１１−ｎのそれぞれにより遅延された第１入力信号Ｓ１をそれぞれラッチする複数のラッチ／ホールド回路１２−１〜１２−ｎと、この第２入力信号Ｓ２の遷移タイミングにおいてラッチ／ホールド回路１２−１〜１２−ｎからそれぞれ出力された、遅延した第１入力信号Ｓ１の各値（信号レベル）から、第２入力信号Ｓ２の１周期当たりの第１入力信号Ｓ１の遅延値を検出するエッジ検出器１３と、第１入力信号Ｓ１の入力周波数に対応した第３入力信号Ｓ３またはＳ３’を用いて、動作する遅延回路１１−１〜１１−ｎの直列段数を調整するスイッチング回路１４−１〜１４−ｎとを有していれば、広帯域の周波数範囲に対応可能で、量子化ノイズ成分を増大させることなく低消費電力化を図ることができる本発明の目的を達成することができる。
【００８８】
以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００８９】
本発明は、デジタル位相同期ループ(Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の位相周波数検出部に用いられる時間デジタル変換装置、これを用いたデジタル位相同期ループ装置および受信機に関し、特に、小数部の位相周波数検出器（ｆｒａｃｔｉｏｎａｌ  ｐｈａｓｅ  ｄｅｔｅｃｔｏｒ；フラクショナル・フェイズ・ディテクタ）として用いられる時間デジタル変換装置、これを用いたデジタル位相同期ループ装置および、これを信号発生部に用いた受信機の分野において、入力周波数に応じて、動作させる遅延回路の段数を調整することができる。これによって、入力周波数が低い場合にも安定した動作が可能な段数の遅延回路を設けて、入力周波数が高い場合には必要な段数の遅延回路のみを動作させることができる。したがって、テレビジョン受信装置などの幅広い入力周波数範囲に応じて、適切な段数の遅延回路を動作させることができ、遅延回路を安定かつ低い消費電力により動作させることができる。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施形態１に係る時間デジタル変換装置の基本構成例を示す回路図である。
【図２】図１の時間デジタル変換回路における遅延回路およびその段数をオンオフ制御するスイッチング回路の構成例を示す回路図である。
【図３】本発明の実施形態２に係る位相同期ループ（ＰＬＬ）回路の概略構成例を示すブロック図である。
【図４】本発明の実施形態３に係る位相同期ループ（ＰＬＬ）回路の概略構成例を示すブロック図である。
【図５】本発明の実施形態２、３のＤＣＯ出力信号の発振周波数と周波数制御信号と遅延回路の動作段数の関係について説明するための図である。
【図６】従来の一般的なデジタルＰＬＬ回路の要部構成例を示すブロック図である。
【図７】従来の時間デジタル変換器の要部構成例を示すブロック図である。
【図８】図６の入力デジタル信号Φｉｎ（基準信号）と、時間デジタル変換器への第１入力信号Ｓ１であるＤＣＯ出力信号との各信号波形のタイミングを示すタイミングチャートである。
【符号の説明】
【００９１】
１０，１０’  ３０では、時間デジタル変換器（時間デジタル変換装置）
１１−１〜１１−ｎ  遅延回路（遅延手段）
１２−１〜１２−ｎ  ラッチ／ホールド回路（ラッチ／ホールド手段）
１３  エッジ検出器（エッジ検出手段）
１４−１〜１４−ｎ  スイッチング回路（スイッチ手段）
２０，３０  位相同期ループ（ＰＬＬ）回路（位相同期ループ装置）
Ｓ１  ＤＣＯ出力信号（第１信号）
Ｌ１  ＤＣＯ出力信号の伝送線路
Ｓ２  基準クロック信号（第２信号）
Ｌ２  基準クロック信号の伝送線路
Ｓ３  周波数制御信号
Ｓ３’  遅延回路の段数を制御する外部入力信号
Ｌ３  周波数制御信号の伝送線路
Ｓ４  基本クロック信号１周期辺りのＤＣＯ出力信号の遅延量を示すベクトル値（デジタル値）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図７】
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