(57)【要約】【課題】強誘電体記憶装置の信頼性試験にかかる時間を低減する。また、信頼性を向上させる。また、製造コストを低減する。【解決手段】複数の半導体チップＣＨと、試験用チップＴＣＨと、前記試験用チップと半導体チップとを接続し、前記半導体チップ間に配置された配線Ｌ１、Ｌ２ｘ、Ｌ２ｙと、を有する半導体ウエハＷの、前記半導体チップを、強誘電体メモリセルアレイと、試験回路とを有するよう構成し、前記試験回路を、前記試験用チップから前記配線を介して印加される信号によって駆動されるよう構成する。また、前記試験回路を、複数の冗長救済用のメモリセルおよび前記疲労試験の結果を記憶する記憶回路を有するよう構成し、不良と判断された強誘電体メモリセル数が冗長用のメモリセル数を越えた場合に不良判定を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップと、
試験用チップと、
前記試験用チップと半導体チップとを接続し、前記半導体チップ間に配置された配線と、を有し、
前記半導体チップは、強誘電体メモリセルアレイと、試験回路とを有し、
前記試験回路は、前記試験用チップから前記配線を介して印加される信号によって駆動されることを特徴とする半導体ウエハ。
【請求項２】
前記試験回路は、
全アドレス選択回路を有し、全アドレスを選択し、一括して強誘電体メモリセルに書き込み動作を行うことを特徴とする請求項１記載の半導体ウエハ。
【請求項３】
前記試験回路は、前記書き込み動作を繰り返し行うことによる疲労試験を行うことを特徴とする請求項２記載の半導体ウエハ。
【請求項４】
前記試験回路は、前記強誘電体メモリセルを順次読み出すための回路を有することを特徴とする請求項２又は３記載の半導体ウエハ。
【請求項５】
前記試験回路は、前記疲労試験により不良と判断された強誘電体メモリセル数を数えるカウント回路を有することを特徴とする請求項３又は４記載の半導体ウエハ。
【請求項６】
前記試験回路は、前記疲労試験の結果を記憶する記憶回路を有することを特徴とする請求項５記載の半導体ウエハ。
【請求項７】
前記試験回路は、複数の冗長救済用のメモリセルおよび前記疲労試験の結果を記憶する記憶回路を有し、前記疲労試験の不良判定は、前記不良と判断された強誘電体メモリセル数が冗長用のメモリセル数を越えた場合になされることを特徴とする請求項５記載の半導体ウエハ。
【請求項８】
前記試験用チップには、ＴＥＧが配置されていることを特徴とする請求項１乃至７のいずれか一項記載の半導体ウエハ。
【請求項９】
請求項１乃至８のいずれか一項記載の半導体ウエハから切り出された半導体チップを有することを特徴とする強誘電体記憶装置。
【請求項１０】
請求項９記載の強誘電体記憶装置を有することを特徴とする電子機器。
【請求項１１】
複数の半導体チップと、
試験用チップと、
前記試験用チップと半導体チップとを接続し、前記半導体チップ間に配置された配線と、を有する半導体ウエハの、
前記半導体チップに形成され、強誘電体メモリセルアレイと、試験回路を有する強誘電体記憶装置の試験方法であって、
前記試験用チップから前記配線を介して前記試験回路を駆動することにより複数の半導体チップ中の前記強誘電体メモリセルアレイを一括して試験することを特徴とする強誘電体記憶装置の試験方法。
【請求項１２】
前記試験回路は、
全アドレス選択回路を有し、全アドレスを選択し、一括して強誘電体メモリセルに書き込み動作を行い、前記書き込み動作を繰り返し行うことによる疲労試験を行うことを特徴とする請求項１１記載の強誘電体記憶装置の試験方法。
【請求項１３】
前記試験回路は、前記強誘電体メモリセルを順次読み出すための回路と、前記強誘電体メモリの読み出しデータを所定のデータと比較する回路とを有し、前記強誘電体メモリセルの読み出しデータが所定のデータと異なる場合に不良と判断することを特徴とする請求項１１又は１２記載の強誘電体記憶装置の試験方法。
【請求項１４】
前記試験回路は、カウント回路を有し、不良と判断された強誘電体メモリセル数を数えることを特徴とする請求項１３記載の強誘電体記憶装置の試験方法。
【請求項１５】
前記強誘電体メモリセルアレイは、複数の冗長救済用のメモリセルを有し、
前記試験回路は、前記疲労試験の結果を記憶する記憶回路を有し、前記不良と判断された強誘電体メモリセル数が冗長用のメモリセル数を越えた場合に、前記記憶回路に所定のデータを記憶することを特徴とする請求項１４記載の強誘電体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハ、強誘電体記憶装置、電子機器および強誘電体記憶装置の試験方法に関する。
【背景技術】
【０００２】
一般に、半導体記憶装置の信頼性試験には長時間を要する。特に、強誘電体記憶装置は、強誘電体の持つ分極現象を利用してデータを書き込み／読み出しするものであるため、その品質の保証には、分極量についての試験が欠かせない。
【０００３】
この試験は、ファティーグ（疲労特性）試験と呼ばれ、書き込み又は読み出し動作を所定の回数繰り返すことによって強誘電体にストレスを与え、その後も、正常な動作をするか否かを試験するものである。
【０００４】
しかしながら、強誘電体記憶装置の書き込み（読み出し）回数の保証は、例えば１０12回のオーダーであり、１サイクル数百ｎｓのオーダーで動作させても、１ビットあたり数十年単位の時間が必要である。さらに、メガビットクラスの記憶装置において、すべてのビットの疲労試験を行うには、計り知れない時間が必要である。
【０００５】
また、かかる信頼性試験は、半導体チップをパッケージした後に行なわれることも多い。よって、信頼性試験で不良と判定される半導体チップまでパッケージされ、製造コストの増加を招いていた。さらに、試験結果のフィードバックにも時間を要するため、例えば、製造プロセスが是正されないまま大量の不良チップを製造してしまう恐れがある。
【０００６】
そこで、半導体ウエハ状態で試験を行うため、プローブカードを用いて１チップ（または２〜４チップ）毎に試験を行うなどの工夫もなされているが、信頼性試験にかかる時間の低減には限界があった。
【０００７】
なお、信頼性試験にかかる従来技術として、例えば、下記特許文献１〜３に示すものがあり、下記特許文献１には、不揮発性記憶装置のデータ保持特性の改善に関する技術が開示されている。また、下記特許文献２および３には、強誘電体メモリセルの劣化をテストする技術が開示されている。
【特許文献１】特開平９−８２７７２号公報
【特許文献２】特開２００３−２４９０７４号公報
【特許文献３】特開２００３−３０８７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、信頼性試験にかかる時間を低減できる強誘電体記憶装置およびその試験方法等を提供することにある。また、強誘電体記憶装置の信頼性を向上させることにある。また、強誘電体記憶装置の製造コストを低減することにある。
【課題を解決するための手段】
【０００９】
（１）本発明に係る半導体ウエハは、複数の半導体チップと、試験用チップと、前記試験用チップと半導体チップとを接続し、前記半導体チップ間に配置された配線と、を有し、前記半導体チップは、強誘電体メモリセルアレイと、試験回路とを有し、前記試験回路は、前記試験用チップから前記配線を介して印加される信号によって駆動される。
【００１０】
かかる構成によれば、ウエハ状態で複数の半導体チップを一括して試験することができる。よって、試験（例えば、信頼性試験）にかかる時間を低減できる。
【００１１】
例えば、前記試験回路は、全アドレス選択回路を有し、全アドレスを選択し、一括して強誘電体メモリセルに書き込み動作を行う。かかる構成によれば、複数の半導体チップの強誘電体メモリセルアレイの一括書き込みが可能となる。
【００１２】
例えば、前記試験回路は、前記書き込み動作を繰り返し行うことによる疲労試験を行う。かかる構成によれば、ウエハ状態で、複数の半導体チップの疲労試験を一度に行うことができる。
【００１３】
例えば、前記試験回路は、前記強誘電体メモリセルを順次読み出すための回路を有する。かかる構成によれば、疲労試験後のメモリセルのデータを順次読み出すことができる。
【００１４】
例えば、前記試験回路は、前記疲労試験により不良と判断された強誘電体メモリセル数を数えるカウント回路を有する。かかる構成によれば、不良のメモリセル数を認知することができる。
【００１５】
例えば、前記試験回路は、前記疲労試験の結果を記憶する記憶回路を有する。かかる構成によれば、容易に当該半導体チップが不良であるか否かを判定することができる。
【００１６】
例えば、前記試験回路は、複数の冗長救済用のメモリセルおよび前記疲労試験の結果を記憶する記憶回路を有し、前記疲労試験の不良判定は、前記不良と判断された強誘電体メモリセル数が冗長用のメモリセル数を越えた場合になされる。かかる構成によれば、冗長救済を考慮した不良判定を行うことができる。
【００１７】
例えば、前記試験用チップには、ＴＥＧ（テスト  エレメント  グループ）が配置されていることを特徴とする。かかる構成によれば、試験用チップを有効利用することができる。
【００１８】
（２）本発明に係る強誘電体記憶装置は、上記半導体ウエハから切り出された半導体チップを有する。かかる構成によれば、試験により良否判定がなされているため、強誘電体記憶装置の信頼性を向上させることができる。また、ウエハ状態で一括して試験を行うことができるため、試験時間を短縮でき、強誘電体記憶装置の製造コストを低減することができる。
【００１９】
（３）本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、電子機器の信頼性を向上させることができる。また、電子機器の製造コストを低減することができる。
【００２０】
ここで、電子機器とは、本発明に係る強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ（Personal Handyphone System）、ＰＤＡ（Personal Digital Assistant）、電子手帳、ＩＣ（integrated circuit）カードなど、記憶装置を必要とするあらゆる装置が含まれる。
【００２１】
（４）本発明に係る強誘電体記憶装置の試験方法は、複数の半導体チップと、試験用チップと、前記試験用チップと半導体チップとを接続し、前記半導体チップ間に配置された配線と、を有する半導体ウエハの、前記半導体チップに形成され、強誘電体メモリセルアレイと、試験回路を有する強誘電体記憶装置の試験方法であって、前記試験用チップから前記配線を介して前記試験回路を駆動することにより複数の半導体チップ中の前記強誘電体メモリセルアレイを一括して試験することを特徴とする。
【００２２】
かかる方法によれば、ウエハ状態で複数の半導体チップを一括して試験することができる。よって、試験にかかる時間を低減できる。また、ウエハ状態で一括して試験を行うことができるため、試験時間を短縮でき、強誘電体記憶装置の製造コストを低減することができる。
【００２３】
例えば、前記試験回路は、全アドレス選択回路を有し、全アドレスを選択し、一括して強誘電体メモリセルに書き込み動作を行い、さらに、前記書き込み動作を繰り返し行う。かかる方法によれば、複数の半導体チップの強誘電体メモリセルアレイのいわゆる疲労試験を一括して行うことができる。
【００２４】
例えば、前記試験回路は、前記強誘電体メモリセルを順次読み出すための回路と、前記強誘電体メモリの読み出しデータを所定のデータと比較する回路とを有し、前記強誘電体メモリセルの読み出しデータが所定のデータと異なる場合に不良と判断する。かかる方法によれば、強誘電体メモリセルの良否の判定を容易に行うことができる。
【００２５】
例えば、前記試験回路は、カウント回路を有し、不良と判断された強誘電体メモリセル数を数えることを特徴とする。かかる方法によれば、不良のメモリセル数を認知することができる。
【００２６】
例えば、前記強誘電体メモリセルアレイは、複数の冗長救済用のメモリセルを有し、前記試験回路は、前記疲労試験の結果を記憶する記憶回路を有し、前記不良と判断された強誘電体メモリセル数が冗長用のメモリセル数を越えた場合に、前記記憶回路に所定のデータを記憶する。かかる構成によれば、冗長救済を考慮した不良判定を行うことができる。また、記憶回路のデータを見ることにより、容易に当該半導体チップが不良であるか否かを判定することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
（記憶装置構成）
図１は、本実施の形態の強誘電体記憶装置（半導体ウエハ）の構成を示す平面図である。図示するように、半導体ウエハＷには、複数の半導体チップＣＨが形成されている。ここで、半導体ウエハＷの略中心部には、試験用チップＴＣＨが設けられている。また、複数の半導体チップＣＨには、強誘電体記憶装置が形成される。この強誘電体記憶装置は、メモリセルアレイと、周辺回路部とを有する。メモリセルアレイは、アレイ状に配置された複数のメモリセルＭＣよりなり、各メモリセルは、ワード線ＷＬおよびビット線ＢＬの交点に配置される（図９参照）。また、周辺回路としては、例えば、ワード線制御部、プレート線制御部、ビット線制御部等、メモリセルの駆動（読み出し／書き込み）に必要な回路の他、追って詳細に説明する信頼性試験のための試験回路が配置される。
【００２８】
複数の半導体チップＣＨと、試験用チップＴＣＨとは、スクライブ領域（スクライブライン、半導体チップ間領域）ＳＡに形成された配線（幹線）Ｌ２ｘ、Ｌ２ｙおよび配線（支線）Ｌ１を介して接続されている。
【００２９】
具体的には、配線Ｌ２ｘが、半導体チップＣＨ間をｘ方向に延在している。また、配線Ｌ２ｙが、半導体チップ間をｙ方向に延在している。また、配線Ｌ２ｘと各半導体チップＣＨとは、ｙ方向に延在する配線Ｌ１で接続されている。ここでは、半導体チップＣＨの所定の領域に対して配線Ｌ１が接続されている。図１においては、各半導体チップのｘ方向に延在する上側の辺に向かって配線Ｌ１が接続されている。このように、配線することで、試験回路のレイアウトが各半導体チップにおいて同じとなり、製造し易くなる。なお、配線Ｌ１、Ｌ２ｘ、Ｌ２ｙの本数やそのレイアウトは、適宜変更可能である。また、これらの配線は、１本である必要はなく、後述するように複数本でもよい。なお、図示していないが、配線Ｌ２ｘとＬ２ｙもコンタクトホールを介して接続されている。このように、配線Ｌ１、Ｌ２ｘ、Ｌ２ｙは、２層以上で構成されている。また、これらの配線はウエハプロセスにおいて、スパッタ法やメッキ法などを用いて形成される。
【００３０】
図２に、半導体ウエハＷのスクライブ領域ＳＡの部分拡大図を示す。図示するように、４本の配線Ｌ２ｘａ〜Ｌ２ｘｄがｘ方向に延在し、半導体チップＣＨのパッドＰａ〜ＰｄとコンタクトホールＣ１ａ〜Ｃ１ｄを介して配線Ｌ１ａ〜Ｌ１ｄによって接続されている。より具体的には、試験用チップＴＣＨのパッド（図示せず）に、プローブカードのプローブ（針）を当接し、配線Ｌ１ａ〜Ｌ１ｄ、Ｌ２ｘ、Ｌ２ｙを介してパッドＰａ〜Ｐｄに必要な信号（電位）を印加する。
【００３１】
このように、本実施の形態においては、半導体チップＣＨに、信頼性試験に必要な信号分のパッドおよび試験回路を設け、試験用チップＴＣＨに形成された制御回路によりスクライブ領域ＳＡに形成された配線Ｌ１、Ｌ２ｘ、Ｌ２ｙを介して上記パッドＰａ〜Ｐｄに電位を印加することができる。即ち、複数の半導体チップ（強誘電体記憶装置）ＣＨの信頼性試験をウエハ状態で一括して行うことができる。
【００３２】
また、ウエハの略中心部に試験用チップＴＣＨを設けたので、かかる領域に、大駆動に絶え得る制御回路を設けることができ、複数の半導体チップＣＨの信頼性試験を効率的に行うことができる。
【００３３】
図３に、本実施の形態の他の強誘電体記憶装置（半導体ウエハ）の構成を示す平面図を示す。図３においては、半導体ウエハＷ上に試験用チップＴＣＨが複数設けられている。また、試験用チップＣＨは、１のマスクショット領域ＭＳ毎に設けられている。
【００３４】
このように、半導体ウエハＷ中に複数の試験用チップＴＣＨを設けることで、１の試験用チップＴＣＨで制御する半導体チップＣＨの数が低減できる。よって、半導体ウエハＷの大型化やチップサイズの縮小化に伴うウエハ当りのチップ数の増加に対応し得る。また、その製造工程上の異物の付着などにより試験用チップＴＣＨが不良となり、試験が不可能となるリスクを低減することができる。
【００３５】
さらに、マスクショット領域ＭＳ毎に試験用チップＴＣＨを設けることで、製造工程の簡略化を図ることができる。なお、１のマスクショット領域ＭＳに形成される試験用チップＴＣＨで当該マスクショット領域ＭＳに形成される半導体チップＣＨを試験しても良いし、試験用チップＴＣＨから一定の範囲の半導体チップＣＨを試験しても良い。また、図３においては、マスクショット領域ＭＳの左下端に試験用チップＴＣＨを設けたが、他の場所（例えば、マスクショット領域ＭＳの略中心部）に配置してもよい。
【００３６】
このように、本実施の形態によれば、ウエハ状態で複数の半導体チップを一括して試験することができる。よって、試験にかかる時間を低減できる。また、強誘電体記憶装置の製造コストを低減することができる。
【００３７】
特に、本実施の形態は、信頼性試験の中でも試験時間を要する疲労試験に用いて好適である。また、後述するように、疲労試験に用いられる信号数は限られている。例えば、上記パッドＰａ〜Ｐｄには、電源電位、接地電位、テストモード切替信号、およびテスト入力信号が印加される。また、テストアドレスインクリメントクロックやテスト回路リセット信号用のパッドや配線を設けてもよい。このように、４〜６本、多くても１０本程度の信号線であれば、スクライブ領域を利用して容易に引き回すことが可能である。よって、信号線の本数は１０本以下が好適である。
（試験方法）
次いで、図４〜図７を参照しながら強誘電体記憶装置（半導体ウエハ）の疲労試験方法（試験方法）を説明する。
【００３８】
図４は、本実施の形態の強誘電体記憶装置の疲労試験方法を示すフローチャートである。
【００３９】
図示するように、試験が開始（Start）Ｓ４１すると、連続書き込みシーケンスＳ４２が行われる。次いで、正常な試験用チップが有るか否か（試験用チップが動作可能であるか否か）を判断し（Ｓ４３）、動作している（Ｙｅｓ）場合には、連続読み出しシーケンス（疲労試験）Ｓ４４を行う。この後、一般試験シーケンス（ウエハ状態で行われる他の試験）Ｓ４５を行い、終了（Ｅｎｄ）Ｓ４６する。なお、試験用チップが動作していない場合（Ｓ４３：Ｎｏ）には、一般試験シーケンスＳ４５に移行する。
【００４０】
図５は、図４の連続書き込みシーケンスを示すフローチャートである。図示するように、試験用チップを選択（Ｓ５１）し、プローブカードを当接する。この際、プローブ（針）が、試験用チップのパッドに当っているか否かの接続チェックを行い（Ｓ５２、Ｓ５３）、接続している場合（Ｙｅｓ）には、書き込みテスト信号をイネーブル（Ｅｎａｂｌｅ）とし（Ｓ５４）、アドレス全選択回路をイネーブルとする（Ｓ５５）。次いで、全アドレスに対して一括して書き込み（ライト、Ｗｒｉｔｅ）処理を行い（Ｓ５６）、終了Ｓ５９する。なお、プローブが接続していない場合には、次の試験用チップＳ５７を選択する。但し、全試験用チップ（ウエハ上に試験用チップが１個の場合）には、フローを終了し、他の試験用チップが存在する場合（Ｓ５８：Ｎｏ）には、接続チェックＳ５２に戻る。
【００４１】
ここで、一括書き込みにおいては、後述するように全メモリセル（強誘電体キャパシタ）に複数回（例えば、１０9回程度）の書き込みを行う。かかる処理によりメモリセルが疲労（強誘電体キャパシタが劣化）した状態となる。なお、書き込み回数は、１０12〜１０15回を要するが、加速試験（高電位試験や高温試験など）を行うことによりその回数を低減することができる。
【００４２】
よって、この後の連続読み出しシーケンスＳ４４（図４）によって、読み出し試験が行われ、通常の読み出しを行うことができれば、疲労試験をパスしたこととなる。
【００４３】
図６は、図４の連続読み出しシーケンスを示すフローチャートである。図示するように、読み出しテスト信号をイネーブルとし（Ｓ６１）、アドレスＡ（ｎ）を初期化（ｎ＝０）する（Ｓ６２）。次いで、アドレスＡ（ｎ）を選択し（Ｓ６３）、当該アドレスのデータを読み出す（Ｓ６４）。次いで、読み出しデータが期待値（”１”又は”０”）であるかどうかを判断し（Ｓ６５）、読み出しデータが期待値と一致する場合（Ｙｅｓ）は、アドレスＡ（ｎ）がアドレスの最大値（ｍａｘ）であるか否かを判断する（Ｓ６６）。最大値でない場合（Ｎｏ）には、アドレスｎをｎ＋１とする（Ｓ６７）。次いで、ｎ＋１のアドレスを選択する（Ｓ６３）。このように、アドレスを１ずつカウントアップし、全てのメモリセルを順次読み出し、読み出しデータを判定する。アドレスが最大値になったらフローを終了（Ｓ６８）する。
【００４４】
ここで期待値とは、例えば、連続書き込みシーケンス（Ｓ４２）の最後に書き込まれたデータである。なお、連続書き込みシーケンス（Ｓ４２）とは別に所定のデータを書き込み、当該データを期待値としてもよい。
【００４５】
読み出しデータが期待値と異なる場合（Ｓ６５：Ｎｏ）は、エラーメモリセル数をカウントアップする（Ｓ６９）。次いで、エラーカウント（エラーメモリセル数）が、冗長可能数（冗長メモリセル数）より多いか否かを判定し（Ｓ７０）、冗長可能数以下である場合（Ｎｏ）は、ステップＳ６６に戻る。エラーカウントが、冗長可能数を越えた場合（Ｓ７０：Ｙｅｓ）には、エラーフラグを立てて（Ｓ７１）、終了する（Ｓ６８）。
【００４６】
このように、本実施の形態によれば、試験回路中の全アドレス回路により、メモリセルアレイ中の複数のメモリセルに対し、一括して書き込み動作（疲労試験）を行ことができる。
【００４７】
また、本実施の形態によれば、試験回路中のメモリセルを順次読み出すための回路により、順次メモリセルのデータを読み出すことができる。よって、当該データを書き込まれているはずのデータ（期待値）と比較することにより容易にメモリセルの良否を判定することができる。
【００４８】
よって、ウエハ状態で、半導体チップ数×メモリセル数の疲労試験を一度に行うことができる。例えば、１ビット（１つのメモリセル）の１０9回の書き込みに、４０分要するとすれば、「４０分×メモリセルアレイ中のメモリ数×ウエハ上のチップ数」の試験時間を要するところを、４０分の試験時間に低減することができる。
【００４９】
また、不良メモリセル数をカウントし、冗長メモリセル数と比較することにより、容易に半導体チップ（強誘電体記憶装置）自身の良否を判定することができる。さらに、半導体チップが不良の場合に、エラーフラグを立てることにより、以降の試験工程で、容易に半導体チップの良否（エラー判定）を確認することができる。
【００５０】
図７は、図４の一般試験シーケンスを示すフローチャートである。図示するように、半導体チップＣＨを選択し（Ｓ７５）、プローブカードを当接する。この際、プローブ（針）が、半導体チップＣＨのパッドに当っているか否かの接続チェックを行い（Ｓ７６）、接続している場合（Ｙｅｓ）には、エラーフラグを検出し（Ｓ７７）、エラー判定（Ｓ７８）を行う。エラーが無い（Ｎｏ）場合には、一般試験を実施する（Ｓ７９）。この一般試験として、例えば、１）Open/Short試験、２）ＤＣ試験、３）ファンクション試験（メモリのロジック確認のスピードを伴わない各種メモリ動作試験）、４）ＡＣ試験、５）特殊モード試験（例えば、非メモリロジックの動作試験）などが行われる。次いで、一般試験による良否を判定し（Ｓ８０）、全半導体チップＣＨについて一般試験を実施したか否かを判断する（Ｓ８１）。イエス（Ｙｅｓ）の場合は、フローを終了する（Ｓ８６）。ノー（Ｎｏ）の場合は、次の半導体チップＣＨを選択し（Ｓ８５）、接続チェックＳ７６に戻る。
【００５１】
エラー判定（Ｓ７８）において、エラーが有る場合（Ｙｅｓ）には、エラー記憶部（エラー入力部）自身が壊れていないかの確認を行う（Ｓ８２〜Ｓ８４）。ここでは、エラー記憶部として、強誘電体キャパシタを用いる。即ち、強誘電体キャパシタへの”１”もしくは”０”の書き込みをエラーフラグとする。従って、強誘電体キャパシタ自身が壊れていてエラーフラグが検出されたのか、エラーフラグが立っているのかを判定するため、いわゆる逆書き込みを行う。即ち、書き込みテストリセット信号をイネーブルとし（Ｓ８２）、検出された書き込み（”１”もしくは”０”）データをリセットする（逆データを書き込む）。次いで、逆データを読み出し（Ｓ８３）、データの変化があるかどうかを判定する（Ｓ８４）。データ変化がしない場合（Ｎｏ）には、エラー記憶部が壊れているため、一般試験を実施すべく、ステップＳ７９に戻る。データの変化がある場合（Ｓ８４：Ｙｅｓ）には、エラー記憶部は壊れておれず、疲労試験において不良と判断されているため（図６のＳ７１参照）、一般試験を実施するまでもなく、不良と判断する。よって、次の半導体チップを選択し（Ｓ８５）、接続チェックＳ７６に戻る。
【００５２】
このように、本実施の形態においては、疲労試験のエラーフラグを確認することにより、一般試験を効率良く行うことができる。また、エラー記憶部にメモリセルと同じ強誘電体キャパシタを用いたので、その製造が容易となる。また、このエラー記憶部の良否の判定を試験フローに盛り込むことにより信頼性の高い試験を行うことができる。
（試験回路）
次いで、上記の試験方法に用いられる試験回路例について説明する。
【００５３】
まず、上記の試験方法の連続書き込みシーケンスに用いられる試験回路例について説明する。
【００５４】
図８は、アドレス全選択回路１１０、テスト選択回路１２０およびメモリセル１００の関係を示すブロック図である。図９は、メモリセルの構成を示す回路図であり、図１０は、Ｙアドレス選択回路（ＹＳＷ）１３０を示す回路図である。
【００５５】
図８に示すように、テスト選択回路１２０には、テスト信号（Ｔｅｓｔ）、第１信号（Ｔｉｎ）および第２信号（Ｄｉｎ）が入力されている。また、テスト選択回路１２０は、アドレス全選択回路１１０に接続されている。このアドレス全選択回路１１０は、メモリセルアレイ１００に接続されている。具体的には、各メモリセルのワード線ＷＬに接続されている。また、Ｙアドレス選択回路１３０は、ビット線ＢＬ毎に設けられている。
【００５６】
このアドレス全選択回路１１０は、テスト信号に応答して、全てのワード線をＨレベルとする。即ち、全てのメモリセルＭＣを選択する。次いで、例えば、全てのメモリセルのプレート線ＰＬにＬレベルの信号を印加し、ビット線ＢＬにＨレベルの信号を印加することにより、全てのメモリセルに”１”データを書き込む。次いで、全てのメモリセルのプレート線ＰＬにＨレベルの信号を印加し、ビット線ＢＬにＬレベルの信号を印加することにより、全てのメモリセルに”０”データを書き込む。このように、”１”および”０”のデータの書き込みを所定の回数（例えば１０10回）繰り返す。
【００５７】
図１１に、アドレス全選択回路１１０の具体的な回路例を示し、テスト選択回路１２０およびメモリセルＭＣとの関係を示す。また、図１２に、テスト選択回路１２０の具体的な回路例を示す
図１１および図１２に示す回路においては、通常のメモリセルＭＣの選択に用いられるワード線デコーダ１１０ｄ、ノア回路１１０ｏおよびインバータで、ワード線ＷＬを全選択することができる。よって、簡易な構成でアドレスを全選択することができる。さらに、ノア回路１１０ｏの出力のインバータによる反転信号と、試験選択回路１２０の出力信号（ｐｌ）とをナンド回路１１１ａで合成しインバータにより反転することによりプレート線ＰＬを駆動したので、容易に疲労試験を行うことができる。また、ビット線ＢＬを駆動するＹアドレス選択回路１３０は、試験選択回路の２つの出力（Ｔｗｌｓｅｌ、ｄｌ）で制御される。なお、上記回路は、一例に過ぎず、種々の変形が可能である。
【００５８】
次いで、上記の試験方法の連続読み出しシーケンスに用いられる試験回路について説明する。
【００５９】
図１３は、アドレスバーストシフトレジスタ回路例、図１４は、期待値発生回路例、図１５は、エラーモニタ回路例を示す。図１６は、これらの回路の接続構成を示す図である。
【００６０】
図示するように、アドレスバーストシフトレジスタ回路１３１は、クロック（ＴＣＫ）信号およびテスト信号（Ｔｅｓｔ）に基づいてシフトレジスタ１３１ａにより、一のビット線ＢＬに接続されるメモリセルＭＣ（ｎ）をＭＣ（０）からＭＣ（ｎ）まで順次選択する。選択されたメモリセルＭＣのデータは、センスアンプＳＡにより増幅され、期待値と期待値比較回路１６２により比較され、エラー判定を行う。この期待値は、期待値発生回路１４１から出力される。ここでは、偶数Ｉ／Ｏと、奇数Ｉ／Ｏとを別に制御している。よって、Ｉ／Ｏ間のカップリング容量による不良の検出も可能となる。
【００６１】
この期待値比較回路１６２の２つの入力（読み出しデータと期待値）が異なる場合には、例えば”１”を出力し、エラーカウンタ１６４によりエラーカウントする。このように、ビット線ＢＬごとにカウントされたエラー数は、エラー判定回路１６５に入力され、エラー総数が冗長救済可能メモリセル数を超えた場合には、エラーフラグ信号が出力される。このエラーフラグ信号は、リード停止信号ＲＲとして用いられる。即ち、エラーフラグ信号（Err Flg）が出力された後は、リードを停止し、不良チップと判定する。
【００６２】
さらに、エラーフラグ信号は、エラーモニタ回路１５１に入力され、エラーフラグが立てられる。すなわち、エラーである旨の信号が記憶（保持、ラッチ）される。ここでは、強誘電体キャパシタＣａ（図１５）の電極間に電位を印加し、”１”データを書き込むことによりエラーフラグを立てる。この強誘電体キャパシタＣａの２つの電極は、モニタパッド１６６ａ、１６６ｂに接続され、これらのパッド間の電位を読み取ることによりエラーフラグが立っているか否かを判定することができる。図１７に、エラーフラグ判定回路の回路例を示す。図示するように、パッド間の電位をアンプＡＰで増幅し、エラーフラグの有無を出力する。このアンプＡＰは、アンプ活性化信号ａｐにより動作する。
【００６３】
なお、図１６においては、Ｉ／Ｏごと（ビット線ごと）の不良（冗長救済も不可能な不良）が１つでもあれば、エラーフラグを立てる構成としているが、かかる構成に限られず、例えば、エラーカウンタ１６４をさらに集計し、冗長救済数と比較する構成もしくは処理フローとしてもよい。
【００６４】
また、ＡＤは、アドレスデコーダ、Ｉ／Ｏは、入出力部、ＴＲは、テストリセット信号、ＴＭは、テストモード信号を示す。また、Ｔ（ｉ）は、アドレスバーストシフトレジスタ回路１３１の出力信号である選択信号、ＷＤは、アドレス全選択回路１１０の入力信号である。また、ここでは、エラー記憶部として強誘電体キャパシタを用いたが、ラッチ回路（フリップフロップ回路）などを用いてもよい。また、図１３〜１５に示す各回路においても、種々の変形が可能である。
【００６５】
以上詳細に説明したように、本実施の形態によれば、信頼性試験（特に、疲労試験）にかかる時間を低減できる。よって、スループットを向上させ、また、ＴＡＴ（turn around time）を短縮することができる。さらに、試験精度を向上させることができ、強誘電体記憶装置の信頼性を向上させることができる。また、試験結果を早期に製造プロセスにフィードバックすることができ、強誘電体記憶装置の製造コストを低減することができる。
【００６６】
さらに、従来のＴＥＧや一部の半導体チップによる選択試験でなく、実デバイスの信頼性試験を容易に行うことができる。よって、不良が多発した場合の、製品分析等、その原因究明を詳細に検討することができる。例えば、半導体ウエハの位置による不良の発生やその原因を的確に把握することができる。もちろん、実デバイスすべてに対し疲労試験を行うことも可能である。
【００６７】
なお、上記実施の形態においては、１Ｔ１Ｃの強誘電体メモリを例に説明したが、本発明は、２Ｔ２Ｃの強誘電体メモリにも適用可能である。また、疲労試験の際のワード線、プレート線およびビット線の電位の印加状態は、適宜変更可能であり、要は、強誘電体キャパシタの電極間に異なる電位を交互に印加すればよい。また、上記実施の形態においては、試験用チップには、配線Ｌ１、Ｌ２ｘ、Ｌ２ｙ等に電位を印加するための制御回路を形成したが、領域に余裕がある場合には、当該試験用チップ上にＴＥＧ（テスト用の素子や配線、膜など）を設けてもよい。これにより、スクライブ領域配置されることが多いＴＥＧを、まとめて試験用チップ上に配置することができる。また、逆に試験のための配線を引き回すスクライブ領域を確保することができる。
【００６８】
また、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
【図面の簡単な説明】
【００６９】
【図１】本実施の形態の強誘電体記憶装置（半導体ウエハ）の構成を示す平面図である。
【図２】半導体ウエハＷのスクライブ領域ＳＡの部分拡大図を示す図である。
【図３】本実施の形態の他の強誘電体記憶装置（半導体ウエハ）の構成を示す平面図である。
【図４】本実施の形態の強誘電体記憶装置の疲労試験方法を示すフローチャートである。
【図５】図４の連続書き込みシーケンスを示すフローチャートである。
【図６】図４の連続読み出しシーケンスを示すフローチャートである。
【図７】図４の一般試験シーケンスを示すフローチャートである。
【図８】アドレス全選択回路１１０、テスト選択回路１２０およびメモリセル１００の関係を示すブロック図である。
【図９】メモリセルの構成を示す回路図である。
【図１０】Ｙアドレス選択回路（ＹＳＷ）１３０を示す回路図である。
【図１１】アドレス全選択回路１１０の具体的な回路例およびテスト選択回路１２０およびメモリセルＭＣとの関係を示す図である。
【図１２】テスト選択回路１２０の具体的な回路例を示す図である。
【図１３】アドレスバーストシフトレジスタ回路例を示す図である。
【図１４】期待値発生回路例を示す図である。
【図１５】エラーモニタ回路例を示す図である。
【図１６】図１３〜図１５の回路の接続構成を示す図である。
【図１７】エラーフラグ判定回路の回路例を示す図である。
【符号の説明】
【００７０】
１００…メモリセルアレイ、１１０…アドレス全選択回路、１２０…テスト選択回路、１３０…Ｙアドレス選択回路、１３１…アドレスバーストシフトレジスタ回路、１３１ａ…シフトレジスタ、１４１…期待値発生回路、１５１…エラーモニタ回路、１６１…期待値比較回路、１６５…エラー判定回路、１６６ａ、１６６ｂ…モニタパッド、ａｐ…アンプ活性化信号、ＡＤ…アドレスデコーダ、ＢＬ…ビット線、Ｃａ…強誘電体キャパシタ、ＣＨ…半導体チップ、Ｃ１ａ〜Ｃ１ｄ…コンタクトホール、Ｉ／Ｏ…入出力部、Ｌ１、Ｌ１ａ〜Ｌ１ｄ、Ｌ２ｘ、Ｌ２ｙ、Ｌ２ａ〜Ｌ２ｄ…配線、ＭＣ…メモリセル、ＭＳ…マスクショット領域、ＰＬ…プレート線、Ｐａ〜Ｐｄ…パッド、ＲＲ…リード停止信号、ＳＡ…スクライブ領域、ＳＡ…センスアンプ、ＴＲ…テストリセット信号、ＴＭ…テストモード信号、ＴＣＨ…試験用チップ、Ｗ…半導体ウエハ、ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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