(57)【要約】【課題】外部に適切な波形のクロック信号を確実に出力できるようにするための技術を提供する。【解決手段】集積回路装置４０は、ドライバ回路５３の出力側に、ｐＭＯＳトランジスタ５５ａ、ｎＭＯＳトランジスタ５５ｂからなるシフト用回路５５を備えている。ｐＭＯＳトランジスタ５５ａのソースには電源電圧ＶＣＣが印加され、ドレインはクロック信号ＤＣＬＫが出力される配線と接続されている。ゲートはｎＭＯＳトランジスタ５５ｂのドレインと接続され、ｎＭＯＳトランジスタ５５ｂのソースはグランドと接続されている。ゲートに印加するＶＣＯ制御電圧によりｎＭＯＳトランジスタ５５ｂを駆動し、ｐＭＯＳトランジスタ５５ａによりクロック信号ＤＣＬＫの電圧レベルをＨｉ側にシフトさせる。【選択図】図４
2008021038.tif 000002
【特許請求の範囲】
【請求項１】
コモンクロック方式により、集積回路装置から外部に出力される出力クロック信号の制御に用いられる方法であって、
前記外部に出力される出力クロック信号の電圧レベルをシフトさせるためのシフト用回路を用意し、
前記シフト用回路を用いた前記電圧レベルのシフトにより、前記外部に出力される前記出力クロック信号を制御する
ことを特徴とするコモンクロック方式におけるクロック信号制御方法。
【請求項２】
前記シフト用回路は前記集積回路装置内に配置する
ことを特徴とする請求項１記載のコモンクロック方式におけるクロック信号制御方法。
【請求項３】
前記シフト用回路は、前記電圧レベルのシフト量を調整するための調整用回路を有する構成である
ことを特徴とする請求項１、または２記載のコモンクロック方式におけるクロック信号制御方法。
【請求項４】
前記シフト用回路は、前記電圧レベルをシフトさせるためのシフト用トランジスタ、及び該シフト用トランジスタ制御するための制御用トランジスタを有する構成である
ことを特徴とする請求項１記載のコモンクロック方式におけるクロック信号制御方法。
【請求項５】
前記制御用トランジスタは、バックゲートを有するＭＯＳトランジスタであり、
前記調整用回路は、前記ＭＯＳトランジスタのバックゲートに印加する電圧により前記電圧レベルのシフト量を調整する
ことを特徴とする請求項４記載のコモンクロック方式におけるクロック信号制御方法。
【請求項６】
前記シフト用回路は、前記集積回路装置内に搭載されたＰＬＬ回路で発振周波数を決定する制御電圧、及びロックしたか否かを示すロック信号のうちの少なくとも一方を用いて駆動する
ことを特徴とする請求項１記載のコモンクロック方式におけるクロック信号制御方法。
【請求項７】
前記シフト用回路は、前記集積回路装置から出力される出力クロック信号と、該集積回路装置に戻る入力クロック信号の差を検出する検出回路を備え、
前記制御用トランジスタは、前記検出回路から出力される信号を用いて駆動する
ことを特徴とする請求項１記載のコモンクロック方式におけるクロック信号制御方法。
【請求項８】
前記検出回路は、前記出力クロック信号により前記入力クロック信号の論理値を保持させるフリップフロップを用いて構成され、
前記制御用トランジスタは、前記フリップフロップから出力される信号を用いて駆動する
ことを特徴とする請求項７記載のコモンクロック方式におけるクロック信号制御方法。
【請求項９】
コモンクロック方式により、外部にクロック信号を出力可能な集積回路装置において、
前記外部に出力される出力クロック信号の電圧レベルをシフトさせるためのシフト用回路と、
前記シフト用回路を駆動するための駆動回路と
を具備することを特徴とする集積回路装置。
【請求項１０】
前記シフト用回路は、前記電圧レベルのシフト量を調整するための調整用回路を有する構成である
ことを特徴とする請求項９記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コモンクロック方式により、集積回路装置から外部に出力されるクロック信号を制御するための技術に関する。
【背景技術】
【０００２】
データ転送を行うための方式として、コモンクロック方式がある。そのコモンクロック方式は、データの送信側と受信側が共通のクロック信号に同期してデータ転送を行うものである。
【０００３】
図１は、コモンクロック方式に対応の従来の集積回路装置の構成を説明する図である。図１において、１０はプリント回路板（ＰＣＢ：Printed Circuit Board ）上に搭載された従来の集積回路装置（以降「チップ」と呼ぶ）、１１〜１３はＰＣＢ上に形成されたクロック信号の伝送路、１４はクロック信号を入力する回路（負荷となるデバイス）が有するレシーバ回路、である。
【０００４】
上記チップ（集積回路装置）１０は、コモンクロック方式に対応のＩ／Ｆを搭載しており、基準となる基準クロック信号ＲＥＦを生成する発振器１０ａ、ＰＬＬ（Phase Locked Loop）回路（ＰＬＬマクロ）を搭載したＳＤＲＡＭ１０ｂ、そのＳＤＲＡＭ１０ｂのＸ端子から出力されたクロック信号を増幅して出力するドライバ回路１０ｃ、及びＰＣＢからのクロック信号を入力して整形するレシーバ回路１０ｄ、を備えた構成となっている。
【０００５】
チップ１０のＸ端子から出力されたクロック信号は、伝送路１１、及び１２を介して負荷デバイスに入力される。伝送路１１上のクロック信号をチップ１０に入力させる（フィードバックさせる）ための伝送路１３は、伝送路１２によって生じる遅延を考慮して形成されている。それにより、チップ１０から出力されたクロック信号は、同じ時間が経過した後、負荷デバイスに入力されると共に、チップ１０自体にフィードバックされるようになっている。ＰＬＬマクロは、基準クロック信号ＲＥＦと、フィードバックされたクロック信号（フィードバッククロック信号）、或いはそれを分周して得られるクロック信号を比較することにより、それらの位相、周波数が一致するように制御する。
【特許文献１】特開２００１−１９５３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
コモンクロック方式対応の従来のチップ１０から出力されるクロック信号は、フルスイングしないことがある。つまり、ＶＩＬ（Input Low Voltage：負荷デバイス側でＬｏｗと認識する最大電圧）以下とならない、或いはＶＩＨ（Input High Voltage：負荷デバイス側でＨｉと認識する最低電圧）以上とならないことがある。これは、例えば
（１）クロック信号が入力される負荷デバイスが多い
（２）Ｍｏｂｉｌｅ−ＳＤＲＡＭに代表される低電圧のＬＶ−ＣＭＯＳレベル伝送
（３）ＰＬＬが発信安定化までの過渡的な期間内に、ターゲット周波数以上で発振する
といったケースで発生しやすい。そのようなケースは、外部Ｉ／Ｏ電圧の低電圧化、Ｉ／Ｆ信号の高速化のトレンドにおいては頻発するようになっている。
【０００７】
図２は、フルスイングしなかったクロック信号の波形変化を説明する図（タイミングチャート）である。図２（ａ）〜（ｃ）において、横軸は時間、縦軸は電圧をそれぞれ表している。
【０００８】
チップ１０から出力されるクロック信号がＰＣＢ上でフルスイングしなかった場合、その波形はＤＣレベルが過渡的にＨｉ側、或いはＬｏｗ側に徐々に遷移するものとなる。図２（ａ）は、高電圧側のＤＣレベルがＬｏｗ側に遷移した場合のタイミングチャート、図２（ｂ）は低電圧側のＤＣレベルがＨｉ側に遷移した場合のタイミングチャート、図２（ｃ）は高電圧側、及び低電圧側がそれぞれＬｏｗ側、及びＨｉ側に遷移した場合のタイミングチャートをそれぞれ示している。
【０００９】
図２に示すような波形遷移が生じると、チップ１０のＦＢ端子に入力されるフィードバッククロック信号が常にＩ／Ｏの論理閾値レベルを上回るか、或いは下回る状態となる場合がある。フィードバッククロック信号は、論理閾値レベルを下回る場合にはＬｏｗと認識され、論理閾値レベルを上回る場合にはＨｉと認識される。このため、常に論理閾値レベルを下回る、或いは上回ると、ＰＬＬマクロに入力されるフィードバッククロック信号はＨｉ、或いはＬｏｗの固定値入力となってしまう。その結果、ＰＬＬマクロは基準クロック信号ＲＥＦとの差が広がったと判断を誤り、ＰＬＬマクロ内部のＶＣＯ（Voltage Control Oscillator）を間違った方向に制御する。それにより、ＰＬＬ自体は自己発振周波数に落ち込み、制御不能となる。
【００１０】
図３は、ＰＣＢ上に実際に出力されたクロック信号の波形変化を説明する図である。その波形変化は、高電圧側のＤＣレベルがＬｏｗ側に遷移した場合のものである。図３において、ＶＩＬ（Input Low Voltage）、及びＶＩＨ（Input High Voltage）はＰＣＢ上に出力されたクロック信号に求められる低電圧側、及び高電圧側の電圧レベルであり、ＶＴＨ（Threshold Voltage）は論理閾値電圧である。
【００１１】
フィードバッククロック信号が論理閾値レベルＶＴＨを含む範囲で変化しないと、つまりそのクロック信号が閾値電圧ＶＴＨより上でのみ、或いは下でのみ変化すると（図３では後者）、その認識結果は変化しなくなる。それにより、ＰＬＬマクロにとってはフィードバッククロック信号が消失してしまったように認識され、適切な制御を行うのが不可能となる。
【００１２】
ＰＬＬマクロが適切な制御を行うためには、適切な波形のフィードバッククロック信号を入力させる必要がある。適切な波形のフォードバッククロック回路が入力されるようにするためには、ＰＣＢ等の外部に出力されるクロック信号の波形が適切である必要がある。現在のトレンドもあり、外部に出力されるクロック信号の波形が不適切なものとなる可能性が高くなりつつある。このようなことから、外部に適切な波形のクロック信号を確実に出力できるようにすることが重要であると考えられる。
【００１３】
なお、チップ１０から出力されたクロック信号が数々の負荷に入力される場合、外部を流れるクロック信号を外から観測手段（オシロスコープなど）でモニタリングしても、チップ１０にフィードバックされるクロック信号を確かめることはできない。これは、波形観測用にプローブを当てる、或いは波形観測用にＰＣＢ上の配線パターンを変更する、といったことを行うと、波形品質に影響を与えてしまい、正確な観測が行えなくなるからである。それにより、外部に適切な波形のクロック信号を確実に出力できるようにするためには、そのことを重視すべきと考えられる。
【００１４】
本発明は、以上のようなことに鑑みてなされたものであり、外部に適切な波形のクロック信号を確実に出力できるようにするための技術を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明のコモンクロック方式におけるクロック信号制御方法は、コモンクロック方式により、集積回路装置から外部に出力される出力クロック信号の制御に用いられる方法であって、外部に出力される出力クロック信号の電圧レベルをシフトさせるためのシフト用回路を用意し、シフト用回路を用いた電圧レベルのシフトにより、外部に出力される前記出力クロック信号を制御する。
【００１６】
なお、上記シフト用回路は集積回路装置内に配置することが望ましい。また、シフト用回路は、電圧レベルのシフト量を調整するための調整用回路を有する構成であることが望ましい。
【００１７】
また、上記シフト用回路は、電圧レベルをシフトさせるためのシフト用トランジスタ、及び該シフト用トランジスタ制御するための制御用トランジスタを有する構成であることが望ましい。その制御用トランジスタは、バックゲートを有するＭＯＳトランジスタであり、上記調整用回路は、ＭＯＳトランジスタのバックゲートに印加する電圧により電圧レベルのシフト量を調整することが望ましい。そのシフト用回路の駆動は、集積回路装置内に搭載されたＰＬＬ回路で発振周波数を決定する制御電圧、及びロックしたか否かを示すロック信号のうちの少なくとも一方を用いて行うのが望ましい。
【００１８】
また、シフト用回路は、集積回路装置から出力される出力クロック信号と、該集積回路装置に戻る入力クロック信号の差を検出する検出回路を備え、制御用トランジスタは、検出回路から出力される信号を用いて駆動することが望ましい。その検出回路は、出力クロック信号により入力クロック信号の論理値を保持させるフリップフロップを用いて構成され、制御用トランジスタは、フリップフロップから出力される信号を用いて駆動することが望ましい。
【００１９】
本発明の集積回路装置は、コモンクロック方式により、外部にクロック信号を出力可能なことを前提とし、外部に出力される出力クロック信号の電圧レベルをシフトさせるためのシフト用回路と、シフト用回路を駆動するための駆動回路とを具備する。
【００２０】
なお、上記シフト用回路は、電圧レベルのシフト量を調整するための調整用回路を有する構成であることが望ましい。
【発明の効果】
【００２１】
本発明では、集積回路装置から外部に出力される出力クロック信号の電圧レベルをシフトさせるためのシフト用回路を用意し、シフト用回路を用いた電圧レベルのシフトを必要に応じて行うことにより、外部に出力される出力クロック信号を制御する。
【００２２】
出力クロック信号は、その周波数、或いは負荷の重さなどの原因により、その振幅が足りないものとなる場合がある。振幅が足りない出力クロック信号の電圧レベルを、振幅が適切となる方向に、シフト用回路によりシフトさせる。このため、集積回路装置から外部に出力されるクロック信号を常に適切なものに維持させることができる。それにより、従来、クロック信号の振幅（波形）を不適切にする原因が原因とはならないようになることから、集積回路装置を用いた回路の設計もより容易に行えるようになる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
＜第１の実施の形態＞
図４は、第１の実施の形態による集積回路装置の構成を説明する図である。図４において、４０はプリント回路板（ＰＣＢ：Printed Circuit Board ）上に搭載された集積回路装置（以降「チップ」と呼ぶ）、４１〜４３はＰＣＢ上に形成されたクロック信号の伝送路、４４はクロック信号を入力する回路（負荷となるデバイス）が有するレシーバ回路、である。
【００２４】
上記チップ（集積回路装置）４０は、コモンクロック方式に対応のＩ／Ｆを搭載しており、基準となる基準クロック信号ＲＥＦを生成する発振器５１、ＰＬＬ回路（ＰＬＬマクロ）を搭載したＳＤＲＡＭ−ＰＬＬ５２、そのＳＤＲＡＭ−ＰＬＬ５２のＸ端子から出力されたクロック信号を増幅して出力するドライバ回路５３、ＰＣＢからのクロック信号を入力して整形するレシーバ回路５４、及びドライバ回路５３の出力側に設けられたシフト回路５５を備えた構成となっている。
【００２５】
上記シフト回路５５は、ドライバ回路５５から出力されたクロック信号ＤＣＬＫの電圧レベルを、そのクロック信号ＤＣＬＫの波形形状が適切となるようにシフトするものである。
【００２６】
上記ＰＬＬマクロは、図４には示していないが、図１１に示すような構成となっている。即ち位相周波数比較器１１１１、チャージポンプ１１１２、ＬＰＦ（ローパスフィルタ、或いはループフィルタ）１１１３、及びＶＣＯ１１１４を備えた構成となっている。以降、便宜的に、ＰＬＬマクロは図１１に示す構成として説明を行う。
【００２７】
位相周波数比較器１１１１は、基準クロック信号ＲＥＦと、ＦＢ端子から入力したフィードバッククロック信号の位相周波数差を検出し、この位相周波数差に応じた２つの信号をチャージポンプ１１１２に出力する。２つの信号のうちの一方は、ＶＣＯ１１１４の発振周波数を増加させるための信号（ＵＰ信号）であり、他方はその発振周波数を減少させるための信号（ＤＯＷＮ信号）である。また、特には図示していないが、比較器１１１１は、位相周波数差の検出結果としてロック信号を出力する（図１０）。
【００２８】
チャージポンプ１１１２は、位相周波数比較器１１１１から入力したＵＰ、ＤＯＷＮの信号を電圧に変換する。ＬＰＦ１１１３は、チャージポンプ１１１２から印加される電圧を平滑化する。その平滑化した後の電圧がＶＣＯ制御電圧（ＶＣＯ制御信号）としてＶＣＯ１１１４に印加され、ＶＣＯ１１１４はその電圧値に応じた周波数のクロック信号を出力する。そのクロック信号がＸ端子からドライバ回路５３に出力される。
【００２９】
上記シフト回路５５は、２つのＭＯＳ  ＦＥＴ５５ａ、５５ｂから構成されている。ｐチャネルＭＯＳ  ＦＥＴ（以降「ｐＭＯＳトランジスタ」と記す）５５ａは、クロック信号ＤＣＬＫの電圧レベルを電源電圧ＶＣＣ側にシフトさせるためのものであり、ソースには電源電圧ＶＣＣが印加され、ドレインはクロック信号ＤＣＬＫが出力される配線に接続されている。ゲートはｎチャネルＭＯＳ  ＦＥＴ（以降「ｎＭＯＳトランジスタ」と記す）５５ｂのドレインと接続されている。電源電圧ＶＣＣが印加されることから、ｐＭＯＳトランジスタ５５ａとしては、その電圧ＶＣＣに耐えられるＨｉ−Ｖｏｌｔａｇｅトランジスタ（例えばＦＨトランジスタ）を採用する必要がある。
【００３０】
そのｎＭＯＳトランジスタ５５ｂは、ｐＭＯＳトランジスタ５５ａの動作（オン／オフ）制御用である。そのソースはグランドと接続され、そのゲートはＳＤＲＡＭ−ＰＬＬ５２と接続されている。それにより、ゲート電位を介して、ｐＭＯＳトランジスタ５５ａのゲート電位Ｖ（ＡＤＪ）を制御、つまりチップ４０から出力されるクロック信号ＤＣＬＫの電圧レベルを制御する構成となっている。ｐＭＯＳトランジスタ５５ａのソースには電源電圧ＶＣＣが印加されているため、その制御によりクロック信号ＤＣＬＫの電圧レベルは電源電圧ＶＣＣレベルにシフトされることになる。
【００３１】
ＶＣＯ１１１４に印加されるＶＣＯ制御電圧は、そのＶＣＯ１１１４に発生させるクロック信号の周波数が高くなるほど大きくなる。本実施の形態では、そのことに着目し、ｎＭＯＳトランジスタ５５ｂのゲートにＶＣＯ制御電圧を印加するようにしている。それにより、上記制御は、基本的に高周波数領域を対象に行っている。ＶＣＯ制御電圧をｎＭＯＳトランジスタ５５ｂの制御に用いていることから、ＰＬＬマクロはシフト回路５５の駆動回路となっている。
【００３２】
始めに、上記シフト回路５５が存在しない場合の回路動作を説明する。
ＰＬＬの停止信号（図示せず）が解除され、ＰＬＬマクロのＶＣＯ１１１４が徐々に発振し始めると、ＰＬＬマクロは基準クロック信号ＲＥＦと、ＦＢ端子から入力したフィードバッククロック信号を比較し、その比較の結果、フィードバッククロック信号が遅れていることが判明すれば、発振周波数が高くなるようなＶＣＯ制御電圧をＶＣＯ１１１４に印加する。反対にフィードバッククロック信号が進んでいることが判明すれば、発振周波数が低くなるようなＶＣＯ制御電圧をＶＣＯ１１１４に印加する。このような制御を、基準クロック信号ＲＥＦとフィードバッククロック信号の位相が合うまで実施し、それらの位相差が許容の誤差範囲に収まると、ＰＬＬマクロは安定な周波数ロック状態に移行する。そのロック状態でも、基準クロック信号ＲＥＦとフィードバッククロック信号の比較は行われていることから、多少の周波数変動（リプル）が実際には存在する。
【００３３】
ところで、ＰＬＬに代表されるようなフィードバック制御系では、フィードバック機構の遅れ要素や追随性により、ターゲット周波数への収束は過制動になる場合がありえる。特に、フィードバッククロック信号をチップ４０内部で生成せず、ＰＣＢ経由で戻すような回路方式（構成）の場合、ＰＣＢ伝送路の分岐枝の形状、伝送路のインピーダンス、負荷の個数などによって、分岐位置における反射波の重畳の仕方は様々に変化する。反射波の波形は、伝送するクロック信号ＤＣＬＫの周波数と送信端の信号強度で決定されるため、或る程度の作り込みや予想は可能と言える。しかし、ＰＬＬの周波数が安定化するまでの過渡的な状況下では、伝送路に出力されるクロック信号ＤＣＬＫの周波数自体が変化するため、フィードバックループ全体の伝送特性を正確に予測することは困難である。特に、ＰＬＬがロック状態となるまでの間は、ＰＬＬマクロの内部回路が非線形状態で動作しているため、位相余裕や伝達ゲインの算出方法が確立されていない。それらを求めるために、ボード構成を変えて多くのシミュレーションを実施するようなことは現実的ではない。これらのことから、反射波がどのように重畳するかを正確に予想することは非常に困難なのが実情である。
【００３４】
周波数が安定化する前の状況において、過制動になり、基準クロック信号ＲＥＦ以上の周波数を出力した場合、伝送路４３に出力されるクロック信号ＤＣＬＫはフルスイングしない波形となりやすい。極端な場合、クロック信号ＤＣＬＫが負荷のレシーバ回路４４のＶＩＬ（Input Low Voltage）／ＶＩＨ（Input High Voltage）を割り込み、フィードバッククロック信号ＤＣＬＫＦＢを入力してレシーバ回路５４が出力するフィードバッククロック信号（以降、入力したフィードバッククロック信号ＤＣＬＫＦＢと区別するために符号として「ＦＢ」を付加する）は論理閾値電圧ＶＴＨを越えた変化をしないようになる。それにより、ＰＬＬマクロにとってはフィードバッククロック信号ＦＢは消失したように認識され、制御不能の状態となる。
【００３５】
次に、上記シフト回路５５が存在する場合の回路動作を説明する。
発振周波数とＶＣＯ制御電圧が比例関係にあるＶＣＯ１１１４を採用している場合、そのＶＣＯ制御電圧はｎＭＯＳトランジスタ５５ｂのゲートにそのまま印加させる。ＶＣＯ制御電圧を利用するのは、ｎＭＯＳトランジスタ５５ｂを常時オンにさせないためでもある。
【００３６】
図５は、発振周波数が安定するまでの課程を説明する図である。図５において、横軸は時間、縦軸は発振周波数をそれぞれ示している。それにより図５は、時間の経過による発振周波数の変化を表している。その図５には、シフト回路５５が存在しない場合の発振周波数の変化を従来例として併せて示している。
【００３７】
図５に示すように、従来例では、フィードバッククロック信号ＦＢが認識できなくなって、途中で制御不能となっている。これに対し、本実施の形態（本発明）では、制御不能になった後も制御を続行でき、その制御によって、希望の周波数で安定的に発振しているロック状態に移行している。このことから、シフト回路５５を用意し、それをＶＣＯ制御電圧で駆動することにより、出力されるクロック信号ＤＣＬＫの波形が適切なものに維持されていることが分かる。
【００３８】
ＶＣＯ制御電圧を用いた駆動方法には、そのＶＣＯ制御電圧を用いることによる危険性の他に、そのＶＣＯ制御電圧の時間的な変動が、ｎＭＯＳトランジスタ５５ｂのしきい電圧Ｖｔｈ近辺という望ましくない駆動条件がある。その駆動条件により、ｐＭＯＳトランジスタ５５ａのオン／オフの切り換えが悪いものとなっている。しかし、図５に示すように、そうであってもクロック信号ＤＣＬＫのレベルシフトは実用上、問題のないように行えているのが分かる。それにより、ＰＬＬがロックしないような外部負荷条件でもロック動作が実現されている。
【００３９】
次に、図６、及び図７を参照して、チップ４０内部の信号波形について詳細に説明する。図６は、各種信号波形の変化を示すタイミングチャートであり、図７はそのタイミングチャートの拡大図である。従来例との相違（シフト回路５５の有無による相違）を示すために、図６（ａ）、及び図７（ａ）には従来例における各種信号波形、図６（ｂ）、及び図７（ｂ）には本実施の形態における各種信号波形をそれぞれ示している。
【００４０】
各種信号としては、ロック信号、ＤＯＷＮ信号（図中「ＶＣＯ−ＤＯＷＮ信号」）、ＵＰ信号（図中「ＶＣＯ−ＵＰ信号」）、ＶＣＯ制御電圧、及びＰＣＢ上に出力されるクロック信号ＤＣＬＫ（図中「ＰＣＢ上ＤＣＬＫ波形」）を縦軸方向に重ねて示している。それにより、縦軸の目盛りは任意となっている。
【００４１】
従来例では、図６（ａ）に示すように、或る時間が経過した後、クロック信号ＤＣＬＫの波形は高電圧側が急激に低下している。その低下により、ＰＬＬマクロにとってフィードバッククロック信号ＦＢが消失し、ＵＰ信号（発振周波数を上げるための信号）は生成され続けているものの、ＤＯＷＮ信号（発振周波数を下げるための信号）は生成されなくなっている。このことは、図７（ａ）で良く分かる。それにより、図６（ｂ）、及び図７（ｂ）に示すように、それらの信号が共に生成され続けている本実施の形態とは、位相周波数比較器１１１１の出力信号（動作）が大きく異なっている。
【００４２】
フルスイングせず、論理閾値電圧ＶＴＨぎりぎりのクロック信号ＤＣＬＫとなった従来例では、その波形の上端の包絡線が閾値電圧ＶＴＨを越すか否かにより「ＵＰ信号生成→ＶＣＯ１１１４発振周波数アップ→クロック信号ＤＣＬＫ波形振幅縮小→フィードバッククロック信号ＦＢ遅れ→ＵＰ信号生成→ＶＣＯ１１１４発振周波数アップ→・・・」という制御の流れになっている。その包絡線が閾値電圧ＶＴＨを越えない最悪なケースになると、「ＵＰ信号生成→ＶＣＯ１１１４発振周波数アップ→クロック信号ＤＣＬＫ波形振幅縮小→フィードバッククロック信号ＦＢの消失」という制御の流れになって、ロック不良を発生させる。この結果、図３に示すように、発振周波数が上昇を続け、制御不能となる。
【００４３】
これに対し本実施の形態では、図６（ｂ）、及ぶ図７（ｂ）に示すように、従来例では制御不能となる付近でロックする。位相周波数比較器１１１１は、その直前もＵＰ／ＤＯＷＮ信号を交互に出力する。そのようなロックが行える安定性は、シフト回路５５によって、クロック信号ＤＣＬＫの振幅の中心レベルが電源電圧ＶＣＣの１／２付近に維持されたことによって実現されたものである。それにより、シフト回路５５が適切に動作していることが分かる。
【００４４】
より安定したロックが行えることから、採用する負荷の種類や個数、クロック信号ＤＣＬＫの伝送路、或いはその周波数などにおける制約は小さくなり、ＰＣＢ設計の自由度は向上する。このため、回路設計はより容易となる。ドライバ回路５３としては、より駆動能力の低いものを採用できるようになる。また、クロック周波数の増加や、外部Ｉ／Ｏ電圧の低電圧化（クロック信号ＤＣＬＫの振幅幅の縮小）も容易に実現できるようになる。これらのことから、シフト回路５５を搭載したチップ（集積回路装置）４０は幅広く用いることができる。
【００４５】
＜第２の実施の形態＞
上記第１の実施の形態では、シフト回路５５の駆動にＶＣＯ制御電圧を用いている。しかし、ＰＬＬマクロにとって重要なＶＣＯ制御電圧を出力するための配線を行うと、そのＶＣＯ制御電圧にノイズが混入する、追随性を決定するＬＰＦ１１１３の時定数に影響を与える、といった望ましくないことが生じる可能性がある。このことから、第２の実施の形態は、ＶＣＯ制御電圧の代わりにロック信号を用いるようにしたものである。
【００４６】
第２の実施の形態では、第１の実施の形態と同じ、或いは基本的に同じものには同一の符号を付すことにする。それにより、第１の実施の形態から異なる部分に着目する形で説明する。これは後述する他の実施の形態でも同様である。
【００４７】
図８は、第２の実施の形態による集積回路装置の構成を説明する図である。第２の実施の形態では、シフト回路５５の代わりにシフト回路８０を搭載している。
そのシフト回路８０は、第１の実施の形態によるシフト回路５０に、ｎＭＯＳトランジスタ５５ｂのゲートにインバータ８１を接続した回路構成となっている。そのインバータ８１には、ＳＤＲＡＭ−ＰＬＬ５２のＬ端子からロック信号を出力するようになっている。インバータ８１を介してｎＭＯＳトランジスタ５５ｂをロック信号で制御することから、ＰＬＬマクロはシフト回路８０の駆動回路となっている。
【００４８】
上記ロック信号は、ロックした場合にＨｉ、ロックしない場合にＬｏｗとなる信号である。それは、図１０に示すように、基準クロック信号ＲＥＦ（図中「リファレンスクロック」）と、フィードバッククロック信号ＦＢ（図中「フィードバッククロック」）の排他的論理和をとったものである。それにより、ハーフサイクルでＨｉ／Ｌｏｗを繰り返すようになっている。第２の実施の形態では、インバータ８１を介してロック信号をｎＭＯＳトランジスタ５５ｂのゲートに入力することにより、ロック信号がＬｏｗとなっている状況下でシフト回路８０を駆動し、クロック信号ＤＣＬＫのレベルシフトを行うようになっている。
【００４９】
図９は、第２の実施の形態における各種信号波形の変化を示すタイミングチャートである。第１の実施の形態との比較のために、各種信号としては図６と同じく、ロック信号、ＤＯＷＮ信号（図中「ＶＣＯ−ＤＯＷＮ信号」）、ＵＰ信号（図中「ＶＣＯ−ＵＰ信号」）、ＶＣＯ制御電圧、及びＰＣＢ上に出力されるクロック信号ＤＣＬＫ（図中「ＰＣＢ上ＤＣＬＫ波形」）を縦軸方向に重ねて示している。それにより、縦軸の目盛りは任意となっている。
【００５０】
図６（ｂ）、及び図９から、回路動作的には第２の実施の形態は第１の実施の形態とほとんど差が無いことが分かる。これは、駆動にロック信号（図１０）を用いていることから、第１の実施の形態と同様に、ｐＭＯＳトランジスタ５５ａは多くの時間オンさせているためと考えられる。
【００５１】
ＰＬＬマクロには普通、ロック信号出力用の端子（ここではＬ端子）が用意されている。現実の回路設計では、ロック信号を用いる方がＶＣＯ制御電圧を用いるよりは安全である。ＰＬＬがロックすれば、ロック信号はＨｉとなるため、ｐＭＯＳトランジスタ５５ａはオフとなり、回路動作（特に外部ＡＣスペック）に影響を与えなくなるという利点もある。
【００５２】
＜第３の実施の形態＞
外部Ｉ／Ｏ電圧が低電圧になると、つまりクロック信号ＤＣＬＫの振幅が小さくなると、ドライバ回路５３の駆動能力を向上させても伝送路を伝搬するクロック信号ＤＣＬＫの波形を綺麗にすることは根本的に困難となる。多くの場合、ＰＣＢ伝送路の分岐形状や負荷の個数で波形のおおまかな形状が決まり、外部Ｉ／Ｏ電圧を上げる以外の調整では波形整形は行い難い。
【００５３】
シフト回路５５、或いは８０により電圧レベルをシフトすることにより、クロック信号ＤＣＬＫの波形をより綺麗なものにすることができる。しかし、上述したように、クロック信号ＤＣＬＫの波形は、ＰＣＢ伝送路の分岐形状や負荷の個数でおおまかな形状が決まることから、その波形を綺麗なものにするうえでのシフト量はチップ４０が搭載されるＰＣＢによって異なることになる。第３の実施の形態は、そのシフト量を微調整できるようにしたものである。
【００５４】
図１１は、第３の実施の形態による集積回路装置の構成を説明する図である。始めに図１１を参照して、第２の実施の形態から構成が異なる部分について説明する。第３の実施の形態では、シフト回路８０の代わりにシフト回路１１００を搭載している。
【００５５】
第３の実施の形態では、ｐＭＯＳトランジスタ５５ａのゲート電位Ｖ（ＡＤＪ）の調整により、シフト量の微調整を行うようにしている。そのゲート電位Ｖ（ＡＤＪ）は、ｎＭＯＳトランジスタ５５ｂのオン抵抗によって決まる。そのために、ｎＭＯＳトランジスタ５５ｂとして、バックゲート（バルク）を有するものを採用し、シフト回路１１００は、そのバックゲートに電圧源１１０１から印加する電圧（バックバイアス電圧）Ｖｂａｃｋをバックバイアス可変回路１１０２により変更できる構成としている。また、ドライバ回路５３に入力する前のクロック信号と、レシーバ回路５４から出力されるフィードバッククロック信号ＦＢの波形を比較し、その比較結果を出力する波形比較器１１０３を用意している。
【００５６】
バックバイアス可変回路１１０２は、バックバイアス制御信号に従って電圧源１１０２により印加されるバックバイアス電圧Ｖｂａｃｋを可変させる。その電圧Ｖｂａｃｋを可変できるように、バックバイアス制御信号入力用の端子Ｔ１が用意されている。また、波形比較器１１０３による比較結果を確認できるように、その出力用の端子Ｔ２が用意されている。それにより、第３の実施の形態では、波形比較器１１０３による比較結果を確認しながら、バックバイアス電圧Ｖｂａｃｋを調整できるようにしている。
【００５７】
図１２は、バックバイアス電圧ＶｂａｃｋによるＶＣＯ制御電圧とクロック信号の波形・周波数の関係を示すグラフである。図１２（ａ）はバックバイアス電圧Ｖｂａｃｋが−０．２Ｖの場合、図１２（ｂ）はその電圧Ｖｂａｃｋが＋０．２Ｖの場合の関係をそれぞれ示している。クロック信号の波形としては、フィードバッククロック信号ＤＣＬＫＦＢ、及びフィードバッククロック信号ＦＢのそれを示している。フィードバッククロック信号ＤＣＬＫＦＢは、高電圧側がＶＩＨを越える部分が存在するものが相当し、フィードバッククロック信号ＦＢは高圧側がＶＩＨを越える部分が存在しないものが相当する。クロック信号ＤＣＬＫＦＢの周波数、つまりＶＣＯ１１０４の発振周波数は「ＤＣＬＫ周波数」と表記している。
【００５８】
バックバイアス電圧Ｖｂａｃｋを変更すると、ｎＭＯＳトランジスタ５５ｂのオン抵抗が変化し、その変化に伴ってｐＭＯＳトランジスタ５５ａのゲート電位Ｖ（ＡＤＪ）が変化し、その変化に伴ってｐＭＯＳトランジスタ５５ａのオン抵抗が変化する。そのオン抵抗の変化によってシフト量が変化する。その結果、図１２に示すように、バックバイアス電圧Ｖｂａｃｋによってフィードバッククロック信号ＤＣＬＫＦＢ、ＦＢ共に波形が変化する。図１２に示す例では、負荷のＶＩＨ／ＶＩＬ規格を満たすフィードバッククロック信号ＤＣＬＫＦＢが得られるボード上規格内波形範囲はバックバイアス電圧Ｖｂａｃｋが＋０．２Ｖのほうがより広くなっている。
【００５９】
上述したことから明らかなように、バックバイアス電圧Ｖｂａｃｋを介してシフト量を調整し、負荷のＶＩＨ／ＶＩＬ規格を満たすようにクロック信号ＤＣＬＫの波形をより綺麗にすることができる。クロック信号ＤＣＬＫの波形をより綺麗にすることにより、その周波数をより向上させることも可能となる。このことから、データレートの向上にもより貢献できるようになる。
【００６０】
＜第４の実施の形態＞
上記第１〜第３の実施の形態では、ＳＤＲＡＭ−ＰＬＬ５２に搭載されたＰＬＬ回路をシフト回路５５、８０、或いは１１００の駆動回路として用いている。そのＰＬＬ回路が生成する信号を用いて、クロック信号ＤＣＬＫの電圧レベルをシフトするようにしている。これに対し第４の実施の形態は、クロック信号ＤＣＬＫの電圧レベルをシフトするための信号を生成する駆動回路をシフト回路内に用意したものである。
【００６１】
図１３は、第４の実施の形態による集積回路装置の構成を説明する図である。始めに図１３を参照して、第２の実施の形態から構成が異なる部分について説明する。第４の実施の形態では、シフト回路８０の代わりにシフト回路１３００を搭載している。
【００６２】
そのシフト回路１３００では、ＳＤＲＡＭ−ＰＬＬ５２のＸ端子から出力されたクロック信号をディレイライン（Ｄｅｌａｙ−Ｌｉｎｅ）１３０２で遅延させ、Ｄフリップフロップ（以下「ＦＦ」）１３０３のＣＫ端子に入力するようになっている。そのＦＦ１３０３のＤ端子には、フィードバッククロック信号ＦＢを入力し、そのＱ端子から出力される信号をインバータ８１に入力するようになっている。ディレイライン１３０２としては、プログラム可能なものを採用し、その遅延量は、レジスタ１３０１に格納するデータで制御できるようにしている。レジスタ１３０１に格納されたデータを書き換えられるように、端子Ｔ３を用意している。レジスタ１３０１に格納すべきデータは、Ｘ端子から出力されたクロック信号が、ドライバ回路５３、伝送路４１、４３、及びレシーバ回路５４を伝搬するのに要する伝搬時間に相当するものである。
【００６３】
Ｄフリップフロップは、周知のように、ＣＫ端子に入力される信号の立ち上がりでＤ端子に入力される信号の値をＱ端子から出力するようになっている。ｎＭＯＳトランジスタ５５ｂのゲートには、インバータ８１を介してＱ端子の出力信号が入力される。このため、ＣＫ端子に入力される信号の立ち上がり時にＤ端子に入力される信号がＬｏｗであった場合に、ｐＭＯＳトランジスタ５５ａによる電圧レベルのシフトを行うようになっている。レジスタ１３０１に上記伝搬時間に相当するデータを格納して、ディレイライン１３０２によりその伝搬時間分、クロック信号を遅延させた場合、正常に動作していれば、ＣＫ端子に入力される信号の立ち上がり時にＤ端子に入力される信号はＨｉとなる。
【００６４】
図１４は、第４の実施の形態における各種信号波形のタイミングチャートである。図１４（ａ）は、ＦＦ１３０３のＱ端子とインバータ８１間に設けたスイッチ１４０１を開とした場合、図１４（ｂ）はそのスイッチ１４０１を閉とした場合のタイミングチャートをそれぞれ表している。各種信号としては、ＦＦ１３０３のＤ端子への入力信号（図中「ＦＦ１．Ｄ」と表記）、ＣＫ端子への入力信号（フィードバッククロック信号ＦＢ。図中「ＦＦ１．ＣＫ」と表記）、Ｑ端子からの出力信号（図中「ＦＦ１．Ｑ」と表記）、及びフィードバッククロック信号ＤＣＬＫＦＢ（図中「ＤＣＬＫＦＢ波形」と表記）を示している。
【００６５】
図１４（ａ）に示すように、高速になるなどの理由でクロック信号ＤＣＬＫのが振幅不足となると（ここでは高電圧側がＬｏｗ側に遷移）、フィードバッククロック信号ＦＢ（ＦＦ１．ＣＫ）、Ｘ端子からのクロック信号（ＦＦ１．Ｄ）がＨｉとなっている幅が細くなる。それにより、ＣＫ端子に入力される信号の立ち上がり時にＤ端子に入力される信号がＬｏｗとなる状況が生じている。その状況は、図１４（ａ）のフィードバッククロック信号ＤＣＬＫＦＢにおいて、丸を付した箇所により生じる。
【００６６】
そのような状況では、Ｑ端子から出力される信号はＬｏｗとなり、それによってｐＭＯＳトランジスタ５５ａはオンする。このため、スイッチ１４０１を閉にして、Ｑ端子からの出力信号がインバータ８１に入力するようにした場合には、そのような状況下では電圧レベルを電源電圧ＶＣＣ側にシフトすることになる。それにより図１４（ｂ）に示すように、Ｑ端子からの出力信号は常にＨｉを維持するようになる。このことから、常に適切なクロック信号ＤＣＬＫがチップ４０から出力されることとなる。
【００６７】
＜第５の実施の形態＞
上記第１〜第４の実施の形態では、クロック信号ＤＣＬＫの高電圧側を電源電圧ＶＣＣ側にシフトするようにしている。しかし、クロック信号ＤＣＬＫは、低電圧側がＨｉ側に遷移することがありうる（図２（ｂ））。このことから、第５の実施の形態は、低電圧側のＨｉ側への遷移にも対応できるようにしたものである。そのような遷移にも対応できるようにすることにより、より適切なクロック信号ＤＣＬＫを常に出力できるようになる。
【００６８】
図１５は、第５の実施の形態による集積回路装置の構成を説明する図である。始めに図１５を参照して、第４の実施の形態から構成が異なる部分について説明する。第５の実施の形態では、シフト回路１３００の代わりにシフト回路１５００を搭載している。
【００６９】
そのシフト回路１５００では、シフト回路１３００から、インバータ１５０１、１５０３、Ｄフリップフロップ（以降「ＦＦ」）１５０２、ｐＭＯＳトランジスタ１５０４、及びｎＭＯＳトランジスタ１５０５が追加されている。フィードバッククロック信号ＦＢは、ＦＦ１５０２のＤ端子にも入力され、ディレイライン１３０２の主力信号はインバータ１５０１を介してＦＦ１５０２のＣＫ端子に入力される。Ｑ端子からの出力信号は、インバータ１５０３を介してｐＭＯＳトランジスタ１５０４のゲートに入力される。ｐＭＯＳトランジスタ１５０４のソースには電源電圧ＶＣＣが印加され、そのドレインはｎＭＯＳトランジスタ１５０５のゲートと接続されている。ｎＭＯＳトランジスタ１５０５のドレインはクロック信号ＤＣＬＫが出力される配線と接続され、そのソースはグランドと接続されている。それにより、ｎＭＯＳトランジスタ１５０５はクロック信号ＤＣＬＫをグランド側にシフトするためのもの、ｐＭＯＳトランジスタ１５０４はそのｎＭＯＳトランジスタ１５０５の制御用となっている。
【００７０】
ｐＭＯＳトランジスタ１５０４のゲートには、インバータ１５０３を介してＦＦ１５０２のＱ端子の出力信号が入力される。そのＣＫ端子には、ディレイライン１３０２の出力信号がインバータ１５０１を介して入力され、Ｄ端子にはフィードバッククロック信号ＦＢが入力される。クロック信号ＤＣＬＫの低電圧側がＨｉ側に遷移すると、フィードバッククロック信号ＤＣＬＫＦＢの論理閾値電圧ＶＴＨを下回っている幅は細くなり、その電圧ＶＴＨを上回っている幅は太くなる。ＦＦ１５０２は、ＦＦ１３０３と同様に、そのことを利用して低電圧側のＨｉ側への遷移を検出するために用いられる。電圧ＶＴＨを下回っている幅はＣＫ端子に入力される信号に反映され、電圧ＶＴＨを上回っている幅はＤ端子に入力される信号に反映されている。このことから、正常に動作していなければ、Ｑ端子からＨｉの信号が出力されることとなる。
【００７１】
図１６は、第５の実施の形態における各種信号波形のタイミングチャートである。各種信号としては、ＦＦ１３０３のＱ端子から出力される信号（図中「ＦＦ１Ｑ信号」）、フィードバッククロック信号ＤＣＬＫＦＢ（図中「ＤＣＬＫＦＢ波形（ボード上）」と表記）、及びＦＦ１５０２のＱ端子から出力される信号（図中「ＦＦ２Ｑ信号」と表記）を重ねて示している。
【００７２】
図１６に示すように、フィードバッククロック信号ＤＣＬＫＦＢは或る時間が経過した後、低電圧側がＨｉ側に遷移している。それにより、ＦＦ１５０２のＱ端子から出力される信号がＨｉとなっている。その信号がＨｉとなることで、ｐＭＯＳトランジスタ（図中「ＭＰ３」と表記）１５０３がオンする。その結果、ｎＭＯＳトランジスタ（図中「ＭＮ４」と表記）１５０５がオンし、低電圧側はＬｏｗ側にシフトされる。その後、フィードバッククロック信号ＤＣＬＫＦＢの高電圧側がＬｏｗ側に遷移したため、ＦＦ１３０３のＱ端子から出力される信号がＬｏｗとなり、それによってｎＭＯＳトランジスタ（図中「ＭＮ２」と表記）がオンする。その結果、ｐＭＯＳトランジスタ５５ａがオンし、高電圧側はＨｉ側にシフトされる。それ以降、フィードバッククロック信号ＤＣＬＫＦＢは安定している。このようなことから、電圧のＬｏｗ側へのシフト、Ｈｉ側へのシフトが相補に機能し合い、安定した状態に移行させていることが分かる。
【００７３】
図１７は、ＦＦ１５０２の動作を説明するための図である。その図１７には、動作説明用に、ＦＦ１３０３のＤ端子への入力信号（図中「ＦＦ１．Ｄ」と表記）、ＣＫ端子への入力信号（フィードバッククロック信号ＦＢ。図中「ＦＦ１．ＣＫ」と表記）、フィードバッククロック信号ＤＣＬＫＦＢ（図中「ＤＣＬＫＦＢ波形（ボード上」と表記）、ＦＦ１５０２のＤ端子への入力信号（図中「ＦＦ２．Ｄ」と表記）、ＣＫ端子への入力信号（図中「ＦＦ２．ＣＫ」と表記）、及びＱ端子からの出力信号（図中「ＦＦ２．Ｑ」と表記）を重ねて示している。
【００７４】
ＦＦ１５０２のＣＫ端子への入力信号波形は、ＦＦ１３０３のＣＫ端子への入力信号波形を反転させたものである。ＦＦ１５０２のＤ端子への入力信号波形は、ＦＦ１３０３のＤ端子への入力信号波形と同じものである。ＦＦ１３０３の回路動作は第４の実施の形態と同じであるため、説明は省略する。
【００７５】
フィードバッククロック信号ＤＣＬＫＦＢの低電圧側がＨｉ側に遷移（シフト）すると、論理閾値電圧ＶＴＨを下回っている部分の幅は細くなり、その電圧ＶＴＨを上回っている部分の幅は太くなる。このため、ＣＫ端子への入力信号の立ち上がり時に、Ｄ端子への入力信号がＨｉとなる状況が生じる。図１７のクロック信号ＤＣＬＫＦＢで丸を付した箇所は、その状況を生じさせる。
【００７６】
そのような状況では、ＦＦ１５０２のＱ端子から出力される信号はＨｉとなり、それによってｐＭＯＳトランジスタ１５０４はオンする。このため、ｎＭＯＳトランジスタ１５０５がオンし、クロック信号ＤＣＬＫＦＢのＤＣレベルはグランド（Ｌｏｗ）側にシフトされる。それによって、クロック信号ＤＣＬＫＦＢの低電圧側がＨｉ側に遷移したままの状態となるのが回避されている。
【００７７】
なお、本実施の形態では、クロック信号のシフトはＨｉ側にのみ行うか、或いはＨｉ側とＬｏｗ側の両方にシフトを行えるようになっているが、そのシフトはＬｏｗ側にのみ行うようにしても良い。また、第１、第２、第４、及び第５の実施の形態では、波形比較器１１０３を用意して、ドライバ回路５３に入力する前のクロック信号と、レシーバ回路５４から出力されるフィードバッククロック信号ＦＢの波形の比較結果を確認できるようにしても良い。或いは、制御用のＭＯＳトランジスタのバックバイアス電圧を制御して、シフト量を調整できるようにしても良い。
【００７８】
第４、及び第５の実施の形態では、チップ４０内のクロック信号を用いて駆動用の信号を生成しているが、その信号を生成するための回路構成は図１３、或いは図１５に示すようなものに限定されない。必要に応じて様々な変形を行っても良く、全く異なる構成を採用しても良い。
【００７９】
（付記１）
コモンクロック方式により、集積回路装置から外部に出力される出力クロック信号の制御に用いられる方法であって、
前記外部に出力される出力クロック信号の電圧レベルをシフトさせるためのシフト用回路を用意し、
前記シフト用回路を用いた前記電圧レベルのシフトにより、前記外部に出力される前記出力クロック信号を制御する
ことを特徴とするコモンクロック方式におけるクロック信号制御方法。
【００８０】
（付記２）
前記シフト用回路は前記集積回路装置内に配置する
ことを特徴とする付記１記載のコモンクロック方式におけるクロック信号制御方法。
【００８１】
（付記３）
前記シフト用回路は、前記電圧レベルのシフト量を調整するための調整用回路を有する構成である
ことを特徴とする付記１、または２記載のコモンクロック方式におけるクロック信号制御方法。
【００８２】
（付記４）
前記シフト用回路は、前記電圧レベルをシフトさせるためのシフト用トランジスタ、及び該シフト用トランジスタ制御するための制御用トランジスタを有する構成である
ことを特徴とする付記１記載のコモンクロック方式におけるクロック信号制御方法。
【００８３】
（付記５）
前記制御用トランジスタは、バックゲートを有するＭＯＳトランジスタであり、
前記調整用回路は、前記ＭＯＳトランジスタのバックゲートに印加する電圧により前記電圧レベルのシフト量を調整する
ことを特徴とする付記４記載のコモンクロック方式におけるクロック信号制御方法。
【００８４】
（付記６）
前記シフト用回路は、前記集積回路装置内に搭載されたＰＬＬ回路で発振周波数を決定する制御電圧、及びロックしたか否かを示すロック信号のうちの少なくとも一方を用いて駆動する
ことを特徴とする付記１記載のコモンクロック方式におけるクロック信号制御方法。
【００８５】
（付記７）
前記シフト用回路は、前記集積回路装置から出力される出力クロック信号と、該集積回路装置に戻る入力クロック信号の差を検出する検出回路を備え、
前記制御用トランジスタは、前記検出回路から出力される信号を用いて駆動する
ことを特徴とする付記１記載のコモンクロック方式におけるクロック信号制御方法。
【００８６】
（付記８）
前記検出回路は、前記出力クロック信号により前記入力クロック信号の論理値を保持させるフリップフロップを用いて構成され、
前記制御用トランジスタは、前記フリップフロップから出力される信号を用いて駆動する
ことを特徴とする付記７記載のコモンクロック方式におけるクロック信号制御方法。
【００８７】
（付記９）
コモンクロック方式により、外部にクロック信号を出力可能な集積回路装置において、
前記外部に出力される出力クロック信号の電圧レベルをシフトさせるためのシフト用回路と、
前記シフト用回路を駆動するための駆動回路と
を具備することを特徴とする集積回路装置。
【００８８】
（付記１０）
前記シフト用回路は、前記電圧レベルのシフト量を調整するための調整用回路を有する構成である
ことを特徴とする付記９記載の集積回路装置。
【００８９】
（付記１１）
前記シフト用回路は、前記電圧レベルをシフトさせるためのシフト用トランジスタ、及び該シフト用トランジスタ制御するための制御用トランジスタを有する構成である
ことを特徴とする付記９記載の集積回路装置。
【００９０】
（付記１２）
前記制御用トランジスタは、バックゲートを有するＭＯＳトランジスタであり、
前記調整用回路は、前記ＭＯＳトランジスタのバックゲートに印加する電圧により前記電圧レベルのシフト量を調整する
ことを特徴とする付記１１記載の集積回路装置。
【００９１】
（付記１３）
前記駆動回路は、前記集積回路装置内に搭載されたＰＬＬ回路であり、
前記シフト用回路は、発振周波数を決定する制御電圧、及びロックしたか否かを示すロック信号のうちの少なくとも一方を用いて駆動する
ことを特徴とする付記９記載の集積回路装置。
【００９２】
（付記１４）
前記駆動回路は、前記集積回路装置から出力される出力クロック信号と、該集積回路装置に戻る入力クロック信号の差を検出する検出し、該検出結果を出力する回路である
ことを特徴とする付記９記載の集積回路装置。
【００９３】
（付記１５）
前記駆動回路は、前記出力クロック信号により前記入力クロック信号の論理値を保持させるフリップフロップを用いて構成され、
前記制御用トランジスタは、前記フリップフロップから出力される信号を用いて駆動する
ことを特徴とする付記１４記載の集積回路装置。
【図面の簡単な説明】
【００９４】
【図１】コモンクロック方式に対応の従来の集積回路装置の構成を説明する図である。
【図２】フルスイングしなかったクロック信号の波形変化を説明する図である。
【図３】ＰＣＢ上に実際に出力されたクロック信号の波形変化を説明する図である。
【図４】第１の実施の形態による集積回路装置の構成を説明する図である。
【図５】発振周波数が安定するまでの課程を説明する図である。
【図６】各種信号波形の変化を示すタイミングチャートである。
【図７】図６に示すタイミングチャートの拡大図である。
【図８】第２の実施の形態による集積回路装置の構成を説明する図である。
【図９】第２の実施の形態における各種信号波形の変化を示すタイミングチャートである。
【図１０】ロック信号を説明する図である。
【図１１】第３の実施の形態による集積回路装置の構成を説明する図である。
【図１２】バックバイアス電圧ＶｂａｃｋによるＶＣＯ制御電圧とクロック信号の波形・周波数の関係を示すグラフである。
【図１３】第４の実施の形態による集積回路装置の構成を説明する図である。
【図１４】第４の実施の形態における各種信号波形のタイミングチャートである。
【図１５】第５の実施の形態による集積回路装置の構成を説明する図である。
【図１６】第５の実施の形態における各種信号波形のタイミングチャートである。
【図１７】ＦＦ１５０２の動作を説明するための図である。
【符号の説明】
【００９５】
４０    集積回路装置
４１〜４３    伝送路
５２    ＳＤＲＡＭ−ＰＬＬ
５３    ドライバ回路
５４    レシーバ回路
５５、８０、１１００、１３００、１５００    シフト回路
５５ａ、１５０４    ｐＭＯＳトランジスタ
５５ｂ、１５０５    ｎＭＯＳトランジスタ
８１、１５０１、１５０３    インバータ
１１０１    電圧源
１１０２    バックバイアス可変回路
１１０３    波形比較器
１１１１    位相周波数比較器
１１１２    チャージポンプ
１１１３    ＬＰＦ
１１１４    ＶＣＯ
１３０１    レジスタ
１３０２    ディレイライン
１３０３、１５０２    Ｄフリップフロップ
【図１】
2008021038.tif 000003
【図２】
2008021038.tif 000004
【図４】
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【図８】
2008021038.tif 000006
【図１０】
2008021038.tif 000007
【図３】
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【図５】
2008021038.tif 000009
【図６】
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【図７】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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