(57)【要約】      （修正有）【課題】電荷保存層を利用してデータを保存しうる、立体型構造を有する不揮発性メモリ素子及びその動作方法を提供する。【解決手段】不揮発性メモリ素子は、半導体層１０５と、半導体層１０５上に配列された複数の上部制御ゲート電極１３０ａと、半導体層１０５の下に配列され、複数の上部制御ゲート電極１３０ａと交互に配置された複数の下部制御ゲート電極１３０ｂと、半導体層１０５と上部制御ゲート電極１３０ａとの間にそれぞれ介在された複数の上部電荷保存層１２０ａと、半導体層１０５と下部制御ゲート電極１３０ｂとの間にそれぞれ介在された複数の下部電荷保存層１２０ｂと、を備える。【選択図】図１
2008160113.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に配列された複数の上部制御ゲート電極と、
前記半導体層の下に配列され、前記複数の上部制御ゲート電極と交互に配置された複数の下部制御ゲート電極と、
前記半導体層と前記上部制御ゲート電極との間にそれぞれ介在された複数の上部電荷保存層と、
前記半導体層と前記下部制御ゲート電極との間にそれぞれ介在された複数の下部電荷保存層と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記半導体層に電気的に連結されたストリング消去電極をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記ストリング消去電極は、前記半導体層の上側または下側において前記複数の上部制御ゲート電極または前記複数の下部制御ゲート電極の外側に配列されていることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記半導体層の上側または下側に形成され、前記複数の上部制御ゲート電極及び前記下部制御ゲート電極の外側の両側にそれぞれ配列されたストリング選択電極及びソース選択電極をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記ストリング選択電極及び前記ソース選択電極の両側の前記半導体層に画定されたソース及びドレイン領域をさらに備えることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記ソース及びドレイン領域は、前記上部制御ゲート電極及び前記下部制御ゲート電極の外側の前記半導体層部分に画定されていることを特徴とする請求項５に記載の不揮発性メモリ素子。
【請求項７】
前記半導体層は、第１導電型の不純物でドーピングされ、前記ソース及びドレイン領域は、前記第１導電型と反対である第２導電型の不純物でドーピングされていることを特徴とする請求項５に記載の不揮発性メモリ素子。
【請求項８】
前記上部制御ゲート電極と前記下部制御ゲート電極との間の幅は、相互同じであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記上部制御ゲート電極及び前記下部制御ゲート電極の幅は、前記上部制御ゲート電極と前記下部制御ゲート電極との間の間隔と同じであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記半導体層と前記複数の上部電荷保存層との間にそれぞれ介在された複数の上部トンネリング絶縁膜と、
前記半導体層と前記複数の下部電荷保存層との間にそれぞれ介在された複数の下部トンネリング絶縁膜と、
前記複数の上部電荷保存層と前記複数の上部制御ゲート電極との間にそれぞれ介在された複数の上部ブロッキング絶縁膜と、
前記複数の下部電荷保存層と前記複数の下部制御ゲート電極との間にそれぞれ介在された複数の下部ブロッキング絶縁膜と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記半導体層は、ビットラインの一部として利用され、前記複数の上部制御ゲート電極及び前記下部制御ゲート電極は、それぞれＮＡＮＤ構造に配列されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
行に配列された複数の半導体層と、
前記複数の半導体層のそれぞれの上に列に配列された複数の上部制御ゲート電極と、
前記複数の半導体層のそれぞれの下に列に配列され、前記複数の上部制御ゲート電極と交互に配置された複数の下部制御ゲート電極と、
前記複数の半導体層のそれぞれ及び前記上部制御ゲート電極の間にそれぞれ介在された複数の上部電荷保存層と、
前記複数の半導体層のそれぞれ及び前記下部制御ゲート電極の間にそれぞれ介在された複数の下部電荷保存層と、を備えることを特徴とする不揮発性メモリ素子。
【請求項１３】
同列に配列された前記複数の上部制御ゲート電極をそれぞれ連結する複数の上部ワードラインと、
同列に配列された前記複数の下部制御ゲート電極をそれぞれ連結する複数の下部ワードラインとをさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記複数の半導体層に電気的にそれぞれ連結された複数のストリング消去電極をさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１５】
前記複数のストリング消去電極を連結するストリング消去ラインをさらに備えることを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項１６】
前記複数の半導体層の一端を連結する共通ソースラインをさらに備えることを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項１７】
請求項１に記載の不揮発性メモリ素子を利用した動作方法であって、
前記複数の上部または下部制御ゲート電極のうち一つを選択してプログラム電圧を印加することにより、前記選択された上部または下部ゲート電極下の前記上部または下部電荷保存層にデータをプログラムするステップと、
前記複数の上部または下部制御ゲート電極のうち一つを選択して読み取り電圧を印加して、前記選択された上部または下部制御ゲート電極下の前記上部または下部電荷保存層のデータを読み取るステップと、を含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項１８】
前記データをプログラムするステップで、前記複数の上部または下部制御ゲート電極のうち、前記選択された一つを除いた残りにパス電圧を印加することを特徴とする請求項１７に記載の不揮発性メモリ素子の動作方法。
【請求項１９】
前記データをプログラムするステップで、
前記半導体層に電気的に連結されたストリング消去電極は、接地されることを特徴とする請求項１７に記載の不揮発性メモリ素子の動作方法。
【請求項２０】
前記データを読み取るステップで、前記複数の上部または下部制御ゲート電極のうち、前記選択された一つを除いた残りにパス電圧を印加して、前記半導体層を通じて流れる電流を測定することを特徴とする請求項１７に記載の不揮発性メモリ素子の動作方法。
【請求項２１】
前記半導体層に電気的に連結されたストリング消去電極に消去電圧を印加することにより、前記上部及び下部電荷保存層のデータを一度に消去するステップをさらに含むことを特徴とする請求項１７に記載の不揮発性メモリ素子の動作方法。
【請求項２２】
前記データを一度に消去するステップで、
前記上部及び下部制御ゲート電極は、接地されることを特徴とする請求項２１に記載の不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、電荷保存層を利用してデータを保存しうる不揮発性メモリ素子及びその動作方法に関する。
【背景技術】
【０００２】
最近、半導体製品が小型化されつつ、かような半導体製品に使われる不揮発性メモリ素子は、さらに高集積化している。これにより、従来の単純な平面形構造の代わりに立体型構造を有する不揮発性メモリ素子が導入されている。これにより、半導体基板も従来のバルクウェーハタイプから多様な立体型構造に変更されている。例えば、シリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ‐Ｏｎ‐Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板において、半導体層は、絶縁体の上下何れにも配置されうる。
【０００３】
しかしながら、不揮発性メモリ素子の集積度の向上には、限界がある。平面形または立体型不揮発性メモリ素子で、ソースまたはドレイン領域は、依然として広い面積を占めている。特に、集積度面で有利なＮＡＮＤ構造の不揮発性メモリ素子でも、ソースまたはドレイン領域は、広い面積を占めているために、集積度向上の制約になっている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、高集積不揮発性メモリ素子を提供することである。
【０００５】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の動作方法を提供することである。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明の一形態による不揮発性メモリ素子は、半導体層を備える。複数の上部制御ゲート電極は、前記半導体層上に配列される。複数の下部制御ゲート電極は、前記半導体層の下に配列され、前記複数の上部制御ゲート電極と交互に配置される。複数の上部電荷保存層は、前記半導体層と前記上部制御ゲート電極との間にそれぞれ介在される。そして、複数の下部電荷保存層は、前記半導体層と前記下部制御ゲート電極との間にそれぞれ介在される。
【０００７】
前記不揮発性メモリ素子は、前記半導体層に電気的に連結されたストリング消去電極をさらに備えうる。
【０００８】
前記不揮発性メモリ素子は、前記半導体層の上側または下側に形成され、前記複数の上部制御ゲート電極及び前記下部制御ゲート電極の外側の両側にそれぞれ配列されたストリング選択電極及びソース選択電極をさらに備えうる。
【０００９】
前記不揮発性メモリ素子は、前記ストリング選択電極及び前記ソース選択電極の両側の前記半導体層に画定されたソース及びドレイン領域をさらに備えうる。前記ソース及びドレイン領域は、前記上部制御ゲート電極及び前記下部制御ゲート電極の外側の前記半導体層部分に画定される。
【００１０】
前記課題を達成するための本発明の他の形態による不揮発性メモリ素子は、行に配列された複数の半導体層を備える。複数の上部制御ゲート電極は、前記複数の半導体層のそれぞれの上側に列に配列される。複数の下部制御ゲート電極は、前記複数の半導体層のそれぞれの下側に列に配列され、前記複数の上部制御ゲート電極と交互に配置される。複数の上部電荷保存層は、前記複数の半導体層のそれぞれ及び前記上部制御ゲート電極の間にそれぞれ介在される。そして、複数の下部電荷保存層は、前記複数の半導体層のそれぞれ及び前記下部制御ゲート電極の間にそれぞれ介在される。
【００１１】
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の動作方法は、前記本発明の一形態による不揮発性メモリ素子を利用しうる。前記複数の上部または下部制御ゲート電極のうち一つを選択してプログラム電圧を印加することにより、前記選択された上部または下部ゲート電極下の前記上部または下部電荷保存層にデータをプログラムする。そして、前記複数の上部または下部制御ゲート電極のうち一つを選択して読み取り電圧を印加して、前記選択された上部または下部制御ゲート電極下の前記上部または下部電荷保存層のデータを読み取る。
【００１２】
前記不揮発性メモリ素子の動作方法は、前記半導体層に電気的に連結されたストリング消去電極に消去電圧を印加することにより、前記上部及び下部電荷保存層のデータを一度に消去するステップをさらに含みうる。
【発明の効果】
【００１３】
本発明による不揮発性メモリ素子は、従来の不揮発性メモリ素子より高い集積度を有しうる。特に、上部制御ゲート電極と下部制御ゲート電極とを半導体層の反対辺に交互に配置することにより、本発明による不揮発性メモリ素子は、従来より約２倍の高い集積度を有しうる。
【００１４】
さらに、本発明による不揮発性メモリ素子によれば、メモリトランジスタでソース及びドレイン領域を省略できて、その集積度をさらに向上させうる。
【００１５】
また、本発明による不揮発性メモリ素子にＭＬＣ動作方式を利用すれば、１ビット／１Ｆ２を具現しうる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、多種多様な形態で具現化される。寧ろ、以下の実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜上そのサイズが誇張される場合もある。
【００１７】
図１は、本発明の一実施形態による不揮発性メモリ素子を示す断面図である。
【００１８】
図１を参照すれば、不揮発性メモリ素子は、半導体層１０５上に形成された複数の上部制御ゲート電極１３０ａ及び半導体層１０５下に形成された複数の下部制御ゲート電極１３０ｂを備える。半導体層１０５は、上部及び下部制御ゲート電極１３０ａ，１３０ｂに共通に対応し、チャンネル領域として利用される。例えば、半導体層１０５は、シリコン層またはシリコン‐ゲルマニウム層を備えうるが、これに限定されない。半導体層１０５は、独立的な構造物と理解されるが、基板上の構造物と理解されることもある。
【００１９】
例えば、上部制御ゲート電極１３０ａは、半導体層１０５上にＮＡＮＤ構造に配列され、下部制御ゲート電極１３０ｂは、半導体層１０５下にＮＡＮＤ構造に配列される。下部制御ゲート電極１３０ｂは、上部制御ゲート電極１３０ａと交互に配列される。すなわち、下部制御ゲート電極１３０ｂは、隣接した二つの上部制御ゲート電極１３０ａの間にそれぞれ介在される。上部及び下部制御ゲート電極１３０ａ，１３０ｂの数は、適切に選択され、本発明の範囲を制約しない。
【００２０】
上部及び下部制御ゲート電極１３０ａ，１３０ｂは、導電層を備え、半導体層１０５とは離隔されて配置される。上部及び下部制御ゲート電極１３０ａ，１３０ｂは、一定の幅を有し、その幅は、相互同一でありうる。さらに、上部及び下部制御ゲート電極１３０ａ，１３０ｂは、一定の間隔で相互離隔され、その離隔間隔は、相互同一でありうる。したがって、上部制御ゲート電極１３０ａの離隔間隔は、下部制御ゲート電極１３０ｂの幅と同じでありうる。
【００２１】
例えば、上部及び下部制御ゲート電極１３０ａ，１３０ｂの幅を１Ｆとすれば、その離隔間隔も１Ｆとなりうる。さらに、半導体層１０５の幅（図１に垂直な方向を基準）を１Ｆとすれば、前記上部制御ゲート電極１３０ａの一つ及びそれと隣接する下部制御ゲート電極１３０ｂの一つは、平面上に（図１に垂直な方向を基準）２Ｆ×２Ｆ、すなわち、４Ｆ２の断面積を有する。
【００２２】
しかしながら、この実施形態の変形された例では、上部及び下部制御ゲート電極１３０ａ，１３０ｂの幅及び離隔間隔は、適切に変形される。例えば、上部及び下部制御ゲート電極１３０ａ，１３０ｂの幅と離隔間隔とが同一でない場合もある。また、下部制御ゲート電極１３０ｂの幅は、上部制御ゲート電極１３０ａの離隔距離より狭い場合もある。
【００２３】
上部制御ゲート電極１３０ａと半導体層１０５との間には、複数の上部電荷保存層１２０ａがそれぞれ介在され、下部制御ゲート電極１３０ｂと半導体層１０５との間には、複数の下部電荷保存層１２０ｂがそれぞれ介在される。上部及び下部電荷保存層１２０ａ，１２０ｂは、フローティングゲートまたは電荷トラップ層として利用される。例えば、上部及び下部電荷保存層１２０ａ，１２０ｂは、ポリシリコン層、窒化膜層、量子ドットまたはナノクリスタルを備えうる。量子ドットまたはナノクリスタルは、金属またはシリコンを含んで構成される。
【００２４】
上部電荷保存層１２０ａと半導体層１０５との間には、複数の上部トンネリング絶縁膜１１５ａがそれぞれ介在され、下部電荷保存層１２０ｂと半導体層１０５との間には、複数の下部トンネリング絶縁膜１１５ｂがそれぞれ介在される。上部及び下部トンネリング絶縁膜１１５ａ，１１５ｂは、電荷のトンネリングを許容できるように適切な厚さを有しうる。例えば、上部及び下部トンネリング絶縁膜１１５ａ，１１５ｂは、酸化膜、窒化膜または高誘電率膜を備えうる。高誘電率膜は、酸化膜及び窒化膜より誘電率の大きい絶縁層を指称しうる。
【００２５】
上部電荷保存層１２０ａと上部制御ゲート電極１３０ａとの間には、複数の上部ブロッキング絶縁膜１２５ａがそれぞれ介在され、下部電荷保存層１２０ｂと下部制御ゲート電極１３０ｂとの間には、複数の下部ブロッキング絶縁膜１２５ｂがそれぞれ介在される。上部及び下部ブロッキング絶縁膜１２５ａ，１２５ｂは、上部及び下部電荷保存層１２０ａ，１２０ｂの電荷が上部及び下部制御ゲート電極１３０ｂ，１３０ｂに逆トンネリングされることを抑制しうる。例えば、上部及び下部ブロッキング絶縁膜１２５ａ，１２５ｂは、酸化膜、窒化膜または高誘電膜を備えうる。
【００２６】
半導体層１０５には、ストリング消去電極１３５が電気的に連結される。図１で、半導体層１０５は、一つのストリングを形成しうる。ストリング消去電極１３５は、半導体層１０５に効果的に電気的な信号、例えば、電圧を印加するために使われる。例えば、ストリング消去電極１３５は、後述するように、上部及び下部電荷保存層１２０ａ，１２０ｂに保存された電荷を除去するために利用される。ストリング消去電極１３５は、導電層、例えば、ポリシリコンまたは金属を含みうる。
【００２７】
例えば、ストリング消去電極１３５は、下部制御ゲート電極１３０ｂの最外側の半導体層１０５部分に電気的に連結されるように形成される。しかしながら、この実施形態の変形された例では、ストリング消去電極１３５は、上部制御ゲート電極１３０ａの最外側の半導体層１０５部分に電気的に連結されるように形成されることもある。さらに、この実施形態の他の変形された例では、ストリング消去電極１３５は、上部制御ゲート電極１３０ａの間または下部制御ゲート電極１３０ｂの間の半導体層１０５部分に電気的に連結されることもある。
【００２８】
上部及び下部制御ゲート電極１３０ａ，１３０ｂの外側の両側の半導体層１０５の上には、ストリング選択電極１４５及びソース選択電極１５５がそれぞれ形成される。しかしながら、この実施形態の変形された例では、ストリング選択電極１４５及びソース選択電極１５５は、半導体層１０５の下に形成されることもある。ストリング選択電極１４５と半導体層１０５との間、及びソース選択電極１５５と半導体層１０５との間には、ゲート絶縁膜１４０，１５０がそれぞれ介在される。
【００２９】
ストリング選択電極１４５及びソース選択電極１５５の両側の半導体層１０５部分には、ソース及びドレイン領域１１０が画定される。例えば、半導体層１０５が第１導電型の不純物でドーピングされれば、ソース及びドレイン領域１１０は、第１導電型と逆である第２導電型の不純物でドーピングされる。例えば、第１導電型及び第２導電型は、ｎ型及びｐ型からそれぞれ選択された何れか一つでありうる。
【００３０】
ソース及びドレイン領域１１０は、上部及び下部制御ゲート電極１３０ａ，１３０ｂの外側に画定される。したがって、ソース及びドレイン領域１１０は、上部及び下部制御ゲート電極１３０ａ，１３０ｂの間の半導体層１０５部分には形成されない。これにより、上部及び下部制御ゲート電極１３０ａ，１３０ｂが稠密に配置され、その結果、不揮発性メモリ素子の集積度が高まる。
【００３１】
この実施形態では、半導体層１０５とストリング選択電極１４５との積層構造、及び半導体層１０５とソース選択電極１５５との積層構造は、ＭＯＳトランジスタの構造を形成しうる。半導体層１０５と上部制御ゲート電極１３０ａとの積層構造、及び半導体層１０５と下部制御ゲート電極１３０ｂとの積層構造は、メモリトランジスタの構造を形成しうる。半導体層１０５は、ビットラインの一部として利用され、上部及び下部制御ゲート電極１３０ａ，１３０ｂのワードラインの一部として利用される。
【００３２】
この実施形態によれば、４Ｆ２の面積に二つのメモリトランジスタが配置される。したがって、最大４Ｆ２の面積に一つのメモリトランジスタが配置される従来に比べて、この実施形態の不揮発性メモリ素子は、約２倍の集積度を有しうる。
【００３３】
図２は、本発明の他の実施形態による不揮発性メモリ素子を示す平面図である。図２の不揮発性メモリ素子は、図１の不揮発性メモリ素子を一般化してアレイに配置したものでありうる。例えば、図１の不揮発性メモリ素子は、図２の不揮発性メモリ素子で一つのストリングまたはビットラインの断面構造を表すことができる。したがって、二つの実施形態で重複する説明は省略する。
【００３４】
図２を参照すれば、複数の半導体層１０５が行に配列される。半導体層１０５は、それぞれビットラインＢＬの一部として利用される。半導体層１０５の一端は、共通ソースラインＣＳＬによって連結される。この場合、半導体層１０５の他端は、電源部に連結される。半導体層１０５の数、すなわち、ビットラインＢＬの数は、メモリブロックのサイズによって適切に選択され、本発明の範囲を制限しない。
【００３５】
半導体層１０５のそれぞれの上には、図１に示したように、上部トンネリング絶縁膜１１５ａ、上部電荷保存層１２０ａ、上部ブロッキング絶縁膜１２５ａ及び上部制御ゲート電極１３０ａの積層構造が提供される。半導体層１０５のそれぞれの下には、図１に示したように、下部トンネリング絶縁膜１１５ｂ、下部電荷保存層１２０ｂ、下部ブロッキング絶縁膜１２５ｂ及び下部制御ゲート電極１３０ｂの積層構造が提供される。半導体層１０５のそれぞれの上には、ストリング選択電極１４５（図１）及びソース選択電極１５５（図１）がさらに提供される。ストリング選択電極１４５及びソース選択電極１５５の両側の半導体層１０５部分には、ソース及びドレイン領域１１０が画定される。
【００３６】
複数の上部ワードラインＷＬＵは、同じ列に配列された上部制御ゲート電極１３０ａを連結し、複数の下部ワードラインＷＬＬは、同じ列に配列された下部制御ゲート電極１３０ｂを連結しうる。したがって、上部ワードラインＷＬＵは、半導体層１０５上に形成され、下部ワードラインＷＬＬは、半導体層１０５下に形成される。上部及び下部ワードラインＷＬＵ，ＷＬＬの数は、メモリブロックのサイズによって適切に選択され、本発明の範囲を制限しない。
【００３７】
ストリング選択ラインＳＳＬは、半導体層１０５のストリング選択電極１４５を連結しうる。ソース選択ラインＧＳＬは、半導体層１０５のソース選択電極１５５を連結しうる。ストリング消去ラインＳＥＬは、半導体層１０５のストリング消去電極１３５を連結しうる。
【００３８】
例えば、上部及び下部制御ゲート電極１３０ａ，１３０ｂは、上部及び下部ワードラインＷＬＵ，ＷＬＬの一部分を形成しうる。ストリング選択電極１４５は、ストリング選択ラインＳＳＬの一部分を形成し、ソース選択電極１５５は、ソース選択ラインＧＳＬの一部分を形成しうる。ストリング消去電極１３５は、ストリング消去ラインＳＥＬの一部分を形成しうる。したがって、ビットラインＢＬの一断面は、図１と実質的に類似している。但し、この実施形態の不揮発性メモリ素子は、上部及び下部ワードラインＷＬＵ，ＷＬＬの数を図１の場合より一般化した。
【００３９】
以下では、本発明の一実施形態による不揮発性メモリ素子の動作を説明する。
【００４０】
図３は、図１の不揮発性メモリ素子の部分拡大断面図である。
【００４１】
図３を参照すれば、上部制御ゲート電極１３０ａにパス電圧以上の電圧を印加すれば、半導体層１０５の表面付近にチャンネル１０７が形成される。この場合、チャンネル１０７は、上部制御ゲート電極１３０ａの直下だけでなく、上部制御ゲート電極１３０ａの間にある半導体層１０５部分まで伸びうる。それは、隣接した上部制御ゲート電極１３０ａの側面方向のフィールド、すなわちフリンジフィールド（ＦＦ）によって浅いチャンネル１０７が形成されるためである。
【００４２】
したがって、ＮＡＮＤ構造のメモリトランジスタの内部にソース及びドレイン領域１１０が無いにも拘わらず、チャンネル１０７が連結されて不揮発性メモリ素子が動作しうる。但し、このような側面方向のフィールドのサイズは、限界があるため、上部制御ゲート電極１３０ａの間の離隔距離に制限がありうる。以下では、シミュレーションによるポテンシャル及び電流密度分布を通じてさらに詳細に動作方法を説明する。
【００４３】
図４は、本発明の一実施形態による不揮発性メモリ素子のプログラム動作を説明するためのシミュレーションによるポテンシャル分布を示す断面図である。図４の不揮発性メモリ素子は、図２の不揮発性メモリ素子の一つのビットラインのメモリトランジスタの一部を模式化したものであって、したがって、図１及び図２を参照しうる。
【００４４】
図４を参照すれば、第２上部ワードラインＷＬＵ２を選択してプログラム電圧ＶＰＲを印加し、ビットラインＢＬは、接地させる。例えば、ストリング消去ラインＳＥＬを接地させることにより（ＧＮＤ）、ビットラインＢＬは、０Ｖに維持される。例えば、プログラム電圧ＶＰＲは、半導体層１０５から上部電荷保存層１２０ａに電荷のトンネリングを許容しうる電圧、例えば、２０Ｖ内外が選択される。トンネリングした電荷は、消去動作がなされる前までは、上部電荷保存層１２０ａに維持される。
【００４５】
選択的に、選択されない上部及び下部ワードラインＷＬＵ１，ＷＬＵ３，ＷＬＵ４，ＷＬＬ１，ＷＬＬ２には、パス電圧ＶＰＡを印加しうる。パス電圧ＶＰＡは、図３で説明したように、半導体層１０５にチャンネル１０７を形成させうる電圧として選択される。したがって、パス電圧ＶＰＡが印加されれば、メモリトランジスタは、オンにされる。このようなチャンネル１０７は、上部メモリトランジスタと下部メモリトランジスタとが相互干渉することを防止しうる。例えば、上部メモリトランジスタの動作は、下部メモリトランジスタの下部電荷保存層１２０ｂに保存された電荷によって影響を受ける。しかしながら、半導体層１０５の表面付近にチャンネル１０７を形成することにより、上部及び下部メモリトランジスタが相互干渉することを防止しうる。
【００４６】
図４で、色相は、電圧の分布を表す。例えば、赤色から青色に行くほど電圧が低くなることを表す。しかしながら、このような色相分布は、例示的なものに過ぎず、本発明の範囲を制限しない。
【００４７】
前述した第２上部ワードラインＷＬＵ２を選択してプログラムする方法は、他のメモリトランジスタにも適用される。さらに、複数のワードラインを選択して同時にプログラムを行うこともある。したがって、上部及び下部ワードラインＷＬＵ１，ＷＬＵ２，ＷＬＵ３，ＷＬＵ４，ＷＬＬ１，ＷＬＬ２，ＷＬＬ３の一つまたはそれ以上を選択してプログラム動作を行える。
【００４８】
また、マルチレベルセル（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ：ＭＬＣ）動作方式を利用すれば、一つの上部または下部電荷保存層１２０ａ，１２０ｂに２ビットのデータを保存しうる。例えば、上部または下部電荷保存層１２０ａ，１２０ｂに保存された電荷の量を異ならせて４レベルデータ状態、すなわち（１，１）、（１，０）、（０，０）、（０，１）状態を作りうる。（１，１）状態は、消去状態を表し、（０，１）状態は、最も大きくプログラムされた状態を表す。したがって、（１，１）状態で、（０，１）状態へ行くほど保存された電荷が大きくなるため、該当メモリトランジスタのしきい電圧が上昇する。
【００４９】
例えば、本発明による実施形態で、上部メモリトランジスタには、ＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）２ビットを保存し、下部メモリトランジスタには、ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）２ビットを保存しうる。この場合、隣接した上部及び下部メモリトランジスタの対を通じて４ビットのデータを保存しうる。すなわち、４Ｆ２の面積で４ビットのデータを保存し、したがって、１ビット／１Ｆ２のデータ処理を具現しうる。
【００５０】
図５及び図７は、本発明の一実施形態による不揮発性メモリ素子の読み取り動作を説明するためのシミュレーションによるポテンシャル分布を示す断面図であり、図６及び図８は、本発明の一実施形態による不揮発性メモリ素子の読み取り動作を説明するためのシミュレーションによる電子密度分布を示す断面図である。図５ないし図８の不揮発性メモリ素子は、図２の不揮発性メモリ素子の一つのビットラインのメモリトランジスタの一部を模式化したものであり、したがって、図１及び図２を参照しうる。但し、図５ないし図８は、図４とは異なり、ストリング消去ラインＳＥＬの代りに下部ワードラインをさらに含んでいる。
【００５１】
図５ないし図８で、第２上部ワードラインＷＬＵ２を含むメモリトランジスタは、（１，１）状態にあり、第２下部ワードラインＷＬＬ２を含むメモリトランジスタは、（０，１）状態にある。例えば、図５及び図６は、（１，１）状態を読み取る場合であり、図７及び図８は、（０，１）状態を読み取る場合を表す。図５ないし図８で、色相は、電圧の分布を表す。例えば、赤色から青色に行くほど電圧が低くなることを表す。しかしながら、このような色相分布は、例示的なものに過ぎず、本発明の範囲を制限しない。
【００５２】
図５を参照すれば、選択された第２上部ワードラインＷＬＵ２に読み取り電圧ＶＲＥを印加し、選択されない他のワードラインＷＬＵ１，ＷＬＵ３，ＷＬＵ４，ＷＬＬ１，ＷＬＬ２，ＷＬＬ３にパス電圧ＶＰＡを印加する。この場合、読み取り電圧ＶＲＥは、（１，１）状態を区分するために、消去状態のメモリトランジスタをオンにさせうる電圧、例えば、約０Ｖでありうる。ビットラインＢＬには、電流の流れを測定できるように適切な電圧を印加しうる。
【００５３】
図６を参照すれば、半導体層１０５に電流密度の高い領域、すなわち、ターンオン領域ＯＮがビットライン方向に電流の流れを許容しうるということが分かる。シミュレーションによれば、ビットラインＢＬに約０．８Ｖの電圧が印加されれば、ビットラインＢＬを通じて約１０−５Ａのオン電流の流れが予測される。したがって、この結果から第２上部ワードラインＷＬＵ２下の上部電荷保存層１２０ａのデータ状態は（１，１）であるということが分かる。
【００５４】
さらに、この結果から、図３で説明したように、フリンジフィールドＦＦによって半導体層１０５にチャンネル１０７が形成されることが確認できる。
【００５５】
図７を参照すれば、選択された第２下部ワードラインＷＬＬ２に読み取り電圧ＶＲＥを印加し、選択されない他のワードラインＷＬＵ１，ＷＬＵ２，ＷＬＵ３，ＷＬＵ４，ＷＬＬ１，ＷＬＬ３にパス電圧ＶＰＡを印加する。読み取り電圧ＶＲＥは、（０，１）状態を（１，１）状態で区分するために、プログラム状態のメモリトランジスタをオフにさせうる電圧、例えば、約０Ｖでありうる。しかしながら、（０，１）状態を（１，０）状態または（０，０）状態と区分するためには、他の読み取り電圧が選択されることもある。ビットラインＢＬには、電流の流れを測定できるように適切な電圧を印加しうる。
【００５６】
図８を参照すれば、電流密度の低い領域、すなわち、ターンオフ領域ＯＦＦが電流密度の高い領域、すなわち、ターンオン領域ＯＮを遮断して、ビットラインＢＬ方向の電流の流れを遮断するということが分かる。シミュレーションによれば、ビットラインＢＬに約０．８Ｖの電圧が印加されれば、ビットラインＢＬを通じて約１０−１１Ａのオフ電流の流れが予測される。したがって、この結果から第２下部ワードラインＷＬＬ２下の下部電荷保存層１２０ｂのデータ状態は、（０，１）であるということが分かる。
【００５７】
前述した第２上部ワードラインＷＬＵ２及び第２下部ワードラインＷＬＬ２に対する読み取り動作は、他のワードラインにも適用される。したがって、上部及び下部ワードラインＷＬＵ１，ＷＬＵ２，ＷＬＵ３，ＷＬＵ４，ＷＬＬ１，ＷＬＬ２，ＷＬＬ３のうち一つを選択して読み取り動作を行える。また、前記では（１，１）及び（０，１）状態を例示的に説明したが、前述した説明は、（１，０）及び（０，０）状態にも読み取り電圧ＶＲＥを変化させて適用される。
【００５８】
図９は、本発明の一実施形態による不揮発性メモリ素子の消去動作を説明するためのシミュレーションによるポテンシャル分布を示す断面図である。図９の不揮発性メモリ素子は、図２の不揮発性メモリ素子の一つのビットラインのメモリトランジスタの一部を模式化したものであって、したがって、図１及び図２を参照しうる。
【００５９】
図９を参照すれば、ストリング消去ラインＳＥＬに消去電圧ＶＥＲを印加し、上部及び下部ワードラインＷＬＵ１，ＷＬＵ２，ＷＬＵ３，ＷＬＵ４，ＷＬＬ１，ＷＬＬ２を接地させることにより（ＧＮＤ）、上部及び下部電荷保存層１２０ａ，１２０ｂに保存されたデータを一度に消去しうる。例えば、消去電圧ＶＥＲを正の電圧、約１８Ｖ内外とすれば、半導体層１０５のホールが上部及び下部電荷保存層１２０ａ，１２０ｂの電子と再結合しうる。
【００６０】
本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるものである。
【産業上の利用可能性】
【００６１】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す断面図である。
【図２】本発明の他の実施形態による不揮発性メモリ素子を示す平面図である。
【図３】図１の不揮発性メモリ素子の部分拡大断面図である。
【図４】本発明の一実施形態による不揮発性メモリ素子のプログラム動作を説明するためのシミュレーションによるポテンシャル分布を示す断面図である。
【図５】本発明の一実施形態による不揮発性メモリ素子の読み取り動作を説明するためのシミュレーションによるポテンシャル分布を示す断面図である。
【図６】本発明の一実施形態による不揮発性メモリ素子の読み取り動作を説明するためのシミュレーションによる電子密度分布を示す断面図である。
【図７】本発明の一実施形態による不揮発性メモリ素子の読み取り動作を説明するためのシミュレーションによるポテンシャル分布を示す断面図である。
【図８】本発明の一実施形態による不揮発性メモリ素子の読み取り動作を説明するためのシミュレーションによる電子密度分布を示す断面図である。
【図９】本発明の一実施形態による不揮発性メモリ素子の消去動作を説明するためのシミュレーションによるポテンシャル分布を示す断面図である。
【符号の説明】
【００６３】
１０５  半導体層
１１０  ソース及びドレイン領域
１１５ａ  上部トンネリング絶縁膜
１１５ｂ  下部トンネリング絶縁膜
１２０ａ  上部電荷保存層
１２０ｂ  下部電荷保存層
１２５ａ  上部ブロッキング絶縁膜
１２５ｂ  下部ブロッキング絶縁膜
１３０ａ  上部制御ゲート電極
１３０ｂ  下部制御ゲート電極
１３５  ストリング消去電極
１４０，１５０  ゲート絶縁膜
１４５  ストリング選択電極
１５５  ソース選択電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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