(57)【要約】【課題】スイッチング回路に用いられる、高速スイッチングが可能な絶縁ゲート型トランジスタであって、スイッチングノイズを抑制した、小型で安価な絶縁ゲート型トランジスタを提供する。【解決手段】半導体基板１０に形成された絶縁ゲート型トランジスタ１０１であって、半導体基板１０上に形成された絶縁ゲート型トランジスタ１０１のソース配線Ｈ１ｓ，Ｈ２ｓおよびドレイン配線Ｈ１ｄ〜Ｈ３ｄの少なくとも一方の配線に、経路延長配線パターンＨＰａによるインダクタンスＬａが付加されてなる絶縁ゲート型トランジスタ１０１とする。【選択図】図１
2008306150.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された絶縁ゲート型トランジスタであって、
前記半導体基板上に形成された前記絶縁ゲート型トランジスタのソース配線およびドレイン配線の少なくとも一方の配線に、経路延長配線パターンによるインダクタンスが付加されてなることを特徴とする絶縁ゲート型トランジスタ。
【請求項２】
前記絶縁ゲート型トランジスタが、並列接続される複数個のセルブロックからなり、
前記インダクタンスが、複数個のインダクタンス成分に分割されて、前記複数個のセルブロックのソース配線およびドレイン配線の少なくとも一方の配線に付加されてなることを特徴とする請求項１に記載の絶縁ゲート型トランジスタ。
【請求項３】
前記複数個のインダクタンス成分が、並列接続されて、前記複数個のセルブロックのソース配線およびドレイン配線の少なくとも一方の配線に付加されてなることを特徴とする請求項２に記載の絶縁ゲート型トランジスタ。
【請求項４】
前記複数個のインダクタンス成分が、直列接続されてなり、
前記複数個のセルブロックのソース配線またはドレイン配線が、隣り合う前記インダクタンス成分の接続点に順次接続されてなることを特徴とする請求項２に記載の絶縁ゲート型トランジスタ。
【請求項５】
前記セルブロックが、同じ大きさの複数個のセルからなり、
異なるセルブロック同士では、セルの大きさが異なることを特徴とする請求項２乃至４のいずれか一項に記載の絶縁ゲート型トランジスタ。
【請求項６】
前記セルブロックが、それぞれ、一個のセルからなることを特徴とする請求項２乃至５のいずれか一項に記載の絶縁ゲート型トランジスタ。
【請求項７】
前記インダクタンスが、
出力端子が設けられる前記絶縁ゲート型トランジスタのソース配線およびドレイン配線のいずれか一方の配線と逆側の配線に付加されてなることを特徴とする請求項１乃至６のいずれか一項に記載の絶縁ゲート型トランジスタ。
【請求項８】
前記経路延長配線パターンが、渦巻き形状パターンであることを特徴とする請求項１乃至７のいずれか一項に記載の絶縁ゲート型トランジスタ。
【請求項９】
前記経路延長配線パターンが、ジグザグ形状パターンであることを特徴とする請求項１乃至７のいずれか一項に記載の絶縁ゲート型トランジスタ。
【請求項１０】
前記経路延長配線パターンの幅が、電流経路の上流から下流に向って、減少または増大するように設定されてなることを特徴とする請求項１乃至９のいずれか一項に記載の絶縁ゲート型トランジスタ。
【請求項１１】
前記絶縁ゲート型トランジスタが、
ソースセルとドレインセルが前記半導体基板の主面側の表層部に交互に配置され、前記ソースセル同士および前記ドレインセル同士が、それぞれ、前記ソース配線および前記ドレイン配線により並列接続されてなる横型の絶縁ゲート型トランジスタであって、
前記主面側の半導体基板上に、配線層が３層に渡って形成され、
前記経路延長配線パターンが、第３層目の前記配線層に形成され、
前記ソース配線および前記ドレイン配線のいずれか一方の配線に、前記インダクタンスが付加されてなることを特徴とする請求項１乃至１０のいずれか一項に記載の絶縁ゲート型トランジスタ。
【請求項１２】
裏面側の前記半導体基板上に、裏面配線層が形成され、
前記経路延長配線パターンが、前記裏面配線層にも形成され、
前記ソース配線および前記ドレイン配線のもう一方の配線にも、前記インダクタンスが付加されてなることを特徴とする請求項１１に記載の絶縁ゲート型トランジスタ。
【請求項１３】
前記絶縁ゲート型トランジスタが、
ソースセルが前記半導体基板の主面側の表層部に並んで配置され、前記ソースセル同士が、前記ソース配線により並列接続され、
ドレインが前記半導体基板の裏面側の表層部に配置されてなる縦型の絶縁ゲート型トランジスタであって、
前記主面側の半導体基板上に、配線層が２層に渡って形成され、
前記経路延長配線パターンが、第２層目の前記配線層に形成され、
前記ソース配線に、前記インダクタンスが付加されてなることを特徴とする請求項１乃至１０のいずれか一項に記載の絶縁ゲート型トランジスタ。
【請求項１４】
前記絶縁ゲート型トランジスタが、電力用途の絶縁ゲート型トランジスタであることを特徴とする請求項１乃至１３のいずれか一項に記載の絶縁ゲート型トランジスタ。
【請求項１５】
前記半導体基板の別位置に、前記絶縁ゲート型トランジスタの制御回路が形成されてなることを特徴とする請求項１４に記載の絶縁ゲート型トランジスタ。
【請求項１６】
前記絶縁ゲート型トランジスタおよび前記インダクタンスと並列に、容量素子が接続されてなることを特徴とする請求項１乃至１５のいずれか一項に記載の絶縁ゲート型トランジスタ。
【請求項１７】
前記絶縁ゲート型トランジスタが、車載用の絶縁ゲート型トランジスタであることを特徴とする請求項１乃至１６のいずれか一項に記載の絶縁ゲート型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成された絶縁ゲート型トランジスタに関する。
【背景技術】
【０００２】
半導体基板に形成された絶縁ゲート型トランジスタが、例えば、特許第３３５５８１７号明細書（特許文献１）と特許第３４２４５５３号明細書（特許文献２）に開示されている。
【０００３】
図２３は、特許文献１，２に記載された絶縁ゲート型トランジスタと同様の従来の絶縁ゲート型トランジスタ９０を示す図である。図２３（ａ）は、絶縁ゲート型トランジスタ９０の模式的な上面図であり、図２３（ｂ）は、図２３（ａ）における一点鎖線Ｇ−Ｇでの断面図である。また、図２３（ｃ）は、絶縁ゲート型トランジスタ９０の等価回路図である。
【０００４】
図２３に示す絶縁ゲート型トランジスタ９０は、電力用途の横型ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Diffused MetalOxide Semiconductor）である。絶縁ゲート型トランジスタ９０では、図２３（ａ），（ｂ）に示すように、ストライプ状のソースセルＳａとドレインセルＤａが、半導体基板１０の主面側の表層部に交互に配置されている。また、第１配線層２１によって形成されるストライプ状のソース配線Ｈ１ｓとドレイン配線Ｈ１ｄが、それぞれ、各ソースセルＳａおよび各ドレインセルＤａの上方に配置されている。ソース配線Ｈ１ｓおよびドレイン配線Ｈ１ｄは、それぞれ、複数のソースコンタクトＣｓａおよびドレインコンタクトＣｄａで、ストライプ状のソースセルＳａおよびドレインセルＤａに接続している。また、第２配線層２２によって形成されるソース配線Ｈ２ｓとドレイン配線Ｈ２ｄが、それぞれ、交互に配置されているストライプ状の各ソース配線Ｈ１ｓおよび各ドレイン配線Ｈ１ｄと直交するようにして、その上方に配置されている。ソース配線Ｈ２ｓとドレイン配線Ｈ２ｄは、それぞれ、各ソース配線Ｈ１ｓおよび各ドレイン配線Ｈ１ｄに対して、ビアホールＶ１ｓおよびビアホールＶ１ｄで接続している。尚、ソース配線Ｈ２ｓおよびドレイン配線Ｈ２ｄにおける破線で囲った部分Ｐ２ｓ，Ｐ２ｄは、ワイヤボンディング等のためのパッド部を示している。
【０００５】
図２３の絶縁ゲート型トランジスタ９０においては、半導体基板１０の主面側の表層部に配置されたソースセルＳａ同士およびドレインセルＤａ同士が、それぞれ、該主面側の半導体基板１０上に形成された２層の配線層２１，２２を用いて、並列接続されている。このように、絶縁ゲート型トランジスタ９０は、ソースセルＳａとドレインセルＤａが半導体基板１０の主面側にまとめて配置され、キャリアが半導体基板１０に対して横方向（基板面内方向）に流れる横型の絶縁ゲート型トランジスタ（ＬＤＭＯＳ）である。図２３の絶縁ゲート型トランジスタ９０で例示したＬＤＭＯＳは、他のトランジスタ素子に較べて高速スイッチングが可能であることから、例えば、高速のスイッチング回路やスイッチング電源に利用される。
【０００６】
一般的に、ＤＣ−ＤＣコンバータやインバータ等のスイッチング回路では、回路の動作周波数を高周波化するほど、付属するインダクタンスやキャパシタンスが小さくなって、小型化することができる。このため、できるだけスイッチング速度の速い電力用途の絶縁ゲート型トランジスタが必要であり、ＬＤＭＯＳは上記用途に好適である。一方、ＬＤＭＯＳに限らず、一般的に絶縁ゲート型トランジスタを高速でスイッチングするほど、その急激な電圧変化（ｄＶ／ｄｔ）でドレイン電圧のオーバーシュートが生じ、高速スイッチングになるほど発生ノイズ（リンギング）が増大する。
【０００７】
図２４は、絶縁ゲート型トランジスタのＯＮ・ＯＦＦ時において、ドレイン電流の立ち上り時に上記リンギングが発生する様子を模式的に示した図である。
【０００８】
特に、電力用途の絶縁ゲート型トランジスタのスイッチングによる電圧変化（ｄＶ／ｄｔ）や電流変化（ｄＩ／ｄｔ）で起きるノイズは、配線で減衰することなくそのままＩＣ外部に伝播していく。従って、例えば、上記絶縁ゲート型トランジスタが形成されたパワーＩＣを実装する自動車の電子制御ユニット（ＥＣＵ、Electronic Control Unit）の内部にノイズを放出することになり、ラジオノイズを誘発したり、最悪のケースでは外部回路の誤動作や該絶縁ゲート型トランジスタ自身がサージ電圧（ｄＶ／ｄｔ）やサージ電流（ｄＩ／ｄｔ）で破壊したりする場合もある。
【０００９】
スイッチング回路に適用される絶縁ゲート型トランジスタの上記課題を解決する方法が、例えば、特開平９−６５６４４号公報（特許文献３）、特開２０００−３２３９７６号公報（特許文献４）に開示されている。
【００１０】
特許文献３に開示された方法では、絶縁ゲート型トランジスタのゲート抵抗を可変とし、該絶縁ゲート型トランジスタの動作中のドレイン電圧立ち上り波形を鈍らせることにより、スイッチングノイズを抑制する。特許文献４に開示された方法では、絶縁ゲート型トランジスタの出力段にバッファを設けて、リンギングを抑制している。
【特許文献１】特許第３３５５８１７号明細書
【特許文献２】特許第３４２４５５３号明細書
【特許文献３】特開平９−６５６４４号公報
【特許文献４】特開２０００−３２３９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記特許文献３に開示された方法では、絶縁ゲート型トランジスタの動作状態を常にモニターし、動作状態を判断してゲート抵抗を瞬時に切り替えるという動作を行う特別なゲート制御回路が必要である。従って、必然的に回路面積が大きくなり、チップコストが増加するという問題は避けられない。また、特許文献４に開示された方法では、出力には影響がないが、内部にリンギングが発生しているため、内部回路が誤動作したり、発信したりする可能性がある。
【００１２】
そこで本発明は、スイッチング回路に用いられる、高速スイッチングが可能な絶縁ゲート型トランジスタであって、スイッチングノイズ（リンギング）を抑制した、小型で安価な絶縁ゲート型トランジスタを提供することを目的としている。
【課題を解決するための手段】
【００１３】
請求項１に記載の発明は、半導体基板に形成された絶縁ゲート型トランジスタであって、前記半導体基板上に形成された前記絶縁ゲート型トランジスタのソース配線およびドレイン配線の少なくとも一方の配線に、経路延長配線パターンによるインダクタンスが付加されてなることを特徴としている。
【００１４】
絶縁ゲート型トランジスタは、高速スイッチングが可能であり、スイッチング回路やスイッチング電源への利用に適している。一方、従来の絶縁ゲート型トランジスタにおいては、電極パッドから素子までのソース配線とドレイン配線を極力短くして接続しており、配線の寄生インダクタンスは１ｎＨ程度と非常に小さい。このため、スイッチング時に電圧変化（ｄＶ／ｄｔ）や電流変化（ｄＩ／ｄｔ）で起きるノイズは、配線で減衰することなくそのまま外部に伝播していく。
【００１５】
これに対して、上記絶縁ゲート型トランジスタにおいては、ソース配線およびドレイン配線の少なくとも一方の配線に、経路延長配線パターンによるインダクタンスが付加されている。該経路延長配線パターンは、スイッチングノイズを抑制するためのチョークコイルとして機能させることができ、スイッチング時の電流変化率を抑制して、出力波形に重畳するリンギングをなまらせることができる。これによって、上記絶縁ゲート型トランジスタにおいては、リンキングを抑制し、ノイズ伝播を防止することができる。また、該経路延長配線パターンによるインダクタンスの付加は、外付けのチョークコイルによるインダクタンスの付加と違って、小型化や軽量化の阻害要因にもならない。
【００１６】
以上のようにして、上記絶縁ゲート型トランジスタは、電力用途のスイッチング回路に用いられる、高速スイッチングが可能な絶縁ゲート型トランジスタであって、スイッチングノイズを抑制した、小型で安価な絶縁ゲート型トランジスタとすることができる。
【００１７】
上記絶縁ゲート型トランジスタは、請求項２に記載のように、並列接続される複数個のセルブロックからなり、前記インダクタンスが、複数個のインダクタンス成分に分割されて、前記複数個のセルブロックのソース配線およびドレイン配線の少なくとも一方の配線に付加されてなる構成とすることができる。
【００１８】
この場合、例えば請求項３に記載のように、前記複数個のインダクタンス成分が、並列接続されて、前記複数個のセルブロックのソース配線およびドレイン配線の少なくとも一方の配線に付加されてなる構成とすることができる。また、例えば請求項４に記載のように、前記複数個のインダクタンス成分が、直列接続されてなり、前記複数個のセルブロックのソース配線またはドレイン配線が、隣り合う前記インダクタンス成分の接続点に順次接続されてなる構成としてもよい。
【００１９】
また、請求項５に記載のように、前記セルブロックは、同じ大きさの複数個のセルからなり、異なるセルブロック同士では、セルの大きさが異なる構成であってもよいし、請求項６に記載のように、前記セルブロックを、それぞれ、一個のセルからなる構成とすることもできる。
【００２０】
以上のように、上記絶縁ゲート型トランジスタにおいては、複数個のセルブロックと複数個のインダクタンス成分を適宜設定配置することで、該絶縁ゲート型トランジスタの出力波形において、リンキングを抑制する種々の波形パターンを持たせることができる。
【００２１】
また、上記絶縁ゲート型トランジスにおいては、請求項７に記載のように、前記インダクタンスが、出力端子が設けられる前記絶縁ゲート型トランジスタのソース配線およびドレイン配線のいずれか一方の配線と逆側の配線に付加されてなることが好ましい。
【００２２】
通常、出力端子に接続される負荷回路にもインダクタンスが存在するため、出力端子と反対側に前記インダクタンスを配置することで、インダクタンスを絶縁ゲート型トランジスタのソースとドレインの両側に分散させ、トランジスタに掛かる負荷を軽減することができる。
【００２３】
前記経路延長配線パターンは、例えば請求項８に記載のように、渦巻き形状パターンとすることができる。また、請求項９に記載のように、ジグザグ形状パターンであってもよい。
【００２４】
また、請求項１０に記載のように、上記絶縁ゲート型トランジスタにおいては、前記経路延長配線パターンの幅が、電流経路の上流から下流に向って、減少または増大するように設定されてなる構成とすることもできる。これによれば、配線によるインダクタンスの値が、配線長さだけでなく幅によっても調整されるため、インダクタンスの値の設定範囲をさらに拡大することができる。
【００２５】
上記絶縁ゲート型トランジスタは、例えば請求項１１に記載のように、ソースセルとドレインセルが前記半導体基板の主面側の表層部に交互に配置され、前記ソースセル同士および前記ドレインセル同士が、それぞれ、前記ソース配線および前記ドレイン配線により並列接続されてなる横型の絶縁ゲート型トランジスタであって、前記主面側の半導体基板上に、配線層が３層に渡って形成され、前記経路延長配線パターンが、第３層目の前記配線層に形成され、前記ソース配線および前記ドレイン配線のいずれか一方の配線に、前記インダクタンスが付加されてなる構成とすることができる。
【００２６】
上記絶縁ゲート型トランジスタは、半導体基板の主面側に、ソースセルとドレインセルが交互に配置され、キャリアが該半導体基板の横方向に流れる横型の絶縁ゲート型トランジスタ（ＬＤＭＯＳ、Lateral Diffused Metal Oxide Semiconductor）である。該絶縁ゲート型トランジスタにおいては、ソースセル同士およびドレインセル同士がそれぞれソース配線およびドレイン配線により並列接続されており、ソースセルとドレインセルの数を適宜設定することで、任意の電力に対応させることができる。
【００２７】
該絶縁ゲート型トランジスタのソース配線および前記ドレイン配線のいずれか一方の配線には、経路延長配線パターンが第３層目の配線層に形成されて、インダクタンスが付加されている。従って、ソースセルとドレインセルを多数個配置し、これらがスイッチング時に同時に動作することによって電圧変化（ｄＶ／ｄｔ）や電流変化（ｄＩ／ｄｔ）でスイッチングノイズが発生する場合であっても、該経路延長配線パターンによるインダクタンスを適宜設定することで、スイッチング時の電流変化率を抑制して、ノイズ伝播を防止した横型の絶縁ゲート型トランジスタとすることができる。
【００２８】
また、上記絶縁ゲート型トランジスタの場合には、請求項１２に記載のように、裏面側の前記半導体基板上に、裏面配線層が形成され、前記経路延長配線パターンが、前記裏面配線層にも形成され、前記ソース配線および前記ドレイン配線のもう一方の配線にも、前記インダクタンスが付加されてなる構成としてもよい。
【００２９】
これによれば、上記絶縁ゲート型トランジスタが形成されている半導体基板の主面側と裏面側の両側において、経路延長配線パターンによるインダクタンスを付加することができる。これによって、小型化や軽量化を損ねることなく、より大きなインダクタンスを付加することができ、より大きなスイッチングノイズの抑制効果を持たせることができる。
【００３０】
上記絶縁ゲート型トランジスタは、請求項１３に記載のように、ソースセルが前記半導体基板の主面側の表層部に並んで配置され、前記ソースセル同士が、前記ソース配線により並列接続され、ドレインが前記半導体基板の裏面側の表層部に配置されてなる縦型の絶縁ゲート型トランジスタであって、前記主面側の半導体基板上に、配線層が２層に渡って形成され、前記経路延長配線パターンが、第２層目の前記配線層に形成され、前記ソース配線に、前記インダクタンスが付加されてなる構成とすることもできる。
【００３１】
上記絶縁ゲート型トランジスタは、半導体基板の主面側にソースセルが並んで配置され、裏面側に上記各ソースセルに共通のドレインが配置され、キャリアが該半導体基板の縦方向（厚さ方向）に流れる縦型の絶縁ゲート型トランジスタである。該絶縁ゲート型トランジスタにおいても、ソースセル同士がソース配線により並列接続されており、ソースセルの数を適宜設定することで、任意の電力に対応させることができる。
【００３２】
該絶縁ゲート型トランジスタのソース配線には、経路延長配線パターンが第２層目の配線層に形成されて、インダクタンスが付加されている。従って、ソースセルを多数個配置し、これらがスイッチング時に同時に動作することによって電圧変化（ｄＶ／ｄｔ）や電流変化（ｄＩ／ｄｔ）でスイッチングノイズが発生する場合であっても、該経路延長配線パターンによるインダクタンスを適宜設定することで、スイッチング時の電流変化率を抑制して、ノイズ伝播を防止した縦型の絶縁ゲート型トランジスタとすることができる。
【００３３】
以上のようにして、請求項１４に記載のように、前記絶縁ゲート型トランジスタは、電力用途の絶縁ゲート型トランジスタとして好適に用いることができる。
【００３４】
また、前記絶縁ゲート型トランジスタは、ノイズ伝播を防止する効果を有しているため、請求項１５に記載のように、前記半導体基板の別位置に、前記絶縁ゲート型トランジスタの制御回路が形成されてなる構成のパワーＩＣ（Integrated Circuit）にとして好適である。
【００３５】
前記絶縁ゲート型トランジスタは、請求項１６に記載のように、前記絶縁ゲート型トランジスタおよび前記インダクタンスと並列に、容量素子が接続されてなる構成とすることもできる。これによれば、絶縁ゲート型トランジスタおよびインダクタンスから発生したノイズを上記容量素子で吸収させることができ、リンキングをさらに抑制することができる。
【００３６】
さらに、上記絶縁ゲート型トランジスタは、請求項１７に記載のように、車載用の絶縁ゲート型トランジスタに適しており、例えばノイズを嫌う自動車の電子制御ユニット（ＥＣＵ、Electronic Control Unit）に好適に用いることができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３８】
図１〜図３は、本発明の一例である、絶縁ゲート型トランジスタ１０１を示す図である。図１は、絶縁ゲート型トランジスタ１０１の模式的な上面図である。図２（ａ）は、図１における一点鎖線Ａ−Ａでの断面図であり、図２（ｂ）は、図１における一点鎖線Ｂ−Ｂでの断面図であり、図２（ｃ）は、図１における一点鎖線Ｃ−Ｃでの断面図である。また、図３は、絶縁ゲート型トランジスタ１０１の等価回路図である。尚、図１〜図３に示す絶縁ゲート型トランジスタ１０１において、図２３に示した絶縁ゲート型トランジスタ９０と同様の部分については、同じ符号を付した。
【００３９】
図１〜図３に示す絶縁ゲート型トランジスタ１０１も、図２３に示した絶縁ゲート型トランジスタ９０と同様で、電力用途の横型ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Diffused MetalOxide Semiconductor）である。図１〜図３に示す絶縁ゲート型トランジスタ１０１は、図２３の絶縁ゲート型トランジスタ９０と同様の半導体基板１０における構造および配線層２１，２２における構造を有している。すなわち、絶縁ゲート型トランジスタ１０１では、図１と図２に示すように、ストライプ状のソースセルＳａとドレインセルＤａが、半導体基板１０の主面側の表層部に交互に配置されている。また、第１配線層２１によって形成されるストライプ状のソース配線Ｈ１ｓとドレイン配線Ｈ１ｄが、それぞれ、各ソースセルＳａおよび各ドレインセルＤａの上方に配置されている。ソース配線Ｈ１ｓおよびドレイン配線Ｈ１ｄは、それぞれ、複数のソースコンタクトＣｓａおよびドレインコンタクトＣｄａで、ストライプ状のソースセルＳａおよびドレインセルＤａに接続している。また、第２配線層２２によって形成されるソース配線Ｈ２ｓとドレイン配線Ｈ２ｄが、それぞれ、交互に配置されているストライプ状の各ソース配線Ｈ１ｓおよび各ドレイン配線Ｈ１ｄと直交するようにして、その上方に配置されている。ソース配線Ｈ２ｓとドレイン配線Ｈ２ｄは、それぞれ、各ソース配線Ｈ１ｓおよび各ドレイン配線Ｈ１ｄに、ビアホールＶ１ｓおよびビアホールＶ１ｄで接続している。尚、ソース配線Ｈ２ｓにおける破線で囲った部分Ｐ２ｓは、ワイヤボンディング等のためのパッド部を示している。
【００４０】
一方、図１〜図３に示す絶縁ゲート型トランジスタ１０１においては、図２３に示した絶縁ゲート型トランジスタ９０と異なり、第３層目に数ミクロン程度の厚いアルミニウム（Ａｌ）からなる配線層２３が形成されている。絶縁ゲート型トランジスタ１０１では、この第３層目の配線層２３が、ドレイン配線Ｈ３ｄとして利用されており、ドレイン配線Ｈ２ｄにビアホールＶ２ｄで接続している。尚、ドレイン配線Ｈ３ｄにおける破線で囲った部分Ｐ３ｄは、ワイヤボンディング等のためのパッド部を示している。
【００４１】
絶縁ゲート型トランジスタ１０１における第３層目のドレイン配線Ｈ３ｄは、図１に示すように、パッド部Ｐ３ｄと第２層目のドレイン配線Ｈ２ｄに接続するビアホールＶ２ｄを最短経路で結ぶ配線パターンとなっておらず、渦巻き形状パターンの経路延長配線パターンＨＰａとなっている。この経路延長配線パターンＨＰａによって、絶縁ゲート型トランジスタ１０１においては、図３に示すように、インダクタンスＬａが、ドレイン配線Ｈ３ｄに付加されることとなる。尚、経路延長配線パターンＨＰａは、厚いアルミニウム（Ａｌ）からなるため、配線抵抗の増加を抑えつつ、インダクタンスＬａを効果的に付加させることができる。また、インダクタンスＬａの値は設計事項であり、必要なノイズレベルに応じて適宜巻き数を変えるなどして、所望のインダクタンスＬａを作りこむ。
【００４２】
図１〜図３に示す絶縁ゲート型トランジスタ１０１も、図２３に示した絶縁ゲート型トランジスタ９０と同様で、ソースセルＳａとドレインセルＤａが半導体基板１０の主面側にまとめて配置され、キャリアが半導体基板１０に対して横方向（基板面内方向）に流れる横型の絶縁ゲート型トランジスタ（ＬＤＭＯＳ）である。絶縁ゲート型トランジスタ１０１においては、ソースセルＳａ同士およびドレインセルＤａ同士がそれぞれソース配線Ｈ１ｓ，Ｈ２ｓおよびドレイン配線Ｈ１ｄ，Ｈ２ｄ，Ｈ３ｄにより並列接続されており、ソースセルＳａとドレインセルＤａの数を適宜設定することで、任意の電力に対応させることができる。図１〜図３に示す絶縁ゲート型トランジスタ１０１も、図２３に示した絶縁ゲート型トランジスタ９０と同様に、高速スイッチングが可能であり、スイッチング回路やスイッチング電源への利用に適している。
【００４３】
一方、図２３に示す従来の絶縁ゲート型トランジスタ９０においては、電極パッドＰ２ｓ，Ｐ２ｄから素子までのソース配線Ｈ２ｓ，Ｈ１ｓとドレイン配線Ｈ２ｄ，Ｈ１ｄを極力短くして接続しており、配線Ｈ２ｓ，Ｈ１ｓ，Ｈ２ｄ，Ｈ１ｄの寄生インダクタンスは１ｎＨ程度と非常に小さい。このため、スイッチング時に電圧変化（ｄＶ／ｄｔ）や電流変化（ｄＩ／ｄｔ）で起きるノイズは、配線Ｈ２ｓ，Ｈ１ｓ，Ｈ２ｄ，Ｈ１ｄで減衰することなくそのまま外部に伝播していく。
【００４４】
これに対して、図１〜図３に示す絶縁ゲート型トランジスタ１０１においては、ドレイン配線Ｈ３ｄに、経路延長配線パターンＨＰａによるインダクタンスＬａが付加されている。該経路延長配線パターンＨＰａは、スイッチングノイズを抑制するためのチョークコイルとして機能させることができる。従って、絶縁ゲート型トランジスタ１０１のように、ソースセルＳａとドレインセルＤａを多数個配置し、これらがスイッチング時に同時に動作することによって電圧変化（ｄＶ／ｄｔ）や電流変化（ｄＩ／ｄｔ）でスイッチングノイズが発生する場合であっても、該経路延長配線パターンＨＰａによるインダクタンスＬａを適宜設定することで、スイッチング時の電流変化率を抑制して、出力波形に重畳するリンギングをなまらせることができる。
【００４５】
図４は、インダクタンスＬａが付加された絶縁ゲート型トランジスタ１０１のＯＮ・ＯＦＦ時において、ドレイン電流の立ち上り時の様子を模式的に示した図である。図４（ａ）は、小さな値のインダクタンスＬａを付加した場合であり、図４（ｂ）は、大きな値のインダクタンスＬａを付加した場合である。尚、図４（ａ），（ｂ）において、点線は、インダクタンスＬａを付加していない場合の特性を示している。
【００４６】
図４（ａ）に示すように、小さな値のインダクタンスＬａを付加した場合には、立ち上り特性の劣化が少ない状態で、リンギングを抑制することができる。図４（ｂ）に示すように、大きな値のインダクタンスＬａを付加した場合には、立ち上り特性の劣化が大きくなるものの、大きなリンギングの抑制効果を得ることができる。
【００４７】
以上のようにして、図１〜図３に示す絶縁ゲート型トランジスタ１０１においては、インダクタンスＬａの値を適宜設定して、リンキングを所望のレベルまで抑制し、ノイズ伝播を防止することができる。また、該経路延長配線パターンＨＰａによるインダクタンスＬａの付加は、外付けのチョークコイルによるインダクタンスの付加と違って、小型化や軽量化の阻害要因にもならない。
【００４８】
以上のようにして、図１〜図３に示す絶縁ゲート型トランジスタ１０１は、電力用途のスイッチング回路に用いられる、高速スイッチングが可能な絶縁ゲート型トランジスタであって、スイッチングノイズを抑制した、小型で安価な絶縁ゲート型トランジスタとすることができる。
【００４９】
尚、図１〜図３に示す絶縁ゲート型トランジスタ１０１においては、経路延長配線パターンＨＰａによるインダクタンスＬａが、ドレイン配線Ｈ３ｄに付加されていた。しかしながらこれに限らず、第３層目の配線層２３によりソース配線を形成し、これを経路延長配線パターンとして、ソース配線にインダクタンスを付加するようにしてもよい。
【００５０】
また、図１〜図３に示す絶縁ゲート型トランジスタ１０１は、ストライプ状のソースセルＳａとドレインセルＤａが半導体基板１０の主面側の表層部に交互に配置されたＬＤＭＯＳ構造であるが、これに限らず、ストライプ状のソースセルＳａを半導体基板１０の主面側の表層部に並べて配置するとともに、主面側の別位置に共通のドレイを配置するアップドレイン型の絶縁ゲート型トランジスタであってもよい。
【００５１】
図５（ａ），（ｂ）は、上記絶縁ゲートトランジスタのより好ましい例を示す図で、それぞれ、電源とグランド配線および出力配線を含めた絶縁ゲート型トランジス１０１ａ，１０１ｂの等価回路図である。
【００５２】
図５（ａ）の絶縁ゲート型トランジス１０１ａでは、インダクタンスＬａ１がドレイン配線に付加されており、図５（ｂ）の絶縁ゲート型トランジス１０１ｂでは、インダクタンスＬａ２がソース配線に付加されている。一方、図５（ａ），（ｂ）に示す絶縁ゲート型トランジス１０１ａ，１０１ｂは、どちらも、インダクタンスＬａ１，Ｌａ２が、出力端子が設けられる該絶縁ゲート型トランジスタのソース配線およびドレイン配線のいずれか一方の配線と逆側の配線に付加されている。
【００５３】
通常、出力端子に接続される負荷回路にもインダクタンスが存在するため、出力端子と反対側にインダクタンスを配置することで、インダクタンスを絶縁ゲート型トランジスタのソースとドレインの両側に分散させ、トランジスタに掛かる負荷を軽減することができる。
【００５４】
図６は、上記絶縁ゲートトランジスタの別の好ましい例を示す図で、電源とグランド配線および出力配線を含めた絶縁ゲート型トランジス１０１ｃの等価回路図である。
【００５５】
図６に示す絶縁ゲート型トランジス１０１ｃは、該絶縁ゲート型トランジスタおよびインダクタンスＬａ３と並列に、容量素子が接続されてなる構成となっている。これによれば、該絶縁ゲート型トランジスタおよびインダクタンスＬａ３から発生したノイズを上記容量素子で吸収させることができ、リンキングをさらに抑制することができる。
【００５６】
図７（ａ），（ｂ）は、それぞれ、図６の容量素子の構成例を示した模式的な断面図である。
【００５７】
図６の容量素子は、図７（ａ）に示すように、２つの配線層２０ｅ，２０ｆの間に形成することが可能である。尚、２つの配線層２０ｅ，２０ｆのうちのどちらか一方を、図６のインダクタンスＬａ３の形成層とすることも可能である。また、図７（ｂ）に示すように、インダクタンスＬａ３を配線層２０ｃで形成し、容量素子を別の１つの配線層２０ｄで形成することも可能である。
【００５８】
図８〜図１０は、別の絶縁ゲート型トランジスタの例で、絶縁ゲート型トランジスタ１０２を示す図である。図８（ａ）は、絶縁ゲート型トランジスタ１０２の模式的な上面図であり、図８（ｂ）は、絶縁ゲート型トランジスタ１０２の模式的な下面図である。図９（ａ）は、図８における一点鎖線Ｄ−Ｄでの断面図であり、図９（ｂ）は、図８における一点鎖線Ｅ−Ｅでの断面図である。また、図１０は、絶縁ゲート型トランジスタ１０２の等価回路図である。尚、図８〜図１０に示す絶縁ゲート型トランジスタ１０２において、図１〜図３に示した絶縁ゲート型トランジスタ１０１と同様の部分については、同じ符号を付した。一方、要部を明示するため、図８（ａ），（ｂ）の絶縁ゲート型トランジスタ１０２の断面図については、図３（ａ）〜（ｃ）の絶縁ゲート型トランジスタ１０１の断面図に対して、上下が反転して示されている。
【００５９】
図８〜図１０に示す絶縁ゲート型トランジスタ１０２における半導体基板１０の主面側の構造は、図１〜図３に示した絶縁ゲート型トランジスタ１０１と同様である。一方、絶縁ゲート型トランジスタ１０２においては、図１〜図３に示した絶縁ゲート型トランジスタ１０１と異なり、図８と図９に示すように、裏面側の半導体基板１０上に数ミクロン程度の厚いアルミニウム（Ａｌ）からなる裏面配線層２４が形成され、この裏面配線層２４で、ソース配線Ｈ４ｓが形成されている。このソース配線Ｈ４ｓは、図９（ｂ）に示すように、側壁絶縁膜３１を介して形成された半導体基板１０を貫通する貫通電極３２に、コンタクトＣｒｓで接続している。また主面側では、第１層目の配線層２１がコンタクトＣｓｓで貫通電極３２に接続し、これにソース配線Ｈ２ｓがビアホールＶ１ｓで接続している。尚、ソース配線Ｈ４ｓにおける破線で囲った部分Ｐ４ｓは、フリップチップ実装による半田接続のためのパッド部を示している。
【００６０】
また、図８に示すように、絶縁ゲート型トランジスタ１０２における裏面側のソース配線Ｈ４ｓは、主面側のドレイン配線Ｈ３ｄと同様に、渦巻き形状パターンの経路延長配線パターンＨＰｂとなっている。これによって、図１０に示すように、絶縁ゲート型トランジスタ１０２においては、ソース配線にもインダクタンスＬｂが付加された構成となる。尚、経路延長配線パターンＨＰｂは、厚いアルミニウム（Ａｌ）からなるため、配線抵抗の増加を抑えつつ、インダクタンスＬｂを効果的に付加させることができる。また、インダクタンスＬｂの値も設計事項であり、必要なノイズレベルに応じて適宜巻き数を変えるなどして、所望のインダクタンスＬｂを作りこむ。
【００６１】
図８〜図１０に示す絶縁ゲート型トランジスタ１０２では、半導体基板１０の主面側と裏面側の両側において、経路延長配線パターンＨＰａ，ＨＰｂによるインダクタンスＬａ，Ｌｂが付加されている。従って、図８〜図１０に示す絶縁ゲート型トランジスタ１０２では、図１〜図３に示した絶縁ゲート型トランジスタ１０１に較べて、小型化や軽量化を損ねることなく、より大きなインダクタンスを付加することができ、より大きなスイッチングノイズの抑制効果を持たせることができる。
【００６２】
図１１〜図１３は、別の例で、絶縁ゲート型トランジスタ１０３を示す図である。図１１は、絶縁ゲート型トランジスタ１０３の模式的な上面図である。図１２（ａ）は、図１１における一点鎖線Ｆ−Ｆでの断面図であり、図１２（ｂ）は、図１１における一点鎖線Ｇ−Ｇでの断面図である。また、図１３は、絶縁ゲート型トランジスタ１０３の等価回路図である。尚、図１１〜図１３に示す絶縁ゲート型トランジスタ１０３において、図１〜図３に示した絶縁ゲート型トランジスタ１０１と同様の部分については、同じ符号を付した。
【００６３】
絶縁ゲート型トランジスタ１０３においては、図１１と図１２に示すように、ストライプ状のソースセルＳｂが半導体基板１１の主面側の表層部に並んで配置され、第１配線層４１によって形成される四角形状のソース配線Ｈ１ｓが、並んで配置されたソースセルＳｂを覆うようにして、その上方に配置されている。四角形状のソース配線Ｈ１ｓは、複数のストライプ状のソースコンタクトＣｓｂで、ストライプ状のソースセルＳｂに接続している。
【００６４】
また、第２層目に数ミクロン程度の厚いアルミニウム（Ａｌ）からなる配線層４２が形成されており、この配線層４２によって形成されるソース配線Ｈ２ｓが、四角形状のソース配線Ｈ１ｓに、ビアホールＶ１ｓで接続している。尚、ソース配線Ｈ２ｓにおける破線で囲った部分Ｐ２ｓは、ワイヤボンディング等のためのパッド部を示している。また、絶縁ゲート型トランジスタ１０３のドレインＤｂは、図１２に示すように、半導体基板１１の裏面側の表層部に配置されている。ドレイン配線Ｈｒｄは、半導体基板１１の裏面側に形成された配線層４３により、ドレインＤｂ上の全面で接続するように形成されている。
【００６５】
絶縁ゲート型トランジスタ１０３における主面側の第１層目のソース配線Ｈ１ｓは、ソースセルＳｂ同士を並列接続する配線である。一方、絶縁ゲート型トランジスタ１０３における主面側の厚いアルミニウム（Ａｌ）からなるソース配線Ｈ２ｓは、図１１に示すように、パッド部Ｐ２ｓと第１層目のソース配線Ｈ１ｓに接続するビアホールＶ１ｓを最短経路で結ぶ配線パターンとなっておらず、渦巻き形状パターンの経路延長配線パターンＨＰｃとなっている。この経路延長配線パターンＨＰｃによって、絶縁ゲート型トランジスタ１０３においては、図１３に示すように、インダクタンスＬｃが、ソース配線Ｈ３ｓに付加されることとなる。尚、経路延長配線パターンＨＰｃは、厚いアルミニウム（Ａｌ）からなるため、配線抵抗の増加を抑えつつ、インダクタンスＬｃを効果的に付加させることができる。インダクタンスＬｃの値は設計事項であり、必要なノイズレベルに応じて適宜巻き数を変えるなどして、所望のインダクタンスＬｃを作りこむ。
【００６６】
図１１〜図１３に示す絶縁ゲート型トランジスタ１０３は、図１〜図３に示した絶縁ゲート型トランジスタ１０１と異なり、同じ電力用途ではあるが、縦型の絶縁ゲート型トランジスタとなっている。すなわち、半導体基板１１の主面側にソースセルＳｂが並んで配置され、裏面側に上記各ソースセルＳｂに共通のドレインＤｂが配置されており、キャリアが該半導体基板１１の縦方向（厚さ方向）に流れる。該絶縁ゲート型トランジスタ１０３においても、ソースセルＳｂ同士がソース配線Ｈ１ｓにより並列接続されており、ソースセルＳｂの数を適宜設定することで、任意の電力に対応させることができる。
【００６７】
図１１〜図１３に示す縦型の絶縁ゲート型トランジスタ１０３では、四角形状のソース配線Ｈ１ｓとドレインＤｂに接続するドレイン配線Ｈｒｄに対して大きな面積が確保されるため、図１〜図１０に示した絶縁ゲート型トランジスタ１０１，１０２に較べて、配線抵抗を下げることができる。
【００６８】
該絶縁ゲート型トランジスタ１０３のソース配線Ｈ２ｓには、経路延長配線パターンＨＰｃが第２層目の配線層４２に形成されて、インダクタンスＬｃが付加されている。従って、ソースセルＳｂを多数個配置し、これらがスイッチング時に同時に動作することによって電圧変化（ｄＶ／ｄｔ）や電流変化（ｄＩ／ｄｔ）でスイッチングノイズが発生する場合であっても、該経路延長配線パターンＨＰｃによるインダクタンスＬｃを適宜設定することで、スイッチング時の電流変化率を抑制して、ノイズ伝播を防止した縦型の絶縁ゲート型トランジスタとすることができる。また、該経路延長配線パターンＨＰｃによるインダクタンスＬｃの付加は、外付けのチョークコイルによるインダクタンスの付加と違って、小型化や軽量化の阻害要因にもならない。尚、半導体基板１１の裏面側も２層の配線層として、ドレイン配線に対しても経路延長配線パターンによるインダクタンスを付加するようにしてもよい。
【００６９】
以上のようにして、図１１〜図１３に示す縦型の絶縁ゲート型トランジスタ１０３についても、電力用途のスイッチング回路に用いられる、高速スイッチングが可能な絶縁ゲート型トランジスタであって、スイッチングノイズを抑制した、小型で安価な絶縁ゲート型トランジスタとすることができる。
【００７０】
図１４は、別の絶縁ゲート型トランジスタの例で、絶縁ゲート型トランジスタ１０４の模式的な上面図である。尚、図１４に示す絶縁ゲート型トランジスタ１０３において、図１１に示した絶縁ゲート型トランジスタ１０３と同様の部分については、同じ符号を付した。
【００７１】
先に示した図１〜図１３の絶縁ゲート型トランジスタ１０１〜１０３に形成されている経路延長配線パターンＨＰａ〜ＨＰｃは、いずれも、渦巻き形状パターンからなる経路延長配線パターンであった。これに対して、図１４の絶縁ゲート型トランジスタ１０４に形成されている経路延長配線パターンＨＰｄは、いずれも、ジグザグ形状パターンからなる経路延長配線パターンである。
【００７２】
図１５（ａ）は、上記渦巻き形状パターンからなる経路延長配線パターンＨＰｕを模式的に示した平面図であり、図１５（ｂ）は、上記ジグザグ形状パターンからなる経路延長配線パターンＨＰｊを模式的に示した平面図である。
【００７３】
図１６は、図１５の経路延長配線パターンＨＰｕ，ＨＰｊが形成される配線層２０を模式的に示した断面図である。図１５（ａ），（ｂ）に示した渦巻き形状パターンやジグザグ形状パターンからなる経路延長配線パターンＨＰｕ，ＨＰｊは、図１６に示すように、一つの配線層２０のみで形成可能であり、これを同じ配線層２０の別の配線パターン、あるいは上下の配線層にある別の配線パターンに接続して用いることができる。
【００７４】
以上のように、本発明の絶縁ゲート型トランジスタに形成されている経路延長配線パターンは、渦巻き形状パターンに限らず、ジグザグ形状パターンであってもよい。尚、一般的に、渦巻き形状パターンからなる経路延長配線パターンは、ジグザグ形状パターンからなる経路延長配線パターンに較べて、大きなインダクタンスの付加に適している。
【００７５】
尚、図１５（ａ），（ｂ）に示した渦巻き形状パターンやジグザグ形状パターンからなる経路延長配線パターンＨＰｕ，ＨＰｊは、その幅が、電流経路の上流から下流に向って、減少または増大するように設定されてなる構成とすることもできる。これによれば、配線によるインダクタンスの値が、配線長さだけでなく幅によっても調整されるため、インダクタンスの値の設定範囲をさらに拡大することができる。
【００７６】
また、図１５（ａ），（ｂ）に示した渦巻き形状パターンやジグザグ形状パターンからなる経路延長配線パターンＨＰｕ，ＨＰｊの形成は、図１６に示したような一つの配線層２０のみで形成する場合に限らない。
【００７７】
図１７（ａ），（ｂ）は、二つの配線層２０ａ，２０ｂで形成された渦巻き形状パターンからなる経路延長配線パターンＨＰｖを模式的に示した平面図と断面図である。図１７（ａ），（ｂ）に示す経路延長配線パターンＨＰｖは、図１５（ａ）と図２に示す経路延長配線パターンＨＰｕに較べて、同じ占有面積であってもより大きなインダクタンスの値を付与することができる。
【００７８】
次に、上記した絶縁ゲート型トランジスタ１０１〜１０４の変形例について説明する。
【００７９】
図１〜図１０に示した絶縁ゲート型トランジスタ１０１，１０２は、ストライプ状のソースセルＳｂとドレインセルＤａが半導体基板１０の主面側の表層部に交互に配置されてなる横型の絶縁ゲート型トランジスタであった。図１１〜図１４に示した絶縁ゲート型トランジスタ１０３，１０４は、半導体基板１１の主面側にソースセルＳｂが並んで配置され、裏面側に共通のドレインＤｂが配置されてなる縦型の絶縁ゲート型トランジスタであった。また、図１〜図１３の絶縁ゲート型トランジスタ１０１〜１０４では、ソース配線およびドレイン配線の少なくとも一方の配線に、一個のインダクタンスＬａ〜Ｌｃが付加されてなる構成であった。
【００８０】
しかしながら、本発明の絶縁ゲート型トランジスタは、上記した図１〜図１３に示す絶縁ゲート型トランジスタ１０１〜１０４と別の構成とすることが可能である。
【００８１】
例えば、上記横型の絶縁ゲート型トランジスタにおけるソースセルとドレインセルは、ストライプ状に限らず、市松模様状であってもよい。該ソースセルとドレインセルは、異なる大きさであってもよい。また、該横型の絶縁ゲート型トランジスタにおけるソースセルとドレインセルの集合体は、並列接続される複数個のセルブロックに分けて構成することが可能である。
【００８２】
図１８は、横型の絶縁ゲート型トランジスタ１０５におけるソースセルＳｃ１〜Ｓｃ３とドレインセルＤｃ１〜Ｄｃ３の構成例を示した模式的な平面図である。
【００８３】
図１８に示す横型の絶縁ゲート型トランジスタ１０５は、並列接続される３個のセルブロックＢ１〜Ｂ３で構成されている。また、各セルブロックＢ１〜Ｂ３は、同じ大きさの複数個のドレインセルおよびソースセルからなり、異なるセルブロックＢ１〜Ｂ３同士では、ドレインセルおよびソースセルの大きさが異なる構成となっている。
【００８４】
尚、セルサイズを大きくすると、絶縁ゲート型トランジスタのＯＮ抵抗が大きくなるが、ＥＳＤ耐量も高くなる。逆に、セルサイズを小さくすると、絶縁ゲート型トランジスタＯＮ抵抗を小さくできるが、ＥＳＤ耐量も低下する。従って、ノイズが入ってくる可能性が高い側には、ＥＳＤ耐量が高い大きなセルサイズのセルブロックを配置する。
【００８５】
尚、上記したセルブロックは、形式的には、それぞれ、一個のセルからなる構成であってもよい。
【００８６】
また、本発明の絶縁ゲート型トランジスタにおいて、ソース配線およびドレイン配線の少なくとも一方の配線に付加される上記インダクタンスは、複数個のインダクタンス成分に分割して構成してもよい。
【００８７】
図１９は、上記ソース配線およびドレイン配線の少なくとも一方の配線に付加されるインダクタンスを複数個のインダクタンス成分に分割して構成した絶縁ゲート型トランジスタの一例で、図１９（ａ）は、絶縁ゲート型トランジスタ１０６の等価回路図であり、図１９（ｂ）は、図１９（ａ）におけるインダクタンス成分Ｌｄ１〜Ｌｄ４の構成例を示す模式的な平面図である。
【００８８】
図１９（ａ），（ｂ）に示す絶縁ゲート型トランジスタ１０６においては、インダクタンスが４個のインダクタンス成分Ｌｄ１〜Ｌｄ４に分割されて、これらがドレイン配線に並列に付加されている。
インダクタンスを複数個のインダクタンス成分に分割し、これらを並列接続することで、配線抵抗を低下させることが可能である。
【００８９】
また、図１８に示したような並列接続される複数個のセルブロックで構成される絶縁ゲート型トランジスタに対しては、別の構成も可能である。例えば、上記したインダクタンスが、複数個のインダクタンス成分に分割されて、複数個のセルブロックのソース配線およびドレイン配線の少なくとも一方の配線に付加されてなる構成とすることができる。
【００９０】
図２０は、上記絶縁ゲート型トランジスタの一例で、絶縁ゲート型トランジスタ１０７の等価回路図である。図２０に示す絶縁ゲート型トランジスタ１０７においては、４個のインダクタンス成分Ｌｅ１〜Ｌｅ４が、並列接続されて、４個のセルブロックＢ４〜Ｂ７のドレイン配線に付加されてなる構成となっている。
【００９１】
図２０に示す絶縁ゲート型トランジスタ１０７においては、例えば、分割した各インダクタンス成分Ｌｅ１〜Ｌｅ４の値を変える（インダクタンス成分を付加しないセルブロックがあってもよい）ことで、セルブロックＢ４〜Ｂ７毎に異なる遅延を持たせることが可能である。一方、セルブロックＢ４〜Ｂ７のノイズ耐量を一定とする場合には、各インダクタンス成分Ｌｅ１〜Ｌｅ４の値を一定にすることが望ましい。
【００９２】
図２１は、上記絶縁ゲート型トランジスタの別の例で、絶縁ゲート型トランジスタ１０８の等価回路図である。図２１に示す絶縁ゲート型トランジスタ１０８においては、４個のインダクタンス成分Ｌｆ１〜Ｌｆ４が、直列接続されており、３個のセルブロックＢ４〜Ｂ６のドレイン配線が、隣り合うインダクタンス成分Ｌｆ１〜Ｌｆ４の接続点（ノード）に順次接続された構成となっている。
【００９３】
図２１に示す絶縁ゲート型トランジスタ１０７においても、セルブロックＢ４〜Ｂ７毎に異なる遅延を持たせることが可能である。この場合には、下流側のノードに接続するセルブロックほど、インダクタンスの値が大きくなり、大きな遅延を持たせることができる。さらに、上記インダクタンスを構成する配線の太さを電流の下流側に向って次第に細くすることで、インダクタンスの値の変化がさらに大きくなり、さらに大きな遅延を持たせることができる。尚、配線が細いとインダクタンスの値が増大するが、抵抗値も増大する。従って、配線の太さは、インダクタンスの値と抵抗値による発熱を考慮して決定する。
【００９４】
以上のように、複数個のセルブロックと複数個のインダクタンス成分で構成される絶縁ゲート型トランジスタにおいては、複数個のセルブロックと複数個のインダクタンス成分を適宜設定配置することで、該絶縁ゲート型トランジスタの出力波形において、リンキングを抑制する種々の波形パターンを持たせることができる。
【００９５】
図２２は、別の絶縁ゲート型トランジスタの例で、絶縁ゲート型トランジスタ１０９の模式的な平面図である。
【００９６】
図２２に示す絶縁ゲート型トランジスタ１０９は、ドレインセルＤｄとソースセルＳｄが市松模様状に配置されてなる絶縁ゲート型トランジスタで、ソース配線Ｈ０ｓが渦巻き形状パターンに形成されており、各ソースセルＳｄに順次接続されている。図２２の絶縁ゲート型トランジスタ１０９においては、渦巻き形状パターンのソース配線Ｈ０ｓにより全体としてインダクタンスが構成されており、このソース配線に各ソースセルＳｄが順次接続されるため、該絶縁ゲート型トランジスタ１０９は、図２１に示した絶縁ゲート型トランジスタ１０８の変形例となっている。
【００９７】
以上示したように、上記した本発明の絶縁ゲート型トランジスタは、電力用途の絶縁ゲート型トランジスタとして好適に用いることができ、スイッチング回路に用いられる、高速スイッチングが可能な絶縁ゲート型トランジスタであって、スイッチングノイズを抑制した、小型で安価な絶縁ゲート型トランジスタとなっている。
【００９８】
また、上記絶縁ゲート型トランジスタは、ノイズ伝播を防止する効果を有しているため、半導体基板の別位置に、該絶縁ゲート型トランジスタの制御回路が形成されてなる構成のパワーＩＣ（Integrated Circuit）にとして好適である。
【００９９】
さらに、上記絶縁ゲート型トランジスタは、車載用の絶縁ゲート型トランジスタに適しており、例えばノイズを嫌う自動車の電子制御ユニット（ＥＣＵ、Electronic Control Unit）に好適に用いることができる。
【図面の簡単な説明】
【０１００】
【図１】絶縁ゲート型トランジスタ１０１の模式的な上面図である。
【図２】（ａ）は、図１における一点鎖線Ａ−Ａでの断面図であり、（ｂ）は、図１における一点鎖線Ｂ−Ｂでの断面図であり、（ｃ）は、図１における一点鎖線Ｃ−Ｃでの断面図である。
【図３】絶縁ゲート型トランジスタ１０１の等価回路図である。
【図４】インダクタンスが付加された絶縁ゲート型トランジスタにおけるドレイン電流の立ち上り時の様子を模式的に示した図で、（ａ）は、小さな値のインダクタンスＬａを付加した場合であり、（ｂ）は、大きな値のインダクタンスＬａを付加した場合である。
【図５】（ａ），（ｂ）は、好ましい絶縁ゲートトランジスタの例を示す図で、それぞれ、電源とグランド配線および出力配線を含めた絶縁ゲート型トランジス１０１ａ，１０１ｂの等価回路図である。
【図６】別の好ましい絶縁ゲートトランジスタの例を示す図で、電源とグランド配線および出力配線を含めた絶縁ゲート型トランジス１０１ｃの等価回路図である。
【図７】（ａ），（ｂ）は、それぞれ、図６の容量素子の構成例を示した模式的な断面図である。
【図８】（ａ）は、絶縁ゲート型トランジスタ１０２の模式的な上面図であり、（ｂ）は、絶縁ゲート型トランジスタ１０２の模式的な下面図である。
【図９】（ａ）は、図８における一点鎖線Ｄ−Ｄでの断面図であり、（ｂ）は、図８における一点鎖線Ｅ−Ｅでの断面図である。
【図１０】絶縁ゲート型トランジスタ１０２の等価回路図である
【図１１】絶縁ゲート型トランジスタ１０３の模式的な上面図である。
【図１２】（ａ）は、図１１における一点鎖線Ｆ−Ｆでの断面図であり、（ｂ）は、図１１における一点鎖線Ｇ−Ｇでの断面図である。
【図１３】絶縁ゲート型トランジスタ１０３の等価回路図である。
【図１４】絶縁ゲート型トランジスタ１０４の模式的な上面図である。
【図１５】（ａ）は、渦巻き形状パターンからなる経路延長配線パターンＨＰｕを模式的に示した平面図であり、（ｂ）は、ジグザグ形状パターンからなる経路延長配線パターンＨＰｊを模式的に示した平面図である。
【図１６】図１５の経路延長配線パターンＨＰｕ，ＨＰｊが形成される配線層２０を模式的に示した断面図である。
【図１７】（ａ），（ｂ）は、二つの配線層２０ａ，２０ｂで形成された渦巻き形状パターンからなる経路延長配線パターンＨＰｖを模式的に示した平面図と断面図である。
【図１８】横型の絶縁ゲート型トランジスタ１０５におけるソースセルＳｃ１〜Ｓｃ３とドレインセルＤｃ１〜Ｄｃ３の構成例を示した模式的な平面図である。
【図１９】インダクタンスを複数個のインダクタンス成分に分割して構成した絶縁ゲート型トランジスタの一例で、（ａ）は、絶縁ゲート型トランジスタ１０６の等価回路図であり、（ｂ）は、（ａ）におけるインダクタンス成分Ｌｄ１〜Ｌｄ４の構成例を示す模式的な平面図である。
【図２０】絶縁ゲート型トランジスタの一例で、絶縁ゲート型トランジスタ１０７の等価回路図である。
【図２１】絶縁ゲート型トランジスタの別の例で、絶縁ゲート型トランジスタ１０８の等価回路図である。
【図２２】別の絶縁ゲート型トランジスタの例で、絶縁ゲート型トランジスタ１０９の模式的な平面図である。
【図２３】従来の絶縁ゲート型トランジスタ９０を示す図で、（ａ）は、絶縁ゲート型トランジスタ９０の模式的な上面図であり、（ｂ）は、（ａ）における一点鎖線Ｇ−Ｇでの断面図である。また、（ｃ）は、絶縁ゲート型トランジスタ９０の等価回路図である。
【図２４】絶縁ゲート型トランジスタのＯＮ・ＯＦＦ時において、ドレイン電流の立ち上り時にリンギングが発生する様子を模式的に示した図である。
【符号の説明】
【０１０１】
９０，１０１〜１０９，１０１ａ〜１０１ｃ  絶縁ゲート型トランジスタ
１０，１１  半導体基板
２０〜２４，２０ａ〜２０ｆ，４１〜４３  配線層
Ｓａ，Ｓｂ，Ｓｃ１〜Ｓｃ３，Ｓｄ  ソースセル
Ｃｓａ，Ｃｓｂ  ソースコンタクト
Ｈ１ｓ〜Ｈ４ｓ，Ｈ０ｓ  ソース配線
Ｖ１ｓ  ビアホール
Ｄａ，Ｄｃ１〜Ｄｃ３，Ｄｄ  ドレインセル
Ｄｂ  ドレイン
Ｃｄａ  ドレインコンタクト
Ｈ１ｄ〜Ｈ３ｄ，Ｈｒｄ  ドレイン配線
Ｖ１ｄ，Ｖ２ｄ  ビアホール
ＨＰａ〜ＨＰｄ，ＨＰｕ，ＨＰｊ，ＨＰｖ  経路延長配線パターン
Ｌａ〜Ｌｃ，Ｌａ１〜Ｌａ３  インダクタンス
Ｌｄ１〜Ｌｄ４，Ｌｅ１〜Ｌｅ４，Ｌｆ１〜Ｌｆ４  インダクタンス成分
Ｂ１〜Ｂ７  セルブロック
【図１】
2008306150.tif 000003
【図２】
2008306150.tif 000004
【図３】
2008306150.tif 000005
【図４】
2008306150.tif 000006
【図５】
2008306150.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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