(57)【要約】      （修正有）【課題】強誘電性ポリマーメモリ素子の、容易且つ安価な製造方法を提供する。【解決手段】メモリ素子は、第１の電極１４と、第１の電極１４上に形成された第１の強誘電性ポリマー層１６と、第２の電極１８と、第２の電極１８上に形成された第２の強誘電性ポリマー層２２と、第３の電極２４と、第１の強誘電性ポリマー層１６と第２の強誘電性ポリマー層２２との間に形成された保護層２０とを有する。第１の電極１４、第２の電極１８、及び第３の電極２４、並びに、第１の強誘電性ポリマー層１６及び第２の強誘電性ポリマー層２２は、第１の強誘電性コンデンサ構造２８及び第２の強誘電性コンデンサ構造３０を規定する。第２の電極１８は、第１の強誘電性コンデンサ構造２８及び第２の強誘電性コンデンサ構造３０に共通である。【選択図】図１
2008306174.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、
前記第１の電極上に形成された第１の強誘電性ポリマー層と、
前記第１の強誘電性ポリマー層上に形成された第２の電極と、
前記第２の電極上に形成された第２の強誘電性ポリマー層と、
前記第１の電極及び前記第２の電極、並びに、前記第１の強誘電性ポリマー層及び前記第２の強誘電性ポリマー層と共に、前記第２の電極を共有する第１の強誘電性コンデンサ構造及び第２の強誘電性コンデンサ構造を規定し、前記第２の強誘電性ポリマー層上に形成された第３の電極と、
前記第１の強誘電性コンデンサ構造と前記第２の強誘電性コンデンサ構造との間に形成されたポリマー保護層と
を具備するメモリ素子。
【請求項２】
請求項１に記載のメモリ素子であって、
前記第１の強誘電性ポリマー層は、堆積されて前記ポリマー保護層を形成する際に使用される溶媒に不溶である
メモリ素子。
【請求項３】
請求項１又は２に記載のメモリ素子であって、
前記第２の電極は、前記ポリマー保護層上に形成される
メモリ素子。
【請求項４】
請求項１〜３のいずれか１項に記載のメモリ素子であって、
前記保護層は膜形成ポリマーである
メモリ素子。
【請求項５】
請求項１〜４のいずれか１項に記載のメモリ素子であって、
前記第１の強誘電性ポリマー層は、前記ポリマー保護層を形成するための処理条件下で損傷に対して耐性を有する
メモリ素子。
【請求項６】
請求項１〜５のいずれか１項に記載のメモリ素子であって、
前記ポリマー保護層は、前記第２の強誘電性ポリマー層を形成するための処理条件下で損傷に対して耐性を有する
メモリ素子。
【請求項７】
請求項１〜６のいずれか１項に記載のメモリ素子であって、
前記ポリマー保護層は、約１０ｎｍ〜約２００ｎｍの厚さを有する
メモリ素子。
【請求項８】
請求項１〜７のいずれか１項に記載のメモリ素子であって、
前記ポリマー保護層は、ポリビニルアルコール（ＰＶＡ）、酢酸セルロース、ポリアミド、及びそれらの改質された類似物から成る群のうちの１つである
メモリ素子。
【請求項９】
請求項１〜８のいずれか１項に記載のメモリ素子であって、
前記保護層は、電気絶縁体である
メモリ素子。
【請求項１０】
請求項１〜９のいずれか１項に記載のメモリ素子であって、
前記第１の電極が形成されるポリマー基板をさらに具備する
メモリ素子。
【請求項１１】
第１の電極を形成し、
前記第１の電極上に第１の強誘電性ポリマー層を形成し、
前記第１の強誘電性ポリマー層上に第２の電極を形成し、
前記第１の強誘電性ポリマー層の強誘電性材料を溶解しない第１の溶媒を含有するポリマー溶液を堆積させることにより、前記第１の強誘電性ポリマー層上に保護層を形成し、
前記保護層を溶解しない第２の溶媒を含有するポリマー溶液を堆積させることにより、前記保護層上に第２の強誘電性ポリマー層を形成する
メモリ素子の製造方法。
【請求項１２】
請求項１１に記載のメモリ素子の製造方法であって、
前記保護層は被膜ポリマーである
メモリ素子の製造方法。
【請求項１３】
請求項１１又は１２に記載のメモリ素子の製造方法であって、
前記第１の強誘電性ポリマー層は、前記保護層を形成するための処理条件下で損傷に対して耐性を有する
メモリ素子の製造方法。
【請求項１４】
請求項１１〜１３のいずれか１項に記載のメモリ素子の製造方法であって、
前記保護層は、前記第２の強誘電性ポリマー層を形成するための処理条件下で損傷に対して耐性を有する
メモリ素子の製造方法。
【請求項１５】
請求項１１〜１４のいずれか１項に記載のメモリ素子の製造方法であって、
前記保護層は、約１０ｎｍ〜約２００ｎｍの厚さを有する
メモリ素子の製造方法。
【請求項１６】
請求項１１〜１５のいずれか１項に記載のメモリ素子の製造方法であって、
前記保護層は、ポリビニルアルコール（ＰＶＡ）、酢酸セルロース、ポリアミド、及びそれらの改質された類似物から成る群のうちの１つである
メモリ素子の製造方法。
【請求項１７】
請求項１１〜１６に記載のメモリ素子の製造方法であって、
前記保護層は、電気絶縁体である
メモリ素子の製造方法。
【請求項１８】
請求項１１〜１７に記載のメモリ素子の製造方法であって、
前記第１の電極は、ポリマー基板上に形成される
メモリ素子の製造方法。
【請求項１９】
少なくとも３層に積層された強誘電性ポリマー層と、
複数の電極層と
を具備し、
隣接する各対の前記強誘電性ポリマー層は、保護層によって離間されている
メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電性ポリマーメモリ素子及びこのような素子の製造方法に関する。
【背景技術】
【０００２】
ポリ（ビニリデン−ジフルオライド）（和名：フッ化ビニリデン）及びそのコポリマー等の強誘電性ポリマーをベースとする強誘電体メモリは、多くの研究的興味を集めている。強誘電性ポリマーは、無機ポリマーと比較して残留分極がはるかに小さいが、性能が良好であり、製造が容易であり、製造コストが非常に低いため、メモリ市場において存在を示すこととなった。残留分極が小さいことがデメリットだとされているが、これは、素子の構成を適切に設計することで克服することができる。例えば、メモリセルを積層してセルの面積を増やすことによって、より大きな出力信号を得ることができる。
【０００３】
マルチスタック構成又は多層構成を有する強誘電性ポリマーメモリ素子の様々な製造方法が開示されている。こうした製造方法の１つが、特許文献１に記載されている。特許文献１は、多階層の積層ポリマーメモリ素子の製造方法を開示している。しかしながら、そこで開示されている方法では、フォトリソグラフィを繰り返し行うことが必要であり、非常に複雑である。強誘電性のポリマーメモリ素子の別の作製方法が、特許文献２に開示されている。しかし、そこで開示されている方法でも、フォトリソグラフィを繰り返し行うことを必要とする。
【０００４】
特許文献３は、絶縁層によって離間された多層メモリスタックを有するポリマーメモリ素子を開示している。各多層メモリスタックは、強誘電性ポリマー材料から成る２つの層を有し、各層は２対の電極に挟まれている。したがって、各多層メモリスタックは、３組の電極を形成する必要がある。これにより、ポリマーメモリ素子の製造コストが増加する。
【０００５】
特許文献４は、複数の積層された層を有する強誘電性ポリマーメモリを開示している。これらの各層は、ポリイミド層によって次の層から離間されている。この開示された方法では、半導体基板が用いられており、反応性エッチング工程による金属電極のパターニングが必要とされる点で不利である。さらに、ポリイミド層は各メモリスタックを次の層から完全に離間するので、各メモリスタックに２対の電極を形成することが必要とされる。これにより、強誘電性ポリマーメモリの製造コストが増加する。
【特許文献１】米国特許第６，６２４，４５７号
【特許文献２】米国特許第６，６５６，６６２号
【特許文献３】米国特許第７，０８４，４４６号
【特許文献４】米国特許出願公報第２００６／００４８３７６号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、強誘電性ポリマーメモリ素子の、簡単且つ安価な製造方法が必要とされている。
【課題を解決するための手段】
【０００７】
本発明の実施形態は、第１の態様において、第１の電極と、前記第１の電極上に形成された第１の強誘電性ポリマー層と、前記第１の強誘電性ポリマー層上に形成された第２の電極と、前記第２の電極上に形成された第２の強誘電性ポリマー層と、前記第２の強誘電性ポリマー層上に形成された第３の電極と、前記第１の強誘電性ポリマー層と前記第２の強誘電性ポリマー層との間に形成されたポリマー保護層とを具備するメモリ素子を提供する。前記第１の電極、前記第２の電極、及び前記第３の電極、並びに前記第１の強誘電性ポリマー層及び前記第２の強誘電性ポリマー層は、第１の強誘電性コンデンサ構造及び第２の強誘電性コンデンサ構造を規定する。なお、前記第２の電極は、前記第１の強誘電性コンデンサ構造及び前記第２の強誘電性コンデンサ構造に共通である。
【０００８】
第２の態様では、本発明の実施形態はさらに、メモリ素子の製造方法を提供する。当該方法は、第１の電極を形成し、前記第１の電極上に第１の強誘電性ポリマー層を形成し、前記第１の強誘電性ポリマー上に第２の電極を形成し、第１の溶媒を含有するポリマーを堆積させることによって、前記第１の強誘電性ポリマー層上に保護層を形成し、第２の溶媒を含有するポリマー溶液を堆積させることによって、前記保護層上に第２の強誘電性ポリマー層を形成する。ここで、前記保護層は前記第２の溶媒に不溶であり、前記第１の強誘電性ポリマー層の強誘電性材料は、前記第１の溶媒に不溶である。
【０００９】
本発明の実施形態の第１の態様及び第２の態様の両方において、保護層は、第２の電極層の上方、又は代替として当該第２の電極層の下方に形成することが出来ることに留意されたい。
【００１０】
第３の態様では、本発明の実施形態はさらに、少なくとも３層に積層された強誘電性ポリマー層と、複数の電極層とを具備するメモリ素子を提供する。隣接する各対の強誘電性ポリマー層は、保護層によって離間されている。
【００１１】
本発明の実施形態の他の態様及び利点は、本発明の実施形態の原理を例示として説明する以下の詳細な説明、及び添付の図面から明らかになるであろう。
【発明を実施するための最良の形態】
【００１２】
以下の本発明の好適な実施形態の詳細な説明は、添付の図面と併せて読まれることでより良く理解されるであろう。本発明の実施形態は、添付の図面によって例示として説明され、この図面に限定されることはない。図面において、同様の参照符号は同様の要素を示す。
【００１３】
以下に記述する詳細な説明は、添付の図面と併せて、本発明の現時点での好適な実施形態を説明することを意図しており、本発明を実施可能な唯一の形態を表すことを意図したものではない。同じ又は等価な機能が種々の実施形態によって達成され、これらの種々の実施形態は本発明の範囲に包含されることが意図されることを理解されたい。
【００１４】
図１は、マルチスタックメモリ素子１０の拡大断面図を示す。メモリ素子１０は、基板１２と、第１の電極セット１４（ページ面に対して垂直な方向に延在する）と、第１の強誘電性ポリマー層１６と、第２の電極セット１８（図１ではこの第２の電極セット１８のうち１つの電極のみ示す）と、第１の保護層２０と、第２の強誘電性ポリマー層２２と、第３の電極セット２４（ページ面に対して垂直な方向に延在する）と、第２の保護層２６とを有する。第１の電極セット１４は、基板１２上に形成される。第１の強誘電性ポリマー層１６は、第１の電極セット１４上に形成されており、基板１２の、第１の電極セット１４における隣接する電極間の部分に延在している。第２の電極セット１８は、第１の強誘電性ポリマー層１６上に形成されており、この第２の電極セット１８の電極は、第１の電極セット１４の電極を横切って延在している。第１の保護層２０は、第２の電極セット１８上に延在し、且つ、第２の電極セット１８における隣接する電極間の第１の強誘電性ポリマー層１６の部分上に延在するように、第１の強誘電性ポリマー層１６上に形成されている。第２の強誘電性ポリマー層２２は、第１の保護層２０上に形成される。第３の電極セット２４は、第２の強誘電性ポリマー層２２上に形成されており、この第３の電極セット２４における電極は、第２の電極セット１８の電極を横切って延在している。第２の保護層２６は、第３の電極セット上に延在し、且つ、第３の電極セット２４における隣接する電極間の第２の強誘電性ポリマー層２２の部分上に延在するように、第２の強誘電性ポリマー層２２上に形成されている。第１の電極セット１４、第２の電極セット１８、及び第３の電極セット２４、並びに第１の強誘電性ポリマー層１６及び第２の強誘電性ポリマー層２２は、第１の強誘電性コンデンサ構造（メモリスタック）２８及び第２の強誘電性コンデンサ構造（メモリスタック）３０を規定する。第２の電極セット１８は、第１の強誘電性コンデンサ構造２８及び第２の強誘電性コンデンサ構造３０に共通である。より具体的には、第１の電極セット１４、第１の強誘電性ポリマー層１６、及び第２の電極セット１８が第１のメモリスタック２８を規定し、第２の電極セット１８、第２の強誘電性ポリマー層２２、及び第３の電極セット２４が第２のメモリスタック３０を規定する。第１のメモリスタック２８及び第２のメモリスタック３０は、基板１２上に支持されている。
【００１５】
図１に示すように、第１の電極セット１４及び第３の電極セット２４は紙面に対して垂直な方向に延在しており、一方、第２の電極セット１８は、紙面に平行な方向に位置している。したがって、第１の電極セット１４、第２の電極セット１８、及び第３の電極セット２４の配置により、第１の電極セット１４と第２の電極セット１８とのいくつかの交点、及び第２の電極セット１８と第３の電極セット２４とのいくつかの交点が形成される。第２の電極セット１８の電極が第１の電極セット１４の電極と交差している位置に、第１のメモリセル３２が規定され、第３の電極セット２４の電極が第２の電極セット１８の電極と交差している位置に、第２のメモリセル３４が規定される。したがって、第１の電極セット１４、第２の電極セット１８、及び第３の電極セット２４の交点配置により、第１のメモリセル３２のアレイが第１の強誘電性ポリマー層１６に規定され、第２のメモリセル３４のアレイが第２の強誘電性ポリマー層２２に規定される。すなわち、多層強誘電性ポリマーメモリ素子（マルチスタックメモリ素子）１０は、強誘電性ポリマーメモリセル（第１のメモリセル）３２及び強誘電性ポリマーメモリセル（第２のメモリセル）３４の２つのスタックから成る。メモリ素子１０における第２の電極セット１８は、第１のメモリセル３２と第２のメモリセル３４との間で共有される。第１の電極セット１４、第２の電極セット１８、及び第３の電極セット２４のそれぞれの電極の数に応じて、対応する数の第１のメモリセル３２及び第２のメモリセル３４がメモリ素子１０に形成される。
【００１６】
基板１２は、例えばポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、及びポリイミド製等、少なくとも摂氏１５０度（℃）の温度に耐え得るポリマー材料から成る。基板１２は可撓性であり、約２０μｍ〜約５００μｍ、又は最大２０００μｍの任意の厚さである。２００μｍの厚さが典型的である。
【００１７】
第１の電極セット１４、第２の電極セット１８、及び第３の電極セット２４における電極は、任意の形状（例えば、矩形ストリップ又はＬ字形ストリップ）及び任意の寸法（約１μｍ〜約１０００μｍの幅、及び約２０ｎｍ〜約５００ｎｍの厚さ）であり、例えば、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、金（Ａｕ）、又はそれらの合金等の導電性材料から成る。
【００１８】
第１の強誘電性ポリマー層１６及び第２の強誘電性ポリマー層２２は、例えば、ポリ（フッ化ビニリデン）（ＰＶＤＦ）、並びにフッ化ビニリデン及び三フッ化物のコポリマーであるＰ（ＶＤＦ−ＴｒＦＥ）等の既知の強誘電性ポリマーから成る。
【００１９】
第１の保護層２０は、第２の強誘電性ポリマー層２２の堆積中に、その下の第１の強誘電性ポリマー層１６を損傷から保護する。また、第１の保護層２０は、以下の特性を有する任意のポリマーから成る。
（ｉ）実質的に非導電性（例えば、その電気抵抗は１×１０１０オームｃｍ〜１×１０１８オームｃｍの範囲であり得る）
（ｉｉ）膜形成性
（ｉｉｉ）堆積されて第２の強誘電性ポリマー層２２になるポリマー溶液の溶媒に対する不溶性（すなわち、第１の保護層２０は、第２の強誘電性ポリマー層２２の溶媒に不溶であり、したがって、第２の強誘電性ポリマー層を溶解する溶媒に対して耐性を有する（例えば、ジメチルホルムアミド及びＮ−メチルピロリドン））
（ｉｖ）第２の強誘電性ポリマー層２２形成のための処理条件下での損傷に対する耐性（すなわち、第２の強誘電性ポリマー層２２の乾燥温度及びアニール温度サイクルに対する耐性）
（ｖ）任意選択で、強誘電性
【００２０】
第１の保護層２０を形成するポリマーはまず、溶媒に溶解され、基板１２、及びその下の第１の強誘電性ポリマー層１６を損傷又は劣化させない条件下で堆積される。言い換えれば、第１の強誘電性ポリマー層１６は、堆積されて第１の保護層２０を形成するポリマー溶液の溶媒に不溶であり、且つ第１の保護層２０を形成するための処理条件下（例えば、乾燥又は硬化の温度及び持続時間）で損傷に対して耐性を有する。第１の保護層２０を形成するポリマーは、その下の第１の強誘電性ポリマー層１６を溶解しない少なくとも１つの溶媒を含有するべきである。第１の保護層２０を形成するポリマーは同時に、第２の強誘電性ポリマー２２の強誘電性ポリマーを溶解するための溶媒にも不溶であるべきである。第１の保護層２０のための適切なポリマー材料の例は、例えば、ポリビニルアルコール（ＰＶＡ）、酢酸セルロース及びそれらの改質された類似物質、並びに、例えばナイロン等のポリアミド等の絶縁熱可塑性ポリマーを含むがこれらに限定されない。上記ポリマー等の絶縁熱可塑性ポリマーは、概して水溶性であるが、第２の強誘電性ポリマー層２２を堆積させるために用いられる一般的な有機溶媒には不溶である。ナイロンと、Ｐ（ＶＤＦ−ＴｒＦＥ）等の強誘電性ポリマーとは、溶媒を共有しない。例えば、溶媒Ｎ−メチルピロリドンは、Ｐ（ＶＤＦ−ＴｒＦＥ）コポリマーを溶解するが、ナイロン−１１を溶解しない。一方、ｍ−クレゾールは、ナイロン−１１を溶解するが、Ｐ（ＶＤＦ−ＴｒＦＥ）を溶解しない。第１の保護層２０は、その下の第１の強誘電性ポリマー層１６を保護するが、第２の電極セット１８と第２の強誘電性ポリマー層２２との間にそれ程高い印加電界の損失を課さない厚さである（例えば、厚さ約１０ｎｍ〜２００ｎｍの範囲内）。
【００２１】
第２の保護層２６は、マルチスタックメモリ素子１０を、使用中の損傷から保護する。
【００２２】
マルチスタックメモリ素子１０の様々な構成要素を説明したので、以下では図１及び図２を参照して、メモリ素子１０の製造方法をより詳細に説明する。図２は、図１のマルチスタックメモリ素子１０を製造するための方法５０を示す。
【００２３】
最初のステップ５２において、基板１２が用意される。ステップ５４において、第１の電極セット１４が基板１２の上面に形成される。ステップ５６において、第１の強誘電性ポリマー層１６が第１の電極セット１４上に形成される。ステップ５８において、第２の電極セット１８が、第１の強誘電性ポリマー層１６上に形成される。
【００２４】
ポリマー溶液を堆積させて順次強誘電性ポリマーを形成することにより、その下の強誘電性ポリマー層が損傷することがある。なぜなら、強誘電性ポリマーを溶解する溶媒が、その下のポリマー層をも溶解してしまうことがあるためである。そこで、第１の強誘電性ポリマー層１６への損傷を防ぐために、ステップ６０において、次の強誘電性ポリマー層が第１の保護層２０上に形成されるのに先立って、第１の保護層２０が第１の強誘電性ポリマー層１６上に形成される。第１の保護層２０を形成するために、例えばスピンコート法、ディップ法、及びスプレー法等の既知の塗布方法を用いて、溶液を堆積させる。第１の保護層２０を堆積させるための支持面を作製するために、プラズマ、ＵＶ照射又は化学物質への曝露等の前処理が用いられてもよい。
【００２５】
ステップ６２において、第２の強誘電性ポリマー層２２が、第１の保護層２０の上面に形成される。ステップ６４において、第３の電極セット２４が、第２の強誘電性ポリマー層２２上に形成される。その後、ステップ６６において、第２の保護層２６が、第３の電極セット２４上に形成される。第２の保護層２６は、スピンコート法、ディップ法、スプレー法等の既知の塗布方法を用いて溶液を堆積させることによって形成される。
【００２６】
第１の電極セット１４、第２の電極セット１８、及び第３の電極セット２４は、例えば、スクリーンプリント法、インクジェットプリント法、マスク蒸着法、レーザー書き込み法、レーザー誘起メタライゼーション法、及び蒸着法等の既知の堆積方法を用いて、それぞれの下層の表面上に堆積される。
【００２７】
第１の強誘電性ポリマー層１６及び第２の強誘電性ポリマー層２２は、例えばスピンコート法、ディップ法、スプレー法等の既知の塗布方法、又は、キャピラリー法、ダイコート法、ドクターブレード法を含む任意の他の連続塗布方法を用いて、ポリマー溶液を堆積させることにより形成される。
【００２８】
図３は、図１のマルチスタックメモリ素子１０における２つの積層メモリセル２８及び３０の概略的な回路図を示す。第２の電極セット１８は、メモリセル２８及び３０に共通であり、共有される。第１のメモリセル２８及び第２のメモリセル３０は、第１の電極セット１４及び第２の電極セット１８の両端に、並びに第２の電極セット１８及び第３の電極セット２４の両端に、独立した電界をかけることにより、独立して駆動される。第１のメモリセル２８及び第２のメモリセル３０は、独立して駆動されると、独立した記憶容量をそれぞれ有する２つの独立したメモリセルとして動作する。しかしながら、第１の電極セット１４及び第３の電極セット２４に同じ電界がかけられると、第１のメモリセル２８及び第２のメモリセル３０は同時に駆動され、単一のメモリセルとして動作する。したがって、出力信号は倍増される。
【００２９】
図４は、第１のメモリスタック１０２、第２のメモリスタック１０４、及び第３のメモリスタック１０６を有するマルチスタックメモリ素子１００の拡大断面図を示す。メモリ素子１００は、基板１０８を有する。基板１０８上に、第１のメモリスタック１０２、第２のメモリスタック１０４、第３のメモリスタック１０６が支持されている。メモリ素子１００は、第１の電極セット１１０（ページ面に対して垂直な方向に延在する）、第１の強誘電性ポリマー薄膜１１２、第２の電極セット１１４（図４では第２の電極セット１１４のうち１つの電極のみ示す）、第１の保護層１１６、第２の強誘電性ポリマー薄膜１１８、第３の電極セット１２０（ページ面に対して垂直な方向に延在する）、第２の保護層１２２、第３の強誘電性ポリマー薄膜１２４、第４の電極セット１２６（図４では、第４の電極セット１２６のうち１つの電極のみ示す）、及び第３の保護層１２８をさらに有する。第１の電極セット１１０は、基板１０８上に形成される。第１の強誘電性ポリマー薄膜１１２は、第１の電極セット１１０上に形成され、基板１０８の、第１の電極セット１１０における隣接する電極間の部分に延在する。第２の電極セット１１４は、第１の強誘電性ポリマー薄膜１１２上に形成され、第２の電極セット１１４における電極は、第１の電極セット１１０の電極を横切って延在する。第１の保護層１１６は、第２の電極セット１１４上に延在し、且つ、第２の電極セット１１４の隣接する電極間の第１の強誘電性ポリマー薄膜１１２の部分上に延在するように、第１の強誘電性ポリマー薄膜１１２上に形成される。第２の強誘電性ポリマー薄膜１１８は、第１の保護層１１６上に形成される。第３の電極セット１２０は、第２の強誘電性ポリマー薄膜１１８上に形成され、第３の電極セット１２０における電極は、第２の電極セット１１４の電極を横切って延在する。第２の保護層１２２は、第３の電極セット１２０上に延在し、且つ、第３の電極セット１２０における隣接する電極間の第２の強誘電性ポリマー薄膜１１８の部分上に延在するように、第２の強誘電性ポリマー薄膜１１８上に形成される。第３の強誘電性ポリマー薄膜１２４は、第２の保護層１２２上に形成される。第４の電極セット１２６は、第３の強誘電性ポリマー薄膜１２４上に形成され、第４の電極セット１２６における電極は、第３の電極セット１２０の電極を横切って延在する。第４の保護層１２８は、第４の電極セット１２６上に延在し、且つ、第４の電極セット１２６における隣接する電極間の第３の強誘電性ポリマー薄膜１２４の部分上に延在するように、第４の電極セット１２６上に形成される。第１の電極セット１１０、第２の電極セット１１４、第３の電極セット１２０、及び第４の電極セット１２６、並びに、第１の強誘電性ポリマー薄膜１１２、第２の強誘電性ポリマー薄膜１１８、及び第３の強誘電性ポリマー薄膜１２４は、第１の強誘電性コンデンサ構造１０２、第２の強誘電性コンデンサ構造１０４、及び第３の強誘電性コンデンサ構造１０６を規定する。第２の電極セット１１４は、第１の強誘電性コンデンサ構造１０２及び第２の強誘電性コンデンサ構造１０４に共通であり、第３の電極セット１２０は、第２の強誘電性コンデンサ構造１０４及び第３の強誘電性コンデンサ構造１０６に共通である。
【００３０】
図４に示すように、マルチスタックメモリ素子１００は、複数の積層強誘電性ポリマー層１１２、１１８及び１２４、並びに複数の電極層１１０、１１４、１２０及び１２６を有する。隣接する各対の強誘電性ポリマー層１１２、１１８及び１２４は、第１の保護層１１６及び第２の保護層１２２によってそれぞれ離間されている。第３の保護層１２８は、マルチスタックメモリ素子１００を使用中の損傷から保護する。メモリ素子１００は、追加のメモリスタック（すなわち、第３のメモリスタック１０６）を有する点で、図１のマルチスタックメモリ素子１０と異なる。
【００３１】
図１は２つのメモリスタックを示し、図４は３つのメモリスタックを示すが、メモリスタックを複数回複製することにより、本発明の実施形態で、より多数のメモリスタックを有するマルチスタックメモリ素子を製造することができる。
【００３２】
図５は、マルチスタックメモリ素子１５０の拡大断面図を示す。メモリ素子１５０は、基板１５２、第１の電極セット１５４、第１の強誘電性ポリマー層１５６、第１の保護層１５８、第２の電極セット１６０（図５では、第２の電極セット１６０のうち１つの電極のみ示す）、第２の強誘電性ポリマー層１６２、第２の保護層１６４、及び第３の電極セット１６６（ページ面に対して垂直な方向に延在する）を有する。第１の電極セット１５４は、基板１５２上に形成される。第１の強誘電性ポリマー層１５６は、第１の電極セット１５４上に形成され、第１の電極セット１５４における隣接する電極間の基板１５２の部分上に延在する。第１の保護層１５８は、第１の強誘電性ポリマー層１５６上に形成され、第２の電極セット１６０は、第１の保護層１５８上に形成され、第２の電極セット１６０における電極は、第２の電極セット１５４の電極を横切って延在する。第２の強誘電性ポリマー層１６２は、第２の電極セット１６０上に延在し、且つ、第２の電極セット１６０における隣接する電極間の第１の強誘電性ポリマー層１５８の部分上に延在するように、第２の電極セット１６０上に形成される。第２の保護層１６４は、第２の強誘電性ポリマー層１６２上に形成され、第３の電極セット１６６は、第２の保護層１６４上に形成され、第３の電極セット１６６における電極は、第２の電極セット１６０の電極を横切って延在する。第１の電極セット１５４、第２の電極セット１６０、及び第３の電極セット１６６、並びに、第１の強誘電性ポリマー層１５６、及び第２の強誘電性ポリマー層１６２は、第１の強誘電性コンデンサ構造１６８及び第２の強誘電性コンデンサ構造１７０を規定する。第２の電極セット１６０は、第１の強誘電性コンデンサ構造１６８及び第２の強誘電性コンデンサ構造１７０に共通である。より具体的には、第１の電極セット１５４、第１の強誘電性ポリマー層１５６、及び第２の電極セット１６０が第１のメモリスタック１６８を規定し、第２の電極セット１６０、第２の強誘電性ポリマー層１６２、及び第３の電極セット１６６が、第２の強誘電性コンデンサ構造１７０を規定する。
【００３３】
メモリ素子１５０は、第２の電極セット１６０及び第３の電極セット１６６が、第２の保護層１５８及び第３の保護層１６４上にそれぞれ直接形成される点で、図１のマルチスタックメモリ素子１０とは異なる。
【００３４】
本発明の実施形態に従って、２つの実験を実行した。これらの実験について以下に記述する。
【００３５】
［実験１］
第１の実験では、スピンコート法により堆積されて強誘電性ポリマー薄膜となるポリマー溶液を作製するために、Ｐ（ＶＤＦ−ＴｒＦＥ）をＮ−メチルピロリドンに溶解した。ＰＶＡを温水に溶解し、得られた溶液をスピンコートすることにより、保護層を形成した。ＰＶＡは水溶性であるが、Ｐ（ＶＤＦ−ＴｒＦＥ）は水溶性でないため、ＰＶＡ保護層の堆積によっては、その下のＰ（ＶＤＦ−ＴｒＦＥ）薄膜は損傷しなかった。その後、ＰＶＡ保護層を、１００℃で３時間乾燥させた。これによっても、その下のＰ（ＶＤＦ−ＴｒＦＥ）層は損傷しなかった。その後、第２のＰ（ＶＤＦ−ＴｒＦＥ）薄膜を形成するためにＰＶＡ保護層にスピンコート処理を施し、１５０℃において、３時間のアニール処理を実行した。
【００３６】
［実験２］
第２の実験では、ナイロン−１１をｍ−クレゾールに溶解し、スピンコートして保護層を形成した。ナイロン−１１自体が弱い誘電性ポリマーであるので、製造されるメモリ素子の性能を向上させることができる。Ｐ（ＶＤＦ−ＴｒＦＥ）をＮ−メチルピロリドンに溶解したポリマー溶液から、強誘電性ポリマー薄膜を形成した。他の処理条件は、第１の実験と変えなかった。すると、第１の実験と同様の結果が達成された。
【００３７】
上記の議論から明らかなように、本発明の実施形態は、マルチスタックで不揮発性の強誘電性メモリ素子及びその製造方法を提供する。マルチスタック強誘電性ポリマーメモリ素子における連続したメモリスタック間に保護層を挿入することにより、先に形成された強誘電性ポリマー層が、次のスタックとしての次の強誘電性ポリマー層の形成中に、損傷から保護される。本発明の実施形態は、マルチスタック強誘電性メモリ素子のための、容易且つ妥当な低価格の製造技法を提供するという点において有益である。本発明の実施形態を用いて、例えば名刺、印刷紙、ＩＤカード、パスポート、就労許可証等において用いるための、より安価であるが高性能のシート状メモリを製造することができる。
【００３８】
本発明の好適な実施形態の説明は、例示及び説明の目的で提供されており、本発明を網羅したり、本発明を開示した形態に限定したりすることを意図していない。本発明の実施形態の広義の発明概念から逸脱することなく、上述の実施形態を変更可能であることは、当業者には理解されるであろう。したがって、本発明は開示された特定の実施形態に限定されず、添付の特許請求の範囲において規定される本発明の範囲内の変形を包含することが理解される。
【００３９】
さらに、文脈により別途明確に要求されない限り、本明細書及び特許請求の範囲を通して、「具備する」、「有する」、「含む」（comprise, comprising）等の用語は、排他的又は網羅的な意味ではなく、包括的な意味で解釈されるべきである。すなわち、「含むが、それに限定されない」という意味で解釈されるべきである。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態に係るマルチスタックメモリ素子の拡大断面図である。
【図２】図１のマルチスタックメモリ素子を製造する方法の概略的なフロー図である。
【図３】図１のマルチスタックメモリ素子における２つのスタックメモリセルの概略的な回路図である。
【図４】本発明の別の実施形態に係るマルチスタックメモリ素子の拡大断面図である。
【図５】本発明のさらに別の実施形態に係るマルチスタックメモリ素子の拡大断面図である。
【図１】
2008306174.tif 000003
【図２】
2008306174.tif 000004
【図３】
2008306174.tif 000005
【図４】
2008306174.tif 000006
【図５】
2008306174.tif 000007
【外国語明細書】
2008306174000001.pdf