(57)【要約】【課題】第２のゲート絶縁膜の破壊や絶縁性能劣化を防止できるように構成する。【解決手段】シャント領域Ｒ３における素子領域Ｓａの幅のみをセルアレイ領域Ｒ１における素子領域Ｓａの幅に比較して広く構成する。また、素子領域Ｓａの上にそれぞれ浮遊ゲート電極ＦＧおよびダミーゲート電極ＤＧを同一幅で自己整合的に構成すると共に、これらの浮遊ゲート電極ＦＧおよびダミーゲート電極ＤＧを覆うように導電層間絶縁膜１０を形成し、その上に制御ゲート電極ＣＧを構成している。【選択図】図２
2008177223.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にメモリセルが形成されるセルアレイ形成領域、および前記セルアレイ形成領域周辺の前記半導体基板上にコンタクトプラグが形成されるコンタクトプラグ形成領域を備えた半導体装置であって、
前記セルアレイ形成領域においては、
前記半導体基板に対して所定方向に第１幅で並設された複数の第１の活性領域と、
前記複数の第１の活性領域上にそれぞれ形成された複数の第１のゲート絶縁膜と、
前記複数の第１のゲート絶縁膜上にそれぞれ前記所定方向に第１幅で並設された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上を渡って形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極とを備え、
前記コンタクトプラグ形成領域においては、
前記半導体基板に対して所定方向に前記第１幅よりも幅広な第２幅で形成された第２の活性領域と、
前記第２の活性領域上に形成されたコンタクトプラグとを備え、
前記セルアレイ形成領域と前記コンタクトプラグ形成領域との間に前記セルアレイ形成領域の構造と同様の構造を備えたダミー領域を設けたことを特徴とする半導体装置。
【請求項２】
前記コンタクトプラグ形成領域においては、
前記所定方向に隣り合う前記第１幅の第１の活性領域間が活性領域として形成されることによって前記第１の活性領域が複数結合して前記第２幅の第２の活性領域を構成していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記セルアレイ形成領域および前記ダミー領域の第１の活性領域上にはソース線コンタクトおよびこのソース線コンタクトと同一構造のダミー線コンタクトが設けられ、前記コンタクトプラグ形成領域の前記第２の活性領域上には前記ソース線コンタクトの径より大きな径を有するウェルコンタクトが形成されたことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
請求項１ないし３の何れかに記載の半導体装置を製造する製造方法であって、
前記セルアレイ形成領域および前記ダミー領域の第１の活性領域を同一幅で形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし３の何れかに記載の半導体装置を製造する製造方法であって、
前記セルアレイ形成領域の浮遊ゲート電極に対応して前記ダミー領域にダミーゲート電極を同一幅で形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層ゲート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば、フラッシュメモリ装置等の不揮発性半導体記憶装置内においては、浮遊ゲート電極を備えたメモリセルが多数形成されたメモリセル領域と、このメモリセル領域のメモリセルを駆動するための周辺回路が構成された周辺回路領域とに区画されている。
【０００３】
メモリセル領域内において、メモリセルが実質的に形成される領域（以下、セルアレイ形成領域と称す）では、活性領域が半導体基板表面内の所定方向に沿って形成されると共に当該所定方向に対する交差方向に対して所定の幅寸法で周期的に形成されており、所望の特性を備えたメモリセルを多数形成し、当該メモリセルの微細化や設計ルールの縮小化が図られている。
【０００４】
他方、メモリセル領域内には、電源端子等に対して電気的に接続するためのコンタクトプラグが設けられている（例えば、特許文献１参照)。この電源線などのコンタクトを形成する領域においては、コンタクトに電流を多く流す必要があるためその領域を広く必要がある。
【０００５】
このような幅広部分を形成するときには、コンタクト面積を確保するため周期性を保つことができない。周期性が乱れると、フォトリソグラフィ処理時の露光の解像度が低下してしまい、セルアレイ形成領域およびコンタクトプラグ形成領域間の境界付近の浮遊ゲート電極を所望の形状に形成することが困難となる。
【０００６】
また、このような構造を採用した場合、セルアレイ形成領域に対して書込／消去時に高電界を印加するときに、コンタクトプラグ形成領域の構造やその周辺構造にも高電界が印加されてしまう。すると、セルアレイ形成領域に比較してコンタクトプラグ形成領域では幅広となるためカップリング比が低くなり、特に第２のゲート絶縁膜に対して高電界が印加されると、当該第２のゲート絶縁膜の破壊や絶縁性能劣化の虞がある。
【特許文献１】特開２００２−１５１６０１号公報（段落０１１３、図１２、図１３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、第２のゲート絶縁膜の破壊や絶縁性能劣化を防止した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、半導体基板にメモリセルが形成されるセルアレイ形成領域、および前記セルアレイ形成領域周辺の前記半導体基板上にコンタクトプラグが形成されるコンタクトプラグ形成領域を備えた半導体装置であって、前記セルアレイ形成領域においては、前記半導体基板に対して所定方向に第１幅で並設された複数の第１の活性領域と、前記複数の第１の活性領域上にそれぞれ形成された複数の第１のゲート絶縁膜と、前記複数の第１のゲート絶縁膜上にそれぞれ前記所定方向に第１幅で並設された複数の浮遊ゲート電極と、前記複数の浮遊ゲート電極上を渡って形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極とを備え、前記コンタクトプラグ形成領域においては、前記半導体基板に対して所定方向に前記第１幅よりも幅広な第２幅で形成された第２の活性領域と、前記第２の活性領域上に形成されたコンタクトプラグとを備え、前記セルアレイ形成領域と前記コンタクトプラグ形成領域との間に前記セルアレイ形成領域の構造と同様の構造を備えたダミー領域を設けたことを特徴とした半導体装置を提供する。
【発明の効果】
【０００９】
本発明の一態様によれば、第２のゲート絶縁膜の破壊や絶縁性能劣化を防止できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の半導体装置を、ＮＡＮＤ型のフラッシュメモリ装置に適用した一実施形態について、図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
この図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域Ｍに構成されるメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１２】
図１中、Ｘ方向（ワード線方向、ゲート幅方向、交差方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１３】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に例えば直交交差するＹ方向（ゲート長方向、ビット線方向、所定方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２は、メモリセル領域の一部のレイアウトパターンを示す平面図を示しており、メモリセルアレイを構成するブロック端部におけるウェルコンタクト領域の周辺の平面図を模式的に示している。
【００１５】
メモリセル領域Ｍ内は、セルアレイ領域Ｒ１（セルアレイ形成領域に相当）と、このセルアレイ領域Ｒ１に隣接して設けられたダミー領域Ｒ２と、このダミー領域Ｒ２内（内側）に設けられたシャント領域Ｒ３（コンタクトプラグ形成領域に相当）の複数領域に区画されている。セルアレイ領域Ｒ１には、前述説明したＮＡＮＤセルユニットＳｕの主回路が実質的に構成されている。
【００１６】
ダミー領域Ｒ２には、ＮＡＮＤセルユニットＳｕの主回路が構成されておらず、フォトリソグラフィ処理を容易に行うためのダミーゲート電極ＤＧやダミー線コンタクトＣＤが形成されている。このダミー領域Ｒ２では、その素子領域ＳａのＸ方向における周期的構造や当該活性領域Ｓａ上に形成されるゲート電極のパターン構造がセルアレイ領域Ｒ１の構造と同様の構造をなしている。
【００１７】
ダミー領域Ｒ２内（内側）に設けられたシャント領域Ｒ３は、図示しない上層配線をウェルコンタクトＣＷによってシリコン基板２のＰウェル２ａに対して構造的および電気的に接続するための短絡領域である。このシャント領域Ｒ３のウェルコンタクトＣＷは、ＮＡＮＤセルユニットＳｕに蓄積される情報を消去するときに、シリコン基板２のＰウェル２ａ（図３参照）に対して高電圧を与えるために設けられている。このシャント領域Ｒ３には電流を多く流す必要があるため、当該シャント領域Ｒ３内の活性領域Ｓａの図中Ｘ方向の幅がセルアレイ領域Ｒ１の活性領域Ｓａの第１幅よりも広い第２幅で形成されていると共に、図中Ｘ方向のウェルコンタクトＣＷの径が第１幅よりも広い径で形成されている。
【００１８】
シャント領域Ｒ３の外周には余裕領域Ｒ４が図２中ＸＹ方向に所定範囲に渡って設けられている。この余裕領域Ｒ４は電気的導電要素（選択ゲート線ＳＧＬ２、ダミーゲートＤＧ、メモリセルトランジスタＴｒｍのゲート電極ＭＧ、ソース線ＳＬのコンタクトＣＳ等のコンタクト等）がシリコン基板２上に設けられていない領域であり、後述する層間絶縁膜７が埋込まれている。尚、図２中、ダミー領域Ｒ２は、シャント領域Ｒ３を含まず余裕領域Ｒ４を含む領域とする。
【００１９】
以下、これらの領域Ｒ１〜Ｒ４内の構造について図２ないし図４を参照して詳述する。図３は、図２のＡ−Ａ線に沿う縦断面図を模式的に示している。図４は、図２のＢ−Ｂ線に沿う縦断面図を模式的に示している。
【００２０】
図３に示すように、半導体基板としてのｐ型のシリコン基板２の表層にＮウェル（符号なし）が形成されており、Ｎウェルの内側のシリコン基板２の表層にＰウェル２ａが形成されている。シリコン基板２のＰウェル２ａの表層には素子分離溝２ｂが形成されている。素子分離溝２ｂは、Ｘ方向に離間して複数形成されており、これらの各素子分離溝２ｂ内には素子分離絶縁膜３がそれぞれ埋込まれている。素子分離絶縁膜３は、例えばシリコン酸化膜により形成される。この素子分離絶縁膜３はシリコン基板２の上面より上方に突出して構成され、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂを構成し、シリコン基板２の表層の素子領域（活性領域に相当）Ｓａを複数に区画するように構成されている。
【００２１】
図２に示すように、素子分離領域Ｓｂは、セルアレイ領域Ｒ１およびダミー領域Ｒ２に対しＸ方向に同一間隔で並設され、それぞれＹ方向に沿って形成されている。素子領域Ｓａは、セルアレイ領域Ｒ１およびダミー領域Ｒ２において、複数の素子分離領域ＳｂによってＸ方向に同一の第１幅Ｗ１に区画されている。シャント領域Ｒ３においては、素子分離領域Ｓｂが形成されていない。シャント領域Ｒ３の素子領域はＸ方向に隣り合う２本の同一の第１幅Ｗ１の素子領域Ｓａ間がその間に位置する素子領域で連結され、Ｘ方向に第１幅Ｗ１よりも幅が広い第２幅Ｗ２を有する素子領域構造をなしている。また、シャント領域Ｒ３における素子領域Ｓａは、例えばＹ方向にも第１幅より広い幅の素子領域構造をなしている。これら一部分だけ連結した２つの素子領域Ｓａは、平面的には所謂Ｈ型形状をなしている。
【００２２】
図３に示す断面領域において、シャント領域Ｒ３以外の領域では、シリコン基板２の複数の素子領域Ｓａにそれぞれｎ型の不純物が高濃度にドープされた拡散層４が形成されている。シャント領域Ｒ３においてはシリコン基板２の表層に位置して高濃度のｐ型の不純物がドープされた拡散層５が構成されており、Ｐウェル２ａとの電気的導通が図られている。
【００２３】
図３に示すように、素子分離絶縁膜３の上面上にはバリア膜６が形成されている。このバリア膜６は例えばシリコン窒化膜により構成されている。また、バリア膜６の上面上には層間絶縁膜７が構成されている。この層間絶縁膜７は、ＢＰＳＧ(Boro-Phospho Silicate Glass)膜およびＴＥＯＳ(Tetra Ethyl Ortho Silicate)膜の積層構造によって構成されている。それぞれのｎ型の拡散層４（シリコン基板２）の上面から上方に向けて層間絶縁膜７内にコンタクトホール７ａが形成されている。シャント領域Ｒ３においては、層間絶縁膜７内に拡散層５の上面から上方に向けてコンタクトホール７ａが形成されており、当該コンタクトホール７ａの上部に幅広なホール７ｂが形成されている。
【００２４】
セルアレイ領域Ｒ１においては、層間絶縁膜７のコンタクトホール７ａ内にそれぞれソース線コンタクトプラグＣＳ（以降、ソース線コンタクトＣＳと略す）が埋込まれている。これらのソース線コンタクトＣＳは、それぞれ同一径で構成されており、図２および図３に示すように、Ｘ方向に同一間隔をもって並設されている。
【００２５】
また、ダミー領域Ｒ２においては、ダミーコンタクトＣＤがそれぞれソース線コンタクトＣＳと同一径で形成されており、隣り合うソース線コンタクトＣＳ間の間隔とＸ方向に同一間隔をもってソース線コンタクトＣＳの周期的配設方向と同一方向に並設されている。ダミーコンタクトＣＤを設ける理由は、セルアレイ領域Ｒ１端部の微細なソース線コンタクトＣＳを所望の寸法形状に形成するためである。ダミーコンタクトＣＤを設けると製造工程時における露光処理の周期性を保つことができ、ソース線コンタクトＣＳを所望の寸法に形成できる。
【００２６】
また、シャント領域Ｒ３において、層間絶縁膜７のコンタクトホール７ａおよびホール７ｂ内には素子領域Ｓａの高濃度の拡散層５上にウェルコンタクトプラグＣＷ（以降、ウェルコンタクトＣＷと略す）が埋込まれている。このウェルコンタクトＣＷは、ソース線コンタクトＣＳやダミーコンタクトＣＤよりも幅広な径で構成されており、ソース線コンタクトＣＳやダミーコンタクトＣＤとＸ方向に並設されている。
【００２７】
ウェルコンタクトＣＷは、その上部側が上方に向けて幅が拡大するように構成されている。したがって、ウェルコンタクトＣＷの上面の幅が広いため上層配線との接触性を良好にすることができ、上層配線からの電気的な応答性能を向上できる。
【００２８】
図３に示すように、層間絶縁膜７の上面とソース線コンタクトＣＳの上面とダミーコンタクトＣＤの上面とウェルコンタクトＣＷの上面とは実質的に同一面（平面状）に形成されている。尚、実際の製品においてはその上面は若干凹凸形状となる。したがって、実質的に同一面とは凹凸形状面を含む。
【００２９】
図２に示すように、ソース線コンタクトＣＳのＹ方向両脇には、選択ゲートトランジスタＴｒｓ２の選択ゲート電極ＳＧが構成されている。この選択ゲート電極ＳＧは、Ｘ方向に並設されており選択ゲート線ＳＧＬ２によってＸ方向に接続されている。平面的には、一対の選択ゲート線ＳＧＬ２が、複数のソース線コンタクトＣＳをＹ方向に挟んで構成されている。
【００３０】
選択ゲート線ＳＧＬ２はＸ方向に沿って形成されているものの、シャント領域Ｒ３および当該シャント領域Ｒ３周辺に設けられる余裕領域Ｒ４には形成されておらず、当該領域Ｒ３およびＲ４において分断されている。この余裕領域Ｒ４にはシリコン基板２の上に層間絶縁膜７が埋込まれており、ダミーコンタクトＣＤやウェルコンタクトＣＷの側面のほぼ全体を覆っている。
【００３１】
ワード線ＷＬは、Ｘ方向に沿って形成され、選択ゲート線ＳＧＬ２とＹ方向に並設されている。このワード線ＷＬは、個々のメモリセルトランジスタＴｒｍの制御ゲート電極ＣＧ（図４参照）を連結する電気的導電要素である。ワード線ＷＬと交差する素子領域Ｓａ上には、それぞれ、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（制御ゲート電極ＣＧおよび浮遊ゲート電極ＦＧ）やダミーゲート電極ＤＧが構成されている。尚、図４に示すように、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板２上にゲート絶縁膜８を介して浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧを積層してなるゲート電極を示している。
【００３２】
図２に示すように、これらのゲート電極ＭＧ、ＤＧは、Ｘ方向に並設されていると共にＹ方向に並設されている。ワード線ＷＬは、複数の素子領域Ｓａおよび複数の素子分離領域Ｓｂの上方をＸ方向に渡って形成されていると共に、Ｘ方向に配列されたゲート電極ＭＧおよびダミーゲート電極ＤＧを連結して構成している。また、ワード線ＷＬは、複数ブロックのセルアレイ領域Ｒ１と当該セルアレイ領域Ｒ１間に設けられるダミー領域Ｒ２とを渡って構成される。
【００３３】
図２に示すように、選択ゲート線ＳＧＬ２を挟んでＹ方向に隣り合う２本のワード線ＷＬは、シャント領域Ｒ３および余裕領域Ｒ４を挟んで構成されており、ダミーコンタクトＣＤおよびウェルコンタクトＣＷを挟んで構成されている。
【００３４】
以下、図４を参照してゲート電極ＭＧおよびダミーゲート電極ＤＧの構造を説明する。図３に示す図２のＡ−Ａ線に沿う縦断面と同様に、シリコン基板２の表層にＮウェル（符号なし）が構成されると共に、Ｎウェルの内側にＰウェル２ａが構成され、当該Ｐウェル２ａには素子分離溝２ｂが形成されている。この素子分離溝２ｂ内には素子分離絶縁膜３がそれぞれ埋込まれており素子領域Ｓａを複数に区画している。これらの素子領域Ｓａ上にはそれぞれゲート絶縁膜８が形成されている。これらのゲート絶縁膜８は、例えばシリコン基板２の表面を熱酸化処理したシリコン酸化膜により構成されている。これらの素子分離絶縁膜３は、ゲート絶縁膜８の上面より上方に突出して構成されている。
【００３５】
これらのゲート絶縁膜８の上にはそれぞれ多結晶シリコン層９が構成されている。多結晶シリコン層９は、リン等の不純物がドープされた非晶質シリコンが熱処理されることによって多結晶化したシリコン層であり、セルアレイ領域Ｒ１においては浮遊ゲート電極ＦＧとして機能する層である。
【００３６】
他方、ダミー領域Ｒ２においても同様にゲート絶縁膜８の上に多結晶シリコン層９が形成されているが浮遊ゲート電極ＦＧとしては機能せず、ダミーゲート電極ＤＧとして設けられている。ダミーゲート電極ＤＧを設ける理由は、ダミーコンタクトＣＤを設ける理由とほぼ同様であり、セルアレイ領域Ｒ１端部の浮遊ゲート電極ＦＧについて所望の形状を保持するためである。ダミーゲート電極ＤＧを設けると製造時における露光処理の周期性を保つことができ、セルアレイ領域Ｒ１端部の浮遊ゲート電極ＦＧを所望の形状に形成できる。
【００３７】
多結晶シリコン層９は、セルアレイ領域Ｒ１およびダミー領域Ｒ２内において、Ｘ方向に対して同一（所定）の幅寸法Ｗ１で且つ所定間隔で並設されている。多結晶シリコン層９は、その上部が素子分離絶縁膜３の上面より上方に突出するように構成されている。
【００３８】
多結晶シリコン層９の上部側壁および上面並びに素子分離絶縁膜３の上面を覆うように導電層間絶縁膜１０が形成されている。この導電層間絶縁膜１０は、例えば、ＯＮＯ膜（シリコン酸化膜（酸化膜層）−シリコン窒化膜（窒化膜層）−シリコン酸化膜（酸化膜層））や、ＮＯＮＯＮ膜（シリコン窒化膜（窒化膜層）−シリコン酸化膜（酸化膜層）−シリコン窒化膜（窒化膜層）−シリコン酸化膜（酸化膜層）−シリコン窒化膜（窒化膜層））等の窒化膜と酸化膜との積層構造、もしくは、アルミナやその他の絶縁性能を有する材料膜やその積層構造により構成されている。
【００３９】
この導電層間絶縁膜１０は、セルアレイ領域Ｒ１においては隣接する浮遊ゲート電極ＦＧや、浮遊ゲート電極および制御ゲート電極ＣＧ間を構造的、電気的に分離するように形成されている。この導電層間絶縁膜１０は、インターポリ絶縁膜(Inter Poly Dielectric film)、ゲート間絶縁膜、第２のゲート絶縁膜として機能する。
【００４０】
この導電層間絶縁膜１０の上にはワード線ＷＬが形成されている。このワード線ＷＬは、メモリセルトランジスタＴｒｍの制御ゲート電極ＣＧを連結して構成している。制御ゲート電極ＣＧは、例えばリン等の不純物がドープされた多結晶シリコン層１１と、この多結晶シリコン層１１の上に形成された金属シリサイド層１２とによって構成される。金属シリサイド層１２は、例えばタングステンシリサイドやコバルトシリサイド等により形成され低抵抗化金属層として機能する。図４には図示しないが、制御ゲート電極ＣＧの上には層間絶縁膜やビット線ＢＬ等の構造が構成されており、フラッシュメモリ装置１を構成している。
【００４１】
ところで、フラッシュメモリ装置１を構成するメモリセルの特性の一指標として、カップリング比と称される指標がある。このカップリング比Ｃｒは、
Ｃｒ＝Ｃｏｎｏ／（Ｃｏｎｏ＋Ｃｏｘ）…（１）
により表される。
【００４２】
Ｃｏｎｏの値は、導電層間絶縁膜１０を挟んで対向する浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ間の容量値を示し、Ｃｏｘの値は、ゲート絶縁膜８を挟んで対向するシリコン基板２および浮遊ゲート電極ＦＧ間のキャパシタの容量値を示している。
【００４３】
導電層間絶縁膜１０の膜厚が一定で且つ多結晶シリコン層９の膜厚が一定である条件では、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間の対向面積が広くなればＣｏｎｏの値は高くなり対向面積が狭くなればＣｏｎｏの値は低くなる。また、シリコン基板２および浮遊ゲート電極ＦＧ間の対向面積が広くなればＣｏｘの値は高くなる。
【００４４】
このとき例えば図２５に示すように、素子領域Ｓａの幅が広くなると共に当該素子領域Ｓａ上に構成される浮遊ゲート電極ＦＧの幅が同一比率で広くなると、シリコン基板２および浮遊ゲート電極ＦＧ間の対向面積の増加率が、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ間の対向面積の増加率に比較して高い。これは、素子領域Ｓａおよび浮遊ゲート電極ＦＧの幅を共に拡大したとしても、浮遊ゲート電極ＦＧの側面における制御ゲート電極ＣＧおよび浮遊ゲート電極ＦＧ間の対向面積が変化しないためである。
【００４５】
浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ間の対向面積の増加率がシリコン基板２および浮遊ゲート電極ＦＧ間の対向面積の増加率に比較して少ないと、Ｃｏｎｏ値の増加率がＣｏｘ値の増加率に比較して少なくなるため、カップリング比Ｃｒが低くなる。カップリング比Ｃｒが低い場合には、制御ゲート電極ＣＧから高電界が印加されるとこの高電界ストレスによって絶縁性能が劣化し不具合を生じる要因となる。
【００４６】
そこで、本実施形態においては、セルアレイ領域Ｒ１とシャント領域Ｒ３との間にダミー領域Ｒ２を設け、セルアレイ領域Ｒ１の構造とダミー領域Ｒ２の構造を同様の構造としている。具体的には、ダミーゲート電極ＤＧや浮遊ゲート電極ＦＧの幅を同一の第１幅Ｗ１にして自己整合的に構成すると共にその上を覆うように導電層間絶縁膜１０を形成し、その上に制御ゲート電極ＣＧ（ワード線ＷＬ）を構成している。また、シャント領域Ｒ３における素子領域Ｓａの幅のみを幅広な第２幅Ｗ２で形成している。したがって、ダミーゲート電極ＤＧには浮遊ゲート電極ＦＧと同一レベルの電界が印加されるため、たとえメモリセルの書込／消去時に浮遊ゲート電極ＦＧに高電界を印加したとしてもダミーゲート電極ＤＧにも同一レベルの電界が印加されることになり、ダミーゲート電極ＤＧ上に形成される導電層間絶縁膜１０の絶縁破壊や絶縁性能の劣化を防ぐことができる。
【００４７】
また、シャント領域Ｒ３においてはＸ方向に隣り合う素子領域Ｓａを２つ結合して当該素子領域Ｓａの幅を、セルアレイ領域Ｒ１における素子領域Ｓａの第１幅Ｗ１よりも少なくとも２倍を超えるＸ方向幅となる第２幅Ｗ２で形成しているため、ウェルコンタクトＣＷと拡散層５との接触面積を広くすることができ界面抵抗を低減できウェルコンタクトＣＷに対し多くの電流を流すことができる。
【００４８】
以下、製造方法について説明する。図５（ａ）〜図２４（ａ）は、製造途中におけるウェルコンタクトとその周辺の上面図または平面図を示しており、図５（ｂ）〜図２４（ｂ）は、それぞれ図５（ａ）〜図２４（ａ）内に示したＡ−Ａ線もしくはＢ−Ｂ線に沿う縦断面図を模式的に示している。
【００４９】
尚、本実施形態の特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程のいずれかは必要に応じて省いても良いし、各工程を入れ替えても適用可能である。また、各機能膜の材料に代えて他材料を適用可能であれば変更しても良いし膜厚も適宜変更しても良い。
【００５０】
尚、説明の便宜上、前述説明した各膜や各層の構成要素（構造要素と称す）に対応した製造上の構成要素（製造要素と称す）については、構造要素に付した符号に１００を加えた符号を付して製造要素の符号として記す。したがって、以下に示す製造要素は、当該製造要素に付された符号から１００を減じた符号を付した構造要素が対応している。
【００５１】
ｐ型のシリコン基板２を洗浄した後、まず犠牲酸化膜を形成し、メモリセル領域Ｍ以外にマスクパターンを形成すると共に、メモリセル領域Ｍに対しリン（Ｐ）または砒素（Ａｓ）などの不純物イオンをシリコン基板２に注入してＮウェルを形成する。次に、シリコン基板２の表層にＢやＢＦ２などの不純物イオンを注入しＮウェルの内側にＰウェル２ａを形成する。次に、Ｏ２ドライアッシャー処理や薬液処理を施して不純物イオン注入時のマスクパターンを剥離する。次に、８００℃〜１２００℃の範囲で熱処理を施し不純物イオンを活性化する。次に、犠牲酸化膜をフッ酸等によって剥離する。
【００５２】
次に、図５（ａ）および図５（ｂ）に示すように、８００℃程度の水蒸気雰囲気で加熱しシリコン酸化膜１０８をトンネル酸化膜として例えば約１０［ｎｍ］程度形成する。
次に、図６（ａ）および図６（ｂ）に示すように、減圧ＣＶＤ(Low-Pressure Chemical Vapor Deposition)法により非晶質シリコン層１０９を例えば約１２０［ｎｍ］の膜厚で堆積する。この非晶質シリコン層１０９は、後に熱処理されることにより多結晶シリコン層９に変成される。
【００５３】
次に、図７（ａ）および図７（ｂ）に示すように、減圧ＣＶＤ法によりシリコン窒化膜１１３を堆積すると共にハードマスク材としてのシリコン酸化膜１１４を堆積する。
次に、図８（ａ）および図８（ｂ）に示すように、シリコン酸化膜１１４の上にレジスト（図示せず）を塗布し、通常のフォトリソグラフィ工程によってパターンニングし、シリコン酸化膜１１４をＲＩＥ(Reactive Ion Etching)法により加工し、その後Ｏ２ドライアッシャー処理や薬液処理を施すことによってレジストを剥離する。このとき、シリコン酸化膜１１４を除去する領域は、図８（ａ）に示すように、平面的にはセルアレイ領域Ｒ１およびダミー領域Ｒ２において素子分離領域Ｓｂを構成するための領域であり、シリコン基板２の素子領域Ｓａの形成予定領域の上方にシリコン酸化膜１１４を残留させるように形成する。尚、シャント領域Ｒ３においては少なくともＸ方向に幅広な領域であり例えばＹ方向にも第１幅よりも幅広なマスクパターンを残留させる。
【００５４】
図９（ａ）および図１０（ａ）は、図８に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図９（ｂ）は、図９（ａ）のＡ−Ａ線に沿う縦断面図を示し、さらに、図１０（ｂ）は、図１０（ａ）のＢ−Ｂ線に沿う縦断面図を示している。
【００５５】
図９（ａ）および図９（ｂ）並びに図１０（ａ）および図１０（ｂ）に示すように、シリコン酸化膜１１４をマスクとしてシリコン窒化膜１１３および非晶質シリコン層１０９、シリコン酸化膜１０８、シリコン基板２のＰウェル２ａの上部をＲＩＥ法によりエッチング加工することによって素子分離溝２ｂを複数形成する。このとき、上記のようにシャント領域Ｒ３を除きＸ方向周期性を保持しながらシリコン酸化膜１１４を残留させている。これにより、図９（ｂ）および図１０（ｂ）中のＸ方向に非晶質シリコン層１０９を分断でき、非晶質シリコン層１０９を浮遊ゲート電極ＦＧ、ダミーゲート電極ＤＧを所望の形状に加工形成できる。
【００５６】
図１１（ａ）および図１２（ａ）は、図９（ａ）〜図１０（ｂ）に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図１１（ｂ）は、図１１（ａ）のＡ−Ａ線に沿う縦断面図を示し、さらに、図１２（ｂ）は、図１２（ａ）のＢ−Ｂ線に沿う縦断面図を示している。これらの図１１（ａ）および図１１（ｂ）並びに図１２（ａ）および図１２（ｂ）に示すように、素子分離溝２ｂ内にシリコン酸化膜１０３を埋込む。
【００５７】
図１３（ａ）および図１４（ａ）は、図１１（ａ）〜図１２（ｂ）に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図１３（ｂ）は、図１３（ａ）のＡ−Ａ線に沿う縦断面図を示し、さらに、図１４（ｂ）は、図１４（ａ）のＢ−Ｂ線に沿う縦断面図を示している。
【００５８】
これらの図１３（ａ）および図１３（ｂ）並びに図１４（ａ）および図１４（ｂ）に示すように、例えばＣＭＰ(Chemical Mechanical Polishing)法によりシリコン窒化膜１１３をストッパーとしてシリコン酸化膜１０３を平坦化処理し、シリコン窒化膜１１３の上面に面一になるまでシリコン酸化膜１０３を除去する。
【００５９】
図１５（ａ）および図１６（ａ）は、図１３（ａ）〜図１４（ｂ）に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図１５（ｂ）は、図１５（ａ）のＡ−Ａ線に沿う縦断面図を示し、さらに、図１６（ｂ）は、図１６（ａ）のＢ−Ｂ線に沿う縦断面図を示している。
【００６０】
これらの図１５（ａ）および図１５（ｂ）並びに図１６（ａ）および図１６（ｂ）に示すように、非晶質シリコン層１０９の上面より下方で且つシリコン酸化膜１０８の上面より上方までＲＩＥ法によりシリコン酸化膜１０３をエッチバックする。
【００６１】
図１７（ａ）および図１８（ａ）は、図１５（ａ）〜図１６（ｂ）に示す構造形成後に施される工程時において上面に形成される膜の上面状態を示し、図１７（ｂ）は、図１７（ａ）のＡ−Ａ線に沿う縦断面図を示し、さらに、図１８（ｂ）は、図１８（ａ）のＢ−Ｂ線に沿う縦断面図を示している。
【００６２】
これらの図１７（ａ）および図１７（ｂ）並びに図１８（ａ）および図１８（ｂ）に示すように、リン酸などの薬液処理によってシリコン窒化膜１１３を除去し、減圧ＣＶＤ法によりＯＮＯ膜１１０を例えば５［ｎｍ］（シリコン酸化膜）／８［ｎｍ］（シリコン窒化膜）／５［ｎｍ］（シリコン酸化膜）の膜厚で形成する。
【００６３】
図１９（ａ）は、図１７（ａ）〜図１８（ｂ）に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図１９（ｂ）は、図１９（ａ）のＡ−Ａ線に沿う縦断面図を示している。
【００６４】
これらの図１９（ａ）および図１９（ｂ）に示すように、ＯＮＯ膜１１０の上に非晶質シリコン層１１１を堆積し、非晶質シリコン層１１１の上にタングステンシリサイド膜１１２を形成する。非晶質シリコン層１１１は、後に熱処理されることによって多結晶化し多結晶シリコン層１１として構成される。
【００６５】
図２０（ａ）は、図１９（ａ）〜図１９（ｂ）に示す構造形成後に施される工程時における平面図を示しており、図２０（ｂ）は、図２０（ａ）のＡ−Ａ線に沿う断面図を示している。
【００６６】
図１９（ａ）および図１９（ｂ）に示す構造を形成した後、シリコン窒化膜およびシリコン酸化膜（何れも図示せず）を順に堆積しその上にレジストを塗布してフォトリソグラフィ処理を行いパターンニングし、前記シリコン酸化膜およびシリコン窒化膜と、タングステンシリサイド膜１１２、非晶質シリコン層１１１、ＯＮＯ膜１１０、非晶質シリコン層１０９の順にＲＩＥ法によってＹ方向に分断するように加工処理する。すると図２０（ａ）および図２０（ｂ）に示すように構成される。このとき、図２０（ａ）に示すように、Ｘ方向に沿って選択ゲート線ＳＧＬ２およびワード線ＷＬを形成できる。
【００６７】
次に、メモリセル領域Ｍ内の拡散層形成を目的としてマスクパターンをメモリセル領域Ｍ以外に形成し、メモリセル領域Ｍ内にリン（Ｐ）や砒素（Ａｓ）等のｎ型の不純物イオンを注入することでワード線ＷＬ間の素子領域Ｓａに対し低濃度の不純物導入層（ｎ−）を形成する。次に、隣り合うワード線ＷＬ間や隣り合う選択ゲート線ＳＧＬ２間にＴＥＯＳなどの層間絶縁膜（図示せず）を埋込み、ＲＩＥ法により層間絶縁膜をエッチバックし選択ゲート線ＳＧＬ２の側壁にスペーサとして層間絶縁膜を残留させてウェルコンタクトＣＷやソース線コンタクトＣＳ形成領域における層間絶縁膜およびシリコン酸化膜１０８を除去処理してシリコン基板２の表面を露出させる。
【００６８】
次に、メモリセル領域Ｍ内においてソース線コンタクトＣＳを形成するための隣り合う選択ゲート線ＳＧＬ２間の領域を含む領域Ｒｍ１（図２０（ａ）参照）以外の領域にマスクパターンを形成し、当該領域Ｒｍ１内に対しｎ型の不純物イオンを注入しシリコン基板２の表層に高濃度の不純物導入層（ｎ＋）１０４を形成する。
【００６９】
図２１（ａ）は、図２０（ａ）〜図２０（ｂ）に示す構造形成後に施される工程時における平面図を示しており、図２１（ｂ）は、図２１（ａ）のＡ−Ａ線に沿う断面図を示している。
【００７０】
次に、メモリセル領域Ｍ内においてはシャント領域Ｒ３を開口するように、シャント領域Ｒ３を含む領域Ｒｍ２（図２１（ａ）参照）以外の領域にマスクパターンを形成し、当該領域Ｒｍ２に対しＢやＢＦ２等のｐ型の不純物イオンをシリコン基板２の表層に注入し、高濃度の不純物導入層（ｐ＋）１０５を形成する。高濃度の不純物導入層１０４および１０５の導入深さはほぼ同一の深さとなる。図２０（ｂ）を用いて説明した工程後において、シャント領域Ｒ３には低濃度のｎ型不純物がシリコン基板２の表層に浅く導入されるが、その後、高濃度のｐ型不純物が当該領域に導入されることによって前述した低濃度ｎ型不純物の影響が補償されると共に、高濃度のｐ型不純物が導入された不純物導入層１０５を構成できる。尚、これらの不純物導入層１０４および１０５を形成するときのイオン注入順序は逆であっても良い。
【００７１】
次に、８００℃〜１２００℃程度で熱処理を行うことによって不純物イオンを活性化した後、ワード線ＷＬや選択ゲート線ＳＧＬ２を構成するゲート電極保護のため、シリコン窒化膜１０６をバリア膜として薄く等方的に形成する。
【００７２】
図２２（ａ）は、図２１（ａ）〜図２１（ｂ）に示す構造形成後に施される工程時において最上面に形成される膜の上面状態を示し、図２２（ｂ）は、図２２（ａ）のＡ−Ａ線に沿う縦断面図を示している。
【００７３】
これらの図２２（ａ）および図２２（ｂ）に示すように、シリコン窒化膜１０６の上にボロンやリンを大量に含んだＢＰＳＧ(Boro-phospho silicate glass)等の埋込性の良い層間絶縁膜１０７を形成することで、隣り合う選択ゲート線ＳＧＬ２間に層間絶縁膜１０７を埋込む。次に、選択ゲート線ＳＧＬ２およびワード線ＷＬ上に形成されたシリコン窒化膜１０６をストッパーとしてＣＭＰ法により上記ＢＰＳＧを平坦化処理し、その上にＴＥＯＳを堆積することで層間絶縁膜１０７の膜厚を増し、各ゲート電極と上層配線との間の絶縁性を保つように形成する。
【００７４】
図２３（ａ）は、図２２（ａ）〜図２２（ｂ）に示す構造形成後に施される工程時における平面図を示しており、図２３（ｂ）は、図２３（ａ）のＡ−Ａ線に沿う断面図を示している。
【００７５】
これらの図２３（ａ）および図２３（ｂ）に示すように、ＲＩＥ法により層間絶縁膜１０７にコンタクトホール１０７ａを形成する。このコンタクトホール１０７ａの形成領域は、図２３（ａ）に示すように、Ｙ方向に隣り合う選択ゲート線ＳＧＬ２間の不純物導入層（拡散層）１０４上に貫通する領域（ソース線コンタクトＣＳおよびダミーコンタクトＣＤの形成予定領域）と、シャント領域Ｒ３の略中央部である。理解しやすくするように図２３（ａ）には層間絶縁膜１０７の記載を省略している。この場合、層間絶縁膜１０７上にレジスト（図示せず）を塗布した後パターンニングしてＲＩＥ法によりエッチング処理しコンタクトホール１０７ａを形成する。
【００７６】
図２４（ａ）は、図２３（ａ）〜図２３（ｂ）に示す構造形成後に施される工程後における平面図を示しており、図２４（ｂ）は、図２４（ａ）のＡ−Ａ線に沿う断面図を示している。
これらの図２４（ａ）および図２４（ｂ）に示すように、シャント領域Ｒ３においてコンタクトホール１０７ａの上に径の大きい開口孔１０７ｂをＲＩＥ法により形成し層間絶縁膜１０７の上部の開口径を拡大する。
【００７７】
次に、図３に示すように、セルアレイ領域Ｒ１およびダミー領域Ｒ２のコンタクトホール７ａ（１０７ａ）内にそれぞれソース線コンタクトＣＳおよびダミーコンタクトＣＤを形成すると同時に、シャント領域Ｒ３のコンタクトホール７ａ（１０７ａ）およびホール７ｂ（１０７ｂ）内にウェルコンタクトＣＷを形成する。
【００７８】
この場合、各コンタクトホール７ａおよび７ｂ内にチタン／窒化チタン（Ｔｉ／ＴｉＮ）によるバリアメタル膜を薄く形成し、その後、バリアメタル膜の内側にタングステン等の金属膜を埋込み、次にＣＭＰ法により余分な金属膜やバリアメタル膜を除去することによって形成する。以降の工程については、フラッシュメモリ装置１の一般的な工程となるため、その詳細説明を省略するが、ビット線ＢＬやその引出配線層を上層側に形成する。これによりフラッシュメモリ装置１を構成できる。
【００７９】
本実施形態に係る製造方法によれば、セルアレイ領域Ｒ１およびダミー領域Ｒ２の素子領域Ｓａを同一幅で形成しているため、フォトリソグラフィ処理時の露光解像度の低下を防止することができる。
セルアレイ領域Ｒ１の浮遊ゲート電極ＦＧに対応してダミー領域Ｒ２にダミーゲート電極ＤＧを同一幅で形成しているため、フォトリソグラフィ処理時の露光解像度の低下を防止することができる。
【００８０】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
半導体基板としてＮウェルおよびＰウェル２ａを形成したシリコン基板２に適用した実施形態を示したが、本発明では他材料の半導体基板に適用しても良い。
図２中、選択ゲート線ＳＧＬ２はＸ方向に沿って形成されており、その途中で分断されているが、余裕領域Ｒ４（ダミー領域Ｒ２）を跨いでＸ方向に隣り合う２つのセルアレイ領域Ｒ１の選択ゲート線ＳＧＬ２を構造的および電気的に接続するように構成しても良い。
【００８１】
コンタクトプラグ形成領域として、ウェルコンタクトＣＷを接続するシャント領域Ｒ３に適用した実施形態を示したが、ウェルコンタクトＣＷに限らず、その他シリコン基板２に接続するためのコンタクトプラグを形成するための領域に適用しても良い。
【００８２】
セルアレイ領域Ｒ１およびダミー領域Ｒ２に比較してシャント領域Ｒ３における素子領域Ｓａの幅のみを広く構成した実施形態を示しているが、その他の図示していない他領域において素子領域Ｓａの幅を広く構成している半導体装置に適用しても良い。
【００８３】
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた目的を達成することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の一実施形態に係る半導体装置の電気的構成図
【図２】模式的に示す平面図
【図３】図２のＡ−Ａ線に沿う縦断面図
【図４】図２のＢ−Ｂ線に沿う縦断面図
【図５】（ａ）製造途中における図２相当の上面図（その１）、（ｂ）図５（ａ）のＡ−Ａ線に沿う縦断面図（その１）
【図６】（ａ）製造途中における図２相当の上面図（その２）、（ｂ）図６（ａ）のＡ−Ａ線に沿う縦断面図（その２）
【図７】（ａ）製造途中における図２相当の上面図（その３）、（ｂ）図７（ａ）のＡ−Ａ線に沿う縦断面図（その３）
【図８】（ａ）製造途中における図２相当の上面図（その４）、（ｂ）図８（ａ）のＡ−Ａ線に沿う縦断面図（その４）
【図９】（ａ）製造途中における図２相当の上面図（その５）、（ｂ）図９（ａ）のＡ−Ａ線に沿う縦断面図（その５）
【図１０】（ａ）製造途中における図２相当の上面図（その６）、（ｂ）図１０（ａ）のＢ−Ｂ線に沿う縦断面図（その１）
【図１１】（ａ）製造途中における図２相当の上面図（その７）、（ｂ）図１１（ａ）のＡ−Ａ線に沿う縦断面図（その６）
【図１２】（ａ）製造途中における図２相当の上面図（その８）、（ｂ）図１２（ａ）のＢ−Ｂ線に沿う縦断面図（その２）
【図１３】（ａ）製造途中における図２相当の上面図（その９）、（ｂ）図１３（ａ）のＡ−Ａ線に沿う縦断面図（その７）
【図１４】（ａ）製造途中における図２相当の上面図（その１０）、（ｂ）図１４（ａ）のＢ−Ｂ線に沿う縦断面図（その３）
【図１５】（ａ）製造途中における図２相当の上面図（その１１）、（ｂ）図１５（ａ）のＡ−Ａ線に沿う縦断面図（その８）
【図１６】（ａ）製造途中における図２相当の上面図（その１２）、（ｂ）図１６（ａ）のＢ−Ｂ線に沿う縦断面図（その４）
【図１７】（ａ）製造途中における図２相当の上面図（その１３）、（ｂ）図１７（ａ）のＡ−Ａ線に沿う縦断面図（その９）
【図１８】（ａ）製造途中における図２相当の上面図（その１４）、（ｂ）図１８（ａ）のＢ−Ｂ線に沿う縦断面図（その５）
【図１９】（ａ）製造途中における図２相当の上面図（その１５）、（ｂ）図１９（ａ）のＡ−Ａ線に沿う縦断面図（その１０）
【図２０】（ａ）製造途中における図２相当の平面図（その１）、（ｂ）図２０（ａ）のＡ−Ａ線に沿う縦断面図（その１１）
【図２１】（ａ）製造途中における図２相当の平面図（その２）、（ｂ）図２１（ａ）のＡ−Ａ線に沿う縦断面図（その１２）
【図２２】（ａ）製造途中における図２相当の上面図（その１６）、（ｂ）図２２（ａ）のＡ−Ａ線に沿う縦断面図（その１３）
【図２３】（ａ）製造途中における図２相当の平面図（その３）、（ｂ）図２３（ａ）のＡ−Ａ線に沿う縦断面図（その１４）
【図２４】（ａ）製造途中における図２相当の平面図（その４）、（ｂ）図２４（ａ）のＡ−Ａ線に沿う縦断面図（その１５）
【図２５】カップリング比の説明図
【符号の説明】
【００８５】
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３は素子分離絶縁膜、８はゲート絶縁膜（第１のゲート絶縁膜）、１０は導電層間絶縁膜（第２のゲート絶縁膜）、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極、Ｒ１はセルアレイ形成領域、Ｒ２はダミー領域、Ｒ３はシャント領域（コンタクトプラグ形成領域）、Ｒ４は余裕領域、Ｓａは素子領域（活性領域）、Ｓｂは素子分離領域を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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