(57)【要約】【課題】不揮発性メモリセルに対する書込み動作／消去動作時に、正電圧および負電圧を使用する方式の不揮発性半導体記憶装置において、一括書込み動作を行う場合でも、負電圧の立ち上げ時に正電圧の電位が引き下げられて電位が下降する現象を防止する。【解決手段】メモリセルに対する書込み動作／消去動作時の各々において、第１のチャージポンプ回路１１−１〜１１−４により正電圧を生成させ、第２のチャージポンプ回路２１により負電圧を生成させる。チャージポンプ制御回路１２、２２は、通常動作／一括動作時の各々において、正電圧の立ち上げが開始すると第１のチャージポンプ回路の昇圧能力を大きくさせ、正電圧の立ち上げが終了する前に第１のチャージポンプ回路の昇圧能力を小さくさせ、正電圧の立ち上げ終了後に負電圧を生成させ、一括動作時には、負電圧の立ち上げ期間に第１のチャージポンプ回路の昇圧能力を通常動作時よりも大きくさせる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリセルに対する書込み動作／消去動作時のそれぞれにおいて、第１電圧を生成する第１のチャージポンプ回路および前記第１電圧とは異なる値の第２電圧を生成する第２のチャージポンプ回路と、
通常動作／一括動作時のそれぞれにおいて、前記第１のチャージポンプ回路の昇圧能力を、前記第１電圧の立ち上げが開始する時よりも前記第１電圧の立ち上げが終了する前に小さくさせ、前記第１電圧の立ち上げ終了後に前記第２電圧を生成させると共に、前記一括動作時には、前記第２電圧の立ち上げ期間に前記第１のチャージポンプ回路の昇圧能力を通常動作時よりも大きくさせるように前記第１、第２のチャージポンプ回路の動作を制御する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のチャージポンプ回路は複数のチャージポンプ回路からなり、
前記制御回路は、前記第１のチャージポンプ回路の昇圧能力を制御するために前記複数のチャージポンプ回路のうちで動作状態になる回路数を制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記第１のチャージポンプ回路の昇圧能力を大きくする時は前記複数のチャージポンプ回路の全てを動作させ、前記第１のチャージポンプ回路の昇圧能力を小さくする時は前記複数のチャージポンプ回路のうちの一部を動作状態に制御するとともに残りを停止状態に制御し、
前記第１のチャージポンプ回路の昇圧能力を大きくする時は前記複数のチャージポンプ回路のうちで停止状態であったチャージポンプ回路を動作状態に制御することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、全ワード線選択信号と前記第２のチャージポンプ回路の出力をセンスした出力に基づいて前記第１、第２のチャージポンプ回路の動作を制御することを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性メモリセルは、ＮＡＮＤ型フラッシュメモリの半導体基板内のＮウェル内のＰウェルの表層部にドレイン領域およびソース領域が形成され、浮遊ゲート電極および制御ゲート電極が積層された二層ゲート構造を有するセルトランジスタからなり、
書込み動作時には、前記セルトランジスタの制御ゲート電極に前記第１電圧、セルトランジスタの基盤側のＰウェルに前記第２電圧、Ｎウェルに基準電圧が印加され、
消去動作時には、前記制御ゲート電極に前記第２電圧、前記基盤側のＰウェルおよびＮウェルに前記第１電圧が印加される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に不揮発性メモリセルに昇圧電圧を供給するための昇圧電圧発生回路に関するもので、例えばＮＡＮＤ型フラッシュメモリに使用されるものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリにおいて、メモリセルに対する書込み動作／消去動作時に、正電圧および負電圧を使用する方式のものがある。
【０００３】
この方式のメモリセルを、書込み動作時のセルバイアスと共に示したものが図６であり、消去動作時のセルバイアスと共に示したものが図７である。図６、図７それぞれにおいて、６０は半導体基板に形成されたＮウェル、６１はＮウェルに形成されたＰウェル、６２はセルトランジスタのドレイン領域、６３はセルトランジスタのソース領域、６４はソース、ドレイン間のチャネル領域上にゲート絶縁膜を介して形成された浮遊ゲート電極、６５は浮遊ゲート電極６４上にゲート電極間絶縁膜を介して形成された制御ゲート電極である。すなわち、セルトランジスタは二層ゲート構造を有する。ドレイン領域６２にはビット線ＢＬが接続されており、ソース領域６３にはソース線ＳＬが接続されている。
【０００４】
メモリセルに対するデータ書込み動作時には、図６に示すように、セルトランジスタの制御ゲート電極６５に接続されているワード線ＷＬに正電圧VPP_P として例えば１０Ｖが、セルトランジスタの基板側のＰウェル６１に負電圧VPP_N として例えば−５Ｖが、Ｎウェル６０には基準電圧として例えば０Ｖが印加される。
【０００５】
これに対して、メモリセルのデータ消去動作時には、図７に示すように、ワード線ＷＬに負電圧VPP_N として例えば−５Ｖが、基板側のＰウェル６１およびＮウェル６０には正電圧VPP_P として例えば１０Ｖが印加される。
【０００６】
この方式では、正電圧VPP_P および負電圧VPP_N を生成するための昇圧電圧発生回路として、VPP_P 系に対応して複数個のチャージポンプ回路、および、VPP_N 系に対応して例えば１個のチャージポンプ回路がフラッシュメモリに内蔵される。そして、正電圧VPP_P の立ち上げ（VPP_P PreCharge ）が始まると、VPP_P 系の全てのチャージポンプ回路を動作させ、VPP_P PreCharge State 内でVPP_P の立ち上がりが終わると、不要な電圧リップルが起きるのを防ぐために、VPP_P 系の複数個のチャージポンプ回路のうちの一部のチャージポンプ回路の動作を停止させ、リークによる電位低下を防ぐために残りのチャージポンプ回路を動作させている。
【０００７】
ところで、ワード線ＷＬと基板との間には寄生容量による結合（カップリング）が存在するので、正電圧VPP_P の立ち上げ／立ち下げ、負電圧の立ち上げ／立ち下げ時には、ＷＬ・基板間の容量結合により他方の電圧が影響を受ける。通常の書込み動作時は、選択されるワード線ＷＬは１本であり、ＷＬ・基板間の容量結合は小さいので、他方の電圧に与える影響は少なくて問題とならない。
【０００８】
しかし、例えばテスト時間を短縮するために、全ワード線ＷＬを選択した状態で多数のメモリセルに一括して書込み動作を行う場合、ＷＬ・基板間の容量結合の影響は大きい。この場合、前記したように一部のチャージポンプ回路を停止させた後、残りのチャージポンプ回路を動作させているだけでは、負電圧VPP_N の立ち上げ時にはカップリングによる電位下降を抑えることができない。即ち、負電圧VPP_N の立ち上げ時に正電圧VPP_P の電位が引き下げられて電位が下降し、正常な書込み動作ができなくなるという問題がある。
【０００９】
なお、特許文献１には、半導体メモリにおいて容量結合の影響により負電源電圧が降圧する点が開示されている。
【特許文献１】特開２００５−３５３１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は前記した従来の問題点を解決すべくなされたもので、多数のメモリセルに一括して書込み動作を行う場合でも、チャージポンプ回路における負電圧の立ち上げ時に正電圧の電位が引き下げられて電位が下降する現象を防止して正常な書込み動作を行うことができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の不揮発性半導体記憶装置は、不揮発性メモリセルに対する書込み動作／消去動作時のそれぞれにおいて、第１電圧を生成する第１のチャージポンプ回路および前記第１電圧とは異なる値の第２電圧を生成する第２のチャージポンプ回路と、通常動作／一括動作時のそれぞれにおいて、前記第１のチャージポンプ回路の昇圧能力を、前記第１電圧の立ち上げが開始する時よりも前記第１電圧の立ち上げが終了する前に小さくさせ、前記第１電圧の立ち上げ終了後に前記第２電圧を生成させると共に、前記一括動作時には、前記第２電圧の立ち上げ期間に前記第１のチャージポンプ回路の昇圧能力を通常動作時よりも大きくさせるように前記第１、第２のチャージポンプ回路の動作を制御する制御回路とを具備することを特徴とする。
【発明の効果】
【００１２】
本発明の不揮発性半導体記憶装置によれば、多数のメモリセルに一括して書込み動作を行う場合でも、チャージポンプ回路における負電圧の立ち上げ時に正電圧の電位が引き下げられて電位が下降する現象を防止して正常な書込み動作を行うことができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態を説明する。図１は、本発明の不揮発性半導体記憶装置の第１の実施形態に係るＮＡＮＤ型フラッシュメモリに内蔵される昇圧電圧発生回路のブロック図である。この昇圧電圧発生回路は、VPP_P 供給用の昇圧電圧発生回路１０と、VPP_N 供給用の昇圧電圧発生回路２０とからなる。VPP_P 供給用の昇圧電圧発生回路１０は、複数（例えば４個）のVPP_P 供給用の第１のチャージポンプ回路１１−１〜１１−４と、これら４個の第１のチャージポンプ回路１１−１〜１１−４の動作を制御するVPP_P チャージポンプ制御回路１２とからなる。上記第１のチャージポンプ回路１１−１〜１１−４のそれぞれは、不揮発性メモリセルに対する書込み動作／消去動作時のそれぞれにおいて、ある基準電圧よりも高い第１電圧（本例では正電圧）を生成するものであり、本例では２相クロック駆動型チャージポンプ回路からなる。VPP_P チャージポンプ制御回路１２内には４個の２相クロック生成回路１３−１〜１３−４が設けられている。これら４個の２相クロック生成回路１３−１〜１３−４のうち対応する２相クロック生成回路から出力される２相クロック信号により第１のチャージポンプ回路１１−１〜１１−４の昇圧動作が制御され、それぞれの昇圧出力が合成されてVPP_P 昇圧出力が得られる。
【００１４】
VPP_P チャージポンプ制御回路１２内にはさらに、VPP_P センス（VPP_P Sense）回路１４、VPP_P クロック信号発生回路１５、および論理回路１６が設けられている。VPP_P チャージポンプ制御回路１２は、通常動作／一括動作時のそれぞれにおいて、第１電圧の立ち上げが開始すると第１のチャージポンプ回路１１−１〜１１−４全体の昇圧能力を大きくさせ、第１電圧の立ち上げが終了する前に第１のチャージポンプ回路１１−１〜１１−４全体の昇圧能力を小さくさせる制御信号を生成する。
【００１５】
本例では、VPP_P チャージポンプ制御回路１２は、第１のチャージポンプ回路１１−１〜１１−４の昇圧能力を制御するために、チャージポンプ回路が動作状態になる回路数を制御する。例えば、第１のチャージポンプ回路１１−１〜１１−４全体の昇圧能力を大きくする時は複数のチャージポンプ回路の全てを動作させ、第１のチャージポンプ回路１１−１〜１１−４全体の昇圧能力を小さくする時は一部のチャージポンプ回路（例えば１１−１、１１−２）を動作状態に制御するとともに残り（例えば１１−３、１１−４）を停止状態に制御する。
【００１６】
VPP_P センス回路１４は例えば図３（ａ）に示すような回路構成を有する。VPP_P センス回路１４は、センスイネーブル信号EN1 により活性化制御され、VPP_P 昇圧出力の電圧レベルが所定の設定値VREF1 より高いか否かを検知し、検知結果に基づいてVPP_P イネーブル信号VPP_P_OSC_ENおよびVPP_P チャージポンプイネーブル信号Charge Pump ENを出力する。具体的には、VPP_P 昇圧出力の分圧電圧V2がVREF1 より高い期間／低い期間に応じてVPP_P チャージポンプイネーブル信号Charge Pump ENの論理レベルを反転し、VPP_P 昇圧出力の分圧電圧V1（＜V2）がVREF1 より高い期間／低い期間に応じてVPP_P イネーブル制御信号VPP_P_OSC_ENの論理レベルを反転する。
【００１７】
VPP_P クロック信号発生回路１５は、VPP_P センス回路１４から出力されるVPP_P イネーブル信号VPP_P_OSC_ENに基づいてVPP_P クロック信号VPP_P_OSC_OUT を生成する。このVPP_P クロック信号VPP_P_OSC_OUT は断続的に変化するパルス信号である。
【００１８】
このVPP_P クロック信号VPP_P_OSC_OUT は、２相クロック生成回路１３−１、１３−２によりそれぞれ２相クロック信号に変換されて一部のチャージポンプ回路１１−１、１１−２に供給される。これにより、一部のチャージポンプ回路１１−１、１１−２が動作状態に制御される。また、VPP_P クロック信号VPP_P_OSC_OUT は、VPP_P 供給用のチャージポンプ回路１１−１〜１１−４のうちの残りのチャージポンプ回路１１−３〜１１−４の動作期間を制御するために、後述するように論理回路１６において他の制御信号との論理処理が行われる。
【００１９】
VPP_N 供給用の昇圧電圧発生回路２０は、VPP_N 供給用の第２のチャージポンプ回路２１と、第２のチャージポンプ回路２１の動作を制御するVPP_N チャージポンプ制御回路２２とからなる。VPP_N 供給用の第２のチャージポンプ回路２１は、不揮発性メモリセルに対する書込み動作／消去動作時のそれぞれにおいて、ある基準電圧よりも低い第２電圧（本例では負電圧）を生成するものである。本例では、VPP_N 供給用の第２のチャージポンプ回路２１は、２相クロック駆動型チャージポンプ回路からなる。VPP_N チャージポンプ制御回路２２内には２相クロック生成回路２３が設けられている。この２相クロック生成回路２３から出力される２相クロック信号により第２のチャージポンプ回路２１の昇圧動作が制御され、VPP_N 昇圧電圧が得られる。
【００２０】
VPP_N チャージポンプ制御回路２２内にはさらに、VPP_N センス（VPP_N Sense）回路２４、およびVPP_N クロック信号発生回路２５が設けられている。VPP_N センス回路２４は例えば図３（ｂ）に示す回路構成を有する。VPP_N センス回路２４は、センスイネーブル信号EN2 により活性化制御され、VPP_N 昇圧出力の電圧レベルが所定の設定値VREF2 より高いか否かを検知し、検知結果に基づいてVPP_N イネーブル信号VPP_N_OSC_ENを出力する。具体的には、VPP_N 昇圧出力の分圧電圧V3がVREF2 より高い期間／低い期間に応じてVPP_N イネーブル制御信号VPP_N_OSC_ENの論理レベルを反転する。
【００２１】
VPP_N クロック信号発生回路２５は、VPP_N センス回路２４から出力されるVPP_Nイネーブル信号VPP_P_OSC_ENに基づいてVPP_N クロック信号VPP_N_OSC_OUT を生成する。このVPP_N クロック信号VPP_N_OSC_OUT は断続的に変化するパルス信号である。
【００２２】
このVPP_N クロック信号VPP_N_OSC_OUT は、２相クロック生成回路２３により２相クロック信号に変換されてVPP_N 供給用の第２のチャージポンプ回路２１に供給される。これにより、VPP_N 供給用のチャージポンプ回路２１の動作状態が制御される。
【００２３】
本実施形態においては、さらに、一括動作時には、負電圧の立ち上げ期間に第１のチャージポンプ回路１１−１〜１１−４全体の昇圧能力を通常動作時よりも大きくさせるように制御される。このような動作は、VPP_P チャージポンプ制御回路１２内の論理回路１６により制御され、第１のチャージポンプ回路１１−１〜１１−４全体の昇圧能力を大きくする時は複数のチャージポンプ回路のうちの停止状態であったチャージポンプ回路を動作状態に制御する。論理回路１６には、ＡＮＤ回路３１、ＯＲ回路３２、およびＡＮＤ回路３３、３４が設けられている。ＡＮＤ回路３１には、全ワード線選択信号ALL_WL_SELおよびVPP_N センス回路２４の出力VPP_N_OSC_ENが入力される。ＯＲ回路３２には、ＡＮＤ回路３１の出力とVPP_P センス回路１４から出力されるVPP_P チャージポンプイネーブル信号Charge Pump ENとが入力される。ＯＲ回路３２の出力は、VPP_P 供給用の第１のチャージポンプ回路１１−３、１１−４の動作期間を制御するために使用される。即ち、ＯＲ回路３２の出力およびVPP_P クロック信号VPP_P_OSC_OUT がＡＮＤ回路３３、３４にそれぞれ入力され、このＡＮＤ回路３３、３４の出力信号が２相クロック生成回路１３−３、１３−４によりそれぞれ２相クロック信号に変換されてチャージポンプ回路１１−３、１１−４に供給される。
【００２４】
図２は、図１中の第１のVPP_P 供給用のチャージポンプ回路１１−１〜１１−４の一例について、１個分を代表的に示す回路図である。ここで、Ｄはダイオード、Ｃはキャパシタ、φ，／φは図１中の２相クロック生成回路１３−１〜１３−４で生成される２相クロック信号である。
【００２５】
図３（ａ）は図１中のVPP_P センス回路１４の一例、図３（ｂ）は図１中のVPP_N センス回路２４の一例を示す回路図である。図３（ａ）において、Ｒ１〜Ｒ６は分圧抵抗、ＴＮはセンスイネーブル信号EN1 がゲートに供給されるNMOSトランジスタ、COMP1 は分圧電圧V1を参照電圧VREF1 と比較する電圧比較回路、COMP2 は分圧電圧V2（＞分圧電圧V1）を参照電圧VREF1 と比較する電圧比較回路である。電圧比較回路COMP1 の出力は、二段のインバータ回路IV1 、IV2 を経てVPP_P イネーブル制御信号VPP_P_OSC_ENとして出力され、電圧比較回路COMP2 の出力は、二段のインバータ回路IV3 、IV4 を経てVPP_P チャージポンプイネーブル信号Charge Pump ENとして出力される。
【００２６】
図３（ｂ）において、Ｒ１〜Ｒ５は分圧抵抗、ＴＮはセンスイネーブル信号EN2 がゲートに供給されるNMOSトランジスタ、COMP3 は分圧電圧V3を参照電圧VREF2 と比較する電圧比較回路である。電圧比較回路COMP3 の出力は、二段のインバータ回路IV5 、IV6 を経てVPP_N イネーブル制御信号VPP_N_OSC_ENとして出力される。
【００２７】
本実施形態のフラッシュメモリにおいては、書込み動作時には、図６を参照して前述したように、セルトランジスタの制御ゲート電極６５に接続されているワード線ＷＬに正電圧VPP_P として例えば１０Ｖが、セルトランジスタの基板側のＰウェル６１に負電圧VPP_N として例えば−５Ｖが、Ｎウェル６０に基準電圧として例えば０Ｖが印加される。これに対して、消去動作時には、図７を参照して前述したように、ワード線ＷＬに負電圧VPP_N として例えば−５Ｖが、基盤側のＰウェル６１およびＮウェル６０に正電圧VPP_P として例えば１０Ｖが印加される。
【００２８】
図４および図５は、図１乃至図３の回路における書込み動作時の要部の信号波形の一例を示している。
【００２９】
通常の書込み動作時には、図４に示すように、VPP_P_昇圧動作の開始時点t0では、VPP_P センス回路１４の出力であるVPP_P イネーブル制御信号VPP_P_OSC_ENおよびVPP_P チャージポンプイネーブル信号Charge Pump ENはハイレベルであり、ＯＲ回路３２の出力はハイレベルである。これにより、VPP_P クロック信号発生回路１５が動作してクロック信号VPP_P_OSC_OUTが生成され、このクロック信号VPP_P_OSC_OUTは２相クロック生成回路１３−１〜１３−４に対して供給されるので、VPP_P 供給用の全てのチャージポンプ回路１１−１〜１１−４が動作を開始する。
【００３０】
VPP_P の立ち上げ（プリチャージ:PreCharge）が始まり、VPP_P PreCharge State 内でVPP_P の立ち上がりが終わる前の時点t1で、VPP_P の分圧電圧V2がREF1を越えると、電圧比較回路COMP2の出力がローレベルになり、VPP_P チャージポンプイネーブル信号Charge Pump ENがローレベルになり、ＯＲ回路３２の出力、ＡＮＤ回路３３、３４の出力もローレベルに立ち下がる。これにより、一部のチャージポンプ回路（本例では１１−３、１１−４）の動作が停止する。これにより、昇圧電圧VPP_Pに不要な電圧リップルが起きるのを防ぐことができる。この際、VPP_P イネーブル制御信号VPP_P_OSC_ENはハイレベルが維持されているので、残りのチャージポンプ回路（本例では１１−１、１１−２）は動作しており、昇圧出力のリークによる電位低下を防ぐことができる。
【００３１】
VPP_P の立ち上がりが終了した時点t2で、VPP_P の分圧電圧V1がREF1を越えるようになり、電圧比較回路COMP1 の出力がローレベルになる。この後、VPP_P イネーブル制御信号VPP_P_OSC_ENがローレベルになり、VPP_P クロック信号発生回路１５の動作が停止すると、チャージポンプ回路１１−１、１１−２の動作が停止する。以後は、VPP_P 昇圧電圧の変動に応じてVPP_P クロック信号発生回路１５の動作が制御され、それに伴ってチャージポンプ回路１１−１、１１−２の動作が断続的に制御される。
【００３２】
そして、この後、例えば時点t2でVPP_N の立ち上げ（プリチャージ:PreCharge）が始まる。この時点t2でVPP_N イネーブル制御信号VPP_N_OSC_ENがハイレベルになり、VPP_N 供給用のチャージポンプ回路２１が動作状態に制御される。VPP_N の立ち上がりが終了した時点（VPP_N が所定電圧まで降下した）t3で、VPP_N イネーブル制御信号VPP_N_OSC_ENがローレベルになり、VPP_N 供給用のチャージポンプ回路２１の動作が停止する。以後は、VPP_N 昇圧電圧の変動に応じてVPP_N クロック信号発生回路２３の動作が制御され、それに伴ってチャージポンプ回路２１の動作が断続的に制御される。
【００３３】
ＷＬ・基板間には寄生容量による結合（カップリング）が存在するので、VPP_P の立ち上げ（PreCharge ）／立ち下げ（DisCharge ）、VPP_N の立ち上げ（PreCharge ）／立ち下げ（DisCharge ）時には、ＷＬ・基板間の容量結合により他方の電圧が影響を受ける。前述した通常の書込み動作時には、選択されるワード線ＷＬは１本であり、ＷＬ・基板間の容量結合は小さいので、他方の電圧に与える影響は少なくて問題とならない。
【００３４】
一方、例えばテスト時間を短縮するために、全てのワード線ＷＬを選択した状態で多数のメモリセルに一括して書込み動作を行う。このような全ＷＬ選択時には、ＷＬ・基板間の容量結合の影響は大きい。この場合、通常の書込み動作時と同様に、VPP_P の立ち上がりが終わる前の時点t1で一部のチャージポンプ回路（本例では１１−３、１１−４）を停止させ、残りのチャージポンプ回路（本例では１１−１、１１−２）を動作させていると、それだけでは、VPP_N のPreCharge 時にはカップリングによるVPP_P の電位下降を抑えることができない。
【００３５】
そこで、本実施形態では、上記したような全ワード線選択時には、VPP_N の立ち上げ（プリチャージ:PreCharge ）が始まり、立ち上がりが終わる（VPP_N が所定電圧まで降下する）までの間は、停止状態であった一部のチャージポンプ回路（本例では１１−３、１１−４）も動作状態にしている。即ち、この際、論理回路１６において、全ワード線選択信号ALL_WL_SELおよびVPP_N_CP_EN がＡＮＤ回路３１でＡＮＤ処理が行われ、そのＡＮＤ出力（ハイレベル）がＯＲ回路３２に入力し、このＯＲ回路３２の出力（ハイレベル）がＡＮＤ回路３３、３４に入力する。この結果、VPP_P クロック信号発生回路１５で生成されるクロック信号VPP_P_OSC_OUTがＡＮＤ回路３３、３４を介して２相クロック生成回路１３−１〜１３−４に供給されるようになり、チャージポンプ回路１１−３、１１−４が動作するように制御されるので、VPP_P 供給用の全てのチャージポンプ回路１１−１〜１１−４が動作することになる。これにより、State 時間に影響することなく、ＷＬ・基板間の容量結合によるVPP_P の電位下降を抑えることができる。即ち、VPP_N の立ち上げ（PreCharge ）時にVPP_P の電位が引き下げられて電位が下降することが防止でき、正常な書込み動作ができるようになる。
【００３６】
上記したような制御は、本例では、全ワード線選択信号ALL_WL_SELがハイレベルになってVPP_N 供給用のチャージポンプ回路２１がプリチャージされる期間に、VPP_N センス回路２４から出力されるイネーブル信号VPP_N_OSC_EN（ハイレベル）を論理回路１６で受けて、動作停止状態であった一部のチャージポンプ回路（本例では１１−３、１１−４）を動作させるように制御することにより実現可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の不揮発性半導体記憶装置の第１の実施形態に係るフラッシュメモリに内蔵される昇圧電圧発生回路のブロック図。
【図２】図１中のVPP_P 供給用のチャージポンプ回路の一例について１個分を代表的に示す回路図。
【図３】図１中のVPP_P センス回路およびVPP_N センス回路の一例を示す回路図。
【図４】図１乃至図３の回路の通常の書込み動作時の動作例を示す信号波形図。
【図５】図１乃至図３の回路の全ワード線選択時の動作例を示す信号波形図。
【図６】ＮＡＮＤ型フラッシュメモリのメモリセルを書込み動作時のセルバイアスと共に示す断面図。
【図７】ＮＡＮＤ型フラッシュメモリのメモリセルを消去動作時のセルバイアスと共に示す断面図。
【符号の説明】
【００３８】
１０…VPP_P 供給用の昇圧電圧発生回路、１１−１〜１１−４…VPP_P 供給用の第１のチャージポンプ回路、１２…VPP_P チャージポンプ制御回路、１３−１〜１３−４…２相クロック生成回路、１４…VPP_P センス回路、１５…VPP_P クロック信号発生回路、１６…論理回路、２０…VPP_N 供給用の昇圧電圧発生回路、２１…VPP_N 供給用の第２のチャージポンプ回路、２２…VPP_N チャージポンプ制御回路、２３…２相クロック生成回路、２４…VPP_N センス回路、２５…VPP_N クロック信号発生回路。
【図１】
2008059639.tif 000003
【図２】
2008059639.tif 000004
【図３】
2008059639.tif 000005
【図４】
2008059639.tif 000006
【図５】
2008059639.tif 000007
【図６】
2008059639.tif 000008
【図７】
2008059639.tif 000009