(57)【要約】【課題】非オーミック性素子と抵抗変化層とを直列に接続した構成とすることで微細化、高密度化を実現しながら、かつ充分な電流容量を確保でき、誤作動等が生じずに安定に作動可能な不揮発性半導体記憶装置を提供する。【解決手段】抵抗変化層２２を含む記憶素子２６と非オーミック性材料層２９を含む非オーミック性素子２７とが基板に対して垂直方向に直列に接続されてなるメモリセルを備えており、非オーミック性素子２７は抵抗変化層２２上に形成された素子用層間絶縁層２３に開口されたコンタクトホール２４の内壁面から底面にかけて連続的に形成され、かつ抵抗変化層２２に接続する下部接続電極層２８と、この下部接続電極層２８の表面に沿って形成された非オーミック性材料層２９と、非オーミック性材料層２９に接続し、コンタクトホール２４に埋め込み形成された上部接続電極層３０とにより構成される。【選択図】図３
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【特許請求の範囲】
【請求項１】
抵抗変化層を含む記憶素子と非オーミック性材料層を含む非オーミック性素子とが直列に接続されてなるメモリセルを備えた不揮発性半導体記憶装置であって、
前記非オーミック性素子は、
少なくとも前記抵抗変化層上に形成された素子用層間絶縁層に開口されたコンタクトホールの内壁面及び底面に亘って連続的に形成され、かつ、前記抵抗変化層に接続されている下部接続電極層と、
前記下部接続電極層の表面を被覆するように形成された前記非オーミック性材料層と、
前記非オーミック性材料層に接続され、前記コンタクトホール内に埋め込むように形成された上部接続電極層と
を有して構成されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記記憶素子は、前記抵抗変化層上に上部導電層を有し、前記下部接続電極層は前記上部導電層に接続されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記基板上に形成された第１配線層と、
前記素子用層間絶縁層上に形成された第２配線層とをさらに備え、
前記抵抗変化層は、少なくとも前記第１配線層上に形成され、
前記第２配線層は、前記コンタクトホールに接続して前記素子用層間絶縁層に形成された配線溝に埋め込むように形成され、かつ、前記上部接続電極層に接続され、
前記非オーミック性材料層は、前記コンタクトホールの前記下部接続電極層の表面に加えて前記配線溝の内壁面にも被覆されていることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記上部接続電極層は、前記第２配線層と同一の材料により形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１配線層は、ストライプ状に複数本が形成され、
前記第２配線層は、前記第１配線層に対して交差するようにストライプ状に複数本が形成されており、
前記メモリセルは前記第１配線層と前記第２配線層との交点に配置されていることを特徴とする請求項３または請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記非オーミック性材料層は、シリコン窒化膜からなることを特徴とする請求項１から請求項５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記抵抗変化層は、酸化タンタルまたは酸化チタンからなることを特徴とする請求項１から請求項６のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記下部接続電極層と前記上部接続電極層のいずれかが、窒化タンタルまたは銅からなることを特徴とする請求項１から請求項７のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項９】
抵抗変化層を含む記憶素子と非オーミック性材料層を含む非オーミック性素子とが直列に接続されてなるメモリセルを備えた不揮発性半導体記憶装置の製造方法であって、
少なくとも前記抵抗変化層上に素子用層間絶縁層を形成する工程と、
前記抵抗変化層上で、かつ、前記素子用層間絶縁層の所定の位置に前記抵抗変化層を露出するようにコンタクトホールを開口する工程と、
前記コンタクトホールの内壁面から底面にかけて連続的な形状で、かつ、前記抵抗変化層に接続する下部接続電極層を形成する工程と、
前記下部接続電極層の表面を被覆するように前記非オーミック性材料層を形成する工程と、
前記非オーミック性材料層に接続する上部接続電極層を前記コンタクトホールに埋め込み形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記基板上に第１配線層を形成する工程と、
前記素子用層間絶縁層上に第２配線層を形成する工程と、
前記コンタクトホールが形成された前記素子用層間絶縁層中の上部に、前記第２配線層を埋め込むための配線溝を形成する工程をさらに含み、
前記第１配線層を前記抵抗変化層の下層に、前記抵抗変化層に接続するように形成し、
前記非オーミック性材料層を、前記コンタクトホールの前記下部接続電極層の表面に加えて前記配線溝の内壁面を被覆するように形成した後に、前記第２配線層を前記上部接続電極層に接続するとともに前記配線溝に埋め込み形成することを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記上部接続電極層と前記第２配線層とを同一の材料により形成することを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記第１配線層をストライプ状に複数本形成し、
前記第２配線層を前記第１配線層に対して交差するようにストライプ状に複数本形成するとともに、
前記メモリセルを前記第１配線層と前記第２配線層との交点に形成することを特徴とする請求項１０または請求項１１に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化層を記憶素子に用いた不揮発性半導体記憶装置に関し、特に非オーミック性素子と記憶素子との構造に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性半導体記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭとよぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
【０００３】
例えば、1つのトランジスタと１つの記憶部とで構成されるＲｅＲＡＭにおいて、既存のＤＲＡＭ工程をそのまま使用可能とするための構成が提案されている（例えば、特許文献１参照）。このＲｅＲＡＭは、トランジスタとこのトランジスタのドレインに連結されている不揮発性の記憶素子からなる。そして、この記憶素子は、上部電極と下部電極の間に電流パルスによって抵抗が可逆的に変化する抵抗変化層を挟持して構成されている。抵抗変化層としては、ニッケル酸化膜（NｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
【０００４】
上記例は１つのトランジスタと１つの不揮発性記憶部の構成からなるが、さらに大容量化を実現するためにクロスポイント型構成とすることが検討されている。このようなクロスポイント型のＲｅＲＡＭの場合には、ワード線とビット線とがクロスした交点に形成される記憶素子の抵抗値を読み取るときに、他の行や列の記憶素子の影響を避けるために記憶素子に対して直列に、非オーミック性素子であるダイオードを挿入することが行われている。
【０００５】
例えば、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線およびワード線の交差する位置であり、かつビット線上に形成された記憶素子と、この記憶素子およびワード線と接触するように記憶素子上に形成されたダイオードとを備えたＲｅＲＡＭが開示されている（例えば、特許文献２参照）。このような構成とすることで、単位セル構造を１つのダイオードと１つの記憶素子の連続積層構造とすることができ、アレイセル構造も簡単に実現できるだけでなく、一般的に公知の半導体工程をそのまま利用できるので製造工程を簡略化できるとしている。
【０００６】
さらに、このようなクロスポイント型構成のＲｅＲＡＭにおいて、ワード線とビット線との交点部分に、２層の電極層に挟まれた複合金属酸化物からなる記憶素子と、この記憶素子上に形成された金属薄膜−絶縁物薄膜−金属薄膜（ＭＩＭ）構造の非オーミック性素子とからなるメモリプラグが形成された構成も示されている（例えば、特許文献３参照）。
【０００７】
しかしながら、このようなＭＩＭ構造の非オーミック性素子を用いた場合には、書き換え時の電流により絶縁物薄膜が破壊されるおそれがある。このため、電気的ストレスによる電気抵抗の変化により情報を記憶する抵抗変化層を有する記憶素子を備えたクロスポイント型アレイ構成において、双方向の電流を制御でき、非選択の記憶素子を流れる寄生電流を抑制可能とするＲｅＲＡＭの構成も提案されている（例えば、特許文献４）。具体的には、両端に絶対値が一定値を越える電圧が印加されると、その電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が上記一定値以下の場合に所定の微小電流より大きい電流が流れないスイッチング特性を有し、さらに絶対値が上記一定値を越える所定の高電圧が印加された場合に３０ｋＡ／ｃｍ２以上の電流密度の電流を定常的に流すことができる非オーミック性素子と上記記憶素子とを直列に接続した構成が示されている。
【０００８】
さらに、書き込み電流を低減でき、微細化、集積化に適したＴＭＲ素子を用いたランダムアクセスメモリ装置も示されている（例えば、特許文献５参照）。具体的な構成としては、磁化方向が可変で、一端が開放された円筒状の第１の磁性体と、この第１の磁性体の円筒内に絶縁層を介して形成され、磁化方向が一方の周方向に固定された柱状の第２の磁性体とを備えたＴＭＲ素子を半導体基板上に設け、このＴＭＲ素子と配線層とを接続孔を介して接続し、この接続孔内に縦方向にダイオードを形成する例が示されている。ダイオードの例としては、Ｎ型のポリシリコンとＰ型のポリシリコンとを埋め込み、接続孔内にＰＮ接合を形成する構成が示されている。
【特許文献１】特開２００４−３６３６０４号公報
【特許文献２】特開２００６−１４０４８９号公報
【特許文献３】米国特許第６７５３５６１号明細書
【特許文献４】特開２００６−２０３０９８号公報
【特許文献５】特開２００３−１７４１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記第１の例には、スイッチング機能を有する１つのダイオードと１つの記憶素子との構成が示されているが、抵抗変化層を含む記憶素子と非オーミック性素子であるダイオードとを直列に接続しながら、かつ微細化、大電流化を可能とするような構造についてはまったく記載も示唆もされていない。
【００１０】
一方、第２の例では、下部電極上に抵抗変化層を含む記憶素子を形成し、さらにこの記憶素子上にダイオードを形成し、ダイオード上に上部電極を形成する構成が示されており、このダイオードはＮｉＯやＴｉＯ２等からなるＰ型酸化物とＮ型酸化物とで形成することが示されている。しかしながら、この第２の例に記載されているダイオードは記憶素子と同じ外形寸法で形成されているので、ダイオードの電流容量を大きくすることが困難である。ダイオードの電流容量が小さいと、書き込みに必要な電流を充分流すことができなく、ＲｅＲＡＭの安定な作動を阻害するという課題を有する。
【００１１】
また、第３の例では、メモリプラグ内に、抵抗変化層を含む記憶素子とＭＩＭ構造の非オーミック性素子のすべてを形成しているので、製造方法が複雑となる課題を有している。さらに、この構成では、非オーミック性素子の形状と記憶素子の形状とを同一としているので、電流容量を大きくすることもできない。このため、上記第２の例と同様にＲｅＲＡＭの安定な作動を阻害するという課題を有している。
【００１２】
また、上記第４の例では、非オーミック性素子を構成するスイッチング特性を有する材料として、ＺｎＯやＳｒＴｉＯ３等からなるバリスタ材料を用いるとしているが、バリスタ特性は粒界の特性に基づき発生するものであり、微細化するほどバリスタ特性のばらつきが大きくなるという課題を有している。
【００１３】
さらに、上記第５の例では、非オーミック性素子であるダイオードをＴＭＲ素子と直列に接続し、かつ接続孔内に縦方向にダイオードを形成する構成も示されているが、ダイオードを接続孔内に形成するため電流容量を十分確保することが困難である。
【００１４】
本発明は、上記従来の課題を解決するもので、非オーミック性素子と抵抗変化層とを直列に接続した構成とすることで微細化、高密度化を実現しながら、かつ充分な電流容量を確保でき、誤作動等が生じずに安定に作動可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために本発明の不揮発性半導体記憶装置は、抵抗変化層を含む記憶素子と非オーミック性材料層を含む非オーミック性素子とが直列に接続されてなるメモリセルを備えた装置であって、非オーミック性素子は、少なくとも抵抗変化層上に形成された素子用層間絶縁層に開口されたコンタクトホールの内壁面及び底面に亘って連続的に形成され、かつ抵抗変化層に接続されている下部接続電極層と、下部接続電極層の表面を被覆するように形成された非オーミック性材料層と、非オーミック性材料層に接続され、コンタクトホール内に埋め込むように形成された上部接続電極層とにより構成される。
【００１６】
このような構成とすることにより、非オーミック性素子をコンタクトホール内に立体的に構成することができるので、微細化を実現しながら電流容量を大きくすることができる。この結果、クロストークや書き込み不足等を防止することができ、高信頼性の不揮発性半導体記憶装置を実現することができる。
【００１７】
また、上記構成において、記憶素子は抵抗変化層上に上部導電層を有し、下部接続電極層は上部導電層に接続されている構成としてもよい。これにより、記憶素子と非オーミック性素子の材料構成を分離することができ、抵抗変化層に対して最適な上部導電層の材料を容易に選択することができる。また、抵抗変化層をコンタクトホール中に形成しない構成とすれば、抵抗変化層として１００ｎｍ以下の厚みを有する材料を用いても、再現性よく、かつ安定に作製することができる。
【００１８】
また、上記構成において、基板上に形成された第１配線層と、素子用層間絶縁層上に形成された第２配線層とをさらに備え、抵抗変化層は少なくとも第１配線層上に形成され、第２配線層はコンタクトホールに接続して素子用層間絶縁層に形成された配線溝に埋め込むように形成され、かつ上部接続電極層に接続され、非オーミック性材料層はコンタクトホールの下部接続電極層の表面に加えて配線溝の内壁面にも被覆されている構成としてもよい。
【００１９】
このような構成とすることにより、非オーミック性素子を第２配線層の形成時に同時に形成することができる。また、一般的な半導体プロセスで形成する第２配線層と同時に非オーミック性素子を形成することができるので、従来の半導体プロセスと親和性がよく、微細プロセスであっても低コストで作製することができる。
【００２０】
また、上記構成において、上部接続電極層は第２配線層と同一の材料により形成されていてもよい。このような構成とすることにより、上部接続電極層と第２配線層との接続部がなくなるので寄生抵抗が減少し、高速動作を可能とすることができる。
【００２１】
また、上記構成において、第１配線層はストライプ状に複数本が形成され、第２配線層は第１配線層に対して交差するようにストライプ状に複数本が形成されており、メモリセルは第１配線層と第２配線層との交点に配置されている構成としてもよい。このようなクロスポイント構成とすることで、さらに大容量の不揮発性半導体記憶装置を実現することができる。
【００２２】
また、上記構成において、非オーミック性材料層はシリコン窒化膜からなるものであってもよい。シリコン窒化膜を用いることで、ＭＳＭ（メタル／セミコンダクター／メタル）構成あるいはＭＩＭ（メタル／インシュレータ／メタル）構成からなる非オーミック性素子を安定に、かつ容易に作製することができる。この場合に、ＭＩＭ構成とする場合には、シリコン窒化膜の構成を化学両論組成として絶縁性を有する組成とし、ＭＳＭ構成とする場合には、化学両論組成からずれた窒素欠損型とすればよい。このような組成については、Ｓｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにおいて、窒素流量を精密に制御することで実現できる。
【００２３】
また、上記構成において、抵抗変化層は酸化タンタルまたは酸化チタンからなるものであってもよい。このような材料を用いた場合であっても、安定で、かつ再現性の良好な不揮発性半導体記憶装置を実現できる。
【００２４】
さらに、上記構成において、下部接続電極層と上部接続電極層のいずれかが、窒化タンタルまたは銅からなるものであってもよい。このような材料を用いることにより、下部接続電極層や上部接続電極層の密着性を向上できるだけでなく、第１配線層や第２配線層あるいは他の配線層との密着性も向上できる。
【００２５】
また、本発明の不揮発性半導体記憶装置の製造方法は、抵抗変化層を含む記憶素子と非オーミック性材料層を含む非オーミック性素子とが直列に接続されてなるメモリセルを備えた装置の製造方法であって、少なくとも抵抗変化層上に素子用層間絶縁層を形成する工程と、この抵抗変化層上で、かつ素子用層間絶縁層の所定の位置に抵抗変化層を露出するようにコンタクトホールを開口する工程と、コンタクトホールの内壁面から底面にかけて連続的な形状で、かつ抵抗変化層に接続する下部接続電極層を形成する工程と、下部接続電極層の表面を被覆するように非オーミック性材料層を形成する工程と、非オーミック性材料層に接続する上部接続電極層をコンタクトホールに埋め込み形成する工程とを含む方法からなる。
【００２６】
このような方法とすることにより、コンタクトホール中に立体的な構成の非オーミック性素子を安定に製造することができるので、微小サイズにしても大きな電流容量を有する不揮発性半導体記憶装置を製造することができる。
【００２７】
また、上記方法において、基板上に第１配線層を形成する工程と、素子用層間絶縁層上に第２配線層を形成する工程と、コンタクトホールが形成された素子用層間絶縁層中の上部に、第２配線層を埋め込むための配線溝を形成する工程をさらに含み、第１配線層を抵抗変化層の下層に、抵抗変化層に接続するように形成し、非オーミック性材料層をコンタクトホールの下部接続電極層の表面に加えて配線溝の内壁面を被覆するように形成した後に、第２配線層を上部接続電極層に接続するとともに配線溝に埋め込み形成する方法としてもよい。
【００２８】
このような方法とすることにより、半導体プロセスで一般的に用いられているダマシンプロセスを第２配線層形成プロセスとして用いることができるので、従来の半導体プロセスに対して親和性の良好なプロセスを用いて不揮発性半導体記憶装置を製造することができる。
【００２９】
また、上記方法において、上部接続電極層と第２配線層とを同一の材料により形成してもよい。このような方法とすることにより、製造工程を簡略化でき、低コスト化を実現できる。
【００３０】
また、上記方法において、第１配線層をストライプ状に複数本形成し、第２配線層を第１配線層に対して交差するようにストライプ状に複数本形成するとともに、メモリセルを第１配線層と第２配線層との交点に形成する方法としてもよい。このようなクロスポイント構成とすることにより、さらに大容量の不揮発性半導体記憶装置を容易に製造することができる。
【発明の効果】
【００３１】
本発明の不揮発性半導体記憶装置は、非オーミック性素子をコンタクトホールの内部に立体的に形成しているので、単位メモリセルの面積よりも実効的に大きな面積とすることができ、電流容量を大きくとることができる。これにより、クロストークと書き込み不足を有効に防止することができるという大きな効果を奏する。また、非オーミック性素子の上部接続電極層を第２配線層と一緒に形成することもできるので、より簡略で、安定な製造プロセスを実現できるという大きな効果も奏する。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
【００３３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる不揮発性半導体記憶装置１０の構成を説明する図で、（ａ）は平面図、（ｂ）は１Ａ−１Ａ線に沿って切断した断面図を示す。なお、図１（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護膜３２の一部を切り欠いて示している。また、図２は、本実施の形態の不揮発性半導体記憶装置１０の概略の回路構成を説明するブロック図である。さらに、図３は、記憶素子２６と非オーミック性素子２７の構成を示すための要部拡大図で、（ａ）は平面図、（ｂ）は３Ａ−３Ａ線に沿った断面図である。なお、図３においては、４個のメモリセルについて示しており、さらに絶縁保護膜３２については図示していない。
【００３４】
本実施の形態の不揮発性半導体記憶装置１０は、抵抗変化層２２を含む記憶素子２６と非オーミック性材料層２９を含む非オーミック性素子２７とが直列に接続されてなるメモリセルを備えた構成からなる。そして、この非オーミック性素子２７は、少なくとも抵抗変化層２２上に形成された素子用層間絶縁層２３に開口されたコンタクトホール２４の内壁面から底面にかけて連続的に形成され、かつ抵抗変化層２２に接続する下部接続電極層２８と、この下部接続電極層２８の表面を被覆するように形成された非オーミック性材料層２９と、上記非オーミック性材料層２９に接続し、コンタクトホール２４に埋め込み形成された上部接続電極層３０とにより構成されている。
【００３５】
なお、本実施の形態では、記憶素子２６は、コンタクトホール２４の底面に露出した抵抗変化層２２の露出部と、この露出部に接続している第１配線層２１の接続領域部と、コンタクトホール２４に形成された下部接続電極層２８のうちの底面領域部とにより構成されている。この場合に、第１配線層２１の接続領域部が下部導電層であり、下部接続電極層２８の底面領域部が上部導電層となる。
【００３６】
また、本実施の形態では、基板１１上に形成された第１配線層２１と、素子用層間絶縁層２３上に形成された第２配線層３１とをさらに備えており、抵抗変化層２２は第１配線層２１上に形成され、この第1配線層に接続している。一方、第２配線層３１は、コンタクトホール２４に接続するように素子用層間絶縁層２３に形成された配線溝２５に埋め込み形成されており、かつ上部接続電極層３０に接続している。さらに、この上部接続電極層３０と第２配線層３１とは、同一材料を用い、同一のプロセスを経て形成されている。
【００３７】
また、非オーミック性材料層２９は、図３に詳細に示すようにコンタクトホール２４の下部接続電極層２８の表面に加えて、配線溝２５の内壁面を被覆するように形成されている。
【００３８】
さらに、第１配線層２１はストライプ状に複数本形成され、第２配線層３１は第１配線層２１に対して交差して形成されている。そして、記憶素子２６と非オーミック性素子２７とからなるメモリセルは、図１および図３からわかるように第１配線層２１と第２配線層３１との交点に配置されている。
【００３９】
抵抗変化層２２としては、電圧または電流の印加により抵抗値が変化する特性が再現性よく生じる酸化タンタルまたは酸化チタンを用いることが好ましい。この場合に、これらの厚みは１００ｎｍ以下とすることが要求されるが、本実施の形態では抵抗変化層２２を第１配線層２１上に形成することから、１００ｎｍ以下の厚みであっても、良好な抵抗変化特性を有する抵抗変化層２２を再現性よく形成することができる。このような材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづけるので、記憶素子の材料として好適である。
【００４０】
また、非オーミック性材料層２９としては、シリコン窒化膜を用いることが好ましい。シリコン窒化膜は半導体特性を有するように形成することが容易にでき、ＭＳＭダイオード構成からなる非オーミック性素子２７を簡単な製造プロセスにより作製することができる。すなわち、半導体特性を有する窒素欠損型窒化シリコン（ＳｉＮＸ）膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。このようＳｉＮＸ膜を、例えば１６ｎｍの厚みで作製した場合、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．４Ｖの電圧印加では５×１０Ａ／ｃｍ２の電流密度が得られる。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５０となり、不揮発性半導体記憶装置の非オーミック性素子２７として充分使用可能である。
【００４１】
なお、このようなＳｉＮＸ膜は上記のようなリアクティブスパッタリング法だけでなく、ＣＶＤ法で形成することもできる。さらに、シリコン薄膜を形成した後に、これを窒化処理して形成することもできる。
【００４２】
また、下部接続電極層２８と上部接続電極層３０のいずれかについて、窒化タンタルまたは銅を用いることが好ましい。特に、上部接続電極層３０と第２配線層３１を同一材料の銅を用いる場合には、一般的に半導体プロセスで多用されているダマシンプロセスを利用することもできるので、通常の半導体プロセスと親和性のよい製造プロセスとすることもできる。
【００４３】
なお、図１に示すように、第２配線層３１は、記憶素子２６と非オーミック性素子２７とからなるメモリセルがマトリクス状に形成された領域外まで延在されており、このマトリクス領域外で半導体接続用配線１８に接続している。そして、第２配線層３１、半導体接続用配線１８や埋め込み導体１５、１９等を保護するために絶縁保護膜３２が設けられている。ただし、この絶縁保護膜３２については、別の方法で保護することができる場合には特に設ける必要はない。
【００４４】
さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用い、この基板１１にはトランジスタ等の能動素子１２を集積した半導体回路が設けられている。図１では、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃおよびゲート電極１２ｄからなるトランジスタを示しているが、これらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。さらに、基板１１には、第１層間絶縁層１３および第２層間絶縁層１４が形成されており、これらにより半導体電極配線１７、第１配線層２１および能動素子１２が電気的に分離されている。なお、第１配線層２１は、第２層間絶縁層１４中に埋め込み形成されている。また、半導体電極配線１７については、従来はアルミニウムが主に用いられていたが、最近では微細化しても低抵抗を実現できる銅が主に用いられる。
【００４５】
第１配線層２１および半導体接続用配線１８は、メモリセルが形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続されている。すなわち、図１においては、第１配線層２１は、埋め込み導体１５、１６および半導体電極配線１７を介して能動素子１２のソース領域１２ａに接続されている。なお、半導体接続用配線１８についても、埋め込み導体１９を介して同様に別の能動素子（図示せず）に接続されている。
【００４６】
第１配線層２１は、例えばＴｉ−Ａｌ−Ｎ合金、ＣｕあるいはＡｌ等を用いてスパッタリングにより成膜し、露光プロセスとエッチングプロセスを経ることで容易に形成できる。なお、本実施の形態では、第１配線層２１上に直接抵抗変化層２２を形成した例を示しているが、このような構成のみに限定されることはない。例えば、第１配線層２１として銅等の低抵抗材料を用い、この第１配線層２１上に抵抗変化層２２に対して安定で、かつ密着性のよい導体材料、例えば窒化チタン（ＴｉＮ）等を形成した後に抵抗変化層２２を形成する構成としてもよい。この場合には、記憶素子２６は、コンタクトホール２４の底面に露出した抵抗変化層２２の露出部と、この露出部の抵抗変化層２２に接続している窒化チタン（ＴｉＮ）層と、コンタクトホール２４に形成された下部接続電極層２９のうちの底面領域部とにより構成されることになる。すなわち、下部接続電極層２９のうちの底面領域部が記憶素子２６の上部導電層となり、露出部の抵抗変化層２２に接続している窒化チタン（ＴｉＮ）層が下部導電層となる。さらに、抵抗変化層２２上にも、例えば窒化チタン（ＴｉＮ）層を形成してもよい。この場合には、記憶素子２６は、コンタクトホール２４の底面に露出した窒化チタン（ＴｉＮ）層と、抵抗変化層２２の露出部と、この露出部の抵抗変化層に接続している窒化チタン（ＴｉＮ）層とにより構成されることになる。この場合には、抵抗変化層２２は同じ窒化チタン（ＴｉＮ）層からなる下部導電層と上部導電層に挟まれて記憶素子２６が構成されていることになる。
【００４７】
また、素子用層間絶縁層２３としては、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。なお、第１層間絶縁層１３および第２層間絶縁層１４についても、上記材料を用いることができる。
【００４８】
図２に示すように、記憶素子２６と非オーミック性素子２７とが直列に接続されてメモリセルを構成している。そして、記憶素子２６の一端が第１配線層２１に接続され、この第１配線層２１を介してビット線デコーダ６および読み出し回路７に接続されている。一方、非オーミック性素子２７の一端は第２配線層３１に接続された後、半導体接続用配線１８を介してワード線デコーダ５に接続されている。このように、第１配線層２１がビット線で、第２配線層３１がワード線となり、これらがマトリクス状に配置されている。さらに、ビット線デコーダ６、ワード線デコーダ５および読み出し回路７で周辺回路が構成されるが、これらの周辺回路は例えばＭＯＳＦＥＴからなる能動素子１２により構成されている。
【００４９】
次に、図４から図８を用いて本実施の形態の不揮発性半導体記憶装置１０の製造方法について説明する。なお、図４から図８においては、能動素子１２が形成された基板１１については図示せず、第２層間絶縁層１４から上層のみについて示し、かつ図３と同様に４個のメモリセル部分について示す。また、図４から図８に示す断面図については、図４に示す４Ａ−４Ａ線に沿った部分について示している。
【００５０】
図４は、第２層間絶縁層１４上に、第１配線層２１と抵抗変化層２２とをストライプ状に複数本形成した状態を示す図で、（ａ）は平面図、（ｂ）は断面図である。
【００５１】
図５は、抵抗変化層２２を含む第２層間絶縁層１４上に、素子用層間絶縁層２３を形成し、さらに抵抗変化層２２の所定の箇所にコンタクトホール２４を開口した状態を示す図で、（ａ）は平面図、（ｂ）は断面図である。
【００５２】
図６は、コンタクトホール２４に接続するように素子用層間絶縁層２３に配線溝２５を形成した状態を示す図で、（ａ）は平面図、（ｂ）は断面図である。
【００５３】
図７は、素子用層間絶縁層２３に開口したコンタクトホール２４の内壁面と底面とに下部接続電極層２８を形成する工程を示す図で、（ａ）は素子用層間絶縁層２３上に下部接続電極層２８となる導体薄膜３５を形成した状態の断面図、（ｂ）はコンタクトホール２４を埋め込むようにフォトレジスト３６を形成した状態の断面図、（ｃ）はフォトレジスト３６で保護されていない領域の導体薄膜３５をエッチングした後、フォトレジスト３６を除去した状態の断面図である。
【００５４】
そして、図８は、非オーミック性素子２７と第２配線層３１とを同時に形成していく工程を示す図で、（ａ）はコンタクトホール２４と配線溝２５を含めて非オーミック性材料層２９を形成した状態を示す断面図、（ｂ）はさらに第２配線層３１と上部接続電極層３０となる導体薄膜３７を形成した状態を示す断面図、（ｃ）は非オーミック性材料層２９と導体薄膜３７とをＣＭＰにより除去して、コンタクトホール２４中に非オーミック性素子２７を、配線溝２５中に第２配線層３１を形成した状態を示す断面図である。
【００５５】
まず、図４に示すように、基板（図示せず）の第２層間絶縁層１４上に、第１配線層２１と抵抗変化層２２とを形成する。なお、第１配線層２１と抵抗変化層２２とは、第２層間絶縁層１４中に埋め込み形成されているが、これは以下のようにすれば形成できる。すなわち、第２層間絶縁層１４に第１配線層２１と抵抗変化層２２とを埋め込むためのストライプ形状の溝と半導体電極配線１７に接続するためのコンタクトホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような溝とコンタクトホールを形成後、第１配線層２１となる導体薄膜および抵抗変化層２２を形成した後、例えばＣＭＰを行えば、図４に示すような形状を得ることができる。なお、本実施の形態では、抵抗変化層２２としては酸化タンタルをスパッタリング法により形成した。この成膜方法としては、スパッタリング法だけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
【００５６】
次に、図５に示すように、この第１配線層２１と抵抗変化層２２とが形成された第２層間絶縁層１４上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる素子用層間絶縁層２３を形成する。なお、この素子用層間絶縁層２３としては、先述したように種々の材料を用いることができる。
【００５７】
さらに、その後、抵抗変化層２２上の素子用層間絶縁層２３に一定の配列ピッチでコンタクトホール２４を形成する。このコンタクトホール２４は、図５からわかるように抵抗変化層２２の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。このようなコンタクトホール２４は、一般的な半導体プロセスにより形成することができるので詳細な説明を省略する。本実施の形態では、第１配線層２１と抵抗変化層２２とを同じ幅に形成しているが、第１配線層２１よりも抵抗変化層２２の幅のほうが狭く形成される場合には、コンタクトホール２４は抵抗変化層２２の幅よりも狭く形成することが必要とされる。コンタクトホール２４の底面には下部接続電極層２８が形成されるので、この下部接続電極層２８が直接第１配線層２１に接続されないようにすることが要求されるからである。
【００５８】
つぎに、図６に示すように、コンタクトホール２４に接続し、第１配線層２１に交差するストライプ状の配線溝２５を形成する。この配線溝２５の形成は、通常の半導体プロセスにより行うことができるので詳細な説明を省略する。
【００５９】
つぎに、図７（ａ）に示すように、コンタクトホール２４と配線溝２５とを形成した素子用層間絶縁層２３上に、下部接続電極層２８となる導体薄膜３５を形成する。本実施の形態では、この導体薄膜３５として、銅をスパッタリングにより形成した。
【００６０】
次に、図７（ｂ）に示すように、フォトレジストを塗布し、一般的な露光プロセスと現像プロセスを行うことで、コンタクトホール２４のみにフォトレジスト３６を残す加工を行った。そして、このような加工を行った後、露出している領域の導体薄膜３５をエッチングにより除去し、さらにフォトレジスト３６を除去することで、図７（ｃ）に示す形状が得られる。
【００６１】
次に、図８（ａ）に示すように、コンタクトホール２４中の下部接続電極層２８の表面および配線溝２５の内壁面を含めて素子用層間絶縁層２３上に、非オーミック性材料層２９を形成した。この非オーミック性材料層としては、上述したように窒化シリコン膜を用いることが好ましい。本実施の形態では、先述したように窒素欠損型窒化シリコン（ＳｉＮＸ）膜を用いた。このような半導体特性を有するＳｉＮＸ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。このようなＳｉＮＸ膜を、例えば１６ｎｍの厚みで作製した場合、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．４Ｖの電圧印加では５×１０Ａ／ｃｍ２の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５０となり、不揮発性半導体記憶装置の非オーミック性素子２７として充分使用可能であることが見出された。
【００６２】
なお、このようなＳｉＮＸ膜は上記のようなリアクティブスパッタリング法だけでなく、ＣＶＤ法で形成することもできる。さらに、シリコン薄膜を形成した後に、これを窒化処理して形成することもできる。
【００６３】
次に、図８（ｂ）に示すように、上部接続電極層３０と第２配線層３１となる導体薄膜３７を形成した。この導体薄膜３７としては、例えば銅が好適な材料である。導体薄膜３７は、配線溝２５の高さよりも高くなるような厚みに形成する。
【００６４】
その後、図８（ｃ）に示すように、ＣＭＰプロセスを用いて素子用層間絶縁層２３上の導体薄膜３７と非オーミック性材料層２９とを除去する。この工程により、コンタクトホール２４中に上部接続電極層３０が埋め込まれ、かつ配線溝２５中に第２配線層３１が埋め込み形成される。
【００６５】
以上の工程を経ることで、抵抗変化層２２を含む記憶素子２６と非オーミック性材料層２９を含む非オーミック性素子２７とが縦方向に直列に接続されたメモリセルを有する不揮発性半導体記憶装置１０を製造することができる。本実施の形態の製造方法の場合には、抵抗変化層２２を第１配線層２１と同時に形成し、かつ加工するとともに、非オーミック性素子２７と第２配線層３１とをほぼ同じ工程で作製することができる。さらに、非オーミック性素子２７はコンタクトホール２４中において立体的に形成されるので、電流容量を大きくすることができ、微細なセル構成としても充分な電流容量を確保することができる。
【００６６】
（第２の実施の形態）
図９は、本発明の第２の実施の形態にかかる不揮発性半導体記憶装置のメモリセル領域の構成を示す図で、（ａ）は平面図、（ｂ）は９Ａ−９Ａ線に沿った断面図である。なお、図９においては、４個のメモリセルについて示しており、さらに絶縁保護膜や基板等については図示していない。本実施の形態の不揮発性半導体記憶装置の全体構成は第１の実施の形態の不揮発性半導体記憶装置１０と同じであり、メモリセル領域、特に抵抗変化層２２の形状が異なることが特徴である。
【００６７】
本実施の形態の不揮発性半導体記憶装置においては、抵抗変化層２２を第１配線層２１上のみでなく、第１配線層２１と第２配線層３１との交点間の第２層間絶縁層１４上にも形成している。このように抵抗変化層２２を形成することで、コンタクトホール２４を第１配線層２１の幅と同じ大きさ、あるいはさらに大きくすることもできるので、メモリセルを微細化しても記憶素子としての面積を大きく確保することができる。また、非オーミック性素子２７はコンタクトホール２４中に立体的に形成すので、記憶素子２６よりもさらに素子面積を大きくすることも可能となる。この結果、より微細化が可能な不揮発性半導体記憶装置を実現できる。
【００６８】
なお、本実施の形態の不揮発性半導体記憶装置の製造方法は、第１の実施の形態の不揮発性半導体記憶装置１０と基本的には同じであり、第１配線層２１を成膜して所定のパターン形状に加工後、抵抗変化層２２を形成して同様にパターン加工を行う工程を付加する点が異なるだけであるので、製造方法についての説明を省略する。
【００６９】
（第３の実施の形態）
図１０は、本発明の第３の実施の形態にかかる不揮発性半導体記憶装置のメモリセル領域の構成を示す図で、（ａ）は平面図、（ｂ）は１０Ａ−１０Ａ線に沿った断面図である。なお、図１０においては、４個のメモリセルについて示しており、さらに絶縁保護膜や基板等については図示していない。本実施の形態の不揮発性半導体記憶装置の全体構成は第１の実施の形態の不揮発性半導体記憶装置１０と同じであり、メモリセル領域、特に抵抗変化層２２の形状が異なる。
【００７０】
本実施の形態の不揮発性半導体記憶装置においては、抵抗変化層２２を第１配線層２１と第２配線層３１の交点近傍で、第１配線層２１および第２配線層３１のそれぞれの幅より大きく、かつ、それぞれを分離した形状としたことが特徴である。このように抵抗変化層２２を形成することで、コンタクトホール２４を第１配線層２１の幅と同じ大きさ、あるいはさらに大きくすることもできるので、メモリセルを微細化しても記憶素子としての面積を大きく確保することができる。また、非オーミック性素子２７はコンタクトホール２４中に立体的に形成するので、記憶素子２６よりもさらに素子面積を大きくすることも可能となる。この結果、より微細化が可能な不揮発性半導体記憶装置を実現できる。
【００７１】
本実施の形態の不揮発性半導体記憶装置の製造方法は、第２の実施の形態の不揮発性半導体記憶装置１０と同じであるので、さらなる説明を省略する。
【００７２】
なお、第１の実施の形態から第３の実施の形態では、記憶素子と非オーミック性素子とからなるメモリセルを基板上に１段のみ形成する構成について説明したが、本発明はこれに限定されない。同様なメモリセルを２段以上設けてもよい。
【００７３】
さらに、第１の実施の形態から第３の実施の形態では、第２配線層を配線溝に埋め込み形成する構成について説明したが、本発明はこれに限定されない。例えば、素子用層間絶縁層にはコンタクトホールのみを開口し、第２配線層は素子用層間絶縁層上に形成するようにしてもよい。このような構成において、さらに積層することが必要な場合には、例えば第２配線層を形成後、この第２配線層を覆うように絶縁層を形成した後、ＣＭＰを行えば平坦化することができる。
【００７４】
さらに、第１の実施の形態から第３の実施の形態では、非オーミック性材料層をコンタクトホールの下部接続電極層の表面に加えて配線溝の内壁面に沿っても形成する構成としたが、本発明はこれに限定されない。例えば、コンタクトホールの下部接続電極層の表面にのみ形成するようにしてもよい。
【産業上の利用可能性】
【００７５】
本発明の不揮発性半導体記憶装置は、製造方法を簡略化しながら、かつ非オーミック性素子をコンタクトホール中に立体的に形成することができるので、微細化しても電流容量を充分確保することができるのでクロストークや書き込み不足を防止することが可能となり、高信頼性の不揮発性半導体記憶装置を実現できる。この結果、不揮発性半導体記憶装置を用いる種々の電子機器分野に有用である。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の実施の形態における不揮発性記憶装置を示す図で、（ａ）は不揮発性半導体記憶装置の構成を説明する平面図、（ｂ）は（ａ）の１Ａ−１Ａ線の断面を矢印方向から見た断面図
【図２】第１の実施の形態の不揮発性半導体記憶装置の概略の回路構成を説明するブロック図
【図３】本発明の第１の実施の形態における不揮発性記憶装置を示す図で、（ａ）は不揮発性半導体記憶装置において、記憶素子と非オーミック性素子の構成を示すための要部拡大図の平面図、（ｂ）は（ａ）の３Ａ−３Ａ線のの断面を矢印方向からみた断面図
【図４】本発明の第１の実施の形態における不揮発性記憶装置を示す図で、（ａ）は、第２層間絶縁層上に、第１配線層と抵抗変化層とをストライプ状に複数本形成した状態を示す平面図、（ｂ）は（ａ）の４Ａ−４Ａ線の断面を矢印方向から見た断面図
【図５】本発明の第１の実施の形態における不揮発性記憶装置の製造方法において、（ａ）は抵抗変化層を含む第２層間絶縁層上に素子用層間絶縁層を形成し、さらに抵抗変化層の所定の箇所にコンタクトホールを開口した状態を示す平面図、（ｂ）は（ａ）の４Ａ−４Ａ線の断面を矢印方向から見た断面図
【図６】本発明の第１の実施の形態における不揮発性記憶装置の製造方法において、（ａ）はコンタクトホールに接続するように素子用層間絶縁層に配線溝を形成した状態を示す平面図、（ｂ）は（ａ）の４Ａ−４Ａ線の断面を矢印方向から見た断面図
【図７】本発明の第１の実施の形態における不揮発性記憶装置の製造方法において、（ａ）は素子用層間絶縁層上に上部接続電極層となる導体薄膜を形成した状態の断面図、（ｂ）はコンタクトホールを埋め込むようにフォトレジストを形成した状態の断面図、（ｃ）はフォトレジストで保護されていない領域の導体薄膜をエッチングした後、フォトレジストを除去した状態の断面図
【図８】本発明の第１の実施の形態における不揮発性記憶装置の製造方法において、（ａ）はコンタクトホールと配線溝を含めて非オーミック性材料層を形成した状態を示す断面図、（ｂ）はさらに第２配線層と上部接続電極層となる導体薄膜を形成した状態を示す断面図、（ｃ）は非オーミック性材料層と導体薄膜とをＣＭＰにより除去して、コンタクトホール中に非オーミック性素子を、配線溝中に第２配線層を形成した状態を示す断面図
【図９】本発明の第２の実施の形態における不揮発性記憶装置を示す図で、（ａ）はメモリセル領域の構成を示す平面図、（ｂ）は（ａ）の９Ａ−９Ａ線の断面を矢印方向から見た断面図
【図１０】本発明の第３の実施の形態における不揮発性記憶装置を示す図で、（ａ）はメモリセル領域の構成を示す平面図、（ｂ）は（ａ）の１０Ａ−１０Ａ線の断面を矢印方向から見た断面図
【符号の説明】
【００７７】
５    ワード線デコーダ
６    ビット線デコーダ
７    読み出し回路
１０    不揮発性半導体記憶装置（ＲｅＲＡＭ）
１１    基板
１２    能動素子
１２ａ    ソース領域
１２ｂ    ドレイン領域
１２ｃ    ゲート絶縁膜
１２ｄ    ゲート電極
１３    第１層間絶縁層
１４    第２層間絶縁層
１５，１６，１９    埋め込み導体
１７    半導体電極配線
１８    半導体接続用配線
２１    第１配線層
２２    抵抗変化層
２３    素子用層間絶縁層
２４    コンタクトホール
２５    配線溝
２６    記憶素子
２７    非オーミック性素子
２８    下部接続電極層
２９    非オーミック性材料層
３０    上部接続電極層
３１    第２配線層
３２    絶縁保護膜
３５，３７    導体薄膜
３６    フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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