(57)【要約】【課題】記憶容量が記憶素子における表面集積度の増大に、そして表面寸法に単にリンクしていない装置を提案する。【解決手段】略０．０１（Ω・ｃｍ）−１未満の伝導度を有する第１層（４ａ）と、略１（Ω・ｃｍ）−１より上の伝導度を有する第２層（４ｂ）との交互配置で形成される層（４ａ、４ｂ）のスタック（４）、これらの層のスタック中に配置されて、このスタック（４）における各層（４ａ、４ｂ）を貫通する複数の柱（６、６ａ、６ｂ）、可動マイクロスパイク（２２）のネットワークを備える前記柱の端部に電圧を印加する手段、を備え、各々の柱は、半導体材料の部分及びスタックから電気的に絶縁された少なくとも１つの電荷貯蔵層（１０ａ、１０ｂ）によって囲まれた半導体材料（８ａ、８ｂ）の少なくとも一部で製造される、データ記憶装置（１００）。【選択図】図１
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【特許請求の範囲】
【請求項１】
略０．０１（Ω・ｃｍ）−１未満の伝導度を有する第１層（４ａ）と、略１（Ω・ｃｍ）−１より上の伝導度を有する第２層（４ｂ）との交互配置で形成される層（４ａ、４ｂ）のスタック（４）、
これらの層（４ａ、４ｂ）のスタック（４）中に配置されて、このスタック（４）における各層（４ａ、４ｂ）を貫通する複数の柱（６、６ａ、６ｂ）、
可動マイクロスパイク（２２）のネットワークを備える前記柱（６、６ａ、６ｂ）の端部に電圧を印加する手段、
を少なくとも備え、
各々の前記柱（６、６ａ、６ｂ）は、半導体材料（８ａ、８ｂ）の少なくとも１つの部分及び前記スタック（４）から電気的に絶縁された少なくとも１つの電荷貯蔵層（１０、１０ａ、１０ｂ）によって囲まれた半導体材料（８ａ、８ｂ）の少なくとも１つの部分で製造される、データ記憶装置（１００、２００）。
【請求項２】
前記柱（６、６ａ、６ｂ）は、前記スタック（４）の層（４ａ、４ｂ）を垂直に貫通する、請求項１に記載の装置（１００、２００）。
【請求項３】
前記スタック（４）中の前記第１層（４ａ）は、シリコン酸化物、及び／又はシリコン窒化物、及び／又は約４未満の誘電率を有する任意の他の誘電体材料、をベースにしている、請求項１又は２に記載の装置（１００、２００）。
【請求項４】
前記スタック（４）中の前記第２層（４ｂ）は、多結晶シリコン、及び／又は、金属、及び／又は、カーボン、及び／又は炭窒化シリコン、をベースにしている、請求項１から３のいずれか１項に記載の装置（１００、２００）。
【請求項５】
前記スタック（４）における前記第２層（４ｂ）を形成する材料は、異なる電子親和力を有する材料を交互に配置したものである、請求項１から４のいずれか１項に記載の装置（１００、２００）。
【請求項６】
前記半導体材料（８ａ、８ｂ）の部分は、シリコンナノワイヤを含む、請求項１から５のいずれか１項に記載の装置（１００）。
【請求項７】
前記半導体材料（８ａ、８ｂ）の部分は、カーボンナノチューブを含む、請求項１から５のいずれか１項に記載の装置（２００）。
【請求項８】
前記電荷貯蔵層（１０、１０ａ、１０ｂ）は、前記スタック（４）の前記第２層（４ｂ）で、絶縁部によって互いに離隔された導電部を含む、請求項１から７のいずれか１項に記載の装置（１００）。
【請求項９】
前記電荷貯蔵層（１０、１０ａ、１０ｂ）の前記絶縁部は、シリコン酸化物、及び／又は、アルミニウム酸化物、及び／又は、シリコン窒化物、をベースにしている、請求項８に記載の装置（１００）。
【請求項１０】
前記電荷貯蔵層（１０、１０ａ、１０ｂ）の前記導電部は、多結晶シリコン、及び／又は、シリコンゲルマニウム、及び／又は、任意の他の導電材料、をベースにしている、請求項８又は９に記載の装置（１００）。
【請求項１１】
前記電荷貯蔵層（１０ａ、１０ｂ）は、ｘ＜２のＳｉＯｘ型のシリコン酸化物、及び／又はシリコン窒化物、シリコン含有物、及び／又は、シリコン又は任意の他の金属材料のナノ粒子を含む約４よりも大きい誘電率を有する任意の誘電体材料、をベースにしている、請求項１から１０のいずれか１項に記載の装置（２００）。
【請求項１２】
前記スタック（４）が配置される少なくとも１つの半導体材料をベースにしている基板（２）を備える、請求項１から１１のいずれか１項に記載の装置（１００）。
【請求項１３】
前記基板（２）は、結晶方位（１１１）のシリコンをベースにしている、請求項１２に記載の装置（１００、２００）。
【請求項１４】
前記柱（６、６ａ、６ｂ）の各々における前記電荷貯蔵層（１０、１０ａ、１０ｂ）は、前記電荷貯蔵層（１０、１０ａ、１０ｂ）を囲む第１誘電体層（１２、１２ａ、１２ｂ）によって前記スタック（４）から電気的に絶縁され、前記半導体材料（８ａ、８ｂ）の前記部分を囲む第２誘電体層（１４、１４ａ、１４ｂ）によって前記半導体材料（８ａ、８ｂ）の部分から電気的に絶縁される、請求項１から１３のいずれか１項に記載の装置（１００、２００）。
【請求項１５】
前記第２誘電体層（１４、１４ａ、１４ｂ）は、シリコン酸化物、及び／又はシリコン窒化物といった半導体酸化物、及び／又は、約４より大きい誘電率を有する任意の他の誘電体材料、をベースにしている、請求項１４に記載の装置（１００、２００）。
【請求項１６】
前記第１誘電体層（１２、１２ａ、１２ｂ）は、半導体酸化物、及び／又は、約４より大きい誘電率を有する任意の他の誘電体材料をベースにした２つの副層間に配置される、半導体窒化物をベースにした少なくとも１つの副層を備える、請求項１４又は１５に記載の装置（１００、２００）。
【請求項１７】
前記柱（６、６ａ、６ｂ）は、実質的に円筒形状を有する、請求項１から１６のいずれか１項に記載の装置（１００、２００）。
【請求項１８】
前記柱（６、６ａ、６ｂ）は、互いに規則的に離隔されて、実質的に同一の寸法を有する、請求項１から１７のいずれか１項に記載の装置（１００、２００）。
【請求項１９】
前記層（４ａ、４ｂ）における前記スタック（４）上に、及び、前記柱（６、６ａ、６ｂ）の頂部上に配置される少なくとも１つの部分的な導電層（１６）を備える、請求項１から１８のいずれか１項に記載の装置（１００、２００）。
【請求項２０】
前記少なくとも部分的な導電層（１６）は、カーボン及び金属粒子をベースにしている、請求項１９に記載の装置（１００、２００）。
【請求項２１】
前記スタック（４）の前記第２層（４ｂ）の端部に電圧を印加する手段（２４）、
前記柱（６、６ａ、６ｂ）中を流れる電流を測定する手段（２６）、
を更に備える、請求項１から２０のいずれか１項に記載の装置（１００、２００）。
【請求項２２】
１又は２以上の柱（６、６ａ、６ｂ）を選択するための電気的な手段、及び／又は、前記スタック（４）の１又は２以上の第２層（４ｂ）を選択する手段、を更に備える、請求項２１に記載の装置（１００、２００）。
【請求項２３】
前記１又は２以上の柱（６、６ａ、６ｂ）を選択する手段、及び／又は、前記スタック（４）の１又は２以上の第２層（４ｂ）を選択する手段は、前記基板（２）上に製造される電子回路（２０）によって実装されている、請求項２２に記載の装置（１００、２００）。
【請求項２４】
前記柱（６ａ、６ｂ）の各々は、前記スタック（４）における前記第１層（４ａ）で、前記半導体材料（８ａ、８ｂ）の部分において製造されるドーピング領域（１８ａ、１８ｂ）を備え、ＭＯＳ型のフローティングゲートの複数のトランジスタを形成し、
前記スタック（４）における前記第２層（４ｂ）は、コントロールゲートを形成し、
前記柱（６ａ、６ｂ）の電荷貯蔵層（１０、１０ａ、１０ｂ）は、これらのトランジスタのフローティングゲートを形成する、請求項１から２３のいずれか１項に記載の装置（１００）。
【請求項２５】
略０．０１（Ω・ｃｍ）−１未満の伝導度を有する第１層（４ａ）と、略１（Ω・ｃｍ）−１より上の伝導度を有する第２層（４ｂ）との交互配置で形成される層（４ａ、４ｂ）のスタック（４）を製造するステップ、
複数の柱（６、６ａ、６ｂ）を製造するステップ、
可動マイクロスパイク（２２）のネットワークを備える前記柱（６、６ａ、６ｂ）の端部に電圧を印加する手段を製造するステップ、を少なくとも含み、
前記柱の各々は、半導体材料（８ａ、８ｂ）の少なくとも１つの部分から電気的に絶縁された少なくとも１つの電荷貯蔵層（１０、１０ａ、１０ｂ）によって囲まれた半導体材料（８ａ、８ｂ）の少なくとも１つの部分で製造され、
前記層（４ａ、４ｂ）における前記スタック（４）中に配置される前記柱（６）は、このスタック（４）における各層（４ａ、４ｂ）を貫通して、前記スタック（４）から電気的に絶縁され、前記電荷貯蔵層（１０、１０ａ、１０ｂ）は、前記スタック（４）から電気的に絶縁されている、データ記憶装置（１００、２００）を製造する方法。
【請求項２６】
前記スタック（４）を製造するステップは、前記柱（６、６ａ、６ｂ）を製造するステップの前に行い、
前記スタック（４）を製造するステップと、前記柱（６、６ａ、６ｂ）を製造するステップとの間に、前記スタック（４）中に複数の孔（３２ａ、３２ｂ）をエッチングするステップを含み、
これらの孔（３２）は、前記スタック（４）の各層（４ａ、４ｂ）を貫通して、
前記柱（６、６ａ、６ｂ）は、これらの孔（３２ａ、３２ｂ）中に製造される、請求項２５に記載の方法。
【請求項２７】
前記柱（６、６ａ、６ｂ）の製造は、
前記層（４ａ、４ｂ）のスタック（４）中に形成された前記孔（３２ａ、３２ｂ）の壁に第１誘電体層（１２、１２ａ、１２ｂ）を堆積するステップと、
前記第１誘電体層（１２、１２ａ、１２ｂ）上に前記電荷貯蔵層（１０、１０ａ、１０ｂ）を堆積するステップと、
前記電荷貯蔵層（１０、１０ａ、１０ｂ）上に第２誘電体層（１４、１４ａ、１４ｂ）を堆積するステップと、
これらの孔（３２ａ、３２ｂ）の底部に位置する、前記誘電体層（１２、１４）及び前記電荷貯蔵層（１０）の部分を除去するステップと、
前記孔（３２ａ、３２ｂ）中に半導体材料（８ａ、８ｂ）の部分を生成するステップと、を少なくとも含むことによって得られる、請求項２６に記載の方法。
【請求項２８】
前記柱（６、６ａ、６ｂ）を製造するステップは、前記スタック（４）を製造するステップの前に行われ、
前記スタック（４）の層（４ａ、４ｂ）は、前記柱（６、６ａ、６ｂ）を囲むことによって製造される、請求項２５に記載の方法。
【請求項２９】
前記柱（６、６ａ、６ｂ）の製造は、
半導体材料（８ａ、８ｂ）の部分を製造するステップと、
前記半導体材料（８ａ、８ｂ）の部分における少なくとも側壁上に、第２誘電体層と呼ばれる誘電体層（１４、１４ａ、１４ｂ）を堆積するステップと、
前記第２誘電体層（１４、１４ａ、１４ｂ）上に前記電荷貯蔵層（１０、１０ａ、１０ｂ）を堆積するステップと、
前記電荷貯蔵層（１０、１０ａ、１０ｂ）上に、第１誘電体層と呼ばれる他の誘電体層（１２、１２ａ、１２ｂ）を堆積するステップと、を少なくとも含んで得られる、請求項２８に記載の方法。
【請求項３０】
前記半導体材料（８ａ、８ｂ）の製造物は、少なくとも１つの半導体材料をベースにした基板（２）上にスパッタリングによって堆積されるシリコンナノワイヤ又はカーボンナノチューブの成長物である、請求項２７又は２９に記載の方法。
【請求項３１】
前記スタック（４）における第１層（４ａ）で、前記半導体材料（８ａ、８ｂ）の部分中の領域（１８ａ、１８ｂ）をドーピングするステップを更に含む、請求項２５から３０のいずれか１項に記載の方法。
【請求項３２】
前記スタック（４）及び前記柱（６、６ａ、６ｂ）の製造後に、前記スタック（４）上及び前記柱（６、６ａ、６ｂ）の頂部上に、少なくとも部分的な導電層を堆積するステップを、更に含む、請求項２５から３１のいずれか１項に記載の方法。
【請求項３３】
前記スタック（４）における前記第２層（４ｂ）の端部に電圧を印加する手段（２４）を製造するステップ、及び／又は、前記柱（６、６ａ、６ｂ）中を流れる電流を測定する手段（２６）を製造するステップを、更に含む、請求項２５から３２のいずれか１項に記載の方法。
【請求項３４】
１又は２以上の柱（６、６ａ、６ｂ）を選択する手段を製造するステップ、及び／又は、前記スタック（４）における１又は２以上の第２層（４ｂ）を選択する手段を製造するステップを更に含む、請求項２５から３３のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの記録の分野、及びより具体的には複数レベルでのデータ記録用の媒体に関する。
【背景技術】
【０００２】
コンピュータ分野において、ますます大きなメモリ容量が必要となっている。データを記録するために数種類のメモリが存在している。すなわち、例えばハードディスク又は光学ディスクといった大容量メモリ（マスメモリ）、又は、例えばＤＲＡＭメモリ（“Dynamic Random Access Memory”）といったダイナミックメモリ、又はフラッシュタイプのものである。ダイナミックメモリは、機械的可動部材を何ら使用しないため、“ソリッドメモリ”とも呼ばれている。
【０００３】
フラッシュタイプのメモリは、通常、シリコン基板の表面に生成される電子回路をベースにして、この表面の頂部に配置される例えば銅トラック又はニッケルパッドといった電線路によって相互接続される。この電子回路は、例えばフローティングゲートＭＯＳトランジスタから生成されうる。
【０００４】
このタイプのＭＯＳトランジスタにおいて、フローティングゲートは、“トンネル酸化物”と呼ばれる第１誘電体層によってトランジスタのチャネルから電気的に絶縁され、酸化物、窒化物、及び酸化物の微粒の層のスタックを備えているために“インターポリ酸化物”と呼ばれる第２誘電体層によってトランジスタのコントロールゲートから電気的に絶縁されている。このフローティングゲート及びこれらの２つの誘電体層は、コントロールゲート及びトランジスタのチャネルの間に配置されている。このフローティングゲートは、情報記憶素子である。このフローティングゲート中に貯蔵される電荷は、情報を表し、コントロールゲートからわかるトランジスタの伝達特性のシフトを引き起こす。それゆえ、フローティングゲート中に貯蔵される情報の読込は、このシフトに基づくものである。書込及び消去動作は、フローティングゲートを充電又は放電するための、トンネル酸化物を介した電荷の移動によって行われる。このようなトランジスタは、国際特許第９０−１１６２１号公報、及び、Techniques de l’Ingenieur Electronique, 2000, vol.2, n。 E2430, Skotnicki著の“Transistors MOS et sa technologie de fabrication”文献に記述されている。
【０００５】
メモリの容量を増大するために、記憶素子の表面集積度を増大することが知られている。例えば、ソリッドメモリに対して、リソグラフィ技術における発展によって、例えばトランジスタといった回路のサイズの減少が可能になり、従って、このタイプのメモリにおいて表面集積度の増大が可能になった。しかしながら、このタイプのメモリでは、記憶容量の増大は、単に記憶素子における表面集積度の増大にリンクしている。
【０００６】
可動マイクロスパイクのネットワークによって指定（アドレス）される記憶媒体を含む“マイクロスパイク”メモリも存在している。これらのマイクロスパイクは、情報を書き込むために、記憶媒体の表面における物理化学的（例えば機械的、熱的又は電気的）性質を局所的に変性させる。そして、この情報は、媒体表面において作らされた物理化学的性質の変化を検出することによって、読み込まれうる。このタイプのメモリにおいて、マイクロスパイクの端部は、記憶素子における表面密度の限度を規定する。得られた表面密度（例えば約０．１５Ｔｂｉｔ／ｃｍ２）は、これらのメモリに、例えば“ノマディック”装置を対象とした、小容積で大容量の用途への傾向を与える。加えて、これらの製造技術は、先進的なリソグラフィ手段を必要とせず、そして、これらの製造コストは低く保たれる。
【０００７】
P.Vettiger等著の、IBM J Res. Develop., Vol.44, no.3, May 2000, pages 323-340の“The “Millipede”- More than one thousand tips for future AFM data strage”の文献には、ポリマー材料をベースにした貯蔵層表面に原子間力顕微鏡（ＡＦＭ）技術を用いたマイクロスパイクメモリが記述されている。このメモリにおいて貯蔵された情報は、貯蔵層において生成されたホールの形態で存在している。
【０００８】
このような貯蔵層における他の性質、例えばマイクロスパイクによって発生する電界によって変性される導通、を変性することも可能である。
【０００９】
しかしながら、このようなマイクロスパイクメモリの記憶容量の増加は、単に記憶素子における表面集積度の増大に、そしてマイクロスパイクの端部の寸法の減少に、リンクしている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の１つの目的は、記憶容量が記憶素子における表面集積度の増大に、そして表面寸法に単にリンクしていない装置を提案することである。
【課題を解決するための手段】
【００１１】
この目的のために、本発明は、少なくとも以下のものを備えるデータ記憶装置を提案する。すなわち、
略０．０１（Ω・ｃｍ）−１未満の、又は略０．１（Ω・ｃｍ）−１未満の、又は略１×１０−３（Ω・ｃｍ）−１未満の伝導度を有する第１層と、略１（Ω・ｃｍ）−１より上の、又は略０．１（Ω・ｃｍ）−１より上の、又は略１０（Ω・ｃｍ）−１より上の伝導度を有する第２層との交互配置で形成される層のスタック、
これらの層のスタック中に配置されて、このスタックにおける各層を例えば垂直に通る複数の柱（コラム）、を備え、
各々の柱は、半導体材料の部分及びスタックから電気的に絶縁された少なくとも１つの電荷貯蔵層によって囲まれた半導体材料の少なくとも一部で製造される。
【００１２】
使用は、“能動貯蔵柱”で構成されて複数のメモリレベルを備える記憶媒体でなされる。スタック中における各第２層は、例えばこれらの層のスタックの全厚さに亘って、能動柱の半導体材料の部分を囲む電荷貯蔵層によって形成される貯蔵領域を制御するためのコントロールゲートを形成する。それ故、スタックの第２層を有する能動柱における各交差部で記憶素子が存在している。
【００１３】
このように、記憶領域のスタックを有する記憶回路の三次元集積化が達成され、装置における記憶素子の表面集積度の増大にもはや単にリンクしない記憶容量の増大を可能にする。
【００１４】
それ故、各貯蔵層における表面領域を延長すること無しに、体積を低減して低コストでの、非常に大きな記憶容量を有するような装置を得ることが可能である。
【００１５】
加えて、このような複数のメモリレベルを有するスタックで、スタックにおける第２層のうちの１つで、貯蔵レベルのうち１つの機能の障害又は不完全な機能が生じても、他のメモリレベルの機能には何ら影響を有さない。このため、この装置は、機能を継続することができる。
【００１６】
各柱における電荷貯蔵層は、例えば各層のスタックの全厚さに亘って、前記電荷貯蔵層を囲む第１誘電体層によってスタックから電気的に絶縁されうる。そして、例えば各層のスタックの全厚さに亘って、半導体材料の部分を囲む第２誘電体層によって前記半導体材料の部分から電気的に絶縁されうる。
【００１７】
前記装置は、可動マイクロスパイクのネットワークを備えうる柱の端部（ターミナル）に電圧を印加する手段を備えてもよい。
【００１８】
各柱は、スタックにおける第１層で半導体材料の部分において製造されるドーピング領域を備えてもよい。この第１層は、ＭＯＳ型のフローティングゲートの複数のトランジスタを形成し、スタックにおける第２層は、コントロールゲートを形成し、そして、柱の電荷貯蔵層は、これらのトランジスタのフローティングゲートを形成する。
【００１９】
それ故、この場合において、各柱は、直列に接続される複数のフローティングゲートＭＯＳトランジスタを形成する。
【００２０】
柱の端部に電圧を印加する手段は、多重化回路を備えていてもよい。
【００２１】
本発明は、少なくとも以下のステップを含むデータ記憶装置を製造する方法にも関する。すなわち、
略０．０１（Ω・ｃｍ）−１未満の、又は略０．１（Ω・ｃｍ）−１未満の、又は略１×１０−３（Ω・ｃｍ）−１未満の伝導度を有する第１層と、略１（Ω・ｃｍ）−１より上の、又は略０．１（Ω・ｃｍ）−１より上の、又は略１０（Ω・ｃｍ）−１より上の伝導度を有する第２層との交互配置で形成される層のスタックを製造するステップ、
これらの層のスタック中に複数の孔をエッチングするステップ、を含み、
これらの孔は、前記スタックにおける各層を例えば垂直に貫通していて、
複数の柱を製造するステップ、を含み、
各々の柱は、前記複数の孔中において、半導体材料の部分及びスタックから電気的に絶縁された少なくとも１つの電荷貯蔵層によって囲まれた半導体材料の少なくとも一部で製造される。
【００２２】
本発明は、少なくとも以下のステップを含むデータ記憶装置を製造する方法にも関する。すなわち、
略０．０１（Ω・ｃｍ）−１未満の、又は略０．１（Ω・ｃｍ）−１未満の、又は略１×１０−３（Ω・ｃｍ）−１未満の伝導度を有する第１層と、略１（Ω・ｃｍ）−１より上の、又は略０．１（Ω・ｃｍ）−１より上の、又は略１０（Ω・ｃｍ）−１より上の伝導度を有する第２層との交互配置で形成される層のスタックを製造するステップ、
複数の柱を製造するステップ、を含み、
各々の柱は、前記複数の孔中において、半導体材料の部分から電気的に絶縁された少なくとも１つの電荷貯蔵層によって囲まれた半導体材料の少なくとも一部で形成され、
可動マイクロスパイクのネットワークを備える柱の端部に電圧を印加する手段を製造するステップ、を含み、
前記柱は、スタックにおける各層を貫通するように、層のスタック中に配置され、そして、スタックから電気的に絶縁され、前記電荷貯蔵層は、前記スタックから電気的に絶縁されている。
【００２３】
前記スタックを製造するステップは、前記柱を製造するステップの前に行ってもよい。この方法は、前記スタックを製造するステップと、前記柱を製造するステップとの間に、前記スタック中に複数の孔をエッチングするステップを含んでいてもよい。これらの孔は、スタックの各層を貫通していてもよく、前記柱は、これらの孔中に製造されていてもよい。
【００２４】
これらの柱は、少なくとも以下の１つのステップによって製造されうる。すなわち、
前記層のスタック中に形成された孔の壁に第１誘電体層を堆積するステップと、
前記第１誘電体層上に電荷貯蔵層を堆積するステップと、
前記電荷貯蔵層上に第２誘電体層を堆積するステップと、
これらの孔の底部での、これらの誘電体層及び前記電荷貯蔵層の部分を除去するステップと、
前記孔中に半導体材料の部分を生成するステップと、を含む。
【００２５】
本発明は、少なくとも以下のステップを含むデータ記憶装置を製造する方法にも関する。すなわち、
複数の柱を製造するステップ、を含み、
各々の柱は、前記複数の孔中において、半導体材料の部分から電気的に絶縁された少なくとも１つの電荷貯蔵層によって囲まれた半導体材料の少なくとも一部で形成され、
前記柱を囲む、略０．０１（Ω・ｃｍ）−１未満の、又は略０．１（Ω・ｃｍ）−１未満の、又は略１×１０−３（Ω・ｃｍ）−１未満の伝導度を有する第１層と、略１（Ω・ｃｍ）−１より上の、又は略０．１（Ω・ｃｍ）−１より上の、又は略１０（Ω・ｃｍ）−１より上の伝導度を有する第２層との交互配置で形成される層のスタックを製造するステップ、を含み、
前記電荷貯蔵層は、前記スタックから電気的に絶縁される。
【００２６】
前記柱を製造するステップは、前記スタックを製造するステップの前に行ってもよい。スタック中における層は、柱を囲むことによって製造されてもよい。
【００２７】
これらの柱は、少なくとも以下の１つのステップによって製造されうる。すなわち、
半導体材料の部分を生成するステップと、
前記半導体材料の部分における少なくとも外側壁上において、第２誘電体層と呼ばれる、誘電体層を堆積するステップと、
前記第２誘電体層上に電荷貯蔵層を堆積するステップと、
前記電荷貯蔵層上に、第１誘電体層と呼ばれる他の誘電体層を堆積するステップと、を含む。
【００２８】
半導体材料の部分は、少なくとも１つの半導体材料をベースにした基板上にスパッタリングによって堆積される、例えば金及び／又はニッケル及び／又はプラチナをベースにした金属材料から製造される半導体材料におけるナノワイヤ又はナノチューブの成長によって製造されてもよい。
【００２９】
この方法は、前記スタックにおける第１層で、半導体材料の部分における領域をドーピングするステップを含んでいてもよい。
【００３０】
この方法は、スタック及び柱の製造後に、装置表面を機械的／化学的に平滑化するステップ、及び／又は、スタック上及び柱頂部上に、例えばカーボン及び金属粒子をベースの、少なくとも部分的な導電層を、例えばスパッタリングによって、堆積するステップを、含んでいてもよい。
【００３１】
この方法は、スタック中における第２層の端部に電圧を印加する手段を製造するステップ、及び／又は、柱の端部に電圧を印加する手段を製造するステップ、及び／又は、柱中を流れる電流を測定する手段を製造するステップを含んでいてもよい。
【００３２】
この方法は、可動マイクロスパイクのネットワークを備える柱の端部に電圧を印加する手段を製造するステップを含んでいてもよい。
【００３３】
半導体材料の部分は、少なくとも１つの半導体材料をベースにした基板上にスパッタリングすることによって堆積される金属材料から製造されるシリコンナノワイヤ又はカーボンナノチューブの成長によって製造されてもよい。
【００３４】
最後に、この方法は、１又は２以上の柱を選択する手段を製造するステップ、及び／又は、スタック中の１又は２以上の第２層を選択する手段を製造するステップを含んでいてもよい。
【００３５】
本発明は、添付図面を参照して、何ら制限的な目的無しに単に付与される例示の実施の形態の説明を読むことから、より明りょうに理解されるであろう。
【００３６】
図１は、本発明の第１実施の形態による、データ記憶装置の部分断面図である。
【００３７】
図２は、本発明の第２実施の形態による、データ記憶装置の部分断面図である。
【００３８】
図３は、本発明の第２実施の形態による、データ記憶装置の部分の底面図である。
【００３９】
図４Ａから図４Ｆは、本発明の第１実施の形態による、データ記憶装置の製造方法のステップを示す。
【００４０】
後述の異なる図において、同等の、類似の、又は等価な部分は、１つの図から他の図への移行を容易にするために、同一の参照番号を有する。
【００４１】
図をより読み易くするために、図に示される様々な部分は、必ずしも均一なスケールで示されていない。
【００４２】
様々な可能性（変形例及び実施例）は、互いに排他的なものではなく、互いに組合せ可能なものとして理解すべきである。
【発明を実施するための最良の形態】
【００４３】
まず最初に、図１を参照する。図１は、第１実施の形態による、データ記憶装置１００の断面図を示す。
【００４４】
装置１００は、少なくとも一つの半導体材料（例えば結晶方位（１１１）を有するシリコン）をベースにした基板２を備えている。
【００４５】
スタック４は、略０．０１（Ω・ｃｍ）−１未満の伝導度を有する第１層４ａと、略１（Ω・ｃｍ）−１より上の伝導度を有する第２層４ｂとの交互配置で形成され、基板２上に配置される。
【００４６】
この第１実施の形態において、スタック４中の第１層４ａは、４つあり、シリカ（ＳｉＯ２）、及び／又はシリコン窒化物（ＳｉＮ）、及び／又は低い誘電率を有する任意の他の誘電体材料（“Low k”材料）をベースにしている。ここで、低い誘電率とは、約４未満の誘電率をいう。このようなものとして、例えば、シリコンオキシカーバイド（ＳｉＯＣ）又は酸化炭化水素シリコン（ＳｉＯＣＨ）がある。
【００４７】
スタック４中の第２層４ｂは、ここでは３つあり、多結晶シリコン、及び／又はアルミニウム、及び／又は銅、及び／又はカーボン、及び／又は炭窒化シリコン（ＳｉＣＮ）、及び／又は任意の他の材料をベースにしている。本明細書の残り部分において、スタック４中の第１層４ａは絶縁層４ａと呼ばれ、そして、スタック４中の第２層４ｂは導電層４ｂと呼ばれる。この第１実施の形態において、各導電層４ｂは、２つの絶縁層４ａ間に配置されている。
【００４８】
一般に、スタック４は、少なくとも２つの導電層４ｂで形成されうる。そして、各導電層４ｂは、２つの絶縁層４ａ間に配置される。例えば、絶縁層４ａは、略１０ｎｍ及び１００ｎｍ間の厚さを有し、そして、導電層４ｂは、略３ｎｍ及び３０ｎｍ間の厚さを有しうる。
【００４９】
装置１００は、スタック４中の層４ａ、４ｂを、例えば垂直に、貫通する複数の柱も備える。図１には、２つの柱６ａ及び６ｂのみが示されている。各々の柱６ａ、６ｂは、電荷貯蔵層１０ａ、１０ｂによって囲まれている、半導体材料８ａ、８ｂの部分によって形成されている。この第１実施の形態において、各電荷貯蔵層１０ａ、１０ｂは、絶縁層４ａで絶縁部を、そして、導電層４ｂで導電部を、備えている。単純化のため、これらの部分は、図１における層１０ａ、１０ｂには示していない。従って、電荷貯蔵層１０ａ、１０ｂは、絶縁部によって互いに離隔されている複数の導電部を備えている。
【００５０】
各電荷貯蔵層１０ａ、１０ｂは、スタック４から第１誘電体層１２ａ、１２ｂによって、そして、半導体材料８ａ、８ｂの部分から第２誘電体層１４ａ、１４ｂによって、それぞれ電気的に絶縁される。各々の第２誘電体層１４ａ、１４ｂは、スタック４に位置する、すなわち、スタック４の全厚さに亘って、半導体材料８ａ、８ｂの各々の部分の表面全体を囲んでいる。各々の第２誘電体層１４ａ、１４ｂは、第１誘電体層１２ａ、１２ｂによってそれ自体囲まれている電荷貯蔵層１０ａ、１０ｂによって囲まれている。
【００５１】
この第１実施の形態において、半導体材料８ａ、８ｂの部分は、例えばシリコンナノワイヤといったシリコンをベースにしている。これらの部分８ａ、８ｂは、カーボンナノチューブをベースにしてもよい。電荷貯蔵層１０ａ、１０ｂの絶縁部は、例えばシリコン酸化物、及び／又はＳｉＮ、及び／又はアルミニウム酸化物（Ａｌ２Ｏ３）をベースにしている。電荷貯蔵層１０ａ、１０ｂの導電部は、ここでは多結晶シリコン及び／又はシリコンゲルマニウム（ＳｉＧｅ）及び／又は任意の他の導電材料をベースにしている。
【００５２】
代換実施の形態において、電荷貯蔵層は、導電部及び絶縁部を含んでいなくてもよく、ＳｉＯｘ（ここで、ｘ＜２）型のシリコン酸化物、及び／又はシリコン窒化物、シリコン含有物、及び／又は、約４よりも大きい誘電率（“High k”）を有する任意の誘電体材料、をベースにしていてもよい。この種の誘電体材料には、シリコン又は任意の他の金属材料のナノ粒子を含む、シリコン酸化窒化物（ＳｉＯＮ）、及び／又はＨｆＳｉＯｘ（ここで１≦ｘ≦３）、及び／又はタンタル酸化物（Ｔａ２Ｏ５）がある。
【００５３】
電荷貯蔵層１０ａ、１０ｂ及び半導体材料８ａ、８ｂの部分を離隔している第２誘電体層１４ａ、１４ｂは、シリコン酸化物、及び／又はＳｉＮ、及び／又は任意の他の“High k”材料といった、例えば少なくとも１つの誘電体材料をベースにしている。最後に、この第１実施の形態において、電荷貯蔵層１０ａ、１０ｂ及びスタック４を離隔している第１誘電体層１２ａ、１２ｂは、例えばシリコン酸化物、及び／又は任意の他の“High k”材料といった半導体酸化物をベースにした２つの副層（サブレイヤー）間に配置される、ＳｉＮといった半導体窒化物をベースにした副層によって形成している。
【００５４】
図１の実施例において、柱６ａ、６ｂは、従来のリソグラフィ手段によって製造される場合には、約２２ｎｍ及び６６ｎｍの間で、又はいわゆる“自己組織化”方法又は上昇法によって製造される場合には、約２２ｎｍ以下で、互いから規則的に離隔されている。この実施の形態において、柱６ａ、６ｂは、実質的に円筒形状を有し、実質的に互いに類似の寸法を有している。半導体材料８ａ、８ｂの部分は、略２０ｎｍに等しい直径の例えば円形断面を有している。誘電体層１２ａ、１２ｂ及び１４ａ、１４ｂは、例えば約１ｎｍ及び１０ｎｍの間の厚さを有している。最終的に、電荷貯蔵層１０ａ、１０ｂは、例えば約１ｎｍ及び１０ｎｍの間の厚さを有している。他の実施の形態において、これらの柱６ａ、６ｂは、例えば長方形といった異なる形状の断面を有してもよく、また類似の寸法を有さなくてもよく、更に、（特に自己組織化法によって製造される場合に）互いに均等に離間されていなくてもよい。
【００５５】
図１の装置１００は、スタック４上に配置されてそして柱６ａ、６ｂの頂部上に配置される、金属粒子によってわずかに導電性を付与された例えばカーボンベースの、少なくとも部分的な導電層１６を備えていてもよい。この層１６は、シリコンカーバイド（ＳｉＣ）及び／又はアモルファスカーボン（ＤＬＣ、“ダイヤモンド状カーボン”を表す）の薄層をベースにしてもよい。この層１６は、スタック４及び前記柱に接触していない層１６の面間における柱６ａ、６ｂの一方で、他の柱に短絡すること無く、その導電率で電流が通るように、略２ｎｍ及び２０ｎｍの間の厚さを有する。層１６の導電率は、例えば、略０．１（Ω・ｃｍ）−１及び１００（Ω・ｃｍ）−１の間である。代換例において、層１６は、例えばアルミナをベースにした絶縁層であってもよい。この絶縁層の厚さは、例えば約１ｎｍに等しく、この層１６及び柱６ａ、６ｂの間でトンネル効果が得られるように選択される。最終的に、この層１６は、ポリアニリン（ＰＡＮＩ）といった導電有機材料をベースにしてもよい。
伝導性の有機材料（例えばポリ・アニリンＰＡＮＩ）
【００５６】
この第１実施の形態において、各柱６ａ、６ｂは、スタック４中における絶縁層４ａで半導体材料８ａ、８ｂの部分において生成されるドーピング領域１８ａ、１８ｂを備える。従って、柱６ａ、６ｂは、一組のフローティングゲートＭＯＳ型のトランジスタを形成する。図１において、各柱６ａ、６ｂは、３つのフローティングゲートＭＯＳトランジスタを形成する。ドーピング領域１８ａ、１８ｂは、トランジスタに対するソース及びドレイン領域を形成する。それ故、各柱６ａ、６ｂのトランジスタは、これらのソース及びドレイン領域によって直列に接続される。導電層４ｂは、コントロールゲートを形成し、電荷貯蔵層１０ａ、１０ｂは、これらのトランジスタにおけるフローティングゲートを形成する。半導体材料８ａ、８ｂにおける非ドープ領域は、これらのトランジスタのチャネル領域である。
【００５７】
最後に、装置１００は、基板２上に配置された電子回路２０を備える。この電子回路２０は、スタック４の導電層４ｂの端部に電圧２４を印加する手段を備える。可動マイクロスパイク２２（図１には単一の可動マイクロスパイクを示す）のネットワークによって、層１６を介して、柱６ａ、６ｂの端部に電圧を印加することができる。加えて、柱６ａ、６ｂ中に流れる電流を測定する手段２６は、基板２に一体化されている。これらの電流測定手段２６は、各マイクロスパイクに特有のものであってもよく、又は、これらのマイクロスパイクの１つによってアドレス指定された全ての柱６ａ、６ｂに共通のものであってもよい。マイクロスパイクに関連するこの電流測定は、例えば電流電圧変換増幅器及び閾値比較器でなされてもよい。これにより、測定電流に関する論理レベルを判別することが可能になる。電子回路２０は、スタック４中における、１又は２以上の柱６ａ、６ｂを選択する手段、及び１又は２以上の導電層４ｂを選択する手段をも備える。これらの選択手段は、ここでは、１又は２以上のレベルを選択する、すなわち、１又は２以上の導電層４ｂを選択する、ＣＭＯＳ技術によって実装される集積回路である。この選択は、選択される単数又は複数の層４ｂに印加される単数又は複数のポテンシャル（電位）を固定することによって、行う。例えば、グラウンドといった“冷たい（コールド）”ポテンシャル、選択された単数又は複数の柱の端部でマイクロスパイクによって印加された電位に近い、グラウンドよりも絶対値の大きい電圧といった“熱い（ホット）”ポテンシャルが、選択されていない他の導電層４ｂに印加される。（選択されるマイクロスパイク及び／又は選択される導電層４ｂにおける）複数のアドレスの多重化手段は、電子回路２０中に一体化されてもよい。
【００５８】
各々のトランジスタの電荷貯蔵層１０ａ、１０ｂによって形成されるフローティングゲートは、装置１００における単位情報貯蔵素子であり、すなわち、ストレージビットを表す。この貯蔵素子は、雑音感度を許容しうるならば、可能な検出閾値レベルの数を多重化することによって、いくつかのビットを貯蔵することもできる。それ故、柱６ａ、６ｂの１つと導電層４ｂとの交差部で、前記柱を囲む電荷貯蔵層中のこの交差部で存在している電荷を変性又は検出することによって、情報が書き込み、読込み、又は消去される。従って、柱６ａ、６ｂの１つの中の電荷貯蔵スペースは、導電層４ｂ及びトランジスタのチャネル領域によって形成されるコントロールゲートの存在によって規定される。
【００５９】
次に、図１の装置１００にビットを書き込む作業について説明する。
【００６０】
内部に情報ビットを例えば貯蔵すべき柱６ａは、層１６に接触して柱６ａの上方にマイクロスパイク２２を配置することで、電子回路２０における柱選択手段によって選択される。マイクロスパイク２２は、例えば略−５Ｖで、半導体部分８ａの端部に電圧を印加する。マイクロスパイク２２が半導体材料８ａに対して負の電位を有すると想定すれば、これらのトランジスタのチャネル領域を形成する半導体８ａの非ドープ領域に対してマイクロスパイク２２と同じ側に位置する柱６ａの各トランジスタにおけるドープ領域は、これらのトランジスタのソース領域である。
【００６１】
そして、導電層４ｂの１つは、例えば、略＋５Ｖで、導電層４ｂの端部に正電位を印加することによって電子回路２０の導電層選択手段によって、選択される。これにより、情報ビットが貯蔵されるトランジスタが選択される。トランジスタのチャネルに位置する電子がトンネル電流（ファウラー・ノルドハイム“Fowler-Nordheim”効果）によって第２誘電体層１４ａによって形成される電位障壁を通過できるように、そして、これにより、導電層４ｂで電荷貯蔵層１０ａにおいて一定の電荷を貯蔵できるように、第２誘電体層１４ａで強い電場が生成される。
【００６２】
このフローティングゲートに貯蔵される電荷によって、導電層４ｂにより形成されるコントロールゲートからわかるＩ（Ｖ）の特性の変位が引き起こされる。情報ビットが貯蔵されているこのトランジスタへの読込みアクセスは、柱６ａの他のトランジスタのコントロールゲートをバイアスすることによって、すなわち、使用される技術に応じて例えば略２．２と３．３Ｖの間の電圧を印加することによって、達成される。この電圧は、読み込まれる情報を含んでいるトランジスタのコントロールゲートを形成するもの以外の導電層４ｂの端部に印加される。そして、柱６ａにおける他のトランジスタを、その初期状態が何であれ、導電性にさせる。例えば略０Ｖに等しい電圧も、読み込まれる情報を含んでいるトランジスタのコントロールゲートに印加される。導電トランジスタにおいて流れる電流のレベルを検出することによって、トランジスタにおけるフローティングゲートに含まれる情報を決定することが可能になる。例えば、この情報は、この電流レベルを比較器の閾値と比較することによって決定される。又は、情報が数ビットに亘る場合には、この比較器の複数の閾値と比較する。
【００６３】
貯蔵装置における読込みモード及び書込みモードのアクセス時間は、例えば８、１６又は３２ビットといった情報語（情報ワード）を共にグループ化することによって、最適化可能である。各情報語は、柱に書き込まれている。これらの柱の貯蔵レベルの数、すなわち、貯蔵装置が有している貯蔵層の数は、書込み又は読込みされる情報語のサイズによって最適化可能である。
【００６４】
消去は、トランジスタのフローティングゲートに貯蔵している電子を放出（放電）可能にする処理である。このため、例えば−５Ｖに等しい負の電圧が、情報を貯蔵しているトランジスタのコントロールゲートに印加される。これにより、半導体材料の部分を電荷貯蔵層から離隔する第２誘電体層に電場を生成する。この電場により、フローティングゲートに貯蔵される電子を“Fowler-Nordheim”効果によって第２誘電体層に通過できるようにする。そしてそれ故、フローティングゲートに含まれる情報を消去できるようにする。
【００６５】
この消去は、トランジスタのソース電池に例えば略＋５Ｖに等しい正電圧を印加して、そしてこのトランジスタにゼロゲート電圧を印加することによっても行うことができる。従って、貯蔵された電子は、トンネル効果（“Fowler-Nordheim”効果）によってソース中に放出される。トランジスタのドレインの電位は、ドレイン−ソースのリーク電流を制限するために、フローティング状態で残される。最終的に、この消去は、トランジスタのゲートに負電圧を印加するとともに、ソースに正電圧を印加することによっても達成しうる。このようにして、チャンネルによって部分的に貯蔵されそしてソースによって部分的に貯蔵された内容は、消去される。
【００６６】
図２は、第２実施の形態によるデータ記憶装置２００を表す。
【００６７】
図１の装置１００と比較すると、装置２００のスタック４は、２つの導電層４ｂ及び２つの絶縁層４ａを更に備える。しかしながら、図１及び図２における導電層４ｂ及び絶縁層４ａの数よりもより多い又はより少ない数の導電層４ｂ及び絶縁層４ａを備えるスタック４を製造することも可能である。
【００６８】
この第２実施の形態において、半導体材料８ａ、８ｂの部分は、カーボンナノチューブをベースにしている。代換例において、半導体材料８ａ、８ｂの部分は、シリコンナノワイヤをベースにしてもよく、各ナノワイヤは、この構造全体に亘って均一にドープされる。この実施の形態において、これらの部分８ａ、８ｂは、トランジスタのソース及びドレイン領域を形成するドーピング領域を備えていない。それ故、導電層４ｂは、ここでは、電荷貯蔵層１０ａ、１０ｂに存在する電荷を変性するためのコントロールゲートとして機能するだけでなく、柱６ａ、６ｂの半導体材料８ａ、８ｂの部分における一定の領域中のキャリア密度を設定するためにも機能する。これらの領域は、ＭＯＳトランジスタのドレイン及びソース領域と同様の特性を有し、柱６ａ、６ｂ中にトランジスタの形成を可能にする。これは、導電層４ｂの１つに電圧を印加することによって、前記導電層４ｂに対向する柱６ａ、６ｂの領域中に自由電荷の集積が定着されるからである。これらの電荷は、この領域中において移動可能であり、そして、そのゲート上でバイアス又はチャージされるトランジスタのチャネル領域を形成する。
【００６９】
第１実施の形態による装置と比較すると、柱における半導体材料の部分中に予め定められたドーピング領域を有する必要がないため、電場によって、導電層４ｂに対向して位置する柱６ａ、６ｂの領域中のキャリアの存在を制御することが可能である。それ故、貯蔵装置１０のものよりも更に細かい導電層４ｂ及び絶縁層４ａを備える貯蔵装置２００を製造することが可能である。
【００７０】
最後に、第１実施の形態と比較すると、柱６ａ、６ｂの端部に電圧を印加するのは、マイクロスパイクではなく、多重化回路２８である。しかしながら、第１実施の形態において前述したように、可動マイクロスパイクのネットワークで柱６ａ、６ｂの端部に電圧を印加することも可能である。図３は、装置２００の下からの部分図である。この図３には、５つの柱からなる５つの列に配置された、２５の柱６だけが示されている。これらの柱６は、２つのマルチプレクサ２８ａ、２８ｂと、各柱６を２つのマルチプレクサ２８ａ、２８ｂに接続する接続ワイヤとを備える多重化回路２８によって接続されている。従って、１又は２以上の柱６上のワイヤ２９によって入力部で印加される電圧をアドレス指定することが可能になる。この貯蔵装置２００の柱６の端部に印加される電圧を、マイクロスパイクによって印加することも可能である。
【００７１】
この第２実施の形態は、スタック４が少なくとも８つの導電層４ｂを備えてこれらの柱６の断面中心が略１００ｎｍ未満の距離で離隔されているときに、特に有利である。
【００７２】
第１及び第２実施の形態における代換例において、異なる電子親和力を有する材料で、異なる態様で、導電層を製造することが可能である。このような材料として、例えば、多結晶シリコン、アルミニウム、銅、カーボン、及びＳｉＣＮから選択される２つの材料対がある。それ故、これらの導電層４ｂに位置している柱内の情報の読み込み、書き込み、又は消去の動作を行うために、ゲート電位を制御することが可能である。選択される材料は、電子親和力によって特徴づけられて、ゲート電圧を固定する。
【００７３】
記憶装置１００の製造方法は、図４Ａから図４Ｆに記載されている。
【００７４】
図４Ａに示すように、スタック４は、まず、基板２上に絶縁層４ａ及び導電層４ｂの交互堆積、例えばＰＶＤ（“物理気相堆積”）によって製造される。装置１００における機能及び制御素子の全て、すなわち、電子回路２０及び電流測定手段２６は、図４Ａから図４Ｆに示されていないが、スタック４（“ＩＣ上方”）集積部の製造の前に、基板２上に製造することもできる。
【００７５】
次に、スタック４は、リトグラフステップによって構造化される。例えば感光性樹脂をベースにしたエッチングマスク３０、又はモールディングによって成形された材料層が、スタック４上に堆積される。モールディングによって成形される材料層は、スタック４の表面上に、スピナーを用いて堆積することによって、堆積されたプラスチック材料層から得られる。このプラスチック層上に、型（モールド）が堆積される。そして、この型に圧力を印加して、このプラスチック層上にこの型のパターンを押印する。そして、エッチングマスク３０を形成する。有利には、このエッチングマスク３０は、ナノ粒子の堆積物、又はジブロックポリマーベースの非混和構成要素の混合物によっても製造可能である。このことは、V.P.Chuang外著の2006, Nano Letters Vol.6, no.10, pages 2332-2337の、文献“Three-Dimensional Self-Assembly of Spherical Block Copolymer Domains into V-Shaped Grooves”に記載されている。
【００７６】
このマスク３０は、イオンエッチング又は反応性イオンエッチング（ＲＩＥ）といったエッチング方法によって、スタック４中の柱の位置を規定するパターンの転写を可能にする。このようにして、複数の孔３２ａ、３２ｂがスタック４中に形成される、これらの孔３２ａ、３２ｂは、基板２に達するまでスタック４を貫通している。図４Ｂには、２つの孔３２ａ、３２ｂだけを示している。
【００７７】
次に、スタック４上に、そして、孔３２ａ、３２ｂ内側の壁に、例えばＣＶＤ（“化学気相堆積”）によって、第１誘電体層１２が堆積される。そして、電荷貯蔵層１０は、ＣＶＤによって第１誘電体層１２上に堆積される。最終的に、この貯蔵層１０は、ＣＶＤによって第２誘電体層１４によって覆われる（図４Ｃ）。孔３２の底部に位置する、誘電体層１２、１４の部分、及び電荷貯蔵層１０の部分は、例えばドライエッチングによって、除去されてもよい。触媒３４は、例えばアルミニウム、ニッケル、又は金といった金属をベースにしており、この記憶装置１００の柱を形成する、孔３２ａ、３２ｂ中における半導体材料８ａ、８ｂにおける部分を形成するシリコンナノワイヤの成長を達成するために、孔３２ａ、３２ｂの底部に堆積される（図４Ｄ）。
【００７８】
そして、この装置１００の上面における機械／化学平滑処理が行われ、これにより、図４Ｅに示されるように、孔３２中に位置していない電荷貯蔵層１０の部分、及び誘電体層１２、１４の部分、並びにエッチングマスク３０が除去される。
【００７９】
最後に、図４に示すように、少なくとも部分的な導電層１６が、カーボン又は金属粒子をスパッタリングすることによって、装置１００全体に堆積される。この層１６は、柱に電圧を印加するためにマイクロスパイク２２が接触するときに、マイクロスパイク２２の磨耗を抑制する。
【００８０】
この製造方法における代換例によれば、まず、基板２上に、半導体材料８ａ、８ｂの部分を形成するシリコンナノワイヤ又はカーボンナノチューブを成長させて、そして、例えばＣＶＤ堆積及び／又はシリコンといった半導体の酸化によって、これらを第２誘電体層１４、電荷貯蔵層１０、及び第１誘電体層１２で覆い、記憶装置の柱を形成するようにしてもよい。基板２が結晶方位（１１１）のシリコンをベースにしているとき、成長によって得られるナノワイヤは、成長が行われる基板２の面に対して実質的に垂直に配向している。基板２が結晶方位（１００）のシリコンをベースにしているとき、成長によって得られるナノワイヤは、基板２の前記面に対してもはや実質的に垂直に配向していない。そして、柱内に例えばトランジスタを得ることができる。この柱はチャネル領域を備え、このチャネル領域は、基板２の前記面に対して垂直に配置された柱内に製造されるトランジスタよりも長くなっている。次いで、スタック４が、例えばＰＶＤ堆積（“物理気相堆積”）によって、絶縁層４ａ及び導電層４ｂを連続してかつ交互に堆積することによって、柱周りに製造される。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１実施の形態による、データ記憶装置の部分断面図である。
【図２】本発明の第２実施の形態による、データ記憶装置の部分断面図である。
【図３】本発明の第２実施の形態による、データ記憶装置の部分の底面図である。
【図４Ａ】本発明の第１実施の形態による、データ記憶装置の製造方法のステップを示す。
【図４Ｂ】本発明の第１実施の形態による、データ記憶装置の製造方法のステップを示す。
【図４Ｃ】本発明の第１実施の形態による、データ記憶装置の製造方法のステップを示す。
【図４Ｄ】本発明の第１実施の形態による、データ記憶装置の製造方法のステップを示す。
【図４Ｅ】本発明の第１実施の形態による、データ記憶装置の製造方法のステップを示す。
【図４Ｆ】本発明の第１実施の形態による、データ記憶装置の製造方法のステップを示す。
【符号の説明】
【００８２】
２  基板
４  スタック
４ａ  第１層（絶縁層）
４ｂ  第２層（導電層）
６ａ、６ｂ  柱
８ａ、８ｂ  半導体材料
１０ａ、１０ｂ  電荷貯蔵層
１２ａ、１２ｂ  第１誘電体層
１４ａ、１４ｂ  第２誘電体層
１６  導電層
２０  電子回路
２２  可動マイクロスパイク
２６  電流測定手段
２８  多重化回路
２９  ワイヤ
３０  エッチングマスク
３２ａ、３２ｂ  孔
３４  触媒
１００、２００  データ記憶装置
【図１】
2008160121.tif 000003
【図２】
2008160121.tif 000004
【図３】
2008160121.tif 000005
【図４Ａ】
2008160121.tif 000006
【図４Ｂ】
2008160121.tif 000007
【図４Ｃ】
2008160121.tif 000008
【図４Ｄ】
2008160121.tif 000009
【図４Ｅ】
2008160121.tif 000010
【図４Ｆ】
2008160121.tif 000011
【外国語明細書】
2008160121.tif 000012
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