(57)【要約】      （修正有）【課題】全てのビット線が相加平均電位と反対の電位差を有する、異なる所定電位に接続された２つのビット線間に、常に配置されるメモリ回路を提供する。【解決手段】メモリ回路は、複数のメモリセル１２に接続されている互いに平行な複数のビット線２１〜２８と、該ビット線に接続されている複数のセンスアンプ３４１〜３４４と、上記複数のビット線からのそれぞれのビット線対に接続され、該それぞれのビット線対を切替可能にショートさせる複数のスイッチ３５１〜３５４とを含む。上記それぞれのビット線対のビット線は、２つの異なるセンスアンプに接続されており、上記それぞれのビット線対のビット線は、上記それぞれのビット線対のビット線間に配列されたさらなるビット線に隣接している。【選択図】図３
2008059742.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルに接続されている互いに平行な複数のビット線と、
上記ビット線に接続されている複数のセンスアンプと、
複数のスイッチとを含み、
上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続され、上記それぞれのビット線対を切替可能にショートさせ、
上記それぞれのビット線対のビット線は、２つの異なるセンスアンプに接続され、
上記それぞれのビット線対のビット線は、上記それぞれのビット線対のビット線間に配列されたさらなる１つのビット線に隣接していることを特徴とするメモリ回路。
【請求項２】
上記複数のメモリセルは、二次元アレイの状態に配置され、
上記複数のビット線の第１ビット線グループは、上記二次元アレイの第１の側に配置されたセンスアンプのみに接続され、
上記複数のビット線からの第２ビット線グループは、上記二次元アレイの第２の側に配置されたセンスアンプのみに接続され、
上記複数のスイッチのいずれか１つのスイッチに接続されている上記ビット線対の各々は、上記第１ビット線グループからの１つのビット線と、上記第２ビット線グループからの１つのビット線とを含むことを特徴とする請求項１に記載のメモリ回路。
【請求項３】
上記複数のスイッチに接続され、上記複数のスイッチを制御するコントローラをさらに含むことを特徴とする請求項１に記載のメモリ回路。
【請求項４】
上記それぞれのビット線対のうちの両方のビット線が、読み出し、書き込み、または、リフレッシュのためにメモリに接続されていない場合に、上記コントローラは、それぞれのビット線対に接続されているスイッチを閉じるように構成されていることを特徴とする請求項３に記載のメモリ回路。
【請求項５】
上記コントローラは、上記それぞれのビット線対をショートさせる前に、上記それぞれのビット線対を、２つの異なる電位に接続させるように構成されていることを特徴とする請求項４に記載のメモリ回路。
【請求項６】
上記複数のメモリセルの各々は、抵抗記憶素子を含むことを特徴とする請求項１に記載のメモリ回路。
【請求項７】
二次元アレイの状態に配置されている複数のメモリセルと、
上記複数のメモリセルに接続されている互いに平行な複数のビット線と、
上記複数のビット線に接続されている複数のセンスアンプと、
複数のスイッチとを含み、
上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続され、上記それぞれのビット線対を切替可能にショートさせ、
上記複数のビット線の第１ビット線グループは、上記二次元アレイの第１の側に配置されたセンスアンプのみに接続され、
上記複数のビット線の第２ビット線グループは、上記二次元アレイの第２の側に配置されたセンスアンプのみに接続され、
上記複数のスイッチのいずれか１つのスイッチに接続されている上記ビット線対の各々は、上記第１ビット線グループからの１つのビット線と、上記第２ビット線グループからの１つのビット線とを含むことを特徴とするメモリ回路。
【請求項８】
上記複数のスイッチのいずれか１つのスイッチに接続されているそれぞれのビット線対のビット線は、互いに隣接していることを特徴とする請求項７に記載のメモリ回路。
【請求項９】
各上記複数のメモリセルは、抵抗記憶素子を含むことを特徴とする請求項７に記載のメモリ回路。
【請求項１０】
メモリ回路を含み、
上記メモリ回路は、
複数のメモリセルに接続されている互いに平行な複数のビット線と、
上記ビット線に接続されている複数のセンスアンプと、
複数のスイッチとを含み、
上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続されて、上記それぞれのビット線対を切替可能にショートさせ、
上記それぞれのビット線対のビット線は、２つの異なるセンスアンプに接続され、
上記それぞれのビット線対のビット線は、上記それぞれのビット線対のビット線間に配列されたさらなる１つのビット線に隣接していることを特徴とするマイクロ電子デバイス。
【請求項１１】
上記マイクロ電子デバイスはメモリ装置であることを特徴とする請求項１０に記載のマイクロ電子デバイス。
【請求項１２】
プロセッサおよび情報処理回路のうちのいずれかをさらに含むことを特徴とする請求項１０に記載のマイクロ電子デバイス。
【請求項１３】
上記マイクロ電子デバイスは、モバイルアプリケーションおよび自動車アプリケーションのうちのいずれかのために構成された内臓システムであることを特徴とする請求項１２に記載のマイクロ電子デバイス。
【請求項１４】
メモリ回路を含み、
上記メモリ回路は、
二次元アレイの状態に配置されている複数のメモリセルと、
上記複数のメモリセルに接続されている互いに平行な複数のビット線と、
上記複数のビット線に接続されている複数のセンスアンプと、
複数のスイッチとを含み、
上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続され、上記それぞれのビット線対を切替可能にショートさせ、
上記複数のビット線の第１ビット線グループは、上記アレイの第１の側に配置されたセンスアンプのみに接続され、
上記複数のビット線の第２ビット線グループは、上記アレイの第２の側に配置されたセンスアンプのみに接続され、
上記複数のスイッチのいずれか１つのスイッチに接続されているそれぞれのビット線対は、上記第１ビット線グループのうちの１つのビット線と、上記第２ビット線グループのうちの１つのビット線とを含むことを特徴とするマイクロ電子デバイス。
【請求項１５】
上記マイクロ電子デバイスはメモリ装置であることを特徴とする請求項１４に記載のマイクロ電子デバイス。
【請求項１６】
メモリ回路の操作方法であって、
メモリセルに接続され、メモリセルから読み出し、メモリセルに書き込み、または、メモリセルをリフレッシュさせる第１ビット線を選択する工程と、
第１所定電位を第２ビット線に印加する工程と、
第２所定電位を第３ビット線に印加する工程と、
上記第２ビット線と上記第３ビット線とをショートさせる工程と、
読み出され、または、書き込まれる上記メモリセルのメモリ状態を検知する工程と、
上記メモリセルからデータを読み出す工程とを含み、
上記第１ビット線は、第１センスアンプに接続されており、
上記第２ビット線と上記第１ビット線とは互いに隣接しあい、上記第２ビット線は、第１センスアンプに接続されており、
上記第３ビット線と上記第１ビット線とは互いに隣接しあい、上記第３ビット線は、第２センスアンプに接続されていることを特徴とするメモリ回路の操作方法。
【請求項１７】
メモリセルのアレイを含むメモリ回路の操作方法であって、
メモリセルに接続され、メモリセルから読み出し、メモリセルに書き込み、または、メモリセルをリフレッシュさせる第１ビット線を選択する工程と、
第１所定電位を第１センスアンプに接続されている第２ビット線に印加する工程と、
第２所定電位を、上記アレイの第２の側に配置された第２センスアンプに接続されている第３ビット線に印加する工程と、
上記第２ビット線と上記第３ビット線とをショートさせる工程と、
読み出され、または、書き込まれる上記メモリセルのメモリ状態を検知する工程と、
上記メモリセルからデータを読み出す工程とを含み、
上記第１ビット線は、上記アレイの第１の側に配置された第１センスアンプに接続されていることを特徴とするメモリ回路の操作方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［発明の背景］
［技術分野］
本発明は、メモリ回路、メモリ装置、および、メモリ回路の操作方法に関する。
【０００２】
［関連技術の説明］
多数のメモリセルを含むメモリ回路は、様々なマイクロ電子デバイス、および、様々な専用メモリ装置の一部である。ほぼ全ての技術分野において、デジタル情報技術のアプリケーションの数が急増しており、これに伴い、高速メモリ回路および大容量メモリ回路に対する需要も増加している。
【０００３】
メモリセルに情報を記憶する技術は、多数存在する。抵抗記憶素子を有するメモリ回路、および、他の数種類のメモリ回路では、メモリセルからデータを読み出す手段は、静電電位と基準電位とを比較する手段や、ビット線上の電荷と基準電荷とを比較する手段を含む。例えば、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｉｎｇ  ＲＡＭ）技術では、上記基準電位は、通常、読み出し電圧Ｖｒｅａｄと陽極電圧との相加平均、または、放電電圧ＶＰＬである。上記基準電位を生成する１つの方法は、２つの異なる明確な電位を、２つの異なるビット線に供給し、その後、それらのビット線をショートさせることである。
【特許文献１】ＵＳ２００３／０１６９６２５Ａ１
【非特許文献１】Ｍ．Ｋｕｎｄ、Ｇ．Ｂｅｉｔｅｌ、Ｃ．Ｐｉｎｎｏｗ、Ｔ．Ｒｏｅｈｒ、Ｊ．Ｓｃｈｕｍａｎｎ、Ｒ．Ｓｙｍａｎｃｚｙｋ、Ｋ．Ｕｆｅｒｔ、および、Ｇ．Ｍｕｅｌｌｅｒ、Ｃｏｎｄｕｃｔｉｖｅ  Ｂｒｉｄｇｉｎｇ  ＲＡＭ（ＣＢＲＡＭ）、Ａｎ  Ｅｍｅｒｇｉｎｇ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｃａｌａｂｌｅ  ｔｏ  Ｓｕｂ  ２０ｎｍ）ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  ６３ｎｍ  Ｐｒｏｃｅｓｓ  Ｔｅｃｈｎｏｌｏｇｙ、「ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．、ｐｐ．７７３−７７６、２００５」。
【０００４】
［発明の概要］
本発明は、改良されたメモリ回路、改良されたメモリ装置、および、改良されたメモリ回路の操作方法に、利点を提供するものである。
【０００５】
本発明の一実施形態は、複数のメモリセルに接続されている互いに平行な複数のビット線と、上記ビット線に接続されている複数のセンスアンプと、複数のスイッチとを含み、上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続され、上記それぞれのビット線対を切替可能にショートさせ、上記それぞれのビット線対のビット線は、２つの異なるセンスアンプに接続され、上記それぞれのビット線対のビット線は、上記それぞれのビット線対のビット線間に配列されたさらなる１つのビット線に隣接しているメモリ回路を提供する。
【０００６】
本発明の他の実施形態は、二次元アレイの状態に配置されている複数のメモリセルと、上記複数のメモリセルに接続されている互いに平行な複数のビット線と、上記複数のビット線に接続されている複数のセンスアンプと、複数のスイッチとを含み、上記スイッチの各々は、上記複数のビット線のそれぞれのビット線対に接続され、上記それぞれのビット線対を切替可能にショートさせ、上記複数のビット線の第１ビット線グループは、上記二次元アレイの第１の側に配置されたセンスアンプのみに接続され、上記複数のビット線の第２ビット線グループは、上記二次元アレイの第２の側に配置されたセンスアンプのみに接続され、上記複数のスイッチのいずれか１つのスイッチに接続されている上記ビット線対の各々は、上記第１ビット線グループからの１つのビット線と、上記第２ビット線グループからの１つのビット線とを含むメモリ回路を提供する。
【０００７】
本発明のさらに他の一実施形態では、メモリ回路の操作方法を提供する。上記操作方法は、メモリセルに接続され、メモリセルから読み出し、メモリセルに書き込み、または、メモリセルをリフレッシュさせる第１ビット線を選択する工程と、第１所定電位を第２ビット線に印加する工程と、第２所定電位を第３ビット線に印加する工程と、上記第２ビット線と上記第３ビット線とをショートさせる工程と、読み出され、または、書き込まれる上記メモリセルのメモリ状態を検知する工程と、上記メモリセルからデータを読み出す工程とを含み、上記第１ビット線は、第１センスアンプに接続されており、上記第２ビット線と上記第１ビット線とは互いに隣接しあい、上記第２ビット線は、第１センスアンプに接続されており、上記第３ビット線と上記第１ビット線とは互いに隣接しあい、上記第３ビット線は、第２センスアンプに接続されている。
【０００８】
本発明のさらに他の一実施形態では、メモリセルのアレイを含むメモリ回路の操作方法を提供する。上記操作方法は、メモリセルのアレイを含むメモリ回路の操作方法であって、メモリセルに接続され、メモリセルから読み出し、メモリセルに書き込み、または、メモリセルをリフレッシュさせる第１ビット線を選択する工程と、第１所定電位を第１センスアンプに接続されている第２ビット線に印加する工程と、第２所定電位を、上記アレイの第２の側に配置された第２センスアンプに接続されている第３ビット線に印加する工程と、上記第２ビット線と上記第３ビット線とをショートさせる工程と、上記メモリセルからデータを読み出す工程とを含み、上記第１ビット線は、上記アレイの第１の側に配置された第１センスアンプに接続されている。
【０００９】
［図面の簡単な説明］
本発明の上記した特徴は、添付の図面とあわせて、以下の詳細な説明によって明確であろう。しかしながら、添付の図面は、本発明の典型的な実施形態のみを説明しているのであり、従って、本発明の範囲を限定するものではないことに留意されたい。本発明は、他の同等に有効な実施形態を含む。
【００１０】
図１は、従来のメモリ回路を概略的に示す回路図である。
【００１１】
図２は、図１に示した従来のメモリ回路の他の回路を概略的に示す回路図である。
【００１２】
図３は、本発明の第１実施形態に係るメモリ回路を概略的に示す回路図である。
【００１３】
図４は、本発明の第２実施形態に係るメモリ回路を概略的に示す回路図である。
【００１４】
図５は、本発明の第３実施形態に係るメモリ回路を概略的に示す回路図である。
【００１５】
図６は、本発明の他の実施形態に係る方法を概略的に示すフローチャートである。
【００１６】
［好ましい実施形態の詳細な説明］
図１は、従来のメモリ回路１０を概略的に示す回路図である。メモリ回路１０は、円によって概略的に示される複数のメモリセル１２を含む。本発明を、他の記憶技術および他の種類のメモリセルにも用いてよいが、以下の、従来のメモリ回路１０および本発明の実施形態の説明は、ＣＢＲＡＭ技術に関するものである。
【００１７】
ＣＢＲＡＭメモリ回路では、それぞれのメモリセル１２は、選択トランジスタおよび抵抗記憶素子を含む。上記抵抗記憶素子の第１端子は、（通常陽極と呼ばれる）導電部材に接続され、陽極電圧ＶＰＬ（所定の基準電位に関する全ての電圧）を印加している。上記抵抗記憶素子の他の端子は、上記選択トランジスタのソースドレイン領域に接続されている。上記抵抗記憶素子は、（少なくとも）２つの抵抗状態、つまり論理値０と論理値１とにそれぞれ示される、低抵抗状態と高抵抗状態とを提供している。
【００１８】
さらに、メモリ回路１０は、互いに平行な複数のビット線２１、２２、２３、２４、２５、２６、２７、２８と、互いに平行な複数のワード線３１、３２、３３、３４とを含む。メモリセル１２は、ビット線とワード線との交差点に配置されている。
【００１９】
さらに、メモリ回路１０は、複数のセンスアンプ４１、４２、４３、４４を含み、これらの各センスアンプは、ビット線２１、２２、２３、２４、２５、２６、２７、２８の中の２つに接続されている。各センスアンプ４１、４２、４３、４４に関して、該センスアンプに接続されている一方のビット線を主ビット線と呼び、この同じセンスアンプに接続されている他方のビット線を副ビット線と呼ぶ。以下では、ビット線２１、２３、２５、２７を主ビット線と呼び、ビット線２２、２４、２６、２８を副ビット線と呼ぶ。しかしながら、これらの用語を、逆に用いてもよい。
【００２０】
さらに、メモリ回路１０は、複数のスイッチ５１、５２、５３、および、５４を含み、これらの各スイッチは、それぞれのビット線対２２、２６；２１、２５；２４、２８；２３、２７に接続され、該それぞれのビット線対を、切替可能にショートさせている。複数の各スイッチ５１、５２、５３、５４は、主ビット線２１、２３、２５、２７のうちの２つに接続されているか、または、副ビット線２２、２４、２６、２８のうちの２つに接続されている。コントローラ６１は、制御線６３、６４を介して、スイッチ５１、５２、５３、５４に動作可能なように接続されている。
【００２１】
主ビット線２１、２３、２５、２７に接続されているメモリセル１２にアクセスする前、または、好ましくはアクセスしている間はいつでも、基準電位は、同一のセンスアンプに接続されている、対応する副ビット線２２、２４、２６、２８に印加される。副ビット線２２、２４、２６、２８に接続されているメモリセル１２にアクセスする前、または、好ましくはアクセスしている間はいつでも、基準電位は、同一のセンスアンプに接続されている対応する主ビット線２1、２３、２５、２７に印加される。上記基準電圧は、通常、読み出し電圧Ｖｒｅａｄと陽極電圧ＶＰＬとの相加平均、または、他の任意の第１所定電位と第２所定電位との相加平均である。
【００２２】
主ビット線２１、２３、２５、２７に接続されている１または数個のメモリセル１２にアクセスするために、第１所定電位を副ビット線２２、２４に印加し、第２所定電位を副ビット線２６、２８に印加する。その後、コントローラ６１は、スイッチ５１、５３を閉じ、これによって、副ビット線対２２、２６をショートさせ、副ビット線対２４、２８をショートさせる。結果として、副ビット線２２、２４、２６、２８は、第１所定電位と第２所定電位との間、つまり、陽極電位ＶＰＬと読み出し電圧Ｖｒｅａｄとの間の、相加平均電位Ｖｍｅａｎに調整される。
【００２３】
上記基準電位を生成している間またはその後、複数のワード線３１、３２のそれぞれ１つのワード線は、それぞれのメモリセル１２の抵抗記憶素子を、主ビット線２１、２３、２５、２７に接続させるためにアクティブにされ、主ビット線２１、２３、２５、２７には、読み出し電圧Ｖｒｅａｄが印加される。
【００２４】
一実施形態では、読み出し電圧Ｖｒｅａｄが、主ビット線２１、２３、２５、２７に短時間印加される。この短時間の後、それぞれの主ビット線２１、２３、２５、２７における電圧は、それぞれの上記抵抗記憶素子の抵抗状態を示すセンス電圧となる。それぞれの上記抵抗記憶素子が低抵抗状態にある場合、上記センス電圧は、急速に陽極電圧ＶＰＬに降下する。それぞれの上記抵抗記憶素子が高抵抗状態にある場合、上記センス電圧は、ゆっくりと陽極電圧ＶＰＬに降下する。
【００２５】
それぞれの上記抵抗記憶素子内に記憶されたデータは、それぞれの主ビット線２１、２３、２５、２７および対応する副ビット線２２、２４、２６、２８に接続されている、各センスアンプ４１、４２、４３、４４を用いて、それぞれの主ビット線２１、２３、２５、２７における上記センス電圧と、対応する副ビット線２２、２４、２６、２８の相加平均電位Ｖｍｅａｎとを比較することによって読み出される。
【００２６】
副ビット線２２、２４、２６、２８に接続されている１または数個のメモリセル１２にアクセスするために、第１所定電位が主ビット線２１、２５に印加され、第２所定電位が主ビット線２３、２７に印加される。その後、コントローラ６１は、スイッチ５２、５４を閉じ、これによって、主ビット線対２１、２５をショートさせ、主ビット線対２３、２７をショートさせる。その結果、主ビット線２１、２３、２５、２７は、第１所定電位と第２所定電位との間、つまり陽極電位ＶＰＬと読み出し電圧Ｖｒｅａｄとの間の相加平均電位Ｖｍｅａｎに調整される。
【００２７】
上記基準電位を生成している間またはその後、複数のワード線３３、３４のそれぞれのワード線は、各メモリセル１２の抵抗記憶素子を、副ビット線２２、２４、２５、２８に接続させるためにアクティブにされ、副ビット線２２、２４、２６、２８には、読み出し電圧Ｖｒｅａｄが印加される。
【００２８】
一実施形態では、読み出し電圧Ｖｒｅａｄが、副ビット線２２、２４、２６、２８に短時間印加される。この短時間の後、各副ビット線２２、２４、２６、２８における電圧は、それぞれの上記抵抗記憶素子の抵抗状態を示すセンス電圧となる。それぞれの上記抵抗記憶素子が低抵抗状態である場合に、上記センス電圧は、急速に陽極電圧ＶＰＬに降下する。上記それぞれの抵抗記憶素子が高抵抗状態である場合、上記センス電圧は、ゆっくりと陽極電圧ＶＰＬに降下する。
【００２９】
上記それぞれの抵抗記憶素子内に記憶されたデータは、それぞれの副ビット線２２、２４、２６、２８と、対応する主ビット線２１、２３、２５、２７とに接続されているそれぞれのセンスアンプ４１、４２、４３、４４を用いて、それぞれの副ビット線２２、２４、２６、２８におけるセンス電圧と、対応する主ビット線２１、２３、２５、２７における相加平均電位Ｖｍｅａｎとを比較することによって読み出される。
【００３０】
上記したように、読み出し電圧Ｖｒｅａｄを、短い第１所定時間に、それぞれの上記ビット線に供給しても良い。後の短い第２所定時間、それぞれの上記抵抗記憶素子の記憶状態は、それぞれの上記ビット線と上記基準電位を印加している対応するビット線との間の電圧差または電位差を検知することによって検知される。ＣＢＲＡＭ技術では、高抵抗状態と低抵抗状態とにおける抵抗記憶素子の抵抗値は、数桁異なる。従って、上記第２所定時間が設定され、通常、上記センスアンプによって検知されたときの上記センス電圧は、読み出し電圧Ｖｒｅａｄとほぼ同値であるか（上記抵抗記憶素子が高抵抗状態である場合）、または、陽極電圧ＶＰＬとほぼ同値である（上記抵抗記憶素子が低抵抗状態である場合）値に設定される。
【００３１】
あるいは、それぞれのセンスアンプが、上記電位差を検知することによって、記憶されたデータを読み出している時、読み出し処理のために上記メモリセルに接続されているそれぞれのビット線は、読み出し電圧ソースにまだ接続された状態である。この場合、それぞれのアクティブワード線によってアクティブにされたメモリセルの抵抗記憶素子が、高抵抗状態である場合、読み出し電圧Ｖｒｅａｄは、それぞれの上記ビット線に保持される。それぞれのアクティブワード線によってアクティブにされたメモリセルの抵抗記憶素子が、低抵抗状態である場合、上記それぞれのビット線の電位は、陽極電圧ＶＰＬに引き寄せられる。この選択的な読み出し処理を行うために、内部抵抗は、低抵抗状態における上記抵抗記憶素子の抵抗レベルと、高抵抗状態における上記抵抗記憶素子の抵抗レベルとの間の適切なレベルを有する必要がある。
【００３２】
一実施形態では、上記ビット線に所定電位を印加することは、コントローラ６１によって、複数の制御線、複数のスイッチ、および、上記電位を印加している複数のソースを介して制御されている（これらの線、スイッチ、および、ソースは、図１に示していない）。選択的に、メモリ回路１０の他のサブ回路またはサブ装置によって、上記ビット線への所定電位の印加を制御してもよい。
【００３３】
図２は、図１に関連して、上記したメモリ回路を示す図である。上記した、副ビット線２２、２４、２６、２８に接続されているメモリセル１２へアクセスする場合の、上記ビット線間の容量結合を以下に説明する。読み出し電圧Ｖｒｅａｄが、主ビット線２１、２３に印加され、陽極電圧ＶＰＬが主ビット線２５、２７に印加される。スイッチ５２、５４が閉じている場合には、ビット線２１、２３の電位は、ＶｒｅａｄからＶｍｅａｎに下がる（矢印６６によって示した）一方、ビット線２５、２７の電位は、ＶＰＬから、Ｖｍｅａｎに上がる（矢印６７によって示した）。
【００３４】
ビット線２２は、２つのビット線２１とビット線２３との間に配置され、ビット線２２の電位は、ＶｒｅａｄからＶｍｅａｎまで下がる。ビット線２６は、２つのビット線２５、２７の間に配置され、ビット線２６の電位は、ＶＰＬからＶｍｅａｎまで上がっている。従って、ビット線２２の電位とビット線２６の電位とは、隣接するビット線２１、２３、２５、２７からの容量結合に影響を受ける。この影響は有害であって、将来のメモリ回路においても、マイクロ電子デバイスの小型化が進むために、問題となる。
【００３５】
図３は、本発明の第１実施形態に係るメモリ回路３１０を概略的に示す回路図である。複数のメモリセル１２が、互いに平行な複数のビット線２１、２２、２３、２４、２５、２６、２７、２８と、複数のワード線３１、３２、３３、３４との交差点において二次元アレイの状態に配置されている。各メモリセル１２は、円によって概略的に示されている。複数のセンスアンプ３４１、３４２、３４３、３４４が、ビット線２１、２２、２３、２４、２５、２６、２７、２８のうちの２つにそれぞれに接続され、各ビット線は、１つのセンスアンプに接続されている。
【００３６】
図１に関して上記したメモリ回路と同様に、図３に示したメモリ回路３１０は、複数のスイッチ３５１、３５２、３５３、および、３５４を含む。各スイッチ３５１、３５２、３５３、３５４は、それぞれのビット線対２２、２４；２６、２８；２１、２３；２５、２７に接続され、該それぞれのビット線対を切替可能にショートさせる。コントローラ３６１は、制御線３６３、３６４を介して、スイッチ３５１、３５２、３５３、３５４に動作可能なように接続されている。
【００３７】
各ビット線対２２、２４；２６、２８；２１、２３；２５、２７のビット線は、センスアンプ３４１、３４２、３４３、３４４のうちの２つの異なるセンスアンプに接続されている。例えば、スイッチ３５１に関しては、スイッチ３５１に接続されている第１ビット線２２は、センスアンプ３４１に接続され、スイッチ３５１に接続されている第２ビット線２４は、センスアンプ３４３に接続されている。図１に関連して上記したメモリ回路とは対照的に、図３に関連して上記したメモリ回路３１０では、スイッチ３５１に接続されているビット線対２２、２４に接続されているセンスアンプ３４１、３４３は、メモリセル１２のアレイの、異なる側（より具体的には反対側）またはエッジに配置されている。他のスイッチ３５２、３５３、３５４、および、それぞれのビット線対２６、２８；２１、２３；２５、２７、および、それぞれのセンスアンプ３４１、３４２、３４３、３４４の場合も同様に当てはまる。
【００３８】
図３に示したメモリ回路３１０の機能は、図１に示したメモリ回路の上記した機能とほぼ同一である。
【００３９】
図３に関連して上記した実施形態は、特に、図１に関連して上記したメモリ回路と比較した場合に、多数の利点を提供する。全てのビット線が、相加平均電位Ｖｍｅａｎと反対の電位差を有する、異なる所定電位に接続された２つのビット線間に、常に配置されていることは、明らかであろう。
【００４０】
例えば、ワード線３１に接続されている１または数個のメモリセル１２にアクセスする前、または、アクセスしている間、第１所定電位がビット線２２、２６に印加され、第２所定電位が、ビット線２４、２８に印加される。これによって、ビット線２３は、上記第１所定電位を有する１つのビット線（ビット線２２）と、第２所定電位を有する１つのビット線（ビット線２４）との間に配置される。ビット線２５は、上記第１所定電位を有する１つのビット線（ビット線２６）と、第２所定電位を有する１つのビット線（ビット線２４）との間に配置される。ビット線２７は、上記第１所定電位を有する１つのビット線（ビット線２６）と、第２所定電位を有する１つのビット線（ビット線２８）との間に配置される。
【００４１】
同様に、ワード線３３、３４のいずれか１つに接続されている１または数個のメモリセルへアクセスしようとする間に、上記第１所定電位が、ビット線２１、２５に印加され、第２所定電位が、ビット線２３、２７に印加される。従って、ビット線２２は、上記第１所定電位を有する１つのビット線（ビット線２１）と、上記第２所定電位を有する１つのビット線（ビット線２３）との間に配置されている。ビット線２４は、上記第１所定電位を有する１つのビット線（ビット線２５）と、上記第２所定電位を有する１つのビット線（ビット線２３）との間に配置されている。ビット線２６は、上記第１所定電位を有する１つのビット線（ビット線２５）と、上記第２所定電位を有する１つのビット線（ビット線２７）との間に配置されている。
【００４２】
この左右対称の配置、つまり、最も外側のビット線２１、２８も、異なる所定電位に接続されている２つの近隣ビット線または隣接ビット線間の各ビット線に配置されるようにする場合、追加ダミービット線（図２には示していない）を、上記アレイのエッジに配置する必要がある。選択的に、上記最も外側のビット線２１、２８のメモリセルには、データが記憶されない場合もある。
【００４３】
この左右対称の配置によって、任意のビット線への隣接ビット線の容量の影響が、互いに打ち消されることは、明らかである。複数の上記ビット線間の容量結合の正味効率は、０である。
【００４４】
図３に関連して上記したメモリ回路３１０のさらなる利点は、制御線３６３または制御線３６４のいずれか一方のみを、上記アレイの各側に設ければよいという点である。これによって、必要とされるチップ領域を減少させ、制御線３６３、３６４の設計を、比較的より単純化することができる。
【００４５】
図３に関連して上記したメモリ回路３１０のさらなる利点は、スイッチ３５１、３５２、３５３、３５４は、容易に配置可能であり、上記ビット線に容易に接続可能であり、この場合、さらなるビット線と交差させる必要はないという点である（例えば、図１に関連して上記したメモリ回路の、スイッチ５１およびビット線２５、スイッチ５２およびビット線２２、スイッチ５３およびビット線２７、スイッチ５４およびビット線２４、スイッチ５３およびビット線２７を比較した場合）。
【００４６】
図４は、本発明の第２実施形態によるメモリ回路４１０を概略的に示す回路図である。メモリ回路４１０は、互いに平行な複数のビット線２１、２２、２３、２４、２５、２６、２７、２８と、互いに平行な複数のワード線３１、３２、３３、３４との交差点においてアレイの状態に配置されている複数のメモリセル１２を含む。複数のセンスアンプ４４１、４４２、４４３、４４４は、それぞれビット線２１、２２、２３、２４、２５、２６、２７、２８のうちの２つに接続されている。各ビット線２１、２２、２３、２４、２５、２６、２７、２８は、センスアンプ４４１、４４２、４４３、４４４のうちの１つに接続されている。
【００４７】
複数のスイッチ４５１、４５２、４５３、４５４を、それぞれのビット線対２１、２２、２３、２４、２５、２６、２７、２８に切替可能に接続した状態に設けている。コントローラ４６１は、制御線４６３、４６４を介して、スイッチ４５１、４５２、４５３、４５４に制御可能に接続されている。図３に関連して上記したメモリ回路と同様に、複数のスイッチのうちの任意の１つのスイッチに接続されている２つのビット線は、上記アレイの反対側に配置されている２つのセンスアンプ４４１、４４２、４４３、４４４に接続されている。
【００４８】
図４に関連して上記したメモリ回路は、同一のセンスアンプ４４１、４４２、４４３、４４４に接続された複数のビット線は互いに直接隣接していないという点において、図３に関連して上記したメモリ装置と異なっている。むしろ、ビット線２１、２２、２３、２４、２５、２６、２７、２８は、選択的に、上記アレイの異なる側（より具体的には反対側）またはエッジに配置されているセンスアンプ４４１、４４２、４４３、４４４に接続されている。上記アレイの第１の側に配置されたセンスアンプ４４１、４４２に接続されている任意のビット線対２１、２３；２５、２７の間に、上記アレイの第２の側に配置されたセンスアンプ４４３、４４４に接続されたビット線２２、２６が配置されている。上記アレイの第２の側に配置されたセンスアンプ４４３、４４４に接続された任意のビット線対２２、２４；２６、２８の間に、上記アレイの第１の側に配置されたセンスアンプ４４１、４４２に接続されたビット線２３、２７が配置されている。
【００４９】
この特定の配列の結果として、および、図２に関連して上記したメモリ回路とのさらなる相違点として、各スイッチ４５１、４５２、４５３、４５４は、ビット線対（互いに直接隣接している２３、２４；２７、２８；２１、２２；２５、２６）に接続されている。
【００５０】
図４に示したメモリ回路４１０の機能は、図１および図３に関連して上記したメモリ回路の機能とほぼ同一である。特に、上記メモリセルの抵抗記憶状態を検出するための基準電位が、上記したような２つの所定電位の相加平均として生成される。
【００５１】
図４に関連して説明したメモリ回路４１０は、特に図１に関連して説明したメモリ回路と比較した場合に、多数の利点を提供する。特に、上記アレイの各側に、制御線４６３、４６４のいずれか一方のみを設ければよいという点である。これによって、必要とされるチップ領域を減少させ、制御線４６３、４６４の設計を単純化でき、このため、設計コストおよび製造コストを低減することができる。
【００５２】
さらなる利点として、スイッチ４５１、４５２、４５３、４５４と、ビット線２１、２２、２３、２４、２５、２６、２７、２８とを接続しているワイヤの交差点が存在しない点が挙げられる（図３に関連した説明参照）。
【００５３】
上記したように、図１〜図４は、回路を概略的に示す回路図である。特に、メモリセル１２の数と、ビット線２１、２２、２３、２４、２５、２６、２７、２８の数と、ワード線３１、３２、３３、３４の数とは、図１〜図４に示したものよりも、かなり多くてもよい（通常はかなり多い）。
【００５４】
本発明は、ＣＢＲＡＭ、および、抵抗記憶素子を有し、電位検知型センスアンプを有する他のメモリ回路にとって特に有効であるが、本発明は、他の種類のメモリ回路または他の記憶技術にも、それぞれ有効である。特に、本発明は、電荷検知型または電流検知型のセンスアンプを有するＣＢＲＡＭ、および、他の（ＣＢＲＡＭでない）メモリ回路の種類に有効である。上記他の（ＣＢＲＡＭでない）メモリ回路は、電位または電荷が、読み出し、書き込み、または、リフレッシュ処理の間に、差動アンプによって比較され、相加平均電位が基準電位として、および、相加平均電荷が基準電荷として、それぞれ用いられるメモリ回路である。
【００５５】
図５は、マイクロ電子デバイス７０を概略的に示す回路図である。マイクロ電子デバイス７０は、図３、図４、もしくは、同様に上記した代替方法または変更例のうちのいずれかに関連して上記したようなメモリ回路を含んでいる。さらに、マイクロ電子デバイス７０は、参照符号７２によって示した構造に概略的に要約して示した他の複数の回路を含んでいる。上記他の複数の回路は、ワード線３１、３２、３３、３４、センスアンプ５４１、５４２、５４３、５４４、およびコントローラ５６１に動作可能なように接続されている。さらに、マイクロ電子デバイス７０は、複数の入力および／または出力線７４を備えており、入力および／または出力線７４は、他の回路７２（および／またはメモリ回路５１０）に接続されている。
【００５６】
マイクロ電子デバイス７０は、メモリ回路５１０、もしくは、１または数個のメモリ回路５１０を有する他の任意のマイクロ電子デバイスによって設けられた、キャッシュメモリまたは他の内部メモリを有するプロセッサまたはマイクロコントローラであってもよい。
【００５７】
一実施形態では、マイクロ電子デバイス７０は、複数のメモリ回路５１０を有するメモリ装置である。各メモリ回路５１０は、メモリセルのアレイを含む。この場合、他の回路７２は、入力および出力アンプ、レジスタ、アドレスデコーダ等を概略的に示している。
【００５８】
あるいは、マイクロ電子デバイス７０は、モバイル通信システム（例えば、携帯電話）、または、モバイル情報技術システム（例えば手持ちサイズのコンピュータ、ノートブックコンピュータ、または、ラップトップコンピュータ）におけるアプリケーション、自動車のアプリケーション、または、他の任意のアプリケーションのために形成された内臓システムである。
【００５９】
図６は、本発明の他の実施形態による方法の概略的なフローチャートを示す図である。第１ステップ９１では、読み出し、書き込み、または、リフレッシュのために、１つのメモリセルに接続されている第１ビット線を選択する。この場合、上記第１ビット線は、第１センスアンプに接続されている。第２ステップ９２では、第１所定電位を、上記第１センスアンプに接続されている第２ビット線に印加する。一実施形態では、上記第２ビット線を、上記第１ビット線に隣接して配置する。つまり、上記第１ビット線および上記第２ビット線は、直接隣接しあっている。
【００６０】
第３ステップ９３では、第２所定電位を、第２センスアンプに接続されている第３ビット線に印加する。図３に関連して上記したメモリ回路を参照する場合、上記第３ビット線も、上記第１ビット線に隣接している。つまり、上記第１ビット線は、上記第２ビット線と上記第３ビット線との間に配置され、上記第２ビット線および上記第３ビット線は、上記第１ビット線に直接隣接している。図４に関連して上記したメモリ回路を参照する場合、上記第２センスアンプは、上記第１センスアンプが配置されている側の反対側の、メモリセルのアレイの側に配置されている。
【００６１】
第４ステップ９４では、上記第２ビット線と上記第３ビット線とをショートさせる。
【００６２】
第５ステップ９５では、上記第１ビット線に接続されているメモリセルのメモリ状態を、それぞれのワード線をアクティブにすることによって検知し、これによって、上記メモリセルの記憶素子を上記第１ビット線に接続する。このステップを、第４ステップ９４の後に行ってもよいが、第５ステップ９５を、第４ステップ９４と同時に、または、第２ステップ〜第４ステップ９２、９３、９４を行っている間に、同時に行うことが好ましい。
【００６３】
第６ステップ９６では、上記メモリセルに記憶されたデータは、上記第１ビット線と上記第２ビット線との電圧、または、上記第１ビット線と上記第２ビット線との電位を比較することによって読み出される。
【００６４】
上記した説明は、もっぱら、本発明の典型的な実施形態についての利点を記載したものである。従って、本明細書、請求項の範囲、および、図面に開示した特徴は、本発明の様々な実施形態を、個々に、および、組み合わせて、実施する場合に不可欠である。以上に説明した本明細書は、本発明の実施形態を示している。本発明の他のさらなる実施形態は、本発明の範囲から逸脱することなく行われ、本発明の範囲は、次の請求項の範囲によって定義されうる。
【図面の簡単な説明】
【００６５】
【図１】従来のメモリ回路を概略的に示す回路図である。
【図２】図１に示した従来のメモリ回路の他の回路を概略的に示す回路図である。
【図３】本発明の第１実施形態に係るメモリ回路を概略的に示す回路図である。
【図４】本発明の第２実施形態に係るメモリ回路を概略的に示す回路図である。
【図５】本発明の第３実施形態に係るメモリ回路を概略的に示す回路図である。
【図６】本発明の他の実施形態に係る方法を概略的に示すフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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