(57)【要約】【課題】本発明は、上述した実情に鑑みてなされたものであり、半導体結晶中に形成欠陥を形成して半導体装置の特性を調節するにあたって、半導体装置間のばらつきが少ない半導体装置群を量産する製造方法を提供する。【解決手段】不純物を導入した半導体領域と所定範囲Ｂ１に結晶欠陥を形成した結晶欠陥領域とを備えている半導体装置１０ａを製造する方法であって、半導体基板を熱処理することによって前記所定範囲に含まれている不純物の少なくとも一部を半導体基板外に排出する排出工程Ｓ２と、排出工程Ｓ２を実施した半導体基板に不純物を導入して半導体領域を形成する導入工程Ｓ４〜Ｓ１０と、排出工程Ｓ２を実施した半導体基板の前記所定範囲Ｂ１に荷電粒子を打ち込むことによって前記所定範囲Ｂ１に結晶欠陥を形成する打ち込み工程Ｓ１４を備えている。【選択図】図４
2008177296.tif 000002
【特許請求の範囲】
【請求項１】
ドーパント不純物を導入した半導体領域と所定範囲に結晶欠陥を形成した結晶欠陥領域とを備えている半導体装置を製造する方法であって、
半導体基板を熱処理することによって前記所定範囲に含まれている混入不純物の少なくとも一部を半導体基板外に排出する排出工程と、
排出工程を実施した半導体基板にドーパント不純物を導入して半導体領域を形成する導入工程と、
排出工程を実施した半導体基板の前記所定範囲に荷電粒子を打ち込むことによって前記所定範囲に結晶欠陥を形成する打ち込み工程と、
を備えている半導体装置の製造方法。
【請求項２】
ドーパント不純物を導入した半導体領域と所定範囲に結晶欠陥を形成した結晶欠陥領域とを備えている半導体装置を製造する方法であって、
半導体基板を熱処理することによって前記所定範囲に含まれている炭素と酸素の少なくとも一方の濃度を低下させる排出工程と、
排出工程を実施した半導体基板にドーパント不純物を導入して半導体領域を形成する導入工程と、
排出工程を実施した半導体基板の表面から前記所定範囲に打ち込まれるエネルギーで荷電粒子を打ち込むことによって前記所定範囲に結晶欠陥を形成する打ち込み工程と、
を備えている半導体装置の製造方法。
【請求項３】
所定範囲に結晶欠陥を形成した結晶欠陥領域を備えているＰＮダイオードを製造する方法であって、
半導体基板を熱処理することによって前記所定範囲に含まれている混入不純物の少なくとも一部を半導体基板外に排出する排出工程と、
排出工程を実施した半導体基板にドーパント不純物を導入して、前記所定範囲内にｐｎ接合を形成する導入工程と、
排出工程を実施した半導体基板の前記所定範囲に荷電粒子を打ち込むことによって前記所定範囲に結晶欠陥を形成する打ち込み工程と、
を備えているＰＮダイオードの製造方法。
【請求項４】
所定範囲に結晶欠陥を形成した結晶欠陥領域を備えているＩＧＢＴを製造する方法であって、
半導体基板を熱処理することによって前記所定範囲に含まれている混入不純物の少なくとも一部を半導体基板外に排出する排出工程と、
排出工程を実施した半導体基板の上面側からドーパント不純物を導入して、ボディ領域とエミッタ領域を形成する上面側導入工程と、
排出工程を実施した半導体基板の下面側からドーパント不純物を導入して、コレクタ領域を形成するにあたって、コレクタ領域とドリフト領域の界面が前記所定範囲に含まれるようにコレクタ領域を形成する下面側導入工程と、
排出工程を実施した半導体基板の前記所定範囲に荷電粒子を打ち込むことによって前記所定範囲に結晶欠陥を形成する打ち込み工程と、
を備えているＩＧＢＴの製造方法。
【請求項５】
所定範囲に結晶欠陥を形成した結晶欠陥領域を備えているＰＮダイオードを製造する方法であって、
半導体基板上にエピタキシャル層を成長させる結晶成長工程と、
エピタキシャル層の表面からエピタキシャル層内に留まるエネルギーで荷電粒子を打ち込むことによってエピタキシャル層内の前記所定範囲に結晶欠陥を形成する打ち込み工程と、
を備えているＰＮダイオードの製造方法。
【請求項６】
所定範囲に結晶欠陥を形成した結晶欠陥領域を備えているＩＧＢＴを製造する方法であって、
半導体基板を熱処理することによって半導体基板の表面部分に含まれている混入不純物の少なくとも一部を半導体基板外に排出する排出工程と、
排出工程を実施した半導体基板上にエピタキシャル層を成長させる結晶成長工程と、
エピタキシャル層の表面からエピタキシャル層内に留まるエネルギーで荷電粒子を打ち込むことによってエピタキシャル層内の前記所定範囲に結晶欠陥を形成する打ち込み工程と、
を備えているＩＧＢＴの製造方法。
【請求項７】
所定範囲に荷電粒子を打ち込んで形成した結晶欠陥領域を備えている半導体装置であって、
炭素と酸素の少なくとも一方の濃度が半導体基板の表面に接近するのにつれて減少する濃度プロファイルが形成されており、
荷電粒子を打ち込んで形成した結晶欠陥の実質的な全部が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に存在していることを特徴とする半導体装置。
【請求項８】
アノード領域と、アノード領域と接しているドリフト領域と、ドリフト領域と接しているカソード領域を備えており、ドリフト領域のドーパント不純物濃度はアノード領域とカソード領域のドーパント不純物濃度よりも低く、所定範囲に荷電粒子を打ち込んで形成した結晶欠陥領域を備えているＰＮダイオードであって、
炭素と酸素の少なくとも一方の濃度が半導体基板の表面に接近するのにつれて減少する濃度プロファイルが形成されており、
ｐｎ接合が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に形成されており、
荷電粒子を打ち込んで形成した結晶欠陥の実質的な全部が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に存在していることを特徴とするＰＮダイオード。
【請求項９】
アノード領域と、アノード領域と接しているドリフト領域と、ドリフト領域と接しているカソード領域を備えており、ドリフト領域のドーパント不純物濃度はアノード領域とカソード領域のドーパント不純物濃度よりも低く、所定範囲に荷電粒子を打ち込んで形成した結晶欠陥領域を備えているＰＮダイオードであって、
半導体基板と、
半導体基板上に形成されており、炭素と酸素の少なくとも一方の濃度が半導体基板における濃度よりも低い半導体層を有しており、
荷電粒子を打ち込んで形成した結晶欠陥領域のうち結晶欠陥の濃度が最も高い領域が、半導体層内に存在していることを特徴とするＰＮダイオード。
【請求項１０】
アノード領域とドリフト領域の界面が、半導体層内に形成されていることを特徴とする請求項９に記載のＰＮダイオード。
【請求項１１】
所定範囲に荷電粒子を打ち込んで形成した結晶欠陥領域を備えているＩＧＢＴであって、
第１導電型のコレクタ領域と、
コレクタ領域に接している第２導電型のドリフト領域と、
ドリフト領域に接している第１導電型のボディ領域と、
ボディ領域によってドリフト領域から離間されている第２導電型のエミッタ領域と、
エミッタ領域とドリフト領域を離間させているボディ領域に絶縁膜を介して対向しているゲート電極を備えており、
炭素と酸素の少なくとも一方の濃度がコレクタ領域側の半導体基板の表面に接近するのにつれて減少する濃度プロファイルが形成されており、
コレクタ領域とドリフト領域の界面が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に形成されており、
荷電粒子を打ち込んで形成した結晶欠陥の実質的な全部が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に存在していることを特徴とするＩＧＢＴ。
【請求項１２】
所定範囲に荷電粒子を打ち込んで形成した結晶欠陥領域を備えているＩＧＢＴであって、
第１導電型のコレクタ領域と、
コレクタ領域に接している第２導電型のドリフト領域と、
ドリフト領域に接している第１導電型のボディ領域と、
ボディ領域によってドリフト領域から離間されている第２導電型のエミッタ領域と、
エミッタ領域とドリフト領域を離間させているボディ領域に絶縁膜を介して対向しているゲート電極を備えており、
コレクタ領域とドリフト領域内には、炭素と酸素の少なくとも一方の濃度が、コレクタ領域側からドリフト領域側に向かうのにつれて減少して略一定値に収束する濃度プロファイルが形成されており、
荷電粒子を打ち込んで形成した結晶欠陥領域のうち結晶欠陥の濃度が最も高い領域が、ドリフト領域内の炭素と酸素の少なくとも一方の濃度が略一定値に収束している範囲内に存在していることを特徴とするＩＧＢＴ。
【請求項１３】
ドリフト領域のうちコレクタ領域と接する領域に、その領域外のドリフト領域よりも第２導電型の不純物の濃度が高いバッファ領域が形成されていることを特徴とする請求項１１又は１２に記載のＩＧＢＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。特に、結晶欠陥を意図的に形成することによって、キャリアのライフタイムを調整した半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置のキャリア（電子と正孔）のライフタイムを制御する技術が知られている。例えば、特許文献１には、プロトンを打ち込むことによって、ｐｎ接合界面の近傍に結晶欠陥を形成したＰＮダイオードが開示されている。結晶欠陥は、キャリアの再結合中心として働く。したがって、ＰＮダイオード中に結晶欠陥を形成すると、キャリアのライフタイムが短くなる。ＰＮダイオード中に形成する結晶欠陥の量を制御することによって、ＰＮダイオードのターンオフ後に現れる逆回復時にＰＮダイオードを流れる電流の時間に対する変化パターンを制御することができる。
また、バイポーラトランジスタであるＩＧＢＴ（Insulated Gate Bipolar Transistor）においても、荷電粒子を打ち込むことによってドリフト領域内に結晶欠陥を形成し、それによってターンオフ時間を短縮化する技術が知られている。
上記に例示したように、半導体装置（例えば、ＰＮダイオードやＩＧＢＴ等）を構成する半導体結晶中に意図的に結晶欠陥を形成することによって、半導体装置の特性を調節する技術が知られている。
なお半導体結晶中には、結晶の成長時（結晶のインゴットの製造時）等に意図せずに形成された結晶欠陥が存在している。意図せず形成された結晶欠陥と、荷電粒子等を打ち込むことによって意図的に形成した結晶欠陥とを区別するため、以下の説明では、意図的に形成した結晶欠陥のことを形成欠陥という。
【０００３】
【特許文献１】特開平８−１０２５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置を構成する半導体結晶中には、意図的に導入した不純物と、結晶の成長時等に意図せずに混入した不純物が含まれている。両者を区別するために、以下の説明では、前者の不純物をドーパント不純物といい、後者の不純物を混入不純物という。
混入不純物が含まれている半導体結晶中に荷電粒子を打ち込むと、概して２種類の形成欠陥が形成される。すなわち、半導体結晶中の格子点（サイト）に原子が存在しない空孔型の欠陥と、半導体結晶中の混入不純物により形成される格子間型の欠陥が形成される。
例えば、炭素と酸素が混入しているシリコンの結晶中に荷電粒子を打ち込むと、以下の反応が起こる。まず、荷電粒子の打ち込みにより、格子点に存在していたシリコンが格子間位置にはじき出され、格子点に空孔が形成される。これによって、結晶中に多数の空孔型欠陥と格子間シリコンが生成される。生成された空孔型の欠陥は、他の空孔型の欠陥と所定の位置関係をとると安定な状態となる。これにより、２つの空孔型の欠陥により構成されるＶＶ欠陥が形成される。また、格子間位置にはじき出されたシリコンは、結晶中の格子点に存在していた炭素と位置が入れ替わる。すなわち、格子点にあった炭素が格子間位置に移動し、格子間位置にあったシリコンが格子点に移動する。格子間位置にはじき出された炭素は、結晶中の格子間位置に存在している酸素と所定の位置関係をとると安定な状態となる。これにより、格子間位置の炭素と格子間位置の酸素によって構成されるＣｉＯｉ欠陥が形成される。
【０００５】
このように、半導体結晶中に荷電粒子を打ち込むと、空孔による欠陥（シリコンの場合にはＶＶ欠陥）と、混入不純物による欠陥（シリコンの場合にはＣｉＯｉ欠陥）が形成される。これらの欠陥は、何れもキャリアの再結合中心として働く。したがって、空孔による欠陥と混入不純物による欠陥を半導体結晶中に形成することで、キャリアのライフタイムを変化させることができる。すなわち、空孔による欠陥と混入不純物による欠陥の形成量を適切に制御することで、半導体装置の特性を適切な特性に調節することができる。
【０００６】
荷電粒子を打ち込む際に半導体結晶中に形成される空孔による欠陥の量は、打ち込む荷電粒子の量によって制御することができる。一方、混入不純物による欠陥の量は、荷電粒子を打ち込む対象である半導体結晶中の混入不純物の量によっても左右される。すなわち、混入不純物の濃度が高い半導体結晶では混入不純物による欠陥が形成され易く、混入不純物の濃度が低い半導体結晶では混入不純物による欠陥が形成され難い。半導体結晶中の混入不純物の濃度は、半導体結晶のインゴット毎に大きくばらつく。同一インゴットでも、部位によって混入不純物の濃度がばらつく。したがって、荷電粒子を打ち込むことで形成される混入不純物による欠陥の形成量は、半導体基板毎に大きくばらつく。この結果、半導体結晶中に形成される形成欠陥の量（空孔による欠陥と混入不純物による欠陥の総量）も、半導体基板毎にばらつくこととなる。形成欠陥の量がばらつくと、製造した半導体装置の特性がばらついてしまう。従来の技術では、製造した半導体装置の特性のばらつきが大きいという問題があった。
【０００７】
本発明は、上述した実情に鑑みてなされたものであり、半導体結晶中に形成欠陥を形成して半導体装置の特性を調節するにあたって、半導体装置間のばらつきが少ない半導体装置群を量産する製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の製造方法では、ドーパント不純物を導入した半導体領域と所定範囲に結晶欠陥を形成した結晶欠陥領域を備えている半導体装置を製造する。この製造方法は、半導体基板を熱処理することによって前記所定範囲（結晶欠陥領域を形成する範囲）に含まれている混入不純物の少なくとも一部を半導体基板外に排出する排出工程と、排出工程を実施した半導体基板にドーパント不純物を導入して半導体領域を形成する導入工程と、排出工程を実施した半導体基板の前記所定範囲に荷電粒子を打ち込むことによってその範囲に結晶欠陥（すなわち形成欠陥）を形成する打ち込み工程を備えている。
なお、上述したように、本発明において「ドーパント不純物」とは半導体結晶中に意図的に導入した不純物を意味し、「混入不純物」とは半導体結晶中に意図せずに混入した不純物を意味する。
この製造方法では、不純物を導入する工程と荷電粒子を打ち込む工程を実施する前に、排出工程を実施する。排出工程では、半導体基板を熱処理する。半導体基板を熱処理すると、熱拡散によって半導体基板に含まれている不純物（混入不純物）の少なくとも一部が半導体基板外に排出され、混入不純物の濃度が低下する。排出工程の実施後に、結晶欠陥を形成する工程を実施する。結晶欠陥を形成する工程では、荷電粒子を打ち込む。このとき、排出工程で混入不純物の濃度が低下した範囲に荷電粒子を打ち込む。混入不純物の濃度が低下した範囲に荷電粒子を打ち込むと、混入不純物による形成欠陥が形成され難い。すなわち、この製造方法によると、形成される結晶欠陥（形成欠陥）の大部分が空孔型の欠陥となる。上述したように、空孔型の欠陥の形成量は、荷電粒子を打ち込む量によって正確に制御することができる。したがって、この製造方法によれば、半導体基板に含まれていた混入不純物の濃度のばらつきにもかかわらず、形成される結晶欠陥（形成欠陥）の量を安定化することができる。半導体装置毎の特性のばらつきが少ない半導体装置群を量産することができる。
ドーパント不純物を導入する工程と、荷電粒子を打ち込む工程の前後関係は制約されない。前者を先に実施すれば、荷電粒子を打ち込む工程を実行する際にドーパント不純物が存在しているが、ドーパント不純物の導入量はコントロールされており、半導体基板毎にばらつくことが少ない。また、ドーパント不純物は結晶欠陥の形成にあまり関与しない。
【０００９】
本発明は、上記の課題を解決することができる第２の製造方法をも提供する。この製造方法は、半導体基板を熱処理することによって結晶欠陥領域を形成する範囲に含まれている炭素と酸素の少なくとも一方の濃度を低下させる排出工程と、排出工程を実施した半導体基板にドーパント不純物を導入して半導体領域を形成する導入工程と、排出工程を実施した半導体基板の表面から前記所定範囲に打ち込まれるエネルギーで荷電粒子を打ち込むことによって前記所定範囲に結晶欠陥を形成する打ち込み工程を備えている。
排出工程では、半導体基板を熱処理することによって結晶欠陥領域を形成する範囲に含まれている炭素と酸素の少なくとも一方の濃度を低下させる。排出工程の実施後に、結晶欠陥形成工程を実施する。このとき、結晶欠陥領域を形成する範囲では、炭素と酸素の少なくとも一方の濃度が低下している。炭素と酸素と少なくとも一方の濃度が低下していると、炭素と酸素が組み合わさって形成されるＣｉＯｉ欠陥が形成され難い。したがって、この製造方法によると、荷電粒子の打ち込み工程で形成される形成欠陥の多くが空孔型の欠陥となる。この製造方法によっても、形成欠陥の量を正確に制御することができ、ばらつきの少ない半導体装置群を量産することができる。
【００１０】
本発明は、所定範囲に結晶欠陥を形成した結晶欠陥領域を備えているＰＮダイオードを製造する方法をも提供する。この製造方法は、半導体基板を熱処理することによって前記所定範囲に含まれている混入不純物の少なくとも一部を半導体基板外に排出する排出工程と、排出工程を実施した半導体基板にドーパント不純物を導入して、前記所定範囲内にｐｎ接合を形成する導入工程と、排出工程を実施した半導体基板の前記所定範囲に荷電粒子を打ち込むことによって前記所定範囲に結晶欠陥を形成する打ち込み工程を備えている。
この製造方法によれば、形成欠陥の量を正確に制御することができ、ばらつきの少ないＰＮダイオード群を量産することができる。
【００１１】
本発明は、所定範囲に結晶欠陥を形成した結晶欠陥領域を備えているＩＧＢＴを製造する方法をも提供する。この製造方法は、半導体基板を熱処理することによって前記所定範囲に含まれている混入不純物の少なくとも一部を半導体基板外に排出する排出工程と、排出工程を実施した半導体基板の上面側からドーパント不純物を導入して、ボディ領域とエミッタ領域を形成する上面側導入工程と、排出工程を実施した半導体基板の下面側からドーパント不純物を導入して、コレクタ領域を形成するにあたって、コレクタ領域とドリフト領域の界面が前記所定範囲に含まれるようにコレクタ領域を形成する下面側導入工程と、排出工程を実施した半導体基板の前記所定範囲に荷電粒子を打ち込むことによって前記所定範囲に結晶欠陥を形成する打ち込み工程を備えている。
この製造方法によれば、形成欠陥の量を正確に制御することができ、ばらつきの少ないＩＧＢＴ群を量産することができる。
【００１２】
本発明は、更なるＰＮダイオードの製造方法をも提供する。この製造方法は、半導体基板上にエピタキシャル層を成長させる結晶成長工程と、エピタキシャル層の表面からエピタキシャル層内に留まるエネルギーで荷電粒子を打ち込むことによってエピタキシャル層内の前記所定範囲に結晶欠陥を形成する打ち込み工程を備えている。
この製造方法によっても、ばらつきの少ないＰＮダイオード群を量産することができる。
【００１３】
本発明は、更なるＩＧＢＴの製造方法をも提供する。この製造方法は、半導体基板を熱処理することによって半導体基板の表面部分に含まれている混入不純物の少なくとも一部を半導体基板外に排出する排出工程と、排出工程を実施した半導体基板上にエピタキシャル層を成長させる結晶成長工程と、エピタキシャル層の表面からエピタキシャル層内に留まるエネルギーで荷電粒子を打ち込むことによってエピタキシャル層内の前記所定範囲に結晶欠陥を形成する打ち込み工程を備えている。
この製造方法によっても、ばらつきの少ないＩＧＢＴ群を量産することができる。
【００１４】
本発明は、新規な半導体装置をも提供する。この半導体装置は、荷電粒子を打ち込んで形成した結晶欠陥領域を備えている。この半導体装置は、炭素と酸素の少なくとも一方の濃度が半導体基板の表面に接近するのにつれて減少する濃度プロファイルを備えており、荷電粒子を打ち込んで形成した結晶欠陥の実質的な全部が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に存在していることを特徴とする。
「結晶欠陥の実質的な全部が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に存在している」とは、具体的には、「結晶欠陥（形成欠陥）のうち９９．７％以上が前記範囲内に存在している」ことを意味する。半導体基板の目標位置（深さ）に荷電粒子を打ち込むと、形成欠陥はその目標位置（深さ）を中心とした正規分布にしたがって存在することとなる。したがって、前記範囲内に目標位置（深さ）を設定して荷電粒子を打ち込むと、形成欠陥の一部が前記範囲外に分布することがある。しかしながら、９９．７％以上の形成欠陥が前記範囲内に存在していれば、前記範囲外に存在する０．３％未満の形成欠陥が半導体装置の特性に与える影響は無視できる。したがって、形成欠陥の９９．７％が前記範囲内に存在していれば、形成欠陥の実質的な全部が前記範囲内に存在しているとしてよい。ばらつきの少ない半導体装置群が提供される。
なお、「炭素と酸素の少なくとも一方の濃度が減少している範囲」とは、炭素（または酸素）の濃度プロファイルが半導体基板の表面に接近するのにつれて減少する傾きを有している範囲を意味する。
【００１５】
本発明は、新規なＰＮダイオードをも提供する。このＰＮダイオードは、アノード領域と、アノード領域と接しているドリフト領域と、ドリフト領域と接しているカソード領域を備えており、ドリフト領域のドーパント不純物濃度はアノード領域とカソード領域のドーパント不純物濃度よりも低く、所定範囲に荷電粒子を打ち込んで形成した結晶欠陥領域を備えている。そして、炭素と酸素の少なくとも一方の濃度が半導体基板の表面に接近するのにつれて減少する濃度プロファイルが形成されており、ｐｎ接合が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に形成されており、荷電粒子を打ち込んで形成した結晶欠陥の実質的な全部が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に存在していることを特徴とする。
このＰＮダイオードでは、荷電粒子を打ち込んで形成した結晶欠陥の実質的な全部が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に存在している。したがって、ばらつきの少ないＰＮダイオード群が提供される。
【００１６】
本発明は、更なるＰＮダイオードをも提供する。このＰＮダイオードは、アノード領域と、アノード領域と接しているドリフト領域と、ドリフト領域と接しているカソード領域を備えており、ドリフト領域のドーパント不純物濃度はアノード領域とカソード領域のドーパント不純物濃度よりも低く、所定範囲に荷電粒子を打ち込んで形成した結晶欠陥領域を備えている。そして、半導体基板と、半導体基板上に形成されており、炭素と酸素の少なくとも一方の濃度が半導体基板における濃度よりも低い半導体層を有しており、荷電粒子を打ち込んで形成した結晶欠陥領域のうち結晶欠陥の濃度が最も高い領域が、半導体層内に存在していることを特徴とする。
このＰＮダイオードでは、荷電粒子を打ち込んで形成した結晶欠陥領域のうち結晶欠陥の濃度が最も高い領域が、半導体層内に存在している。したがって、ばらつきの少ないＰＮダイオード群が提供される。
【００１７】
本発明は、新規なＩＧＢＴをも提供する。このＩＧＢＴは、第１導電型のコレクタ領域と、コレクタ領域に接している第２導電型のドリフト領域と、ドリフト領域に接している第１導電型のボディ領域と、ボディ領域によってドリフト領域から離間されている第２導電型のエミッタ領域と、エミッタ領域とドリフト領域を離間させているボディ領域に絶縁膜を介して対向しているゲート電極を備えている。そして、炭素と酸素の少なくとも一方の濃度がコレクタ領域側の半導体基板の表面に接近するのにつれて減少する濃度プロファイルが形成されており、コレクタ領域とドリフト領域の界面が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に形成されており、荷電粒子を打ち込んで形成した結晶欠陥の実質的な全部が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に存在していることを特徴とする。
このＩＧＢＴでは、荷電粒子を打ち込んで形成した結晶欠陥の実質的な全部が、炭素と酸素の少なくとも一方の濃度が減少している範囲内に存在している。したがって、ばらつきの少ないＩＧＢＴ群が提供される。
【００１８】
本発明は、更なるＩＧＢＴをも提供する。このＩＧＢＴは、第１導電型のコレクタ領域と、コレクタ領域に接している第２導電型のドリフト領域と、ドリフト領域に接している第１導電型のボディ領域と、ボディ領域によってドリフト領域から離間されている第２導電型のエミッタ領域と、エミッタ領域とドリフト領域を離間させているボディ領域に絶縁膜を介して対向しているゲート電極を備えている。そして、コレクタ領域とドリフト領域内には、炭素と酸素の少なくとも一方の濃度が、コレクタ領域側からドリフト領域側に向かうのにつれて減少して略一定値に収束する濃度プロファイルが形成されており、荷電粒子を打ち込んで形成した結晶欠陥領域のうち結晶欠陥の濃度が最も高い領域が、ドリフト領域内の炭素と酸素の少なくとも一方の濃度が略一定値に収束している範囲内に存在していることを特徴とする。
このＩＧＢＴでは、荷電粒子を打ち込んで形成した結晶欠陥領域のうち結晶欠陥の濃度が最も高い領域が、ドリフト領域内の炭素と酸素の少なくとも一方の濃度が略一定値に収束している範囲内に存在している。したがって、ばらつきの少ないＩＧＢＴ群が提供される。
【００１９】
上記のバイポーラトランジスタの場合、ドリフト領域のうちコレクタ領域と接する領域に、その領域外のドリフト領域よりも第２導電型の不純物の濃度が高いバッファ領域が形成されていることが好ましい。
このような構成によれば、ＩＧＢＴの耐圧特性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
下記に詳細に説明する実施例の主要な特徴を最初に列記する。
（特徴１）荷電粒子を打ち込んで形成した結晶欠陥を含んでいるバイポーラ型の半導体装置であって、半導体基板の少なくとも一部に炭素濃度が、７×１０１４ａｔｏｍｓ／ｃｍ３以下であるという条件と、酸素濃度が、７×１０１７ａｔｏｍｓ／ｃｍ３以下であるという条件の少なくとも一方を満たす範囲が形成されており、荷電粒子を打ち込んで形成した結晶欠陥の実質的な全部が、前記範囲内に存在している。
【実施例】
【００２１】
（第１実施例）
本発明の第１実施例に係る半導体装置及びその製造方法について図面を参照しながら説明する。図１は、第１実施例のＰＮダイオード１０ａの概略構成を示している。
図示するように、ＰＮダイオード１０ａは、半導体基板１２と、半導体基板１２の上面１２ａに形成されたアノード電極２０と、下面１２ｂに形成されたカソード電極２２により構成されている。半導体基板１２は、主にシリコンからなっている。半導体基板１２の、上面１２ａ側には、ｐ型不純物（本実施例ではボロン）を含有するｐ型拡散層（アノード領域：ｐ＋層）１４が形成されている。ｐ型拡散層１４は、アノード電極２０とオーミック接触している。ｐ型拡散層１４の下面１２ｂ側には、ｎ型不純物（本実施例ではリン）を含有するｎ型ドリフト層（ｎ−層）１６が形成されている。ｐ型拡散層１４とｎ型ドリフト層１６の界面がｐｎ接合界面３０となっている。ｎ型ドリフト層１６の下面１２ｂ側には、ｎ型不純物を高濃度に含有するｎ型拡散層（カソード領域：ｎ＋層）１８が形成されている。ｎ型拡散層１８は、カソード電極２２とオーミック接触している。
【００２２】
また、半導体基板１２の結晶中には、ｎ型及びｐ型のドーパント不純物の他に、炭素及び酸素が不純物として混入している。炭素及び酸素は、半導体基板１２の素材であるシリコンウエハを製造する際に、結晶中に意図せずに混入する不純物である。
図２（ａ）は、半導体基板１２中の厚み方向（図１の矢印Ｖ１の方向）における炭素の濃度Ｎ１及び酸素の濃度Ｎ２の分布を示している。すなわち、図２（ａ）の横軸は、半導体基板１２ａの厚み方向の位置（深さ）を示しており、原点は半導体基板１２の上面１２ａの位置、横軸の右端は半導体基板１２の下面１２ｂの位置を示している。カーブＤ１は炭素の濃度分布（濃度プロファイル）を示しており、そのスケールは左側の縦軸に示されている。カーブＤ２は酸素の濃度分布を示しており、そのスケールは右側の縦軸に示されている。図示するように、半導体基板１２の厚み方向の中間部近傍では、炭素及び酸素の濃度は略一定（本実施例では、炭素は約１×１０１５ａｔｏｍｓ／ｃｍ３、酸素は約１×１０１８ａｔｏｍｓ／ｃｍ３）である。半導体基板１２の上面１２ａ側では、上面１２ａに向かうにしたがって炭素及び酸素の濃度が低下している。また、半導体基板１２の下面１２ｂ側では、下面１２ｂに向かうにしたがって炭素及び酸素の濃度が低下している。本実施例では、炭素と酸素の少なくとも一方の濃度が、半導体表面（上面１２ａまたは下面１２ｂ）に接近するのにつれて減少している領域を低濃度化フィールドという。すなわち、濃度分布（プロファイル）が半導体表面に接近するのにつれて減少する傾きを有している領域を低濃度化フィールドという。したがって、位置Ａ１よりも上面１２ａ側の領域は低濃度化フィールドＢ１であり、位置Ａ２よりも下面１２ｂ側の領域は低濃度化フィールドＢ２である。また、図２の位置Ａ３は、ＰＮダイオード１０ａのｐｎ接合界面３０の位置を示している。図示するように、ｐｎ接合界面３０（位置Ａ３）は、低濃度化フィールドＢ１内に位置している。
【００２３】
低濃度化フィールドＢ１には、製造工程で意図的に形成された結晶欠陥（以下では、形成欠陥という）が多数存在している。後述するが、これらの形成欠陥は、ヘリウムイオンを半導体基板１２中に打ち込むことにより形成される。ヘリウムイオンを打ち込むことによりシリコンの結晶中に形成される形成欠陥には、概して２種類の欠陥がある。
第１の欠陥は、ＣｉＯｉ欠陥である。ＣｉＯｉ欠陥は、結晶中の格子間位置に存在する炭素（以下では、格子間炭素Ｃｉという）と、格子間位置に存在する酸素（以下では、格子間酸素Ｏｉという）によって構成される。格子間炭素Ｃｉと格子間酸素Ｏｉが特定の位置関係となっているとＣｉＯｉ欠陥となる。ＣｉＯｉ欠陥は、キャリアの再結合中心となる性質を有する。また、ＣｉＯｉ欠陥は、結晶中でホールをトラップする性質を有する。
第２の欠陥は、ＶＶ欠陥である。ＶＶ欠陥は、結晶中の格子点（サイト）の空孔により構成される。２つの空孔が特定の位置関係となっているとＶＶ欠陥となる。ＶＶ欠陥は、キャリアの再結合中心となる性質を有する。ＶＶ欠陥は、半導体基板１２中の電子をトラップし、ホールをトラップしない性質を有する。
本実施例のＰＮダイオード１０ａでは、形成欠陥が低濃度化フィールドＢ１内に形成されているので、形成欠陥の大部分は、ＶＶ欠陥である。
【００２４】
図２（ｂ）は、ＰＮダイオード１０ａの半導体基板１２中の形成欠陥（大部分はＶＶ欠陥）の量Ｒ１の分布を示している。横軸は、半導体基板１２の厚さ方向の位置を示しており、図２（ａ）の横軸に対応している。図示するように、半導体基板１２の低濃度化フィールドＢ１に、全ての形成欠陥が存在している。また、これら全ての形成欠陥は、低濃度化フィールドＢ１のうち、炭素の濃度が、７×１０１４ａｔｏｍｓ／ｃｍ３以下であり、かつ、酸素の濃度が、７×１０１７ａｔｏｍｓ／ｃｍ３以下である範囲Ｂ３に存在している。また、範囲Ｂ３のうち、ｎ型ドリフト層１６（図２（ｂ）の位置Ａ３より右側）内に多くの形成欠陥が存在している。半導体基板１２に形成されている形成欠陥の量は、製造時に適切な量に調整されている。
【００２５】
一般に、半導体基板１２中に存在している形成欠陥の量は、ＰＮダイオードの特性に影響を与える。図３は、ＰＮダイオード１０ａと同じ構造であり、形成欠陥の量が異なる２つのＰＮダイオードのターンオフ時の特性を示している。より詳細には、アノード電極−カソード電極間に所定の電圧（順方向電圧）を印加しておき、時刻ｔ０において所定の逆方向電圧を印加したときに、ＰＮダイオードを流れる電流Ｉ１の時間ｔに対する変化パターンを示している。図３のグラフＣ１は低濃度化フィールドＢ１に存在する形成欠陥の量が多いＰＮダイオードの特性を示しており、グラフＣ２は低濃度化フィールドＢ１に存在する形成欠陥の量が少ないＰＮダイオードの特性を示している。
【００２６】
図３に示すように、何れのＰＮダイオードも、順方向電圧を印加されている間は、順方向に電流ＩＦが流れる。時刻ｔ０においてＰＮダイオードに逆方向電圧が印加されると、電流Ｉ１は減少し、その後は逆電流が流れる。逆電流は、一旦増大した後に、半導体基板１２中に残留しているキャリアの減少に伴って減少する。その後、逆電流はゼロとなる。
【００２７】
図３から分かるように、形成欠陥の量によって逆電流の変化特性は影響を受ける。上述したように、形成欠陥はキャリアの再結合中心となる。したがって、形成欠陥の量が多いとキャリアが再結合して消滅しやすい。一方、形成欠陥の量が少ないと、キャリアが再結合し難い。したがって、図２のグラフＣ２に示すように、形成欠陥の量が少ないＰＮダイオードは、逆電流が減衰し難い。
ＰＮダイオードの特性は、逆電流のピーク値が低く、逆電流回復時の電流変化率が小さいことが好ましい。逆電流のピーク値が低いと、ＰＮダイオードのターンオフ時の損失を低減させることができる。逆電流回復時の電流変化率が小さいと、その電流変化率と寄生インダクタンスの影響によってｐｎ接合界面３０に印加されるサージ電圧を低減させることができる。本実施例のＰＮダイオード１０ａは、製造時に適切な量の形成欠陥が形成されている。したがって、逆電流のピーク値は適切な値に抑えられており、逆電流回復時の電流変化率も適切な変化率となっている。したがって、逆電流による損失がそれほど大きくならず、逆電流回復時にｐｎ接合界面３０に過大なサージ電圧が印加されることも抑制されている。
【００２８】
上述したように、形成欠陥には、ＣｉＯｉ欠陥とＶＶ欠陥の２種類の欠陥がある。ＣｉＯｉ欠陥は、ホールをトラップする性質を有している。ＰＮダイオードのｐｎ接合界面３０の近傍にＣｉＯｉ欠陥が存在していると、順方向に電流が流れるときに、ＣｉＯｉ欠陥によってホールがトラップされる。したがって、ｐｎ接合界面３０の近傍に多数のホールが存在する状態となる。この状態において、ＰＮダイオードに印加する電圧をオフすると、上述したようにｐｎ接合界面３０に逆電圧が印加される。ｐｎ接合界面３０に逆電圧が印加されると、空乏層がｐｎ接合界面３０からアノード電極側及びカソード電極側に向かって広がろうとする。しかし、空乏層の広がりは、ｐｎ接合界面３０の近傍でＣｉＯｉ欠陥によりトラップされているホールによって抑制されてしまう。すると、ｐｎ接合界面３０の近傍に強い電界集中が発生し、アバランシェ降伏が生じやすい。すなわち、ＣｉＯｉ欠陥が多数存在しているＰＮダイオードは、アバランシェ耐圧が低いという欠点がある。
第１実施例のＰＮダイオード１０ａでは、低濃度化フィールドＢ１に形成欠陥が形成されており、それらの形成欠陥の大部分がＶＶ欠陥である。すなわち、ＣｉＯｉ欠陥が非常に少ない。したがって、ＰＮダイオード１０ａは、ターンオフ時にアバランシェ降伏し難い。
【００２９】
次に、ＰＮダイオード１０ａの製造方法について、図４のフローチャートに基づいて説明する。ＰＮダイオード１０ａは、ｎ型シリコンからなるシリコンウエハから製造される。このシリコンウエハの厚さは、半導体基板１２と略同じ厚さとなっている。また、加工前のシリコンウエハ中には、略均一な濃度で炭素及び酸素が混入している。また、加工前のシリコンウエハ中の炭素及び酸素の濃度は、シリコンウエハにより大きく異なる。なお、以下では、一例として、炭素が約１×１０１５ａｔｏｍｓ／ｃｍ３の濃度で略均一に存在しており、酸素が約１×１０１８ａｔｏｍｓ／ｃｍ３の濃度で略均一に存在しているシリコンウエハからＰＮダイオード１０ａを製造する場合について説明する。
【００３０】
ステップＳ２では、シリコンウエハを熱処理する。具体的には、シリコンウエハを、１２５０℃の温度に約２５時間保持する。これによって、シリコンウエハの表面部分から、結晶中に混入していた炭素及び酸素が雰囲気中に抜け出す。したがって、シリコンウエハの表面部分の炭素と酸素の濃度が低下する。これによって、シリコンウエハ中の炭素と酸素の厚さ方向における濃度分布が、図２（ａ）と略同じ濃度分布となり、シリコンウエハ中に低濃度化フィールドＢ１、Ｂ２が形成される。
【００３１】
ステップＳ４では、シリコンウエハの下面１２ｂ側からｎ型不純物であるリンを注入し、シリコンウエハの下面１２ｂから所定深さの位置までの領域のリンの濃度を上昇させる。
【００３２】
ステップＳ６では、シリコンウエハを熱処理する。これによって、シリコンウエハ中に注入されたリンが拡散し、活性化する。すなわち、ステップＳ４でリンを注入した領域近傍にリンが拡散し、活性化する。これによって、リンが拡散した領域がｎ型拡散層１８となる。
【００３３】
ステップＳ８では、シリコンウエハの上面１２ａ側からｐ型不純物であるボロンを注入し、シリコンウエハの上面１２ａから所定深さの位置までの領域のボロンの濃度を上昇させる。すなわち、低濃度化フィールドＢ１の上面１２ａ近くの領域のボロン濃度を上昇させる。
ステップＳ１０では、シリコンウエハを熱処理する。これによって、シリコンウエハ中に注入されたボロンが拡散し、活性化する。すなわち、ステップＳ８でボロンを注入した領域近傍にボロンが拡散し、活性化する。これによって、ボロンが拡散した領域がｐ型拡散層１４となる。ｐ型拡散層１４とｎ型拡散層１８の間の領域は、キャリア濃度が低いｎ型ドリフト層１６となる。上述したように、ステップＳ８では、低濃度化フィールドＢ１の上面１２ａ近くの領域のボロン濃度を上昇させている。したがって、ｐ型拡散層１４は低濃度化フィールドＢ１の上面１２ａ側に形成される。すなわち、低濃度化フィールドＢ１内にｐｎ接合界面３０が形成される。
【００３４】
ステップＳ１２では、蒸着により、シリコンウエハの上面１２ａにアノード電極２０を形成する。
【００３５】
ステップＳ１４では、シリコンウエハの上面１２ａ側から、ヘリウムイオンを打ち込む。これによって、シリコンウエハ中に結晶欠陥（形成欠陥）を形成する。このとき、ヘリウムイオンを打ち込むエネルギー調整し、低濃度化フィールドＢ１内にのみ形成欠陥が形成されるようにヘリウムイオンを打ち込む。より詳細には、低濃度化フィールドＢ１内の、炭素濃度が７×１０１４ａｔｏｍｓ／ｃｍ３以下であり、酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３以下である範囲Ｂ３にのみ形成欠陥を形成する。特に、範囲Ｂ３内のｎ型ドリフト層１６内に多数の形成欠陥を形成する。すなわち、図２（ｂ）に示す分布で形成欠陥が形成されるように、ヘリウムイオンを打ち込む。
【００３６】
ヘリウムイオンをシリコンウエハに打ち込むと、シリコンウエハ中で以下の反応が起きる。
（反応１）  Ｓｉｓ  →  Ｖ＋Ｓｉｉ
（反応２）  Ｖ＋Ｖ  →  ＶＶ欠陥
（反応３）  Ｓｉｉ＋Ｃｓ  →  Ｃｉ
（反応４）  Ｃｉ＋Ｏｉ  →  ＣｉＯｉ欠陥
（反応１）では、結晶格子中の格子点に存在するシリコン（Ｓｉｓ）がヘリウムイオンの打ち込みにより格子点から格子間位置にはじき出される。これによって、格子間位置に存在するシリコン（Ｓｉｉ）が生成されるとともに、シリコンがはじき出された後の格子点が空孔（Ｖ）となる。格子間位置のシリコン（Ｓｉｉ）と空孔（Ｖ）は、エネルギー状態が不安定であるので、（反応２）及び（反応３）が起こる。
（反応２）では、（反応１）によって生成された２つの空孔（Ｖ）が結晶格子内で所定の位置関係をとり、安定した状態となる。すなわち、ＶＶ欠陥が形成される。
（反応３）では、結晶格子中の格子点に混入不純物として存在する炭素（Ｃｓ）と（反応１）で生成された格子間位置のシリコン（Ｓｉｉ）との位置が入れ替わる。これによって、格子間位置に存在する炭素（Ｃｉ）が生成される。格子間位置の炭素（Ｃｉ）は、エネルギー状態が不安定であるので、（反応４）が起こる。
（反応４）では、（反応３）で生成された格子間位置の炭素（Ｃｉ）と、結晶格子中の格子間位置に混入不純物として存在する酸素（Ｏｉ）とが所定の位置関係をとり、安定した状態となる。すなわち、ＣｉＯｉ欠陥が形成される。
以上に説明したように、シリコンウエハにヘリウムイオンを打ち込むと、シリコンウエハ中にＶＶ欠陥とＣｉＯｉ欠陥が形成される。
【００３７】
上記の反応式から分かるように、（反応１）及び（反応２）は、ヘリウムイオンを打ち込む量に応じて起こる。したがって、ＶＶ欠陥が形成される量は、ヘリウムイオンを打ち込む量によって調整することができる。一方、（反応３）は、シリコンウエハ中に存在する炭素（Ｃｓ）の量（すなわち、濃度）によって、反応の起こりやすさが左右される。また、（反応４）は、（反応３）で生成される炭素（Ｃｉ）の量と、シリコンウエハ中に存在する酸素（Ｏｉ）の量（すなわち、濃度）によって、反応の起こりやすさが左右される。したがって、ＣｉＯｉ欠陥が形成される量は、シリコンウエハ中に存在する炭素と酸素の濃度によって大きく左右される。上述したように、シリコンウエハの低濃度化フィールドＢ１では、炭素及び酸素の濃度が低下している。したがって、低濃度化フィールドＢ１では（反応３）及び（反応４）が非常に起こり難い。すなわち、低濃度化フィールドＢ１では、ＣｉＯｉ欠陥が形成され難い。したがって、シリコンウエハ中に、ＣｉＯｉ欠陥をあまり形成することなく、ＶＶ欠陥を形成することができる。
なお、シリコンウエハにヘリウムイオンを打ち込むと、ＶＶ欠陥及びＣｉＯｉ欠陥が形成されると共に、エネルギー状態が不安定な種々の形成欠陥も形成される。
【００３８】
ステップＳ１６では、シリコンウエハを熱処理する。具体的には、シリコンウエハを４００℃の温度に約１時間保持する。この条件でシリコンウエハを熱処理すると、シリコンウエハ中に存在しているエネルギー状態が不安定な形成欠陥が消滅し、エネルギー状態が安定しているＶＶ欠陥がシリコンウエハ中に残る。すなわち、シリコンウエハ中の形成欠陥の大部分がＶＶ欠陥となる。
【００３９】
ステップＳ１８では、蒸着により、シリコンウエハの下面１２ｂにカソード電極２２を形成する。
【００４０】
ステップＳ２０では、シリコンウエハをダイシングによって複数に分割する。これによって複数のＰＮダイオード１０ａが製造される。
【００４１】
以上に説明したように、この製造方法では、熱処理によりシリコンウエハに低濃度化フィールドＢ１を形成する。そして、低濃度化フィールドＢ１にｐｎ接合界面３０を形成し、ｐｎ接合界面３０近傍の低濃度化フィールドＢ１に形成欠陥を形成する。低濃度化フィールドＢ１では、炭素と酸素の濃度が低いため、ＣｉＯｉ欠陥が形成され難い。特に、本実施例では、炭素濃度が７×１０１４ａｔｏｍｓ／ｃｍ３以下であり、酸素濃度が７×１０１７ａｔｏｍｓ／ｃｍ３以下である範囲Ｂ３に形成欠陥を形成する。これらの濃度にまで炭素及び酸素の濃度が低下していると、ＣｉＯｉ欠陥が形成される量がＶＶ欠陥に比べて非常に少なくなり、ＶＶ欠陥の量によるＰＮダイオード１０ａの特性への影響が支配的となる。すなわち、ヘリウムイオンの打ち込み量により、ＰＮダイオード１０ａの特性を非常に正確に制御することができる。この製造方法によれば、加工前（ステップＳ２の実施前）のシリコンウエハ中の炭素と酸素の濃度に左右されることなく、製造するＰＮダイオード１０ａの逆電流回復時の特性を正確に制御することができ、製造するＰＮダイオード１０ａの逆電流回復時の特性のバラツキを少なくすることができる。
また、この製造方法によれば、ＣｉＯｉ欠陥をあまり形成することなく、ＶＶ欠陥を形成することができる。したがって、逆電流回復時の特性が適切な特性に調整されているとともに、ターンオフ時にアバランシェ降伏し難いＰＮダイオード１０ａを製造することができる。
【００４２】
なお、第１実施例のＰＮダイオード１０ａでは、低濃度化フィールドＢ１の大部分の領域で炭素と酸素の両方の濃度が低下されているが、炭素と酸素の少なくとも一方の濃度が低下されていればよい。上述の（反応３）及び（反応４）から分かるように、炭素と酸素の少なくとも一方の濃度が低下されていれば、ＣｉＯｉ欠陥が形成される量を低下させることができる。特に、炭素と酸素のうち、加工前のシリコンウエハ中における濃度が低い方の元素の濃度を低下させることが好ましい。加工前のシリコンウエハ中における濃度が低い方の元素の濃度を低下させると、よりＣｉＯｉ欠陥の生成量を低減させることができる。
また、シリコンウエハ中に窒素、ゲルマニウム、フッ素等の不純物が混入している場合には、形成欠陥を形成するときに、これらの元素に起因した欠陥が形成される場合がある。これらの元素に起因する欠陥も、再結合中心となるので、製造する素子の特性に影響を与える。また、これらの元素に起因する欠陥が形成される量は、これらの元素のシリコンウエハ中における濃度によって左右される。形成欠陥を形成する量（ＶＶ欠陥と前記元素に起因する欠陥の総量）が正確に制御できない場合には、窒素、ゲルマニウム、フッ素等の濃度を低下させ、その濃度を低下させたフィールドに形成欠陥を形成するようにしてもよい。
【００４３】
また、第１実施例の製造方法では、低濃度化フィールドＢ１内のｐｎ接合界面３０近傍に形成欠陥を形成したが、ｐｎ接合界面３０から離れた低濃度化フィールドに形成欠陥を形成してもよい。例えば、低濃度化フィールドＢ２に形成欠陥を形成してもよい。低濃度化フィールドＢ２に形成欠陥を形成しても、ＰＮダイオード１０ａの逆電流回復時の特性を制御することができる。
【００４４】
また、第１実施例の製造方法では、シリコンウエハを熱処理することにより炭素及び酸素の濃度を低下させた。この熱処理の条件は、上記の条件以外にも、種々の条件を採用することができる。例えば、熱処理時の温度、時間、雰囲気の圧力、雰囲気のガスの種類等を変更することにより、特定の元素の濃度を低下させても良い。
【００４５】
また、第１実施例の製造方法では、ヘリウムイオンを打ち込むことによって形成欠陥を形成したが、他の荷電粒子を打ち込むことによって形成欠陥を形成してもよい。例えば、電子、プロトン等、種々の荷電粒子を打ち込むことによっても形成欠陥を形成することができる。
【００４６】
また、第1実施例の製造方法では、ステップＳ１６の熱処理の条件を調節することにより、シリコンウエハに残るＶＶ欠陥の量をさらに調節することもできる。このようにステップＳ１６を行うことにより、より正確にＶＶ欠陥の量を調節することができる。
【００４７】
（第２実施例）
次に、第２実施例のＰＮダイオード１０ｂ及びその製造方法について説明する。なお、ＰＮダイオード１０ｂの各部の説明においては、第１実施例のＰＮダイオード１０ａと同様の構成を有するものについては、同じ参照番号を用いて説明する。
【００４８】
図５はＰＮダイオード１０ｂの概略構成を示している。ＰＮダイオード１０ｂは、第１実施例のＰＮダイオード１０ａと同様に、半導体基板１２、アノード電極２０、カソード電極２２によって構成されている。半導体基板１２は、第１実施例と同様に、ｐ型拡散層１４、ｎ型ドリフト層１６、ｎ型拡散層１８によって構成されている。但し、第２実施例のＰＮダイオード１０ｂでは、ｎ型ドリフト層１６が、第１ドリフト層１６ａと第２ドリフト層１６ｂによって構成されている。第１ドリフト層１６ａと第２ドリフト層１６ｂは、略同程度の濃度のｎ型不純物を含んでいる。しかし、第１ドリフト層１６ａと第２ドリフト層１６ｂでは、炭素及び酸素の濃度が異なる。図６（ａ）は、半導体基板１２中の厚み方向（図５の矢印Ｖ２の方向）における炭素濃度Ｎ１及び酸素濃度Ｎ２の分布を示している。図６（ａ）のカーブＤ３は炭素の濃度分布を示しており、そのスケールは左側の縦軸に示されている。図６（ａ）のカーブＤ４は酸素の濃度分布を示しており、そのスケールは右側に縦軸に示されている。図６（ａ）の位置Ａ４は、第１ドリフト層１６ａと第２ドリフト層１６ｂの界面を示しており、位置Ａ５はｐｎ接合界面３０の位置を示している。図から分かるように、第２ドリフト層１６ｂ及びｎ型拡散層１８中（位置Ａ４より右側）の炭素濃度は約１×１０１５ａｔｏｍｓ／ｃｍ３であり、酸素濃度は約１×１０１８ａｔｏｍｓ／ｃｍ３となっている。一方、第１ドリフト層１６ａ及びｐ型拡散層１４中（位置Ａ４より左側）の炭素濃度は、約１×１０１４ａｔｏｍｓ／ｃｍ３であり、酸素濃度は約１×１０１６ａｔｏｍｓ／ｃｍ３となっている。すなわち、第１ドリフト層１６ａ及びｐ型拡散層１４中の炭素と酸素の濃度は、第２ドリフト層１６ｂ及びｎ型拡散層１８中よりも低い。
【００４９】
ＰＮダイオード１０ｂの半導体基板１２中には、形成欠陥が存在している。図６（ｂ）は、半導体基板１２中の厚さ方向（図５の矢印Ｖ２の方向）における形成欠陥の量Ｒ１の分布を示している。図示するように、半導体基板１２中の形成欠陥の全てが、第１ドリフト層１６ａ及びｐ型拡散層１４中（位置Ａ４より左側）に存在している。特に、第１ドリフト層１６ａ中（位置Ａ５より右側）に多数の形成欠陥が存在している。後に詳述するが、ＰＮダイオード１０ｂに形成されている形成欠陥は、大部分がＶＶ欠陥であり、ＣｉＯｉ欠陥は非常に少ない。形成されているＶＶ欠陥の量は、適切な量に調整されている。したがって、ＰＮダイオード１０ｂは、逆電流回復時の特性が適切な特性となっている。また、半導体基板１２中にＣｉＯｉ欠陥が少ないので、ＰＮダイオード１０ｂはアバランシェ降伏し難い。
【００５０】
図７は、ＰＮダイオード１０ｂを製造するときのフローチャートを示している。この製造方法では、略均一な濃度で炭素及び酸素が存在しているｎ型のシリコンウエハからＰＮダイオード１０ｂを製造する。このシリコンウエハの下面１２ｂ側の表面部分には、リンを高濃度に含む層（すなわち、ｎ型拡散層１８）が予め形成されている。シリコンウエハの残りの領域（ｎ型拡散層１８以外の領域）はリンの濃度が低い第２ドリフト層１６ｂとなっている。このシリコンウエハの厚さは、第２ドリフト層１６ｂとｎ型拡散層１８を合わせた厚さ（図５の厚さＴ１）と略同じ厚さとなっている。
【００５１】
ステップＳ２２では、シリコンウエハの上面に、第２ドリフト層１６ｂと略同じ濃度のｎ型不純物を含有するエピタキシャル層を成長させる。これにより、エピタキシャル層を含めたシリコンウエハの厚さを、半導体基板１２と略同じ厚さとする。エピタキシャル層は、気層成長法（本実施例では、化学気層成長法（ＣＶＤ））により成長させる。気層成長法では、炭素及び酸素等の混入不純物の濃度が非常に低い結晶を成長させることができる。したがって、エピタキシャル層中の炭素及び酸素の濃度は非常に低い。これにより、エピタキシャル層を含めたシリコンウエハ中の炭素と酸素の濃度分布が、図６（ａ）に示す濃度分布となる。
【００５２】
ステップＳ２４では、上面１２ａ側からエピタキシャル層にｐ型不純物であるボロンを注入し、エピタキシャル層の上面１２ａ側の領域のボロンの濃度を上昇させる。ステップＳ２６では、シリコンウエハ（エピタキシャル層を含む）を熱処理し、注入したボロンを拡散、活性化させる。これによって、図５に示すように、エピタキシャル層の上面１２ａ側にｐ型拡散層１４が形成される。エピタキシャル層のｐ型拡散層１４以外の領域は、第１ドリフト層１６ａとなる。
【００５３】
ステップＳ２８では、蒸着により、エピタキシャル層の上面１２ａにアノード電極２０を形成する。
【００５４】
ステップＳ３０では、第１実施例の製造方法のステップＳ１４と同様にして、上面１２ａ側からエピタキシャル層にヘリウムイオンを打ち込む。これによって、エピタキシャル層中に形成欠陥が形成される。エピタキシャル層は炭素及び酸素の濃度が低いので、ＣｉＯｉ欠陥をあまり形成することなく、ＶＶ欠陥を形成することができる。
【００５５】
ステップＳ３２では、シリコンウエハを熱処理する。具体的には、シリコンウエハを４００℃の温度に約１時間保持する。この熱処理によって、シリコンウエハ中に存在しているエネルギー状態が不安定な形成欠陥が消滅し、エネルギー状態が安定しているＶＶ欠陥がシリコンウエハ中に残る。すなわち、シリコンウエハ中の形成欠陥の大部分がＶＶ欠陥となる。
【００５６】
ステップＳ３４では、蒸着により、シリコンウエハの下面１２ｂにカソード電極２２を形成する。
【００５７】
ステップＳ３６では、エピタキシャル層を含むシリコンウエハをダイシングする。これにより複数のＰＮダイオード１０ｂが製造される。
【００５８】
以上に説明したように、第２実施例の製造方法によっても、結晶中にＣｉＯｉ欠陥が形成されることを抑制しながらＶＶ欠陥を形成することができる。したがって、製造するＰＮダイオード１０ｂの特性を正確に制御することができる。
【００５９】
（第３実施例）
次に、第３実施例のトレンチゲート電極を有するＩＧＢＴ５０ａについて説明する。図８は、ＩＧＢＴ５０ａの概略構成を示している。図示するように、ＩＧＢＴ５０ａは、半導体基板５１と、エミッタ電極７０と、コレクタ電極７２と、により構成されている。コレクタ電極７２は、半導体基板５１の下面５１ｂに形成されている。エミッタ電極７０は、半導体基板５１の上面５１ａに形成されている。
半導体基板５１は、主にシリコンからなっている。半導体基板５１のコレクタ電極７２と接する領域には、ｐ型コレクタ層５２が形成されている。ｐ型コレクタ層５２は、コレクタ電極７２とオーミック接触している。ｐ型コレクタ層５２の上側には、ｎ型ドリフト層５４が形成されている。ｎ型ドリフト層５４は、ｎ型不純物の濃度が高い第１ドリフト層（バッファ層）５４ａと、ｎ型不純物の濃度が低い第２ドリフト層５４ｂにより形成されている。第１ドリフト層５４ａは、ｐ型コレクタ層５２の上側に形成されており、第２ドリフト層５４ｂは、その第１ドリフト層５４ａの上側に形成されている。ｎ型ドリフト層５４の上側には、ｐ型ボディ層５６が形成されている。ｐ型ボディ層５６の上側には、ｎ型エミッタ領域５８とｐ型ボディコンタクト領域６０が形成されている。半導体基板５１の上面５１ａには複数のトレンチが形成されている。各トレンチは、半導体基板５１の上面５１ａからｎ型ドリフト層５４の上端に接する深さまで伸びている。各トレンチの壁面（側面、底面）には、ＳｉＯ２の絶縁膜が形成されている。各トレンチ内には、ゲート電極７４が形成されている。ｎ型エミッタ領域５８は、半導体基板５１の上面５１ａ側の表面部分のうち、各トレンチ（トレンチの絶縁膜）と接する領域にそれぞれ形成されている。ｎ型エミッタ領域５８は、エミッタ電極７０とオーミック接触している。ｐ型ボディコンタクト領域６０は、半導体基板５１の上面５１ａ側の表面部分のうち、ｎ型エミッタ領域５８が形成されていない領域に形成されている。ｐ型ボディコンタクト領域６０は、ｐ型ボディ層５６よりもｐ型不純物の濃度が高い。ｐ型ボディコンタクト領域６０は、エミッタ電極７０とオーミック接触している。
【００６０】
また、半導体基板５１の結晶中には、炭素及び酸素が不純物として混入している。半導体基板５１には、炭素及び酸素の濃度を低下させたフィールドが形成されている。
図９（ａ）は、半導体基板５１中の厚み方向（図８の矢印Ｖ３の方向）における炭素の濃度Ｎ１及び酸素の濃度Ｎ２の分布を示している。図９（ａ）のカーブＤ５は炭素の濃度分布を示しており、そのスケールは左側の縦軸に示されている。図９（ａ）のカーブＤ６は酸素の濃度分布を示しており、そのスケールは右側に縦軸に示されている。図９（ａ）の位置Ａ６は、ｐ型コレクタ層５２と、ｎ型ドリフト層５４の界面の位置を示している。また、位置Ａ７は、第１ドリフト層５４ａと第２ドリフト層５４ｂの界面の位置を示している。位置Ａ８は、ｎ型ドリフト層５４とｐ型ボディ層５６の界面の位置を示している。図示するように、半導体基板５１の厚み方向の中間部近傍では、炭素及び酸素の濃度は略一定（本実施例では、炭素は約１×１０１５ａｔｏｍｓ／ｃｍ３、酸素は約１×１０１８ａｔｏｍｓ／ｃｍ３）である。半導体基板５１の上面５１ａ側では、上面５１ａに向かうにしたがって炭素及び酸素の濃度が低下している。また、半導体基板５１の下面５１ｂ側では、下面５１ｂに向かうにしたがって炭素及び酸素の濃度が低下している。したがって、位置Ａ９よりも上面５１ａ側の領域は低濃度化フィールドＢ３となっており、位置Ａ１０よりも下面５１ｂ側の領域は低濃度化フィールドＢ４となっている。図示するように、ｐ型コレクタ層５２とｎ型ドリフト層５４の界面（位置Ａ６）は、低濃度化フィールドＢ４内に位置している。
【００６１】
半導体基板５１には、ヘリウムイオンを打ち込むことにより形成された複数の形成欠陥が存在している。これらの形成欠陥の大部分は、ＶＶ欠陥である。図９（ｂ）は、半導体基板５１中の形成欠陥の量Ｒ１の分布（厚さ方向における分布）を示している。図示するように、全ての形成欠陥は低濃度化フィールドＢ４内に存在している。特に、第１ドリフト層５４ａ（位置Ａ６とＡ７の間）と、第２ドリフト層５４ｂ（位置Ａ７とＡ８の間）に多くの形成欠陥が存在している。
【００６２】
一般に、半導体基板５１中に存在している形成欠陥の量は、ＩＧＢＴの特性に影響を与える。図１０は、ＩＧＢＴ５０ａと同じ構造であり、形成欠陥の量が異なる２つのＩＧＢＴのターンオフ時の特性（電流Ｉ１の時間ｔに対する変化）を示している。より詳細には、エミッタ−コレクタ間に順方向に電圧を印加しておき、時刻ｔ１においてゲート電圧をＯＮからＯＦＦに切り替えたときの、エミッタ−コレクタ間を流れる電流Ｉ１の時間ｔに対する変化パターンを示している。図１０のグラフＣ４は、存在している形成欠陥の量が多いＩＧＢＴの特性を示しており、グラフＣ５は存在している形成欠陥の量が少ないＩＧＢＴの特性を示している。上述したように、形成欠陥はキャリアの再結合中心として作用する。したがって、形成欠陥の量が多いと、ＩＧＢＴのターンオフ時に半導体基板５１中に残っているキャリアが再結合により消滅しやすい。すなわち、形成欠陥の量が多いと、グラフＣ４に示すように、ＩＧＢＴのターンオフ時間（電流が０になるまでの時間）が短くなる。しかしながら、形成欠陥の量が多すぎると、ＯＮ抵抗が高くなり、ＯＮ時の損失が増えるという問題がある。一方、形成欠陥の量が少ないと、ターンオフ時間が長くなってしまう。したがって、半導体基板５１中に存在する形成欠陥の量は、適切な量に調節されていることが好ましい。
【００６３】
本実施例のＩＧＢＴ５０ａでは、製造時に、低濃度化フィールドＢ４内に形成する形成欠陥の量が適切な量に調節されている。したがって、ターンオフ時の特性が適切な特性となっている。
【００６４】
また、上述したように、ＣｉＯｉ欠陥は、ホールをトラップする性質を有する。ＩＧＢＴのｎ型ドリフト層５４中にＣｉＯｉ欠陥が形成されていると、ｎ型ドリフト層５４中のホールの濃度が高くなる。すると、ＩＧＢＴがターンオフするときに、空乏層がｎ型ドリフト層５４とｐ型ボディ層５６の界面からｎ型ドリフト層５４中に広がることが、ｎ型ドリフト層５４中のホールにより抑制される。したがって、ｎ型ドリフト層５４とｐ型ボディ層５６の界面に高い電界が発生し、アバランシェ降伏し易い。
本実施例のＩＧＢＴ５０ａでは、低濃度化フィールドＢ４内の形成欠陥は大部分がＶＶ欠陥であり、ＣｉＯｉ欠陥が非常に少ない。したがって、ＩＧＢＴ５０ａは、アバランシェ降伏し難い。
【００６５】
図１１は、ＩＧＢＴ５０ａを製造するときのフローチャートを示している。この製造方法では、略均一な濃度で炭素及び酸素が存在しているｎ型のシリコンウエハからＩＧＢＴ５０ａを製造する。このシリコンウエハの厚さは、半導体基板５１と略同じ厚さとなっている。
【００６６】
ステップＳ４２では、シリコンウエハを熱処理する。熱処理は、第１実施例のステップＳ２と略同じ条件で実施する。これによって、シリコンウエハの表面部分から、結晶中に混入していた炭素及び酸素が雰囲気中に抜け出す。したがって、シリコンウエハの表面部分の炭素と酸素の濃度が低下する。これによって、シリコンウエハ中の炭素と酸素の厚さ方向における濃度分布が、図９（ａ）と略同じ濃度分布となり、低濃度化フィールドＢ３、Ｂ４が形成される。
【００６７】
ステップＳ４４では、シリコンウエハの上面５１ａ側の各半導体領域（ｐ型ボディ層５６、ｎ型エミッタ領域５８、ｐ型ボディコンタクト領域６０）を形成するために、シリコンウエハの上面５１ａからリン及びボロンのドーパント不純物を注入する。このドーパント不純物注入工程は、シリコンウエハ上にレジストマスク等を形成することによって、注入する領域を選択して行う。また、注入深さを調整し、各領域に対応する深さにドーパント不純物を注入する。これにより、ｐ型ボディ層５６、ｎ型エミッタ領域５８、ｐ型ボディコンタクト領域６０のそれぞれに対応する領域にドーパント不純物が注入される。
【００６８】
ステップＳ４６では、シリコンウエハを熱処理し、ステップＳ４６で注入したリン及びボロンを拡散、活性化させる。これによって、図８に示すように、ｐ型ボディ層５６、ｎ型エミッタ領域５８、ｐ型ボディコンタクト領域６０が形成される。
【００６９】
ステップＳ４８では、シリコンウエハの上面５１ａにトレンチを形成する。そして、トレンチの壁面に絶縁膜を形成し、トレンチ内にゲート電極７４を形成する。トレンチ、絶縁膜及びゲート電極７４は、公知の技術を用いて形成することができるが、ここではその詳細についての説明を省略する。
【００７０】
ステップＳ５０では、蒸着により、シリコンウエハの上面５１ａにエミッタ電極７０を形成する。
【００７１】
ステップＳ５２では、シリコンウエハの下面５１ｂから、注入深さを調整してリンを注入する。これによって、第１ドリフト層５４ａに対応する領域に、リンが注入される。
ステップＳ５４では、シリコンウエハの下面５１ｂから、注入深さを調整してボロンを注入する。これによって、ｐ型コレクタ層５２に対応する領域に、ボロンが注入される。
【００７２】
ステップＳ５６では、レーザアニール装置により、シリコンウエハの下面５１ｂ側の表面部分を局所的に加熱することによって、ステップＳ５２、Ｓ５４で注入したリン及びボロンを拡散、活性化させる。これによって、図８に示すように、シリコンウエハにｐ型コレクタ層５２と第１ドリフト層５４ａが形成される。第１ドリフト層５４ａとｐ型ボディ層５６の間の領域は、ｎ型不純物の濃度が低い第２ドリフト層５４ｂとなる。
【００７３】
ステップＳ５８では、下面５１ｂ側からシリコンウエハにヘリウムイオンを打ち込む。この工程は、低濃度化フィールドＢ４内の第１ドリフト層５４ａ及び第２ドリフト層５４ｂ中に多くの形成欠陥が形成されるように、ヘリウムイオンを打ち込むエネルギーを調整して行う。これによって、低濃度化フィールドＢ４内に形成欠陥が形成される。低濃度化フィールドＢ４内は炭素及び酸素の濃度が低いので、あまりＣｉＯｉ欠陥を形成することなく、ＶＶ欠陥を形成することができる。
【００７４】
ステップＳ６０では、シリコンウエハを熱処理する。具体的には、シリコンウエハを４００℃の温度に約１時間保持する。この熱処理によって、シリコンウエハ中に存在しているエネルギー状態が不安定な形成欠陥が消滅し、エネルギー状態が安定しているＶＶ欠陥がシリコンウエハ中に残る。すなわち、シリコンウエハ中の形成欠陥の大部分がＶＶ欠陥となる。
【００７５】
ステップＳ６２では、蒸着により、シリコンウエハの下面５１ｂにコレクタ電極７２を形成する。
【００７６】
ステップＳ６４では、シリコンウエハをダイシングする。これにより複数のＩＧＢＴ５０ａが製造される。
【００７７】
以上に説明したように、第３実施例の製造方法によると、結晶中にＣｉＯｉ欠陥が形成されることを抑制しながら、ＶＶ欠陥を形成することができる。したがって、製造するＩＧＢＴ５０ａの特性を正確に制御することができる。また、アバランシェ降伏し難いＩＧＢＴ５０ａを製造することができる。
【００７８】
（第４実施例）
次に、第４実施例のＩＧＢＴ５０ｂについて説明する。なお、ＩＧＢＴ５０ｂの各部の説明においては、第３実施例のＩＧＢＴ５０ａと同様の構成を有するものについては、同じ参照番号を用いて説明する。
【００７９】
ＩＧＢＴ５０ｂは、図８に示す第３実施例のＩＧＢＴ５０ａと略同様に構成されている。但し、ＩＧＢＴ５０ｂのｐ型コレクタ層５２の厚さは、第３実施例のＩＧＢＴ５０ａよりもかなり厚い。また、ＩＧＢＴ５０ｂの半導体基板５１中の炭素と酸素の濃度分布は、第１実施例のＩＧＢＴ５０ａと異なる。図１２（ａ）は、半導体基板５１中の厚み方向Ｖ４における炭素の濃度Ｎ１及び酸素の濃度Ｎ２の分布を示している。図１２（ａ）のカーブＤ７は炭素の濃度分布を示しており、そのスケールは左側の縦軸に示されている。図１２（ａ）のカーブＤ８は酸素の濃度分布を示しており、そのスケールは右側に縦軸に示されている。図１２（ａ）の位置Ａ１１は、ｐ型コレクタ層５２とｎ型ドリフト層５４の界面の位置を示している。また、位置Ａ１２は、第１ドリフト層５４ａと第２ドリフト層５４ｂの界面の位置を示している。また、位置Ａ１３は、ｎ型ドリフト層５４とｐ型ボディ層５６の界面の位置を示している。図から分かるように、ＩＧＢＴ５０ｂでは、ｐ型コレクタ層５２中（位置Ａ１１より右側）の厚さ方向中央部近傍では、炭素の濃度は、約１×１０１５ａｔｏｍｓ／ｃｍ３であり、酸素の濃度は約１×１０１８ａｔｏｍｓ／ｃｍ３となっている。炭素と酸素の濃度は、ｐ型コレクタ層５２の厚さ方向中央部近傍から上面５１ａ側へ向かうにつれて減少し、ドリフト層５４内で略一定値（炭素濃度は、約１×１０１４ａｔｏｍｓ／ｃｍ３、酸素濃度は約１×１０１６ａｔｏｍｓ／ｃｍ３）に収束する。すなわち、ｐ型コレクタ層５２とｎ型ドリフト層５４内に、炭素と酸素の濃度がｐ型コレクタ層５２側からｎ型ドリフト領域５４側に向かうのにつれて減少して略一定値に収束する濃度プロファイルが形成されている。また、炭素及び酸素の濃度は、ｐ型コレクタ層５２の厚さ方向中央部近傍から下面５１ｂ側へ向かうにつれて減少する。
【００８０】
ＩＧＢＴ５０ｂの半導体基板５１中には、形成欠陥が存在している。図１２（ｂ）は、半導体基板５１中に存在する形成欠陥の量Ｒ１の厚み方向における分布を示している。図示するように、ｎ型ドリフト層５４（位置Ａ１１とＡ１３の間）及びｐ型コレクタ層５２（位置１１よりも右側）中には、形成欠陥が存在しており、その大部分はｎ型ドリフト層５４中に存在している。特に、第１ドリフト層５４ａ（位置Ａ１１とＡ１２の間）に多数の形成欠陥が存在している。また、結晶欠陥の濃度が最も高い領域は、第１ドリフト層５４ａ内の炭素と酸素の濃度が略一定値に収束している範囲（すなわち、グラフＤ７、Ｄ８の傾きが略０となっている範囲）内に存在している。ｎ型ドリフト層５４中に存在している形成欠陥は、大部分がＶＶ欠陥であり、ＣｉＯｉ欠陥は非常に少ない。また、図示するように、ｎ型ドリフト層５４中に存在している形成欠陥は、ｐ型コレクタ層５２中に存在している形成欠陥よりも圧倒的に多い。したがって、ＩＧＢＴ５０ｂのターンオフ時の特性は、ｎ型ドリフト層５４中に存在している形成欠陥により左右される。ｎ型ドリフト層５４中のＶＶ欠陥の量は、適切な量に調整されている。したがって、ＩＧＢＴ５０ｂは、ターンオフ時の特性が適切な特性となっている。また、ｎ型ドリフト層５４中にＣｉＯｉ欠陥が少ないので、ＩＧＢＴ５０ｂは、ターンオフ時にアバランシェ降伏し難い。
【００８１】
図１３は、ＩＧＢＴ５０ｂを製造するときのフローチャートを示している。この製造方法では、略均一な濃度で炭素及び酸素が存在しているｐ型のシリコンウエハからＩＧＢＴ５０ｂを製造する。このシリコンウエハの厚さは、ｐ型コレクタ層５２と略同じ厚さとなっている。
【００８２】
ステップＳ７０では、エピタキシャル層の形成前にシリコンウエハを熱処理する。熱処理は、第１実施例のステップＳ６と略同じ条件で実施する。これによって、シリコンウエハの表面部分から、結晶中に混入していた炭素及び酸素が雰囲気中に抜け出す。したがって、シリコンウエハの表面部分の炭素と酸素の濃度が低下する。これによって、シリコンウエハ中の炭素と酸素の厚さ方向における濃度分布が、図１４に示す濃度分布となる。なお、図１４の横軸は、原点がシリコンウエハの上面の位置、右端がシリコンウエハの下面の位置を示しており、図１２（ａ）の横軸のｐ型コレクタ層５２の部分に対応している。
【００８３】
ステップＳ７２では、エピタキシャル成長によって、シリコンウエハの上面に、高濃度のリン（ｎ型不純物）を含有する第１のエピタキシャル層（第１ドリフト層５４ａ）を成長させる。また、ステップＳ７４では、成長させた第１ドリフト層５４ａの上に、エピタキシャル成長によって、低濃度のリンを含有する第２のエピタキシャル層を成長させる。
エピタキシャル成長によると、炭素及び酸素の濃度が低い層を成長させることができる。また、エピタキシャル成長により第１ドリフト層５４ａを成長させる際には、シリコンウエハ（ｐ型コレクタ層５２）中の炭素及び酸素の一部が第１ドリフト層５４ａ中に拡散する。したがって、ｐ型コレクタ層５２との界面近傍の第１ドリフト層５４ａでは、炭素と酸素の濃度が若干上昇する。また、第１ドリフト層５４ａとの界面近傍のシリコンウエハ（ｐ型コレクタ層５２）では、炭素と酸素の濃度が若干低下する。これによって、第１ドリフト層５４ａ及び第２エピタキシャル層を含むシリコンウエハの厚さ方向における炭素と酸素の濃度分布が、図１２（ａ）と略同じ濃度分布となる。
【００８４】
ステップＳ７６では、ｐ型ボディ層５６、ｎ型エミッタ領域５８、ｐ型ボディコンタクト領域６０を形成するために、上面５１ａ側から第２エピタキシャル層にリン及びボロンのドーパント不純物を注入する。このドーパント不純物注入工程は、第３実施例のステップＳ４４と同様に、注入する領域を選択して行う。また、注入深さを調整し、各領域に対応する深さにドーパント不純物を注入する。これにより、ｐ型ボディ層５６、ｎ型エミッタ領域５８、ｐ型ボディコンタクト領域６０のそれぞれに対応する領域にドーパント不純物が注入される。
【００８５】
ステップＳ７８では、シリコンウエハを熱処理し、ステップＳ７４で注入したリン及びボロンを拡散、活性化させる。これによって、図８に示すように、ｐ型ボディ層５６、ｎ型エミッタ領域５８、ｐ型ボディコンタクト領域６０が形成される。第１ドリフト層５４ａとｐ型ボディ層５６の間の領域は、ｎ型不純物の濃度が低い第２ドリフト層５４ｂとなる。
【００８６】
ステップＳ８０では、第３実施例のステップＳ４８と略同様にして、第２エピタキシャル層の上面５１ａにトレンチを形成し、そのトレンチ内に絶縁膜及びゲート電極７４を形成する。
【００８７】
ステップＳ８２では、蒸着により、第２エピタキシャル層の上面５１ａにエミッタ電極７０を形成する。
【００８８】
ステップＳ８４では、下面５１ｂ側からシリコンウエハにヘリウムイオンを打ち込む。この工程は、ｎ型ドリフト層５４（すなわち、第１ドリフト層５４ａと第２ドリフト層５４ｂ）中に多くの形成欠陥が形成されるようにヘリウムイオンの打ち込むエネルギーを調整して行う。これによって、ｎ型ドリフト層５４及びｐ型コレクタ層５２中に形成欠陥が形成される。ｎ型ドリフト層５４では、炭素及び酸素の濃度が低いので、あまりＣｉＯｉ欠陥を形成することなく、ＶＶ欠陥を形成することができる。
【００８９】
ステップＳ８６では、シリコンウエハを熱処理する。具体的には、シリコンウエハを４００℃の温度に約１時間保持する。この熱処理によって、シリコンウエハ中に存在しているエネルギー状態が不安定な形成欠陥が消滅し、エネルギー状態が安定しているＶＶ欠陥がシリコンウエハ中に残る。すなわち、シリコンウエハ中の形成欠陥の大部分がＶＶ欠陥となる。
【００９０】
ステップＳ８８では、蒸着により、シリコンウエハの下面５１ｂにコレクタ電極７２を形成する。
【００９１】
ステップＳ９０では、シリコンウエハをダイシングする。これにより複数のＩＧＢＴ５０ａが製造される。
【００９２】
以上に説明したように、第４実施例の製造方法によると、ｎ型ドリフト層５４中に、ＣｉＯｉ欠陥が形成されることが抑制しながら、ＶＶ欠陥を形成することができる。したがって、製造するＩＧＢＴ５０ｂの特性を正確に制御することができる。また、アバランシェ降伏し難いＩＧＢＴを製造することができる。
【００９３】
以上、第１〜第４実施例の製造方法で説明したように、本発明の製造方法では、熱処理またはエピタキシャル成長によって、炭素及び酸素の濃度が低い領域を形成する。そして、その領域に荷電粒子を打ち込むことにより、ＣｉＯｉ欠陥が形成されることを抑制しながら、ＶＶ欠陥を形成する。したがって、製造する半導体装置の特性のバラツキを抑制することができる。また、アバランシェ降伏し難い半導体装置を製造することができる。
【００９４】
なお、第１〜第４実施例では、ＰＮダイオード及びＩＧＢＴの製造方法について説明したが、本発明の製造方法によって他の半導体装置を製造することもできる。例えば、ＮＰＮ型またはＰＮＰ型のバイポーラトランジスタ、サイリスタ等、種々のバイポーラ動作する半導体装置を製造することができる。
【００９５】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００９６】
【図１】ＰＮダイオード１０ａの概略構成を示す図。
【図２】ＰＮダイオード１０ａの半導体基板１２中の炭素と酸素の濃度分布及び形成欠陥の分布を示す図。
【図３】ＰＮダイオードのターンオフ特性を示す図。
【図４】ＰＮダイオード１０ａの製造方法を示すフローチャート。
【図５】ＰＮダイオード１０ｂの概略構成を示す図。
【図６】ＰＮダイオード１０ｂの半導体基板１２中の炭素と酸素の濃度分布及び形成欠陥の分布を示す図。
【図７】ＰＮダイオード１０ｂの製造方法を示すフローチャート。
【図８】ＩＧＢＴ５０ａの概略構成を示す図。
【図９】ＩＧＢＴ５０ａの半導体基板１２中の炭素と酸素の濃度分布及び形成欠陥の分布を示す図。
【図１０】ＩＧＢＴのターンオフ特性を示す図。
【図１１】ＩＧＢＴ５０ａの製造方法を示すフローチャート。
【図１２】ＩＧＢＴ５０ｂの半導体基板１２中の炭素と酸素の濃度分布及び形成欠陥の分布を示す図。
【図１３】ＩＧＢＴ５０ｂの製造方法を示すフローチャート。
【図１４】ステップＳ７０実施後のシリコンウエハ中の炭素と酸素の濃度分布を示す図。
【符号の説明】
【００９７】
１０ａ：ＰＮダイオード
１０ｂ：ＰＮダイオード
１２：半導体基板
１２ａ：上面
１２ｂ：下面
１４：ｐ型拡散層
１６：ｎ型ドリフト層
１６ａ：第１ドリフト層
１６ｂ：第２ドリフト層
１８：ｎ型拡散層
２０：アノード電極
２２：カソード電極
３０：ｐｎ接合界面
５０ａ：ＩＧＢＴ
５０ｂ：ＩＧＢＴ
５１：半導体基板
５１ａ：上面
５１ｂ：下面
５２：ｐ型コレクタ層
５４：ｎ型ドリフト層
５４ａ：第１ドリフト層
５４ｂ：第２ドリフト層
５６：ｐ型ボディ層
５８：ｎ型エミッタ領域
６０：ｐ型ボディコンタクト領域
７０：エミッタ電極
７２：コレクタ電極
７４：ゲート電極
【図１】
2008177296.tif 000003
【図２】
2008177296.tif 000004
【図３】
2008177296.tif 000005
【図４】
2008177296.tif 000006
【図５】
2008177296.tif 000007
【図６】
2008177296.tif 000008
【図７】
2008177296.tif 000009
【図８】
2008177296.tif 000010
【図９】
2008177296.tif 000011
【図１０】
2008177296.tif 000012
【図１１】
2008177296.tif 000013
【図１２】
2008177296.tif 000014
【図１３】
2008177296.tif 000015
【図１４】
2008177296.tif 000016