(57)【要約】【課題】簡素な構成で複数のＡ／Ｄコンバータまたは複数のＤ／Ａコンバータと接続して信号の入出力を行う信号変換伝達装置を得る。【解決手段】オーディオ信号Ｌｃｈ１０１，Ｒｃｈ１０２をシリアルデータに変換するＡＤＣ１から出力されるＰＣＭデータとオーディオ信号Ｌｃｈ１０３，Ｒｃｈ１０４をシリアルデータに変換するＡＤＣ２から出力されたＰＣＭデータとをＯＲゲート６が加算し、  ＤＳＰ３が、ＢＣＫ信号及びＬＲＣＫ信号を用いて、ＡＤＣ１，２ならびにＤＡＣ４，５の動作を制御し、ＡＤＣ１とＡＤＣ２から異なるタイミングで出力されたＰＣＭデータを一連のシリアルデータとしてＯＲゲート６から入力し、またＤＡＣ４，５の動作を制御して一連のＰＭＣデータからアナログ信号のオーディオ信号Ｌｃｈ１０１〜Ｒｃｈ１０４を各々出力させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログ信号をシリアルデータに変換する複数のＡ／Ｄコンバータから出力されたデータを加算する加算手段と、
クロック信号を用いて前記複数のＡ／Ｄコンバータの動作を制御し、該各Ａ／Ｄコンバータから異なるタイミングで出力された各データを一連のシリアルデータとして前記加算手段から入力する制御手段と、
を備える信号変換伝達装置。
【請求項２】
制御手段は、各Ａ／Ｄコンバータから出力されるデータフレームが半周期の中で連なるように生成したフレームクロック信号を前記各Ａ／Ｄコンバータへ出力することを特徴とする請求項１記載の信号変換伝達装置。
【請求項３】
制御手段は、複数のデータフレームが連なっているシリアルデータを複数のＤ／Ａコンバータへ出力し、前記データフレーム毎に異なるＤ／ＡコンバータがＤ／Ａ変換を行うようにクロック信号を用いて前記複数のＤ／Ａコンバータの動作を制御することを特徴とする請求項１記載の信号変換伝達装置。
【請求項４】
制御手段は、複数のデータフレームが半周期の中で連なるように生成したフレームクロック信号を、該フレームクロック信号の半周期の中で各々異なる期間にＤ／Ａ変換を行う各Ｄ／Ａコンバータへ出力することを特徴とする請求項３記載の信号変換伝達装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリアル形式のデータを処理する信号変換伝達装置に関するものである。
【背景技術】
【０００２】
オーディオ信号などのアナログ信号をデジタルデータへ変換するＡ／Ｄコンバータや、デジタルデータをアナログ信号へ変換するＤ／ＡコンバータをＤｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ（以下、ＤＳＰと記載する）などのプロセッサから成る制御部に接続するとき、これらのデバイス間のデータ入出力には、Ｐｕｌｓｅ  Ｃｏｄｅ  Ｍｏｄｕｒａｔｉｏｎ（以下、ＰＣＭと記載する）シリアルインタフェースが使用されている。
一般的なＤＳＰは、ＰＣＭデータの入力端子と出力端子とを各々一つ備え、一つのＤＳＰに対してＡ／ＤコンバータやＤ／Ａコンバータを一つずつ接続して当該ＤＳＰによるアナログ信号の入出力動作制御を行っている。そのため、複数のＡ／ＤコンバータやＤ／Ａコンバータを使用するときには、これらのＡ／ＤコンバータならびにＤ／Ａコンバータの数と同数か、それ以上のＰＣＭデータの入出力端子を備えたＤＳＰが必要になり、多数のＡ／ＤコンバータまたはＤ／Ａコンバータを使用する機器では規模の大きなＤＳＰを使用することになる。
【０００３】
また、ＰＣＭエンコーダからコマンドを送信してシグナルコンディショナにシリアルデジタルデータの送出を指示し、上記のコマンドを受信したシグナルコンディショナが、各センサから収集したアナログデータをシリアルデジタルデータに変換してＰＣＭエンコーダに送信する。ＰＣＭエンコーダは、受信したシリアルデジタルデータをＰＣＭ信号に変換して外部に出力する。このように動作するとき、ＰＣＭエンコーダが複数のシグナルコンディショナに適宜コマンドを送出してＡ／Ｄ変換を行うシグナルコンディショナを切り替えるものがある（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開平９−６４７９５号公報（第３，４頁、図１，２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のＰＣＭデータを用いる装置は以上のように構成されているので、複数のＡ／Ｄコンバータ及びＤ／Ａコンバータと接続して信号の入出力を制御するプロセッサは、規模が大きくなってコストが高くなる、また複数のＡ／Ｄコンバータ等の動作をコマンドを用いて制御するときには、Ａ／Ｄコンバータ等の切り替え制御を行う部分、詳しくはコマンドを生成する部分や当該コマンドの内容を判断する部分などが必要になり、構成及び動作制御が複雑になってコストが高くなるという課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、簡素な構成で複数のＡ／Ｄコンバータまたは複数のＤ／Ａコンバータを制御手段と接続して信号の入出力を行う信号変換伝達装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る信号変換伝達装置は、アナログ信号をシリアルデータに変換する複数のＡ／Ｄコンバータから出力されたデータを加算する加算手段と、クロック信号を用いて複数のＡ／Ｄコンバータの動作を制御し、該各Ａ／Ｄコンバータから異なるタイミングで出力された各データを一連のシリアルデータとして加算手段から入力する制御手段とを備えるものである。
【発明の効果】
【０００８】
この発明によれば、制御手段が、クロック信号を用いて複数のＡ／Ｄコンバータの動作を制御し、該各Ａ／Ｄコンバータから異なるタイミングで出力された各データを一連のシリアルデータとして加算手段から入力するようにし、また一連のシリアルデータを入力する複数のＤ／Ａコンバータの動作をクロック信号を用いて制御するようにしたので、複数のＡ／ＤコンバータまたはＤ／Ａコンバータを備える回路に規模の小さなプロセッサを使用して装置の規模が大きくなることを避けることができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１による信号変換伝達装置の構成を示すブロック図である。アナログ信号をデジタルのシリアルデータに変換するＡ／Ｄコンバータ（以下、ＡＤＣと記載する）１は、アナログ信号のオーディオ信号Ｌｃｈ１０１，Ｒｃｈ１０２を外部から入力し、変換／生成したシリアル形式のＰＣＭデータをＰＣＭデータ出力端子１３から出力してＯＲゲート６へ入力するように接続されている。ＡＤＣ２は、ＡＤＣ１と同様なもので、外部からアナログ信号のオーディオ信号Ｌｃｈ１０３，Ｒｃｈ１０４を入力し、変換／生成したＰＣＭデータをＰＣＭデータ出力端子２３から出力してＯＲゲート（加算手段）６へ入力するように接続されている。
【００１０】
なお、ＡＤＣ１は、後述するＤＳＰ（制御手段）３のＬＲＣＫ出力端子３２から出力されたＬＲフレームクロック信号（以下、ＬＲＣＫ信号と記載する）の半周期の中で前半の期間にＡ／Ｄ変換を行ったシリアル形式のＰＣＭデータをＰＣＭデータ出力端子１３から出力するように動作設定がなされており、例えば図示を省略した各動作設定端子がＨレベルあるいはＬレベルとなるように、プルアップあるいはプルダウンの配線が行われている。
また、ＡＤＣ２は、上記のＬＲＣＫ出力端子３２から出力されたＬＲＣＫ信号の半周期の中で後半の期間にＡ／Ｄ変換を行ったシリアル形式のＰＣＭデータをＰＣＭデータ出力端子２３から出力するように動作設定がなされており、例えば図示を省略した各動作設定端子がＨレベルあるいはＬレベルとなるように、プルアップあるいはプルダウンの配線が行われている。
【００１１】
ＯＲゲート６は、二つの入力端子へ入力されたデータの論理和を求めるＯＲ回路から成り、第一の入力端子に前述のＡＤＣ１のＰＣＭデータ出力端子１３から出力されたＰＣＭデータを入力するように、また第二の入力端子に前述のＡＤＣ２のＰＣＭデータ出力端子２３から出力されたＰＣＭデータを入力するように接続され、自らの出力端子を後述するＤＳＰ３のＰＣＭデータ入力端子３３に接続している。
ＤＳＰ３は、各デバイス等の動作を制御するプロセッサで、例えば音声信号等の処理に特化したＤＳＰから成り、１周期がシリアルデータの１ビット長を表すビットクロック信号（以下、ＢＣＫ信号と記載する）、ならびに例えばステレオのオーディオ信号のＬｃｈとＲｃｈとを分別するときに用いるＬＲＣＫ信号を生成するもので、生成したＢＣＫ信号を出力するＢＣＫ出力端子３１を、ＡＤＣ１のＢＣＫ入力端子１１及びＡＤＣ２のＢＣＫ入力端子２１に接続している。また、ＬＲＣＫ信号を出力するＬＲＣＫ出力端子３２を、ＡＤＣ１のＬＲＣＫ入力端子１２及びＡＤＣ２のＬＲＣＫ入力端子２２に接続している。
また、ＤＳＰ３は、ＢＣＫ信号を出力するＢＣＫ出力端子３４、ＬＲＣＫ信号を出力するＬＲＣＫ出力端子３５、及び、ＰＣＭデータを出力するＰＣＭデータ出力端子３６を、後述するようにＤ／Ａコンバータ（以下、ＤＡＣと記載する）４，５に接続している。
【００１２】
ＤＡＣ４及びＤＡＣ５は、シリアル形式のデジタルデータをアナログ信号へ変換するもので、ＤＡＣ４のＢＣＫ入力端子４１及びＤＡＣ５のＢＣＫ入力端子５１には、前述のようにＤＳＰ３のＢＣＫ出力端子３４が接続されている。また、ＤＡＣ４のＬＲＣＫ入力端子４２及びＤＡＣ５のＬＲＣＫ入力端子は、ＤＳＰ３のＬＲＣＫ出力端子３５に接続されている。また、ＤＡＣ４のＰＣＭデータ入力端子４３及びＤＡＣ５のＰＣＭデータ入力端子５３は、ＤＳＰ３のＰＣＭデータ出力端子３６に接続されている。
ＤＡＣ４の出力端子は、アナログ信号のオーディオ信号Ｌｃｈ１０１，Ｒｃｈ１０２を外部へ出力するように接続され、ＤＡＣ５の出力端子は、アナログ信号のオーディオ信号Ｌｃｈ１０３，Ｒｃｈ１０４を外部へ出力するように接続されている。
【００１３】
なお、ＤＡＣ４は、ＤＳＰ３のＬＲＣＫ出力端子３５から出力されたＬＲＣＫ信号の半周期の中で前半の期間に入力したＰＣＭデータのＤ／Ａ変換を行って、当該変換したアナログ信号を出力するように動作設定がなされており、例えば図示を省略した各動作設定端子がＨレベルあるいはＬレベルとなるように、プルアップあるいはプルダウンの配線が行われている。
また、ＤＡＣ５は、上記のＬＲＣＫ出力端子３５から出力されたＬＲＣＫ信号の半周期の中で後半の期間に入力したＰＣＭデータのＤ／Ａ変換を行って、当該変換したアナログ信号を出力するように動作設定がなされており、例えば図示を省略した各動作設定端子がＨレベルあるいはＬレベルとなるように、プルアップあるいはプルダウンの配線が行われている。
【００１４】
次に動作について説明する。
図２及び図３は、実施の形態１による信号変換伝達装置のＡ／Ｄコンバータの動作を示す説明図である。図２は、図１に示したＡＤＣ１の動作を表し、図３は、図１のＡＤＣ２の動作を表したもので、各々ＡＤＣ１ならびにＡＤＣ２の動作タイミングを表すタイミングチャートである。図２の最上段には、ＤＳＰ３から出力されるＢＣＫ信号、中段には同じくＤＳＰ３から出力されるＬＲＣＫ信号、下段にはＡＤＣ１から出力されるＰＣＭデータを示している。
【００１５】
ＡＤＣ１は、例えばステレオのオーディオ信号Ｌｃｈ１０１とオーディオ信号Ｒｃｈ１０２とを入力したとき、ＤＳＰ３から入力しているＢＣＫ信号に同期させて上記のアナログ信号であるオーディオ信号Ｌｃｈ１０１，Ｒｃｈ１０２をシリアル形式のＰＣＭデータに変換する。また、ＡＤＣ１は、アナログ信号から変換したＰＣＭデータを出力するとき、ＤＳＰ３から入力しているＬＲＣＫ信号に同期させて、オーディオ信号Ｌｃｈ１０１とオーディオ信号Ｒｃｈ１０２とを分別して出力する。例えば、ＬＲＣＫ信号がＨレベルになっている間にＰＣＭデータに変換されたオーディオ信号Ｌｃｈ１０１を出力し、ＬＲＣＫ信号がＬレベルになっている間にＰＣＭデータに変換されたオーディオ信号Ｒｃｈ１０２を出力する。
【００１６】
例えば、ＤＳＰ３のＬＲＣＫ出力端子３２から出力されるＬＲＣＫ信号のレベル反転周期即ち半周期が、ＤＳＰ３のＢＣＫ出力端子３１から出力されるＢＣＫ信号の３２ビット長であるとき、ＡＤＣ１は、１フレームのオーディオ信号Ｌｃｈ１０１を１６ビットで構成するように、ＢＣＫ信号に同期させてＡ／Ｄ変換を行う。また、同様に１フレームのオーディオ信号Ｒｃｈ１０２を１６ビットで構成するようにＡ／Ｄ変換を行う。
ＡＤＣ１は、上記のようにＡ／Ｄ変換を行ったＰＣＭデータを出力するときには、ＬＲＣＫ出力端子３２からのＬＲＣＫ信号がＬレベルからＨレベルに遷移するタイミングに同期させて上記の１フレーム分のオーディオ信号Ｌｃｈ１０１をＰＣＭデータとして出力し、上記のＬＲＣＫ信号が次にＨレベルからＬレベルに遷移するタイミングに同期させて１フレーム分のオーディオ信号Ｒｃｈ１０２をＰＣＭデータとして出力する。
【００１７】
前述と同様に例えば、ＤＳＰ３のＬＲＣＫ出力端子３２から出力されるＬＲＣＫ信号のレベル反転周期がＤＳＰ３のＢＣＫ出力端子３１から出力されるＢＣＫ信号の３２ビット長であるとき、ＡＤＣ２は、１フレームのオーディオ信号Ｌｃｈ１０３を１６ビットで構成するように、ＢＣＫ信号に同期させてＡ／Ｄ変換を行う。また、同様に１フレームのオーディオ信号Ｒｃｈ１０４を１６ビットで構成するようにＡ／Ｄ変換を行う。
ＡＤＣ２は、上記のようにＡ／Ｄ変換を行ったＰＣＭデータを出力するときには、ＬＲＣＫ出力端子３２からのＬＲＣＫ信号がＬレベルからＨレベルに遷移してからＢＣＫ信号の１６ビット長の期間が経過した後、即ちＬＲＣＫ信号の半周期の中で後半の期間に上記の１フレーム分のオーディオ信号Ｌｃｈ１０３をＰＣＭデータとして出力し、上記のＬＲＣＫ信号が次にＨレベルからＬレベルに遷移してＢＣＫ信号の１６ビット長の期間が経過した後、１フレーム分のオーディオ信号Ｒｃｈ１０４をＰＣＭデータとして出力する。なお、ＡＤＣ１及びＡＤＣ２から各々出力されるＰＣＭデータは、１フレームが１６ビットのデータに限定されるものではなく、１６ビット以下のものでもよい。
【００１８】
図４は、実施の形態１による信号変換伝達装置の動作を示す説明図である。この図は、上段にＤＳＰ３から出力されるＢＣＫ信号、中段にＤＳＰ３から出力されるＬＲＣＫ信号、下段にＤＳＰ３へ入力されるＰＣＭデータを示したタイミングチャートである。上段に図示したＢＣＫ信号がＤＳＰ３のＢＣＫ出力端子３１から出力されたもので、中段に図示したＬＲＣＫ信号がＤＳＰ３のＬＲＣＫ出力端子３２から出力されたものであるとき、下段のＰＣＭデータは、ＤＳＰ３のＰＣＭデータ入力端子３３へ入力される、即ちＯＲゲート６から出力されたものである。
【００１９】
ＤＳＰ３は、図４に示したようにＡＤＣ１から出力された１フレーム分のオーディオ信号Ｌｃｈ１０１とＡＤＣ２から出力された１フレーム分のオーディオ信号Ｌｃｈ１０３が連なったＰＣＭデータを、自ら生成しているＬＲＣＫ信号がＨレベルになっている期間にＯＲゲート６から入力する。また、ＡＤＣ１から出力された１フレーム分のオーディオ信号Ｒｃｈ１０２とＡＤＣ２から出力された１フレーム分のオーディオ信号Ｒｃｈ１０４が連なったＰＣＭデータを、前述のＬＲＣＫ信号がＬレベルになっている期間にＯＲゲート６から入力する。ＯＲゲート６から出力されるＰＣＭデータは、ＡＤＣ１から出力されるオーディオ信号Ｌｃｈ１０１，Ｒｃｈ１０２、ＡＤＣ２から出力されるオーディオ信号Ｌｃｈ１０３，Ｒｃｈ１０４が時系列に合成された一連のシリアルデータとなる。
【００２０】
ＤＳＰ３は、半周期において各々１フレーム分のオーディオ信号Ｌｃｈ１０１とオーディオ信号Ｌｃｈ１０３とを当該ＤＳＰ３のＰＣＭデータ入力端子３３へ入力し、また次の半周期において各々１フレーム分のオーディオ信号Ｒｃｈ１０２とオーディオ信号Ｒｃｈ１０４とをＰＣＭデータ入力端子３３へ入力することができるようにＬＲＣＫ信号を生成し、このＬＲＣＫ信号をＡＤＣ１及びＡＤＣ２へ出力してこれらのデータ出力タイミングの制御を行っている。
【００２１】
ＤＳＰ３は、ＰＣＭデータ出力端子３６から、図４の下段に示したものと同様に各々１フレーム分のオーディオ信号Ｌｃｈ１０１〜Ｒｃｈ１０４が連なっているＰＣＭデータを出力する。また、ＤＡＣ４，５のＤ／Ａ変換に使用されるＢＣＫ信号を生成してＢＣＫ出力端子３４から出力し、同じくＤＡＣ４，５のＤ／Ａ変換に使用されるＬＲＣＫ信号を生成してＬＲＣＫ出力端子３５から出力する。
ＢＣＫ出力端子３４から出力されるＢＣＫ信号は、ＰＣＭデータ出力端子３６から出力されるシリアル形式のＰＣＭデータの１ビット長を表し、当該ＰＣＭデータと同期している。また、ＬＲＣＫ出力端子３５から出力されるＬＲＣＫ信号は、ＰＣＭデータ出力端子３６から出力されるＰＣＭデータのフレーム長を表すもので、半周期が当該ＰＣＭデータを構成する各々１フレーム分のオーディオ信号Ｌｃｈ１０１とオーディオ信号Ｌｃｈ１０３とを表すように、同じく各々１フレーム分のオーディオ信号Ｒｃｈ１０２とオーディオ信号Ｒｃｈ１０４とを表すように生成されている。また、このＬＲＣＫ信号はＰＣＭデータ出力端子３６から出力されるＰＣＭデータと同期している。
【００２２】
即ち、ＤＳＰ３のＰＣＭデータ出力端子３６から出力されるＰＣＭデータ、ＢＣＫ出力端子３４から出力されるＢＣＫ信号、及び、ＬＲＣＫ信出力端子３５から出力されるＬＲＣＫ信号の各タイミングは、図４に示したものと同様になる。ＤＳＰ３は、図４に示したようにＢＣＫ信号、ＬＲＣＫ信号、及びＰＣＭデータを出力する。
例えば、ＤＳＰ３は、１フレームを１６ビットで構成したオーディオ信号Ｌｃｈ１０１〜Ｒｃｈ１０４を図４の下段に示したように連ねて一連のシリアルデータを生成し、これをＰＣＭデータとしてＰＣＭデータ出力端子３６から出力するときには、ＢＣＫ出力端子３４から出力されているＢＣＫ信号の３２ビット長の期間が半周期となるＬＲＣＫ信号を生成してＬＲＣＫ出力端子３５から出力する。
【００２３】
なお、ＤＳＰ３のＢＣＫ出力端子３１から出力されるＢＣＫ信号とＢＣＫ出力端子３４から出力されるＢＣＫ信号は、同期しているとは限らず、同じ周期であるとも限らない。また、ＤＳＰ３のＬＲＣＫ出力端子３２から出力されるＬＲＣＫ信号とＬＲＣＫ出力端子３５から出力されるＬＲＣＫ信号は、同期しているとは限らず、同じ周期であるとも限らない。
また、ＰＣＭデータ出力端子３６から出力されるＰＣＭデータは、例えばＤＳＰ３の図示を省略した制御端子等へ入力される制御信号等によって指示／設定された内容に応じて処理等が施されたものである。
【００２４】
ＤＡＣ４は、ＤＳＰ３のＢＣＫ出力端子３４から入力したＢＣＫ信号に同期させて、ＤＳＰ３のＰＣＭデータ出力端子３６から入力したＰＣＭデータのＤ／Ａ変換を行う。このとき、ＤＡＣ４は前述のようにＤ／Ａ変換の動作設定が施されているので、ＤＳＰ３のＬＲＣＫ出力端子３５から入力したＬＲＣＫ信号の半周期、詳しくはＬＲＣＫ信号がＬレベルからＨレベルに遷移してＨレベルを維持している期間において、その前半の期間に入力したＰＣＭデータをアナログ信号に変換する。このように変換することにより、ＰＣＭデータを構成していた１フレーム分のオーディオ信号Ｌｃｈ１０１がアナログ信号に変換される。また、ＬＲＣＫ信号の半周期、詳しくはＨレベルからＬレベルに遷移してＬレベルになっている前半の期間に入力したＰＣＭデータをアナログ信号に変換する。このように変換することにより、ＰＣＭデータを構成していた１フレーム分のオーディオ信号Ｒｃｈ１０２がアナログ信号に変換される。
【００２５】
ＤＡＣ５は、ＤＳＰ３のＢＣＫ出力端子３４から入力したＢＣＫ信号に同期させてＤＳＰ３のＰＣＭデータ出力端子３６から入力したＰＣＭデータのＤ／Ａ変換を行う。このとき、ＤＡＣ５は、前述のようにＤ／Ａ変換の動作設定が施されているので、ＤＳＰ３のＬＲＣＫ出力端子３５から入力したＬＲＣＫ信号の半周期、詳しくはＬＲＣＫ信号がＬレベルからＨレベルに遷移してＨレベルになっている後半の期間、換言すると、ＬＲＣＫ信号がＨレベルに立ち上がってからＢＣＫ信号の１６ビット長の期間が経過した後に入力したＰＣＭデータをアナログ信号に変換する。このように変換することにより、ＰＣＭデータを構成していた１フレーム分のオーディオ信号Ｌｃｈ１０３がアナログ信号に変換される。また、ＬＲＣＫ信号の半周期、詳しくはＨレベルからＬレベルに遷移してＬレベルになっている後半の期間、換言するとＬＲＣＫ信号がＬレベルに立ち下がってからＢＣＫ信号の１６ビット長の期間が経過した後に入力したＰＣＭデータをアナログ信号に変換する。このように変換することにより、ＰＣＭデータを構成していた１フレーム分のオーディオ信号Ｒｃｈ１０４がアナログ信号に変換される。
このように、ＤＳＰ３からＢＣＫ信号、ＬＲＣＫ信号、及びＰＣＭデータが出力され、当該ＢＣＫ信号及びＬＲＣＫ信号によってＤＡＣ４，５のＤ／Ａ変換動作が制御されることにより、ＤＡＣ４からアナログ信号のオーディオ信号Ｌｃｈ１０１，Ｒｃｈ１０２が出力され、ＤＡＣ５からアナログ信号のオーディオ信号Ｌｃｈ１０３，Ｒｃｈ１０４が出力される。
【００２６】
なお、実施の形態１による信号変換伝達装置では、ＬＲＣＫ信号の半周期をＢＣＫ信号の３２ビット長、ＰＣＭデータを構成するオーディオ信号Ｌｃｈ１０１〜Ｒｃｈ１０４の各１フレーム当たりのビット長を１６ビットとしているが、ＰＣＭデータを成す各フレームのビット長は、ＬＲＣＫ信号の半周期のビット長の半分であれば前述の説明と同様に動作することが可能である。ＬＲＣＫ信号の半周期がＢＣＫ信号の４８ビット長であれば、ＰＣＭデータの各１フレームのビット長を２４ビットとして動作することにより、同様な作用効果が得られる。また、ＬＲＣＫ信号の半周期をＢＣＫ信号の１６ビット長としたときには、ＰＣＭデータを構成する各フレームのビット長を８ビットとしても同様な作用効果が得られる。
【００２７】
以上のように実施の形態１によれば、ＤＳＰ３がＢＣＫ信号及びＬＲＣＫ信号を生成してＡＤＣ１，２及びＤＡＣ４，５の動作を制御するとき、ＬＲＣＫ信号の半周期の中で前半にＡＤＣ１からＡ／Ｄ変換を行ったデータを出力させ、後半にＡＤＣ２からＡ／Ｄ変換を行ったデータを出力させるようにし、またＬＲＣＫ信号の半周期の中で前半にＤＡＣ４にＤ／Ａ変換を行わせ、後半にＤＡＣ５にＤ／Ａ変換を行わせるようにしたので、一つのＰＣＭシリアルインタフェース、例えば一つのＰＣＭデータ入力／出力端子を備えたＤＳＰに二つのＡＤＣならびにＤＡＣを接続することができるようになり、規模の小さなＤＳＰを使用することができるという効果がある。
また、二つのＰＣＭシリアルインタフェースを備える例えばＤＳＰに、二つのＡＤＣまたはＤＡＣを接続するときに比べて配線を抑制することができるという効果がある。
また、二つのＡＤＣまたは二つのＤＡＣの接続／動作等を切り替える制御が不要なため、切り替え制御のリソースを省くことができるという効果がある。
【図面の簡単な説明】
【００２８】
【図１】この発明の実施の形態１による信号変換伝達装置の構成を示すブロック図である。
【図２】実施の形態１による信号変換伝達装置のＡ／Ｄコンバータの動作を示す説明図である。
【図３】実施の形態１による信号変換伝達装置のＡ／Ｄコンバータの動作を示す説明図である。
【図４】実施の形態１による信号変換伝達装置の動作を示す説明図である。
【符号の説明】
【００２９】
１，２  ＡＤＣ、３  ＤＳＰ（制御手段）、４，５  ＤＡＣ、６  ＯＲゲート（加算手段）、１１，２１，４１，５１  ＢＣＫ入力端子、１２，２２，４２，５２  ＬＲＣＫ入力端子、１３，２３  ＰＣＭデータ出力端子、３１，３４  ＢＣＫ出力端子、３２，３５  ＬＲＣＫ出力端子、３３，４３，５３  ＰＣＭデータ入力端子、３６  ＰＣＭデータ出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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