(57)【要約】【課題】電極間絶縁膜内に生じる空隙の発生を防止し隣り合う複数の制御ゲート電極間に埋込まれる電極間絶縁膜の均一性を向上し、制御ゲート電極を低抵抗化できるようにする。【解決手段】金属シリサイド膜９の上部が隣接する電極間絶縁膜１１上に張り出して構成されているため、Ｙ方向断面の断面積を従来に比較して増加させることができる。電極間絶縁膜１１を埋め込むときには、従来に比較してアスペクト比が低い状態で電極間絶縁膜１１を埋め込むことができる。【選択図】図３
2008160010.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に並設された複数の積層ゲート電極と、
隣り合う前記複数の積層ゲート電極間に形成された電極間絶縁膜とを備え、
前記複数の積層ゲート電極は互いに分断して形成され、それぞれ、前記第１のゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されると共に隣接する前記電極間絶縁膜上に張り出した張出部を備えた制御ゲート電極とを備えていることを特徴とする半導体装置。
【請求項２】
半導体基板上に第１のゲート絶縁膜材を形成する工程と、
前記第１のゲート絶縁膜材上に浮遊ゲート電極材を形成する工程と、
前記浮遊ゲート電極材上に第２のゲート絶縁膜材を形成する工程と、
前記第２のゲート絶縁膜材の上にシリコン材による制御ゲート電極の基層材を形成する工程と、
前記制御ゲート電極の基層材、第２のゲート絶縁膜材、浮遊ゲート電極材を複数に分断する工程と、
前記複数に分断した分断領域内に電極間絶縁膜を埋込む工程と、
前記シリコン材を選択成長する工程と、
前記選択成長したシリコン材の少なくとも一部をシリサイド化する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に第１のゲート絶縁膜材を形成する工程と、
前記第１のゲート絶縁膜材上に浮遊ゲート電極材を形成する工程と、
前記半導体基板の表面内の第１の方向に沿って前記浮遊ゲート電極材、第１のゲート絶縁膜材、半導体基板に溝を形成する工程と、
前記半導体基板の表面から上方に突出すると共に浮遊ゲート電極材の少なくとも一部を露出させるように前記溝内に素子分離絶縁膜を形成する工程と、
前記浮遊ゲート電極材および前記素子分離絶縁膜上に第２のゲート絶縁膜材を形成する工程と、
前記第２のゲート絶縁膜材の上にシリコン材による制御ゲート電極の基層材を形成する工程と、
前記制御ゲート電極の基層材、第２のゲート絶縁膜材、浮遊ゲート電極材を前記第１の方向に交差する第２の方向に沿って複数に分断する工程と、
前記複数に分断した分断領域内に電極間絶縁膜を形成する工程と、
前記シリコン材を選択成長する工程と、
前記選択成長したシリコン材の少なくとも一部をシリサイド化する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記シリコン材を選択成長する工程では、当該シリコン材の上部が前記分断領域内の電極間絶縁膜の上面より上方に位置するように選択成長することを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記シリコン材を選択成長する工程では、前記分断領域内の電極間絶縁膜上に当該シリコン材を張り出して形成することを特徴とする請求項２ないし４の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層ゲート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば、フラッシュメモリ装置に代表される不揮発性半導体記憶装置は、記憶保持用のメモリセルを備えている。電源の供給がなくてもデータをメモリセル内に保持できるため、マルチメディアカード用の記憶媒体として広く普及している。このような半導体装置は、近年更なる大容量化が望まれておりメモリセルを構成する積層ゲート電極を高集積化する必要がある。
【０００３】
このようなフラッシュメモリ装置の製造方法が特許文献１に開示されている。この特許文献１に記載された製造方法の要部を説明すると、半導体基板上にトンネル絶縁膜、第１の導電層を形成し、トレンチ溝を形成し、素子分離用絶縁膜をトレンチ溝内に形成し、第１の導電層の上に第２の導電層を形成し、第２の導電層の上にゲート間絶縁膜および制御ゲートを堆積し、ゲート加工を行うことによってセル構造を完成させている。尚、特許文献１の製造方法では、ゲート加工を行うときには複数の積層ゲート電極間を電極間絶縁膜で埋め込む必要があるが、高集積化のため隣り合う積層ゲート電極間が狭くなると、積層ゲート電極間のアスペクト比が増大し、隣り合う積層ゲート電極間を電極間絶縁膜で埋め込むときに当該電極間絶縁膜内に空隙（シームやボイド）を生じてしまう。
【０００４】
また、高集積化に伴い個々の積層ゲート電極の幅寸法が狭くなるため、制御ゲート電極の断面積が減少し、配線遅延が発生しやすくなる。制御ゲート電極の抵抗値を下げるためには制御ゲート電極を厚膜化することが考えられるが、同時に制御ゲート電極間のアスペクト比が増大してしまうという物理的矛盾を生じる。
【特許文献１】特開２００１−２８４５５６号公報（図５、００９２〜００９６段落）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電極間絶縁膜内に生じる空隙の発生を防止し隣り合う複数の制御ゲート電極間に埋込まれる電極間絶縁膜の均一性を向上することを第１の目的とし、制御ゲート電極の低抵抗化を図ることを第２の目的とした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に並設された複数の積層ゲート電極と、隣り合う前記複数の積層ゲート電極間に形成された電極間絶縁膜とを備え、前記複数の積層ゲート電極は互いに分断して形成され、それぞれ、前記第１のゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されると共に隣接する前記電極間絶縁膜上に張り出した張出部を備えた制御ゲート電極とを備えた半導体装置を提供する。
【０００７】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜材を形成する工程と、前記第１のゲート絶縁膜材上に浮遊ゲート電極材を形成する工程と、前記浮遊ゲート電極材上に第２のゲート絶縁膜材を形成する工程と、前記第２のゲート絶縁膜材の上にシリコン材による制御ゲート電極の基層材を形成する工程と、前記制御ゲート電極の基層材、第２のゲート絶縁膜材、浮遊ゲート電極材を複数に分断する工程と、前記複数に分断した分断領域内に電極間絶縁膜を埋込む工程と、前記シリコン材を選択成長する工程と、前記選択成長したシリコン材の少なくとも一部をシリサイド化する工程とを備えた半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明の一態様によれば、隣り合う複数の制御ゲート電極間に埋込まれる電極間絶縁膜の均一性を向上することができる。
本発明の一態様によれば、制御ゲート電極の低抵抗化を実現できる。
【発明を実施するための最良の形態】
【０００９】
以下、積層ゲート電極構造を備えたＮＡＮＤ型のフラッシュメモリ装置に適用した本発明の一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率等は現実のものとは異なる。
【００１０】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図を示している。
この図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域Ｍ内に構成されるメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中、Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１２】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に例えば直交交差するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２は、メモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのｐ型のシリコン基板２には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本形成されており、これにより素子形成領域（活性領域）Ｓａが図２中Ｘ方向に分離形成されている。
【００１４】
ワード線ＷＬは、素子形成領域Ｓａの延設方向と直交する図２中Ｘ方向に沿って複数の素子分離領域Ｓｂおよび素子形成領域Ｓａの上を渡って形成されている。このワード線ＷＬは、制御ゲート電極としての機能をなす電気的構成要素でありゲート電極形成領域ＧＣに形成されている。ワード線ＷＬは、図２中のＹ方向に離間して複数本形成されており、複数本のワード線ＷＬは、ゲート電極分離領域ＧＶ（Ｙ方向に隣り合う２つのゲート電極形成領域ＧＣ間の領域）に埋め込まれる電極間絶縁膜１１（層間絶縁膜：後述参照）によってＹ方向に対して電気的に分離して構成されている。
【００１５】
また、選択ゲートトランジスタＴｒｓ１の選択ゲート線ＳＧＬ１が、ビット線コンタクトＣＢのＹ方向両脇に位置して図２中Ｘ方向に沿って複数の素子分離領域Ｓｂおよび素子形成領域Ｓａ上を渡って形成されている。選択ゲート線ＳＧＬ１は、平面的にはビット線コンタクトＣＢをＹ方向に挟んで一対形成されており、一対の選択ゲート線ＳＧＬ１間の各素子形成領域（活性領域）Ｓａ上にビット線コンタクトＣＢがそれぞれ形成されている。
【００１６】
各ワード線ＷＬと交差する素子形成領域Ｓａ上には、それぞれ、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（積層ゲート電極：浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ（後述の図３（ａ）および図３（ｂ）参照））が形成されている。各選択ゲート線ＳＧＬ１と交差する素子形成領域Ｓａ上には、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されており選択ゲート線ＳＧＬ１によって共通接続されている。
【００１７】
本実施形態においては、メモリセル領域Ｍにおけるワード線ＷＬ（コントロールゲート線、制御ゲート電極に相当）の構造とその間のゲート電極分離領域ＧＶの構造、並びにその製造方法に特徴を備えているため、その部分について詳細説明を行い、周辺回路領域の構造説明については省略する。以下、各メモリセルトランジスタＴｒｍの構造について図３（ａ）および図３（ｂ）を参照しながら説明する。
【００１８】
図３（ａ）は、図２のＡ−Ａ線に沿う縦断面（メモリセル領域Ｍ内の一部のＸ方向断面）を模式的に示しており、図３（ｂ）は、図２のＢ−Ｂ線に沿う縦断面（メモリセル領域Ｍ内の一部のＹ方向断面）を模式的に示している。
【００１９】
半導体基板としてのシリコン基板２の表層には複数の素子分離溝３がそれぞれＹ方向に沿って形成されＸ方向に複数並設されている。これらの素子分離溝３にはそれぞれ素子分離絶縁膜４が埋込まれており、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂを構成している。素子分離領域Ｓｂは、シリコン基板２の表層の複数の素子形成領域（活性領域：アクティブエリア）Ｓａを区画する領域であり、複数の素子形成領域ＳａはＹ方向に沿って形成されＸ方向に並設されている。
【００２０】
素子分離絶縁膜４によって区画された素子形成領域Ｓａは、メモリセルトランジスタＴｒｍのソース／ドレイン領域２ａとこれらのソース／ドレイン領域２ａに挟まれたチャネル領域２ｂとを含む領域からなる。
【００２１】
シリコン基板２の素子形成領域Ｓａ上にはシリコン酸化膜５が形成されている。このシリコン酸化膜５は、シリコン基板２の表面を熱酸化して形成された熱酸化膜により構成され、ゲート酸化膜、トンネル絶縁膜、第１のゲート絶縁膜として機能する膜である。
【００２２】
複数のゲート電極形成領域ＧＣにおいて、シリコン酸化膜５の上にはそれぞれ多結晶シリコン層６が形成されている。この多結晶シリコン層６は、例えばリン等の不純物がドープされており、非晶質シリコンを堆積した後に熱処理によって多結晶化されることによって構成されている。
【００２３】
図３（ａ）に示すように、素子分離絶縁膜４は、例えばシリコン酸化膜により構成され、その上面がシリコン酸化膜５の上面より上方に突出して形成されており、さらに、上面が多結晶シリコン層６の上面より下方に位置するように形成されている。
【００２４】
図３（ａ）に示すように、多結晶シリコン層６は、その上部（例えば全高さの２／３程度）が素子分離絶縁膜４の上面より上方に突出するように構成されている。多結晶シリコン層６は、シリコン酸化膜５や素子分離絶縁膜４の側壁面と面一に整合して形成されている。
【００２５】
多結晶シリコン層６は、複数の素子形成領域Ｓａ上にそれぞれシリコン酸化膜５を介してＸ方向およびＹ方向に並設されており、第１のゲート電極、浮遊ゲート電極ＦＧとして機能する。素子分離絶縁膜４は、Ｘ方向に隣り合う浮遊ゲート電極ＦＧである多結晶シリコン層６を電気的および構造的に分離するように構成されている。
【００２６】
多結晶シリコン層６の一部側面上および上面上並びに素子分離絶縁膜４の上面上にはインターポリ絶縁膜７が形成されている。このインターポリ絶縁膜７は、多結晶シリコン層６を覆うように形成されており、ゲート間絶縁膜、第２のゲート絶縁膜、導電層間絶縁膜として機能する膜である。インターポリ絶縁膜７は、例えばＯＮＯ膜（Oxide（シリコン酸化膜層）-Nitride（シリコン窒化膜層）-Oxide（シリコン酸化膜層））により構成されている。このインターポリ絶縁膜７は、多結晶シリコン層６と後述する多結晶シリコン層８との間に挟まれるように構成され導電層間絶縁膜として機能する。このインターポリ絶縁膜７は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧ（ワード線ＷＬ）との間のゲート間絶縁膜としても機能する。
【００２７】
制御ゲート電極ＣＧは、インターポリ絶縁膜７の上に構成されており、ワード線ＷＬとして、Ｘ方向に並設された多結晶シリコン層６および素子分離絶縁膜４の上方を渡るように形成されている。この制御ゲート電極ＣＧは、下層側の多結晶シリコン層８と上層側の金属シリサイド膜９とによって構成され第２のゲート電極として構成される。多結晶シリコン層８は、下層側の薄い多結晶シリコン層８ａと上層側のシリコン層８ｂとが積層されることによって構成され、多結晶シリコン層８ａと多結晶シリコン層６とはインターポリ絶縁膜７を挟んで対向するように構成されている。金属シリサイド膜９は、例えばコバルトシリサイドにより構成され制御ゲート電極ＣＧの低抵抗化が図られている。
【００２８】
以上説明したように、積層ゲート電極１０は、シリコン基板２上にシリコン酸化膜５を介して、多結晶シリコン層６、インターポリ絶縁膜７、多結晶シリコン層８、金属シリサイド膜９を順に積層して構成されている。図３（ｂ）に示すように、これらの積層ゲート電極１０は互いにＹ方向に分離形成され、これらは互いに略同様の積層態様をなしている。また、ゲート電極分離領域ＧＶのシリコン基板２上には電極間絶縁膜１１が形成され、Ｙ方向に隣り合う制御ゲート電極ＣＧを電気的および構造的に分離している。
【００２９】
この電極間絶縁膜１１は、例えばＴＥＯＳ（Tetra Ethoxy Ortho Silicate）等によって構成され、その上部は金属シリサイド膜９の上面よりも低い位置に位置するように形成されている。金属シリサイド膜９の上面は、所謂ドーム状に形成されており、上側縁部９ａが金属シリサイド膜９に隣接した電極間絶縁膜１１の一部上に張り出した張出部として形成されている。尚、図３（ｂ）において、電極間絶縁膜１１はシリコン基板２の上に直接形成されているが、ソース／ドレイン領域２ａ上のシリコン酸化膜５を残存させ、電極間絶縁膜１１をシリコン酸化膜５を介してシリコン基板２の上に形成されても良い。金属シリサイド膜９や電極間絶縁膜１１の上にはシリコン酸化膜等の層間絶縁膜（図示せず）が形成されているが本実施形態の特徴部分とは関係しないためその説明を省略する。このようにしてフラッシュメモリ装置１のメモリセル領域Ｍのメモリセル構造が構成されている。
【００３０】
本実施形態に係る構造によれば、金属シリサイド膜９の上部が隣接する電極間絶縁膜１１上に張り出して構成されているため、Ｙ方向断面の断面積を従来に比較して増加させることができる。これにより、制御ゲート電極ＣＧの低抵抗化を図ることができ、メモリセルの動作を高速化できる。
【００３１】
＜製造方法について＞
以下、フラッシュメモリ装置１のメモリセル領域Ｍの製造方法について図４ないし図２１を参照しながら説明する。尚、本実施形態に係る特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程のいずれかは必要に応じて省いても良いし、以下の説明工程中に一般的な工程が必要であれば付加しても良い。また、各機能膜の材料に代えて他材料を適用可能であれば変更しても良いし膜厚も適宜変更して適用しても良い。
【００３２】
図４に示すように、ｐ型のシリコン基板２上にシリコン酸化膜５を約１０［ｎｍ］の膜厚で熱酸化法により形成する。次に、図５に示すように、シリコン酸化膜５の上に減圧ＣＶＤ(Chemical Vapor Deposition)法により例えばリン等の不純物がドープされた非晶質シリコンを浮遊ゲート電極材として堆積する。この非晶質シリコンは、後に熱処理されることによって多結晶シリコン層６として変成されるため、図５以降の図面には多結晶シリコン層６として符号６を付している。
【００３３】
次に、図６に示すように、多結晶シリコン層６の上に減圧ＣＶＤ法によりシリコン窒化膜１２を堆積し、シリコン窒化膜１２の上にシリコン酸化膜１３をハードマスクとして形成する。
【００３４】
次に、図７に示すように、シリコン酸化膜１３の上にレジスト１４をＸ方向に互いに離間した領域Ｇに対してパターンニングしてマスクパターンを形成する。
次に、図８に示すように、パターンニングされたレジスト１４をマスクとしてシリコン酸化膜１３をエッチング処理加工する。この領域は、Ｘ方向に隣り合う２（複数）の浮遊ゲート電極ＦＧおよびＦＧの形成領域（図３（ａ）参照）間の領域であり、浮遊ゲート電極ＦＧをＸ方向に対して複数に分離（分断）するための領域である。
【００３５】
次に、図９に示すように、Ｏ２プラズマ中に処理基板をさらすことでレジスト１４を除去し、シリコン酸化膜１３をマスクとしてシリコン窒化膜１２、多結晶シリコン層６、シリコン酸化膜５、および、シリコン基板２の上部をＲＩＥ法によりエッチング処理し、多結晶シリコン層６、シリコン酸化膜５、シリコン基板２の上部に素子分離溝３（溝に相当）を形成する。
【００３６】
次に、図１０に示すように、シリコン酸化膜１３を除去し、酸素性雰囲気中で１０００℃に加熱することで素子分離溝３の内面に沿ってシリコン酸化膜を形成すると共に、その内側にＨＤＰ−ＣＶＤ(High Density Plasma Chemical Vapor Deposition)法によりシリコン酸化膜を堆積することによって素子分離絶縁膜４を埋込む。次に、図１１に示すように、シリコン窒化膜１２をストッパとして素子分離絶縁膜４をＣＭＰ法によって平坦化処理する。
【００３７】
次に、図１２に示すように、シリコン酸化膜５の上面より上方で且つ多結晶シリコン層６の上面より下方に上面が位置するようにＲＩＥ法により素子分離絶縁膜４を除去する。
次に、図１３に示すように、１５０℃のリン酸処理（ウェットエッチング処理）によってシリコン窒化膜１２を除去しＮＨ４Ｆ溶液に浸し、多結晶シリコン層６の上面を露出させ、素子分離絶縁膜４および多結晶シリコン層６の上に例えば減圧ＣＶＤ法によりインターポリ絶縁膜７を第２のゲート絶縁膜材として成膜する。
【００３８】
次に、図１４に示すように、リン等の不純物がドープされた非晶質シリコンを減圧ＣＶＤ法によってインターポリ絶縁膜７の上に薄く形成する。尚、この非晶質シリコン膜は、後に熱処理されることによって変成し多結晶化するため、図１４中には多結晶シリコン層８ａとして符号を付している。この多結晶シリコン層８ａは、制御ゲート電極ＣＧの基層材として形成される。図１５は、この時点において図３（ｂ）に対応した製造途中の縦断面図を示している。このとき、多結晶シリコン層８ａの上面はＹ方向には平面状に形成される。
【００３９】
図１６〜図２１は、図１５に示す工程後の図３（ｂ）に対応した製造途中の縦断面図を示している。図１６に示すように、多結晶シリコン層８ａの上にハードマスクとしてシリコン窒化膜１５を形成し、シリコン窒化膜１５の上にレジスト１６を塗布し当該レジスト１６をＹ方向に離間した複数にパターンニングする。
【００４０】
次に、図１７に示すように、パターンニングされたレジスト１６をマスクとしてシリコン窒化膜１５、多結晶シリコン層８ａ、インターポリ絶縁膜７、多結晶シリコン層６、シリコン酸化膜５をＲＩＥ法により除去し、制御ゲート電極ＣＧおよび浮遊ゲート電極ＦＧをＹ方向に複数に分離する。次に、アッシング処理等を用いてレジスト１６を除去する。尚、シリコン酸化膜５は必ずしも除去する必要は無く、残存させても良い。また、レジスト１６を除去するタイミングは、シリコン窒化膜１５を除去加工処理した後であれば層５〜８ａを加工する前であっても良い。次に、ｎ型の不純物をシリコン基板２の表層にイオン注入しソース／ドレイン領域２ａを形成する。
【００４１】
次に、図１８に示すように、複数に分離された各層５〜８ａおよび１５間の領域（分断領域）に対しＴＥＯＳ系のシリコン酸化膜による電極間絶縁膜１１を例えば６００〜８００℃の範囲内の温度条件下で減圧ＣＶＤ（ＬＰ−ＣＶＤ）法により埋込む。すると、従来構造に比較してシリコン基板２の表面からシリコン窒化膜１５の上面までの高さが低くなり、アスペクト比が低下するため、隣り合う層５〜１５間の電極間絶縁膜１１の内部には空隙（ボイド、シーム等）が形成されることはない。尚、電極間絶縁膜１１は、シリコン窒化膜１５との間でエッチング時の高選択性を得られる材料によって形成する。
【００４２】
次に、図１９に示すように、シリコン窒化膜１５の上面全体を露出させるように電極間絶縁膜１１をＲＩＥ法により除去する。すると電極間絶縁膜１１のＹ方向上部中央が凹むように電極間絶縁膜１１が構成される。
【００４３】
次に、図２０に示すように、シリコン窒化膜１５をエッチング処理によって除去する。この場合、ウェットエッチング処理を行うことによって多結晶シリコン層８ａの上面を綺麗にすると良い。
【００４４】
次に、図２１に示すように、多結晶シリコン層８ａの上にシリコン材を選択成長させる。この処理を行うことによりシリコンの膜厚を増加させると共にシリコンの上面を上に凸の湾曲形状となるように構成する。尚、図２１内には、選択成長処理した部分に符号８ｂを付している。シリコンの選択成長処理は、例えばジクロルシランと塩酸とを原料ガスに用い、６００〜９００℃程度でガスを反応させることにより行われる。この選択成長処理が行われると、多結晶シリコン層８ａ上にはシリコン層８ｂが選択成長するがそれ以外の領域には成長しない。
【００４５】
選択成長処理が進行し電極間絶縁膜１１の上面にまで達すると、シリコン層８ｂが電極間絶縁膜１１の上面から上方に対してさらに成長処理が進行すると共に、隣接する電極間絶縁膜１１の上に張り出すように成長を進める。つまり、選択成長処理が行われることによって最初縦方向に成長しシリコン層８ｂの膜厚を増加させるが、電極間絶縁膜１１の上面に達するとＹ方向にも若干成長するようになる。このとき、処理時間を調整することによって、電極間絶縁膜１１の上面に張り出させると共にＹ方向に隣り合うシリコン層８ｂとは非接触状態に形成する。
【００４６】
次に、図３（ｂ）に示すように、シリコン層８ｂの上にコバルト等の金属をスパッタ処理し、熱処理を行うことによってシリコン層８ｂの上部の少なくとも一部を金属と化合させて、シリコン層８ｂの少なくとも一部をシリサイド化することで金属シリサイド膜９を形成する。次に、未反応の金属を除去することによって積層ゲート電極１０を完成させる。
【００４７】
以降の処理では、従来の方法によって積層ゲート電極１０の上に層間絶縁膜およびメタル配線層（何れも図示せず）を形成する。これによりフラッシュメモリ装置１を完成させることができる。
【００４８】
以上、説明したように、本実施形態に係る製造方法によれば、インターポリ絶縁膜７の上に薄い多結晶シリコン層８ａを形成し、層５〜８ａを複数に分断し、この分断領域内に電極間絶縁膜１１を埋め込んでから多結晶シリコン層８ａの上にシリコン層８ｂを選択成長し、シリコン層８ｂの少なくとも一部をシリサイド化しているため、電極間絶縁膜１１を埋め込むときにアスペクト比を従来に比較して低くした状態で埋め込むことができ、電極間絶縁膜１１内に対する埋込性が良好となり、電極間絶縁膜１１の均一性を向上できる。
【００４９】
また、シリコン層８ｂを選択成長する工程では、当該シリコン層８ｂの上部が電極間絶縁膜１１の上面より上方に位置するように選択成長させているため、従来に比較してＹ方向の断面積を増加させることができ、制御ゲート電極ＣＧの低抵抗化を図ることができる。
【００５０】
また、シリコン層８ｂを選択成長する工程では、電極間絶縁膜１１上にシリコン層８ｂを張り出して形成しているため、従来に比較してＹ方向の断面積を増加させることができ、制御ゲート電極ＣＧの低抵抗化を図ることができる。
【００５１】
また、制御ゲート電極ＣＧ（シリコン層８ｂ、金属シリサイド膜９）を、隣接する電極間絶縁膜１１上に張り出して形成しているため、従来に比較してＹ方向の断面積を増加させることができ、制御ゲート電極ＣＧの低抵抗化を図ることができる。
シリコン層８ｂを選択成長する前に、シリコン層８ｂの上面をウェットエッチング処理するため、複数の積層ゲート電極１０を構成するシリコン層８ｂを均一に成長させることができる。
【００５２】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
半導体基板としてｐ型のシリコン基板２に適用した実施形態を示したが、本発明では他の材料の半導体基板を適用しても良い。
第１のゲート絶縁膜としてシリコン酸化膜５に適用した実施形態を示したが、本発明では他材料のゲート絶縁膜を適用しても良い。
【００５３】
ＳＴＩ構造の素子分離領域Ｓｂを構成した実施形態を示したが、必要に応じて構成すればよい。
電極間絶縁膜１１としてシリコン酸化膜に適用した実施形態を示したが、本発明では他材料の電極間絶縁膜１１を適用しても良い。
【００５４】
インターポリ絶縁膜７（第２のゲート絶縁膜）としてＯＮＯ膜に適用した実施形態を示したが、本発明ではＮＯＮＯＮ膜（シリコン窒化膜−シリコン酸化膜−シリコン窒化膜−シリコン酸化膜−シリコン窒化膜）等による酸化膜層や窒化膜層の積層構造や他の高誘電率材料を適用しても良い。
【００５５】
制御ゲート電極ＣＧの基層材として多結晶シリコン層８ａを適用した実施形態を示したが、本発明では他材料を適用しても良い。
制御ゲート電極ＣＧの上部をシリサイド化する金属としてコバルトを適用した実施形態を示したが、タングステン等の他の金属を適用しても良い。
【００５６】
積層ゲート電極は２層に限られず、本発明では３層以上の多層ゲート電極構造を適用しても良い。
フラッシュメモリ装置１に適用した実施形態を示したが、他の不揮発性半導体記憶装置などの半導体装置に適用しても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態におけるフラッシュメモリ装置内のメモリセル領域の電気的構成の一部を示す図
【図２】メモリセル領域の一部のレイアウトパターンを模式的に示す平面図
【図３】（ａ）は図２のＡ−Ａ線に沿って示す模式的な縦断面図、（ｂ）は図２のＢ−Ｂ線に沿って示す模式的な縦断面図
【図４】製造途中における図３（ａ）対応図（その１）
【図５】製造途中における図３（ａ）対応図（その２）
【図６】製造途中における図３（ａ）対応図（その３）
【図７】製造途中における図３（ａ）対応図（その４）
【図８】製造途中における図３（ａ）対応図（その５）
【図９】製造途中における図３（ａ）対応図（その６）
【図１０】製造途中における図３（ａ）対応図（その７）
【図１１】製造途中における図３（ａ）対応図（その８）
【図１２】製造途中における図３（ａ）対応図（その９）
【図１３】製造途中における図３（ａ）対応図（その１０）
【図１４】製造途中における図３（ａ）対応図（その１１）
【図１５】製造途中における図３（ｂ）対応図（その１）
【図１６】製造途中における図３（ｂ）対応図（その２）
【図１７】製造途中における図３（ｂ）対応図（その３）
【図１８】製造途中における図３（ｂ）対応図（その４）
【図１９】製造途中における図３（ｂ）対応図（その５）
【図２０】製造途中における図３（ｂ）対応図（その６）
【図２１】製造途中における図３（ｂ）対応図（その７）
【符号の説明】
【００５８】
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３は素子分離溝（溝）、５はシリコン酸化膜（第１のゲート絶縁膜）、６は多結晶シリコン層、８ａは多結晶シリコン層（制御ゲート電極の基層材）、８ｂはシリコン層（シリコン材）、９は金属シリサイド膜、９ａは上側縁部（張出部）、１０は積層ゲート電極、１１は電極間絶縁膜、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極を示す。
【図１】
2008160010.tif 000003
【図２】
2008160010.tif 000004
【図３】
2008160010.tif 000005
【図４】
2008160010.tif 000006
【図５】
2008160010.tif 000007
【図６】
2008160010.tif 000008
【図７】
2008160010.tif 000009
【図８】
2008160010.tif 000010
【図９】
2008160010.tif 000011
【図１０】
2008160010.tif 000012
【図１１】
2008160010.tif 000013
【図１２】
2008160010.tif 000014
【図１３】
2008160010.tif 000015
【図１４】
2008160010.tif 000016
【図１５】
2008160010.tif 000017
【図１６】
2008160010.tif 000018
【図１７】
2008160010.tif 000019
【図１８】
2008160010.tif 000020
【図１９】
2008160010.tif 000021
【図２０】
2008160010.tif 000022
【図２１】
2008160010.tif 000023