(57)【要約】【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。【解決手段】本発明の周波数調整装置は、基準クロックに応答して１ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、及び前記複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。また、他の発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロックに応答して１ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、
前記複数のビットの周波数制御信号に応答して入力される基準クロックの周波数を調整する周波数調整部と
を含むことを特徴とする周波数調整装置。
【請求項２】
前記周波数制御信号生成部は、前記基準クロックのトグルタイミングに同期して前記複数のビットの周波数制御信号に含まれたハイ信号の個数を周期的に増加又は減少させることを特徴とする、請求項１に記載の周波数調整装置。
【請求項３】
前記周波数制御信号生成部は、
リセット信号及び前記基準クロックに応答して反転フィードバック信号及び前記複数のビットの周波数制御信号をシフトして前記複数のビットの周波数制御信号の論理値を調整するシフト部と、
前記複数のビットの周波数制御信号のうちのいずれか１つのビットを反転させて前記反転フィードバック信号として出力する反転部と
を含むことを特徴とする、請求項２に記載の周波数調整装置。
【請求項４】
前記周波数調整部は、周期的な前記周波数制御信号の論理値の変化に対応して前記基準クロックに付与する遅延時間を周期的に増加又は減少させることを特徴とする、請求項２に記載の周波数調整装置。
【請求項５】
前記周波数調整部は、
前記基準クロックを駆動して前記周波数調整クロックを生成する駆動部と、
前記複数のビットの周波数制御信号に応答して前記駆動部の動作を遅延させる遅延部と
を含むことを特徴とする、請求項４に記載の周波数調整装置。
【請求項６】
前記基準クロックの周波数を分周して分周クロックを生成するクロック分周部をさらに含むことを特徴とする、請求項１に記載の周波数調整装置。
【請求項７】
前記クロック分周部は、
リセット信号に応答して前記基準クロックからそれぞれの分周比率を有する複数の分周クロックを生成する分周クロック生成部と、
選択信号に応答して前記基準クロック及び前記複数の分周クロックのうちのいずれか１つを選択して前記基準クロックとして出力するスイッチング部と
を含むことを特徴とする、請求項６に記載の周波数調整装置。
【請求項８】
前記選択信号は、テスト動作時にはテスト信号によって実現され、テスト動作が終了すればモードレジスタ又はフューズ回路などによってレベルが固定される形態の信号として実現されることを特徴とする、請求項７に記載の周波数調整装置。
【請求項９】
基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部と、
前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部と
を含むことを特徴とする周波数調整装置。
【請求項１０】
前記周波数制御信号生成部は、前記基準クロックに応答して周期的に各ビットの論理値が変化する前記複数のビットの周波数制御信号を生成することを特徴とする、請求項９に記載の周波数調整装置。
【請求項１１】
前記周波数制御信号生成部は、
リセット信号に応答して前記基準クロックを１分周して第１周波数制御信号を生成する第１分周部と、
前記リセット信号に応答して前記第１周波数制御信号を２分周して第２周波数制御信号を生成する第２分周部と
を含むことを特徴とする、請求項１０に記載の周波数調整装置。
【請求項１２】
前記周波数調整部は、周期的な前記周波数制御信号の論理値の変化に対応して前記基準クロックに付与する遅延時間を周期的に増加又は減少させることを特徴とする、請求項１０に記載の周波数調整装置。
【請求項１３】
前記周波数調整部は、
前記複数のビットの周波数制御信号のうちの最上位ビットに応答して残りビットの前記周波数制御信号を選択的に反転させて、前記周波数制御信号又は副周波数制御信号を出力するスイッチング部と、
前記周波数制御信号又は前記副周波数制御信号に応答して前記基準クロックを遅延させる遅延部と
を含むことを特徴とする、請求項１２に記載の周波数調整装置。
【請求項１４】
前記遅延部は、前記複数のビットの周波数制御信号が各１ビットずつ入力される複数の遅延素子を含み、前記複数の遅延素子が有するそれぞれの遅延量に加重値が付与されることを特徴とする、請求項１３に記載の周波数調整装置。
【請求項１５】
基準クロックを所定比率で分周して分周クロックを生成するステップ；
前記分周クロックに応答して周期的に複数のビットの周波数制御信号の論理値を変更するステップと、
前記複数のビットの周波数制御信号の論理値に対応させた遅延時間を前記基準クロックに付与するステップと
を含むことを特徴とする周波数調整方法。
【請求項１６】
前記分周クロックを生成するステップは、
リセット信号に応答して前記基準クロックからそれぞれの分周比率を有する複数の分周クロックを生成するステップと、
選択信号に応答して前記基準クロック及び前記複数の分周クロックのうちのいずれか１つを選択して出力するステップと
を含むことを特徴とする、請求項１５に記載の周波数調整方法。
【請求項１７】
前記選択信号は、テスト動作時にはテスト信号によって実現され、テスト動作が終了すればモードレジスタ又はフューズ回路などによってレベルが固定される形態の信号として実現されることを特徴とする、請求項１６に記載の周波数調整方法。
【請求項１８】
前記複数のビットの周波数制御信号の論理値を変更するステップは、
前記複数のビットの周波数制御信号のうちのいずれか１つのビットを反転させて反転フィードバック信号として出力するステップと、
リセット信号及び前記分周クロックに応答して前記反転フィードバック信号及び前記複数のビットの周波数制御信号をシフトして前記複数のビットの周波数制御信号の論理値を調整するステップと
を含むことを特徴とする、請求項１５に記載の周波数調整方法。
【請求項１９】
基準クロックの周波数を周期的に増加又は減少させて周波数調整クロックを生成する周波数調整装置と、
遅延制御信号に応答して前記周波数調整クロックを遅延させて遅延クロックを生成する遅延装置と、
前記遅延クロックの出力経路の遅延量をモデリングした遅延時間を前記遅延クロックに付与してフィードバッククロックを生成する遅延補充装置と、
前記基準クロックと前記フィードバッククロックの位相を比較して位相比較信号を生成する位相比較装置と、
前記位相比較信号に応答して前記遅延制御信号を生成する遅延制御装置と
を含むことを特徴とするＤＬＬ回路。
【請求項２０】
前記周波数調整装置は、
前記基準クロックの周波数を分周して分周クロックを生成するクロック分周部と、
前記分周クロックに応答して１ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、
前記複数のビットの周波数制御信号に応答して前記基準クロックの周波数を調整して前記周波数調整クロックを生成する周波数調整部と
を含むことを特徴とする、請求項１９に記載のＤＬＬ回路。
【請求項２１】
前記周波数制御信号生成部は、前記分周クロックのトグルタイミングに同期して前記複数のビットの周波数制御信号に含まれたハイ信号の個数を周期的に増加又は減少させることを特徴とする、請求項２０に記載のＤＬＬ回路。
【請求項２２】
前記周波数調整部は、周期的な前記周波数制御信号の論理値の変化に対応して前記基準クロックに付与する遅延時間を周期的に増加又は減少させることを特徴とする、請求項２０に記載のＤＬＬ回路。
【請求項２３】
前記周波数調整装置は、
前記基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部と、
前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部と
を含むことを特徴とする、請求項１９に記載のＤＬＬ回路。
【請求項２４】
前記周波数制御信号生成部は、前記基準クロックに応答して周期的に各ビットの論理値が変化する前記複数のビットの周波数制御信号を生成することを特徴とする、請求項２３に記載のＤＬＬ回路。
【請求項２５】
前記周波数調整部は、周期的な前記周波数制御信号の論理値の変化に対応して前記基準クロックに付与する遅延時間を周期的に増加又は減少させることを特徴とする、請求項２３に記載のＤＬＬ回路。
【請求項２６】
外部クロックをバッファリングして前記基準クロックを生成するクロック入力バッファーをさらに含むことを特徴とする、請求項１９に記載のＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数調整装置及びそれを含むＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に関し、より詳しくは、電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路に関するものである。
【背景技術】
【０００２】
一般的に、ＤＬＬ回路は外部クロックを切り換えて得られた基準クロックに対し一定時間位相が先んじる内部クロックを提供するのに用いられる（例えば、特許文献１）。ＤＬＬ回路は、半導体集積回路内で活用される内部クロックがクロックバッファー及び伝送ラインをによって遅延されることによって外部クロックとの位相差が生じ、それによって出力データへのアクセス時間が長くなる問題点を解決するために用いられる。ＤＬＬ回路はこのように有効データ出力区間を増加させるために内部クロックの位相を外部クロックに対し所定時間先んじるように制御する機能を行う。
【０００３】
一方、最近の半導体集積回路は高速化及び高集積化がますます実現されていく傾向であり、それによって電磁干渉（ＥＭＩ、Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）が重要な問題として台頭している。このような電磁干渉現象は各クロック及び信号が予め設定された正確な周波数を有する程、より大きく表れる。このように半導体集積回路の動作が精密に行われるほど電磁干渉現象がより大きく表れるが、従来の技術においてはそれを解決するような技術的手段が存在しなかった。
【特許文献１】特開２００７−６５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上述した問題点を解決するために案出されたものであり、半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供することをその技術的課題とする。
【課題を解決するための手段】
【０００５】
上述した技術的課題を達成するための本発明の１実施形態に係る周波数調整装置は、基準クロックに応答して１ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、前記複数のビットの周波数制御信号に応答して入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。
【０００６】
また、本発明の他の実施形態に係る周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。
【０００７】
また、本発明のまた他の実施形態に係る周波数調整方法は、基準クロックを所定比率で分周して分周クロックを生成するステップと、前記分周クロックに応答して周期的に複数のビットの周波数制御信号の論理値を変更するステップと、前記複数のビットの周波数制御信号の論理値に対応させた遅延時間を前記基準クロックに付与するステップとを含むことを特徴とする。
【０００８】
さらに、本発明のまた他の実施形態に係るＤＬＬ回路は、基準クロックの周波数を周期的に増加又は減少させて周波数調整クロックを生成する周波数調整装置；遅延制御信号に応答して前記周波数調整クロックを遅延させて遅延クロックを生成する遅延装置；前記遅延クロックの出力経路の遅延量をモデリングした遅延時間を前記遅延クロックに付与してフィードバッククロックを生成する遅延補充装置と、前記基準クロックと前記フィードバッククロックの位相を比較して位相比較信号を生成する位相比較装置と、前記位相比較信号に応答して前記遅延制御信号を生成する遅延制御装置とを含むことを特徴とする。
【発明の効果】
【０００９】
以上で説明した本発明の周波数調整装置及びそれを含むＤＬＬ回路は、周期的に出力クロックの周波数を増減させることによって半導体集積回路の電磁干渉を減少させる効果がある。
また、本発明の周波数調整装置及びそれを含むＤＬＬ回路は、電磁干渉現象の発生確率を減少させて半導体集積回路のより安定した動作を支援する効果がある。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照して本発明の望ましい実施形態をより詳細に説明する。
図１に示すように、本発明の１実施形態に係るＤＬＬ回路は、クロック入力バッファー１０、周波数調整装置２０、遅延装置３０、クロックドライバー４０、遅延補充装置５０、位相比較装置６０、及び遅延制御装置７０を含む。
【００１１】
前記クロック入力バッファー１０は外部クロックｃｌｋ＿ｅｘｔをバッファリングして基準クロックｃｌｋ＿ｒｅｆを生成する。前記周波数調整装置２０は前記基準クロックｃｌｋ＿ｒｅｆの周波数を周期的に増加又は減少させて周波数調整クロックｃｌｋ＿ａｄｆを生成する。前記遅延装置３０は遅延制御信号ｄｌｃｎｔに応答して前記周波数調整クロックｃｌｋ＿ａｄｆを遅延させて遅延クロックｃｌｋ＿ｄｌｙを生成する。前記クロックドライバー４０は前記遅延クロックｃｌｋ＿ｄｌｙを駆動して出力クロックｃｌｋ＿ｏｕｔを生成する。
【００１２】
前記遅延補充装置５０は、前記遅延クロックｃｌｋ＿ｄｌｙがデータ出力バッファーまで出力される経路に存在する遅延素子の遅延値をモデリングしてそれに対応する遅延量を前記遅延クロックｃｌｋ＿ｄｌｙに付与することによってフィードバッククロックｃｌｋ＿ｆｂを生成する。前記位相比較装置６０は前記基準クロックｃｌｋ＿ｒｅｆと前記フィードバッククロックｃｌｋ＿ｆｂのうちのどのクロックの位相が先んじるかに対する情報を前記位相比較信号ｐｈｃｍｐを?用して前記遅延制御装置７０に伝達する。前記遅延制御装置７０は前記位相比較信号ｐｈｃｍｐによって伝えられる情報に対応して前記遅延制御信号ｄｌｃｎｔを生成して前記遅延装置３０に伝達することによって、前記遅延装置３０は前記基準クロックｃｌｋ＿ｒｅｆに付与する遅延量を制御する。
【００１３】
前記遅延装置３０に入力されるクロックが予め設定された周波数を正確に維持すると、前記遅延装置３０及び前記ＤＬＬ回路内で電磁干渉が生じる。このような電磁干渉現象は信号干渉などの副作用につながるため、その防止のために前記周波数調整装置２０が備えられる。前記周波数調整装置２０は前記基準クロックｃｌｋ＿ｒｅｆの周波数を周期的に増加又は減少させる。このような前記周波数調整装置２０の動作によって前記遅延装置３０及び前記ＤＬＬ回路は電磁干渉現象を減少させることができる。
【００１４】
図２に示すように、前記周波数調整装置２０の第１例示としての周波数調整装置２０ａは、クロック分周部２１０ａ、周波数制御信号生成部２２０ａ、及び周波数調整部２３０ａを含む。
【００１５】
前記クロック分周部２１０ａは、前記基準クロックｃｌｋ＿ｒｅｆの周波数を所定比率に分周して前記分周クロックｃｌｋ＿ｄｉｖを生成する。前記基準クロックｃｌｋ＿ｒｅｆの分周比率（例えば、２分周、４分周、８分周など）は設計者によって選択される。設計者は、テストによって前記基準クロックｃｌｋ＿ｒｅｆに対する周波数を調整する最適の時間間隔を設定し、それによって前記基準クロックｃｌｋ＿ｒｅｆの分周比率を選択する。
【００１６】
その後、前記周波数制御信号生成部２２０ａは、前記分周クロックｃｌｋ＿ｄｉｖのトグル（Ｔｏｇｇｌｅ）タイミングに同期して１ビットずつレベルが遷移する前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞を生成する。すなわち、前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞は、前記分周クロックｃｌｋ＿ｄｉｖがトグルする時ごとに１ビットの論理値が変化する。
【００１７】
前記周波数調整部２３０ａは、前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞に応答して前記基準クロックｃｌｋ＿ｒｅｆの周波数を調整して前記周波数調整クロックｃｌｋ＿ａｄｆを生成する。そのために、前記周波数調整部２３０ａは前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞に応答して前記基準クロックｃｌｋ＿ｒｅｆを遅延させる。すなわち、前記周波数調整部２３０ａは、前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞の論理値の変化により、前記基準クロックｃｌｋ＿ｒｅｆに対する遅延量を増加又は減少させる。この時、前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞は周期的に前記基準クロックｃｌｋ＿ｒｅｆに対する遅延量の増加又は減少を指示する。
【００１８】
図３は、図２に示したクロック分周部の詳細構成図であって、基準クロックを２分周、４分周、８分周、及び１６分周にして生成したクロックのうちのいずれか１つを分周クロックとして出力するクロック分周部を例示的で示す図である。本発明が実現しようとするクロック分周部において、分周比率及び分周によって生成されるクロックの数は図面に示す形態に限定されないことは明らかである。
【００１９】
図３に示すように、前記クロック分周部２１０ａは分周クロック生成部２１２ａ及びスイッチング部２１４ａを含む。
前記分周クロック生成部２１２ａは第１リセット信号ｒｓｔ１に応答して前記基準クロックｃｌｋ＿ｒｅｆから２分周クロックｃｌｋ＿ｄｉｖ２、４分周クロックｃｌｋ＿ｄｉｖ４、８分周クロックｃｌｋ＿ｄｉｖ８、及び１６分周クロックｃｌｋ＿ｄｉｖ１６を生成する。前記分周クロック生成部２１２ａは第１分周器ＤＩＶ１、第２分周器ＤＩＶ２、第３分周器ＤＩＶ３、及び第４分周器ＤＩＶ４を含む。
【００２０】
前記第１分周器ＤＩＶ１は、前記第１リセット信号ｒｓｔ１に応答して前記基準クロックｃｌｋ＿ｒｅｆを２分周して前記２分周クロックｃｌｋ＿ｄｉｖ２を生成する。前記第２分周器ＤＩＶ２は、前記第１リセット信号ｒｓｔ１に応答して前記２分周クロックｃｌｋ＿ｄｉｖ２を２分周して前記４分周クロックｃｌｋ＿ｄｉｖ４を生成する。前記第３分周器ＤＩＶ３は、前記第１リセット信号ｒｓｔ１に応答して前記４分周クロックｃｌｋ＿ｄｉｖ４を２分周して前記８分周クロックｃｌｋ＿ｄｉｖ８を生成する。前記第４分周器ＤＩＶ４は、前記第１リセット信号ｒｓｔ１に応答して前記８分周クロックｃｌｋ＿ｄｉｖ８を２分周して前記１６分周クロックｃｌｋ＿ｄｉｖ１６を生成する。
【００２１】
前記スイッチング部２１４ａは、選択信号ｓｅｌに応答して前記基準クロックｃｌｋ＿ｒｅｆ、前記２分周クロックｃｌｋ＿ｄｉｖ２、前記４分周クロックｃｌｋ＿ｄｉｖ４、前記８分周クロックｃｌｋ＿ｄｉｖ８、及び前記１６分周クロックｃｌｋ＿ｄｉｖ１６のうちのいずれか１つを選択して前記分周クロックｃｌｋ＿ｄｉｖとして出力する。前記選択信号ｓｅｌは、テスト動作時にはテスト信号によって実現される。そして、テスト動作が終了すれば、モードレジスタ又はフューズ回路などによって人為的にそのレベルが固定される形態として実現される。前記スイッチング部２１４ａは前記選択信号ｓｅｌによって制御されるマルチプレクサ回路の形態として実現可能であり、このような構成は当業者であれば容易に実施できるレベルの技術に該当する。
【００２２】
図４は、図２に示した周波数制御信号生成部の詳細構成図であって、周波数制御信号は６ビットの信号として実現されることを例示的で示したものである。
図４に示すように、前記周波数制御信号生成部２２０ａはシフト部２２２ａ及び反転部２２４ａを含む。
【００２３】
前記シフト部２２２ａは、第２リセット信号ｒｓｔ２及び前記分周クロックｃｌｋ＿ｄｉｖに応答して反転フィードバック信号ｉｖｆｄｂ及び前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞のうちの５ビットｆｑｃｎｔ＜１：５＞をシフトして前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞の論理値を調整する。前記シフト部２２２ａは第１〜第６フリップフロップ（ＦＦ１〜ＦＦ６）を含む。
【００２４】
前記第１フリップフロップＦＦ１は、前記第２リセット信号ｒｓｔ２及び前記分周クロックｃｌｋ＿ｄｉｖに応答して前記反転フィードバック信号ｉｖｆｄｂをラッチして第１周波数制御信号ｆｑｃｎｔ＜１＞を生成する。前記第２フリップフロップＦＦ２は、前記第２リセット信号ｒｓｔ２及び前記分周クロックｃｌｋ＿ｄｉｖに応答して前記第１周波数制御信号ｆｑｃｎｔ＜１＞をラッチして第２周波数制御信号ｆｑｃｎｔ＜２＞を生成する。前記第３フリップフロップＦＦ３は、前記第２リセット信号ｒｓｔ２及び前記分周クロックｃｌｋ＿ｄｉｖに応答して前記第２周波数制御信号ｆｑｃｎｔ＜２＞をラッチして第３周波数制御信号ｆｑｃｎｔ＜３＞を生成する。前記第４フリップフロップＦＦ４は、前記第２リセット信号ｒｓｔ２及び前記分周クロックｃｌｋ＿ｄｉｖに応答して前記第３周波数制御信号ｆｑｃｎｔ＜３＞をラッチして前記第４周波数制御信号ｆｑｃｎｔ＜４＞を生成する。前記第５フリップフロップＦＦ５は、前記第２リセット信号ｒｓｔ２及び前記分周クロックｃｌｋ＿ｄｉｖに応答して前記第４周波数制御信号ｆｑｃｎｔ＜４＞をラッチして第５周波数制御信号ｆｑｃｎｔ＜５＞を生成する。前記第６フリップフロップＦＦ６は、前記第２リセット信号ｒｓｔ２及び前記分周クロックｃｌｋ＿ｄｉｖに応答して前記第５周波数制御信号ｆｑｃｎｔ＜５＞をラッチして第６周波数制御信号ｆｑｃｎｔ＜６＞を生成する。
【００２５】
前記反転部２２４ａは、前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞のうちの第６番目ビットの信号ｆｑｃｎｔ＜６＞を反転させて前記反転フィードバック信号ｉｖｆｄｂとして出力する。前記反転部２２４ａは、前記第６周波数制御信号ｆｑｃｎｔ＜６＞を反転させて前記反転フィードバック信号ｉｖｆｄｂを出力する第１インバータＩＶ１を含む。
【００２６】
初期状態において、前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞が全部ローレベルであると仮定すれば、前記反転フィードバック信号ｉｖｆｄｂはハイレベルの電位を有する。その後、前記シフト部２２２ａの前記第１〜第６フリップフロップ（ＦＦ１〜ＦＦ６）は、前記分周クロックｃｌｋ＿ｄｉｖのトグルタイミングに同期して前記ハイレベルの反転フィードバック信号ｉｖｆｄｂを１ビットずつシフトする。それにより、前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞は１ビットずつそのレベルが遷移する。このような前記周波数制御信号ｆｑｃｎｔ＜１：６＞の電位レベルの変化は図５に示されている。
【００２７】
図５に示すように、前記分周クロックｃｌｋ＿ｄｉｖのトグルタイミングごとに前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞は１ビットずつローレベルからハイレベルに遷移することが分かる。前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞が全部ハイレベルになった後には、再び１ビットずつハイレベルからローレベルへのレベル遷移が起こる。すなわち、前記分周クロックｃｌｋ＿ｄｉｖのトグルタイミングごとに前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞の論理値が１ビットずつ遷移する。このように前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞は周期的にそのレベルが変化する。
【００２８】
図６は、図２に示した周波数調整部の詳細構成図であって、６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞に応答して動作する周波数調整部を例示的に示す図である。
図６に示すように、前記周波数調整部２３０ａは、前記基準クロックｃｌｋ＿ｒｅｆを駆動して前記周波数調整クロックｃｌｋ＿ａｄｆを生成する駆動部２３２ａ及び前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞に応答して前記駆動部２３２ａの動作を遅延させる遅延部２３４ａを含む。
【００２９】
前記駆動部２３２ａは、前記基準クロックｃｌｋ＿ｒｅｆを駆動する第２インバータＩＶ２及び前記第２インバータＩＶ２の出力信号を駆動して前記周波数調整クロックｃｌｋ＿ａｄｆを出力する第３インバータＩＶ３を含む。
前記遅延部２３４ａは、第１端は前記第２インバータＩＶ２と前記第３インバータＩＶ３との間に接続され、第２端は各々前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞が１ビットずつ入力される第１〜第６キャパシター（ＣＡＰ１〜ＣＡＰ６）を含む。
【００３０】
図示したように、前記第１〜第３キャパシター（ＣＡＰ１〜ＣＡＰ３）はＰＭＯＳタイプのキャパシターであり、前記第４〜第６キャパシター（ＣＡＰ４〜ＣＡＰ６）はＮＭＯＳタイプのキャパシターである。
【００３１】
このように構成された周波数調整部２３０ａにおいて、前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞が全部ローレベルである時の前記遅延部２３４ａの遅延値はデフォルト値に設定される。この場合、遅延動作は前記第１〜第３キャパシター（ＣＡＰ１〜ＣＡＰ３）によってなされる。すなわち、前記周波数調整クロックｃｌｋ＿ａｄｆには３個のキャパシターによる遅延時間が付与される。
【００３２】
その後、前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞が１ビットずつハイレベルに遷移し始まると、前記遅延部２３４ａの第１〜第３キャパシター（ＣＡＰ１〜ＣＡＰ３）は１個ずつディセーブルになる。前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞が１ビットずつハイレベルに遷移する動作が行い続けられれば、前記遅延部２３４ａの第４〜第６キャパシター（ＣＡＰ４〜ＣＡＰ６）は１個ずつイネーブルになる。その後、前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞が再び１ビットずつローレベルに遷移すれば前記第１〜第３キャパシター（ＣＡＰ１〜ＣＡＰ３）は１個ずつイネーブルになり、その後前記第４〜第６キャパシター（ＣＡＰ４〜ＣＡＰ６）は１個ずつディセーブルになる。すなわち、前記６ビットの周波数制御信号ｆｑｃｎｔ＜１：６＞が１ビットずつ周期的にレベル遷移することにより、前記遅延部２３４ａは前記駆動部２３２ａによって駆動される前記基準クロックｃｌｋ＿ｒｅｆに対する遅延量を周期的に増減させる。したがって、前記周波数調整クロックｃｌｋ＿ａｄｆは周波数が周期的に増減するクロックとして実現され、それによって前記ＤＬＬ回路は固定的な周波数を有するクロックを利用する時より電磁干渉現象を減少させることができる。
【００３３】
図７に示すように、前記周波数調整装置２０の第２例示としての周波数調整装置２０ｂは周波数制御信号生成部２１０ｂ及び周波数調整部２２０ｂを含む。
前記周波数制御信号生成部２１０ｂは、前記基準クロックｃｌｋ＿ｒｅｆの周波数を所定分周比に分周して前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞を生成する。前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞は前記基準クロックｃｌｋ＿ｒｅｆに応答して周期的に各ビットの論理値が変化する。
【００３４】
前記周波数調整部２２０ｂは、前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞に応答し、前記基準クロックｃｌｋ＿ｒｅｆの周波数を調整して前記周波数調整クロックｃｌｋ＿ａｄｆを生成する。このために、前記周波数調整部２２０ｂは前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞に応答して前記基準クロックｃｌｋ＿ｒｅｆを遅延させる。すなわち、前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞の論理値の変化に応じて前記基準クロックｃｌｋ＿ｒｅｆに対する遅延量を増加又は減少させる。この時、前記ｎビットの周波数制御信号ｆｑｃｎｔ＜１：ｎ＞は周期的に前記基準クロックｃｌｋ＿ｒｅｆに対する遅延量の増加又は減少を指示する。
【００３５】
図８は、図７に示した周波数制御信号生成部の詳細構成図であって、周波数制御信号は４ビットの信号として実現されることを例示的で示す図である。
図８に示すように、前記周波数制御信号生成部２１０ｂは、第１分周部２１２ｂ、第２分周部２１４ｂ、第３分周部２１６ｂ、及び第４分周部２１８ｂを含む。
【００３６】
前記第１分周部２１２ｂは、リセット信号ｒｓｔに応答して前記基準クロックｃｌｋ＿ｒｅｆを１分周して第１周波数制御信号ｆｑｃｎｔ＜１＞を生成する。前記第２分周部２１４ｂは、前記リセット信号ｒｓｔに応答して前記第１周波数制御信号ｆｑｃｎｔ＜１＞を２分周して第２周波数制御信号ｆｑｃｎｔ＜２＞を生成する。前記第３分周部２１６ｂは、前記リセット信号ｒｓｔに応答して前記第２周波数制御信号ｆｑｃｎｔ＜２＞を２分周して第３周波数制御信号ｆｑｃｎｔ＜３＞を生成する。前記第４分周部２１８ｂは、前記リセット信号ｒｓｔに応答して前記第３周波数制御信号ｆｑｃｎｔ＜３＞を２分周して第４周波数制御信号ｆｑｃｎｔ＜４＞を生成する。
【００３７】
このような構成により、前記第１周波数制御信号ｆｑｃｎｔ＜１＞は前記基準クロックｃｌｋ＿ｒｅｆと等しい周波数を有し、前記第２周波数制御信号ｆｑｃｎｔ＜２＞は前記基準クロックｃｌｋ＿ｒｅｆの１／２の周波数を有するようになる。そして、前記第３周波数制御信号ｆｑｃｎｔ＜３＞は前記基準クロックｃｌｋ＿ｒｅｆの１／４の周波数を有し、前記第４周波数制御信号ｆｑｃｎｔ＜４＞は前記基準クロックｃｌｋ＿ｒｅｆの１／８の周波数を有するようになる。
【００３８】
図９に示すように、前記基準クロックｃｌｋ＿ｒｅｆのトグルタイミングごとに前記４ビットの周波数制御信号ｆｑｃｎｔ＜１：４＞の全体的な論理値が変化することが分かる。すなわち、前記第１周波数制御信号ｆｑｃｎｔ＜１＞は２進数の最下位ビットで、前記第３周波数制御信号ｆｑｃｎｔ＜３＞は２進数の最上位ビットであると仮定して、前記３ビットの周波数制御信号ｆｑｃｎｔ＜１：３＞の全体的な論理値の変化を１０進数に置き換えてみると、前記３ビットの周波数制御信号ｆｑｃｎｔ＜１：３＞の論理値は繰り返し７から０に減少する形で実現される。その後、前記第４周波数制御信号ｆｑｃｎｔ＜４＞は前記３ビットの周波数制御信号ｆｑｃｎｔ＜１：３＞の位相を制御するための信号として活用される。
【００３９】
図１０は、図７に示した周波数調整部の詳細構成図であって、４ビットの周波数制御信号ｆｑｃｎｔ＜１：４＞に応答して動作する周波数調整部を例示的で示す図ある。
図１０に示すように、前記周波数調整部２２０ｂはスイッチング部２２２ｂ及び遅延部２２４ｂを含む。
【００４０】
前記スイッチング部２２２ｂは、前記第４周波数制御信号ｆｑｃｎｔ＜４＞に応答して前記第１〜第３周波数制御信号ｆｑｃｎｔ＜１：３＞を選択的に反転させて前記第１〜第３周波数制御信号ｆｑｃｎｔ＜１：３＞又は第１〜第３副周波数制御信号／ｆｑｃｎｔ＜１：３＞を出力する。前記スイッチング部２２２ｂは第１〜第６パスゲート（ＰＧ１〜ＰＧ６）及び第１〜第３インバータ（ＩＶ１〜ＩＶ３）を含む。
【００４１】
前記第１〜第３パスゲート（ＰＧ１〜ＰＧ３）は、前記第４周波数制御信号ｆｑｃｎｔ＜４＞がハイレベルである時、前記第１〜第３周波数制御信号ｆｑｃｎｔ＜１：３＞を各々通過させる。前記第１〜第３インバータ（ＩＶ１〜ＩＶ３）は、前記第１〜第３周波数制御信号ｆｑｃｎｔ＜１：３＞を各々反転させて、前記第１〜第３副周波数制御信号／ｆｑｃｎｔ＜１：３＞を出力する。前記第４〜第６パスゲート（ＰＧ４〜ＰＧ６）は、前記第４周波数制御信号ｆｑｃｎｔ＜４＞がローレベルである時、前記第１〜第３副周波数制御信号／ｆｑｃｎｔ＜１：３＞を各々通過させる。
【００４２】
前記遅延部２２４ｂは、前記第１〜第３周波数制御信号ｆｑｃｎｔ＜１：３＞又は前記第１〜第３副周波数制御信号／ｆｑｃｎｔ＜１：３＞に応答して前記基準クロックｃｌｋ＿ｒｅｆを遅延させる。前記遅延部２２４ｂは第４及び第５インバータ（ＩＶ４，ＩＶ５）及び第１〜第３キャパシター（ＣＡＰ１〜ＣＡＰ３）を含む。
【００４３】
前記第４インバータＩＶ４には前記基準クロックｃｌｋ＿ｒｅｆが入力される。前記第５インバータＩＶ５は、前記第４インバータＩＶ４からの出力信号を受信し、前記周波数調整クロックｃｌｋ＿ａｄｆを出力する。前記第１〜第３キャパシター（ＣＡＰ１〜ＣＡＰ３）の第１端は前記第４インバータＩＶ４と前記第５インバータＩＶ５との間に接続され、第２端には各々前記第１〜第３周波数制御信号ｆｑｃｎｔ＜１：３＞のうちの１ビット又は第１〜第３副周波数制御信号／ｆｑｃｎｔ＜１：３＞のうちの１ビットが入力される。
【００４４】
ここで、前記第１〜第３キャパシター（ＣＡＰ１〜ＣＡＰ３）はＰＭＯＳタイプのキャパシターとして示されているが、ＮＭＯＳタイプのキャパシターを実現しても同様の動作を行うことができる。
ここで、前記第３キャパシターＣＡＰ３は前記第２キャパシターＣＡＰ２より２倍大きいキャパシタンスを有し、前記第２キャパシターＣＡＰ２は前記第１キャパシターＣＡＰ１より２倍大きいキャパシタンスを有する。
【００４５】
このように構成された周波数調整部２２０ｂにおいて、前記第４周波数制御信号ｆｑｃｎｔ＜４＞がハイレベルである時には前記遅延部２２４ｂの前記第１〜第３キャパシター（ＣＡＰ１〜ＣＡＰ３）に前記第１〜第３周波数制御信号ｆｑｃｎｔ＜１：３＞が入力される。この時、前記第１〜第３周波数制御信号ｆｑｃｎｔ＜１：３＞が全部ハイレベルであれば、前記遅延部２２４ｂが前記基準クロックｃｌｋ＿ｒｅｆに付与する遅延量は最小化する。その後、前記第１〜第３周波数制御信号ｆｑｃｎｔ＜１：３＞それぞれの論理値が変化して、前述したように１０進数に置き換えた時に７から０に変化する形態を示せば、前記遅延部２２４ｂが前記基準クロックｃｌｋ＿ｒｅｆに付与する遅延量もこのように増加するようになる。
【００４６】
前記遅延部２２４ｂが前記基準クロックｃｌｋ＿ｒｅｆに付与する遅延量が最大化した後には、前記第４周波数制御信号ｆｑｃｎｔ＜４＞の論理値はローレベルに変化する。これにより、前記遅延部２２４ｂの前記第１〜第３キャパシター（ＣＡＰ１〜ＣＡＰ３）には前記第１〜第３副周波数制御信号／ｆｑｃｎｔ＜１：３＞が入力される。したがって、前記第１〜第３副周波数制御信号／ｆｑｃｎｔ＜１：３＞の論理値は、１０進数に置き換えた時に０から７に変化する形態を有し、それによって前記遅延部２２４ｂが前記基準クロックｃｌｋ＿ｒｅｆに付与する遅延量も減少するようになる。
【００４７】
これは、前記第１〜第３キャパシター（ＣＡＰ１〜ＣＡＰ３）が各々前記第１〜第３周波数制御信号ｆｑｃｎｔ＜１：３＞間の周波数比率と等しいキャパシタンス比率を有するために生じる現象である。
【００４８】
このように、前記４ビットの周波数制御信号ｆｑｃｎｔ＜１：４＞が前記遅延部２２４ｂの遅延量を周期的に増減させることによって、前記周波数調整クロックｃｌｋ＿ａｄｆは周波数が周期的に増減するクロックとして実現され、それによって前記ＤＬＬ回路は固定的な周波数を有するクロックを利用する時より電磁干渉現象を減少させることができる。
【００４９】
図１１（Ａ）は本発明の周波数調整装置を用いないＤＬＬ回路における出力クロックｃｌｋ＿ｏｕｔの集中度を示し、図１１（Ｂ）は本発明の周波数調整装置を用いたＤＬＬ回路における出力クロックｃｌｋ＿ｏｕｔの集中度を示す。ここで、出力クロックｃｌｋ＿ｏｕｔの正格周期は５００ｐｓｅｃである。
【００５０】
図１１において、（Ａ）は出力クロックｃｌｋ＿ｏｕｔの周期が５００ｐｓｅｃにより集中し、（Ｂ）は出力クロックｃｌｋ＿ｏｕｔの周期が５００ｐｓｅｃからより分散することを示す。（Ａ）のように、クロックの周期が正格周期に集中する程、電磁干渉が発生する確率はより一層高まる。しかし、本発明の実現により、（Ｂ）のようにクロックの周期が正格周期から分散すれば電磁干渉の発生確率は低くなる。
【００５１】
図１２は従来技術と本発明を比較して実験した結果を示す。図１２は時間に対するクロックのジッター（Ｊｉｔｔｅｒ）特性を観察したものである。従来技術が適用されたＤＬＬ回路におけるクロックに比べ、本発明の周波数調整装置が実現されたＤＬＬ回路におけるクロックが多いジッターの変化量を有する。
【００５２】
上述したように、本発明の周波数調整装置及びそれを含むＤＬＬ回路は、基準クロックの周波数を周期的に増減させて出力クロックが正確に正格周期を有することを防止する。よって、ＤＬＬ回路及び半導体集積回路内で生じる電磁干渉を防止することができ、半導体集積回路の安定した動作を支援することができる。
【００５３】
このように、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導き出されるすべての変更又は変形した形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００５４】
【図１】本発明の１実施形態に係るＤＬＬ回路の構成を示すブロック図である。
【図２】図１に示した周波数調整装置の構成を示す第１例示図である。
【図３】図２に示したクロック分周部の詳細構成図である。
【図４】図２に示した周波数制御信号生成部の詳細構成図である。
【図５】図４の周波数制御信号生成部から出力される周波数制御信号の波形図である。
【図６】図２に示した周波数調整部の詳細構成図である。
【図７】図１に示した周波数調整装置の構成を示す第２例示図である。
【図８】図７に示した周波数制御信号生成部の詳細構成図である。
【図９】図８の周波数制御信号生成部から出力される周波数制御信号の波形図である。
【図１０】図７に示した周波数調整部の詳細構成図である。
【図１１Ａ】本発明の１実施形態に係るＤＬＬ回路の動作を説明するための図である。
【図１１Ｂ】本発明の１実施形態に係るＤＬＬ回路の動作を説明するための図である。
【図１２】本発明の１実施形態に係るＤＬＬ回路の動作を説明するための図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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