(57)【要約】      （修正有）【課題】信頼性の高いＢＧＡを有する半導体装置を提供する。【解決手段】第１の主面上にパッド電極５３を形成された半導体基板の第２の主面から前記パッド電極５３に到達するビアホールＶＨを形成する工程と、前記ビアホールＶＨ内を含む前記半導体基板の第２の主面上に絶縁膜を形成する工程と、前記絶縁膜上に緩衝層６０を形成する工程と、前記ビアホールＶＨの底部の絶縁膜をエッチング除去する工程と、前記ビアホールＶＨを通して、前記パッド電極５３と電気的に接続され、かつ前記ビアホールＶＨから前記緩衝層６０上に延びる配線層６４を形成する工程と、前記配線層６４上に導電端子６６を形成する工程と、前記半導体基板を複数の半導体チップ５１Ａに分割する工程と、を具備することを特徴とする。【選択図】図１２
2008160142.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面上にパッド電極が形成された半導体基板の第２の主面から前記パッド電極に到達するビアホールを形成する工程と、
前記ビアホール内を含む前記半導体基板の第２の主面上に絶縁膜を形成する工程と、
前記絶縁膜上に緩衝層を形成する工程と、
前記ビアホールの底部の絶縁膜をエッチング除去する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記緩衝層上に延びる配線層を形成する工程と、
前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記配線層を形成する工程は、メッキ法又はスパッタ法により行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記配線層は前記ビアホール内に不完全に埋め込まれていることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
第１の主面上にパッド電極が形成された半導体基板の第２の主面から前記パッド電極に到達するビアホールを形成する工程と、
前記ビアホール内を含む前記半導体基板の第２の主面上に絶縁膜を形成する工程と、
前記ビアホールの底部の絶縁膜をエッチング除去する工程と、
前記ビアホールに埋め込まれ、前記パッド電極と電気的に接続された埋め込み電極を形成する工程と、
前記第２の主面上に前記絶縁膜を介して緩衝層を形成する工程と、
前記埋め込み電極と電気的に接続され、前記緩衝層上に延びる配線層を形成する工程と、
前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記埋め込み電極を形成する工程または前記配線層を形成する工程は、メッキ法又はスパッタ法により行われることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
第１の主面上にパッド電極が形成された半導体基板の第２の主面から前記パッド電極に到達するビアホールを形成する工程と、
前記ビアホール内を含む前記半導体基板の第２の主面上に絶縁膜を形成する工程と、
前記ビアホールの底部の絶縁膜をエッチング除去する工程と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホール内に不完全に埋め込まれた配線層を形成する工程と、
前記配線層上に導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項７】
半導体チップの第１の主面上に設けられたパッド電極と、
前記半導体チップの第２の主面から前記パッド電極に到達するように前記半導体チップに形成されたビアホールと、
前記ビアホールの近傍を除いて、前記半導体チップの第２の主面上に形成された緩衝層と、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記緩衝層上に延在した配線層と、
前記緩衝層上に延在した配線層部分上に形成され、この配線層部分と電気的に接続された導電端子とを有することを特徴とする半導体装置。
【請求項８】
前記ビアホールの側壁に形成され、前記配線層と前記半導体チップとを電気的に絶縁する絶縁層を有することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記配線層は前記ビアホール内に不完全に埋め込まれていることを特徴とする請求項７または請求項８に記載の半導体装置。
【請求項１０】
半導体チップの第１の主面上に設けられたパッド電極と、
前記半導体チップの第２の主面から前記パッド電極に到達するように前記半導体チップに形成されたビアホールと、
前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホール内に不完全に埋め込まれた配線層と、
前記配線層上に形成され、この配線層と電気的に接続された導電端子とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のボール状の導電端子が配列されたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【０００３】
従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。
【０００４】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【０００５】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。
【０００６】
図２８は、従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図２８（Ａ）は、このＢＧＡ型の半導体装置の表面側の斜視図である。また、図２８（Ｂ）はこのＢＧＡ型の半導体装置の裏面側の斜視図である。
【０００７】
このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２、１０３の間に半導体チップ１０４がエポキシ樹脂１０５ａ、１０５ｂを介して封止されている。第２のガラス基板１０３の一主面上、即ちＢＧＡ型の半導体装置１０１の裏面上には、導電端子１０６が格子状に複数配置されている。この導電端子１０６は、第２の配線１１０を介して半導体チップ１０４へと接続される。複数の第２の配線１１０には、それぞれ半導体チップ１０４の内部から引き出されたアルミニウム配線が接続されており、各導電端子１０６と半導体チップ１０４との電気的接続がなされている。
【０００８】
このＢＧＡ型の半導体装置１０１の断面構造について図２９を参照して更に詳しく説明する。図２９はダイシングラインに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。
【０００９】
半導体チップ１０４の表面に配置された絶縁膜１０８上に第１の配線１０７が設けられている。この半導体チップ１０４は樹脂層１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、樹脂層１０５ｂによって第２のガラス基板１０３と接着されている。
【００１０】
そして、第１の配線１０７の一端は第２の配線１１０と接続されている。この第２の配線１１０は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線上には、ボール状の導電端子１０６が形成されている。
【００１１】
上述した技術は、例えば以下の特許文献１に記載されている。
【特許文献１】特表２００２−５１２４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述したＢＧＡ型の半導体装置１０１において、第１の配線１０７と第２の配線１１０との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また、第２の配線１１０のステップカバレージにも問題があった。
【課題を解決するための手段】
【００１３】
本発明の半導体装置の製造方法は、第１の主面上にパッド電極を形成された半導体基板の第２の主面から前記パッド電極に到達するビアホールを形成する工程と、前記ビアホール内を含む前記半導体基板の第２の主面上に絶縁膜を形成する工程と、前記絶縁膜上に緩衝層を形成する工程と、前記ビアホールの底部の絶縁膜をエッチング除去する工程と、前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記緩衝層上に延びる配線層を形成する工程と、前記配線層上に導電端子を形成する工程と、前記半導体基板を複数の半導体チップに分割する工程と、を具備することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、半導体チップのパッド電極から、その導電端子に至るまでの配線の断線やステップカバレージの劣化を防止し、信頼性の高いＢＧＡ型の半導体装置を得ることができる。また、導電端子は緩衝層上に形成されるので、プリント基板への実装時における衝撃が緩和され半導体装置の損傷を防止できる。
【００１５】
また、導電端子は、半導体チップの第２の主面より緩衝層の膜厚の分だけ、高い位置に形成される。これにより、この半導体装置がプリント基板へ実装された時に生じる応力が吸収されやすくなり、導電端子の損傷を極力防止することができる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の第１の実施形態について図面を参照しながら詳細に説明する。まず、この半導体装置の構造について説明する。図１２はこの半導体装置の断面図であり、後述する工程を経たシリコンウエハーをダイシングライン領域に沿って個々のチップに分割したものを示している。また、図１２においてＤＳはダイシングライン中心である。
【００１７】
シリコンチップ５１Ａは、例えばＣＣＤイメージセンサ・チップであり、その第１の主面である表面には、ＢＰＳＧ等の層間絶縁膜５２を介してパッド電極５３が形成されている。このパッド電極５３は、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域にまで拡張したものであり、拡張パッド電極とも呼ばれる。
【００１８】
このパッド電極５３は、シリコン窒化膜等のパッシベーション膜５４で被覆されている。このパッド電極５３が形成されたシリコンチップ５１Ａの表面には、例えばエポキシ樹脂から成る樹脂層５５を介して、ガラス基板５６が接着されている。ガラス基板５６はシリコンチップ５１Ａを保護する保護基板として、またシリコンチップ５１Ａを支持する支持基板として用いられる。
【００１９】
シリコンチップ５１ＡがＣＣＤイメージセンサ・チップの場合には、外部からの光をシリコンチップ５１Ａの表面のＣＣＤデバイスで受光する必要があるため、ガラス基板５６のような透明基板、もしくは半透明基板を用いる必要がある。シリコンチップ５１Ａが受光や発光するものでない場合には不透明基板であってもよい。
【００２０】
そして、シリコンチップ５１Ａの第２の主面である裏面から、パッド電極５３に到達するビアホールＶＨが形成されている。また、ビアホールＶＨの側壁には側壁絶縁膜６１Ａが形成されている。側壁絶縁膜６１Ａは後述する配線層６３とシリコンチップ５１Ａとを電気的に絶縁するものである。
【００２１】
また、シリコンチップ５１Ａの裏面には、ビアホールＶＨと隣接した領域に、第１の絶縁膜５７を介して緩衝層６０が形成されている。
【００２２】
そして、このビアホールＶＨを通してパッド電極５３に電気的に接続し、かつビアホールＶＨからシリコンチップ５１Ａの裏面上を延在する配線層６３が形成されている。配線層６３は、再配線層とも呼ばれるもので、例えば銅（Ｃｕ）上に、Ｎｉ／Ａｕ等のバリア層６４を積層した構造である。
【００２３】
配線層６３の下層にはシード層６１が設けられているが、これは配線層６３を電解メッキによって形成する際に用いられるメッキ電極となる金属層である。配線層６３は、緩衝層６０を覆うように、シリコンチップ５１Ａの裏面上に延びている。
【００２４】
そして、配線層６３は保護膜であるソルダーマスク６５によって覆われているが、ソルダーマスク６５には緩衝層６０上の部分に開口部Ｋが形成されている。このソルダーマスク６５の開口部Ｋを通して、導電端子であるハンダボール６６が搭載されている。これにより、ハンダボール６６と配線層６３とが電気的に接続されている。このようなハンダボール６６を複数形成することでＢＧＡ構造を得ることができる。
【００２５】
こうして、シリコンチップ５１Ａのパッド電極５３から、その裏面に形成されたハンダボール６６に至るまでの配線が可能となる。また、ビアホールＶＨを通して配線しているので、断線が起こりにくくステップカバレージも優れている。さらに配線の機械的強度も高い。
【００２６】
また、ハンダボール６６は、緩衝層６０上に配置されているので、このハンダボール６６を介して、この半導体装置をプリント基板へ搭載する際に、緩衝層６０が一種のクッションとして働き、その衝撃が緩和されハンダボール６６や本体である半導体装置が損傷することが防止される。
【００２７】
また、ハンダボール６６の形成位置がシリコンチップ５１Ａの裏面より緩衝層６０の厚さ分だけ高くなる。これにより、この半導体装置をプリント基板に搭載する際に、プリント基板とハンダボール６６との熱膨張率の差によって生じる応力によって、ハンダボール６６やシリコンチップ５１Ａが損傷することが防止される。
【００２８】
緩衝層６０は、有機絶縁物や無機絶縁物、金属、シリコン、ホトレジスト等の様々な材質を用いることができるが、クッションとして機能させるには、弾力性に富んだ有機絶縁物や無機絶縁物、ホトレジスト等が適している。
【００２９】
また、シリコンチップ５１Ａは、ＧａＡｓ、Ｇｅ、Ｓｉ−Ｇｅ等の他の材料の半導体チップであってもよい。また、ガラス基板５６は、シリコンチップ５１Ａの熱膨張係数Ｋｓに近い熱膨張係数Ｋｇを有していることが好ましい。その熱膨張係数Ｋｇの範囲はＳｉの熱膨張係数Ｋｓ（２．６〜３．０ｐｐｍ／°Ｋ）の±３０％以内である。すなわち、ガラス基板の熱膨張係数Ｋｇ、前記半導体基板の熱膨張係数Ｋｓとすると、０．７Ｋｓ≦Ｋｇ≦１．３Ｋｓという関係が成り立つことである。
【００３０】
これによって、ガラス基板５６とシリコンチップ５１Ａの熱膨張係数の差によるガラス基板５６の反りが防止される。シリコンチップ５１Ａが他の材料の半導体チップである場合にも同様のことが言える。
【００３１】
次にこの半導体装置の製造方法について説明する。図１に示すように、シリコンウエハー５１の第１の主面である表面には、図示しない半導体集積回路（例えば、ＣＣＤイメージセンサ）が形成されているものとする。なお、図１は、後述するダイシング工程で分割される予定の隣接チップの境界の断面を示している。
【００３２】
そのシリコンウエハー５１の表面に、ＢＰＳＧ等の層間絶縁膜５２を介して、一対のパッド電極５３を形成する。この一対のパッド電極５３は例えばアルミニウム、アルミニウム合金、銅などの金属層から成り、その厚さは１μｍ程度である。また、一対のパッド電極５３はダイシングライン領域ＤＬに拡張され、その拡張された端部をダイシングライン中心ＤＳの手前に配置している。
【００３３】
そして、一対のパッド電極５３を覆うシリコン窒化膜等のパッシベーション膜５４を形成し、さらにこのパッシベーション膜５４上に、例えばエポキシ樹脂から成る樹脂層５５を塗布する。
【００３４】
そして、この樹脂層５５を介して、シリコンウエハー５１の表面にガラス基板５６を接着する。このガラス基板５６はシリコンウエハー５１の保護基板や支持基板として機能する。そして、このガラス基板５６が接着された状態で、必要に応じてシリコンウエハー５１の裏面エッチング、いわゆるバックグラインドを行い、その厚さを１５０μｍ程度に加工する。
【００３５】
その後、酸（例えば、ＨＦと硝酸等との混合液）をエッチャントとして用いて２０μｍ程度、シリコンウエハー５１をエッチングする。これにより、バックグランドによって生じたシリコンウエハー５１の機械的なダメージ層を除去し、シリコンウエハー５１の表面に形成されたデバイスの特性を改善するのに有効である。本実施形態では、シリコンウエハー５１の最終仕上がりの厚さは１３０μｍ程度であるが、これはデバイスの種類に応じて適宜選択することができる。
【００３６】
そして、上記工程により裏面が削られたシリコンウエハー５１の裏面の全面に第１の絶縁膜５７を形成する。この第１の絶縁膜５７は、例えばプラズマＣＶＤ法によって形成され、ＰＥ−ＳｉＯ２膜やＰＥ−ＳｉＮ膜が適している。
【００３７】
次に、図２に示すように、第１の絶縁膜５７上にホトレジスト層５８を選択的に形成し、このホトレジスト層５８をマスクとして、第１の絶縁膜５７及びシリコンウエハー５１のエッチングを行い、シリコンウエハー５１を貫通するビアホールＶＨを形成する。ビアホールＶＨの底部には層間絶縁膜５２が露出され、それに接してパッド電極５３がある。ビアホールＶＨの幅は、４０μｍ程度、その長さは２００μｍ程度である。
【００３８】
ビアホールＶＨを形成するには、レーザービームを用いてエッチングする方法やドライエッチングを使用する方法がある。このビアホールＶＨの断面形状は、後述するシード層６１の被覆性を良くするために、レーザービームの制御により順テーパー形状に加工することが好ましい。
【００３９】
次に、図３に示すようにビアホールＶＨが形成されたシリコンウエハー５１の裏面全体に第２の絶縁膜５９を形成する。第２の絶縁膜５９は、例えばプラズマＣＶＤ法によって形成され、ＰＥ−ＳｉＯ２膜やＰＥ−ＳｉＮ膜が適している。第２の絶縁膜５９はビアホールＶＨの底部、側壁及び第１の絶縁膜５７上に形成される。
【００４０】
次に、図４に示すように、ビアホールＶＨに隣接し、第２の絶縁膜５９上に緩衝層６０を形成する。緩衝層６０としては、フィルムレジストを用い、マスク露光及び現像処理により、所定の領域に形成することができる。緩衝層６０は、これに限らず、有機絶縁物や無機絶縁物、金属、シリコン、ホトレジスト等の様々な材質を用いることができるが、クッションとして機能させるには、弾力性に富んだ有機絶縁物や無機絶縁物、ホトレジスト等が適している。
【００４１】
次に、図５に示すようにホトレジスト層を用いないで、異方性のドライエッチングを行う。ビアホールＶＨの側壁にのみ、第２の絶縁膜５９が残り、これが側壁絶縁膜５９Ａとなる。このエッチング工程で、ビアホールＶＨの底部の第２の絶縁膜５９及び層間絶縁膜５２がエッチング除去され、パッド電極５３が露出される。
【００４２】
このように、本実施形態ではビアホールＶＨを形成後に、第２の絶縁膜５９をビアホールＶＨの中に形成し、緩衝層６０を形成した後に、ビアホールＶＨの底部の第２の絶縁膜５９及び層間絶縁膜５２をエッチングして除去し、パッド電極５３を露出している。
【００４３】
これとは反対に、ビアホールＶＨの底部をエッチングして、パッド電極５３を露出した後に、緩衝層６０を形成することも可能であるが、そうすると、緩衝層６０を形成する時に、露出されたビアホールＶＨの底部が汚染され、後にビアホールＶＨ内に形成する配線層６３とパッド電極５３との電気的接続が不良になるおそれがある。そこで、本実施形態のように、ビアホールＶＨを形成後に、ビアホールＶＨの底部をエッチングする方が、配線層６３とパッド電極５３との良好な電気的接続を得る上で好ましい。
【００４４】
また、図５の工程で緩衝層６０を形成後にビアホールＶＨ内の絶縁膜をエッチングして側壁絶縁膜５９Ａを形成しているが、このエッチングにより緩衝層６０の表面が荒れて、後述するシード層６１との密着性が上がるという利点もある。
【００４５】
次に、配線層６３を形成する工程を説明する。図６に示すように、銅（Ｃｕ）層、もしくはチタンタングステン（ＴｉＷ）層やチタンナイトライド（ＴｉＮ）層、タンタルナイトライド（ＴａＮ）層などのバリアメタル層、もしくは銅（Ｃｕ）層とバリアメタル層との積層構造から成るシード層６１をスパッタ法、ＭＯＣＶＤ法、無電解メッキなどのいずれかの方法により、シリコンウエハー５１の裏面側から、ビアホールＶＨ内を含む全面に形成する。シード層６１は、ビアホールＶＨ内では、パッド電極５３と電気的に接続され、かつ側壁絶縁膜５９Ａを覆うように形成される。
【００４６】
また、シード層６１は緩衝層６０も覆っている。ここで、シード層６１を構成するバリアメタル層は銅（Ｃｕ）が側壁絶縁膜５９Ａを通してシリコンウエハー５１中に拡散するのを防止する。ただし、側壁絶縁膜５９ＡがＳｉＮ膜で形成されている場合には、ＳｉＮ膜が銅拡散に対するバリアとなるため、シード層６１は銅（Ｃｕ）のみでも問題ない。
【００４７】
シード層６１は後述する電解メッキ時のメッキ成長のためメッキ電極となる。その厚さは１μｍ程度でよい。なお、ビアホールＶＨが順テーパーに加工されている場合には、シード層６１の形成にはスパッタ法を用いることができる。
【００４８】
そして、銅（Ｃｕ）の電解メッキを行うが、その前にメッキ膜を形成しない領域に選択的にホトレジスト層６２を形成する（図７）。この領域は配線層６３及びハンダボール形成領域を除く領域である。
【００４９】
次に、図８に示すように、銅（Ｃｕ）の電解メッキを行うことで配線層６３を形成する。配線層６３はビアホールＶＨからシリコンウエハー５１の裏面に取り出され、この裏面上を延びて、緩衝層６０を覆う。これにより配線層６３は、パッド電極５３と電気的に接続される。なお、図８では、配線層６３はビアホールＶＨ内に完全に埋め込まれているが、メッキ時間の調整により、不完全に埋め込まれても良い。
【００５０】
そして、ホトレジスト層６２を除去し、配線層６３をマスクとして、ホトレジスト層６２の下に残存しているシード層６１をエッチングにより除去する。このとき、配線層６３もエッチングされるが、配線層６３はシード層６１より厚いので問題はない。
【００５１】
次に、図９に示すように、ニッケル（Ｎｉ），金（Ａｕ）の無電解メッキ、もしくはスパッタ法により、配線層６３上にＮｉ／Ａｕ層から成るバリア層６４を形成する。
【００５２】
次に、図１０に示すように、配線層６３上にソルダーマスク６５を被着する。ソルダーマスク６５の緩衝層６０上の部分については除去され、開口部Ｋが設けられている。
【００５３】
そして、図１１に示すように、スクリーン印刷法を用いて、配線層６３の所定領域上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール６６を形成する。ハンダボール６６は、ハンダに限らず、鉛フリーの低融点金属材料を用いて形成しても良い。
【００５４】
なお、配線層６３はシリコンウエハー５１の裏面の所望領域に、所望の本数を形成することができ、ハンダボール６６の数や形成領域も自由に選択できる。
【００５５】
そして、図１２に示すように、ダイシングライン中心ＤＳに沿ってダイシング工程を行い、シリコンウエハー５１を複数のシリコンチップ５１Ａに分割する。このダイシング工程では、レーザービームを用いることができる。また、レーザービームを用いたダイシング工程において、ガラス基板５６の切断面がテーパー形状となるように加工することにより、ガラス基板５６の割れを防止することができる。
【００５６】
次に、本発明の第２の実施形態について図面を参照しながら詳細に説明する。まず、この半導体装置の構造について説明する。図１５はこの半導体装置の断面図であり、後述する工程を経たシリコンウエハーをダイシングラインに沿って個々のチップに分割したものを示している。
【００５７】
また、図１５においてＤＳはスクライブライン中心である。なお、図１５において、第１の実施形態に係る図１２と同一の構成部分については同一の符号を付して詳細な説明を省略する。
【００５８】
本実施形態では、緩衝層６０Ａは、ビアホールＶＨの近傍を除いて、シリコンチップ５１Ａの裏面の全面に形成されている。配線層６３は、ビアホールＶＨから緩衝層６０Ａに乗り上げ、緩衝層６０Ａ上に延びて、緩衝層６０Ａ上に終端する。これにより、第１の実施形態に比して、緩衝層６０Ａ上に形成される、配線層６４及びソルダーマスク６５のカバレージが向上する。これ以外の点については第１の実施形態と同じである。
【００５９】
次に、本実施形態の半導体装置の製造方法について説明するが、最初の工程からから第２の絶縁膜５９を形成するまでの工程（図１〜図３の工程）については、第１の実施形態と全く同じである。
【００６０】
第２の絶縁膜５９を形成した後、図１３に示すように、緩衝層６０ＡをビアホールＶＨの近傍を除いて、シリコンチップ５１Ａの裏面の全面に形成する。
【００６１】
そして、図１４に示すように、第１の実施形態と同様にして配線層６３、ソルダーマスク６５、ハンダボール６６等を形成する。次に、図１５に示すように、ダイシングライン中心ＤＳに沿って、ダイシング工程を行い、シリコンウエハー５１を複数のシリコンチップ５１Ａに分割する。
【００６２】
次に、本発明の第３の実施形態について図面を参照しながら詳細に説明する。第１及び第２の実施形態では、ビアホールＶＨ内に配線層６３を形成する前に、緩衝層６０，６０Ａを形成しているが、本実施形態では、ビアホールＶＨ内に埋め込み配線層を形成した後に、緩衝層７３を形成している。
【００６３】
以下、図１６〜図２７を参照して詳しく説明する。図１６に示すように、ビアホールＶＨの底の第２の絶縁膜５９及び層間絶縁膜５２をエッチング除去し、パッド電極５３を露出する。このとき、緩衝層７３はまだ形成されていない点で、第１の実施形態と異なるが、その他の点は第１の実施形態と同じである。
【００６４】
図１７に示すように、銅（Ｃｕ）層、もしくはチタンタングステン（ＴｉＷ）層やチタンナイトライド（ＴｉＮ）層、タンタルナイトライド（ＴａＮ）層などのバリアメタル層、もしくは銅（Ｃｕ）層とバリアメタル層との積層構造から成るシード層６１Ａをスパッタ法、ＭＯＣＶＤ法、無電解メッキなどのいずれかの方法により、シリコンウエハー５１の裏面側から、ビアホールＶＨ内を含む全面に形成する。
【００６５】
シード層６１Ａは、ビアホールＶＨ内ではパッド電極５３と電気的に接続され、かつ側壁絶縁膜５９Ａを覆うように形成される。シード層６１Ａは電解メッキ時のメッキ成長のためメッキ電極となる。その厚さは１μｍ程度でよい。なお、ビアホールＶＨが順テーパーに加工されている場合には、シード層６１Ａの形成にはスパッタ法を用いることができる。
【００６６】
そして、図１８に示すように、ビアホールＶＨ内を含むシリコンウエハー５１の裏面の全面に、銅（Ｃｕ）の電解メッキを行い、メッキ層７０を形成する。ビアホールＶＨ内はメッキ層７０によって完全にあるいは不完全に埋め込まれる。
【００６７】
次に、図１９に示すように、ビアホールＶＨに埋め込まれたメッキ層７０の部分上にホトレジスト層７１を露光・現像処理により選択的に形成する。
【００６８】
次に図２０に示すように、ホトレジスト層７１をマスクとして、ホトレジスト層７１によって被覆されていないメッキ層７０の部分をエッチングし、さらに、その下層のシード層６１Ａをエッチングし、これらを除去する。これにより、ホトレジスト層７１に下層に、ビアホールＶＨ内に選択的に埋め込まれた埋め込み電極７２が形成される。
【００６９】
次に、図２１に示すように、ホトレジスト層７１を除去し、埋め込み電極７２に隣接して第１の絶縁膜５７上に緩衝層７３を形成する。
【００７０】
次に、図２２に示すように、もう一度シード層７４をシリコンウエハー５１の裏面の全体に形成する。なお、シード層７４と第１の絶縁膜５７との密着性を向上させるために、シード層７４と第１の絶縁膜５７との間にＴｉＮ等のバリア膜を介在させてもよい。特に、第１の絶縁膜５７がＳｉＮ膜から成る場合に有効である。
【００７１】
その後、シード層７４上にホトレジスト層７５を形成する。ホトレジスト層７５はメッキ膜を形成しない領域に選択的に形成する。シード層７４は例えばＣｕ層、あるいはＣｕ／Ｃｒ層から成る。
【００７２】
そして、図２３に示すように、銅（Ｃｕ）の電解メッキを行うことで、配線層７６を形成する。配線層７６は埋め込み電極７２の全部又は一部を被覆することでこれと電気的に接続され、さらに緩衝層７３を被覆するように延びている。
【００７３】
次に、図２４に示すように、ホトレジスト層７５を除去した後に、ニッケル（Ｎｉ），金（Ａｕ）の無電解メッキにより、配線層７６上にＮｉ／Ａｕ層から成るバリア層７７を形成する。
【００７４】
なお、配線層７６は電解メッキ法によって形成したが、アルミニウム又はアルミニウム合金をスパッタ法により、シリコンウエハー５１の裏面に全面に成膜し、その後、リソグラフィー及びエッチングにより、選択的に配線層７６を形成しても良い。この場合は、アルミニウム又はアルミニウム合金とＣｕから成る埋め込み電極７２との間にバリア膜（Ｃｕの拡散防止膜）として、無電解メッキによるＮｉ膜や、ＴｉＮ等のバリア膜を形成することが望ましい。
【００７５】
次に、図２５に示すように、バリア層７７で覆われた配線層７６上にソルダーマスク７８を被着する。ソルダーマスク７８の緩衝層７３上の部分については除去され、開口部Ｋが設けられる。
【００７６】
次に、図２６に示すように、スクリーン印刷法を用いて、開口部Ｋによって露出され、バリア層７７で覆われた配線層７６上にハンダを印刷し、このハンダを熱処理でリフローさせることで、ハンダボール７９を形成する。配線層７５はシリコンウエハー５１の裏面の所望領域に、所望の本数を形成することができ、ハンダボール６６の数や形成領域も自由に選択できる。
【００７７】
そして、図２７に示すように、ダイシングライン中心ＤＳに沿ってダイシング工程を行い、シリコンウエハー５１を複数のシリコンチップ５１Ａに分割する。このダイシング工程では、レーザービームを用いることができる。また、レーザービームを用いたダイシング工程において、ガラス基板５６の切断面がテーパー形状となるように加工することにより、ガラス基板５６の割れを防止することができる。
【００７８】
上述した第１、第２実施形態では、ビアホールＶＨ内に電解メッキにより配線層６４、６４Ａを埋め込むように形成し、第３の実施形態ではビアホールＶＨ内に電解メッキにより埋め込み電極７１形成しているが、これには限定されず他の方法を用いても良い。例えば、ビアホールＶＨ内にＣＶＤ法やＭＯＣＶＤ法により銅（Ｃｕ）等の金属を埋め込む方法が挙げられる。
【００７９】
さらにまた、上述した第１、第２及び第３の実施形態では、通常のワイヤボンディングに用いられるパッド電極をダイシングライン領域まで拡張して成るパッド電極５３を形成しているが、これには限定されず、パッド電極５３の代わりにダイシングライン領域ＤＬまで拡張されない通常のワイヤボンディングに用いられるパッド電極をそのまま利用しても良い。この場合は、ビアホールＶＨの形成位置をこのパッド電極に合わせれば良く、他の工程は全く同じである。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１７】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１８】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１９】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２０】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２１】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２２】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２３】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２４】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２５】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２６】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２７】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２８】従来に係る半導体装置を説明する図である。
【図２９】従来に係る半導体装置を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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