(57)【要約】【課題】外部アクセス動作の期間を短くすることが可能なメモリを提供する。【解決手段】このメモリは、外部アクセス動作に基づいて、内部アクセス動作を行うアクセス制御回路２６と、リフレッシュ動作を行うリフレッシュ制御回路２２と、リフレッシュ動作を、読出し動作ＲＦＲＤと第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２とに分割するリフレッシュ分割制御回路２３と、リフレッシュ動作の対象となるワード線ＷＬと、リフレッシュ動作中に行われる外部アクセス動作の対象となるワード線ＷＬとが一致するか否かを判定するアドレス判定回路２４とを備えている。【選択図】図３
2008021397.tif 000002
【特許請求の範囲】
【請求項１】
外部アクセス動作に基づいて、内部アクセス動作を行うアクセス制御手段と、
リフレッシュ動作を行うリフレッシュ制御手段と、
前記リフレッシュ動作を、読出し動作と再書込み動作とに分割するリフレッシュ分割制御手段と、
前記リフレッシュ動作の対象となるアドレスと、前記リフレッシュ動作中に行われる前記外部アクセス動作の対象となるアドレスとが一致するか否かを判定するアドレス判定手段とを備える、メモリ。
【請求項２】
前記リフレッシュ制御手段は、前記アドレス判定手段の出力に基づいて前記リフレッシュ動作の再書込み動作を行うか否かを制御する、請求項１に記載のメモリ。
【請求項３】
前記リフレッシュ動作の読出し動作によって読み出されたデータを保持するラッチ手段をさらに備え、
前記リフレッシュ制御手段は、前記アドレス判定手段の出力に基づいて、前記ラッチ手段に保持されるデータを前記外部アクセス動作によって書き込まれたデータに置き換えるか否かを制御する、請求項１に記載のメモリ。
【請求項４】
前記リフレッシュ分割制御手段は、第１再書込み動作と第２再書込み動作とに前記再書込み動作を分割し、
前記読出し動作、前記第１再書込み動作および前記第２再書込み動作は、それぞれ、異なる前記外部アクセス動作に対応する異なる前記内部アクセス動作の前および後の少なくともどちらか一方に行われる、請求項１〜３のいずれか１項に記載のメモリ。
【請求項５】
前記外部アクセス動作を検知する外部アクセス検知手段と、
前記外部アクセス検知手段により前記外部アクセス動作が検知されたことと、前記アクセス制御手段の動作状態とに基づいて、リフレッシュ動作を行うかどうかを判定するリフレッシュ判定手段とをさらに備え、
前記アクセス制御手段は、前記リフレッシュ判定手段の判定結果に基づいて、前記内部アクセス動作の前および後の少なくともどちらか一方にリフレッシュ動作を行う、請求項１〜４のいずれか１項に記載のメモリ。
【請求項６】
前記外部アクセス動作の外部アクセス回数を計数する外部アクセス計数手段をさらに備え、
前記アクセス制御手段は、前記外部アクセス計数手段によって計数された外部アクセス回数に基づいて前記リフレッシュ動作を行う、請求項１〜５のいずれか１項に記載のメモリ。
【請求項７】
前記外部アクセス動作の外部アクセス回数に因らず、前記リフレッシュ動作を行う、請求項１〜５のいずれか１項に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、記憶されたデータのリフレッシュ動作を行うメモリに関する。
【背景技術】
【０００２】
従来、不揮発性のメモリの一例として、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が知られている。強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するものである。この強誘電体メモリのうち、メモリセルに記憶されたデータのディスターブが生じる単純マトリックス型および１トランジスタ型の強誘電体メモリが知られている。すなわち、これら単純マトリックス型および１トランジスタ型の強誘電体メモリでは、強誘電体キャパシタを含むメモリセルに対する読出し動作後の再書込み動作および書込み動作の際に、選択したワード線以外のワード線に接続されるメモリセルに所定の電圧が印加されることに起因して、強誘電体キャパシタの分極量が減少することによりデータが消失するいわゆるディスターブが発生することが知られている。このようなディスターブを抑制するために、単純マトリックス型および１トランジスタ型の強誘電体メモリでは、リフレッシュ動作が行われている。
【０００３】
また、従来、リフレッシュ動作を行うメモリにおいて、内部アクセス動作とリフレッシュ動作とが競合しないように、各リフレッシュ動作を行うための技術が種々提案されている（たとえば、特許文献１参照）。この特許文献１には、所定の周期を有する外部クロックよりも短い周期を有する内部クロックに同期させて内部アクセス動作（読出し動作または書込み動作）を行うＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が開示されている。一般に、ＤＲＡＭでは、一定の期間が経過した場合に、リフレッシュ動作を行わなければならない。また、この特許文献１に開示されたＤＲＡＭでは、外部クロックの周期よりも内部クロックの周期の方が短いので、一定期間内に入力される外部クロックよりもその一定期間内に生成される内部クロックの方がクロック数が多くなる。これにより、外部クロックに同期して行われる外部アクセス動作が行われていない場合でも、内部クロックが生成されることが周期的に起こることになるので、外部アクセス動作に対応する内部アクセス動作が行われない内部クロックが周期的に発生する。この特許文献１のメモリでは、この内部アクセス動作が行われない内部クロックに同期させて読出し動作と再書込み動作とからなるリフレッシュ動作を行うように構成されている。これにより、内部アクセス動作を妨げることなく、リフレッシュ動作を行うことが可能になる。
【０００４】
【特許文献１】特開２００１−２２９６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された従来のＤＲＡＭでは、外部クロックよりも所定の割合分だけ周期の短い内部クロックに同期させて、読出し動作および再書込み動作を連続して行うリフレッシュ動作が行われるので、その分、内部クロックの周期が長くなるという不都合がある。これにより、内部クロックの周期よりも長く設定される外部クロックの周期も長くする必要があるため、外部アクセス動作の期間が長くなるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、外部アクセス動作の期間を短くすることが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、この発明の一の局面におけるメモリは、外部アクセス動作に基づいて、内部アクセス動作を行うアクセス制御手段と、リフレッシュ動作を行うリフレッシュ制御手段と、リフレッシュ動作を、読出し動作と再書込み動作とに分割するリフレッシュ分割制御手段と、リフレッシュ動作の対象となるアドレスと、リフレッシュ動作中に行われる外部アクセス動作の対象となるアドレスとが一致するか否かを判定するアドレス判定手段とを備える。
【０００８】
この発明の一の局面によるメモリでは、上記のように、リフレッシュ動作を読出し動作と再書込み動作とに分割するリフレッシュ分割制御手段を設けることによって、読出し動作と再書込み動作とを、それぞれ、異なる外部アクセス動作に対応する異なる内部アクセス動作の前および後の少なくともどちらか一方に行う場合には、リフレッシュ動作の読出し動作と再書込み動作とを連続して行う場合に比べて、１回の外部アクセス動作の期間に行われるリフレッシュ動作の期間を短くすることができるので、その分、外部アクセス動作の期間を短くすることができる。この結果、データの転送速度を向上させることができる。また、リフレッシュ動作の対象となるアドレスと、リフレッシュ動作中に行われる外部アクセス動作の対象となるアドレスとが一致するか否かを判定するアドレス判定手段を設けることによって、そのアドレス判定手段により、リフレッシュ動作の対象となるアドレスと、リフレッシュ動作中に行われる外部アクセス動作の対象となるアドレスとが一致する場合を検知することができるので、リフレッシュ動作の対象となるアドレスと、リフレッシュ動作中に行われる外部アクセス動作の対象となるアドレスとが一致することに起因して発生する不都合を回避するように動作制御を行うことができる。
【０００９】
上記一の局面によるメモリにおいて、好ましくは、リフレッシュ制御手段は、アドレス判定手段の出力に基づいてリフレッシュ動作の再書込み動作を行うか否かを制御する。このように構成すれば、アドレス判定手段により、リフレッシュ動作の対象となるアドレスと、リフレッシュ動作中に行われる外部アクセス動作の対象となるアドレスとが一致すると判断された場合に、リフレッシュ制御手段により、リフレッシュ動作の再書込み動作を行わないように動作制御することによって、外部アクセス動作の書込み動作により書き込まれたデータが、リフレッシュ動作の再書込み動作によってリフレッシュ動作の読出し動作時の１つ前の古いデータに書き換えられてしまうという不都合が発生するのを抑制することができる。また、このとき、リフレッシュ動作の再書込み動作を行わないことによって、その分、リフレッシュ動作の消費電力を減少させることができるとともに、リフレッシュ動作に要する期間を短くすることができる。
【００１０】
上記一の局面によるメモリにおいて、好ましくは、リフレッシュ動作の読出し動作によって読み出されたデータを保持するラッチ手段をさらに備え、リフレッシュ制御手段は、アドレス判定手段の出力に基づいて、ラッチ手段に保持されるデータを外部アクセス動作によって書き込まれたデータに置き換えるか否かを制御する。このように構成すれば、アドレス判定手段により、リフレッシュ動作の対象となるアドレスと、リフレッシュ動作中に行われる外部アクセス動作の対象となるアドレスとが一致すると判断された場合に、リフレッシュ制御手段により、ラッチ手段に保持されるデータを外部アクセス動作の書込み動作により書き込まれたデータに置き換えるように動作制御することによって、外部アクセス動作の書込み動作により書き込まれたデータが、リフレッシュ動作の再書込み動作によってリフレッシュ動作の読出し動作時の１つ前の古いデータに書き換えられてしまうという不都合が発生するのを抑制することができる。
【００１１】
上記一の局面によるメモリにおいて、好ましくは、リフレッシュ分割制御手段は、第１再書込み動作と第２再書込み動作とに再書込み動作を分割し、読出し動作、第１再書込み動作および第２再書込み動作は、それぞれ、異なる外部アクセス動作に対応する異なる内部アクセス動作の前および後の少なくともどちらか一方に行われる。このように、再書込み動作をさらに第１再書込み動作と第２再書込み動作とに分割することによって、１回の外部アクセス動作の期間内に行われる再書込み動作（リフレッシュ動作）の期間をより短縮することができるので、外部アクセス動作の期間をより短くすることができる。この結果、データの転送速度をより向上させることができる。
【００１２】
上記一の局面によるメモリにおいて、好ましくは、外部アクセス動作を検知する外部アクセス検知手段と、外部アクセス検知手段により外部アクセス動作が検知されたことと、アクセス制御手段の動作状態とに基づいて、リフレッシュ動作を行うかどうかを判定するリフレッシュ判定手段とをさらに備え、アクセス制御手段は、リフレッシュ判定手段の判定結果に基づいて、内部アクセス動作の前および後の少なくともどちらか一方にリフレッシュ動作を行う。このように、外部アクセス検知手段により外部アクセス動作が検知されたことと、アクセス制御手段の動作状態とに基づいて、リフレッシュ動作を行うかどうかを判定するリフレッシュ判定手段を設けることにより、外部アクセス動作が周期的に行われていない場合でも、外部アクセス動作が行われた際に、リフレッシュ判定手段により、アクセス制御手段の動作状態に基づいて、リフレッシュ動作を行うかどうかの判定を行うことができる。これにより、外部アクセス動作が周期的に行われるメモリのみならず、外部アクセス動作が非周期的に行われるメモリにおいても、アクセス制御手段により、リフレッシュ判定手段の判定に基づいて、内部アクセス動作と競合することなく、分割されたリフレッシュ動作を行うことができる。
【００１３】
上記一の局面によるメモリにおいて、好ましくは、外部アクセス動作の外部アクセス回数を計数する外部アクセス計数手段をさらに備え、アクセス制御手段は、外部アクセス計数手段によって計数された外部アクセス回数に基づいてリフレッシュ動作を行う。このように構成すれば、外部アクセス動作が、ディスターブが発生する回数よりも少ない一定の回数行われた場合に、リフレッシュ動作を行うことができるので、一定回数の外部アクセス動作によりデータが劣化する強誘電体メモリなどに適したリフレッシュ動作を行うことができる。
【００１４】
上記一の局面によるメモリにおいて、好ましくは、外部アクセス動作の外部アクセス回数に因らず、リフレッシュ動作を行う。このように構成すれば、リフレッシュ動作の回数を増加させることができるので、ディスターブが発生するのをより抑制することができる。また、外部アクセス動作の外部アクセス回数を計数する回路を省略することができるので、回路構成を簡単化することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。
【００１６】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示したブロック図である。図２は、図１に示した第１実施形態による単純マトリックス型の強誘電体メモリのメモリセルアレイの構成を説明する概略図である。図３は、図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。まず、図１〜図３を参照して、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの構成について説明する。なお、この第１実施形態では、本発明によるメモリの一例として、ワード線とビット線とが交差する位置に配置された１つの強誘電体キャパシタのみからメモリセルが構成される単純マトリックス型の強誘電体メモリについて説明する。
【００１７】
第１実施形態による単純マトリックス型の強誘電体メモリは、図１に示すように、メモリセルアレイ１と、動作制御回路２と、ロウアドレスバッファ３と、ロウデコーダ４と、ライトアンプ５と、リードアンプ６と、入力バッファ７と、出力バッファ８と、カラムアドレスバッファ９と、カラムデコーダ１０と、ワード線ソースドライバ１１と、電圧生成回路１２と、センスアンプ１３と、ラッチ列１４と、ビット線ソースドライバ１５とを備えている。なお、ラッチ列１４は、本発明の「ラッチ手段」の一例である。
【００１８】
メモリセルアレイ１には、図２に示すように、たとえば、１２８本のワード線ＷＬと１２８本のビット線ＢＬとが交差するように配置されているとともに、その各交差位置に単一の強誘電体キャパシタ１６のみからなるメモリセル１７がマトリックス状に配置されている。また、強誘電体キャパシタ１６は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とを含んでいる。また、ワード線ＷＬには、ロウデコーダ４が接続されている。ロウデコーダ４には、ロウアドレスバッファ３が接続されている。
【００１９】
ここで、第１実施形態では、動作制御回路２は、メモリセル１７に対するデータの内部アクセス動作およびリフレッシュ動作を制御するために設けられている。この動作制御回路２は、図３に示すように、外部アクセス検知回路２０と、アクセス計数回路（カウンタ）２１と、リフレッシュ制御回路２２と、リフレッシュ分割制御回路２３と、アドレス判定回路２４と、内部クロック生成回路２５を有するアクセス制御回路２６とを含んでいる。なお、外部アクセス検知回路２０、アクセス計数回路２１、リフレッシュ制御回路２２、リフレッシュ分割制御回路２３、アドレス判定回路２４およびアクセス制御回路２６は、それぞれ、本発明の「外部アクセス検知手段」、「外部アクセス計数手段」、「リフレッシュ制御手段」、「リフレッシュ分割制御手段」、「アドレス判定手段」および「アクセス制御手段」の一例である。
【００２０】
外部アクセス検知回路２０は、外部アクセス動作により外部クロックＥＣＬＫが入力された場合に、外部アクセス検知パルスＣＭＤを、アクセス計数回路（カウンタ）２１と、アクセス制御回路２６とに出力する機能を有する。また、外部アクセス検知回路２０には、内部アクセス動作を行うための内部アドレス信号に対応する外部アドレス信号などを含むコマンドも入力される。また、外部アクセス検知回路２０は、外部アクセス動作が読出し動作または書込み動作のいずれであるかを判定する機能を有する。アクセス計数回路２１は、電源投入時にリセットされるとともに、外部アクセス検知回路２０から外部アクセス検知パルスＣＭＤが入力される毎に外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数をリフレッシュ制御回路２２に出力する機能を有する。
【００２１】
リフレッシュ制御回路２２は、外部アクセス回数が一定回数（たとえば、１０６回）に達した場合に、メモリセルアレイ１のリフレッシュ動作を要求するために、アクセス制御回路２６にリフレッシュ要求信号を出力する機能を有する。また、リフレッシュ制御回路２２は、アクセス制御回路２６からリフレッシュ信号を受け取った場合に、リフレッシュ動作が行われるリフレッシュアドレス信号をロウアドレスバッファ３に出力する機能を有する。また、リフレッシュ制御回路２２は、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２を行うことを要求するラッチ信号を、ラッチ列１４に出力する機能を有する。さらに、アクセス制御回路２６は、センスアンプ１３を活性化させるためのセンスアンプ活性化信号を、センスアンプ１３に出力する機能を有する。また、リフレッシュ分割制御回路２３は、リフレッシュ動作を読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２に分割し、そのいずれかの動作をリフレッシュ制御回路２２に要求する分割信号を出力する機能を有する。
【００２２】
また、第１実施形態では、アドレス判定回路２４は、リフレッシュ動作の対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作中に行われる外部アクセス動作の対象となるワード線ＷＬに対応するロウアドレスとが一致するか否かを判定する機能を有する。具体的には、アドレス判定回路２４は、リフレッシュ動作の対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作中に行われる外部アクセス動作の対象となるワード線ＷＬに対応するロウアドレスとが一致すると判定した場合に、Ｈレベルのアドレス判定信号ＡＥＱＦをリフレッシュ制御回路２２に出力するように構成されている。また、アドレス判定回路２４からリフレッシュ制御回路２２にＨレベルのアドレス判定信号ＡＥＱＦが供給された場合には、リフレッシュ制御回路２２は、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２を行うことなく、リフレッシュアドレス信号を＋１だけカウントアップするように構成されている。
【００２３】
アクセス制御回路２６は、外部アクセス検知回路２０から外部アクセス検知パルスＣＭＤが入力された際に、内部アクセス動作のための内部クロックＩＣＬＫ１を内部クロック生成回路２５によって生成する機能を有する。また、内部アクセス動作終了後にリフレッシュ動作を行う場合には、分割されたリフレッシュ動作のための内部クロックＩＣＬＫ２を内部クロック生成回路２５によって生成する機能も有する。また、外部クロックＥＣＬＫの周期（たとえば、５０ｎｓｅｃ）は、内部クロックＩＣＬＫ１の周期（たとえば、３０ｎｓｅｃ）や内部クロックＩＣＬＫ２の周期（たとえば、１０ｎｓｅｃ）よりも長くなるように設定する。また、内部クロックＩＣＬＫ１は、少なくとも内部アクセス動作を完了させるための時間以上の周期を有するクロックである。また、内部クロックＩＣＬＫ２の周期は、内部クロックＩＣＬＫ１の周期の約１／３程度とする。また、アクセス制御回路２６は、内部アクセス動作のための内部アクセス動作信号を生成して、その内部アクセス動作信号をリードアンプ６やライトアンプ５に出力する機能を有する。また、アクセス制御回路２６は、内部アクセス動作を行う内部アドレス信号のロウアドレス信号をロウアドレスバッファ３に出力し、かつ、内部アドレス信号のカラムアドレス信号をカラムアドレスバッファ９に出力する機能も有する。また、アクセス制御回路２６は、内部アクセス動作状態が終了した際に、リフレッシュ制御回路２２からリフレッシュ要求信号が出力されていると、リフレッシュ制御回路２２にリフレッシュ信号を出力する機能も有する。
【００２４】
また、ロウアドレスバッファ３は、アクセス制御回路２６から送られる内部アドレス信号のロウアドレス信号およびリフレッシュ制御回路２２から送られるリフレッシュアドレス信号に対応した所定のロウアドレス信号をロウデコーダ４に供給するために設けられている。ロウデコーダ４は、内部アクセス動作およびリフレッシュ動作において、ロウアドレスバッファ３から供給される所定のロウアドレス信号に対応するワード線ＷＬを活性化するように構成されている。また、ロウアドレスバッファ３は、切替回路３１を含んでいる。そして、この切替回路３１によって、ロウアドレスバッファ３は、内部アクセス動作を行う内部アドレス信号に対応するロウアドレス信号と、リフレッシュ動作を行うリフレッシュアドレス信号に対応するロウアドレス信号とを切り替えてロウデコーダ４に供給することが可能に構成されている。
【００２５】
また、図１に示すように、ライトアンプ５およびリードアンプ６には、それぞれ、入力バッファ７および出力バッファ８が接続されている。また、カラムアドレスバッファ９には、カラムデコーダ１０が接続されている。また、ロウデコーダ４には、ワード線ソースドライバ１１が接続されている。ワード線ソースドライバ１１には、電圧生成回路１２が接続されるとともに、動作制御回路２も接続されている。また、メモリセルアレイ１のビット線ＢＬには、センスアンプ１３を介してカラムデコーダ１０が接続されている。また、センスアンプ１３には、ライトアンプ５、リードアンプ６およびビット線ソースドライバ１５が接続されるとともに、ビット線ソースドライバ１５には、電圧生成回路１２が接続されている。
【００２６】
図４は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。図５および図６は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの内部アクセス動作を説明するための電圧波形図である。図７は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの分割されたリフレッシュ動作を説明するための電圧波形図である。次に、図１〜図７を参照して、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。なお、この動作説明では、図４における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス計数回路２１によりカウントされた外部アクセス回数が、リフレッシュによりデータのディスターブを抑制可能な所定回数（たとえば、１０６回）に達していて、リフレッシュ制御回路２２からアクセス制御回路２６にリフレッシュ要求信号が出力されているものとする。
【００２７】
まず、図３および図４に示すように、外部アクセス検知回路２０が、外部アクセス動作Ａの外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２６に供給する。そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
【００２８】
そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６に供給されると、アクセス制御回路２６は、内部クロック生成回路２５により、外部アクセス動作の期間（たとえば、６０ｎｓｅｃ）よりも短い周期（たとえば、３０ｎｓｅｃ）を有する内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６は、内部アクセス動作Ａを行う。
【００２９】
この内部アクセス動作では、アクセス制御回路２６は、内部アドレス信号のロウアドレス信号をロウアドレスバッファ３に供給し、ロウアドレスバッファ３は、その供給された内部アドレス信号のロウアドレス信号をロウデコーダ４に供給する。また、内部アクセス動作では、アクセス制御回路２６は、内部アクセス信号のカラムアドレス信号をカラムアドレスバッファ９に供給し、カラムアドレスバッファ９は、その供給された内部アドレス信号のカラムアドレス信号をカラムデコーダ１０に供給する。
【００３０】
また、図５および図６に示すように、内部アクセス動作は、読出し動作の場合、分割された読出し動作ＩＡＲＤ、第１再書込み動作ＩＡＲＳ１および第２再書込み動作ＩＡＲＳ２の３サイクルが連続して行われる。具体的には、図５および図６に示すように、まず、ビット線ＢＬに電圧を印加しない状態で、内部アドレス信号のロウアドレス信号に対応する選択ワード線ＷＬに＋Ｖｃｃの電圧を印加することによって、選択ワード線ＷＬに繋がる全てのメモリセル１７に記憶されたデータをビット線ＢＬを介してセンスアンプ１３により一括して読み出す。
【００３１】
そして、次に、選択ワード線ＷＬに繋がるメモリセル１７のうち、読み出されたデータがデータ「Ｈ」のメモリセル１７に対しては、図５に示すように、第１再書込み動作ＩＡＲＳ１において、ビット線ＢＬに電圧が印加されていない状態で、選択ワード線ＷＬに＋Ｖｃｃの電圧を印加することによって、メモリセル１７にデータ「Ｌ」が書き込まれる。その後、第２再書込み動作ＩＡＲＳ２においては、選択ワード線ＷＬに電圧が印加されていない状態で、データ「Ｈ」が読み出されたビット線ＢＬに＋Ｖｃｃの電圧を印加することによって、メモリセル１７にデータ「Ｈ」が書き込まれる。また、読み出されたデータがデータ「Ｈ」のメモリセル１７に対する、第１再書込み動作ＩＡＲＳ１においては、データ「Ｈ」が読み出されたビット線ＢＬに電圧が印加されていない状態で、非選択ワード線ＷＬには、＋１／３Ｖｃｃの電圧が印加される。これにより、第１再書込み動作ＩＡＲＳ１においては、非選択ワード線ＷＬおよびデータ「Ｈ」が読み出されたビット線ＢＬに接続されているメモリセル１７に、−１／３Ｖｃｃの電圧が印加される。そして、第２再書込み動作ＩＡＲＳ２においては、データ「Ｈ」が読み出されたビット線ＢＬに＋Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋２／３Ｖｃｃの電圧が印加される。これにより、第２再書込み動作ＩＡＲＳ２においては、非選択ワード線ＷＬおよびデータ「Ｈ」が読み出されたビット線ＢＬに接続されているメモリセル１７に、＋１／３Ｖｃｃの電圧が印加される。したがって、非選択ワード線ＷＬおよびデータ「Ｈ」が読み出されたビット線ＢＬに接続されているメモリセル１７では、絶対値として１／３Ｖｃｃ以上の電圧が印加されないとともに、第１再書込み動作ＩＡＲＳ１において生じた−１／３Ｖｃｃの電圧と、第２再書込み動作ＩＡＲＳ２において生じた＋１／３Ｖｃｃの電圧とが、互いに相殺するように印加される。
【００３２】
一方、選択ワード線ＷＬに繋がるメモリセル１７のうち、読み出されたデータがデータ「Ｌ」の選択ワード線ＷＬのメモリセル１７に対しては、図６に示すように、上記した読出し動作ＩＡＲＤによってメモリセル１７のデータが読み出されるとともに、メモリセル１７にデータ「Ｌ」が書き込まれている。このため、メモリセル１７に書き込まれたデータ「Ｌ」を破壊する絶対値として１／３Ｖｃｃ以上の電圧がメモリセル１７に印加されないように、第１再書込み動作ＩＡＲＳ１および第２再書込み動作ＩＡＲＳ２が行われる。具体的には、選択ワード線ＷＬのメモリセル１７に対しては、第１再書込み動作ＩＡＲＳ１において、データ「Ｌ」が読み出されたビット線ＢＬに＋２／３Ｖｃｃが印加されている状態で、選択ワード線ＷＬに＋Ｖｃｃが印加される。そして、第２再書込み動作ＩＡＲＳ２においては、データ「Ｌ」が読み出されたビット線ＢＬに＋１／３Ｖｃｃが印加されている状態で、選択ワード線ＷＬには、電圧が印加されない。また、読み出されたデータがデータ「Ｌ」のメモリセル１７に対する、第１再書込み動作ＩＡＲＳ１においては、データ「Ｌ」が読み出されたビット線ＢＬに＋２／３Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋１／３Ｖｃｃの電圧が印加される。これにより、第１再書込み動作ＩＡＲＳ１において、非選択ワード線ＷＬおよびデータ「Ｌ」が読み出されたビット線ＢＬに接続されているメモリセル１７には、＋１／３Ｖｃｃの電圧しか生じない。そして、第２再書込み動作ＩＡＲＳ２においては、データ「Ｌ」が読み出されたビット線ＢＬに＋１／３Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋２／３Ｖｃｃの電圧が印加される。これにより、第２再書込み動作ＩＡＲＳ２においては、非選択ワード線ＷＬおよびデータ「Ｌ」が読み出されたビット線ＢＬに接続されているメモリセル１７に−１／３Ｖｃｃの電圧が印加される。したがって、非選択ワード線ＷＬおよびデータ「Ｌ」が読み出されたビット線ＢＬに接続されているメモリセル１７では、絶対値として１／３Ｖｃｃ以上の電圧が印加されないとともに、第１再書込み動作ＩＡＲＳ１において生じた＋１／３Ｖｃｃの電圧と、第２再書込み動作ＩＡＲＳ２において生じた−１／３Ｖｃｃの電圧とが、互いに相殺するように印加される。
【００３３】
次に、内部アクセス動作Ａが終了すると、リフレッシュ制御回路２２からアクセス制御回路２６にリフレッシュ要求信号が供給されているので、アクセス制御回路２６は、内部アクセス動作Ａの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。なお、このリフレッシュ動作は、リフレッシュ要求信号が出力されてから１２７回目のリフレッシュ動作であるとする。すなわち、ワード線ＷＬ１〜ワード線ＷＬ１２６までのリフレッシュ動作は既に終了しており、ワード線ＷＬ１２７がリフレッシュされるものとする。
【００３４】
そして、内部アクセス動作Ａが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、ワード線ＷＬ１２７に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の読出し動作ＲＦＲＤを行うために、ワード線ＷＬ１２７に対応するロウアドレスを含むリフレッシュアドレス信号をロウアドレスバッファ３に出力する。図７に示すように、リフレッシュ動作の読出し動作ＲＦＲＤは、ビット線ＢＬに電圧が印加されていない状態で、ワード線ＷＬ１２７に＋Ｖｃｃの電圧が印加される。これにより、ワード線ＷＬ１２７に繋がるメモリセル１７のデータがラッチ列１４へと出力されるので、ラッチ列１４がその出力されたデータを保持する。そして、ワード線ＷＬ１２７に対する読出し動作ＲＦＲＤが終了すると、アクセス制御回路２６は、次の外部アクセス動作Ｂが開始されるまで待機状態となる。
【００３５】
次に、外部アクセス検知回路２０が、外部アクセス動作Ｂ（図４参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２６に供給する。そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。なお、この外部アクセス動作Ｂは、外部アクセス検知回路２０により、ワード線ＷＬ１２７に繋がるメモリセル１７にデータを書き込む動作であると判定されたとする。
【００３６】
そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６に供給されると、アクセス制御回路２６は、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６は、ワード線ＷＬ１２７に対する内部アクセス動作Ｂを行う。したがって、ワード線ＷＬ１２７に繋がるメモリセル１７のデータが、リフレッシュ動作の読出し動作ＲＦＲＤによりラッチ列１４に保持されたデータから書き換えられる。なお、外部アクセス検知回路２０により、外部アクセス動作Ｂがワード線ＷＬ１２７に繋がるメモリセル１７のデータを読み出す動作であると判定された場合には、ラッチ列１４に保持されたデータがワード線ＷＬ１２７に再び書き込まれた後に、ワード線ＷＬ１２７に繋がるメモリセル１７のデータを読み出す動作が行われる。これにより、上記ワード線ＷＬ１２７に対するリフレッシュ動作の読出し動作ＲＦＲＤによって、データ「Ｈ」が記憶されていたメモリセル１７に対して破壊読出しのためにデータ「Ｌ」が書き込まれた場合にも、外部アクセス動作Ｂに対応する読出し動作の前にラッチ列１４に保持されたデータ「Ｈ」がワード線ＷＬ１２７の対応するメモリセル１７に再び書き込まれるので、外部アクセス動作Ｂに対応する読出し動作の際に、メモリセル１７のデータ「Ｈ」が破壊読出しのためにデータ「Ｌ」に書き換えられた状態で読み出されるのを抑制することが可能である。
【００３７】
ここで、第１実施形態では、外部アクセス動作Ｂの対象となるワード線ＷＬ１２７に対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２７に対応するロウアドレスとが一致するので、リフレッシュ制御回路２２には、アドレス判定回路２４からＨレベルのアドレス判定信号ＡＥＱＦが供給されている。このため、リフレッシュ制御回路２２は、第１再書込み動作ＲＦＲＳ１を行うことなく、リフレッシュアドレス信号を＋１だけカウントアップする。すなわち、ワード線ＷＬ１２７のリフレッシュ動作が終了されるとともに、次のワード線ＷＬ１２８のリフレッシュ動作に移行される。
【００３８】
次に、ワード線ＷＬ１２７に対する内部アクセス動作Ｂが終了すると、リフレッシュ制御回路２２からアクセス制御回路２６にリフレッシュ要求信号が供給されているので、アクセス制御回路２６は、内部アクセス動作Ｂの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
【００３９】
そして、ワード線ＷＬ１２７に対する内部アクセス動作Ｂが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、次のワード線ＷＬ１２８に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の読出し動作ＲＦＲＤを行うために、ワード線ＷＬ１２８に対応するロウアドレスを含むリフレッシュアドレス信号をロウアドレスバッファ３に出力する。図７に示すように、リフレッシュ動作の読出し動作ＲＦＲＤは、ビット線ＢＬに電圧が印加されていない状態で、ワード線ＷＬ１２８に＋Ｖｃｃの電圧が印加される。これにより、ワード線ＷＬ１２８に繋がるメモリセル１７のデータがラッチ列１４へと出力されるので、ラッチ列１４がその出力されたデータを保持する。そして、ワード線ＷＬ１２８に対する読出し動作ＲＦＲＤが終了すると、アクセス制御回路２６は、次の外部アクセス動作Ｃが開始されるまで待機状態となる。
【００４０】
次に、外部アクセス検知回路２０が、外部アクセス動作Ｃ（図４参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２６に供給する。そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。なお、この外部アクセス動作Ｃは、ワード線ＷＬ１２８以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【００４１】
そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６に供給されると、アクセス制御回路２６は、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６は、内部アクセス動作Ｃを行う。
【００４２】
ここで、第１実施形態では、外部アクセス動作Ｃの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２８に対応するロウアドレスとが一致しないので、リフレッシュ制御回路２２には、アドレス判定回路２４からＬレベルのアドレス判定信号ＡＥＱＦが供給されている。したがって、リフレッシュアドレス信号がカウントアップされることなくワード線ＷＬ１２８のリフレッシュ動作が継続される。
【００４３】
次に、内部アクセス動作Ｃが終了すると、リフレッシュ制御回路２２からアクセス制御回路２６にリフレッシュ要求信号が供給されているので、アクセス制御回路２６は、内部アクセス動作Ｃの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
【００４４】
そして、内部アクセス動作Ｃが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、ワード線ＷＬ１２８に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、２つ目のサイクルである第１再書込み動作ＲＦＲＳ１のみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１を行うために、ワード線ＷＬ１２８に対応するロウアドレスを含むリフレッシュアドレス信号をロウアドレスバッファ３に出力する。図７に示すように、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１は、データ「Ｈ」が読み出されたビット線ＢＬに電圧を印加しないとともに、データ「Ｌ」が読み出されたビット線ＢＬには、＋２／３Ｖｃｃの電圧を印加した状態で、ワード線ＷＬ１２８に＋Ｖｃｃの電圧が印加される。そして、ワード線ＷＬ１２８に対する第１再書込み動作ＲＦＲＳ１が終了すると、アクセス制御回路２６は、次の外部アクセス動作Ｄが開始されるまで待機状態となる。
【００４５】
次に、外部アクセス検知回路２０が、外部アクセス動作Ｄ（図４参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２６に供給する。そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。なお、この外部アクセス動作Ｄは、ワード線ＷＬ１２８以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【００４６】
そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６に供給されると、アクセス制御回路２６は、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６は、内部アクセス動作Ｄを行う。
【００４７】
ここで、第１実施形態では、外部アクセス動作Ｄの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２８に対応するロウアドレスとが一致しないので、リフレッシュ制御回路２２には、アドレス判定回路２４からＬレベルのアドレス判定信号ＡＥＱＦが供給されている。したがって、リフレッシュアドレス信号がカウントアップされることなくワード線ＷＬ１２８のリフレッシュ動作が継続される。
【００４８】
次に、内部アクセス動作Ｄが終了すると、リフレッシュ制御回路２２からアクセス制御回路２６にリフレッシュ要求信号が供給されているので、アクセス制御回路２６は、内部アクセス動作Ｄの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
【００４９】
そして、内部アクセス動作Ｄが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、ワード線ＷＬ１２８に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、３つ目のサイクルである第２再書込み動作ＲＦＲＳ２のみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の第２再書込み動作ＲＦＲＳ２を行うために、ワード線ＷＬ１２８に対応するロウアドレスを含むリフレッシュアドレス信号をロウアドレスバッファ３に出力する。図７に示すように、リフレッシュ動作の第２再書込み動作ＲＦＲＳ２は、ワード線ＷＬ１２８に電圧が印加されていない状態で、データ「Ｈ」が読み出されたビット線ＢＬに＋Ｖｃｃの電圧を印加するとともに、データ「Ｌ」が読み出されたビット線ＢＬには、＋１／３Ｖｃｃの電圧が印加される。そして、ワード線ＷＬ１２８に対する第２再書込み動作ＲＦＲＳ２が終了すると、ワード線ＷＬ１〜ワード線ＷＬ１２８の全てにリフレッシュ動作が行われたので、リフレッシュ制御回路２２は、リフレッシュ要求信号をＬレベルに立ち下げる。その後、アクセス制御回路２６は、次の外部アクセス動作が開始されるまで待機状態となる。
【００５０】
この後は、リフレッシュ動作が行われることなく、内部アクセス動作のみが繰り返し行われる。そして、外部アクセス動作が、前回のリフレッシュ要求信号に応じてリフレッシュ動作が開始されてからカウントして所定回数（たとえば、１０６回）行われた際に、アクセス計数回路２１により供給される外部アクセス回数に基づいて、リフレッシュ制御回路２２がアクセス制御回路２６にリフレッシュ要求信号を供給する。そして、再び同様の動作によって３つのサイクル毎に分割されたリフレッシュ動作が、全てのワード線ＷＬ１〜ワード線ＷＬ１２８について行われる。
【００５１】
第１実施形態では、上記のように、リフレッシュ動作を読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２に分割するリフレッシュ分割を設けるとともに、読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２を、それぞれ、異なる外部アクセス動作に対応する異なる内部アクセス動作の後に行うように構成することによって、リフレッシュ動作の読出し動作と書込み動作とを連続して行う場合に比べて、１回の外部アクセス動作の期間に行われるリフレッシュ動作の期間を短くすることができるので、その分外部アクセス動作の期間（外部クロックＥＣＬＫの周期）を短くすることができる。この結果、データの転送速度を向上させることができる。
【００５２】
また、第１実施形態では、ラッチ列１４を設けることによって、リフレッシュ動作の読出し動作ＲＦＲＤによって読み出されたデータを消失させることなくラッチ列１４によって保持することができるので、リフレッシュ動作を読出し動作ＲＦＲＤと第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２とに分割したとしても、後のリフレッシュ動作の第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２の際に、ラッチ列１４に保持されたデータを復元して再書込みすることができる。また、アクセス計数回路２１を設けることによって、外部アクセス動作が、ディスターブが発生する回数よりも少ない一定の回数行われた場合に、リフレッシュ動作を行うことができるので、一定回数の外部アクセス動作によりデータが劣化する第１実施形態のような単純マトリックス型の強誘電体メモリなどに適したリフレッシュ動作を行うことができる。また、非選択ワード線ＷＬに接続されているメモリセル１７では、第１再書込み動作ＩＡＲＳ１において生じた電圧と、第２再書込み動作ＩＡＲＳ２において生じた電圧とが、互いに相殺するので、内部アクセス動作によって非選択ワード線ＷＬに接続されているメモリセル１７のデータの劣化を抑制できる。
【００５３】
また、第１実施形態では、リフレッシュ動作の対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作中に行われる外部アクセス動作の対象となるワード線ＷＬに対応するロウアドレスとが一致するか否かを判定するアドレス判定回路２４を設けることによって、アドレス判定回路２４により、リフレッシュ動作の対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作中に行われる外部アクセス動作の対象となるワード線ＷＬに対応するロウアドレスとが一致すると判断された場合に、リフレッシュ制御回路２２により、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２を行わないように動作制御することによって、外部アクセス動作の書込み動作により書き込まれたデータが、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２によってリフレッシュ動作の読出し動作ＲＦＲＤ時の１つ前の古いデータに書き換えられてしまうという不都合が発生するのを抑制することができる。また、このとき、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２を行わないことによって、その分、リフレッシュ動作の消費電力を減少させることができるとともに、リフレッシュ動作に要する期間を短くすることができる。
【００５４】
（第２実施形態）
図８は、本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。図２、図３、図７および図８を参照して、この第２実施形態では、上記第１実施形態の構成において、リフレッシュ動作の対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作中に行われる外部アクセス動作の対象となるワード線ＷＬに対応するロウアドレスとが一致する場合に、ラッチ列１４に保持されたデータを外部アクセス動作により書き込まれるデータに置き換える動作について説明する。なお、この第２実施形態の動作説明では、上記第１実施形態と同様、図８における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス計数回路２１によりカウントされた外部アクセス回数が、リフレッシュによりデータのディスターブを抑制可能な所定回数（たとえば、１０６回）に達していて、リフレッシュ制御回路２２からアクセス制御回路２６にリフレッシュ要求信号が出力されているものとする。
【００５５】
まず、図３および図８に示すように、外部アクセス検知回路２０が、外部アクセス動作Ａの外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２６に供給する。そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
【００５６】
そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６に供給されると、アクセス制御回路２６は、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６は、内部アクセス動作Ａを行う。
【００５７】
次に、内部アクセス動作Ａが終了すると、リフレッシュ制御回路２２からアクセス制御回路２６にリフレッシュ要求信号が供給されているので、アクセス制御回路２６は、内部アクセス動作Ａの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。なお、このリフレッシュ動作は、リフレッシュ要求信号が出力されてから１２７回目のリフレッシュ動作であるとする。すなわち、ワード線ＷＬ１〜ワード線ＷＬ１２６までのリフレッシュ動作は既に終了しており、ワード線ＷＬ１２７がリフレッシュされるものとする。
【００５８】
そして、内部アクセス動作Ａが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、ワード線ＷＬ１２７に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の読出し動作ＲＦＲＤを行うために、ワード線ＷＬ１２７に対応するロウアドレスを含むリフレッシュアドレス信号をロウアドレスバッファ３に出力する。図７に示すように、リフレッシュ動作の読出し動作ＲＦＲＤは、ビット線ＢＬに電圧が印加されていない状態で、ワード線ＷＬ１２７に＋Ｖｃｃの電圧が印加される。これにより、ワード線ＷＬ１２７に繋がるメモリセル１７（図２参照）のデータ「Ｐ」がラッチ列１４へと出力されるので、ラッチ列１４がその出力されたデータ「Ｐ」を保持する。そして、ワード線ＷＬ１２７に対する読出し動作ＲＦＲＤが終了すると、アクセス制御回路２６は、次の外部アクセス動作Ｂが開始されるまで待機状態となる。
【００５９】
次に、外部アクセス検知回路２０が、外部アクセス動作Ｂ（図８参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２６に供給する。そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。なお、この外部アクセス動作Ｂは、外部アクセス検知回路２０により、ワード線ＷＬ１２７に繋がるメモリセル１７にデータ「Ｂ」を書き込む動作であると判定されたとする。
【００６０】
そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６に供給されると、アクセス制御回路２６は、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６は、ワード線ＷＬ１２７に対する内部アクセス動作Ｂを行う。したがって、ワード線ＷＬ１２７に繋がるメモリセル１７のデータが、リフレッシュ動作の読出し動作ＲＦＲＤ時のデータ「Ｐ」からデータ「Ｂ」に書き換えられる。なお、外部アクセス検知回路２０により、外部アクセス動作Ｂがワード線ＷＬ１２７に繋がるメモリセル１７のデータを読み出す動作であると判定された場合には、ラッチ列１４に保持されたデータ「Ｐ」がワード線ＷＬ１２７に再び書き込まれた後に、ワード線ＷＬ１２７に繋がるメモリセル１７のデータ「Ｐ」を読み出す動作が行われる。これにより、上記ワード線ＷＬ１２７に対するリフレッシュ動作の読出し動作ＲＦＲＤによって、データ「Ｈ」が記憶されていたメモリセル１７に対して破壊読出しのためにデータ「Ｌ」が書き込まれた場合にも、外部アクセス動作Ｂに対応する読出し動作の前にラッチ列１４に保持されたデータ「Ｈ」がワード線ＷＬ１２７の対応するメモリセル１７に再び書き込まれるので、外部アクセス動作Ｂに対応する読出し動作の際に、メモリセル１７のデータ「Ｈ」が破壊読出しのためにデータ「Ｌ」に書き換えられた状態で読み出されるのを抑制することが可能である。
【００６１】
ここで、第２実施形態では、外部アクセス動作Ｂの対象となるワード線ＷＬ１２７に対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２７に対応するロウアドレスとが一致するので、リフレッシュ制御回路２２には、アドレス判定回路２４からＨレベルのアドレス判定信号ＡＥＱＦが供給されている。このため、リフレッシュ制御回路２２は、アクセス制御回路２６により、リフレッシュ動作の読出し動作ＲＦＲＤによりラッチ列１４に保持されたデータ「Ｐ」を外部アクセス動作Ｂにより書き込まれたデータ「Ｂ」に書き換える。
【００６２】
次に、ワード線ＷＬ１２７に対する内部アクセス動作Ｂが終了すると、リフレッシュ制御回路２２からアクセス制御回路２６にリフレッシュ要求信号が供給されているので、アクセス制御回路２６は、内部アクセス動作Ｂの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
【００６３】
そして、ワード線ＷＬ１２７に対する内部アクセス動作Ｂが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、ワード線ＷＬ１２７に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、２つ目のサイクルである第１再書込み動作ＲＦＲＳ１のみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１を行うために、ワード線ＷＬ１２７に対応するロウアドレスを含むリフレッシュアドレス信号をロウアドレスバッファ３に出力する。図７に示すように、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１は、データ「Ｈ」が読み出されたビット線ＢＬに電圧を印加しないとともに、データ「Ｌ」が読み出されたビット線ＢＬには、＋２／３Ｖｃｃの電圧を印加した状態で、ワード線ＷＬ１２７に＋Ｖｃｃの電圧が印加される。そして、ワード線ＷＬ１２７に対する第１再書込み動作ＲＦＲＳ１が終了すると、アクセス制御回路２６は、次の外部アクセス動作Ｃが開始されるまで待機状態となる。
【００６４】
次に、外部アクセス検知回路２０が、外部アクセス動作Ｃ（図８参照）の外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２６に供給する。そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。なお、この外部アクセス動作Ｃは、ワード線ＷＬ１２７以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【００６５】
そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６に供給されると、アクセス制御回路２６は、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６は、内部アクセス動作Ｃを行う。
【００６６】
ここで、第２実施形態では、外部アクセス動作Ｃの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２７に対応するロウアドレスとが一致しないので、リフレッシュ制御回路２２には、アドレス判定回路２４からＬレベルのアドレス判定信号ＡＥＱＦが供給されている。このため、リフレッシュ制御回路２２は、アクセス制御回路２６により、ラッチ列１４に保持されたデータ「Ｂ」の置き換えを行わない。
【００６７】
次に、内部アクセス動作Ｃが終了すると、リフレッシュ制御回路２２からアクセス制御回路２６にリフレッシュ要求信号が供給されているので、アクセス制御回路２６は、内部アクセス動作Ｃの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
【００６８】
そして、内部アクセス動作Ｃが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、ワード線ＷＬ１２７に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、３つ目のサイクルである第２再書込み動作ＲＦＲＳ２のみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の第２再書込み動作ＲＦＲＳ２を行うために、ワード線ＷＬ１２７に対応するロウアドレスを含むリフレッシュアドレス信号をロウアドレスバッファ３に出力する。図７に示すように、リフレッシュ動作の第２再書込み動作ＲＦＲＳ２は、ワード線ＷＬ１２７に電圧が印加されていない状態で、データ「Ｈ」が読み出されたビット線ＢＬに＋Ｖｃｃの電圧を印加するとともに、データ「Ｌ」が読み出されたビット線ＢＬには、＋１／３Ｖｃｃの電圧が印加される。そして、ワード線ＷＬ１２７に対する第２再書込み動作ＲＦＲＳ２が終了すると、アクセス制御回路２６により、リフレッシュアドレス信号が＋１だけカウントアップされる。そして、アクセス制御回路２６は、次の外部アクセス動作Ｄが開始されるまで待機状態となる。
【００６９】
次に、外部アクセス検知回路２０が、外部アクセス動作Ｄの外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０は、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス計数回路２１およびアクセス制御回路２６に供給する。そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがアクセス計数回路２１に供給されると、アクセス計数回路２１は、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。
【００７０】
そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６に供給されると、アクセス制御回路２６は、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６は、内部アクセス動作Ｄを行う。
【００７１】
次に、内部アクセス動作Ｄが終了すると、リフレッシュ制御回路２２からアクセス制御回路２６にリフレッシュ要求信号が供給されているので、アクセス制御回路２６は、内部アクセス動作Ｄの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
【００７２】
そして、内部アクセス動作Ｄが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、ワード線ＷＬ１２８に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の読出し動作ＲＦＲＤを行うために、ワード線ＷＬ１２８に対応するロウアドレスを含むリフレッシュアドレス信号をロウアドレスバッファ３に出力する。図７に示すように、リフレッシュ動作の読出し動作ＲＦＲＤは、ビット線ＢＬに電圧が印加されていない状態で、ワード線ＷＬ１２７に＋Ｖｃｃの電圧が印加される。これにより、ワード線ＷＬ１２８に繋がるメモリセル１７のデータ「Ｑ」がラッチ列１４へと出力されるので、ラッチ列１４がその出力されたデータ「Ｑ」を保持する。そして、ワード線ＷＬ１２８に対する読出し動作ＲＦＲＤが終了すると、アクセス制御回路２６は、次の外部アクセス動作が開始されるまで待機状態となる。
【００７３】
以下、上記と同様の動作によってワード線ＷＬ１２８に対するリフレッシュ動作の第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２が行われる。そして、全てのワード線ＷＬ１〜ワード線ＷＬ１２８がリフレッシュされることによって、リフレッシュ動作が終了する。そして、その後は、内部アクセス動作のみが繰り返し行われる。そして、外部アクセス動作が、前回のリフレッシュ要求信号に応じてリフレッシュ動作が開始されてからカウントして所定回数（たとえば、１０６回）行われた際に、アクセス計数回路２１により供給される外部アクセス回数に基づいて、リフレッシュ制御回路２２がアクセス制御回路２６にリフレッシュ要求信号を供給する。そして、再び同様の動作によってリフレッシュ動作が、全てのワード線ＷＬ１〜ワード線ＷＬ１２８について行われる。
【００７４】
なお、第２実施形態の効果は上記第１実施形態と同様である。
【００７５】
（第３実施形態）
図９は、本発明の第３実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。図９を参照して、この第３実施形態では、上記第１実施形態と異なり、非同期で外部アクセス動作が行われる単純マトリックス型の強誘電体メモリに本発明を適用した場合の構成について説明する。
【００７６】
この第３実施形態による強誘電体メモリでは、図９に示すように、動作制御回路２ａは、外部アクセス検知回路２０ａと、アクセス計数回路（カウンタ）２１ａと、リフレッシュ制御回路２２と、リフレッシュ分割制御回路２３と、アドレス判定回路２４と、内部クロック生成回路２５を有するアクセス制御回路２６ａと、リフレッシュ判定回路２７とを含んでいる。なお、外部アクセス検知回路２０ａ、アクセス計数回路２１ａ、アクセス制御回路２６ａおよびリフレッシュ判定回路２７は、それぞれ、本発明の「外部アクセス検知手段」、「外部アクセス計数手段」、「アクセス制御手段」および「リフレッシュ判定手段」の一例である。
【００７７】
外部アクセス検知回路２０ａは、外部アクセス動作が行われる際に、外部アドレス信号が供給されると、外部アクセス検知パルスＡＴＤを、アクセス計数回路２１ａと、アクセス制御回路２６ａと、リフレッシュ判定回路２７とに出力する機能を有する。また、外部アクセス検知回路２０ａは、外部アクセス動作が読出し動作または書込み動作のいずれであるかを判定する機能も有する。アクセス計数回路２１ａは、電源投入時にリセットされるとともに、外部アクセス検知回路２０ａから外部アクセス検知パルスＡＴＤが入力される毎に外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数をリフレッシュ制御回路２２に出力する機能を有する。
【００７８】
アクセス制御回路２６ａは、外部アクセス検知回路２０ａから外部アクセス検知パルスＡＴＤが入力された際に、内部クロックＩＣＬＫ１を内部クロック生成回路２５によって生成する機能を有する。また、アクセス制御回路２６ａは、リフレッシュ要求信号およびリフレッシュ判定回路２７からのＲｅｆＥを受けて、内部アクセス動作終了後にリフレッシュ動作を行う場合には、リフレッシュ動作のための内部クロックＩＣＬＫ２を内部クロック生成回路２５によって生成する機能も有する。なお、上記以外の機能については、アクセス制御回路２６ａは、第１実施形態のアクセス制御回路２６と同様の機能を有する。
【００７９】
また、リフレッシュ判定回路２７は、外部アクセス動作が検知された際に、外部アクセス検知回路２０ａから外部アクセス検知パルスＡＴＤが供給されると、アクセス制御回路２６ａの動作状態に基づいて、ＨレベルまたはＬレベルのリフレッシュ判定信号ＲｅｆＥを出力するように構成されている。なお、リフレッシュ制御回路２２、リフレッシュ分割制御回路２３およびアドレス判定回路２４は、第１実施形態と同様の構成を有する。また、外部アクセス動作の最短のサイクルの期間（たとえば、７０ｎｓｅｃ）は、内部クロックＩＣＬＫ１の周期（たとえば、６０ｎｓｅｃ）および内部クロックＩＣＬＫ２の周期（たとえば、２０ｎｓｅｃ）よりも長くなるように設定される。
【００８０】
なお、第３実施形態のその他の構成は、上記第１実施形態と同様である。
【００８１】
図１０は、本発明の第３実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図２、図９および図１０を参照して、本発明の第３実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。なお、この動作説明では、図１０における外部アクセス動作Ａが行われる前の外部アクセス動作において、アクセス計数回路２１ａによりカウントされた外部アクセス回数が、リフレッシュ動作によりデータのディスターブを抑制可能な所定回数（たとえば、１０６回）に達して、リフレッシュ制御回路２２からアクセス制御回路２６ａにリフレッシュ要求信号が出力されているものとする。
【００８２】
まず、図９および図１０に示すように、外部アクセス検知回路２０ａが、外部アクセス動作Ａの外部アドレス信号を検知すると、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１ａ、アクセス制御回路２６ａおよびリフレッシュ判定回路２７に供給する。そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１ａに供給されると、アクセス計数回路２１ａは、外部アクセス回数を＋１だけカウントアップするとともに、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。また、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２７に供給されると、リフレッシュ判定回路２７は、アクセス制御回路２６ａが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。
【００８３】
ここで、第３実施形態では、外部アクセス検知パルスＡＴＤが供給された際に、アクセス制御回路２６ａが、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもない場合には、外部アクセス動作の間にリフレッシュ動作を行うことを許可するために、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＨレベルに設定する。一方、外部アクセス検知回路２０ａから外部アクセス検知パルスＡＴＤが供給された際に、アクセス制御回路２６ａが、内部アクセス動作状態またはリフレッシュ動作状態のいずれかである場合には、外部アクセス動作の間にリフレッシュ動作を行うと、次の外部アクセス動作に対応する内部アクセス動作が、外部アクセス動作に対して大幅に遅延する可能性が高い。したがって、外部アクセス動作の間にリフレッシュ動作を行わないように、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＬレベルに設定する。
【００８４】
ここで、外部アクセス動作Ａが検知された時点では、アクセス制御回路２６ａが内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。そして、このリフレッシュ判定信号ＲｅｆＥは、次の外部アクセス動作Ｂが外部アクセス検知回路２０ａにより検知されるまで、Ｈレベルに保持される。
【００８５】
そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２６ａに供給されると、アクセス制御回路２６ａは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２５により、外部アクセス動作の最短期間（たとえば、７０ｎｓｅｃ）よりも短い周期（たとえば、６０ｎｓｅｃ）を有する内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６ａは、第１実施形態と同様の内部アクセス動作Ａを行う。
【００８６】
次に、内部クロックＩＣＬＫ１が１周期分終了して、内部アクセス動作Ａが終了した時点では、リフレッシュ判定信号ＲｅｆＥがＨレベルに保持されている。また、リフレッシュ制御回路２２からアクセス制御回路２６ａには、リフレッシュ要求信号が供給されている。これにより、アクセス制御回路２６ａは、内部クロック生成回路２５によって、リフレッシュ動作のための内部クロックＩＣＬＫ２を１周期分生成するとともに、リフレッシュ信号をリフレッシュ制御回路２２に供給する。この結果、リフレッシュ動作状態になる。なお、このリフレッシュ動作は、リフレッシュ要求信号が出力されてから１２７回目のリフレッシュ動作であるとする。すなわち、ワード線ＷＬ１〜ワード線ＷＬ１２６までのリフレッシュ動作は既に終了しており、ワード線ＷＬ１２７がリフレッシュされるものとする。
【００８７】
そして、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、ワード線ＷＬ１２７に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の読出し動作ＲＦＲＤをワード線ＷＬ１２７に対して行う。そして、ワード線ＷＬ１２７に繋がるメモリセル１７（図２参照）のデータがラッチ列１４へと出力されるので、ラッチ列１４がその出力されたデータを保持する。そして、ワード線ＷＬ１２７に対する読出し動作ＲＦＲＤが終了すると、アクセス制御回路２６ａは、次の外部アクセス動作Ｂが開始されるまで待機状態となる。
【００８８】
次に、外部アクセス動作Ｂ（図１０参照）が開始されると、外部アドレス信号が外部アクセス検知回路２０ａに検知される。これにより、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１ａ、リフレッシュ判定回路２７およびアクセス制御回路２６ａに供給する。そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１ａに供給されると、アクセス計数回路２１ａは外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。なお、この外部アクセス動作Ｂは、外部アクセス検知回路２０ａにより、ワード線ＷＬ１２７に繋がるメモリセル１７にデータを書き込む動作であると判定されたとする。
【００８９】
また、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２７に供給されると、リフレッシュ判定回路２７は、アクセス制御回路２６ａが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｂが検知された時点では、内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げた状態のまま保持する。
【００９０】
そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２６ａに供給されると、アクセス制御回路２６ａは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６ａは、ワード線ＷＬ１２７に対する内部アクセス動作Ｂを行う。したがって、ワード線ＷＬ１２７に繋がるメモリセル１７のデータが、リフレッシュ動作の読出し動作ＲＦＲＤによりラッチ列１４に保持されたデータから書き換えられる。なお、外部アクセス検知回路２０ａにより、外部アクセス動作Ｂがワード線ＷＬ１２７に繋がるメモリセル１７のデータを読み出す動作であると判定された場合には、ラッチ列１４に保持されたデータがワード線ＷＬ１２７に再び書き込まれた後に、ワード線ＷＬ１２７に繋がるメモリセル１７のデータを読み出す動作が行われる。これにより、上記ワード線ＷＬ１２７に対するリフレッシュ動作の読出し動作ＲＦＲＤによって、データ「Ｈ」が記憶されていたメモリセル１７に対して破壊読出しのためにデータ「Ｌ」が書き込まれた場合にも、外部アクセス動作Ｂに対応する読出し動作の前にラッチ列１４に保持されたデータ「Ｈ」がワード線ＷＬ１２７の対応するメモリセル１７に再び書き込まれるので、外部アクセス動作Ｂに対応する読出し動作の際に、メモリセル１７のデータ「Ｈ」が破壊読出しのためにデータ「Ｌ」に書き換えられた状態で読み出されるのを抑制することが可能である。
【００９１】
ここで、第３実施形態では、外部アクセス動作Ｂの対象となるワード線ＷＬ１２７に対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２７に対応するロウアドレスとが一致するので、リフレッシュ制御回路２２には、アドレス判定回路２４からＨレベルのアドレス判定信号ＡＥＱＦが供給されている。このため、リフレッシュ制御回路２２は、第１再書込み動作ＲＦＲＳ１を行うことなく、リフレッシュアドレス信号を＋１だけカウントアップする。すなわち、ワード線ＷＬ１２７のリフレッシュ動作が終了されるとともに、次のワード線ＷＬ１２８のリフレッシュ動作に移行される。なお、このアドレス判定信号ＡＥＱＦは、リフレッシュ動作状態になるまで、Ｈレベルに保持される。
【００９２】
次に、ワード線ＷＬ１２７に対する内部アクセス動作Ｂが終了すると、リフレッシュ制御回路２２からリフレッシュ要求信号が供給されているとともに、リフレッシュ判定回路２７からＨレベルのリフレッシュ判定信号ＲｅｆＥが供給されているので、アクセス制御回路２６ａは、内部アクセス動作Ｂの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
【００９３】
そして、ワード線ＷＬ１２７に対する内部アクセス動作Ｂが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、次のワード線ＷＬ１２８に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の読出し動作ＲＦＲＤをワード線ＷＬ１２８に対して行う。そして、ワード線ＷＬ１２８に繋がるメモリセル１７のデータがラッチ列１４へと出力されるので、ラッチ列１４がその出力されたデータを保持する。そして、ワード線ＷＬ１２８に対する読出し動作ＲＦＲＤが終了すると、アクセス制御回路２６ａは、次の外部アクセス動作Ｃが開始されるまで待機状態となる。
【００９４】
次に、外部アクセス動作Ｃ（図１０参照）が開始されると、外部アドレス信号が外部アクセス検知回路２０ａに検知される。これにより、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１ａ、リフレッシュ判定回路２７およびアクセス制御回路２６ａに供給する。そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１ａに供給されると、アクセス計数回路２１ａは外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。なお、この外部アクセス動作Ｃは、ワード線ＷＬ１２８以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【００９５】
また、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２７に供給されると、リフレッシュ判定回路２７は、アクセス制御回路２６ａが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｃが検知された時点では、内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げた状態のまま保持する。
【００９６】
そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２６ａに供給されると、アクセス制御回路２６ａは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６ａは、内部アクセス動作Ｃを行う。
【００９７】
ここで、第３実施形態では、外部アクセス動作Ｃの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２８に対応するロウアドレスとが一致しないので、リフレッシュ制御回路２２には、アドレス判定回路２４からＬレベルのアドレス判定信号ＡＥＱＦが供給されている。したがって、リフレッシュアドレス信号がカウントアップされることなくワード線ＷＬ１２８のリフレッシュ動作が継続される。
【００９８】
次に、内部アクセス動作Ｃが終了すると、リフレッシュ制御回路２２からリフレッシュ要求信号が供給されているとともに、リフレッシュ判定回路２７からＨレベルのリフレッシュ判定信号ＲｅｆＥが供給されているので、アクセス制御回路２６ａは、内部アクセス動作Ｃの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
【００９９】
そして、内部アクセス動作Ｃが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、ワード線ＷＬ１２８に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、２つ目のサイクルである第１再書込み動作ＲＦＲＳ１のみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１をワード線ＷＬ１２８に対して行う。
【０１００】
次に、外部アクセス動作Ｄ（図１０参照）が開始されると、外部アドレス信号が外部アクセス検知回路２０ａに検知される。これにより、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１ａ、リフレッシュ判定回路２７およびアクセス制御回路２６ａに供給する。そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１ａに供給されると、アクセス計数回路２１ａは外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。なお、この外部アクセス動作Ｄは、ワード線ＷＬ１２８以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【０１０１】
また、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２７に供給されると、リフレッシュ判定回路２７は、アクセス制御回路２６ａが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｄが検知された時点では、リフレッシュ制御回路２２がリフレッシュ動作の第１再書込み動作ＲＦＲＳ１を行っていることにより、アクセス制御回路２６ａがリフレッシュ動作状態であるので、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＬレベルに立ち下げる。
【０１０２】
そして、外部アクセス動作Ｄが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２６ａに供給されても、１つ前の外部アクセス動作Ｃの期間に開始されたリフレッシュ動作の第１再書込み動作ＲＦＲＳ１がまだ終了していない。これにより、アクセス制御回路２６ａは、内部クロックＩＣＬＫ１を生成しないので、内部アクセス動作Ｄも行わない。外部アクセス動作Ｃの期間に開始された第１再書込み動作ＲＦＲＳ１が終了すると、アクセス制御回路２６ａは、内部クロックＩＣＬＫ１を１周期分生成して内部アクセス動作Ｄを開始する。そして、内部クロックＩＣＬＫ１の１周期分の間、アクセス制御回路２６ａは、内部アクセス動作Ｄを行う。ここで、この第３実施形態では、内部クロックＩＣＬＫ１が１周期分終了して、内部アクセス動作Ｄが終了した場合にも、リフレッシュ判定信号ＲｅｆＥがＬレベルであるので、アクセス制御回路２６ａは、リフレッシュ動作を行うことなく、次の外部アクセス動作Ｅまで待機状態になる。
【０１０３】
次に、外部アクセス動作Ｅ（図１０参照）が開始されると、外部アドレス信号が外部アクセス検知回路２０ａに検知される。これにより、外部アクセス検知回路２０ａは、外部アクセス検知パルスＡＴＤを生成するとともに、その外部アクセス検知パルスＡＴＤをアクセス計数回路２１ａ、リフレッシュ判定回路２７およびアクセス制御回路２６ａに供給する。そして、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＡＴＤがアクセス計数回路２１ａに供給されると、アクセス計数回路２１ａは外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数のデータをリフレッシュ制御回路２２に供給する。なお、この外部アクセス動作Ｅは、ワード線ＷＬ１２８以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【０１０４】
また、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＡＴＤがリフレッシュ判定回路２７に供給されると、リフレッシュ判定回路２７は、アクセス制御回路２６ａが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｅが検知された時点では、内部アクセス動作およびリフレッシュ動作のどちらも行っていないので、リフレッシュ判定回路２７は、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。
【０１０５】
そして、外部アクセス動作Ｅが検知された際に、外部アクセス検知パルスＡＴＤがアクセス制御回路２６ａに供給されると、アクセス制御回路２６ａは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６ａは、内部アクセス動作Ｅを行う。
【０１０６】
ここで、第３実施形態では、外部アクセス動作ＤおよびＥの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２８に対応するロウアドレスとが一致しないので、リフレッシュ制御回路２２には、アドレス判定回路２４からＬレベルのアドレス判定信号ＡＥＱＦが供給されている。したがって、リフレッシュアドレス信号がカウントアップされることなくワード線ＷＬ１２８のリフレッシュ動作が継続される。
【０１０７】
次に、内部アクセス動作Ｅが終了すると、リフレッシュ制御回路２２からリフレッシュ要求信号が供給されているとともに、リフレッシュ判定回路２７からＨレベルのリフレッシュ判定信号ＲｅｆＥが供給されているので、アクセス制御回路２６ａは、内部アクセス動作Ｅの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２にリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
【０１０８】
そして、内部アクセス動作Ｅが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２には、ワード線ＷＬ１２８に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、３つ目のサイクルである第２再書込み動作ＲＦＲＳ２のみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２は、リフレッシュ動作の第２再書込み動作ＲＦＲＳ２をワード線ＷＬ１２８に対して行う。そして、ワード線ＷＬ１２８に対する第２再書込み動作ＲＦＲＳ２が終了すると、アクセス制御回路２６ａは、次の外部アクセス動作が開始されるまで待機状態となる。
【０１０９】
この後は、リフレッシュ動作が行われることなく、内部アクセス動作のみが繰り返し行われる。そして、外部アクセス動作が、前回のリフレッシュ要求信号に応じてリフレッシュ動作が開始されてからカウントして所定回数（たとえば、１０６回）行われた際に、アクセス計数回路２１ａにより供給される外部アクセス回数に基づいて、リフレッシュ制御回路２２がアクセス制御回路２６ａにリフレッシュ要求信号を供給する。そして、再び同様の動作によって３つのサイクル毎に分割されたリフレッシュ動作が、全てのワード線ＷＬ１〜ワード線ＷＬ１２８について行われる。
【０１１０】
第３実施形態では、上記のように、外部アクセス検知回路２０ａにより外部アクセス動作が検知されたことと、アクセス制御回路２６ａの動作状態とに基づいて、リフレッシュ動作を行うかどうかを判定するリフレッシュ判定回路２７を設けることにより、外部アクセス動作が周期的に行われていない場合でも、外部アクセス動作が行われた際に、リフレッシュ判定回路２７により、アクセス制御回路２６ａの動作状態に基づいて、リフレッシュ動作を行うかどうかの判定を行うことができる。これにより、外部アクセス動作が周期的に行われるメモリのみならず、第３実施形態のような外部アクセス動作が非周期的に行われるメモリにおいても、アクセス制御回路２６ａにより、リフレッシュ判定回路２７の判定に基づいて、内部アクセス動作と競合することなく、分割されたリフレッシュ動作を行うことができる。
【０１１１】
また、第３実施形態では、外部アクセス動作が検知された際にアクセス制御回路２６ａが内部アクセス動作およびリフレッシュ動作のどちらも行っていない場合にリフレッシュ動作を行うように構成することによって、リフレッシュ動作を行う場合には、外部アクセス動作が検知された際に前回の外部アクセス動作に対応する内部アクセス動作およびリフレッシュ動作が終了しているので、外部アクセス動作が検知された時と実質的に同時に内部アクセス動作を行うことができる。これにより、リフレッシュ動作が次の外部アクセス動作の開始後に継続する可能性を抑制することができる。
【０１１２】
なお、第３実施形態のその他の効果は上記第１実施形態と同様である。
【０１１３】
（第４実施形態）
図１１は、本発明の第４実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。図１１を参照して、この第４実施形態では、上記第１実施形態と異なり、外部アクセス回数に依存することなくリフレッシュ動作が行われる単純マトリックス型の強誘電体メモリの場合の構成について説明する。
【０１１４】
この第４実施形態による強誘電体メモリでは、図１１に示すように、動作制御回路２ｂは、外部アクセス検知回路２０ｂと、リフレッシュ制御回路２２ａと、リフレッシュ分割制御回路２３と、アドレス判定回路２４と、内部クロック生成回路２５を有するアクセス制御回路２６ｂと、リフレッシュ判定回路２７ａとを含んでいる。なお、外部アクセス検知回路２０ｂ、リフレッシュ制御回路２２ａ、アクセス制御回路２６ｂおよびリフレッシュ判定回路２７ａは、それぞれ、本発明の「外部アクセス検知手段」、「リフレッシュ制御手段」、「アクセス制御手段」および「リフレッシュ判定手段」の一例である。また、外部アクセス動作が行われる際に、外部クロックＥＣＬＫが供給されると、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを、アクセス制御回路２６ｂとリフレッシュ判定回路２７ａとに出力する機能を有する。
【０１１５】
また、アクセス制御回路２６ｂは、リフレッシュ判定回路２７ａからのリフレッシュ判定信号ＲｅｆＥを受けて、内部アクセス動作終了後にリフレッシュ動作を行う場合には、リフレッシュ動作のための内部クロックＩＣＬＫ２を内部クロック生成回路２５によって生成する機能を有する。上記以外の機能については、外部アクセス検知回路２０ｂおよびアクセス制御回路２６ｂは、それぞれ、第１実施形態の外部アクセス検知回路２０およびアクセス制御回路２６と同様の機能を有する。また、この第４実施形態では、第１実施形態と異なり、リフレッシュ制御回路２２ａからアクセス制御回路２６ｂに、リフレッシュ要求信号が入力されることはない。また、リフレッシュ判定回路２７ａは、外部アクセス動作が検知された際に、外部アクセス検知回路２０ｂから外部アクセス検知パルスＣＭＤが供給されると、アクセス制御回路２６ｂの動作状態に基づいて、ＨレベルまたはＬレベルのリフレッシュ判定信号ＲｅｆＥを出力するように構成されている。なお、リフレッシュ分割制御回路２３およびアドレス判定回路２４は、第１実施形態と同様の構成を有する。
【０１１６】
なお、第４実施形態のその他の構成は、上記第１実施形態と同様である。
【０１１７】
図１２は、本発明の第４実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。次に、図２、図１１および図１２を参照して、本発明の第４実施形態による単純マトリックス型の強誘電体メモリの動作について説明する。
【０１１８】
まず、図１１および図１２に示すように、外部アクセス検知回路２０ｂが、外部アクセス動作Ａの外部クロックＥＣＬＫを検知すると、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤを、アクセス制御回路２６ｂおよびリフレッシュ判定回路２７ａに供給する。また、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２６ｂが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。
【０１１９】
ここで、外部アクセス動作Ａが検知された時点では、アクセス制御回路２６ｂが内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。そして、このリフレッシュ判定信号ＲｅｆＥは、次の外部アクセス動作Ｂが外部アクセス検知回路２０ｂにより検知されるまで、Ｈレベルに保持される。
【０１２０】
そして、外部アクセス動作Ａが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６ｂに供給されると、アクセス制御回路２６ｂは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２５により、外部アクセス動作の周期（たとえば、６４ｎｓｅｃ）よりも短い周期（たとえば、６０ｎｓｅｃ）を有する内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６ｂは、第１実施形態と同様の内部アクセス動作Ａを行う。
【０１２１】
次に、内部クロックＩＣＬＫ１が１周期分終了して、内部アクセス動作Ａが終了した時点では、リフレッシュ判定信号ＲｅｆＥがＨレベルに保持されている。これにより、アクセス制御回路２６ｂは、内部クロック生成回路２５によって、リフレッシュ動作のための内部クロックＩＣＬＫ２を１周期分生成するとともに、リフレッシュ信号をリフレッシュ制御回路２２ａに供給する。この結果、リフレッシュ動作状態になる。なお、このリフレッシュ動作は、ワード線ＷＬ１２７をリフレッシュするものとする。
【０１２２】
そして、リフレッシュ信号が供給されたリフレッシュ制御回路２２ａには、ワード線ＷＬ１２７に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２ａは、リフレッシュ動作の読出し動作ＲＦＲＤを行うために、ワード線ＷＬ１２７に対応するロウアドレスを含むリフレッシュアドレス信号をロウアドレスバッファ３に出力する。そして、ワード線ＷＬ１２７に繋がるメモリセル１７（図２参照）のデータがラッチ列１４へと出力されるので、ラッチ列１４がその出力されたデータを保持する。
【０１２３】
次に、外部アクセス動作Ｂ（図１２参照）が開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｂに検知される。これにより、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤを、アクセス制御回路２６ｂおよびリフレッシュ判定回路２７ａに供給する。そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２６ｂが内部アクセス状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｂが検知された時点では、アクセス制御回路２６ｂがリフレッシュ動作の読出し動作ＲＦＲＤを行っているので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＬレベルに立ち下げる。なお、この外部アクセス動作Ｂは、ワード線ＷＬ１２７以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【０１２４】
そして、外部アクセス動作Ｂが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６ｂに供給されても、１つ前の外部アクセス動作Ａの期間に開始されたリフレッシュ動作の読出し動作ＲＦＲＤがまだ終了していない。これにより、アクセス制御回路２６ｂは、内部クロックＩＣＬＫ１を生成しないので、内部アクセス動作Ｂも行わない。外部アクセス動作Ａの期間に開始された読出し動作ＲＦＲＤが終了すると、アクセス制御回路２６ｂは、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成して内部アクセス動作Ｂを開始する。そして、内部クロックＩＣＬＫ１の１周期分の間、アクセス制御回路２６ｂは、内部アクセス動作Ｂを行う。ここで、第４実施形態では、外部アクセス動作Ｂの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２７に対応するロウアドレスとが一致しないので、アドレス判定信号ＡＥＱＦがＬレベルのまま維持される。なお、リフレッシュ判定信号ＲｅｆＥがＬレベルなので、内部アクセス動作Ｂの終了後にリフレッシュ動作は行わない。
【０１２５】
次に、外部アクセス動作Ｃ（図１２参照）が開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｂに検知される。これにより、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス制御回路２６ｂおよびリフレッシュ判定回路２７ａに供給する。そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２６ｂが内部アクセス状態またはリフレッシュ動作状態であるかを判定する。外部アクセス動作Ｃが検知された時点では、アクセス制御回路２６ｂが内部アクセス動作Ｂを行っているので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＬレベルで保持する。なお、この外部アクセス動作Ｃは、ワード線ＷＬ１２７以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【０１２６】
そして、外部アクセス動作Ｃが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６ｂに供給されても、内部アクセス動作Ｂがまだ終了していない。これにより、アクセス制御回路２６ｂは、内部クロックＩＣＬＫ１を生成しないので、内部アクセス動作Ｃも行わない。内部アクセス動作Ｂが終了すると、アクセス制御回路２６ｂは、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成して内部アクセス動作Ｃを開始する。そして、内部クロックＩＣＬＫ１の１周期分の間、アクセス制御回路２６ｂは、内部アクセス動作Ｃを行う。ここで、第４実施形態では、外部アクセス動作Ｃの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２７に対応するロウアドレスとが一致しないので、アドレス判定信号ＡＥＱＦがＬレベルのまま維持される。なお、リフレッシュ判定信号ＲｅｆＥがＬレベルなので、内部アクセス動作Ｃの終了後にリフレッシュ動作は行わない。
【０１２７】
次に、外部アクセス動作ＤおよびＥ（図１２参照）において、上記外部アクセス動作Ｃの場合と同様に、それぞれ、内部アクセス動作ＤおよびＥを行う。なお、この外部アクセス動作ＤおよびＥは、ワード線ＷＬ１２７以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。ここで、第４実施形態では、外部アクセス動作ＤおよびＥの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２７に対応するロウアドレスとが一致しないので、アドレス判定信号ＡＥＱＦがＬレベルのまま維持される。
【０１２８】
次に、外部アクセス動作Ｆ（図１２参照）が開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｂに検知される。これにより、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス制御回路２６ｂおよびリフレッシュ判定回路２７ａに供給する。また、外部アクセス動作Ｆが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２６ｂが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。ここで、外部アクセス動作Ｆが検知された時点では、アクセス制御回路２６ｂが内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。そして、このリフレッシュ判定信号ＲｅｆＥは、次の外部アクセス動作Ｇが外部アクセス検知回路２０ｂにより検知されるまで、Ｈレベルに保持される。なお、この外部アクセス動作Ｆは、外部アクセス検知回路２０ｂにより、ワード線ＷＬ１２７に繋がるメモリセル１７にデータを書き込む動作であると判定されたとする。
【０１２９】
そして、ワード線ＷＬ１２７に対する外部アクセス動作Ｆが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６ｂに供給されると、アクセス制御回路２６ｂは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６ｂは、ワード線ＷＬ１２７に対する内部アクセス動作Ｆを行う。したがって、ワード線ＷＬ１２７に繋がるメモリセル１７のデータが、リフレッシュ動作の読出し動作ＲＦＲＤによりラッチ列１４に保持されたデータから書き換えられる。なお、外部アクセス検知回路２０ｂにより、外部アクセス動作Ｆがワード線ＷＬ１２７に繋がるメモリセル１７のデータを読み出す動作であると判定された場合には、ラッチ列１４に保持されたデータがワード線ＷＬ１２７に再び書き込まれた後に、ワード線ＷＬ１２７に繋がるメモリセル１７のデータを読み出す動作が行われる。これにより、上記ワード線ＷＬ１２７に対するリフレッシュ動作の読出し動作ＲＦＲＤによって、データ「Ｈ」が記憶されていたメモリセル１７に対して破壊読出しのためにデータ「Ｌ」が書き込まれた場合にも、外部アクセス動作Ｆに対応する読出し動作の前にラッチ列１４に保持されたデータ「Ｈ」がワード線ＷＬ１２７の対応するメモリセル１７に再び書き込まれるので、外部アクセス動作Ｆに対応する読出し動作の際に、メモリセル１７のデータ「Ｈ」が破壊読出しのためにデータ「Ｌ」に書き換えられた状態で読み出されるのを抑制することが可能である。
【０１３０】
ここで、第４実施形態では、外部アクセス動作Ｆの対象となるワード線ＷＬ１２７に対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２７に対応するロウアドレスとが一致するので、リフレッシュ制御回路２２ａには、アドレス判定回路２４からＨレベルのアドレス判定信号ＡＥＱＦが供給されている。このため、リフレッシュ制御回路２２ａは、第１再書込み動作ＲＦＲＳ１を行うことなく、リフレッシュアドレス信号を＋１だけカウントアップする。すなわち、ワード線ＷＬ１２７のリフレッシュ動作が終了されるとともに、次のワード線ＷＬ１２８のリフレッシュ動作に移行される。なお、このアドレス判定信号ＡＥＱＦは、リフレッシュ動作状態になるまで、Ｈレベルに保持される。
【０１３１】
次に、内部アクセス動作Ｆが終了すると、リフレッシュ判定回路２７ａからＨレベルのリフレッシュ判定信号ＲｅｆＥが供給されているので、アクセス制御回路２６ｂは、内部アクセス動作Ｆの終了後にリフレッシュ動作を行うための内部クロックＩＣＬＫ２を生成するとともに、リフレッシュ制御回路２２ａにリフレッシュ信号を出力する。この結果、リフレッシュ動作状態になる。
【０１３２】
そして、ワード線ＷＬ１２７に対する内部アクセス動作Ｆが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２ａには、次のワード線ＷＬ１２８に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、１つ目のサイクルである読出し動作ＲＦＲＤのみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２ａは、リフレッシュ動作の読出し動作ＲＦＲＤを行うために、ワード線ＷＬ１２８に対応するロウアドレスを含むリフレッシュアドレス信号をロウアドレスバッファ３に出力する。そして、ワード線ＷＬ１２８に繋がるメモリセル１７のデータがラッチ列１４へと出力されるので、ラッチ列１４がその出力されたデータを保持する。
【０１３３】
次に、外部アクセス動作Ｇ〜Ｊ（図１２参照）において、上記外部アクセス動作Ｂ〜Ｅの場合と同様に、それぞれ、内部アクセス動作Ｇ〜Ｊを行う。なお、この外部アクセス動作Ｇ〜Ｊは、ワード線ＷＬ１２８以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【０１３４】
次に、外部アクセス動作Ｋ（図１２参照）が開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｂに検知される。これにより、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス制御回路２６ｂおよびリフレッシュ判定回路２７ａに供給する。また、外部アクセス動作Ｋが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２６ｂが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。ここで、外部アクセス動作Ｋが検知された時点では、アクセス制御回路２６ｂが内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。そして、このリフレッシュ判定信号ＲｅｆＥは、次の外部アクセス動作Ｌが外部アクセス検知回路２０ｂにより検知されるまで、Ｈレベルに保持される。なお、この外部アクセス動作Ｋは、ワード線ＷＬ１２８以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【０１３５】
そして、外部アクセス動作Ｋが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６ｂに供給されると、アクセス制御回路２６ｂは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６ｂは、内部アクセス動作Ｋを行う。
【０１３６】
ここで、第４実施形態では、外部アクセス動作Ｇ〜Ｋの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２８に対応するロウアドレスとが一致しないので、リフレッシュ制御回路２２ａには、アドレス判定回路２４からＬレベルのアドレス判定信号ＡＥＱＦが供給されている。したがって、リフレッシュアドレス信号がカウントアップされることなくワード線ＷＬ１２８のリフレッシュ動作が継続される。
【０１３７】
次に、内部クロックＩＣＬＫ１が１周期分終了して、内部アクセス動作Ｋが終了した時点では、リフレッシュ判定信号ＲｅｆＥがＨレベルに保持されている。これにより、アクセス制御回路２６ｂは、内部クロック生成回路２５によって、リフレッシュ動作のための内部クロックＩＣＬＫ２を１周期分生成するとともに、リフレッシュ信号をリフレッシュ制御回路２２ａに供給する。この結果、リフレッシュ動作状態になる。
【０１３８】
そして、内部アクセス動作Ｋが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２ａには、ワード線ＷＬ１２８に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、２つ目のサイクルである第１再書込み動作ＲＦＲＳ１のみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２ａは、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１をワード線ＷＬ１２８に対して行う。
【０１３９】
次に、外部アクセス動作Ｌ〜Ｏ（図１２参照）において、上記外部アクセス動作Ｂ〜Ｅの場合と同様に、それぞれ、内部アクセス動作Ｌ〜Ｏを行う。なお、この外部アクセス動作Ｌ〜Ｏは、ワード線ＷＬ１２８以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【０１４０】
次に、外部アクセス動作Ｐ（図１２参照）が開始されると、外部クロックＥＣＬＫが外部アクセス検知回路２０ｂに検知される。これにより、外部アクセス検知回路２０ｂは、外部アクセス検知パルスＣＭＤを生成するとともに、その外部アクセス検知パルスＣＭＤをアクセス制御回路２６ｂおよびリフレッシュ判定回路２７ａに供給する。また、外部アクセス動作Ｐが検知された際に、外部アクセス検知パルスＣＭＤがリフレッシュ判定回路２７ａに供給されると、リフレッシュ判定回路２７ａは、アクセス制御回路２６ｂが内部アクセス動作状態またはリフレッシュ動作状態であるかを判定する。ここで、外部アクセス動作Ｐが検知された時点では、アクセス制御回路２６ｂが内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、リフレッシュ判定回路２７ａは、リフレッシュ判定信号ＲｅｆＥをＨレベルに立ち上げる。そして、このリフレッシュ判定信号ＲｅｆＥは、次の外部アクセス動作が外部アクセス検知回路２０ｂにより検知されるまで、Ｈレベルに保持される。なお、この外部アクセス動作Ｐは、ワード線ＷＬ１２８以外のワード線ＷＬに繋がるメモリセル１７にアクセスする動作であるとする。
【０１４１】
そして、外部アクセス動作Ｐが検知された際に、外部アクセス検知パルスＣＭＤがアクセス制御回路２６ｂに供給されると、アクセス制御回路２６ｂは、内部アクセス動作状態およびリフレッシュ動作状態のどちらでもないので、内部クロック生成回路２５により、内部クロックＩＣＬＫ１を１周期分生成する。そして、その内部クロックＩＣＬＫ１の１周期分の間に、アクセス制御回路２６ｂは、内部アクセス動作Ｐを行う。
【０１４２】
ここで、第４実施形態では、外部アクセス動作Ｌ〜Ｐの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬ１２８に対応するロウアドレスとが一致しないので、リフレッシュ制御回路２２ａには、アドレス判定回路２４からＬレベルのアドレス判定信号ＡＥＱＦが供給されている。したがって、リフレッシュアドレス信号がカウントアップされることなくワード線ＷＬ１２８のリフレッシュ動作が継続される。
【０１４３】
次に、内部クロックＩＣＬＫ１が１周期分終了して、内部アクセス動作Ｐが終了した時点では、リフレッシュ判定信号ＲｅｆＥがＨレベルに保持されている。これにより、アクセス制御回路２６ｂは、内部クロック生成回路２５によって、リフレッシュ動作のための内部クロックＩＣＬＫ２を１周期分生成するとともに、リフレッシュ信号をリフレッシュ制御回路２２ａに供給する。この結果、リフレッシュ動作状態になる。
【０１４４】
そして、内部アクセス動作Ｐが終了した時点では、リフレッシュ信号が供給されたリフレッシュ制御回路２２ａには、ワード線ＷＬ１２８に対するリフレッシュ動作の３つの読出し動作ＲＦＲＤ、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２のうち、３つ目のサイクルである第２再書込み動作ＲＦＲＳ２のみを要求する分割信号がリフレッシュ分割制御回路２３から出力されている。したがって、リフレッシュ制御回路２２ａは、リフレッシュ動作の第２再書込み動作ＲＦＲＳ２をワード線ＷＬ１２８に対して行う。
【０１４５】
このように、ワード線ＷＬ１２８についてリフレッシュ動作が行われた後は、再び同様の動作によって３つのサイクル毎に分割されたリフレッシュ動作が、ワード線ＷＬ１から順に行われる。
【０１４６】
第４実施形態では、上記のように、リフレッシュ要求信号を出力することなく、常時、外部アクセス動作が５回行われる毎に、分割されたリフレッシュ動作を行うので、ディスターブによるデータの破壊をより抑制することができる。また、第４実施形態では、外部アクセス動作の外部アクセス回数を計数するアクセス計数回路２１（図３参照）を省略することができるので、回路構成を簡単化することができる。
【０１４７】
なお、第４実施形態のその他の効果は上記第１実施形態と同様である。
【０１４８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１４９】
たとえば、上記第１〜第４実施形態では、リフレッシュ動作の対象となるワード線ＷＬと、リフレッシュ動作中に行われる外部アクセス動作の対象となるワード線ＷＬとが一致する場合に、リフレッシュ制御回路にＨレベルのアドレス判定信号ＡＥＱＦを供給するアドレス判定回路を設ける例を示したが、本発明はこれに限らず、リフレッシュ動作の対象となるワード線ＷＬと、リフレッシュ動作中に行われる外部アクセス動作の対象となるワード線ＷＬとが一致するとともに、外部アクセス動作が書込み動作である場合に、リフレッシュ制御回路にＨレベルのアドレス判定信号ＡＥＱＦを供給するアドレス判定回路を設けるようにしてもよい。
【０１５０】
また、上記第１〜第４実施形態では、リフレッシュ制御回路２２とアドレス判定回路２４とを別個に設ける例を示したが、本発明はこれに限らず、アドレス判定回路を含むリフレッシュ制御回路を設けるようにしてもよい。
【０１５１】
また、上記第１、第３および第４実施形態では、リフレッシュ動作の読出し動作ＲＦＲＤが行われた後に、アドレス判定回路からリフレッシュ制御回路にＨレベルのアドレス判定信号ＡＥＱＦが供給されている場合には、リフレッシュ制御回路は、第１再書込み動作ＲＦＲＳ１および第２再書込み動作ＲＦＲＳ２を行うことなく、リフレッシュアドレス信号を＋１だけカウントアップする例を示したが、本発明はこれに限らず、リフレッシュ動作の第１再書込み動作ＲＦＲＳ１が行われた後に、アドレス判定回路からリフレッシュ制御回路にＨレベルのアドレス判定信号ＡＥＱＦが供給されている場合には、リフレッシュ制御回路は、第２再書込み動作ＲＦＲＳ２を行うことなく、リフレッシュアドレス信号を＋１だけカウントアップする。このように構成すれば、外部アクセス動作の書込み動作により書き込まれたデータが、リフレッシュ動作の第２再書込み動作ＲＦＲＳ２によってリフレッシュ動作の読出し動作ＲＦＲＤ時の１つ前の古いデータに一部書き換えられてしまうという不都合が発生するのを抑制することができる。
【０１５２】
また、上記第１〜第４実施形態では、内部アクセス動作の終了後にリフレッシュ動作を行う例を示したが、本発明はこれに限らず、内部アクセス動作の前にリフレッシュ動作を行ってもよい。また、内部アクセス動作の前にリフレッシュ動作を行う場合と、内部アクセス動作の後にリフレッシュ動作を行う場合と、内部アクセス動作の前後の両方にリフレッシュ動作を行う場合とがあってもよい。
【０１５３】
また、上記第１〜第４実施形態では、外部アドレス信号が供給される外部アクセス動作の例を示したが、本発明はこれに限らず、外部アドレス信号以外のデータがコマンドとして外部アクセス検知回路に供給されるような外部アクセス動作が行われるメモリに適用してもよい。
【０１５４】
また、上記第１〜第４実施形態では、リフレッシュ動作を選択されたワード線ＷＬに繋がるメモリセル全体に対して一括で行う場合について説明したが、本発明はこれに限らず、所定のワード線ＷＬと所定のビット線ＢＬとが交差する位置の所定の１つのメモリセル毎にリフレッシュ動作を行う場合にも、同様に適用可能である。この場合には、アドレス判定回路は、ロウアドレスのみならずカラムアドレスが一致するかどうかも判定する。
【０１５５】
また、上記第１〜第４実施形態では、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜とによりメモリセルが形成される単純マトリックス型の強誘電体メモリに適用した例を示したが、本発明はこれに限らず、ディスターブが生じる１トランジスタ型の強誘電体メモリにも同様に適用可能である。また、リフレッシュが必要なＤＲＡＭなどの、強誘電体メモリ以外の他のメモリにも適用可能である。
【０１５６】
また、上記第４実施形態では、外部アクセス動作が５回行われる毎に、分割されたリフレッシュ動作を行う例を示したが、本発明はこれに限らず、外部アクセス動作が所定の回数行われる毎に、分割されたリフレッシュ動作を行うようにしてもよい。たとえば、外部アクセス動作が６回行われる毎に、分割されたリフレッシュ動作を行うようにしてもよいし、外部アクセス動作が４回行われる毎に、分割されたリフレッシュ動作を行うようにしてもよい。
【０１５７】
また、上記第４実施形態では、外部アクセス動作Ｆの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬに対応するロウアドレスとが一致するとともに、外部アクセス動作Ｂ〜Ｅの対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬに対応するロウアドレスとが一致しない例を示したが、本発明はこれに限らず、外部アクセス動作Ｂ〜Ｆのうち少なくともいずれか１つの外部アクセス動作の対象となるワード線ＷＬに対応するロウアドレスと、リフレッシュ動作の読出し動作ＲＦＲＤの対象となるワード線ＷＬに対応するロウアドレスとが一致する場合に、リフレッシュ制御回路には、アドレス判定回路からＨレベルのアドレス判定信号ＡＥＱＦが供給される。
【図面の簡単な説明】
【０１５８】
【図１】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示したブロック図である。
【図２】図１に示した第１実施形態による単純マトリックス型の強誘電体メモリのメモリセルアレイの構成を説明する概略図である。
【図３】図１に示した第１実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。
【図４】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。
【図５】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの内部アクセス動作を説明するための電圧波形図である。
【図６】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの内部アクセス動作を説明するための電圧波形図である。
【図７】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの分割されたリフレッシュ動作を説明するための電圧波形図である。
【図８】本発明の第２実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。
【図９】本発明の第３実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。
【図１０】本発明の第３実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。
【図１１】本発明の第４実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。
【図１２】本発明の第４実施形態による単純マトリックス型の強誘電体メモリの動作を説明するための電圧波形図である。
【符号の説明】
【０１５９】
１４  ラッチ列（ラッチ手段）
２０、２０ａ、２０ｂ  外部アクセス検知回路（外部アクセス検知手段）
２１、２１ａ  アクセス計数回路（外部アクセス計数手段）
２２、２２ａ  リフレッシュ制御回路（リフレッシュ制御手段）
２３  リフレッシュ分割制御回路（リフレッシュ分割制御回路）
２４  アドレス判定回路（アドレス判定手段）
２６、２６ａ、２６ｂ  アクセス制御回路（アクセス制御手段）
２７、２７ａ  リフレッシュ判定回路（リフレッシュ判定手段）
ＲＦＲＤ  読出し動作
ＲＦＲＳ１  第１再書込み動作動作
ＲＦＲＳ２  第２再書込み動作動作
【図１】
2008021397.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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