(57)【要約】      （修正有）【課題】メモリ等の内部回路の内部電源電圧Ｖｉｎｔの調整テスト時にリセット信号を発生させない。【解決手段】内部基準電圧生成部３は内部基準電圧Ｖｒｅｆを生成する。内部電源電圧基準信号生成部２０は、各種基準電圧発生部１０から電圧レベルを選択し内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成する。内部電源電圧生成部４０は、Ｖｉｎｔｒｅｆに相当する内部電源電圧Ｖｉｎｔを生成し内部回路４に出力する。ＰＯＮ用調整電圧生成部３０は、各種基準電圧発生部１０から電圧レベルを選択し、電源電圧ＶＤＤの立ち上がり時にＶｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後にＶｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する。内部回路リセット信号発生部５０は、ＶｒｅｆとＰＯＮＶｒｅｆの電圧レベルを比較してリセット信号ＰＲＥＳＥＴを生成する。【選択図】図１
2008160634.tif 000002
【特許請求の範囲】
【請求項１】
使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、
前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成し、該内部電源電圧基準信号Ｖｉｎｔｒｅｆの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Ｖｉｎｔを調整する手段と、
前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する手段と、
前記内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立した信号であって、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する手段と、
前記内部基準電圧Ｖｒｅｆと前記パワーオン用調整電圧ＰＯＮＶｒｅｆの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手段と、
を備えることを特徴とする電源電圧リセット回路。
【請求項２】
使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、
前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成し、該内部電源電圧基準信号Ｖｉｎｔｒｅｆの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Ｖｉｎｔを調整する手段と、
前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する手段と、
前記内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立した信号であって、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する手段と、
前記パワーオン用調整電圧ＰＯＮＶｒｅｆの信号を基に、該パワーオン用調整電圧ＰＯＮＶｒｅｆに対し所定時間遅延した電源ＰＯＮＶｉｎｔを生成する手段と、
前記内部基準電圧Ｖｒｅｆと前記電源ＰＯＮＶｉｎｔの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手段と、
を備えることを特徴とする電源電圧リセット回路。
【請求項３】
使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、
前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する内部基準電圧生成部と、
前記電源電圧ＶＤＤから複数の電圧レベルの基準電圧を生成する各種基準電圧発生部と、
前記各種基準電圧発生部で生成される複数の電圧レベルの内のいずれかを選択することにより、前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成する内部電源電圧基準信号生成部と、
前記電源電圧ＶＤＤから前記内部電源電圧基準信号Ｖｉｎｔｒｅｆに相当する内部電源電圧Ｖｉｎｔを生成し前記内部回路に出力する内部電源電圧生成部と、
前記各種基準電圧発生部で生成される複数の電圧レベルの内の１つの電圧レベルを選択することにより、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成するパワーオン用調整電圧生成部と、
前記内部基準電圧Ｖｒｅｆと前記パワーオン用調整電圧ＰＯＮＶｒｅｆの電圧レベルを比較して前記内部回路のリセット信号ＰＲＥＳＥＴを生成する内部回路リセット信号発生部と、
を備えることを特徴とする電源電圧リセット回路。
【請求項４】
使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、
前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する内部基準電圧生成部と、
前記電源電圧ＶＤＤから複数の電圧レベルの基準電圧を生成する各種基準電圧発生部と、
前記各種基準電圧発生部で生成される複数の電圧レベルの内のいずれかを選択することにより、前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成する内部電源電圧基準信号生成部と、
前記電源電圧ＶＤＤから前記内部電源電圧基準信号Ｖｉｎｔｒｅｆに相当する内部電源電圧Ｖｉｎｔを生成し前記内部回路に出力する内部電源電圧生成部と、
前記各種基準電圧発生部で生成される複数の電圧レベルの内の１つの電圧レベルを選択することにより、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成するパワーオン用調整電圧生成部と、
前記パワーオン用調整電圧ＰＯＮＶｒｅｆを基に、該パワーオン用調整電圧ＰＯＮＶｒｅｆに対し所定時間遅延した電源ＰＯＮＶｉｎｔを生成すると共に、前記内部基準電圧Ｖｒｅｆと前記電源ＰＯＮＶｉｎｔの電圧レベルを比較して前記内部回路のリセット信号ＰＲＥＳＥＴを生成する内部回路リセット信号発生部と、
を備えることを特徴とする電源電圧リセット回路。
【請求項５】
前記内部回路リセット信号発生部は、
前記内部基準電圧Ｖｒｅｆと前記電圧ＰＯＮＶｒｅｆの電圧レベルを比較して前記内部回路のリセット信号ＰＲＥＳＥＴを生成するリセット信号生成用コンパレータを、
を備えることを特徴とする請求項３に記載の電源電圧リセット回路。
【請求項６】
前記内部回路リセット信号発生部は、
第１のコンパレータと第１のＰＭＯＳトランジスタとで構成され第１の降圧回路部であって、
前記パワーオン用調整電圧ＰＯＮＶｒｅｆが前記コンパレータの反転入力端子に接続され、
前記コンパレータの出力が前記ＰＭＯＳトランジスタのゲート端子に接続され、
前記ＰＭＯＳトランジスタのドレインが前記コンパレータの非反転入力端子に接続され、
前記ＰＭＯＳトランジスタのソースが電源電圧ＶＤＤに接続され、
前記ＰＭＯＳトランジスタのドレインを出力端子として、該出力端子から前記パワーオン用調整電圧ＰＯＮＶｒｅｆの電圧レベルに相当する電源ＰＯＮＶｉｎｔを出力する、
第１の降圧回路部と、
前記内部基準電圧Ｖｒｅｆと前記第１の降圧回路部から出力される電源ＰＯＮＶｉｎｔの電圧レベルを比較して前記内部回路のリセット信号ＰＲＥＳＥＴを生成するリセット信号生成用コンパレータと、
を備えることを特徴とする請求項４に記載の電源電圧リセット回路。
【請求項７】
前記各種基準電圧発生部は、
第２のコンパレータと第２のＰＭＯＳトランジスタと抵抗Ｒ１で構成される第２の降圧回路部であって、
前記内部基準電圧Ｖｒｅｆが前記コンパレータの反転入力端子に接続され、
前記コンパレータの出力が前記ＰＭＯＳトランジスタのゲート端子に接続され、
前記ＰＭＯＳトランジスタのソースが前記電源電圧ＶＤＤに接続され、ドレインが前記抵抗Ｒ１を介して前記コンパレータの非反転入力端子に接続され、
前記抵抗Ｒ１と前記コンパレータの非反転入力端子の接続点を出力端子とし、該出力端子から前記内部基準電圧Ｖｒｅｆに相当する電圧Ｖｏを出力する、
第２の降圧回路部と、
前記第２の降圧回路部の出力端子とグランド間に接続される複数の直列接続された抵抗Ｒ２〜Ｒｎから成る抵抗分圧回路と、
で構成されることを特徴とする請求項３から６のいずれかに記載の電源電圧リセット回路。
【請求項８】
前記内部電源電圧基準信号生成部は、
前記各種基準電圧発生部の抵抗分圧回路で生成される複数の電圧レベルの内のいずれかの電圧レベルを選択する第１のセレクタと、
前記第１のセレクタで選択された電圧レベルを増幅して、前記内部回路の内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成する第１のアンプと、
で構成されることを特徴とする請求項３から７のいずれかに記載の電源電圧リセット回路。
【請求項９】
前記パワーオン用調整電圧生成部は、
前記各種基準電圧発生部の抵抗分圧回路で生成される複数の電圧レベルの内の１つの電圧レベルを選択する第２のセレクタと、
前記第２のセレクタで選択された電圧レベルを増幅して、前記パワーオン用調整電圧ＰＯＮＶｒｅｆを生成する第２のアンプと、
で構成されることを特徴とする請求項３から８のいずれかに記載の電源電圧リセット回路。
【請求項１０】
前記内部電源電圧生成部は、
第３のコンパレータと第３のＰＭＯＳトランジスタとで構成される第３の降圧回路部であって、
前記内部電源電圧基準信号Ｖｉｎｔｒｅｆが前記コンパレータの反転入力端子に接続され、
前記コンパレータの出力が前記ＰＭＯＳトランジスタのゲート端子に接続され、
前記ＰＭＯＳトランジスタのドレインが前記コンパレータの非反転入力端子に接続され、ソースが電源電圧ＶＤＤに接続され、
前記第３のＰＭＯＳトランジスタと前記コンパレータの非反転入力端子の接続点を出力端子とし、該出力端子から前記内部電源電圧基準信号Ｖｉｎｔｒｅｆに相当する電圧Ｖｉｎｔを前記内部回路に出力する第３の降圧回路部を
備えることを特徴とする請求項３から９のいずれかに記載の電源電圧リセット回路。
【請求項１１】
前記使用電圧が可変に調整可能な内部回路を有する装置が、ＤＲＡＭを含む半導体集積装置であること
を特徴とする請求項１から１０のいずれかに記載の電源電圧リセット回路。
【請求項１２】
使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路におけるリセット信号生成方法であって、
前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成し、該内部電源電圧基準信号Ｖｉｎｔｒｅｆの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Ｖｉｎｔを調整する手順と、
前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する手順と、
前記内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立した信号であって、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する手順と、
前記内部基準電圧Ｖｒｅｆと前記パワーオン用調整電圧ＰＯＮＶｒｅｆの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手順と、
を含むことを特徴とするリセット信号生成方法。
【請求項１３】
使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路におけるリセット信号生成方法であって、
前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成し、該内部電源電圧基準信号Ｖｉｎｔｒｅｆの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Ｖｉｎｔを調整する手順と、
前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する手順と、
前記内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立した信号であって、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する手順と、
前記パワーオン用調整電圧ＰＯＮＶｒｅｆの信号を基に、該パワーオン用調整電圧ＰＯＮＶｒｅｆに対し所定時間遅延した電源ＰＯＮＶｉｎｔを生成する手順と、
前記内部基準電圧Ｖｒｅｆと前記電源ＰＯＮＶｉｎｔの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手順と、
を含むことを特徴とするリセット信号生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ等の半導体集積装置において電源投入時のリセット（パワーオンリセット）を行う電源電圧リセット回路に関し、特に、ＤＲＡＭ等の内部回路（または周辺回路）の電源電圧の調整テストの時に、調整中の電源電圧のレベルによって内部回路のリセット信号が発生してしまうことを抑止できる、電源電圧リセット回路、およびリセット信号生成方法に関する。
【背景技術】
【０００２】
図４（Ａ）は、ＤＲＡＭ等の半導体集積装置における従来のリセット回路の構成を示す図である。図４（Ａ）において、ある特定の内部回路（周辺回路等）４には、電圧制御回路５から内部電源電圧（使用電圧）Ｖｉｎｔが供給される。内部回路リセット信号発生部６０は、コンパレータ（比較器）６１により、装置内の最も基本となる内部基準電圧Ｖｒｅｆと、内部電源電圧Ｖｉｎｔ（もしくは内部電源電圧Ｖｉｎｔの発生のための内部電源電圧基準信号Ｖｉｎｔｒｅｆ）の電圧レベルを比較することによりリセット信号を生成し、バッファゲート６２を介して、リセット信号ＰＲＥＳＥＴを内部回路４に印加していた。なお、電圧制御回路５は、装置内の電源電圧ＶＤＤからＤＲＡＭ等の動作に必要な各種の制御電圧を生成する回路であり、内部基準電圧Ｖｒｅｆと内部電源電圧Ｖｉｎｔは、この電圧制御回路５により電源電圧ＶＤＤから生成される。
【０００３】
また、図４（Ｂ）は、電源立ち上がり時の各部の波形を示す図である。図において、時刻ｔ０において電源電圧ＶＤＤの立ち上がりが開始されると、各部の電圧も増加し始め、時刻ｔ１において、最初に内部基準電圧Ｖｒｅｆのレベルが確立する。また、内部電源電圧Ｖｉｎｔは内部基準電圧Ｖｒｅｆよりも立ち上がりが遅いため（内部回路４の負荷の影響によるため）、時刻ｔ２以前では「Ｖｒｅｆ＞Ｖｉｎｔ」の状態で推移する。
【０００４】
そして、時刻ｔ１（または、電源電圧ＶＤＤが内部回路リセット信号発生部６０の動作開始電圧に到達した時刻）から時刻ｔ２までの間は、「Ｖｒｅｆ＞Ｖｉｎｔ」であるためリセット信号ＰＲＥＳＥＴはＨＩＧＨ（ハイ）レベルの信号となる。このリセット信号ＰＲＥＳＥＴのＨＩＧＨ（ハイ）レベルの信号により内部回路４がパワーオンリセットされる。一方、時刻ｔ２以降では、「Ｖｒｅｆ＜Ｖｉｎｔ」となり、リセット信号ＰＲＥＳＥＴはＬＯＷ（ロー）レベルの信号となり内部回路４のリセット状態が解除される。そして、時刻ｔ３以降では各部の電圧が確立し、パワーオンリセットを完了し、動作可能な状態となる。
【０００５】
上述したように、従来の電源電圧リセット回路では、内部基準電圧Ｖｒｅｆと、ある特定の内部回路の内部電源電圧Ｖｉｎｔの電圧レベルを比較して、当該内部回路のリセット信号を発生させていた。
【０００６】
そのため、内部回路の内部電源電圧の調整テストの時、例えば、内部回路（周辺回路）の電圧に対する動作マージンなどを確認するために内部電源電圧Ｖｉｎｔを変化させる場合に、内部電源電圧のレベルによっては、内部回路のリセット信号ＰＲＥＳＥＴが発生してしまい調整テストに不具合をもたらすなど、調整テストができなくなってしまうという問題があった。
【０００７】
例えば、図５に示すように、内部回路４の内部電源電圧Ｖｉｎｔを変化させ、電圧レベルＶｉｎｔ１からＶｉｎｔ２に低下させた場合、「Ｖｒｅｆ＞Ｖｉｎｔ２」の状態になると、内部回路リセット信号発生部６０の動作により、リセット信号ＰＲＥＳＥＴがＨＩＧＨ（ハイ）レベルとなり、内部回路４がリセットされてしまい調整テストができなくなるという問題が生じていた。
【０００８】
なお、従来技術の半導体集積装置がある（例えば、特許文献１を参照）。この従来技術の半導体集積装置は、電源電圧を正確に検知してパワーオンリセット信号を出力することができる半導体装置を提供することを目的としている。
また、従来技術の半導体集積回路がある（例えば、特許文献２を参照）。この従来技術の半導体集積回路は、複数の外部電源入力を使用する場合でも各電源電圧に対するパワーオンリセット回路をそれぞれ設けることにより、電源投入時に回路状態が不安定になることを防止し得る半導体集積回路を提供することを目的としている。
【特許文献１】特開２００６−２６２１８０号公報
【特許文献２】特開２００２−１１１４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、従来の電源電圧リセット回路では、内部基準電圧Ｖｒｅｆと内部回路の内部電源電圧Ｖｉｎｔの電圧レベルを比較して内部回路のリセット信号を発生させていた。そのため、内部電源電圧Ｖｉｎｔの調整テストの時、例えば、内部回路（周辺回路）の電圧に対する動作マージンなどを確認するために内部電源電圧Ｖｉｎｔを変化させる場合に、内部電源電圧Ｖｉｎｔのレベルによっては、内部回路リセット信号ＰＲＥＳＥＴが発生してしまい調整テストに不具合をもたらすなど、調整テストができなくなってしまうという問題があった。
【００１０】
本発明は、このような問題を解決するためになされたものであり、その目的は、内部回路の内部電源電圧（使用電圧）の調整テストの時、調整中の内部電源電圧のレベルによって内部回路のリセット信号が発生してしまうことを抑止し、調整テストを円滑に行うことができる、電源電圧リセット回路、およびリセット信号生成方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するためになされたものであり、本発明の電源電圧リセット回路は、使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成し、該内部電源電圧基準信号Ｖｉｎｔｒｅｆの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Ｖｉｎｔを調整する手段と、前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する手段と、前記内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立した信号であって、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する手段と、前記内部基準電圧Ｖｒｅｆと前記パワーオン用調整電圧ＰＯＮＶｒｅｆの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手段と、を備えることを特徴とする。
上記構成の電源電圧リセット回路では、内部回路の内部電源電圧Ｖｉｎｔを調整するための内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立に、内部回路のパワーオン時のリセット信号を生成するためのパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する。このパワーオン用調整電圧ＰＯＮＶｒｅｆと内部基準電圧Ｖｒｅｆの電圧レベルを比較することにより、内部回路のリセット信号ＰＲＥＳＥＴを生成する。
これにより、内部回路の内部電源電圧Ｖｉｎｔの調整テストの時、内部電源電圧Ｖｉｎｔのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる。
【００１２】
また、本発明の電源電圧リセット回路は、使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成し、該内部電源電圧基準信号Ｖｉｎｔｒｅｆの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Ｖｉｎｔを調整する手段と、前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する手段と、前記内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立した信号であって、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する手段と、前記パワーオン用調整電圧ＰＯＮＶｒｅｆの信号を基に、該パワーオン用調整電圧ＰＯＮＶｒｅｆに対し所定時間遅延した電源ＰＯＮＶｉｎｔを生成する手段と、前記内部基準電圧Ｖｒｅｆと前記電源ＰＯＮＶｉｎｔの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手段と、を備えることを特徴とする。
上記構成の電源電圧リセット回路では、内部回路の内部電源電圧Ｖｉｎｔを調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立に、内部回路のパワーオン時のリセット信号を生成するためのパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する。また、パワーオン用調整電圧ＰＯＮＶｒｅｆに対し所定時間遅延した電源ＰＯＮＶｉｎｔを生成し、この電源ＰＯＮＶｉｎｔと内部基準電圧Ｖｒｅｆの電圧レベルを比較することにより、内部回路のリセット信号ＰＲＥＳＥＴを生成する。
これにより、内部回路の内部電源電圧Ｖｉｎｔの調整テストの時、内部電源電圧Ｖｉｎｔのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる効果に加えて、内部回路に印加される内部電源電圧Ｖｉｎｔの電圧の立ち上がりに合わせてリセット信号ＰＲＥＳＥＴを生成することができる。このため、内部回路のパワーオンリセットを確実に行うことができる。
【００１３】
また、本発明の電源電圧リセット回路は、使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する内部基準電圧生成部と、前記電源電圧ＶＤＤから複数の電圧レベルの基準電圧を生成する各種基準電圧発生部と、前記各種基準電圧発生部で生成される複数の電圧レベルの内のいずれかを選択することにより、前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成する内部電源電圧基準信号生成部と、前記電源電圧ＶＤＤから前記内部電源電圧基準信号Ｖｉｎｔｒｅｆに相当する内部電源電圧Ｖｉｎｔを生成し前記内部回路に出力する内部電源電圧生成部と、前記各種基準電圧発生部で生成される複数の電圧レベルの内の１つの電圧レベルを選択することにより、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成するパワーオン用調整電圧生成部と、前記内部基準電圧Ｖｒｅｆと前記パワーオン用調整電圧ＰＯＮＶｒｅｆの電圧レベルを比較して前記内部回路のリセット信号ＰＲＥＳＥＴを生成する内部回路リセット信号発生部と、を備えることを特徴とする。
上記構成の電源電圧リセット回路では、内部基準電圧生成部は内部基準電圧Ｖｒｅｆを生成し、内部基準電圧生成部は各種基準電圧発生部が生成する複数の電圧レベルの内のいずれかを選択し内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成し、内部基準電圧生成部は内部電源電圧基準信号Ｖｉｎｔｒｅｆに相当する内部電源電圧Ｖｉｎｔを生成し内部回路に出力する。また、パワーオン用調整電圧生成部は、電源電圧ＶＤＤの立ち上がり時に内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する。そして、内部回路リセット信号発生部は、内部基準電圧Ｖｒｅｆとパワーオン用調整電圧ＰＯＮＶｒｅｆの電圧レベルを比較して内部回路のリセット信号ＰＲＥＳＥＴを生成する。
これにより、内部回路の内部電源電圧Ｖｉｎｔの調整テストの時、内部電源電圧Ｖｉｎｔのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる。
【００１４】
また、本発明の電源電圧リセット回路は、使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する内部基準電圧生成部と、前記電源電圧ＶＤＤから複数の電圧レベルの基準電圧を生成する各種基準電圧発生部と、前記各種基準電圧発生部で生成される複数の電圧レベルの内のいずれかを選択することにより、前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成する内部電源電圧基準信号生成部と、前記電源電圧ＶＤＤから前記内部電源電圧基準信号Ｖｉｎｔｒｅｆに相当する内部電源電圧Ｖｉｎｔを生成し前記内部回路に出力する内部電源電圧生成部と、前記各種基準電圧発生部で生成される複数の電圧レベルの内の１つの電圧レベルを選択することにより、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成するパワーオン用調整電圧生成部と、前記パワーオン用調整電圧ＰＯＮＶｒｅｆを基に、該パワーオン用調整電圧ＰＯＮＶｒｅｆに対し所定時間遅延した電源ＰＯＮＶｉｎｔを生成すると共に、前記内部基準電圧Ｖｒｅｆと前記電源ＰＯＮＶｉｎｔの電圧レベルを比較して前記内部回路のリセット信号ＰＲＥＳＥＴを生成する内部回路リセット信号発生部と、を備えることを特徴とする。
上記構成の電源電圧リセット回路では、内部基準電圧生成部は内部基準電圧Ｖｒｅｆを生成し、内部基準電圧生成部は各種基準電圧発生部が生成する複数の電圧レベルの内のいずれかを選択し内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成し、内部基準電圧生成部は内部電源電圧基準信号Ｖｉｎｔｒｅｆに相当する内部電源電圧Ｖｉｎｔを生成し内部回路に出力する。また、パワーオン用調整電圧生成部は、電源電圧ＶＤＤの立ち上がり時に内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する。そして、内部回路リセット信号発生部は、パワーオン用調整電圧ＰＯＮＶｒｅｆを基に、該パワーオン用調整電圧ＰＯＮＶｒｅｆに対し所定時間遅延した電源ＰＯＮＶｉｎｔを生成し、内部基準電圧Ｖｒｅｆと電源ＰＯＮＶｉｎｔの電圧レベルを比較して内部回路のリセット信号ＰＲＥＳＥＴを生成する。
これにより、内部回路の内部電源電圧Ｖｉｎｔの調整テストの時、内部電源電圧Ｖｉｎｔのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる効果に加えて、内部回路に印加される内部電源電圧Ｖｉｎｔの電圧の立ち上がりに合わせてリセット信号ＰＲＥＳＥＴを生成することができる。このため、内部回路のパワーオンリセットを確実に行うことができる。
【００１５】
また、本発明の電源電圧リセット回路は、前記内部回路リセット信号発生部は、前記内部基準電圧Ｖｒｅｆと前記電圧ＰＯＮＶｒｅｆの電圧レベルを比較して前記内部回路のリセット信号ＰＲＥＳＥＴを生成するリセット信号生成用コンパレータを、を備えることを特徴とする。
上記構成の電源電圧リセット回路では、内部回路リセット信号発生部において、リセット信号生成用コンパレータにより、内部基準電圧Ｖｒｅｆとパワーオン用調整電圧ＰＯＮＶｒｅｆの電圧レベルを比較して内部回路のリセット信号ＰＲＥＳＥＴを生成する。
これにより、内部回路のリセット信号ＰＲＥＳＥＴを容易に生成することができる。
【００１６】
また、本発明の電源電圧リセット回路は、前記内部回路リセット信号発生部は、第１のコンパレータと第１のＰＭＯＳトランジスタとで構成され第１の降圧回路部であって、前記パワーオン用調整電圧ＰＯＮＶｒｅｆが前記コンパレータの反転入力端子に接続され、前記コンパレータの出力が前記ＰＭＯＳトランジスタのゲート端子に接続され、前記ＰＭＯＳトランジスタのドレインが前記コンパレータの非反転入力端子に接続され、前記ＰＭＯＳトランジスタのソースが電源電圧ＶＤＤに接続され、前記ＰＭＯＳトランジスタのドレインを出力端子として、該出力端子から前記パワーオン用調整電圧ＰＯＮＶｒｅｆの電圧レベルに相当する電源ＰＯＮＶｉｎｔを出力する、第１の降圧回路部と、前記内部基準電圧Ｖｒｅｆと前記第１の降圧回路部から出力される電源ＰＯＮＶｉｎｔの電圧レベルを比較して前記内部回路のリセット信号ＰＲＥＳＥＴを生成するリセット信号生成用コンパレータと、を備えることを特徴とする。
上記構成の電源電圧リセット回路では、内部回路リセット信号発生部において、第１のコンパレータと第１のＰＭＯＳトランジスタ（ＰチャネルＭＯＳＦＥＴ）とで構成される第１の降圧回路部により、電源電圧ＶＤＤからパワーオン用調整電圧ＰＯＮＶｒｅｆの電圧レベルに相当する電源ＰＯＮＶｉｎｔを生成し、内部基準電圧Ｖｒｅｆと電源ＰＯＮＶｉｎｔの電圧レベルを比較して内部回路のリセット信号ＰＲＥＳＥＴを生成する。
これにより、第１のコンパレータと第１のＰＭＯＳトランジスタとで構成される第１の降圧回路部により、信号ＰＯＮＶｒｅｆを遅延させた電源ＰＯＮＶｉｎｔを生成できる。このため、内部回路のリセット信号を生成する際に、内部回路に印加される内部電源電圧Ｖｉｎｔの電圧の立ち上がりに合わせてリセット信号を生成することができる。
【００１７】
また、本発明の電源電圧リセット回路は、前記各種基準電圧発生部は、第２のコンパレータと第２のＰＭＯＳトランジスタと抵抗Ｒ１で構成される第２の降圧回路部であって、前記内部基準電圧Ｖｒｅｆが前記コンパレータの反転入力端子に接続され、前記コンパレータの出力が前記ＰＭＯＳトランジスタのゲート端子に接続され、前記ＰＭＯＳトランジスタのソースが前記電源電圧ＶＤＤに接続され、ドレインが前記抵抗Ｒ１を介して前記コンパレータの非反転入力端子に接続され、前記抵抗Ｒ１と前記コンパレータの非反転入力端子の接続点を出力端子とし、該出力端子から前記内部基準電圧Ｖｒｅｆに相当する電圧Ｖｏを出力する、第２の降圧回路部と、前記第２の降圧回路部の出力端子とグランド間に接続される複数の直列接続された抵抗Ｒ２〜Ｒｎから成る抵抗分圧回路と、で構成されることを特徴とする。
上記構成の電源電圧リセット回路では、各種基準電圧発生部において、第２のコンパレータと第２のＰＭＯＳトランジスタと抵抗Ｒ１で構成される第２の降圧回路部により、電源電圧ＶＤＤから内部基準電圧Ｖｒｅｆに相当する電源を生成し、これに複数の直列接続された抵抗Ｒ２〜Ｒｎから成る抵抗分圧回路を接続して各種の基準電圧を生成する。
これにより、安定した各種の基準電圧を容易に生成できる。
【００１８】
また、本発明の電源電圧リセット回路は、前記内部電源電圧基準信号生成部は、前記各種基準電圧発生部の抵抗分圧回路で生成される複数の電圧レベルの内のいずれかの電圧レベルを選択する第１のセレクタと、前記第１のセレクタで選択された電圧レベルを増幅して、前記内部回路の内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成する第１のアンプと、で構成されることを特徴とする。
上記構成の電源電圧リセット回路では、内部電源電圧基準信号生成部において、第１のセレクタにより各種基準電圧発生部の抵抗分圧回路で生成される複数の電圧レベルの内のいずれかの電圧レベルを選択し、選択した電圧レベルを第１のアンプにより増幅して内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成する。
これにより、所望の電圧レベルの内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成し、この内部電源電圧基準信号Ｖｉｎｔｒｅｆに相当する電圧レベルの内部電源電圧Ｖｉｎｔを内部回路に印加することができる。このため、内部回路の調整テストが容易に行えると共に、調整テスト中に内部回路のリセット信号を発生させることがない。
【００１９】
また、本発明の電源電圧リセット回路は、前記パワーオン用調整電圧生成部は、前記各種基準電圧発生部の抵抗分圧回路で生成される複数の電圧レベルの内の１つの電圧レベルを選択する第２のセレクタと、前記第２のセレクタで選択された電圧レベルを増幅して、前記パワーオン用調整電圧ＰＯＮＶｒｅｆを生成する第２のアンプと、で構成されることを特徴とする。
上記構成の電源電圧リセット回路では、パワーオン用調整電圧生成部において、第２のセレクタにより各種基準電圧発生部の抵抗分圧回路で生成される複数の電圧レベルの内のいずれかの電圧レベルを選択し、選択した電圧レベルを第２のアンプにより増幅してパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する。
これにより、所望の電圧レベルのパワーオン用調整電圧ＰＯＮＶｒｅｆを生成し、このパワーオン用調整電圧ＰＯＮＶｒｅｆと内部基準電圧Ｖｒｅｆとを基にして、内部回路のリセット信号を生成することができる。
【００２０】
また、本発明の電源電圧リセット回路は、前記内部電源電圧生成部は、第３のコンパレータと第３のＰＭＯＳトランジスタとで構成される第３の降圧回路部であって、前記内部電源電圧基準信号Ｖｉｎｔｒｅｆが前記コンパレータの反転入力端子に接続され、前記コンパレータの出力が前記ＰＭＯＳトランジスタのゲート端子に接続され、前記ＰＭＯＳトランジスタのドレインが前記コンパレータの非反転入力端子に接続され、ソースが電源電圧ＶＤＤに接続され、前記第３のＰＭＯＳトランジスタと前記コンパレータの非反転入力端子の接続点を出力端子とし、該出力端子から前記内部電源電圧基準信号Ｖｉｎｔｒｅｆに相当する電圧Ｖｉｎｔを前記内部回路に出力する第３の降圧回路部を備えることを特徴とする。
上記構成の電源電圧リセット回路では、内部電源電圧生成部において、第３のコンパレータと第３のＰＭＯＳトランジスタとで構成される第３の降圧回路部により、電源電圧ＶＤＤから内部電源電圧基準信号Ｖｉｎｔｒｅｆに相当する内部電源電圧Ｖｉｎｔを生成し、内部回路に出力する。
これにより、内部電源電圧基準信号Ｖｉｎｔｒｅｆに相当する内部電源電圧Ｖｉｎｔを安定して内部回路に出力することができる。
【００２１】
また、本発明の電源電圧リセット回路は、前記使用電圧が可変に調整可能な内部回路を有する装置が、ＤＲＡＭを含む半導体集積装置であることを特徴とする。
これにより、ＤＲＡＭ等の半導体集積装置において、内部回路の調整テストを行う際に、内部回路のリセット信号が発生してしまうことを抑止できる。
【００２２】
また、本発明のリセット信号生成方法は、使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路におけるリセット信号生成方法であって、前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成し、該内部電源電圧基準信号Ｖｉｎｔｒｅｆの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Ｖｉｎｔを調整する手順と、前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する手順と、前記内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立した信号であって、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する手順と、前記内部基準電圧Ｖｒｅｆと前記パワーオン用調整電圧ＰＯＮＶｒｅｆの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手順と、を含むことを特徴とする。
このような手順により、内部回路の内部電源電圧Ｖｉｎｔを調整するための内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立に、内部回路のパワーオン時のリセット信号を生成するためのパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する。このパワーオン用調整電圧ＰＯＮＶｒｅｆと内部基準電圧Ｖｒｅｆの電圧レベルを比較することにより、内部回路のリセット信号ＰＲＥＳＥＴを生成する。
これにより、内部回路の内部電源電圧Ｖｉｎｔの調整テストの時、内部電源電圧Ｖｉｎｔのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる。
【００２３】
また、本発明のリセット信号生成方法は、使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧ＶＤＤの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路におけるリセット信号生成方法であって、前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成し、該内部電源電圧基準信号Ｖｉｎｔｒｅｆの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Ｖｉｎｔを調整する手順と、前記電源電圧ＶＤＤの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Ｖｒｅｆを生成する手順と、前記内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立した信号であって、前記電源電圧ＶＤＤの立ち上がり時に前記内部基準電圧Ｖｒｅｆよりも遅れて立ち上がると共に、所定の時間経過後に前記Ｖｒｅｆよりも電圧レベルが大きくなるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する手順と、前記パワーオン用調整電圧ＰＯＮＶｒｅｆの信号を基に、該パワーオン用調整電圧ＰＯＮＶｒｅｆに対し所定時間遅延した電源ＰＯＮＶｉｎｔを生成する手順と、前記内部基準電圧Ｖｒｅｆと前記電源ＰＯＮＶｉｎｔの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手順と、を含むことを特徴とする。
このような手順により、内部回路の内部電源電圧Ｖｉｎｔを調整する内部電源電圧基準信号Ｖｉｎｔｒｅｆとは独立に、内部回路のパワーオン時のリセット信号を生成するためのパワーオン用調整電圧ＰＯＮＶｒｅｆを生成する。また、パワーオン用調整電圧ＰＯＮＶｒｅｆに対し所定時間遅延した電源ＰＯＮＶｉｎｔを生成し、この電源ＰＯＮＶｉｎｔと内部基準電圧Ｖｒｅｆの電圧レベルを比較することにより、内部回路のリセット信号ＰＲＥＳＥＴを生成する。
これにより、内部回路の内部電源電圧Ｖｉｎｔの調整テストの時、内部電源電圧Ｖｉｎｔのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる効果に加えて、内部回路に印加される内部電源電圧Ｖｉｎｔの電圧の立ち上がりに合わせてリセット信号ＰＲＥＳＥＴを生成することができる。このため、内部回路のパワーオンリセットを確実に行うことができる。
【発明の効果】
【００２４】
本発明の電源電圧リセット回路では、内部回路の内部電源電圧Ｖｉｎｔを調整するための信号とは独立に、内部回路のパワーオン時のリセット信号を生成するためのパワーオン用調整電圧ＰＯＮＶｒｅｆを生成するようにしたので、これにより、内部回路の内部電源電圧Ｖｉｎｔの調整テストの時、調整中の内部電源電圧Ｖｉｎｔの電圧レベルによって内部回路のリセット信号が発生してしまうことを回避でき、調整テストを円滑に行うことができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を添付図面を参照して説明する。
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わる電源電圧リセット回路の構成を示す図である。
【００２６】
図１に示す電源電圧リセット回路１は、内部基準電圧Ｖｒｅｆを生成する内部基準電圧生成部３と、各種の基準電圧レベルを生成する各種基準電圧発生部１０と、内部回路の内部電源電圧（使用電圧）の基準信号となる内部電源電圧基準信号Ｖｉｎｔｒｅｆを生成する内部電源電圧基準信号生成部２０と、内部回路のパワーオン時のリセット信号の生成に使用されるパワーオン用調整電圧ＰＯＮＶｒｅｆを生成するＰＯＮ（パワーオン）用調整電圧生成部３０と、内部回路の内部電源電圧（使用電圧）を生成する内部電源電圧生成部４０と、リセット信号ＰＲＥＳＥＴを生成する内部回路リセット信号発生部５０とで構成される。
【００２７】
内部基準電圧生成部３は、電源電圧ＶＤＤからリセット信号ＰＲＥＳＥＴの生成に使用される内部基準電圧Ｖｒｅｆを生成して出力する。
【００２８】
各種基準電圧発生部１０は、コンパレータ（比較器）１１とＰＭＯＳトランジスタ（ＰチャネルＭＯＳＦＥＴ）１２と抵抗Ｒ１とで構成される降圧回路部（電源電圧ＶＤＤを降圧する回路部）を有する。この降圧回路部では、内部基準電圧Ｖｒｅｆがコンパレータ１１の反転入力端子に接続され、コンパレータ１１の出力がＰＭＯＳトランジスタ１２のゲート端子に接続され、ＰＭＯＳトランジスタ１２のソースが電源電圧ＶＤＤに接続され、ドレインが抵抗Ｒ１を介してコンパレータ１１の非反転入力端子に接続される。このような構成により、コンパレータ１１により内部基準電圧Ｖｒｅｆと出力電圧Ｖｏの電圧レベルを比較し、出力電圧Ｖｏが内部基準電圧Ｖｒｅｆに一致するように制御する。
【００２９】
また、降圧回路部の出力電圧Ｖｏの端子とグランドとの間には、抵抗Ｒ２からＲｎまでの複数の抵抗が直列に接続された抵抗分圧回路が設けられる。抵抗分圧回路を構成する抵抗Ｒ２からＲｎのそれぞれの接続点には抵抗分圧された電圧レベルの信号（各種の基準電圧となる信号）が生成される。この抵抗接続点は、内部電源電圧基準信号生成部２０内のセレクタ２１、およびＰＯＮ用調整電圧生成部３０内のセレクタ３１に接続されており、セレクタ２１、３１により抵抗分圧回路により分圧された電圧レベルを選択できるように構成されている。なお、セレクタ２１、３１はそれぞれ独立に制御できるように構成されている。
【００３０】
内部電源電圧基準信号生成部２０内のセレクタ２１で選択された電圧レベル（抵抗分圧回路から選択された電圧レベル）はアンプ２２により増幅され内部電源電圧基準信号Ｖｉｎｔｒｅｆが生成される。同様に、ＰＯＮ用調整電圧生成部３０のセレクタ３１で選択された電圧レベル（抵抗分圧回路から選択された電圧レベル）はアンプ３２により増幅されＰＯＮ用調整電圧ＰＯＮＶｒｅｆが生成される。
【００３１】
アンプ２２から出力される内部電源電圧基準信号Ｖｉｎｔｒｅｆは、内部電源電圧生成部４０に入力される。内部電源電圧生成部４０では、内部電源電圧基準信号Ｖｉｎｔｒｅｆがコンパレータ４１の反転入力端子に接続され、コンパレータ４１の出力がＰＭＯＳトランジスタ４２のゲート端子に接続され、ＰＭＯＳトランジスタ４２のドレインがコンパレータ４１の非反転入力端子に接続され、ソースが電源電圧ＶＤＤに接続される。このような構成により、電源電圧ＶＤＤから内部電源電圧Ｖｉｎｔ（＝Ｖｉｎｔｅｒｅｆ）が生成さ、内部回路４に供給される。
【００３２】
一方、アンプ３２から出力されるＰＯＮ用調整電圧ＰＯＮＶｒｅｆは、コンパレータ５１と、バッファゲート５２とで構成される内部回路リセット信号発生部５０に入力される。
この内部回路リセット信号発生部５０では、コンパレータ５１により内部基準電圧ＶｒｅｆとＰＯＮ用調整電圧ＰＯＮＶｒｅｆの電圧レベルを比較して、内部回路のリセット信号ＰＲＥＳＥＴを生成する。このリセット信号ＰＲＥＳＥＴにより、内部回路４のパワーオンリセットを行う。
【００３３】
図２は内部回路リセット信号発生部５０の動作を説明するための、電源立ち上がり時の各部の波形を示す図である。図２において、時刻ｔ０において電源電圧ＶＤＤの立ち上がりが開始されると、各部の電圧も増加し始め、時刻ｔ１において、最初に内部基準電圧Ｖｒｅｆのレベルが確立する。
【００３４】
また、内部電源電圧基準信号生成部２０のセレクタ２１およびアンプ２２から出力されるＰＯＮ用調整電圧ＰＯＮＶｒｅｆは、内部電源電圧Ｖｉｎｔとは無関係に立ち上がり、時刻ｔ２以前では「Ｖｒｅｆ＞ＰＯＮＶｒｅｆ」の状態で推移する。
【００３５】
そして、時刻ｔ２以前は、「Ｖｒｅｆ＞ＰＯＮＶｒｅｆ」であるためリセット信号ＰＲＥＳＥＴはＨＩＧＨ（ハイ）レベルの信号となる。このリセット信号ＰＲＥＳＥＴのＨＩＧＨ（ハイ）レベルの信号により内部回路４がパワーオンリセットされる。
【００３６】
一方、時刻ｔ２以降では、「Ｖｒｅｆ＜ＰＯＮＶｒｅｆ」となり、リセット信号ＰＲＥＳＥＴはＬＯＷ（ロー）レベルの信号となり内部回路４のリセット状態が解除される。そして、時刻ｔ３以降では各部の電圧が確立し、内部回路４はパワーオンリセットを完了し、動作可能な状態となる。
【００３７】
以上説明したように、図１に示す電源電圧リセット回路１では、内部回路の内部電源電圧Ｖｉｎｔ（もしくは内部電源電圧Ｖｉｎｔを発生するための内部電源電圧基準信号Ｖｉｎｔｒｅｆ）とは異なる、ＰＯＮ用調整電圧ＰＯＮＶｒｅｆを生成し、内部基準電圧ＶｒｅｆとＰＯＮ用調整電圧ＰＯＮＶｒｅｆと比較して内部回路のリセット信号ＰＲＥＳＥＴを発生させている。
【００３８】
そして、内部基準電圧Ｖｒｅｆに対してＰＯＮ用調整電圧ＰＯＮＶｒｅｆが小さい場合は、ＨＩＧＨ（ハイ）レベルの内部回路リセット信号を出し内部回路（周辺回路）をリセットし、ＰＯＮ用調整電圧ＰＯＮＶｒｅｆが内部基準電圧Ｖｒｅｆよりも大きくなった場合はＬＯＷ（ロー）レベルの内部回路リセット信号を発生し内部回路のリセットを停止する。
【００３９】
これにより、電源電圧ＶＤＤおよび内部電源電圧Ｖｉｎｔが一旦立ち上がってしまえば、内部電源電圧基準信号Ｖｉｎｔｒｅｆを変化させて内部電源電圧Ｖｉｎｔの調整テストを行う時に、内部電源電圧Ｖｉｎｔの電圧レベルによって内部回路のリセット信号が発生することがなくなる。
【００４０】
なお、前述した第２のコンパレータはコンパレータ１１が相当し、第２のＰＭＯＳトランジスタはＰＭＯＳトランジスタ１２が相当し、第２の降圧回路部はコンパレータ１１おおよびＰＭＯＳトランジスタ１２が相当する。また、前述した第３のコンパレータはコンパレータ４１が相当し、第３のＰＭＯＳトランジスタはＰＭＯＳトランジスタ４２が相当し、第３の降圧回路部はコンパレータ４１およびＰＭＯＳトランジスタ４２が相当する。また、前述したリセット信号生成用コンパレータはコンパレータ５１が相当する。さらに、前述した第１のセレクタはセレクタ２１が相当し、第１のアンプはアンプ２２が相当し、第２のセレクタはセレクタ３１が相当し、第２のアンプはアンプ３２が相当する。
【００４１】
［第２の実施の形態］
図３は、本発明の第２の実施の形態に係わる電源電圧リセット回路の構成例を示す図である。図３に示す電源電圧リセット回路２は、図１に示す電源電圧リセット回路１と比較して、図１に示す内部回路リセット信号発生部５０が図３に示す内部回路リセット信号発生部５０Ａに変更された点だけが異なり、他の部分の構成および動作は同じである。
【００４２】
図３に示す内部回路リセット信号発生部５０Ａは、コンパレータ５３とＰＭＯＳトランジスタ５４とで構成される降圧回路部を備えている。この降圧回路部では、パワーオン用調整電圧ＰＯＮＶｒｅｆの信号がコンパレータ５３の反転入力端子に接続され、コンパレータ５３の出力がＰＭＯＳトランジスタ５４のゲート端子に接続され、ＰＭＯＳトランジスタ５４のドレインがコンパレータ５３の非反転入力端子に接続され、ＰＭＯＳトランジスタ５４のソースが電源電圧ＶＤＤに接続されている。このような構成により、ＰＯＮ用調整電圧ＰＯＮＶｒｅｆの電圧レベルに相当する電源ＰＯＮＶｉｎｔを電源電圧ＶＤＤから生成する。そして、コンパレータ５１により、電源ＰＯＮＶｉｎｔと内部基準電圧Ｖｒｅｆの電圧レベルを比較することにより内部回路リセット信号ＰＲＥＳＥＴを発生させる。
【００４３】
このような構成にすることにより、内部電源電圧基準信号Ｖｉｎｔｒｅｆに対する内部電源電圧Ｖｉｎｔの立ち上がりの遅れに対応して、それに相当する遅れをもたせて内部回路リセット信号ＰＲＥＳＥＴを生成することができる。これにより、内部回路４を確実にパワーオンリセットすることができる。
【００４４】
なお、前述した第１のコンパレータはコンパレータ５３が相当し、第１のＰＭＯＳトランジスタはＰＭＯＳトランジスタ５４が相当し、第１の降圧回路部はコンパレータ５３おおよびＰＭＯＳトランジスタ５４が相当する。
【００４５】
以上、本発明の実施の形態について説明したが、本発明の電源電圧リセット回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【産業上の利用可能性】
【００４６】
本発明においては、装置内の内部回路の電圧レベルの調整中にリセット信号が発生してしまうことを回避できるので、本発明はＤＲＡＭ等の半導体集積装置の電源電圧リセット回路に有用である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施の形態に係わる電源電圧リセット回路の構成を示す図である。
【図２】電源電圧の立ち上がり時の各部の波形を示す図である。
【図３】本発明の第２の実施の形態に係わる電源電圧リセット回路の構成を示す図である。
【図４】従来のリセット回路の構成を示す図である。
【図５】内部回路の電源電圧の調整テスト時にリセット信号が発生する問題について説明するための図である。
【符号の説明】
【００４８】
１、２・・・電源電圧リセット回路、３・・・内部基準電圧生成部、４・・・内部回路、１０・・・各種基準電圧発生部、１１・・・コンパレータ、１２・・・ＰＭＯＳトランジスタ、２０・・・内部電源電圧基準信号生成部、２１・・・セレクタ、２２・・・アンプ、３０・・・ＰＯＮ用調整電圧生成部、３１・・・セレクタ、３２・・・アンプ、４０・・・内部電源電圧生成部、４１・・・コンパレータ、４２・・・ＰＭＯＳトランジスタ、５０、５０Ａ・・・内部回路リセット信号発生部、５１・・・コンパレータ、５２・・・バッファゲート、５３・・・コンパレータ、５４・・・ＰＭＯＳトランジスタ
【図１】
2008160634.tif 000003
【図２】
2008160634.tif 000004
【図３】
2008160634.tif 000005
【図４】
2008160634.tif 000006
【図５】
2008160634.tif 000007