(57)【要約】【課題】抵抗素子の占有面積を広げずに抵抗素子の抵抗値を上げることができることができる半導体装置を提供する。【解決手段】本発明に係る半導体装置は、絶縁膜２上に形成された複数の抵抗素子４ｂと、絶縁膜２上及び複数の抵抗素子４ｂ上に形成された第２の絶縁膜８と、第２の絶縁膜８に埋め込まれ、複数の抵抗素子４ｂの両端部それぞれ上に位置する複数の導電プラグ９ｂと、第２の絶縁膜８上に形成され、複数の導電プラグ９ｂを介して複数の抵抗素子４ｂを直列に接続する配線１０ｂとを具備する。半導体基板１に形成され、ポリシリコンからなるゲート電極４ａを有するトランジスタを具備していてもよい。ゲート電極４ａｂの表層はシリサイド化されており、ポリシリコン抵抗４ｂの表層はシリサイド化されていないのが好ましい。【選択図】図１
2008235663.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上に形成された複数の抵抗素子と、
前記絶縁膜上及び前記複数の抵抗素子上に形成された第２の絶縁膜と、
前記第２の絶縁膜に埋め込まれ、前記複数の抵抗素子の両端部それぞれ上に位置する複数の導電プラグと、
前記第２の絶縁膜上に形成され、前記複数の導電プラグを介して前記複数の抵抗素子を直列に接続する配線と、
を具備する半導体装置。
【請求項２】
前記複数の抵抗素子それぞれはポリシリコン抵抗である請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、半導体基板に形成された素子分離膜であり、
前記半導体基板に形成され、ポリシリコンからなるゲート電極を有するトランジスタを具備し、
前記ゲート電極の表層はシリサイド化されており、前記複数のポリシリコン抵抗の表層はシリサイド化されていない請求項２に記載の半導体装置。
【請求項４】
半導体基板に形成され、抵抗素子である複数の不純物領域と、
前記半導体基板上及び前記複数の不純物領域上に形成された絶縁膜と、
前記絶縁膜に埋め込まれ、前記複数の不純物領域の両端部それぞれ上に位置する複数の導電プラグと、
前記絶縁膜上に形成され、前記複数の導電プラグを介して前記複数の不純物領域を直列に接続する配線と、
を具備する半導体装置。
【請求項５】
半導体基板に形成され、抵抗素子である不純物領域と、
前記半導体基板に形成された素子分離膜と、
前記素子分離膜上に形成されたポリシリコン抵抗と、
前記不純物領域上、前記素子分離膜上、及び前記ポリシリコン抵抗上に形成された絶縁膜と、
前記絶縁膜に埋め込まれ、前記不純物領域の両端部それぞれ上に位置する第１の導電プラグと、
前記絶縁膜に埋め込まれ、前記ポリシリコン抵抗の両端部それぞれ上に位置する第２の導電プラグと、
前記絶縁膜上に形成され、前記２つの第１の導電プラグ及び前記２つの第２の導電プラグを介して前記不純物領域及び前記ポリシリコン抵抗を直列に接続する配線と、
を具備する半導体装置。
【請求項６】
絶縁膜上に複数の抵抗素子を形成する工程と、
前記絶縁膜上及び前記複数の抵抗素子上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記複数の抵抗素子の両端部それぞれ上に位置する複数の導電プラグを埋め込む工程と、
前記第２の絶縁膜上に、前記複数の導電プラグを介して前記複数の抵抗素子を直列に接続する配線を形成する工程と、
を具備する半導体装置の製造方法。
【請求項７】
前記配線を形成する工程において、少なくとも一つの前記抵抗素子を、前記配線に接続しない請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板に、抵抗素子として機能する複数の不純物領域を形成する工程と、
前記半導体基板上及び前記複数の不純物領域上に絶縁膜を形成する工程と、
前記絶縁膜に、前記複数の不純物領域の両端部それぞれ上に位置する複数の導電プラグを埋め込む工程と、
前記絶縁膜上に、前記複数の導電プラグを介して前記複数の不純物領域を直列に接続する配線を形成する工程と、
を具備する半導体装置の製造方法。
【請求項９】
前記配線を形成する工程において、少なくとも一つの前記不純物領域を、前記配線に接続しない請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板に素子分離膜を形成する工程と、
前記素子分離膜上に、ポリシリコン抵抗を形成する工程と、
前記半導体基板に、抵抗素子として機能する不純物領域を形成する工程と、
前記不純物領域上、前記素子分離膜上、及び前記ポリシリコン抵抗上に絶縁膜を形成する工程と、
前記絶縁膜に、前記不純物領域の両端部それぞれ上に位置する第１の導電プラグ、及び前記ポリシリコン抵抗の両端部それぞれ上に位置する第２の導電プラグを埋め込む工程と、
前記絶縁膜上に、前記２つの第１の導電プラグ及び前記２つの第２の導電プラグを介して前記不純物領域及び前記ポリシリコン抵抗を直列に接続する配線を形成する工程と、
を具備する半導体装置の製造方法。
【請求項１１】
半導体基板に素子分離膜を形成する工程と、
前記素子分離膜上に、複数のポリシリコン抵抗を形成する工程と、
前記半導体基板に、抵抗素子として機能する複数の不純物領域を形成する工程と、
前記複数の不純物領域上、前記素子分離膜上、及び前記複数のポリシリコン抵抗上に絶縁膜を形成する工程と、
前記絶縁膜に、前記複数の不純物領域それぞれの両端部上に位置する第１の導電プラグ、及び前記複数のポリシリコン抵抗それぞれの両端部上に位置する第２の導電プラグを埋め込む工程と、
前記絶縁膜上に、前記複数の第１の導電プラグ及び前記複数の第２の導電プラグを介して前記複数の不純物領域及び前記複数のポリシリコン抵抗を、少なくとも一つの前記不純物領域又は前記ポリシリコン抵抗を除いて、直列に接続する配線を形成する工程と、
を具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を有する半導体装置及びその製造方法に関する。特に本発明は、抵抗素子の占有面積を広げずに抵抗素子の抵抗値を上げることができることができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図７の各図は、従来の半導体装置の製造方法を説明するための断面図である。本方法によって製造される半導体装置は、トランジスタ及びポリシリコン抵抗を有する。まず図７（Ａ）に示すように、シリコン基板１００に素子分離膜１０２及びゲート絶縁膜１０３を形成する。次いで、ゲート絶縁膜１０３及び素子分離膜１０２上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜１０３上に位置するゲート電極１０４ａ、及び素子分離膜１０２上に位置するポリシリコン抵抗１０４ｂが形成される。次いで、トランジスタの低濃度不純物領域１０６、サイドウォール１０５を形成する。
【０００３】
次いで、ポリシリコン抵抗１０４ｂ上にフォトレジスト膜１５０を形成し、フォトレジスト膜１５０、素子分離膜１０２、サイドウォール１０５、及びゲート電極１０４ａをマスクとしてシリコン基板１００に不純物を導入する。これにより、トランジスタのソース及びドレインとなる不純物領域１０７が形成され、またゲート電極１０４ａも低抵抗化する。
【０００４】
その後、図７（Ｂ）に示すように、フォトレジスト膜１５０を除去する。次いで、ポリシリコン抵抗１０４ｂに不純物を導入し、ポリシリコン抵抗１０４ｂの抵抗値を必要な値にする（例えば特許文献１参照）。
【０００５】
【特許文献１】特開２００６−０８０２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記した方法によって製造される抵抗素子において、抵抗の大きさを調節するパラメータとしては、不純物導入量、及び抵抗素子の長さがある。これらのうち、不純物導入量は変更できない場合がある。このような場合において、抵抗値を大きくしたい場合は抵抗素子を長くする必要がある。しかし、抵抗素子を長くすると抵抗素子の占有面積が大きくなり、半導体装置の小型化の妨げになる。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、抵抗素子の占有面積を広げずに抵抗素子の抵抗値を上げることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る半導体装置は、絶縁膜上に形成された複数の抵抗素子と、
前記絶縁膜上及び前記複数の抵抗素子上に形成された第２の絶縁膜と、
前記第２の絶縁膜に埋め込まれ、前記複数の抵抗素子の両端部それぞれ上に位置する複数の導電プラグと、
前記第２の絶縁膜上に形成され、前記複数の導電プラグを介して前記複数の抵抗素子を直列に接続する配線を具備する。
【０００９】
導電プラグと抵抗素子の接続抵抗は大きい。本発明は、前記複数の抵抗素子を、前記複数の導電プラグ及び前記配線を介して直列に接続して一つの抵抗素子としており、従来と比べて導電プラグと抵抗素子の接続部分の数が増えている。このため、抵抗素子の占有面積を広げずに抵抗素子の抵抗値を上げることができる。
【００１０】
前記複数の抵抗素子それぞれは、例えばポリシリコン抵抗である。そして前記絶縁膜が、半導体基板に形成された素子分離膜であり、前記半導体基板に形成され、ポリシリコンからなるゲート電極を有するトランジスタを具備し、前記ゲート電極の表層はシリサイド化されている場合において、前記複数のポリシリコン抵抗の表層はシリサイド化されていないのが好ましい。
【００１１】
本発明に係る半導体装置は、半導体基板に形成され、抵抗素子である複数の不純物領域と、
前記半導体基板上及び前記複数の不純物領域上に形成された絶縁膜と、
前記絶縁膜に埋め込まれ、前記複数の不純物領域の両端部それぞれ上に位置する複数の導電プラグと、
前記絶縁膜上に形成され、前記複数の導電プラグを介して前記複数の不純物領域を直列に接続する配線を具備する。
【００１２】
本発明に係る半導体装置は、半導体基板に形成され、抵抗素子である不純物領域と、
前記半導体基板に形成された素子分離膜と、
前記素子分離膜上に形成されたポリシリコン抵抗と、
前記不純物領域上、前記素子分離膜上、及び前記ポリシリコン抵抗上に形成された絶縁膜と、
前記絶縁膜に埋め込まれ、前記不純物領域の両端部それぞれ上に位置する第１の導電プラグと、
前記絶縁膜に埋め込まれ、前記ポリシリコン抵抗の両端部それぞれ上に位置する第２の導電プラグと、
前記絶縁膜上に形成され、前記２つの第１の導電プラグ及び前記２つの第２の導電プラグを介して前記不純物領域及び前記ポリシリコン抵抗を直列に接続する配線を具備する。
【００１３】
本発明に係る半導体装置の製造方法は、絶縁膜上に複数の抵抗素子を形成する工程と、
前記絶縁膜上及び前記複数の抵抗素子上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記複数の抵抗素子の両端部それぞれ上に位置する複数の導電プラグを埋め込む工程と、
前記第２の絶縁膜上に、前記複数の導電プラグを介して前記複数の抵抗素子を直列に接続する配線を形成する工程を具備する。
【００１４】
この半導体装置の製造方法のうち、前記配線を形成する工程において、少なくとも一つの前記抵抗素子を、前記配線に接続しなくてもよい。このようにすると、前記配線のパターンを変更するのみで、前記複数の抵抗素子から形成される抵抗素子の抵抗値を変えることができる。
【００１５】
本発明に係る半導体装置の製造方法は、半導体基板に、抵抗素子として機能する複数の不純物領域を形成する工程と、
前記半導体基板上及び前記複数の不純物領域上に絶縁膜を形成する工程と、
前記絶縁膜に、前記複数の不純物領域の両端部それぞれ上に位置する複数の導電プラグを埋め込む工程と、
前記絶縁膜上に、前記複数の導電プラグを介して前記複数の不純物領域を直列に接続する配線を形成する工程を具備する。
この半導体装置の製造方法のうち、前記配線を形成する工程において、少なくとも一つの前記不純物領域を、前記配線に接続しなくてもよい。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜を形成する工程と、
前記素子分離膜上に、ポリシリコン抵抗を形成する工程と、
前記半導体基板に、抵抗素子として機能する不純物領域を形成する工程と、
前記不純物領域上、前記素子分離膜上、及び前記ポリシリコン抵抗上に絶縁膜を形成する工程と、
前記絶縁膜に、前記不純物領域の両端部それぞれ上に位置する第１の導電プラグ、及び前記ポリシリコン抵抗の両端部それぞれ上に位置する第２の導電プラグを埋め込む工程と、
前記絶縁膜上に、前記２つの第１の導電プラグ及び前記２つの第２の導電プラグを介して前記不純物領域及び前記ポリシリコン抵抗を直列に接続する配線を形成する工程とを具備する。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜を形成する工程と、
前記素子分離膜上に、複数のポリシリコン抵抗を形成する工程と、
前記半導体基板に、抵抗素子として機能する複数の不純物領域を形成する工程と、
前記複数の不純物領域上、前記素子分離膜上、及び前記複数のポリシリコン抵抗上に絶縁膜を形成する工程と、
前記絶縁膜に、前記複数の不純物領域それぞれの両端部上に位置する第１の導電プラグ、及び前記複数のポリシリコン抵抗それぞれの両端部上に位置する第２の導電プラグを埋め込む工程と、
前記絶縁膜上に、前記複数の第１の導電プラグ及び前記複数の第２の導電プラグを介して前記複数の不純物領域及び前記複数のポリシリコン抵抗を、少なくとも一つの前記不純物領域又は前記ポリシリコン抵抗を除いて、直列に接続する配線を形成する工程とを具備する。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、トランジスタ及びポリシリコン抵抗を有する。
【００１９】
まず図１（Ａ）に示すように、シリコン基板１に素子分離膜２をＬＯＣＯＳ酸化法により形成し、トランジスタが形成される素子領域１ａを分離する。次いで、シリコン基板１を熱酸化する。これにより素子領域１ａに位置するシリコン基板１には、ゲート絶縁膜３が形成される。次いで、ゲート絶縁膜３上及び素子分離膜２上を含む全面上に、ポリシリコン膜を形成する。次いで、このポリシリコン膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート絶縁膜３上に位置するゲート電極４ａ、及び素子分離膜２上に位置する複数のポリシリコン抵抗４ｂが形成される。ポリシリコン抵抗４ｂの長さ及び相互間隔は、半導体装置で許容されている配線の最小長さ及び最小幅である。すなわちポリシリコン抵抗４ｂより短い配線は半導体装置内に存在せず、かついずれの配線間隔も、ポリシリコン抵抗４ｂの相互間隔以上である。
【００２０】
次いで、図１（Ｂ）に示すように、ポリシリコン抵抗４ｂをフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜、ゲート電極４ａ及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これにより素子領域１ａに位置するシリコン基板１には、トランジスタの低濃度不純物領域６が形成される。その後、フォトレジスト膜を除去する。
【００２１】
次いで、ゲート電極４ａ上を含む全面上に、絶縁膜をＣＶＤ法により形成し、この絶縁膜をエッチバックする。これによりゲート電極４ａの側壁には、サイドウォール５が形成される。次いで、ポリシリコン抵抗４ｂをフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜、サイドウォール５、ゲート電極４ａ、及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これにより素子領域１ａに位置するシリコン基板１には、トランジスタのソース及びドレインとなる不純物領域７が形成される。またゲート電極４ａにも不純物が導入され、ゲート電極４ａが低抵抗化する。このようにして素子領域１ａにはトランジスタが形成される。その後、フォトレジスト膜を除去する。
【００２２】
次いで、複数のポリシリコン抵抗４ｂそれぞれに不純物を導入し、ポリシリコン抵抗４ｂのシート抵抗を規定の値にする。本工程において、ゲート電極４ａ及び不純物領域７にも不純物が導入される。
【００２３】
次いで、ポリシリコン抵抗４ｂをマスク膜（例えば酸化シリコン膜：図示せず）で覆う。次いで、このマスク膜上、不純物領域７上、及びゲート電極４ａ上を含む全面上に、金属膜（例えばタングステン膜）を形成する。次いで、この金属膜、不純物領域７、及びゲート電極４ａを熱処理する。これにより、ゲート電極４ａの表層には金属シリサイド膜４ｃが形成され、不純物領域７の表層には金属シリサイド膜７ａが形成される。本工程において、ポリシリコン抵抗４ｂと金属膜の間にはマスク膜が位置しているため、ポリシリコン抵抗４ｂのいずれの部分にも金属シリサイド膜は形成されない。その後、シリサイド化していない金属膜、及びマスク膜を除去する。
【００２４】
次いで、図１（Ｃ）に示すように、トランジスタ、素子分離膜２、及び複数のポリシリコン抵抗４ｂ上に層間絶縁膜８を形成する。次いで、層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８には、複数の接続孔が形成される。次いで、複数の接続孔内及び層間絶縁膜８上に、タングステン膜をＣＶＤ法により形成し、層間絶縁膜８上に位置するタングステン膜をＣＭＰ法により除去する。これにより、層間絶縁膜８には、トランジスタ上（例えば不純物領域７上）に位置するタングステンプラグ９ａ、及びポリシリコン抵抗４ｂのそれぞれ上に位置するタングステンプラグ９ｂが埋め込まれる。タングステンプラグ９ｂは、複数のポリシリコン抵抗４ｂそれぞれの両端部上に形成されている。
【００２５】
次いで、タングステンプラグ９ａ，９ｂ上及び層間絶縁膜８上にＡｌ合金膜を形成する。次いで、このＡｌ合金膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜は選択的に除去され、タングステンプラグ９ａに接続するＡｌ合金配線１０ａ、及びタングステンプラグ９ｂを介して複数のポリシリコン抵抗４ｂを直列に接続するＡｌ合金配線１０ｂが形成される。
【００２６】
タングステンプラグと配線又はポリシリコン抵抗との接続部分の抵抗値は大きい。上記した実施形態によれば、ポリシリコン抵抗を複数の短いポリシリコン抵抗４ｂに分割し、複数のポリシリコン抵抗４ｂを、複数のタングステンプラグ９ｂ及び上層のＡｌ合金配線１０ｂを介して直列に接続して一つのポリシリコン抵抗素子としている。このため、ポリシリコン抵抗の占有面積を大きくしなくても、ポリシリコン抵抗素子の抵抗値を大きくすることができる。
【００２７】
例えばポリシリコン抵抗のシート抵抗が１０Ω／□であり、ポリシリコン抵抗とタングステンプラグの接続部分の抵抗値が２０Ωである場合を考える。図７に示した構造を有するポリシリコン抵抗の長さが５μｍの場合、ポリシリコン抵抗とタングステンプラグ９ｂの接続部分の抵抗値の合計値は、１０×５＋２０×２＝７０Ωになる。
【００２８】
これに対し、本実施形態で示したポリシリコン抵抗素子において、長さ１μｍのポリシリコン抵抗を３つ形成し、これらの相互間隔を１μｍにした場合、ポリシリコン抵抗素子の占有面積は従来のポリシリコン抵抗と同じになる。そしてこのポリシリコン抵抗素子の抵抗値は、１０×３＋２０×６＝１５０Ωになる。
【００２９】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。本実施形態に係る半導体装置の製造方法は、不純物領域７を形成するための不純物導入工程において、ポリシリコン抵抗４ｂを覆うフォトレジスト膜を形成せず、ポリシリコン抵抗４ｂへの不純物導入処理を、不純物領域７を形成するための処理と同一工程にする点を除いて、第１の実施形態と同様である。
【００３０】
本実施形態によれば、不純物領域７を形成するための不純物導入工程において、ポリシリコン抵抗４ｂを覆うフォトレジスト膜を形成する必要がなく、かつポリシリコン抵抗４ｂへの不純物導入処理を独立した工程で行う必要がないため、半導体装置の製造工程数を削減することができる。なお、ポリシリコン抵抗４ｂのシート抵抗値は低下するが、ポリシリコン抵抗４ｂ及びタングステンプラグ９ｂの数を増やすことにより、ポリシリコン抵抗素子全体としてみた場合に、占有面積を増やさずに抵抗値を維持することができる。
【００３１】
図２の各図は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、図２（Ｂ）に示すように、ポリシリコン抵抗４ｂの代わりに拡散抵抗である不純物領域７ｂが用いられる点を除いて、第１の実施形態とほぼ同様の構成である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００３２】
まず図２（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、素子領域１ａ、及び複数の不純物領域７ｂを相互に分離する。次いで、ゲート絶縁膜３、ゲート電極４ａ、低濃度不純物領域６、及びサイドウォール５を形成する。これらの形成工程は、ゲート電極４ａを形成するときにポリシリコン抵抗４ｂが形成されない点、及び低濃度不純物領域６を形成する工程において複数の素子領域１ｂがフォトレジスト膜（図示せず）で覆われる点を除いて、第１の実施形態と同様である。
【００３３】
次いで、複数の素子領域１ｂをフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜、ゲート電極４ａ、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これにより、不純物領域７が形成される。また、ゲート電極４ａにも不純物され、ゲート電極４ａが低抵抗化する。その後、フォトレジスト膜を除去する。
【００３４】
次いで、素子分離膜２をマスクとしてシリコン基板１に不純物を導入する。これにより、素子領域１ｂに位置するシリコン基板１には、必要なシート抵抗値を有する不純物領域７ｂが形成される。本工程において、ゲート電極４ａ及び不純物領域７にも不純物が導入される。
【００３５】
次いで、不純物領域７ｂをマスク膜（例えば酸化シリコン膜：図示せず）で覆う。次いで、このマスク膜上、不純物領域７上、及びゲート電極４ａ上を含む全面上に、金属膜（例えばタングステン膜）を形成する。次いで、この金属膜、不純物領域７、及びゲート電極４ａを熱処理する。これにより、金属シリサイド膜４ｃ，７ａが形成される。本工程において、不純物領域７ｂと金属膜の間にはマスク膜が位置しているため、不純物領域７ｂのいずれの部分にも金属シリサイド膜は形成されない。その後、シリサイド化していない金属膜、及びマスク膜を除去する。
【００３６】
次いで、図２（Ｂ）に示すように、層間絶縁膜８、タングステンプラグ９ａ，９ｂ、及びＡｌ合金配線１０ａ，１０ｂを形成する。これらの形成工程は第１の実施形態と同様である。本実施形態に置いて、タングステンプラグ９ｂは複数の不純物領域７ｂそれぞれの両端部上に位置しており、Ａｌ合金配線１０ｂは、タングステンプラグ９ｂを介して複数の不純物領域７ｂを直列に接続している。
以上、本実施形態によっても第１の実施形態と同様の効果を得ることができる。
【００３７】
次に、第４の実施形態に係る半導体装置の製造方法について説明する。本実施形態に係る半導体装置の製造方法は、不純物領域７を形成するための不純物導入工程において、第２素子領域１ｂを覆うフォトレジスト膜を形成せず、不純物領域７ｂを不純物領域７と同一工程で形成する点を除いて、第１の実施形態と同様である。
本実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００３８】
図３は、第５の実施形態に係る半導体装置を説明するための断面図である。本図に示す半導体装置は、第１の実施形態で示したポリシリコン抵抗４ｂと、第３の実施形態で示した不純物領域７ｂを、それぞれ少なくとも一つずつ有し、これらを直列に接続することにより一つの抵抗素子を構成している点を除いて、第１の実施形態によって製造される半導体装置と同様の構成である。以下、第１の実施形態又は第３の実施形態と同様の構成については、同一の符号を付して説明を省略する。
【００３９】
この半導体装置の製造方法は、素子分離膜を形成する工程において素子領域１ｂも他の領域から分離される点、低濃度不純物領域６を形成する工程及び不純物領域７を形成する工程それぞれにおいて、ポリシリコン抵抗４ｂだけではなく素子領域１ｂに位置するシリコン基板１もフォトレジスト膜で覆う点、ポリシリコン抵抗４ｂに不純物を導入する工程において素子領域１ｂに位置するシリコン基板１に不純物が導入されて不純物領域７ｂが形成される点、並びに、タングステンプラグ９ａ，９ｂを形成する工程において不純物領域７ｂの両端部上にもタングステンプラグ９ｂが形成される点を除いて、第１の実施形態に係る半導体装置の製造方法とほぼ同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４０】
なお、上記した第５の実施形態に係る半導体装置を製造する方法において、不純物領域７を形成するための不純物導入工程において、ポリシリコン抵抗４ｂ及び素子領域１ｂに位置するシリコン基板１を覆うフォトレジスト膜を形成せず、ポリシリコン抵抗４ｂへの不純物導入処理工程（不純物領域７ｂを形成する工程も兼ねている）を、不純物領域７を形成するための処理と同一工程にしてもよい。このようにすると、第２の実施形態と同様の効果を得ることができる。
【００４１】
図４は、第６の実施形態に係る半導体装置を説明するための断面図である。本図に示す半導体装置は、配線１０ｂのパターンを除いて、第１又は第２の実施形態によって製造される半導体装置と同様の構成である。すなわち本実施形態では、配線１０ｂのパターンを変更することにより、ポリシリコン抵抗素子を構成しているポリシリコン抵抗４ｂ及びタングステンプラグ９ｂの数を減らし、ポリシリコン抵抗素子の抵抗値を変えている。本実施形態に係る半導体装置の製造方法は、配線１０ａ，１０ｂを形成するためのレジストパターンを形成するときのレチクルを変更する点を除いて、第１又は第２の実施形態と同様である。
【００４２】
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、配線１０ａ，１０ｂを形成するためのレジストパターンを露光するときのレチクルを変更するのみで、ポリシリコン抵抗素子を構成しているポリシリコン抵抗４ｂ及びタングステンプラグ９ｂの数を減らし、ポリシリコン抵抗素子の抵抗値を変えることができる。従って、例えば少量多品種の半導体装置を製造する場合に、共通化できる製造工程の数を増やし、製造コストを削減することができる。
【００４３】
図５は、第７の実施形態に係る半導体装置を説明するための断面図である。本図に示す半導体装置は、配線１０ｂのパターンを除いて、第３又は第４の実施形態によって製造される半導体装置と同様の構成である。すなわち本実施形態では、配線１０ｂのパターンを変更することにより、抵抗素子を構成している不純物領域７ｂ及びこれに接続しているタングステンプラグ９ｂの数を減らし、抵抗素子の抵抗値を変えている。本実施形態に係る半導体装置の製造方法は、配線１０ａ，１０ｂを形成するためのレジストパターンを形成するときのレチクルを変更する点を除いて、第３又は第４の実施形態と同様である。
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。
【００４４】
図６は、第８の実施形態に係る半導体装置を説明するための断面図である。本図に示す半導体装置は、配線１０ｂのパターンを除いて、第５の実施形態によって製造される半導体装置と同様の構成である。すなわち本実施形態では、配線１０ｂのパターンを変更することにより、抵抗素子を構成している不純物領域７ｂ又はポリシリコン抵抗４ｂ並びにタングステンプラグ９ｂの数を減らし、抵抗素子の抵抗値を変えている。本実施形態に係る半導体装置の製造方法は、配線１０ａ，１０ｂを形成するためのレジストパターンを形成するときのレチクルを変更する点を除いて、第５の実施形態と同様である。
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。
【００４５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記した各実施形態において、ゲート電極４ａ及び不純物領域７の表層に金属シリサイド層を形成する工程を省略してもよい。
【図面の簡単な説明】
【００４６】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】各図は第３の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図３】第５の実施形態に係る半導体装置を説明するための断面図。
【図４】第６の実施形態に係る半導体装置を説明するための断面図。
【図５】第７の実施形態に係る半導体装置を説明するための断面図。
【図６】第８の実施形態に係る半導体装置を説明するための断面図。
【図７】各図は従来の半導体装置の製造方法を説明するための断面図。
【符号の説明】
【００４７】
１，１００…シリコン基板、１ａ，１ｂ…素子領域、２，１０２…素子分離膜、３，１０３…ゲート絶縁膜、４ａ，１０４ａ…ゲート電極、４ｂ，１０４ｂ…ポリシリコン抵抗、４ｃ，７ａ…金属シリサイド膜、５，１０５…サイドウォール、６，１０６…低濃度不純物領域、７，７ｂ，１０７…不純物領域、８…層間絶縁膜、９ａ，９ｂ…タングステンプラグ、１０ａ，１０ｂ…Ａｌ合金配線、１５０…フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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