(57)【要約】      （修正有）【課題】クランク型のマルチゲート構造を有する電界効果トランジスタ（ＦＥＴ）において、結晶方位によるリセス部の幅の変化がＦＥＴに与える影響を小さくして、ＦＥＴを均一に動作させ、耐圧の低下を抑制する方法を提供する。【解決手段】オーミック電極２間には、ゲートフィンガー４，５がクランク状に配置されている。また、オーミック電極２間には、リセス部を有するｎ型ＧａＡｓ層１があり、ゲートフィンガー４，５は、このリセス部に形成される。そして、ゲートフィンガー４，５間にあるｎ型ＧａＡｓ層１は、ゲート電極の入力端から終端まで連続して設けられている。【選択図】図１
2008177511.tif 000002
【特許請求の範囲】
【請求項１】
一組のオーミック電極間に複数のゲート電極がクランク状に配置されたマルチゲート構造を有する電界効果トランジスタにおいて、
前記オーミック電極間にはリセス部を有する半導体層があり、前記ゲート電極は前記リセス部に形成されていて、
前記半導体層の所定の結晶方位に対して垂直方位および水平方位のいずれか一方にある前記ゲート電極の周囲には、前記半導体層の非活性領域が形成されており、
前記ゲート電極間の半導体層の主表面には、前記半導体層の活性領域が前記ゲート電極の入力端から終端まで連続して設けられ、さらに、この連続する活性領域の表面には電位固定用電極が設けられていることを特徴とする電界効果トランジスタ。
【請求項２】
前記非活性領域は、前記垂直方位と前記水平方位のうちで前記リセス部の幅の狭い方の方位にあるゲート電極の周囲に形成されることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ゲート電極は、ゲートフィンガーと、該ゲートフィンガーとは異なる材料を含む配線とを有し、
前記ゲートフィンガーは、前記活性領域にあるゲート電極に用いられ、
前記配線は、前記非活性領域にあるゲート電極に用いられることを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項４】
2008177511.tif 000008
【請求項５】
一組のオーミック電極間に設けられた半導体層の上に複数のゲート電極がクランク状に配置されたマルチゲート構造を有する電界効果トランジスタにおいて、
前記ゲート電極間には、その入力端から終端に至るまで前記半導体層の活性領域が連続して設けられており、
前記クランク状のゲート電極における屈曲部の周囲には、前記半導体層の非活性領域が設けられていることを特徴とする電界効果トランジスタ。
【請求項６】
一組のオーミック電極間に設けられた半導体層の上に複数のゲート電極がクランク状に配置されたマルチゲート構造を有する電界効果トランジスタにおいて、
前記ゲート電極間には、その入力端から終端に至るまで半導体層の活性領域が連続して設けられており、
前記クランク状のゲート電極における屈曲部は、所定の曲率半径を有する円弧状であることを特徴とする電界効果トランジスタ。
【請求項７】
前記半導体層にはリセス部が設けられており、前記ゲート電極は前記リセス部に形成されていることを特徴とする請求項５または６に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタに関し、より詳しくは、クランク型のマルチゲート構造を有する電界効果トランジスタに関する。
【背景技術】
【０００２】
従来より、通信機器などにおける高周波信号の切り替えにスイッチ素子が使用されている。機器の小型化および高性能化を図るには、低電圧で動作し、且つ、高出力での伝送が可能なスイッチ素子が必要となる。しかし、複数の電界効果トランジスタ（Field Effect Transistor; 以下、ＦＥＴと称す。）を直列に接続してスイッチ素子を構成しようとすると、ＦＥＴの占める面積が大きくなり、スイッチ素子自体を小型化することが困難となる。
【０００３】
そこで、マルチゲート構造を有するスイッチ素子が提案されている。マルチゲート構造は、一組のオーミック電極間に複数のゲート電極が配置された構造であり、２個のゲート電極が並列されたダブルゲート構造が一般的である。また、マルチゲート構造におけるゲート電極の配置には複数の種類があるが、その中でもクランク型の配置はＦＥＴの占める面積を小さくする点で有効な配置である。
【０００４】
マルチゲート構造は、スイッチ素子の小型化という点では有利であるものの、ゲート間の電位を一定にすることができず、フローティング状態で電位が安定しない。このため、オフ時にオーミック電極間を完全なオフ状態にすることができないという問題があった。
【０００５】
この問題に対しては、ゲート間にあるｎ＋領域とオーミック電極とを、電位安定化用の抵抗で接続することが行われている（例えば、特許文献１参照。）。この構造によれば、ゲート間の電位がいずれか一方のオーミック電極と等しくなるので、電位を安定化させることができる。
【０００６】
【特許文献１】特開２００６−１６５２２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
2008177511.tif 000003
【０００８】
ところで、ＦＥＴでは、耐性の向上と高周波特性の改善のために、リセス構造が採用されている。リセス構造は、ゲート電極近傍におけるｎ型活性層の厚さを、オーミック電極下部における活性層の厚さより薄くした構造である。リセス構造によれば、ソース抵抗を低減し、且つ、ドレイン合金部への電界の集中を抑制することができる。
【０００９】
リセス構造は、ウェットエッチング法を用いて形成される。例えば、ｎ型半導体層としてｎ型ＧａＡｓ層を用い、この上にシリコン酸化膜を形成した後、フォトリソグラフィ法を用いてシリコン酸化膜に開口部を設ける。次いで、露出したｎ型ＧａＡｓ層に対し、シリコン酸化膜をマスクとしてウェットエッチングを施す。これにより、ｎ型ＧａＡｓ層にリセス部を形成することができる。次に、ゲート電極材料を蒸着した後、リフトオフ法を用いると、リセス部にゲート電極が形成される。
【００１０】
上記のウェットエッチングは等方性のエッチングであるので、ｎ型ＧａＡｓ層は、膜厚方向のみならず、これと垂直な方向にもエッチングされる。しかしながら、エッチングの速度は全方位で同じとならないので、水平方位と垂直方位とでは異なるエッチング量となる。尚、いずれの方位でエッチング量が大きくなるかは、用いるｎ型半導体層の結晶方位とエッチング液との組み合わせによって決まる。
【００１１】
このようにエッチング量に差が生じると、水平方位と垂直方位とで、リセス部の幅が異なる結果となる。このため、幅の狭い方位における耐圧が低下し、両方位について所望の耐圧を満足することが困難になる。
【００１２】
一方、垂直方位と水平方位とでリセス部の幅に大きな差がない場合であっても、クランク型の配置では、ゲート電極の屈曲部に電界が集中することによって、耐圧の低下が起こるという問題もあった。
【００１３】
本発明は、こうした問題点に鑑みてなされたものである。すなわち、本発明の目的は、クランク型のマルチゲート構造を有する電界効果トランジスタにおいて、結晶方位によるリセス部の幅の変化がＦＥＴに与える影響を小さくして、ＦＥＴを均一に動作させることにある。
【００１４】
また、本発明の目的は、クランク型のマルチゲート構造を有する電界効果トランジスタにおいて、耐圧の低下を抑制することにある。本発明の他の目的および利点は以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１５】
本発明の第１の態様は、一組のオーミック電極間に複数のゲート電極がクランク状に配置されたマルチゲート構造を有する電界効果トランジスタにおいて、
前記オーミック電極間にはリセス部を有する半導体層があり、前記ゲート電極は前記リセス部に形成されていて、
前記半導体層の所定の結晶方位に対して垂直方位および水平方位のいずれか一方にある前記ゲート電極の周囲には、前記半導体層の非活性領域が形成されており、
前記ゲート電極間の半導体層の主表面には、前記半導体層の活性領域が前記ゲート電極の入力端から終端まで連続して設けられ、さらに、この連続する活性領域の表面には電位固定用電極が設けられていることを特徴とするものである。
【００１６】
本発明の第２の態様は、一組のオーミック電極間に設けられた半導体層の上に複数のゲート電極がクランク状に配置されたマルチゲート構造を有する電界効果トランジスタにおいて、
前記ゲート電極間には、その入力端から終端に至るまで前記半導体層の活性領域が連続して設けられており、
前記クランク状のゲート電極における屈曲部の周囲には、前記半導体層の非活性領域が設けられていることを特徴とするものである。
【００１７】
本発明の第３の態様は、一組のオーミック電極間に設けられた半導体層の上に複数のゲート電極がクランク状に配置されたマルチゲート構造を有する電界効果トランジスタにおいて、
前記ゲート電極間には、その入力端から終端に至るまで半導体層の活性領域が連続して設けられており、
前記クランク状のゲート電極における屈曲部は、所定の曲率半径を有する円弧状であることを特徴とするものである。
【発明の効果】
【００１８】
本発明の第１の態様によれば、半導体層の所定の結晶方位に対して垂直方位および水平方位のいずれか一方にあるゲート電極の周囲に非活性領域が形成されているので、リセス部の幅が狭い方位のＦＥＴへの影響を低減することができる。また、ゲート電極間には、半導体層の活性領域がゲート電極の入力端から終端まで連続して設けられているので、この半導体層にバイアスを印加することにより、ゲート電極間の電位を等電位にすることができる。
【００１９】
本発明の第２の態様によれば、クランク状のゲート電極における屈曲部の周囲に非活性領域が形成されているので、屈曲部に電界が集中することによる耐圧の低下を抑制することができる。また、ゲート電極間には、半導体層の活性領域がゲート電極の入力端から終端まで連続して設けられているので、この半導体層にバイアスを印加することにより、ゲート電極間の電位を等電位にすることができる。
【００２０】
本発明の第３の態様によれば、クランク状のゲート電極における屈曲部が所定の曲率半径を有する円弧状であるので、屈曲部に電界が集中することによる耐圧の低下を抑制することができる。また、ゲート電極間には、半導体層の活性領域がゲート電極の入力端から終端まで連続して設けられているので、この半導体層にバイアスを印加することにより、ゲート電極間の電位を等電位にすることができる。
【発明を実施するための最良の形態】
【００２１】
実施の形態１．
図１は、本実施の形態にかかる電界効果トランジスタの平面図である。尚、本実施の形態の電界効果トランジスタは、ダブルゲート構造を有するものとするが、本発明はこれに限られるものではなく、クランク型のマルチゲート構造を有していればよい。
【００２２】
図１において、ｎ型ＧａＡｓ層１の上には、一組のオーミック電極２が設けられている。これらのオーミック電極は、一方がソース電極であり、他方がドレイン電極である。尚、ｎ型ＧａＡｓ層１におけるｎ型不純物としては、例えば、Ｓｉ（シリコン）を用いることができる。
【００２３】
オーミック電極２に挟まれたｎ型ＧａＡｓ層１には、２つのリセス部が設けられている（図２（ａ）および（ｂ）参照）。さらに、それぞれのリセス部には、ゲートフィンガー４，５が設けられている。すなわち、この電界効果トランジスタは、一組のオーミック電極間に２つのゲート電極が並列したダブルゲート構造を有している。そして、図１に示すように、ゲートフィンガー４，５は、いずれもクランク状に配置されている。
【００２４】
リセス部は、例えば、次のようにして形成される。まず、ｎ型ＧａＡｓ層１の上にシリコン酸化膜（図示せず）を形成した後、フォトリソグラフィ法を用いてシリコン酸化膜に開口部を設ける。次いで、露出したｎ型ＧａＡｓ層１に対し、シリコン酸化膜をマスクとしてウェットエッチングを施す。これにより、ｎ型ＧａＡｓ層１にリセス部を形成することができる。次に、ゲート電極材料を蒸着した後、リフトオフ法を用いると、リセス部にゲートフィンガー４，５が形成される。
【００２５】
図１において、ゲートフィンガー４，５の間にあるｎ型ＧａＡｓ層１には、ｎ型ＧａＡｓ層１の電位を固定するための電位固定用電極１０が設けられている。電位固定用電極１０は、メタル配線９とメタル抵抗３とを介して、オーミック電極２に接続されている。ここで、電位固定用電極１０は、オーミック性メタルを用いて形成される。また、メタル抵抗３は、数ｋΩ〜数十ｋΩの高抵抗であり、例えば、ＷＳｉＮなどから構成される。尚、本発明において、電位固定用電極を設けることには、活性領域と電源供給部の間を不純物拡散層で接続し、この不純物拡散層が抵抗体としても機能する場合も含むものとする。ここで、抵抗体は、本実施の形態ではメタル抵抗３に対応する。
【００２６】
オーミック電極２とｎ型ＧａＡｓ層１の外側には、ゲート入力端子６，７が設けられている。ゲート入力端子６，７には、ゲートフィンガー４，５がそれぞれ接続している。ゲート信号は、ゲート入力端子６，７からゲートフィンガー４，５に入力される。
【００２７】
2008177511.tif 000004
【００２８】
図２（ａ）は、図１のＡ−Ａ′線に沿う断面図であり、水平方位におけるゲートフィンガー４，５付近の断面を示したものである。また、図２（ｂ）は、図１のＢ−Ｂ′線に沿う断面図であり、垂直方位におけるゲートフィンガー４，５付近の断面を示したものである。これらの図に示すように、ｎ型ＧａＡｓ層１は、半絶縁性の基板１０２の上に形成されている。ｎ型ＧａＡｓ層１上でのリセス部１０１の幅、すなわち、ゲートフィンガー５からｎ型ＧａＡｓ層１までの距離Ｗ１，Ｗ２は、水平方位と垂直方位とで異なっており、Ｗ１＞Ｗ２である。ゲートフィンガー４についても同様である。尚、「リセス部の幅」とは、本来はリセス部の底面における幅を指す。リセス部の底面には、ゲートフィンガーが形成されるが、クランク状のゲートフィンガーの幅（いわゆる「ゲート長」に対応）は、結晶方位に関係なく一定と考えてよいので、「リセス部の幅」の結晶方位依存性を議論する場合、ゲートフィンガーの端部からリセス部底面の端部までの距離を「リセス部の幅」としても問題はない。図２（ａ）および（ｂ）では、この意味のリセス部の幅をＷ１およびＷ２で示している。
【００２９】
本実施の形態における特徴の１つは、垂直方位のゲートフィンガー部分に、絶縁体が注入された非活性領域を設ける点にある。すなわち、図１において、ｎ型ＧａＡｓ層１には、非活性領域８が形成されている。そして、非活性領域８は、垂直方位におけるゲートフィンガー４，５の周囲に設けられている。
【００３０】
本実施の形態において、ｎ型ＧａＡｓ層１の厚さは、例えば、数百ｎｍ〜１μｍとすることができる。ｎ型ＧａＡｓ層１に、ヘリウムイオンまたは水素イオンなどを数百ｎｍ〜数μｍの深さで注入すると、注入箇所におけるｎ型ＧａＡｓ層１の表面から底面、すなわち、基板１０２の表面までの全域が非活性領域８に変換される。
【００３１】
垂直方位のゲートフィンガー部分に非活性領域を設けると、この部分では、ＦＥＴとしての動作ができなくなる。一方、水平方位におけるゲートフィンガーの周囲は、活性領域となっている。このため、水平方位では、ＦＥＴとして動作することが可能である。つまり、この構造によれば、ＦＥＴとしての動作は水平方位に限られることになる。したがって、垂直方位でのリセス部の幅が狭いことによるＦＥＴへの影響は低減される。
【００３２】
本実施の形態における他の特徴は、ゲートフィンガー４，５の間にあるｎ型ＧａＡｓ層１が、ゲート電極の入力端から終端まで連続して設けられている点にある。したがって、ゲート電極の入力端から終端までの間にｎ型ＧａＡｓ層１が設けられていても、途中に非活性領域があることによって、活性領域であるｎ型ＧａＡｓ層１が不連続となった構造は排除される。但し、非活性領域が設けられていても、活性領域が繋がって形成されていればよい。本実施の形態の構造によれば、ゲートフィンガー４，５の間にあるｎ型ＧａＡｓ層１に設けられた電位固定用電極１０にバイアスを印加することにより、ゲート電極間の電位を等電位とすることが可能である。
【００３３】
以上述べたように、本実施の形態によれば、垂直方位のゲート電極部分に非活性領域を設け、ＦＥＴとしての動作が水平方位でのみ行われるようにしているので、垂直方位でのリセス部の幅が狭いことによるＦＥＴへの影響を低減することができる。また、ゲート電極間にある半導体層の活性領域が、ゲート電極の入力端から終端まで連続して設けられているので、この半導体層にバイアスを印加することにより、ゲート電極間の電位を等電位にすることができる。
【００３４】
尚、本実施の形態においては、垂直方位のゲート電極部分に非活性領域を設けたが、本発明はこれに限られるものではない。半導体層の結晶方位とエッチング液との組み合わせによっては、水平方位におけるリセス部の幅が垂直方位より狭くなることがある。この場合は、水平方位の電極部分に非活性領域を設けて、垂直方位でのみＦＥＴとして動作させるのがよい。
【００３５】
また、本実施の形態においては、ゲート長を垂直方位と水平方位で比較し、短い方の方位におけるリセス部の幅が狭くなるように、予めエッチング液を選択することもできる。そして、ゲート長が短い方位におけるゲート電極部分に非活性領域を設ければ、ＦＥＴとしての動作は、ゲート長が長い方位でのみ行われるので、ＦＥＴとして動作する部分を大きくとることができるようになる。
【００３６】
さらに、本実施の形態においては、ｎ型半導体層としてｎ型ＧａＡｓ層を用いたが、本発明はこれに限られるものではない。すなわち、本発明は、ｎ型ＧａＮ層などの他の化合物半導体層を用いることもできる。この場合においても、半導体層の所定の結晶方位に対し垂直方位および水平方位のいずれか一方にあるゲート電極の周囲に非活性領域を設けることにより、上記と同様の効果を得ることができる。
【００３７】
実施の形態２．
図３は、本実施の形態にかかる電界効果トランジスタの平面図である。尚、本実施の形態の電界効果トランジスタは、ダブルゲート構造を有するものとするが、本発明はこれに限られるものではなく、クランク型のマルチゲート構造を有していればよい。
【００３８】
図３において、ｎ型ＧａＡｓ層１１の上には、一組のオーミック電極１２が設けられている。これらのオーミック電極は、一方がソース電極であり、他方がドレイン電極である。尚、ｎ型ＧａＡｓ層１１におけるｎ型不純物としては、例えば、Ｓｉ（シリコン）を用いることができる。
【００３９】
2008177511.tif 000005
【００４０】
リセス部には、ゲートフィンガー１４，１５，１６，１７が設けられている。但し、これらのゲートフィンガーは、水平方位にのみ設けられている。そして、ゲートフィンガー１４と１５、ゲートフィンガー１６と１７は、それぞれ垂直方位に設けられたメタル配線１８，１９を介して接続している。
【００４１】
オーミック電極１２とｎ型ＧａＡｓ層１１の外側には、ゲート入力端子２０，２１が設けられている。ゲート入力端子２０，２１は、それぞれメタル配線２２，２３を介してゲートフィンガー１４，１６に接続している。ゲート信号は、ゲート入力端子２０からメタル配線２２を介してゲートフィンガー１４に入力された後、メタル配線１８を通ってゲートフィンガー１５、さらにはメタル配線２４へと送られる。同様に、ゲート入力端子２１からメタル配線２３を介してゲートフィンガー１６へ入力されたゲート信号も、メタル配線１９を通ってゲートフィンガー１７からメタル配線２５へと送られる。
【００４２】
本実施の形態のゲート電極は、水平方位に設けられたゲートフィンガーと、垂直方位に設けられたメタル配線とを有する。そして、２つのゲート電極が一組のオーミック電極間に並列した構造となっているので、本実施の形態の電界効果トランジスタも、実施の形態１と同様にダブルゲート構造を有している。また、ゲートフィンガーが水平方位に配され、メタル配線が垂直方位に配されることによって、図３に示すように、ゲート電極はクランク形状を有している。
【００４３】
メタル配線１８，１９，２２，２３，２４，２５と、ゲートフィンガー１４，１５，１６，１７とは、等電位を示すことのできる材料であれば、互いに異なる材料を用いて形成することができる。例えば、メタル配線１８，１９，２２，２３，２４，２５は、Ｔｉ（チタン）およびＡｕ（金）の積層構造からなるものとすることができる。また、ゲートフィンガー１４，１５，１６，１７は、ＴｉおよびＡｌ（アルミニウム）の積層構造、または、Ｔｉ、Ｐｔ（白金）およびＡｕの積層構造からなるものとすることができる。
【００４４】
本実施の形態においては、メタル配線１８，１９，２２，２３，２４，２５と、ゲートフィンガー１４，１５，１６，１７とは、それぞれ別の工程で形成することが好ましい。例えば、リセス部にゲートフィンガーを構成する材料を蒸着した後、リフトオフ法を用いて、リセス部にゲートフィンガーを形成する。その後、垂直方位にメタル配線を形成する。この方法によれば、次のような効果が得られる。
【００４５】
ゲート電極を１回の工程で形成しようとすると、ウェットエッチングによって、微小な箇所に微細なクランク形状のパターンを形成することが必要となる。しかし、この場合、エッチング液が微細な部分に行き渡らず、パターン不良が発生することが考えられる。しかし、リフトオフ法によって水平方位にのみゲートフィンガーを形成するのであれば、エッチング液が行き渡らない部分が発生するのを防ぐことが可能である。そして、ゲートフィンガーを形成した後に、垂直方位にメタル配線を形成すれば、良好なパターンを有するゲート電極を形成することができる。
【００４６】
本実施の形態においても、実施の形態１と同様に、垂直方位のゲート電極部分に、絶縁体が注入された非活性領域を設けている。但し、本実施の形態では、図３に示すように、ｎ型ＧａＡｓ層１１で、垂直方位におけるメタル配線１８，１９，２２，２３，２４，２５の周囲に非活性領域２６を設けている。尚、非活性領域２６は、例えば、ＧａＡｓ層にヘリウムイオンまたは水素イオンを注入することにより形成することができる。
【００４７】
垂直方位のゲート電極部分に非活性領域を設けると、この部分では、ＦＥＴとしての動作ができなくなる。したがって、垂直方位におけるゲート電極部分は、ゲートフィンガーである必要はなく導電体であればよい。本実施の形態において、垂直方位のゲート電極部分にメタル配線を使用しているのは、この理由によるものである。
【００４８】
一方、水平方位におけるゲートフィンガーの周囲は、活性領域となっている。したがって、水平方位では、ＦＥＴとして動作することが可能である。つまり、本実施の形態の構造によっても、ＦＥＴとしての動作は水平方位に限られることになるので、垂直方位でのリセス部の幅が狭いことによるＦＥＴへの影響は低減される。
【００４９】
図３において、ゲートフィンガー１４，１５，１６，１７の間にあるｎ型ＧａＡｓ層１１は、ゲート電極の入力端から終端まで連続して設けられている。すなわち、ゲート電極の入力端から終端まで、ｎ型ＧａＡｓ層１１が繋がって設けられており、この間に非活性領域が設けられることによって、活性領域であるｎ型ＧａＡｓ層１１が完全に分断されたりはしていない。したがって、ゲートフィンガー１４，１５，１６，１７の間にあるｎ型ＧａＡｓ層１１に電極パッドを設けてバイアスを印加すれば、ゲート電極間の電位を等電位とすることが可能である。
【００５０】
図３では、ゲートフィンガー１５，１７の間にあるｎ型ＧａＡｓ層１１に、ｎ型ＧａＡｓ１１層の電位を固定するための電位固定用電極２８が設けられている。電位固定用電極２８は、メタル配線２７とメタル抵抗１３とを介して、オーミック電極１２に接続されている。ここで、電位固定用電極２８は、オーミック性メタルを用いて形成される。また、メタル抵抗１３は、数ｋΩ〜数十ｋΩの高抵抗であり、例えば、ＷＳｉＮなどから構成される。
【００５１】
尚、本実施の形態においては、垂直方位のゲート電極部分に非活性領域を設けたが、本発明はこれに限られるものではない。半導体層の結晶方位とエッチング液との組み合わせによっては、水平方位におけるリセス部の幅が垂直方位より狭くなることがある。この場合は、水平方位の電極部分に非活性領域を設けて、垂直方位でのみＦＥＴとして動作させるのがよい。
【００５２】
また、本実施の形態においては、ゲート長を垂直方位と水平方位で比較し、短い方の方位におけるリセス部の幅が狭くなるように、予めエッチング液を選択することもできる。そして、ゲート長が短い方位におけるゲート電極部分に非活性領域を設ければ、ＦＥＴとしての動作は、ゲート長が長い方位でのみ行われるので、ＦＥＴとして動作する部分を大きくとることができるようになる。
【００５３】
以上述べたように、本実施の形態においては、垂直方位または水平方位のゲート電極部分に非活性領域を設け、ＦＥＴとしての動作が一方の方位でのみ行われるようにしている。したがって、ウェットエッチングでリセス部の幅が狭く形成された方位の影響を低減して、ＦＥＴを動作させることが可能となる。また、ゲート電極間にある半導体層の活性領域は、ゲート電極の入力端から終端まで連続して設けられているので、この半導体層にバイアスを印加することにより、ゲート電極間の電位を等電位にすることができる。さらに、ゲートフィンガーとメタル配線に分けてゲート電極を形成することにより、良好なクランク状のパターンを有するゲート電極を形成することができる。
【００５４】
尚、本実施の形態においては、ｎ型半導体層としてｎ型ＧａＡｓ層を用いたが、本発明はこれに限られるものではない。すなわち、本発明は、ｎ型ＧａＮ層などの他の化合物半導体層を用いることもできる。この場合においても、半導体層の所定の結晶方位に対し垂直方位および水平方位のいずれか一方にあるゲート電極の周囲に非活性領域を設け、非活性領域にあるゲート電極にメタル配線を用いることにより、上記と同様の効果を得ることができる。
【００５５】
実施の形態３．
図４は、本実施の形態にかかる電界効果トランジスタの平面図である。尚、本実施の形態の電界効果トランジスタは、ダブルゲート構造を有するものとするが、本発明はこれに限られるものではなく、クランク型のマルチゲート構造を有していればよい。
【００５６】
図４において、ｎ型ＧａＡｓ層３１の上には、一組のオーミック電極３２が設けられている。これらのオーミック電極は、一方がソース電極であり、他方がドレイン電極である。尚、ｎ型ＧａＡｓ層３１におけるｎ型不純物としては、例えば、Ｓｉ（シリコン）を用いることができる。
【００５７】
オーミック電極３２に挟まれたｎ型ＧａＡｓ層３１には、２つのリセス部（図２（ａ）および（ｂ）参照）が設けられており、さらに、それぞれのリセス部には、ゲートフィンガー３４，３５が設けられている。すなわち、この電界効果トランジスタは、一組のオーミック電極間に２つのゲート電極が並列したダブルゲート構造を有している。そして、図４に示すように、ゲートフィンガー３４，３５は、いずれもクランク状に配置されている。
【００５８】
2008177511.tif 000006
【００５９】
オーミック電極３２とｎ型ＧａＡｓ層３１の外側には、ゲート入力端子３６，３７が設けられている。そして、ゲート入力端子３６，３７には、ゲートフィンガー３４，３５がそれぞれ接続している。ゲート信号は、ゲート入力端子３６，３７からゲートフィンガー３４，３５に入力される。
【００６０】
本実施の形態は、ゲート電極の屈曲部に、絶縁体が注入された非活性領域を設けることを特徴としている。すなわち、図４において、ｎ型ＧａＡｓ層３１には、非活性領域３８が形成されている。そして、非活性領域３８は、ゲートフィンガー３４の屈曲部３９〜４２と、ゲートフィンガー３５の屈曲部４３〜４６の周囲とに設けられている。尚、非活性領域３８は、例えば、ＧａＡｓ層にヘリウムイオンまたは水素イオンを注入することにより形成することができる。
【００６１】
本実施の形態では、屈曲部以外のゲートフィンガーの周囲は活性領域となっている。したがって、垂直方位および水平方位のいずれの方位においてもＦＥＴとしての動作が行われる。但し、屈曲部の周囲は非活性領域となっているので、この部分ではＦＥＴとして動作しない。つまり、本実施の形態の構造によれば、電界が集中しやすい屈曲部以外でＦＥＴとしての動作が行われるので、電界集中による耐圧の低下を抑制することができる。尚、上述した通り、方位によるリセス部の幅に大きな差はなく、これに起因したＦＥＴの特性低下は考慮しなくてよいものとする。
【００６２】
図４において、ゲートフィンガー３４，３５の間にあるｎ型ＧａＡｓ層３１は、ゲート電極の入力端から終端まで連続して設けられている。すなわち、ゲート電極の入力端から終端まで、ｎ型ＧａＡｓ層３１が繋がって設けられており、この間に非活性領域が設けられることによって、活性領域であるｎ型ＧａＡｓ層３１が完全に分断されたりはしていない。したがって、ゲートフィンガー３４，３５の間にあるｎ型ＧａＡｓ層３１に電極パッドを設けてバイアスを印加すれば、ゲート電極間の電位を等電位とすることが可能である。
【００６３】
図４では、ゲートフィンガー３４，３５の間にあるｎ型ＧａＡｓ層３１に、ｎ型ＧａＡｓ層３１の電位を固定するための電位固定用電極４８が設けられている。そして、電位固定用電極４８は、メタル配線４７とメタル抵抗３３とを介して、オーミック電極３２に接続されている。ここで、電位固定用電極４８は、オーミック性メタルを用いて形成される。また、メタル抵抗３３は、数ｋΩ〜数十ｋΩの高抵抗であり、例えば、ＷＳｉＮなどから構成される。
【００６４】
以上述べたように、本実施の形態によれば、ゲート電極の屈曲部に非活性領域を設けているので、屈曲部に電界が集中することによる耐圧の低下を抑制することができる。また、ゲート電極間にある半導体層の活性領域は、ゲート電極の入力端から終端まで連続して設けられているので、この半導体層にバイアスを印加することにより、ゲート電極間の電位を等電位にすることができる。
【００６５】
尚、本実施の形態においては、ゲート電極を図４に示す形状のクランク型に配置したが、本発明はこれに限られるものではない。ゲート電極が屈曲部を有する形状であれば、本発明を適用することが可能である。
【００６６】
例えば、図４では、ゲート電極が四角形の三辺を形成するようにして配置されている。この場合、四角形の４つの頂点にあたる箇所が屈曲部に対応する。これに対し、ゲート電極が、四角形に代えて三角形の二辺を形成するようにして配置されていてもよい。この場合もクランク型のダブルゲート構造であり、三角形の３つの頂点にあたる箇所が屈曲部に対応する。すなわち、この箇所に電界が集中しやすいので、周囲に非活性領域を設けることにより、上記と同様の効果を得ることができる。
【００６７】
また、本実施の形態においては、ｎ型半導体層としてｎ型ＧａＡｓ層を用いたが、本発明はこれに限られるものではない。すなわち、本発明は、ｎ型ＧａＮ層などの他の化合物半導体層を用いることもできる。
【００６８】
さらに、本実施の形態は、リセス部のないＦＥＴに適用することも可能である。すなわち、リセス部のないＦＥＴに対して、クランク状のゲート電極における屈曲部の周囲に非活性領域を形成することにより、リセス部のある場合と同様に、屈曲部での電界の集中を解消または緩和して、ＦＥＴの耐圧や信頼性を向上させることができる。
【００６９】
実施の形態４．
図５は、本実施の形態にかかる電界効果トランジスタの平面図である。尚、本実施の形態の電界効果トランジスタは、ダブルゲート構造を有するものとするが、本発明はこれに限られるものではなく、クランク型のマルチゲート構造を有していればよい。
【００７０】
図５において、ｎ型ＧａＡｓ層５１の上には、一組のオーミック電極５２が設けられている。これらのオーミック電極は、一方がソース電極であり、他方がドレイン電極である。尚、ｎ型ＧａＡｓ層５１におけるｎ型不純物としては、例えば、Ｓｉ（シリコン）を用いることができる。
【００７１】
オーミック電極５２に挟まれたｎ型ＧａＡｓ層５１には、２つのリセス部（図２（ａ）および（ｂ）参照）が設けられており、さらに、それぞれのリセス部には、ゲートフィンガー５４，５５が設けられている。すなわち、この電界効果トランジスタは、一組のオーミック電極間に２つのゲート電極が並列したダブルゲート構造を有している。そして、図４に示すように、ゲートフィンガー５４，５５は、いずれもクランク状に配置されている。
【００７２】
2008177511.tif 000007
【００７３】
オーミック電極５２とｎ型ＧａＡｓ層５１の外側には、ゲート入力端子５６，５７が設けられている。そして、ゲート入力端子５６，５７には、ゲートフィンガー５４，５５がそれぞれ接続している。ゲート信号は、ゲート入力端子５６，５７からゲートフィンガー５４，５５に入力される。
【００７４】
本実施の形態は、ゲートフィンガー５４の屈曲部５８〜６１と、ゲートフィンガー５５の屈曲部６２〜６５の形状が、それぞれ所定の曲率半径を有する円弧状であることを特徴としている。すなわち、従来のゲートフィンガーは、直角に屈曲した形状であり、この部分に電界が集中することによって、耐圧が低下するなどの問題が生じていたのに対し、屈曲部を円弧状に形成することにより、電界の集中を緩和して、耐圧の低下を抑制できるようにしたものである。
【００７５】
曲率半径が小さすぎると、屈曲部の曲がり具合がきつくなり、電界の集中を緩和する効果が小さくなる。それ故、曲率半径は大きい方が好ましいと言えるが、大きくなり過ぎると、ゲート電極を設ける領域が大きくなって、チップサイズが大型化する。したがって、両者を比較考量して適当な曲率半径とするのがよい。
【００７６】
本実施の形態では、ゲートフィンガーの周囲は全て活性領域となっている。したがって、垂直方位および水平方位のいずれの方位においてもＦＥＴとしての動作が行われる。但し、上述した通り、方位によるリセス部の幅に大きな差はなく、これに起因したＦＥＴの特性低下は考慮しなくてよいものとする。
【００７７】
図５において、ゲートフィンガー５４，５５の間にあるｎ型ＧａＡｓ層５１は、ゲート電極の入力端から終端まで連続して設けられている。すなわち、ゲート電極の入力端から終端まで、ｎ型ＧａＡｓ層５１が繋がって設けられており、この間に非活性領域が設けられることによって、活性領域であるｎ型ＧａＡｓ層５１が完全に分断されたりはしていない。したがって、ゲートフィンガー５４，５５の間にあるｎ型ＧａＡｓ層５１に電極パッドを設けてバイアスを印加すれば、ゲート電極間の電位を等電位とすることが可能である。
【００７８】
図５では、ゲートフィンガー５４，５５の間にあるｎ型ＧａＡｓ層５１に、ｎ型ＧａＡｓ層５１の電位を固定するための電位固定用電極６７が設けられている。そして、電位固定用電極６７は、メタル配線６６とメタル抵抗５３とを介して、オーミック電極５２に接続されている。ここで、電位固定用電極６７は、オーミック性メタルを用いて形成される。また、メタル抵抗５３は、数ｋΩ〜数十ｋΩの高抵抗であり、例えば、ＷＳｉＮなどから構成される。
【００７９】
以上述べたように、本実施の形態によれば、ゲート電極の屈曲部が所定の曲率半径を有する円弧状であるので、屈曲部に電界が集中することによる耐圧の低下を抑制することができる。また、ゲート電極間にある半導体層の活性領域は、ゲート電極の入力端から終端まで連続して設けられているので、この半導体層にバイアスを印加することにより、ゲート電極間の電位を等電位にすることができる。
【００８０】
尚、本実施の形態においては、ｎ型半導体層としてｎ型ＧａＡｓ層を用いたが、本発明はこれに限られるものではない。すなわち、本発明は、ｎ型ＧａＮ層などの他の化合物半導体層を用いることもできる。
【００８１】
また、本実施の形態は、リセス部のないＦＥＴに適用することも可能である。すなわち、リセス部のないＦＥＴに対して、クランク状のゲート電極における屈曲部を、所定の曲率半径を有する円弧状とすることにより、リセス部のある場合と同様に、屈曲部での電界の集中を解消または緩和して、ＦＥＴの耐圧や信頼性を向上させることができる。
【００８２】
本発明は、上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００８３】
【図１】実施の形態１にかかる電界効果トランジスタの平面図である。
【図２】（ａ）は、図１のＡ−Ａ′線に沿う断面図であり、（ｂ）は、図１のＢ−Ｂ′線に沿う断面図である。
【図３】実施の形態２にかかる電界効果トランジスタの平面図である。
【図４】実施の形態３にかかる電界効果トランジスタの平面図である。
【図５】実施の形態４にかかる電界効果トランジスタの平面図である。
【符号の説明】
【００８４】
１，１１，３１，５１  ｎ型ＧａＡｓ層
２，１２，３２，５２  オーミック電極
４，５，１４〜１７，３４，３５，５４，５５  ゲートフィンガー
６，７，２０，２１，３６，３７，５６，５７  ゲート入力端子
８，２６，３８  非活性領域
９，１８，１９，２２〜２５，２７，４７，６６  メタル配線
３９〜４６，５８〜６５  屈曲部
３，１３，３３，５３  メタル抵抗
１０，２８，４８，６７  電位固定用電極
１０１  リセス部
１０２  基板
【図１】
2008177511.tif 000009
【図２】
2008177511.tif 000010
【図３】
2008177511.tif 000011
【図４】
2008177511.tif 000012
【図５】
2008177511.tif 000013