(57)【要約】【課題】  ＰチャネルパワーＭＯＳＦＥＴとショットキーバリアダイオードとが同一半導体基板に形成された半導体装置を実現する。【解決手段】  縦型ＰチャネルパワーＭＯＳＦＥＴに隣接し、絶縁層により区画された領域にＮ−シリコン領域２１と、Ｎ−シリコン領域２１とショットキー接続されるショットキー電極２３と、Ｎ−シリコン領域２１の表層部に形成されたＮ＋シリコン領域２２と、Ｎ＋シリコン領域２２と電気的に接続されたダイオード電極２４と、を有するショットキーバリアダイオード２０を形成する。ショットキー電極２４は、Ｎ−シリコン領域２１とショットキー接続するため、半導体プロセスと整合性のある電極材料を用いることができるので、縦型ＰチャネルパワーＭＯＳＦＥＴ１０と同一半導体基板１１上にショットキーバリアダイオード２０を形成することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
高濃度のＰ型シリコンからなるＰ＋型シリコン基板上に、前記Ｐ＋型シリコンより低濃度なＰ−型シリコン層を形成してなる半導体基板に、縦型ＰチャネルパワーＭＯＳＦＥＴを備えた半導体装置であって、
前記縦型ＰチャネルパワーＭＯＳＦＥＴに隣接し、絶縁膜により区画された領域に低濃度のＮ型シリコンにより形成されたＮ−シリコン領域と、
前記Ｎ−シリコン領域とショットキー接続されるとともに前記縦型ＰチャネルパワーＭＯＳＦＥＴのドレイン電極と電気的に接続されているショットキー電極と、
前記Ｎ−シリコン領域の表層部に前記Ｎ−シリコン領域より高濃度に形成されたＮ＋シリコン領域と、
前記Ｎ＋シリコン領域と電気的に接続された電極配線と、を有するショットキーバリアダイオードを備え、
前記ショットキーバリアダイオードは、前記縦型ＰチャネルパワーＭＯＳＦＥＴのソースードレイン間に前記縦型ＰチャネルパワーＭＯＳＦＥＴと並列に接続されていることを特徴とする半導体装置。
【請求項２】
前記Ｎ−シリコン領域は前記半導体基板を貫通して形成されており、前記Ｐ−型シリコン層側の表層部に前記Ｎ＋シリコン領域が形成されるとともに前記Ｐ＋型シリコン基板側の表面に前記ショットキー電極が形成されており、
前記ドレイン電極が前記縦型ＰチャネルパワーＭＯＳＦＥＴ側から前記ショットキー電極を覆って延設されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｐ＋型シリコン基板は、１×１０１９ｃｍ−２以上の不純物濃度を有しており、前記ショットキー電極は、前記Ｐ＋型シリコン基板のうち、前記縦型ＰチャネルパワーＭＯＳＦＥＴが形成されている領域を覆って延設されており、前記ショットキー電極を覆って前記ドレイン電極が設けられていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記Ｎ−シリコン領域は前記半導体基板の前記Ｐ−型シリコン層の表層部から形成されており、当該Ｎ−シリコン領域の表層部に、前記Ｎ＋シリコン領域と前記ショットキー電極とが離間して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ショットキー電極は、前記Ｎ−シリコン領域に設けられたトレンチを覆って形成されることを特徴とする請求項１ないし請求項４のいずれか１つに記載の半導体装置。
【請求項６】
前記ショットキー電極は、ＴｉＷ、Ｎｉ、Ｔｉ、Ｍｏ、Ｃｒ、Ｈｆ、Ｔａ、Ｗ、Ｗシリサイド、Ｐｔ、Ｐｔシリサイドのうちのいずれか１つから形成されることを特徴とする請求項１ないし請求項５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ショットキーバリアダイオードを備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、パワー素子の一種であるパワーＭＯＳＦＥＴは、バイポーラトランジスタなどの他のパワー素子に比べてスイッチング速度が速いため、ＤＣーＤＣコンバータのスイッチング等に用いられている。
パワーＭＯＳＦＥＴをスイッチングに用いてＯＮ／ＯＦＦ動作させる場合には、パワーＭＯＳＦＥＴをＯＦＦにする配線や負荷のインダクタンス成分により回路に逆電流が流れる。逆電流が流れている状態では、パワーＭＯＳＦＥＴのゲートをＯＮにしても、パワーＭＯＳＦＥＴがＯＮ動作しないため、スイッチング速度を向上させることができないという問題があった。
この対策として、例えば特許文献１には、ＮチャネルパワーＭＯＳＦＥＴにおいて、Ｎ型シリコンとショットキー接続を形成可能で、半導体プロセスと整合性のある金属により同一基板に形成されたショットキーバリアダイオードを用いて、ドレイン電位を速やかにソース電位に落とすことにより、回路全体のスイッチング速度を向上させる技術が開示されている。
【特許文献１】特開平９ー５５５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、ＰチャネルパワーＭＯＳＦＥＴの場合、Ｐ型シリコンとショットキー接続を形成可能な金属は、バナジウムのような半導体プロセスと整合性のない金属であるため、同一基板上にショットキーバリアダイオードを形成することができなかった。そのため、ＰチャネルパワーＭＯＳＦＥＴにショットキーバリアダイオードを設けるためには、外付けで接続する必要があるため、半導体装置の小型化が阻害されるとともに、製造工程が煩雑になるという問題があった。
【０００４】
そこで、本発明は、ＰチャネルパワーＭＯＳＦＥＴとショットキーバリアダイオードとが同一半導体基板に形成された半導体装置を実現することを目的とする。
【課題を解決するための手段】
【０００５】
この発明は、上記目的を達成するため、請求項１に記載の発明では、高濃度のＰ型シリコンからなるＰ＋型シリコン基板上に、前記Ｐ＋型シリコンより低濃度なＰ−型シリコン層を形成してなる半導体基板に、縦型ＰチャネルパワーＭＯＳＦＥＴを備えた半導体装置であって、前記縦型ＰチャネルパワーＭＯＳＦＥＴに隣接し、絶縁膜により区画された領域に低濃度のＮ型シリコンにより形成されたＮ−シリコン領域と、前記Ｎ−シリコン領域とショットキー接続されるとともに前記縦型ＰチャネルパワーＭＯＳＦＥＴのドレイン電極と電気的に接続されているショットキー電極と、前記Ｎ−シリコン領域の表層部に前記Ｎ−シリコン領域より高濃度に形成されたＮ＋シリコン領域と、前記Ｎ＋シリコン領域と電気的に接続された電極配線と、を有するショットキーバリアダイオードを備え、前記ショットキーバリアダイオードは、前記縦型ＰチャネルパワーＭＯＳＦＥＴのソースードレイン間に前記縦型ＰチャネルパワーＭＯＳＦＥＴと並列に接続されている、という技術的手段を用いる。
【０００６】
請求項１に記載の発明によれば、半導体基板に、縦型ＰチャネルパワーＭＯＳＦＥＴに隣接し、絶縁膜により区画された領域に低濃度のＮ型シリコンにより形成されたＮ−シリコン領域と、Ｎ−シリコン領域とショットキー接続されるとともに縦型ＰチャネルパワーＭＯＳＦＥＴのドレイン電極と電気的に接続されているショットキー電極と、Ｎ−シリコン領域の表層部にＮ−シリコン領域より高濃度に形成されたＮ＋シリコン領域と、Ｎ＋シリコン領域と電気的に接続された電極配線と、を有するショットキーバリアダイオードを形成することができる。
ショットキー電極は、Ｎ−シリコン領域とショットキー接続するため、電極材料として半導体プロセスと整合性のある電極材料を用いることができるので、縦型ＰチャネルパワーＭＯＳＦＥＴと同一半導体基板上にショットキーバリアダイオードを形成することができる。
これにより、半導体装置を小型化することができるとともに、製造工程を簡素化することができる。
【０００７】
請求項２に記載の発明では、請求項１に記載の半導体装置において、前記Ｎ−シリコン領域は前記半導体基板を貫通して形成されており、前記Ｐ−型シリコン層側の表層部に前記Ｎ＋シリコン領域が形成されるとともに前記Ｐ＋型シリコン基板側の表面に前記ショットキー電極が形成されており、前記ドレイン電極が前記縦型ＰチャネルパワーＭＯＳＦＥＴ側から前記ショットキー電極を覆って延設されている、という技術的手段を用いる。
【０００８】
請求項２に記載の発明によれば、Ｎ−シリコン領域は半導体基板を貫通して形成されており、Ｎ＋シリコン領域とショットキー電極とが異なる面に形成されているため、Ｎ−シリコン領域を形成する面積を小さくすることができるので、半導体装置を小型化することができる。また、縦型ＰチャネルパワーＭＯＳＦＥＴのＰ＋型シリコン基板とショットキー電極とを覆ってドレイン電極を形成するという簡単な工程により、ドレイン電極を縦型ＰチャネルパワーＭＯＳＦＥＴ側からショットキー電極を覆って延設して、ショットキー電極をドレイン電極と電気的に接続することができる。
【０００９】
請求項３に記載の発明では、請求項２に記載の半導体装置において、前記Ｐ＋型シリコン基板は、１×１０１９ｃｍ−２以上の不純物濃度を有しており、前記ショットキー電極は、前記Ｐ＋型シリコン基板のうち、前記縦型ＰチャネルパワーＭＯＳＦＥＴが形成されている領域を覆って延設されており、前記ショットキー電極を覆って前記ドレイン電極が設けられている、という技術的手段を用いる。
【００１０】
請求項３に記載の発明によれば、Ｐ＋型シリコン基板は、１×１０１９ｃｍ−２以上の不純物濃度を有しているため、ショットキー電極とオーミック接続することができる。これにより、Ｐ＋型シリコン基板のうち、縦型ＰチャネルパワーＭＯＳＦＥＴが形成されている領域を覆って形成されたショットキー電極を除去する工程が不要となるので、製造工程を簡素化することができる。
【００１１】
請求項４に記載の発明では、請求項１に記載の半導体装置において、前記Ｎ−シリコン領域は前記半導体基板の前記Ｐ−型シリコン層の表層部から形成されており、当該Ｎ−シリコン領域の表層部に、前記Ｎ＋シリコン領域と前記ショットキー電極とが離間して形成されている、という技術的手段を用いる。
【００１２】
請求項４に記載の発明によれば、Ｎ−シリコン領域は半導体基板のＰ−型シリコン層の表層部から形成されており、Ｎ＋シリコン領域とショットキー電極とは、Ｎ−シリコン領域の表層部に形成されているため、半導体基板の下面側（Ｐ＋型シリコン基板）側の工程を少なくすることができるので、製造工程を簡素化することができる。
【００１３】
請求項５に記載の発明では、請求項１ないし請求項４のいずれか１つに記載の半導体装置において、前記ショットキー電極は、前記Ｎ−シリコン領域に設けられたトレンチを覆って形成される、という技術的手段を用いる。
【００１４】
請求項５に記載の発明によれば、ショットキー電極は、Ｎ−シリコン領域に設けられたトレンチを覆って形成されているため、ショットキー電極の面積を増大させることができるので、ショットキーバリアダイオードに、より大きな電流を流すことができる。
【００１５】
請求項６に記載の発明では、請求項１ないし請求項５のいずれか１つに記載の半導体装置において、前記ショットキー電極は、ＴｉＷ、Ｎｉ、Ｔｉ、Ｍｏ、Ｃｒ、Ｈｆ、Ｔａ、Ｗ、Ｗシリサイド、Ｐｔ、Ｐｔシリサイドのうちのいずれか１つから形成される、という技術的手段を用いる。
【００１６】
請求項６に記載の発明のように、ショットキー電極は、ＴｉＷ、Ｎｉ、Ｔｉ、Ｍｏ、Ｃｒ、Ｈｆ、Ｔａ、Ｗ、Ｗシリサイド、Ｐｔ、Ｐｔシリサイドのように、半導体プロセスと整合性のある電極材料により形成することができる。
【発明を実施するための最良の形態】
【００１７】
［第１実施形態］
この発明に係る半導体装置の第１実施形態について、図を参照して説明する。本実施形態では、縦型ＰチャネルパワーＭＯＳＦＥＴとして、トレンチゲート型の縦型ＰチャネルパワーＭＯＳＦＥＴを例に説明する。
図１は、第１実施形態の半導体装置の説明図である。図１（Ａ）は断面説明図であり、図１（Ｂ）は、等価回路図である。図２及び図３は、第１実施形態の半導体装置の製造工程を示す断面説明図である。図４及び図５は、第１実施形態の半導体装置の変更例の断面説明図である。
なお、各図では、説明のために一部を拡大して誇張して示している。
【００１８】
図１（Ａ）に示すように、半導体装置１は、半導体基板１１に縦型ＰチャネルパワーＭＯＳＦＥＴ１０とショットキーバリアダイオード２０とがＮ＋シリコン層３１及びＰ＋シリコン層３２を介して隣接して設けられている。半導体基板１１は、Ｐ＋型シリコン基板１２上にＰ−型シリコンからなるＰ−型ドリフト層１３がエピタキシャル成長されたシリコンエピタキシャルウェハである。
【００１９】
縦型ＰチャネルパワーＭＯＳＦＥＴ１０において、Ｐ−型ドリフト層１３の表層部には、Ｎ型ベース領域１４が形成されている。Ｎ型ベース領域１４の表層部には、Ｐ＋ソース領域１５が形成されている。半導体基板１１の上面からは、Ｎ型ベース領域１４及びＰ−型ドリフト層１３を貫通し、Ｐ−型ドリフト層１３に達するトレンチ１６が形成されている。トレンチ１６の内側壁及びＰ＋ソース領域１５の表面の一部にゲート酸化膜１７が形成されている。トレンチ１６の内部には、ゲート電極１８が埋込形成されている。
【００２０】
半導体基板１１の上面には、Ｎ型ベース領域１４とＰ＋ソース領域１５とに接続されたソース電極１９が形成されている。また、半導体基板１１の下面を覆って、例えば、Ｔｉ／Ｎｉ／Ａｕが積層形成されたドレイン電極３０が形成されている。
【００２１】
ショットキーバリアダイオード２０は、Ｎ−シリコン領域２１、Ｎ＋シリコン領域２２、ショットキー電極２３、ダイオード電極２４及びドレイン電極３０より構成され、縦型ＰチャネルパワーＭＯＳＦＥＴ１０に隣接して、Ｎ＋シリコン層３１及びＰ＋シリコン層３２のＰＮ接合により縦型ＰチャネルパワーＭＯＳＦＥＴ１０と絶縁分離されて設けられている。
Ｎ＋シリコン層３１及びＰ＋シリコン層３２により絶縁分離された領域には、イオン注入などにより不純物濃度が１×１０１９ｃｍ−２以下に形成されたＮ−シリコン領域２１が半導体基板１１を貫通して設けられている。
【００２２】
Ｎ−シリコン領域２１の上層部には、不純物濃度が１×１０１９ｃｍ−２以上であり、Ｎ−シリコン領域２１より低抵抗であるＮ＋シリコン領域２２が形成されており、このＮ＋シリコン領域２２と電気的に接続されたダイオード電極２４が設けられている。Ｎ−シリコン領域２１の下層部には、Ｎ−シリコン領域２１とショットキー接続され、かつ半導体プロセスと整合性のある導電膜により形成されたショットキー電極２３が、全面を覆って形成されている。本実施形態では、ショットキー電極２３の導電膜としてＴｉＷを用いるが、これに限定されるものではなく、例えば、Ｎｉ、Ｔｉ、Ｍｏ、Ｃｒ、Ｈｆ、Ｔａ、Ｗ、Ｗシリサイド、Ｐｔ、Ｐｔシリサイドなどを用いることもできる。また、前述したドレイン電極３０は、ショットキー電極２３を覆って形成されている。
【００２３】
このように、縦型ＰチャネルパワーＭＯＳＦＥＴ１０とショットキーバリアダイオード２０は、同一の半導体基板１１に形成されており、図１（Ｂ）の等価回路に示すように、ショットキーバリアダイオード２０が、縦型ＰチャネルパワーＭＯＳＦＥＴ１０のソース−ドレイン間に縦型ＰチャネルパワーＭＯＳＦＥＴ１０と並列に接続されて設けられている構成となる。
【００２４】
次に、上記のように構成された半導体装置１の製造方法について説明する。
まず、図２（Ａ）に示すように、Ｐ＋型シリコン基板１２上にＰ−型シリコンからなるＰ−型ドリフト層１３が形成された半導体基板１１を用意し、Ｐ−型ドリフト層１３の表面からＰ＋型シリコン基板１２に到達する領域まで深堀エッチングしたエッチング部１１ａを形成する。
【００２５】
次に、図２（Ｂ）に示すように、エッチング部１１ａの内部に多結晶シリコン３３を充填して、ＣＭＰ、エッチバック工程などにより半導体基板１１の表面を平坦化する。
【００２６】
続いて、図２（Ｃ）に示すように、多結晶シリコン３３にイオン注入などによりＮ型不純物を導入し、不純物濃度が１×１０１９ｃｍ−２以下のＮ−シリコン領域２１を形成する。続いて、Ｎ−シリコン領域２１の表層部にＮ＋シリコン領域２２を形成する。そして、Ｎ−シリコン領域２１の外周部にイオン注入などにより、Ｎ−シリコン領域２１の基板面方向の側面を覆うように、ＰＮ接合により絶縁層として作用するＮ＋シリコン層３１とＰ＋シリコン層３２とを形成する。
【００２７】
続いて、図３（Ｄ）に示すように、Ｎ＋シリコン層３１に隣接した領域に、公知の工程により、縦型ＰチャネルパワーＭＯＳＦＥＴ１０を形成する。そして、Ｎ＋シリコン領域２２に電気的に接続されるダイオード電極２４を形成する。
【００２８】
続いて、図３（Ｅ）に示すように、半導体基板１１の下面をＮ−シリコン領域２１が露出するように研削する。そして、Ｎ−シリコン領域２１とショットキー接続となる導電膜、ここでは、ＴｉＷを用いて、スパッタなどによりＮ−シリコン領域２１の下面を覆うように成膜し、パターニングすることによりショットキー電極２３を形成する。つまり、ショットキー電極２３は半導体プロセスと整合性のある電極材料を用いることができるので、半導体プロセスにより形成することができる。
【００２９】
そして、図３（Ｆ）に示すように、半導体基板１１の下面全面を覆って、Ｔｉ/Ｎｉ/Ａｕからなるドレイン電極３０を形成する。
これにより、同一の半導体基板１１に縦型ＰチャネルパワーＭＯＳＦＥＴ１０とショットキーバリアダイオード２０とを備えた半導体装置１を製造することができる。
【００３０】
なお、上述の工程では、多結晶シリコンにＮ型不純物をイオン注入することにより、Ｎ−シリコン領域２１を形成したが、エッチング部１１ａにＮ型不純物を含んだ多結晶シリコンを充填して形成することもできる。また、Ｎ−シリコンをエピタキシャル成長させて形成することもできる。エピタキシャル成長させた場合には、結晶性が良好であるため、Ｎ−シリコン領域２１の抵抗を低くすることができる。
【００３１】
（変更例）
半導体装置１において要求される耐電圧に合わせて、Ｎ＋シリコン層３１とＰ＋シリコン層３２との組を複数組形成することもできる。
【００３２】
縦型ＰチャネルパワーＭＯＳＦＥＴ１０とショットキーバリアダイオード２０とを絶縁分離するＮ＋シリコン層３１及びＰ＋シリコン層３２に代えて、Ｎ＋シリコン層３１とＰ＋シリコン層３２に相当する部分にトレンチを形成し、熱酸化法やＣＶＤ法などによりＳｉＯ２層を形成してもよい。この構成を用いると、ＳｉＯ２は絶縁性が高いため、Ｎ＋シリコン層３１とＰ＋シリコン層３２よりも薄く形成して耐電圧を向上することができる。
【００３３】
Ｐ＋型シリコン基板１２の不純物濃度が１×１０１９ｃｍ-２以上であり、ショットキー電極２３とオーミック接続が可能である場合には、図４に示すように、半導体基板１１の下面全面にショットキー電極２３を形成することもできる。この構成によれば、ショットキー電極２３をパターニングする工程を省略することができる。
【００３４】
図５に示すように、Ｎ＋シリコン領域２２の表層部にトレンチ２２ａを形成して、このトレンチ２２ａ充填するようにダイオード電極２４を形成するとともに、Ｎ−シリコン領域２１の下層面にトレンチ２１ａを形成し、Ｎ−シリコン領域２１の下層面及びトレンチ２１ａを覆ってショットキー電極２３を形成してもよい。この構成によれば、ダイオード電極２４及びショットキー電極２３の面積を増大させることができるので、ショットキーバリアダイオード２０に、より大きな電流を流すことができる。
【００３５】
［第１実施形態の効果］
（１）第１実施形態の半導体装置によれば、半導体基板１１に、縦型ＰチャネルパワーＭＯＳＦＥＴに隣接し、Ｎ＋シリコン層３１及びＰ＋シリコン層３２により区画された領域に低濃度のＮ型シリコンにより形成されたＮ−シリコン領域２１と、Ｎ−シリコン領域２１とショットキー接続されるとともに縦型ＰチャネルパワーＭＯＳＦＥＴ１０のドレイン電極３０と電気的に接続されているショットキー電極２３と、Ｎ−シリコン領域２１の表層部にＮ−シリコン領域２１より高濃度に形成されたＮ＋シリコン領域２２と、Ｎ＋シリコン領域２２と電気的に接続されたダイオード電極２４と、を有するショットキーバリアダイオード２０を形成することができる。
ショットキー電極２４は、Ｎ−シリコン領域２１とショットキー接続するため、電極材料として半導体プロセスと整合性のある電極材料、例えば、ＴｉＷ、Ｎｉ、Ｔｉ、Ｍｏ、Ｃｒ、Ｈｆ、Ｔａ、Ｗ、Ｗシリサイド、Ｐｔ、Ｐｔを用いることができるので、縦型ＰチャネルパワーＭＯＳＦＥＴ１０と同一半導体基板１１上にショットキーバリアダイオード２０を形成することができる。
これにより、半導体装置１を小型化することができるとともに、製造工程を簡素化することができる。
【００３６】
（２）Ｎ−シリコン領域２１は半導体基板１１を貫通して形成されており、Ｎ＋シリコン領域２２とショットキー電極２３とが異なる面に形成されているため、Ｎ−シリコン領域２１を形成する面積を小さくすることができるので、半導体装置１を小型化することができる。また、縦型ＰチャネルパワーＭＯＳＦＥＴ１０のＰ＋型シリコン基板１２とショットキー電極２３とを覆ってドレイン電極３０を形成するという簡単な工程により、ドレイン電極３０を縦型ＰチャネルパワーＭＯＳＦＥＴ１０側からショットキー電極２３を覆って延設して、ショットキー電極２３をドレイン電極３０と電気的に接続することができる。
【００３７】
［第２実施形態］
この発明に係る半導体装置の第２実施形態について、図を参照して説明する。図６は、第２実施形態の半導体装置の断面説明図である。図７及び図８は、第２実施形態の半導体装置の製造工程を示す断面説明図である。図９は、第２実施形態の半導体装置の変更例の断面説明図である。
なお、第１実施形態と同様の構成については、同じ符号を使用するとともに説明を省略する。
【００３８】
図６に示すように、第２実施形態の半導体装置２において、ショットキーバリアダイオード４０は、縦型ＰチャネルパワーＭＯＳＦＥＴ１０ａと縦型ＰチャネルパワーＭＯＳＦＥＴ１０ｂとの間に設けられている。
第２実施形態のショットキーバリアダイオード４０では、第１実施形態のショットキーバリアダイオード２０と異なり、Ｎ−シリコン領域２１は、Ｐ−型ドリフト層１３の表層部に形成されている。
【００３９】
Ｎ−シリコン領域２１は、側面をＮ＋シリコン層３１及びＰ＋シリコン層３２に、下面をＰ−型ドリフト層１３及びＮ＋シリコン層３４により囲まれて、縦型ＰチャネルパワーＭＯＳＦＥＴ１０ａ及び縦型ＰチャネルパワーＭＯＳＦＥＴ１０ｂと絶縁分離されている。Ｎ−シリコン領域２１には、Ｎ＋シリコン領域２２とショットキー電極２３とが離間して形成されている。Ｎ＋シリコン領域２２には層間絶縁膜３５に形成されたコンタクトホールを介してダイオード電極２４が電気的に接続されて設けられている。ショットキー電極２３には、層間絶縁膜３５に形成されたコンタクトホールを介して縦型ＰチャネルパワーＭＯＳＦＥＴ１０ｂのソース電極１９ｂが延長されて接続されている。つまり、ソース電極１９ｂを介して、ドレイン電極３０とショットキー電極２３とが電気的に接続される。
【００４０】
次に、上記のように構成された半導体装置２の製造方法について説明する。
まず、図７（Ａ）に示すように、Ｐ＋型シリコン基板１２のショットキーバリアダイオード４０を形成する領域に、Ｎ＋シリコン層３４をエピタキシャル成長により形成した後、Ｐ−型ドリフト層１３を全面にエピタキシャル成長させる。
【００４１】
次に、図７（Ｂ）に示すように、ショットキーバリアダイオード４０を形成する領域に、イオン注入などによりＮ型不純物を導入し、不純物濃度が１×１０１９ｃｍ-２以下のＮ−シリコン領域２１を形成する。ここで、Ｎ−シリコン領域２１は、Ｎ＋シリコン層３４には到達しないように形成する。続いて、Ｎ−シリコン領域２１の表層部にＮ＋シリコン領域２２を形成する。
【００４２】
続いて、図７（Ｃ）に示すように、Ｎ−シリコン領域２１の外周部に、Ｎ−シリコン領域２１の基板面方向の側面を覆ってＮ＋シリコン層３１とＰ＋シリコン層３２とを形成する。
【００４３】
続いて、図８（Ｄ）に示すように、Ｎ＋シリコン層３１に隣接した領域に、公知の工程により、縦型ＰチャネルパワーＭＯＳＦＥＴ１０ａ及び縦型ＰチャネルパワーＭＯＳＦＥＴ１０ｂを形成する。
【００４４】
続いて、図８（Ｅ）に示すように、Ｎ−シリコン領域２１の表面にＮ＋シリコン領域２２と離間させてショットキー電極２３を形成する。Ｎ−シリコン領域２１の表面に層間絶縁膜３５を形成した後、コンタクトホールを介して、Ｎ＋シリコン領域２２に接続されるダイオード電極２４を形成する。また、縦型ＰチャネルパワーＭＯＳＦＥＴ１０ｂのソース電極１９ｂが、コンタクトホールを介してショットキー電極２３に接続されるように形成する。
【００４５】
そして、図８（Ｆ）に示すように、半導体基板１１の下面を研削し、全面を覆って、Ｔｉ/Ｎｉ/Ａｕからなるドレイン電極３０を形成する。
これにより、縦型ＰチャネルパワーＭＯＳＦＥＴ１０とショットキーバリアダイオード４０とを備えた半導体装置２を製造することができる。この構成によれば、半導体装置２の製造工程において、半導体基板１１の下面側（Ｐ＋型シリコン基板１２側）の工程が少ないので、製造工程を簡素化することができる。
【００４６】
なお、図７（Ｂ）に示す半導体基板１１は、Ｐ＋型シリコン基板１２上にＰ−型シリコンからなるＰ−型ドリフト層１３が形成された半導体基板１１を用意し、Ｐ−型ドリフト層１３の表面からＰ＋型シリコン基板１２に到達する領域まで深堀エッチングした後に、Ｎ＋シリコン層３４、Ｎ−シリコン領域２１、シリコン領域２２の順番で多結晶シリコンを成膜することにより形成してもよい。
【００４７】
（変更例）
半導体装置２において要求される耐電圧に合わせて、Ｎ＋シリコン層３１とＰ＋シリコン層３２との組を複数組形成することもできる。
【００４８】
縦型ＰチャネルパワーＭＯＳＦＥＴ１０とショットキーバリアダイオード２０とを絶縁分離するＮ＋シリコン層３１、Ｐ＋シリコン層３２及びＮ＋シリコン層３４に代えて、熱酸化法やＣＶＤ法などによりＳｉＯ２層を形成してもよい。この構成を用いると、ＳｉＯ２は絶縁性が高いため、Ｎ＋シリコン層３１、Ｐ＋シリコン層３２及びＮ＋シリコン層３４よりも薄く形成して耐電圧を向上することができる。
【００４９】
図９に示すように、Ｎ＋シリコン領域２２の表層部にトレンチ２２ａを形成して、このトレンチ２２ａ充填するようにダイオード電極２４を形成するとともに、ショットキー電極２３を形成する領域にトレンチ２１ａを形成し、Ｎ−シリコン領域２１の表面及びトレンチ２１ａを覆ってショットキー電極２３を形成してもよい。この構成によれば、ダイオード電極２４及びショットキー電極２３の面積を増大させることができるので、ショットキーバリアダイオード４０に、より大きな電流を流すことができる。
【００５０】
［第２実施形態の効果］
第２実施形態の半導体装置２によれば、第１実施形態の半導体装置１と同様の効果を奏することができるとともに、半導体装置２の製造工程において、半導体基板１１の下面側（Ｐ＋型シリコン基板１２側）の工程が少ないので、製造工程を簡素化することができる。
【００５１】
［その他の実施形態］
上述した実施形態では、トレンチゲート型の縦型ＰチャネルパワーＭＯＳＦＥＴ１０を示したが、本発明は、プレーナー型やＵ溝型のゲート構造を有する縦型ＰチャネルパワーＭＯＳＦＥＴにも適用することができる。また、ゲートの平面パターンは任意であり、例えば、直線状、４角形、６角形のパターンにも適用することができる。
【図面の簡単な説明】
【００５２】
【図１】第１実施形態の半導体装置の説明図である。図１（Ａ）は断面説明図であり、図１（Ｂ）は、等価回路図である。
【図２】第１実施形態の半導体装置の製造工程を示す断面説明図である。
【図３】第１実施形態の半導体装置の製造工程を示す断面説明図である。
【図４】第１実施形態の半導体装置の変更例の断面説明図である。
【図５】第１実施形態の半導体装置の変更例の断面説明図である。
【図６】第２実施形態の半導体装置の断面説明図である。
【図７】第２実施形態の半導体装置の製造工程を示す断面説明図である。
【図８】第２実施形態の半導体装置の製造工程を示す断面説明図である。
【図９】第２実施形態の半導体装置の変更例の断面説明図である。
【符号の説明】
【００５３】
１    半導体装置
１０    縦型ＰチャネルパワーＭＯＳＦＥＴ
１１    半導体基板
１２    Ｐ＋型シリコン基板
１３    Ｐ−型シリコン層
２０    ショットキーバリアダイオード
２１    Ｎ−シリコン領域
２１ａ  トレンチ
２２    Ｎ＋シリコン領域
２３    ショットキー電極
２４    ダイオード電極（電極配線）
３１    Ｎ＋シリコン層（絶縁層）
３２    Ｐ＋シリコン層（絶縁層）
【図１】
2008306091.tif 000003
【図２】
2008306091.tif 000004
【図３】
2008306091.tif 000005
【図４】
2008306091.tif 000006
【図５】
2008306091.tif 000007
【図６】
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【図７】
2008306091.tif 000009
【図８】
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【図９】
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