(57)【要約】【課題】２つのトランジスタの特性の差を小さくする必要がある場合に、２つのトランジスタの特性の差がばらつく範囲を狭くすることができる半導体装置を提供する。【解決手段】第１ゲート電極４ａ、低濃度不純物領域６ａ、並びにソース及びドレインとなる第１不純物領域７ａを具備する第１トランジスタ１０ａと、第２ゲート電極４ｂ、並びにソース及びドレインとなる第２不純物領域７ｂを具備していて低濃度不純物領域を具備しない第２トランジスタ１０ｂと、第３ゲート電極４ｃ、並びにソース及びドレインとなる第３不純物領域７ｃを具備していて低濃度不純物領域を具備しない第３トランジスタ１０ｃとを有する。第２トランジスタ１０ｂ及び第３トランジスタ１０ｃは略同一形状を有する。【選択図】図２
2008235693.tif 000002
【特許請求の範囲】
【請求項１】
第１素子領域に位置する半導体基板に第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に第２トランジスタの第２ゲート絶縁膜を形成し、かつ第３素子領域に位置する前記半導体基板に前記第２ゲート絶縁膜と略同じ厚さである第３トランジスタの第３ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に位置する前記第１トランジスタの第１ゲート電極、前記第２ゲート絶縁膜上に位置する前記第２トランジスタの第２ゲート電極、及び前記第３ゲート絶縁膜上に位置していて前記第２ゲート電極と長さ及び幅がほぼ同じである前記第３トランジスタの第３ゲート電極を形成する工程と、
前記第１素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜、前記第２ゲート電極、及び前記第３ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第２素子領域に位置する前記半導体基板に、前記第２トランジスタのソース及びドレインとなる第２不純物領域を形成し、かつ前記第３素子領域に位置する前記半導体基板に、前記第３トランジスタのソース及びドレインとなる第３不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第１ゲート電極をマスクとして前記第１素子領域に位置する前記半導体基板に不純物を導入することにより、前記第１トランジスタの低濃度不純物領域を形成する工程と、
前記第１ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記第１ゲート電極及び前記サイドウォールをマスクとして前記第１素子領域に位置する前記半導体基板に不純物を導入することにより、前記第１トランジスタのソース及びドレインとなる第１不純物領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
第１素子領域に位置する半導体基板に第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に第２トランジスタの第２ゲート絶縁膜を形成し、かつ第３素子領域に位置する前記半導体基板に前記第２ゲート絶縁膜と略同じ厚さである第３トランジスタの第３ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に位置する前記第１トランジスタの第１ゲート電極、前記第２ゲート絶縁膜上に位置する前記第２トランジスタの第２ゲート電極、及び前記第３ゲート絶縁膜上に位置していて前記第２ゲート電極と長さ及び幅がほぼ同じである前記第３トランジスタの第３ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１素子領域に位置する前記半導体基板に不純物を導入することにより、前記第１トランジスタの低濃度不純物領域を形成する工程と、
前記第１素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜、前記第２ゲート電極、及び前記第３ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第２素子領域に位置する前記半導体基板に、前記第２トランジスタのソース及びドレインとなる第２不純物領域を形成し、かつ前記第３素子領域に位置する前記半導体基板に、前記第３トランジスタのソース及びドレインとなる第３不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第１ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記第１ゲート電極及び前記サイドウォールをマスクとして前記第１素子領域に位置する前記半導体基板に不純物を導入することにより、前記第１トランジスタのソース及びドレインとなる不純物領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項３】
第１素子領域に位置する半導体基板に第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に第２トランジスタの第２ゲート絶縁膜を形成し、かつ第３素子領域に位置する前記半導体基板に前記第２ゲート絶縁膜と略同じ厚さである第３トランジスタの第３ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に位置する前記第１トランジスタの第１ゲート電極、前記第２ゲート絶縁膜上に位置する前記第２トランジスタの第２ゲート電極、及び前記第３ゲート絶縁膜上に位置していて前記第２ゲート電極と長さ及び幅がほぼ同じである前記第３トランジスタの第３ゲート電極を形成する工程と、
前記第２素子領域に位置する前記半導体基板、及び前記第３素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜及び前記第１ゲート電極をマスクとして前記第１素子領域に位置する前記半導体基板に不純物を導入することにより、前記第１トランジスタの低濃度不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第１ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記サイドウォール、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第１素子領域に位置する前記半導体基板に、前記第１トランジスタのソース及びドレインとなる第１不純物領域を形成し、前記第２素子領域に位置する前記半導体基板に、前記第２トランジスタのソース及びドレインとなる第２不純物領域を形成し、かつ前記第３素子領域に位置する前記半導体基板に、前記第３トランジスタのソース及びドレインとなる第３不純物領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項４】
第１導電型の第１乃至第３トランジスタ、及び第２導電型の第４乃至第６トランジスタを具備する半導体装置の製造方法であって、
第１素子領域に位置する半導体基板に前記第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に前記第２トランジスタの第２ゲート絶縁膜を形成し、第３素子領域に位置する前記半導体基板に前記第２ゲート絶縁膜と略同じ厚さである前記第３トランジスタの第３ゲート絶縁膜を形成し、第４素子領域に位置する半導体基板に前記第４トランジスタの第４ゲート絶縁膜を形成し、第５素子領域に位置する前記半導体基板に前記第５トランジスタの第５ゲート絶縁膜を形成し、第６素子領域に位置する前記半導体基板に前記第５ゲート絶縁膜と略同じ厚さである前記第６トランジスタの第６ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に位置する前記第１トランジスタの第１ゲート電極、前記第２ゲート絶縁膜上に位置する前記第２トランジスタの第２ゲート電極、前記第３ゲート絶縁膜上に位置していて前記第２ゲート電極と長さ及び幅がほぼ同じである前記第３トランジスタの第３ゲート電極、前記第４ゲート絶縁膜上に位置する前記第４トランジスタの第４ゲート電極、前記第５ゲート絶縁膜上に位置する前記第５トランジスタの第５ゲート電極、前記第６ゲート絶縁膜上に位置していて前記第５ゲート電極と長さ及び幅がほぼ同じである前記第６トランジスタの第６ゲート電極を形成する工程と、
前記第２乃至第６素子領域それぞれに位置する前記半導体基板を第１マスク膜で覆う工程と、
前記第１マスク膜及び前記第１ゲート電極をマスクとして前記第１素子領域に位置する前記半導体基板に第１導電型の不純物を導入することにより、前記第１トランジスタの低濃度不純物領域を形成する工程と、
前記第１マスク膜を除去する工程と、
前記第１乃至第３素子領域、第５素子領域及び第６素子領域それぞれに位置する前記半導体基板を第２マスク膜で覆う工程と、
前記第２マスク膜及び前記第４ゲート電極をマスクとして前記第４素子領域に位置する前記半導体基板に第２導電型の不純物を導入することにより、前記第４トランジスタの低濃度不純物領域を形成する工程と、
前記第２マスク膜を除去する工程と、
前記第１ゲート電極の側壁に位置する第１サイドウォール、及び前記第４ゲート電極の側壁に位置する第２サイドウォールを形成する工程と、
前記第４乃至第６素子領域それぞれに位置する前記半導体基板を第３マスク膜で覆う工程と、
前記第３マスク膜、前記第１サイドウォール、及び前記第１乃至第３ゲート電極をマスクとして前記第１乃至第３素子領域に位置する前記半導体基板に第１導電型の不純物を導入することにより、前記第１トランジスタのソース及びドレインとなる第１不純物領域、前記第２トランジスタのソース及びドレインとなる第２不純物領域、並びに前記第３トランジスタのソース及びドレインとなる第３不純物領域
を形成する工程と、
前記第３マスク膜を除去する工程と、
前記第１乃至第３素子領域それぞれに位置する前記半導体基板を第４マスク膜で覆う工程と、
前記第４マスク膜、前記第２サイドウォール、及び前記第４乃至第６ゲート電極をマスクとして前記第４乃至第６素子領域に位置する前記半導体基板に第２導電型の不純物を導入することにより、前記第４トランジスタのソース及びドレインとなる第４不純物領域、前記第５トランジスタのソース及びドレインとなる第５不純物領域、並びに前記第６トランジスタのソース及びドレインとなる第６不純物領域
を形成する工程と、
前記第４マスク膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項５】
前記第２トランジスタ及び前記第３トランジスタは、オペアンプ回路の一部である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
第１ゲート絶縁膜、第１ゲート電極、低濃度不純物領域、並びにソース及びドレインとなる第１不純物領域を具備する第１トランジスタと、
第２ゲート絶縁膜、第２ゲート電極、並びにソース及びドレインとなる第２不純物領域を具備していて低濃度不純物領域を具備しない第２トランジスタと、
前記第２ゲート絶縁膜と略同じ厚さの第２ゲート絶縁膜、前記第２ゲート電極と長さ及び幅が略同じである第３ゲート電極、並びにソース及びドレインとなる第３不純物領域を具備していて低濃度不純物領域を具備しない第３トランジスタと、
を有する半導体装置。
【請求項７】
前記第１ゲート電極の幅は１．５μｍ以下である請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのトランジスタの特性の差を小さくする必要がある半導体装置の製造方法及び半導体装置に関する。特に本発明は、２つのトランジスタの特性の差がばらつく範囲を狭くすることができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図１０は、従来の半導体装置の構成を説明するための断面図である。本図に示す半導体装置は、シリコン基板１００の第１素子領域１００ａに位置する第１トランジスタ１１０ａ、第２素子領域１００ｂに位置する第２トランジスタ１１０ｂ、及び、第３素子領域１００ｃに位置する第３トランジスタ１１０ｃを、それぞれ有している。
【０００３】
第１トランジスタ１１０ａはロジック回路の一部であり、低濃度不純物領域（ＬＤＤ領域）１０６ａ、並びにソース及びドレインとなる不純物領域１０７ａを有している。第２トランジスタ１１０ｂ及び第３トランジスタ１１０ｃはアナログ回路を構成しており、互いの特性差をなるべく小さくする必要がある（例えば特許文献１参照）。第２トランジスタ１１０ｂは低濃度不純物領域（ＬＤＤ領域）１０６ｂ、並びにソース及びドレインとなる不純物領域１０７ｂを有しており、第３トランジスタ１１０ｃは低濃度不純物領域（ＬＤＤ領域）１０６ｃ、並びにソース及びドレインとなる不純物領域１０７ｃを有している。
【０００４】
【特許文献１】特開２００２−９１７０号公報（第４段落）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
２つのトランジスタの特性差をなるべく小さくする必要がある場合でも、２つのトランジスタの特性の差はある範囲でばらつくが、このばらつく範囲は狭いほうが好ましい。上記した従来技術では、このばらつく範囲を十分に狭くすることができなかった。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、２つのトランジスタの特性の差を小さくする必要がある場合に、２つのトランジスタの特性の差がばらつく範囲を狭くすることができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、第１素子領域に位置する半導体基板に第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に第２トランジスタの第２ゲート絶縁膜を形成し、かつ第３素子領域に位置する前記半導体基板に前記第２ゲート絶縁膜と略同じ厚さである第３トランジスタの第３ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に位置する前記第１トランジスタの第１ゲート電極、前記第２ゲート絶縁膜上に位置する前記第２トランジスタの第２ゲート電極、及び前記第３ゲート絶縁膜上に位置していて前記第２ゲート電極と長さ及び幅がほぼ同じである前記第３トランジスタの第３ゲート電極を形成する工程と、
前記第１素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜、前記第２ゲート電極、及び前記第３ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第２素子領域に位置する前記半導体基板に、前記第２トランジスタのソース及びドレインとなる第２不純物領域を形成し、かつ前記第３素子領域に位置する前記半導体基板に、前記第３トランジスタのソース及びドレインとなる第３不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第１ゲート電極をマスクとして前記第１素子領域に位置する前記半導体基板に不純物を導入することにより、前記第１トランジスタの低濃度不純物領域を形成する工程と、
前記第１ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記第１ゲート電極及び前記サイドウォールをマスクとして前記第１素子領域に位置する前記半導体基板に不純物を導入することにより、前記第１トランジスタのソース及びドレインとなる第１不純物領域を形成する工程とを具備する。
【０００８】
本発明に係る半導体装置の製造方法は、第１素子領域に位置する半導体基板に第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に第２トランジスタの第２ゲート絶縁膜を形成し、かつ第３素子領域に位置する前記半導体基板に前記第２ゲート絶縁膜と略同じ厚さである第３トランジスタの第３ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に位置する前記第１トランジスタの第１ゲート電極、前記第２ゲート絶縁膜上に位置する前記第２トランジスタの第２ゲート電極、及び前記第３ゲート絶縁膜上に位置していて前記第２ゲート電極と長さ及び幅がほぼ同じである前記第３トランジスタの第３ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして前記第１素子領域に位置する前記半導体基板に不純物を導入することにより、前記第１トランジスタの低濃度不純物領域を形成する工程と、
前記第１素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜、前記第２ゲート電極、及び前記第３ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第２素子領域に位置する前記半導体基板に、前記第２トランジスタのソース及びドレインとなる第２不純物領域を形成し、かつ前記第３素子領域に位置する前記半導体基板に、前記第３トランジスタのソース及びドレインとなる第３不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第１ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記第１ゲート電極及び前記サイドウォールをマスクとして前記第１素子領域に位置する前記半導体基板に不純物を導入することにより、前記第１トランジスタのソース及びドレインとなる不純物領域を形成する工程とを具備する。
【０００９】
本発明に係る半導体装置の製造方法は、第１素子領域に位置する半導体基板に第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に第２トランジスタの第２ゲート絶縁膜を形成し、かつ第３素子領域に位置する前記半導体基板に前記第２ゲート絶縁膜と略同じ厚さである第３トランジスタの第３ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に位置する前記第１トランジスタの第１ゲート電極、前記第２ゲート絶縁膜上に位置する前記第２トランジスタの第２ゲート電極、及び前記第３ゲート絶縁膜上に位置していて前記第２ゲート電極と長さ及び幅がほぼ同じである前記第３トランジスタの第３ゲート電極を形成する工程と、
前記第２素子領域に位置する前記半導体基板、及び前記第３素子領域に位置する前記半導体基板をマスク膜で覆う工程と、
前記マスク膜及び前記第１ゲート電極をマスクとして前記第１素子領域に位置する前記半導体基板に不純物を導入することにより、前記第１トランジスタの低濃度不純物領域を形成する工程と、
前記マスク膜を除去する工程と、
前記第１ゲート電極の側壁に位置するサイドウォールを形成する工程と、
前記サイドウォール、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記第１素子領域に位置する前記半導体基板に、前記第１トランジスタのソース及びドレインとなる第１不純物領域を形成し、前記第２素子領域に位置する前記半導体基板に、前記第２トランジスタのソース及びドレインとなる第２不純物領域を形成し、かつ前記第３素子領域に位置する前記半導体基板に、前記第３トランジスタのソース及びドレインとなる第３不純物領域を形成する工程とを具備する。
【００１０】
低濃度不純物領域は濃度プロファイルがばらつきやすい為、トランジスタの特性をばらつかせる原因になる。これに対し、上記した半導体装置の製造方法によれば、前記第２トランジスタ及び前記第３トランジスタには、低濃度不純物領域が形成されない。従って、前記第２トランジスタ及び前記第３トランジスタの特性の差がばらつく範囲を狭くすることができる。
【００１１】
本発明に係る半導体装置の製造方法は、第１導電型の第１乃至第３トランジスタ、及び第２導電型の第４乃至第６トランジスタを具備する半導体装置の製造方法であって、
第１素子領域に位置する半導体基板に前記第１トランジスタの第１ゲート絶縁膜を形成し、第２素子領域に位置する前記半導体基板に前記第２トランジスタの第２ゲート絶縁膜を形成し、第３素子領域に位置する前記半導体基板に前記第２ゲート絶縁膜と略同じ厚さである前記第３トランジスタの第３ゲート絶縁膜を形成し、第４素子領域に位置する半導体基板に前記第４トランジスタの第４ゲート絶縁膜を形成し、第５素子領域に位置する前記半導体基板に前記第５トランジスタの第５ゲート絶縁膜を形成し、第６素子領域に位置する前記半導体基板に前記第５ゲート絶縁膜と略同じ厚さである前記第６トランジスタの第６ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に位置する前記第１トランジスタの第１ゲート電極、前記第２ゲート絶縁膜上に位置する前記第２トランジスタの第２ゲート電極、前記第３ゲート絶縁膜上に位置していて前記第２ゲート電極と長さ及び幅がほぼ同じである前記第３トランジスタの第３ゲート電極、前記第４ゲート絶縁膜上に位置する前記第４トランジスタの第４ゲート電極、前記第５ゲート絶縁膜上に位置する前記第５トランジスタの第５ゲート電極、前記第６ゲート絶縁膜上に位置していて前記第５ゲート電極と長さ及び幅がほぼ同じである前記第６トランジスタの第６ゲート電極を形成する工程と、
前記第２乃至第６素子領域それぞれに位置する前記半導体基板を第１マスク膜で覆う工程と、
前記第１マスク膜及び前記第１ゲート電極をマスクとして前記第１素子領域に位置する前記半導体基板に第１導電型の不純物を導入することにより、前記第１トランジスタの低濃度不純物領域を形成する工程と、
前記第１マスク膜を除去する工程と、
前記第１乃至第３素子領域、第５素子領域及び第６素子領域それぞれに位置する前記半導体基板を第２マスク膜で覆う工程と、
前記第２マスク膜及び前記第４ゲート電極をマスクとして前記第４素子領域に位置する前記半導体基板に第２導電型の不純物を導入することにより、前記第４トランジスタの低濃度不純物領域を形成する工程と、
前記第２マスク膜を除去する工程と、
前記第１ゲート電極の側壁に位置する第１サイドウォール、及び前記第４ゲート電極の側壁に位置する第２サイドウォールを形成する工程と、
前記第４乃至第６素子領域それぞれに位置する前記半導体基板を第３マスク膜で覆う工程と、
前記第３マスク膜、前記第１サイドウォール、及び前記第１乃至第３ゲート電極をマスクとして前記第１乃至第３素子領域に位置する前記半導体基板に第１導電型の不純物を導入することにより、前記第１トランジスタのソース及びドレインとなる第１不純物領域、前記第２トランジスタのソース及びドレインとなる第２不純物領域、並びに前記第３トランジスタのソース及びドレインとなる第３不純物領域
を形成する工程と、
前記第３マスク膜を除去する工程と、
前記第１乃至第３素子領域それぞれに位置する前記半導体基板を第４マスク膜で覆う工程と、
前記第４マスク膜、前記第２サイドウォール、及び前記第４乃至第６ゲート電極をマスクとして前記第４乃至第６素子領域に位置する前記半導体基板に第２導電型の不純物を導入することにより、前記第４トランジスタのソース及びドレインとなる第４不純物領域、前記第５トランジスタのソース及びドレインとなる第５不純物領域、並びに前記第６トランジスタのソース及びドレインとなる第６不純物領域
を形成する工程と、
前記第４マスク膜を除去する工程とを具備する。
【００１２】
上記した各半導体装置の製造方法において、前記第２トランジスタ及び前記第３トランジスタは、例えばオペアンプ回路の一部である。
【００１３】
本発明に係る半導体装置は、第１ゲート電極、低濃度不純物領域、並びにソース及びドレインとなる第１不純物領域を具備する第１トランジスタと、
第２ゲート電極、並びにソース及びドレインとなる第２不純物領域を具備していて低濃度不純物領域を具備しない第２トランジスタと、
第３ゲート電極、並びにソース及びドレインとなる第３不純物領域を具備していて低濃度不純物領域を具備しない第３トランジスタと、
を有し、前記第２トランジスタ及び前記第３トランジスタは略同一形状を有する。
前記第１ゲート電極の幅は、例えば１．５μｍ以下である。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、図２（Ｂ）に示すように、第１素子領域１ａに位置する第１トランジスタ１０ａ、第２素子領域１ｂに位置する第２トランジスタ１０ｂ、及び第３素子領域１ｃに位置する第３トランジスタ１０ｃを有する。第１トランジスタ１０ａはロジック回路の一部であり、第２トランジスタ１０ｂ及び第３トランジスタ１０ｃは、アナログ回路の一部であり、互いの特性差を可能な限り小さくする必要がある。第２トランジスタ１０ｂ及び第３トランジスタ１０ｃは互いに隣に位置しており、かつ略同一の構成及び形状を有する。
【００１５】
まず図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、第１素子領域１ａ、第２素子領域１ｂ、及び第３素子領域１ｃを相互に分離する。次いで、シリコン基板１を熱酸化する。これにより、第２素子領域１ｂに位置するシリコン基板１には、第２トランジスタ１０ｂのゲート絶縁膜３ｂが形成され、第３素子領域１ｃに位置するシリコン基板１には、第３トランジスタ１０ｃのゲート絶縁膜３ｃが形成される。また、第１素子領域１ａに位置するシリコン基板１には、熱酸化膜（図示せず）が形成される。この状態において、ゲート絶縁膜３ｂ，３ｃは必要な厚さを有していない。
【００１６】
次いで、ゲート絶縁膜３ｂ，３ｃ上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、第１素子領域１ａに位置する熱酸化膜をエッチングして除去する。その後、レジスト膜を除去する。次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１には、第１トランジスタ１０ａのゲート絶縁膜３ａが形成される。また、ゲート絶縁膜３ｂ，３ｃも厚くなり、必要な厚さになる。ゲート絶縁膜３ｂ，３ｃの暑さは略同じである。
【００１７】
次いで、ゲート絶縁膜３ａ，３ｂ，３ｃ上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜３ａ上には第１トランジスタ１０ａのゲート電極４ａが形成され、ゲート絶縁膜３ｂ上には第２トランジスタ１０ｂのゲート電極４ｂが形成され、ゲート絶縁膜３ｃ上には第３トランジスタ１０ｃのゲート電極４ｃが形成される。ゲート電極４ｂ，４ｃの長さ及び幅は、互いに略同じである。
【００１８】
次いで、図１（Ｂ）に示すように、第１素子領域１ａを含む全面上にフォトレジスト膜５０を塗布し、フォトレジスト膜５０を露光及び現像する。これにより、第２素子領域１ｂ及び第３素子領域１ｃ上に位置するフォトレジスト膜５０は除去され、第１素子領域１ａに位置するシリコン基板１がフォトレジスト膜５０で覆われた状態になる。次いで、フォトレジスト膜５０、素子分離膜２、及びゲート電極４ｂ，４ｃをマスクとして、シリコン基板１に不純物を導入する。これにより、第２素子領域１ｂに位置するシリコン基板１には、第２トランジスタ１０ｂのソース及びドレインとなる不純物領域７ｂが形成され、第３素子領域１ｃに位置するシリコン基板１には、第３トランジスタ１０ｃのソース及びドレインとなる不純物領域７ｃが形成される。
このようにして、第２トランジスタ１０ｂ及び第３トランジスタ１０ｃが形成される。
【００１９】
その後、図２（Ａ）に示すようにフォトレジスト膜５０を除去する。次いで、第２素子領域１ｂ及び第３素子領域１ｃを含む全面上に、フォトレジスト膜５２を塗布し、フォトレジスト膜５２を露光及び現像する。これにより、第１素子領域１ａに位置するフォトレジスト膜５２は除去され、第２素子領域１ｂに位置するシリコン基板１及び第３素子領域１ｃに位置するシリコン基板１がフォトレジスト膜５２に覆われた状態になる。次いで、フォトレジスト膜５２及びゲート電極４ａをマスクとして、シリコン基板１に不純物を導入する。これにより、第１素子領域１ａに位置するシリコン基板１には、第１トランジスタ１０ａの低濃度不純物領域（ＬＤＤ領域）６ａが形成される。なお、本図に示す工程において、フォトレジスト膜５２を形成せずに不純物導入を行ってもよい。
【００２０】
その後、図２（Ｂ）に示すようにフォトレジスト膜５２を除去する。次いで、ゲート電極４ａ，４ｂ，４ｃ上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４ａ，４ｂ，４ｃの側壁には、サイドウォール５ａ，５ｂ，５ｃが形成される。
【００２１】
次いで、素子分離膜２、ゲート電極４ａ，４ｂ，４ｃ、及びサイドウォール５ａ，５ｂ，５ｃをマスクとして、シリコン基板１に不純物を導入する。これにより第１素子領域１ａに位置するシリコン基板１には、第１トランジスタ１０ａのソース及びドレインとなる不純物領域７ａが形成される。
このようにして、第１トランジスタ１０ａが形成される。
【００２２】
図３は、第２トランジスタ１０ｂ及び第３トランジスタ１０ｃを有するアナログ回路の一例を示す回路図である。本図に示すアナログ回路はオペレーショナル・アンプの差動対等部分に使用されている。
【００２３】
図４は、第２トランジスタ１０ｂと第３トランジスタ１０ｃの閾値電圧差の標準偏差と、第２トランジスタ１０ｂのゲート面積（Ｌ・Ｗ）の平方根の逆数との相関を示すグラフである。（Ａ）は第２トランジスタ１０ｂ及び第３トランジスタ１０ｃがｎ型の場合を示しており、（Ｂ）は第２トランジスタ１０ｂ及び第３トランジスタ１０ｃがｐ型の場合を示している。なお、比較例として、図１０に示した第２トランジスタ１１０ｂと第３トランジスタ１１０ｃの閾値電圧差の標準偏差と、第２トランジスタ１１０ｂのゲート面積（Ｌ・Ｗ）の平方根の逆数との相関を示す。
【００２４】
一般的に、トランジスタの閾値電圧のばらつきは、ゲート面積の平方根に逆数に比例する。そして、図４に示したグラフの傾きが小さいほど、トランジスタの閾値電圧のばらつきが小さいといえる。図４（Ａ）及び（Ｂ）によれば、第２トランジスタ１０ｂと第３トランジスタ１０ｃの閾値電圧差（すなわち閾値電圧のばらつき）は、比較例より小さい。
【００２５】
以上、本発明の第１の実施形態によれば、第２トランジスタ１０ｂ及び第３トランジスタ１０ｃは、低濃度不純物領域（ＬＤＤ領域）を有していない。このため、第２トランジスタ１０ｂの特性と第３トランジスタ１０ｃの特性の差を小さくして、かつこの差がばらつく範囲を狭くすることができる。
【００２６】
図５、図６、及び図７の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、第１トランジスタ１０ａ、第２トランジスタ１０ｂ、及び第３トランジスタ１０ｃが第１導電型のトランジスタである点、並びに図７（Ｂ）に示すように、第４トランジスタ１０ｄ、第５トランジスタ１０ｅ、及び第６トランジスタ１０ｆを有している点が、第１の実施形態によって製造される半導体装置と異なる。
【００２７】
第４トランジスタ１０ｄ、第５トランジスタ１０ｅ、及び第６トランジスタ１０ｆは第２導電型である。第４トランジスタ１０ｄはロジック回路の一部であり、第５トランジスタ１０ｅ及び第６トランジスタ１０ｆは、アナログ回路の一部であり、互いの特性差を可能な限り小さくする必要がある。第５トランジスタ１０ｅ及び第６トランジスタ１０ｆは互いに隣に位置しており、かつ略同一の構成及び形状を有する。
以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００２８】
まず図５（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、第１素子領域１ａ、第２素子領域１ｂ、第３素子領域１ｃ、第４素子領域１ｄ、第５素子領域１ｅ、及び第６素子領域１ｆを相互に分離する。次いで、シリコン基板１を熱酸化する。これにより第２トランジスタ１０ｂのゲート絶縁膜３ｂ、第３トランジスタ１０ｃのゲート絶縁膜３ｃ、第５素子領域１ｅに位置している第５トランジスタ１０ｅのゲート絶縁膜３ｅ、及び、第６素子領域１ｆに位置している第６トランジスタ１０ｆのゲート絶縁膜３ｆが、シリコン基板１に形成される。また、第１素子領域１ａ及び第４素子領域１ｄに位置するシリコン基板１それぞれには、熱酸化膜（図示せず）が形成される。この状態において、ゲート絶縁膜３ｂ，３ｃ，３ｅ，３ｆは必要な厚さを有していない。
【００２９】
次いで、ゲート絶縁膜３ｂ，３ｃ，３ｅ，３ｆ上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、第１素子領域１ａ及び第４素子領域１ｄに位置する熱酸化膜をエッチングして除去する。その後、レジスト膜を除去する。次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａには第１トランジスタ１０ａのゲート絶縁膜３ａが形成され、かつ第４素子領域１ｄには第４トランジスタ１０ｄのゲート絶縁膜３ｄが形成される。また、ゲート絶縁膜３ｂ，３ｃ，３ｅ，３ｆも厚くなり、必要な厚さになる。ゲート絶縁膜３ｂ，３ｃ，３ｅ，３ｆの厚さは互いに略同じである。
【００３０】
次いで、ゲート絶縁膜３ａ〜３ｆ上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、第１トランジスタ１０ａのゲート電極４ａ、第２トランジスタ１０ｂのゲート電極４ｂ、第３トランジスタ１０ｃのゲート電極４ｃ、第４トランジスタ１０ｄのゲート電極４ｄ、第５トランジスタ１０ｅのゲート電極４ｅ、及び第６トランジスタのゲート電極４ｆが形成される。ゲート電極４ａ〜４ｆは、それぞれゲート絶縁膜３ａ〜３ｆ上に位置している。ゲート電極４ｂ，４ｃ，４ｅ，４ｆの幅及び長さは、互いの略同じである。
【００３１】
次いで、図５（Ｂ）に示すように、第１素子領域１ａ、第４素子領域１ｄ、第５素子領域１ｅ及び第６素子領域１ｆを含む全面上にフォトレジスト膜５０を塗布し、フォトレジスト膜５０を露光及び現像する。これにより、第２素子領域１ｂ及び第３素子領域１ｃ上に位置するフォトレジスト膜５０は除去され、第１素子領域１ａ、第４素子領域１ｄ、第５素子領域１ｅ及び第６素子領域１ｆそれぞれに位置するシリコン基板１がフォトレジスト膜５０で覆われた状態になる。次いで、フォトレジスト膜５０、素子分離膜２、及びゲート電極４ｂ，４ｃをマスクとして、シリコン基板１に第１導電型の不純物を導入する。これにより、第２トランジスタ１０ｂのソース及びドレインとなる不純物領域７ｂ、並びに第３トランジスタ１０ｃのソース及びドレインとなる不純物領域７ｃが形成される。
このようにして、第２トランジスタ１０ｂ及び第３トランジスタ１０ｃが形成される。
【００３２】
その後、図６（Ａ）に示すようにフォトレジスト膜５０を除去する。次いで、第１素子領域１ａ、第２素子領域１ｂ、第３素子領域１ｃ、及び第４素子領域１ｄを含む全面上にフォトレジスト膜５４を塗布し、フォトレジスト膜５４を露光及び現像する。これにより、第５素子領域１ｅ及び第６素子領域１ｆ上に位置するフォトレジスト膜５４は除去され、第１素子領域１ａ、第２素子領域１ｂ、第３素子領域１ｃ、及び第４素子領域１ｄそれぞれに位置するシリコン基板１がフォトレジスト膜５４で覆われた状態になる。次いで、フォトレジスト膜５４、素子分離膜２、及びゲート電極４ｅ，４ｆをマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、第５素子領域１ｅに位置するシリコン基板１には、第５トランジスタ１０ｅのソース及びドレインとなる不純物領域７ｅが形成され、第６素子領域１ｆに位置するシリコン基板１には、第６トランジスタ１０ｆのソース及びドレインとなる不純物領域７ｆが形成される。
このようにして、第５トランジスタ１０ｅ及び第６トランジスタ１０ｆが形成される。
【００３３】
その後、図６（Ｂ）に示すようにフォトレジスト膜５４を除去する。次いで、第２素子領域１ｂ、第３素子領域１ｃ、第４素子領域１ｄ、第５素子領域１ｅ、及び第６素子領域１ｆを含む全面上に、フォトレジスト膜５２を塗布し、フォトレジスト膜５２を露光及び現像する。これにより、第１素子領域１ａに位置するフォトレジスト膜５２は除去され、第２素子領域１ｂ、第３素子領域１ｃ、第４素子領域１ｄ、第５素子領域１ｅ、及び第６素子領域１ｆそれぞれに位置するシリコン基板１がフォトレジスト膜５２に覆われた状態になる。次いで、フォトレジスト膜５２、素子分離膜２、及びゲート電極４ａをマスクとして、シリコン基板１に第１導電型の不純物を導入する。これにより、第１トランジスタ１０ａの低濃度不純物領域６ａが形成される。なお、本図に示す工程において、第２素子領域１ｂ及び第３素子領域１ｃそれぞれに位置するシリコン基板１は、フォトレジスト膜５２によって覆われていなくてもよい。
【００３４】
その後、図７（Ａ）に示すようにフォトレジスト膜５２を除去する。次いで、第１素子領域１ａ、第２素子領域１ｂ、第３素子領域１ｃ、第５素子領域１ｅ、及び第６素子領域１ｆを含む全面上に、フォトレジスト膜５６を塗布し、フォトレジスト膜５６を露光及び現像する。これにより、第４素子領域１ｄに位置するフォトレジスト膜５６は除去され、第１素子領域１ａ、第２素子領域１ｂ、第３素子領域１ｃ、第５素子領域１ｅ、及び第６素子領域１ｆそれぞれに位置するシリコン基板１がフォトレジスト膜５６に覆われた状態になる。次いで、フォトレジスト膜５６、素子分離膜２、及びゲート電極４ｄをマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、第４素子領域１ｄに位置するシリコン基板１には、第４トランジスタ１０ｄの低濃度不純物領域（ＬＤＤ領域）６ｄが形成される。なお、本図に示す工程において、第５素子領域１ｅ及び第６素子領域１ｆそれぞれに位置するシリコン基板１は、フォトレジスト膜５６によって覆われていなくてもよい。
【００３５】
その後、図７（Ｂ）に示すように、フォトレジスト膜５６を除去する。次いで、ゲート電極４ａ〜４ｆを含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４ａ〜４ｆの側壁には、それぞれサイドウォール５ａ〜５ｆが形成される。
【００３６】
次いで、第４素子領域１ｄ、第５素子領域１ｅ、及び第６素子領域１ｆを含む全面上に、フォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１素子領域１ａに位置するフォトレジスト膜は除去され、第４素子領域１ｄ、第５素子領域１ｅ、及び第６素子領域１ｆそれぞれに位置するシリコン基板１がフォトレジスト膜に覆われた状態になる。なお、第２素子領域１ｂ、第３素子領域１ｃに位置するシリコン基板１は、フォトレジスト膜に覆われていても良いし、覆われていなくても良い。次いで、フォトレジスト膜、素子分離膜２、ゲート電極４ａ、及びサイドウォール５ａをマスクとして、シリコン基板１に第１導電型の不純物を導入する。これにより、第１トランジスタ１０ａのソース及びドレインとなる不純物領域７ａが形成される。その後、レジストパターンを除去する。
このようにして第１トランジスタ１０ａが形成される。
【００３７】
次いで、第１素子領域１ａ、第２素子領域１ｂ、及び第３素子領域１ｃを含む全面上に、フォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第４素子領域１ｄに位置するフォトレジスト膜は除去され、第１素子領域１ａ、第２素子領域１ｂ、及び第３素子領域１ｃそれぞれに位置するシリコン基板１がフォトレジスト膜に覆われた状態になる。なお、第５素子領域１ｅ、第６素子領域１ｆに位置するシリコン基板１は、フォトレジスト膜に覆われていても良いし、覆われていなくても良い。次いで、フォトレジスト膜、素子分離膜２、ゲート電極４ｄ、及びサイドウォール５ｄをマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、第４トランジスタ１０ｄのソース及びドレインとなる不純物領域７ｄが形成される。その後、レジストパターンを除去する。
このようにして第４トランジスタ１０ｄが形成される。
【００３８】
以上、第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。また、第５トランジスタ１０ｅ及び第６トランジスタ１０ｆは、低濃度不純物領域（ＬＤＤ領域）を有していない。このため、第５トランジスタ１０ｅの特性と第６トランジスタ１０ｆの特性の差を小さくして、かつこの差がばらつく範囲を狭くすることができる。
【００３９】
図８及び図９の各図は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態によって製造される半導体装置は、第２の実施形態によって製造される半導体装置と略同様の構成を有する。以下、第２の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００４０】
まず図８（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、さらにゲート絶縁膜３ａ〜３ｆ、及びゲート電極４ａ〜４ｆを形成する。これらの形成方法は、第２の実施形態と同様である。
【００４１】
次いで、第２素子領域１ｂ、第３素子領域１ｃ、第４素子領域１ｄ、第５素子領域１ｅ、及び第６素子領域１ｆを含む全面上に、フォトレジスト膜５２を塗布し、フォトレジスト膜５２を露光及び現像する。これにより、第１素子領域１ａに位置するフォトレジスト膜５２は除去され、第２素子領域１ｂ、第３素子領域１ｃ、第４素子領域１ｄ、第５素子領域１ｅ、及び第６素子領域１ｆそれぞれに位置するシリコン基板１がフォトレジスト膜５２に覆われた状態になる。次いで、フォトレジスト膜５２、素子分離膜２、及びゲート電極４ａをマスクとして、シリコン基板１に第１導電型の不純物を導入する。これにより、第１トランジスタ１０ａの低濃度不純物領域６ａが形成される。
【００４２】
その後、図８（Ｂ）に示すようにフォトレジスト膜５２を除去する。次いで、第１素子領域１ａ、第２素子領域１ｂ、第３素子領域１ｃ、第５素子領域１ｅ、及び第６素子領域１ｆを含む全面上に、フォトレジスト膜５６を塗布し、フォトレジスト膜５６を露光及び現像する。これにより、第４素子領域１ｄに位置するフォトレジスト膜５６は除去され、第１素子領域１ａ、第２素子領域１ｂ、第３素子領域１ｃ、第５素子領域１ｅ、及び第６素子領域１ｆそれぞれに位置するシリコン基板１がフォトレジスト膜５６に覆われた状態になる。次いで、フォトレジスト膜５６、素子分離膜２、及びゲート電極４ｄをマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、第４素子領域１ｄに位置するシリコン基板１には、第４トランジスタ１０ｄの低濃度不純物領域６ｄが形成される。
【００４３】
その後、図９に示すように、フォトレジスト膜５６を除去する。次いで、ゲート電極４ａ〜４ｆを含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４ａ〜４ｆの側壁には、それぞれサイドウォール５ａ〜５ｆが形成される。
【００４４】
次いで、第４素子領域１ｄ、第５素子領域１ｅ、及び第６素子領域１ｆを含む全面上に、フォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１素子領域１ａに位置するフォトレジスト膜は除去され、第４素子領域１ｄ、第５素子領域１ｅ、及び第６素子領域１ｆそれぞれに位置するシリコン基板１がフォトレジスト膜に覆われた状態になる。次いで、フォトレジスト膜、素子分離膜２、ゲート電極４ａ，４ｂ，４ｃ、及びサイドウォール５ａ，５ｂ，５ｃをマスクとして、シリコン基板１に第１導電型の不純物を導入する。これにより、第１トランジスタ１０ａのソース及びドレインとなる不純物領域７ａ、第２トランジスタ１０ｂのソース及びドレインとなる不純物領域７ｂ、並びに第３トランジスタ１０ｃのソース及びドレインとなる不純物領域７ｃが形成される。その後、レジストパターンを除去する。
【００４５】
このようにして第１トランジスタ１０ａ、第２トランジスタ１０ｂ、及び第３トランジスタ１０ｃが形成される。この状態において、図９中の実線で示すように、不純物領域７ｂ，７ｃは、サイドウォール５ｂ，５ｃの下方には位置していない。
【００４６】
次いで、第１素子領域１ａ、第２素子領域１ｂ、及び第３素子領域１ｃを含む全面上に、フォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第４素子領域１ｄに位置するフォトレジスト膜は除去され、第１素子領域１ａ、第２素子領域１ｂ、及び第３素子領域１ｃそれぞれに位置するシリコン基板１がフォトレジスト膜に覆われた状態になる。次いで、フォトレジスト膜、素子分離膜２、ゲート電極４ｄ，４ｅ，４ｆ、及びサイドウォール５ｄ，５ｅ，５ｆをマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、第４トランジスタ１０ｄのソース及びドレインとなる不純物領域７ｄ、第５トランジスタ１０ｅのソース及びドレインとなる不純物領域７ｅ、及び第６トランジスタ１０ｆのソース及びドレインとなる不純物領域７ｆが形成される。その後、レジストパターンを除去する。
【００４７】
このようにして第４トランジスタ１０ｄ、第５トランジスタ１０ｅ、及び第６トランジスタ１０ｆが形成される。この状態において、図９中の実線で示すように、不純物領域７ｅ，７ｆは、サイドウォール５ｅ，５ｆの下方には位置していない。
【００４８】
その後、シリコン基板１を熱処理して不純物を拡散させる。これにより、不純物領域７ｂ，７ｃ，７ｅ，７ｆに含まれる不純物の一部は、図９中の点線で示すように、サイドウォール５ｂ，５ｃ，５ｅ，５ｆの下方に広がる。
本実施形態によっても第２の実施形態と同様の効果を得ることができる。
【００４９】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第１の実施形態において、図１（Ｂ）を用いて説明した工程と、図２（Ａ）を用いて説明した工程の順序を逆にしてもよい。また第２の実施形態において、図６（Ｂ）及び図７（Ａ）を用いて説明した工程と、図５（Ｂ）及び図６（Ａ）を用いて説明した工程の順序を逆にしてもよい。
【図面の簡単な説明】
【００５０】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】各図は図２の次の工程を説明するための断面図。
【図３】第２トランジスタ１０ｂ及び第３トランジスタ１０ｃを有するアナログ回路の一例を示す回路図。
【図４】第２トランジスタ１０ｂと第３トランジスタ１０ｃの閾値電圧差の標準偏差と、第２トランジスタ１０ｂのゲート面積（Ｌ・Ｗ）の平方根の逆数との相関を示すグラフ。
【図５】各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図６】各図は図５の次の工程を説明するための断面図。
【図７】各図は図６の次の工程を説明するための断面図。
【図８】各図は第３の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図９】図８の次の工程を説明するための断面図。
【図１０】従来の半導体装置の構成を説明するための断面図。
【符号の説明】
【００５１】
１，１００…シリコン基板、１ａ，１００ａ…第１素子領域、１ｂ，１００ｂ…第２素子領域、１ｃ，１００ｃ…第３素子領域、１ｄ…第４素子領域、１ｅ…第５素子領域、１ｆ…第６素子領域、２…素子分離膜、３ａ〜３ｆ…ゲート絶縁膜、４ａ〜４ｆ…ゲート電極、５ａ〜５ｆ…サイドウォール、６ａ，６ｄ，１０６ａ，１０６ｂ，１０６ｃ…低濃度不純物領域、７ａ〜７ｆ，１０７ａ，１０７ｂ，１０７ｃ…不純物領域、１０ａ，１１０ａ…第１トランジスタ、１０ｂ，１１０ｂ…第２トランジスタ、１０ｃ，１１０ｃ…第３トランジスタ、１０ｄ…第４トランジスタ、１０ｅ…第５トランジスタ、１０ｆ…第６トランジスタ、５０，５２，５４，５６…フォトレジスト膜
【図１】
2008235693.tif 000003
【図２】
2008235693.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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