(57)【要約】【課題】工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止できるようにした半導体装置の製造方法を提供する。【解決手段】ＳｉＧｅ−ＨＢＴ５０とＣＭＯＳとを同一基板１上に形成する半導体装置の製造方法であって、バイポーラ領域とＣＭＯＳ領域とを素子分離するＤＴＩ１３及びＬＯＣＯＳ層１５Ａを基板１に形成する工程と、ＣＭＯＳのゲート電極の材料膜であるポリシリコン膜２２を基板１上の全面に形成する工程と、このポリシリコン膜をパターニングして、ＣＭＯＳ領域の基板１上にゲート電極を形成する工程とを含み、ゲート電極を形成する工程では、バイポーラ領域上から当該領域周辺のＬＯＣＯＳ層１５Ａ上までを全て覆うようにポリシリコン膜２２を基板１上に残存させる。【選択図】図３２
2008021746.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタと、電極を有する所定の回路素子とを同一基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタが形成される領域と前記回路素子が形成される領域とを素子分離する絶縁層を前記基板に形成する工程と、
前記絶縁層が形成された前記基板上の全面に前記電極の材料膜を形成する工程と、
前記電極の材料膜をパターニングして前記回路素子が形成される領域の前記基板上に前記電極を形成する工程と、を含み、
前記電極を形成する工程では、
前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを全て覆うように前記電極の材料膜を前記基板上に残存させる、ことを特徴とする半導体装置の製造方法。
【請求項２】
バイポーラトランジスタとＭＯＳトランジスタとを同一基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタが形成される領域と前記ＭＯＳトランジスタが形成される領域とを素子分離する絶縁層を前記基板に形成する工程と、
前記絶縁層が形成された前記基板上の全面に、前記ＭＯＳトランジスタのゲート電極の材料膜を形成する工程と、
前記ゲート電極の材料膜をパターニングして前記ＭＯＳトランジスタが形成される領域の前記基板上に前記ゲート電極を形成する工程と、を含み、
前記ゲート電極を形成する工程では、
前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを全て覆うように前記ゲート電極の材料膜を前記基板上に残存させる、ことを特徴とする半導体装置の製造方法。
【請求項３】
前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを前記ゲート電極の材料膜で全て覆った状態で、前記基板に前記ＭＯＳトランジスタを形成するための所定の製造処理を施す工程と、
前記製造処理を施した後で、前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去する工程と、をさらに含み、
前記ゲート電極の材料膜を除去する工程では、
前記バイポーラトランジスタが形成される領域上を全て開口し、且つ前記ゲート電極の材料膜の端部を覆う形状のレジストパターンをマスクに用いて、当該ゲート電極の材料膜をエッチングする、ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを前記ゲート電極の材料膜で全て覆った状態で、前記基板に前記ＭＯＳトランジスタを形成するための所定の製造処理を施す工程と、
前記製造処理を施した後で、前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去する工程と、をさらに含み、
前記ゲート電極の材料膜を除去する工程では、
当該ゲート電極の材料膜上を全て開口する形状のレジストパターンをマスクに用いて、当該ゲート電極の材料膜をエッチングする、ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記バイポーラトランジスタのベース材料膜にシリコンゲルマニウム（ＳｉＧｅ）を使用する、ことを特徴とする請求項２から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去した後で、前記基板上の全面に保護膜を形成する工程と、
前記保護膜上に出ガス防止膜を形成する工程と、
前記バイポーラトランジスタが形成される領域のうちの、エミッタ領域の前記基板上から前記出ガス防止膜と前記保護膜とを除去する工程と、
前記出ガス防止膜と前記保護膜とが除去された前記エミッタ領域の前記基板上にベース材料膜を形成する工程と、をさらに含むことを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特に、工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止できるようにした技術に関する。
【背景技術】
【０００２】
一般に、同一の半導体基板上に形成されたバイポーラトランジスタとＭＯＳトランジスタとによって構成される回路はＢｉＣＭＯＳと呼ばれ、バイポーラトランジスタの「高パワー、高速性能」特性と、ＣＭＯＳの「低消費電力、高集積特性」特性の両方を備えるため、その用途は広がりつつある。このＢｉＣＭＯＳに係る従来の技術としては、例えば特許文献１に開示されたものがある。
【０００３】
即ち、この特許文献１に開示された半導体装置の製造方法にあっては、バイポーラトランジスタが形成される領域（以下、「バイポーラ領域」という。）及びＭＯＳトランジスタが形成される領域（以下、「ＭＯＳ領域」という、）の半導体基板上に、ポリシリコン膜を堆積する。次に、このポリシリコン膜をパターニングして、ＭＯＳ領域にゲート電極を形成するとともに、バイポーラ領域にポリシリコン膜を残存させる。そして、バイポーラ領域をポリシリコン膜で覆った状態で、半導体基板上に絶縁膜を堆積し、この絶縁膜をエッチバックして、ゲート電極の側面にサイドウォールを形成する。このように、特許文献１に開示された方法は、バイポーラ領域をポリシリコン膜で覆うことによって、ＭＯＳトランジスタ形成時のエッチングダメージがバイポーラ領域に及ぶことを防止する、というものであった。
【特許文献１】特開平１１−１６３１７６号公報
【特許文献２】特開平５−１９８７５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記の従来例では、ＣＭＯＳを形成した後はバイポーラ領域の半導体基板にバイポーラトランジスタを形成するために、バイポーラ領域の半導体基板を覆っているポリシリコン膜をドライエッチングで取り除く必要がある。
しかしながら、上記の従来例では、このポリシリコン膜を取り除くためのドライエッチングによって、ベース−基板間のショート要因となるサブトレンチがバイポーラ領域に形成されてしまうおそれがあった。
【０００５】
即ち、図３５（ａ）に示すように、バイポーラ領域内には、エミッタが形成される領域（以下、「エミッタ領域」という。）と、コレクタが基板３０１上に引き出される領域（以下、「コレクタ領域」という。）とが存在し、エミッタ領域とコレクタ領域との間にはＬＯＣＯＳ層３０２が設けられている。ＭＯＳ形成時のエッチングダメージによってバイポーラトランジスタの特性が大きく変動する領域はエミッタ領域であるため、同一基板３０１に存在するＭＯＳ領域（図示せず）にゲート電極を形成する過程では、エミッタ領域全体をポリシリコン膜３０３で覆っていた。また、ゲート電極のサイドウォール形成工程では、ＬＯＣＯＳ層３０２上にかかるポリシリコン膜３０３の側面にもサイドウォール３０４が形成される。ＭＯＳトランジスタを形成した後は、図３５（ｂ）に示すように、バイポーラ領域のポリシリコン膜３０３上及びサイドウォール３０４上を開口し、それ以外の領域を覆う形状のレジストパターンＲ´１を基板３０１上に形成する。そして、このレジストパターンＲ´１をマスクに、バイポーラ領域のポリシリコン膜３０３をドライエッチングして除去する。
【０００６】
ここで、図３５（ｂ）に示すように、サイドウォール３０４外側のＬＯＣＯＳ層３０２は、レジストパターンＲ´１下から露出しているため、ドライエッチングによって削られる。その結果、図３５（ｃ）に示すように、サイドウォール３０４外側のＬＯＣＯＳ層３０２にサブトレンチ３０５が形成されてしまうおそれがあった。サブトレンチ３０５の底面が基板１表面まで到達してしまうと、例えば、サブトレンチ３０５上に形成されるバイポーラトランジスタのベース引き出し電極と基板１との間がショートしてしまうおそれがあった（問題点１）。
【０００７】
また、図３５（ｄ）に示すように、従来例では、通常、サイドウォール３０４上にベース引き出し電極３０６が形成される。ここで、サイドウォール３０４上面からＬＯＣＯＳ層３０２表面までの段差や、サイドウォール３０４上面からサブトレンチ３０５底面までの段差が大きいと、これらの段差はベース引き出し電極３０６の表面に凹凸となって現れてしまう。つまり、ベース引き出し電極３０６が凸凹に形成される。この凹凸が大き過ぎると、ベース引き出し電極３０６上にコンタクトホールを形成する際に、コンタクトのエッチングを段差上で行うことになるので、エッチングしにくく、シリサイド３０７が形成されにくくなる。その結果、ベース引き出し電極３０６と、この上に形成される配線部との間で接合不良を招いてしまうおそれがあった（問題点２）。
【０００８】
一方、この問題点２を解決する一つの方法として、例えば特許文献２に開示された半導体装置の製造方法がある。即ち、この特許文献２には、バイポーラ領域からポリシリコン膜を除去する前に、このポリシリコン膜側面のサイドウォールを除去することが開示されている。かかる方法によれば、ベース引き出し電極を形成する際にＬＯＣＯＳ層上にはサイドウォールは存在していないので、ベース引き出し電極をフラットに形成することができる。但し、この方法では、ポリシリコン膜のエッチング除去に先立ってサイドウォールを除去する必要があるため、工程数が増えてしまうという問題があった（問題点３）。
【０００９】
そこで、この発明はこのような問題点１〜３に鑑みてなされたものであって、工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
〔発明１〕  上記目的を達成するために、発明１の半導体装置の製造方法は、バイポーラトランジスタと、電極を有する所定の回路素子とを同一基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタが形成される領域と前記回路素子が形成される領域とを素子分離する絶縁層を前記基板に形成する工程と、前記絶縁層が形成された前記基板上の全面に前記電極の材料膜を形成する工程と、前記電極の材料膜をパターニングして前記回路素子が形成される領域の前記基板上に前記電極を形成する工程と、を含み、前記電極を形成する工程では、前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを全て覆うように前記電極の材料膜を前記基板上に残存させる、ことを特徴とするものである。ここで、「所定の回路素子」としては、例えば、ＣＭＯＳ回路や、加速度センサ等が挙げられる。
【００１１】
発明１の半導体装置の製造方法によれば、バイポーラトランジスタが形成される領域（以下、「バイポーラ領域」ともいう。）を覆う電極の材料膜（以下、「電極材料膜」ともいう。）の側面は当該領域周辺の絶縁層上に位置するため、回路素子の電極側面にサイドウォールを形成する際に、バイポーラ領域の内側にサイドウォールが形成されることを防ぐことができる。
【００１２】
これにより、バイポーラ領域でのサブトレンチの形成を回避することができるので、例えば、バイポーラトランジスタを流れる電流がサブトレンチを介して基板側にリークしまう等の不具合を防ぐことができる。
また、ベース引き出し電極がサイドウォール上に形成されることもないので、ベース引き出し電極表面の凹凸を小さく抑える（即ち、ベース引き出し電極をフラットに形成する）ことが可能である。これにより、ベース引き出し電極上にコンタクトホールを形成することが容易である。さらに、バイポーラ領域周辺の絶縁層上にサイドウォールを残しておいても、バイポーラトランジスタを形成するうえで邪魔にはならない。従って、サイドウォールを除去するための専用工程は不要であり、工程数の増加を防ぐことができる。
【００１３】
〔発明２〕  発明２の半導体装置の製造方法は、バイポーラトランジスタとＭＯＳトランジスタとを同一基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタが形成される領域と前記ＭＯＳトランジスタが形成される領域とを素子分離する絶縁層を前記基板に形成する工程と、前記絶縁層が形成された前記基板上の全面に、前記ＭＯＳトランジスタのゲート電極の材料膜を形成する工程と、前記ゲート電極の材料膜をパターニングして前記ＭＯＳトランジスタが形成される領域の前記基板上に前記ゲート電極を形成する工程と、を含み、前記ゲート電極を形成する工程では、前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを全て覆うように前記ゲート電極の材料膜を前記基板上に残存させる、ことを特徴とするものである。ここで、「ＭＯＳトランジスタ」とは、ＭＯＳ構造を有するトランジスタのことであり、そのゲート絶縁膜はシリコン酸化（ＳｉＯ２）膜に限られることはなく、例えば、シリコン酸化窒化膜（ＳｉＯＮ）や、高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）であっても良い。
【００１４】
発明２の半導体装置の製造方法によれば、バイポーラ領域を覆う電極材料膜の側面は当該領域周辺の絶縁層上に形成される。従って、ＭＯＳトランジスタのゲート電極の側面にサイドウォールを形成する際に、バイポーラ領域の内側にサイドウォールが形成されることを防ぐことができる。これにより、バイポーラ領域でのサブトレンチの形成を回避することができるので、例えば、バイポーラトランジスタを流れる電流がサブトレンチを介して基板側にリークしまう等の不具合を防ぐことができる。
【００１５】
また、ベース引き出し電極がサイドウォール上に形成されることもないので、ベース引き出し電極表面の凹凸を小さく抑える（即ち、ベース引き出し電極をフラットに形成する）ことが可能である。これにより、ベース引き出し電極上にコンタクトホールを形成することが容易である。さらに、バイポーラ領域周辺の絶縁層上にサイドウォールを残しておいても、バイポーラトランジスタを形成するうえで邪魔にはならない。従って、サイドウォールを除去するための専用工程は不要であり、工程数の増加を防ぐことができる。
【００１６】
〔発明３〕  発明３の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを前記ゲート電極の材料膜で全て覆った状態で、前記基板に前記ＭＯＳトランジスタを形成するための所定の製造処理を施す工程と、前記製造処理を施した後で、前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去する工程と、をさらに含み、前記ゲート電極の材料膜を除去する工程では、前記バイポーラトランジスタが形成される領域上を全て開口し、且つ前記ゲート電極の材料膜の端部を覆う形状のレジストパターンをマスクに用いて、当該ゲート電極の材料膜をエッチングする、ことを特徴とするものである。
【００１７】
このような構成であれば、バイポーラ領域から電極材料膜を除去する際に、当該電極材料膜の端部及び、その側面に形成されるサイドウォールをエッチング雰囲気に晒さないようにすることができるので、バイポーラ領域周辺でのサブトレンチの形成を防止することができる。
【００１８】
〔発明４〕  発明４の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを前記ゲート電極の材料膜で全て覆った状態で、前記基板に前記ＭＯＳトランジスタを形成するための所定の製造処理を施す工程と、前記製造処理を施した後で、前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去する工程と、をさらに含み、前記ゲート電極の材料膜を除去する工程では、当該ゲート電極の材料膜上を全て開口する形状のレジストパターンをマスクに用いて、当該ゲート電極の材料膜をエッチングする、ことを特徴とするものである。
【００１９】
このような構成であれば、バイポーラ領域から電極材料膜を除去する際に、当該電極材料膜の端部及び、その側面に形成されるサイドウォールはエッチング雰囲気に晒されるので、サイドウォールの外側でサブトレンチが形成されてしまう可能性がある。しかしながら、このような構成であっても、サブトレンチはバイポーラ領域周辺の絶縁層（即ち、バイポーラ領域以外の領域）に形成されるので、サブトレンチ上にベース引き出し電極が形成されることは無い。従って、バイポーラトランジスタを流れる電流がサブトレンチを介して基板側にリークしてしまう等の不具合を防ぐことができる。
【００２０】
〔発明５〕  発明５の半導体装置の製造方法は、発明２から発明４の何れか一の半導体装置の製造方法において、前記バイポーラトランジスタのベース材料膜にシリコンゲルマニウム（ＳｉＧｅ）を使用する、ことを特徴とするものである。
このような構成であれば、シリコンゲルマニウムはシリコン等と同様にエッチングしたり、シリサイド化したりすることが可能であるため、バイポーラトランジスタとＣＭＯＳとを混載した半導体装置の製造が比較的容易である。
【００２１】
〔発明６〕  発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去した後で、前記基板上の全面に保護膜を形成する工程と、前記保護膜上に出ガス防止膜を形成する工程と、前記バイポーラトランジスタが形成される領域のうちの、エミッタ領域の前記基板上から前記出ガス防止膜と前記保護膜とを除去する工程と、前記出ガス防止膜と前記保護膜とが除去された前記エミッタ領域の前記基板上にベース材料膜を形成する工程と、をさらに含むことを特徴とするものである。
【００２２】
ここで、本発明者は、ＭＯＳ領域をシリコン酸化膜で保護した状態で、基板にバイポーラトランジスタを形成するための熱処理を施すと、最表面のシリコン酸化膜から意図しないガスが出てきて炉内に拡散し、当該ガスがベース材料膜に触れてその膜質が損なわれてしまう、という知見を得た。本発明者の経験によれば、このようなベース材料膜における膜質低下の傾向は、シリコン酸化膜をＴＥＯＳ（ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）を用いて形成し、ベース材料膜にシリコンゲルマニウム（ＳｉＧｅ）を使用したときに特に顕著となる。
【００２３】
発明５によれば、例えば、ＭＯＳ領域の基板へのダメージを防ぎつつ、バイポーラ領域の基板にバイポーラトランジスタを形成するための所定の製造処理を施すことができる。また、例えば熱処理の工程で、保護膜から意図しないガスが発生した場合でも、当該ガスの炉内への拡散を出ガス防止膜で防ぐことができ、当該ガスによるベース材料膜の膜質低下を防ぐことができる。例えば、保護膜がＴＥＯＳで形成されたシリコン酸化膜（即ち、ＴＥＯＳ膜）である場合には、出ガス防止膜として例えばポリシリコン膜を使用することで、ＴＥＯＳ膜からのガスの放出を抑制することができる。
【発明を実施するための最良の形態】
【００２４】
図１は、本発明の実施の形態に係る半導体装置の構成例を示す断面図である。
図１に示すように、この半導体装置は、ベース５１がシリコンゲルマニウム（ＳｉＧｅ）層からなるヘテロ接合バイポーラトランジスタ（以下、「ＳｉＧｅ−ＨＢＴ」という。）５０と、ＰＭＯＳトランジスタ６０と、上部電極及び下部電極が例えばポリシリコンからなるキャパシタ７０と、ＮＭＯＳトランジスタ８０と、を含んだ構成となっている。
ＳｉＧｅ−ＨＢＴ５０は、バイポーラトランジスタが形成される領域（以下、「バイポーラ領域」という。）の基板１上に形成されており、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０は、ＣＭＯＳトランジスタ等が形成される領域（以下、「ＣＭＯＳ領域という。）の基板１上に形成されている。
【００２５】
また、図１に示すように、バイポーラ領域とＣＭＯＳ領域との間の基板１には、ＤＴＩ（ｄｅｅｐ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）層１３が形成されており、さらにＤＴＩ層１３上にＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）層１５Ａが形成されている。パイポーラ領域とＣＭＯＳ領域は、このＤＴＩ層１３及びＬＯＣＯＳ層１５Ａからなる素子分離層によって電気的に分離されている。
【００２６】
図１に示すように、ＳｉＧｅ−ＨＢＴ５０のエミッタはＮ型の不純物を含むポリシリコンで構成され、そのベース５１はＰ型の不純物を含む単結晶のシリコンゲルマニウム層で構成されている。また、ＳｉＧｅ−ＨＢＴ５０のコレクタは、Ｎ型の不純物拡散層（ＳＩＣ−２層５７、ＳＩＣ−１層４３、Ｄｅｅｐ Ｎｗｅｌｌ層６、Ｂｕｒｉｅｄ Ｎ＋層４、Ｎ−Ｓｉｎｋ（Ｎ−）層７及びＮ＋層４５）で構成されている。Ｎ−Ｓｉｎｋ層７はＮ＋層４５よりもＮ型不純物の濃度が低く、Ｎ＋層４５からＢｕｒｉｅｄ Ｎ＋層４に至る電流経路の抵抗を低減させる役割を持つ。また、ベース５１は、ベース引き出し電極によってＬＯＣＯＳ層１５Ｂ上まで引き出されている。
【００２７】
図２〜図３１は、本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。次に、上述した半導体装置の製造方法について説明する。
図２に示すように、まず始めに例えばＰ型のシリコン（Ｓｉ）基板１Ａを用意する。このシリコン基板１Ａは単結晶のシリコンウエーハであり、その抵抗率は例えば９〜１２Ω・ｃｍである。次に、シリコン基板１Ａ上にシリコン酸化（ＳｉＯ２）膜２を形成する。このシリコン酸化膜２の膜厚は例えば４５００Å程度である。そして、シリコン酸化膜上にバイポーラ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ１を形成する。次に、このレジストパターンＲ１をマスクにシリコン酸化膜２をエッチングして除去する。バイポーラ領域からシリコン酸化膜２を除去した後は、図３に示すように、例えばアッシング処理によってレジストパターンＲ１を除去する。
【００２８】
次に、図４に示すように、シリコン基板１Ａに熱酸化処理を施して、バイポーラ領域のシリコン基板１Ａ上にパッド酸化膜３を形成する。パッド酸化膜３はＳｉＯ２であり、その膜厚は例えば１８０Å程度である。次に、シリコン基板１Ａ上に形成されたシリコン酸化膜２をマスクに、シリコン基板１ＡにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばヒ素（Ａｓ）であり、その注入量は例えば１．０×１０１５ｃｍ−２、注入エネルギーは例えば１００ｋｅＶである。
【００２９】
次に、図４において、パッド酸化膜３を、例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去した後、シリコン基板１Ａに熱酸化処理を施してシリコン酸化膜（図示せず）を形成し、さらにシリコン基板１Ａに熱処理（アニール）を施してヒ素を拡散させ、Ｂｕｒｉｅｄ Ｎ＋層４を形成する。そして、シリコン酸化膜を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。
【００３０】
次に、図５に示すように、Ｐ型の不純物を含む単結晶のシリコン層１Ｂをエピタキシャル成長法によってシリコン基板１Ａ上に形成する。このエピタキシャル成長法によって形成されるシリコン層１Ｂの厚さは例えば１．２μｍ程度であり、その抵抗率は例えば９〜１２Ω・ｃｍである。図５に示すように、このエピタキシャル成長の過程で、シリコン基板１Ａに形成されたＢｕｒｉｅｄ Ｎ＋層４はシリコン層１Ｂ側に拡散する。ここでは説明の便宜上から、シリコン基板１Ａとシリコン層１Ｂとを合わせて基板１と呼ぶ。
【００３１】
次に、図６に示すように、シリコン層１Ｂ上にパッド酸化膜５を形成する。このパッド酸化膜５はＳｉＯ２であり、例えばシリコン層の熱酸化処理によって１８０Å程度の厚さに形成する。次に、バイポーラ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ２をパッド酸化膜上に形成する。そして、このレジストパターンＲ２をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。図６に示すように、ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば３２０ｋｅＶである。これにより、シリコン層１ＢにＤｅｅｐ Ｎｗｅｌｌ層６を形成する。Ｄｅｅｐ Ｎｗｅｌｌ層６を形成した後は、例えばアッシング処理によって、パッド酸化膜５上からレジストパターンＲ２を除去する。
【００３２】
次に、図７に示すように、バイポーラ領域のうちのコレクタ領域（即ち、コレクタが基板上に引き出される領域）の上方を開口し、それ以外の領域を覆うレジストパターンをパッド酸化膜５上に形成する。そして、このレジストパターンＲ３をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば３２０ｋｅＶである。これにより、コレクタ領域のシリコン層１ＢにＮ型のＮ−Ｓｉｎｋ層７を形成する。
【００３３】
次に、例えばアッシング処理によって、パッド酸化膜５上からレジストパターンＲ３を除去する。そして、基板１に熱処理（アニール）を施してＤｅｅｐ  Ｎｗｅｌｌ層６およびＮ−Ｓｉｎｋ層７に含まれるリンを拡散させ、図７に示すように、Ｄｅｅｐ Ｎｗｅｌｌ層６をＢｕｒｉｅｄ Ｎ＋層４に接合させると共に、Ｎ−Ｓｉｎｋ層７をＢｕｒｉｅｄ Ｎ＋層４に接合させる。更に、パッド酸化膜５を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。
【００３４】
次に、図８に示すように、シリコン層１Ｂ上にシリコン酸化膜８を形成する。このシリコン酸化膜８は、例えば熱酸化法によって４０００Å程度の厚さに形成する。次に、バイポーラ領域の周りを囲む領域（即ち、素子分離領域）の上方を開口し、それ以外の領域を覆うレジストパターンＲ４をシリコン酸化膜８上に形成する。そして、このレジストパターンＲ４をマスクにして、シリコン酸化膜８をエッチングし、更に例えばアッシング処理によってシリコン酸化膜８上からレジストパターンＲ４を除去する。次に、パターニングされたシリコン酸化膜８をマスクにして、シリコン層１Ｂ及びシリコン基板１Ａをエッチングする。これにより、シリコン基板１Ａの内部に底面が到達する深い溝（即ち、ｄｅｅｐ  ｔｒｅｎｃｈ）９を形成する。
【００３５】
次に、シリコン酸化膜８の表面を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングしてシリコン酸化膜８を除去する。そして、図９に示すようにｄｅｅｐ  ｔｒｅｎｃｈの内壁及び底面にシリコン酸化膜１１を薄く形成する。このシリコン酸化膜１１は、例えば熱酸化処理によって４００Å程度の厚さに形成する。
次に、シリコン酸化膜１１が薄く形成されたｄｅｅｐ  ｔｒｅｎｃｈの内部に例えばポリシリコン膜を埋め込んで、ＤＴＩ層１３を完成させる。即ち、ポリシリコン膜を例えばＬＰ−ＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）法によって基板１上に形成し、次に、このポリシリコン膜をエッチバックあるいはＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）法で研磨することによって、ｄｅｅｐ  ｔｒｅｎｃｈ内にポリシリコン膜を残し、それ以外の領域上からポリシリコン膜を取り除く。
【００３６】
次に、図１０に示すように、シリコン層１ＢにＬＯＣＯＳ層１５Ａを形成して、ＤＴＩ層１３とＬＯＣＯＳ層１５Ａとからなる素子分離層１４を完成させる。また、エミッタ領域とコレクタ領域との間には、ＤＴＩ層１３を形成しないでＬＯＣＯＳ層１５Ｂを形成する。さらに、ＣＭＯＳ領域内のＰＭＯＳトランジスタ６０が形成される領域とＮＭＯＳトランジスタ８０が形成される領域との間には、ＤＴＩ層１３を形成しないでＬＯＣＯＳ層１５Ｃを形成する。この例では、ＬＯＣＯＳ層１５Ａ〜１５Ｃを、ＬＯＣＯＳ法（即ち、シリコン窒化膜をシリコン層表面に部分的に形成した状態で、基板に熱酸化処理を施して、シリコン窒化膜で覆われていないシリコン層表面だけを酸化する方法）で同時に形成する。
【００３７】
また、このようなＬＯＣＯＳ層１５Ａ〜１５Ｃの形成と前後して、ＣＭＯＳ領域のシリコン層１ＢにＰウェル層１６及びＮウェル層１７を形成する。ＬＯＣＯＳ層１５Ａ〜１５Ｃと、Ｐウェル層１６及びＮウェル層１７を形成した後は、ＣＭＯＳ領域の基板１に、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０をそれぞれ形成する。
【００３８】
即ち、図１０では、まず始めに、基板１に熱酸化処理を施すことにより、ＣＭＯＳ領域のシリコン層１Ｂ上にゲート酸化膜１８を形成する。次に、ＣＶＤなどの方法により、基板１の上方全面に例えばポリシリコン膜を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いてポリシリコン膜をパターニングすることによって、ゲート酸化膜１８上にゲート電極１９を形成すると共に、ＬＯＣＯＳ層１５Ｃ上にキャパシタ７０の下部電極２１を形成する。このとき、図１０に示すように、バイポーラ領域の基板１上にはポリシリコン膜２２を残存させる。
【００３９】
つまり、このポリシリコン膜のパターニング工程では、ＣＭＯＳ領域の基板１に、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０をそれぞれ形成している間、バイポーラ領域のシリコン層１Ｂがエッチングされるのを防ぐために、当該領域をゲート電極１９の材料膜でカバー（即ち、保護）しておく。この例では、図３３に示すようにバイポーラ領域上からその周辺領域上までを全て覆い、且つ、図１０に示すようにバイポーラ領域上を覆うポリシリコン膜２２の側面がＤＴＩ層の真上に位置するように、ポリシリコン膜をパターニングする。
【００４０】
このようにバイポーラ領域にポリシリコン膜２２を残存させることによって、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０を形成している間、バイポーラ領域のシリコン層１Ｂはエッチング雰囲気に晒されずに済み、その被エッチングを防止することができる。これにより、ＳｉＧｅ−ＨＢＴ６０のベース真下に位置するシリコン層（即ち、コレクタ）における縦方向の濃度プロファイルの変動を防止することができる。また、バイポーラ領域のシリコン層１Ｂにエッチングによるダメージを与えずに済むので、後工程で形成されるベース材料膜（即ち、シリコンゲルマニウム）に結晶欠陥を生じさせないようにすることができる。
【００４１】
次に、基板１の上方全面にキャパシタ７０の誘電体となる絶縁膜を形成し、さらに、キャパシタ７０の上部電極となるポリシリコン膜を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いて、これらポリシリコン膜及び絶縁膜をパターニングして、キャパシタ７０の誘電体２５と上部電極２７とを完成させる。誘電体２５は例えばシリコン酸化膜又はシリコン窒化膜であり、上部電極２７は例えばポリシリコン膜である。また、このような誘電体２５及び上部電極２７の形成と前後して、フォトリソグラフィー技術及びイオン注入技術を用いてＡｓ、Ｐ、Ｂなどの不純物をシリコン層１Ｂ内にイオン注入することによって、ゲート電極１９両側のシリコン層にＮ型またはＰ型のＬＤＤ層をそれぞれ形成する。
【００４２】
このように、誘電体２５及び上部電極２７、ＬＤＤ層などを形成した後で、ＣＶＤなどの方法によって基板１の上方全面に例えばシリコン窒化膜を形成する。そして、ＲＩＥなどの異方性エッチングを用いてシリコン窒化膜をエッチバックすることによって、ゲート電極１９の側面にサイドウォール２９を形成すると共に、上部電極２７と下部電極２１の側面にそれぞれサイドウォール３１を形成する。また、このサイドウォールの形成工程では、バイポーラ領域に残されているポリシリコン膜２２の側面にもサイドウォール３２が形成される。
【００４３】
サイドウォール２９、３１、３２を形成した後は、図１１に示すように、バイポーラ領域上を全て開口し、且つポリシリコン膜の端部２２Ａについてはこれを全て覆う形状のレジストパターンＲ５を基板１上に形成する。そして、このレジストパターンＲ５をマスクに用いて、ポリシリコン膜をエッチングする。このようにして、ＬＯＣＯＳ層１５Ｂを含むバイポーラ領域からポリシリコン膜を除去する。図１１に示すように、この例では、サイドウォール３２はレジストパターンＲ５で覆われているので、その外側でのサブトレンチの形成を防止することができる。その後、図１２に示すように、例えばアッシング処理によってレジストパターンを基板１上から除去する。
【００４４】
次に、フォトリソグラフィー技術及びイオン注入技術を用いてＢ、Ａｓ、Ｐなどの不純物をＣＭＯＳ領域のシリコン層１Ｂ内にイオン注入することにより、図１２に示すように、サイドウォール２９両側のシリコン層１Ｂに高濃度不純物導入層からなるソース又はドレイン層（以下、「Ｓ／Ｄ」という。）３４、３５を形成する。また、Ｎ型の高濃度不純物導入層であるＮＭＯＳのＳ／Ｄ３５を形成する際には、同時にバイポーラ領域のＮ＋層４５にもイオン注入する。なお、Ｓ／Ｄ３４を形成するＰ型不純物のイオン注入工程では、例えば、バイポーラ領域を図示しないレジストパターンで覆っておく。これにより、バイポーラ領域への不要な高濃度不純物の導入が防がれる。
【００４５】
次に、ＣＭＯＳ領域の基板１上にシリコン酸化膜を形成する。これは、ＳｉＧｅ−ＨＢＴ５０を作り込む間、ＣＭＯＳ領域のシリコン層１Ｂがエッチングされるのを防ぐためである。例えば、図１３に示すように、基板１の上方全面に例えばシリコン酸化膜４１を形成する。このシリコン酸化膜４１は、例えばＴＥＯＳ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）を用いたＡＰ−ＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ−ＣＶＤ）、ＬＰ−ＣＶＤまたはＰ−ＣＶＤ（ｐｌａｓｍａ−ＣＶＤ）で形成する。ここでは説明の便宜上から、ＴＥＯＳ法で形成されたシリコン酸化膜をＴＥＯＳ膜と呼ぶ。図１３に示すＴＥＯＳ膜４１の厚さは、例えば５００Å程度である。
【００４６】
次に、図１４に示すように、エミッタ領域の中心部の上方を開口し、それ以外の領域を覆うレジストパターンＲ６をＴＥＯＳ４１膜上に形成する。そして、このレジストパターンＲ６をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば２７０ｋｅＶである。これにより、図１５に示すように、ＥＢ接合領域のシリコン層１ＢにＮ型のＳＩＣ−１層４３を形成する。その後、例えばアッシング処理によってレジストパターンＲ６を除去する。
【００４７】
続いて、図１５に示すように、コレクタ領域とその周辺の上方を開口し、それ以外の領域を覆うレジストパターンＲ７をＴＥＯＳ膜４１上に形成する。そして、このレジストパターンＲ７をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば１．０×１０１５ｃｍ−２、注入エネルギーは例えば２７０ｋｅＶである。これにより、Ｎ−Ｓｉｎｋ層７は更に不純物濃度が高められ、コレクタ抵抗を低減させる効果をもつ。その後、例えばアッシング処理によってレジストパターンＲ７を除去する。
【００４８】
次に、図１６に示すように、基板１の上方全面にポリシリコン膜４７を形成する。このポリシリコン膜４７は、ＴＥＯＳ膜４１から放出されるガスを封じこめるための膜である。上述したように、本発明者は、ＴＥＯＳ膜４１を形成した基板１に熱処理を施すと、ＴＥＯＳ膜４１から意図しないガスが出てきて炉内に拡散し、当該ガスがベース材料膜（例えば、ＳｉＧｅ）に触れてその膜質が損なわれてしまう、ということに気がついた。そこで、この例では、ベース材料膜を形成する前に、ＴＥＯＳ膜４１上にポリシリコン膜４７を予め形成しておく。このポリシリコン膜４７は、例えばＬＰ−ＣＶＤで１０００Å程度の厚さに形成する。
【００４９】
次に、図１７に示すように、エミッタ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ８をポリシリコン膜４７上に形成する。そして、このレジストパターンＲ８をマスクにして、ポリシリコン膜４７をドライエッチングして取り除き、エミッタ領域のＴＥＯＳ膜４１を露出させる。その後、例えばアッシング処理によってレジストパターンＲ８を除去する。
【００５０】
次に、図１８において、ポリシリコン膜４７下から露出したエミッタ領域のＴＥＯＳ膜４１を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。フッ酸系の溶液ではポリシリコン膜４７はほとんどエッチングされないので、ＴＥＯＳ膜４１を選択性高く除去することができる。図１９に示すように、このウェットエッチングによって、エミッタ領域のＤｅｅｐ Ｎｗｅｌｌ層６が露出することとなる。
【００５１】
次に、図２０に示すように、基板１の上方全面に、ベース材料膜として例えばシリコンゲルマニウム（ＳｉＧｅ）層５１を形成する。このシリコンゲルマニウム層５１は、例えばエピタキシャル成長法によって１３００Å程度の厚さに形成する。シリコンゲルマニウム層５１のうちの、単結晶のシリコン層上に直接形成された部分（即ち、エミッタ領域に形成された部分）５１Ａは単結晶構造に形成され、ポリシリコン膜４７上に形成された部分５１Ｂは多結晶構造に形成される。
【００５２】
次に、図２０に示すように、シリコンゲルマニウム層５１上にＴＥＯＳ膜５３を形成する。ＴＥＯＳ膜５３の厚さは例えば３５０Å程度である。そして、ＴＥＯＳ膜５３上にポリシリコン膜５５を形成する。このポリシリコン膜５５は、例えばＬＰ−ＣＶＤによって５００Å程度の厚さに形成する。
【００５３】
次に、図２１に示すように、エミッタ（Ｅ）とベース（Ｂ）とが接合される領域（以下、「ＥＢ接合領域」ともいう。）の上方を開口し、それ以外の領域を覆うレジストパターンＲ９をポリシリコン膜５５上に形成する。そして、このレジストパターンＲ９をマスクに、ポリシリコン膜５５をドライエッチングして除去する。さらに、図２１に示すように、このレジストパターンＲ９をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。このイオン注入工程は上述したＳＩＣ−２層５７を形成するための工程である。この工程でイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば５．０×１０１１ｃｍ−２、注入エネルギーは例えば１００ｋｅＶである。
【００５４】
次に、例えばアッシング処理によってレジストパターンＲ９を除去し、その後、ポリシリコン膜５５下から露出しているＥＢ接合領域のＴＥＯＳ膜５３を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。
【００５５】
次に、図２２に示すように、ポリシリコン膜５９を基板１上の全面に形成する。このポリシリコン膜５９は例えばリン（Ｐ）を多量に含んだ膜であり、例えばＰ−ＣＶＤ法によって２５００Å程度の厚さに形成する。また、このポリシリコン膜５９へのリンの添加はｉｎ−ｓｉｔｕ（即ち、成膜中にドーピングすること）で行う。図２２において、リンを含むポリシリコン膜５９と、シリコンゲルマニウム層５１Ａとが直接接触している部分がＥＢ接合領域である。なお、上記ＥＢ接合領域における固層エピ化対策のため、ポリシリコン膜５９を形成する前に基板にＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）処理を施しておくことが好ましい。ここで、固層エピ化とは、ポリシリコン膜５９が、下層のシリコンゲルマニウム層５１Ａの結晶状態を反映してエピタキシャル成長することである。こうしてできたポリシリコン膜５９は単結晶であるため、後工程の熱処理（アニール）によって膜中に含有するリンがシリコンゲルマニウム層５１Ａ中に拡散しにくくなる。そのために所望のＥＢ接合を得ることができなくなるので、固層エピ化は避けるほうが望ましい。
【００５６】
次に、図２３に示すように、ＥＢ接合領域とその周辺だけを覆い、それ以外の領域を覆わない（即ち、露出させる）レジストパターンＲ１０をポリシリコン膜５９上に形成する。そして、このレジストパターンＲ１０をマスクにして、ポリシリコン膜５９、５５をドライエッチングして取り除く。これにより、図２３に示すようにエミッタ５９を形成する。
【００５７】
次に、図２４に示すように、レジストパターンＲ１０をマスクに、シリコンゲルマニウム層５１に向けてＰ型不純物をイオン注入する。このイオン注入は、シリコンゲルマニウム層からなるベース引き出し電極の抵抗を下げるためと、ＬＯＣＯＳ１５Ｂの端部付近におけるシリコンゲルマニウム層５１Ａの欠陥に起因するベース・コレクタ間リークを防止するための２つの目的をもつ。当該工程では例えばボロン（Ｂ）などのＰ型不純物を２段階にてイオン注入する。例えば、浅く注入する条件としてＢＦ２＋をイオン注入する場合は、注入量が例えば２．０×１０１５ｃｍ−２、注入エネルギーが例えば４０ｋｅＶである。また、深く注入する条件としてＢ＋をイオン注入する場合は、注入量が例えば５．０×１０１３ｃｍ−２、注入エネルギーが例えば３０ｋｅＶである。この深いイオン注入により、エミッタ５９の両脇にＰ＋層６３が形成される。このようなイオン注入を行った後は、図２５に示すように、例えばアッシング処理によってレジストパターンＲ１０を除去する。
【００５８】
次に、図２６に示すように、エミッタ領域と、ベース引き出し電極を形成する領域とを覆い、それ以外の領域を覆わない（即ち、露出させる）レジストパターンＲ１１をＴＥＯＳ膜５３上に形成する。そして、このレジストパターンＲ１１をマスクに、ＴＥＯＳ膜５３をエッチングして取り除く。続いて、図２６に示すように、レジストパターンＲ１１をマスクに多結晶構造のシリコンゲルマニウム層５１Ｂ及びポリシリコン膜４７をエッチングして除去する。このエッチング工程では、下地のＴＥＯＳ膜４１がエッチングストッパーとして機能する。その後、例えばアッシング処理によってレジストパターンＲ１１を除去する。
【００５９】
次に、図２７に示すように、ポリシリコン膜４７下から露出しているＴＥＯＳ膜４１を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。そして、図２８に示すように、再度、基板１上にＴＥＯＳ膜６１を形成する。このＴＥＯＳ膜６１は、後工程のシリサイド工程でサリサイドブロック用に使用される膜である。この例では、ＴＥＯＳ膜６１を１４００Å程度に形成する。次に、基板１に熱処理（アニール）を施して、ポリシリコン膜５９に含まれるリン（Ｐ）をシリコンゲルマニウム層５１側に拡散させてＥＢ接合を形成する。
【００６０】
次に、図２９に示すように、ＴＥＯＳ膜６１をエッチバックして、エミッタ５９の側面にサイドウォール６１を形成する。なお、この例では、ＬＯＣＯＳ層１５Ｂ上にＴＥＯＳ膜４１とポリシリコン膜４７とが残され、その上に多結晶のシリコンゲルマニウム層５１Ｂが形成されているので、シリコン層１Ｂに直接形成されたシリコンゲルマニウム層５１ＡとＬＯＣＯＳ層１５Ｂ上に形成されたシリコンゲルマニウム層５１Ｂとの段差が大きい。そのため、図２９に示すように、ＬＯＣＯＳ層１５Ｂのバーズビーク端部（即ち、ＬＯＣＯＳエッジ）にもサイドウォール６１が形成される。
【００６１】
次に、図３０に示すように、サリサイドプロセスによって、サイドウォール６１から露出しているエミッタ５９上、ベース引き出し電極５１上及びコレクタＮ＋層４５上にシリサイド６７を自己整合的に形成する。なお、このサリサイドプロセスでは、ＣＭＯＳ領域のＳ／Ｄ３４、３５およびＣＭＯＳのゲート電極１９、キャパシタの上部電極２７の上にもシリサイド６７が形成される。
【００６２】
次に、図３０において、基板１上の全面に層間絶縁膜としてＴＥＯＳ膜を形成し、さらにＳＯＧ膜を形成する。ここで、ＳＯＧ膜とは、ＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）法によって形成されるシリコン酸化膜のことである。そして、図３１に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、シリサイド６７上の層間絶縁膜６９をエッチングして除去し、コンタクトホール７１を形成する。その後、基板１の上方全面に例えばアルミニウム合金膜をスパッタリングで形成し、このアルミニウム合金膜をフォトリソグラフィー技術及びエッチング技術を用いてエッチングすることによって、図１に示したような配線部７３を形成する。その後、基板１にシンター処理を施して半導体装置を完成させる。
【００６３】
以上説明したように、本発明の実施の形態では、図３２（ａ）に示すように、バイポーラ領域上から当該領域周縁のＬＯＣＯＳ層１５Ａまでをポリシリコン膜２２で全て覆った状態で、ＣＭＯＳ形成フローを行う。ポリシリコン膜２２はゲート電極の材料膜である。次に、少なくともゲート電極の側面にサイドウォールを形成した後で、図３２（ｂ）に示すように、バイポーラ領域上を全て開口し、且つポリシリコン膜の端部２２Ａを全て覆う形状のレジストパターンＲ５を基板１上に形成する。そして、このレジストパターンＲ５をマスクにして、ポリシリコン膜２２をエッチングして除去する。
【００６４】
このような構成であれば、図３２（ｃ）に示すように、バイポーラ領域の内側にサイドウォール３２が形成されることを防ぐことができる。これにより、バイポーラ領域でのサブトレンチの形成を回避することができるので、例えば、ＳｉＧｅ−ＨＢＴ５０を流れる電流がサブトレンチを介して基板１側にリークしまう等の不具合を防ぐことができる。
また、図３２（ｄ）ベース引き出し電極（シリコンゲルマニウム層）５１がサイドウォール３２上に形成されることもないので、ベース引き出し電極５１表面の凹凸を小さく抑える（即ち、ベース引き出し電極５１をフラットに形成する）ことが可能である。これにより、ベース引き出し電極５１上にコンタクトホールを形成することが容易である。さらに、バイポーラ領域周辺のＬＯＣＯＳ層１５Ａ上にサイドウォール３２等を残しておいても、ＳｉＧｅ−ＨＢＴ５０を形成するうえで邪魔にはならない。従って、サイドウォール３２を除去するための専用工程は不要であり、工程数の増加を防ぐことができる。
【００６５】
なお、本発明では、バイポーラ領域からポリシリコン膜２２を除去する際に、図３４に示すように、ポリシリコン膜２２上とサイドウォール３２上の全てを開口するレジストパターンＲ´５を基板１上に形成し、このレジストパターンＲ´５をマスクにポリシリコン膜２２をエッチングするようにしても良い。つまり、バイポーラ領域を保護するカバーをその端部を含めて全て取り除くようにしても良い。
【００６６】
このような構成であれば、上記の実施の形態と比べて、サイドウォール３２外側のＬＯＣＯＳ層１５Ａにサブトレンチが形成されてしまう可能性がある。しかし、たとえサブトレンチが形成されたとしても、その形成位置はバイポーラ領域の外側であり、サブトレンチ上にベース引き出し電極等が形成されることは無い。従って、上記の実施形態と同様に、バイポーラトランジスタを流れる電流がサブトレンチを介して基板１側にリークしまう等の不具合を防ぐことができる。
【００６７】
この実施の形態では、ＳｉＧｅ−ＨＢＴ５０が本発明の「バイポーラトランジスタ」に対応し、ＰＭＯＳトランジスタ６０、キャパシタ７０及びＮＭＯＳトランジスタ８０が本発明の「所定の回路素子」又は「ＭＯＳトランジスタ」に対応している。また、ＣＭＯＳ領域が本発明の「ＭＯＳトランジスタが形成される領域」又は「回路素子が形成される領域」に対応している。さらに、ＤＴＩ層１３及びＬＯＣＯＳ層１５Ａからなる素子分離層が本発明の「絶縁層」に対応し、ポリシリコン膜２２が本発明の「電極の材料膜」又は「ゲート電極の材料膜」に対応している。また、ＴＥＯＳ膜４１が本発明の「保護膜」に対応し、ポリシリコン膜４７が本発明の「出ガス防止膜」に対応している。
【００６８】
なお、この実施の形態では、本発明の「所定の回路素子」の一例としてＰＭＯＳトランジスタ６０等を例示したが、「所定の回路素子」はこれに限られることはなく、例えば、加速度センサ等であっても良い。このような場合には、バイポーラ領域及びその周縁を加速度センサの電極材料膜で全て覆い、次に、この状態で加速度センサの形成フローを行い、そして、当該形成フローが終了した後でバイポーラ領域から加速度センサの電極材料膜を除去する。これにより、工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止することができる。
【図面の簡単な説明】
【００６９】
【図１】実施の形態に係る半導体装置の構成例を示す断面図。
【図２】実施の形態に係る半導体装置の製造方法を示す断面図（その１）。
【図３】実施の形態に係る半導体装置の製造方法を示す断面図（その２）。
【図４】実施の形態に係る半導体装置の製造方法を示す断面図（その３）。
【図５】実施の形態に係る半導体装置の製造方法を示す断面図（その４）。
【図６】実施の形態に係る半導体装置の製造方法を示す断面図（その５）。
【図７】実施の形態に係る半導体装置の製造方法を示す断面図（その６）。
【図８】実施の形態に係る半導体装置の製造方法を示す断面図（その７）。
【図９】実施の形態に係る半導体装置の製造方法を示す断面図（その８）。
【図１０】実施の形態に係る半導体装置の製造方法を示す断面図（その９）。
【図１１】実施の形態に係る半導体装置の製造方法を示す断面図（その１０）。
【図１２】実施の形態に係る半導体装置の製造方法を示す断面図（その１１）。
【図１３】実施の形態に係る半導体装置の製造方法を示す断面図（その１２）。
【図１４】実施の形態に係る半導体装置の製造方法を示す断面図（その１３）。
【図１５】実施の形態に係る半導体装置の製造方法を示す断面図（その１４）。
【図１６】実施の形態に係る半導体装置の製造方法を示す断面図（その１５）。
【図１７】実施の形態に係る半導体装置の製造方法を示す断面図（その１６）。
【図１８】実施の形態に係る半導体装置の製造方法を示す断面図（その１７）。
【図１９】実施の形態に係る半導体装置の製造方法を示す断面図（その１８）。
【図２０】実施の形態に係る半導体装置の製造方法を示す断面図（その１９）。
【図２１】実施の形態に係る半導体装置の製造方法を示す断面図（その２０）。
【図２２】実施の形態に係る半導体装置の製造方法を示す断面図（その２１）。
【図２３】実施の形態に係る半導体装置の製造方法を示す断面図（その２２）。
【図２４】実施の形態に係る半導体装置の製造方法を示す断面図（その２３）。
【図２５】実施の形態に係る半導体装置の製造方法を示す断面図（その２４）。
【図２６】実施の形態に係る半導体装置の製造方法を示す断面図（その２５）。
【図２７】実施の形態に係る半導体装置の製造方法を示す断面図（その２６）。
【図２８】実施の形態に係る半導体装置の製造方法を示す断面図（その２７）。
【図２９】実施の形態に係る半導体装置の製造方法を示す断面図（その２８）。
【図３０】実施の形態に係る半導体装置の製造方法を示す断面図（その２９）。
【図３１】実施の形態に係る半導体装置の製造方法を示す断面図（その３０）。
【図３２】実施の形態の概要を示す図。
【図３３】バイポーラ領域とポリシリコン膜２２との平面視での位置関係を示す図。
【図３４】その他の実施形態に係る半導体装置の製造方法を示す図。
【図３５】従来例の問題点を示す図。
【符号の説明】
【００７０】
１  基板
１Ａ  シリコン基板
１Ｂ  シリコン層
２、８、１１、４１  シリコン酸化膜
３、５    パッド酸化膜
４  Ｂｕｒｉｅｄ Ｎ＋層
６  Ｄｅｅｐ Ｎｗｅｌｌ層
７  Ｎ−Ｓｉｎｋ（Ｎ−）層
１３  ＤＴＩ層
１４  素子分離層
１５Ａ〜１５Ｃ  ＬＯＣＯＳ層
１６  Ｐウェル層
１７  Ｎウェル層
１８  ゲート酸化膜
１９  ゲート電極
２１  下部電極
２２  ポリシリコン膜
２２Ａ  端部
２５  誘電体
２７  上部電極
２９、３１、３２  サイドウォール
４１、５３  シリコン酸化膜（ＴＥＯＳ膜）
４３  ＳＩＣ−１層
４５  コレクタＮ＋層
４７、５５  ポリシリコン膜
５０  ＳｉＧｅ−ＨＢＴ
５１  シリコンゲルマニウム層（ベース引き出し電極）
５１Ａ  単結晶のシリコンゲルマニウム層（ベース）
５１Ｂ  多結晶のシリコンゲルマニウム層
５７  ＳＩＣ−２層
５９  ポリシリコン膜（エミッタ）
６０  ＰＭＯＳトランジスタ
６１  サイドウォール（ＴＥＯＳ膜）
６３  Ｐ＋層
６７  シリサイド
６９  層間絶縁膜
７０  キャパシタ
７１  コンタクトホール
７３  配線部
８０  ＮＭＯＳトランジスタ
Ｒ１〜Ｒ１１  レジストパターン
【図１】
2008021746.tif 000003
【図２】
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【図３】
2008021746.tif 000005
【図４】
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【図５】
2008021746.tif 000007
【図６】
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【図７】
2008021746.tif 000009
【図８】
2008021746.tif 000010
【図９】
2008021746.tif 000011
【図１０】
2008021746.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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