(57)【要約】【課題】データの書き込みと消去を低電圧で実行可能な半導体装置およびその製造方法を提供する。【解決手段】Ｓｉ基板１上に絶縁膜３を介して形成されたＳｉ層５と、Ｓｉ層５上に絶縁膜７を介して形成されたＳｉ層９と、Ｓｉ層５の少なくとも一つの側面に形成されたＰＭＯＳ２０と、Ｓｉ層９の少なくとも一つの側面に形成されたＮＭＯＳ３０と、を備え、ＰＭＯＳ２０及びＮＭＯＳ３０は、共通のコントロール・ゲート１７及び共通のフローティング・ゲート１３を有する。共通のフローティング・ゲート１３は、Ｓｉ層５の側面からＳｉ層９の側面にかけて連続して設けられている。本発明によれば、共通のフローティング・ゲート１３に対する書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができる。【選択図】図１
2008160074.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１絶縁膜を介して形成された第１半導体層と、
前記第１半導体層上に第２絶縁膜を介して形成された第２半導体層と、
前記第１半導体層の少なくとも一つの側面に形成された第１導電型ＭＯＳトランジスタと、
前記第２半導体層の少なくとも一つの側面に形成された第２導電型ＭＯＳトランジスタと、を備え、
前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタは、共通の電荷蓄積層及び共通のコントロール・ゲートを有し、
前記共通の電荷蓄積層は、前記第１半導体層の前記第１導電型ＭＯＳトランジスタが形成された前記側面から、前記第２半導体層の前記第２導電型ＭＯＳトランジスタが形成された前記側面にかけて連続して設けられていることを特徴とする半導体装置。
【請求項２】
基板上に第１絶縁膜を介して形成された第１半導体層と、
前記第１半導体層上に第２絶縁膜を介して形成された第２半導体層と、
前記第１半導体層の少なくとも一つの側面に形成された第１導電型ＭＯＳトランジスタと、
前記第２半導体層の少なくとも一つの側面及び上面に形成された第２導電型ＭＯＳトランジスタと、を備え、
前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタは、共通の電荷蓄積層及び共通のコントロール・ゲートを有し、
前記共通の電荷蓄積層は、前記第１半導体層の前記第１導電型ＭＯＳトランジスタが形成された前記側面から、前記第２半導体層の前記第２導電型ＭＯＳトランジスタが形成された前記側面を通って、前記第２半導体層の前記上面にかけて連続して設けられていることを特徴とする半導体装置。
【請求項３】
基板上に第１絶縁膜を介して形成された第１半導体層と、
前記第１半導体層上に第２絶縁膜を介して形成された第２半導体層と、
前記第１半導体層の少なくとも一つの側面に形成された第１導電型ＭＯＳトランジスタと、
前記第２半導体層の少なくとも一つの側面及び上面に形成された第２導電型ＭＯＳトランジスタと、を備え、
前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタは、共通の電荷蓄積層及び共通のコントロール・ゲートを有し、
前記共通の電荷蓄積層は、前記第１半導体層の前記第１導電型ＭＯＳトランジスタが形成された前記側面から、前記第２半導体層の前記第２導電型ＭＯＳトランジスタが形成された前記側面にかけて連続して設けられており、且つ、前記第２導電層の前記上面には設けられていないことを特徴とする半導体装置。
【請求項４】
前記第１導電型ＭＯＳトランジスタのドレインと、前記第２導電型ＭＯＳトランジスタのドレインとが電気的に接続されていることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記第２導電型ＭＯＳトランジスタのうちの前記第２半導体層の前記側面に形成された部分のトンネルゲート絶縁膜は、
前記第２導電型ＭＯＳトランジスタのうちの前記第２半導体層の前記上面に形成された部分のゲート絶縁膜よりも薄く形成されていることを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記第２半導体層との接触により生じる障壁エネルギーに関して、
前記第２導電型ＭＯＳトランジスタのうちの前記第２半導体層の前記側面に形成された部分のトンネルゲート絶縁膜は、
前記第２導電型ＭＯＳトランジスタのうちの前記第２半導体層の前記上面に形成された部分のゲート絶縁膜よりも前記障壁エネルギーが小さい膜で形成されていることを特徴とする請求項３から請求項５の何れか一項に記載の半導体装置。
【請求項７】
半導体基板上に第１犠牲半導体層、第１半導体層、第２犠牲半導体層及び第２半導体層を順次積層する工程と、
前記第２半導体層、前記第２犠牲半導体層、前記第１半導体層及び前記第１犠牲半導体層を部分的に順次エッチングして、当該各半導体層を貫く第１溝を形成する工程と、
前記第１半導体層と前記第２半導体層とを支持する支持体を前記第１溝内に形成する工程と、
前記支持体を形成した後で、前記第２半導体層、前記第２犠牲半導体層、前記第１半導体層及び前記第１犠牲半導体層を部分的に順次エッチングして当該各半導体層の側面を露出させる第２溝を形成する工程と、
前記第１半導体層及び前記第２半導体層よりも前記第１犠牲半導体層及び前記第２犠牲半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１犠牲半導体層及び前記第２犠牲半導体層をエッチングすることによって、前記半導体基板と前記第１半導体層との間に第１空洞部を形成すると共に、前記第１半導体層と前記第２半導体層との間に第２空洞部を形成する工程と、
前記第１空洞部内に第１絶縁膜を形成すると共に、前記第２空洞部内に第２絶縁膜を形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜を形成した後で、前記第１半導体層の前記第２溝に面した側面に第１導電型ＭＯＳトランジスタを形成すると共に、前記第２半導体層の前記第２溝に面した側面に前記第２導電型ＭＯＳトランジスタを形成する工程と、を含み、
前記第１導電型ＭＯＳトランジスタを形成すると共に、前記第２導電型ＭＯＳトランジスタを形成する工程では、
前記第１半導体層の前記第２溝に面した側面と前記第２半導体層の前記第２溝に面した側面とにそれぞれトンネルゲート絶縁膜を形成し、
前記トンネルゲート絶縁膜を覆うように前記第１半導体層の前記側面から前記第２半導体層の前記側面にかけて共通の電荷蓄積層を形成し、
前記電荷蓄積層を覆うように前記第１半導体層の前記側面から前記第２半導体層の前記側面にかけてゲート絶縁膜を形成し、その後、
前記ゲート絶縁膜を覆うように前記第１半導体層の前記側面から前記第２半導体層の前記側面にかけて共通のコントロール・ゲートを形成する、ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、データの読み込み、及び、データの書き込みと消去を低電圧で実行可能な技術に関する。
【背景技術】
【０００２】
従来の不揮発性メモリは、特許文献１、２に示すように、プレナーＭＯＳ構造からなり、コントロール・ゲートとシリコン基板（ＭＯＳＦＥＴチャネル）間には、ＳｉＯ2絶縁膜に囲まれたフローティング・ゲートが形成されていた。このような構造の不揮発性メモリにおいては、ソース・ドレイン或いはボディに対して数十Ｖの大きなプラス電圧をコントロール・ゲートに加え、フローティング・ゲートに電子を注入することによってデータの書き込みを行っていた。また、ソース・ドレイン或いはボディに対して数十Ｖの大きなマイナス電圧をコントロール・ゲートに加え、フローティング・ゲートから電子を抜き出すことによってデータの消去を行っていた。
【特許文献１】特開２００６−１８６３００号公報
【特許文献２】国際公開第２００４／０８４３１４号パンフレット
【特許文献３】特開２００５−３２７７９６号公報
【特許文献４】特開２００５−３２２８３０号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の技術では、フローティング・ゲートに対するデータの書き込みと消去とを、電子というひとつのキャリアだけを使って行っていたため、書き込みと消去時に、コントロール・ゲートに正と負の大きな電圧を印加する必要があった。このため、例えば、低電圧駆動ロジック回路と不揮発性メモリを混載したＬＳＩにおいても高電圧駆動回路動作が必要となり、ＬＳＩのチップ面積増大による製造コストの上昇や、低電圧駆動回路の信頼性が劣化してしまうおそれがあった。
【０００４】
また、不揮発性メモリのデバイス構造においても、高い電圧駆動における信頼性を確保するために、ゲート絶縁膜を薄膜化したりソース・ドレイン接合を急峻化したりすることができず、デバイスの縮小化に限界があった。さらに、ゲート絶縁膜の薄膜化やソース・ドレイン接合の急峻化ができないということは、データの読み込み時にＭＯＳトランジスタのドレイン電流が小さい、ということを意味する。このため、従来の技術では、低電圧での読み込みや高速の読み込みが十分にできていなかった。
そこで、この発明はこのような事情に鑑みてなされたものであって、データの書き込みと消去を低電圧で実行可能な半導体装置およびその製造方法を提供することを目的のひとつとする。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明に係る半導体装置のひとつは、基板上に第１絶縁膜を介して形成された第１半導体層と、前記第１半導体層上に第２絶縁膜を介して形成された第２半導体層と、前記第１半導体層の少なくとも一つの側面に形成された第１導電型ＭＯＳトランジスタと、前記第２半導体層の少なくとも一つの側面に形成された第２導電型ＭＯＳトランジスタと、を備え、前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタは、共通の電荷蓄積層及び共通のコントロール・ゲートを有し、前記共通の電荷蓄積層は、前記第１半導体層の前記第１導電型ＭＯＳトランジスタが形成された前記側面から、前記第２半導体層の前記第２導電型ＭＯＳトランジスタが形成された前記側面にかけて連続して設けられていることを特徴とするものである。
【０００６】
ここで、本発明の「第１半導体層」及び「第２半導体層」は、例えば単結晶のシリコン（Ｓｉ）層である。また、本発明の「第１導電型」はＰ型またはＮ型の一方であり、「第２導電型」はＰ型またはＮ型の他方である。例えば、第１導電型がＰ型チャネルの場合、第２導電型はＮ型チャネルである。さらに、本発明の「トンネルゲート絶縁膜」とは、トンネル効果あるいは障壁を越えるエネルギーによって電子または正孔（ホール）が通り抜ける絶縁膜のことである。本発明では、第１半導体層あるいは第２半導体層からこの絶縁膜を通してキャリアが電荷蓄積層に供給される。この絶縁膜は、ＳｉＯ2膜厚換算で数ｎｍの膜厚を有する。この薄さのため、ホットキャリアがエネルギー障壁を飛び越えるだけでなく、ソースとゲート電極間の電界によるＦ−Ｎトンネル効果により、キャリアが電荷蓄積層に供給される。このため、本発明では、この絶縁膜をトンネルゲート絶縁膜と呼んでいる。また、本発明の「電荷蓄積層」とは、トンネルゲート絶縁膜を通り抜けてきたキャリア（電子または、ホール）を蓄積する層であり、例えば、Ｐ型あるいはＮ型不純物が導入されたポリシリコン（Ｐｏｌｙ−Ｓｉ）などの半導体膜、または、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮなどの金属薄膜、或いは、Ｓｉ3Ｎ4膜などの絶縁膜や、イントリンジックＰｏｌｙ−Ｓｉのような高抵抗半導体で構成されるものである。
【０００７】
上述した課題を解決するために、本発明に係る半導体装置のひとつは、基板上に第１絶縁膜を介して形成された第１半導体層と、前記第１半導体層上に第２絶縁膜を介して形成された第２半導体層と、前記第１半導体層の少なくとも一つの側面に形成された第１導電型ＭＯＳトランジスタと、前記第２半導体層の少なくとも一つの側面及び上面に形成された第２導電型ＭＯＳトランジスタと、を備え、前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタは、共通の電荷蓄積層及び共通のコントロール・ゲートを有し、前記共通の電荷蓄積層は、前記第１半導体層の前記第１導電型ＭＯＳトランジスタが形成された前記側面から、前記第２半導体層の前記第２導電型ＭＯＳトランジスタが形成された前記側面を通って、前記第２半導体層の前記上面にかけて連続して設けられていることを特徴とするものである。
【０００８】
本発明に係る半導体装置のひとつは、基板上に第１絶縁膜を介して形成された第１半導体層と、前記第１半導体層上に第２絶縁膜を介して形成された第２半導体層と、前記第１半導体層の少なくとも一つの側面に形成された第１導電型ＭＯＳトランジスタと、前記第２半導体層の少なくとも一つの側面及び上面に形成された第２導電型ＭＯＳトランジスタと、を備え、前記第１導電型ＭＯＳトランジスタ及び前記第２導電型ＭＯＳトランジスタは、共通の電荷蓄積層及び共通のコントロール・ゲートを有し、前記共通の電荷蓄積層は、前記第１半導体層の前記第１導電型ＭＯＳトランジスタが形成された前記側面から、前記第２半導体層の前記第２導電型ＭＯＳトランジスタが形成された前記側面にかけて連続して設けられており、且つ、前記第２導電層の前記上面には設けられていないことを特徴とするものである。
【０００９】
上記の本発明に係る半導体装置のそれぞれは、共通の電荷蓄積層に対して、Ｎ型のＭＯＳトランジスタから電子を供給することができると共に、Ｐ型のＭＯＳトランジスタからホールを供給することができる。そして、共通の電荷蓄積層に電子やホールを選択的に供給することで、その電位を変化させることができ、Ｎ型、Ｐ型の各ＭＯＳトランジスタの閾値電圧を制御することできる。例えば、データの書き込み時には、共通の電荷蓄積層に電子を供給して、各ＭＯＳトランジスタの閾値電圧をそれぞれ変化させることができる。また、データの消去時には、共通の電荷蓄積層にホールを供給して、蓄積されている電子をホールと再結合させ（或いは、トラップされている電子の負電荷をホールの正電荷で相殺し）、各ＭＯＳトランジスタの閾値電圧をそれぞれ書き込み前の状態に戻すことができる。
【００１０】
このように、上記の本発明に係る半導体装置のそれぞれは、共通の電荷蓄積層に対する書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができるので、従来の技術と比べて、データの書き込みと消去時にコントロール・ゲートに対して正負の電圧を高電圧で印加する必要がなく、高電圧駆動回路を省くことができる。従って、ＬＳＩのチップ面積を低減することができる。同時に、電池などの低電圧源にて、データの書き込み・消去が可能になる。
【００１１】
また、本発明に係る半導体装置のひとつは、第２導電型ＭＯＳトランジスタのチャネルの面積が増えるので、データの書き込み動作、消去動作の高速化が可能である。さらに、発明３の半導体装置によれば、データの読み込み時に、第２導電型ＭＯＳトランジスタのコントロール・ゲートによる電流制御性が向上するので、低電圧・高速の読み込みが可能となる。
【００１２】
なお、上記の本発明に係る半導体装置のそれぞれは、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタの両方を備え、且つ、これらＰＮの各ＭＯＳトランジスタは共通のコントロール・ゲートを有するため、同一タイミングでオン、オフを切り替えることが可能である。そのため、発明１〜３の半導体装置は例えばＮＯＲ回路などに適用することができる。
【００１３】
さらに、上記の本発明に係る半導体装置のそれぞれは、前記第１導電型ＭＯＳトランジスタのドレインと、前記第２導電型ＭＯＳトランジスタのドレインとが電気的に接続されていることを特徴とするものである。このような構成であれば、第１導電型ＭＯＳトランジスタのドレインと、第２導電型ＭＯＳトランジスタとの間でドレインに繋がる配線を共通化できるので、チップ面における配線の占有面積を少なくすることが可能である。
【００１４】
本発明に係る半導体装置のひとつは、前記第２導電型ＭＯＳトランジスタのうちの前記第２半導体層の前記側面に形成された部分のトンネルゲート絶縁膜は、前記第２導電型ＭＯＳトランジスタのうちの前記第２半導体層の前記上面に形成された部分のゲート絶縁膜よりも薄く形成されていることを特徴とするものである。
【００１５】
本発明に係る半導体装置のひとつは、前記第２半導体層との接触により生じる障壁エネルギーに関して、前記第２導電型ＭＯＳトランジスタのうちの前記第２半導体層の前記側面に形成された部分のトンネルゲート絶縁膜は、前記第２導電型ＭＯＳトランジスタのうちの前記第２半導体層の前記上面に形成された部分のゲート絶縁膜よりも前記障壁エネルギーが小さい膜で形成されていることを特徴とするものである。トンネル絶縁膜の障壁エネルギーが小さいため、エネルギーの低いホットキャリアを電荷蓄積層へ注入できる。従って、駆動電圧を下げることができ、前記上面に形成されたゲート膜にキャリアが注入されること無く、電荷蓄積層に効率的にキャリアを注入することができる。
【００１６】
上記の本発明に係る半導体装置は、第２導電型ＭＯＳトランジスタのうちの第２半導体層上面に形成された部分のゲート絶縁膜よりも、トンネルゲート絶縁膜の方がキャリア（電子または、ホール）に対する電位障壁が小さくなるため、データの書き込み、消去時にトンネルゲート絶縁膜を通してキャリアをフローティング・ゲートへ移動させることが容易となる。
【００１７】
上述した課題を解決するために、本発明に係る半導体装置の製造方法は、半導体基板上に第１犠牲半導体層、第１半導体層、第２犠牲半導体層及び第２半導体層を順次積層する工程と、前記第２半導体層、前記第２犠牲半導体層、前記第１半導体層及び前記第１犠牲半導体層を部分的に順次エッチングして、当該各半導体層を貫く第１溝を形成する工程と、前記第１半導体層と前記第２半導体層とを支持する支持体を前記第１溝内に形成する工程と、前記支持体を形成した後で、前記第２半導体層、前記第２犠牲半導体層、前記第１半導体層及び前記第１犠牲半導体層を部分的に順次エッチングして当該各半導体層の側面を露出させる第２溝を形成する工程と、前記第１半導体層及び前記第２半導体層よりも前記第１犠牲半導体層及び前記第２犠牲半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１犠牲半導体層及び前記第２犠牲半導体層をエッチングすることによって、前記半導体基板と前記第１半導体層との間に第１空洞部を形成すると共に、前記第１半導体層と前記第２半導体層との間に第２空洞部を形成する工程と、前記第１空洞部内に第１絶縁膜を形成すると共に、前記第２空洞部内に第２絶縁膜を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜を形成した後で、前記第１半導体層の前記第２溝に面した側面に第１導電型ＭＯＳトランジスタを形成すると共に、前記第２半導体層の前記第２溝に面した側面に前記第２導電型ＭＯＳトランジスタを形成する工程と、を含み、前記第１導電型ＭＯＳトランジスタを形成すると共に、前記第２導電型ＭＯＳトランジスタを形成する工程では、前記第１半導体層の前記第２溝に面した側面と前記第２半導体層の前記第２溝に面した側面とにそれぞれトンネルゲート絶縁膜を形成し、前記トンネルゲート絶縁膜を覆うように前記第１半導体層の前記側面から前記第２半導体層の前記側面にかけて共通の電荷蓄積層を形成し、前記電荷蓄積層を覆うように前記第１半導体層の前記側面から前記第２半導体層の前記側面にかけてゲート絶縁膜を形成し、その後、前記ゲート絶縁膜を覆うように前記第１半導体層の前記側面から前記第２半導体層の前記側面にかけて共通のコントロール・ゲートを形成する、ことを特徴とするものである。
【００１８】
ここで、本発明の「第１半導体層」及び「第２半導体層」は、上述したように例えば単結晶のＳｉ層である。また、「第１犠牲半導体層」及び「第２犠牲半導体層」は、例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層である。
上記の本発明の半導体装置の製造方法によれば、いわゆるＳＢＳＩ法を応用して、発明１〜発明６の半導体装置を製造することができる。従って、電荷蓄積層に対する書き込みと消去とを電子とホールのふたつのキャリア供給によって実現することができるので、低電圧駆動で、チップ面積の増大を抑制した半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係る半導体装置およびその製造方法について説明する。
図１は、本発明の実施の形態に係る不揮発性メモリ１００の構成例を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）をＸ−Ｘ´線で切断したときの断面図、図１（ｃ）は図１（ａ）をＹ−Ｙ´線で切断したときの断面図である。なお、図１（ａ）では、不揮発性メモリ１００の構成例を平面視で理解し易くするために、層間絶縁膜の記入を省略している。
【００２０】
図１（ａ）〜（ｃ）に示すように、この不揮発性メモリ１００では、Ｓｉ基板１上に絶縁膜３を介して第１の単結晶Ｓｉ層５が形成され、この単結晶Ｓｉ層５上に絶縁膜７を介して第２の単結晶Ｓｉ層９が形成されている。絶縁膜３、７は、例えばシリコン酸化（ＳｉＯ2）膜である。また、単結晶Ｓｉ層（以下、単に「Ｓｉ層」という。）５、９は、例えばＸ−Ｘ´線と平行となるように配置された細長い直方体であり、Ｓｉ層５、９のそれぞれの中心部が平面視で重なり合うように配置されている。そして、Ｓｉ層５の両側の側面にはＰ型のＭＯＳ電界効果トランジスタ（以下、単に「ＰＭＯＳ」という。）２０が形成され、Ｓｉ層９の両側の側面及び上面にはＮ型のＭＯＳ電界効果トランジスタ（以下、単に「ＮＭＯＳ」という。）３０が形成されている。つまり、ＰＭＯＳ２０のチャネル領域はＳｉ層５の両側の側面にあり、ＮＭＯＳ３０のチャネル領域はＳｉ層の両側の側面と上面とにある。
【００２１】
ここで、ＰＭＯＳ２０及びＮＭＯＳ３０は、不揮発性のメモリトランジスタであり、共通のフローティング・ゲート１３及び共通のコントロール・ゲート１７を有するものである。即ち、図１（ｃ）において、Ｓｉ層５、９の右側の側面にはトンネルゲート絶縁膜１１を介してフローティング・ゲート１３が連続して形成されている。また、Ｓｉ層５、９の左側の側面にもトンネルゲート絶縁膜１１を介してフローティング・ゲート１３が連続して形成されている。ここで、トンネルゲート絶縁膜１１を構成している材料膜は、ＳｉＯ2膜でも構わないが、バンドギャップ（即ち、伝導帯Ｅｃと価電子帯Ｅｖとのエネルギー差）がＳｉＯ2よりも小さく、Ｓｉとの障壁エネルギー（電位障壁）がＳｉＯ2よりも小さい絶縁膜であることがより好ましい。障壁エネルギーが小さい絶縁膜としては、例えば、Ｓｉ3Ｎ4膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＺｒＯ2膜、ＨｆＯ膜、Ｙ2Ｏ3膜、ＺｒＳｉＯ2膜などが挙げられる。
【００２２】
このように、Ｓｉ3Ｎ4膜等によってトンネルゲート絶縁膜１１が構成されている場合には、ＳｉＯ2膜と比べて、Ｓｉ層５、９からフローティング・ゲート１３へ移動するキャリア（電子またはホール）に対する電位障壁が小さくなるため、データの書き込み及び消去に必要な電圧を低くすることができる。
また、フローティング・ゲート１３は、例えば、Ｐ型あるいはＮ型不純物が導入されたポリシリコン（Ｐｏｌｙ−Ｓｉ）などの半導体膜、または、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮなどの金属薄膜で構成されており、トンネルゲート絶縁膜１１やゲート絶縁膜１５によって周囲の導電層から電気的に絶縁されている（即ち、電気的に浮遊している。）。さらに、フローティング・ゲート１３の外側にはゲート絶縁膜１５を介してコントロール・ゲート１７が連続して形成されている。図１（ａ）〜（ｃ）に示すように、このコントロール・ゲート１７は、Ｓｉ基板１上に積層されたＳｉ層５、９の中心部付近を跨ぐように形成されている。そして、Ｓｉ層５のコントロール・ゲート１７から外れた部分にＰＭＯＳ２０のソース・ドレイン（Ｐ＋）が形成され、Ｓｉ層９のコントロール・ゲート１７から外れた部分にＮＭＯＳ３０のソース・ドレイン（Ｎ−）が形成されている。
【００２３】
このように、本実施の形態に係る不揮発性メモリ１００では、Ｓｉ基板１上に絶縁膜３、７を介してＳｉ層５、９が積層されており、これらＳｉ層５、９の両側の側面に不揮発性のメモリトランジスタであるＰＭＯＳ２０とＮＭＯＳ３０とがそれぞれ形成されている。そして、これらＰＭＯＳ２０とＮＭＯＳ３０は、共通のフローティング・ゲート１３と、共通のコントロール・ゲート１７とを有する。
【００２４】
このような構造により、フローティング・ゲート１３には、ＮＭＯＳ３０から電子を供給できるだけでなく、ＰＭＯＳ２０からホールを供給することができ、フローティング・ゲート１３に対して電子或いはホールの供給量を変化させることで、ＰＭＯＳ２０及びＮＭＯＳ３０の閾値電圧を制御することができる。つまり、フローティング・ゲート１３に対するデータの書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができる。
【００２５】
なお、Ｓｉにおいて電子・ホール対を形成するために必要なエネルギーは約１．１ｅＶであり、ＳｉとＳｉＯ2とが接触している状態において、ＳｉからＳｉＯ2に電子が飛び込むために必要なエネルギーは約３．２ｅＶである。また、上記の接触状態においてＳｉからＳｉＯ2にホールが飛び込むために必要なエネルギーは約４．８ｅＶである。従って、ＰＭＯＳ２０及びＮＭＯＳ３０において、データの書き込み動作や、消去動作に必要な電圧は最大（Ｍａｘ）値で約４．８Ｖで良い。また、ＳｉＯ2より電位障壁の小さいトンネル絶縁膜を用いる場合は、データ書き込み・消去に必要な電圧を更に低くすることができる。
【００２６】
さらに、ラッキー・キャリアの存在から、４．８Ｖよりも小さい電圧で、ＳｉからＳｉＯ2に飛び込むホールも存在するが、書き込み時間や消去の時間短縮のためには、ある程度の電流が必要となるため、３〜５Ｖ程度の駆動電圧が適当である。さらに、コントロール・ゲート１７に加える電圧Ｖｃｇは、フローティング・ゲート１３への電子注入時はＮＭＯＳ３０のドレイン電位（即ち、ＰＭＯＳのソース電位）に設定し、フローティング・ゲート１３へのホール注入時はＮＭＯＳ３０のソース電位（即ち、ＰＭＯＳのドレイン電位）に設定すれば良い。このような設定によれば、ＰＭＯＳ２０とＮＭＯＳ３０両方のソース・ボディ・ドレイン・ゲートにおける、最大の電位差が５Ｖを超えることはない。
【００２７】
また、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００を低電圧駆動ロジック回路と混載してＬＳＩを構成した場合でも、最高電圧は５Ｖ程度になるため、ＬＳＩチップ面積増大によるＬＳＩのコストアップや、低電圧駆動回路の信頼性が劣化するという課題を大きく改善することが可能である。さらに、不揮発性メモリ１００のデバイス構造において、ゲート絶縁膜の薄膜化やソース・ドレイン接合の急峻化が可能になり、デバイスの縮小化が実現できる。また、ゲート絶縁膜の薄膜化やソース・ドレイン接合の急峻化により、ドレイン電流が向上し、低電圧の読み込みや高速の読み込みが可能になる。
【００２８】
次に、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００において、データ（例えば、プログラム等）の書き込み方法と消去方法及び、読み込み方法について説明する。
データの書き込みと消去は、次のようにして行うことができる。例えば、電源電圧をＶｓｓ（０Ｖ）、Ｖｄｄ（５Ｖ）とし、ＰＮ共通のゲート電圧及びＰＮ共通のドレイン電圧をＶｄｄに設定すると、ＮＭＯＳ３０がオン（ＯＮ）となり、ＰＭＯＳ２０がオフ（ＯＦＦ）となる。ここで、ＰＮ共通のゲート電圧とは、コントロール・ゲート１７に印加される電圧のことである。このような電圧設定により、ＮＭＯＳ３０においては電子がソースからドレインに流れ、高電界により加速され、或いは、インパクト・イオナイゼーションにより電子・ホール対が形成、ホットキャリアが発生する。ホットエレクトロンは、酸化膜／シリコンの障壁を越え、Ｖｄｄが印加されているコントロール・ゲート１７に引っ張られ、フローティング・ゲート１３に注入される。また、同時に、ソースとコントロール・ゲート電極間の電界により、Ｆ−Ｎ電流として、トンネル膜を通して、フロ―テイング・ゲートにキャリアが供給される。
【００２９】
一方、ＰＮ共通のゲート電圧と、ＰＮ共通のドレイン電圧をＶｓｓに設定すると、ＮＭＯＳ３０がオフとなり、ＰＭＯＳ２０がオンとなる。ＰＭＯＳ２０においてホールがソースからドレインに流れ、高電界により加速され、或いは、インパクト・イオナイゼーションにより電子・ホール対を形成、ホットキャリアが発生する。ホットホールは、酸化膜／シリコンの障壁を越え、Ｖｓｓ印加したコントロール・ゲート１７に引っ張られ、フローティング・ゲート１３に注入される。また、同時に、ソースとコントロール・ゲート電極間の電界により、Ｆ−Ｎ電流として、トンネル膜を通して、フロ―テイング・ゲートにキャリアが供給される。このような、電子或いはホールの注入により、データの書き込みと消去が可能になる。
【００３０】
また、データの読み込みは、次のようにして行うことができる。例えば、電源電圧をＶｓｓ（０Ｖ）、Ｖｄｄ（３〜５Ｖ）とし、ＰＮ共通のゲート電圧及びＰＮ共通のドレイン電圧を、ＰＭＯＳ２０のソースと同電位（例えばＶｄｄ／２）に設定すると、ＰＭＯＳ２０では、チャネルがオフとなり、かつ、ソース・ドレイン間の電位差が無いため、ＰＭＯＳ２０には電流が流れない。一方、ＮＭＯＳ３０では、ソース・ドレイン間には、Ｖｄｄ／２−Ｖｓｓの電位が加わり、コントロール・ゲート１７とソース間にも、同じ電位が加わる。このため、ＮＭＯＳ３０では、フローティング・ゲート１３に蓄えられた電子が多い場合にはチャネルがオフとなり電流が流れないものの、フローティング・ゲート１３に蓄えられた電子が少ない場合、或いは、ホールが蓄えられている場合には、チャネルがオンし、ソースからドレインに電子が流れる。
【００３１】
なお、図１（ａ）〜（ｃ）に示すように、ＮＭＯＳ３０のうちのＳｉ層９上面に形成された部分（以下、この部分を「ＮＭＯＳ３０ａ」ともいう。）が、共通のコントロール・ゲート１７をゲート電極として有し、かつ、フローティング・ゲート１３を持たない場合には、データの読み込み時に、ＮＭＯＳ３０全体のコントロール・ゲート１７による電流制御性が向上し、低電圧・高速の読み込みが可能となる。一方、ＮＭＯＳ３０ａにフローティング・ゲート１３を持たせた場合（即ち、コントロール・ゲート１７とＳｉ層９上面との間にフローティング・ゲート１３を配置した場合）には、Ｎ型の不揮発性メモリトランジスタのチャネル領域の面積が増えるので、高速の書き込み、消去が可能となる。
【００３２】
次に、Ｓｉ基板１上に積層された二層のＳｉ層５、９をＶｄｄ、Ｖｓｓラインとして使
う回路の一例について説明する。  図２３は、本発明の実施形態に係るＤｉＮＯＲ（Ｄｉｖｉｄｅｄ  ｂｉｔ  ｌｉｎｅ  ＮＯＲ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ）回路２００の構成例を示す平面図である。また、図２４はＤｉＮＯＲ回路２００の構成例を示す回路図である。このＤｉＮＯＲ回路２００では、その１ビットのメモリセルが図１（ａ）〜（ｃ）に示した不揮発性メモリ１００で構成されている。
【００３３】
即ち、図２３に示すように、Ｓｉ基板上には絶縁膜を介してＳｉ層５、９が積層されており、これらは平面視でＸ方向及びＹ方向に延びた碁盤の格子状となっている。また、これらＳｉ層５、９のうちのＸ方向に延びている部分と平面視で直交するように、Ｓｉ基板１上にはＹ方向に沿ってワード線（Ｗ／Ｌ）２０１が配置されている。このワード線（Ｗ／Ｌ）２０１が、図１（ａ）〜（ｃ）に示した共通のコントロール・ゲート１７に対応している。さらに、Ｓｉ基板上には、Ｓｉ層５、９のうちのＸ方向に延びている部分の真上を通るように、ビット線（Ｂ／Ｌ）２０３が配置されている。
【００３４】
この例では、絶縁膜を介してワード線２０１の上をビット線２０３が通っている。また、この例では、ＰＭＯＳのドレイン（Ｄ）とＮＭＯＳのドレイン（Ｄ）には共通のコンタクト電極２１１が形成されており、この共通のコンタクト電極２１１を介してＰＭＯＳ及びＮＭＯＳの各ドレインがビット線２０３に接続されている。また、ＰＭＯＳのソース（Ｓ）はコンタクト電極２１３によって絶縁膜上に引き出されており、図２４に示すように、配線によって例えば電源Ｖｄｄに接続されている。ＮＭＯＳのソース（Ｓ）はコンタクト電極２１５によって絶縁膜上に引き出されており、図２４に示すように、配線によって例えば電源Ｖｓｓに接続されている。図２３、２４において、２点鎖線で囲んだ部分が１ビットのメモリセル、即ち、不揮発性メモリ１００である。
このように、図２３、２４に示したＤｉＮＯＲ回路２００では、Ｓｉ基板上に積層された２つのＳｉ層５、９をそれぞれＶｄｄと、Ｖｓｓラインとして使っている。その結果、ドレイン（Ｄ）のコンタクト電極２１１をＰＮで共通化することができ、コンタクト数を減らすことができるので、ＤｉＮＯＲ回路２００の集積度を高めることが可能である。
【００３５】
次に、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００の製造方法について説明する。
図２〜図２１は、本発明の実施形態に係る不揮発性メモリ１００の製造方法を示す図であり、図２（ａ）〜図２１（ａ）は図１（ｂ）に至るまでのＸ−Ｘ´断面に対応した工程図であり、図２（ｂ）〜図２１（ｂ）は図１（ｃ）に至るまでのＹ−Ｙ´断面に対応した工程図である。ここでは、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００をＳＢＳＩ法を応用して製造することについて説明する。
【００３６】
まず始めに、図２（ａ）及び（ｂ）において、Ｓｉ基板１上に図示しないシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に単結晶のＳｉＧｅ層５１、単結晶のＳｉ層５、単結晶のＳｉＧｅ層５３、単結晶のＳｉ層９を順次積層する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層５１、Ｓｉ層５、ＳｉＧｅ層５３、Ｓｉ層９は、例えばエピタキシャル成長法で連続して形成する。
【００３７】
次に、図３（ａ）及び（ｂ）に示すように、Ｓｉ層９を熱酸化してその表面にＳｉＯ2膜５５を形成する。そして、ＣＶＤ法により、ＳｉＯ2膜５５上の全面にＳｉＮ膜５７を形成する。このＳｉＮ膜５７は、Ｓｉ層５、９やＳｉＧｅ層５１、５３の酸化を防止するための酸化防止膜として機能すると共に、後の工程でＣＭＰ（化学的機械研磨）を行う際にストッパー層としても機能する。なお、ＳｉＯ2膜５５の形成方法は熱酸化に限られることはなく、例えばＣＶＤ法で形成しても良い。
【００３８】
次に、図４（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＮ膜５７、ＳｉＯ2膜５５、Ｓｉ層９及びＳｉＧｅ層５３を部分的に順次エッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、Ｓｉ層９とＳｉＧｅ層５３とを貫いてＳｉ層５を底面とする浅い支持体穴ｈ１を形成する。次に、図５（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、浅い支持体穴ｈ１の底面で露出したＳｉ層５と、その下のＳｉＧｅ層５１及びＳｉ−ｂｕｆｆｅｒ層を部分的に順次エッチングする。これにより、素子分離領域と平面視で重なる領域に、Ｓｉ層５とＳｉＧｅ層５１とを貫いてＳｉ基板１を底面とする深い支持体穴ｈ２を形成する。なお、深い支持体穴ｈ２を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。以下、説明の便宜上から、浅い支持体穴ｈ１と深い支持体穴ｈ２を合わせて支持体穴ｈともいう。
【００３９】
次に、図６（ａ）及び（ｂ）に示すように、支持体穴ｈを埋め込むようにＳｉ基板１上の全面に支持体膜５９を形成する。支持体膜５９は例えばシリコン酸化（ＳｉＯ2）膜であり、その形成は例えばＣＶＤ法で行う。次に、図７（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体膜５９、ＳｉＮ膜５７、ＳｉＯ2膜５５、Ｓｉ層９、ＳｉＧｅ層５３、Ｓｉ層５、ＳｉＧｅ層５１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を順次、部分的にエッチングして、支持体膜５９から支持体６０を形成すると共に、Ｓｉ基板１の表面及びＳｉ層９、ＳｉＧｅ層５３、Ｓｉ層５、ＳｉＧｅ層５１の各側面を露出させる溝Ｈを形成する。なお、溝Ｈを形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００４０】
次に、図７（ａ）及び（ｂ）において、溝Ｈを介してフッ硝酸溶液をＳｉ層５、９及びＳｉＧｅ層５１、５３のそれぞれの側面に接触させて、ＳｉＧｅ層５１、５３を選択的にエッチングして除去する。これにより、図８（ａ）及び（ｂ）に示すように、Ｓｉ基板１とＳｉ層５との間に第１の空洞部６１を形成すると共に、Ｓｉ層５とＳｉ層９との間に第２の空洞部６３を形成する。ここで、フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層５、９を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部６１、６３の形成後、Ｓｉ層９はその上面と側面とが支持体６０によって支えられると共に、Ｓｉ層５はその側面が支持体６０によって支えられることとなる。
【００４１】
次に、図８（ａ）及び（ｂ）において、Ｓｉ基板１を希フッ酸（ＨＦ）溶液で洗浄処理する。そして、Ｓｉ基板１を酸素（Ｏ2）またはオゾン（Ｏ3）等の酸化雰囲気中に配置し、この状態でＳｉ基板１に熱処理を施す。これにより、図９（ａ）及び（ｂ）に示すように、Ｓｉ層５、９やＳｉ−ｂｕｆｆｅｒ層（図示せず）、Ｓｉ基板１の各表面においてＳｉの表面酸化をそれぞれ進行させ、空洞部６１、６３内をＳｉＯ2膜６５で埋め込む。なお、このＳｉＯ2膜６５のうちの、空洞部６１内及びＳｉ基板１表面に形成された部分が図１（ｂ）及び（ｃ）に示した絶縁膜３となり、空洞部６３内に形成された部分が絶縁膜７となる。
【００４２】
次に、図１０（ａ）及び（ｂ）に示すように、Ｓｉ基板１の上方全面にＳｉＮ膜６９を形成する。このＳｉＮ膜６９の形成は例えばＣＶＤ法で行う。続いて、異方性のドライエッチングを利用してＳｉＮ膜６９をエッチバックする。これにより、図１１（ａ）及び（ｂ）に示すように、Ｓｉ層５、９や、ＳｉＯ2膜５５、ＳｉＮ膜５７、支持体６０の溝Ｈに面した側面にサイドウォール７０を形成する。
【００４３】
次に、図１２（ａ）及び（ｂ）に示すように、Ｓｉ基板１に熱酸化処理を施して、ＳｉＯ2膜６５のうちの、サイドウォール７０下から露出している部分を厚膜化する。このとき、Ｓｉ層５、９は、その側面がＳｉＮ膜からなるサイドウォール７０で覆われ、且つ、その上方はＳｉＮ膜５７で覆われているので、酸化されずに済む。なお、この基板表面ＳｉＯ2膜６５の厚膜化は、後の図１４の工程でＳｉ層５、９の溝Ｈに面した側面を露出させる際に、Ｓｉ基板１表面を露出させないためである。基板表面の厚いＳｉＯ2膜６５の存在により、図２３のワード・ラインにおける配線容量を減らすことができる。
【００４４】
次に、例えば希ＨＦ溶液を用いて支持体６０をエッチングしてＳｉＮ膜５７の表面を露出させ、さらに、例えば熱リン酸溶液を用いてＳｉＮ膜５７をエッチングする。このようにして、図１３（ａ）及び（ｂ）に示すように、Ｓｉ層９上のＳｉＯ2膜５５や、Ｓｉ層５、９側面のＳｉＯ2膜６５を露出させる。次に、例えば希ＨＦ溶液を用いてＳｉＯ2膜５５、６５をエッチングする。これにより、図１４（ａ）及び（ｂ）に示すように、Ｓｉ層５、９の溝Ｈに面した側面と、Ｓｉ層９の上面とを露出させる。なお、図１４以降では、図１との対応関係の混乱を避けるために、Ｓｉ基板１とＳｉ層５との間のＳｉＯ2膜６５を絶縁膜３と記し、Ｓｉ層５とＳｉ層９との間のＳｉＯ2膜６５を絶縁膜７と記す。
【００４５】
次に、図１５（ａ）及び（ｂ）に示すように、少なくともＳｉ層５、９の溝Ｈに面した側面を覆うように、トンネルゲート絶縁膜１１を形成する。ここで、トンネルゲート絶縁膜１１としてＳｉＯ2膜を使用する場合には、例えばＳｉの熱酸化またはＣＶＤによりＳｉＯ2膜を形成する。また、トンネルゲート絶縁膜１１として、バンドギャップ（即ち、価電子帯と伝導帯とのエネルギー差）がＳｉＯ2よりも小さく、Ｓｉとの障壁エネルギーが小さい膜を使用する場合には、例えばＣＶＤ法やＡＬＤ法により、Ｓｉ3Ｎ4膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＺｒＯ2膜、ＨｆＯ膜、Ｙ2Ｏ3膜、ＺｒＳｉＯ2膜などを形成する。
【００４６】
次に、図１６（ａ）及び（ｂ）に示すように、トンネルゲート絶縁膜１１を覆うようにＳｉ基板１上の全面に導電膜７３を形成する。導電膜７３には、例えばＰｏｌｙ−Ｓｉのような半導体膜、金属膜を使用することができるが、ここでは導電膜７３として例えばＰｏｌｙ−Ｓｉを使用するものとする。Ｐｏｌｙ−Ｓｉの形成は、例えばＣＶＤにより行う。
【００４７】
次に、異方性のドライエッチングを利用して、導電膜７３をエッチバックする。これにより、図１７（ａ）及び（ｂ）に示すように、Ｓｉ層５、９の溝Ｈに面した側面だけに導電膜を残し、それ以外の領域からは導電膜を取り除く。このＳｉ層５、９の溝Ｈに面した側面に残された導電膜が、フローティング・ゲート１３となる。フローティング・ゲート１３を形成した後は、Ｓｉ基板１に例えば希ＨＦ溶液を用いた洗浄処理を施して、フローティング・ゲート１３の表面や、フローティング・ゲート１３から露出しているトンネルゲート絶縁膜１１（即ち、トンネルゲート絶縁膜１１のうちのＳｉ層９上面に残されている部分）の表面を清浄化する。なお、この洗浄処理工程では、図２２（ａ）に示すように、トンネルゲート絶縁膜１１のうちのＳｉ層９上面に残されている部分を完全に取り除いて、Ｓｉ層９の上面を露出させても良い。
【００４８】
次に、図１８（ａ）及び（ｂ）に示すように、フローティング・ゲート１３の表面にゲート絶縁膜１５を形成する。ゲート絶縁膜１５の形成方法は、例えば熱酸化やＨＴＯ（即ち、６００〜９００℃程度の高温における熱ＣＶＤ）である。例えば、フローティング・ゲート１３がポリシリコンの場合は、熱酸化によってＳｉＯ2膜が形成される。絶縁物１１がＳｉＯ2，ＨｆＯ、ＺｒＯ2等の酸化膜の場合には、熱酸化時に酸化種が絶縁膜１１中を拡散し、絶縁膜１１とＳｉ層９上面との界面には、新しいＳｉＯ2が形成される。従って、絶縁膜１１がエネルギー障壁の小さい酸化絶縁物から形成されている場合でも、Ｓｉ層９の上面だけには、エネルギー障壁の大きなＳｉＯ2膜が存在する。なお、このゲート絶縁膜１５の形成工程において、図２２（ａ）に示したようにＳｉ層９の上面が露出している場合には、図２２（ｂ）に示すように、Ｓｉ層９の上面にもゲート絶縁膜１５が形成される。そして、このＳｉ層９上面に形成されたゲート絶縁膜１５が、ＮＭＯＳ３０ａのゲート絶縁膜となる。
【００４９】
次に、図１８（ａ）及び（ｂ）に示すように、ゲート絶縁膜１５を覆うようにＳｉ基板１上の全面に導電膜７５を形成する。ここで、導電膜７５には、例えばリン（Ｐ）またはボロン（Ｂ）等の導電性不純物を添加したＰｏｌｙ−Ｓｉを使用する。次に、図１９（ａ）及び（ｂ）に示すように、コントロール・ゲート１７の形成領域を覆い、それ以外の領域を露出するレジストパターン７７を導電膜上に形成する。そして、このレジストパターン７７をマスクに導電膜をドライエッチングして、コントロール・ゲート１７を形成する。
【００５０】
次に、図２０（ａ）及び（ｂ）に示すように、レジストパターン７７及びコントロール・ゲート１７をマスクに、ボロン等のＰ型不純物をＳｉ基板１に向けてイオン注入する。ここで、イオン注入のＲｐ（プロジェクトレンジ）をＳｉ層５に合わせることで、Ｓｉ層５にＰ型不純物を集中的に導入することができ、Ｓｉ層５のみにＰＭＯＳのソース・ドレイン（Ｐ＋）を形成することができる。
【００５１】
次に、図２１（ａ）及び（ｂ）に示すように、レジストパターン７７及びコントロール・ゲート１７をマスクに、ヒ素等のＮ型不純物をＳｉ基板１に向けてイオン注入する。ここで、イオン注入のＲｐ（プロジェクトレンジ）をＳｉ層９に合わせることで、Ｓｉ層９にＮ型不純物を集中的に導入することができ、Ｓｉ層９のみにＮＭＯＳのソース・ドレイン（Ｎ＋）を形成することができる。その後、コントロール・ゲート１７上からレジストパターン７７を取り除く。これにより、図１（ａ）〜（ｃ）に示した不揮発性メモリ１００が完成する。
なお、図２〜図２１で説明したような方法で、図２３に示したようなＤｉＮＯＲ回路２００を形成することも可能である。その場合は、ＤｉＮＯＲ回路２００の複数の素子分離領域（即ち、Ｓｉ層５、９を残さない領域）２２０に、支持体穴ｈや溝Ｈを選択的に配置すれば良い。
【００５２】
以上説明したように、本発明の実施の形態によれば、共通のフローティング・ゲート１３に対して、ＮＭＯＳ３０から電子を供給することができると共に、ＰＭＯＳ２０からホールを供給することができる。そして、フローティング・ゲート１３に電子やホールを選択的に供給することで、その電位を変化させることができ、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧を制御することできる。例えば、データの書き込み時には、共通のフローティング・ゲート１３に電子を供給して、ＰＭＯＳ２０の閾値を下げ、ＮＭＯＳ３０の閾値を上げることができる。また、データの消去時には、フローティング・ゲート１３にホールを供給して、蓄積されている電子をホールと再結合させ、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧をそれぞれ書き込み前の状態に戻すことができる。
【００５３】
このように、フローティング・ゲート１３に対する書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができるので、従来の技術と比べて、データの書き込みと消去時にコントロール・ゲートに対して正負の電圧を高電圧で印加する必要がなく、高電圧駆動回路を省くことができる。従って、ＬＳＩのチップ面積を低減することができる。また、電池等を用いた低電圧電源でのデータ書き込み／消去が可能になる。
【００５４】
この実施の形態では、Ｓｉ基板１が本発明の「基板」または「半導体基板」に対応し、絶縁膜３が本発明の「第１絶縁膜」に対応し、絶縁膜７が本発明の「第２絶縁膜」に対応している。また、単結晶のＳｉ層５が本発明の「第１半導体層」に対応し、単結晶のＳｉ層９が本発明の「第２半導体層」に対応し、フローティング・ゲート１３が本発明の「電荷蓄積層」に対応している。さらに、Ｓｉ層５の側面に形成されたＰＭＯＳ２０が本発明の「第１導電型ＭＯＳトランジスタ」に対応し、Ｓｉ層９の側面に形成されたＮＭＯＳ３０が本発明の「第２導電型ＭＯＳトランジスタ」に対応している。また、ＳｉＧｅ層５１が本発明の「第１犠牲半導体層」に対応し、ＳｉＧｅ層５３が本発明の「第２犠牲半導体層」に対応している。さらに、支持体穴ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。また、空洞部６１が本発明の「第１空洞部」に対応し、空洞部６３が本発明の「第２空洞部」に対応している。
【００５５】
なお、本発明では、図１（ａ）〜（ｃ）において、Ｓｉ層９上面の絶縁膜（即ち、ＮＭＯＳ３０ａのゲート絶縁膜）が、Ｓｉ層５、９側面のトンネルゲート絶縁膜１１よりも厚く形成されていることが好ましい。例えば、図２２（ａ）及び（ｂ）に示したように、ＮＭＯＳ３０ａのゲート絶縁膜がゲート絶縁膜１５で構成されている場合には、トンネルゲート絶縁膜１１よりもゲート絶縁膜１５の方が厚く形成されていることが好ましい。このような構成であれば、フローティング・ゲート１３に電子（または、ホール）を注入する際に、ゲート絶縁膜１５よりもトンネルゲート絶縁膜１１の方がキャリア（電子または、ホール）に対する電位障壁が小さくなるため、データの書き込み、消去時にトンネルゲート絶縁膜１１を通してキャリアをフローティング・ゲート１３へ移動させることが容易となる。
【００５６】
また、本発明では、図１（ａ）〜（ｃ）において、Ｓｉとの接触により生じる障壁エネルギーに関して、Ｓｉ層５、９側面のトンネルゲート絶縁膜１１は、ＮＭＯＳ３０ａのゲート絶縁膜よりも障壁エネルギーが小さい材料膜で構成されていることが好ましい。例えば、図２２（ａ）及び（ｂ）では、ゲート絶縁膜１５はＳｉＯ2膜であり、トンネルゲート絶縁膜１１はＳｉ3Ｎ4膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＺｒＯ2膜、ＨｆＯ膜、Ｙ2Ｏ3膜、ＺｒＳｉＯ2膜等であることが好ましい。このような構成であれば、ＮＭＯＳ３０ａのゲート絶縁膜よりもトンネルゲート絶縁膜１１の方がキャリア（電子または、ホール）に対する電位障壁が小さくなるため、データの書き込み、消去時にトンネルゲート絶縁膜１１を通してキャリアをフローティング・ゲート１３へ移動させることが容易となる。
【００５７】
さらに、本発明では、図１（ａ）〜（ｃ）において、フローティング・ゲート１３を、絶縁膜からなる電荷トラップ膜で置き換えても良い。即ち、本発明の「電荷蓄積層」は、Ｐｏｌｙ−Ｓｉなどの半導体膜や、金属膜に限定されるものではなく、例えばＳｉ3Ｎ4膜などの絶縁膜や、イントリンジックＰｏｌｙ−Ｓｉのような高抵抗半導体であっても良い。このような構成であっても、上記の実施形態と同様に、電荷トラップ膜に対する書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができる。例えば、データの書き込み時には、共通の電荷トラップ膜に電子を供給して、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧をそれぞれ変化させることができる。また、データの消去時には、電荷トラップ膜にホールを供給して、トラップされている電子の負電荷をホールの正電荷で相殺し、ＰＭＯＳ２０、ＮＭＯＳ３０の閾値電圧をそれぞれ書き込み前の状態に戻すことができる。従って、従来の技術と比べて、データの書き込みと消去時にコントロール・ゲートに対して正負の電圧を高電圧で印加する必要がなく、高電圧駆動回路を省くことができる。
【図面の簡単な説明】
【００５８】
【図１】実施の形態に係る不揮発性メモリ１００の構成例を示す図。
【図２】不揮発性メモリ１００の製造方法を示す図（その１）。
【図３】不揮発性メモリ１００の製造方法を示す図（その２）。
【図４】不揮発性メモリ１００の製造方法を示す図（その３）。
【図５】不揮発性メモリ１００の製造方法を示す図（その４）。
【図６】不揮発性メモリ１００の製造方法を示す図（その５）。
【図７】不揮発性メモリ１００の製造方法を示す図（その６）。
【図８】不揮発性メモリ１００の製造方法を示す図（その７）。
【図９】不揮発性メモリ１００の製造方法を示す図（その８）。
【図１０】不揮発性メモリ１００の製造方法を示す図（その９）。
【図１１】不揮発性メモリ１００の製造方法を示す図（その１０）。
【図１２】不揮発性メモリ１００の製造方法を示す図（その１１）。
【図１３】不揮発性メモリ１００の製造方法を示す図（その１２）。
【図１４】不揮発性メモリ１００の製造方法を示す図（その１３）。
【図１５】不揮発性メモリ１００の製造方法を示す図（その１４）。
【図１６】不揮発性メモリ１００の製造方法を示す図（その１５）。
【図１７】不揮発性メモリ１００の製造方法を示す図（その１６）。
【図１８】不揮発性メモリ１００の製造方法を示す図（その１７）。
【図１９】不揮発性メモリ１００の製造方法を示す図（その１８）。
【図２０】不揮発性メモリ１００の製造方法を示す図（その１９）。
【図２１】不揮発性メモリ１００の製造方法を示す図（その２０）。
【図２２】不揮発性メモリ１００の他の構成例を示す図。
【図２３】実施の形態に係るＤｉＮＯＲ回路２００の構成例を示す平面図。
【図２４】ＤｉＮＯＲ回路２００の構成例を示す回路図。
【符号の説明】
【００５９】
１  Ｓｉ基板、３、７  絶縁膜、５、９  Ｓｉ層、１１  （トンネル）ゲート絶縁膜、
１３  フローティング・ゲート、１５  ゲート絶縁膜（例えば、ＳｉＯ2膜）、１７  コ
ントロール・ゲート、２０  ＰＭＯＳ、３０  ＮＭＯＳ、３０ａ  ＮＭＯＳのうちのＳｉ
層９上面に形成された部分（即ち、メモリ機能を持たない通常のＮＭＯＳ）、５１、５３
ＳｉＧｅ層、５５、６５  ＳｉＯ2膜、５７、６９  ＳｉＮ膜、５９  支持体膜、６０
支持体、６１、６３  空洞部、７０  サイドウォール、７３、７５  導電膜、７７  レ
ジストパターン、１００  不揮発性メモリ、２００  ＤｉＮＯＲ回路、２０１  ワード線
、２０３  ビット線、２１１、２１３、２１５  コンタクト電極、２２０  素子分離領域
、Ｈ  溝、ｈ  支持体穴、ｈ１  （浅い）支持体穴、ｈ２  （深い）支持体穴
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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