(57)【要約】【課題】本発明は、オフ電流を低減することができるＴＦＴの製造方法及びその製造装置を得ることを目的とする。【解決手段】本発明にかかるＴＦＴの製造方法は、半導体層を有し、半導体層の上にソース電極９及びドレイン電極１２が形成されるＴＦＴの製造方法である。そして、ソース電極９とドレイン電極１２との間から半導体層の一部をエッチングする工程と、ソース電極９とドレイン電極１２との間から一部をエッチングされた半導体層にＨｅプラズマ処理を施す工程と、Ｈｅプラズマ処理後に、半導体層にＨ２プラズマ処理を施す工程とを備える。さらに、Ｈ２プラズマ処理後に、ソース電極９及びドレイン電極１２の上に保護絶縁膜１４を成膜する工程とを備える。また、Ｈｅプラズマ処理及びＨ２プラズマ処理は、保護絶縁膜１４を成膜するチャンバと同一チャンバ内で行われる。【選択図】図４
2008021722.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を有し、
前記半導体層の上にソース電極及びドレイン電極が形成されるＴＦＴの製造方法であって、
前記ソース電極と前記ドレイン電極との間から半導体層の一部をエッチングする工程と、
前記ソース電極と前記ドレイン電極との間から一部をエッチングされた前記半導体層にＨｅプラズマ処理を施す工程と、
前記Ｈｅプラズマ処理後に、前記半導体層にＨ２プラズマ処理を施す工程と、
前記Ｈ２プラズマ処理後に、前記ソース電極及び前記ドレイン電極の上に保護絶縁膜を成膜する工程とを備え、
前記Ｈｅプラズマ処理及び前記Ｈ２プラズマ処理は、前記保護絶縁膜を成膜するチャンバと同一チャンバ内で行われるＴＦＴの製造方法。
【請求項２】
半導体層を有し、
前記半導体層の上にソース電極及びドレイン電極が形成されるＴＦＴの製造方法であって、
前記ソース電極と前記ドレイン電極との間から半導体層の一部をエッチングする工程と、
前記ソース電極及び前記ドレイン電極の上に保護絶縁膜を成膜する工程とを備え、
前記半導体層のエッチング後、前記保護絶縁膜の成膜前に、前記ソース電極と前記ドレイン電極の間の前記半導体層が、大気に曝露されないＴＦＴの製造方法。
【請求項３】
前記ソース電極と前記ドレイン電極とがモリブデン又はモリブデン合金によって形成される請求項１または２に記載のＴＦＴの製造方法。
【請求項４】
半導体層を有し、
前記半導体層の上にソース電極及びドレイン電極が形成されるＴＦＴの製造装置であって、
前記ソース電極と前記ドレイン電極との間から前記半導体層の一部をエッチングするエッチング手段と、
前記半導体層にＨｅプラズマ処理を施す手段と、
前記半導体層にＨ２プラズマ処理を施す手段と、
前記ソース電極及び前記ドレイン電極の上に保護絶縁膜を成膜する成膜手段とを有し、
前記半導体層をエッチング後、前記保護絶縁膜を成膜前に、前記ソース電極と前記ドレイン電極との間の前記半導体層が大気に曝露されないＴＦＴの製造装置。
【請求項５】
前記エッチング手段が、フッ素もしくは塩素元素を含むガスを導入する第１の導入配管を有し、
前記成膜手段が、シリコン元素を含むガスを導入する第２の導入配管を有し、
同一のチャンバ内で、前記半導体層のエッチングと前記保護絶縁膜の成膜とが行われる請求項４に記載のＴＦＴの製造装置。
【請求項６】
前記エッチング手段がエッチング用チャンバを有し、
前記成膜手段がエッチング用チャンバと異なる成膜用チャンバを有し、
前記エッチング用チャンバから前記成膜用チャンバに前記ＴＦＴを有する基板を搬送する搬送手段を有する請求項４に記載のＴＦＴの製造装置。
【請求項７】
前記エッチング用チャンバ内で、酸素ガスを用いたプラズマ処理によりレジストを除去する請求項６に記載のＴＦＴの製造装置。
【請求項８】
プラズマ処理によりレジストを除去するためのアッシング用チャンバを有する請求項６に記載のＴＦＴの製造装置。
【請求項９】
前記エッチング用チャンバと前記成膜用チャンバとの間に、減圧状態となっている搬送用チャンバを有し、
前記搬送用チャンバを前記ＴＦＴを有する基板が通過する請求項６乃至８のいずれかに記載のＴＦＴの製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプラズマ処理を行うＴＦＴの製造方法及びその製造装置に関する。
【背景技術】
【０００２】
近年、フラットパネルディスプレイである薄膜トランジスタ（ＴＦＴ）液晶表示装置が脚光を浴びている。特に、大面積化が容易で安価な非晶質シリコン膜を半導体層として用いたチャネルエッチ型薄膜トランジスタが実用化されている。このような薄膜トランジスタの構成と製造方法が例えば特許文献１に開示されている。
【０００３】
このチャネルエッチ型薄膜トランジスタの一例について説明する。
【０００４】
まず、絶縁性基板上にゲート電極を形成する。ついで、ゲート絶縁膜、半導体膜、及びオーミックコンタクト膜を順次形成する。そして、ゲート電極の上に、半導体膜及びオーミックコンタクト膜を島状にパターニングする。つまり、ゲート絶縁膜の上に、半導体膜及びオーミックコンタクト膜を有する半導体層が形成される。また、半導体層は非晶質シリコンからなる。次に、金属薄膜を堆積し、パターニングしてソース電極とドレイン電極を形成する。このパターニング工程では、レジストパターンを形成して金属薄膜をエッチングする。そして、レジストパターンを除去して、ソース電極とドレイン電極を形成する。次に、ソース電極とドレイン電極をマスクにして、オーミックコンタクト膜をドライエッチングする。これにより、ソース電極とドレイン電極との間に、バックチャネル部が形成される。その後、保護絶縁膜を形成することで、薄膜トランジスタが完成する。
【０００５】
上述の従来の薄膜トランジスタの構成と製造方法によれば、オーミックコンタクト膜をエッチングする過程で、ソース・ドレイン電極がともに削れてしまう。ここで、ソース・ドレイン電極としてモリブデン及びモリブデン合金を用いた場合、バックチャネル部にモリブデンの化合物が付着する。つまり、半導体層と、保護絶縁膜との界面にモリブデンの化合物が付着する。このことにより、薄膜トランジスタのオフ電流が増加するという問題が生じ、表示ムラ等の不具合が発生する。
【０００６】
バックチャネル部の非晶質シリコン膜の表面状態の影響による薄膜トランジスタのオフ電流を低減する技術として、特許文献２が開示されている。ここでは、バックチャネル部の非晶質シリコン表面に付着した不純物を除去することが提案されている。具体的には、バックチャンネル部にＨ２又はＨｅが存在する雰囲気ガスでプラズマ放電を行い、不純物を除去する。
しかしながら、特許文献２に記載の技術では、ソース・ドレイン電極のエッチングによる汚染に関しては考慮されていない。また、本発明が目指すオフ電流低減の問題を解決するには条件が不十分であった。
【特許文献１】特開平１０−３１９４３３号公報（第４図）
【特許文献２】特開平１１−２７４５０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の問題を解決するためになされたものであり、オフ電流を低減することができるＴＦＴの製造方法及びその製造装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明にかかるＴＦＴの製造方法は、半導体層を有し、前記半導体層の上にソース電極及びドレイン電極が形成されるＴＦＴの製造方法であって、前記ソース電極と前記ドレイン電極との間から半導体層の一部をエッチングする工程と、前記ソース電極と前記ドレイン電極との間から一部をエッチングされた前記半導体層にＨｅプラズマ処理を施す工程と、前記Ｈｅプラズマ処理後に、前記半導体層にＨ２プラズマ処理を施す工程と、前記Ｈ２プラズマ処理後に、前記ソース電極及び前記ドレイン電極の上に保護絶縁膜を成膜する工程とを備え、前記Ｈｅプラズマ処理及び前記Ｈ２プラズマ処理は、前記保護絶縁膜を成膜するチャンバと同一チャンバ内で行われる方法である。
【０００９】
また、本発明にかかるＴＦＴの製造装置は、半導体層を有し、前記半導体層の上にソース電極及びドレイン電極が形成されるＴＦＴの製造装置であって、前記ソース電極と前記ドレイン電極との間から前記半導体層の一部をエッチングするエッチング手段と、前記半導体層にＨｅプラズマ処理を施す手段と、前記半導体層にＨ２プラズマ処理を施す手段と、前記ソース電極及び前記ドレイン電極の上に保護絶縁膜を成膜する成膜手段とを有し、前記オーミックコンタクト膜をエッチング後、前記保護絶縁膜を成膜前に、前記ソース電極と前記ドレイン電極との間の前記半導体層が大気に曝露されないものである。
【発明の効果】
【００１０】
本発明によれば、オフ電流を低減することができるＴＦＴの製造方法及びその製造装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
まず、実施の形態を説明する前に、薄膜トランジスタ（ＴＦＴ）の構成について図を用いて説明する。図１は、本発明にかかるＴＦＴを有するＴＦＴアレイ基板の構成を示す平面図である。ＴＦＴアレイ基板が用いられる表示装置は、液晶表示装置や有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）である。
【００１２】
基板１００は、本発明にかかるＴＦＴアレイ基板である。基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号配線）３と複数のソース配線（表示信号配線）１０とが形成されている。複数のゲート配線３は平行に設けられている。同様に、複数のソース配線１０は平行に設けられている。ゲート配線３と、ソース配線１０とは、互いに交差するように形成されている。ゲート配線３とソース配線１０とは直交している。そして、隣接するゲート配線３とソース配線１０とで囲まれた領域が画素１０５となる。従って、基板１００では、画素１０５がマトリクス状に配列される。
【００１３】
さらに、基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート配線３は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート配線３は、基板１００の端部で、走査信号駆動回路１０３に接続される。ソース配線１０も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース配線１０は、基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００１４】
外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線３に供給する。このゲート信号によって、ゲート配線３が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース配線１０に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。
【００１５】
画素１０５内には、少なくとも１つのＴＦＴ１０８が形成されている。ＴＦＴ１０８はソース配線１０とゲート配線３の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給する。スイッチング素子であるＴＦＴ１０８のゲート電極はゲート配線３に接続され、ゲート端子から入力される信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース配線１０に接続されている。ゲート電極に電圧を印加するとソース配線１０から電流が流れるようになる。これにより、ソース配線１０から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。ＴＦＴアレイ基板は以上のように構成されている。
【００１６】
また、液晶表示装置の場合、上説のＴＦＴアレイ基板には、第２の基板である対向基板が配置される。対向基板は、ＴＦＴアレイ基板に対向して配置される。そして、ＴＦＴアレイ基板と対向基板とをシール材を用いて貼り合わせ、その間に液晶層を入れて封止する。ここで、対向基板は透明絶縁性基板、カラーフィルタ層、及び対向電極を有している。カラーフィルタ層は、例えばブラックマトリクス（ＢＭ）と、赤（Ｒ）緑（Ｇ）青（Ｂ）の着色層とを有している。カラーフィルタ層はガラス等からなる透明絶縁性基板の下面の画素領域及びＴＦＴ１０８に対向する領域に形成され、カラー表示を行う。対向電極は、対向基板の液晶層側に配置され、液晶層に信号電位を供給するための共通電位を与える。
【００１７】
ここで、画素電極に表示電圧が印加されると、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。そして、基板間で生じた電界によって、液晶は駆動される。すなわち、基板間の液晶の配向方向が変化し、液晶層を通過する光の偏光状態が変化する。また、ソース電極に印加する表示電圧を任意に制御することにより液晶に実際にかかる電圧（駆動電圧）を変えることができる。液晶に加える電圧はソース電極で制御できるため、液晶駆動状態については、液晶の中間的な透過率も自由に設定できる。
【００１８】
また、ＴＦＴアレイ基板と対向基板の表面には、液晶を配向させるための液晶配向膜が塗布形成されている。ＴＦＴアレイ基板を用いた表示装置の一例である液晶表示装置は以上のように構成されている。
【００１９】
次に、ＴＦＴアレイ基板の構成について図２及び図３を用いて説明する。図２は、ＴＦＴアレイ基板の画素の構成を示す平面図である。図３は図２のＸ−Ｘの断面を示す断面図である。さらに、図３の左側には、ゲート端子部及びソース端子部が示されている。
【００２０】
ゲート電極２、ゲート配線３、保持容量電極４及びゲート端子５はガラス等からなる透明の絶縁性基板１上に形成される。ゲート配線３はゲート電極２を有し、ゲート配線３の端部にはゲート端子５がある。ゲート電極２は、スイッチング素子となるＴＦＴ１０８を構成する。保持容量電極４は、隣接するゲート配線３の間に配置される。保持容量電極４は画素電極１８に印加される電圧を一定時間保持するための保持容量を構成する。なお、保持容量電極４はこのように独立に設けられる構成に限られず、隣のゲート電極２を利用することもある。
【００２１】
また、ＴＦＴアレイ基板には、外部からの各種信号が供給される走査信号駆動回路１０３が配置されている。そして、走査信号駆動回路１０３に設けられているパッドとゲート端子５は電気的に接続されている。これにより、走査信号駆動回路１０３からの走査信号がゲート端子５を通じてゲート配線３に入力される。そして、ゲート配線３はゲート電極２に走査信号を伝送する。
【００２２】
透明性無機絶縁材料等からなるゲート絶縁膜６は、ゲート電極２、ゲート配線３、保持容量電極４、及びゲート端子５を覆うように形成されている。また、半導体膜７はゲート絶縁膜６を介してゲート電極２の上に形成され、ＴＦＴ１０８を構成する。オーミックコンタクト膜８は半導体膜７上に形成される。また、ゲート電極２上の一部では、オーミックコンタクト膜８が除去されている。従って、オーミックコンタクト膜８はＴＦＴ１０８を構成する半導体膜７の両端に配置される。また、半導体膜７及びオーミックコンタクト膜８のパターンは、ＴＦＴ１０８の形成領域のみならず、ゲート配線３と後述するソース配線１０が交差する領域にも形成してもよい。これにより、ゲート配線３のパターンの段差が半導体膜７及びオーミックコンタクト膜８のパターンで緩和され、ソース配線１０が段差部分で断線されることを防止することができる。
【００２３】
ソース電極９はソース配線１０から延在して、ＴＦＴ１０８を構成する。また、ソース電極９は、保持容量電極４とは反対側のオーミックコンタクト膜８の上に設けられている。ソース端子１１は、ソース配線１０の端部にある。また、ＴＦＴアレイ基板には、外部からの各種信号が供給される表示信号駆動回路１０４が配置されている。そして、表示信号駆動回路１０４に設けられているパッドとソース端子１１は電気的に接続されている。これにより、表示信号駆動回路１０４からの表示信号がソース端子１１を通じてソース配線１０に入力される。そして、ソース配線１０はソース電極９に表示信号を伝送する。
【００２４】
保持容量電極４側のオーミックコンタクト膜８の上にはドレイン電極１２が形成され、ＴＦＴ１０８を構成している。また、ＴＦＴ１０８のバックチャネル部１３は半導体膜７のうち、ソース電極９とドレイン電極１２に挟まれた領域である。
【００２５】
保護絶縁膜１４は透明性無機絶縁材料からなり、ＴＦＴ１０８、ゲート配線３、及びソース配線１０を覆うように形成される。つまり、ソース電極９及びドレイン電極１２の上に保護絶縁膜１４が形成されている。
【００２６】
画素電極１８は、ＴＦＴ部を除いて隣接するゲート配線３間に形成され、ドレイン電極１２及び保持容量電極４の少なくとも一部と重なる。つまり、画素電極１８の少なくとも一部は絶縁膜を介して下層の保持容量電極４とオーバーラップしている。これにより保持容量電極４とドレイン電極１２との間に電荷が蓄えられ、保持容量を形成できる。画素電極１８は透明性導電材料からなり、液晶層に信号電位を与える。
【００２７】
そして、ドレイン電極１２の上には、第１のコンタクトホール（画素ドレインコンタクトホール）２０が形成されている。第１のコンタクトホール１５は保護絶縁膜１４を貫通するように形成されている。そして、画素電極１８は第１のコンタクトホール１５を介して下層のドレイン電極１２に接続されている。
【００２８】
そして、ゲート端子５の上には、第２のコンタクトホール（ゲート端子部コンタクトホール）１６が形成されている。第２のコンタクトホール１６はゲート絶縁膜６及び保護絶縁膜１４を貫通するように形成されている。ゲート端子パッド１９は透明性導電材料からなり、第２のコンタクトホール１６を介して下層のゲート端子５に接続される。
【００２９】
さらに、ソース端子１１の上には、第３のコンタクトホール（ソース端子部コンタクトホール）１７が形成されている。第３のコンタクトホール１７は保護絶縁膜１４を貫通するように形成されている。ソース端子パッド２０は透明性導電材料からなり第３のコンタクトホール１７を介して下層のソース端子１１に接続される。ＴＦＴアレイ基板は上記のように構成されている。これは、典型的なＴＦＴアレイ基板の構成の一例であり、上述の構成に限られるものではない。
【００３０】
次に、本実施の形態に係るＴＦＴ１０８の製造方法について図４を用いて説明する。また、図４は本実施の形態に係るＴＦＴ１０８の製造工程を示す断面図である。
【００３１】
まず、絶縁性基板１上に、ゲート電極２を形成する。絶縁性基板１上にスパッタなどで金属薄膜を成膜する。本実施の形態では、金属薄膜として、Ｍｏ（モリブデン）合金膜を用いる。そして、スパッタリング法で２００ｎｍの厚さに成膜する。その後、金属薄膜上に感光性樹脂であるレジストをスピンコートによって塗布し、塗布したレジストを露光、現像する第１回目の写真製版工程を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、金属薄膜をエッチングし、フォトレジストパターンを除去する。これにより、ゲート電極２を形成する。
【００３２】
その次に、プラズマＣＶＤ（化学気相成長法）等の各種ＣＶＤ法でゲート絶縁膜６、半導体膜７、オーミックコンタクト膜８を順次形成する。そして、第２回目の写真製版工程を通して半導体膜７及びオーミックコンタクト膜８のパターン形成を行う。また、ゲート絶縁膜６としては、ＳｉＮｘ（窒化シリコン）やＳｉＯｙ（酸化シリコン）などが用いられる。半導体膜７としては、例えば非晶質シリコン膜であるａ−Ｓｉ（アモルファスシリコン）、ｐ−Ｓｉ（ポリシリコン）が用いられる。オーミックコンタクト膜８は、ｎ型半導体であり、ａ−Ｓｉあるいはｐ−ＳｉにＰ（リン）等の不純物を微量にドーピングしたｎ＋ａ−Ｓｉ（ｎ＋アモルファスシリコン）膜、ｎ＋ｐ−Ｓｉ（ｎ＋ポリシリコン）膜等が用いられる。
【００３３】
本実施の形態では、プラズマＣＶＤ法を用い、ゲート絶縁膜６となるＳｉＮ膜を成膜する。そして、半導体膜７、オーミックコンタクト膜８となる半導体層を成膜する。ＳｉＮ膜は４００ｎｍの厚さで形成される。半導体層には、ａ−Ｓｉ膜を用いることができる。本実施の形態では、半導体層として、ａ−Ｓｉ膜を１８０ｎｍの厚さに成膜する。次に、写真製版工程により半導体層の中央部にレジストパターンを形成する。そして、レジストパターンをマスクとして、半導体層の上から不純物としてＰ（リン）を注入し、半導体層の上部をｎ＋ａ−Ｓｉ膜のオーミックコンタクト膜８とする。その後、レジストパターンを除去する。これにより、半導体膜７が１５０ｎｍ、オーミックコンタクト膜８が３０ｎｍの厚さで形成される。その後、半導体膜７及びオーミックコンタクト膜８をゲート電極２の上に島状にパターニングする。以上の工程により、図４（ａ）に示す構造が形成される。
【００３４】
その後、スパッタなどでソース・ドレイン電極材料となる金属薄膜を成膜する。金属薄膜には、ＭｏあるいはＭｏ合金を用いることができる。本実施の形態では、金属薄膜として、Ｍｏ合金をスパッタリング法で３００ｎｍの厚さに成膜する。そして、第３回目の写真製版工程を実施し、パターニングする。これにより、ソース電極９及びドレイン電極１２を形成する。そして、ソース電極９及びドレイン電極１２のパターンをマスクとして、オーミックコンタクト膜８をエッチングなどで除去する。このプロセスによりオーミックコンタクト膜８の中央部が除去され、半導体膜７が露出することになる。このオーミックコンタクト膜８が除去された部分がバックチャネル部１３である。その後、フォトレジストパターンを除去して、ソース電極９、ドレイン電極１２、及びＴＦＴ１０８のバックチャネル部１３のパターンを形成する。以上の工程により、図４（ｂ）に示す構造が基板１００上に形成される。
【００３５】
また、バックチャネル部１３を形成する際に、ソース・ドレイン電極材料であるＭｏ合金もエッチングされるため、バックチャネル部１３にＭｏが付着する。そこで、保護絶縁膜１４を成膜する前に、図４（ｃ）に示されるように、基板１００の上にプラズマガス２１を流出して、バックチャネル部１３をＨｅプラズマに曝す。本実施の形態では、Ｈｅガスをプラズマ化して、表面処理（Ｈｅプラズマ処理）を行う。これにより、バックチャネル部１３に付着した不純物、つまりＭｏが除去される。また、Ｈｅプラズマ処理されたバックチャネル部１３は比較的不安定な状態である。このため、大気中に曝露されると表面が不純物に汚染される。そこで、本実施の形態では、さらにＨ２プラズマ処理を施す。これにより、大気中に曝露される前に、バックチャネル部１３における半導体層の表面をＨ２で終端する。従って、ＴＦＴ特性を安定化することができる。
【００３６】
ここで、Ｈｅプラズマ処理条件は、Ｈｅ流量３．３８Ｐａ・ｍ３／ｓ（＝２ｓｌｍ）、圧力２００Ｐａ、ＲＦパワー５０Ｗ、処理時間１〜３分である。また、Ｈ２プラズマ条件は、Ｈ２流量６．７６Ｐａ・ｍ３／ｓ（＝４ｓｌｍ）、圧力１５０Ｐａ、ＲＦパワー２５０Ｗ、処理時間４分である。
【００３７】
次に、保護絶縁膜１４をバックチャネル部１３を覆うように形成する。保護絶縁膜１４は、ＳｉＮｘ、ＳｉＯｙ等あるいはそれらの混合物及び積層物の絶縁膜から形成される。本実施の形態では、プラズマＣＶＤ装置にて、ＳｉＮ膜を３００ｎｍの厚さに、バックチャネル部１３を覆うように成膜する。また、半導体層の一部をエッチングする工程から保護絶縁膜１４を成膜する工程までを大気に曝露せずに行う。すなわち、エッチングされた基板を減圧下又はＮ２ガス等雰囲気下で維持したままの状態として、保護絶縁膜１４の成膜までの工程を実施する。また、Ｈｅプラズマ処理、Ｈ２プラズマ処理、保護絶縁膜１４の成膜は、同一チャンバ内で行われる。以上の工程により、図４（ｄ）に示す構造が基板上に形成される。
【００３８】
次に、ＴＦＴ１０８の製造装置について、図５を用いて説明する。なお、図５は、本実施の形態にかかるプラズマＣＶＤ装置の構成を模式的に示す平面図である。プラズマＣＶＤ装置では、ＣＶＤによる成膜処理に加えて、アッシング処理、エッチング処理、Ｈｅプラズマ処理、Ｈ２プラズマ処理を行う。
【００３９】
プラズマＣＶＤ装置は、真空搬送用チャンバ２２、予備加熱用チャンバ２３、２つのプロセスチャンバ２４、ロードロックチャンバ２５を有する。そして、予備加熱用チャンバ２３、２つのプロセスチャンバ２４、ロードロックチャンバ２５は、それぞれ真空搬送用チャンバ２２に接するように配置される。つまり、真空搬送用チャンバ２２を介してそれぞれのチャンバは接続され、真空搬送用チャンバ２２を通ってそれぞれのチャンバにＴＦＴアレイ基板を搬送できる。また、プロセスチャンバ２４は、水素系ガスライン２６、フッ素系ガスライン２７、酸素系ガスライン２８、Ｈｅ系ガスライン２９を有している。これにより、処理に応じたガスをプロセスチャンバ２４に流すことができる。そして、予備加熱用チャンバ２３、２つのプロセスチャンバ２４、ロードロックチャンバ２５と、真空搬送用チャンバ２２とが接する部分には、ゲートバルブ３０がある。ゲートバルブ３０によって、予備加熱用チャンバ２３、２つのプロセスチャンバ２４、ロードロックチャンバ２５のそれぞれの真空度を保持できる。さらに、真空搬送用チャンバ２２も真空状態を保持できる。
【００４０】
ロードロックチャンバ２５は、真空状態と大気状態を繰り返すことができる。予備加熱用チャンバ２３は、ＴＦＴアレイ基板を加熱できる。また、真空搬送用チャンバ２２は、ＴＦＴアレイ基板を搬送するために、真空ロボット３４がついており、真空を保持したまま、各チャンバにＴＦＴアレイ基板を搬送することができる。さらに、第１の導入配管であるフッ素系ガスライン２７は、プロセスチャンバ２４にフッ素（Ｆ）系ガスや塩化（Ｃｌ）系ガスを導入する。そして、導入したガスを放電し、プラズマを発生させ、オーミックコンタクト膜８のドライエッチングを行う。つまり、フッ素系ガスライン２７は、エッチング用ガスラインである。そして、第２の導入配管である水素系ガスライン２６は、プロセスチャンバ２４にＳｉＮ膜を成膜するためのＳｉ系ガスやＮＨ３ガスを導入する。つまり、水素系ガスライン２６は、成膜用ガスラインである。また、酸素系ガスライン２８は、プロセスチャンバ２４にＳｉＯ２膜の成膜や、アッシングを行うための酸素ガスを導入する。Ｈｅ系ガスライン２９は、プロセスチャンバ２４に表面処理をおこなうためのＨｅガスやＨ２ガスを導入する。ここで、ＳｉＮ膜あるいはＳｉＯ２膜は、保護絶縁膜１４として成膜される。本実施の形態では保護絶縁膜１４としてＳｉＮ膜を成膜する。また、ガスラインの配管は、共通で設けても、独立で設けてもよい。本実施の形態に係るプラズマＣＶＤ装置は上記のように構成されており、プロセスチャンバ２４で、オーミックコンタクト膜８のドライエッチングを行い、そのまま同一チャンバ内で保護絶縁膜１４を成膜できる。本実施の形態にかかるプラズマＣＶＤ装置は上記のように構成される。このようなプラズマＣＶＤ装置によれば、半導体層のエッチング後、保護絶縁膜１４の成膜前に、バックチャネル部１３の半導体層が大気に曝露されない。
【００４１】
次に、プラズマＣＶＤ装置によるＴＦＴ１０８の製造方法について説明する。まず、上述のようにソース・ドレイン電極を形成する。そして、ロードロックチャンバ２５を大気状態にし、大気ロボットなどでソース・ドレイン電極が形成された基板をロードロックチャンバ２５に搬送する。そして、ロードロックチャンバ２５を真空ポンプで真空引きし、真空状態にする。次に、真空ロボット３４にてロードロックチャンバ２５から真空搬送用チャンバ２２を経て、予備加熱用チャンバ２３に基板を搬送する。そして、プロセス温度まで基板を加熱する。また、予備加熱用チャンバ２３は、２〜１０段の多段式になっており、真空チャンバ内でのバッファとしても利用する構造となっている。
【００４２】
次に、プロセス温度まで加熱された基板を真空ロボット３４にて真空搬送用チャンバ２２を経て、プロセスチャンバ２４に搬送する。フッ素系ガスライン２７を用いて、プロセスチャンバ２４に、例えばＨＣｌガスを導入し、ＲＦ電流でプラズマを生成させる。これにより、ソース電極９とドレイン電極１２との間からエッチングされ、オーミックコンタクト膜８、つまり一部の半導体層が除去される。そして、酸素系ガスライン２８を用いて、プロセスチャンバ２４に、例えばＯ２ガスを導入し、ＲＦ電流でプラズマを生成させる。これにより、ソース・ドレイン電極のレジストパターンを剥離する。
【００４３】
その後、Ｎ２ガス等でプロセスチャンバ２４内をパージし、Ｈｅプラズマ処理やＨ２プラズマ処理を施す。Ｈｅプラズマ処理は、Ｈｅ系ガスライン２９を用いて、Ｈｅガスを導入し、ＲＦ電流でプラズマを生成させる。そして、Ｈｅプラズマ処理を施した後に、Ｈ２プラズマ処理を施す。Ｈ２プラズマ処理は、Ｈｅ系ガスライン２９を用いて、Ｈ２ガスを導入し、ＲＦ電流でプラズマを生成させる。ここで、Ｈｅプラズマ処理は、上述のように半導体層に付着したＭｏを除去するためである。そして、Ｈ２プラズマ処理を施し、バックチャネル部１３における半導体層の表面をＨ２で終端する。これにより、ＴＦＴ特性が安定化する。
【００４４】
次に、同一チャンバ内、つまりプロセスチャンバ２４内で、水素系ガスライン２６を用いて、例えばＳｉＨ４ガスとＮＨ３ガスを混合させ、ＲＦ電流でプラズマを生成させる。そして、基板に保護絶縁膜１４となるＳｉＮ膜を成膜する。次に、プロセスチャンバ２４から真空搬送用チャンバ２２を経て、ロードロックチャンバ２５にＳｉＮ膜が成膜された基板を搬送する。ロードロックチャンバ２５に、Ｎ２ガスなどを導入して、大気状態にベントする。最後に、大気ロボットなどで基板をカセットなどに収納する。
【００４５】
このように、プロセスチャンバ２４内で、Ｈｅプラズマ処理と保護絶縁膜１４の成膜とを行っている。これにより、Ｈｅプラズマ処理によってバックチャネル部１３が不安定な状態になっても、ＴＦＴアレイ基板は大気中に曝露されないため、表面が不純物によって汚染されない。
【００４６】
次に、本実施の形態にかかる他のプラズマＣＶＤ装置について、図６を用いて説明する。これは、成膜用チャンバとエッチング用チャンバを別々に設けた製造装置である。なお、図６は、本実施の形態にかかる他のプラズマＣＶＤ装置の構成を示す平面図である。
【００４７】
他のプラズマＣＶＤ装置は、真空搬送用チャンバ２２、アッシング用チャンバ３１、予備加熱用チャンバ２３、２つの成膜用チャンバ３２、エッチング用チャンバ３３、ロードロックチャンバ２５を有する。そして、アッシング用チャンバ３１、予備加熱用チャンバ２３、２つの成膜用チャンバ３２、エッチング用チャンバ３３、ロードロックチャンバ２５は、それぞれ真空搬送用チャンバ２２に接するように配置される。つまり、真空搬送用チャンバ２２を介してそれぞれのチャンバは接続され、真空搬送用チャンバ２２を通ってそれぞれのチャンバにＴＦＴアレイ基板を搬送できる。また、成膜用チャンバ３２は、水素系ガスライン２６、Ｈｅ系ガスライン２９を有している。これにより、処理に応じたガスを成膜用チャンバ３２に流すことができる。エッチング用チャンバ３３は、フッ素系ガスライン２７を有している。これにより、ガスをエッチング用チャンバ３３内に流すことができる。アッシング用チャンバ３１は、酸素系ガスライン２８を有している。これにより、ガスをアッシング用チャンバ３１内に流すことができる。また、アッシング用チャンバ３１、予備加熱用チャンバ２３、２つの成膜用チャンバ３２、エッチング用チャンバ３３、ロードロックチャンバ２５と、真空搬送用チャンバ２２とが接する部分には、ゲートバルブ３０がある。ゲートバルブ３０によってアッシング用チャンバ３１、予備加熱用チャンバ２３、２つの成膜用チャンバ３２、エッチング用チャンバ３３、ロードロックチャンバ２５のそれぞれの真空度を保持できる。さらに、真空搬送用チャンバ２２も真空状態を保持できる。
【００４８】
また、真空搬送用チャンバ２２、予備加熱用チャンバ２３、ロードロックチャンバ２５、水素系ガスライン２６、フッ素系ガスライン２７、酸素系ガスライン２８、Ｈｅ系ガスライン２９は、前述したプラズマＣＶＤ装置と同様のものである。本実施の形態にかかる他のプラズマＣＶＤ装置は上記のように構成される。このようなプラズマＣＶＤ装置によっても、半導体層のエッチング後、保護絶縁膜１４の成膜前に、バックチャネル部１３の半導体層が大気に曝露されない。
【００４９】
次に、他のプラズマＣＶＤ装置によるＴＦＴ１０８の製造方法について説明する。まず、上述のようにソース・ドレイン電極を形成する。そして、ロードロックチャンバ２５を大気状態にし、大気ロボットなどでソース・ドレイン電極が形成された基板をロードロックチャンバ２５に搬送する。その後、ロードロックチャンバ２５を真空ポンプで真空引きし、真空状態にする。次に、真空ロボット３４にてロードロックチャンバ２５から真空搬送用チャンバ２２を経て、エッチング用チャンバ３３に基板を搬送する。そして、フッ素系ガスライン２７を用いて、エッチング用チャンバ３３に、例えばＨＣｌガスを導入し、ＲＦ電流でプラズマを生成させる。これにより、ソース電極９とドレイン電極１２との間からエッチングされ、オーミックコンタクト膜８、つまり一部の半導体層が除去される。
【００５０】
次に、エッチング用チャンバ３３から真空搬送用チャンバ２２を経て、アッシング用チャンバ３１に基板を搬送する。そして、酸素系ガスライン２８を用いて、アッシング用チャンバ３１に、例えばＯ２ガスを導入し、ＲＦ電流でプラズマを生成させる。これにより、ソース・ドレイン電極のレジストパターンを剥離する。次に、アッシング用チャンバ３１から真空搬送用チャンバ２２を経て、予備加熱用チャンバ２３に搬送する。そして、保護絶縁膜１４の成膜温度まで基板を加熱する。また、上述のように、予備加熱用チャンバ２３は、真空チャンバでのバッファとしても利用する構造となっている。
【００５１】
次に、成膜温度まで加熱された基板を真空搬送用チャンバ２２を経て、成膜用チャンバ３２に搬送する。そして、成膜用チャンバ３２で、Ｈｅプラズマ処理やＨ２プラズマ処理を施す。Ｈｅプラズマ処理は、Ｈｅ系ガスライン２９を用いて、Ｈｅガスを導入し、ＲＦ電流でプラズマを生成させる。そして、Ｈｅプラズマ処理を施した後に、Ｈ２プラズマ処理を施す。Ｈ２プラズマ処理は、Ｈｅ系ガスライン２９を用いて、Ｈ２ガスを導入し、ＲＦ電流でプラズマを生成させる。ここで、Ｈｅプラズマ処理は、上述のように半導体層に付着したＭｏを除去するためである。そして、Ｈ２プラズマ処理を施し、バックチャネル部１３における半導体層の表面をＨ２で終端する。これにより、ＴＦＴ特性が安定化する。
【００５２】
次に、同一チャンバ内、つまり成膜用チャンバ３２内で、水素系ガスライン２６を用いて、例えばＳｉＨ４ガスとＮＨ３ガスを混合させ、ＲＦ電流でプラズマを生成させる。そして、基板に保護絶縁膜１４となるＳｉＮ膜を成膜する。次に、成膜用チャンバ３２から真空搬送用チャンバ２２を経て、ロードロックチャンバ２５にＳｉＮ膜が成膜された基板を搬送する。ロードロックチャンバ２５に、Ｎ２ガスなどを導入して、大気状態にベントする。最後に、大気ロボットなどで基板をカセットなどに収納する。
【００５３】
このプラズマＣＶＤ装置は、エッチング用チャンバ３３でオーミックコンタクト膜８のエッチングを行い、成膜用チャンバ３２で保護絶縁膜１４の成膜を行う。このように、オーミックコンタクト膜８のエッチングと保護絶縁膜１４の成膜を異なるチャンバで行う。また、エッチング用チャンバ３３から成膜用チャンバ３２に、ＴＦＴアレイ基板を搬送される際は、大気に曝露されないようにする。具体的には、製造装置のエッチング用チャンバ３３と成膜用チャンバ３２との間に、常時排気され、減圧されている真空搬送用チャンバ２２を配置する。真空搬送用チャンバ２２をＴＦＴアレイ基板が通過し、成膜用チャンバ３２に輸送されることにより、ＴＦＴアレイ基板が大気に曝されない。なお、ＴＦＴ１０８を製造するプラズマＣＶＤ装置は、上記の構成に限られるものではない。例えば、エッチング用チャンバ３３内で、酸素ガスを用いたプラズマ処理によりレジスト除去を行っても良い。また、ここでは成膜用チャンバ３２でＨｅプラズマ処理やＨ２プラズマ処理を行ったが、エッチング用チャンバ３３やアッシング用チャンバ３１で行っても良い。
【００５４】
図７は、プラズマ処理を施したＴＦＴ１０８のＩｄ−Ｖｇ特性を示す説明図である。本実施の形態では、ＴＦＴ１０８に印加する電圧（ゲート電圧：Ｖｇ）を−２０Ｖ〜２０Ｖまで変化させ、このＶｇをゲート電極２に印加した。そして、ドレイン電極１２からソース電極９に流れる電流（ドレイン電流：Ｉｄ）を示したものが図７である。また、図７は、バックチャネル部１３にＨｅプラズマ処理を行わない場合、Ｈｅプラズマ処理を２分間行う場合、Ｈｅプラズマ処理とＨ２プラズマ処理を両方行う場合のＴＦＴ１０８のＩｄ−Ｖｇ特性を示している。なお、Ｈｅプラズマ処理とＨ２プラズマ処理を両方行う場合は、Ｈｅプラズマ処理を２分間、Ｈ２プラズマ処理を２分間施した。それぞれのオフ電流を比較すると、Ｈｅプラズマ処理とＨ２プラズマ処理を両方行う場合、オフ電流が最も低減する。ここで、オフ電流は、−Ｖｇ時のＩｄのことである。つまり、ＴＦＴ１０８のオフ時に流れるドレイン電流が低減する。このように表面処理の条件により、オフ電流が低減することが分かる。
【図面の簡単な説明】
【００５５】
【図１】ＴＦＴアレイ基板の構成を示す平面図である。
【図２】ＴＦＴアレイ基板の画素の構成を示す平面図である。
【図３】ＴＦＴアレイ基板の画素の構成を示す断面図である。
【図４】実施の形態に係るＴＦＴアレイ基板の製造工程を示す断面図である。
【図５】実施の形態に係るプラズマＣＶＤ装置の構成を示す平面図である。
【図６】実施の形態に係る他のプラズマＣＶＤ装置の構成を示す平面図である。
【図７】実施の形態に係るＴＦＴのＩｄ−Ｖｇ特性を示す説明図である。
【符号の説明】
【００５６】
１  絶縁性基板、２  ゲート電極、３  ゲート配線、４  保持容量電極、
５  ゲート端子、６  ゲート絶縁膜、７  半導体膜、８  オーミックコンタクト膜、
９  ソース電極、１０  ソース配線、１１  ソース端子、１２  ドレイン電極、
１３  バックチャネル部、１４  保護絶縁膜、１５  第１のコンタクトホール、
１６  第２のコンタクトホール、１７  第３のコンタクトホール、１８  画素電極、
１９  ゲート端子パッド、２０  ソース端子パッド、２１  プラズマガス、
２２  真空搬送用チャンバ、２３  予備加熱用チャンバ、２４  プロセスチャンバ、
２５  ロードロックチャンバ、３０  ゲートバルブ、２６  水素系ガスライン、
２７  フッ素系ガスライン、２８  酸素系ガスライン、２９  Ｈｅ系ガスライン、
３１  アッシング用チャンバ、３２  成膜用チャンバ、３３  エッチング用チャンバ、
３４  真空ロボット
１００  基板、１０１  表示領域、１０２  額縁領域、１０３  走査信号駆動回路、
１０４  表示信号駆動回路、１０５  画素、１０６  外部配線、１０７  外部配線、
１０８  ＴＦＴ
【図１】
2008021722.tif 000003
【図２】
2008021722.tif 000004
【図３】
2008021722.tif 000005
【図４】
2008021722.tif 000006
【図５】
2008021722.tif 000007
【図６】
2008021722.tif 000008
【図７】
2008021722.tif 000009