(57)【要約】【課題】立ち上りが急峻で高電圧のＥＳＤやサージが印加された場合であっても、従来に較べてサージ電流のＩＣ回路へ流れ込みをより抑制することのできる保護素子を提供する。【解決手段】ＩＣ回路への入力ラインに挿入され、ＩＣ回路をサージから保護するための保護素子であって、グランドラインと入力ライン間で逆方向接続されるツェナーダイオード１０と、ＰＮ接合構造からなり、入力ラインに挿入されるピンチ抵抗体２０とを有してなり、ツェナーダイオード１０の耐圧が、ピンチ抵抗体２０の耐圧より低く設定され、ピンチ抵抗体２０が、入力ラインにおけるＩＣ回路とツェナーダイオード１０の間に配置されて、ピンチ抵抗体２０の制御電極Ｓが、入力ラインのＩＣ回路側またはグランドラインに接続されてなる保護素子１００とする。【選択図】図１
2008235612.tif 000002
【特許請求の範囲】
【請求項１】
ＩＣ回路への入力ラインに挿入され、前記ＩＣ回路をサージから保護するための保護素子であって、
グランドラインと前記入力ライン間で逆方向接続されるツェナーダイオードと、
ＰＮ接合構造からなり、前記入力ラインに挿入されるピンチ抵抗体とを有してなり、
前記ツェナーダイオードの耐圧が、前記ピンチ抵抗体の耐圧より低く設定され、
前記ピンチ抵抗体が、前記入力ラインにおける前記ＩＣ回路と前記ツェナーダイオードの間に配置されて、
前記ピンチ抵抗体の制御電極が、前記入力ラインのＩＣ回路側またはグランドラインに接続されてなることを特徴とする保護素子。
【請求項２】
第１導電型のＳＯＩ層の表層部に、第１導電型で前記ＳＯＩ層より不純物濃度の高い第１拡散領域と第２拡散領域が、互いに分離して形成され、
前記第２拡散領域が、前記入力ラインの前記ＩＣ回路側へ接続されると共に、前記第１拡散領域が、前記入力ラインの前記ＩＣ回路と逆側へ接続されてなり、
前記ＳＯＩ層の表層部に、前記第１拡散領域および前記第２拡散領域と分離して、第２導電型の第３拡散領域と第４拡散領域が、互いに分離して形成され、
前記第３拡散領域と前記ＳＯＩ層で、前記ツェナーダイオードが構成され、
前記第４拡散領域とその直下の前記ＳＯＩ層で、前記ピンチ抵抗体が構成され、
前記第３拡散領域が、基板面内において、前記第１拡散領域と前記第２拡散領域とで取り囲まれた領域の外部に配置され、
前記第４拡散領域が、基板面内において、前記第１拡散領域と前記第２拡散領域とで取り囲まれた領域の内部に配置され、
前記第４拡散領域に接続する前記ピンチ抵抗体の制御電極が、前記第２拡散領域に接続する前記入力ラインのＩＣ回路側またはグランドラインに接続されてなることを特徴とする請求項１に記載の保護素子。
【請求項３】
前記第４拡散領域の前記第１拡散領域と対向する側の端部に当接して、
第２導電型で前記第４拡散領域より不純物濃度が低くて拡散深さの深い、第５拡散領域が、前記第１拡散領域と分離して前記ＳＯＩ層の表層部に形成されてなることを特徴とする請求項２に記載の保護素子。
【請求項４】
前記第３拡散領域と第４拡散領域が、同一工程により形成されてなることを特徴とする請求項２または３に記載の保護素子。
【請求項５】
前記第３拡散領域が、前記ＳＯＩ層下の絶縁層に当接して形成されてなることを特徴とする請求項２または３に記載の保護素子。
【請求項６】
前記ＳＯＩ層下の絶縁層に当接して、前記ＳＯＩ層中に、第２導電型の埋め込み拡散層が形成され、
前記埋め込み拡散層に達するようにして、前記第３拡散領域が形成され、
前記第４拡散領域、前記埋め込み拡散層および前記ＳＯＩ層で、前記ピンチ抵抗体が構成されてなることを特徴とする請求項２または３に記載の保護素子。
【請求項７】
第１導電型のＳＯＩ層の表層部に、第１導電型で前記ＳＯＩ層より不純物濃度の高い第１拡散領域と第２拡散領域が、互いに分離して形成され、
前記第２拡散領域が、前記入力ラインの前記ＩＣ回路側へ接続されると共に、前記第１拡散領域が、前記入力ラインの前記ＩＣ回路と逆側へ接続されてなり、
前記ＳＯＩ層下の絶縁層に当接して、前記ＳＯＩ層中に、第２導電型の埋め込み拡散層が形成され、
前記埋め込み拡散層に達するようにして、前記ＳＯＩ層の表層部に、前記第１拡散領域および前記第２拡散領域と分離して、第２導電型の第３拡散領域が形成され、
前記第３拡散領域と前記埋め込み拡散層および前記ＳＯＩ層で、前記ツェナーダイオードが構成され、
前記埋め込み拡散層とその直上の前記第１拡散領域と第２拡散領域の間にある前記ＳＯＩ層で、前記ピンチ抵抗体が構成され、
前記第３拡散領域が、基板面内において、前記第１拡散領域と前記第２拡散領域とで取り囲まれた領域の外部に配置されてなり、
前記第３拡散領域に接続する電極が、グランドラインに接続されて、前記ピンチ抵抗体の制御電極を兼ねることを特徴とする請求項１に記載の保護素子。
【請求項８】
基板面内において、前記第１拡散領域と前記第３拡散領域とで取り囲まれた領域内に、
第１導電型で前記第１拡散領域より不純物濃度が低くて前記ＳＯＩ層より不純物濃度が高い、第６拡散領域が、前記ＳＯＩ層の表層部に形成されてなることを特徴とする請求項２乃至７のいずれか一項に記載の保護素子。
【請求項９】
基板面内において、前記保護素子が、前記ＳＯＩ層下の絶縁層に達する絶縁分離トレンチにより取り囲まれて、周囲から絶縁分離されてなることを特徴とする請求項２乃至８のいずれか一項に記載の保護素子。
【請求項１０】
前記第３拡散領域が、基板面内において、前記第１拡散領域により取り囲まれた領域の内部に配置されてなることを特徴とする請求項９に記載の保護素子。
【請求項１１】
前記第３拡散領域が、基板面内において、前記第１拡散領域により取り囲まれた領域の外部に配置されてなることを特徴とする請求項９に記載の保護素子。
【請求項１２】
前記第３拡散領域が、前記絶縁分離トレンチに当接して形成されてなることを特徴とする請求項１１に記載の保護素子。
【請求項１３】
前記保護素子を取り囲む前記絶縁分離トレンチの外側に当接する前記ＳＯＩ層の表層部に、第１導電型で前記ＳＯＩ層より不純物濃度の高い第７拡散領域が形成され、前記第７拡散領域に所定の電位が印加されることを特徴とする請求項９乃至１２のいずれか一項に記載の保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ回路への入力ラインに挿入され、該ＩＣ回路をサージから保護するための保護素子に関する。
【背景技術】
【０００２】
ＩＣ回路が形成された半導体装置では、静電気放電（Electro Static Discharge、ＥＳＤ）やサージ電圧によるＩＣ回路の破壊を防止するため、主にツェナーダイオードが使用されてきた。このような入出力保護用のツェナーダイオードが、例えば、特開２００３−２２４１３３号公報（特許文献１）に開示されている。ツェナーダイオードは、ＩＣ回路の入力ラインとグランドラインの間で逆方向接続して用いられ、該ダイオードの耐圧以上の電圧がＰＮ接合部に印加されると、ＰＮ接合部がブレークダウンし、サージ電流がグランドに逃される。これによって、サージ電流からＩＣ回路が保護される。
【特許文献１】特開２００３−２２４１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一方、上記ツェナーダイオードを用いたＩＣ回路の保護機構は、ＥＳＤやサージが印加された場合に、サージ電流のＩＣ回路への流れ込み経路を完全に遮断する構造にはなっていない。このため、立ち上りが急峻で高電圧のＥＳＤやサージが印加されると、サージ電流の一部がグランドではなくＩＣ回路へ流れ込み、ＩＣ回路が破壊されたりする場合がある。
【０００４】
そこで本発明の目的は、立ち上りが急峻で高電圧のＥＳＤやサージが印加された場合であっても、従来に較べてサージ電流のＩＣ回路へ流れ込みをより抑制することのできる保護素子を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１に記載の保護素子は、ＩＣ回路への入力ラインに挿入され、前記ＩＣ回路をサージから保護するための保護素子であって、グランドラインと前記入力ライン間で逆方向接続されるツェナーダイオードと、ＰＮ接合構造からなり、前記入力ラインに挿入されるピンチ抵抗体とを有してなり、前記ツェナーダイオードの耐圧が、前記ピンチ抵抗体の耐圧より低く設定され、前記ピンチ抵抗体が、前記入力ラインにおける前記ＩＣ回路と前記ツェナーダイオードの間に配置されて、前記ピンチ抵抗体の制御電極が、前記入力ラインのＩＣ回路側またはグランドラインに接続されてなることを特徴としている。
【０００６】
上記保護素子は、ツェナーダイオードとピンチ抵抗体とで構成されている。上記保護素子におけるツェナーダイオードは、従来と同様に、該ダイオードの耐圧以上のサージ電圧がＰＮ接合部に印加された時、ＰＮ接合部がブレークダウンして、サージ電流をグランドラインに逃す機能を有している。また、上記保護素子においては、入力ラインにおける前記ＩＣ回路と前記ツェナーダイオードに間に、ＰＮ接合構造からなるピンチ抵抗体が挿入配置されている。該ピンチ抵抗体は、入力ラインにサージが伝播した時、ＰＮ接合部における制御電極と逆側の不純物拡散層に空乏層が広がって抵抗上昇し、瞬時にサージ電流のＩＣ回路側への電流経路を遮断（ピンチオフ）する機能を有している。
【０００７】
ここで、上記ツェナーダイオードの耐圧は、上記ピンチ抵抗体の耐圧より低く設定されている。従って、上記ピンチ抵抗体によってサージ電流のＩＣ回路側への電流経路が遮断された後、上記ツェナーダイオードがブレークダウンして、該ツェナーダイオードを介して全てのサージ電流をグランドラインに逃すことができる。
【０００８】
ピンチ抵抗体は、ＰＮ接合構造からなるものに限らず、絶縁膜を介して不純物拡散層に電界を印加して空乏層を形成する構造のものも可能である。しかしながら、絶縁膜を介したピンチ抵抗体は、高電圧に対して絶縁膜が破壊され易い。従って、上記保護素子に用いられているＰＮ接合構造からなるピンチ抵抗体は、絶縁膜を介したピンチ抵抗体に較べて、ＥＳＤやサージ等の高電圧に対して高い耐性を有している。
【０００９】
尚、上記保護素子のツェナーダイオードが接続されるグランドラインは、上記ＩＣ回路のグランドラインとは別配線となっていることが好ましい。これによって、寄生抵抗や寄生容量による誤動作を防止することができる。また、上記ＩＣ回路の入力ラインが複数ある場合には、上記保護素子を各入力ラインに個別に挿入することが好ましい。
【００１０】
以上のようにして、上記保護素子は、立ち上りが急峻で高電圧のＥＳＤやサージが印加された場合であっても、従来に較べてサージ電流のＩＣ回路へ流れ込みをより抑制することのできる保護素子となっている。
【００１１】
上記保護素子は、例えば請求項２に記載のように、第１導電型のＳＯＩ層の表層部に、第１導電型で前記ＳＯＩ層より不純物濃度の高い第１拡散領域と第２拡散領域が、互いに分離して形成され、前記第２拡散領域が、前記入力ラインの前記ＩＣ回路側へ接続されると共に、前記第１拡散領域が、前記入力ラインの前記ＩＣ回路側と逆側へ接続されてなり、前記ＳＯＩ層の表層部に、前記第１拡散領域および前記第２拡散領域と分離して、第２導電型の第３拡散領域と第４拡散領域が、互いに分離して形成され、前記第３拡散領域と前記ＳＯＩ層で、前記ツェナーダイオードが構成され、前記第４拡散領域とその直下の前記ＳＯＩ層で、前記ピンチ抵抗体が構成され、前記第３拡散領域が、基板面内において、前記第１拡散領域と前記第２拡散領域とで取り囲まれた領域の外部に配置され、前記第４拡散領域が、基板面内において、前記第１拡散領域と前記第２拡散領域とで取り囲まれた領域の内部に配置され、前記第４拡散領域に接続する前記ピンチ抵抗体の制御電極が、前記第２拡散領域に接続する前記入力ラインのＩＣ回路側またはグランドラインに接続されてなる構成とすることができる。
【００１２】
これによれば、被保護回路である上記ＩＣ回路と当該保護素子を同じＳＯＩ基板に形成できるため、上記ＩＣ回路と当該保護素子からなる半導体装置を、全体として小型化することができる。
【００１３】
上記ピンチ抵抗体の構成要素として第４拡散領域を形成する場合には、請求項３に記載のように、前記第４拡散領域の前記第１拡散領域と対向する側の端部に当接して、第２導電型で前記第４拡散領域より不純物濃度が低くて拡散深さの深い、第５拡散領域が、前記第１拡散領域と分離して前記ＳＯＩ層の表層部に形成されてなる構成とすることが好ましい。
【００１４】
これによれば、上記第５拡散領域がピンチ抵抗体の電界緩和層として機能し、ツェナーダイオードとの耐圧差を確保し易くなると共に、第５拡散領域を形成しない場合に較べて、より低い電圧でサージ電流の電流経路を遮断することができる。
【００１５】
請求項４に記載のように、前記第３拡散領域と第４拡散領域は、同一工程により形成されてなる構成としてもよい。
【００１６】
これによれば、製造工程が簡略化されるため、上記保護素子の製造コストを低減することができる。尚、この場合には、ピンチ抵抗体とツェナーダイオードの耐圧差を設定するために、第３拡散領域と第１拡散領域間の距離を、第４拡散領域と第１拡散領域間の距離より小さく設定する。
【００１７】
請求項５に記載のように、前記第３拡散領域は、前記ＳＯＩ層下の絶縁層に当接して形成されてなる構成としてもよい。
【００１８】
これによれば、ツェナーダイオードのＰＮ接合面が、基板の断面方向に均一に広がるため、サージ電流の吸収面積が広がって、サージ耐量を向上することができる。
【００１９】
また、上記ピンチ抵抗体の構成要素として第４拡散領域だけでなく、請求項６に記載のように、前記ＳＯＩ層下の絶縁層に当接して、前記ＳＯＩ層中に、第２導電型の埋め込み拡散層が形成され、前記埋め込み拡散層に達するようにして、前記第３拡散領域が形成され、前記第４拡散領域、前記埋め込み拡散層および前記ＳＯＩ層で、前記ピンチ抵抗体が構成されてなるようにしてもよい。
【００２０】
これによっても、ツェナーダイオードのＰＮ接合面積が広がるため、サージ電流の吸収面積が拡大して、サージ耐量を向上することができる。また、この場合には、ピンチ抵抗体のＰＮ接合面も広がることとなるため、埋め込み拡散層がない場合に較べて、より低い電圧でサージ電流の電流経路を遮断することができる。
【００２１】
上記保護素子は、請求項７に記載のように、第１導電型のＳＯＩ層の表層部に、第１導電型で前記ＳＯＩ層より不純物濃度の高い第１拡散領域と第２拡散領域が、互いに分離して形成され、前記第２拡散領域が、前記入力ラインの前記ＩＣ回路側へ接続されると共に、前記第１拡散領域が、前記入力ラインの前記ＩＣ回路側と逆側へ接続されてなり、前記ＳＯＩ層下の絶縁層に当接して、前記ＳＯＩ層中に、第２導電型の埋め込み拡散層が形成され、前記埋め込み拡散層に達するようにして、前記ＳＯＩ層の表層部に、前記第１拡散領域および前記第２拡散領域と分離して、第２導電型の第３拡散領域が形成され、前記第３拡散領域と前記埋め込み拡散層および前記ＳＯＩ層で、前記ツェナーダイオードが構成され、前記埋め込み拡散層とその直上の前記第１拡散領域と第２拡散領域の間にある前記ＳＯＩ層で、前記ピンチ抵抗体が構成され、前記第３拡散領域が、基板面内において、前記第１拡散領域と前記第２拡散領域とで取り囲まれた領域の外部に配置されてなり、前記第３拡散領域に接続する電極が、グランドラインに接続されて、前記ピンチ抵抗体の制御電極を兼ねる構成としてもよい。
【００２２】
当該保護素子は、ピンチ抵抗体の構成要素として、前述した第４拡散領域の代わりに、埋め込み拡散層を用いるものである。この場合にも、被保護回路である上記ＩＣ回路と当該保護素子を同じＳＯＩ基板に形成できるため、上記ＩＣ回路と当該保護素子からなる半導体装置を、全体として小型化することができる。また、ツェナーダイオードのＰＮ接合面が広がるためサージ電流の吸収面積が拡大してサージ耐量が向上すると共に、ピンチ抵抗体のＰＮ接合面も第４拡散領域を用いる場合に較べて広がるため、より低い電圧でサージ電流の電流経路を遮断することができる。
【００２３】
上記保護素子は、請求項８に記載のように、基板面内において、前記第１拡散領域と前記第３拡散領域とで取り囲まれた領域内に、第１導電型で前記第１拡散領域より不純物濃度が低くて前記ＳＯＩ層より不純物濃度が高い、第６拡散領域が、前記ＳＯＩ層の表層部に形成されてなる構成とすることができる。
【００２４】
これによれば、上記第６拡散領域がツェナーダイオードの耐圧を低減する効果を有するため、ツェナーダイオードのサージ耐量を変えることなく、ツェナーダイオードとピンチ抵抗体の耐圧差を拡大することができる。
【００２５】
上記保護素子は、請求項９に記載のように、基板面内において、前記ＳＯＩ層下の絶縁層に達する絶縁分離トレンチにより取り囲まれて、周囲から絶縁分離されてなることが好ましい。
【００２６】
これによれば、当該保護素子に流れるサージ電流が周囲に漏れ出すことがないため、漏れ出たサージ電流による同じＳＯＩ基板に形成された他素子のラッチアップ等の誤動作を避けることができる。
【００２７】
この場合、例えば請求項１０に記載のように、前記第３拡散領域が、基板面内において、前記第１拡散領域により取り囲まれた領域の内部に配置されてなる構成とすることができる。これによれば、ピンチ抵抗体の配置面積を大きく設定できるため、ピンチ抵抗体の耐圧を高めることが容易になる。
【００２８】
逆に請求項１１に記載のように、前記第３拡散領域が、基板面内において、前記第１拡散領域により取り囲まれた領域の外部に配置されてなる構成とすることもできる。この場合には、ツェナーダイオードのＰＮ接合面積を大きく設定できるため、サージ電流の吸収面積が拡大して、サージ耐量を向上することができる。
【００２９】
また、上記保護素子を絶縁分離トレンチで取り囲む場合には、請求項１２に記載のように、前記第３拡散領域が、前記絶縁分離トレンチに当接して形成されてなる構成とすることができる。これによって、第１拡散領域と反対側にあるサージ電流の吸収に寄与していない第３拡散領域の占有部分を縮小して、当該保護素子を小型化することができる。
【００３０】
さらに、上記保護素子を絶縁分離トレンチで取り囲む場合には、請求項１３に記載のように、前記保護素子を取り囲む前記絶縁分離トレンチの外側に当接する前記ＳＯＩ層の表層部に、第１導電型で前記ＳＯＩ層より不純物濃度の高い第７拡散領域が形成され、前記第７拡散領域に所定の電位が印加される構成としてもよい。これによれば、当該保護素子が形成されたＳＯＩ層も絶縁分離トレンチを介して上記所定の電位の影響を受けるため、これをツェナーダイオードの耐圧調整に利用することができる。
【発明を実施するための最良の形態】
【００３１】
本発明は、ＩＣ回路への入力ラインに挿入され、該ＩＣ回路をサージから保護するための保護素子に関する。以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３２】
図１は、本発明の保護素子１００を、等価回路で示した図である。図２は、図１の保護素子１００を具体化した一例で、保護素子１０１を模式的に示した断面図である。また、図３は、サージ印加時における図２の保護素子１０１の動作を説明する図で、（ａ），（ｂ）は、それぞれ、サージが印加されてから所定時間経過後の状態を示した図である。
【００３３】
図１において破線で囲った保護素子１００は、グランドラインと入力ライン間で逆方向接続されるツェナーダイオード１０と、ＰＮ接合構造からなり、入力ラインに挿入されるピンチ抵抗体２０とを有している。図１の保護素子１００においては、ツェナーダイオード１０の耐圧が、ピンチ抵抗体２０の耐圧より低く設定される。ピンチ抵抗体２０は、入力ラインにおけるＩＣ回路とツェナーダイオード１０の間に配置される。また、ピンチ抵抗体２０の制御電極Ｓは、図１に示すように入力ラインのＩＣ回路側に接続されている。尚、ピンチ抵抗体２０の制御電極Ｓは、ツェナーダイオード１０と同じように、グランドラインに接続される構成としてもよい。
【００３４】
図１の保護素子１００を具体化した図２の保護素子１０１は、Ｎ導電型（ｎ−）のＳＯＩ（Silicon On Insulator）層１に形成されている。尚、図２の保護素子１０１の形成には、貼り合わせによって製造された埋め込み酸化膜２を有するＳＯＩ基板が用いられており、図２では、埋め込み酸化膜２の下にある支持基板の図示を省略している。また、保護素子１０１の平面図の記載を省略したが、保護素子１０１では、図２の紙面に垂直な方向に、各部が短冊状に形成されている。尚、保護素子１０１の各部の平面パターンはこれに限らず、例えば図中の一点鎖線Ａ−Ａを対称軸として、図の右半分を折り返して得られる平面パターンであってもよい。
【００３５】
図２の保護素子１０１においては、Ｎ導電型（ｎ−）のＳＯＩ層１の表層部に、Ｎ導電型（ｎ＋）でＳＯＩ層１より不純物濃度の高い第１拡散領域３と第２拡散領域４が、互いに分離して形成されている。第１拡散領域３と第２拡散領域４は、配線の金属電極をオーミック接続するための高濃度（ｎ＋）層で、第２拡散領域４は、入力ラインのＩＣ回路側へ接続され、第１拡散領域３は、入力ラインのＩＣ回路と逆側（入力端子側）へ接続されている。従って、Ｎ導電型のＳＯＩ層１は、入力端子とＩＣ回路をつなぐ電流経路において、ＩＣ回路への入力ラインに挿入されたＮ導電型（ｎ−）の抵抗層となっている。
【００３６】
また、図２の保護素子１０１においては、ＳＯＩ層１の表層部に、第１拡散領域３および第２拡散領域４と分離して、Ｐ導電型（ｐ＋，ｐ）の第３拡散領域５と第４拡散領域６が、互いに分離して形成されている。保護素子１０１では、第３拡散領域５とＳＯＩ層１で、図１の保護素子１００におけるツェナーダイオード１０を具体化した、ツェナーダイオード１１が構成される。また、第４拡散領域６とその直下のＳＯＩ層１で、図１の保護素子１００におけるピンチ抵抗体２０を具体化した、後述するように空乏層形成層として機能するピンチ抵抗体２１が構成される。
【００３７】
図２の保護素子１０１において、第３拡散領域５は、基板面内において、第１拡散領域３と第２拡散領域４とで取り囲まれた領域の外部に配置されている。第４拡散領域６は、基板面内において、第１拡散領域３と第２拡散領域４とで取り囲まれた領域の内部に配置されている。また、第４拡散領域６に接続するピンチ抵抗体２１の制御電極Ｓは、第２拡散領域４に接続する入力ラインのＩＣ回路側に接続されて、ＩＣ回路側の電位に固定されている。尚、前述したように、ピンチ抵抗体２１の制御電極Ｓは、ツェナーダイオード１１と同じように、グランドラインに接続される構成としてもよい。
【００３８】
図１および図２に示す保護素子１００，１０１は、ツェナーダイオード１０，１１とピンチ抵抗体２０，２１とで構成されている。上記保護素子１００，１０１におけるツェナーダイオード１０，１１は、従来と同様に、該ダイオード１０，１１の耐圧以上の正サージ電圧がＰＮ接合部に印加された時、ＰＮ接合部がブレークダウンして、サージ電流をグランドラインに逃す機能を有している。
【００３９】
また、上記保護素子１００，１０１においては、入力ラインにおけるＩＣ回路とツェナーダイオード１０，１１に間に、ＰＮ接合構造からなるピンチ抵抗体２０，２１が挿入配置されている。該ピンチ抵抗体２０，２１は、図３（ａ）に示すように、入力ラインに正のサージが伝播した時、ＳＯＩ層１と第４拡散領域６の間に電圧が生じ、ＰＮ接合部における制御電極Ｓと逆側の不純物拡散層のＳＯＩ層１に空乏層が広がって、抵抗上昇する。電圧が一定以上になると、図３（ｂ）に示すように空乏層が埋め込み酸化膜２まで達し、ＩＣ回路へ至る電流経路が遮断される。図３（ａ），（ｂ）の過程は実際には瞬時に起こり、これによって、ＩＣ回路へのサージによる過大な電圧、電流の流入を防ぐことができる。上記のように、ピンチ抵抗体２０，２１は、サージ電流のＩＣ回路側への電流経路を瞬時に遮断（ピンチオフ）する機能を有している。
【００４０】
以上のピンチ抵抗体２０，２１の機能に加えて、保護素子１００，１０１においては、ツェナーダイオード１０，１１の耐圧が、ピンチ抵抗体２０，２１の耐圧より低く設定されている。従って、図３（ｂ）に示すように、ピンチ抵抗体２０，２１によってサージ電流のＩＣ回路側への電流経路が遮断された後、ツェナーダイオード１０，１１がブレークダウンして、該ツェナーダイオード１０，１１を介して、図３（ｂ）中に太線矢印で示したように、全てのサージ電流をグランドラインに逃すことができる。また、入力ラインに負のサージが伝播した時には、ツェナーダイオード１０，１１の順方向動作により、第３拡散領域５から電流を引抜く。
【００４１】
ピンチ抵抗体は、ＰＮ接合構造からなるものに限らず、絶縁膜を介して不純物拡散層に電界を印加して空乏層を形成する構造のものも可能である。しかしながら、絶縁膜を介したピンチ抵抗体は、高電圧に対して絶縁膜が破壊され易い。従って、図１〜図３の保護素子１００，１０１に用いられているＰＮ接合構造からなるピンチ抵抗体２０，２１は、絶縁膜を介したピンチ抵抗体に較べて、ＥＳＤやサージ等の高電圧に対して高い耐性を有している。
【００４２】
図２の保護素子１０１は、被保護回路であるＩＣ回路と該保護素子１０１を同じＳＯＩ基板に形成できるため、該ＩＣ回路と保護素子１０１からなる半導体装置を、全体として小型化することができる。また、図２の保護素子１０１は、基板面内において、側壁酸化膜と埋め込み多結晶シリコン等からなりＳＯＩ層１下の絶縁層（埋め込み酸化膜２）に達する絶縁分離トレンチＴにより取り囲まれて、周囲から絶縁分離されている。サージ印加時にピンチ抵抗体２１が確実に電流経路を遮断できれば、必ずしも保護素子は周囲から絶縁分離される必要はない。しかしながら、図２の保護素子１０１のように絶縁分離トレンチＴで周囲から絶縁分離されることで、保護素子１０１に流れるサージ電流が周囲に漏れ出すことがないため、漏れ出たサージ電流の回り込みによる同じＳＯＩ基板に形成された他素子のラッチアップ等の誤動作を避けることができる。
【００４３】
尚、上記保護素子１００，１０１のツェナーダイオード１０，１１が接続されるグランドラインは、上記ＩＣ回路のグランドラインとは別配線となっていることが好ましい。これによって、寄生抵抗や寄生容量による誤動作を防止することができる。また、上記ＩＣ回路の入力ラインが複数ある場合には、上記保護素子１００，１０１を各入力ラインに個別に挿入することが好ましい。
【００４４】
以上のようにして、図１〜図３に示す保護素子１００，１０１は、立ち上りが急峻で高電圧のＥＳＤやサージが印加された場合であっても、従来に較べてサージ電流のＩＣ回路へ流れ込みをより抑制した保護素子とすることができる。
【００４５】
次に、図２に示した保護素子１０１の種々の変形例を説明する。尚、以下に示す変形例においては、図２の保護素子１０１と同様の部分について、同じ符号を付した。
【００４６】
図４は、保護素子１０２を模式的に示した断面図である。
【００４７】
図４に示す保護素子１０２では、ピンチ抵抗体２２の構成要素である第４拡散領域６の第１拡散領域３と対向する側の端部に当接して、Ｐ導電型（ｐ）で第４拡散領域６より不純物濃度が低くて拡散深さの深い、第５拡散領域６ａが、第１拡散領域３と分離してＳＯＩ層１の表層部に形成されている。これによって、保護素子１０２では、第５拡散領域６ａがピンチ抵抗体２２の電界緩和層として機能し、ツェナーダイオード１１との耐圧差を確保し易くなると共に、第５拡散領域６ａを形成しない場合に較べて、より低い電圧でサージ電流の電流経路を遮断することができる。
【００４８】
図５は、保護素子１０３を模式的に示した断面図である。
【００４９】
図５に示す保護素子１０３では、ツェナーダイオード１１の第３拡散領域５とピンチ抵抗体２３の第４拡散領域６ｂが、同一工程により形成されている。これによって、製造工程が簡略化されるため、保護素子１０３の製造コストを低減することができる。尚、この場合には、ピンチ抵抗体２３とツェナーダイオード１１の耐圧差を設定するために、第３拡散領域５と第１拡散領域３間の距離Ｌ１を、第４拡散領域６ｂと第１拡散領域３間の距離Ｌ２より小さく設定する。
【００５０】
図６は、保護素子１０４を模式的に示した断面図である。
【００５１】
図６に示す保護素子１０４では、ツェナーダイオード１２の第３拡散領域５ａが、絶縁分離トレンチＴに当接して形成されている。これによって、第１拡散領域３と反対側にあるサージ電流の吸収に寄与していない第３拡散領域５ａの占有部分を縮小して、保護素子１０４を小型化することができる。
【００５２】
図７は、保護素子１０５を模式的に示した断面図である。
【００５３】
図７に示す保護素子１０５では、ツェナーダイオード１３の第３拡散領域５ｂが、ＳＯＩ層１下の埋め込み酸化膜２からなる絶縁層に当接して形成されている。これによって、ツェナーダイオード１３のＰＮ接合面が、基板の断面方向に均一に広がるため、サージ電流の吸収面積が広がって、サージ耐量を向上することができる。
【００５４】
図８は、保護素子１０６を模式的に示した断面図である。
【００５５】
図８に示す保護素子１０６では、ＳＯＩ層１下の埋め込み酸化膜２からなる絶縁層に当接して、ＳＯＩ層１中に、Ｐ導電型（ｐ）の埋め込み拡散層６ｃが形成され、埋め込み拡散層６ｃに達するようにして、ツェナーダイオード１４の第３拡散領域５ｃが形成されている。このため、保護素子１０６では、第３拡散領域５ｃと埋め込み拡散層６ｃおよびＳＯＩ層１でツェナーダイオード１４が構成され、第４拡散領域６と埋め込み拡散層６ｃおよびＳＯＩ層１でピンチ抵抗体２４が構成される。
【００５６】
図８の保護素子１０６では、埋め込み拡散層６ｃの形成によってツェナーダイオード１４のＰＮ接合面積が広がるため、サージ電流の吸収面積が拡大して、サージ耐量を向上することができる。また、この場合には、ピンチ抵抗体２４のＰＮ接合面も広がることとなるため、埋め込み拡散層６ｃがない場合に較べて、より低い電圧でサージ電流の電流経路を遮断することができる。
【００５７】
図９は、保護素子１０７を模式的に示した断面図である。
【００５８】
図９に示す保護素子１０７では、基板面内において、第１拡散領域３と第３拡散領域５とで取り囲まれた領域内に、Ｎ導電型（ｎ）で第１拡散領域３より不純物濃度が低くてＳＯＩ層１より不純物濃度が高い、第６拡散領域３ａが、ＳＯＩ層１の表層部に形成されている。このように形成された第６拡散領域３ａは、ツェナーダイオード１５の耐圧を低減する効果を有するため、ツェナーダイオード１５のサージ耐量を変えることなく、ツェナーダイオード１５とピンチ抵抗体２１の耐圧差を拡大することができる。
【００５９】
図１０は、保護素子１０８を模式的に示した断面図である。
【００６０】
図１０に示す保護素子１０８では、保護素子１０８を取り囲む絶縁分離トレンチＴの外側に当接するＳＯＩ層１ａの表層部に、Ｎ導電型（ｎ＋）でＳＯＩ層１ａより不純物濃度の高い第７拡散領域７が形成され、第７拡散領域７に所定の電位が印加されるようになっている。これによって、保護素子１０８が形成されたＳＯＩ層１も絶縁分離トレンチＴを介して上記所定の電位の影響を受けるため、これをツェナーダイオード１１の耐圧調整に利用することができる。
【００６１】
図１１（ａ），（ｂ）は、第１拡散領域３と第３拡散領域５の配置関係が異なる保護素子の例で、それぞれ、保護素子１０９，１１０を模式的に示した平面図である。尚、図１１の保護素子１０９，１１０においても、図２の保護素子１０１と同様の部分については、同じ符号を付した。
【００６２】
図１１（ａ）に示す保護素子１０９では、第３拡散領域５が、基板面内において、第１拡散領域３により取り囲まれた領域の内部に配置されている。これによって、第４拡散領域６からなるピンチ抵抗体の配置面積を大きく設定できるため、ピンチ抵抗体の耐圧を高めることが容易になる。
【００６３】
逆に、図１１（ｂ）に示す保護素子１１０では、第３拡散領域５が、基板面内において、第１拡散領域３により取り囲まれた領域の外部に配置されている。この場合には、第３拡散領域５からなるツェナーダイオードのＰＮ接合面積を大きく設定できるため、サージ電流の吸収面積が拡大して、サージ耐量を向上することができる。
【００６４】
尚、図１１（ａ），（ｂ）の保護素子１０９，１１０では、第１拡散領域３、第２拡散領域４、第３拡散領域５および第６拡散領域が、基板面内において四角形のパターン形状となっているが、これに限らず、八角形のパターン形状や円形のパターン形状等であってもよい。
【００６５】
図１２は、図１の保護素子１００を具体化した別の例で、保護素子１１１を模式的に示した断面図である。また、図１３は、サージ印加時における図１２の保護素子１１１の動作を説明する図で、（ａ），（ｂ）は、それぞれ、サージが印加されてから所定時間経過後の状態を示した図である。
尚、図１２の保護素子１１１において、図８の保護素子１０６と同様の部分については、同じ符号を付した。
【００６６】
図１２の保護素子１１１においては、図２の保護素子１０１と同様に、Ｎ導電型（ｎ−）のＳＯＩ層１の表層部に、Ｎ導電型（ｎ＋）でＳＯＩ層１より不純物濃度の高い第１拡散領域３と第２拡散領域４が、互いに分離して形成されている。第２拡散領域４は、入力ラインのＩＣ回路側へ接続され、第１拡散領域３は、入力ラインのＩＣ回路と逆側（入力端子側）へ接続されている。
【００６７】
一方、図１２の保護素子１１１においては、図２の保護素子１０１と異なり、ＳＯＩ層１下の埋め込み酸化膜２からなる絶縁層に当接して、ＳＯＩ層１中に、Ｐ導電型の埋め込み拡散層６ｃが形成されている。この埋め込み拡散層６ｃに達するようにして、ＳＯＩ層１の表層部に、第１拡散領域３および第２拡散領域４と分離して、Ｐ導電型（ｐ）の第３拡散領域５ｃが形成されている。保護素子１１１では、第３拡散領域５ｃと埋め込み拡散層６ｃおよびＳＯＩ層１で、図１の保護素子１００におけるツェナーダイオード１０を具体化した、ツェナーダイオード１４が構成される。また、埋め込み拡散層６ｃとその直上の第１拡散領域３と第２拡散領域４の間にあるＳＯＩ層１で、図１の保護素子１００におけるピンチ抵抗体２０を具体化した、後述するように空乏層形成層として機能するピンチ抵抗体２５が構成される。
【００６８】
図１２の保護素子１１１において、第３拡散領域５ｃは、基板面内において、第１拡散領域３と第２拡散領域４とで取り囲まれた領域の外部に配置されている。また、第３拡散領域５ｃに接続する電極Ｓａが、グランドラインに接続されて、ツェナーダイオード１４のアノード電極として機能すると共に、ピンチ抵抗体２５の制御電極を兼ねる構成となっている。
【００６９】
保護素子１１１におけるツェナーダイオード１４は、従来と同様に、該ダイオード１４の耐圧以上の正サージ電圧がＰＮ接合部に印加された時、ＰＮ接合部がブレークダウンして、サージ電流をグランドラインに逃す機能を有している。ピンチ抵抗体２５は、図１３（ａ）に示すように、入力ラインに正のサージが伝播した時、ＳＯＩ層１と埋め込み拡散層６ｃの間に電圧が生じ、ＰＮ接合部における制御電極Ｓａと逆側の不純物拡散層のＳＯＩ層１に空乏層が広がって、抵抗上昇する。電圧が一定以上になると、図１３（ｂ）に示すように空乏層が基板表面まで達し、ＩＣ回路へ至る電流経路が遮断される。図１３（ａ），（ｂ）の過程は実際には瞬時に起こり、これによって、ＩＣ回路へのサージによる過大な電圧、電流の流入を防ぐことができる。
【００７０】
以上のピンチ抵抗体２５の機能に加えて、保護素子１１１においては、ツェナーダイオード１４の耐圧が、ピンチ抵抗体２５の耐圧より低く設定されている。従って、図１３（ｂ）に示すように、ピンチ抵抗体２５によってサージ電流のＩＣ回路側への電流経路が遮断された後、ツェナーダイオード１４がブレークダウンして、該ツェナーダイオード１４を介して、図１３（ｂ）中に太線矢印で示したように、全てのサージ電流をグランドラインに逃すことができる。また、入力ラインに負のサージが伝播した時には、ツェナーダイオード１４の順方向動作により、第３拡散領域５ｃから電流を引抜く。
【００７１】
以上のように、図１２と図１３に示す保護素子１１１は、ピンチ抵抗体の構成要素として、前述した図２の保護素子１０１における第４拡散領域６の代わりに、埋め込み拡散層６ｃを用いるものである。この場合にも、図２の保護素子１０１と同様に、被保護回路であるＩＣ回路と該保護素子１１１を同じＳＯＩ基板に形成できるため、該ＩＣ回路と保護素子１１１からなる半導体装置を、全体として小型化することができる。また、ツェナーダイオード１４のＰＮ接合面が広がるため、図２の保護素子１０１に較べて、サージ電流の吸収面積が拡大してサージ耐量が向上すると共に、ピンチ抵抗体２５のＰＮ接合面も図２の第４拡散領域６を用いる場合に較べて広がるため、より低い電圧でサージ電流の電流経路を遮断することができる。
【００７２】
尚、図１２と図１３に示す保護素子１１１においても、図６に示す保護素子１０４のように第３拡散領域５ｃを絶縁分離トレンチＴに当接して形成することで、小型化することができる。また、図９に示す保護素子１０７と同様にして第６拡散領域３ａを形成することで、ツェナーダイオード１４とピンチ抵抗体２５の耐圧差を拡大することができる。さらに、図１０に示す保護素子１０８と同様にして絶縁分離トレンチＴを介して所定の電位を印加することで、これをツェナーダイオード１４の耐圧調整に利用することができる。
【００７３】
以上のようにして、図１〜図１３により説明した本発明の保護素子は、立ち上りが急峻で高電圧のＥＳＤやサージが印加された場合であっても、従来に較べてサージ電流のＩＣ回路へ流れ込みをより抑制した保護素子となっている。尚、図２〜図１３で示した保護素子１０１〜１１１は、いずれもＮ導電型のＳＯＩ層１に形成されていた。しかしながら、本発明はこれに限らす、図２〜図１３で示した保護素子１０１〜１１１の各部の導電型を全て逆転した保護素子であっても同様の効果が得られることは言うまでもない。尚、該保護素子を用いる場合には、印加される電圧関係も全て逆転した状態で用いられる。
【図面の簡単な説明】
【００７４】
【図１】本発明の保護素子１００を、等価回路で示した図である。
【図２】図１の保護素子１００を具体化した一例で、保護素子１０１を模式的に示した断面図である。
【図３】サージ印加時における図２の保護素子１０１の動作を説明する図で、（ａ），（ｂ）は、それぞれ、サージが印加されてから所定時間経過後の状態を示した図である。
【図４】保護素子１０２を模式的に示した断面図である。
【図５】保護素子１０３を模式的に示した断面図である。
【図６】保護素子１０４を模式的に示した断面図である。
【図７】保護素子１０５を模式的に示した断面図である。
【図８】保護素子１０６を模式的に示した断面図である。
【図９】保護素子１０７を模式的に示した断面図である。
【図１０】保護素子１０８を模式的に示した断面図である。
【図１１】第１拡散領域３と第３拡散領域５の配置関係が異なる保護素子の例で、それぞれ、保護素子１０９，１１０を模式的に示した平面図である。
【図１２】図１の保護素子１００を具体化した別の例で、保護素子１１１を模式的に示した断面図である。
【図１３】サージ印加時における図１２の保護素子１１１の動作を説明する図で、（ａ），（ｂ）は、それぞれ、サージが印加されてから所定時間経過後の状態を示した図である。
【符号の説明】
【００７５】
１００〜１１１  保護素子
１０〜１５  ツェナーダイオード
２０〜２５  ピンチ抵抗体
１，１ａ  ＳＯＩ層
２  埋め込み酸化膜
３  第１拡散領域
３ａ  第６拡散領域
４  第２拡散領域
５，５ａ〜５ｃ  第３拡散領域
６，６ｂ  第４拡散領域
６ａ  第５拡散領域
６ｃ  埋め込み拡散層
７  第７拡散領域
Ｔ  絶縁分離トレンチ
【図１】
2008235612.tif 000003
【図２】
2008235612.tif 000004
【図３】
2008235612.tif 000005
【図４】
2008235612.tif 000006
【図５】
2008235612.tif 000007
【図６】
2008235612.tif 000008
【図７】
2008235612.tif 000009
【図８】
2008235612.tif 000010
【図９】
2008235612.tif 000011
【図１０】
2008235612.tif 000012
【図１１】
2008235612.tif 000013
【図１２】
2008235612.tif 000014
【図１３】
2008235612.tif 000015