(57)【要約】【課題】強誘電体キャパシタを有する半導体装置において、歩留まりを低下させることなく、強誘電体キャパシタを覆う層間絶縁膜の膜厚を減少させ、強誘電体キャパシタへの水分の侵入を軽減する。【解決手段】半導体装置は、基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、前記第２の層間絶縁膜は前記研磨耐性膜上を、５０〜１００ｎｍの膜厚で覆う。【選択図】図３Ｒ
2008160050.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、
前記第２の層間絶縁膜は前記研磨耐性膜上を、５０〜１００ｎｍの膜厚で覆うことを特徴とする半導体装置。
【請求項２】
前記第２の層間絶縁膜は、少なくとも前記半導体装置を覆う部分においては平坦な主面を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、
前記第２の層間絶縁膜の上面は、前記強誘電体キャパシタを覆う部分では前記研磨耐性膜の上面と一致し、前記第１の水素バリア膜は前記研磨耐性膜に接して形成されており、
前記第２の層間絶縁膜の上面は、前記第２の層間絶縁膜の膜厚に対して深さが２０％以上のディッシングを生じており、
前記研磨耐性膜は、前記第２の層間絶縁膜の化学機械研磨を行った場合、前記第２の層間絶縁膜の研磨速度の１／２倍以下の研磨速度を示す材料より構成されることを特徴とする半導体装置。
【請求項４】
前記研磨耐性膜は、Ｐｔ，Ｉｒ，Ｔｉ，ＴｉＮ，，Ｗ，ＡｌあるいはＳｒＲｕＯ3よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記強誘電体キャパシタは、第２の水素バリア膜により、側壁面および上面が覆われていることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
【請求項６】
前記第２の層間絶縁膜は、ＴＥＯＳを原料としたプラズマＣＶＤ法により形成されるものであることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
【請求項７】
複数の半導体装置を有する半導体ウェハであって、
各々の半導体装置は、
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、
前記複数の半導体装置の少なくとも一つでは、前記第２の層間絶縁膜が前記研磨耐性膜上を、５０〜１００ｎｍの膜厚で覆い、
前記複数の半導体装置の少なくとも一つでは、前記第２の層間絶縁膜が前記研磨耐性膜を露出することを特徴とする半導体ウェハ。
【請求項８】
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなる半導体装置の製造方法であって、
前記第１の絶縁膜上に前記第２の絶縁膜を、前記強誘電体キャパシタを覆うように形成する工程と、
前記第２の絶縁膜を、化学機械研磨により、前記研磨耐性膜上における厚さが５０〜１００ｎｍとなるように研磨する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなる半導体装置の製造方法であって、
前記第１の層間絶縁膜上に前記第２の層間絶縁膜を、前記強誘電体キャパシタを覆うように形成する工程と、
前記第２の層間絶縁膜を、前記研磨耐性膜が露出するまで化学機械研磨により研磨する工程と、
よりなり、
前記化学機械研磨工程は、前記第２の層間絶縁膜の上面に、前記第２の層間絶縁膜の膜厚に対して深さが２０％以上のディッシングを生じるように実行され、
前記研磨耐性膜は、前記第２の層間絶縁膜の化学機械研磨工程の際に、前記第２の層間絶縁膜の研磨速度の１／２倍以下の研磨速度を示す材料より構成されることを特徴とする半導体装置の製造方法。
【請求項１０】
複数の半導体装置を有する半導体ウェハの製造方法であって、
各々の半導体装置は、
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、
前記半導体ウェハの製造方法は、
前記第1の層間絶縁膜上に前記第２の層間絶縁膜を、前記各々の半導体装置の強誘電体キャパシタを覆うように形成する工程と、
前記第２の層間絶縁膜に対して化学機械研磨を、前記複数の半導体装置の少なくとも一つにおいて、前記研磨耐性膜上のおける前記第２の層間絶縁膜の膜厚が、５０〜１００ｎｍになるように行う工程を含み、
前記化学機械研磨工程は、前記複数の半導体装置の少なくとも一つにおいて、前記第２の層間絶縁膜から前記研磨耐性膜が露出されるように実行されることを特徴とする半導体ウェハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリは電圧駆動される不揮発性半導体メモリ素子であり、高速で動作し、消費電力が小さく、しかも電源を遮断しても保持している情報が消失しない好ましい特性を有している。強誘電体メモリは、すでにＩＣカードや携帯電子機器に使われている。
【０００３】
強誘電体メモリでは、強誘電体キャパシタを構成する強誘電体膜が半導体プロセスで一般的に使われる還元雰囲気中において容易に還元されてしまい、強誘電性が劣化する問題があり、強誘電体膜の還元を抑制するため、様々な提案がなされている。
【特許文献１】特開２００５−５７１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１は、いわゆるスタック型とよばれる、本発明の関連技術による強誘電体メモリ装置１０の構成を示す断面図である。
【０００５】
図１を参照するに、強誘電体メモリ装置１０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板１１上に素子分離領域１１Ｉにより画成された素子領域中１１Ａに二つのメモリセルトランジスタが、ビット線を共有して形成されている。
【０００６】
より具体的には、前記シリコン基板１１中には前記素子領域１１Ａとしてｎ型ウェルが形成されており、前記素子領域１１Ａ上には、ポリシリコンゲート電極１３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極１３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜１２Ａおよび１２Ｂを介して形成されている。
【０００７】
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａの両側壁面に対応してｐ−型のＬＤＤ領域１１ａ，１１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域１１ｃ，１１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域１１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、ＬＤＤ領域１１ｂとＬＤＤ領域１１ｃとして共用されている。
【０００８】
前記ポリシリコンゲート電極１３Ａ上には、シリサイド層１４Ａが、またポリシリコンゲート電極１３Ｂ上にはシリサイド層１４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極１３Ａの両側壁面および前記ポリシリコンゲート電極１３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
【０００９】
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域１１ｅおよび１１ｆが形成されており、また前記ゲート電極１３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域１１ｇおよび１１ｈが形成されている。ただし、前記拡散領域１１ｆと１１ｇは、同一のｐ＋型拡散領域より構成されている。
【００１０】
さらに前記シリコン基板１１上には、前記シリサイド層１４Ａおよび側壁絶縁膜を含めて前記ゲート電極１３Ａを覆うように、また前記シリサイド層１４Ｂおよび側壁絶縁膜を含めて前記ゲート電極１３Ｂを覆うように、ＳｉＯＮ膜１５が形成されており、前記ＳｉＯＮ膜１５上にはＳｉＯ２よりなる層間絶縁膜１６が形成されている。さらに前記層間絶縁膜１６中には、前記拡散領域１１ｅ，１１ｆ（従って拡散領域１１ｇ），１１ｈをそれぞれ露出するようにコンタクトホール１６Ａ，１６Ｂ，１６Ｃが形成され、前記コンタクトホール１６Ａ，１６Ｂ，１６Ｃには、Ｔｉ膜とＴｉＮ膜を積層した密着層１７ａ，１７ｂ，１７ｃを介して、Ｗ（タングステン）よりなるビアプラグ１７Ａ，１７Ｂ，１７Ｃが形成される。
【００１１】
さらに前記層間絶縁膜１６上には、前記タングステンプラグ１７Ａにコンタクトして、下部電極１８Ａと多結晶強誘電体膜１９Ａと上部電極２０Ａを積層した第１の強誘電体キャパシタＣ１が、また前記前記タングステンプラグ１７Ｃにコンタクトして、下部電極１８Ｃと多結晶強誘電体膜１９Ｃと上部電極２０Ｃを積層した第２の強誘電体キャパシタＣ２が形成されている。
【００１２】
さらに前記層間絶縁膜１６上には前記強誘電体キャパシタＣ１，Ｃ２を覆うようにＡｌ２Ｏ３よりなる水素バリア膜２１が形成され、さらに前記水素バリア膜２１上には次の層間絶縁膜２２が形成されている。
【００１３】
前記層間絶縁膜２２上には、Ａｌ2Ｏ3よりなる次の水素バリア膜２４が形成され、前記水素バリア膜２４上にはさらに次の層間絶縁膜２５が形成される。
【００１４】
さらに前記層間絶縁膜２５中には、前記強誘電体キャパシタＣ１の上部電極２０Ａを露出するコンタクトホール２５Ａと、前記ビアプラグ１７Ｂを露出するコンタクトホール２５Ｂと、前記強誘電体キャパシタＣ２の上部電極２０Ｃを露出するコンタクトホール２５Ｃが形成され、前記コンタクトホール２５Ａ〜２５ＣにはＴｉ膜とＴｉＮ膜を積層した密着層２３ａ，２３ｂ，２３ｃをそれぞれ介してタングステンプラグ２３Ａ，２３Ｂ，２３Ｃがそれぞれ形成される。
【００１５】
さらに前記層間絶縁膜２５上には、前記タングステンプラグ２３Ａ，２３Ｂ，２３Ｃにそれぞれ対応して、Ｔｉ／ＴｉＮ積層構造のバリアメタル膜を伴って、Ａｌ配線パターン２６Ａ，２６Ｂ，２６Ｃが形成されている。
【００１６】
図１の構成の強誘電体メモリでは、強誘電体キャパシタＣ１，Ｃ２を覆う層間絶縁膜２２は、例えばＴＥＯＳなどの水分含有量の少ない原料を使ったプラズマＣＶＤ法で形成されるのが一般的であるが、また前記強誘電体キャパシタＣ１，Ｃ２は水素バリア膜２１により覆われてはいるが、それでも層間絶縁膜２２から強誘電体キャパシタＣ１，Ｃ２への水素の侵入が生じる恐れは完全には解消されておらず、可能な限り、前記層間絶縁膜２２の膜厚を減少させ、層間絶縁膜２２の体積を低減するのが好ましいと考えられる。
【００１７】
図２Ａ，２Ｂは、前記図１の強誘電体メモリの製造工程の一部を示す図である。
【００１８】
図２Ａを参照するに、前記層間絶縁膜２２が形成されるとＣＭＰ法により平坦化され、かかる平坦化された層間絶縁膜２２上にＡｌ2Ｏ3膜２３が図２Ｂの工程において形成されるが、前記強誘電体キャパシタＣ１，Ｃ２の還元による劣化を抑制するには、前記図２ＡのＣＭＰ（化学機械研磨）工程において前記層間絶縁膜２２の膜厚を可能な限り減少させるのが好ましい。
【００１９】
一方、前記強誘電体キャパシタＣ１，Ｃ２において上部電極２０Ａ，２０Ｃは水素バリア膜２１を通過して水素が侵入した場合に、これが活性化されて強誘電体キャパシタの強誘電性が劣化しないように、ＰｔやＩｒではなく、導電性酸化物、特にＩｒＯ2膜やＲｕＯ2膜により構成するのが好ましい。ところがＩｒＯ２膜やＲｕＯ2膜はＣＭＰプロセスに対する耐性が劣り、万が一研磨が強誘電体キャパシタＣ１あるいはＣ２に及んだ場合、上部電極２０Ａあるいは２０Ｂにより研磨を阻止することができない。
【００２０】
このような事情で、従来は前記層間絶縁膜２２の膜厚を厚く、前記強誘電体キャパシタ上に３００ｎｍ以上の余裕Ｄが確保されるように形成されていた。
【００２１】
しかし、このように層間絶縁膜２２の膜厚を増大させると、先に説明した層間絶縁膜２２中の水分が強誘電体キャパシタＣ１，Ｃ２の特性を劣化させる問題以外にも、基板１１から前記層間絶縁膜２２の上面、従って層間絶縁膜２５の上面までの距離が非常に増大してしまい、例えば層間絶縁膜２５上のパターンから基板１１へおろすコンタクトホールの形成が困難になる問題が生じる。
【課題を解決するための手段】
【００２２】
一の側面によれば本発明は、基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、前記第２の層間絶縁膜は前記研磨耐性膜上を、５０〜１００ｎｍの膜厚で覆うことを特徴とする半導体装置を提供する。
【００２３】
他の側面によれば本発明は、基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、前記第２の層間絶縁膜の上面は、前記強誘電体キャパシタを覆う部分では前記研磨耐性膜の上面と一致し、前記第１の水素バリア膜は前記研磨耐性膜に接して形成されており、前記第２の層間絶縁膜の上面は、前記第２の層間絶縁膜の膜厚に対して深さが２０％以上のディッシングを生じており、前記研磨耐性膜は、前記第２の層間絶縁膜の化学機械研磨を行った場合、前記第２の層間絶縁膜の研磨速度の１／２倍以下の研磨速度を示す材料より構成されることを特徴とする半導体装置を提供する。
【００２４】
さらに他の側面によれば本発明は、複数の半導体装置を有する半導体ウェハであって、各々の半導体装置は、基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、前記複数の半導体装置の少なくとも一つでは、前記第２の層間絶縁膜が前記研磨耐性膜上を、５０〜１００ｎｍの膜厚で覆い、前記複数の半導体装置の少なくとも一つでは、前記第２の層間絶縁膜が前記研磨耐性膜を露出することを特徴とする半導体ウェハを提供する。
【００２５】
さらに他の側面によれば本発明は、基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなる半導体装置の製造方法であって、前記第１の絶縁膜上に前記第２の絶縁膜を、前記強誘電体キャパシタを覆うように形成する工程と、前記第２の絶縁膜を、化学機械研磨により、前記研磨耐性膜上における厚さが５０〜１００ｎｍとなるように研磨する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【００２６】
さらに他の側面によれば本発明は、基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなる半導体装置の製造方法であって、前記第１の層間絶縁膜上に前記第２の層間絶縁膜を、前記強誘電体キャパシタを覆うように形成する工程と、前記第２の層間絶縁膜を、前記研磨耐性膜が露出するまで化学機械研磨により研磨する工程と、よりなり、前記化学機械研磨工程は、前記第２の層間絶縁膜の上面に、前記第２の層間絶縁膜の膜厚に対して深さが２０％以上のディッシングを生じるように実行され、前記研磨耐性膜は、前記第２の層間絶縁膜の化学機械研磨工程の際に、前記第２の層間絶縁膜の研磨速度の１／２倍以下の研磨速度を示す材料より構成されることを特徴とする半導体装置の製造方法を提供する。
【００２７】
さらに他の側面によれば本発明は、複数の半導体装置を有する半導体ウェハの製造方法であって、各々の半導体装置は、基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、前記半導体ウェハの製造方法は、前記第1の層間絶縁膜上に前記第２の層間絶縁膜を、前記各々の半導体装置の強誘電体キャパシタを覆うように形成する工程と、前記第２の層間絶縁膜に対して化学機械研磨を、前記複数の半導体装置の少なくとも一つにおいて、前記研磨耐性膜上のおける前記第２の層間絶縁膜の膜厚が、５０〜１００ｎｍになるように行う工程を含み、前記化学機械研磨工程は、前記複数の半導体装置の少なくとも一つにおいて、前記第２の層間絶縁膜から前記研磨耐性膜が露出されるように実行されることを特徴とする半導体ウェハの製造方法を提供する。
【発明の効果】
【００２８】
本発明によれば、前記第２の層間絶縁膜を、前記第２の層間絶縁膜が前記研磨耐性膜を５０〜１００ｎｍの膜厚で覆うように形成することにより、前記第２の層間絶縁膜が形成された後、これをＣＭＰ法で研磨して膜厚を低減させる際に、仮に研磨が過大になり前記第２の層間絶縁膜下の強誘電体キャパシタに達してしまっても、その半導体装置が不良になることはなく、歩留まりが低下することない。このため、前記第２の層間絶縁膜の膜厚をＣＭＰ法により、前記研磨耐性膜が露出する直前の状態まで、不良発生の懸念なく減少させることが可能で、その結果、強誘電体キャパシタに取り込まれて特性劣化を引き起こす水分の量を低減することが可能になる。またこのように第２の層間絶縁膜の膜厚が減少する結果、かかる層間絶縁膜に形成するコンタクトホールの深さも低減され、半導体装置の製造が容易になる
また本発明によれば、前記強誘電体キャパシタの上部電極上に研磨耐性膜を形成しておくことにより、前記の第２の層間膜にＣＭＰ法により、意図的に大きな、膜厚の２０％以上のディッシングを発生させることが可能で、これにより、強誘電体キャパシタが形成されている領域以外の領域において、前記第２の層間絶縁膜の膜厚、従って体積を減少させることができる。その結果、強誘電体キャパシタに取り込まれて特性劣化を引き起こす水分の量を低減することが可能になる。またこのように第２の層間絶縁膜の膜厚が減少する結果、かかる層間絶縁膜に形成するコンタクトホールの深さも低減され、半導体装置の製造が容易になる。
【発明を実施するための最良の形態】
【００２９】
［第１の実施形態］
次に図３Ａ〜３Ｕを参照しながら、本発明の第１の実施形態による強誘電体メモリの製造工程を説明する。
【００３０】
図３Ａを参照するに、シリコン基板６１中には素子領域６１Ａとしてｎ型ウェルが形成されており、前記素子領域６１Ａ上には、ポリシリコンゲート電極６３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極６３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜６２Ａおよび６２Ｂを介して形成されている。
【００３１】
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａの両側壁面に対応してｐ−型のＬＤＤ領域６１ａ，６１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域６１ｃ，６１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域６１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、前記ＬＤＤ領域６１ｂとＬＤＤ領域６１ｃとして共用されている。
【００３２】
前記ポリシリコンゲート電極６３Ａ上には、シリサイド層６４Ａが、またポリシリコンゲート電極６３Ｂ上にはシリサイド層６４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極６３Ａの両側壁面および前記ポリシリコンゲート電極６３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
【００３３】
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域６１ｅおよび６１ｆが形成されており、また前記ゲート電極６３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域６１ｇおよび６１ｈが形成されている。ただし、前記拡散領域６１ｆと６１ｇは、同一のｐ＋型拡散領域より構成されている。
【００３４】
さらに前記シリコン基板６１上には、前記シリサイド層６４Ａおよび側壁絶縁膜を含めて前記ゲート電極６３Ａを覆うように、また前記シリサイド層６４Ｂおよび側壁絶縁膜を含めて前記ゲート電極６３Ｂを覆うように、ＳｉＯＮ膜６５が例えば２００ｎｍの厚さに形成されており、前記ＳｉＯＮ膜６５上にはＳｉＯ２よりなる層間絶縁膜６６が、ＴＥＯＳを原料としたプラズマＣＶＤ法により、例えば１０００ｎｍの厚さに形成されている。さらに前記層間絶縁膜６６はＣＭＰ法により平坦化され、さらに前記層間絶縁膜６６中に、前記拡散領域６１ｅ，６１ｆ（従って拡散領域６１ｇ），６１ｈをそれぞれ露出するようにコンタクトホール６６Ａ，６６Ｂ，６６Ｃが形成される。前記コンタクトホール６６Ａ，６６Ｂ，６６Ｃには、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を積層した密着層６７ａ，６７ｂ，６７ｃを介して、Ｗ（タングステン）よりなるビアプラグ６７Ａ，６７Ｂ，６７Ｃが形成される。
【００３５】
さらに図３Ａの構造では前記層間絶縁膜６６上に、厚さが例えば１３０ｎｍの別のＳｉＯＮ膜６７を介してシリコン酸化膜よりなる次の層間絶縁膜６８が、前記層間絶縁膜６６と同様にしてＴＥＯＳを原料とするプラズマＣＶＤ法により、例えば３００ｎｍの厚さに形成されている。ここで前記ＳｉＯＮ膜６７に代わりにＳｉＮ膜あるいはＡｌ2Ｏ3膜を使うことも可能である。
【００３６】
次に図３Ｂの工程において前記層間絶縁膜６８中に、前記ビアプラグ６７Ａ，６７Ｃを露出するビアホール６８Ａ，６８Ｃがそれぞれ形成され、前記ビアホール６８Ａにはタングステンよりなり前記ビアプラグ６７Ａとコンタクトするように、ビアプラグ６９Ａが、前記密着層６７ａと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ａを介して形成される。また前記ビアホール６８Ｃにはタングステンよりなり前記ビアプラグ６７Ｃとコンタクトするようにビアプラグ６９Ｃが、前記密着層６７ｃと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ｃを介して形成される。
【００３７】
次に図３Ｃの工程において、前記層間絶縁膜６８の表面をＮＨ3プラズマで処理し、ＮＨ基を前記層間絶縁膜６８表面の酸素原子に結合させ、次いでＴｉ膜７０がスパッタ法により、前記層間絶縁膜６８上に前記ビアプラグ６９Ａ，６９Ｃを覆うように、例えば２０ｎｍの厚さに形成される。前記層間絶縁膜６８の表面をこのようにＮＨ3プラズマで処理しておくことにより、前記層間絶縁膜６８表面の酸素原子はＮＨ基により終端され、Ｔｉ原子と優先的に結合してその配向を規制することがないため、前記Ｔｉ膜７０は理想的な（００２）配向を有する。
【００３８】
さらに図３Ｃの工程では、前記Ｔｉ膜７０を窒素雰囲気中、６５０℃の温度で急速熱処理し、（１１１）配向のＴｉＮ膜７０に変換する。
【００３９】
次に図３Ｄの工程において、前記ＴｉＮ膜７０上にＴｉＡｌＮ膜７１を、酸素拡散バリアとして形成し、さらに図３Ｅの工程では、前記ＴｉＡｌＮ膜７１上に厚さが５０〜１００ｎｍのＩｒ膜と厚さが３０ｎｍのＩｒＯｘ膜と厚さが５０ｎｍのＰｔ膜がスパッタ法により積層され、下部電極層７２が形成される。
【００４０】
次に前記図３Ｅの構造を先の実施形態と同様にＡｒ雰囲気中、６５０℃以上の温度で６０秒間熱処理し、引き続き、図３Ｆの工程において、前記下部電極層７２上にＰＺＴ膜７３が、スパッタ法により、例えば１２０ｎｍの厚さに形成される。
【００４１】
前記図３Ｆの工程では、このようにして得られたアモルファス相のＰＺＴ膜７３が、５５０℃の温度で、酸素ガスを１０００ｓｃｃｍ、Ａｒガスを１０００ｓｃｃｍに流量で供給しながら３０〜１２０秒間熱処理され、その結果、前記ＰＺＴ膜７３結晶化される。
【００４２】
この結晶化熱処理の結果、前記ＰＺＴ膜７３中には（１１１）配向の柱状ＰＺＴ結晶が、前記下部電極７２の表面から上方に向かって成長する。
【００４３】
なお本発明において強誘電体膜はＰＺＴ膜に限定されるものではなく、Ｌａ，Ｃａ，Ｓｒ及びＳｉから選ばれる少なくとも一つの元素がドープされたＰＺＴ膜、ＰＬＺＴ膜、ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12）膜、ＳＢＴ膜、及びＢｉ層状構造、例えば（Ｂｉ１−ｘＲｘ）Ｔｉ3Ｏ12（Ｒは希土類元素、０<ｘ<１）、ＳｒＢｉ2Ｔａ2Ｏ9，ＳｒＢｉ4Ｔｉ4Ｏ15などを使うことも可能である。
【００４４】
さらに図３Ｆの工程では、前記結晶化工程の後、１００％の酸素雰囲気中、６５０℃で熱処理を行うことにより、前記ＰＺＴ膜中の酸素欠損が補償される。
【００４５】
次に図３Ｇの工程において、前記ＰＺＴ膜７３上にはＩｒＯｘよりなる上部電極膜７４がスパッタ法により形成される。
【００４６】
本実施形態では、さらに図３Ｈの工程において前記上部電極膜７４上に、Ｐｔ膜、Ｉｒ膜、ＳｒＲｕＯ3膜などよりなる導電性研磨耐性膜７５が、典型的には５０〜１００ｎｍの膜厚に形成される。なお前記研磨耐性膜７５としては、他にＴｉ膜、ＴｉＷ膜、Ｗ膜、Ａｌ膜などを使うことも可能である。
【００４７】
次に図３Ｉの工程において、前記研磨耐性膜７５上にシリコン酸化膜７６が、ＴＥＯＳ原料を使ったプラズマＣＶＤ法により、ハードマスク層として形成され、図３Ｊの工程で前記シリコン酸化膜７６がパターニングされ、所望の強誘電体キャパシタＣ１，Ｃ２に対応したハードマスクパターン７６Ａ，７６Ｃが形成される。
【００４８】
さらに次の図３Ｋの工程において、前記ハードマスクパターン７６Ａ，７６Ｃをマスクに、その下の研磨耐性膜７５，上部電極層７４，ＰＺＴ膜７３および下部電極層７２が、前記層間絶縁膜６８が露出するまで、ＨＢｒ，Ｏ2，ＡｒおよびＣ4Ｆ8を使ったドライエッチングによりパターニングされ、前記ハードマスクパターン７６Ａの下に前記強誘電体キャパシタＣ１に対応して、下部電極パターン７２Ａ，ＰＺＴパターン７３Ａ，上部電極パターン７４Ａおよび研磨耐性膜パターン７５Ａを積層した構造が、また前記ハードマスクパターン７６Ｃの下に前記強誘電体キャパシタＣ２に対応して、下部電極パターン７２Ｃ，ＰＺＴパターン７３Ｃ，上部電極パターン７４Ｃおよび研磨耐性膜パターン７５Ｃを積層した構造が得られる。ここで前記下部電極パターン７２Ａ，ＰＺＴパターン７３Ａ，上部電極パターン７４Ａが強誘電体キャパシタＣ１を構成し、下部電極パターン７２Ｃ，ＰＺＴパターン７３Ｃ，上部電極パターン７４Ｃが強誘電体キャパシタＣ２を構成する。
【００４９】
ここで前記研磨耐性膜パターン７５Ａ，７５Ｃは、その下の上部電極７４Ａ，７４Ｃのそれぞれ一部と見ることも可能である。特に前記上部電極パターン７４Ａ，７４ＣがＩｒＯｘ膜やＲｕＯｘ膜などの導電性酸化物膜であり、研磨耐性膜７５Ａ，７５ＣがＩｒあるいはＲｕの金属膜である場合、前記上部電極パターン７４Ａから研磨耐性膜パターン７５Ａまで、あるいは前記上部電極パターン７４Ｃから研磨耐性膜パターン７５Ｃまで、組成を連続的に変化させることも可能である。
【００５０】
次に図３Ｌの工程で前記ハードマスクパターン７６Ａ，７６Ｃがドライエッチングまたはウェットエッチングにより除去され、図３Ｍの工程において前記層間絶縁膜６８上に、前記強誘電体キャパシタＣ１およびＣ２の側壁面および上面を連続して覆うように非常に薄い、膜厚が２０ｎｍ以下のＡｌ2Ｏ3膜を、水素バリア膜としてスパッタ法あるいはＡＬＤ法により形成する。さらに図３Ｎの工程で、酸素雰囲気中、５５０〜７５０℃、例えば６５０℃で熱処理を行うことにより、前記強誘電体キャパシタＣ１，Ｃ２中のＰＺＴ膜７３Ａ，７３Cにおいて、図３Ｋのドライエッチング工程などで生じたダメージを回復させる。
【００５１】
さらに図３Ｏの工程において前記図３ＮのＡｌ2Ｏ3膜上に次のＡｌ2Ｏ3膜７８がＭＯＣＶＤ法により例えば２０ｎｍの膜厚に、やはり水素バリア膜として形成され、さらにこのようにして形成されたＡｌ2Ｏ3水素バリア膜７７，７８を覆うように、図３Ｐの工程においてシリコン酸化膜よりなる層間絶縁膜７９が、ＴＥＯＳと酸素とヘリウムの混合ガスを原料としたプラズマＣＶＤ法により１５００ｎｍの膜厚に形成される。
【００５２】
次に図３Ｑの工程において、このようにして形成された層間絶縁膜７９の表面をＣＭＰ法により平坦化する。その際本実施形態では、前記層間絶縁膜７９の膜厚を、前記強誘電体キャパシタＣ１，Ｃ２上において５０〜１００ｎｍとなるようにＣＭＰプロセス条件、例えばプロセス時間を制御する。さらに図３Ｑの工程では、得られた構造をＮ2Ｏまたは窒素ガスを用いたプラズマ中で熱処理し、前記層間絶縁膜７９中の水分を除去する。図３Ｑの工程では前記層間絶縁膜７９は、ＣＭＰ法による研磨の結果、例えば７４０ｎｍの膜厚を有する。
【００５３】
次に図３Ｒの工程で、前記層間絶縁膜７９上にＡｌ2Ｏ3膜８０を水素バリア膜として、スパッタまたはＭＯＣＶＤ法により２０〜１００ｎｍの厚さに形成し、次に図３Ｓの工程で前記水素バリア膜８０上に、シリコン酸化膜よりなる層間絶縁膜８１を、ＴＥＯＳ原料のプラズマＣＶＤ法により３００〜５００ｎｍの膜厚に形成する。
【００５４】
さらに図３Ｔの工程において、前記層間絶縁膜８１中に前記強誘電体キャパシタＣ１の上部電極７４Ａを露出するビアホール８１Ａおよび前記強誘電体キャパシタＣ２の上部電極７４Ｃを露出するビアホール８１Ｃが形成され、このようにして形成されたビアホール８１Ａおよび８１Ｃを介して酸化雰囲気中で熱処理を行い、前記ＰＺＴ膜７３Ａおよび７３Ｃに、かかるビアホール形成工程に伴って生じた酸素欠損を補償する。
【００５５】
次いで前記ビアホール８１Ａ，８１Ｃの底面および内壁面を、ＴｉＮの単層膜よりなるバリアメタル膜８２ａ，８２ｃによりそれぞれ覆い、さらに前記ビアホール８１Ａをタングステンプラグ８２Ａにより、また前記ビアホール８１Ｃをタングステンプラグ８２Ｃにより充填する。
【００５６】
さらに前記タングステンプラグ８２Ａ，８２Ｃの形成の後、前記層間絶縁膜８１中に前記ビアプラグ６７Ｂを露出するビアホール８１Ｂを形成し、これをタングステンビアプラグ８２Ｂで充填する。なお前記タングステンビアプラグ８２Ｂは通常のように、Ｔｉ／ＴｉＮ積層構造の密着膜８２ｂを伴っている。
【００５７】
さらに図３Ｕの工程において、前記層間絶縁膜８１上に、前記ビアプラグ８２Ａに対応してＡｌＣｕ合金よりなる配線パターン８３Ａが、Ｔｉ／ＴｉＮ積層構造の密着膜８３ａ，８３ｄに挟持された形で、前記ビアプラグ８２Ｂに対応してＡｌＣｕ合金よりなる配線パターン８３Ｂが、Ｔｉ／ＴｉＮ積層構造の密着膜８３ｂ，８３ｅに挟持された形で、さらに前記ビアプラグ８２Ｃに対応してＡｌＣｕ合金よりなる配線パターン８３Ｃが、Ｔｉ／ＴｉＮ積層構造の密着膜８３ｃ，８３ｆに挟持された形で、形成される。
【００５８】
また前記図６Ｔの構造上に、必要に応じてさらなる配線層が形成される。
【００５９】
このようにして形成された強誘電体メモリでは、前記層間絶縁膜７９の膜厚を、図３ＱのＣＭＰ工程により、ほぼ前記強誘電体キャパシタＣ１，Ｃ２の高さ程度まで低減することができ、その結果得られる体積の減少効果により、前記水素バリア膜７７を超えて強誘電体キャパシタＣ１，Ｃ２内部に侵入し、その特性劣化を引き起こす水分の量が低減される。
【００６０】
その際、仮に図３ＱのＣＭＰ工程が、例えばウェハ面内におけるＣＭＰプロセスの不均一などにより過剰になったとしても、ＣＭＰの進行は、図４に示すように強誘電体キャパシタＣ１，Ｃ２の研磨耐性膜７５Ａ，７５Ｃにより阻止され、素子が不良になることはない。このため、前記層間絶縁膜５９の余裕Ｄを上記のように５０〜１００ｎｍとしても、半導体装置の製造歩留まりが低下することはない。
【００６１】
このような場合には、図５に示すように半導体ウェハ１００上に、図４に示すような研磨耐性膜７５Ａ，７５Ｃが露出した素子１００1，１００2，１００3，・・・が分散して、あるいはまとまって形成されることになる。
［第２の実施形態］
以上に説明した本実施形態の構成は、ビアプラグ上に強誘電体キャパシタが形成されるいわゆるスタック型の強誘電体メモリに限定されるものではなく、例えば図６に示す、強誘電体キャパシタがビアプラグから外れて形成され、上部配線によりメモリセルトランスファトランジスタに接続される、いわゆるプレーナ型の強誘電体メモリにおいても有効である。
【００６２】
以下、図６を参照しながら本発明の第２の実施形態について説明する。
【００６３】
図６を参照するに、シリコン基板１０１中には素子分離領域１０１Ｉにより、例えばｎ型の素子領域１０１Ａが画成されており、前記シリコン基板１０１上には前記素子領域１０１Ａにおいてｐ型のポリシリコンゲート電極１０３が、ゲート絶縁膜１０２を介して形成されている。
【００６４】
前記シリコン基板１０１中には、前記素子領域１０１Ａ中、前記ゲート電極１０３の第１の側にｐ-型の第１の拡散領域１０１ａが形成され、第２の側には同じｐ-型の第２の拡散領域１０１ｂが形成されている。さらに前記ゲート電極１０３には側壁絶縁膜が形成され、前記シリコン基板１０１中、前記側壁絶縁膜の外側には、前記拡散領域１０１ａ、１０１ｂにそれぞれ対応してｐ＋型の拡散領域１０１ｃ，１０１ｄが形成されている。
【００６５】
さらに前記シリコン基板１０１上には前記ゲート電極１０４を覆うようにＳｉＯＮ膜１０５が形成されており、前記ＳｉＯＮ膜１０５上には層間絶縁膜１０６が形成されている。
【００６６】
さらに前記層間絶縁膜１０６は酸素バリア膜を構成する別のＳｉＯＮ膜１０７により覆われており、前記ＳｉＯＮ膜１０７上には前記素子分離構造１０１Ｉ上に、下部電極１０８と強誘電体膜１０９と上部電極１１０を積層した強誘電体キャパシタＣが形成されている。
【００６７】
ここで前記下部電極１０８は、先に説明した下部電極層７２と同様にスパッタ法により形成され、強誘電体膜１０９は前記強誘電体膜７３と同様にスパッタ法により形成され、さらに前記上部電極は、先に説明した上部電極層７４と同様にスパッタ法により形成される。
【００６８】
前記強誘電体キャパシタは、Ａｌ2Ｏ3膜よりなる水素バリア膜１１１により覆われ、さらにその上に、前記ＳｉＯＮ膜１０７を覆うように形成された別のＡｌ2Ｏ3膜１１２が、やはり水素バリア膜として形成されている。
【００６９】
さらに前記水素バリア膜１１２上には層間絶縁膜１１３が、前記強誘電体キャパシタＣを覆うように形成され、前記図３Ｑの工程に対応する工程において、ＣＭＰ法により平坦化される。ここで前記層間絶縁膜１１３は、先の実施形態における層間絶縁膜７９に相当し、本実施形態では、前記強誘電体キャパシタＣ上において前記層間絶縁膜１１３表面までの距離Ｄを、５０〜１００ｎｍ以下とする
さらに前記層間絶縁膜７９上には前記図３Ｒと同様な工程によりＡｌ2Ｏ3膜よりなる水素バリア膜１１５が形成され、前記水素バリア膜１１５上には次の層間絶縁膜１１６が、図３Ｓの工程と同様にして形成される。
【００７０】
さらに前記層間絶縁膜１１６中には、前記上部電極１１０および下部電極１０８を露出するビアホール１１３Ａ，１１３Ｂがそれぞれ形成されており、かかるビアホール１１３Ａ，１１３Ｂを介して前記強誘電体膜１０９の酸素欠損補償を行った後、ビアプラグ１１４Ａ，１１４Ｂを前記ビアホール１１３Ａ，１１３Ｂ中にそれぞれ形成する。
【００７１】
さらに前記ビアプラグ１１４Ａ，１１４Ｂの形成の後、前記拡散領域１０１ｃを露出するビアホール１１３Ｃ中に、タングステンビアプラグ１１４Ｃが形成される。
［第3の実施形態］
先の図４の構造では、図３QのＣＭＰ工程の結果、キャパシタＣ１，Ｃ２の研磨耐性膜７５Ａ，７５Ｃが露出されていたが、このような構造では、図３Ｑに示すように大なり小なり、層間絶縁膜７９にディッシングが生じる。
【００７２】
そこで本発明の第３の実施形態では、このようなディッシングを有効に使って、層間絶縁膜７９の膜厚、従って体積を低減させ、水素バリア膜８０の下に閉じ込められる水分の量を低減させる。
【００７３】
図７は、前記第３の実施形態による強誘電体メモリの構成を示す。ただし図７では強誘電体キャパシタＣ２の一部を含む部分のみを示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７４】
図７を参照するに、本実施形態では前記研磨耐性膜７５Ｃとして、酸化膜のＣＭＰ工程を行った場合に、研磨速度がプラズマＴＥＯＳ膜よりなる層間絶縁膜７９の１／２以下となるような材料、例えばＩｒ，ＩｒＯ，ＴｉＮ，Ｐｔなどを前記研磨耐性膜７５Ｃとして使い、さらに図３ＲのＣＭＰ工程の際の研磨時間を延長し、前記層間絶縁膜７９表面に、前記層間絶縁膜７９の膜厚の２０％以上のディッシングＤｓを誘起する。ただしここでディッシングＤｓは、前記層間絶縁膜７９の当初の膜厚に対するディッシング深さの比を表す。
【００７５】
例えばプラズマＴＥＯＳ膜よりなり厚さが１５００ｎｍの層間絶縁膜７９中に、前記研磨耐性膜７５ＣとしてＩｒまたはＰｔを使ってＣＭＰ法により２０％のディッシングＤｓを誘起する場合には、前記ＣＭＰ工程の時間を、実質的に強誘電体キャパシタ表面まで到達するまでに２００秒程度の時間が必要なことから、２０％以上延長すればよい。
【００７６】
このように層間絶縁膜７９の膜厚を、ディッシングにより、強誘電体キャパシタＣ２から外れた部分において２０％以上減少させることにより、強誘電体キャパシタＣ２への層間絶縁膜７９から水素バリア膜７７，７８を超えての水分の侵入が減少し、強誘電体キャパシタの特性劣化を軽減することができる。また層間絶縁膜７９の膜厚が減少するため、前記層間絶縁膜７９上に水素バリア膜８０を介して前記図３Ｕに示すように次の層間絶縁膜８１および配線パターン８３Ａ〜８３Ｃを形成した場合にも、配線パターンから基板までの距離が減少し、コンタクトホールなどの形成を容易に行うことが可能になる。
【００７７】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、
前記第２の層間絶縁膜は前記研磨耐性膜上を、５０〜１００ｎｍの膜厚で覆うことを特徴とする半導体装置。
（付記２）
前記第２の層間絶縁膜は、少なくとも前記半導体装置を覆う部分においては平坦な主面を有することを特徴とする請求項１記載の半導体装置。
（付記３）
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、
前記第２の層間絶縁膜の上面は、前記強誘電体キャパシタを覆う部分では前記研磨耐性膜の上面と一致し、前記第１の水素バリア膜は前記研磨耐性膜に接して形成されており、
前記第２の層間絶縁膜の上面は、前記第２の層間絶縁膜の膜厚に対して深さが２０％以上のディッシングを生じており、
前記研磨耐性膜は、前記第２の層間絶縁膜の化学機械研磨を行った場合、前記第２の層間絶縁膜の研磨速度の１／２倍以下の研磨速度を示す材料より構成されることを特徴とする半導体装置。
（付記４）
前記上部電極はＩｒまたはＲｕの導電性酸化物よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記上部電極を構成する導電性酸化物は、前記強誘電体膜に接する側で酸素含有量が大きく、前記研磨耐性膜に接する側で酸素含有量が小さいことを特徴とする請求項４記載の半導体装置。
（付記６）
前記研磨耐性膜は、Ｐｔ，Ｉｒ，Ｔｉ，ＴｉＮ，Ｗ，ＡｌあるいはＳｒＲｕＯ3よりなることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
（付記７）
前記強誘電体キャパシタは、別の水素バリア膜により、側壁面および上面が覆われていることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
（付記８）
前記第２の層間絶縁膜は、ＴＥＯＳを原料としたプラズマＣＶＤ法により形成されるものであることを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置。
（付記９）
前記水素バリア膜および前記別の水素バリア膜は、Ａｌ2Ｏ3よりなることを特徴とする請求項１〜８のうち、いずれか一項記載の半導体装置。
（付記１０）
前記第２の層間絶縁膜上の水素バリア膜上には第３の層間絶縁膜が形成されており、前記第３の層間絶縁膜上には配線パターンが形成されていることを特徴とする請求項１〜９のうち、いずれか一項記載の半導体装置。
（付記１１）
複数の半導体装置を有する半導体ウェハであって、
各々の半導体装置は、
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、
前記複数の半導体装置の少なくとも一つでは、前記第２の層間絶縁膜が前記研磨耐性膜上を、５０〜１００ｎｍの膜厚で覆い、
前記複数の半導体装置の少なくとも一つでは、前記第２の層間絶縁膜が前記研磨耐性膜を露出することを特徴とする半導体ウェハ。
（付記１２）
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなる半導体装置の製造方法であって、
前記第１の絶縁膜上に前記第２の絶縁膜を、前記強誘電体キャパシタを覆うように形成する工程と、
前記第２の絶縁膜を、化学機械研磨により、前記研磨耐性膜上における厚さが５０〜１００ｎｍとなるように研磨する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記１３）
前記絶縁膜は、少なくとも前記半導体装置を覆う部分においては平坦な主面を有することを特徴とする請求項１２記載の半導体装置の製造方法。
（付記１４）
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなる半導体装置の製造方法であって、
前記第１の層間絶縁膜上に前記第２の層間絶縁膜を、前記強誘電体キャパシタを覆うように形成する工程と、
前記第２の層間絶縁膜を、前記研磨耐性膜が露出するまで化学機械研磨により研磨する工程と、
よりなり、
前記化学機械研磨工程は、前記第２の層間絶縁膜の上面に、前記第２の層間絶縁膜の膜厚に対して深さが２０％以上のディッシングを生じるように実行され、
前記研磨耐性膜は、前記第２の層間絶縁膜の化学機械研磨工程の際に、前記第２の層間絶縁膜の研磨速度の１／２倍以下の研磨速度を示す材料より構成されることを特徴とする半導体装置の製造方法。
（付記１５）
前記研磨耐性膜は、Ｐｔ，Ｉｒ，Ｔｉ，ＴｉＮ，Ｗ，ＡｌあるいはＳｒＲｕＯ3よりなることを特徴とする請求項１２〜１４記載のうち、いずれか一項記載の半導体装置の製造方法。
（付記１６）
前記強誘電体キャパシタを形成する工程は、前記強誘電体キャパシタを別の水素バリア膜により、側壁面および上面において覆う工程を含むことを特徴とする請求項１２〜１５のうち、いずれか一項記載の半導体装置。
（付記１７）
前記第２の層間絶縁膜を形成する工程は、ＴＥＯＳを原料としたプラズマＣＶＤ法により実行されるものであることを特徴とする請求項１２〜１６のうち、いずれか一項記載の半導体装置の製造方法。
（付記１８）
さらに前記第２の層間絶縁膜上に、別の水素バリア膜を形成する工程を含むことを特徴とする請求項１２〜１７のうち、いずれか一項記載の半導体装置の製造方法。
（付記１９）
さらに前記第２の層間絶縁膜上の前記別の水素バリア膜上に、第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜上に配線パターンを形成する工程を含むことを特徴とする請求項１２〜１８のうち、いずれか一項記載の半導体装置の製造方法。
（付記２０）
複数の半導体装置を有する半導体ウェハの製造方法であって、
各々の半導体装置は、
基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された強誘電体キャパシタと、
前記第１の層間絶縁膜上に、前記強誘電体キャパシタを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成された水素バリア膜と、を備え、
前記強誘電体キャパシタは、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に接して形成された上部電極と、前記上部電極上に形成された研磨耐性膜とよりなり、
前記半導体ウェハの製造方法は、
前記第1の層間絶縁膜上に前記第２の層間絶縁膜を、前記各々の半導体装置の強誘電体キャパシタを覆うように形成する工程と、
前記第２の層間絶縁膜に対して化学機械研磨を、前記複数の半導体装置の少なくとも一つにおいて、前記研磨耐性膜上のおける前記第２の層間絶縁膜の膜厚が、５０〜１００ｎｍになるように行う工程を含み、
前記化学機械研磨工程は、前記複数の半導体装置の少なくとも一つにおいて、前記第２の層間絶縁膜から前記研磨耐性膜が露出されるように実行されることを特徴とする半導体ウェハの製造方法。
【図面の簡単な説明】
【００７８】
【図１】本発明の関連技術による強誘電体メモリの構成を示す図である。
【図２Ａ】図１の強誘電体メモリの製造工程の一部を示す図である。
【図２Ｂ】図１の強誘電体メモリの製造工程の一部を示す図である。
【図３Ａ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その１）である。
【図３Ｂ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その２）である。
【図３Ｃ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その３）である。
【図３Ｄ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その４）である。
【図３Ｅ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その５）である。
【図３Ｆ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その６）である。
【図３Ｇ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その７）である。
【図３Ｈ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その８）である。
【図３Ｉ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その９）である。
【図３Ｊ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その１０）である。
【図３Ｋ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その１１）である。
【図３Ｌ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その１２）である。
【図３Ｍ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その１３）である。
【図３Ｎ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その１４）である。
【図３Ｏ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その１５）である。
【図３Ｐ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その１６）である。
【図３Ｑ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その１７）である。
【図３Ｒ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その１８）である。
【図３Ｓ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その１９）である。
【図３Ｔ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その２０）である。
【図３Ｕ】本発明の第１の実施形態による強誘電体メモリの製造工程を説明する図（その２１）である。
【図４】本発明の第１の実施形態による強誘電体メモリの一つの状態を示す図である。
【図５】本発明の第１の実施形態による強誘電体メモリが形成された半導体ウェハを示す図である。
【図６】本発明の第２の実施形態による強誘電体メモリの構成を示す図である。
【図７】本発明の第３の実施形態による強誘電体メモリの構成を示す図である。
【符号の説明】
【００７９】
６１，１０１  基板
６１Ａ，１０１Ａ  素子領域
６１Ｉ，１０１Ｉ  素子分離構造
６１ａ〜６１ｆ，１０１ａ〜１０１ｄ  拡散領域
６２Ａ，６２Ｂ，１０２  ゲート絶縁膜
６３Ａ，６３Ｂ，１０３  ゲート電極
６４Ａ，６４Ｂ，１０４  ゲートシリサイド層
６５，６７，１０７  ＳｉＯＮ膜
６６，６８，７９，８１，１０６，１１３  層間絶縁膜
６６Ａ，６６Ｂ，６６Ｃ，６８Ａ，６８Ｃ，８１Ａ，８１Ｂ，８１Ｃ  ビアホール
６７Ａ〜６７Ｃ，６９Ａ，６９Ｃ，８２Ａ〜８２Ｃ，１１４Ａ〜１１４Ｃ  ビアプラグ
６７ａ，６７ｂ，６７ｃ，６９ａ，６９ｃ，８２ａ，８２ｂ，８２ｃ  密着膜
７５  研磨耐性膜
７５Ａ，７５Ｃ  研磨耐性パターン
７６  ハードマスク膜
７６Ａ，７６Ｂ  ハードマスクパターン
７７，７８，８０，１１１，１１２  Ａｌ2Ｏ3水素バリア膜
８３Ａ，８３Ｂ，８３Ｃ  配線パタ―ン
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図３Ｌ】
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【図３Ｍ】
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【図３Ｎ】
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【図３Ｏ】
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【図３Ｐ】
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【図３Ｑ】
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【図３Ｒ】
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【図３Ｓ】
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【図３Ｔ】
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【図３Ｕ】
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【図４】
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【図５】
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【図６】
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【図７】
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