(57)【要約】【課題】出力信号のレベルが不定となってしまう。【解決手段】第１トランジスタＭ１は、第１端子が接地され、ゲートに論理信号Ｓ１が入力される。第２トランジスタＭ２は、第１端子が接地され、ゲートに論理信号Ｓ１の反転信号＊Ｓ１が入力される。第１インバータ１２は、入力端子が第１トランジスタの第２端子に接続され、出力端子が第２トランジスタＭ２の第２端子に接続され、第２電源電圧ＡＶＤＤを受けて動作する。第２インバータ１４は、入力端子が第２トランジスタＭ２の第２端子に接続され、出力端子が第１トランジスタＭ１の第２端子に接続され、第２電源電圧ＡＶＤＤを受けて動作する。リセットトランジスタＭ５は、第１端子に固定電圧が印加され、第１端子が第１トランジスタＭ１の第２端子に接続され、ゲートにリセット信号が入力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電源電圧で動作する第１回路ブロックから出力される論理信号を受け、レベル変換して前記第１電源電圧より高い第２電源電圧で動作する第２回路ブロックに出力するレベルシフト回路であって、
第１端子が接地され、ゲートに前記論理信号が入力された第１トランジスタと、
第１端子が接地され、ゲートに前記論理信号の反転信号が入力された第２トランジスタと、
入力端子が前記第１トランジスタの第２端子に接続され、出力端子が前記第２トランジスタの第２端子に接続され、前記第２電源電圧を受けて動作する第１インバータと、
入力端子が前記第２トランジスタの第２端子に接続され、出力端子が前記第１トランジスタの第２端子に接続され、前記第２電源電圧を受けて動作する第２インバータと、
第１端子に固定電圧が印加され、第２端子が前記第１、第２トランジスタのいずれかの第２端子に接続され、ゲートにリセット信号が入力されたリセットトランジスタと、
を備え、前記第１、第２トランジスタのいずれかの第２端子の信号に応じた信号を、前記第２回路ブロックへと出力することを特徴とするレベルシフト回路。
【請求項２】
前記リセットトランジスタの第１端子に印加される前記固定電圧は、前記第２電源電圧であることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記リセット信号は、前記第１電源電圧が不足した状態において、ローレベルとなる信号であることを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
前記リセット信号は、前記第２電源電圧に対して遅延して上昇する信号であることを特徴とする請求項２に記載のレベルシフト回路。
【請求項５】
前記第１インバータに代えて、第１端子が前記第２電源電圧の印加される端子に接続され、第２端子が前記第１トランジスタの第２端子に接続された第３トランジスタを、
前記第２インバータに代えて、第２端子が前記第２電源電圧の印加される端子に接続され、第２端子が前記第２トランジスタの第２端子に接続された第４トランジスタを、
備え、
前記第３トランジスタのゲートに前記第１トランジスタの第２端子を接続し、前記第４トランジスタのゲートに前記第２トランジスタの第２端子を接続したことを特徴とする請求項１から４のいずれかに記載のレベルシフト回路。
【請求項６】
前記第１、第２回路ブロックとともに、ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から４のいずれかに記載のレベルシフト回路。
【請求項７】
第１電源電圧で動作するデジタル回路と、
前記第１電源電圧より高い第２電源電圧で動作するアナログ回路と、
前記デジタル回路から出力される論理信号を受け、レベル変換して前記アナログ回路へと出力するレベルシフト回路と、
を備え、
前記アナログ回路は、前記レベルシフト回路から出力される前記論理信号にもとづいて動作し、かつ前記第１電源電圧を生成する電源回路を含み、
前記レベルシフト回路は、
第１端子が接地され、ゲートに前記論理信号が入力された第１トランジスタと、
第１端子が接地され、ゲートに前記論理信号の反転信号が入力された第２トランジスタと、
入力端子が前記第１トランジスタの第２端子に接続され、出力端子が前記第２トランジスタの第２端子に接続され、前記第２電源電圧を受けて動作する第１インバータと、
入力端子が前記第２トランジスタの第２端子に接続され、出力端子が前記第１トランジスタの第２端子に接続され、前記第２電源電圧を受けて動作する第２インバータと、
第１端子に固定電圧が印加され、第２端子が前記第１、第２インバータのいずれかの入力端子に接続され、ゲートにリセット信号が入力されたリセットトランジスタと、
を備え、前記第１、第２トランジスタのいずれかの第２端子の信号に応じた信号を、前記アナログ回路へと出力することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる電源電圧で動作する回路ブロック間に設けられ、信号レベルを変換するレベルシフト回路に関する。
【背景技術】
【０００２】
複数の回路ブロックを備える電子回路において、消費電力の低減のために、回路ブロックごとに、異なる電源電圧が供給される場合がある。たとえば、アナログ回路とデジタル回路が存在する場合、アナログ回路には３Ｖ程度の電源電圧が供給され、デジタル回路には、１．５Ｖ程度の電源電圧が供給される。
【０００３】
デジタル回路からアナログ回路にハイ、ローの２値をとる論理信号を出力する場合、デジタル回路のハイレベルである１．５Ｖを出力しても、アナログ回路では、ハイレベルとは認識されない。そこで、２つの回路ブロックの間には、信号レベル（電圧レベル）を変換するためのレベルシフト回路が設けられる。
【特許文献１】特開２００４−３８５１３号公報
【特許文献２】特開２００４−２３４６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
レベルシフト回路は、入力された論理信号のレベルが不定である場合、出力信号のレベルが不定となるという問題がある。また、レベルシフト回路自体に供給される電源電圧が不足した状態においても、出力信号のレベルが不定となってしまう。
【０００５】
本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、出力信号のレベルが不定となるのを抑制したレベルシフト回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、第１電源電圧で動作する第１回路ブロックから出力される論理信号を受け、レベル変換して第１電源電圧より高い第２電源電圧で動作する第２回路ブロックに出力するレベルシフト回路に関する。このレベルシフト回路は、第１端子が接地され、ゲートに前記論理信号が入力された第１トランジスタと、第１端子が接地され、ゲートに前記論理信号の反転信号が入力された第２トランジスタと、入力端子が第１トランジスタの第２端子に接続され、出力端子が第２トランジスタの第２端子に接続され、第２電源電圧を受けて動作する第１インバータと、入力端子が第２トランジスタの第２端子に接続され、出力端子が第１トランジスタの第２端子に接続され、第２電源電圧を受けて動作する第２インバータと、第１端子に固定電圧が印加され、第２端子が第１、第２トランジスタのいずれかの第２端子に接続され、ゲートにリセット信号が入力されたリセットトランジスタと、を備える。レベルシフト回路は、第１、第２トランジスタのいずれかの第２端子の信号に応じた信号を、第２回路ブロックへと出力する。
【０００７】
この態様によると、論理信号が不定であったり、第１、第２電源電圧が不足した状態において、リセット信号の論理レベルを制御することにより、レベルシフト回路の出力信号のレベルを固定することができる。
【０００８】
リセットトランジスタの第１端子に印加される固定電圧は、第２電源電圧であってもよい。
【０００９】
レベルシフト回路の出力信号のレベルを固定すべき期間においてローレベルとなる信号であってもよい。リセット信号は、第１電源電圧が不足した状態において、ローレベルとなる信号であってもよい。
【００１０】
リセット信号は、第２電源電圧に応じた信号であってもよい。リセット信号は、第２電源電圧に対して遅延して上昇する信号であってもよい。
【００１１】
ある態様のレベルシフト回路は、第１インバータに代えて、第１端子が第２電源電圧の印加される端子に接続され、第２端子が第１トランジスタの第２端子に接続された第３トランジスタを備えてもよい。レベルシフト回路は、第２インバータに代えて、第２端子が第２電源電圧の印加される端子に接続され、第２端子が第２トランジスタの第２端子に接続された第４トランジスタを備えてもよい。第３トランジスタのゲートに第１トランジスタの第２端子を接続し、第４トランジスタのゲートに第２トランジスタの第２端子を接続してもよい。
【００１２】
レベルシフト回路は、第１、第２回路ブロックとともに、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００１３】
本発明の別の態様は、半導体装置である。この半導体装置は、第１電源電圧で動作するデジタル回路と、第１電源電圧より高い第２電源電圧で動作するアナログ回路と、デジタル回路から出力される論理信号を受け、レベル変換してアナログ回路へと出力するレベルシフト回路と、を備える。アナログ回路は、レベルシフト回路から出力される論理信号にもとづいて動作し、かつ第１電源電圧を生成する電源回路を含む。レベルシフト回路は、第１端子が接地され、ゲートに論理信号が入力された第１トランジスタと、第１端子が接地され、ゲートに論理信号の反転信号が入力された第２トランジスタと、入力端子が第１トランジスタの第２端子に接続され、出力端子が第２トランジスタの第２端子に接続され、第２電源電圧を受けて動作する第１インバータと、入力端子が第２トランジスタの第２端子に接続され、出力端子が第１トランジスタの第２端子に接続され、第２電源電圧を受けて動作する第２インバータと、第１端子が第１、第２インバータのいずれかの入力端子に接続され、第２端子に固定電圧が印加され、ゲートにリセット信号が入力されたリセットトランジスタと、を備え、第１、第２インバータのいずれかの出力信号に応じた信号を、アナログ回路へと出力する。
【００１４】
この態様によると、アナログ回路に対する第２電源電圧が不足した状態において、電源回路が第１電源電圧を生成不能な状態となる。このとき、デジタル回路は正常動作せず、論理信号は不定となる。このような場合に、リセット信号の論理レベルを適切に設定することにより、レベルシフト回路の出力信号が不定となるのを防止できる。
【００１５】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、レベルシフト回路の出力信号のレベルが不定となるのを抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１８】
また、本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ａと部材Ｂの間に部材Ｃが設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１９】
図１は、本発明の実施の形態に係るレベルシフト回路１０の構成を示す回路図である。レベルシフト回路１０は、第１電源電圧ＤＶＤＤで動作する第１回路ブロックＣＢ１から出力される論理信号Ｓ１を受け、レベル変換して第１電源電圧ＤＶＤＤより高い第２電源電圧ＡＶＤＤで動作する第２回路ブロックＣＢ２に出力する。
【００２０】
レベルシフト回路１０は、第１トランジスタＭ１、第２トランジスタＭ２、第１インバータ１２、第２インバータ１４、第１出力インバータ１６、第２出力インバータ１８、入力インバータ２２、リセットトランジスタＭ５を備える。
【００２１】
入力インバータ２２は、第１電源電圧ＤＶＤＤを受けて動作し、入力端子１０２に入力された論理信号Ｓ１を反転する。
第１トランジスタＭ１は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であって、第１端子（ソース）が接地される。第１トランジスタＭ１のゲートには、論理信号Ｓ１が入力される。
第２トランジスタＭ２は、ＮチャンネルＭＯＳＦＥＴであり、第１端子（ソース）が接地され、ゲートに入力インバータ２２によって反転された論理信号＊Ｓ１が入力される。
【００２２】
第１インバータ１２、第２インバータ１４は、第２電源電圧ＡＶＤＤを受けて動作する。第１インバータ１２の入力端子は、第１トランジスタＭ１の第２端子（ドレイン）に接続され、その出力端子は、第２トランジスタＭ２の第２端子（ドレイン）に接続される。
また、第２インバータ１４の入力端子は、第２トランジスタＭ２の第２端子（ドレイン）に接続され、その出力端子は第１トランジスタＭ１の第２端子（ドレイン）に接続される。
【００２３】
第１インバータ１２、第２インバータ１４を構成するトランジスタのサイズ（Ｗ／Ｌ、Ｗはゲート幅、Ｌはゲート長を表す）は、第１トランジスタＭ１、第２トランジスタＭ２のトランジスタサイズより小さくすることが望ましい。
【００２４】
リセットトランジスタＭ５は、ＰチャンネルＭＯＳＦＥＴであり、第１端子（ソース）が第１インバータ１２、第２インバータ１４のいずれかの入力端子に接続される。本実施の形態では、リセットトランジスタＭ５の第２端子（ドレイン）は、第１インバータ１２の入力端子と接続される。リセットトランジスタＭ５の第１端子（ソース）には、固定電圧が印加される。本実施の形態において固定電圧は第２電源電圧ＡＶＤＤである。リセットトランジスタＭ５のゲートには、リセット信号ＲＳＴが入力される。
【００２５】
リセット信号ＲＳＴは、第２回路ブロックＣＢ２に対する出力信号Ｓ２の論理レベルを固定すべき期間において、リセットトランジスタＭ５をオンさせる論理値をとる信号である。図１の回路では、出力信号Ｓ２の論理レベルを固定すべき期間において、リセット信号ＲＳＴはローレベルとなる。たとえば、第１電源電圧ＤＶＤＤが不足した状態において、ローレベルとなる。
【００２６】
レベルシフト回路１０は、第１インバータ１２、第２インバータ１４のいずれかの出力信号に応じた信号を、第２回路ブロックＣＢ２へと出力する。図１のレベルシフト回路１０は、第１インバータ１２の出力信号に応じた信号を出力する。
第１出力インバータ１６、第２出力インバータ１８は、カスケード接続されており、第２電源電圧ＡＶＤＤを受けて動作する。第１出力インバータ１６は、第１インバータ１２の出力信号を反転し、第２出力インバータ１８は第１出力インバータ１６の出力信号を反転する。第２出力インバータ１８の出力信号は、レベルシフト回路１０の出力として、出力端子１０４から第２回路ブロックＣＢ２へと出力される。
【００２７】
以上のように構成されたレベルシフト回路１０の動作を説明する。
第１電源電圧ＤＶＤＤ、第２電源電圧ＡＶＤＤが通常の値をとる場合、リセット信号ＲＳＴをハイレベル（すなわちＡＶＤＤ）に設定する。このとき、リセットトランジスタＭ５はオフとなる。また、第１回路ブロックＣＢ１から出力される論理信号Ｓ１は、ローレベル（０Ｖ）またはハイレベル（ＤＶＤＤ）のいずれかの値をとる。
【００２８】
論理信号Ｓ１がローレベルのとき、第１トランジスタＭ１がオフ、第２トランジスタＭ２がオンとなる。第２トランジスタＭ２がオンすると、第２インバータ１４の入力レベルがローレベルとなり、その出力レベルはハイレベルとなる。第１インバータ１２、第２インバータ１４は、第１ノードＮ１をローレベル（０Ｖ）、第２ノードＮ２をハイレベル（ＡＶＤＤ）に保持する。
第１ノードＮ１がローレベル（０Ｖ）のとき、レベルシフト回路１０の出力信号Ｓ２はローレベルとなる。
【００２９】
反対に、論理信号Ｓ１がハイレベルのとき、第１トランジスタＭ１がオン、第２トランジスタＭ２がオフとなる。第１トランジスタＭ１がオンすると、第１インバータ１２の入力レベルがローレベルとなり、その出力レベルはハイレベルとなる。第１インバータ１２、第２インバータ１４は、第１ノードＮ１をハイレベル、第２ノードＮ２をローレベルに保持する。
第１ノードＮ１がハイレベル（ＡＶＤＤ）のとき、レベルシフト回路１０の出力信号Ｓ２はハイレベルとなる。
【００３０】
つぎに、レベルシフト回路１０に入力される論理信号Ｓ１が不定となる場合の動作について説明する。かかる状況は、第２電源電圧ＡＶＤＤのみが安定に供給され、第１電源電圧ＤＶＤＤが不足した場合に発生しうる。
【００３１】
このとき、リセット信号ＲＳＴは、ローレベルに設定される。その結果、リセットトランジスタＭ５がオンし、第２ノードＮ２がハイレベル（ＡＶＤＤ）に固定される。このときの第１ノードＮ１は、第１インバータ１２、第２インバータ１４によってローレベルに固定される。したがって、レベルシフト回路１０の出力信号Ｓ２は、ローレベルに固定される。
【００３２】
このように、本実施の形態に係るレベルシフト回路１０によれば、論理信号Ｓ１が不定の状況において、出力信号Ｓ２の論理レベルが不定となるのを防止することができる。結果として、第２回路ブロックＣＢ２の動作が不安定となるのを防止できる。
【００３３】
図２は、図１のレベルシフト回路１０を利用した半導体装置２００の構成を示したブロック図である。半導体装置２００は、レベルシフタ１００、デジタル回路２０、アナログ回路３０を備える。図２のブロック図において、アナログ回路３０は図１の第２回路ブロックＣＢ２に、デジタル回路２０の第１回路ブロックＣＢ１に対応する。
レベルシフト回路１０は、デジタル回路２０から出力されるいくつかの制御信号Ｓｃをレベルシフトし、アナログ回路３０に対して出力する。すなわち、図２のレベルシフタ１００は、制御信号Ｓｃを入力信号Ｓ１とする複数のレベルシフト回路１０を含む。
【００３４】
レベルシフト回路１０、デジタル回路２０、アナログ回路３０は、ひとつの半導体基板上に一体集積化される。
デジタル回路２０は、第１電源電圧ＤＶＤＤで動作する。アナログ回路３０は、第１電源電圧ＤＶＤＤより高い第２電源電圧ＡＶＤＤで動作する。アナログ回路３０は、デジタル回路２０に供給すべき第１電源電圧ＤＶＤＤを生成する電源回路３２と、その他のアナログ回路３４を含む。デジタル回路２０は、アナログ回路３０を制御するための制御信号Ｓｃを生成する。レベルシフト回路１０は、デジタル回路２０から出力される制御信号Ｓｃを受け、レベル変換してアナログ回路３０へと出力する。アナログ回路３０は、レベルシフタ１００から出力される制御信号Ｓｃ２にもとづいて動作する。
【００３５】
端子２０４は、電源回路３２を停止した状態において、第１電源電圧ＤＶＤＤを供給するための端子である。リセット端子２０６には、リセット信号ＲＳＴが供給される。図２において、リセット信号ＲＳＴは、キャパシタＣ１によって第２電源電圧ＡＶＤＤの立ち上がりを遅延させた信号である。
【００３６】
図２の回路動作について説明する。半導体装置２００の起動に際し、第２電源電圧ＡＶＤＤが立ち上がると、電源回路３２、アナログ回路３４、レベルシフタ１００に供給される。電源回路３２が第１電源電圧ＤＶＤＤを生成するまでには遅延が発生するため、起動直後に第１電源電圧ＤＶＤＤが不足する。その結果、デジタル回路２０から出力される制御信号Ｓｃ１が不定となる。
【００３７】
一方、第２電源電圧ＡＶＤＤが立ち上がると、キャパシタＣ１によって定まる時定数にしたがい、リセット信号ＲＳＴがローレベル（０Ｖ）からハイレベル（ＡＶＤＤ）に向かって上昇する。すなわち、起動直後に、リセット信号ＲＳＴがローレベル付近である状態では、図１のリセットトランジスタＭ５がオン状態となり、アナログ回路３０への制御信号Ｓｃ２の論理レベルが固定される。
【００３８】
その後、電源回路３２によって十分な第１電源電圧ＤＶＤＤが生成されると、デジタル回路２０が正常動作し、制御信号Ｓｃ１の論理レベルが確定する。このとき、リセット信号ＲＳＴはハイレベル（ＡＶＤＤ）となっているため、制御信号Ｓｃ２は、制御信号Ｓｃ１に応じて定まるレベルをとる。
【００３９】
このように、図１のレベルシフト回路１０を利用することにより、異なる電源電圧で動作する回路ブロックが混載される半導体装置２００において、制御信号のレベルが不定となるのを防止することができる。
【００４０】
また、リセット信号ＲＳＴを第２電源電圧ＡＶＤＤを遅延させて生成することにより、遅延時間に応じた期間だけ、リセットトランジスタＭ５をオンさせることができ、制御信号Ｓｃ２の論理レベルを固定することができる。キャパシタＣ１を利用して遅延させる場合、キャパシタＣ１の容量値によって時定数が規定されるため、リセットトランジスタＭ５のオンする時間を好適に制御できる。
【００４１】
実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４２】
図３は、変形例に係るレベルシフト回路の構成を示す回路図である。図３のレベルシフト回路１０ａでは、図１の第１インバータ１２、第２インバータ１４が、ＰチャンネルＭＯＳＦＥＴである第３トランジスタＭ３、第４トランジスタＭ４と置換される。
【００４３】
第３トランジスタＭ３のソースは、第２電源電圧ＡＶＤＤが供給される電源端子１０６と接続される。第３トランジスタＭ３のドレインは、第１トランジスタＭ１のドレインと接続される。第４トランジスタＭ４のソースには第２電源電圧ＡＶＤＤが供給され、そのドレインは第２トランジスタＭ２のドレインと接続される。第３トランジスタＭ３のゲートは、第４トランジスタＭ４のドレインと、第４トランジスタＭ４のゲートは、第３トランジスタＭ３のドレインと、互いにたすきがけして接続される。
【００４４】
図３のレベルシフト回路１０ａにおいても、第３トランジスタＭ３、第４トランジスタＭ４が第１ノードＮ１、第２ノードＮ２の電位を保持する。図３のレベルシフト回路１０ａにおいても、図１のレベルシフト回路１０と同様に、リセットトランジスタＭ５をオンすることにより、出力信号Ｓ２の論理レベルを固定することができる。
【００４５】
図１、図３のレベルシフト回路において、第１出力インバータ１６、第２出力インバータ１８の個数は任意であり、第２出力インバータ１８を設けない構成としてもよい。
【００４６】
ある実施の形態において、リセットトランジスタＭ５のドレインを、第１ノードＮ１に接続してもよい。また、リセットトランジスタＭ５を接地端子と、第２ノードＮ２（もしくは第１ノードＮ１）との間に設けてもよい。この場合、リセットトランジスタＭ５をＮチャンネルＭＯＳＦＥＴで構成してもよい。
【００４７】
この他、図１の回路のＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴの置換、ＭＯＳＦＥＴとバイポーラトランジスタの置換、あるいは電源端子と接地端子の天地反転なども、本発明の範囲に属する。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態に係るレベルシフト回路の構成を示す回路図である。
【図２】図１のレベルシフト回路を利用した半導体装置の構成を示したブロック図である。
【図３】変形例に係るレベルシフト回路の構成を示す回路図である。
【符号の説明】
【００４９】
１０  レベルシフト回路、  １２  第１インバータ、  １４  第２インバータ、  Ｍ１  第１トランジスタ、  Ｍ２  第２トランジスタ、  Ｍ３  第３トランジスタ、  Ｍ４  第４トランジスタ、  Ｍ５  リセットトランジスタ、  ＣＢ１  第１回路ブロック、  ＣＢ２  第２回路ブロック、  ２０  デジタル回路、  ３０  アナログ回路、  ３２  電源回路、  ３４  アナログ回路、  １０２  入力端子、  １０４  出力端子、  ２００  半導体装置。
【図１】
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【図２】
2008177755.tif 000004
【図３】
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