(57)【要約】【課題】空隙内に浸透した液体による装置の信頼性低下を抑制することのできる半導体装置を提供する。【解決手段】半導体装置は、複数のゲート電極層ＣＧと、層間絶縁膜とを備えている。ゲート電極層ＣＧは、平面レイアウトにおいてそれぞれが同じ方向に延びるように形成され、ゲート配線部分ＧＷとコンタクトパッド部分ＣＰとを有している。層間絶縁膜は、ゲート配線部分ＧＷ同士の間およびゲート配線部分ＧＷとコンタクトパッド部分ＣＰとの間に空隙を残すようにゲート電極層ＣＧおよび空隙部の上に形成されている。ゲート配線部分ＧＷ同士の距離である第１の間隔Ｓ１に対して、ゲート配線部分ＧＷとコンタクトパッド部分ＣＰとの距離である第２の間隔Ｓ２が２．１倍以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板上に、平面レイアウトにおいてそれぞれが同じ方向に延びるように形成され、ゲート配線部分とコンタクトパッド部分とを有する複数のゲート電極層と、
前記ゲート配線部分同士の間および前記ゲート配線部分と前記コンタクトパッド部分との間に空隙を残すように前記ゲート電極層および前記空隙部の上に形成された層間絶縁膜とを備え、
前記ゲート配線部分同士の距離である第１の間隔に対して、前記ゲート配線部分と前記コンタクトパッド部分との距離である第２の間隔が２．１倍以下である、半導体装置。
【請求項２】
前記第２の間隔が前記第１の間隔と等しい、請求項１に記載の半導体装置。
【請求項３】
前記第１の間隔に対して、前記コンタクトパッド部分同士の距離である第３の間隔が２．１倍以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記第３の間隔が前記第１の間隔と等しい、請求項３に記載の半導体装置。
【請求項５】
前記コンタクトパッド部分の幅が、前記ゲート配線部分の幅よりも広い、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記コンタクトパッド部分の幅が、前記ゲート配線部分の幅と等しい、請求項１〜４のいずれかに記載の半導体装置。
【請求項７】
前記複数のゲート電極層が前記ゲート電極層の延在方向と交差する方向に配列されており、前記配列の端部に位置するゲート電極配線と隣り合う位置に前記延在方向と同じ方向に延びるダミー導電層をさらに備え、
前記第１の間隔に対して、前記配列の端部に位置するゲート電極層と前記ダミー導電層との距離が２．１倍以下である、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記配列の端部に位置するゲート電極層と前記ダミー導電層との距離が前記第１の間隔と等しい、請求項７に記載の半導体装置。
【請求項９】
前記ダミー導電層の電位が固定されていることを特徴とする、請求項７または８に記載の半導体装置。
【請求項１０】
前記ダミー導電層がコントロールゲートとしての機能を有していない、請求項７〜９のいずれかに記載の半導体装置。
【請求項１１】
前記複数のゲート電極層を取り囲む外周導電層をさらに備えた、請求項１〜１０のいずれかに記載の半導体装置。
【請求項１２】
前記第１の間隔に対して、前記ゲート電極層と前記外周導電層との距離が２．１倍以下である、請求項１１に記載の半導体装置。
【請求項１３】
前記ゲート電極層と前記外周導電層との距離が前記第１の間隔と等しい、請求項１２に記載の半導体装置。
【請求項１４】
前記外周導電層の電位が固定されている、請求     項１１〜１３のいずれかに記載の半導体装置。
【請求項１５】
前記外周導電層がコントロールゲートとしての機能を有していない、請求項１１〜１４のいずれかに記載の半導体装置。
【請求項１６】
前記ゲート電極層がコントロールゲート電極層であり、前記コントロールゲート電極層と前記半導体基板との間に前記コントロールゲート電極層と絶縁されたフローティングゲート電極層が形成されている、請求項１〜１５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ゲート間に空隙部を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来から、半導体記憶装置の小型化および微細化が進められており、メモリアレイ内のトランジスタのゲート配線は、最小のデザインルール（Ｌ／Ｓ(Line and Space)ルール）でレイアウトされることが多くなっている。このように最小Ｌ／Ｓルールでレイアウトされた配線の端部には、この配線との電気的接続のためのコンタクトパターン（コンタクトパッド部分）が設けられている（たとえば、特許文献１参照）。
【０００３】
ゲート配線を有する半導体記憶装置としては、たとえば、半導体基板の主表面側に反転層を形成するための複数のアシストゲートと、このアシストゲート間に形成されたフローティングゲートと、このフローティングゲート上に形成されたコントロールゲートとを備えたＡＧ−ＡＮＤ（Assist Gate-AND）型のフラッシュメモリがある（たとえば、特許文献２参照）。
【０００４】
この特許文献２によると、ＡＧ−ＡＮＤ型のフラッシュメモリの製造方法は、半導体基板の主表面上にアシストゲートを形成する工程と、このアシストゲートを覆うように絶縁膜を形成する工程と、この絶縁膜にドライエッチングを施してアシストゲートの両側面上にサイドウォールを形成すると共に、サイドウォール間に位置する半導体基板の主表面を露出する工程と、このサイドウォール間に位置する半導体基板の主表面上に絶縁膜を成長させてフローティングゲートのトンネル絶縁膜を形成する工程と、このサイドウォール間の凹部に導電層を充填してフローティングゲートを形成する工程とを備えている。
【０００５】
上記のようなフラッシュメモリの構成においては、フローティングゲート間に絶縁膜が充填されている。このため、微細化が進められた場合、フローティングゲート同士の間隔が狭くなり、フローティングゲート間の容量が増大する。これにより、読み出し動作の際に、選択されたメモリセルのフローティングゲート内に蓄積された電荷量が変動すると、選択されたメモリセルのしきい値電圧が変動する、いわゆるしきい値電圧Ｖｔｈボケが生じ、誤動作が生じやすくなるという問題があった。
【０００６】
一方、配線間に絶縁物を完全に埋め込むのではなく、配線間に上部が閉塞された空洞（空隙部）を設けることにより配線間容量を減少させる技術が提案されている（たとえば、特許文献３参照）。
【０００７】
この特許文献３には、基板の上に形成されている隣接配線間の間隔が同一である複数の配線と、この複数の配線間に空洞を残すように形成されている絶縁膜とを有する構成が記載されている。この文献によると、隣接配線間の寸法が同一であることにより、配線間に形成される空洞の寸法が単一化されるため、配線間容量を所望の値にすることができる。
【特許文献１】特開２００４−１５０５６号公報
【特許文献２】特開２００５−８５９０３号公報
【特許文献３】特開平１１−６７８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記特許文献３の技術によれば、隣接配線間の間隔が同一であるため、隣接配線間に形成される空洞（空隙部）の寸法が単一化される。しかしながら、この特許文献においては、配線部分とコンタクトパッド部分との間の空洞に関しては何ら考慮がされていない。このため、配線間の空洞の上部の閉塞形状と、配線部分とコンタクトパッド部分との間の空洞の上部の閉塞形状とにばらつきが生じ得る。
【０００９】
このように空洞の上部の閉塞形状にばらつきが生じると、閉塞部の耐湿性にもばらつきが生じる。耐湿性の悪い空洞には、閉塞部から液体が浸透しやすく、洗浄プロセスなどのウェットプロセス後に洗浄液などの液体が残存しやすい。このために配線の腐食などが生じ、半導体装置の信頼性が低下するという問題があった。
【００１０】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、空洞内に浸透した液体による装置の信頼性低下を抑制することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施の形態の半導体装置は、主表面を有する半導体基板と、この半導体基板上に形成された複数のゲート電極層と、層間絶縁膜とを備えている。ゲート電極層は、平面レイアウトにおいてそれぞれが同じ方向に延びるように形成され、ゲート配線部分とコンタクトパッド部分とを有している。層間絶縁膜は、ゲート配線部分同士の間およびゲート配線部分とコンタクトパッド部分との間に空隙を残すようにゲート電極層および空隙部の上に形成されている。ゲート配線部分同士の距離である第１の間隔に対して、ゲート配線部分とコンタクトパッド部分との距離である第２の間隔が２．１倍以下である。
【発明の効果】
【００１２】
この実施の形態の半導体装置によれば、ゲート配線部分同士の距離である第１の間隔に対して、ゲート配線部分とコンタクトパッド部分との距離である第２の間隔が２．１倍以下である。これにより、ゲート配線部分同士の間に形成される空隙部と、ゲート配線部分とコンタクトパッド部分との間に形成される空隙部との閉塞形状の相違を抑制することができる。よって空隙部の耐湿性のばらつきを少なくすることができ、ウェットプロセスにおいて耐湿性の低い特定の空隙部に液体が浸透することがなくなる。これにより配線の腐食などによる半導体装置の信頼性の低下を防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
本実施の形態では、ＡＧ−ＡＮＤ型のフラッシュメモリを例に挙げて説明する。
【００１４】
図１は本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。また図２および図３は、それぞれ図１のＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【００１５】
主に図１を参照して、たとえばシリコンよりなる半導体基板ＳＢの主表面上に、平面レイアウトにおいてそれぞれが同じ方向（図中縦方向）に延びるように形成された複数のコントロールゲート（ゲート電極層）ＣＧが、互いに並走するように配置されている。このコントロールゲートＣＧに直交するように、複数のアシストゲートＡＧが互いに並走するように配置されている。コントロールゲートＣＧの下側であって、アシストゲートＡＧに挟まれる領域内にはフローティングゲート（フローティングゲート電極層）ＦＧが配置されている。
【００１６】
コントロールゲートＣＧは、平面レイアウトにおいてゲート配線部分ＧＷと、コンタクトパッド部分ＣＰとを有している。ゲート配線部分ＧＷは、コントロールゲートＣＧの主要部分を構成しており幅方向（図中横方向）に寸法ＷＷを有している部分である。コンタクトパッド部分ＣＰは、各コントロールゲートＣＧの一方端部に位置しており、幅方向（図中横方向）に寸法ＷＷよりも大きい寸法である寸法ＷＰを有している部分である。コンタクトパッド部分ＣＰ上には、幅寸法ＳＨのコンタクトＣＴが形成されている。なお、ゲート配線部分ＧＷとコンタクトパッド部分ＣＰとの境界は、たとえば図１の破線部分である。
【００１７】
隣り合うゲート配線部分ＧＷ同士は、平面レイアウトにおいて間隔寸法Ｓ１の距離だけ隔てられて配置されている。通常、この間隔寸法Ｓ１が半導体装置における最小の配線間隔となる。隣り合うゲート配線部分ＧＷとコンタクトパッド部分ＣＰとは、間隔寸法Ｓ２の距離だけ隔てられて配置されている。この間隔寸法Ｓ１に対して、間隔寸法Ｓ２が２．１倍以下となるように、コントロールゲートＣＧは形成されている。通常、間隔寸法Ｓ１が半導体装置における最小の配線間隔であるため、間隔寸法Ｓ２は間隔寸法Ｓ１以上である。
【００１８】
また隣り合うコンタクトパッド部分ＣＰ同士は、間隔寸法Ｓ３の距離だけ隔てられて配置されている。間隔寸法Ｓ１に対して、間隔寸法Ｓ３が２．１倍以下となるように、コントロールゲートＣＧは形成されている。通常、間隔寸法Ｓ１が半導体装置における最小の配線間隔であるため、間隔寸法Ｓ３は間隔寸法Ｓ１以上である。
【００１９】
主に図２を参照して、半導体基板ＳＢ上に、複数のメモリセルが形成されている。複数のメモリセルの各々は、１対のアシストゲートＡＧ、ＡＧと、フローティングゲートＦＧと、コントロールゲートＣＧとを主に有している。なお、たとえば図中破線で囲む領域ＭＣ内に１つのメモリセルが形成されている。
【００２０】
１対のアシストゲートＡＧ、ＡＧの各々は、半導体基板ＳＢの表面上に絶縁膜ＳＩを介して形成されている。フローティングゲートＦＧは、１対のアシストゲートＡＧ、ＡＧに挟まれるように、半導体基板ＳＢの表面上に絶縁膜ＳＩを介して形成されている。コントロールゲートＣＧは、フローティングゲートＦＧと絶縁膜ＦＩを介して対向するようにフローティングゲートＦＧ上に形成されている。この絶縁膜ＦＩは、アシストゲートＡＧの上面および側面にも形成されている。
【００２１】
アシストゲートＡＧおよびフローティングゲートＦＧの各々は、たとえば低抵抗な多結晶シリコン（不純物がドープされた多結晶シリコン）から形成されている。コントロールゲートＣＧは、たとえば低抵抗な多結晶シリコンからなる導体膜ＰＳと、その上面に形成されたタングステンシリサイド（ＷＳｉX）などの高融点金属シリサイド膜ＷＳとの積層膜により構成されている。また絶縁膜ＳＩはたとえばシリコン酸化膜（ＳｉＯ2）よりなっている。
【００２２】
コントロールゲートＣＧの上面には、層間絶縁膜ＬＩと絶縁膜ＰＩとが形成されている。
【００２３】
コンタクトＣＴは、層間絶縁膜ＬＩおよび絶縁膜ＰＩを深さ寸法ＨＨに渡って貫通している。このコンタクトＣＴにより、コントロールゲートＣＧが、絶縁膜ＰＩの上部に設けられた配線と電気的に接続されている。なおゲート配線部分ＧＷの端部の下に位置するアシストゲートＡＧ２はゲート配線部分ＧＷの終端部分以降の下方にも延在しており、その上には絶縁膜ＦＩを介してコンタクトパッド部分ＣＰが形成されている。
【００２４】
ゲート配線部分ＧＷとコンタクトパッド部分ＣＰとの間は、上述したように間隔寸法Ｓ２で隔てられている。このため、ゲート配線部分ＧＷとコンタクトパッド部分ＣＰとの間に凹状パターンが形成されている。層間絶縁膜ＬＩは、この凹状パターンの内側面と側部上面と底面とを覆うように形成されている。凹状パターンの内側面を覆う層間絶縁膜ＬＩは凹状パターンの上部において内側方向に突き出しており、凹状パターンの中央部上方で、高さ寸法Ｈ２にわたって接触している。これにより、層間絶縁膜ＬＩにより閉塞された空隙部ＧＰ２が凹状パターン内に形成されている。
【００２５】
すなわち、ゲート配線部分ＧＷとコンタクトパッド部分ＣＰとの間の間隔寸法Ｓ２の部分に空隙部ＧＰ２が形成されており、この空隙部ＧＰ２はその上方において高さ寸法Ｈ２にわたる閉塞部を有している。
【００２６】
なお層間絶縁膜ＬＩ上には、絶縁膜ＰＩが形成されている。
主に図３を参照して、この断面においては、フローティングゲートＦＧとコントロールゲートＣＧとが積層されてなる凸状パターンが複数個形成されている。この凸状パターンは平面レイアウトにおいてゲート配線部分ＧＷであることから、凸状パターン同士の間隔は、上述したようにゲート配線部分ＧＷ同士の間隔寸法である間隔寸法Ｓ１となる。
【００２７】
層間絶縁膜ＬＩは、複数の凸状パターンの各々の側面および上面と凸状パターン間の底面とを覆うように形成されている。各凸状パターン側面を覆う層間絶縁膜ＬＩは凸状パターンの上部において側方に突き出しており、凸状パターン同士の間の部分で高さ寸法Ｈ１にわたって接触している。これにより、層間絶縁膜ＬＩにより閉塞された空隙部ＧＰ１が、複数の凸状パターン間に形成されている。
【００２８】
すなわち、ゲート配線部分ＧＷ同士の間の間隔寸法Ｓ１の部分に空隙部ＧＰ１が形成されており、この空隙部ＧＰ１はその上方において高さ寸法Ｈ１にわたる閉塞部を有している。
【００２９】
空隙部ＧＰ１とＧＰ２とは、いずれもコントロールゲートＣＧのパターンの隙間部分の位置に形成されているが、間隔寸法Ｓ２が間隔寸法Ｓ１の２．１倍以下であることから、この隙間部分の寸法の相違は空隙部ＧＰ１とＧＰ２とで２．１倍以内の相違に抑制されている。この結果、空隙部ＧＰ１とＧＰ２との形状の相違が抑制されるため、空隙部ＧＰ１の閉塞部の高さ寸法Ｈ１と、空隙部ＧＰ２の閉塞部の高さ寸法Ｈ２との相違は抑制されている。
【００３０】
続いて、コントロールゲートＣＧの平面レイアウトの詳細について説明する。
図１を参照して、ゲート配線部分ＧＷの長さ方向（図中縦方向）の両端部のうちコンタクトパッド部分ＣＰが形成されている側は、複数のコントロールゲートＣＧの配列において２本ごとに入れ替わっている。
【００３１】
また１つのコントロールゲートＣＧにおいて、コンタクトパッド部分ＣＰとゲート配線部分ＧＷとの結合部分（図中破線部）においては、コントロールゲートＣＧの延在方向に沿う一方の外縁は直線状につらなっている。そしてコンタクトパッド部分ＣＰのコントロールゲートＣＧの延在方向に沿う他方の外縁が、ゲート配線部分ＧＷに対して突き出した形状となっている。
【００３２】
またコントロールゲートＣＧの延在方向に関して同一の側に形成された隣り合うコンタクトパッド部分ＣＰは、互いに遠ざかる方向に向かって、上記のように突き出している。
【００３３】
次に、図４〜図９を用いて本実施の形態の半導体装置の製造方法について説明する。
図４および図５は、本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。なお図４および図５の断面位置はそれぞれ図１のＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線に対応する位置である。
【００３４】
図４および図５を参照して、通常の製造フローでメモリセルアレイ内のフローティングゲートＦＧにコントロールゲートＣＧをマスクとしてエッチングが行なわれ、メモリセルの積層ゲート（凸状パターン）が半導体基板ＳＢの表面上に形成される。
【００３５】
図６および図７は、本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。なお図６および図７の断面位置はそれぞれ図１のＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線に対応する位置である。
【００３６】
図６および図７を参照して、その上部において閉塞する空隙部ＧＰ１、ＧＰ２を形成するため、段差被覆性（ステップカバレッジ）の悪い成膜方法により、層間絶縁膜ＬＩを形成する。
【００３７】
図８および図９は、本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。なお図８および図９の断面位置はそれぞれ図１のＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線に対応する位置である。
【００３８】
図８および図９を参照して、層間絶縁膜ＬＩの上に、絶縁膜ＰＩが形成される。
図１〜図３を参照して、通常の写真製版技術およびエッチング技術を用いて、層間絶縁膜ＬＩおよび絶縁膜ＰＩを貫通してコントロールゲートＣＧに達するコンタクトホールが形成される。コンタクトホールの形成寸法は、幅寸法ＳＨ（図１）、深さ寸法ＨＨ（図２）である。幅寸法ＳＨは、間隔寸法Ｓ１よりも大きく、間隔寸法Ｓ１の２倍程度の設計ルールで形成されることが多い。深さ寸法ＨＨは、後の工程において空隙部ＧＰ１、ＧＰ２に液体の染み込みが発生しない程度に十分な深さとされる。続いてこのコンタクトホールを埋め込むようにコンタクトＣＴが形成される。これにより、本実施の形態の半導体装置が製造される。なお、この後の工程は、通常の積層配線構造のプロセスと同じであるため、その説明は省略する。
【００３９】
図１０は、本発明の実施の形態１の半導体装置に対する比較例の構成を概略的に示す平面図である。また図１１は、図１０のＸＩ−ＸＩ線に沿う概略断面図である。
【００４０】
図１０を参照して、平面レイアウトにおいて、ゲート配線部分ＧＷとコンタクトパッド部分ＣＰとの間の距離が、間隔寸法Ｓ２Ｃとなっている。この間隔寸法Ｓ２Ｃは、ゲート配線部分ＧＷ同士の間の距離の間隔寸法Ｓ１の２．１倍よりも大きい距離とされている。
【００４１】
主に図１１を参照して、ゲート配線部分ＧＷとコンタクトパッド部分ＣＰとの間の距離がゲート配線部分ＧＷ同士の間の距離の２．１倍よりも大きい結果として、本比較例の空隙部ＧＰ２Ｃは、上記の本実施の形態における空隙部ＧＰ２（図中破線部）に比して、空隙部の閉塞部の高さ寸法が小さくなっている。すなわち、空隙部ＧＰ２Ｃの閉塞部の高さ寸法Ｈ２Ｃが、空隙部ＧＰ２の閉塞部の高さ寸法Ｈ２よりも小さくなっている。このため後の工程において空隙部ＧＰ２Ｃに液体の染み込みが発生しないようにするためには、深さ寸法ＨＨＣが深さ寸法ＨＨ（図２）よりも大きな寸法とされる。なお空隙部ＧＰ２Ｃの閉塞部の位置は、空隙部ＧＰ２よりも低い位置となっている。
【００４２】
本実施の形態によれば、ゲート配線部分ＧＷとコンタクトパッド部分ＣＰとの間の間隔寸法Ｓ２（図２）は、ゲート配線部分ＧＷ同士の間の間隔寸法Ｓ１（図３）の２．１倍以下とされている。これにより、空隙部ＧＰ２（図２）の閉塞部の高さ寸法Ｈ２と、空隙部ＧＰ１（図３）の閉塞部の高さ寸法Ｈ１との相違が抑制される。よって空隙部の耐湿性のばらつきを少なくすることができ、空隙部に液体が浸透することを防ぐことができる。
【００４３】
本発明者は、上記の液体の浸透を防ぐ作用について確認するために、間隔寸法Ｓ１と間隔寸法Ｓ２との比Ｓ２／Ｓ１と、コンタクトＣＴ（図１および図２）が埋め込まれたコンタクトホールのアスペクト比の下限値との相関の検討を行なった。
【００４４】
図３２は、比Ｓ２／Ｓ１と、コンタクトホールのアスペクト比の下限値との関係を概略的に示すグラフである。なお、アスペクト比はコンタクトホールが層間絶縁膜ＬＩおよび絶縁膜ＰＩを貫通する深さ寸法ＨＨ（図２）を幅寸法ＳＨ（図１）で除した値であり、幅寸法ＳＨは間隔寸法Ｓ１の２倍とされた。また間隔寸法Ｓ１は６５ｎｍとされた。
【００４５】
図３２を参照して、比Ｓ２／Ｓ１が変化された場合のアスペクト比は、比Ｓ２／Ｓ１が１より大きい状態から１に近づくほど低下し、比Ｓ２／Ｓ１が２．１以下とされることによりアスペクト比を４以下に抑えることができることがわかった。すなわち、比Ｓ２／Ｓ１が２．１以下とされることにより、空隙部のばらつきが少なくなり、層間絶縁膜ＬＩおよび絶縁膜ＰＩの厚みが薄い状態であっても空隙部に液体が浸透することが防がれていることがわかった。
【００４６】
また、たとえば幅寸法が１３０ｎｍ程度の微細なコンタクトホールの形成工程においては、アスペクト比が４以下に抑えられることにより安定した微細加工を行なうことができる。比Ｓ２／Ｓ１が２．１以下とされてアスペクト比が４以下とされることにより、工業的な半導体装置の製造において、空隙部ＧＰ２の耐湿性を空隙部ＧＰ１の耐湿性に近づけ、ウェットプロセスにおいて耐湿性の低い特定の空隙部に液体が浸透することを防止することができる。よって配線の腐食などによる半導体装置の信頼性の低下を防止することができる。
【００４７】
また、コントロールゲートＣＧは、コンタクトパッド部分ＣＰ同士の間の間隔寸法Ｓ３（図１）が上記の間隔寸法Ｓ１の２．１倍以下となるように形成されている。これにより、コンタクトパッド部分ＣＰ同士の間に形成される空隙部の閉塞部の高さ寸法も、上記の高さ寸法Ｈ１との相違が抑制される。よって、ウェットプロセスにおいて、コンタクトパッド部分ＣＰ同士の間の空隙部に対して特に液体が浸透しやすくなることを防ぐことができる。これにより、浸透した液体に起因する配線の腐食などが生じることを防止することができ、半導体装置の信頼性の低下を防止することができる。また工業的に十分な歩留まりでコンタクトホールを形成することができる。
【００４８】
また、図１に示すように、コントロールゲートＣＧはコンタクトパッド部分ＣＰの幅寸法ＷＰ（図１）がゲート配線部分ＧＷの幅寸法ＷＷよりも大きくなるように形成されている。これにより、ゲート配線を最小のデザインルールで形成すると同時にコンタクトパッド部分ＣＰ部分は大きく形成することができる。よって半導体装置の集積度が高くされると同時に、コントロールゲートＣＧとの電気的接続が確実に行なわれることができる。
【００４９】
（実施の形態２）
図１を参照して、本実施の形態においては、コントロールゲートＣＧが、間隔寸法Ｓ１と間隔寸法Ｓ２とが等しくなるように、形成されている。
【００５０】
またコントロールゲートＣＧが、間隔寸法Ｓ１と間隔寸法Ｓ３とが等しくなるように、形成されている。
【００５１】
空隙部ＧＰ１とＧＰ２とは、いずれもコントロールゲートＣＧのパターンの隙間部分の位置に形成されているが、間隔寸法Ｓ１とＳ２とが等しいことから、この隙間部分の寸法は空隙部ＧＰ１とＧＰ２とで等しくなっている。この結果、空隙部ＧＰ１とＧＰ２とは同じ様な形状で閉塞されるため、空隙部ＧＰ１の閉塞部の高さ寸法Ｈ１と、空隙部ＧＰ２の閉塞部の高さ寸法Ｈ２とは等しくなっている。
【００５２】
本実施の形態によれば、ゲート配線部分ＧＷとコンタクトパッド部分ＣＰとの間の間隔寸法Ｓ２（図２）と、ゲート配線部分ＧＷ同士の間の間隔寸法Ｓ１（図３）とは等しくされている。これにより、ゲート配線部分ＧＷとコンタクトパッド部分ＣＰとの間に形成される層間絶縁膜ＬＩと、ゲート配線部分ＧＷ同士の間に形成される層間絶縁膜ＬＩとは同じように閉塞する。よって、空隙部ＧＰ２（図２）の閉塞部の高さ寸法Ｈ２と、空隙部ＧＰ１（図３）の閉塞部の高さ寸法Ｈ１とは等しくなる。
【００５３】
空隙部ＧＰ２の閉塞部の高さ寸法Ｈ２が空隙部ＧＰ１の閉塞部の高さ寸法Ｈ１と等しいことから、空隙部ＧＰ２は、ゲート配線部分ＧＷ同士の間に形成されている空隙部ＧＰ１と同程度に空隙内部に液体が浸透することを防ぐことができる。すなわち、空隙部ＧＰ２はＧＰ１と同程度の耐湿性を有することができる。これにより、空隙部ＧＰ２にのみウェットプロセスで液体が浸透して配線の腐食などが生じることを防止することができ、半導体装置の信頼性の低下を防止することができる。
【００５４】
また、コントロールゲートＣＧは、コンタクトパッド部分ＣＰ部分同士の間の間隔寸法Ｓ３（図１）が上記の間隔寸法Ｓ１およびＳ２と等しくなるように形成されている。これにより、コントロールゲートＣＧ間に形成される空隙部の閉塞部の高さ寸法も、上記の高さ寸法Ｈ１およびＨ２と等しくなる。よって、ウェットプロセスにおいて、コンタクトパッド部分ＣＰ同士の間の空隙部に対して特に液体が浸透しやすくなることを防ぐことができる。これにより、浸透した液体に起因する配線の腐食などが生じることを防止することができ、半導体装置の信頼性の低下を防止することができる。
【００５５】
また、図１に示すように、コントロールゲートＣＧはコンタクトパッド部分ＣＰの幅寸法ＷＰ（図１）がゲート配線部分ＧＷの幅寸法ＷＷよりも大きくなるように形成されている。これにより、ゲート配線を最小のデザインルールで形成すると同時にコンタクトパッド部分ＣＰ部分は大きく形成することができる。よって半導体装置の集積度が高くされると同時に、コントロールゲートＣＧとの電気的接続が確実に行なわれることができる。
【００５６】
（実施の形態３）
図１２は、本発明の実施の形態３におけるゲート電極層（コントロールゲート）の平面レイアウト構成を概略的に示す平面図である。
【００５７】
本実施の形態のコントロールゲートＣＧの平面レイアウトは、複数のコントロールゲートＣＧ全体を包含する最小の長方形のパターンから、寸法Ｓ１、Ｓ２およびＳ３の幅の帯状のパターンを取り除いた形状のパターンとなっている。
【００５８】
なお隣り合うコンタクトパッド部分ＣＰが、ゲート配線部分ＧＷに対して同一方向に突き出すように、コントロールゲートＣＧが形成されている。
【００５９】
またこれ以外の本実施の形態の構成は、上述した実施の形態１または２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００６０】
続いて、本実施の形態と実施の形態１との効果の相違について説明する。
図１に示すように、実施の形態１におけるコントロールゲートＣＧの平面レイアウトにおいては段差部Ｂ１、Ｂ２が存在する。ここで段差部Ｂ１とは、１つのコントロールゲートＣＧにおいてコンタクトパッド部分ＣＰがゲート配線部分ＧＷの延在方向と交差する方向に突き出していることにより生じている段差である。また段差部Ｂ２とは、複数のコントロールゲートＣＧの外縁が組み合わさって形成されている段差である。
【００６１】
この段差部Ｂ１、Ｂ２は、コントロールゲートＣＧにより挟まれた直線状の部分とは形状が異なる。このため、この段差部Ｂ１、Ｂ２に形成される空隙部の形状は特異なものとなり得る。
【００６２】
一方、本実施の形態によれば、実施の形態１における段差部Ｂ１、Ｂ２に相当する部分が存在しない。よって、特異な形状の空隙部が形成されることを防止することができ、半導体装置の空隙部の耐湿性をより均等なものとすることができる。これにより、半導体装置の信頼性がより向上する。
【００６３】
（実施の形態４）
図１３は、本発明の実施の形態４における半導体装置のゲート電極層（コントロールゲート）の平面レイアウトを示す概略的な説明図である。
【００６４】
図１３を参照して、ゲート配線部分ＧＷの長さ方向（図中縦方向）の両端部のうちコンタクトパッド部分ＣＰが形成されている側は、複数のコントロールゲートＣＧの配列において１本ごとに入れ替わっている。この一方の側においては、コントロールゲートＣＧの延在方向に交差する方向（図中横方向）に沿って２列に並んで複数のコンタクトパッド部分ＣＰが配列されている。
【００６５】
コンタクトパッド部分ＣＰは、幅寸法がＷＰｉのものと、幅寸法がＷＰｉよりも大きいＷＰｊであるものとの２種類のコンタクトパッドが形成されている。上記の２列に配列されたコンタクトパッド部分ＣＰのうち、ゲート配線部分ＧＷの形成領域（図中中段）に近い方の列のコンタクトパッド部分ＣＰは幅寸法ＷＰｉを有し、遠い方の列のコンタクトパッド部分ＣＰは幅寸法ＷＰｊを有している。
【００６６】
なおこれ以外の本実施の形態の構成は、上述した実施の形態１または２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００６７】
本実施の形態によれば、実施の形態１または２と同様に、空隙部の閉塞形状をおおよそ同様の形状に揃えることができ、空隙部の耐湿性が向上される。これにより半導体装置の信頼性の低下を防止することができる。
【００６８】
また、実施の形態１および２と異なり、コントロールゲートＣＧの延在方向の一方の側に、コントロールゲートＣＧの延在方向に交差する方向（図中横方向）に沿って２列に並んで複数のコンタクトパッド部分ＣＰが配列されている。このため、実施の形態１および２のように１列に並んでいる場合に比して、コンタクトパッド部分ＣＰの幅寸法を大きくとることができる。これにより、コントロールゲートＣＧとの電気的接続を、より確実に取ることができる。
【００６９】
なお、図１４は本実施の形態に対する比較例である。コンタクトパッド部分ＣＰの幅寸法は、本実施の形態と異なり１つの値（幅寸法ＷＰｄ）で統一されている。この場合、ゲート配線部分ＧＷの延在方向（図中縦方向）の端部側に位置するコンタクトパッド部分ＣＰの間の間隔寸法Ｓ３ｄが、ゲート配線部分ＧＷの間の間隔寸法Ｓ１ｄよりも大きくなってしまう。この結果、コンタクトパッド部分ＣＰの間に、閉塞部の高さ寸法が小さい空隙部が形成される。この空隙部は耐湿性が低く、この結果、半導体装置の信頼性が低下してしまう。
【００７０】
（実施の形態５）
図１５は、本発明の実施の形態５における半導体装置のゲート電極層（コントロールゲート）の平面レイアウトを示す概略的な説明図である。
【００７１】
図１５を参照して、本実施の形態のコントロールゲートＣＧは実施の形態１および２と異なり、コンタクトパッド部分ＣＰｃの部分とゲート配線部分ＧＷｃの部分の幅寸法が共に幅寸法ＷＰとなっている。この結果、コンタクトパッド部分ＣＰｃとゲート配線部分ＧＷｃとが渾然一体となっている。また、コントロールゲートＣＧ同士の距離は間隔寸法Ｓ１２で統一されている。
【００７２】
なおこれ以外の本実施の形態の構成は、上述した実施の形態１または２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００７３】
本実施の形態によれば、実施の形態２と同様に、空隙部の閉塞形状を同様の形状に揃えることができ、空隙部の耐湿性が向上される。これにより半導体装置の信頼性の低下を防止することができる。
【００７４】
また、実施の形態１と異なり、コントロールゲートＣＧのパターンの間の部分が完全に直線状である。よって、コントロールゲートＣＧのパターンの間の部分が複雑な形状をしている場合に比して、より均等に空隙部が形成される。これにより、空隙部の耐湿性のばらつきが抑制され、半導体装置の信頼性が向上される。
【００７５】
なお図１６は本実施の形態の第１の変形例であり、各ゲート配線部分ＧＷが幅寸法Ｓ１１の矩形形状でくり抜かれている。この結果、コントロールゲートＣＧの延在方向の途中部分は、幅寸法ＷＷ１１のゲート配線部分ＧＷとなっている。間隔寸法Ｓ１１は間隔寸法Ｓ１２と等しくされている。
【００７６】
また図１７は本実施の形態の第２の変形例であり、各ゲート配線部分ＧＷに幅寸法Ｓ１１の矩形形状に切欠が設けられている。間隔寸法Ｓ１１は間隔寸法Ｓ１２と等しくされている。この結果、ゲート配線部分ＧＷは幅寸法ＷＷ１１の２本の配線部分となっている。
【００７７】
（実施の形態６）
図１８は、本発明の実施の形態６における半導体装置のゲート電極層（コントロールゲート）およびダミー導電層の平面レイアウトを示す概略的な説明図である。
【００７８】
図１８を参照して、本実施の形態の半導体装置は、実施の形態１と同じコントロールゲートＣＧの構成を有している。実施の形態１および２との相違点は、コントロールゲートＣＧの配列の端部に位置するゲート配線部分ＧＷと隣り合う位置に、コントロールゲートＣＧの延在方向と同じ方向に延びるダミー導電層Ｄ１が形成されている点である。
【００７９】
このダミー導電層Ｄ１と、その隣に位置するゲート配線部分ＧＷとの距離は間隔寸法Ｓ４とされている。間隔寸法Ｓ４は、実施の形態１において説明した間隔寸法Ｓ１の２．１倍以下とされており、好ましくは間隔寸法Ｓ１と等しくされている。また、このダミー導電層Ｄ１と隣り合うコンタクトパッド部分ＣＰとの距離も間隔寸法Ｓ４とされている。
【００８０】
ダミー導電層Ｄ１の電位は、半導体装置の稼動中は固定電位とされているか、またはフローティング電位とされている。固定電位としては、たとえば接地電位や電源電位とすることができる。このように、ダミー導電層Ｄ１の電位が固定電位またはフローティング電位とされているため、ダミー導電層は半導体装置におけるコントロールゲートとしての機能を有していない。なおダミー導電層Ｄ１は、コントロールゲートとしての機能は有しないものの、製造工程の上ではコントロールゲートＣＧと同時に形成することができる。
【００８１】
本実施の形態によれば、実施の形態１または２における段差部Ｂ１およびＢ２の部分は、ダミー導電層Ｄ１とコントロールゲートＣＧとの間の間隔寸法Ｓ４（すなわちＳ１）の部分とされている。これにより、段差部Ｂ１およびＢ２の部分においても、段差なくコントロールゲートＣＧにより挟まれている部分と同様の形状の空隙部が形成される。よって、半導体装置全体で、より均等に空隙部が形成される。これにより、空隙部の耐湿性のばらつきが抑制され、半導体装置の信頼性が向上される。
【００８２】
なお、図１９は、本実施の形態の変形例におけるコントロールゲートＣＧおよびダミー導電層Ｄ１の平面レイアウトを示す概略的な説明図である。本変形例は、実施の形態４における半導体装置に対して上述した本実施の形態の効果と同様の効果を得るためのダミー導電層Ｄ１が付加された構成となっている。
【００８３】
（実施の形態７）
図２０は、本発明の実施の形態７における半導体装置のゲート電極層（コントロールゲート）および外周導電層の平面レイアウトを示す概略的な説明図である。
【００８４】
図２０を参照して、本実施の形態の半導体装置は、実施の形態１または２と同じコントロールゲートＣＧの構成を有している。実施の形態１および２との相違点は、複数のコントロールゲートＣＧ全体を囲むように外周導電層Ｄ２が形成されている点である。
【００８５】
この外周導電層Ｄ２と、その内側に位置するコントロールゲートＣＧとの距離は間隔寸法Ｓ５とされている。間隔寸法Ｓ５は、実施の形態１において説明した間隔寸法Ｓ１の２．１倍以下とされており、好ましくは間隔寸法Ｓ１と等しくされている。また、このダミー導電層Ｄ１と隣り合うコンタクトパッド部分ＣＰとの距離も間隔寸法Ｓ５とされている。
【００８６】
外周導電層Ｄ２の電位は、半導体装置の稼動中は固定電位とされているか、またはフローティング電位とされている。固定電位としては、たとえば接地電位や電源電位とすることができる。このように、外周導電層Ｄ２の電位が固定電位またはフローティング電位とされているため、外周導電層は半導体装置におけるコントロールゲートとしての機能を有していない。なお外周導電層Ｄ２は、コントロールゲートとしての機能は有しないものの、製造工程の上ではコントロールゲートＣＧと同時に形成することができる。
【００８７】
本実施の形態によれば、実施の形態１および２における段差部Ｂ１およびＢ２が解消される点では実施の形態６と同様の効果を有する。
【００８８】
続いて、本実施の形態と実施の形態６との効果の相違について説明する。
図１８に示すように、実施の形態６におけるコントロールゲートＣＧの平面レイアウトにおいては、開放部ＯＰ１、ＯＰ２が存在する。ここで開放部ＯＰ１とは、隣り合うコントロールゲートＣＧの間の部分が、パターンが形成されていない広範囲の領域へと続く部分である。また開放部ＯＰ２とは、コントロールゲートＣＧとダミー導電層Ｄ１との間の部分が、パターンが形成されていない広範囲の領域へと続く部分である。
【００８９】
この開放部ＯＰ１、ＯＰ２に形成された空隙の閉塞部は、半導体装置の製造工程におけるウェットプロセスにおいて、上方からだけでなく側方から（パターンが形成されていない広範囲の領域から）の液体の浸透にも晒される。このため、半導体装置の信頼性が低下することがある。
【００９０】
一方、本実施の形態によれば、開放部ＯＰ１、ＯＰ２に相当する部分が存在しない。よって、空隙部への側方からの液体の浸透を抑止し、半導体装置の信頼性をより向上させることができる。
【００９１】
なお、図２１〜図２５は、それぞれ本実施の形態の第１〜第５の変形例におけるコントロールゲートＣＧおよび外周導電層Ｄ２の平面レイアウトを示す概略的な説明図である。
【００９２】
第１および第２の変形例は、それぞれ実施の形態３および４における半導体装置に対して上述した本実施の形態の効果と同様の効果を得るための外周導電層Ｄ２が付加された構成となっている。また第３の変形例は、実施の形態４における半導体装置に対して上述した本実施の形態の効果と同様の効果を得るための外周導電層Ｄ２が付加された構成となっている。また第４および第５の変形例は、それぞれ実施の形態４の第１および第２の変形例における半導体装置に対して上述した本実施の形態の効果と同様の効果を得るための外周導電層Ｄ２が付加された構成となっている。
【００９３】
（実施の形態８）
図２６は、本発明の実施の形態８における半導体装置のゲート電極層（コントロールゲート）、ダミー導電層および外周導電層の平面レイアウトを示す概略的な説明図である。
【００９４】
図２６を参照して、本実施の形態の半導体装置は、実施の形態６と同じコントロールゲートＣＧおよびダミー導電層Ｄ１の構成を有している。実施の形態１および２との相違点は、コントロールゲートＣＧおよびダミー導電層Ｄ１の全体を囲い込むように、外周導電層Ｄ２が形成されている点である。
【００９５】
ダミー導電層Ｄ１と外周導電層Ｄ２との距離である間隔寸法Ｓ５は、上述した間隔寸法Ｓ１の２．１倍以下とされており、好ましくは間隔寸法Ｓ１と等しくされている。
【００９６】
本実施の形態によれば、実施の形態７と同様に、段差部Ｂ１、Ｂ２および開放部ＯＰ１、ＯＰ２に起因する問題を解消することができる。本実施の形態と実施の形態７との効果の相違点は、コントロールゲートＣＧを取り囲む領域に形成された２種類の導電層であるダミー導電層Ｄ１と外周導電層Ｄ２を異なる電位状態におくことができる点である。これにより、半導体装置の電位設計的な自由度を広げることができる。
【００９７】
なお、図２７は、本実施の形態の変形例におけるコントロールゲートＣＧ、ダミー導電層Ｄ１および外周導電層Ｄ２の平面レイアウトを示す概略的な説明図である。本変形例は、実施の形態６の変形例における半導体装置に対して上述した本実施の形態の効果と同様の効果を得るための外周導電層Ｄ２が付加された構成となっている。
【００９８】
（実施の形態９）
本実施の形態では、ＮＡＮＤ型のフラッシュメモリを例に挙げて説明する。
【００９９】
図２８はＮＡＮＤ型のフラッシュメモリの模式的回路構成を示す図である。図２８を参照して、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ内においては、複数のメモリセルＭＣが行列状に配置されている。行方向（図中横方向）に並んだメモリセルＭＣの各々のコントロールゲートは、行方向に延びるワード線ＷＬに接続されている。
【０１００】
また列方向（図中縦方向）に並んだ複数のメモリセルＭＣは直列に接続されている。直列に接続されたメモリセルＭＣ群の一方の端部にはビット線側選択トランジスタＳＧ１が、他方側にはソース線側選択トランジスタＳＧ２がそれぞれ接続されている。ビット線側選択トランジスタＳＧ１のソースはデータ線であるビット線ＢＬに接続されており、ソース線側選択トランジスタＳＧ２のソースは共通ソース線ＣＳに接続されている。
【０１０１】
行方向に並んだビット線側選択トランジスタＳＧ１の各々のゲートは、行方向に延びるビット線側選択ゲート線ＢＳＧに接続されている。行方向に並んだソース線側選択トランジスタＳＧ２の各々のゲートは、行方向に延びるソース線側選択ゲート線ＳＳＧに接続されている。
【０１０２】
図２９は本発明の実施の形態９における半導体装置の構成を概略的に示す平面図である。また図３０および図３１は、それぞれ図２９のＸＸＸ−ＸＸＸ線、ＸＸＸＩ−ＸＸＸＩ線に沿う概略断面図である。
【０１０３】
主に図２９を参照して、たとえばシリコンよりなるｐ型の半導体基板ＳＢｚの表面に複数のメモリセルＭＣが行列状に配置形成されている。各メモリセルＭＣのコントロールゲートＣＧｚと一体化したワード線が行方向（図中縦方向）に延在している。また各メモリセルＭＣのソース／ドレイン領域ＤＺが形成される活性領域は列方向（図中横方向）に延在している。
【０１０４】
コントロールゲートＣＧｚは、平面レイアウトにおいてゲート配線部分ＧＷｚと、コンタクトパッド部分ＣＰｚとを有している。ゲート配線部分ＧＷｚは、コントロールゲートＣＧｚの主要部分を構成しており幅方向（図中横方向）に寸法ＷＷを有している部分である。コンタクトパッド部分ＣＰｚは、各コントロールゲートＣＧｚの一方端部に位置しており、幅方向（図中横方向）に寸法ＷＷよりも大きい寸法である寸法ＷＰを有している部分である。
【０１０５】
隣り合うゲート配線部分ＧＷｚ同士は、平面レイアウトにおいて間隔寸法Ｓ１の距離だけ隔てられて配置されている。隣り合うゲート配線部分ＧＷｚとコンタクトパッド部分ＣＰｚとは、間隔寸法Ｓ２の距離だけ隔てられて配置されている。コントロールゲートＣＧｚは、この間隔寸法Ｓ１と間隔寸法Ｓ２とが等しくなるように形成されている。
【０１０６】
また隣り合うコンタクトパッド部分ＣＰｚ同士は、間隔寸法Ｓ３の距離だけ隔てられて配置されている。コントロールゲートＣＧｚは、この間隔寸法Ｓ３と、間隔寸法Ｓ１およびＳ２とが等しくなるように形成されている。
【０１０７】
主に図３０を参照して、半導体基板ＳＢｚの表面には埋め込み絶縁膜ＢＩｚが形成されＳＴＩ（Shallow Trench Isolation）が構成されている。このＳＴＩにより半導体基板ＳＢｚの活性領域が取り囲まれている。
【０１０８】
主に図３１を参照して、複数のメモリセルＭＣの各々は、１対のｎ型のソース／ドレイン領域ＤＺと、ゲート絶縁膜ＳＩｚと、フローティングゲートＦＧｚと、ゲート間絶縁膜３Ｉと、コントロールゲートＣＧｚとを有している。１対のソース／ドレイン領域ＤＺは、活性領域の表面に互いに距離をおいて形成されている。フローティングゲートＦＧｚは、１対のソース／ドレイン領域ＤＺに挟まれた領域上にゲート絶縁膜ＳＩｚを介して位置している。
【０１０９】
コントロールゲートＣＧｚは、フローティングゲートＦＧｚ上にゲート間絶縁膜３Ｉを介して形成されている。ゲート間絶縁膜３Ｉは、たとえば３層構造を有するＯＮＯ(Oxide Nitride Oxide)膜である。コントロールゲートＣＧｚの上面には、層間絶縁膜ＬＩｚと絶縁膜ＰＩｚとが形成されている。
【０１１０】
主に図３０を参照して、層間絶縁膜ＬＩｚおよび絶縁膜ＰＩｚを貫通してコンタクトＣＴが形成されている。このコンタクトＣＴにより、コントロールゲートＣＧｚが、絶縁膜ＰＩｚの上部に設けられた配線と電気的に接続されている。なおゲート配線部分ＧＷｚの端部の下に位置する埋め込み絶縁膜ＢＩｚはゲート配線部分ＧＷｚの終端部分以降の下方にも延在しており、その上にはゲート間絶縁膜３Ｉを介してコンタクトパッド部分ＣＰｚが形成されている。
【０１１１】
ゲート配線部分ＧＷｚとコンタクトパッド部分ＣＰｚとの間は、上述したように、間隔寸法Ｓ１と等しい間隔寸法Ｓ２で隔てられている。このため、ゲート配線部分ＧＷｚとコンタクトパッド部分ＣＰｚとの間に凹状パターンが形成されている。層間絶縁膜ＬＩｚは、この凹状パターンの内側面と側部上面と底面とを覆うように形成されている。凹状パターンの内側面を覆う層間絶縁膜ＬＩｚは凹状パターンの上部において内側方向に突き出しており、凹状パターンの中央部上方で、高さ寸法Ｈ２にわたって接触している。これにより、層間絶縁膜ＬＩｚにより閉塞された空隙部ＧＰ２ｚが凹状パターン内に形成されている。
【０１１２】
すなわち、ゲート配線部分ＧＷｚとコンタクトパッド部分ＣＰｚとの間の間隔寸法Ｓ１の部分に空隙部ＧＰ２ｚが形成されており、この空隙部ＧＰ２ｚはその上方において高さ寸法Ｈ２にわたる閉塞部を有している。
【０１１３】
なお層間絶縁膜ＬＩｚ上には、絶縁膜ＰＩｚが形成されている。
主に図３１を参照して、この断面においては、フローティングゲートＦＧｚとコントロールゲートＣＧｚとが積層されてなる凸状パターンが複数個形成されている。この凸状パターンは平面レイアウトにおいてゲート配線部分ＧＷｚであることから、凸状パターン同士の間隔は、上述したようにゲート配線部分ＧＷｚ同士の間隔寸法である間隔寸法Ｓ１となる。
【０１１４】
層間絶縁膜ＬＩｚは、複数の凸状パターンの各々の側面および上面と凸状パターン間の底面とを覆うように形成されている。各凸状パターン側面を覆う層間絶縁膜ＬＩｚは凸状パターンの上部において側方に突き出しており、凸状パターン同士の間の部分で高さ寸法Ｈ１にわたって接触している。これにより、層間絶縁膜ＬＩｚにより閉塞された空隙部ＧＰ１ｚが、複数の凸状パターン間に形成されている。
【０１１５】
すなわち、ゲート配線部分ＧＷｚ同士の間の間隔寸法Ｓ１の部分に空隙部ＧＰ１ｚが形成されており、この空隙部ＧＰ１ｚはその上方において高さ寸法Ｈ１にわたる閉塞部を有している。
【０１１６】
空隙部ＧＰ１ｚとＧＰ２ｚとは、いずれもコントロールゲートＣＧｚのパターンの隙間部分の位置に形成されているが、間隔寸法Ｓ１とＳ２とが等しいことから、この隙間部分の寸法は空隙部ＧＰ１ｚとＧＰ２ｚとで等しくなっている。この結果、空隙部ＧＰ１ｚとＧＰ２ｚとは同じ様な形状で閉塞されるため、空隙部ＧＰ１ｚの閉塞部の高さ寸法Ｈ１と、空隙部ＧＰ２ｚの閉塞部の高さ寸法Ｈ２とは等しくなっている。
【０１１７】
本実施の形態によれば、ゲート配線部分ＧＷｚとコンタクトパッド部分ＣＰｚとの間の間隔寸法Ｓ２（図３０）と、ゲート配線部分ＧＷｚ同士の間の間隔寸法Ｓ１（図３１）とは等しくされている。これにより、ゲート配線部分ＧＷｚとコンタクトパッド部分ＣＰｚとの間に形成される層間絶縁膜ＬＩｚと、ゲート配線部分ＧＷｚ同士の間に形成される層間絶縁膜ＬＩｚとは同じように閉塞する。よって、空隙部ＧＰ２ｚ（図３０）の閉塞部の高さ寸法Ｈ２と、空隙部ＧＰ１ｚ（図３１）の閉塞部の高さ寸法Ｈ１とは等しくなる。
【０１１８】
空隙部ＧＰ２ｚの閉塞部の高さ寸法Ｈ２が空隙部ＧＰ１ｚの閉塞部の高さ寸法Ｈ１と等しいことから、空隙部ＧＰ２ｚは、ゲート配線部分ＧＷｚ同士の間に形成されている空隙部ＧＰ１ｚと同程度に空隙内部に液体が浸透することを防ぐことができる。すなわち、空隙部ＧＰ２ｚはＧＰ１ｚと同程度の耐湿性を有することができる。これにより、空隙部ＧＰ２ｚにのみウェットプロセスで液体が浸透して配線の腐食などが生じることを防止することができ、半導体装置の信頼性の低下を防止することができる。
【０１１９】
また、コントロールゲートＣＧｚは、コンタクトパッド部分ＣＰｚ部分同士の間の間隔寸法Ｓ３（図２９）が上記の間隔寸法Ｓ１およびＳ２と等しくなるように形成されている。これにより、コントロールゲートＣＧｚ間に形成される空隙部の閉塞部の高さ寸法も、上記の高さ寸法Ｈ１およびＨ２と等しくなる。よって、コンタクトパッド部分ＣＰｚ部分同士の間の空隙部にのみウェットプロセスで液体が浸透して配線の腐食などが生じることを防止することができ、半導体装置の信頼性の低下を防止することができる。
【０１２０】
今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
【産業上の利用可能性】
【０１２１】
本発明は、配線間に空隙を有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う概略断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１０】本発明の実施の形態１の半導体装置に対する比較例の構成を概略的に示す平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿う概略断面図である。
【図１２】本発明の実施の形態３におけるゲート電極層の平面レイアウト構成を概略的に示す平面図である。
【図１３】本発明の実施の形態４における半導体装置のゲート電極層の平面レイアウトを示す概略的な説明図である。
【図１４】本発明の実施の形態４の半導体装置に対する比較例のゲート電極層の平面レイアウトを示す概略的な説明図である。
【図１５】本発明の実施の形態５における半導体装置のゲート電極層の平面レイアウトを示す概略的な説明図である。
【図１６】本発明の実施の形態５の第１の変形例における半導体装置のゲート電極層の平面レイアウトを示す概略的な説明図である。
【図１７】本発明の実施の形態５の第２の変形例における半導体装置のゲート電極層の平面レイアウトを示す概略的な説明図である。
【図１８】本発明の実施の形態６における半導体装置のゲート電極層およびダミー導電層の平面レイアウトを示す概略的な説明図である。
【図１９】本発明の実施の形態６の変形例における半導体装置のゲート電極層およびダミー導電層の平面レイアウトを示す概略的な説明図である。
【図２０】本発明の実施の形態７における半導体装置のゲート電極層および外周導電層の平面レイアウトを示す概略的な説明図である。
【図２１】本発明の実施の形態７の第１の変形例における半導体装置のゲート電極層および外周導電層の平面レイアウトを示す概略的な説明図である。
【図２２】本発明の実施の形態７の第２の変形例における半導体装置のゲート電極層および外周導電層の平面レイアウトを示す概略的な説明図である。
【図２３】本発明の実施の形態７の第３の変形例における半導体装置のゲート電極層および外周導電層の平面レイアウトを示す概略的な説明図である。
【図２４】本発明の実施の形態７の第４の変形例における半導体装置のゲート電極層および外周導電層の平面レイアウトを示す概略的な説明図である。
【図２５】本発明の実施の形態７の第５の変形例における半導体装置のゲート電極層および外周導電層の平面レイアウトを示す概略的な説明図である。
【図２６】本発明の実施の形態８における半導体装置のゲート電極層、ダミー導電層および外周導電層の平面レイアウトを示す概略的な説明図である。
【図２７】本発明の実施の形態８の変形例における半導体装置のゲート電極層、ダミー導電層および外周導電層の平面レイアウトを示す概略的な説明図である。
【図２８】ＮＡＮＤ型の模式的回路構成を示す図である。
【図２９】本発明の実施の形態９における半導体装置の構成を概略的に示す平面図である。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う概略断面図である。
【図３１】図２９のＸＸＸＩ−ＸＸＸＩ線に沿う概略断面図である。
【図３２】間隔寸法比と、コンタクトホールのアスペクト比の下限値との関係を概略的に示すグラフである。
【符号の説明】
【０１２３】
ＣＧ  コントロールゲート（ゲート電極層）、ＣＰ  コンタクトパッド部分、Ｄ１  ダミー導電層、Ｄ２  外周導電層、ＦＧ  フローティングゲート、ＧＰ１，ＧＰ２  空隙部、ＧＷ  ゲート配線部分、ＬＩ  層間絶縁膜、ＳＢ  半導体基板。
【図１】
2008306045.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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