(57)【要約】【課題】半導体材料薄層の品質の低下をもたらすことなしに、半導体材料薄層と該薄層が転写される支持基板との間の接合界面を安定化させる技術の提供。【解決手段】ドナー基板の厚さ方向の脆化領域を作製する工程；支持基板とドナー基板の接合工程；脆化領域のレベルにおいてドナー基板を分離して、ドナー基板の一部を支持基板上に転写し、支持基板上の薄層を形成する工程；支持基板上の薄層を含む構造物を、１回または複数回の急速熱アニーリング操作によって熱処理して、薄層と支持基板との間の接合界面を安定化する工程を含むことを特徴とする、基板上の半導体材料の薄層を含む構造物を製造するための方法。【選択図】図２ｂ
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【特許請求の範囲】
【請求項１】
・  ドナー基板の厚さ方向の脆化領域を作製する工程；
・  支持基板とドナー基板の接合工程；
・  脆化領域のレベルにおいてドナー基板を分離して、ドナー基板の一部を支持基板上に転写し、支持基板上の薄層を形成する工程；
・  支持基板上の薄層を含む構造物を熱処理して、薄層と支持基板との間の接合界面を安定化する工程
を含み、接合界面を安定化するための熱処理工程は１回または複数回の急速熱アニーリング操作を行うことによって実施されることを特徴とする、基板上の半導体材料の薄層を含む構造物を製造するための方法。
【請求項２】
前記薄層の膜厚減少工程をさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記膜厚減少工程は、第１の急速熱アニーリング操作の後に行われることを特徴とする請求項２に記載の方法。
【請求項４】
前記膜厚減少工程は、１０００℃以下の温度で実施される熱処理を含むことを特徴とする請求項２または３に記載の方法。
【請求項５】
前記膜厚減少工程のための熱処理は、８００℃と１０００℃との間、好ましくは９５０℃において実施される、分離後の構造物の酸化であることを特徴とする請求項４に記載の方法。
【請求項６】
前記分離後の構造物の酸化に引き続いて、脱酸素化を実施して、酸化操作中に形成された酸化物の層を除去することを特徴とする請求項５に記載の方法。
【請求項７】
接合界面を安定化するための熱処理工程は少なくとも２回の急速熱アニーリングを行うことによって実施され、前記膜厚減少工程は前記２回の急速熱アニーリング操作の間に実施されることを特徴とする請求項２から６のいずれかに記載の方法。
【請求項８】
急速熱アニーリング操作は、実質的に１２００℃と１２５０℃との間の温度に、実質的に５秒と６０秒との間の継続時間にわたって、脱離後に得られる構造物をさらすことを特徴とする請求項７に記載の方法。
【請求項９】
分離前に実施される接合エネルギー向上工程をさらに含み、接合界面を安定化するための熱処理工程は少なくとも１回の急速熱アニーリングを行うことによって実施されることを特徴とする請求項２から６のいずれかに記載の方法。
【請求項１０】
前記接合エネルギー向上工程は、接合工程の前に実施され、および接合される表面の一方および／または他方のプラズマ処理から構成されることを特徴とする請求項９に記載の方法。
【請求項１１】
プラズマに対する暴露の継続時間は５秒と６０秒との間であり、優先的には約３０秒であることを特徴とする請求項１０に記載の方法。
【請求項１２】
プラズマは、１５０ｍＷ／ｃｍ2と２８００ｍＷ／ｃｍ2との間、優先的には約７５０ｍＷ／ｃｍ2の単位面積当たりの高周波電力の印加によって開始および維持されることを特徴とする請求項１０または１１に記載の方法。
【請求項１３】
急速熱アニーリング操作は、実質的に１２００℃に等しい温度に、５秒と６０秒との間、優先的には約３０秒の継続時間にわたって、分離後に得られる構造物をさらすことを特徴とする請求項９から１２のいずれかに記載の方法。
【請求項１４】
接合界面を安定化するための１回または複数回の急速熱アニーリング操作の後に、温度を１０００℃未満、または優先的には９５０℃未満に維持することを特徴とする請求項１から１３のいずれかに記載の方法。
【請求項１５】
方法全体と接合界面を安定化するための１回または複数回の急速熱アニーリング操作との差に相当するプロセス工程において、温度を１０００℃未満、または優先的には９５０℃未満に維持することを特徴とする請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、
・  ドナー基板の厚さ方向の脆化領域を作製する工程；
・  支持基板とドナー基板の接合工程；
・  脆化領域のレベルにおいてドナー基板を分離して、ドナー基板の一部を支持基板上に転写し、支持基板上の薄層を形成する工程；
・  支持基板上の薄層を含む構造物を熱処理して、薄層と支持基板との間の接合界面を安定化する工程
を含む、基板上の半導体材料薄層を含む構造物を製造するための方法に関する。
また、本発明は、前述のプロセスによって得られる構造物に関する。
【背景技術】
【０００２】
前述のタイプの方法は既に知られている;たとえば、それらはSmart Cut（商標）の方法であり、後者は本発明の実施形態の好ましいモードに対応する。
【０００３】
Smart Cut（商標）法に関する詳細は非特許文献１に記載されている。
前述の方法は、支持基板上に有利に製造される半導体材料薄層を含む構造、特にＳｅＯＩ（絶縁体上の半導体）構造を可能にし、ここで、絶縁性層は半導体材料薄層および支持基板の間に挿入される。
【０００４】
前述の方法で得られる構造は、マイクロエレクトロニクス分野、光学分野および／またはオプトエレクトロニクス分野の用途において用いられ、典型的には、半導体材料薄層は部品を形成するための活性層として用いられる。
【０００５】
半導体材料薄層と支持基板との間の接合界面の安定化は、分離の後に得られる構造物に、本発明の用途の分野の要件および仕様に適合する機械的および電気的特性を与えるために必要であることが証明されている。
【０００６】
【特許文献１】米国特許第６４０３４５０号明細書
【特許文献２】米国特許出願公開第２００５／００４２８４０号明細書
【非特許文献１】Jean-Pierre Colinge、「Silicon-on-Insulator Technology: Material to VLSI, 2nd Edition」（Kluwer Academic Publishers）、５０および５１頁
【非特許文献２】W. P. Maszara、J. Electrochem. Soc., 138(1) (1991年1月）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特に、これは半導体材料薄層と支持基板との強い接着力を保証する。そのような接着力が欠如する場合には、電子部品を形成するための引き続く工程が、接合界面のレベルにおける半導体材料薄層の剥離をもたらす危険が存在する。
【０００８】
この点に関して、接合界面を少なくとも補強するための処理がない場合に、Smart Cut（商標）法にしたがって形成される構造物の分離直後のＨＦ浴への浸漬が、該構造物の周縁部の数ミクロンの径方向の区域における該構造物中の半導体材料薄層の分離、または半導体材料薄層の全体的な分離さえもたらす。
【０００９】
加えて、接合界面のレベルにおける接合の品質は、半導体の薄層中のキャリアの挙動を変化させやすい。したがって、満足できかつ再現性のある電気的性能を保証するためには、接合界面を安定化する必要がある。
【００１０】
該構造物の劈開面を製造し、Wright型溶液を用いて接合界面をエッチングすること（ＳｉＯ2／Ｓｉ界面の場合約１０秒間にわたる）によって、半導体材料薄層／支持基板の接合界面の適切な安定化を調べることができる。界面が安定化されていない場合、または不完全に安定化されている場合、エッチングは界面のレベルにおける相当数の欠陥を顕在化させ、あるいは界面の完全なエッチングをもたらす。逆に、界面が完全に安定化されている場合、欠陥は識別できない。
【００１１】
より正確には、本発明においては、Wrightエッチング後の接合界面の走査電子顕微鏡（ＳＥＭ）観察によって、それぞれ３μｍ幅を有する３つの領域に関して、それぞれの領域において１個以下の欠陥数が数えられることによって、界面が適切に安定化されているとみなす。
【００１２】
３つの領域（３μｍの幅を有する）において欠陥が存在しない界面は、完全に安定化されているとみなされるであろう。
領域（３μｍの幅を有する）あたり１つの欠陥が存在する界面は、弱く安定化されているものとみなされるであろう。しかしながら、この弱い安定化は本発明に用途の分野において満足すべきものであることが証明されるであろう。
最後に、領域（３μｍの幅を有する）あたり２つ以上の欠陥が存在する界面は、安定化されていないものとみなされるであろう。
【００１３】
図１ａは、完全に安定化され欠陥が存在しない、ＢＯＸ（埋め込み酸化物）酸化物／シリコンＳｉ界面を示す。一方、図１ｂは、不十分に安定化され、ＢＯＸ酸化物層とＳｉ基板との間に欠陥領域Ｚｄが存在する、ＢＯＸ／シリコンＳｉ界面を示す。この欠陥領域Ｚｄには、Wrightエッチングによって顕在化する欠陥が（ＳＥＭによって観察される領域当たり２個以上の数で）存在する。
【００１４】
接合界面の安定化の問題点の不完全な解決法が提案されてきている。それらは典型的には接合工程および分離工程の間の熱エネルギーの印加によって、あるいは、さらに接合工程の前に接合される表面の一方および／または他方の調整処理を実施することによって、ドナー基板と支持基板との間の「強い」接合を生じさせることを推奨する。
【００１５】
これらの解決法は、ドナー基板（および、詳細には、半導体材料薄層を有する）と支持基板との間の接合エネルギーを増大させることによって、接合を補強する。接合の補強は巨視的現象であり、接合エネルギーは、たとえばMaszaraブレード技術によって機械的に測定することができる。
【００１６】
この技術に関する記載は、非特許文献２中に見いだされる。
しかしながら、これらの解決法は、接合界面を安定化はさせない。安定化は、組み立てられた２つの基板間の原子結合（共有結合）の界面全体にわたる均一な確立を反映する微視的現象である。既に述べたように、Wright溶液を用いるエッチングは、これらの結合が確立されないこと、これらの結合の確立が非常に局所的であることさえも、化学的に顕在化させることができる。
言い換えると、安定化された接合界面は必然的に高い接合エネルギーを与えるが、その逆は真ではない。
【００１７】
半導体材料薄層と支持基板との間の接合界面の真の安定化をもたらすために、今日では、典型的には、半導体材料薄層の剥離およびドナー基板から支持基板への転写の後に得られる構造物に対して、熱処理が実施される。
【００１８】
より正確には、この処理は、数時間にわたり、少なくとも１０００℃の温度における、分離後に得られる構造物の炉中アニーリングである。
以下の明細書においては、この種の長時間にわたる熱処理を「安定化アニーリング」と呼ぶ。
【００１９】
たとえば、ＳｉＯ2／Ｓｉ接合の場合（典型的にはドナー支持体の表面に形成されるＳｉＯ2の層が、半導体材料薄層とＳｉ支持基板との間の絶縁層としての役割を果たすことを意図する）、安定化アニーリングは、分離後に得られる構造物を、２時間にわたって１１００℃の温度に暴露することから構成される。
加えて、このような安定化アニーリングの例を示す特許文献１を参照されたい。
しかしながら、そのような長時間にわたる安定化アニーリングを実施して接合界面を安定化させることからなる解決法は、完全には満足すべきものではない。
【００２０】
第１の理由は、半導体材料薄層は、数時間にわたる炉中安定化アニーリングに耐えられない。たとえば、そのようなアニーリングをシリコン薄層に適用した場合、ひずみが、該薄層の厚さ方向における転移型欠陥を発生させ、その結果としてひずみの緩和をもたらす可能性がある。
【００２１】
加えて、安定化アニーリングは、長時間（数時間）にわたる操作であり、したがって、相当の熱供給量(heat budget)（温度／継続時間の対）を与える。したがって、安定化アニーリングは、支持基板上の半導体材料薄層を含む構造物の製造プロセスを複雑化し、そのような構造物の製造費用を増大させる。
【００２２】
さらに、その実施に必要な装置によって、安定化アニーリングは、支持基板上の半導体材料薄層の構造物の品質を低下させる可能性がある。実際、温度が１０００℃を越える場合、構造物と該構造物を炉中に支持するための装置（「ボート」として知られる）との接点の端部のレベルに位置するひずみ領域の出現によって、「スリップライン」タイプの欠陥がもたらされる可能性がある。
【００２３】
さらに、安定化アニーリングが他の熱処理（特許文献２において提案されているような急速熱アニーリングのようなもの）と組み合わせられる場合に、この半導体材料薄層の品質低下現象（たとえばスリップラインの生成による）は増幅される。実際、そのような組み合わせは熱由来のひずみを相次いで発生させ、最終的に組み合わせられて半導体材料薄層の品質を低下させる。
【００２４】
したがって、数時間にわたる少なくとも１０００℃の温度における炉中で実施される分離後の安定化アニーリングに代わる技術、より正確には、前述の欠点をもたらすことなしに半導体材料薄層と該薄層が転写される支持基板との間の接合界面を安定化させる技術に対する要求が存在する。
【課題を解決するための手段】
【００２５】
本発明の目的はこの要求に応えることであり、本発明はこの要求に対して、
・  ドナー基板の厚さ方向の脆化領域を作製する工程；
・  支持基板とドナー基板の接合工程；
・  脆化領域のレベルにおいてドナー基板を分離して、ドナー基板の一部を支持基板上に転写し、支持基板上の薄層を形成する工程；
・  支持基板上の薄層を含む構造物を熱処理して、薄層と支持基板との間の接合界面を安定化する工程
を含み、接合界面を安定化させるための熱処理工程を１回または複数回の急速熱アニーリング操作を行うことによって実施することを特徴とする、基板上の半導体材料を含む構造物を製造する方法を提案する。
【００２６】
この方法のいくつかの好ましい態様は、以下の通りであるが、それらに限定されるものではない。
・  分離の後に、本方法は、薄層の膜厚減少工程をさらに含む。
・  膜厚減少工程は、第１の急速熱アニーリング操作の後に行われる。
・  膜厚減少工程は、１０００℃以下の温度において実施される熱処理操作を含む。
・  膜厚減少工程の熱処理は、８００℃と１０００℃との間、好ましくは９５０℃の温度において実施される、分離後に得られる構造物の酸化である。
・  分離後に得られる構造物の酸化に続いて、脱酸素化(desoxidation)を実施して、酸化操作中に形成された酸化物の層を除去する。
・  接合界面を安定化させるための熱処理工程は、少なくとも２回の急速熱アニーリング操作を行うことによって実施され、膜厚減少工程は前記２回の急速熱アニーリング操作の間に実施される。
・  急速熱アニーリング操作は、分離後に得られる構造物を、実質的に５〜６０秒間にわたって、実質的に１２００〜１２５０℃の温度にさらすことによって実施される。
・  さらに、本発明の方法は、分離の前に実施される接合エネルギー向上工程を含み、接合界面を安定化させるための熱処理工程は、少なくとも１回の急速熱アニーリング操作を行うことによって実施される。
・  接合エネルギー向上工程は、接合前に行われ、接合される表面の一方および／または他方のプラズマ処理からなる。
・  プラズマへの暴露の継続時間は、５〜６０秒間の間であり、優先的には約３０秒間である。
・  プラズマは、１５０〜２８００ｍＷ／ｃｍ2、優先的には約７５０ｍＷ／ｃｍ2の単位面積当たりの高周波電力の印加によって開始および維持される。
・  急速熱アニーリングは、分離後に得られる構造物を、５〜６０秒の間、優先的には約３０秒の期間にわたって、実質的に１２００℃に等しい温度にさらすことによって実施される。
【００２７】
本発明の他の態様、目的および利点は、添付の図面を参照するとともに、非制限的な例を提供する以下の本発明の好ましい実施形態の詳細な説明を読んだときにより明確になるであろう。
【発明を実施するための最良の形態】
【００２８】
上記において既に説明したように、本発明は、支持基板上の半導体材料薄層を含む構造物の製造に関連し、該薄層は、あらかじめ作製された脆化領域の厚さ方向のドナー支持体のレベルにおける分離によって得られる。
【００２９】
脆化領域は、原子種の打ち込みによって、または多孔性層の形成によって、あるいは、ドナー基板の機械的結合を局所的に脆弱化させることができる他の方法によってさえ、転写される半導体材料薄層の厚さに近いかまたはそれ以上の深さにおいて、ドナー基板の厚さ方向に作製することができる。
【００３０】
次いで、支持基板とドナー基板の密着および分子接着によって、接合を達成する。
【００３１】
次いで、典型的には熱エネルギーおよび／または機械的エネルギーの印加によって、ドナー基板を脆化領域のレベルにおいて分離し、ドナー基板の一部を支持基板へと転写し、支持基板上の薄層を形成する。
【００３２】
さらに、本発明の方法は、分離後に得られる構造物の熱処理工程を含み、半導体材料薄層と支持基板との接合界面を安定化させる。
【００３３】
より正確には、本発明は、安定化アニーリング、すなわち数時間にわたる少なくとも１０００℃の温度における炉中アニーリングを用いることなしに、接合界面を安定化させる技術に関する。
【００３４】
この目的のために、本発明は、分離後に、１回または複数回のＲＴＡ（急速熱アニーリング）型の操作を行うことによる接合界面安定化のための熱処理工程を実施することを提案する。
【００３５】
本出願人は、非常に驚くべきことには、これまで必要であると考えられていたよりも全く短い継続時間の熱安定化処理（典型的には、３０分を超える継続時間にわたる１０００℃を超える温度におけるアニーリング）を実施することによって、接合界面を安定化させることができることを見いだした。
【００３６】
本発明の意味における安定化された界面とは、Wrightエッチング後の微視的欠陥が限界密度（典型的にはＳＥＭ顕微鏡によって観察される（３μｍの幅を有する）領域毎1個の欠陥）未満の密度で存在する界面と意味するものと理解されることを想起されたい。
【００３７】
本発明の範囲内において、急速アニーリングは、ＲＴＡを実施するのに慣用的に用いられているタイプの炉中で実施することができる。急速アニーリングをエピタキシーフレーム中で実施してもよい。
【００３８】
急速アニーリングは、制御された雰囲気中で実施される。これは、水素およびアルゴンの混合物を含む雰囲気、純アルゴンの雰囲気、純水素の雰囲気、または塩化水素酸を含む雰囲気でさえあってもよい。
【００３９】
一般的に、ＲＴＡ操作は、最小限の供給量よりも大きい熱供給量（継続時間／温度の組）を与えるような方法で行われる。ＲＴＡ温度は、典型的には、約数秒〜数分にわたって１０００℃超に維持されなければならない。
【００４０】
安定化工程は、優先的には、分離の後に、半導体材料薄層の膜厚減少工程と組み合わせて実施される。
この膜厚減少工程は、支持基板上に転写された半導体材料薄層の厚さを減少させて、半導体材料薄層を最終構造物において望ましい厚さにすることを可能にする。
加えて、いわゆる膜厚減少機能に加えて、膜厚減少工程は、特に引き続くＲＴＡ操作中の該層の平滑性の観点において、半導体材料薄層の表面を調整することも可能にする。
膜厚減少工程は、優先的には安定加熱処理工程の後に行われるが、それに限定されるものではない。
【００４１】
膜厚減少工程は、優先的には、半導体材料の酸加熱処理を行うこと（半導体材料薄層上に酸化物層が形成される）、次いで脱酸素化工程を行うこと（酸化の際に形成された酸化物層を除去すること）によって行われる。脱酸素化工程は、たとえば、構造物を数分間にわたって１０％または２０％フッ化水素酸溶液中に浸漬することによって行われる。
【００４２】
酸化は、たとえば気体状酸素下で構造物を加熱することによって実施される。いずれにせよ、熱酸化は、たとえば１０００℃以下の温度、８００℃と１０００℃との間の温度、好ましくは９５０℃の温度で実施される。
１０００℃以下の温度で膜厚減少工程を行うことは、スリップラインの発生を限界内に留めることを可能にすることに注意されたい。
【００４３】
膜厚減少工程は、酸化／脱酸素化の実施形態には限定されない。膜厚減少工程を、他の方法によって、たとえば半導体材料薄層のドライエッチングを行うことによって、１０００℃以下の温度においてエッチング雰囲気（たとえば、ＨＣｌ）中でアニーリングを行うことによって実施してもよい。
【００４４】
本発明の方法の第１の好ましい実施形態によれば、長時間にわたる安定化アニーリングは、少なくとも２回のＲＴＡ急速熱アニーリング操作を行うことに置換される。
より正確には、ここで、２回のＲＴＡ操作は、安定化アニーリングが慣用的に実施される温度よりも高い温度によって行われる。
【００４５】
分離後に得られる構造物を２時間にわたって１１００℃の温度にさらすことによる慣用のＳｉＯ2／Ｓｉ接合界面の安定化を例にとると、本発明の範囲内では、２回のＲＴＡ操作は、それぞれ３０秒の継続時間および１２００℃の温度において実施される。
【００４６】
しかしながら、本発明は、ＲＴＡ操作のそれぞれに関してこの熱供給量（３０秒／１２００℃）に限定されるものではなく、ＲＴＡ操作の実施は、
・  １２００℃超、典型的には約１２５０℃までの温度、および／または
・  ５秒超、典型的には６０秒までの継続時間
にも関する。
【００４７】
第１の実施形態の優先的変形の範囲内において、薄層の膜厚減少工程はそれぞれのＲＴＡ操作の間に実施される。ここで、膜厚減少工程は、１０００℃以下の温度における熱酸化、引き続く脱酸素化の実施によって行われる。
【００４８】
本発明に方法の第２の好ましい実施形態によれば、安定化アニーリングは、
・  分離前に実施される接合エネルギー向上工程、および
・  分離後の少なくとも１回の急速熱アニーリング操作を行うことによって実施される接合界面の安定化工程
の組み合わせの実施により置換される。
【００４９】
好ましくは、接合エネルギー向上工程は、接合前に行われ、接合される表面の一方および／または他方のプラズマ処理からなる。
したがって、この変形の範囲内において、ドナー基板（半導体材料薄層および支持基板の間に挿入される絶縁層として用いられる酸化物層を形成するような方法で酸化されるまたは酸化されていない）および／またはドナー基板（同様の理由で酸化されているまたは酸化されていない）を、接合するべき面を密着させる前に、プラズマにさらす。
プラズマに対する暴露の継続時間は、５秒と６０秒との間であり、典型的には約３０秒である。
【００５０】
ドライエッチングを実施するためにマイクロエレクトロニクス分野において慣用的に用いられている装置を、プラズマ処理工程を行うために用いることができる。特に、これはＲＩＥ（反応性イオンエッチング）タイプのエッチングを実施することができる装置である。
【００５１】
プラズマ処理は、真空チャンバ内、または大気圧においてさえ実施することができる。
純粋なガス（典型的にはＯ2、および可能であればＮ2、ＨｅまたはＡｒ）または気体状混合物を、５０〜５００ｓｃｃｍのオーダーの流速で、１０〜２００ｍＴｏｒｒ（典型的には５０ｍＴｏｒｒ）の圧力を確立するような方法で、チャンバ内に導入する。
【００５２】
プラズマは、１５０〜２８００ｍＷ／ｃｍ2の範囲内、典型的には７５０ｍＷ／ｃｍ2のオーダーの単位表面積当たりの高周波電力（あるいは、３００ｍｍ径のウェーハの形態の基板に関して、１００〜２０００Ｗおよび典型的には５００Ｗのオーダー）の印加によって、開始および維持される。
【００５３】
プラズマ処理は、温度に関して、接合界面をより容易に安定化させる。したがって、前述の条件にしたがって接合が行われる前に、接合される表面の一方および／または他方のプラズマ処理が行われる場合、接合界面の安定加熱処理工程は、５秒と６０秒との間、典型的には３０秒の継続時間にわたる、１２００℃におけるＲＴＡ型急速熱アニーリングを実施することから構成される。
【００５４】
第２の実施形態の優先的変形の範囲内において、薄層の膜厚減少工程はＲＴＡ操作の後に実施される。ここで、膜厚減少は、１０００℃以下の温度における熱酸化、引き続く脱酸素化の実施によって行われる。
【００５５】
第２の実施形態の一般的記載に立ち戻って、分離前の接合エネルギー向上工程の実施は、分離後に実施される急速熱アニーリングが接合界面を容易に安定化させる能力に影響を与えることが観察される。
【００５６】
したがって、第１の実施形態の範囲内のＲＴＡアニーリングよりも少ない熱供給量で、ＲＴＡアニーリングを実施することができる。したがって、第２の実施形態のＲＴＡアニーリングは、第１の実施形態のＲＴＡアニーリングよりも迅速に（前述の例の場合）、または第１の実施形態のＲＴＡアニーリングよりも低い温度で実施することができる。
【００５７】
加えて、第２の実施形態の範囲内では、第１の実施形態の範囲において必要な操作の数よりも少ない数の急速熱アニーリング操作を行うことによって、接合界面を高度に安定化することが可能である。接合界面を高度に安定化させるためには、第１の実施形態の範囲において２回のＲＴＡ操作が必要であることが証明されているのに対して、第２の実施形態の範囲内では、典型的には単一回のＲＴＡ操作のみが実施される。
【００５８】
この理由により、図２ａ〜図２ｃは、接合界面の安定化を例示し、それぞれは以下のものを示す。
・  図２ａ：（図１ａと同様に）１１００℃における２時間にわたる慣用の安定化の実施により高度に安定された酸化物／シリコン界面。
・  図２ｂ：第１の実施形態の優先的変形に準拠して、３０秒間にわたる１２００℃の温度における２回のＲＴＡ操作、その間に挿入される１０００℃以下の温度にける熱酸化によって実施される膜厚減少工程の実施によって、弱く安定化された酸化物／シリコン界面。
・  図２ｃ：第１の実施形態の優先的変形に準拠して、プラズマ処理の形態の分離前の接合エネルギー向上工程、分離後のＲＴＡシーケンス（１２００℃／３０秒）および１０００℃以下の温度における熱酸化膜厚減少工程の実施によって、高度に安定化された酸化物／シリコン界面。
【００５９】
図２ｂにおいて、接合界面の安定化（Wrightエッチングにより顕在化されるようなもの）は完全ではなく、低密度の欠陥が事実上検出される。しかしながら、この低密度の欠陥の存在は、得られた安定化が本発明の用途の分野において満足すべきものであることが証明されているので、有害ではない。
【００６０】
最後に、分離後に行う操作（優先的なＲＴＡ／膜厚減少／ＲＴＡ、およびプラズマ＋ＲＴＡ／膜厚減少シーケンス操作のようなもの）を、追加の工程（たとえば、典型的には酸化／脱酸素化の形態である、追加の膜厚減少工程）を依然として１０００℃以下の温度において実施することによって完了することができる。
【００６１】
したがって、本発明の方法は、接合界面を安定化させるための１回または複数回の急速熱アニーリング操作を除いて、１０００℃または優先的には９５０℃を超える温度を用いる工程を含まない。すなわち、接合界面を安定化させるための１回または複数回の急速熱アニーリング工程を除いて、プロセス全体中の工程の組に関して、温度は１０００℃未満、または優先的には９５０℃未満に維持される。したがって、ＲＴＡ工程に付加される１０００℃を超える温度における熱酸化および処理は完全に抑制される。特に、脆化領域のレベルにおけるドナー基板の分離後は、温度は１０００℃未満、または優先的には９５０℃未満に維持される。
【図面の簡単な説明】
【００６２】
【図１ａ】完全に安定化され欠陥が存在しない、ＢＯＸ（埋め込み酸化物）酸化物／シリコンＳｉ界面を示す図である。
【図１ｂ】不十分に安定化され、ＢＯＸ酸化物層とＳｉ基板との間に欠陥領域Ｚｄが存在する、ＢＯＸ／シリコンＳｉ界面を示す図である。
【図２ａ】慣用の安定化アニーリングを行うことによって安定化された接合界面を示す図である。
【図２ｂ】本発明の方法の可能な実施形態を行うことによって安定化された界面を示す図である。
【図２ｃ】本発明の方法の可能な実施形態を行うことによって安定化された界面を示す図である。
【図１ａ】
2008021992.tif 000003
【図１ｂ】
2008021992.tif 000004
【図２ａ】
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【図２ｂ】
2008021992.tif 000006
【図２ｃ】
2008021992.tif 000007