(57)【要約】【課題】半導体基板の大きさを小型化することが困難であった。【解決手段】機能素子、及び、ゲートアレイを基に作成される回路であって前記機能素子の動作に関連する複数の機能を有する前記回路が実装されるべき半導体装置の設計方法であって、各マクロブロックが前記複数の機能のうちの一つを担う複数のマクロを生成する生成工程と、前記複数のマクロブロックを、前記機能素子の周縁の少なくとも一部に沿ってかつ相互に連続して配置する配置工程と、前記機能素子及び前記回路を実装すべき半導体基板を、前記機能素子及び前記配置された複数のマクロブロックを収容可能な最小の大きさに規定する規定工程と、を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
機能素子、及び、ゲートアレイを基に作成される回路であって前記機能素子の動作に関連する複数の機能を有する前記回路が実装されるべき半導体装置の設計方法であって、
各マクロブロックが前記複数の機能のうちの一つを担う複数のマクロを生成する生成工程と、
前記複数のマクロブロックを、前記機能素子の周縁の少なくとも一部に沿ってかつ相互に連続して配置する配置工程と、
前記機能素子及び前記回路を実装すべき半導体基板を、前記機能素子及び前記配置された複数のマクロブロックを収容可能な最小の大きさに規定する規定工程と、を含むことを特徴とする半導体装置の設計方法。
【請求項２】
前記半導体基板は、矩形であることを特徴とする請求項１記載の半導体装置の設計方法。
【請求項３】
前記半導体基板は、アスペクト比が、１：１０から１：４０以上の範囲にあることを特徴とする請求項１記載の半導体装置の設計方法。
【請求項４】
機能素子と、
ゲートアレイを基に作成される回路が有する、前記機能素子の動作に関連する複数の機能のうちの一つを各マクロブロックが担う複数のマクロブロックであって、前記機能素子の周縁の少なくとも一部に沿ってかつ相互に連続して配置された前記複数のマクロブロックと、
前記機能素子及び前記回路が実装されるべき半導体基板であって、前記機能素子及び前記配置された複数のマクロブロックを収容可能な最小の大きさに規定された前記半導体基板と、を含むことを特徴とする半導体装置。
【請求項５】
前記半導体基板は、矩形であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記半導体基板は、アスペクト比が、１：１０から１：４０以上の範囲にあることを特徴とする請求項４記載の半導体装置。
【請求項７】
機能素子、及び、ゲートアレイを基に作成される回路であって前記機能素子の動作に関連する複数の機能を有する前記回路が実装されるべき半導体装置の製造方法であって、
各マクロブロックが前記複数の機能のうちの一つを担う複数のマクロを生成する生成工程と、
前記複数のマクロブロックを、前記機能素子の周縁の少なくとも一部に沿ってかつ相互に連続して配置する配置工程と、
前記機能素子及び前記回路を実装すべき半導体基板を、前記機能素子及び前記配置された複数のマクロブロックを収容可能な最小の大きさに規定する規定工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体基板は、矩形であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記半導体基板は、アスペクト比が、１：１０から１：４０以上の範囲にあることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板であって、前記機能素子の周縁に沿って相互に連続して配置される複数のマクロブロックの相互に接続される制御信号の流れは、一定方向にのみ流れ、複数のマクロブロック間では制御信号が循環しないことを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートアレイを基に作成された、ＣＭＯＳ型固体撮像装置のような半導体装置、その設計方法、及び、その製造方法に関する。
【背景技術】
【０００２】
図７に図示された、従来の横長（Ｘ軸方向の長さがＹ軸方向の長さより長い）のＣＭＯＳ型固体撮像装置Ｄ１００の設計方法では、まず、横長の固体撮像素子１０１の長手方向と平行に、当該固体撮像素子１０１を駆動するための横長のドライバ回路１０２を配置し、次に、当該ドライバ回路１０２の長辺の近傍に、前記ドライバ回路１０２の動作を制御するための、矩形であるが横長でない論理回路１０３（下記の特許文献１、２に記載された「マクロブロック」に相当。）をゲートアレイを基に作成しかつ配置し、最後に、前記固体撮像素子１０１、前記ドライバ回路１０２、及び前記論理回路１０３が実装されるべき半導体基板１０４の大きさを、前記固体撮像素子１０１、前記ドライバ回路１０２、及び前記論理回路１０３を実装可能な矩形にする。
【０００３】
図８に図示された、矩形のＣＭＯＳ型固体撮像装置Ｄ２００の設計方法でも、同様にして、まず、矩形の固体撮像素子２０１の長手方向（Ｘ軸方向）と平行にドライバ回路２０２を配置し、次に、当該ドライバ回路２０２の長辺の近傍に論理回路２０３を配置し、最後に、前記固体撮像素子２０１、前記ドライバ回路２０２、及び前記論理回路２０３が実装されるべき半導体基板２０４の大きさを、前記固体撮像素子２０１、前記ドライバ回路２０２、及び前記論理回路２０３を実装可能な矩形にする。
【０００４】
【特許文献１】特開平４−７０９７５号公報
【特許文献２】特開２０００−１９５９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した前者の従来のＣＭＯＳ型固体撮像装置Ｄ１００では、前記固体撮像素子１０１及び前記ドライバ回路１０２が横長であるにも拘わらず、前記論理回路１０３が横長でないことから、前記半導体基板１０４における前記論理回路１０３を挟む位置に、空き領域１０５ａ、１０５ｂが存在することになり、半導体基板１０４の大きさを小型化することが困難であるという問題があった。
【０００６】
また、上記した後者の従来のＣＭＯＳ型固体撮像装置Ｄ２００でも、同様に、前記半導体基板２０４における前記ドライバ回路２０２を挟む位置に、空き領域２０５ａ、２０５ｂが存在することにより、半導体基板２０４の小型化が困難であるという問題があった。
【課題を解決するための手段】
【０００７】
上記した課題を解決すべく、本発明に係る半導体装置の設計方法では、
機能素子、及び、ゲートアレイを基に作成される回路であって前記機能素子の動作に関連する複数の機能を有する前記回路が実装されるべき半導体装置の設計方法であって、
各マクロブロックが前記複数の機能のうちの一つを担う複数のマクロを生成する生成工程と、
前記複数のマクロブロックを、前記機能素子の周縁の少なくとも一部に沿ってかつ相互に連続して配置する配置工程と、
前記機能素子及び前記回路を実装すべき半導体基板を、前記機能素子及び前記配置された複数のマクロブロックを収容可能な最小の大きさに規定する規定工程と、を含む。
【０００８】
上記した本発明に係る半導体装置の設計方法によれば、前記規定工程で、前記半導体基板を、前記機能素子、及び、前記生成工程で生成されかつ前記配置工程で前記機能素子の周縁の少なくとも一部に沿ってかつ相互に連続して配置された前記複数のマクロブロックを収容可能な最小の大きさに規定することにより、前記半導体基板上に、従来のような空き領域１０５ａ、１０５ｂ（図７に図示）及び空き領域２０５ａ、２０５ｂ（図８に図示）が存在しなくなることから、従来に比して、半導体装置全体としての大きさを小型化することが可能となる。
【０００９】
本発明に係る半導体装置は、
機能素子と、
ゲートアレイを基に作成される回路が有する、前記機能素子の動作に関連する複数の機能のうちの一つを各マクロブロックが担う複数のマクロブロックであって、前記機能素子の周縁の少なくとも一部に沿ってかつ相互に連続して配置された前記複数のマクロブロックと、
前記機能素子及び前記回路が実装されるべき半導体基板であって、前記機能素子及び前記配置された複数のマクロブロックを収容可能な最小の大きさに規定された前記半導体基板と、を含む。
【００１０】
本発明に係る半導体装置の製造方法は、
機能素子、及び、ゲートアレイを基に作成される回路であって前記機能素子の動作に関連する複数の機能を有する前記回路が実装されるべき半導体装置の製造方法であって、
各マクロブロックが前記複数の機能のうちの一つを担う複数のマクロを生成する生成工程と、
前記複数のマクロブロックを、前記機能素子の周縁の少なくとも一部に沿ってかつ相互に連続して配置する配置工程と、
前記機能素子及び前記回路を実装すべき半導体基板を、前記機能素子及び前記配置された複数のマクロブロックを収容可能な最小の大きさに規定する規定工程と、を含む。
【００１１】
上記した本発明に係る半導体装置の設計方法、半導体装置、及び半導体装置の製造方法では、前記半導体基板は、矩形である。
【００１２】
上記した本発明に係る半導体装置の設計方法、半導体装置、及び半導体装置の製造方法では、前記半導体基板は、アスペクト比が、１：１０から１：４０以上の範囲にある。
【００１３】
上記した本発明に係る半導体装置の製造方法では、前記半導体基板であって、前記機能素子の周縁に沿って相互に連続して配置される複数のマクロブロックの相互に接続される制御信号の流れは、一定方向にのみ流れ、複数のマクロブロック間では制御信号が循環しない。
【発明を実施するための最良の形態】
【００１４】
本発明に係る半導体装置、その設計方法及びその製造方法の実施例について図面を参照して説明する。
【００１５】
図１は、実施例の半導体装置の設計方法を示す。実施例の半導体装置の設計方法では、半導体装置として、図５に示されるような、固体撮像素子１１（『機能素子』に相当。）と、ドライバ回路１２と、論理回路１３（『回路』に相当。）と、半導体基板１４とを有する、ＣＭＯＳ型撮像装置及びＣＣＤ型撮像装置のような固体撮像装置Ｄ１０を設計し、特に、論理回路１３を、半導体基板１４に含まれるゲートアレイを基に設計する。
【００１６】
固体撮像素子１１は、例えば、ＣＭＯＳ型イメージセンサ及びＣＣＤ型イメージセンサであり、ドライバ回路１２は、例えば、前記固体撮像素子１１から電荷（撮像した画像を表す電圧に相当する電荷）を読み出し、論理回路１３は、複数の機能を有し、例えば、前記ドライバ回路１２による前記固体撮像素子１１の前記読み出し動作のタイミングを制御する機能を有する。
【００１７】
実施例の固体撮像装置Ｄ１０の設計方法は、図１に図示された工程を含む。但し、固体撮像素子１１及びドライバ回路１２は、予め設計されており、かつ、既に配置されていることを想定する。
【００１８】
工程Ｓ１：論理回路１３を設計し、より詳しくは、論理回路１３についての回路図（図示せず。）を作成する。
【００１９】
工程Ｓ２：前記作成された論理回路１３を基に、図２に示されるように、ｎ個（ｎは、２以上の任意の整数）の矩形のマクロブロック（論理回路）１３（１）〜１３（ｎ）を生成する。マクロブロック１３（１）〜１３（ｎ）は、それぞれ、論理回路１３が有する複数の機能のうち少なくとも一つの機能を備える。
【００２０】
工程Ｓ３：マクロブロック１３（１）〜１３（ｎ）の各毎に、不具合、例えば、未結線及び短絡が無いかを確認する。「不具合が無い」ことが確認されると、工程Ｓ４に進み、他方で、「不具合がある」ことが確認されると、工程Ｓ２に戻る。
【００２１】
工程Ｓ４：工程Ｓ３で、「不具合が無い」と判断されると、図３に示されるように、マクロブロック１３（１）〜１３（ｎ）を、予め配置されている固体撮像素子１１及びドライバ回路１２の長手方向（Ｘ軸方向）に沿って、より正確には、ドライバ回路１２の周縁に沿って、即ち長辺に沿って、かつ、相互に連続するように、配置する。
【００２２】
工程Ｓ５：マクロブロック１３（１）〜１３（ｎ）の相互間を配線する。例えば、図４に示されるように、マクロブロック１３（２）については、当該マクロブロック１３（２）に設けられた、入力用ポートＩＰ１〜ＩＰｔ（ｔは、２以上の任意の整数）を介して、当該マクロブロック１３（２）に先立つ位置に設けられたマクロブロック１３（１）との配線を行い、他方で、前記マクロブロック１３（２）に設けられた、出力用ポートＯＰ１〜ＯＰｕ（ｕは、２以上の任意の整数）を介して、当該マクロブロック１３（２）に引き続く位置に設けられたマクロブロック１３（３）との配線を行う。加えて、マクロブロック１３（２）に設けられた外部用ポートＥＰ１〜ＥＰｓ（ｓは、２以上の任意の整数）を介して、図５に示されるように、固体撮像装置Ｄ１０の外部との配線を行う。
【００２３】
工程Ｓ６：半導体基板１４の大きさを決定し、より詳細には、半導体基板１４を、図５に示されるように、固体撮像素子１１、ドライバ回路１２、マクロブロック１３（１）〜１３（ｎ）を収納可能な最小の大きさの矩形（例えば、アスペクト比が１：１０〜１：４０）にする。
【００２４】
上述したように、実施例の半導体装置の設計方法では、ｎ個の矩形のマクロブロック１３（１）〜１３（ｎ）を作成し、当該マクロブロック１３（１）〜１３（ｎ）を、固体撮像素子１１及びドライバ回路１２の周縁の少なくとも一部に沿って、かつ、連続して配置することにより、半導体基板１４中に、従来のような空き領域１０５ａ、１０５ｂ（図７に図示）が残らないことから、半導体基板１４の面積を従来の半導体基板１０４に比して小さくすることができ、より正確には、半導体基板１４の短手方向（Ｙ軸方向）の長さを、従来の半導体基板１０４の短手方向の長さに比して短くすることが可能となる。
【００２５】
〈変形例〉
図６に図示されたように、変形例の固体撮像装置Ｄ２０では、上記した固体撮像素子１１に比して正方形に近い固体撮像素子２１であっても、固体撮像素子２１及びドライバ回路２２の周縁に沿って、より正確には、固体撮像素子２１の短手方向（Ｙ軸方向）に沿って、又は、ドライバ回路２２の長手方向（Ｘ軸方向）に沿って、ｎ個（ここでは、ｎ＝６）の矩形状のマクロブロックを配置することにより、上記したと同様に、半導体基板２４を小型にすることが可能となる。
【図面の簡単な説明】
【００２６】
【図１】実施例の半導体装置の設計方法を示すフローチャート。
【図２】実施例のマクロブロックを示す図。
【図３】実施例のマクロブロックの配置を示す図。
【図４】実施例のマクロブロック間の配線を示す図。
【図５】実施例の基板の大きさの決定を示す図。
【図６】変形例のマクロブロックの配置を示す図。
【図７】従来のＣＭＯＳ型固体撮像装置の設計方法を示す図。
【図８】従来の他のＣＭＯＳ型固体撮像装置の設計方法を示す図。
【符号の説明】
【００２７】
Ｄ１０…固体撮像装置、１１…固体撮像素子、１２…ドライバ回路、１３（１）〜１３（ｎ）…マクロブロック、１４…半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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