(57)【要約】【課題】ＭＩＳＦＥＴ，容量素子，抵抗素子などの半導体素子を同一半導体基板上に作成するとき、容量素子の誘電体膜形成時の熱処理により、容量素子下部電極からの不純物が抵抗素子部へ熱拡散することにより、抵抗素子の抵抗値が変化してしまうという問題があった。【解決手段】本発明の半導体装置の製造方法は、容量素子を構成する下部電極部と抵抗素子との間の導電性材料を部分的に除去して除去部を形成することにより、容量素子の誘電体膜形成時の熱処理による膜中の不純物の熱拡散が遮断され、抵抗素子の不純物の濃度変化を起させない。このような製造方法によって、所定の抵抗値の抵抗素子を得ることができる。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板上に異なる構造の複数の素子を混載してなる半導体装置の製造方法において、
前記素子は、上部電極と下部電極とが対向する構造の容量素子、半導体層を加工して所定の形状にしてなる抵抗素子、ＭＩＳＦＥＴのいずれかであって、
前記容量素子の前記下部電極となる導電性材料、前記抵抗素子となる導電性材料、前記ＭＩＳＦＥＴのゲート電極となる導電性材料のうちいずれか２つの導電性材料を同一の導電性材料により同時に形成する工程と、
前記素子を形成するために必要な所定の領域の前記導電性材料に不純物を添加する工程と、
前記導電性材料の前記所定の領域同士が隣接するとき、前記所定の領域の間の前記導電性材料を加工して除去部を形成し、該除去部により前記所定の領域同士を分離する分離工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記分離工程は、エッチング工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳ型電界効果トランジスタ）、抵抗素子、および容量素子を含む半導体装置を同一半導体基板上に製造する方法に関し、特に抵抗素子を所定の値にすることが可能な半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化の要求によって、ＭＩＳＦＥＴ等の能動素子、または抵抗素子や容量素子などの受動素子は、微細化している。それにより、半導体基板上にある程度大きな面積を必要とする容量素子や抵抗素子も半導体基板上に搭載可能となり、必要な素子の全てを半導体基板上に形成する集積回路の開発が盛んになってきた。
特に、容量素子や抵抗素子を半導体基板上に設ける絶縁性領域上に形成する技術が知られている（例えば、特許文献１参照。）。
【０００３】
図を用いて説明する。以下、図１７は、特許文献１に示した従来技術をその主旨を逸脱しないように配慮しつつ説明しやすいように書き直した図であって、半導体装置の断面を模式的に示した断面図である。図１７において、１はシリコンで構成する半導体基板、２はフィールド絶縁膜などの絶縁性領域である素子分離膜、３はＭＩＳＦＥＴのゲート絶縁膜、４はポリシリコン層、５は誘電体膜である。４０ａ，４０ｂはポリシリコン層４に添加した不純物である。この不純物は○印で示している。白矢印は、不純物の移動を示している。
【０００４】
図１７は、容量素子部に容量素子、抵抗素子部に抵抗素子、ＭＩＳＦＥＴ部にＭＩＳＦＥＴを形成する半導体装置の製造工程の途中の状態を示した図である。製造工程が終了して完成する容量素子は、上部電極と下部電極とを対向配置し、それらの間に誘電体層を挟持する構成を有している。下部電極は、ポリシリコン層４の所定の領域に不純物４０ａを添加するとともに、所定の工程でその形状を加工してなる。誘電体層は誘電体膜５を所定の形状に加工する。上部電極は図示しないが、同じく所定の形状に加工する。
【０００５】
抵抗素子は、ポリシリコン層４の所定の領域に不純物４０ｂを添加するとともに、所定の工程でその形状を加工してなる。
ＭＩＳＦＥＴは、ポリシリコン層４を所定の形状に加工してゲート電極を形成するものである。
つまり、容量素子の下部電極と抵抗素子とは、同一のポリシリコン層４で形成している。
【０００６】
【特許文献１】特開平１１−５４７００号公報（５頁、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に示した従来技術は、容量素子を構成する下部電極と抵抗素子とを同じポリシリコン層で形成しているため、これらを別々に形成するより製造工程を短縮することができるという利点があるが、発明者が検討したところ、抵抗素子の抵抗値が設計値と異なってしまうことがあるとわかった。
【０００８】
すなわち、誘電体膜５を形成する際に印加する熱によって、不純物４０ａが不純物４０ｂの方向にポリシリコン層４の内部で熱拡散してしまい、その結果、不純物４０ｂの不純
物濃度が変化して抵抗素子の抵抗値が変化してしまうのである。図１７においては、不純物４０ａが不純物４０ｂの方向に移動する様子は、白矢印で示している。
【０００９】
例えば、下部電極となる領域に添加する不純物４０ａの濃度を１×１０15ａｔｏｍｓ／ｃｍ2、抵抗素子となる領域に添加する不純物４０ｂの濃度を１×１０13〜１０14ａｔｏｍｓ／ｃｍ2とする。抵抗素子となる領域の不純物濃度は、下部電極となる領域の不純物濃度に比べて大変低い。このため、誘電体膜５の形成工程による熱で不純物４０ａが移動して不純物４０ｂの部分まで到達すると、不純物４０ｂの不純物濃度が変わってしまうのである。
【００１０】
このような問題を解決するには、抵抗素子部に形成する抵抗素子の不純物濃度を、この熱拡散を考慮に入れて予め低くしておけばよい。しかしながら、半導体基板上に容量素子と抵抗素子とが一対しかない場合ならばこのような不純物濃度の設定もできるが、それぞれ複数の素子が半導体装置の仕様に応じて自由にレイアウトされている高集積化した近年の半導体装置にあっては、素子の配置場所ごとに不純物濃度を変更しなければならなくなる。これは、素子の場所ごとに不純物を添加する製造工程が必要になるため、現実的ではない。
【００１１】
すなわち、特許文献１に示した従来技術は、設計値通りの抵抗値になるように抵抗素子を製造しようとしても狙い通りの値にはならず、さらに、高集積化した半導体装置には適用できなかった。
【００１２】
本発明は、このような問題を解決するためになされるものであって、抵抗素子とは異なる素子を同一の半導体基板上に混載しても所定の抵抗値を持つ抵抗素子となるような半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１３】
上記した目的を達するため、本発明の半導体装置の製造方法は、以下に記した構成を採用するものである。
【００１４】
半導体基板上に異なる構造の複数の素子を混載してなる半導体装置の製造方法において、素子は、上部電極と下部電極とが対向する構造の容量素子、半導体層を加工して所定の形状にしてなる抵抗素子、ＭＩＳＦＥＴのいずれかであって、
容量素子の下部電極となる導電性材料、抵抗素子となる導電性材料、ＭＩＳＦＥＴのゲート電極となる導電性材料のうちいずれか２つの導電性材料を同一の導電性材料により同時に形成する工程と、素子を形成するために必要な所定の領域の導電性材料に不純物を添加する工程と、導電性材料の所定の領域同士が隣接するとき、所定の領域の間の導電性材料を加工して除去部を形成し、除去部により所定の領域同士を分離する分離工程を有することを特徴とする。
【００１５】
分離工程は、エッチング工程を含むことを特徴とする。
【発明の効果】
【００１６】
本発明は、高い濃度の不純物を添加する容量素子の下部電極となる部分と、低い濃度の不純物を添加する抵抗素子となる部分との間のポリシリコン層を除去することで、誘電体膜を形成する際、高い熱処理が半導体基板に加わっても、容量素子の下部電極となる部分から抵抗素子となる部分へ不純物のポリシリコン層内の熱拡散を防止することができる。また、ポリシリコン層の除去は、エッチング工程で精度良く行うことができる。このことで、所定の抵抗値を持つ高抵抗素子を作成することができる。
【００１７】
上述したように本発明構成によれば、所定の値の抵抗素子を適切に得られ、ＭＩＳＦＥＴ、容量素子、および抵抗素子を同一半導体基板上に混載しても抵抗素子の抵抗値が変化しない半導体装置を構成することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体装置の実施形態を図面を参照しながら説明する。本実施形態においては、半導体基板をシリコン半導体基板とする例を用いて説明する。
【実施例１】
【００１９】
［第１の実施形態の説明：図１〜図１１］
以下、本発明の第１の実施形態を図面を参照しつつ説明する。図１は、本発明の半導体装置の製造方法を用いて製造した半導体装置を模式的に示する断面図であって、図２〜図１１は、図１に示す本発明の半導体装置の第１の実施形態の製造方法を順に記載したものである。
【００２０】
まず、図１を用いて半導体装置の構成を説明する。図１において、１はシリコンで構成する半導体基板、２はフィールド絶縁膜などの素子分離膜、３はＭＩＳＦＥＴのゲート絶縁膜、４ａは容量素子の下部電極、４ｂは抵抗素子、４ｃはＭＩＳＦＥＴのゲート電極、５は誘電体膜、６ａは容量素子の上部電極、７ａはＭＩＳＦＥＴのソース領域、７ｂはＭＩＳＦＥＴのドレイン領域である。４０ａ，４０ｂ，６０ａはそれぞれ不純物を示し、図中の○印と△印とで示している。
【００２１】
半導体基板１に選択的に設ける素子分離膜２によって素子を形成する領域を決める。もちろん、半導体基板１の上部も素子分離膜２の上部も素子を形成する領域となる。素子分離膜２の上部には、容量素子を形成する容量素子部、抵抗素子を形成する抵抗素子部を設けている。半導体基板１の上部には、ＭＩＳＦＥＴを形成するＭＩＳＦＥＴ部を設けている。互いの素子の配置領域の境界は、もちろん素子の形状により異なるとともに整然と領域分けできるものではないが、説明しやすいように矢印でその領域を示している。
【００２２】
容量素子は、ポリシリコン層を加工してなる上部電極６ａ，下部電極４ａを対向配置し、それらの間に誘電体膜５を挟持する構成を有している。誘電体膜５の誘電率で容量素子の静電容量を決めることができる。
抵抗素子４ｂは、ポリシリコン層を加工してなり、不純物４０ｂを含んでいる。
ＭＩＳＦＥＴは、半導体基板１にソース領域７ａとドレイン領域７ｂとを設け、これらの間の半導体基板１の上部にゲート絶縁膜３を設け、その上部にポリシリコン層を加工してなるゲート電極４ｃを設けている。
【００２３】
次に、図２〜図１１を用いて各製造工程を説明する。まず、図２に示すようにシリコンからなる半導体基板１を準備する。図２には、後の製造工程で完成する素子の形成部分を矢印で示している。
次に図３に示すように、半導体基板１上に選択的に所定の厚さの素子分離膜２と、所定の厚さのゲート絶縁膜３を形成する。素子分離膜２は、周知の選択酸化法により形成する。素子分離膜２により絶縁分離された領域が、ＭＩＳＦＥＴ部となる。
【００２４】
選択酸化法とは、ＭＩＳＦＥＴ部に酸化されにくいシリコン窒化膜を選択的に形成し、その後、例えば、１０００℃の水蒸気雰囲気中で酸化することにより半導体基板１の表面に厚いシリコン酸化膜をＭＩＳＦＥＴ部を除く部分に形成する方法である。いわゆるフィールド絶縁膜の形成方法として知られている。
【００２５】
ゲート絶縁膜３は、所定の洗浄液にて半導体基板１の表面を洗浄した後、例えば、温度
が約９００℃の酸素と水素との分圧雰囲気で酸化を行い、膜厚が約１５ｎｍのゲート絶縁膜３を全面に形成する。この製造工程によって素子分離膜２の上部にもゲート絶縁膜３のシリコン酸化膜が形成されるが、その膜厚は約１５ｎｍと薄いため、図示は省略する。
もちろん、このゲート絶縁膜３の膜厚は、本発明の半導体装置の電気特性に応じて自由に選択することができる。
【００２６】
次に、図４に示すように、半導体基板１の全領域上にポリシリコン層４を堆積する。ポリシリコン層４は、例えば、反応ガスにモノシランを用いて、温度が約６５０℃の減圧ＣＶＤ法により、約４００ｎｍの膜厚で堆積する。
【００２７】
次に、図５に示すように、ポリシリコン層４の上に、下部電極４ａとなる部分を開口するように、ホトレジストによるレジストパタン１０を形成する。レジストパタン１０を形成した後、容量素子の下部電極部４ａとなるポリシリコン層４に不純物４０ａを添加する。不純物４０ａは、例えば、砒素をイオン注入エネルギー６０ＫｅＶ、ドーズ量１×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。その後、アッシングなどによりレジストパタン１０を除去する。
【００２８】
次に、ポリシリコン層４に注入する不純物濃度に差がある領域の間のポリシリコン層４を除去する。不純物濃度に差がある領域とは、容量素子部と抵抗素子部との間のことである。図６に示すように、ホトリソ技術を用いて図示しないレジストパタンなどでマスキングをし（位置を決めし）、その位置に対してエッチングを行い、ポリシリコン層４に除去部８を設ける。除去部８は、エッチング工程により精度よく形成することができる。なお、この一連の製造工程を分離工程と呼ぶ。
【００２９】
次に、図７に示すように、ポリシリコン層４の上に、抵抗素子４ｂとなる部分を開口するように、レジストパタン１０を形成する。レジストパタン１０を形成した後、抵抗素子４ｂとなるポリシリコン層４に不純物４０ｂを添加する。不純物４０ｂは、例えば、砒素をイオン注入エネルギー６０ＫｅＶ、ドーズ量１×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。その後、アッシングなどによりレジストパタン１０を除去する。
【００３０】
次に、図８に示すように、ポリシリコン層４の表面上に、容量素子の静電容量を決めるための容量膜として使用される誘電体膜５を堆積する。誘電体膜５は、特に限定しないが、シリコン酸化膜や窒化シリコン酸化膜を用いることができる。また、誘電率のより大きなアルミナや窒素含有アルミナなど、知られている材料を用いることができる。
誘電体膜５は、例えば、反応ガスにジクロロシランとアンモニアの混合ガスを用いて、温度が約７００℃の減圧ＣＶＤ法により、約２０ｎｍの膜厚で堆積する。
【００３１】
次に、図９に示すように、誘電体膜５の表面上にポリシリコン層６を堆積する。ポリシリコン層６は、例えば、反応ガスにモノシランを用いて、温度が約６５０℃の減圧ＣＶＤ法により、約４００ｎｍの膜厚で堆積する。
その後、ポリシリコン層６全面に不純物６０ａを添加する。不純物６０ｂは、例えば、砒素をイオン注入エネルギー６０ＫｅＶ、ドーズ量１×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。
【００３２】
次に、図１０に示すように、知られているホトリソ技術およびエッチング技術を用いて、ポリシリコン層６および誘電体膜５を所定の形状にエッチングし、容量素子の上部電極６ａを形成する。
【００３３】
次に、図１１に示すように、知られているホトリソ技術およびエッチング技術を用いて
、ポリシリコン層４を所定の形状にエッチングし、容量素子の下部電極４ａ，抵抗素子４ｂ，ゲート電極４ｃを形成する。その後、ＭＩＳＦＥＴ部に知られているイオン注入技術などを用いて、ソース領域７ａとドレイン領域７ｂとを形成する。
【００３４】
各半導体素子を完成するためには、各半導体素子に金属配線や保護膜などを設けるのであるが、その製造工程については説明を省略する。
【００３５】
本発明の半導体装置の製造方法を用いて作成した半導体装置の抵抗素子は、容量素子の下部電極４ａと抵抗素子４ｂとゲート電極４ｃとをポリシリコン層４で同一に形成し、不純物を添加するが、ポリシリコン層４に除去部８を設ける分離工程を有していることによって、容量素子の下部電極部４ａから抵抗素子４ｂへの不純物拡散が遮断され、抵抗素子４ｂの抵抗値が変化することはないのである。
【実施例２】
【００３６】
［第２の実施形態の説明：図１、図６、図１２〜図１６］
次に、本発明の第２の実施形態を図面を参照しつつ説明する。図１に示す本発明の半導体装置の製造方法を用いて製造した半導体装置の断面図も用いる。図１２〜図１６は、本発明の半導体装置の第２の実施形態の製造方法を順に記載したものである。
【００３７】
まず、図６に示す製造工程までは、本発明の第１の実施形態の半導体装置の製造方法と同一であるので図６までの図を参照することにして、その説明は省略する。
図１２を参照する。図１２に示す状態とは、ポリシリコン層４の容量素子部の下部電極４ａとなる部分に不純物４０ａがイオン注入されており、容量素子部と抵抗素子部との間のポリシリコン層４には除去部８が形成されており、このポリシリコン層４の上部には、誘電体膜５が堆積されている状態である。
【００３８】
次に、図１３に示すように、誘電体膜５の表面上にポリシリコン層６を堆積する。その後、ポリシリコン層６全面に不純物６０ａを添加する。不純物６０ａの添加に関する条件はすでに説明しているために省略する。
【００３９】
次に、図１４に示すように、知られているホトリソ技術およびエッチング技術を用いて、ポリシリコン層６および誘電体膜５を所定の形状にエッチングし、容量素子の上部電極６ａを形成する。
【００４０】
次に、図１５に示すように、知られているホトリソ技術およびエッチング技術を用いて、ポリシリコン層４を所定の形状にエッチングし、容量素子の下部電極４ａ，抵抗素子４ｂ，ゲート電極４ｃを形成する。
【００４１】
次に、図１６に示すように、半導体基板１の上部に、抵抗素子４ｂとなる部分を開口するように、レジストパタン１０を形成する。レジストパタン１０を形成した後、抵抗素子４ｂとなるポリシリコン層４に不純物４０ｂを添加する。不純物４０ｂの添加に関する条件はすでに説明しているために省略する。その後、アッシングなどによりレジストパタン１０を除去する。
【００４２】
その後、ＭＩＳＦＥＴ部に知られているイオン注入技術などを用いて、ソース領域７ａとドレイン領域７ｂとを形成し、すでに説明したように、各半導体素子に金属配線や保護膜などを設ける。
【００４３】
本発明の第２の実施形態の半導体装置の製造方法では、容量素子部の容量素子を先に形成してしまう点が、本発明の第１の実施形態の半導体装置の製造方法と異なる。しかしな
がら、ポリシリコン層４に除去部８を設ける分離工程を有していることは変わらない。換言すると、この分離工程を有していれば、他の製造工程は自由に変更が可能である。
【００４４】
以上説明した本発明の実施形態では、除去部８を１つだけ設ける例を示したが、除去部８を設ける数はそれに限定するものではない。そもそも除去部８を設ける部分とは、ポリシリコン層４に注入する不純物濃度に差がある領域の間である。例示では、その不純物濃度に差がある領域とは、容量素子部と抵抗素子部との間のことである。もちろん、抵抗素子やＭＩＳＦＥＴに要求される電気特性によっては、抵抗素子部とＭＩＳＦＥＴ部との間も、ポリシリコン層４に注入する不純物濃度に差がある領域となることがある。その場合は、その部分に除去部８を設ければよいのである。
【産業上の利用可能性】
【００４５】
本発明の半導体装置の製造方法は、容量素子近傍の抵抗素子の抵抗値の変動を発生させることがない。このため、容量素子や抵抗素子などの半導体素子を同一半導体基板上に形成する必要がある高集積化が求められる半導体装置に好適である。
【図面の簡単な説明】
【００４６】
【図１】本発明の半導体装置の製造方法を用いて製造した半導体装置を模式的に示する断面図である。
【図２】本発明の半導体装置の第１の実施形態の製造方法における最初の製造工程を説明するための断面図である。
【図３】本発明の半導体装置の第１の実施形態の製造方法における素子分離膜２とゲート絶縁膜３との形成を説明する断面図である。
【図４】本発明の半導体装置の第１の実施形態の製造方法におけるポリシリコン層４の形成を説明する断面図である。
【図５】本発明の半導体装置の第１の実施形態の製造方法における不純物４０ａの形成を説明する断面図である。
【図６】本発明の半導体装置の第１の実施形態の製造方法における除去部８の形成を説明する断面図である。
【図７】本発明の半導体装置の第１の実施形態の製造方法における不純物４０ｂの形成を説明する断面図である。
【図８】本発明の半導体装置の第１の実施形態の製造方法における誘電体膜５の形成を説明する断面図である。
【図９】本発明の半導体装置の第１の実施形態の製造方法におけるポリシリコン層６の形成を説明する断面図である。
【図１０】本発明の半導体装置の第１の実施形態の製造方法における容量素子の形成を説明する断面図である。
【図１１】本発明の半導体装置の第１の実施形態の製造方法における各半導体素子の形成を説明する断面図である。
【図１２】本発明の半導体装置の第２の実施形態の製造方法における誘電体膜５の形成後の状態を説明する断面図である。
【図１３】本発明の半導体装置の第２の実施形態の製造方法におけるポリシリコン層６の形成を説明する断面図である。
【図１４】本発明の半導体装置の第２の実施形態の製造方法における容量素子の形成を説明する断面図である。
【図１５】本発明の半導体装置の第２の実施形態の製造方法におけるポリシリコン層４の加工を説明する断面図である。
【図１６】本発明の半導体装置の第２の実施形態の製造方法における不純物４０ｂの添加を説明する断面図である。
【図１７】特許文献１に示した従来技術を説明するための断面図である。
【符号の説明】
【００４７】
１  半導体基板
２  素子分離膜
３  ゲート絶縁膜
４  ポリシリコン層
４ａ  容量素子の下部電極
４ｂ  抵抗素子
４ｃ  ゲート電極
５  誘電体膜
６  ポリシリコン層
６ａ  容量素子の上部電極
７ａ  ソース領域
７ｂ  ドレイン領域
８  除去部８
４０ａ，４０ｂ，６０ａ  不純物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2008235797.tif 000013
【図１２】
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【図１３】
2008235797.tif 000015
【図１４】
2008235797.tif 000016
【図１５】
2008235797.tif 000017
【図１６】
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【図１７】
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