(57)【要約】【課題】ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置において、ゲートパターン密度の偏りを小さくし、ダミーゲートの上面を露出させるＣＭＰ工程において、ディッシングが発生しないようにする。【解決手段】ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置において、ゲート形成位置以外の位置１４に、ダミーゲート１２ａを追加して配置することにより、ゲートパターン密度の偏りを小さくする。あるいはダミーゲート１２ａの代わりにインターフェーストランジスタ、あるいはアナログ回路用容量の電極を配置することにより、ゲートパターン密度の偏りを小さくする。【選択図】図１２
2008235925.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板主面のダマシン型又はリプレース型のゲートを形成する第１の位置と、上記半導体基板主面の第１の位置とは異なり前記ゲートの密度が前記第１の位置より疎である第２の位置に、それぞれダミーゲートを形成する工程と、
上記ダミーゲートを覆う層間絶縁膜を形成する工程と、
上記層間絶縁膜を化学機械的研磨により研磨して上記第１と第２の位置のダミーゲートの上面を露出させる工程と、
前記第１の位置に形成したダミーゲートを選択的に除去してゲート溝を形成する工程と、
前記ゲート溝を埋め、前記第２の位置のダミーゲートの上を覆うように電極膜を形成し、この電極膜を前記第２の位置に形成したダミーゲートの上部が露出するように選択的に除去することにより、ダマシン型ゲート電極を形成するか、又は、上記ゲート溝より広い幅の電極を残してリプレース型ゲート電極を形成するエ程と、
前記ダマシン型又はリプレース型ゲート電極の上に層間絶縁膜と配線とを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板主面のダマシン型又はリプレース型のゲートを形成する第１の位置にダミーゲートを形成する工程と、
上記半導体基板主面上に化学機械的研磨のストッパー膜を上記ダミーゲートの厚さに近い厚さに形成する工程と、
上記化学機械的研磨のストッパー膜を所定の厚さに選択的にエッチングして上記化学機械的研磨のストッパー膜を一定厚さ残留させるとともに、上記第１の位置とは異なり前記ゲートの密度が前記第１の位置より疎である第２の位置に前記残留させたストッパー膜によってダミーパターンを形成する工程と、
上記ストッパー膜及び上記ダミーパターンの上に層間絶縁膜を形成する工程と、
上記層間絶縁膜及び上記ストッパー膜を化学機械的研磨により研磨して上記ダミーゲートの上面と前記ダミーパターンの上面とを露出させる工程と、
上記ダミーゲートを選択的に除去してゲート溝を形成する工程と、
上記ゲート溝を埋め、前記第２の位置のダミーパターンの上を覆うように電極膜を形成し、この電極膜を前記第２の位置に形成したダミーパターンの上部が露出するように選択的に除去することにより、ダマシン型ゲート電極を形成するか、又は、上記ゲート溝より広い幅の電極を残してリプレース型ゲート電極を形成する工程と、
前記ダマシン型又はリプレース型ゲート電極の上に層間絶縁膜と配線とを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、特にダマシン型ゲートおよびリプレース型ゲートの製造方法に関するものである。
【背景技術】
【０００２】
ＬＳＩの微細化に伴い、ゲート絶縁膜の薄膜化が進み、多結晶シリコンゲート電極の空乏化によるゲート容量低下が無視できなくなってきている。これを解決するために、ゲート電極を空乏化の無いメタルに置き換える検討が行われている。（例えば特許文献１参照）
【０００３】
通常、ソース／ドレインの形成はゲート電極形成後に行われるが、メタルは多結晶シリコンに比べ、シリコン酸化膜やＡｌ２Ｏ３、ＨｆＯ２などの高誘電体膜と反応しやすいため、高温熱処理を必要とするソース／ドレインの形成後にゲート電極を形成する方法が提案されており、ダマシン型ゲートまたはリプレース型ゲートと呼ばれている。（例えば、非特許文献１及び２参照）
【０００４】
【特許文献１】特開２００１−１０２４４３号公報
【非特許文献１】A. Yagishita et al., IEDM Tech. Dig. (1998), pp.785−788など
【非特許文献２】A. Chatterjee et al., IEDM Tech. Dig.(1997), pp.821−824など
【０００５】
図４４〜５４は、従来のダマシン型ゲートおよびリプレース型ゲートの製造方法を、順を追って説明する工程説明図である。
まず、図４４に示すように、半導体基板１上に素子分離６ａおよびＰ型ウェル８、Ｎ型ウェル１０を形成し、ダミーゲート酸化膜１１および多結晶シリコン膜１２を形成する。
【０００６】
次に、図４５に示すように、リソグラフィによりレジストパターン１３を形成し、これをマスクとしてドライエッチングを行い、ダミーゲート１２ａを形成する。
【０００７】
次に、図４６に示すように、リソグラフィおよびイオン注入により、ＮＭＯＳの低濃度拡散層領域（以下、エクステンションと称する）１５およびＮＭＯＳのポケットイオン注入領域（以下、Ｈａｌｏと称する）１６、ＰＭＯＳのエクステンション１７およびＰＭＯＳのＨａｌｏ１８を形成する。
【０００８】
次に、図４７に示すように、シリコン窒化膜からなるスペーサー１９を形成し、図４８に示すように、リソグラフィおよびイオン注入によりＮＭＯＳのソース／ドレイン２０およびＰＭＯＳのソース／ドレイン２１を形成する。
【０００９】
次に、図４９に示すように、シリコン窒化膜からなるコンタクトエッチのストッパー膜２２およびシリコン酸化膜からなる層間絶縁膜２３を形成する。
【００１０】
次に、図５０に示すように、化学機械的研磨（Chemical Mechanical Polishing：以下、ＣＭＰと称する）により層間絶縁膜２３およびコンタクトエッチのストッパー膜２２を研磨し、ダミーゲート１２ａの上面を露出させる。
次に、図５１に示すように、ダミーゲート１２ａおよびダミーゲート酸化膜１１（図５０参照）を除去することにより、ゲート溝２５を形成する。
【００１１】
次に、図５２に示すように、ゲート溝２５（図５１参照）の内部を被覆するようにＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２などからなる高誘電体絶縁膜あるいはＳｉＯ２、ＳｉＮなどからなるゲート絶縁膜２６を形成し、次にＴｉＮなどからなる第１の金属膜２７を形成する。第１の金属膜は、ＭＯＳＦＥＴの閾値などを決定するものであり、仕事関数や高誘電体膜との反応性を勘案して決定する。
【００１２】
さらに、溝を埋め込むように第２の金属膜２８を堆積する。第２の金属は、電極の抵抗を下げるために堆積するものであり、Ｗ，Ａｌ、Ｃｕなど通常配線に用いられる材料で良い。
【００１３】
次に、図５３に示すように、ダマシン型ゲートを形成する場合には、ゲート溝２５（図５１参照）の外部に堆積された第２の金属膜２８、第１の金属膜２７およびゲート絶縁膜２６をＣＭＰにより除去することによりダマシン型ゲート２９を形成する。
【００１４】
また、リプレース型ゲートを形成する場合には、図５３の工程に代えて、図５４に示すように、リソグラフィによりレジストパターン（図示しない）を形成し、これをマスクとしてドライエッチングにより第２の金属膜２８、第１の金属膜２７およびゲート絶縁膜２６を選択エッチングしてリプレース型ゲート３０を形成する。
これ以降は図示しないが、ダマシン型ゲートまたはリプレース型ゲートの上に層間絶縁膜を堆積し、コンタクト形成／配線形成を行う。
【００１５】
図５５に、従来のダマシン型ゲートの形成工程において、ダミーゲートの上面を露出させるためのＣＭＰ処理前の断面図を示す。また、図５６に、ダミーゲートの上面を露出させるためのＣＭＰ処理後の断面図を示す（なお、図５５は前述の従来技術の図４９の工程に相当し、図５６は従来技術の図５０の工程に相当する工程である）。
【００１６】
図５５において、１はＰ型シリコン基板、７はＮ型チャネルトランジスタを形成する領域（以下、Ｎｃｈ領域と称する）、９はＰ型チャネルトランジスタを形成する領域（以下、Ｐｃｈ領域と称する）であり、Ｎｃｈ領域７およびＰｃｈ領域９にダミーゲート１２ａを形成している。また、１４はダミーゲートを形成していない領域を示す。また、８はＰ型ウェル、１０はＮ型ウェル、６ａは素子分離、１２ａはダミーゲート、２２はコンタクトエッチのストッパー膜、２３は層間絶縁膜を示す。
【００１７】
図５６に示すように、ダミーゲート１２ａの上面をＣＭＰにより露出させるとき、コンタクトエッチのストッパー膜２２と層間絶縁膜２３の研磨速度が異なるため、トランジスタとしてのゲートを形成してない領域１４では、ＣＭＰ後の層間絶縁膜の膜厚がディッシングにより薄くなり、窪み３５が発生する。
この後、ダマシン型ゲートでは、ダミーゲート１２ａおよびその下に形成したダミーゲート酸化膜１１を選択的に除去してゲート溝を形成し、ゲート溝を埋め込むようにゲート絶縁膜および金属膜を形成し、ゲート溝の外部に形成した部分を再度ＣＭＰにより除去する。
【００１８】
このとき、図５７に示すように、窪み３５（図５６参照）に金属膜３５ａが残ってしまい、配線ショートを引き起こしたり、層間容量を変化させたりする。また、ダミーゲート占有密度によるＣＭＰのパターン依存が発生するため、研磨量の制御が難しくなる。
また、図５８に示すように、リプレース型ゲートにおいても、金属膜を選択エッチングする工程において、窪み３５（図５６参照）に金属膜３５ｂが残ってしまい、ダマシン型ゲートの場合と同様の問題が生じると考えられる。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述したように、従来の技術では、上記ダマシン型ゲートまたはリプレース型ゲートを有する半導体装置の製造方法において、ダミーゲートを形成していない領域のＣＭＰディッシング部に金属膜が残留し、配線ショート等を引き起こしてしまうという問題があった。
【００２０】
本発明は、上記従来の技術の課題を解決するためになされたもので、ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置において、配線ショート等を引き起こさない半導体装置を得ることを目的とする。また、ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置のダミーゲートを露出させる工程において、ＣＭＰによるディッシングが基板上で発生しないようにする製造方法を得ることを目的とする。
【課題を解決するための手段】
【００２１】
本発明による半導体装置の製造方法は、半導体基板主面のダマシン型又はリプレース型のゲートを形成する第１の位置と、上記半導体基板主面の第１の位置とは異なり前記ゲートの密度が前記第１の位置より疎である第２の位置に、それぞれダミーゲートを形成する工程と、上記ダミーゲートを覆う層間絶縁膜を形成する工程と、上記層間絶縁膜を化学機械的研磨により研磨して上記第１と第２の位置のダミーゲートの上面を露出させる工程と、前記第１の位置に形成したダミーゲートを選択的に除去してゲート溝を形成する工程と、前記ゲート溝を埋め、前記第２の位置のダミーゲートの上を覆うように電極膜を形成し、この電極膜を前記第２の位置に形成したダミーゲートの上部が露出するように選択的に除去することにより、ダマシン型ゲート電極を形成するか、又は、上記ゲート溝より広い幅の電極を残してリプレース型ゲート電極を形成するエ程と、前記ダマシン型又はリプレース型ゲート電極の上に層間絶縁膜と配線とを形成する工程と、を備えたことを特徴とする。
【００２２】
また、本発明による別の半導体装置の製造方法は、半導体基板主面のダマシン型又はリプレース型のゲートを形成する第１の位置にダミーゲートを形成する工程と、上記半導体基板主面上に化学機械的研磨のストッパー膜を上記ダミーゲートの厚さに近い厚さに形成する工程と、上記化学機械的研磨のストッパー膜を所定の厚さに選択的にエッチングして上記化学機械的研磨のストッパー膜を一定厚さ残留させるとともに、上記第１の位置とは異なり前記ゲートの密度が前記第１の位置より疎である第２の位置に前記残留させたストッパー膜によってダミーパターンを形成する工程と、上記ストッパー膜及び上記ダミーパターンの上に層間絶縁膜を形成する工程と、上記層間絶縁膜及び上記ストッパー膜を化学機械的研磨により研磨して上記ダミーゲートの上面と前記ダミーパターンの上面とを露出させる工程と、上記ダミーゲートを選択的に除去してゲート溝を形成する工程と、上記ゲート溝を埋め、前記第２の位置のダミーパターンの上を覆うように電極膜を形成し、この電極膜を前記第２の位置に形成したダミーパターンの上部が露出するように選択的に除去することにより、ダマシン型ゲート電極を形成するか、又は、上記ゲート溝より広い幅の電極を残してリプレース型ゲート電極を形成する工程と、前記ダマシン型又はリプレース型ゲート電極の上に層間絶縁膜と配線とを形成する工程と、を備えたことを特徴とする。本発明のその他の特徴については以下に詳細に説明する。
【発明の効果】
【００２３】
本発明によれば、ダマシン型ゲート又はリプレース型ゲートを有する半導体装置の製造方法において、配線ショートや層間容量変化の抑制された、良好な半導体装置の製造方法を得ることができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しながら、本発明の実施の形態を説明する。
実施の形態１．
図１〜１６は、本発明実施の形態１による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
【００２５】
半導体装置の製造にあたっては、一般にＰ型シリコン基板またはＮ型シリコン基板が用いられるが、ここではＰ型シリコン基板を用いる。素子分離形成方法として、素子領域をシリコン窒化膜で覆ったのち、いわゆる選択酸化法（ＬＯＣＯＳ）によって分離してもよいし、シャロートレンチ分離法（ＳＴＩ）によって行ってもよい。ここでは、ＳＴＩを用いた場合の例を示す。
【００２６】
まず、図１に示すように、Ｐ型シリコン基板１の主面上に縦型拡散炉によりバッファ熱酸化膜２を２０ｎｍ形成し、バッファ熱酸化膜２の上にＬＰＣＶＤによりシリコン窒化膜３を１５０ｎｍ生成する。
次に、図示しないが、次に、リソグラフィによりシリコン窒化膜３の上にレジストパターンを形成し、これをマスクとして、シリコン窒化膜３およびバッファ熱酸化膜２を選択エッチングする。
【００２７】
次に、図２に示すように、選択エッチングされたシリコン窒化膜３ａおよびバッファ熱酸化膜２ａをマスクとして、反応性イオンエッチングにより、Ｐ型シリコン基板１にトレンチ４を３５０ｎｍ程度の深さで形成する。次に、トレンチ４の内壁に形成されたプラズマダメージ層除去のため、１１００℃の希釈酸素雰囲気でシリコン内壁を酸化し、ライナー酸化膜５を縦型拡散炉により２０ｎｍの膜厚で生成する。
【００２８】
次に、図３に示すように、トレンチ４（図２参照）を埋め込むように、高密度プラズマＣＶＤにより埋め込み酸化膜６を６００ｎｍの膜厚で生成する。このとき、トレンチ４、選択エッチングされたシリコン窒化膜３ａおよびバッファ熱酸化膜２ａ（図２参照）が埋め込み酸化膜６により完全に埋め込まれ、且つ、次工程のＣＭＰにより十分な平坦性が得られるように膜厚を設定する。
【００２９】
次に、図４に示すように、埋め込み酸化膜６をＣＭＰにより研磨し、シリコン窒化膜３ａの上面を露出させる。
【００３０】
次に、図５に示すように、シリコン窒化膜３ａ（図４参照）を熱燐酸により全面除去し、さらに希弗酸水溶液によりバッファ熱酸化膜２ａ（図４参照）を全面除去し、素子分離６ａを形成する。
【００３１】
次に、図示しないが、リソグラフィによりＰ型ウェル形成領域以外の位置にレジストパターンを形成し、これをマスクとしてＰ型不純物のイオン注入を行う。ウェル内部の不純物濃度を均一化するため、イオン注入は３回に分けて行う。１回目は、ボロンを加速電圧４００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行い、２回目は、ボロンを加速電圧２５０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行い、３回目は、ボロンを加速電圧４０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行う。
【００３２】
また、Ｎｃｈトランジスタの閾値電圧調整のため、ボロンのイオン注入を加速電圧２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行い、図６に示すように、Ｎｃｈ領域７にＰ型ウェル８を形成する。
【００３３】
次に、図示しないが、リソグラフィによりＮ型ウェル形成領域以外の位置にレジストパターンを形成し、これをマスクとしてＮ型不純物のイオン注入を行う。ウェル内部の不純物濃度を均一化するため、イオン注入は３回に分けて行う。１回目は、リンを加速電圧６００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行い、２回目は、リンを加速電圧３００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行い、３回目は、ヒ素を加速電圧１５０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行う。
【００３４】
また、Ｐｃｈトランジスタの閾値電圧調整のため、ヒ素のイオン注入を加速電圧１００ｋｅＶ、ドーズ量２×１０１２ｃｍ−２の条件で行い、図６に示すように、Ｐｃｈ領域９にＮ型ウェル１０を形成する。
【００３５】
次に、縦型の拡散炉により、ダミーゲート酸化膜１１を５ｎｍ程度の膜厚で生成する。さらに、ＬＰＣＶＤにより、多結晶シリコン膜１２を２００ｎｍ程度の膜厚で生成する。
このとき、ダミーゲートの材料として、多結晶シリコン膜の代わりに、シリコンゲルマニウム等を用いても良い。
【００３６】
次に、図７に示すように、リソグラフィにより、Ｎｃｈ領域７及びＰｃｈ領域９と、トランジスタとしてのゲートを形成しない領域１４のそれぞれのゲート形成位置にレジストパターン１３を形成し、これをマスクとしてドライエッチングを行い、Ｎｃｈ領域７、Ｐｃｈ領域９およびトランジスタとしてのゲートを形成しない領域１４にダミーゲート１２ａを形成する。
【００３７】
このとき、Ｎｃｈ領域７及びＰｃｈ領域９のゲート形成位置、およびトランジスタとしてのゲートを形成しない位置１４に、ライン幅＝０．２ｕｍ程度、スペース幅＝０．５ｕｍ程度でダミーゲート１２ａを形成している。従って、Ｎｃｈ領域７、Ｐｃｈ領域９、およびトランジスタとしてのゲートを形成しない領域１４のいずれの領域においても、ダミーゲート１２ａのパターン密度はほぼ一定となっている。
【００３８】
次に、図示しないが、Ｎｃｈ領域７以外の位置にリソグラフィによりレジストパターンを形成する。
次に、Ｎｃｈエクステンション、ＮｃｈのＨａｌｏのイオン注入を行う。Ｎｃｈのエクステンションのイオン注入は、ヒ素を加速電圧２０ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件で行う。また、ＮｃｈのＨａｌｏのイオン注入は、ボロンを加速電圧２５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２、注入角度３０°程度の条件で行い、図８に示すように、Ｎｃｈ領域７にＮｃｈのエクステンション１５、ＮｃｈのＨａｌｏ１６を形成する。
【００３９】
次に、図示しないが、Ｐｃｈ領域９以外の位置にリソグラフィによりレジストパターンを形成する。
【００４０】
次に、Ｐｃｈのエクステンション、ＰｃｈのＨａｌｏのイオン注入を行う。Ｐｃｈのエクステンションのイオン注入は、二弗化ボロンを加速電圧１５ｋｅＶ、３×１０１３ｃｍ−２の条件で行う。また、ＰｃｈのＨａｌｏのイオン注入は、ヒ素を加速電圧１５０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２、注入角度３０°程度の条件で行い、図８に示すように、Ｐｃｈ領域９にＰｃｈのエクステンション１７、ＰｃｈのＨａｌｏ１８を形成する。
【００４１】
次に、図９に示すように、ＬＰＣＶＤによりシリコン窒化膜を１００ｎｍ程度生成し、反応性イオンエッチングにより、Ｎｃｈ領域７、Ｐｃｈ領域９、およびトランジスタとしてのゲートを形成しない領域１４のダミーゲート１２ａの側壁に、シリコン窒化膜からなるスペーサー１９を形成する。
【００４２】
次に、図示しないが、Ｎｃｈ領域７以外の位置にリソグラフィによりレジストパターンを形成する。このレジストパターンをマスクとして、Ｎｃｈ領域７にソース／ドレイン形成のためのイオン注入を行う。
【００４３】
Ｎｃｈソース／ドレインのイオン注入は、ヒ素を加速電圧５０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で行い、図１０に示すように、Ｎｃｈ領域７にＮｃｈソース／ドレイン２０を形成する。
このとき、ゲートエッジの近傍は、スペーサー１９により高濃度領域が形成されないので、ドレイン近傍におけるホットエレクトロンによるＭＯＳの特性劣化を防止することができる。
【００４４】
次に、図示しないが、Ｐｃｈ領域９以外の位置にリソグラフィによりレジストパターンを形成する。このレジストパターンをマスクとして、Ｐｃｈ領域９にソース／ドレイン形成のためのイオン注入を行う。
【００４５】
Ｐｃｈソース／ドレインのイオン注入は、ボロンを加速電圧１０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で行い、図１０に示すように、Ｐｃｈ領域９にＰｃｈソース／ドレイン２１を形成する。
このとき、ゲートエッジの近傍は、スペーサー１９により、高濃度領域が形成されないので、ドレイン近傍におけるホットエレクトロンによるＭＯＳの特性劣化を防止することができる。
【００４６】
次に、図１１に示すように、Ｎｃｈ領域７、Ｐｃｈ領域９、およびトランジスタとしてのゲートを形成しない領域１４全体を覆うように、シリコン窒化膜からなるコンタクトエッチのストッパー膜２２をＬＰＣＶＤにより３０ｎｍ程度形成する。さらに、コンタクトエッチのストッパー膜２２の上に、シリコン酸化膜からなる層間絶縁膜２３を常圧ＣＶＤにより３００〜５００ｎｍ程度形成する。
【００４７】
次に、図１２に示すように、層間絶縁膜２３およびコンタクトエッチのストッパー膜２２をＣＭＰにより研磨し、Ｎｃｈ領域７、Ｐｃｈ領域９のダミーゲート１２ａ、およびトランジスタとしてのゲートを形成しない領域１４のダミーゲート１２ａの上面を露出させる。
このとき、Ｎｃｈ領域７、Ｐｃｈ領域９のダミーゲート１２ａと、トランジスタとしてのゲートを形成しない領域１４のダミーゲート１２ａの高さはほぼ同じであり、また、Ｐ型シリコン基板１上のダミーゲート１２ａのパターン密度はどの箇所もほぼ一定となっているので、ＣＭＰによるディッシングが無い平坦な形状となっている。
【００４８】
次に、図１３に示すように、トランジスタとしてのゲートを形成しない領域１４の全体を覆うように、リソグラフィによりレジストパターン２４を形成する。これをマスクとして、Ｎｃｈ領域７、Ｐｃｈ領域９のダミーゲート１２ａおよびダミーゲート酸化膜１１（図１２参照）を反応性イオンエッチングにより選択的に除去し、ゲート溝２５を形成する。
【００４９】
次に、図１４に示すように、ゲート溝２５（図１３参照）の内部を被覆するように、Ｈｉｇｈ−ｋ膜やシリコン窒化膜などからなるゲート絶縁膜２６を５ｎｍ形成する。次に、溝状のゲート絶縁膜２６の内面に、ＴｉＮからなる第１の金属膜２７を５ｎｍ形成する。このとき、第１の金属膜２７も溝を残している。さらに、電気抵抗低減のため、第１の金属膜２７の溝を埋め込むように、タングステンからなる第２の金属膜２８を３００ｎｍ生成する。
【００５０】
次に、図１５に示すように、Ｎｃｈ領域７、Ｐｃｈ領域９のゲート溝２５（図１３参照）の外部に形成した第２の金属膜２８、第１の金属膜２７、およびゲート絶縁膜２６をＣＭＰにより除去することにより、ダマシン型ゲート２９を形成する。
【００５１】
なお、図１３に示す工程では、トランジスタとしてのゲートを形成しない領域１４にレジストパターン２４を形成したが、このレジストパターンを形成することなく、トランジスタとしてのゲートを形成しない領域１４のダミーゲートもダマシン型に形成するようにしても良い。
【００５２】
さらに図１５の工程に代えて、図１６に示すように、ゲート絶縁膜２６、第１の金属膜２７、および第２の金属膜２８を形成後、リソグラフィによりＮｃｈ領域７およびＰｃｈ領域９のゲート形成位置にゲート幅より広い幅のレジストパターン（図示しない）を形成し、第２の金属膜２８、第１の金属膜２７およびゲート絶縁膜２６をドライエッチングにより選択エッチングし、リプレース型ゲート３０を形成するようにしても良い。
【００５３】
これ以降は、ダマシン型ゲートを形成する場合、及びリプレース型ゲートを形成する場合も、ともに、この上に第２の層間絶縁膜を堆積し、コンタクトおよび配線を形成する。これらの工程はこの分野で既知の工程であるので説明を省略する。
【００５４】
以上述べたように、この実施の形態では、ダマシン型ゲートあるいはリプレース型ゲート構造を形成する半導体装置の製造方法において、ダマシン型ゲートあるいはリプレース型ゲートを形成するためのダミーゲートのほかに、トランジスタとしてのゲートを形成しない領域にも、ダミーゲートを追加して形成するようにした。このようにして、基板上のどの部分においても、複数のダミーゲートのパターンの分布の疎密差が小さくなるようにするので、ダミーゲートの上面を露出させるＣＭＰ工程で発生するディッシングが抑制され、ダマシン型ゲート形成工程において配線ショートや層間容量変化のない、良好な配線形成が可能な半導体装置およびその製造方法を得ることができる。
【００５５】
また、別の言い方をすれば、基板上のどの部分においも、ダマシン型ゲート電極又はリプレース型電極を形成するためのダミーパターンと、これに追加したダミーパターンについて、各部分におけるダミーパターンの合計占有面積が同じまたはほぼ同じとなるようにしたものであり、これによりＣＭＰのパターン依存性をなくし、あるいは改良するようにしたものである。
【００５６】
なお、上記の説明からも理解されるとおり、ここでダマシン型ゲート電極とは、ゲート形成位置にダミーゲート酸化膜およびダミーゲートを形成し、ゲート形成位置以外の位置にダミーゲートとほぼ同じ高さになるように層間絶縁膜を形成し、ダミーゲートおよびダミーゲート酸化膜を除去することにより形成したゲート形成位置の凹部の底部および側壁にゲート絶縁膜を形成し、このゲート絶縁膜で形成した溝が、電極膜により埋め込まれた構造の電極のことをいう。
また、リプレース型ゲート電極とは、ゲート形成位置にダミーゲート酸化膜およびダミーゲートを形成し、ゲート形成位置以外の位置にダミーゲートとほぼ同じ高さになるように層間絶縁膜を形成し、ダミーゲートおよびダミーダミーゲート酸化膜を除去することにより形成したゲート形成位置の凹部の底部および側壁にゲート絶縁膜を形成し、このゲート絶縁膜で形成した溝が、電極膜により埋め込まれ、ゲート絶縁膜および電極膜がそれぞれゲート形成位置の凹部の上部かつ外側に接続された状態で一定長さ横方向に積層されている構造の電極のことをいう。
【００５７】
次に、この実施の形態により製造された半導体装置は図１５または図１６に示すような構造を有している。すなわち、この実施の形態による半導体装置は、ゲート電極をメタル材料で形成したダマシン型ゲート電極又はリプレース型電極を有する半導体装置であって、上記ダマシン型ゲート電極又はリプレース型電極を形成していない位置にダミーパターンの電極を形成しているものである。
【００５８】
これを言い換えると、ダマシン型ゲート電極又はリプレース型電極の分布の疎な領域において、図５６に示したような絶縁膜の窪みが発生しないように、ダマシン型ゲート電極又はリプレース型電極と、これに追加したダミーパターンの電極とを合わせた全体としての電極分布について、その分布の疎密差を小さくしたものである。
【００５９】
実施の形態２．
図１７〜２４は、本発明実施の形態２による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
【００６０】
素子分離形成に関しては、実施形態１の製造方法に従って形成するものとする。
【００６１】
その後、図１７に示すように、Ｐ型シリコン基板１の主面に素子分離６ａを形成し、リソグラフィおよびイオン注入により、Ｎｃｈ領域７、Ｐｃｈ領域９にそれぞれＰ型ウェル８、Ｎ型ウェル１０を形成する。次に、Ｎｃｈ領域７、Ｐｃｈ領域９にそれぞれダミーゲート酸化膜１１、ダミーゲート１２ａを形成する。また、５はライナー酸化膜である。
【００６２】
次に、リソグラフィおよびイオン注入により、Ｎｃｈ領域７にＮｃｈのエクステンション１５、ＮｃｈのＨａｌｏ１６を形成し、Ｐｃｈ領域９にＰｃｈのエクステンション１７、ＰｃｈのＨａｌｏ１８を形成する。
【００６３】
次に、シリコン窒化膜をＬＰＣＶＤにより１００ｎｍ形成し、反応性イオンエッチングにより、Ｎｃｈ領域７およびＰｃｈ領域９のダミーゲート１２ａの側壁に、シリコン窒化膜からなるスペーサー１９を形成する。
【００６４】
次に、リソグラフィおよびイオン注入により、Ｎｃｈ領域７にＮｃｈソース／ドレイン２０を形成し、Ｐｃｈ領域９にＰｃｈソース／ドレイン２１を形成する。
このとき、トランジスタとしてのゲートを形成しない領域１４には、ダミーパターンを形成していない。
【００６５】
次に、図１８に示すように、シリコン窒化膜２２をＬＰＣＶＤにより２００ｎｍ程度の膜厚で生成する。このとき、シリコン窒化膜２２の膜厚はダミーゲート酸化膜１１の膜厚５ｎｍとダミーゲート１２ａの膜厚２００ｎｍの合計２０５ｎｍより、やや薄くなるように設定している。
【００６６】
次に、図１９に示すように、トランジスタとしてのゲートを形成しない領域１４に、リソグラフィによりレジストパターン１３をライン幅＝０．２ｕｍ程度、スペース幅＝０．５ｕｍ程度で形成する。次に、これをマスクとしてシリコン窒化膜２２を選択エッチングし、トランジスタとしてのゲートを形成しない領域１４にシリコン窒化膜からなるダミーパターン２２ａを形成する。このとき、ダミーパターン２２ａは、Ｎｃｈ領域７、Ｐｃｈ領域９のダミーゲート１２ａとほぼ同じ密度で配置されている。
【００６７】
また、このとき、シリコン窒化膜２２の選択エッチングにおいて、Ｎｃｈ領域７及びＰｃｈ領域９にもＣＭＰのストッパー膜を一定厚さ残留させるように所定の厚さをエッチングする。具体的には、実施形態１で用いたＣＭＰのストッパー膜２２の膜厚３０ｎｍとほぼ同じ膜厚だけ残るように、所定の膜厚分だけエッチングを行う。
【００６８】
このエッチングを行うことにより、トランジスタとしてのゲートを形成しない領域１４に、シリコン窒化膜からなるダミーパターン２２ａを形成する。このダミーパターン２２ａの高さはダミーゲート１２ａの高さに近く、やや低い程度になっている。また、ダミーパターン２２ａを形成する位置以外の位置では、３０ｎｍ程度の膜厚でシリコン窒化膜が残るようにしたので、実施の形態１のコンタクトエッチのストッパー膜２２に相当し、ＣＭＰのストッパー膜として機能する。
【００６９】
次に、図２０に示すように、Ｎｃｈ領域７、Ｐｃｈ領域９、およびトランジスタとしてのゲートを形成しない領域１４、すなわち全面に、シリコン酸化膜からなる層間絶縁膜２３を常圧ＣＶＤにより３００〜５００ｎｍ程度形成する。
【００７０】
次に、図２１に示すように、層間絶縁膜２３およびＣＭＰのストッパー膜２２をＣＭＰにより研磨し、Ｎｃｈ領域７、Ｐｃｈ領域９のダミーゲート１２ａの上面を露出させる。
【００７１】
このとき、トランジスタとしてのゲートを形成しない領域１４のダミーパターン２２ａの高さは、Ｎｃｈ領域７およびＰｃｈ領域９のダミーゲート１２ａの高さとほぼ同じか、わずかに低い程度であり、また、トランジスタとしてのゲートを形成しない領域１４のダミーパターン２２ａと、Ｎｃｈ領域７およびＰｃｈ領域９のダミーゲート１２ａを合わせた全体としての密度がＰ型シリコン基板１上のどの箇所もほぼ一定となっているので、ＣＭＰによるディッシングが無い平坦な形状となっている。ここで、ダミーパターン２２ａの上面は、必ずしも露出している必要はない。
【００７２】
次に、図２２に示すように、反応性イオンエッチングによりＮｃｈ領域７およびＰｃｈ領域９のダミーゲート１２ａおよびダミーゲート酸化膜１１（図２１参照）を選択的に除去し、ゲート溝２５を形成する。
【００７３】
次に、図２３に示すように、ゲート溝２５（図２２参照）の内部を被覆するように、Ｈｉｇｈ−ｋ膜やシリコン窒化膜などからなるゲート絶縁膜２６を５ｎｍ形成する。次に、溝状のゲート絶縁膜２６の内面に、ＴｉＮからなる第１の金属膜２７を５ｎｍ形成する。このとき、第１の金属膜２７も溝を残している。さらに、電気抵抗低減のため、第１の金属膜２７の溝を埋め込むように、タングステンからなる第２の金属膜２８を３００ｎｍ生成する。
【００７４】
次に、図２４に示すように、Ｎｃｈ領域７、Ｐｃｈ領域９のゲート溝２５（図２２参照）の外部に形成した第２の金属膜２８、第１の金属膜２７、およびゲート絶縁膜２６をＣＭＰにより除去することにより、ダマシン型ゲート２９を形成する。
なお、ここではダマシン型ゲートの例を示したが、実施形態１で示したように、リプレース型ゲートの方式により形成しても良い。
【００７５】
以上述べたように、この実施の形態では、ダマシン型ゲートあるいはリプレース型ゲート構造を有する半導体装置及びその製造方法において、トランジスタとしてのゲートを形成しない領域にも、ＣＭＰのストッパー膜と同一の材料によりダミーパターンを追加して形成するようにした。このようにすれば、トランジスタとしてのゲートを形成しない領域に、トランジスタとしてのゲートを形成する位置のダミーゲートと同じ密度でダミーパターンが配置される。
従ってダミーゲートの上面を露出させるＣＭＰ工程でディッシングが抑制され、ダマシン型ゲート形成工程において配線ショートや層間容量変化のない、良好な配線形成が可能な半導体装置およびその製造方法を得ることができる。
【００７６】
実施の形態３．
図２５〜３２は、本発明実施の形態３による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
【００７７】
図２５において、Ｐ型シリコン基板１の主面に素子分離６ａを形成するまでは、実施形態１と同様の製造方法によるものとする。
【００７８】
その後、図２５に示すように、Ｐ型シリコン基板１の主面上に、リソグラフィおよびイオン注入により、内部回路を形成する領域（以下、内部回路領域と称する）３０、およびＩ／Ｏ回路を形成する領域（以下、Ｉ／Ｏ回路領域と称する）３１にそれぞれＰ型ウェル８、Ｎ型ウェル１０を形成する。それぞれのウェル形成のイオン注入は、実施形態１と同一の条件で行う。
次に、縦型の拡散炉により、ゲート酸化膜１１を５ｎｍの膜厚で生成し、多結晶シリコン膜１２をＬＰＣＶＤにより２００ｎｍの膜厚で生成する。
【００７９】
次に、図２６に示すように、リソグラフィにより、内部回路領域３０およびＩ／Ｏ回路領域３１にレジストパターン１３を形成する。次に、これをマスクとしてドライエッチングを行い、内部回路領域３０にダミーゲート１２ａ、Ｉ／Ｏ回路領域３１にゲート１２ｂをそれぞれ形成する。このとき、Ｐ型シリコン基板１上の、全体におけるダミーゲート１２ａの分布の疎密差を解消するように、Ｉ／Ｏ回路領域３１にＩ／Ｏ回路のゲート１２ｂを配置する。
【００８０】
次に、図２７に示すように、リソグラフィおよびイオン注入により、内部回路領域３０にＮｃｈのエクステンション１５、Ｐｃｈのエクステンション１７を形成し、Ｉ／Ｏ回路領域３１にＮｃｈのエクステンション１５、Ｐｃｈのエクステンション１７を形成する。
【００８１】
次に、シリコン窒化膜をＬＰＣＶＤにより１００ｎｍ生成し、反応性イオンエッチングを行うことにより、内部回路領域３０のダミーゲート１２ａの側壁とＩ／Ｏ回路領域３１のゲート１２ｂの側壁にシリコン窒化膜のスペーサー１９を形成する。
【００８２】
次に、リソグラフィおよびイオン注入により、内部回路領域３０にＮｃｈのソース／ドレイン２０、Ｐｃｈのソース／ドレイン２１を形成し、Ｉ／Ｏ回路領域３１にＮｃｈのソース／ドレイン２０、Ｐｃｈのソース／ドレイン２１を形成する。
このとき、内部回路領域３０およびＩ／Ｏ回路領域３１で形成したエクステンションおよびソース／ドレイン形成のイオン注入は、実施形態１と同一の条件で行うものとする。
【００８３】
次に、図２８に示すように、シリコン窒化膜からなるコンタクトエッチのストッパー膜２２をＬＰＣＶＤにより３０ｎｍ程度生成する。さらに、シリコン酸化膜からなる層間絶縁膜２３を常圧ＣＶＤにより３００〜５００ｎｍ程度形成する。
【００８４】
次に、図２９に示すように、層間絶縁膜２３およびコンタクトエッチのストッパー膜２２をＣＭＰにより研磨し、内部回路領域３０のダミーゲート１２ａ、およびＩ／Ｏ回路領域３１のゲート１２ｂの上面を露出させる。
【００８５】
このとき、内部回路領域３０のダミーゲート１２ａと、Ｉ／Ｏ回路領域３１のゲート１２ｂの高さはほぼ同じであり、また、内部回路領域３０のダミーゲート１２ａと、Ｉ／Ｏ回路領域３１のゲート１２ｂを合わせた密度はＰ型シリコン基板１上のどの部分もほぼ一定となっているので、ＣＭＰによるディッシングが無い平坦な形状となっている。
【００８６】
次に、図３０に示すように、内部回路領域３０以外の領域に、リソグラフィによりレジストパターン２４を形成する。次に、内部回路領域３０のダミーゲート１２ａおよびゲート酸化膜１１（図２９参照）を選択的に除去し、ゲート溝２５を形成する。
【００８７】
次に、図３１に示すように、ゲート溝２５（図３０参照）の内部を被覆するように、Ｈｉｇｈ−ｋ膜やシリコン窒化膜などからなるゲート絶縁膜２６を５ｎｍ形成する。次に、溝状のゲート絶縁膜２６の内面に、ＴｉＮからなる第１の金属膜２７を５ｎｍ形成する。このとき、第１の金属膜２７も溝を残している。さらに、電気抵抗低減のため、第１の金属膜２７の溝を埋め込むように、タングステンからなる第２の金属膜２８を３００ｎｍ生成する。
【００８８】
次に、図３２に示すように、内部回路領域３０のゲート溝２５（図３０参照）の外部に形成した第２の金属膜２８、第１の金属膜２７、およびゲート絶縁膜２６をＣＭＰにより除去し、内部回路領域３０にダマシン型ゲート２９、Ｉ／Ｏ回路領域３１にＩ／Ｏ回路のトランジスタ３２を形成する。
【００８９】
なお、ここではダマシン型ゲートの例を示したが、内部回路領域３０のダマシン型ゲートは、実施形態１で示したように、リプレース型ゲートの方式により形成しても良い。
【００９０】
以上の製造方法によれば、内部回路を構成するダマシン型トランジスタやリプレース型トランジスタの製造工程途中のダミーゲートの形成工程を利用して、Ｉ／Ｏ回路のトランジスタを形成することにより、工程を増やすことなく、内部回路とゲート絶縁膜及びしきい値（Ｖｔ）の異なるＩ／Ｏ回路のトランジスタを形成することができる。
【００９１】
これ以降は、第１の実施形態と同様に、第２の層間絶縁膜を堆積し、コンタクトおよび配線を形成する。
【００９２】
以上述べたように、この実施の形態では、ダマシン型ゲートあるいはリプレース型ゲート構造を有する半導体装置及びその製造方法において、内部回路として用いる領域のトランジスタとしてのゲートを形成する位置にダミーゲートを配置し、内部回路として用いない領域には、Ｉ／Ｏ回路で用いるゲート電極を配置し、パターンの疎密に偏りが出ないようにした。
このようにすれば、ダミーゲートの上面を露出させるＣＭＰ工程においてディッシング抑制され、配線ショートや層間容量変化のない、良好な配線形成が可能な半導体装置およびその製造方法を得ることができる。また、ダマシン型ゲートのダミーパターンと、Ｉ／Ｏ回路で用いるゲート電極を同時に形成できるので、工程を簡略化することができる。
【００９３】
実施の形態４．
図３３〜４３は、本発明実施の形態４による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
【００９４】
素子分離形成に関しては、実施形態１の製造方法に従って形成するものとする。
【００９５】
その後、図３３に示すように、Ｐ型シリコン基板１の主面に素子分離６ａを形成し、リソグラフィおよびイオン注入により、Ｎｃｈ領域７、Ｐｃｈ領域９にそれぞれＰ型ウェル８、Ｎ型ウェル１０を形成する。次に、ゲート酸化膜１１を縦型拡散炉により５ｎｍ生成し、多結晶シリコン膜１２をＬＰＣＶＤにより２００ｎｍ生成する。
【００９６】
次に、図３４に示すように、Ｎｃｈ領域７、Ｐｃｈ領域９、さらにアナログ回路用容量を形成する領域（以下、アナログ回路容量領域と称する）３３にそれぞれレジストパターン１３を形成する。これをマスクとして、ドライエッチングによりＮｃｈ領域７、Ｐｃｈ領域９にダミーゲート１２ａを形成し、アナログ回路容量領域３３にアナログ回路用容量のゲート電極１２ｃを形成する。
【００９７】
次に、図３５に示すように、リソグラフィおよびイオン注入により、Ｎｃｈ領域７にＮｃｈのエクステンション１５を形成し、Ｐｃｈ領域９にＰｃｈのエクステンション１７を形成する。次に、シリコン窒化膜をＬＰＣＶＤにより１００ｎｍ程度形成し、反応性イオンエッチングにより、Ｎｃｈ領域７、Ｐｃｈ領域９のダミーゲート１２ａ、アナログ回路容量領域３３の容量ゲート電極１２ｃの側壁にシリコン窒化膜からなるスペーサー１９を形成する。
【００９８】
次に、リソグラフィおよびイオン注入によりＮｃｈ領域７にＮｃｈソース／ドレイン２０、Ｐｃｈ領域９にＰｃｈソース／ドレイン２１を形成する。このとき、それぞれの領域に形成したエクステンションおよびソース／ドレイン形成のイオン注入は、実施形態１と同一条件で行う。
【００９９】
次に、図３６に示すように、Ｎｃｈ領域７、Ｐｃｈ領域９およびアナログ回路容量領域３３、すなわち全体を覆うように、シリコン窒化膜からなるコンタクトエッチのストッパー膜２２をＬＰＣＶＤにより３０ｎｍ程度生成する。さらに、コンタクトエッチのストッパー膜２２の上に、シリコン酸化膜からなる層間絶縁膜２３を常圧ＣＶＤにより３００〜５００ｎｍ程度形成する。
【０１００】
次に、図３７に示すように、層間絶縁膜２３およびコンタクトエッチのストッパー膜２２（図３６参照）をＣＭＰにより研磨し、Ｎｃｈ領域７およびＰｃｈ領域９のダミーゲート１２ａの上面と、アナログ回路容量領域３３のアナログ回路用容量電極１２ｃの上面を露出させる。
【０１０１】
このとき、Ｎｃｈ領域７およびＰｃｈ領域９のダミーゲート１２ａと、アナログ回路容量領域３３の容量電極１２ｃの高さはほぼ同じであり、また、アナログ回路容量領域３３に容量電極１２ｃが配置されており、容量電極が無い場合と比較して、Ｐ型シリコン基板１上の疎密差が緩和されるようになっているので、ＣＭＰによるディッシングが抑えられた、平坦な形状となっている。
【０１０２】
次に、図３８に示すように、リソグラフィによりアナログ回路容量領域３３の上面を覆うようにレジストパターン２４を形成し、ドライエッチングによりＮｃｈ領域７およびＰｃｈ領域９のダミーゲート１２ａおよびゲート酸化膜１１（図３７参照）を選択的に除去し、ゲート溝２５を形成する。
【０１０３】
次に、図３９に示すように、リソグラフィによりＮｃｈ領域７およびＰｃｈ領域９にレジストパターン２４を形成し、ドライエッチングにより、アナログ回路用容量電極１２ｃの膜厚の半分、すなわち１００ｎｍ程度を選択的にエッチングし、アナログ回路用容量電極の溝１２ｄを形成する。
なお、実施の形態１〜３で示したように、Ｎｃｈ領域７およびＰｃｈ領域９にリプレース型ゲート電極を形成する場合は、アナログ回路容量領域３３にアナログ回路用容量電極の溝を形成する工程（図３９の工程）を省略しても良い。
また、この実施の形態においては、図３８に示すゲート溝を形成する工程を先に行い、その後、図３９に示すアナログ回路用容量電極の溝を形成する工程を行うようにしたが、これらの工程順を入れ替えて形成しても良い。
【０１０４】
次に、図４０に示すように、ゲート溝２５（図３８参照）およびアナログ回路用容量電極の溝１２ｄ（図３９参照）の内部を被覆するように、Ｈｉｇｈ−ｋ膜やシリコン窒化膜などからなるゲート絶縁膜２６を５ｎｍ形成する。次に、溝状のゲート絶縁膜２６の内面に、ＴｉＮからなる第１の金属膜２７を５ｎｍ形成する。このとき、第１の金属膜２７も溝を残している。さらに、電気抵抗低減のため、第１の金属膜２７の溝を埋め込むように、タングステンからなる第２の金属膜２８を３００ｎｍ生成する。
【０１０５】
次に、図４１に示すように、ゲート溝２５（図３８参照）およびアナログ回路用容量電極の溝１２ｄ（図３９参照）の外部に形成した第２の金属膜２８、第１の金属膜２７、およびゲート絶縁膜２６をＣＭＰにより除去し、Ｎｃｈ領域７、Ｐｃｈ領域９にダマシン型ゲート２９を形成し、アナログ回路容量領域３３に、アナログ回路用容量３４を形成する。
【０１０６】
なお、ここではダマシン型ゲートの例を示したが、Ｎｃｈ領域７、Ｐｃｈ領域９のゲートは、実施の形態１で示したように、リプレース型ゲートの方式により形成しても良い。また、このときは前述のように、アナログ回路容量領域３３にアナログ回路用容量電極の溝を形成する工程を省略することも可能であり、この場合は図４２に示すような構造になる。図４２において、３０はリプレース型ゲート、３４ａはアナログ回路用容量である。
【０１０７】
以上のような製造方法によれば、ダマシン型トランジスタやリプレース型トランジスタの製造工程途中のダミーゲートトランジスタの形成工程を利用して、工程を増やすことなく、アナログ回路用容量を形成することができる。
【０１０８】
これ以降は、第１の実施形態と同様に、第２の層間絶縁膜を堆積し、コンタクトおよび配線を形成する。
【０１０９】
なお、本実施の形態では、図４１や図４２に示すように、アナログ回路用容量３４または３４ａを能動（アクティブ）領域に形成するようにしたが、図４３に示すように、これを素子分離６ａ（フィールド）領域に形成するようにしてもよい。このように、素子分離上にアナログ回路用容量を形成することにより、Ｐ型シリコン基板１を介してのノイズ耐性を向上させることができる。
【０１１０】
以上述べたように、この実施の形態によれば、ダマシン型ゲートあるいはリプレース型ゲート構造を有する半導体装置において、内部回路として用いる領域のトランジスタとしてのゲートを形成する位置にダミーゲートを配置し、内部回路として用いない領域には、アナログ回路で用いる容量電極を配置し、パターンの疎密に偏りが出ないようにした。
このようにすれば、ダミーゲートの上面を露出させるＣＭＰ工程で発生するディッシングが抑制され、ダマシン型ゲート形成工程において配線ショートや層間容量変化のない、良好な配線形成が可能な半導体装置およびその製造方法を提供することができる。
また、ダマシン型ゲートのダミーパターンと、アナログ回路で用いる容量の電極を同時に形成できるので、工程を簡略化することができる。また、アナログ回路用容量を素子分離上に形成することにより、半導体基板を介してのノイズ耐性を向上させることができる。
【０１１１】
なお、ダマシン型ゲートあるいはリプレース型ゲートの疎密差を解消するために、実施の形態３では、Ｉ／Ｏ回路で用いるゲート電極を配置し、実施の形態４では、アナログ回路用容量のゲート電極を配置した。しかし、ダマシン型ゲートあるいはリプレース型ゲートの疎密差を解消するために配置する電極は、これらに限られるものではなく、その他の回路素子の電極を配置するようにしてもよい。
【図面の簡単な説明】
【０１１２】
【図１】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図２】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図３】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図４】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図５】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図６】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図７】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図８】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図９】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１０】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１１】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１２】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１３】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１４】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１５】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１６】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１７】本発明の実施形態２の半導体装置の製造方法を示す断面図。
【図１８】本発明の実施形態２の半導体装置の製造方法を示す断面図。
【図１９】本発明の実施形態２の半導体装置の製造方法を示す断面図。
【図２０】本発明の実施形態２の半導体装置の製造方法を示す断面図。
【図２１】本発明の実施形態２の半導体装置の製造方法を示す断面図。
【図２２】本発明の実施形態２の半導体装置の製造方法を示す断面図。
【図２３】本発明の実施形態２の半導体装置の製造方法を示す断面図。
【図２４】本発明の実施形態２の半導体装置の製造方法を示す断面図。
【図２５】本発明の実施形態３の半導体装置の製造方法を示す断面図。
【図２６】本発明の実施形態３の半導体装置の製造方法を示す断面図。
【図２７】本発明の実施形態３の半導体装置の製造方法を示す断面図。
【図２８】本発明の実施形態３の半導体装置の製造方法を示す断面図。
【図２９】本発明の実施形態３の半導体装置の製造方法を示す断面図。
【図３０】本発明の実施形態３の半導体装置の製造方法を示す断面図。
【図３１】本発明の実施形態３の半導体装置の製造方法を示す断面図。
【図３２】本発明の実施形態３の半導体装置の製造方法を示す断面図。
【図３３】本発明の実施形態４の半導体装置の製造方法を示す断面図。
【図３４】本発明の実施形態４の半導体装置の製造方法を示す断面図。
【図３５】本発明の実施形態４の半導体装置の製造方法を示す断面図。
【図３６】本発明の実施形態４の半導体装置の製造方法を示す断面図。
【図３７】本発明の実施形態４の半導体装置の製造方法を示す断面図。
【図３８】本発明の実施形態４の半導体装置の製造方法を示す断面図。
【図３９】本発明の実施形態４の半導体装置の製造方法を示す断面図。
【図４０】本発明の実施形態４の半導体装置の製造方法を示す断面図。
【図４１】本発明の実施形態４の半導体装置の製造方法を示す断面図。
【図４２】本発明の実施形態４の半導体装置の製造方法を示す断面図。
【図４３】本発明の実施形態４の半導体装置の製造方法を示す断面図。
【図４４】従来の半導体装置の製造方法を示す断面図。
【図４５】従来の半導体装置の製造方法を示す断面図。
【図４６】従来の半導体装置の製造方法を示す断面図。
【図４７】従来の半導体装置の製造方法を示す断面図。
【図４８】従来の半導体装置の製造方法を示す断面図。
【図４９】従来の半導体装置の製造方法を示す断面図。
【図５０】従来の半導体装置の製造方法を示す断面図。
【図５１】従来の半導体装置の製造方法を示す断面図。
【図５２】従来の半導体装置の製造方法を示す断面図。
【図５３】従来の半導体装置の製造方法を示す断面図。
【図５４】従来の半導体装置の製造方法を示す断面図。
【図５５】従来の半導体装置の製造方法を示す断面図。
【図５６】従来の半導体装置の製造方法を示す断面図。
【図５７】従来の半導体装置の製造方法を示す断面図。
【図５８】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
【０１１３】
１  Ｐ型シリコン基板、  ２  バッファ熱酸化膜、  ３  シリコン窒化膜、  ５  ライナー酸化膜、  ６ａ  素子分離、７  Ｎｃｈ領域、  ８  Ｐ型ウェル、９  Ｐｃｈ領域、  １０  Ｎ型ウェル、  １１  ダミーゲート酸化膜またはゲート酸化膜、  １２ａ  ダミーゲート、  １２ｂ  Ｉ／Ｏ回路のゲート、  １２ｃ  アナログ回路用容量のゲート電極、  １２ｄ  アナログ回路用容量電極の溝、  １４  トランジスタとしてのゲートを形成しない領域、  １９  スペーサー、  ２２  コンタクトエッチのストッパー膜またはＣＭＰのストッパー膜  ２３  層間絶縁膜、  ２５  ゲート溝、  ２６  ゲート絶縁膜、  ２７  第１の金属膜、  ２８  第２の金属膜、  ２９  ダマシン型ゲート、  ３０  リプレース型ゲート、  ３２  Ｉ／Ｏ回路のゲート、３４  アナログ回路用容量。
【図１】
2008235925.tif 000003
【図２】
2008235925.tif 000004
【図３】
2008235925.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008235925.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008235925.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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