(57)【要約】【課題】微細化されても、十分な容量を確保できるキャパシタを備えた半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板１に設けられたＭＩＳトランジスタと、ＭＩＳトランジスタ上に形成された第１の層間絶縁膜６と、第１の層間絶縁膜６を貫通し、ＭＩＳトランジスタに接続される第１のコンタクトプラグ７ｂと、第１の層間絶縁膜６上に形成され、第１のコンタクトプラグ７ｂの上面に達する第１の開口部（第１のキャパシタ孔１１）を有する第２の層間絶縁膜８と、第２の層間絶縁膜８上に形成され、第２の開口部（第２のキャパシタ孔１７）を有する第３の層間絶縁膜１４と、第１の開口部の内面、第２の開口部の側面、および第３の層間絶縁膜１４の上にわたって形成されたキャパシタとを備えている。第１の開口部の底面の中心と、第２の開口部の底面の中心とは互いにずれている。【選択図】図１
2008177225.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１の不純物拡散層および第２の不純物拡散層と、前記半導体基板のうち平面的に見て前記第１の不純物拡散層および前記第２の不純物拡散層との間に位置する領域の上に形成されたゲート電極とを有するＭＩＳトランジスタと、
前記半導体基板および前記ゲート電極の上に形成された第１の層間絶縁膜と、
前記第１の不純物拡散層上に形成され、前記第１の層間絶縁膜を貫通する第１のコンタクトプラグと、
前記第１の層間絶縁膜上に形成され、前記第１のコンタクトプラグの上面に達する第１の開口部を有する第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、第２の開口部を有する第３の層間絶縁膜と、
前記第１の開口部の内面から前記第２の開口部の側面にわたって形成された下部電極と、前記下部電極の上および前記第３の層間絶縁膜の上または上方に形成された容量絶縁膜と、前記容量絶縁膜上に形成され、前記第１の開口部と前記第２の開口部を埋める上部電極とを有するキャパシタと、
前記第２の層間絶縁膜を貫通し、第２の不純物拡散層に電気的に接続される第２のコンタクトプラグと、
前記第３の層間絶縁膜を貫通し、前記第２のコンタクトプラグ上に形成される第３のコンタクトプラグと、
前記第２のコンタクトプラグおよび前記第３のコンタクトプラグを介して、前記第２の不純物拡散層に電気的に接続されるビット線とを備えており、
前記第１の開口部の底面の中心と前記第２の開口部の底面の中心とは互いにずれている半導体装置。
【請求項２】
前記ビット線は、前記キャパシタよりも上方に配置されている請求項１に記載の半導体装置。
【請求項３】
前記第１の開口部の側面に形成された前記下部電極と前記第２の層間絶縁膜との間から前記第２の層間絶縁膜の上面にわたって形成され、前記第３のコンタクトプラグの底部を囲む第３の絶縁膜とをさらに備えている請求項１または２に記載の半導体装置。
【請求項４】
前記第１の層間絶縁膜上に形成され、前記キャパシタの底部および前記第２のコンタクトプラグの下部を囲む第４の絶縁膜をさらに備えている請求項１または２に記載の半導体装置。
【請求項５】
前記第３の層間絶縁膜上に設けられ、平面的に見て前記第２の開口部と少なくとも一部が重なる第３の開口部を有する第４の層間絶縁膜と、
前記上部電極および前記第４の層間絶縁膜の上に設けられ、前記第２の不純物拡散層の上方に位置する部分が下に凸になっている第５の層間絶縁膜と、
前記第４の層間絶縁膜と、前記下に凸な部分を含む前記第５の層間絶縁膜とを貫通し、前記第３のコンタクトプラグ上に形成され、前記ビット線と電気的に接続される第４のコンタクトプラグとをさらに備えており、
前記下部電極は前記第３の開口部の内面にも形成され、前記上部電極は前記第３の開口部をさらに埋め込む請求項１または２に記載の半導体装置。
【請求項６】
前記第１の層間絶縁膜上に形成され、前記キャパシタの底部を囲む第１の絶縁膜と、
前記第３のコンタクトプラグ上に形成され、前記ビット線と電気的に接続される第５のコンタクトプラグと、
前記上部電極の側端面と前記第５のコンタクトプラグの側面との間に形成され、前記第５のコンタクトプラグの下部を囲む第２の絶縁膜とをさらに備えている請求項１または２に記載の半導体装置。
【請求項７】
前記第２の絶縁膜の上面と前記上部電極の上面とは互いに同じ高さである請求項６に記載の半導体装置。
【請求項８】
前記半導体基板上のロジック領域に設けられたトランジスタと電気的に接続される配線の一部は、前記ビット線と同じ配線層に形成されている請求項６または７に記載の半導体装置。
【請求項９】
前記第１の絶縁膜および前記第２の絶縁膜は、それぞれシリコン窒化物からなる請求項６〜８のうちいずれか１つに記載の半導体装置。
【請求項１０】
前記下部電極および前記上部電極は、それぞれ金属窒化物からなる請求項１〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記金属は、チタンを含む請求項１０に記載の半導体装置。
【請求項１２】
前記容量絶縁膜は、金属酸化物からなる請求項１〜１１のうちいずれか１つに記載の半導体装置。
【請求項１３】
前記金属は、Ｈｆ、Ｔａ、およびＺｒのうちいずれか１つを少なくとも含む請求項１２に記載の半導体装置。
【請求項１４】
前記ＭＩＳトランジスタおよび前記キャパシタは、ＤＲＡＭのメモリセルを構成している請求項１〜１３のうちいずれか１つに記載の半導体装置。
【請求項１５】
前記下部電極は、少なくとも２つ以上の層間絶縁膜内にわたって形成されており、前記容量絶縁膜および前記上部電極は、少なくとも３つ以上の層間絶縁膜内にわたって形成されている請求項１〜１４のうちいずれか１つに記載の半導体装置。
【請求項１６】
半導体基板上にゲート電極を形成し、前記ゲート電極をマスクとして前記半導体基板内に第１の不純物拡散層および第２の不純物拡散層を形成し、前記ゲート電極と前記第１の不純物拡散層と前記第２の不純物拡散層とを有するＭＩＳトランジスタを形成する工程（ａ）と、
前記半導体基板および前記ゲート電極の上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜を貫通し、前記第１の不純物拡散層および前記第２の不純物拡散層にそれぞれ接続される第１のコンタクトプラグおよび第２のコンタクトプラグを形成する工程（ｂ）と、
前記半導体基板の全面上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜を貫通し、前記第２のコンタクトプラグに接続される第３のコンタクトプラグを形成する工程（ｃ）と、  
前記第２の層間絶縁膜に前記第１のコンタクトプラグの上面に達する第１の開口部を形成した後、前記半導体基板の全面上に前記第１の開口部を埋めるダミー絶縁膜を堆積させる工程（ｄ）と、
前記ダミー絶縁膜の一部を除去することで、前記第１の開口部に前記ダミー絶縁膜が埋め込まれたダミー構造体を形成する工程（ｅ）と、
前記第２の層間絶縁膜、前記ダミー構造体、および前記第３のコンタクトプラグ上に、第３の層間絶縁膜を形成し、前記第３の層間絶縁膜を貫通し、前記第３のコンタクトプラグに接続される第４のコンタクトプラグを形成する工程（ｆ）と、
前記第３の層間絶縁膜に、前記ダミー構造体の上面に達する第２の開口部を形成し、前記第１の開口部に埋め込まれた前記ダミー絶縁膜を除去する工程（ｇ）と、
前記第１の開口部の内面および前記第２の開口部の側面の上に、下部電極を形成する工程（ｈ）と、
前記下部電極、前記第３の層間絶縁膜、および前記第４のコンタクトプラグの上に容量絶縁膜を形成し、前記容量絶縁膜の上に前記第１の開口部および前記第２の開口部を埋める上部電極形成膜を堆積させる工程（ｉ）と、
前記第４のコンタクトプラグの上に形成された前記容量絶縁膜および前記上部電極形成膜をそれぞれ選択的に除去して、前記第４のコンタクトプラグの直径よりも大きい第３の開口部を形成することで、前記下部電極と前記容量絶縁膜と上部電極とを有するキャパシタを形成する工程（ｊ）と、
前記第３の開口部内および前記キャパシタの上に第４の層間絶縁膜を形成した後、前記第３の開口部を通って、前記第４の層間絶縁膜を貫通し、前記第４のコンタクトプラグに接続される第５のコンタクトプラグを形成する工程（ｋ）と、
前記第４の層間絶縁膜および前記第５のコンタクトプラグの上に形成され、前記第２のコンタクトプラグ、前記第３のコンタクトプラグ、前記第４のコンタクトプラグ、および前記第５のコンタクトプラグを介して、前記第２の不純物拡散層に接続されるビット線を形成する工程（ｌ）とを備えている半導体装置の製造方法。
【請求項１７】
前記ダミー絶縁膜はＢＰＳＧ膜から構成され、前記第２の層間絶縁膜はＮＳＧ膜から構成されており、
前記工程（ｇ）では、ウェットエッチングにより前記ダミー絶縁膜を除去する請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｆ）の後に、前記第３の層間絶縁膜および前記第４のコンタクトプラグの上に第５の層間絶縁膜を形成する工程（ｍ）をさらに備えており、
前記工程（ｇ）では、前記第３の層間絶縁膜および前記第５の層間絶縁膜に、前記ダミー構造体の上面に達する前記第２の開口部を形成し、
前記工程（ｉ）では、前記下部電極および前記第５の層間絶縁膜の上に容量絶縁膜を形成し、
前記工程（ｊ）では、平面的に見て前記第４のコンタクトプラグの上方に位置する領域に形成された前記容量絶縁膜および前記上部電極形成膜をそれぞれ選択的に除去して前記第３の開口部を形成し、
前記工程（ｋ）では、前記第４の層間絶縁膜および前記第５の層間絶縁膜を貫通し、前記第４のコンタクトプラグに接続される前記第５のコンタクトプラグを形成する請求項１６または１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｄ）では、前記第１の開口部を形成した後、前記第１の開口部の内面、前記第２の層間絶縁膜、および前記第３のコンタクトプラグ上に第１の絶縁膜を堆積し、前記第１の絶縁膜上に、前記第１の開口部を埋めるダミー絶縁膜を堆積させ、
前記工程（ｆ）では、前記第１の絶縁膜の上にも前記第３の層間絶縁膜を形成し、前記第３の層間絶縁膜および前記第１の絶縁膜を貫通し、前記第３のコンタクトプラグに接続される前記第４のコンタクトプラグを形成し、
前記工程（ｇ）では、前記第１の絶縁膜のうち前記第１の開口部の底部に形成された部分を除去し、
前記工程（ｈ）では、前記第１の開口部の側面に形成された前記第１の絶縁膜上にも前記下部電極を形成する請求項１６または１７に記載の半導体装置の製造方法。
【請求項２０】
前記第１の絶縁膜は、シリコン窒化膜からなる請求項１９に記載の半導体装置の製造方法。
【請求項２１】
半導体基板上にゲート電極を形成し、前記ゲート電極をマスクとして前記半導体基板内に第１の不純物拡散層および第２の不純物拡散層を形成し、前記ゲート電極と前記第１の不純物拡散層と前記第２の不純物拡散層とを有するＭＩＳトランジスタを形成する工程（ａ）と、
前記半導体基板および前記ゲート電極の上に、第１の層間絶縁膜を形成し、前記第１の層間絶縁膜を貫通し、前記第１の不純物拡散層および前記第２の不純物拡散層にそれぞれ接続される第１のコンタクトプラグおよび第２のコンタクトプラグを形成する工程（ｂ）と、
前記第１の層間絶縁膜および前記第１のコンタクトプラグの上に第１の絶縁膜を形成した後、平面的に見て前記第１のコンタクトプラグの上に位置する領域上に形成された前記第１の絶縁膜の上面に達する第１の開口部と、前記第２のコンタクトプラグの上面に達する第２の開口部とを有する第２の層間絶縁膜を前記第１の絶縁膜上に形成する工程（ｃ）と、
前記半導体基板の全面上にダミー導体膜を堆積させた後、その一部を除去することで、前記第１の開口部に前記ダミー導体膜が埋め込まれたダミー構造体と、前記第２の開口部に前記ダミー導体膜が埋め込まれた第３のコンタクトプラグとをそれぞれ形成する工程（ｄ）と、
前記第２の層間絶縁膜、前記ダミー構造体、および前記第３のコンタクトプラグの上に、第３の層間絶縁膜を形成し、前記第３の層間絶縁膜を貫通し、前記第３のコンタクトプラグに接続される第４のコンタクトプラグを形成する工程（ｅ）と、
前記第３の層間絶縁膜に、前記ダミー構造体の上面に達する第３の開口部を形成し、前記第１の開口部に埋め込まれた前記ダミー導体膜および前記第１の開口部の底面に形成された前記第１の絶縁膜を除去する工程（ｆ）と、
前記第１の開口部の内面および前記第３の開口部の側面の上に、下部電極を形成する工程（ｇ）と、
前記下部電極、前記第３の層間絶縁膜、および前記第４のコンタクトプラグの上に容量絶縁膜を形成し、前記容量絶縁膜の上に前記第１の開口部および前記第３の開口部を埋める上部電極形成膜を堆積させる工程（ｈ）と、
前記第４のコンタクトプラグの上に形成された前記容量絶縁膜および前記上部電極形成膜をそれぞれ選択的に除去して、前記第４のコンタクトプラグの直径よりも大きい第４の開口部を形成することで、前記下部電極と前記容量絶縁膜と上部電極とを有するキャパシタを形成する工程（ｉ）と、
前記第４の開口部内および前記キャパシタの上に第４の層間絶縁膜を形成し、前記第４の層間絶縁膜を貫通し、前記第４のコンタクトプラグに接続される第５のコンタクトプラグを形成する工程（ｊ）と、
前記第４の層間絶縁膜および前記第５のコンタクトプラグの上に形成され、前記第２のコンタクトプラグ、前記第３のコンタクトプラグ、前記第４のコンタクトプラグ、および前記第５のコンタクトプラグを介して、前記第２の不純物拡散層に接続されるビット線を形成する工程（ｋ）とを備えている半導体装置の製造方法。
【請求項２２】
前記第１の絶縁膜は、シリコン窒化膜からなる請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記工程（ｅ）の後に、前記第３の層間絶縁膜および前記第４のコンタクトプラグの上に第５の層間絶縁膜を形成する工程（ｌ）をさらに備えており、
前記工程（ｆ）では、前記第５の層間絶縁膜および前記第３の層間絶縁膜に、前記ダミー構造体の上面に達する前記第３の開口部を形成し、
前記工程（ｈ）では、前記下部電極および前記第５の層間絶縁膜の上に容量絶縁膜を形成し、前記容量絶縁膜の上に前記第１の開口部および前記第３の開口部を埋める上部電極形成膜を堆積させ、
前記工程（ｉ）では、平面的に見て前記第４のコンタクトプラグの上に位置する領域に形成された前記容量絶縁膜および前記上部電極形成膜をそれぞれ選択的に除去して前記第４の開口部を形成し、
前記工程（ｊ）では、前記第４の層間絶縁膜および前記第５の層間絶縁膜を貫通し、前記第４のコンタクトプラグに接続される前記第５のコンタクトプラグ形成する請求項２１または２２に記載の半導体装置の製造方法。
【請求項２４】
半導体基板上にゲート電極を形成し、前記ゲート電極をマスクとして前記半導体基板内に第１の不純物拡散層および第２の不純物拡散層を形成し、前記ゲート電極と前記第１の不純物拡散層と前記第２の不純物拡散層とを有するＭＩＳトランジスタを形成する工程（ａ）と、
前記半導体基板および前記ゲート電極の上に、第１の層間絶縁膜を形成し、前記第１の層間絶縁膜を貫通し、前記第１の不純物拡散層および前記第２の不純物拡散層に接続される第１のコンタクトプラグおよび第２のコンタクトプラグをそれぞれ形成する工程（ｂ）と、
前記半導体基板のうち前記第２のコンタクトプラグの上面を除く領域の上に第１の絶縁膜を形成し、前記第１の絶縁膜、および前記第２のコンタクトプラグの上面の上に第２の層間絶縁膜を形成する工程（ｃ）と、
前記第２の層間絶縁膜を貫通し、平面的に見て前記第１のコンタクトプラグの上に位置する領域上に形成された前記第１の絶縁膜の上面に達する第１の開口部と、前記第２のコンタクトプラグの上面に達する第２の開口部とを形成する工程（ｄ）と、
前記半導体基板の全面上にダミー導体膜を堆積させた後、その一部を除去することで、前記第１の開口部に前記ダミー導体膜が埋め込まれた第１のダミー構造体と、前記第２の開口部に前記ダミー導体膜が埋め込まれた第３のコンタクトプラグとをそれぞれ形成する工程（ｅ）と、
前記第２の層間絶縁膜、前記第１のダミー構造体、および前記第３のコンタクトプラグの上に、第３の層間絶縁膜を形成し、前記第３の層間絶縁膜を貫通し、前記第１のダミー構造体の上面に達する第３の開口部と、前記第３のコンタクトプラグの上面に達する第４の開口部を形成する工程（ｆ）と、
前記半導体基板の全面上にダミー導体膜を堆積させ平坦化することで、前記第３の開口部に前記ダミー導体膜が埋め込まれた第２のダミー構造体と、前記第４の開口部に前記ダミー導体膜が埋め込まれた第４のコンタクトプラグとをそれぞれ形成する工程（ｇ）と、  前記第４のコンタクトプラグの上面を覆う第２の絶縁膜を形成する工程（ｈ）と、
前記第１の開口部および前記第３の開口部に埋め込まれた前記ダミー導体膜をそれぞれ除去する工程（ｉ）と、
前記第１の開口部の内面および前記第３の開口部の側面の上に、下部電極を形成する工程（ｊ）と、
前記下部電極、前記第３の層間絶縁膜、および前記第２の絶縁膜の上に容量絶縁膜を形成し、前記容量絶縁膜の上に前記第１の開口部および前記第３の開口部を埋める上部電極形成膜を堆積させる工程（ｋ）と、
前記上部電極形成膜を前記第２の絶縁膜の上面が露出するまで選択的に除去し、前記下部電極と前記容量絶縁膜と前記上部電極とを有するキャパシタを形成する工程（ｌ）と、
前記第２の絶縁膜および前記キャパシタの上に第４の層間絶縁膜を形成し、前記第４の層間絶縁膜および前記第２の絶縁膜を貫通し、前記第４のコンタクトプラグに接続される第５のコンタクトプラグを形成する工程（ｍ）と、
前記第４の層間絶縁膜および前記第５のコンタクトプラグの上に形成され、前記第２のコンタクトプラグ、前記第３のコンタクトプラグ、前記第４のコンタクトプラグ、および前記第５のコンタクトプラグを介して前記第２の不純物拡散層に接続されるビット線を形成する工程（ｎ）とを備えている半導体装置の製造方法。
【請求項２５】
前記第１の絶縁膜および前記第２の絶縁膜は、シリコン窒化膜からなる請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記工程（ｄ）では、共通のマスクを用いて前記第１の開口部と前記第２の開口部とを同時にエッチング除去し、
前記工程（ｆ）では、共通のマスクを用いて前記第３の開口部と前記第４の開口部とを同時にエッチング除去する請求項２４または２５に記載の半導体装置の製造方法。
【請求項２７】
前記工程（ｅ）では、前記第１の構造体と前記第３のコンタクトプラグとを同時に形成し、
前記工程（ｇ）では、前記第２の構造体と前記第４のコンタクトプラグとを同時に形成する請求項２４〜２６のうちいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＤＲＡＭ（Dynamic Random Access Memory）に用いられる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭなどのスタックトキャパシタを有するメモリセルの大半は、キャパシタの形成に先駆けてビット線を形成する、いわゆるビット線先作り構造（ＣＯＢ構造：Capacitor over bitline）を有している。このＣＯＢ構造は、キャパシタを形成する際にビット線を考慮する必要がないため、キャパシタの占有面積を大きくとれるというメリットがあるものの、ビット線に対する自己整合プロセスが必要となるために、メモリセルと周辺のロジック（周辺回路）とを混載してなるチップへの適用が難しい場合がある。
【０００３】
一方、もう一つの代表的なメモリセルの構造として、キャパシタをビット線の下方に形成するＣＵＢ（Capacitor under bitline）構造が挙げられる。このＣＵＢ構造では、ビット線を周辺回路の配線層と同時に形成できるので、ＣＯＢ構造と比べてマスクを少なくとも１枚は減らすことができ、工程を簡略化できるという大きな長所がある。
【０００４】
しかしながら、ＣＵＢ構造を有するメモリセルでは、ビット線コンタクトの間をぬってキャパシタをレイアウトする必要があるので、ＣＯＢ構造に比べてキャパシタの表面積が小さくなってしまう。その結果、キャパシタの十分な容量を確保するためには、キャパシタの高さを高くする必要がある。また、キャパシタの構造としては、周辺のロジックとキャパシタの段差が顕在化してしまうシリンジ型に代わって、近年では段差の緩和に有利なコンケーブ構造が一般的に用いられている。このコンケーブ構造を有するキャパシタの場合、十分な容量を確保するためにさらにキャパシタの高さを高くする検討が必要である。
【０００５】
ここで、キャパシタの高さを高くするために、キャパシタ用の高アスペクト比のホールを形成する場合、エッチング時のレジスト選択比とレジスト膜厚が加工限界を決める重要なパラメーターとなる。特に、高アスペクト比のホールエッチングでは、レジスト選択比の向上と、エッチングが途中で進行しなくなるエッチングストップの発生とは、トレードオフの関係にあり、高アスペクト比のホールエッチングを良好に行うために、ガスケミストリー、プラズマの選択など最適なエッチング条件を導出するのが難しい。
【０００６】
一方、レジストの厚膜化と解像度とはトレードオフの関係であるが、レジスト膜厚の増大の限界は、キャパシタのパターン露光時に露光量とフォーカスマージンの確認により、比較的容易に判断できる。なお、この解像度の低下を回避する方法も幾つか提案されている。
【０００７】
以下、従来のＤＲＡＭの構成およびその製造方法について図３０(ａ)、（ｂ）を参照しながら説明する（特許文献１参照）。図３０(ａ)は、従来のＤＲＡＭの構成を示す上面図であり、図３０（ｂ）は、図３０（ａ）に示すXXXｂ−XXXｂ線における断面図である。
【０００８】
図３０（ｂ）に示すように、従来のＤＲＡＭは、半導体基板１０１内に形成された素子分離１０２および拡散層１０５と、半導体基板１０１上に形成されたゲート電極１０３およびサイドウォール１０４と、ゲート電極１０３およびサイドウォール１０４の上に形成された第１の層間絶縁膜１０６と、第１の層間絶縁膜１０６を貫通し、拡散層１０５に接続される第１のＷプラグ１０７と、第１のＷプラグ１０７および第１の層間絶縁膜１０６の上に形成され、溝が設けられた第２の層間絶縁膜１０８とを備えている。
【０００９】
さらに、従来のＤＲＡＭは、第２の層間絶縁膜１０８の溝の内壁に形成された下部電極１２０と、下部電極１２０および第２の層間絶縁膜１０８の上に形成された容量絶縁膜１２２と、容量絶縁膜１２２上に形成された上部電極１２４とを有するキャパシタと、上部電極１２４上に形成された第３の層間絶縁膜２０１と、第３の層間絶縁膜２０１、上部電極１２４、容量絶縁膜１２２、および第２の層間絶縁膜１０８のうち拡散層５の一方の上方に位置する部分を貫通し、第１のＷプラグ１０７に接続される第２のＷプラグ２０３と、第１のＷプラグ１０７および第２のＷプラグ２０３とを介して拡散層１０５に電気的に接続される配線１２８とを備えている。なお、第２のＷプラグ２０３は、側面がコンタクト内壁絶縁膜２０２に囲まれており、側方に形成されたキャパシタと絶縁されている。
【００１０】
ここで、従来のＤＲＡＭでは、図３０（ａ）に示すように、下部電極１２０のパターンを単純で周期的なレイアウトにすることにより、位相シフトリソグラフィーを最も効果的に利用して解像度を上げることができる。その結果、メモリセルの十分な容量を確保するために、キャパシタ用の高アスペクト比のホールを形成する場合、レジストパターンを最適なレイアウトにして解像度を上げることにより、高アスペクト比化に伴うレジストの厚膜化に対応することができる。
【特許文献１】特開２０００−４９３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の方法では、半導体素子の微細化に伴うレジストの隔壁幅（隣接するキャパシタ同士の距離）の縮小には対応できない可能性があることを本願発明者は見出した。
【００１２】
図３１は、従来のＤＲＡＭにおける不具合を示す上面図である。図３１に示すように、高アスペクト比のキャパシタを形成する際には、キャパシタのホールエッチングの時間が長くなるにつれレジストが変形し、隣接するホール（溝）同士が繋がってしまうことで、ショートが発生するおそれがある。従って、従来のＤＲＡＭの製造方法では、ショートの発生を回避するため、十分な隔壁幅を設けてレジストパターンを形成する必要があり、半導体素子の微細化することにより、メモリセルの容量を大幅に増加させることは難しい。
【００１３】
上記に鑑み、本発明は、微細化されても、十分な容量を確保することが可能なキャパシタを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するため、本発明の半導体装置は、半導体基板と、前記半導体基板内に形成された第１の不純物拡散層および第２の不純物拡散層と、前記半導体基板のうち平面的に見て前記第１の不純物拡散層および前記第２の不純物拡散層との間に位置する領域の上に形成されたゲート電極とを有するＭＩＳトランジスタと、前記半導体基板および前記ゲート電極の上に形成された第１の層間絶縁膜と、前記第１の不純物拡散層上に形成され、前記第１の層間絶縁膜を貫通する第１のコンタクトプラグと、前記第１の層間絶縁膜上に形成され、前記第１のコンタクトプラグの上面に達する第１の開口部を有する第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成され、第２の開口部を有する第３の層間絶縁膜と、前記第１の開口部の内面から前記第２の開口部の側面にわたって形成された下部電極と、前記下部電極の上および前記第３の層間絶縁膜の上または上方に形成された容量絶縁膜と、前記容量絶縁膜上に形成され、前記第１の開口部と前記第２の開口部を埋める上部電極とを有するキャパシタと、前記第２の層間絶縁膜を貫通し、第２の不純物拡散層に電気的に接続される第２のコンタクトプラグと、前記第３の層間絶縁膜を貫通し、前記第２のコンタクトプラグ上に形成される第３のコンタクトプラグと、前記第２のコンタクトプラグおよび前記第３のコンタクトプラグを介して、前記第２の不純物拡散層に電気的に接続されるビット線とを備えており、前記第１の開口部の底面の中心と前記第２の開口部の底面の中心とは互いにずれている。
【００１５】
これによれば、キャパシタが第２の層間絶縁膜と第３の層間絶縁膜にわたって設けられており、且つ、キャパシタの側面が段差を有する構造となっている。この構成では、第１の開口部と第２の開口部を別々の工程で形成することができるため、加工不良を生じることなく、キャパシタを設けるための深い溝を形成することができる。そのため、十分な容量を確保しつつ、隣接するキャパシタ同士がショートするなどの不具合を抑制することができる。その結果、本発明の半導体装置は、微細化されても、十分な容量を有するキャパシタを備え、その信頼性が非常に高くなっている。従って、本発明の半導体装置によれば、微細化されても安定な記憶動作を実現することができる。
【００１６】
次に、本発明の半導体装置の第１の製造方法は、半導体基板上にゲート電極を形成し、前記ゲート電極をマスクとして前記半導体基板内に第１の不純物拡散層および第２の不純物拡散層を形成し、前記ゲート電極と前記第１の不純物拡散層と前記第２の不純物拡散層とを有するＭＩＳトランジスタを形成する工程（ａ）と、前記半導体基板および前記ゲート電極の上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜を貫通し、前記第１の不純物拡散層および前記第２の不純物拡散層にそれぞれ接続される第１のコンタクトプラグおよび第２のコンタクトプラグを形成する工程（ｂ）と、前記半導体基板の全面上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜を貫通し、前記第２のコンタクトプラグに接続される第３のコンタクトプラグを形成する工程（ｃ）と、前記第２の層間絶縁膜に前記第１のコンタクトプラグの上面に達する第１の開口部を形成した後、前記半導体基板の全面上に前記第１の開口部を埋めるダミー絶縁膜を堆積させる工程（ｄ）と、前記ダミー絶縁膜の一部を除去することで、前記第１の開口部に前記ダミー絶縁膜が埋め込まれたダミー構造体を形成する工程（ｅ）と、前記第２の層間絶縁膜、前記ダミー構造体、および前記第３のコンタクトプラグ上に、第３の層間絶縁膜を形成し、前記第３の層間絶縁膜を貫通し、前記第３のコンタクトプラグに接続される第４のコンタクトプラグを形成する工程（ｆ）と、前記第３の層間絶縁膜に、前記ダミー構造体の上面に達する第２の開口部を形成し、前記第１の開口部に埋め込まれた前記ダミー絶縁膜を除去する工程（ｇ）と、前記第１の開口部の内面および前記第２の開口部の側面の上に、下部電極を形成する工程（ｈ）と、前記下部電極、前記第３の層間絶縁膜、および前記第４のコンタクトプラグの上に容量絶縁膜を形成し、前記容量絶縁膜の上に前記第１の開口部および前記第２の開口部を埋める上部電極形成膜を堆積させる工程（ｉ）と、前記第４のコンタクトプラグの上に形成された前記容量絶縁膜および前記上部電極形成膜をそれぞれ選択的に除去して、前記第４のコンタクトプラグの直径よりも大きい第３の開口部を形成することで、前記下部電極と前記容量絶縁膜と上部電極とを有するキャパシタを形成する工程（ｊ）と、前記第３の開口部内および前記キャパシタの上に第４の層間絶縁膜を形成した後、前記第３の開口部を通って、前記第４の層間絶縁膜を貫通し、前記第４のコンタクトプラグに接続される第５のコンタクトプラグを形成する工程（ｋ）と、前記第４の層間絶縁膜および前記第５のコンタクトプラグの上に形成され、前記第２のコンタクトプラグ、前記第３のコンタクトプラグ、前記第４のコンタクトプラグ、および前記第５のコンタクトプラグを介して、前記第２の不純物拡散層に接続されるビット線を形成する工程（ｌ）とを備えている。  
【００１７】
上述の本発明の半導体装置の第１の製造方法によれば、工程（ｄ）と工程（ｇ）の工程で、第１の開口部と第２の開口部とを別々に形成している。これにより、高アスペクト比の溝を一度にエッチングする従来の方法に比べて、加工不良を引き起こすことなく、高アスペクト比を有する溝を形成することができる。その結果、高アスペクト比の溝内に十分な容量を有するキャパシタを作製することができる。また、第１の開口部および第２の開口部を形成する際に用いるレジストの膜厚を、１つのレジストを用いて深い溝をエッチングする従来の方法に比べて小さくできるため、レジストの膜厚化に伴うショートの発生を抑制することができ、半導体装置の微細化にも対応することができる。従って、本発明の半導体装置の第１の製造方法を用いれば、微細化されても、十分な容量を有するキャパシタを備えた半導体装置を歩留まり良く作製することが可能となる。
【００１８】
また、本発明の半導体装置の第１の製造方法は、前記工程（ｆ）の後に、前記第３の層間絶縁膜および前記第４のコンタクトプラグの上に第５の層間絶縁膜を形成する工程（ｍ）をさらに備えており、前記工程（ｇ）では、前記第３の層間絶縁膜および前記第５の層間絶縁膜に、前記ダミー構造体の上面に達する前記第２の開口部を形成し、前記工程（ｉ）では、前記下部電極および前記第５の層間絶縁膜の上に容量絶縁膜を形成し、前記工程（ｊ）では、平面的に見て前記第４のコンタクトプラグの上方に位置する領域に形成された前記容量絶縁膜および前記上部電極形成膜をそれぞれ選択的に除去して前記第３の開口部を形成し、前記工程（ｋ）では、前記第４の層間絶縁膜および前記第５の層間絶縁膜を貫通し、前記第４のコンタクトプラグに接続される前記第５のコンタクトプラグを形成してもよい。
【００１９】
この方法の場合、工程（ｍ）において第５の層間絶縁膜により第４のコンタクトプラグの上面が保護されるため、工程（ｈ）で下部電極を形成する際に、第４のコンタクトプラグが下部電極の材料となる膜と共にエッチングされるのを防ぐことができる。これにより、上述の第１の製造方法の効果に加えて、コンタクトプラグの信頼性を向上させることができる。
【００２０】
また、前記工程（ｄ）では、前記第１の開口部を形成した後、前記第１の開口部の内面、前記第２の層間絶縁膜、および前記第３のコンタクトプラグ上に第１の絶縁膜を堆積し、前記第１の絶縁膜上に、前記第１の開口部を埋めるダミー絶縁膜を堆積させ、前記工程（ｆ）では、前記第１の絶縁膜の上にも前記第３の層間絶縁膜を形成し、前記第３の層間絶縁膜および前記第１の絶縁膜を貫通し、前記第３のコンタクトプラグに接続される前記第４のコンタクトプラグを形成し、前記工程（ｇ）では、前記第１の絶縁膜のうち前記第１の開口部の底部に形成された部分を除去し、前記工程（ｈ）では、前記第１の開口部の側面に形成された前記第１の絶縁膜上にも前記下部電極を形成してもよい。
【００２１】
この場合、工程（ｄ）で第３のコンタクトプラグ上に第１の絶縁膜を形成することにより、工程（ｅ）において、第１の絶縁膜をエッチングストッパ膜として機能させ、ダミー絶縁膜を良好に平坦化させることができる。その結果、後の工程（ｆ）で良好な平坦性を有する第３の層間絶縁膜をより容易に形成することができる。
【００２２】
次に、本発明の半導体装置の第２の製造方法は、半導体基板上にゲート電極を形成し、前記ゲート電極をマスクとして前記半導体基板内に第１の不純物拡散層および第２の不純物拡散層を形成し、前記ゲート電極と前記第１の不純物拡散層と前記第２の不純物拡散層とを有するＭＩＳトランジスタを形成する工程（ａ）と、前記半導体基板および前記ゲート電極の上に、第１の層間絶縁膜を形成し、前記第１の層間絶縁膜を貫通し、前記第１の不純物拡散層および前記第２の不純物拡散層にそれぞれ接続される第１のコンタクトプラグおよび第２のコンタクトプラグを形成する工程（ｂ）と、前記第１の層間絶縁膜および前記第１のコンタクトプラグの上に第１の絶縁膜を形成した後、平面的に見て前記第１のコンタクトプラグの上に位置する領域上に形成された前記第１の絶縁膜の上面に達する第１の開口部と、前記第２のコンタクトプラグの上面に達する第２の開口部とを有する第２の層間絶縁膜を前記第１の絶縁膜上に形成する工程（ｃ）と、前記半導体基板の全面上にダミー導体膜を堆積させた後、その一部を除去することで、前記第１の開口部に前記ダミー導体膜が埋め込まれたダミー構造体と、前記第２の開口部に前記ダミー導体膜が埋め込まれた第３のコンタクトプラグとをそれぞれ形成する工程（ｄ）と、前記第２の層間絶縁膜、前記ダミー構造体、および前記第３のコンタクトプラグの上に、第３の層間絶縁膜を形成し、前記第３の層間絶縁膜を貫通し、前記第３のコンタクトプラグに接続される第４のコンタクトプラグを形成する工程（ｅ）と、前記第３の層間絶縁膜に、前記ダミー構造体の上面に達する第３の開口部を形成し、前記第１の開口部に埋め込まれた前記ダミー導体膜および前記第１の開口部の底面に形成された前記第１の絶縁膜を除去する工程（ｆ）と、前記第１の開口部の内面および前記第３の開口部の側面の上に、下部電極を形成する工程（ｇ）と、前記下部電極、前記第３の層間絶縁膜、および前記第４のコンタクトプラグの上に容量絶縁膜を形成し、前記容量絶縁膜の上に前記第１の開口部および前記第３の開口部を埋める上部電極形成膜を堆積させる工程（ｈ）と、前記第４のコンタクトプラグの上に形成された前記容量絶縁膜および前記上部電極形成膜をそれぞれ選択的に除去して、前記第４のコンタクトプラグの直径よりも大きい第４の開口部を形成することで、前記下部電極と前記容量絶縁膜と上部電極とを有するキャパシタを形成する工程（ｉ）と、前記第４の開口部内および前記キャパシタの上に第４の層間絶縁膜を形成し、前記第４の層間絶縁膜を貫通し、前記第４のコンタクトプラグに接続される第５のコンタクトプラグを形成する工程（ｊ）と、前記第４の層間絶縁膜および前記第５のコンタクトプラグの上に形成され、前記第２のコンタクトプラグ、前記第３のコンタクトプラグ、前記第４のコンタクトプラグ、および前記第５のコンタクトプラグを介して、前記第２の不純物拡散層に接続されるビット線を形成する工程（ｋ）とを備えている。
【００２３】
この第２の製造方法によれば、工程（ｆ）でダミー導体膜を除去する際に、第１の絶縁膜をエッチングストップ膜として機能させることができる。これにより、工程（ｄ）において、第２の開口部だけでなく第１の開口部にも第３のコンタクトプラグの材料となるダミー導体膜を埋め込むことができ、ダミー構造体と第３のコンタクトプラグとを同時に形成することができる。その結果、本発明の半導体装置の第２の製造方法を用いると第１の製造方法の効果に加えて、比較的少ない工程数で高アスペクト比のキャパシタを備えた半導体装置を作製することが可能となる。
【００２４】
また、本発明の半導体装置の第３の製造方法は、半導体基板上にゲート電極を形成し、前記ゲート電極をマスクとして前記半導体基板内に第１の不純物拡散層および第２の不純物拡散層を形成し、前記ゲート電極と前記第１の不純物拡散層と前記第２の不純物拡散層とを有するＭＩＳトランジスタを形成する工程（ａ）と、前記半導体基板および前記ゲート電極の上に、第１の層間絶縁膜を形成し、前記第１の層間絶縁膜を貫通し、前記第１の不純物拡散層および前記第２の不純物拡散層に接続される第１のコンタクトプラグおよび第２のコンタクトプラグをそれぞれ形成する工程（ｂ）と、前記半導体基板のうち前記第２のコンタクトプラグの上面を除く領域の上に第１の絶縁膜を形成し、前記第１の絶縁膜、および前記第２のコンタクトプラグの上面の上に第２の層間絶縁膜を形成する工程（ｃ）と、前記第２の層間絶縁膜を貫通し、平面的に見て前記第１のコンタクトプラグの上に位置する領域上に形成された前記第１の絶縁膜の上面に達する第１の開口部と、前記第２のコンタクトプラグの上面に達する第２の開口部とを形成する工程（ｄ）と、前記半導体基板の全面上にダミー導体膜を堆積させた後、その一部を除去することで、前記第１の開口部に前記ダミー導体膜が埋め込まれた第１のダミー構造体と、前記第２の開口部に前記ダミー導体膜が埋め込まれた第３のコンタクトプラグとをそれぞれ形成する工程（ｅ）と、前記第２の層間絶縁膜、前記第１のダミー構造体、および前記第３のコンタクトプラグの上に、第３の層間絶縁膜を形成し、前記第３の層間絶縁膜を貫通し、前記第１のダミー構造体の上面に達する第３の開口部と、前記第３のコンタクトプラグの上面に達する第４の開口部を形成する工程（ｆ）と、前記半導体基板の全面上にダミー導体膜を堆積させ平坦化することで、前記第３の開口部に前記ダミー導体膜が埋め込まれた第２のダミー構造体と、前記第４の開口部に前記ダミー導体膜が埋め込まれた第４のコンタクトプラグとをそれぞれ形成する工程（ｇ）と、  前記第４のコンタクトプラグの上面を覆う第２の絶縁膜を形成する工程（ｈ）と、前記第１の開口部および前記第３の開口部に埋め込まれた前記ダミー導体膜をそれぞれ除去する工程（ｉ）と、前記第１の開口部の内面および前記第３の開口部の側面の上に、下部電極を形成する工程（ｊ）と、前記下部電極、前記第３の層間絶縁膜、および前記第２の絶縁膜の上に容量絶縁膜を形成し、前記容量絶縁膜の上に前記第１の開口部および前記第３の開口部を埋める上部電極形成膜を堆積させる工程（ｋ）と、前記上部電極形成膜を前記第２の絶縁膜の上面が露出するまで選択的に除去し、前記下部電極と前記容量絶縁膜と前記上部電極とを有するキャパシタを形成する工程（ｌ）と、前記第２の絶縁膜および前記キャパシタの上に第４の層間絶縁膜を形成し、前記第４の層間絶縁膜および前記第２の絶縁膜を貫通し、前記第４のコンタクトプラグに接続される第５のコンタクトプラグを形成する工程（ｍ）と、前記第４の層間絶縁膜および前記第５のコンタクトプラグの上に形成され、前記第２のコンタクトプラグ、前記第３のコンタクトプラグ、前記第４のコンタクトプラグ、および前記第５のコンタクトプラグを介して前記第２の不���物拡散層に接続されるビット線を形成する工程（ｎ）とを備えている。
【００２５】
なお、前記工程（ｄ）では、共通のマスクを用いて前記第１の開口部と前記第２の開口部とを同時にエッチング除去し、前記工程（ｆ）では、共通のマスクを用いて前記第３の開口部と前記第４の開口部とを同時にエッチング除去すると好ましい。
【００２６】
また、前記工程（ｅ）では、前記第１の構造体と前記第３のコンタクトプラグとを同時に形成し、前記工程（ｇ）では、前記第２の構造体と前記第４のコンタクトプラグとを同時に形成すると好ましい。
【００２７】
この第３の製造方法によれば、工程（ｃ）で第１の絶縁膜を設けることにより、工程（ｄ）で第１の開口部と第２の開口部とを同時に形成することができる。これにより、第１の開口部と第２の開口部とに、ダミー導電体膜を埋め込むことで、第１のダミー構造体と第３のコンタクトプラグとを同時に形成することができる。従って、第３の製造方法を用いると、比較的少ない工程数で高アスペクト比を有するキャパシタを形成することができ、微細化されても信頼性の高い半導体装置を実現することが可能となる。
【発明の効果】
【００２８】
本発明の半導体装置およびその製造方法によると、少なくとも２層の層間絶縁膜にわたってキャパシタが形成され、且つ、各層間絶縁膜に設けられたキャパシタ用の溝は別々の工程で形成されているため、比較的容易に高アスペクト比を有するキャパシタを形成することができる。なお、図３２は、本発明の効果を示す概念図である。図３２に示すように、半導体装置の微細化に伴いレジストの隔壁幅（隣接するキャパシタ同士の距離）を小さくすると、十分な容量を確保するためにキャパシタの高アスペクト比化への要望が大きくなる。一方、隔壁幅が小さくなれば、加工上の限界から形成可能なキャパシタ孔の深さは小さくなっていく。このため、従来の方法では、微細化に対応することが難しかった。しかし、本発明の半導体装置およびその製造方法を用いると、キャパシタを複数の層間絶縁膜にわたって形成することができるため、隔壁幅を小さくしても、高アスペクト比を有するキャパシタが得られ、微細化にも有用である。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置（以下、第１の半導体装置と称する）およびその製造方法について、図面を参照しながら説明する。図１（ａ）は、第１の半導体装置（具体的にはＤＲＡＭ）のメモリセルを示す上面図であり、図１（ｂ）は図１（ａ） に示すIｂ−Iｂ線における断面図である。なお、図１(ａ)、（ｂ）においては、一部の構成要素を省略している。
【００３０】
図１（ａ）、（ｂ）に示すように、第１の半導体装置は、半導体基板１内に形成された素子分離領域２、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂと、半導体基板１のうち、平面的に見て第１の不純物拡散層５ａと第２の不純物拡散層５ｂとの間に位置する領域の上にゲート絶縁膜（図示せず）を挟んで形成されたゲート電極３と、ゲート電極３の両側面上に形成されたサイドウォール４とを有するＭＩＳトランジスタを備えている。また、第１の半導体装置は、ＭＩＳトランジスタの上に形成された第１の層間絶縁膜６と、第１の層間絶縁膜６を貫通し、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂにそれぞれ接続される第１のコンタクトプラグ７ａ、７ｂと、第１のコンタクトプラグ７ａ、７ｂおよび第１の層間絶縁膜６の上に形成され、キャパシタを形成するための第１のキャパシタ孔１１を有する第２の層間絶縁膜８と、第２の層間絶縁膜８上に形成され、第２のキャパシタ孔１７を有する第３の層間絶縁膜１４とを備えている。なお、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂは、ＭＩＳトランジスタのソース領域とドレイン領域とを構成している。
【００３１】
さらに、第１の半導体装置は、第１のキャパシタ孔１１の内面から第２のキャパシタ孔１７の側面にわたって形成された下部電極２０と、下部電極２０および第３の層間絶縁膜１４の上に形成された容量絶縁膜２２と、容量絶縁膜２２上に形成され、第１のキャパシタ孔１１および第２のキャパシタ孔１７を埋める上部電極２４とを有するキャパシタと、キャパシタ上に形成され、第２の不純物拡散層５ｂの上方領域に設けられたビット線用開口部２５を埋める第４の層間絶縁膜２６と、第４の層間絶縁膜２６上に形成され、ビット線２８とを備えている。また、第２の層間絶縁膜８、第３の層間絶縁膜１４、および第４の層間絶縁膜２６のうちには、それぞれ第２のコンタクトプラグ１０、第３のコンタクトプラグ１６、および第４のコンタクトプラグ２７が形成されており、第１のコンタクトプラグ７ｂ、第２のコンタクトプラグ１０、第３のコンタクトプラグ１６、および第４のコンタクトプラグ２７を介して、第２の不純物拡散層５ｂとビット線２８とは互いに電気的に接続されている。
【００３２】
ここで、上述のＭＩＳトランジスタおよびキャパシタは、例えばＤＲＡＭのメモリセルを構成しており、第１の半導体装置は、ビット線２８がキャパシタの上方に配置されたＣＵＢ構造を有している。  
【００３３】
第１の半導体装置の特徴は、キャパシタが２層の層間絶縁膜内にわたって設けられており、且つ、キャパシタの側面が段差を有していることにある。この構成によれば、２つのキャパシタ孔を別々の工程で形成することができるため、加工不良を生じることなく深いキャパシタ孔を形成することができる。これにより、キャパシタの十分な容量を確保しつつ、隣接するキャパシタ同士がショートするなどの不具合を抑制することができる。その結果、第１の半導体装置は、微細化されても、十分な容量を有するキャパシタを備え、その信頼性が非常に高くなっている。従って、第１の半導体装置によれば、微細化されても安定な記憶動作を実現することができる。
【００３４】
なお、第１の半導体装置において、上部電極２４および下部電極２０は、それぞれ金属窒化物からなることが好ましく、チタンの窒化物から構成されているとより好ましい。
【００３５】
また、容量絶縁膜２２は、金属酸化物からなることが好ましく、Ｈｆ、Ｔａ、およびＺｒのうちいずれか１つを含んだ酸化物から構成されているとより好ましい。
【００３６】
次に、第１の半導体装置の製造方法について図２〜図７を用いて説明する。図２〜図７は、それぞれ第１の半導体装置の製造方法を示す断面図である。
【００３７】
最初に、図２（ａ）に示す工程では、公知の技術を用いて、半導体基板１内に素子分離領域２を形成した後、半導体基板１上にゲート絶縁膜（図示せず）、サイドウォール４、およびゲート電極３を形成する。次に、ゲート電極３およびサイドウォール４をマスクとして、半導体基板１内に第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂを形成する。
【００３８】
続いて、図２（ｂ）を示す工程では、例えばＮＳＧ膜（nondoped silicate glass）を膜厚が６００ｎｍ〜７００ｎｍとなるように堆積した後、４００ｎｍ相当分のＮＳＧ膜をＣＭＰ（Chemical Mechanical Polishing）により除去することで、第１の層間絶縁膜６を形成する。次いで、マスクエッチングによりホールを形成し、該ホールに例えばＷ（タングステン）を埋め込んだ後、ＣＭＰを行うことにより、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂにそれぞれ接続される第１のコンタクトプラグ７ａ、７ｂを形成する。
【００３９】
次に、図２（ｃ）に示す工程では、半導体基板１の全面上に、例えばＮＳＧ膜からなる第２の層間絶縁膜８を４００ｎｍ〜６００ｎｍの膜厚で形成する。ここで、ＮＳＧ膜の膜厚は、隔壁サイズ（隣接するキャパシタ同士の間隔）とレジスト残膜値（後述する図３（ａ）に示す第１のキャパシタ孔１１のエッチング工程後に残存するレジストの膜厚）から算出したエッチング可能な膜厚の範囲を示している。その後、マスクエッチングにより、第２の層間絶縁膜８に第２の不純物拡散層５ｂの上面に達するコンタクトホール９を形成する。続いて、図２（ｄ）に示す工程で、コンタクトホール９に例えばＷを埋め込み、ＣＭＰを行うことにより、第２のコンタクトプラグ１０を形成する。
【００４０】
次に、図３（ａ）、（ｂ）に示す工程では、マスクエッチングにより、第２の層間絶縁膜８に第１の不純物拡散層５ａの上面に達する第１のキャパシタ孔１１を形成する。そして、半導体基板１の全面上に、例えばＢ（ホウ素）とＰ（リン）を含有した酸化膜であるＢＰＳＧ（Boro-phospho silicate glass）膜からなるダミー絶縁膜１２を堆積させる。その後、図３（ｃ）に示す工程では、ダミー絶縁膜１２の一部を除去することで、第１のキャパシタ孔１１にダミー絶縁膜１２が埋め込まれたダミー構造体１３を形成する。
【００４１】
続いて、図３（ｄ）に示す工程では、第２の層間絶縁膜８、第２のコンタクトプラグ１０、およびダミー構造体１３の上に、例えばＮＳＧ膜からなる第３の層間絶縁膜１４を４００ｎｍ〜６００ｎｍの膜厚で形成する。なお、第３の層間絶縁膜１４の膜種および膜厚は、上述の第２の層間絶縁膜８と同様にして決定される。
【００４２】
次に、図４（ａ）、（ｂ）に示す工程では、マスクエッチングにより、第３の層間絶縁膜１４に第２のコンタクトプラグ１０の上面に達するコンタクトホール１５を形成する。その後、コンタクトホール１５に例えばＷを埋め込み、ＣＭＰを行うことにより、第３のコンタクトプラグ１６を形成する。
【００４３】
続いて、図４（ｃ）に示す工程では、第３の層間絶縁膜１４にダミー構造体１３の上面に達する第２のキャパシタ孔１７を形成する。この時、第２のキャパシタ孔１７は、ダミー構造体１３の位置を基準にして露光することで形成されるが、マスクの位置合わせには限界があるため、第１のキャパシタ孔１１の底面の中心と第２のキャパシタ孔１７の底面の中心とは、平面的に見て互いにずれている場合がある。このため、第１のキャパシタ孔１１と第２のキャパシタ孔１７とが接している部分には段差が生じることがある。なお、各キャパシタ孔とビット線とのショートを考慮して、マスク合わせ時のアライメント測定管理は、最終的にビット線に接続される第３のコンタクトプラグ１６が形成されるコンタクトホール１５に対しても行っておくと良い。
【００４４】
次に、図５（ａ）に示す工程では、例えばフッ酸ベイパーを用いたウェットエッチングを行うことで、第１のキャパシタ孔１１に埋め込まれたダミー絶縁膜１２を選択的に除去する。これにより、第１のキャパシタ孔１１と第２のキャパシタ孔１７とからなる連結キャパシタ孔１８を形成することができる。ここで、連結キャパシタ孔１８の側壁は段差を有する構造となっている。なお、第２の層間絶縁膜８の材料としてＮＳＧ膜を用い、ダミー絶縁膜１２の材料としてＢＰＳＧ膜を用いると、ウェットエッチングの選択比を向上させることができるため好ましい。また、グローバル段差を小さくするために、ＣＭＰ平坦化設備のパッドをハードパッドにしてもよい。
【００４５】
次に、図５（ｂ）に示す工程では、連結キャパシタ孔１８の内面、第３の層間絶縁膜１４、および第３のコンタクトプラグ１６の上に、導電性の下部電極形成膜１９を形成する。ここで、下部電極形成膜１９は、例えばＴｉＮを用いてＣＶＤ（Chemical Vapor Deposition）法により１５ｎｍ〜２５ｎｍの膜厚で形成する。その後、図５（ｃ）に示す工程では、連結キャパシタ孔１８内にレジストを埋め込み、塩素ガスを用いて、半導体基板１の全面上にエッチングバックを行うことで、連結キャパシタ孔１８の内面に下部電極２０を形成することができる。そして、連結キャパシタ孔１８内に埋め込まれたレジストを除去する。ここで、下部電極形成膜１９をエッチングする際には、第３のコンタクトプラグ１６上に堆積された下部電極形成膜１９と共に第３のコンタクトプラグ１６の上部もエッチングされるため、第３のコンタクトプラグ１６の上面が露出したリセス２１が形成される。
【００４６】
次に、図６（ａ）に示す工程では、例えばＡＬＤ−ＣＶＤ（Atomic Layer Deposition−Chemical Vapor Deposition）法により、下部電極２０、第３の層間絶縁膜１４、および第３のコンタクトプラグ１６の上に、例えば膜厚が５ｎｍ〜１０ｎｍのＨｆの酸化膜からなる容量絶縁膜２２を堆積させる。ここで、下部電極２０は、図５（ｃ）に示す工程でレジストを除去する際に酸化されているため、容量絶縁膜２２を堆積させる前に、窒素雰囲気のプラズマ処理を行うとよい。また、容量絶縁膜２２を堆積した後には、酸素雰囲気下でのプラズマ処理により容量絶縁膜２２に酸素を補給するとよい。
【００４７】
続いて、図６（ｂ）に示す工程で、容量絶縁膜２２上に例えばＴｉＮからなる導電性の上部電極形成膜２３をＣＶＤ法により堆積させる。このとき、ＣＶＤ法により堆積した膜（ＣＶＤ膜）の上に、さらにスパッタ法で形成した膜（スパッタ膜）を形成することで、上部電極形成膜２３を厚膜化してもよい。この場合、上部電極２４（図６（ｃ）参照）の抵抗値の上昇を抑制することができる。膜厚としては、例えばＣＶＤ膜が１５ｎｍ〜２５ｎｍで、スパッタ膜が２０ｎｍ〜４０ｎｍである。なお、ＣＶＤ膜のみで上部電極形成膜２３を厚膜化すると、クラックや半導体基板１の周辺部におけるそりが発生するおそれがある。
【００４８】
次いで、図６（ｃ）に示す工程では、マスクエッチングにより、第３のコンタクトプラグ１６上に形成された容量絶縁膜２２および上部電極形成膜２３を選択的に除去して、第３のコンタクトプラグ１６の直径よりも大きいビット線用開口部２５を形成する。これにより、上部電極２４と容量絶縁膜２２と下部電極２０とから構成されるキャパシタを形成することができる。
【００４９】
最後に、図７（ａ）、（ｂ）に示す工程では、上部電極２４上およびビット線用開口部２５内に第４の層間絶縁膜２６を形成する。その後、ビット線用開口部２５を通って第４の層間絶縁膜２６を貫通し、第３のコンタクトプラグ１６に接続される第４のコンタクトプラグ２７を形成する。そして、第４のコンタクトプラグ２７および第４の層間絶縁膜２６の上に、第１のコンタクトプラグ７ｂ、第２のコンタクトプラグ１０、第３のコンタクトプラグ１６、および第４のコンタクトプラグ２７を介して、第２の不純物拡散層５ｂと接続されるビット線２８を形成する。以上の工程により、ＣＵＢ構造を有するメモリセルを備えた第１の半導体装置を作製することができる。
【００５０】
第１の半導体装置の製造方法の特徴は、連結キャパシタ孔１８を第１のキャパシタ孔１１と第２のキャパシタ孔１７とに分けて、それぞれ別々の工程で形成したことにある。これにより、高アスペクト比の溝（キャパシタ孔）を一度にエッチングする従来の方法に比べて、加工不良を引き起こすことなく、高アスペクト比を有する連結キャパシタ孔１８を作製することができる。その結果、高アスペクト比の連結キャパシタ孔１８内に、十分な容量を有するキャパシタを作製することができる。さらには、第１のキャパシタ孔１１および第２のキャパシタ孔１７を形成する際に用いるレジストの膜厚を、１つのレジストを用いて溝をエッチングする従来の方法に比べて小さくできるため、レジストの厚膜化に伴うショートの発生を抑制することができ、半導体装置の微細化にも対応することができる。従って、第１の半導体装置の製造方法によれば、微細化されても、十分な容量を有するキャパシタを備えた半導体装置を歩留まり良く作製することが可能となる。
【００５１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置（以下、第２の半導体装置と称する）およびその製造方法について、図面を参照しながら説明する。図８は、第２の半導体装置（具体的にはＤＲＡＭ） のメモリセルを示す断面図である。なお、第２の半導体装置は、上述の第１の半導体装置と一部の構成のみが異なっているため、同様な部分については省略して説明する。
【００５２】
図８に示すように、第２の半導体装置は、第１の半導体装置と同様に、半導体基板１内に形成された素子分離領域２、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂと、半導体基板１上にゲート絶縁膜（図示せず）を挟んで形成されたゲート電極３と、ゲート電極３の両側面上に形成されたサイドウォール４とを有するＭＩＳトランジスタを備えている。
【００５３】
さらに、第２の半導体装置は、ＭＩＳトランジスタの上に形成された第１の層間絶縁膜６と、第１の層間絶縁膜６を貫通し、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂにそれぞれ接続される第１のコンタクトプラグ７ａ、７ｂと、第１のコンタクトプラグ７ａ、７ｂおよび第１の層間絶縁膜６の上に形成され、キャパシタを形成するための第１のキャパシタ孔１１を有する第２の層間絶縁膜８と、第２の層間絶縁膜８上に形成され、第２のキャパシタ孔１７を有する第３の層間絶縁膜１４と、第３の層間絶縁膜１４上に形成された第４の層間絶縁膜２２１とを備えている。なお、第２のキャパシタ孔１７は、第３の層間絶縁膜１４から第４の層間絶縁膜２２１にわたって形成されている。
【００５４】
さらに、第２の半導体装置は、第１のキャパシタ孔１１の内面から第２のキャパシタ孔１７の側面にわたって形成された下部電極２０と、下部電極２０および第４の層間絶縁膜２２１の上に形成された容量絶縁膜２２と、容量絶縁膜２２上に形成され、第１のキャパシタ孔１１および第２のキャパシタ孔１７を埋める上部電極２４とを有するキャパシタと、キャパシタ上に形成され、第２の不純物拡散層５ｂの上方領域に設けられたビット線用開口部２５を埋める第５の層間絶縁膜２２２と、第５の層間絶縁膜２２２上に形成されたビット線２８とを備えている。また、第２の層間絶縁膜８内および第３の層間絶縁膜１４内には、それぞれ第２のコンタクトプラグ１０および第３のコンタクトプラグ１６が形成されており、第４の層間絶縁膜２２１および第５の層間絶縁膜２２２内には第４のコンタクトプラグ２７が設けられている。そして、第１のコンタクトプラグ７ｂ、第２のコンタクトプラグ１０、第３のコンタクトプラグ１６、および第４のコンタクトプラグ２７を介して、第２の不純物拡散層５ｂとビット線２８とは互いに電気的に接続されている。
【００５５】
次に、第２の半導体装置の製造方法について図９〜図１２を用いて説明する。図９〜図１２は、それぞれ第２の半導体装置の製造方法を示す断面図である。なお、第２の半導体装置の製造方法において、第１の半導体装置と同様な工程については省略して説明する。ここで、図９（ａ）に示す工程より前の工程は、第１の半導体装置の製造方法における図２（ａ）〜（ｄ）および図３（ａ）〜（ｄ）に示す工程と同様である。
【００５６】
すなわち、最初に、半導体基板１にＭＩＳトランジスタを形成した後、ＭＩＳトランジスタ上に第１のコンタクトプラグ７ａ、７ｂが設けられた第１の層間絶縁膜６と、ダミー構造体１３および第２のコンタクトプラグ１０が設けられた第２の層間絶縁膜８と、第３の層間絶縁膜１４とを順次形成する（図２（ａ）〜図３（ｄ）参照）。
【００５７】
次に、図９（ａ）、（ｂ）に示す工程では、第３の層間絶縁膜１４に第２のコンタクトプラグ１０の上面に達するコンタクトホール１５を形成した後、該コンタクトホール１５に例えばＷを埋め込むことにより、第３のコンタクトプラグ１６を形成する。続いて、第３の層間絶縁膜１４および第３のコンタクトプラグ１６の上に、第４の層間絶縁膜２２１を形成する。
【００５８】
次に、図９（ｃ）に示す工程では、第３の層間絶縁膜１４および第４の層間絶縁膜２２１を貫通し、ダミー構造体１３の上面に達する第２のキャパシタ孔１７を形成する。この時、上述の図４（ｃ）に示す工程と同様に、第１のキャパシタ孔１１の底面の中心と第２のキャパシタ孔１７の底面の中心とは、平面的に見て互いにずれている場合がある。このため、第１のキャパシタ孔１１と第２のキャパシタ孔１７とが接している部分には段差が生じることがある。
【００５９】
次いで、図１０（ａ）に示す工程では、ダミー構造体１３を選択的に除去する。これにより、第１のキャパシタ孔１１と第２のキャパシタ孔１７とからなる連結キャパシタ孔１８を形成することができる。ここで、連結キャパシタ孔１８の側壁は段差を有する構造となっている。
【００６０】
次に、図１０（ｂ）に示す工程では、連結キャパシタ孔１８の内面および第４の層間絶縁膜２２１の上に、導電性の下部電極形成膜１９を形成する。その後、図１０（ｃ）に示す工程で、連結キャパシタ孔１８内にレジストを埋め込み、半導体基板１の全面上にエッチングバックを行うことで、連結キャパシタ孔１８の内面に下部電極２０を形成することができる。次いで、連結キャパシタ孔１８内に埋め込まれたレジストを除去する。ここで、第２の半導体装置においては、上述の第１の半導体装置とは異なり第３のコンタクトプラグ１６上に第４の層間絶縁膜２２１が形成されているため、下部電極形成膜１９をエッチングバックする際に第３のコンタクトプラグ１６の上部が露出するのを防ぐことができる。
【００６１】
続いて、図１１（ａ）、（ｂ）に示す工程では、下部電極２０および第４の層間絶縁膜２２１の上に、容量絶縁膜２２を堆積させる。その後、容量絶縁膜２２上に導電性の上部電極形成膜２３を堆積させる。
【００６２】
次いで、図１１（ｃ）に示す工程では、マスクエッチングにより、第３のコンタクトプラグ１６の上方に形成された容量絶縁膜２２および上部電極形成膜２３を選択的に除去して、第３のコンタクトプラグ１６の直径よりも大きいビット線用開口部２５を形成する。これにより、上部電極２４と容量絶縁膜２２と下部電極２０とから構成されるキャパシタを形成することができる。
【００６３】
最後に、図１２（ａ）、（ｂ）に示す工程では、上部電極２４上およびビット線用開口部２５内に第５の層間絶縁膜２２２を形成する。その後、第５の層間絶縁膜２２２にビット線用開口部２５を通って、第３のコンタクトプラグ１６に接続される第４のコンタクトプラグ２７を形成する。そして、第４のコンタクトプラグ２７および第５の層間絶縁膜２２２の上に、第１のコンタクトプラグ７ｂ、第２のコンタクトプラグ１０、第３のコンタクトプラグ１６、および第４のコンタクトプラグ２７を介して、第２の不純物拡散層５ｂと接続されるビット線２８を形成する。以上の工程により、ＣＵＢ構造を有するメモリセルを備えた第２の半導体装置を作製することができる。
【００６４】
第２の半導体装置の製造方法では、上述の第１の半導体装置の製造方法と同様に、それぞれ別々の工程で形成された第１のキャパシタ孔１１と第２のキャパシタ孔１７とから構成される連結キャパシタ孔１８を用いるため、歩留まり良く、十分な容量を有するキャパシタを作製することができる。さらに、図１０（ｃ）に示す工程では、第４の層間絶縁膜２２１により第３のコンタクトプラグ１６の上面が保護されるため、第３のコンタクトプラグ１６がオーバーエッチングされることを防ぐことができ、コンタクトプラグの信頼性を向上させることができる。従って、第２の半導体装置の製造方法を用いると、微細化されても十分な容量を有するキャパシタを備え、信頼性の高い半導体装置を歩留まり良く作製することができる。
【００６５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置（以下、第３の半導体装置と称する）およびその製造方法について、図面を参照しながら説明する。図１３は、第３の半導体装置（具体的にはＤＲＡＭ） のメモリセルを示す断面図である。なお、第３の半導体装置は、上述の第２の半導体装置と、一部の構成のみが異なっているため、同様な部分については省略して説明する。
【００６６】
図１３に示すように、第３の半導体装置は、第２の半導体装置と同様に、半導体基板１内に形成された素子分離領域２、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂと、半導体基板１上にゲート絶縁膜（図示せず）を挟んで形成されたゲート電極３と、ゲート電極３の両側面上に形成されたサイドウォール４とを有するＭＩＳトランジスタを備えている。
【００６７】
また、第３の半導体装置は、ＭＩＳトランジスタの上に形成された第１の層間絶縁膜６と、第１の層間絶縁膜６を貫通し、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂにそれぞれ接続される第１のコンタクトプラグ７ａ、７ｂと、第１のコンタクトプラグ７ａ、７ｂおよび第１の層間絶縁膜６の上に形成され、キャパシタを形成するための第１のキャパシタ孔１１を有する第２の層間絶縁膜８と、第２の層間絶縁膜８上に形成され、第２のキャパシタ孔１７を有する第３の層間絶縁膜１４と、第３の層間絶縁膜１４上に形成された第４の層間絶縁膜２２１とを備えている。なお、第２のキャパシタ孔１７は、第３の層間絶縁膜１４から第４の層間絶縁膜２２１にわたって形成されている。
【００６８】
さらに、第３の半導体装置は、第１のキャパシタ孔１１の側面から第２の層間絶縁膜８の上面にわたって形成され、例えばシリコン窒化膜からなる第１の絶縁膜１３１と、第１のキャパシタ孔１１の底面から第１の絶縁膜１３１の側面および第２のキャパシタ孔１７の側面にわたって形成された下部電極１３２と、下部電極１３２および第４の層間絶縁膜２２１の上に形成された容量絶縁膜１３３と、容量絶縁膜１３３上に形成され、第１のキャパシタ孔１１および第２のキャパシタ孔１７を埋める上部電極１３４とを有するキャパシタと、キャパシタ上に形成され、第２の不純物拡散層５ｂの上方領域に設けられたビット線用開口部２５を埋める第５の層間絶縁膜２２２と、第５の層間絶縁膜２２２上に形成されたビット線２８とを備えている。また、第２の層間絶縁膜８および第３の層間絶縁膜１４内には、それぞれ第２のコンタクトプラグ１０および第３のコンタクトプラグ１６が形成されており、第４の層間絶縁膜２２１および第５の層間絶縁膜２２２内には第４のコンタクトプラグ２７が形成されている。そして、第１のコンタクトプラグ７ｂ、第２のコンタクトプラグ１０、第３のコンタクトプラグ１６、および第４のコンタクトプラグ２７を介して、第２の不純物拡散層５ｂとビット線２８とは互いに電気的に接続されている。
【００６９】
次に、第３の半導体装置の製造方法について図１４〜図１６を用いて説明する。図１４〜図１６は、それぞれ第３の半導体装置の製造方法を示す断面図である。なお、第３の半導体装置の製造方法において、第２の半導体装置と同様な工程については省略して説明する。ここで、図１４（ａ）に示す工程より前の工程は、第１の半導体装置の製造方法における図２（ａ）〜（ｄ）に示す工程と同様である。
【００７０】
すなわち、最初に、半導体基板１にＭＩＳトランジスタを形成した後、ＭＩＳトランジスタ上に第１のコンタクトプラグ７ａ、７ｂが設けられた第１の層間絶縁膜６と、ダミー構造体１３および第２のコンタクトプラグ１０が設けられた第２の層間絶縁膜８とを順次形成する（図２（ａ）〜（ｄ）参照）。
【００７１】
次に、図１４（ａ）に示す工程では、マスクエッチングにより、第２の層間絶縁膜８に第１の不純物拡散層５ａの上面に達する第１のキャパシタ孔１１を形成する。その後、図１４（ｂ）に示す工程では、半導体基板１の全面上に、例えばシリコン窒化物からなる第１の絶縁膜１３１を膜厚が１５ｎｍ〜３０ｎｍとなるように堆積させる。次いで、第１の絶縁膜１３１上に第１のキャパシタ孔１１を埋めるダミー絶縁膜１２を堆積させる。
【００７２】
次に、図１４（ｃ）に示す工程では、ＣＭＰ法により第１の絶縁膜１３１が露出するまでダミー絶縁膜１２を選択的に除去することで、第１のキャパシタ孔１１にダミー絶縁膜１２からなるダミー構造体１３を形成する。続いて、図１４（ｄ）に示す工程では、第１の絶縁膜１３１およびダミー構造体１３の上に、例えばＮＳＧ膜からなる第３の層間絶縁膜１４を形成する。
【００７３】
次に、図１５（ａ）、（ｂ）に示す工程では、マスクエッチングにより、第３の層間絶縁膜１４および第１の絶縁膜１３１を貫通し、第２のコンタクトプラグ１０の上面に達するコンタクトホール１５を形成する。その後、コンタクトホール１５に例えばＷを埋め込み、ＣＭＰを行うことにより、第３のコンタクトプラグ１６を形成する。次いで、第３の層間絶縁膜１４および第３のコンタクトプラグ１６の上に、第４の層間絶縁膜２２１を形成する。
【００７４】
続いて、図１５（ｃ）に示す工程では、第３の層間絶縁膜１４および第４の層間絶縁膜１２１を貫通し、第１のキャパシタ孔１１に形成された第１の絶縁膜１３１の上面およびダミー構造体１３の上面に達する第２のキャパシタ孔１７を開口する。この時、第２のキャパシタ孔１７は、ダミー構造体１３の位置を基準にして露光することで形成されるが、マスクの位置合わせには限界があるため、第１のキャパシタ孔１１の底面の中心と第２のキャパシタ孔１７の底面の中心とは、平面的に見て互いにずれている場合がある。
【００７５】
次に、図１６（ａ）に示す工程では、例えばフッ酸ベイパーを用いたウェットエッチングを行うことで、第１のキャパシタ孔１１に埋め込まれたダミー絶縁膜１２および第１のキャパシタ孔１１の底面に形成された第１の絶縁膜１３１を選択的に除去する。これにより、第１のキャパシタ孔１１と第２のキャパシタ孔１７とからなる連結キャパシタ孔１８を形成することができる。
【００７６】
次に、図１６（ｂ）に示す工程では、連結キャパシタ孔１８の内面および第４の層間絶縁膜２２１の上に、導電性の下部電極形成膜１９を形成する。その後、図１６（ｃ）に示す工程では、連結キャパシタ孔１８内にレジストを埋め込み、半導体基板１の全面上にエッチングバックを行うことで、連結キャパシタ孔１８の内面に下部電極１３２を形成する。ここで、第３の半導体装置においては、上述の第２の半導体装置と同様に、第３のコンタクトプラグ１６上に第４の層間絶縁膜２２１が形成されているため、下部電極形成膜１９をエッチバックする際に第３のコンタクトプラグ１６の上部が露出するのを防ぐことができる。
【００７７】
以後、上述の第２の半導体装置の製造方法における図１１（ａ）〜（ｃ）および図１２（ａ）〜（ｃ）と同様の工程を経て、図１３に示すＣＵＢ構造を有するメモリセルを備えた第３の半導体装置を製造することができる。
【００７８】
第３の半導体装置の製造方法では、上述の第１の半導体装置の製造方法と同様に、それぞれ別々の工程で形成された第１のキャパシタ孔１１と第２のキャパシタ孔１７とから構成される連結キャパシタ孔１８を用いるため、歩留まり良く、十分な容量を有するキャパシタを作製することができる。さらに、図１４（ｃ）に示す工程では、第２のコンタクトプラグ１０上に設けられた第１の絶縁膜１３１がＣＭＰのストッパ膜として機能するため、ダミー絶縁膜１２を良好に平坦化することができる。そのため、次の工程で、良好な平坦性を有する第３の層間絶縁膜１４をより容易に形成することが可能となる。また、第２の半導体装置の製造方法と同様に、図１０（ｃ）に示す工程では、第４の層間絶縁膜２２１により第３のコンタクトプラグ１６がオーバーエッチングされるのを防ぐことができ、コンタクトプラグの信頼性を向上させることができる。従って、第３の半導体装置の製造方法を用いると、微細化されても十分な容量を有するキャパシタを備え、信頼性の高い半導体装置を歩留まり良く作製することができる。
【００７９】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置（以下、第４の半導体装置と称する）およびその製造方法について、図面を参照しながら説明する。図１７は、第４の半導体装置（具体的にはＤＲＡＭ） のメモリセルを示す断面図である。なお、第４の半導体装置は、上述の第２の半導体装置と一部の構成のみが異なっているため、同様な部分については省略して説明する。
【００８０】
図１７に示すように、第４の半導体装置は、第２の半導体装置と同様に、半導体基板１内に形成された素子分離領域２、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂと、半導体基板１上にゲート絶縁膜（図示せず）を挟んで形成されたゲート電極３と、ゲート電極３の両側面上に形成されたサイドウォール４とを有するＭＩＳトランジスタを備えている。
【００８１】
さらに、第４の半導体装置は、ＭＩＳトランジスタの上に形成された第１の層間絶縁膜６と、第１の層間絶縁膜６上に形成された第１の絶縁膜１４１と、第１の層間絶縁膜６を貫通し、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂにそれぞれ接続される第１のコンタクトプラグ７ａ、７ｂと、第１のコンタクトプラグ７ａ、７ｂおよび第１の層間絶縁膜６の上に形成され、第１の絶縁膜１４１を貫通して第１のコンタクトプラグ７ａの上面に達する第１のキャパシタ孔１１を有する第２の層間絶縁膜８と、第２の層間絶縁膜８上に形成され、第２のキャパシタ孔１７を有する第３の層間絶縁膜１４と、第３の層間絶縁膜１４上に形成された第４の層間絶縁膜２２１とを備えている。なお、第２のキャパシタ孔１７は、第３の層間絶縁膜１４から第４の層間絶縁膜２２１にわたって形成されている。
【００８２】
さらに、第４の半導体装置は、第１のキャパシタ孔１１の内面から第２のキャパシタ孔１７の側面にわたって形成された下部電極２０と、下部電極２０および第４の層間絶縁膜２２１の上に形成された容量絶縁膜２２と、容量絶縁膜２２上に形成され、第１のキャパシタ孔１１および第２のキャパシタ孔１７を埋める上部電極２４とを有するキャパシタと、キャパシタ上に形成され、第２の不純物拡散層５ｂの上方領域に設けられたビット線用開口部２５を埋める第５の層間絶縁膜２２２と、第５の層間絶縁膜２２２上に形成されたビット線２８とを備えている。また、第２の層間絶縁膜８および第１の絶縁膜１４１を貫通し、第１のコンタクトプラグ７ｂに接続される第２のコンタクトプラグ１０と、第３の層間絶縁膜１４を貫通する第３のコンタクトプラグ１６と、第４の層間絶縁膜２２１および第５の層間絶縁膜２２２を貫通する第４のコンタクトプラグ２７とが設けられている。そして、第１のコンタクトプラグ７ｂ、第２のコンタクトプラグ１０、第３のコンタクトプラグ１６、および第４のコンタクトプラグ２７を介して、第２の不純物拡散層５ｂとビット線２８とは互いに電気的に接続されている。
【００８３】
次に、第４の半導体装置の製造方法について図１８〜図２０を用いて説明する。図１８〜図２０は、それぞれ第４の半導体装置の製造方法を示す断面図である。なお、第４の半導体装置の製造方法において、第２の半導体装置と同様な工程については省略して説明する。
【００８４】
最初に、図１８（ａ）に示す工程では、公知の技術を用いて、半導体基板１内に素子分離領域２を形成した後、半導体基板１上にゲート絶縁膜（図示せず）、サイドウォール４、およびゲート電極３を形成する。次に、ゲート電極３およびサイドウォール４をマスクとして、半導体基板１内に第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂを形成する。
【００８５】
次に、図１８（ｂ）を示す工程では、例えばＮＳＧ膜からなる第１の層間絶縁膜６を形成する。次いで、マスクエッチングによりホールを形成し、該ホールに例えばＷ（タングステン）を埋め込んだ後ＣＭＰを行うことにより、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂにそれぞれ接続される第１のコンタクトプラグ７ａ、７ｂを形成する。
【００８６】
次に、図１８（ｃ）に示す工程では、半導体基板１の全面上に、例えば膜厚が２０ｎｍ〜３０ｎｍのシリコン窒化物からなる第１の絶縁膜１４１を形成する。その後、第１の絶縁膜１４１上に、例えばＮＳＧ膜からなる第２の層間絶縁膜８を形成する。次いで、第１の絶縁膜１４１および第２の層間絶縁膜８を貫通し、第１のコンタクトプラグ７ｂの上面に達するコンタクトホール９をマスクエッチングにより形成する。
【００８７】
続いて、図１８（ｄ）に示す工程では、第２の層間絶縁膜８内に平面的に見て第１の不純物拡散層５ａの上方領域に形成された第１の絶縁膜１４１の上面を露出させる第１のキャパシタ孔１１を形成する。この時、第１の絶縁膜１４１がエッチングストップ膜として機能するため、第１のコンタクトプラグ７ａの上面が露出するのを防止できる。
【００８８】
次に、図１９（ａ）に示す工程では、半導体基板１の全面上に例えばＷからなるダミー導体膜１４２を堆積させ、第１のキャパシタ孔１１およびコンタクトホール９に埋め込む。その後、図１９（ｂ）に示す工程で、ＣＭＰによりダミー導体膜１４２を平坦化することにより、第１のキャパシタ孔１１にダミー導体膜１４２が埋め込まれた第１のダミー構造体１４３と、コンタクトホール９にダミー導体膜１４２が埋め込まれた第２のコンタクトプラグ１０とをそれぞれ形成する。
【００８９】
次に、図１９（ｃ）に示す工程では、第２の層間絶縁膜８、第１のダミー構造体１４３、および第２のコンタクトプラグ１０の上に、第３の層間絶縁膜１４を形成する。その後、第３の層間絶縁膜１４を貫通し、第２のコンタクトプラグ１０に接続される第３のコンタクトプラグ１６を形成する。次いで、第３の層間絶縁膜１４および第３のコンタクトプラグ１６の上に、第４の層間絶縁膜２２１を形成する。
【００９０】
次に、図２０（ａ）に示す工程では、第３の層間絶縁膜１４および第４の層間絶縁膜２２１を貫通し、第１のダミー構造体１４３の上面に達する第２のキャパシタ孔１７を形成する。この時、第１のキャパシタ孔１１の底面の中心と第２のキャパシタ孔１７の底面の中心とは、平面的に見て互いにずれている場合がある。このため、第１のキャパシタ孔１１と第２のキャパシタ孔１７とが接している部分には段差が生じることがある。
【００９１】
次に、図２０（ｂ）に示す工程では、例えば硫酸と過酸化水素水の混合液を用いてウェットエッチングすることにより、第１のキャパシタ孔１１に埋め込まれたダミー絶縁膜１２を選択的に除去することで、第１のキャパシタ孔１１および第２のキャパシタ孔１７からなる連結キャパシタ孔１８を形成することができる。なお、この時、第３のコンタクトプラグ１６および第１のコンタクトプラグ７ａは、それぞれ第４の層間絶縁膜２２１および第１の絶縁膜１４１により覆われているため、エッチングされない。
【００９２】
次に、図２０（ｃ）に示す工程では、ＣＨＦ３とＯ２の混合ガスなどのエッチングガスを用いた異方性エッチングバックにより、連結キャパシタ孔１８の底面に形成された第１の絶縁膜１４１を除去する。なお、この時、酸素ガスの流量を増加させることで、第１の絶縁膜１４１の選択比を向上させることができるため、連結キャパシタ孔１８の下面の高さ位置が低くなるのを抑制することができる。
【００９３】
以後、上述の第２の半導体装置の製造方法と同様にして、連結キャパシタ孔１８に下部電極２０、容量絶縁膜２２、および上部電極２４からなるキャパシタを形成する。その後、所定の工程を経て、図１７に示すＣＵＢ構造を有するメモリセルを備えた半導体装置を製造することができる（図１０（ｂ）〜図１２（ｂ）参照）。
【００９４】
第４の半導体装置の製造方法では、図１８（ｃ）に示す工程で第１のコンタクトプラグ７ｂを除く領域上に第１の絶縁膜１４１を設けることで、後の第１のダミー構造体１４３を除去する工程（図２０（ｂ）参照）において、第１の絶縁膜１４１をエッチングストップ膜として機能させることができる。このエッチングストップ膜を設けたことにより、図１９（ａ）に示す工程でコンタクトホール９だけでなく第１のキャパシタ孔１１にも第２のコンタクトプラグ１０の材料となるダミー導体膜１４２を埋め込むことができ、第１のダミー構造体１４３および第２のコンタクトプラグ１０とを同時に形成することができる。その結果、第５の半導体装置の製造方法を用いると、上述の第２の半導体装置の効果に加えて、比較的少ない工程数で高アスペクト比のキャパシタを備えた半導体装置を作製することが可能となる。
【００９５】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置（以下、第５の半導体装置と称する）およびその製造方法について、図面を参照しながら説明する。図２１（ａ）および（ｂ）は、それぞれ第５の半導体装置のメモリセル領域およびロジック領域の構成を示す上面図である。また、図２１（ｃ）は、図２１（ａ）に示すXXIｃ−XXIｃ線における断面図であり、図２１（ｄ）は、図２１（ｂ）に示すXXIｄ−XXIｄ線における断面図である。なお、第５の半導体装置は、上述の第１の半導体装置と一部の構成のみが異なっているため、同様な部分については省略して説明する。
【００９６】
図２１（ｃ）に示すように、第５の半導体装置は、第１の半導体装置と同様に、半導体基板１内に形成された素子分離領域２、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂと、半導体基板１上にゲート絶縁膜（図示せず）を挟んで形成されたゲート電極３と、ゲート電極３の両側面上に形成されたサイドウォール４とを有するＭＩＳトランジスタを備えている。
【００９７】
さらに、第５の半導体装置は、ＭＩＳトランジスタの上に形成された第１の層間絶縁膜６と、第１の層間絶縁膜６を貫通し、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂにそれぞれ接続される第１のコンタクトプラグ７ａ、７ｂと、第１のコンタクトプラグ７ａ、７ｂおよび第１の層間絶縁膜６の上に形成され、第１のキャパシタ孔１１を有する第２の層間絶縁膜８と、第２の層間絶縁膜８上に形成され、第２のキャパシタ孔１７を有する第３の層間絶縁膜１４とを備えている。
【００９８】
さらに、第５の半導体装置は、第１のキャパシタ孔１１の内面から第２のキャパシタ孔１７の側面にわたって形成された下部電極２０と、下部電極２０および第３の層間絶縁膜１４の上に形成された容量絶縁膜２２と、容量絶縁膜２２上に形成され、第１のキャパシタ孔１１および第２のキャパシタ孔１７を埋める上部電極２４とを有するキャパシタと、上部電極２４上に形成された第４の層間絶縁膜１５５と、第４の層間絶縁膜１５５上に形成されただビット線２８と、第１の層間絶縁膜６上に設けられ、キャパシタの底面を囲む例えばシリコン窒化膜からなる第１の絶縁膜１５１とを備えている。また、第２の層間絶縁膜８、第３の層間絶縁膜１４、および第４の層間絶縁膜１５５内には、第２のコンタクトプラグ１０、第３のコンタクトプラグ１６、第４のコンタクトプラグ２７がそれぞれ形成されている。そして、第３の層間絶縁膜１４上における第４のコンタクトプラグ２７の側面と容量絶縁膜２２の側端面との間には、第４のコンタクトプラグ２７の下部を囲む第２の絶縁膜１５３が設けられている。なお、第１のコンタクトプラグ７ｂ、第２のコンタクトプラグ１０、第３のコンタクトプラグ１６、および第４のコンタクトプラグ２７を介して、第２の不純物拡散層とビット線２８とは互いに電気的に接続されている。
【００９９】
次に、第５の半導体装置の製造方法について図２２〜図２９を用いて説明する。図２２〜図２９は、それぞれ第５の半導体装置の製造方法を示す図である。なお、第５の半導体装置の製造方法において、第１の半導体装置と同様な工程については省略して説明する。      
【０１００】
最初に、図２２（ａ）に示す工程では、半導体基板１内に素子分離領域２を形成した後、半導体基板１上にゲート絶縁膜（図示せず）、サイドウォール４、およびゲート電極３を形成する。次に、ゲート電極３およびサイドウォール４をマスクとして、半導体基板１内に第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂを形成する。
【０１０１】
次に、図２２（ｂ）に示す工程では、ＭＩＳトランジスタ上に第１の層間絶縁膜６を形成する。次いで、マスクエッチングによりホールを形成し、該ホールに例えばＷ（タングステン）を埋め込んだ後、ＣＭＰを行うことにより、第１の不純物拡散層５ａおよび第２の不純物拡散層５ｂにそれぞれ接続される第１のコンタクトプラグ７ａ、７ｂを形成する。その後、第１の層間絶縁膜６および第１のコンタクトプラグ７ａ、７ｂの上に、例えばシリコン窒化膜からなる第１の絶縁膜１５１を堆積させる。次に、図２２（ｃ）に示す工程では、平面的に見て第１のコンタクトプラグ７ｂを含む領域の上に形成された第１の絶縁膜１５１を除去する。
【０１０２】
次に、図２２（ｄ）に示す工程では、第１の絶縁膜１５１と、第１の層間絶縁膜６および第１のコンタクトプラグ７ｂのうち、図２２（ｃ）の工程で露出した部分との上に第２の層間絶縁膜８を形成する。
【０１０３】
続いて、図２３（ａ）に示す工程では、エッチングにより、第２の層間絶縁膜８を貫通し、第１のコンタクトプラグ７ｂの上面に達するコンタクトホール９と、第２の層間絶縁膜８を貫通し、平面的に見て第１のコンタクトプラグ７ａ上に形成された第１の絶縁膜１５１の上面に達する第１のキャパシタ孔１１とを同時に形成する。そして、図２３（ｂ）に示す工程では、半導体基板１の全面上に例えばＷからなり、第１のキャパシタ孔１１およびコンタクトホール９を埋めるダミー導体膜１４２を堆積させる。
【０１０４】
次に、図２３（ｃ）、（ｄ）に示す工程では、ＣＭＰによりダミー導体膜１４２を除去することで、コンタクトホール９にダミー導体膜１４２が埋め込まれた第２のコンタクトプラグ１０と、第１のキャパシタ孔１１にダミー導体膜１４２が埋め込まれた第１のダミー構造体１４３とを形成する。そして、第２の層間絶縁膜８、第１のダミー構造体１４３、および第２のコンタクトプラグ１０の上に、第３の層間絶縁膜１４を形成する。
【０１０５】
次に、図２４（ａ）に示す工程では、エッチングにより、第３の層間絶縁膜１４を貫通し、第２のコンタクトプラグ１０の上面に達するコンタクトホール１５と、第３の層間絶縁膜１４を貫通し、第１のダミー構造体１４３の上面に達する第２のキャパシタ孔１７とを同時に形成する。
【０１０６】
次に、図２４（ｂ）に示す工程では、コンタクトホール１５および第２のキャパシタ孔１７に、例えばＷからなる導電性膜をそれぞれ埋め込み、第３のコンタクトプラグ１６および第２のダミー構造体１５２を形成する。続いて、図２４（ｃ）に示す工程では、第３のコンタクトプラグ１６および第３の層間絶縁膜１４の上に、第３のコンタクトプラグ１６を覆う第２の絶縁膜１５３を形成する。なお、この工程では、図２４（ｄ）に示すように、第５の半導体装置のロジック領域においても、第３のコンタクトプラグ１６および第３の層間絶縁膜１４の上に、第２の絶縁膜１５３が同時に形成される。なお、図２４（ｃ）は、図２５（ａ）に示すXXIVｃ−XXIVｃ線における断面図であり、図２４（ｄ）は、図２５（ｂ）に示すXXIVｄ−XXIVｄ線における断面図である。
【０１０７】
続いて、図２６（ａ）に示す工程では、例えば硫酸と過酸化水素水の混合液を用いてウェットエッチングすることにより、第１のキャパシタ孔１１および第２のキャパシタ孔１７に埋め込まれたダミー導体膜１４２を除去する。これにより、第１のキャパシタ孔１１と第２のキャパシタ孔とからなる連結キャパシタ孔１８を形成することができる。なお、この時、第３のコンタクトプラグ１６は第２の絶縁膜１５３により覆われているため、エッチングされない。次に、図２６（ｂ）に示すように、ＣＨＦ３およびＯ２などのエッチングガスを用いた異方性エッチングバックにより、連結キャパシタ孔１８の底面に形成された第１の絶縁膜１５１を除去する。
【０１０８】
次に、図２６（ｃ）に示す工程では、連結キャパシタ孔１８の内面、第３の層間絶縁膜１４、および第２の絶縁膜１５３の上に、導電性の下部電極形成膜１９を形成する。続いて、図２７（ａ）に示す工程では、連結キャパシタ孔１８内にレジストを埋め込み、下部電極形成膜１９をエッチングバック処理することにより、連結キャパシタ孔１８の内面に下部電極２０を形成することができる。この時、十分なエッチングを行うことにより、第２の絶縁膜１５３の側面上に図２７（ｂ）に示す下部電極形成膜１９の残存物１５４が残るのを防ぐことができる。
【０１０９】
続いて、図２７（ｃ）に示す工程では、下部電極２０、第３の層間絶縁膜１４、および第２の絶縁膜１５３の上に、容量絶縁膜２２を形成した後、容量絶縁膜２２上に連結キャパシタ孔１８を埋める導電性の上部電極形成膜２３を堆積させる。この時、図２７（ｄ）に示すように、第５の半導体装置のロジック領域においても、第２の絶縁膜１５３上に、容量絶縁膜２２および上部電極形成膜２３を同時に堆積させることができる。  
【０１１０】
次に、図２８（ａ）に示す工程では、上部電極形成膜２３および容量絶縁膜２２をメタルＣＭＰ技術により、第２の絶縁膜１５３の上面に達するまで除去することにより、下部電極２０、容量絶縁膜２２、および上部電極２４からなるキャパシタを形成する。この時、ロジック領域でも同時にＣＭＰを行うことにより、第２の絶縁膜１５３が上面が露出した状態となる（図２８（ｃ）参照）。なお、図２８（ａ）は、図２８（ｂ）に示すXXVIIIａ−XXVIIIａ線における断面図である。また、図２８（ｃ）は、図２８（ａ）に示す工程におけるロジック領域の構成を示す上面図である。
【０１１１】
次に、図２９（ａ）に示す工程では、上部電極２４、容量絶縁膜２２、および第２の絶縁膜１５３の上に、第４の層間絶縁膜１５５を形成する。その後、図２９（ｂ）に示す工程では、第４の層間絶縁膜１５５および第２の絶縁膜１５３を貫通し、第３のコンタクトプラグ１６の上面に達する第４のコンタクトプラグ２７を形成する。最後に、第４のコンタクトプラグ２７および第４の層間絶縁膜１５５の上に、第１のコンタクトプラグ７ｂ、第２のコンタクトプラグ１０、第３のコンタクトプラグ１６、および第４のコンタクトプラグ２７を介して、第２の不純物拡散層５ｂに接続され、ビット線２８を形成する。なお、図２９（ｃ）は、図２９（ｂ）の工程におけるロジック領域の構成を示す断面図である。ここで、２９（ｂ）に示す工程では、メモリセル領域のビット線２８と同時に、ロジック領域の第１層目の配線を形成することが可能となる。以上の工程により、図２１に示すＣＵＢ構造を有するメモリセルを備えた第５の半導体装置を作製することができる。
【０１１２】
第５の半導体装置の製造方法では、平面的に見て第１のコンタクトプラグ７ｂを含む領域上を除く第１の層間絶縁膜６上に、第１の絶縁膜１５１を設けることにより、第１のコンタクトプラグ７ｂの上面に達するコンタクトホールと、第１の絶縁膜１５１の上面に達する第１のキャパシタ孔１１とを同時に形成することができる。これにより、第４の半導体装置の製造方法と同様にして、第１のキャパシタ孔１１とコンタクトホール９にダミー導体膜１４２を埋め込むことで、第１のダミー構造体１４３と第２のコンタクトプラグ１０とを同時に形成することができる。従って、第５の半導体装置の製造方法を用いると、比較的少ない工程数で高アスペクト比を有するキャパシタを形成することができ、微細化されても信頼性の高い半導体装置を作製することが可能となる。
【０１１３】
さらに、第５の半導体装置の製造方法では、第３のコンタクトプラグ１６を覆う第２の絶縁膜１５３が設けられているため、図２６（ａ）に示す工程で、第１のキャパシタ孔１１および第２のキャパシタ孔１７に埋め込まれたダミー導体膜１４２と共に、第３のコンタクトプラグ１６を構成するダミー導体膜１４２がエッチングされるのを防ぐことができる。これにより、コンタクトプラグの信頼性が向上する。
【０１１４】
また、第５の半導体装置の製造方法では、メモリセル領域だけでなくロジック領域においても第２の絶縁膜１５３を設けており、図２８（ａ）に示す工程で、上面が上部電極２４の上面と同じ高さになるように第２の絶縁膜１５３を形成することで、メモリセル領域とロジック領域とに段差が発生するのを抑えることができる。その結果、後の工程においてメモリセル領域に設けられるビット線２８と、ロジック領域に設けられる第１層目の配線とを同時に形成することができるため、従来の各配線を別々に形成する方法に比べて、工程をさらに簡略化することができる。
【産業上の利用可能性】
【０１１５】
本発明の半導体装置およびその製造方法は、ＤＲＡＭだけでなくＦｅＲＡＭ（Ferroelectric Random Access Memory）など、キャパシタを有する半導体装置の微細化に有用である。
【図面の簡単な説明】
【０１１６】
【図１】(ａ)は、本発明の第１の半導体装置のメモリセルを示す断面図であり、（ｂ）は、図１（ａ） に示すIｂ−Iｂ線における断面図である。
【図２】(ａ)〜（ｄ）は、それぞれ第１の半導体装置の製造方法を示す断面図である。
【図３】(ａ)〜（ｄ）は、それぞれ第１の半導体装置の製造方法を示す断面図である。
【図４】(ａ)〜（ｃ）は、それぞれ第１の半導体装置の製造方法を示す断面図である。
【図５】(ａ)〜（ｃ）は、それぞれ第１の半導体装置の製造方法を示す断面図である。
【図６】(ａ)〜（ｃ）は、それぞれ第１の半導体装置の製造方法を示す断面図である。
【図７】(ａ)、（ｂ）は、それぞれ第１の半導体装置の製造方法を示す断面図である。
【図８】本発明の第２の半導体装置の構成を示す断面図である。
【図９】(ａ)〜（ｃ）は、それぞれ第２の半導体装置の製造方法を示す断面図である。
【図１０】(ａ)〜（ｃ）は、それぞれ第２の半導体装置の製造方法を示す断面図である。
【図１１】(ａ)〜（ｃ）は、それぞれ第２の半導体装置の製造方法を示す断面図である。
【図１２】(ａ)、（ｂ）は、それぞれ第２の半導体装置の製造方法を示す断面図である。
【図１３】本発明の第３の半導体装置の構成を示す断面図である。
【図１４】(ａ)〜（ｄ）は、それぞれ第３の半導体装置の製造方法を示す断面図である。
【図１５】(ａ)〜（ｃ）は、それぞれ第３の半導体装置の製造方法を示す断面図である。
【図１６】(ａ)〜（ｃ）は、それぞれ第３の半導体装置の製造方法を示す断面図である。
【図１７】本発明の第４の半導体装置の構成を示す断面図である。
【図１８】(ａ)〜（ｄ）は、それぞれ第４の半導体装置の製造方法を示す断面図である。
【図１９】(ａ)〜（ｃ）は、それぞれ第４の半導体装置の製造方法を示す断面図である。
【図２０】(ａ)〜（ｃ）は、それぞれ第４の半導体装置の製造方法を示す断面図である。
【図２１】（ａ）、（ｂ）は、それぞれ本発明の第５の半導体装置の構成を示す上面図であり、図２１（ｃ）、（ｄ）は、それぞれ図２１（ａ）に示すXXIｃ−XXIｃ線および図２１（ｂ）に示すXXIｄ−XXIｄ線における断面図である。
【図２２】(ａ)〜（ｄ）は、それぞれ第５の半導体装置の製造方法を示す断面図である。
【図２３】(ａ)〜（ｄ）は、それぞれ第５の半導体装置の製造方法を示す断面図である。
【図２４】(ａ)〜（ｄ）は、それぞれ第５の半導体装置の製造方法を示す断面図である。
【図２５】(ａ)、（ｂ）は、それぞれ図２４（ｃ）、（ｄ）の上面図である。
【図２６】(ａ)〜（ｃ）は、それぞれ第５の半導体装置の製造方法を示す断面図である。
【図２７】(ａ)〜（ｄ）は、それぞれ第５の半導体装置の製造方法を示す断面図である。
【図２８】(ａ)は、第５の半導体装置の製造方法を示す断面図であり、図２８（ｂ）、（ｃ）は、図２８（ａ）の上面図である。
【図２９】(ａ)〜（ｃ）は、それぞれ第５の半導体装置の製造方法を示す断面図である。
【図３０】（ａ）は、従来のＤＲＡＭを示す上面図であり、（ｂ）は図３０（ａ）に示すXXXｂ−XXXｂ線における断面図である。
【図３１】は、従来のＤＲＡＭの不具合を示す上面図である。
【図３２】は、本発明の半導体装置およびその製造方法の効果を示す概念図である。
【符号の説明】
【０１１７】
１      半導体基板 
２      素子分離領域 
３      ゲート電極 
４      サイドウォール 
５      拡散層 
５ａ    第１の不純物拡散層 
５ｂ    第２の不純物拡散層 
６      第１の層間絶縁膜 
７ａ、７ｂ    第１のコンタクトプラグ 
８      第２の層間絶縁膜 
９      コンタクトホール 
１０      第２のコンタクトプラグ 
１１      第１のキャパシタ孔 
１２      ダミー絶縁膜 
１３      ダミー構造体 
１４      第３の層間絶縁膜 
１５      コンタクトホール 
１６      第３のコンタクトプラグ 
１７      第２のキャパシタ孔 
１８      連結キャパシタ孔 
１９      下部電極形成膜 
２０      下部電極 
２１      リセス 
２２      容量絶縁膜 
２３      上部電極形成膜 
２４      上部電極 
２５      ビット線用開口部 
２６      第４の層間絶縁膜 
２７      第４のコンタクトプラグ 
２８      ビット線 
１０１      半導体基板 
１０２      素子分離 
１０３      ゲート電極 
１０４      サイドウォール 
１０５      拡散層 
１０６      第１の層間絶縁膜 
１０７      第１のＷプラグ 
１０８      第２の層間絶縁膜 
１２０      下部電極 
１２１      第４の層間絶縁膜 
１２２      容量絶縁膜 
１２４      上部電極 
１２８      配線 
１３１      第１の絶縁膜 
１３２      下部電極 
１３３      容量絶縁膜 
１３４      上部電極 
１４１      第１の絶縁膜 
１４２      ダミー導体膜 
１４３      第１のダミー構造体 
１５１      第１の絶縁膜 
１５２      第２のダミー構造体 
１５３      第２の絶縁膜 
１５４      残存物 
１５５      第４の層間絶縁膜 
２０１      第３の層間絶縁膜 
２０２      コンタクト内壁絶縁膜 
２０３      第２のＷプラグ 
２２１      第４の層間絶縁膜 
２２２      第５の層間絶縁膜
【図１】
2008177225.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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