(57)【要約】【課題】精度良い多層のＣｕ配線構造を有する半導体装置及びその製造方法を得る。【解決手段】ビアパターン４１中に埋め込み材１３を形成し、ＴＥＯＳ膜６及び埋め込み材１３上にＢＡＲＣ膜９及びレジスト１０を塗布した後、レジスト１０をパターニングする。ここで、ＢＡＲＣ膜９及びレジスト１０のパターニング工程にリワークが発生した場合、レジスト１０、ＢＡＲＣ膜９及び埋め込み材１３をアッシングし、さらに、アッシング時に硬化した埋め込み材１３あるいはアッシング時に発生したポリマ等をウエット処理により除去する。その後、前述したように、埋め込み材１３、ＢＡＲＣ膜９及びレジスト１０を形成する。上記リワーク時においてウエット処理を行っても、埋め込み材１３，Ｃｕ配線３間にＳｉＣＯ膜２２が形成されているため、上記ウエット処理に用いられるウェット液がＣｕ配線３に染み込むことはない。【選択図】図６
2008021825.tif 000002
【特許請求の範囲】
【請求項１】
下層銅配線と、該下層銅配線上に形成され、配線部とプラグ部とを有する上層銅配線部とを含む多層銅配線構造を有する半導体装置であって、
前記下層銅配線上に形成される下地絶縁膜と、
前記下地絶縁膜上に形成される層間絶縁膜と、
前記下地絶縁膜及び前記層間絶縁膜を貫通し、前記下層銅配線の表面に接して形成される前記上層銅配線部と、
前記上層銅配線部の前記プラグ部と前記層間絶縁膜との間に少なくとも形成される補助絶縁膜と、
を備える半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記補助絶縁膜は、前記上層銅配線部の前記プラグ部と前記下地絶縁膜との間にさらに形成される、
半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記補助絶縁膜は、前記上層銅配線部の前記プラグ部と前記層間絶縁膜との間にのみ形成される、
半導体装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記下地絶縁膜は、前記層間絶縁膜とのエッチング選択比が十分大きい材質からなる少なくとも１つの層を含む複数層構造の下地絶縁膜を含む、
半導体装置。
【請求項５】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記下地絶縁膜は前記層間絶縁膜とのエッチング選択比が十分大きい材質からなる単層構造の下地絶縁膜を含む、
半導体装置。
【請求項６】
下層銅配線と、該下層銅配線上に形成され、配線部とプラグ部とを有する上層銅配線部とを含む多層銅配線構造を有する半導体装置の製造方法であって、
(a) 前記下層銅配線を形成するステップと、
(b) 前記下層銅配線上を含む領域上に下地絶縁膜を形成するステップと、
(c) 前記下地絶縁膜上に層間絶縁膜を形成するステップと、
(d) 少なくとも前記層間絶縁膜を貫通するビアパターンを選択的に形成するステップと、
(e) 前記ビアパターンの底面及び側面に補助絶縁膜を形成するステップと、
(f) 前記ビアパターン内に前記補助絶縁膜を介して埋め込み材を埋めるステップと、
(g) 前記層間絶縁膜、前記埋め込み材及び前記補助絶縁膜を選択的に除去して、前記ビアパターンを含み前記ビアパターンより広い形成幅で、前記層間絶縁膜の上層部に選択的に配線溝を形成するステップと、
(h) 前記ビアパターンに残存した前記埋め込み材を除去するステップと、
(i) 前記ビアパターン底面に存在する少なくとも前記補助絶縁膜を除去して前記下層銅配線の表面を露出させてビアホールを得るステップと、
(j) 前記ビアホール及び前記配線溝の内部に、前記下層銅配線の表面に接して前記上層銅配線部を選択的に形成するステップとを備え、前記ビアホール内に形成される前記上層銅配線部が前記プラグ部として規定され、前記配線溝内に形成される前記上層銅配線部が前記配線部として規定され、
前記ステップ(j) 実行後において、少なくとも前記層間絶縁膜と前記上層銅配線の前記プラグ部との間に前記補助絶縁膜が残存する、
半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法であって、
前記ステップ(d) は、前記層間絶縁膜に加え、前記下地絶縁膜をさらに貫通して、前記ビアパターンを得るステップを含む、
前記ステップ(i)は、 前記ビアパターン底面に存在する前記補助絶縁膜のみを除去して前記ビアホールを得るステップを含み、
前記ステップ(j) 実行後において、前記下地絶縁膜と前記上層銅配線の前記プラグ部との間に前記補助絶縁膜がさらに残存する、
半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法であって、
前記ステップ(d) は、前記層間絶縁膜のみを貫通して前記ビアパターンを得るステップを含み、
前記ステップ(i) は、前記ビアパターン底面に存在する前記補助絶縁膜に加え、前記下地絶縁膜を除去して前記ビアホールを得るステップを含み、
前記ステップ(j) 実行後において、前記層間絶縁膜と前記上層銅配線の前記プラグ部との間のみに前記補助絶縁膜が残存する、
半導体装置の製造方法。
【請求項９】
請求項６ないし請求項８のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記下地絶縁膜は、前記層間絶縁膜とのエッチング選択比が十分大きい材質からなる少なくとも１つの層を含む複数層構造の下地絶縁膜を含む、
半導体装置の製造方法。
【請求項１０】
請求項６ないし請求項８のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記下地絶縁膜は前記層間絶縁膜とのエッチング選択比が十分大きい材質からなる単層構造の下地絶縁膜を含む、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多層のＣｕ（銅）配線構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
多層のＣｕ配線構造を有する半導体装置において、Ｃｕ配線構造を（デュアル）ダマシン法で得ることが従来から行われている。ダマシン法を用いたＣｕ配線構造として例えば特許文献１で開示された構造がある。
【０００３】
【特許文献１】特開２００４−３１９６１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の多層のＣｕ配線構造において、ビアホールを形成用のビアパターン形成時のエッチングの際、下層Ｃｕ配線上に形成されるライナー層（下地絶縁膜）にピンホール等が発生すると、その後に実行される上層Ｃｕ配線の配線工程のリワーク時のウエット処理(水洗)により、露出した下層銅配線が溶けてしまい、精度良い多層のＣｕ配線構造が実現できないという問題点があった。
【０００５】
この発明は上記問題点を解決するためになされたもので、精度良い多層のＣｕ配線構造を有する半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る請求項１記載の半導体装置は、下層銅配線と、該下層銅配線上に形成され、配線部とプラグ部とを有する上層銅配線部とを含む多層銅配線構造を有しており、前記下層銅配線上に形成される下地絶縁膜と、前記下地絶縁膜上に形成される層間絶縁膜と、前記下地絶縁膜及び前記層間絶縁膜を貫通し、前記下層銅配線の表面に接して形成される前記上層銅配線部と、前記上層銅配線部の前記プラグ部と前記層間絶縁膜との間に少なくとも形成される補助絶縁膜とを備えている。
【０００７】
この発明に係る請求項６記載の半導体装置の製造方法は、下層銅配線と、該下層銅配線上に形成され、配線部とプラグ部とを有する上層銅配線部とを含む多層銅配線構造を有する半導体装置の製造方法であって、(a) 前記下層銅配線を形成するステップと、(b) 前記下層銅配線上を含む領域上に下地絶縁膜を形成するステップと、(c) 前記下地絶縁膜上に層間絶縁膜を形成するステップと、(d) 少なくとも前記層間絶縁膜を貫通するビアパターンを選択的に形成するステップと、(e) 前記ビアパターンの底面及び側面に補助絶縁膜を形成するステップと、(f) 前記ビアパターン内に前記補助絶縁膜を介して埋め込み材を埋めるステップと、(g) 前記層間絶縁膜、前記埋め込み材及び前記補助絶縁膜を選択的に除去して、前記ビアパターンを含み前記ビアパターンより広い形成幅で、前記層間絶縁膜の上層部に選択的に配線溝を形成するステップと、(h) 前記ビアパターンに残存した前記埋め込み材を除去するステップと、(i) 前記ビアパターン底面に存在する少なくとも前記補助絶縁膜を除去して前記下層銅配線の表面を露出させてビアホールを得るステップと、(j) 前記ビアホール及び前記配線溝の内部に、前記下層銅配線の表面に接して前記上層銅配線部を選択的に形成するステップとを備え、前記ビアホール内に形成される前記上層銅配線部が前記プラグ部として規定され、前記配線溝内に形成される前記上層銅配線部が前記配線部として規定され、前記ステップ(j) 実行後において、少なくとも前記層間絶縁膜と前記上層銅配線の前記プラグ部との間に前記補助絶縁膜が残存する。
【発明の効果】
【０００８】
この発明における請求項１記載の半導体装置は、上層銅配線部のプラグ部と層間絶縁膜との間に少なくとも形成される補助絶縁膜は、上層銅配線部のプラグ部形成用のビアパターン形成後に上記プラグ部形成用のビアパターンの底面にも形成可能である。
【０００９】
したがって、上記ビアパターン形成後から上層銅配線部の配線部形成用の配線溝形成工程に至る段階において上記ビアパターンの底面に上記保護絶縁膜を存在させることにより、その下層の下層銅配線を保護することができるため、精度良い多層の銅配線構造を得ることができる効果を奏する。
【００１０】
この発明における請求項６記載の半導体装置の製造方法は、ステップ(e) において上層銅配線部のプラグ部形成用のビアパターン底面にも形成される。
【００１１】
その結果、ステップ(e) 後からステップ(i) に至る段階において上記ビアパターンの底面に上記保護絶縁膜が存在することにより、その下層の下層銅配線を保護することができるため、精度良い多層の銅配線構造を得ることができる効果を奏する。
【発明を実施するための最良の形態】
【００１２】
＜発明の原理＞
（構造）
図１８は前提技術となる多層Ｃｕ配線構造（図１８では２層）を示す断面図である。同図に示すように、Ｓｉ基板１上に酸化膜２が形成され、酸化膜２の上層部に選択的に下層Ｃｕ配線となるＣｕ配線３が形成され、Ｃｕ配線３はＣｕ配線３下方から酸化膜２を貫通してＳｉ基板１の表面に達するコンタクトプラグ３１を介してＳｉ基板１の活性領域（図示せず）等と電気的接続を図っている。
【００１３】
Ｃｕ配線３上を含む酸化膜２上にＳｉＣＮ／ＳｉＣＯ膜４（ＳｉＣＮ膜が下層，ＳｉＣＯ膜が上層）が形成され、ＳｉＣＮ／ＳｉＣＯ膜４上にＳｉＯＣ膜５が形成される。ＳｉＯＣ膜５及びＳｉＣＮ／ＳｉＣＯ膜４を貫通しＣｕ配線３の表面の一部に到達して上層Ｃｕ配線部２５が形成される。
【００１４】
上層Ｃｕ配線部２５は上層の配線部２５ａ及び下層のプラグ部２５ｂからなり、配線部２５ａの形成幅がプラグ部２５ｂより広い形成幅で形成される。上層Ｃｕ配線部２５はバリア（メタル）層１５及びＣｕ配線２０からなり、上層Ｃｕ配線部２５の底面及び側面に沿ってバリア層１５が形成され、バリア層１５内にＣｕ配線２０が形成される。したがって、Ｃｕ配線３の表面上に形成されるバリア層１５を介して、Ｃｕ配線３とＣｕ配線２０とが電気的に接続される。
【００１５】
このように、前提技術となる多層Ｃｕ配線構造はＣｕ配線３及び上層Ｃｕ配線部２５とにより形成されていた。
【００１６】
しかしながら、図１８で示した多層Ｃｕ配線構造の製造工程において、ＳｉＣＮ／ＳｉＣＯ膜４にピンホールが形成されることに起因して、図１９に示すように、Ｃｕ配線３に欠損部１７が生じると、欠損部１７内にもバリア層１６及びＣｕ配線２１からなる上層Ｃｕ配線部２６（配線部２６ａ，プラグ部２６ｂ）が形成されることなり、配線不良が生じてしまう問題点があった。
【００１７】
（製造方法）
図２０〜図２５は上述した問題点（図１９で示した構造）が生じる原因を説明するための前提技術となる多層Ｃｕ配線の製造方法を示す断面図である。
【００１８】
図２０に示すように、Ｓｉ基板１上に酸化膜２が形成され、酸化膜２の上層部に選択的に下層Ｃｕ配線となるＣｕ配線３が形成され、配線３下方の酸化膜２を貫通してＳｉ基板１の表面に達するコンタクトプラグ３１が形成されている構造を得る。
【００１９】
そして、Ｃｕ配線３を含む酸化膜２上に上にＣＶＤ法によりＳｉＣＮ／ＳｉＣＯ膜４を堆積し、さらに、ＳｉＣＮ／ＳｉＣＯ膜４上にＣＶＤ法によりＳｉＯＣ膜５を堆積し、さらに、ＳｉＯＣ膜５上にＣＶＤ法によりＴＥＯＳ膜６を堆積する。
【００２０】
そして、図２１に示すように、ＴＥＯＳ膜６上にビア用のＢＡＲＣ（Bottom Anti-Reflection Coating)膜７を形成し、ＢＡＲＣ膜７上にビア用のレジスト８を形成した後、レジスト８を（露光及び現像処理により）パターニングした後、パターニングしたレジスト８をマスクとして、ＢＡＲＣ膜７、ＴＥＯＳ膜６及びＳｉＯＣ膜５をエッチングしてビアパターン４１を得る。
【００２１】
この際、ＳｉＯＣ膜５の膜厚が薄め、ＳｉＣＮ／ＳｉＣＯ膜４の膜厚が薄めに推移した場合、あるいはＳｉＣＮ／ＳｉＣＯ膜４の一部に局所的に膜質が他の領域と違いエッチング選択比が低い場合における当該箇所に、微小なピンホール５１が発生する。
【００２２】
次に、図２２に示すように、ＢＡＲＣ膜７及びレジスト８をアッシング（Ｏ2プラズマ）処理にて除去する。この際、ピンホール５１は存在するがウェット液を用いたウェット処理が加わっていないためにビアパターン４１下のＣｕ配線３が溶解されることはない。
【００２３】
次に、図２３に示すように、有機材等によりなる埋め込み材１３を塗布しエッチバックして、ビアパターン４１中に埋め込み材１３を残す。次に、ＴＥＯＳ膜６及び埋め込み材１３上に配線用のＢＡＲＣ膜９を塗布し、さらに、ＢＡＲＣ膜９上に配線用のレジスト１０を塗布する。その後、レジスト１０に対し露光及び現像を行い、パターニングする。
【００２４】
通常、この時点でもウェット処理が加わらないのでピンホール５１下のＣｕ配線３はエッチングされないが、寸法不良等でＢＡＲＣ膜９及びレジスト１０のリソ工程（パターニング工程）にリワークが発生した場合、図２２に示す状態に戻して、再び、図２３で示す工程を実行する必要がある。
【００２５】
図２２に示す状態に戻すべく、レジスト１０、ＢＡＲＣ膜９及び埋め込み材１３をアッシングし、さらに、アッシング時に硬化した埋め込み材１３に加え、アッシング時に発生したポリマを除去すべウエット処理を実行する。その後、前述したように、図２３で示す工程（エッチバックによる埋め込み材１３の形成、ＢＡＲＣ膜９及びレジスト１０の形成、及びレジスト１０のパターニング）を経て、図２３で示す構造を再度得ることができる。
【００２６】
したがって、図２３に示すように、リワーク時の埋め込み材１３に対するウエット処理の際、ピンホール５１にウェット液が染み込みＣｕ配線３の一部がエッチング除去され、欠損部１７が形成されてしまう。
【００２７】
次に、図２４に示すように、パターニングされたレジスト１０をマスクとしたドライエッチングにより、ＢＡＲＣ膜９、ＴＥＯＳ膜６、埋め込み材１３及びＳｉＯＣ膜５の一部を選択的に除去して、ＳｉＯＣ膜５の上層部に配線溝４６を形成する。配線溝４６はビアパターン４１を含みビアパターン４１より広い形成幅で形成される。その後、アッシング処理にてレジスト１０、ＢＡＲＣ膜９及び残存した埋め込み材１３を除去し、次にライナーエッチングでＳｉＯＣ膜５上のＴＥＯＳ膜６及びビアパターン４１下のＳｉＣＮ／ＳｉＣＯ膜４を除去する。その結果、配線溝４６下に位置するビアパターン４１の残存部分がビアホール４７となる。
【００２８】
そして、図２５に示すように、バリア層１６をスパッタ法により形成し、Ｃｕ配線２１をメッキ法により堆積する。
【００２９】
最後にアニールを行い、ＣＭＰ（Chemical Mechanical Polishing）処理にて不要なバリア層１６及びＣｕ配線２１を除去して、図１９で示す構造を得る。
【００３０】
このように、前提技術となる多層Ｃｕ配線工程では、ＳｉＣＮ／ＳｉＣＯ膜４にピンホール５１が発生すると、リソ工程のリワーク時にＳｉＣＮ／ＳｉＣＯ膜４下のＣｕ配線３の一部が除去されて欠損部１７が生じてしまい、配線の電気的特性が劣化するという問題点があった。この問題点の解消を図るのが本願発明である。
【００３１】
＜実施の形態１＞
（構造）
図１はこの発明の実施の形態１である半導体装置における多層Ｃｕ配線構造（図１では２層）を示す断面図である。同図に示すように、Ｓｉ基板１上に酸化膜２が形成され、酸化膜２の上層部に選択的に下層Ｃｕ配線となるＣｕ配線３が形成され、Ｃｕ配線３はＣｕ配線３の下方から酸化膜２を貫通してＳｉ基板１の表面に達するコンタクトプラグ３１を介してＳｉ基板１の表面に形成される活性領域（ＭＯＳトランジスタのソース・ドレイン領域等；図１では図示せず）等と電気的接続を図っている。
【００３２】
Ｃｕ配線３上を含む酸化膜２上に下地絶縁膜（ライナー膜）であるＳｉＣＮ／ＳｉＣＯ膜４が形成され、ＳｉＣＮ／ＳｉＣＯ膜４上に層間絶縁膜であるＳｉＯＣ膜５が形成される。ＳｉＯＣ膜５及びＳｉＣＮ／ＳｉＣＯ膜４を貫通しＣｕ配線３の表面の一部に到達して上層Ｃｕ配線部１８が形成される。
【００３３】
上層Ｃｕ配線部１８は上層部の配線部１８ａ及び下層部のプラグ部１８ｂからなり、配線部１８ａの形成幅がプラグ部１８ｂより広い形成幅で形成される。上層Ｃｕ配線部１８はバリア（メタル）層１１及びＣｕ配線１２からなり、上層Ｃｕ配線部１８の底面及び側面に沿ってバリア層１１が形成され、バリア層１１内にＣｕ配線１２が形成される。したがって、Ｃｕ配線３の表面に形成されるバリア層１１によって、Ｃｕ配線３とＣｕ配線１２との電気的接続が図られる。
【００３４】
さらに、プラグ部１８ｂの側面とＳｉＣＮ／ＳｉＣＯ膜４及びＳｉＯＣ膜５との間に補助絶縁膜であるＳｉＣＯ膜２２が介挿される。このように、実施の形態１の多層Ｃｕ配線構造はＣｕ配線３及び上層Ｃｕ配線部１８とにより形成され、上層Ｃｕ配線部１８のプラグ部１８ｂ側面とＳｉＯＣ膜５及びＳｉＣＮ／ＳｉＣＯ膜４との間にＳｉＣＯ膜２２を有する構造を呈している。
【００３５】
（製造方法）
図２〜図８は実施の形態１の半導体装置における多層Ｃｕ配線構造の製造方法を示す断面図である。以下、これらの図を参照して実施の形態１の多層Ｃｕ配線構造の形成方法を説明する。
【００３６】
図２に示すように、Ｓｉ基板１上に酸化膜２が形成され、酸化膜２の上層部に選択的に下層Ｃｕ配線となるＣｕ配線３が形成され、配線３下方の酸化膜２を貫通してＳｉ基板１の表面に達するコンタクトプラグ３１が形成されている構造を得る。
【００３７】
そして、Ｃｕ配線３を含む酸化膜２上に上にＣＶＤ法によりＳｉＣＮ／ＳｉＣＯ膜４を堆積し、さらに、ＳｉＣＮ／ＳｉＣＯ膜４上にＣＶＤ法によりＳｉＯＣ膜５を堆積し、さらに、ＳｉＯＣ膜５上にＣＶＤ法によりＴＥＯＳ膜６を堆積する。
【００３８】
そして、図３に示すように、ＴＥＯＳ膜６上にビア用のＢＡＲＣ膜７を形成し、ＢＡＲＣ膜７上にビア用のレジスト８を形成した後、レジスト８を（露光及び現像処理により）パターニングした後、パターニングしたレジスト８をマスクとして、ＢＡＲＣ膜７、ＴＥＯＳ膜６及びＳｉＯＣ膜５をエッチングして、ＳｉＯＣ膜５を貫通したビアパターン４１を得る。
【００３９】
この際、ＳｉＯＣ膜５の膜厚が薄め、ＳｉＣＮ／ＳｉＣＯ膜４の膜厚が薄めに推移した場合、あるいはＳｉＣＮ／ＳｉＣＯ膜４の一部に局所的に膜質が他の領域と違いエッチング選択比が低い場合における当該箇所に、微小なピンホール５１が発生する。
【００４０】
次に、図４に示すように、ＢＡＲＣ膜７及びレジスト８をアッシング（Ｏ2プラズマ）処理にて除去する。この際、ピンホール５１は存在するがウェット処理が加わっていないためにビアパターン４１下のＣｕ配線３が溶解されることはない。
【００４１】
さらに、図４に示すように、ドライエッチングによりビアパターン４１下のＳｉＣＮ／ＳｉＣＯ膜４も除去し、ビアパターン４１より形成深さが深い、ＳｉＯＣ膜５及びＳｉＣＮ／ＳｉＣＯ膜４を貫通したビアパターン４２を得る。
【００４２】
次に、図５に示すように、全面に（レジスト）ポイゾニング防止及びＣｕ配線３の保護のためにＳｉＣＯ膜２２を堆積する。なお、ポイゾニング防止とは、ライナー膜（下地絶縁膜）であるＳｉＣＮ／ＳｉＣＯ膜４の一部が除去された場合、下地のライナー膜/Metal（ＳｉＣＮ／ＳｉＣＯ膜４とＣｕ配線３）又はライナー膜/酸化膜（ＳｉＣＮ／ＳｉＣＯ膜４と酸化膜２）の界面から、ライナー膜の堆積時の"窒素"がビア中（埋め込み材１３、ＴＥＯＳ膜６あるいはＢＡＲＣ膜９）に出てきて、レジスト１０が解像しないという現象を意味する。
【００４３】
次に、図６に示すように、埋め込み材１３を塗布しエッチバックして、ビアパターン４１中に埋め込み材１３を残す。次に、ＴＥＯＳ膜６及び埋め込み材１３上に配線（パターン）用のＢＡＲＣ膜９を塗布し、さらに、ＢＡＲＣ膜９上に配線用のレジスト１０を塗布する。その後、レジスト１０に対し露光及び現像を行い、パターニングする。
【００４４】
ここで、発明の原理の欄で示した場合と同様に、寸法不良等でＢＡＲＣ膜９及びレジスト１０のリソ工程（パターニング工程）にリワークが発生した場合を想定する。この場合、図５に示す状態に戻して、再び、図６で示す工程を実行する必要がある。
【００４５】
図５に示す状態に戻すべく、レジスト１０、ＢＡＲＣ膜９及び埋め込み材１３をアッシングし、さらに、アッシング時に硬化した埋め込み材１３あるいはアッシング時に発生したポリマ等をウエット処理により除去する。その後、前述したように、図６で示す工程（エッチバックによる埋め込み材１３の形成、ＢＡＲＣ膜９及びレジスト１０の形成、及びレジスト１０のパターニング）を経て、図６で示す構造を得ることができる。
【００４６】
したがって、リワーク時の埋め込み材１３及びポリマ除去目的のウエット処理を行っても、埋め込み材１３，Ｃｕ配線３間にＳｉＣＯ膜２２が形成されているため、上記ウエット処理に用いられるウェット液がＣｕ配線３に染み込むことはなく、Ｃｕ配線３を上記ウェット液によるエッチング除去から確実に保護することができる。
【００４７】
次に、図７に示すように、パターニングされたレジスト１０をマスクとしたドライエッチングにより、ＢＡＲＣ膜９、ＳｉＣＯ膜２２、ＴＥＯＳ膜６、埋め込み材１３及びＳｉＯＣ膜５を選択的に除去して、ＳｉＯＣ膜５の上層部に配線溝４５を形成する。配線溝４５はビアパターン４２を含みビアパターン４２より広い形成幅で形成される。
【００４８】
その後、アッシング処理にてレジスト１０、ＢＡＲＣ膜９及び残存した埋め込み材１３を除去し、次にライナーエッチングでＳｉＯＣ膜５上のＴＥＯＳ膜６及びＳｉＣＯ膜２２並びにビアパターン４２底面下のＳｉＣＯ膜２２を除去する。
【００４９】
その結果、配線溝４５下に位置するビアパターン４２がビアホール４３となり、ビアホール４３におけるＳｉＯＣ膜５及びＳｉＣＮ／ＳｉＣＯ膜４の側面にＳｉＣＯ膜２２が残存する。なお、上記アッシング処理後にウェット処理を行わないのは、リワーク時のアッシング処理時に比べをポリマ等が残存する可能性が低いからである。
【００５０】
そして、図８に示すように、バリア層１１をスパッタ法により形成し、Ｃｕ配線１２をメッキ法により堆積する。最後にアニールを行い、ＣＭＰ処理にて不要なバリア層１１及びＣｕ配線１２を除去して、図１で示す構造を得る。
【００５１】
このように、実施の形態１の多層Ｃｕ配線構造は、その製造工程において、ＳｉＣＮ／ＳｉＣＯ膜４にピンホール５１が発生した場合でも、Ｃｕ配線３は上部に形成されるＳｉＣＯ膜２２によって保護されるため、リソ工程のリワーク時のウェット処理によってＣｕ配線３の一部が溶解することはなく、配線の電気的特性の向上を図ると効果を奏する。
【００５２】
また、実施の形態１では下地絶縁膜を２層構造のＳｉＣＮ／ＳｉＣＯ膜４により実現している。ＳｉＣＮ／ＳｉＣＯ膜４のうち、ＳｉＣＮ膜は層間絶縁膜であるＳｉＯＣ膜５とのエッチング選択比が大きいため、エッチングストッパとして機能する。ただし、前述したように、ＳｉＣＮ膜中の窒素（Ｎ）系ガスに起因するレジストポイゾニング現象が生じる。
【００５３】
そこで、ＳｉＣＮ膜上にＳｉＣＯ膜を形成して、２層構造のＳｉＣＮ／ＳｉＣＯ膜４を実現することにより、窒素系ガスが抜けにくくすることにより上記レジストポイゾニング現象を効果的に抑制することができる効果を奏する。
【００５４】
また、プラグ部１８ｂ側面に形成されるＳｉＣＯ膜２２は膜厚が安定性良く形成でき、上記したように窒素系ガスが抜けにくい特徴を有しているため、上記したレジストポイゾニング耐性を安定化させる効果も奏する。
【００５５】
＜実施の形態２＞
（構造）
図９はこの発明の実施の形態２である半導体装置における多層Ｃｕ配線構造（図９では２層）を示す断面図である。同図に示すように、Ｃｕ配線３を含む酸化膜２上にＳｉＣＮ膜１４が形成されている。なお、ＳｉＣＮ／ＳｉＣＯ膜４がＳｉＣＮ膜１４に置き換わった点を除いて図１で示した実施の形態１の構造と同様であるため、他の部分の説明は省略する。
【００５６】
（製造方法）
製造方法はＳｉＣＮ／ＳｉＣＯ膜４がＳｉＣＮ膜１４に置き換わった点を除いて、図２〜図８は実施の形態１の製造方法と同様であるため、説明を省略する。
【００５７】
実施の形態２の多層Ｃｕ配線構造は、その製造工程において、実施の形態１のＳｉＣＮ／ＳｉＣＯ膜４と同様に、ＳｉＣＮ膜１４にピンホール５１が発生した場合でも、Ｃｕ配線３は上部のＳｉＣＯ膜２２によって保護されるため、リソ工程のリワーク時のウェット処理によってＣｕ配線３の一部が溶解することはなく、配線の電気的特性の向上を図ると効果を奏する。
【００５８】
また、実施の形態１のＳｉＣＮ／ＳｉＣＯ膜４はライナー膜を２層で実現しているため、エッチング時の広がりが大きくなる結果、ビアホール及び配線のTOP寸法が広がり、配線（ビア），配線（ビア）間のスペースが狭くなり信頼性が厳しくなるという懸念材料がある。
【００５９】
一方、実施の形態２の多層Ｃｕ配線構造は、ライナー膜をＳｉＣＮ膜１４単層で実現しているため、エッチング時の広がりが小さくなるため、上記実施の形態１の懸念材料を確実に回避することができる効果をさらに奏する。加えて、ＳｉＣＮ膜１４単層で実現することによるコスト低減を図ることもできる。なお、単層にする場合、層間絶縁膜であるＳｉＯＣ膜５とのエッチング選択比が大きいＳｉＣＮ膜を用いる方が望ましい。
【００６０】
＜実施の形態３＞
（構造）
図１０はこの発明の実施の形態３である半導体装置における多層Ｃｕ配線構造（図１０では２層）を示す断面図である。同図に示すように、上層Ｃｕ配線部１９は、図１で示した実施の形態１の上層Ｃｕ配線部１８と同様に、配線部１９ａ及びプラグ部１９ｂからなり、配線部１９ａの形成幅がプラグ部１９ｂより広い形成幅で形成される。上層Ｃｕ配線部１９はバリア（メタル）層１１及びＣｕ配線１２からなり、上層Ｃｕ配線部１９の底面及び側面に沿ってバリア層１１が形成され、バリア層１１内にＣｕ配線１２が形成される。したがって、Ｃｕ配線３の表面に形成されるバリア層１１を介してＣｕ配線３とＣｕ配線１２とが電気的に接続される。
【００６１】
さらに、プラグ部１９ｂの側面とＳｉＯＣ膜５との間に補助絶縁膜であるＳｉＣＯ膜２３が介挿される。このように、実施の形態３の多層Ｃｕ配線構造はＣｕ配線３及び上層Ｃｕ配線部１９とにより形成され、上層Ｃｕ配線部１９のプラグ部１９ｂ側面とＳｉＯＣ膜５との間のみにＳｉＣＯ膜２３を有する構造を呈している。なお、他の構造は、図１で示した実施の形態１と同様であるため、説明は省略する。
【００６２】
（製造方法）
図１１〜図１７は実施の形態３の半導体装置における多層Ｃｕ配線構造の製造方法を示す断面図である。以下、これらの図を参照して実施の形態３の多層Ｃｕ配線構造の形成方法を説明する。
【００６３】
図１１に示すように、Ｓｉ基板１上に酸化膜２が形成され、酸化膜２の上層部に選択的に下層Ｃｕ配線となるＣｕ配線３が形成され、配線３下方から酸化膜２を貫通してＳｉ基板１の表面に達するコンタクトプラグ３１が形成されている構造を得る。
【００６４】
そして、Ｃｕ配線３を含む酸化膜２上に上にＣＶＤ法によりＳｉＣＮ／ＳｉＣＯ膜４を堆積し、さらに、ＳｉＣＮ／ＳｉＣＯ膜４上にＣＶＤ法によりＳｉＯＣ膜５を堆積し、さらに、ＳｉＯＣ膜５上にＣＶＤ法によりＴＥＯＳ膜６を堆積する。
【００６５】
そして、図１２に示すように、ＴＥＯＳ膜６上にビア用のＢＡＲＣ膜７を形成し、ＢＡＲＣ膜７上にビア用のレジスト８を形成した後、レジスト８を（露光及び現像処理により）パターニングした後、パターニングしたレジスト８をマスクとして、ＢＡＲＣ膜７、ＴＥＯＳ膜６及びＳｉＯＣ膜５をエッチングしてビアパターン４１を得る。
【００６６】
この際、ＳｉＯＣ膜５の膜厚が薄め、ＳｉＣＮ／ＳｉＣＯ膜４の膜厚が薄めに推移した場合、あるいはＳｉＣＮ／ＳｉＣＯ膜４の一部に局所的に膜質が他の領域と違いエッチング選択比が低い場合における当該箇所に、微小なピンホール５１が発生する。
【００６７】
次に、図１３に示すように、ＢＡＲＣ膜７及びレジスト８をアッシング（Ｏ2プラズマ）処理にて除去する。この際、ピンホール５１は存在するがウェット液を用いたウェット処理が加わっていないためにビアパターン４１下のＣｕ配線３が溶解されることはない。
【００６８】
次に、図１４に示すように、全面にポイゾニング防止及びＣｕ配線３の保護のためにＳｉＣＯ膜２３を堆積する。
【００６９】
次に、図１５に示すように、埋め込み材１３を塗布しエッチバックして、ビアパターン４１中に埋め込み材１３を残す。次に、ＴＥＯＳ膜６及び埋め込み材１３上に配線用のＢＡＲＣ膜９を塗布し、さらに、ＢＡＲＣ膜９上に配線用のレジスト１０を塗布する。その後、レジスト１０に対し露光及び現像を行い、パターニングする。
【００７０】
ここで、発明の原理の欄で示した場合と同様に、寸法不良等でＢＡＲＣ膜９及びレジスト１０のリソ工程（パターニング工程）にリワークが発生した場合を想定する。この場合、図１４に示す状態に戻して、再び、図１５で示す工程を実行する必要がある。
【００７１】
図１４に示す状態に戻すべく、レジスト１０、ＢＡＲＣ膜９及び埋め込み材１３をアッシングし、さらに、アッシング時に硬化した埋め込み材１３及びアッシング時に発生したポリマをウエット処理により除去する。その後、前述しちゃおうに、図１５で示す工程（エッチバックによる埋め込み材１３の形成、ＢＡＲＣ膜９及びレジスト１０の形成、及びレジスト１０のパターニング）を経て、図１５で示す構造を得ることができる。
【００７２】
したがって、リワーク時の埋め込み材１３に対するウエット処理を行っても、埋め込み材１３，Ｃｕ配線３間にＳｉＣＯ膜２３及びＳｉＣＮ／ＳｉＣＯ膜４が形成されており、ＳｉＣＯ膜２３にはピンホール等のウェット液が浸入する余地がないため、ウェット液がＣｕ配線３に染み込むことはなく、Ｃｕ配線３はエッチング除去から確実に保護される。
【００７３】
この際、Ｃｕ配線３はＳｉＣＯ膜２３及びＳｉＣＮ／ＳｉＣＯ膜４によって２重に保護されるため、ＳｉＣＯ膜２２によってのみ保護される実施の形態１に比べてより確実に、Ｃｕ配線３をエッチング除去から保護することができる。
【００７４】
次に、図１６に示すように、パターニングしたレジスト１０をマスクとしたドライエッチングにより、ＢＡＲＣ膜９、ＳｉＣＯ膜２２、ＴＥＯＳ膜６，埋め込み材１３及びＳｉＯＣ膜５の一部を除去して、ＳｉＯＣ膜５の上層部に配線溝４５を形成する。配線溝４５はビアパターン４１を含みビアパターン４１より広い形成幅で形成される。アッシング処理にてレジスト１０、ＢＡＲＣ膜９及び残存した埋め込み材１３を除去し、次に、ライナーエッチングでＳｉＯＣ膜５上のＴＥＯＳ膜６及びＳｉＣＯ膜２３並びにビアパターン４１底面下のＳｉＣＯ膜２３及びＳｉＣＮ／ＳｉＣＯ膜４を除去する。その結果、配線溝４５下に位置するビアパターン４１がビアホール４４となり、ビアホール４４におけるＳｉＯＣ膜５の側面にＳｉＣＯ膜２３が残存する。
【００７５】
そして、図１７に示すように、バリア層１１をスパッタ法により形成し、Ｃｕ配線１２をメッキ法により堆積する。最後にアニールを行い、ＣＭＰ処理にて不要なバリア層１１及びＣｕ配線１２を除去して、図１０で示す構造を得る。
【００７６】
このように、実施の形態３の多層Ｃｕ配線構造は、その製造工程において、ＳｉＣＮ／ＳｉＣＯ膜４にピンホール５１が発生した場合でも、Ｃｕ配線３はＳｉＣＯ膜２３及びＳｉＣＮ／ＳｉＣＯ膜４によって保護されるため、リソ工程のリワーク時のウェット処理によってＣｕ配線３の一部が溶解することはなく、配線の電気的特性の向上を図ると効果を奏する。
【００７７】
さらに、実施の形態３の製造方法は、実施の形態１の製造方法と比較した場合、ビアパターン４１形成後に、ビアパターン４１下のＳｉＣＮ／ＳｉＣＯ膜４を除去する工程（図４に示す工程）を省略できる分、製造工程の簡略化を図ることができる。
【００７８】
一方、実施の形態３の製造方法は、配線溝４５形成後のビアパターン４１下のＳｉＣＮ／ＳｉＣＯ膜４及びＳｉＣＯ膜２３を同時に除去するため、ＳｉＣＮとＳｉＣＯとのエッチングレートを同一にする必要があるが、実施の形態１の製造方法では、配線溝４５形成後のビアパターン４２下のＳｉＣＯ膜２２のみを除去すればよいため、エッチング処理を比較的に簡単かつ精度良く行うことができる。
【００７９】
＜その他＞
実施の形態３の構造において、実施の形態２と同様、ＳｉＣＮ／ＳｉＣＯ膜４をＳｉＣＮ膜１４に置き換えた構造も考えられる。この場合、上述した製造工程の簡略化に加え、実施の形態２と同様な効果を得ることができる。なお、上記構造は、ＳｉＣＮ／ＳｉＣＯ膜４をＳｉＣＮ膜１４に置き換えた点を除き、図１１〜図１７は実施の形態３の製造方法と同様な製造方法で得ることができる。
【００８０】
なお、実施の形態１〜実施の形態３において、図１（図９，図１０）ではＣｕ配線３及び上層Ｃｕ配線部１８（１９）からなる２層構造を示したが上層Ｃｕ配線部１８上に上層Ｃｕ配線部１８と同様な配線部を設けることにより、３層以上の多層構造も勿論実現可能である。
【図面の簡単な説明】
【００８１】
【図１】この発明の実施の形態１である半導体装置における多層Ｃｕ配線構造を示す断面図である。
【図２】実施の形態１の半導体装置における多層Ｃｕ配線構造の製造方法を示す断面図である。
【図３】実施の形態１の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図４】実施の形態１の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図５】実施の形態１の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図６】実施の形態１の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図７】実施の形態１の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図８】実施の形態１の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図９】この発明の実施の形態２である半導体装置における多層Ｃｕ配線構造を示す断面図である。
【図１０】この発明の実施の形態３である半導体装置における多層Ｃｕ配線構造を示す断面図である。
【図１１】実施の形態３の半導体装置における多層Ｃｕ配線構造の製造方法を示す断面図である。
【図１２】実施の形態３の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図１３】実施の形態３の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図１４】実施の形態３の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図１５】実施の形態３の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図１６】実施の形態３の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図１７】実施の形態３の多層Ｃｕ配線構造の製造方法を示す断面図である。
【図１８】前提技術となる多層Ｃｕ配線構造を示す断面図である。
【図１９】前提技術となる多層Ｃｕ配線構造の問題点を示す断面図である。
【図２０】図１９で示した問題点が生じる原因を説明するための前提技術となる多層Ｃｕ配線の製造方法を示す断面図である。
【図２１】前提技術となる多層Ｃｕ配線の製造方法を示す断面図である。
【図２２】前提技術となる多層Ｃｕ配線の製造方法を示す断面図である。
【図２３】前提技術となる多層Ｃｕ配線の製造方法を示す断面図である。
【図２４】前提技術となる多層Ｃｕ配線の製造方法を示す断面図である。
【図２５】前提技術となる多層Ｃｕ配線の製造方法を示す断面図である。
【符号の説明】
【００８２】
１  Ｓｉ基板、２  酸化膜、３，１２  Ｃｕ配線、４  ＳｉＣＮ／ＳｉＣＯ膜、５  ＳｉＯＣ膜、６  ＴＥＯＳ膜、７，９  ＢＡＲＣ膜、８，１０  レジスト、１１  バリア層、１３  埋め込み材、１４  ＳｉＣＮ膜、１８，１９  上層Ｃｕ配線部、２２，２３  ＳｉＣＯ膜、３１  コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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