(57)【要約】【課題】記憶素子として相変化膜を利用する際の高集積化を実現しつつ、相変化膜の形成が容易な半導体装置及びその製造方法を実現する。【解決手段】１メモリセルを構成する領域ＡＲ１のＭＩＳＦＥＴとそれに隣接したＭＩＳＦＥＴとの２つのＭＩＳＦＥＴの間で、ＭＩＳＦＥＴの各ソースは、半導体基板１の表面において、絶縁しつつ隣接する。そして、相変化膜１０とその抵抗率よりも低い抵抗率の導電膜１１との積層構造は、半導体基板１の表面の平面視において、両ＭＩＳＦＥＴの各ソース、並びに、プラグ８およびプラグ７に跨って形成される。また、その積層構造は、半導体基板１の表面に平行に延在する配線として機能し、導電膜１１は、半導体基板１の表面に平行な方向の電流を流す。【選択図】        図１６
2008021765.tif 000002
【特許請求の範囲】
【請求項１】
表面を有する半導体基板と、
前記半導体基板の前記表面の上方に形成された、非晶質状態及び結晶質状態を可逆的に採りうる相変化膜と、
前記半導体基板の前記表面の上方に形成された、前記相変化膜の抵抗率よりも低い抵抗率を有する導電膜と
を備え、
前記相変化膜と前記導電膜とは積層構造を構成し、
前記積層構造は、前記半導体基板の前記表面に平行に延在する配線として機能し、
前記導電膜は、前記半導体基板の前記表面に平行な方向の電流を流す
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記半導体基板の前記表面に隣接して形成され、ソース、ドレイン、ゲートをそれぞれ有する第１及び第２のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、
前記第１及び第２のＭＩＳＦＥＴの各ソースと前記相変化膜とをそれぞれ接続する第１及び第２プラグと
を更に備え、
前記第１及び第２のＭＩＳＦＥＴの各ソースは、前記半導体基板の前記表面において、所定の距離を空けて隣接しており、
前記積層構造は、前記半導体基板の前記表面の平面視において、前記第１及び第２プラグに跨って形成されている
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第１及び第２のＭＩＳＦＥＴの各ゲートは第１の方向に延在し、各ソースは前記第１の方向とは異なる第２の方向にて隣接し、
前記第１及び第２のＭＩＳＦＥＴ、並びに、前記第１及び第２プラグの一組を、前記第１の方向に所定の距離を空けて隣接するように複数組備え、
前記積層構造は、前記半導体基板の前記表面の平面視において、前記第１の方向に延在するように縞状に配置されている
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記複数組中の少なくとも一組の前記第１及び第２のＭＩＳＦＥＴの各ドレインに電気的に接続し、前記第２の方向に延在するビット線
を更に備え、
前記複数組中の各前記第１及び第２のＭＩＳＦＥＴは、アレイ状に前記半導体基板の前記表面に配置され、
前記積層構造は第１の方向に延在するソース線であり、
前記複数組の各前記第１及び第２のＭＩＳＦＥＴの前記ゲートは、ワード線であり、
前記複数組中において、前記相変化膜の前記第１及び第２プラグと接続した部分が記憶素子である半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記半導体基板の前記表面に形成され、前記第１及び第２のＭＩＳＦＥＴを、前記第１の方向に所定の距離を空けて隣接する前記複数組の間で絶縁する複数の素子分離膜を更に備え、
前記複数の素子分離膜は、前記半導体基板の前記表面の平面視において、前記第２の方向に延在するように縞状に配置されており、
前記複数の素子分離膜間に、前記第１及び第２のＭＩＳＦＥＴは配置され、
前記第１及び第２のＭＩＳＦＥＴの各ソースは、前記半導体基板の前記表面において、所定の距離を空けて配置され、その間に位置するゲートによる電界分離方式によって分離されている
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記素子分離膜、前記第１及び第２のＭＩＳＦＥＴの前記ゲート、並びに、前記積層構造はいずれも、前記半導体基板の前記表面の平面視において一定のピッチの縞状に配置され、
前記第１及び第２のプラグは、前記半導体基板の前記表面の平面視において、前記素子分離膜の間に位置する活性領域と、前記ゲート間の空間との交点に、一定のピッチで配置されている
半導体装置。
【請求項７】
請求項２ないし請求項６の何れかに記載の半導体装置であって、
前記積層構造に少なくとも二点において電気的に接続し、前記積層構造の抵抗率よりも低い抵抗率を有するシャント配線を更に備える半導体装置。
【請求項８】
請求項１ないし請求項７の何れかに記載の半導体装置であって、
前記積層構造に接続する、ビア用またはコンタクト用のプラグを更に備え、
前記プラグの融点は、前記相変化膜の融点以上である半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記プラグは複数であって、
前記複数のプラグはいずれも、前記導電膜の一主面に接続された半導体装置。
【請求項１０】
（ａ）表面を有する半導体基板を準備する工程と、
（ｂ）膜形成技術、フォトリソグラフィ技術、エッチング技術およびイオン注入技術を用いて、前記半導体基板の前記表面に、第１の方向に縞状に延在する素子分離膜と、前記素子分離膜の間に位置する活性領域上に、前記第１の方向と異なる第２の方向に延在するゲートと、前記ゲートに対して自己整合的に形成されたソース、ドレインと、をそれぞれ有する第１及び第２のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を隣接して形成する工程と、
（ｃ）膜形成技術、フォトリソグラフィ技術およびエッチング技術、または、膜形成技術および膜平坦化技術を用いて、前記第１及び第２のＭＩＳＦＥＴの各ソースにそれぞれ接続する第１及び第２プラグを形成する工程と、
（ｄ）膜形成技術、フォトリソグラフィ技術およびエッチング技術を用いて、前記第１及び第２プラグのいずれもに接続する、非晶質状態及び結晶質状態を可逆的に採りうる相変化膜と、前記相変化膜の抵抗率よりも低い抵抗率を有する導電膜との積層構造を形成する工程と
を備え、
前記工程（ｂ）において、前記第１及び第２のＭＩＳＦＥＴの各ソースは、前記半導体基板の前記表面において、所定の距離を空けて配置され、
前記工程（ｄ）において、前記積層構造は、前記半導体基板の前記表面の平面視において、前記第２の方向に延在するように縞状に、前記第１及び第２プラグに跨って形成される、
半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記工程（ｂ）における前記素子分離膜の形成、前記第１及び第２ＭＩＳＦＥＴの前記ゲートの形成、並びに、前記工程（ｃ）における前記第１及び第２プラグの形成においては、位相シフト露光法を用いて、それぞれ一定のピッチで、前記素子分離膜、前記ゲート、並びに、前記第１及び第２プラグが形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、相変化メモリを搭載した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
相変化メモリは、カルコゲナイド半導体膜等の相変化膜を記憶素子として有する、抵抗変化型のメモリである。相変化膜は、電流パルスに基づく熱印加に応じて、高抵抗の非晶質（amorphous）状態と低抵抗の結晶質（crystalline）状態との安定的な二相を可逆的に採りうる。よって、相変化メモリでは、相の状態により二値情報の記憶が可能である。
【０００３】
なお、この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００４】
【特許文献１】特開２００４−１８５７５５号公報
【特許文献２】特開２００４−３６３５８６号公報
【特許文献３】特開２００５−７１５００号公報
【特許文献４】特表２００５−５２５６９０号公報
【非特許文献１】S.J.Ahn et al.,「Highly Manufacturable High Density Phase Change Memory of 64Mb and Beyond」 IEDM 2004,pp.907-910
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば上記特許文献３においては、その図４（ａ）〜（ｃ）にカルコゲナイド層１１０が示されている。このカルコゲナイド層１１０は、同図に示されたビット線ＢＬのライン幅やソース／ドレイン活性領域１３０の幅と同程度の微細パターンで形成されている。
【０００６】
しかし、カルコゲナイド層１１０をこのような微細パターンに形成することは、製法上の困難を伴う。カルコゲナイド半導体膜等の相変化膜は、多元系の重元素を含む新たな材料であり、そのような新材料に既存のフォトリソグラフィ技術やエッチング技術を適用することが困難だからである。特に、相変化膜に対してドライエッチングを制御性よく行うことは困難である。
【０００７】
相変化膜を、微細パターンではなく比較的大面積に形成できれば、このような問題は生じない。しかし、その場合は記憶素子として利用する際の高集積化が制限されることとなる。
【０００８】
また、上記特許文献４においては、メモリセルがポア構造を採っているため、上部電極に凹部を有する。よって、ポアと同軸の位置にビアプラグを配置できないことから、ビアプラグをポアからずらして配置する必要があり、セル面積が増大してしまう。
【０００９】
また、相変化膜を、記憶素子としてではなく配線として用いることも困難である。一般に相変化膜の抵抗率は、低抵抗状態ではあっても金属等の抵抗率に比べて高いからである。
【００１０】
この発明は上記の事情に鑑みてなされたもので、記憶素子として相変化膜を利用する際の高集積化を実現しつつ、相変化膜の形成が容易な半導体装置及びその製造方法を提供することを目的とする。また、相変化膜の形成層を上層配線として利用可能な半導体装置を実現することをも目的とする。
【課題を解決するための手段】
【００１１】
本発明は、表面を有する半導体基板と、前記半導体基板の前記表面の上方に形成された、非晶質状態及び結晶質状態を可逆的に採りうる相変化膜と、前記半導体基板の前記表面の上方に形成された、前記相変化膜の抵抗率よりも低い抵抗率を有する導電膜とを備え、前記相変化膜と前記導電膜とは積層構造を構成し、前記積層構造は、前記半導体基板の前記表面に平行に延在する配線として機能し、前記導電膜は、前記半導体基板の前記表面に平行な方向の電流を流す半導体装置である。
【００１２】
また、本発明は、（ａ）表面を有する半導体基板を準備する工程と、（ｂ）膜形成技術、フォトリソグラフィ技術、エッチング技術およびイオン注入技術を用いて、前記半導体基板の前記表面に、第１の方向に縞状に延在する素子分離膜と、前記素子分離膜の間に位置する活性領域上に、前記第１の方向と異なる第２の方向に延在するゲートと、前記ゲートに対して自己整合的に形成されたソース、ドレインと、をそれぞれ有する第１及び第２のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を隣接して形成する工程と、（ｃ）膜形成技術、フォトリソグラフィ技術およびエッチング技術、または、膜形成技術および膜平坦化技術を用いて、前記第１及び第２のＭＩＳＦＥＴの各ソースにそれぞれ接続する第１及び第２プラグを形成する工程と、（ｄ）膜形成技術、フォトリソグラフィ技術およびエッチング技術を用いて、前記第１及び第２プラグのいずれもに接続する、非晶質状態及び結晶質状態を可逆的に採りうる相変化膜と、前記相変化膜の抵抗率よりも低い抵抗率を有する導電膜との積層構造を形成する工程とを備え、前記工程（ｂ）において、前記第１及び第２のＭＩＳＦＥＴの各ソースは、前記半導体基板の前記表面において、所定の距離を空けて配置され、前記工程（ｄ）において、前記積層構造は、前記半導体基板の前記表面の平面視において、前記第２の方向に延在するように縞状に、前記第１及び第２プラグに跨って形成される、半導体装置の製造方法である。
【発明の効果】
【００１３】
本発明に係る半導体装置によれば、相変化膜と相変化膜の抵抗率よりも低い抵抗率を有する導電膜とが積層構造を構成し、積層構造は、半導体基板の表面に平行に延在する配線として機能し、導電膜は、半導体基板の表面に平行な方向の電流を流す。よって、相変化膜と導電膜との積層構造のうち導電膜が配線の主たる機能を担うことなり、相変化膜の形成層を上層配線として利用可能な半導体装置を実現することができる。
【００１４】
本発明に係る半導体装置の製造方法によれば、第１及び第２のＭＩＳＦＥＴの各ソースは、半導体基板の表面において、所定の距離を空けて配置され、相変化膜と導電膜との積層構造の形成工程にて、積層構造は、半導体基板の表面の平面視において、前記ゲートの延在方向に延在するように縞状に、第１及び第２プラグに跨って形成される。よって、相変化膜の形成領域が広く、高集積化した場合であっても相変化膜の形成が容易である。
【発明を実施するための最良の形態】
【００１５】
＜実施の形態１＞
本実施の形態は、非晶質状態及び結晶質状態の二相を可逆的に採りうる相変化膜と、相変化膜の抵抗率よりも低い抵抗率を有する導電膜との積層構造を採用した半導体装置及びその製造方法である。なお、本実施の形態に係る半導体装置は、メモリセルアレイ型の相変化メモリである。
【００１６】
図１、図３、図５、図７、図１１、図１３、図１５は、本実施の形態に係る半導体装置の製造方法の一工程を示す上面図、図２、図４、図６、図８、図９、図１０、図１２、図１４、図１６は、本実施の形態に係る半導体装置の製造方法の一工程を示す断面図である。また、図１５は本実施の形態に係る半導体装置を示す上面図、図１６は本実施の形態に係る半導体装置を示す断面図、図１７は本実施の形態に係る半導体装置のメモリセルの回路図である。なお、図２は図１中の切断線II−IIにおける断面を、図４は図３中の切断線IV−IVにおける断面を、図６は図５中の切断線VI−VIにおける断面を、図８は図７中の切断線VIII−VIIIにおける断面を、図１２は図１１中の切断線XII−XIIにおける断面を、図１４は図１３中の切断線XIV−XIVにおける断面を、図１６は図１５中の切断線XVI−XVIにおける断面を、それぞれ示している。
【００１７】
まず、図１および図２に示すように、シリコン基板等の半導体基板１を準備し、その表面にシリコン酸化膜等の複数の素子分離膜２をトレンチ分離法等により形成する。素子分離膜２は、後に形成されるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を絶縁する機能を有し、半導体基板１の表面の平面視において２Ｆ（“Ｆ”はいわゆる最小加工寸法）のピッチで縞状に配置されている。すなわち、複数の素子分離膜２間の活性領域上に、ＭＩＳＦＥＴは配置される。
【００１８】
なお、図１および図２中に示した領域ＡＲ１は、相変化メモリの１セルの形成領域であり、領域ＡＲ１の平面サイズは、最小加工寸法を一辺とする正方形（いわゆる“Ｆ2”）１００が６個分入る大きさ（すなわち“６Ｆ2”）である。
【００１９】
次に、図３および図４に示すように、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法等の膜形成技術、フォトレジストに選択的に露光することによりフォトレジストをパターニングするフォトリソグラフィ技術、ドライやウェットのエッチング技術およびイオン注入技術を用いて、素子分離膜２の延在方向と直交する方向に２Ｆのピッチで延在するゲート（例えばシリコンゲート）４、ゲート上絶縁膜（例えばシリコン窒化膜）５及び側壁絶縁膜６（例えばシリコン窒化膜）、並びに、ゲート４およびゲート上絶縁膜５に対して自己整合的に半導体基板１の表面に形成されたソース３ａおよびドレイン３ｂ、をそれぞれ有する複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を隣接して形成する。なお、上述の素子分離膜２および複数のＭＩＳＦＥＴの形成においては、レベンソン型等の位相シフト露光法が用いられる。
【００２０】
ソース３ａおよびドレイン３ｂのうちドレイン３ｂは素子分離膜２の延在方向に隣接する２つのＭＩＳＦＥＴ間で共有されており、一方、隣接する２つのＭＩＳＦＥＴの各ソース３ａは、半導体基板１の表面において、絶縁しつつ隣接するよう配置されている。すなわち、領域ＡＲ１のＭＩＳＦＥＴとそれに隣接したＭＩＳＦＥＴ（図４においては領域ＡＲ１の左隣のＭＩＳＦＥＴ）との２つのＭＩＳＦＥＴの各ソース３ａは、半導体基板１の表面において、所定の距離（ゲート４のゲート長程度）を空けて配置され、その間に位置するゲート４による電界分離方式によって分離されている。なお、図３および以降の上面図においては、表示の煩雑さを避けるため、素子分離膜２のハッチングを除去している。
【００２１】
次に、図５および図６に示すように、ソース３ａおよびドレイン３ｂにそれぞれ接続するプラグ７を形成する。このプラグ７には、例えばタングステン膜を採用すればよい。なお、プラグ７の形成は、スパッタ法等の膜形成技術およびＣＭＰ（Chemical Mechanical Polishing）等の膜平坦化技術を用いて行えばよい。なお、図５および以降の上面図には示してはいないが、素子分離膜２上にはシリコン酸化膜等の層間絶縁膜を形成する。また、プラグ７を、膜形成技術、フォトリソグラフィ技術およびエッチング技術を用いて形成してもよい。プラグ７の形成においても、レベンソン型の位相シフト露光法が用いられる。
【００２２】
次に、図７および図８に示すように、ゲート上絶縁膜５およびプラグ７上にシリコン酸化膜等の層間絶縁膜９を形成し、層間絶縁膜９を選択的に開口してその開口部にプラグ８を形成する。プラグ８の形成箇所は、ソース３ａおよびドレイン３ｂのうちソース３ａにつながるプラグ７上であり、プラグ８およびプラグ７はあいまって、ＭＩＳＦＥＴの各ソース３ａと後述の相変化膜１０とをそれぞれ接続するプラグとして機能する。なお、図７においては、プラグ８を対角線付きの四角で示している。プラグ８にもプラグ７と同様、例えばタングステン膜を採用すればよい。
【００２３】
プラグ８の形成は、メッキ法等の膜形成技術およびＣＭＰ等の膜平坦化技術を用いたダマシン配線法により行えばよい。また、プラグ８を、膜形成技術、フォトリソグラフィ技術およびエッチング技術を用いて、形成してもよい。プラグ８の形成においても、レベンソン型の位相シフト露光法が用いられる。
【００２４】
次に、図９に示すように、層間絶縁膜９およびプラグ８上の全面に、ＣＶＤ法やスパッタ法等の膜形成技術を用いて、非晶質状態及び結晶質状態の二相を可逆的に採りうる相変化膜１０と、相変化膜１０の抵抗率よりも低い抵抗率を有する導電膜１１との積層構造を形成する。なお、相変化膜１０には、ＧｅXＳｂYＴｅZ（ＧＳＴ）膜等のカルコゲナイド半導体膜を、導電膜１１にはタングステン膜を、それぞれ採用すればよい。相変化膜１０および導電膜１１の形成においても、レベンソン型の位相シフト露光法が用いられる。
【００２５】
そして、図１０に示すように、フォトリソグラフィ技術を用いて導電膜１１上にフォトレジスト１２を形成し、ソース配線用のパターニングを行う。続いて、図１１および図１２に示すように、フォトレジスト１２をマスクとしつつ、プラズマドライエッチング等のエッチング技術を用いて相変化膜１０および導電膜１１の積層構造にパターニングを行う。これにより、相変化膜１０および導電膜１１の積層構造は、素子分離膜２の延在方向と直交する方向に延在し、半導体基板１の表面の平面視において、素子分離膜２の延在方向に隣接する２つのＭＩＳＦＥＴの各ソース３ａ、並びに、それらのソース３ａに接続するプラグ８およびプラグ７に跨ることとなる。
【００２６】
すなわち、本実施の形態に係る半導体装置においては、領域ＡＲ１のＭＩＳＦＥＴとそれに隣接したＭＩＳＦＥＴ（図１２においては領域ＡＲ１の左隣のＭＩＳＦＥＴ）との２つのＭＩＳＦＥＴ、それら２つのＭＩＳＦＥＴの各ソース３ａに接続するプラグ８およびプラグ７を一組として、これらの構造をゲート４の延在方向に所定の距離を空けて隣接するように複数組備え、相変化膜１０および導電膜１１の各積層構造はあいまって、半導体基板１の表面の平面視において縞状に配置されている。そして、相変化膜１０および導電膜１１の積層構造は、ゲート４の延在方向に所定の距離を空けて隣接する複数組のプラグ８に接続して、半導体基板１の表面に平行に延在する配線として機能する。また、導電膜１１は、半導体基板１の表面に平行な方向の電流を流す機能を有する。なお、図１１および以降の上面図においては、表示の煩雑さを避けるため、ゲート４のハッチングを除去している。
【００２７】
なお、本実施の形態においては、素子分離膜２、各ＭＩＳＦＥＴのゲート４、並びに、相変化膜１０および導電膜１１の積層構造はいずれも、半導体基板１の表面の平面視において一定のピッチの縞状に配置されており、プラグ８およびプラグ７は、半導体基板１の表面の平面視において、素子分離膜２の間に位置する活性領域と、ゲート４の間の空間との交点に、一定のピッチで配置されている。
【００２８】
その後、図１３および図１４に示すように、相変化膜１０および導電膜１１の積層構造と層間絶縁膜９とを覆うように、シリコン酸化膜等の層間絶縁膜１４をＣＶＤ法等により形成し、フォトリソグラフィ技術およびエッチング技術により、層間絶縁膜９，１４内にソース３ａおよびドレイン３ｂのうちドレイン３ｂに到達するコンタクトホールを形成する。そして、当該コンタクトホール内にドレイン３ｂに接続するプラグ１３を形成する。このプラグ１３には、例えばタングステン膜を採用すればよい。なお、プラグ１３の形成は、メッキ法等の膜形成技術およびＣＭＰ等の膜平坦化技術を用いたダマシン配線法により行えばよい。
【００２９】
そして、図１５および図１６に示すように、プラグ１３に接続する縞状のタングステン膜（ビット線として機能する）１５を、膜形成技術、フォトリソグラフィ技術およびエッチング技術を用いて、２Ｆのピッチで形成する。なお、ビット線の材料としては他の金属材料、すなわち銅やアルミニウムなども適用可能ではあるが、より微細な加工が可能なことからタングステンが好適である。この後、必要に応じて上層の層間絶縁膜や配線等（図示せず）をさらに形成すれば、本実施の形態に係る半導体装置が完成する。
【００３０】
本実施の形態の半導体装置においては、領域ＡＲ１のＭＩＳＦＥＴとそれに隣接したＭＩＳＦＥＴ（図１６においては領域ＡＲ１の左隣のＭＩＳＦＥＴ）との２つのＭＩＳＦＥＴ、それら２ＭＩＳＦＥＴの各ソース３ａに接続するプラグ８およびプラグ７を一組として、これらの構造を複数組備え、その複数組中の各ＭＩＳＦＥＴのゲート４は、ワード線であり、それら複数組中において、相変化膜１０のプラグ８と接続した部分１０ａが記憶素子である。
【００３１】
図１７に示すように、領域ＡＲ１のＭＩＳＦＥＴとそれに隣接したＭＩＳＦＥＴ（図１７ではいずれもトランジスタＴＲ１）の各ソースにそれぞれ接続する二つの抵抗素子Ｒ１（相変化膜１０のプラグ８と接続した部分１０ａ）が、メモリセルの記憶素子として機能する。また、導電膜１１は半導体基板１の表面に平行な方向の電流を流すソース線ＳＬとして機能する。そして、各トランジスタＴＲ１のゲート４がワード線ＷＬ１，ＷＬ２として機能し、ドレインに電気的に接続し、素子分離膜２の延在方向に延在するタングステン膜１５がビット線ＢＬとして機能する。そして、ワード線ＷＬ１，ＷＬ２は、ビット線ＢＬと直交し、ソース線ＳＬとは平行に配置されている。
【００３２】
本実施の形態に係る半導体装置およびその製造方法によれば、領域ＡＲ１のＭＩＳＦＥＴとそれに隣接したＭＩＳＦＥＴ（図１６においては領域ＡＲ１の左隣のＭＩＳＦＥＴ）との２つのＭＩＳＦＥＴの間で、ＭＩＳＦＥＴの各ソース３ａは、半導体基板１の表面において、所定の距離を空けて隣接しており、相変化膜１０と導電膜１１との積層構造の形成工程にて、積層構造は、半導体基板１の表面の平面視において、ゲート４の延在方向に延在するように縞状に、領域ＡＲ１のＭＩＳＦＥＴとそれに隣接したＭＩＳＦＥＴの各ソース３ａ、並びに、プラグ８およびプラグ７に跨って形成される。よって、相変化膜１０の形成領域が広く、高集積化した場合であっても相変化膜１０の形成が容易である。例えば、素子分離膜２とゲート４とを２Ｆのピッチで形成して、１つのセルを６Ｆ2に高集積化した場合にも、相変化膜は６Ｆのピッチで形成することができる。
【００３３】
特に、図１１、図１３および図１５に示すように、半導体基板１の表面の平面視において、相変化膜１０および導電膜１１が大面積に形成されている。カルコゲナイド半導体膜等の相変化膜１０は、多元系の重元素を含む新材料であるため、微細パターン形成用の既存のフォトリソグラフィ技術やエッチング技術を、例えば２Ｆピッチの微細パターン形成に適用することが困難である。しかし、このように６Ｆピッチの大面積であれば、微細パターンにする必要がなく、製造が容易となる。
【００３４】
また、本実施の形態に係る半導体装置の製造方法によれば、素子分離膜２、ゲート４、プラグ８およびプラグ７の形成においては、レベンソン型等の位相シフト露光法が用いられる。これは、素子分離膜２、ゲート４、プラグ７およびプラグ８が全て、一定のピッチで配置されるためである。よって、下層のＭＩＳＦＥＴ、並びに、プラグ８およびプラグ７は微細に形成することができ、一方、相変化膜１０の形成領域は広くすることができる。従って、６Ｆ2の微細なメモリセルと、製造容易な相変化膜とを両立させることができる。
【００３５】
また、本実施の形態に係る半導体装置及びその製造方法によれば、相変化膜１０と相変化膜１０の抵抗率よりも低い抵抗率を有する導電膜１１とが積層構造を構成し、積層構造は、半導体基板１の表面に平行に延在する配線として機能し、導電膜１１は、半導体基板１の表面に平行な方向の電流を流す。よって、相変化膜１０と導電膜１１との積層構造のうち導電膜１１が配線の主たる機能を担うことなり、相変化膜１０の形成層を上層配線として利用可能な半導体装置を実現することができる。また、相変化膜１０を配線層として用いることによって、従来それに接続していたビア層と配線層とが不要になり、マスク枚数の削減（例えば二枚）が可能となる。それによって、マスクコスト減、工程数減少による生産スループット向上、生産に必要な設備の台数減、当該層で発生していた不良の抑制が可能となり、コスト削減できる。さらに、ポア構造を採用した場合にも、上部電極に接続するビアが不要となるため、セル面積増大の問題が解消される。
【００３６】
また、本実施の形態に係る半導体装置によれば、素子分離膜２の延在方向に隣接する２つのＭＩＳＦＥＴの各ソース３ａは、当該２つのＭＩＳＦＥＴの各ゲート４の延在方向と直交する方向（素子分離膜２の延在方向）にて隣接し、当該２つのＭＩＳＦＥＴ、それら２つのＭＩＳＦＥＴの各ソースに接続するプラグ８およびプラグ７の一組を、ゲート４の延在方向に所定の距離を空けて隣接するように複数組備え、相変化膜１０および導電膜１１の積層構造はあいまって、半導体基板１の表面の平面視において、ゲート４の延在方向に延在するように縞状に配置されている。一般に、膜が島状等の微細なパターンとして形成されておれば、フォトリソグラフィ技術利用時にフォトレジスト倒れの問題が生じやすいが、本発明のように、複数組の各積層構造があいまって、半導体基板１の表面の平面視において縞状に配置されておれば、フォトレジスト倒れの問題が生じにくい。よって、高集積化した場合であっても相変化膜１０の形成が容易である。また、本実施の形態に係る半導体装置によれば、後述するように素子分離もストライプ（縞状）パターンとしたことにより、レジスト倒れが起きにくい効果があるが、ＧｅXＳｂYＴｅZ（ＧＳＴ）膜パターンは、重元素の新材料であり、エッチングが困難でレジストの厚膜化が必要であるため、特に効果的である。
【００３７】
また、本実施の形態に係る半導体装置によれば、ビット線ＢＬを備え、各ＭＩＳＦＥＴは、アレイ状に半導体基板１の表面に配置され、相変化膜１０および導電膜１１の各積層構造はソース線ＳＬであり、各ＭＩＳＦＥＴのゲート４は、ワード線ＷＬ１，ＷＬ２であり、相変化膜１０のプラグ８と接続した部分１０ａが記憶素子である。そして、ワード線ＷＬ１，ＷＬ２はビット線ＢＬと直交し、ソース線ＳＬとは平行に配置されている。ここで、セル選択のためには、ビット線はワード線と異なる方向に延在する必要があるとともに、ビット線ごとに電位が異なるので隣接するビット線を共有することはできない。従って、本実施の形態ではソース線を共有している。よって、相変化膜１０を利用したメモリセルにおいて、相変化膜１０の形成が容易な半導体装置が実現できる。
【００３８】
また、本実施の形態に係る半導体装置によれば、複数の素子分離膜２は、ゲート４の延在方向に所定の距離を空けて隣接する上記の複数組の間で、領域ＡＲ１のＭＩＳＦＥＴとゲート４の延在方向に隣接したＭＩＳＦＥＴとを絶縁する。すなわち、複数の素子分離膜２は、半導体基板１の表面の平面視において、ゲート４の延在方向に直交するように縞状に配置されている。また、領域ＡＲ１のＭＩＳＦＥＴと素子分離膜２の延在方向に隣接したＭＩＳＦＥＴとの各ソースは、半導体基板１の表面において、所定の距離を空けて配置され、その間に位置するゲート４による電界分離方式によって分離されている。よって、素子を稠密に配置しつつ素子間の分離が図れる。
【００３９】
また、本実施の形態に係る半導体装置によれば、素子分離膜２、各ＭＩＳＦＥＴのゲート４、並びに、相変化膜１０および導電膜１１の積層構造はいずれも、半導体基板１の表面の平面視において一定のピッチの縞状に配置されており、プラグ８およびプラグ７は、半導体基板１の表面の平面視において、素子分離膜２の間に位置する活性領域と、ゲート４の間の空間との交点に、一定のピッチで配置されている。よって、素子の構成形状が単純であり、微細化しやすく、レベンソン型等の位相シフト露光法を効果的に用いることができる。ここで相変化膜１０および導電膜１１の積層構造は幅広く形成されるため、本実施の形態においては必ずしもレベンソン型等の位相シフト露光法を用いる必要はないが、微細化および寸法精度等の要求から、レベンソン型等の位相シフト露光法を用いて形成してもよい。
【００４０】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であって、実施の形態１における相変化膜１０および導電膜１１の積層構造を、メモリセルのソース線に限定することなく、一般的な配線層として利用するものである。
【００４１】
図１８は、本実施の形態に係る半導体装置を示す断面図である。この半導体装置においても、シリコン基板等の半導体基板１の表面に、シリコン酸化膜等の複数の素子分離膜２、並びに、ソースまたはドレイン３、ゲート４をそれぞれ有する複数のＭＩＳＦＥＴが形成されている。そして、各ＭＩＳＦＥＴにおいて、ソースまたはドレイン３の一方にはプラグ８が接続されている。
【００４２】
プラグ８に接続するＧｅXＳｂYＴｅZ（ＧＳＴ）膜等のカルコゲナイド半導体膜である相変化膜１０ｂが、半導体基板１の表面の上方に形成されており、相変化膜１０ｂの抵抗率よりも低い抵抗率を有するタングステン膜等の導電膜１１ａが、相変化膜１０ｂ上に形成されている。そして、相変化膜１０ｂと導電膜１１ａとは積層構造を構成し、この積層構造は、半導体基板１の表面に平行に延在する配線として機能する。なお、実施の形態１の場合と異なり、この積層構造は、ソース線として機能するものでなくともよく、配線一般として機能するものであればよい。すなわち、相変化膜１０ｂが、半導体基板１の表面の上方に形成されており、相変化膜１０ｂの抵抗率よりも低い抵抗率を有する導電膜１１ａが、相変化膜１０ｂ上に形成され、相変化膜１０ｂと導電膜１１ａとが積層構造を構成していればよい。
【００４３】
導電膜１１ａ上には導電膜１１ａの一主面に接続する銅製のビア用のプラグ１６が形成されており、プラグ１６上には銅製の配線膜１７が形成されている。導電膜１１ａは、配線膜１７およびプラグ１６を介した、半導体基板１の表面に平行な方向の電流Ａ２やＡ１を流す。
【００４４】
本実施の形態に係る半導体装置においても、相変化膜１０ｂと相変化膜１０ｂの抵抗率よりも低い抵抗率を有する導電膜１１ａとが積層構造を構成し、この積層構造は、半導体基板１の表面に平行に延在する配線として機能し、導電膜１１ａは、半導体基板１の表面に平行な方向の電流Ａ１，Ａ２を流す。よって、相変化膜１０ｂと導電膜１１ａとの積層構造のうち導電膜１１ａが配線の主たる機能を担うことなり、相変化膜１０ｂの形成層を上層配線として利用可能な半導体装置を実現することができる。
【００４５】
＜実施の形態３＞
本実施の形態は、実施の形態２に係る半導体装置の変形例であって、実施の形態２の銅製のビア用のプラグ１６に代わって、より高融点のタングステン等の高融点金属のビア用のプラグを採用するものである。
【００４６】
図１９は、本実施の形態に係る半導体装置を示す断面図である。なお、図１９においては、図１８の銅製のプラグ１６がタングステン等の高融点金属のビア用のプラグ１６ａに変更されている点以外、装置構成は図１８と同じである。
【００４７】
相変化膜１０ｂがＧｅXＳｂYＴｅZ（ＧＳＴ）膜等のカルコゲナイド半導体膜である場合、その融点は摂氏６００度近傍である。一方、高融点金属の一例たるタングステンの場合、その融点は摂氏３３００度程度である。
【００４８】
よって、本実施の形態に係る半導体装置によれば、プラグ１６ａの融点は、相変化膜１０ｂの融点以上である。相変化膜１０ｂは、熱印加により非晶質状態及び結晶質状態の二相を行き来するので、プラグ１６ａの融点が相変化膜１０ｂの融点よりも低いと、プラグ１６ａが熱により劣化する可能性がある。しかし、プラグ１６ａの融点が相変化膜１０ｂの融点以上であれば、プラグ１６ａが熱によって劣化しにくい。また、プラグ１６ａが熱伝導の緩衝部として機能するため、プラグ１６ａの上層配線１７への熱伝導も抑制できる。
【００４９】
なお、銅の融点は摂氏１０００度程度であるので、実施の形態２に係る半導体装置においても、プラグ１６の融点は相変化膜１０ｂの融点以上であり、本実施の形態と同様の効果はある。しかし、より融点の高いタングステン等の高融点金属のプラグ１６ａの方が本実施の形態の有する効果をより得やすい。
【００５０】
また、本実施の形態は、上層配線間を接続するビア用のプラグだけではなく、ソースまたはドレイン３の一方と積層構造とを接続するプラグ８のようなコンタクト用のプラグにおいても適用可能である。
【００５１】
＜実施の形態４＞
本実施の形態は、実施の形態３に係る半導体装置の変形例であって、実施の形態３における相変化膜１０ｂと導電膜１１ａとの積層構造を、ＭＩＳＦＥＴへと接続される配線として利用するのではなく、上層配線の迂回路として利用するものである。
【００５２】
図２０は、本実施の形態に係る半導体装置を示す断面図である。なお、図２０に示すように、この半導体装置は、相変化膜１０ｂと導電膜１１ａとの積層構造下のＭＩＳＦＥＴが削除され、一方、相変化膜１０ｂと導電膜１１ａとの積層構造上にのみ存在する配線１７ｂ、および、相変化膜１０ｂと導電膜１１ａとの積層構造に電気的に接続される配線１７ａ，１７ｃ、導電膜１１ａと配線１７ａ，１７ｃとをそれぞれ接続する、導電膜１１ａの一主面に接続された複数のプラグ１６ａ，１６ｂを有する。
【００５３】
本実施の形態においては、相変化膜１０ｂと導電膜１１ａとの積層構造は、配線１７ｂの迂回路としての機能を有する。すなわち、配線１７ａ，１７ｃ間を流れる電流Ａ３が配線１７ｂを流れないようにするための配線として、相変化膜１０ｂと導電膜１１ａとの積層構造は機能する。
【００５４】
ここで、本実施の形態の半導体装置によれば、複数のプラグ１６ａ，１６ｂがいずれも導電膜１１ａの一主面に接続されている。よって、当該複数のプラグ１６ａ，１６ｂ間に電流Ａ３が流れる場合、主に低抵抗率の導電膜１１ａに電流が流れ、高抵抗率の相変化膜１０ｂを貫通する方向には電流が流れにくい。相変化膜１０ｂを貫通する方向に電流が流れにくいので、相変化膜１０ｂの相変化が生じないように当該複数のプラグ１６ａ，１６ｂ間の電流Ａ３の値を制限したり、相変化膜１０ｂの抵抗による電流信号の低減を考慮したりする必要がない。
【００５５】
＜実施の形態５＞
本実施の形態は、実施の形態１および３に係る半導体装置の変形例であって、実施の形態１におけるメモリセル用のソース線であって、実施の形態３における高融点金属のプラグが接続された相変化膜１０ｂと導電膜１１ａとの積層構造に少なくとも二点において電気的に接続し、当該積層構造の抵抗率よりも低い抵抗率を有するシャント配線を付加したものである。
【００５６】
図２１は、本実施の形態に係る半導体装置を示す断面図である。この半導体装置は、図１９の半導体装置と同様、シリコン基板等の半導体基板１、その表面に形成された、シリコン酸化膜等の複数の素子分離膜２、並びに、ソースおよびドレイン３、ゲート４をそれぞれ有する複数のＭＩＳＦＥＴを備えている。また、この半導体装置は、各ＭＩＳＦＥＴのソースおよびドレイン３の一方に接続されたプラグ８、プラグ８に接続する相変化膜１０ｂ、相変化膜１０ｂに積層する導電膜１１ａ、導電膜１１ａに接続する高融点金属のビア用のプラグ１６ａ、１６ｂ並びに、プラグ１６ａ、１６ｂに接続する銅等のシャント配線１７をも備えている。
【００５７】
このシャント配線１７は、相変化膜１０ｂおよび導電膜１１ａの積層構造にプラグ１６ａを介して少なくとも二点において電気的に接続し、積層構造全体の抵抗率よりも低い抵抗率を有する。
【００５８】
よって、相変化膜１０ｂおよび導電膜１１ａの積層構造がソース線として用いられる場合であって、導電膜１１ａだけでは低抵抗化が不十分な場合に、シャント配線１７によりソース線の信号を迂回させて伝達することができる。
【図面の簡単な説明】
【００５９】
【図１】実施の形態１に係る半導体装置の製造方法の一工程を示す上面図である。
【図２】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法の一工程を示す上面図である。
【図４】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法の一工程を示す上面図である。
【図６】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法の一工程を示す上面図である。
【図８】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法の一工程を示す上面図である。
【図１２】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法の一工程を示す上面図である。
【図１４】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】実施の形態１に係る半導体装置を示す上面図である。
【図１６】実施の形態１に係る半導体装置を示す断面図である。
【図１７】実施の形態１に係る半導体装置のメモリセルの回路図である。
【図１８】実施の形態２に係る半導体装置を示す断面図である。
【図１９】実施の形態３に係る半導体装置を示す断面図である。
【図２０】実施の形態４に係る半導体装置を示す断面図である。
【図２１】実施の形態５に係る半導体装置を示す断面図である。
【符号の説明】
【００６０】
１  半導体基板、２  素子分離膜、３ａ  ソース、３ｂ  ドレイン、４  ゲート、７  プラグ、８  プラグ、１０，１０ｂ  相変化膜、１１，１１ａ  導電膜、１７  上層配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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