(57)【要約】【課題】ＴＬＰＭにおける素子耐圧の向上とトレンチ内部幅の縮小を図ることのでき、チップコスト面で有利となる半導体装置の製造方法を提供すること。【解決手段】トレンチ底部角部を、曲率半径が２００ｎｍ以上の円弧形状にし、ドープトポリシリコン層を、ソース領域の形成のためのイオン注入マスクとして充分使用できる程度に厚く被覆した後に、ＴＬＰＭ部のみゲート電極となるドープトポリシリコン層を薄くして、トレンチ底部角部の円弧上の酸化膜に前記ゲート電極端部が接する半導体装置の製造方法とする。【選択図】     図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成されるトレンチの側壁のチャネル部にゲート酸化膜を介してゲート電極膜が形成されるトレンチ横型ＭＯＳＦＥＴ部と、素子分離用絶縁膜により分離されて形成されるプレーナＭＯＳＦＥＴ部とを同一半導体基板に形成した半導体装置の製造方法において、トレンチ横型ＭＯＳＦＥＴ部に異方性エッチングによりトレンチを形成する工程、前記トレンチの底面角部の曲率半径を等方性エッチングにより大きくするトレンチ整形工程、前記半導体基板表面にゲート酸化膜を熱酸化法により形成し、プレーナＭＯＳＦＥＴ部のソース／ドレイン領域のイオン注入による形成の際にマスクとして用いることのできる厚さを有するドープドポリシリコン層を堆積させる工程、トレンチ横型ＭＯＳＦＥＴ部のドープドポリシリコン層を等方性エッチングすることにより減厚する減厚工程と、減厚したドープドポリシリコン層をエッチングすることによりトレンチ側壁に第一ゲート電極を形成する工程と、プレーナＭＯＳＦＥＴ部の上に被覆されているドープドポリシリコン層を選択的にエッチングすることにより第二ゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチ整形工程において、前記トレンチの底面角部の曲率半径を２００ｎｍ以上に大きくし、前記減厚工程おいて、前記ドープドポリシリコン層の厚さを２００ｎｍ以上に減厚することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ゲート酸化膜が前記チャネル部における厚さよりトレンチ底部角部における厚さが厚いことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記トレンチ底部角部の丸みの曲率半径を４００ｎｍ以下にすることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記減厚工程において、ドープドポリシリコン層の厚さを３２０ｎｍ未満に減厚することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プレーナ型ＭＯＳＦＥＴと、シリコン基板上にトレンチを形成し、そのトレンチ内部にＭＯＳゲート構造とドレイン領域を形成したトレンチ横型パワーＭＯＳＦＥＴ（以降ＴＬＰＭと略）とを同一の半導体基板上に集積した半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のプレーナ横型ＭＯＳＦＥＴとＴＬＰＭとを一体に集積した半導体装置の半導体基板の要部断面図を図９に示す。以下、トレンチの底部がｎドレイン領域となるｎチャネル型のＴＬＰＭについて述べるが、ｐチャネル型ＴＬＰＭの場合は、導電型をそれぞれ逆にすれば、同様に作ることができる。
図１０〜図１５は、前記図９に示す半導体装置について、その製造方法を製造工程順の図面で示した半導体基板の要部断面図である。図１０に示すように、ｐ型シリコン基板１０１にＴＬＰＭ部１０２のｎウエル１０３およびプレーナＭＯＳＦＥＴ部１０４のｐウエル１０５を形成した後、ＴＬＰＭ部１０２のチャネルとなるｐベース領域１０６を形成する。
【０００３】
次に、図１１に示すように、ＴＬＰＭ部１０２に酸化膜１０７をマスクに基板表面からｎウエル１０３に達する深さのトレンチ１０８をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性エッチングにより形成する。エッチングマスクとして用いた酸化膜１０７をそのままマスクとしてイオン注入によりトレンチ１０８底面だけに選択的にｎドレイン領域１０９を形成する（図１２）。このｎドレイン領域１０９は通電時には電子のドリフト領域となる。
【０００４】
次に、マスク酸化膜１０７を例えば１００ｎｍエッチングして薄くした後、図１２に示すように、前記異方性エッチングにより形成されたトレンチ１０８内表面のダメージ除去のためにＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法で等方性エッチングを行う。この結果、トレンチ１０８底部の角は丸く加工される。
マスク酸化膜１０７を全面除去し、ＬＯＣＯＳ酸化膜１１０などの素子分離用選択離酸化膜を形成した後に、図１３に示すように、ゲート酸化膜１１１を例えばトレンチ側壁面での厚さ１７ｎｍで形成する。ゲート酸化膜１１１上に厚さ３２０ｎｍのドープドポリシリコン１１２をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成する。このドープドポリシリコン１１２厚み３２０ｎｍは、後工程であるＴＬＰＭ部のソースおよびプレーナＭＯＳＦＥＴ１０４のその後のソース／ドレインのイオン注入工程において、マスクとして利用されるので、特にプレーナＭＯＳＦＥＴ１０４でのイオン種の突き抜けを防止するために必要な膜厚である。
【０００５】
その後、ＴＬＰＭ部１０２のゲート電極１１２を、プレーナＭＯＳＦＥＴ１０４側を全面レジストでマスクした状態で、ＴＬＰＭ部１０２表面のドープドポリシリコン１１２を異方性エッチングによりエッチバックすることにより形成する（図１４）。この結果、トレンチ側壁に沿ったドープドポリシリコン部分のみ、実質的に減厚されることなく、３２０ｎｍのまま残ってゲート電極１１２となる。続いて図１４に示すように、プレーナＭＯＳＦＥＴ１０４のゲート電極１１３を、ＴＬＰＭ部１０２側を全面レジストでマスクした状態でフォトリソグラフィにより形成する。
【０００６】
そして、図１５に示すように、ＴＬＰＭ部１０２のソース領域１１４およびプレーナＭＯＳＦＥＴ１０４のソース／ドレイン領域１１５／１１６をイオン注入により形成する。その後、図９に示すように、層間絶縁膜１１７をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により半導体基板の全面に形成してトレンチを埋める。その層間絶縁膜１１７を化学機械研磨（ＣＭＰ）等を用いて表面を平坦化する。そして、フォトリソグラフィ工程により層間絶縁膜１１７の必要な部分に金属電極配線１２０と接触させるためのコンタクト孔を開口し、バリアメタル１１８、埋め込みプラグ１１９、金属電極配線１２０をそれぞれスパッタ等の手段により形成する（図９）。
【０００７】
一方、トレンチＭＯＳＦＥＴに関し、トレンチ側壁のチャネル部分のゲート酸化膜よりトレンチ底部のゲート絶縁膜の厚さを厚くする構成についての記載がある（特許文献１）。また、プレーナ横型ＭＯＳＦＥＴとＴＬＰＭを一体に集積した半導体装置については公知である（特許文献２）。さらに、ＴＬＰＭについては特許文献３によっても公知である。
【特許文献１】特開２００１−１２７０７２号公報
【特許文献２】特開２００４−２０７７０６号公報
【特許文献３】特開２００４−２７４０３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、以上説明したようにして、従来のプレーナ横型ＭＯＳＦＥＴとＴＬＰＭを一体に集積した半導体装置を作製すると、ポリシリコンゲート電極層の厚さがＴＬＰＭ部のソース領域をイオン注入により形成する際のマスクとして使用するため３２０ｎｍ以上の厚さが必要であるという制約を受ける結果、トレンチ内部幅をその制約によって縮小できないという問題がある。また、トレンチ１０８内面に形成されるゲート酸化膜１１１が厚さ１７ｎｍ程度と薄いため、トレンチ１０８底部のｎドレイン領域１０９を高電位にした場合、トレンチ１０８に角部が丸み加工されていても、底部の薄い酸化膜の部分に電界集中が起こり、素子耐圧が低下し易いという場合もある。
【０００９】
本発明は、上記問題点を鑑みてなされたものであり、ＴＬＰＭにおけるトレンチ内部幅の縮小を図ることができて、チャネル密度を高密度化することによりチップコスト面で有利となり、また、さらに好ましくは、トレンチ底部での電界集中が緩和されて素子耐圧の向上を図ることのできる半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
特許請求の範囲の請求項１記載の発明によれば、半導体基板に形成されるトレンチの側壁のチャネル部にゲート酸化膜を介してゲート電極膜が形成されるトレンチ横型ＭＯＳＦＥＴ部と、素子分離用絶縁膜により分離されて形成されるプレーナＭＯＳＦＥＴ部とを同一半導体基板に形成した半導体装置の製造方法において、トレンチ横型ＭＯＳＦＥＴ部に異方性エッチングによりトレンチを形成する工程、前記トレンチの底面角部の曲率半径を等方性エッチングにより大きくするトレンチ整形工程、前記半導体基板表面にゲート酸化膜を熱酸化法により形成し、プレーナＭＯＳＦＥＴ部のソース／ドレイン領域のイオン注入による形成の際にマスクとして用いることのできる厚さを有するドープドポリシリコン層を堆積させる工程、トレンチ横型ＭＯＳＦＥＴ部のドープドポリシリコン層を等方性エッチングすることにより減厚する減厚工程と、減厚したドープドポリシリコン層をエッチングすることによりトレンチ側壁に第一ゲート電極を形成する工程と、プレーナＭＯＳＦＥＴ部の上に被覆されているドープドポリシリコン層を選択的にエッチングすることにより第二ゲート電極を形成する工程と、を含む半導体装置の製造方法とすることにより、本発明の目的は達成される。
【００１１】
特許請求の範囲の請求項２記載の発明によれば、前記トレンチ整形工程において、前記トレンチの底面角部の曲率半径を２００ｎｍ以上に大きくし、前記減厚工程おいて、前記ドープドポリシリコン層の厚さを２００ｎｍ以上に減厚する特許請求の範囲の請求項１記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記ゲート酸化膜が前記チャネル部における厚さよりトレンチ底部角部における厚さが厚い特許請求の範囲の請求項１または２記載の半導体装置の製造方法とすることが好適である。
【００１２】
特許請求の範囲の請求項４記載の発明によれば、前記トレンチ底部角部の丸みの曲率半径を４００ｎｍ以下にする特許請求の範囲の請求項１乃至３のいずれか一項に記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項５記載の発明によれば、前記減厚工程において、ドープドポリシリコン層の厚さを３２０ｎｍ未満に減厚する特許請求の範囲の請求項１乃至４のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
【００１３】
上記課題を解決するために、本発明は要するに、トレンチ底部角部を、曲率半径が２００ｎｍ以上の円弧形状にすると、チャネル部に係らない円弧部分のゲート酸化膜厚が側壁のチャネル部分の膜厚より著しく厚くなることを利用するものであり、ゲート電極となるドープトポリシリコン層を、ソース領域の形成のためのイオン注入マスクとして充分使用できる程度に厚く被覆した後に、ＴＬＰＭ部のみエッチングによりゲート電極となるドープトポリシリコン層を薄くする。これにより、トレンチ底部角部の酸化膜の厚い部分の直上にＴＬＰＭ部のポリシリコンゲート電極が形成されるため、ゲート電極端部のゲート酸化膜における電界集中を緩和することができ、ＴＬＰＭの素子耐圧を向上することができる。また、ドープドポリシリコンゲート電極を薄くする分、トレンチ内部の幅を縮小できるので、ＴＬＰＭのユニットセルのピッチを小さくでき、チャネル密度が高くなり、チップコストの低減にも繋がると言うことである。
【発明の効果】
【００１４】
本発明によれば、ＴＬＰＭにおけるトレンチ内部幅の縮小を図ることのでき、チップコスト面で有利となり、また、さらに好ましくはトレンチ底部での電界集中が緩和されて素子耐圧の向上を図ることのできる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。本発明は以下説明する実施例の記載にのみ限定されるものではない。また、以下の説明において用いた半導体基板の導電型ｐ型、ｎ型については、逆にしても構わない。さらに、ＴＬＰＭ（トレンチ横型パワーＭＯＳＦＥＴ）は、以下の説明では、トレンチ底面に設けられたドレイン領域に、金属電極配線とのコンタクト領域を有さない素子について説明しているが、トレンチ底面のドレイン領域に金属電極配線とのコンタクト領域を形成した構造でも構わない。さらに、トレンチを挟む基板表面にソース領域とドレイン領域が設けられ、トレンチ底面にドレイン領域が形成されない構造のＴＬＰＭであってもよい。
【００１６】
図１は、この発明の半導体装置の製造方法により作成された半導体基板の要部断面図である。図２〜図８は、この発明の半導体装置の製造方法にかかる一実施例について、製造方法を工程順に示した半導体基板の要部断面図である。図１６は本発明にかかるトレンチ底部角部の部分拡大図である。
図２に示すように、ｐ型シリコン基板１にＴＬＰＭ部２を構成するためのｎウエル３およびプレーナＭＯＳＦＥＴ部４を構成するためのｐウエル５をそれぞれイオン注入および熱拡散により形成した後、ｎウエル３表面にＴＬＰＭ部２のチャネルとなるｐベース領域６を形成する。
【００１７】
次に、図３に示すように、ＴＬＰＭ部２に、酸化膜７をマスクとしてｎウエル３に達するトレンチ８をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性エッチングにより形成する。本発明の製造方法によれば、このトレンチ幅を前記図１１のトレンチ幅より狭くすることができることが特徴の一つである。トレンチ幅を狭くすることにより、トレンチ密度を高め、トレンチの側壁に形成されるチャネル密度を高めることができるのである。マスクとして用いた酸化膜７をそのままマスクとしてイオン注入によりトレンチ８底面だけに選択的にｎドレイン領域９を形成する（図４）。このｎドレイン領域９は電子のドリフト領域となる。
【００１８】
次に、マスク酸化膜７を例えば１００ｎｍエッチングして薄くした後、図４に示すように、前記ＲＩＥによるトレンチ１０８内表面のダメージ除去のためにＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法で等方性エッチングを行う。この結果、トレンチ８底部の角は曲率半径が３００ｎｍ程度に丸く加工される。マスク酸化膜７を全面除去し、ＬＯＣＯＳ酸化膜１０などの素子分離用選択酸化膜を形成する。その後、図５に示すように、ゲート酸化膜１１をトレンチ８側壁での厚さ１７ｎｍで形成する。なお、このゲート酸化膜は曲率半径が約３００ｎｍの角部の中央部で約２５ｎｍの厚さであった。トレンチ底部角部の丸みの曲率半径については、後でさらに詳述する。続いて、前記ゲート酸化膜１１上の全体に厚さ３２０ｎｍのドープドポリシリコン層１２をＣＶＤ法により堆積する。このドープドポリシリコン層１２厚みは前述した背景技術の場合と同様に、イオン注入におけるイオン種の突き抜けを防止するために必要な膜厚である。
【００１９】
その後、図６に示すように、プレーナＭＯＳＦＥＴ４側を全面フォトレジスト１３でマスクした状態でＣＤＥ法による等方性エッチングにより前記ＴＬＰＭ部２側のドープドポリシリコン層１２厚さを２００ｎｍまでほぼ均一に薄くする。その後、図７に示すように、前記ドープドポリシリコン層１２を異方性エッチングによりエッチバックすることによりＴＬＰＭ部の基板表面とトレンチ底部の前記ドープドポリシリコン層１２を除去し、トレンチ８の側壁にのみ、前記２００ｎｍのＴＬＰＭ部のドープドポリシリコンゲート電極１２−１（第一ゲート電極）を残して形成する。本発明の製造方法によれば、前記第一ゲート電極の厚さが２００ｎｍというように、前記図１４のゲート電極１１２の厚さ３２０ｎｍより薄くできるので、前述のように図１１のトレンチ幅を狭くできたのである。次にＴＬＰＭ部２側を全面レジストでマスクした状態でフォトリソグラフィによりプレーナＭＯＳＦＥＴ４のゲート電極１２−２（第二ゲート電極）を形成する（図８）。この第二ゲート電極１２−２の厚さは、次工程のイオン注入のマスク材として必要な３２０ｎｍの厚さを有する。そして、図８に示すように、ＴＬＰＭ部２のソース領域１４およびプレーナＭＯＳＦＥＴ４のソース領域１５／ドレイン領域１６をゲート電極１２−１、１２−２をマスクとしてイオン注入法により形成する。
【００２０】
ここで、前述のゲート電極１２−１の厚さを２００ｎｍに減厚したことに関して、図１６に示すトレンチ底部角部の部分拡大図を用いて詳述する。前記図８で説明したトレンチ底部角部のゲート酸化膜１１の最も厚いところは、ほぼコーナーの中央部であるので、角部の曲率半径が前述のように約３００ｎｍ（図１６ではＲ３００ｎｍと記載）の場合、鎖線で示すトレンチ側壁から約１５０ｎｍのところが酸化膜の最も厚いところとなる。底部角部の酸化膜の最も厚いところの厚さは２５μｍであった。
【００２１】
一方、ドレイン領域９にかかるオフ電圧による電界はドープドポリシリコン電極１２−１の端部Ａに接するゲート酸化膜１１に集中する現象が見られるので、この電界集中するところのゲート酸化膜の厚さを最大にすることが耐圧の観点からは最も好ましい。
前述のように、この実施例ではゲート酸化膜厚の最大の場所はトレンチ側壁から約１５０ｎｍのところにあるので、これから側壁の酸化膜厚分を差し引くと約１３３ｎｍとなる。従って、ドープドポリシリコン電極１２の厚さを１３３ｎｍにすると、ゲート電極１２の端部が最も厚い酸化膜に接することになるので耐圧の観点からは最も好ましい。
【００２２】
しかし、ドープドポリシリコン電極１２の厚さを１３３ｎｍとすると、ゲート電極としての電気抵抗が大きすぎるため、実用的ではないという問題が生じる。電気抵抗に問題の生じないゲート電極１２の最小の厚さとしては約２００ｎｍを必要とする。ただし、ゲート電極１２の厚さを２００ｎｍとしても、トレンチ底部角部から外れたトレンチ底部の酸化膜の厚さよりもまだ厚い状態を保っているので、耐圧向上という本発明の効果については、なおも得られる。そこで、この実施例ではゲート電極厚さを２００ｎｍ以上とした。
【００２３】
ゲート電極１２の厚さは３００ｎｍ未満ならば、耐圧向上とトレンチ幅の縮小というメリットは得られる。また、３２０ｎｍ未満ならば、少なくともトレンチ幅縮小というメリットは得られる。その結果、ゲート電極の厚さの減少分、トレンチ幅を小さくでき、ＴＬＰＭセルピッチを小さくできるので、チップコストの面からも有利となるのである。
以上の実施例の説明ではトレンチ底部角部の丸みの曲率半径を約３００ｎｍとしたが、丸みの曲率半径は約２００ｎｍ以上ならば、従来よりゲート電極幅を小さくできるので、本発明の効果を生じ得る。曲率半径を４００ｎｍの場合は耐圧の向上という点では最も好ましい。４００ｎｍを超える曲率半径の場合はチャネル領域のゲート酸化膜の厚さに影響が及ぶようになり、好ましくない。しかし、ゲート電極の厚さが３２０ｎｍを超える場合はトレンチ幅縮小のメリットは得られない。
【００２４】
製造工程の説明に戻って、続きを説明する。次に、図１に示す層間絶縁膜１７をＣＶＤ法により半導体基板全面に堆積させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｅｒ）等を用いて表面を平坦化する。そして、フォトリソグラフィ工程により必要な部分にコンタクト孔を形成し、バリアメタル１８、埋め込みプラグ１９、金属電極配線２０をそれぞれスパッタ等の手段により形成する。この結果、薄くされたゲート電極１２−１のトレンチ底部の酸化膜に接する端部Ａはトレンチ側壁より厚い酸化膜上に接することになるので、耐圧向上と共に、ゲート電極の厚さを薄くした分トレンチ幅を縮小することができるので、チップコスト的にも有利なプレーナＭＯＳＦＥＴとＴＬＰＭとの一体型半導体装置の製造方法とすることができる。
【００２５】
なお、以上の実施例で説明した構成以外のＴＬＰＭにおいても、トレンチ内にゲート電極を形成する際に、プレーナ型ＭＯＳＦＥＴのゲート電極形成と同時にドープドポリシリコンを堆積させ、その後トレンチの底部に堆積されたドープドポリシリコンを異方性エッチングにより除去する工程を備えた半導体装置の製造方法に本発明を適用すれば、トレンチ幅を縮小する効果を得ることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の半導体装置の製造方法の実施例にかかる半導体基板の要部構成断面図、
【図２】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その１）、
【図３】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その２）、
【図４】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その３）、
【図５】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その４）、
【図６】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その５）、
【図７】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その６）、
【図８】本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その７）、
【図９】従来の半導体装置の製造方法の実施例にかかる半導体基板の要部構成断面図、
【図１０】従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その１）、
【図１１】従来の従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その２）、
【図１２】従来の従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その３）、
【図１３】従来の従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その４）、
【図１４】従来の従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その５）、
【図１５】従来の従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その６）、
【図１６】本発明にかかる図１のトレンチ底部角部の部分拡大図である。
【符号の説明】
【００２７】
１…            シリコン基板、
２…            ＴＬＰＭ
３…            ｎウエル
４…            プレーナＭＯＳＦＥＴ
５…            ｐウエル
６…            ｐベース
８…            トレンチ
９…            ｎドレイン
１０…          ＬＯＣＯＳ酸化膜
１１…          ゲート酸化膜
１２…          ドープドポリシリコンゲート電極
１３…          フォトレジスト
１４…          ｎソース領域
１５、１６…    ｎソース／ドレイン領域
１７…          層間絶縁膜
１８…          バリアメタル
１９…          埋め込みプラグ
２０…          金属電極配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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