(57)【要約】【課題】バッファサイズを冗長化させることなく、非同期回路の動作を、基準となる回路の動作に同期させることが可能な同期制御装置を提供する。【解決手段】第１の処理を実行し、当該第１の処理の完了時に第１の指示信号を出力する第１処理ブロックと、供給される電力に応じて処理速度を変更可能に動作するとともに、前記第１処理ブロックの処理に関係する第２の処理を実行し、当該第２の処理の完了時に第２の指示信号を出力する非同期回路の第２処理ブロックと、前記第１の指示信号と前記第２の指示信号との入力タイミングの時間差に応じて、前記第２処理ブロックに供給する電力値を決定する制御手段と、前記電力値に応じた電力を前記第２処理ブロックに供給する供給手段と、を備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１の処理を実行し、当該第１の処理の完了時に第１の指示信号を出力する第１処理ブロックと、
供給される電力に応じて処理速度を変更可能に動作するとともに、前記第１処理ブロックの処理に関係する第２の処理を実行し、当該第２の処理の完了時に第２の指示信号を出力する非同期回路の第２処理ブロックと、
前記第１の指示信号と前記第２の指示信号との入力タイミングの時間差に応じて、前記第２処理ブロックに供給する電力値を決定する制御手段と、
前記電力値に応じた電力を前記第２処理ブロックに供給する供給手段と、
を備えたことを特徴とする同期制御装置。
【請求項２】
前記制御手段は、前記第１の指示信号の入力タイミングを基準時間とし、当該基準時間に対して、前記時間差が所定時間となるよう前記第２処理ブロックに供給する電力値を決定することを特徴とする請求項１に記載の同期制御装置。
【請求項３】
前記第１処理ブロック及び第２処理ブロックは、互いの動作について時間的な連関を有した処理対象データを個別に処理し、
前記制御手段は、前記処理対象データの処理完了時において、前記第１の指示信号が前記第２の指示信号よりも先に入力された場合、当該第１の指示信号と前記第２の指示信号との入力タイミングの時間差に応じて、前記電圧値を増加させることを特徴とする請求項１に記載の同期制御装置。
【請求項４】
前記第１処理ブロック及び第２処理ブロックは、互いの動作について時間的な連関を有した処理対象データを個別に処理し、
前記制御手段は、前記処理対象データの処理完了時において、前記第２の指示信号が前記第１の指示信号よりも先に入力された場合、当該第１の指示信号と前記第２の指示信号との入力タイミングの時間差に応じて、前記電圧値を減少させることを特徴とする請求項１に記載の同期制御装置。
【請求項５】
前記第１の指示信号のアサート期間と、前記第２の指示信号のアサート期間との排他的論理和を算出するＥＸＯＲ演算器を更に備え
前記制御手段は、前記排他論理和により、アサートとなった期間を前記両指示信号の取得タイミングの時間差とすることを特徴とする請求項１に記載の同期制御装置。
【請求項６】
前記第１処理ブロックと、前記第２処理ブロックとが並列的に接続されていることを特徴とする請求項１に記載の同期制御装置。
【請求項７】
前記第１処理ブロックと、前記第２処理ブロックとが直列的に接続されていることを特徴とする請求項１に記載の同期制御装置。
【請求項８】
前記第１処理ブロックと、前記第２処理ブロックとの接続位置に応じた時間だけ、前記第１の指示信号又は第２の指示信号の入力タイミングを遅延させる遅延手段を更に備えたことを特徴とする請求項７に記載の同期制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非同期回路の同期制御装置に関する。
【背景技術】
【０００２】
従来より、電子回路設計の分野では、クロック周波数に同期する順序回路の組み合わせによって設計する同期回路設計技術が用いられている。一方、動作の基準としてクロック周波数を用いずに、他の信号（例えば、通信プロトコル等）を基準として設計する非同期回路設計技術が存在している。また、これら両技術により作成された同期回路、非同期回路を組み合わせて、所定の機能を実現させる装置が汎用的に用いられている。
【０００３】
上記した非同期回路に関しては、種々の技術が提案されており、例えば、特許文献１には、非同期回路として設計した処理ブロックに対し、当該処理ブロックのバッファの充足度に応じた電圧を印加することで、処理ブロックの処理速度を制御し、バッファからデータが溢れることを防止する技術が開示されている。
【０００４】
【特許文献１】特開平５−２６５６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術では、温度や電圧等の環境変化をバッファのみで補っているため、バッファサイズが冗長となり、消費電力が増大するという問題がある。また、特許文献１に記載の技術では、処理ブロックの制御に係る制御ループが閉じており、他の回路との関係については何ら考慮されていない。そのため、他の回路の動作との関係において、処理速度の同期等、時間的な制限が存在するような場合には、適用することはできないという問題がある。
【０００６】
本発明は、上記に鑑みてなされたものであって、バッファサイズを冗長化させることなく、非同期回路の動作を、基準となる回路の動作に同期させることが可能な同期制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、請求項１にかかる発明は、第１の処理を実行し、当該第１の処理の完了時に第１の指示信号を出力する第１処理ブロックと、供給される電力に応じて処理速度を変更可能に動作するとともに、前記第１処理ブロックの処理に関係する第２の処理を実行し、当該第２の処理の完了時に第２の指示信号を出力する非同期回路の第２処理ブロックと、前記第１の指示信号と前記第２の指示信号との入力タイミングの時間差に応じて、前記第２処理ブロックに供給する電力値を決定する制御手段と、前記電力値に応じた電力を前記第２処理ブロックに供給する供給手段と、を備えたことを特徴としている。
【発明の効果】
【０００８】
本発明によれば、基準となる第１処理ブロックからの第１の指示信号と、第２処理ブロックからの第２の指示信号との入力タイミングの時間差に応じて、前記第２処理ブロックの電力値を決定し供給する。そのため、バッファサイズを冗長化させることなく、基準となる第１処理ブロックの動作に、非同期回路の第２処理ブロックの動作を同期させることができる。
【発明を実施するための最良の形態】
【０００９】
以下に添付図面を参照して、非同期回路制御装置の最良な実施の形態を詳細に説明する。
【００１０】
［第１の実施形態］
図１は、本実施形態にかかる同期制御装置１の構成を示したブロック図である。図１に示すように、同期制御装置１は、処理ブロック１１、バッファ１２、処理ブロック１３、バッファ１４、後処理ブロック１５、電源制御部１６、電圧可変回路１７を備えている。
【００１１】
処理ブロック１１は、同期回路又は非同期回路により構成され、所定のデータ処理を行い、その処理結果としてＤＡＴＡ１を生成する。また、処理ブロック１１は、生成したＤＡＴＡ１をバッファ１２に出力するとともに、当該ＤＡＴＡ１が更新された新たなデータであることを指示するトリガ信号ＴＲＧ１を、バッファ１２及び電源制御部１６に出力する。
【００１２】
バッファ１２は、揮発性の記憶媒体を備えた記憶装置であって、処理ブロック１１からＴＲＧ１を受けると、当該ＴＲＧ１とともに入力されたＤＡＴＡ１を、次のＴＲＧ１が入力されるまでＤＡＴＡ１’として保持する。また、バッファ１２は、ＤＡＴＡ１’の更新毎に、トリガ信号ＴＲＧ１’を後処理ブロック１５に出力し、新たなＤＡＴＡ１が保持されたことを当該後処理ブロック１５に対して通知する。
【００１３】
処理ブロック１３は、非同期回路により構成され、所定のデータ処理を行い、その処理結果としてＤＡＴＡ２を生成する。また、処理ブロック１３は、生成したＤＡＴＡ２をバッファ１４に出力するとともに、当該ＤＡＴＡ２が新たなデータであることを指示するトリガ信号ＴＲＧ２を、バッファ１４及び電源制御部１６に出力する。
【００１４】
上記した処理ブロック１１及び処理ブロック１３において処理される処理対象データは、夫々異なるものであるが、両データで組となる関係を有しており、処理後の両データ（ＤＡＴＡ１‘、ＤＡＴＡ２’）に基づいて、後段の後処理ブロック１５では処理が行われるようになっている。
【００１５】
なお、本実施形態では、後処理ブロック１５では、処理後の両データ（ＤＡＴＡ１‘、ＤＡＴＡ２’）の入力タイミングについて、時間的な制約が設定されているものとする。そのため、処理ブロック１１及び処理ブロック１３が処理対象とする処理対象データは、当該処理ブロック１１及び処理ブロック１３の動作について、時間的な連関を有するものとなっており、処理ブロック１１及び処理ブロック１３間の同期に係るものとなっている。なお、処理対象データは、図示しない外部装置（回路）から、組となるデータ単位で、処理ブロック１１、処理ブロック１３の夫々に入力される。
【００１６】
バッファ１４は、揮発性の記憶媒体を備えた記憶装置であって、処理ブロック１３からＴＲＧ２を受けると、当該ＴＲＧ２とともに入力されたＤＡＴＡ２を、次のＴＲＧ２が入力されるまでＤＡＴＡ２’として保持する。また、バッファ１４は、ＤＡＴＡ２’の更新毎に、トリガ信号ＴＲＧ２’を後処理ブロック１５に出力し、新たなＤＡＴＡ２が保持されたことを当該後処理ブロック１５に対して通知する。
【００１７】
後処理ブロック１５は、トリガ信号ＴＲＧ１’及びＴＲＧ２’がともにデータ更新状態となった時点で、バッファ１２からＤＡＴＡ１’、バッファ１４からＤＡＴＡ２’を取得し、これらデータに基づいて所定の処理や演算を行う回路（装置）である。
【００１８】
電源制御部１６は、ＴＲＧ１及びＴＲＧ２を監視し、両者がデータ更新を示した時点でＴＲＧ１とＴＲＧ２のどちらのデータが先に更新されたかを比較し、その時間差に応じた制御信号ＲＥＧＩＮを、電圧可変回路１７に出力する。なお、ここでＴＲＧ１及びＴＲＧ２の先後関係の判断は、上記した第１処理ブロック及び第２処理ブロック間の同期に係る処理対象データの完了時において、入力されるトリガ信号（ＴＲＧ１及びＴＲＧ２）に基づいて行われるものとする。
【００１９】
電圧可変回路１７は、ＲＥＧＩＮを参照信号として、このＲＥＧＩＮで指示された電圧値ＲＥＧＯＵＴとなる電力を処理ブロック１３に供給する。なお、ＲＥＧＩＮで指示される電圧値（ＲＥＧＯＵＴ）については後述するが、ＴＲＧ１とＴＲＧ２との時間差が所定時間となる電圧値が指示されるものとする。
【００２０】
次に、上記した電源制御部１６について詳細に説明する。なお、本実施形態において、処理ブロック１１及び処理ブロック１２から出力されるＴＲＧ１及びＴＲＧ２の夫々は、１データ単位の処理終了を示す信号として、１基準クロック時間内の時間幅を持つ単発的なパルス信号の形態で出力されるものとする。
【００２１】
図２は、電源制御部１６の内部構成を示した図である。図２に示したように、電源制御部１６は、制御電圧生成部１６１、ＪＫ−ＦＦ（Jack  Knife  Flip-Flop）回路１６２、ＯＲ回路１６３、ＮＡＮＤ回路１６４、ＡＮＤ回路１６５、Ｔ−ＦＦ（Toggle  Flip-Flop）回路１６６を備えている。
【００２２】
制御電圧生成部１６１は、内部にカウンタ回路１６１１、乗算器１６１２及びＤＡ変換器１６１３を有している。カウンタ回路１６１１は、内部にカウンタ値を保持するレジスタを備え、入力端子ＶＡＬＩＤに１が入力されている間、カウントアップもしくはカウントダウンを入力端子ＳＩＧＮの入力に応じて行う。例えば、ＳＩＧＮに１が入力された場合は内部に保持するカウンタ値をカウントアップし、０が入力された場合にはカウントダウンする。なお、カウンタ値の大小は、処理ブロック１３に供給する電圧値の値と、関係しており、当該カウンタ値に応じた電圧（電力）が処理ブロック１３に供給されることになる。
【００２３】
乗算器１６１２は、カウンタ回路１６１１からの出力値（カウンタ値）に対して、係数αを乗算する。そして、ＤＡ変換器１６１３は、係数αが乗算された出力値をアナログ信号に変換した後、ＲＥＧＩＮ信号として出力を行う。ここで、係数αは、図示しないレジスタ等の記憶装置に予め記憶されているものとし、都度毎に乗算器１６１２が、その値を読み出すものとする。なお、係数αの取得に係る態様は、これに限らず、例えば、外部の制御プロセッサから、係数αの値を受け取る態様としてもよい。
【００２４】
ＴＲＧ１とＴＲＧ２の信号は、図２に示すように、ＪＫ−ＦＦ回路１６２を経てカウンタ回路１６１１のＳＩＧＮ入力へ、またＯＲ回路１６３、ＮＡＮＤ回路１６４、ＡＮＤ回路１６５、Ｔ−ＦＦ回路１６６を経てカウンタ回路１６１１のＶＡＬＩＤ入力へ接続される。
【００２５】
カウンタ回路１６１１のＳＩＧＮに入力される信号は、ＪＫ−ＦＦ回路１６２のＪにＴＲＧ１、ＫにＴＲＧ２が入力されることで決定される。ここで、ＪＫ−ＦＦ回路１６２は、ＴＲＧ１が先にパルス信号を入力した場合１には“１”を、ＴＲＧ２が先にパルス信号を入力した場合には“０”をカウンタ回路１６１１のＳＩＧＮに出力する。
【００２６】
また、カウンタ回路１６１１のＶＡＬＩＤに入力される信号は、ＴＲＧ１とＴＲＧ２とが、図２に示す論理回路（ＯＲ回路１６３〜Ｔ−ＦＦ回路１６６）を通ることで決定される。ここで、論理回路は、ＴＲＧ１とＴＲＧ２のパルス信号が発生する度にカウンタ信号のＯＮ/ＯＦＦが切り替わるように動作する。
【００２７】
例えば、図３−１に示すように、ＴＲＧ１にパルス信号が先に出現した場合、ＳＩＧＮは“１”となり、ＶＡＬＩＤはＴＲＧ１のパルス信号からＴＲＧ２のパルス信号までの時間区間Δｔの間“１”となる。この間カウンタ値は加算されていく。また、図３−２では
逆にＴＲＧ２のパルス信号からＴＲＧ１のパルス信号までの時間区間Δｔの間ＳＩＧＮが
“０”で、ＴＲＧ１のパルス信号入力の後“１”となるが、ＶＡＬＩＤは時間区間Δｔの
区間のみ“１”となるので、その間だけカウンタ値が減算されていく。図３−３ではＴＲＧ１とＴＲＧ２が同時にパルス信号を出力しており、ＳＩＧＮが変化するが、ＶＡＬＩＤが０のままなので、カウンタ値は変化しない。
【００２８】
具体的に、制御電圧生成部１６１は、ＶＡＬＩＤが“１”の間、そのＶＡＬＩＤ信号の積分値に対応する量（時間）を時間区間Δｔとし、この時間区間ΔｔにおけるＳＩＧＮの
値を判別することで、処理ブロック１１又は処理ブロック１３のどちらの処理時間が早いのかを判定する。例えば、ＳＩＧＮが“０”であれば処理ブロック１３の処理時間が早いとみなせるので、電圧を下げる方向すなわち負の方向にカウンタ値を減算する。この場合、カウンタ回路１６１１からの出力値は、乗算器１６１２及びＤＡ変換器１６１３の処理を経た後、図４−１に示したような波形のＲＥＧＩＮとして出力される。また、図４−２に示したように、上記の動作を複数周期繰り返すことで、動作開始時の電圧Ｖから目的とする電圧Ｖ１まで降下させることができる。一方、処理ブロック１１の処理時間が早いと判断した場合には、電圧を上げる方向すなわち正の方向にカウンタ値を加算する。
【００２９】
なお、係数αは、電圧可変電源１７の動作仕様に応じて予め定められた制御量であって、αの値を大きくすることで電圧値が収束するまでの時間が短縮されるものとする。また、逆にαの値を小さくすることで電圧値が収束するまでの時間が長くなるものとする。
【００３０】
以上のように、本実施形態の同期制御装置１によれば、基準となる処理ブロック１１からのＴＲＧ１と、処理ブロック１３からのＴＲＧ２との入力タイミングの時間差に応じて、処理ブロック１３の電力値を決定し供給する。これにより、処理パラメータの変化や温度変化によって変動する場合であっても、バッファサイズを冗長化させることなく、基準となる処理ブロック１１の動作に、処理ブロック１３の動作を同期させることができる。また、これにより、処理ブロック１１と処理ブロック１３との協働により実行される処理の効率化を図ることができる。
【００３１】
なお、本実施形態では、電源制御部１６は、論理回路（ＯＲ回路１６３〜Ｔ−ＦＦ回路１６６）を備える構成としたが、これに限らず、例えば、図５に示すような構成としてもよい。以下、図５を参照して、電源制御部１６の他の態様（電源制御部１８）について説明する。
【００３２】
図５は、電源制御部１８の内部構成を示した図である。図５に示すように、電源制御部１８は、図２で説明した論理回路（ＯＲ回路１６３〜Ｔ−ＦＦ回路１６６）に替えて、ＥＸＯＲ回路１８１を備えている。なお、本実施形態において、処理ブロック１１及び処理ブロック１３は、新たなＤＡＴＡ１及びＤＡＴＡ２の生成（更新）時に、ＴＲＧ１及びＴＲＧ２のパルス状態を、ネゲート（０）からアサート（１）へと切り替え、次の処理に移行するまで間、連続して出力するものとする。
【００３３】
上記構成において、ＴＲＧ１とＴＲＧ２とは、図６に示すように、処理ブロック１１及び処理ブロック１３の各々が所定の処理を完了し、その処理結果としてのＤＡＴＡ１、ＤＡＴＡ２を更新することで、０→１へと変化する。
【００３４】
ＥＸＯＲ回路１８１は、入力されたＴＲＧ１とＴＲＧ２との排他的論理和を算出し、その結果（ＶＡＬＩＤ信号）をカウンタ回路１６１１のＶＡＬＩＤに出力する。例えば、ＴＲＧ２がＴＲＧ１より先に処理を終了した場合、図６で示したような波形のＶＡＬＩＤ信号を出力することになる。また、入力されたＴＲＧ１をカウンタ回路１６１１のＳＩＧＮに入力するよう構成し、制御電圧の符号としている。
【００３５】
上記の構成により、図２で示した電源制御部の構成と比較して、より簡易で且つ回路規模を小さくすることができるため、コストを削減できるともに、電力消費量を抑えることができる。
【００３６】
また、制御電圧生成部１６１については、図７示すような構成を採用することとしてもよい。以下、図７照して、制御電圧生成部１６１の他の態様（制御電圧生成部１９）について説明する。
【００３７】
図７、制御電圧生成部１９の内部構成を示した図である。図６に示すように、制御電圧生成部１９は、スイッチ１９１、インバータ１９２、積分器１９３、乗算器１９４を有している。
【００３８】
スイッチ１９１は、ＳＩＧＮに入力される信号の値に応じて、ＶＡＬＩＤに入力された信号の出力端を切り替え、インバータ１９２の入力端又はインバータ１９２を迂回する経路Ｌ１の入力端に接続する。例えば、ＳＩＧＮに入力された信号の値が“０”の場合、ＶＡＬＩＤに入力された信号の出力端をインバータ１９２の入力端に接続するよう切り替わる。インバータ１９２は、入力された信号の値を反転し、積分器１９３に出力する。
【００３９】
積分器１９３は、入力される信号の値に応じて、当該値が正の場合には電圧値を増加し、負の場合には電圧値を減少させる信号を出力する。乗算器１９４は、積分器１９３からの出力信号に対し、係数αを乗算した後、この信号をＲＥＧＩＮとして出力する。
【００４０】
このような構成では、上述した制御電圧生成部１６１の機能をアナログ回路のみで実現することができるため、ＤＡ変換器１６１３が不要な分だけ回路規模を小さくすることが可能であり、その結果消費電力を抑えることができる。
【００４１】
［第２の実施形態］
次に、非同期回路制御装置の第２の実施形態について説明する。なお、上述した第１の実施形態と同様の要素については、同一の符号を用いて示し、その説明は適宜省略する。
【００４２】
図８は、本実施形態の同期制御装置２の構成を示したブロック図である。図８に示したように、同期制御装置２の各機能部は、電源制御部２１を除き、上述した第1の実施形態（図１参照）と同様の機能部により構成されており、処理ブロック１１が処理ブロック１３の処理データを入力として信号処理を行う点が異なっている。具体的には、処理ブロック１１は、バッファ１４からのＤＡＴＡ２’をＴＲＧ２’のトリガ信号に応じて受け取り、所定の処理を施した後、その処理結果ＤＡＴＡ１をトリガ信号ＴＲＧ１とともにバッファ１２に出力を行う。
【００４３】
図８において、処理ブロック１１は、処理ブロック１３にて処理されたデータ（ＤＡＴＡ２‘）の処理を行うが、これら処理ブロック１１及び処理ブロック１３の処理時間について、時間的な制約が設定されているものとする。そのため、処理ブロック１１及び処理ブロック１３が処理対象とする処理対象データは、当該処理ブロック１１及び処理ブロック１３の動作について、時間的な連関を有するものとなっており、処理ブロック１１及び処理ブロック１３間の同期に係るものとなっている。なお、処理ブロック１３の処理対象となる処理対象データは、図示しない外部装置（回路）から、入力されるものとする。
【００４４】
図９は、電源制御部２１の内部構成を示した図である。図９に示したように、本実施形態の電源制御部２１は、図２に示した電源制御部１６の構成に遅延回路２１１を追加したものとなっている。
【００４５】
遅延回路２１１は、処理ブロック１３からのＴＲＧ２、及び、後述する遅延量Ｔ２を入力とし、図１０に示したように、ＴＲＧ２の入力タイミングをＴ２に応じた時間だけ遅延させるように動作する。そして、遅延回路２１１は、遅延させたＴＲＧ２をＴＲＧ２ＴとしてＪＦ−ＦＦ回路１６２、ＯＲ回路１６３、ＮＡＮＤ回路１６４に出力する。
【００４６】
ここで、遅延量Ｔ２は、遅延回路２１１による遅延量を指示する信号であって、遅延回路２１１内に予め記憶する態様としてもよいし、外部の制御装置等から入力される態様としてもよい。なお、Ｔ２で指示される遅延量には、処理ブロック１１と処理ブロック１３との接続位置や、処理ブロック１１と処理ブロック１３の処理との動作のタイミング等に基づいた値が設定されることが好ましく、効率的に処理を行うことが可能な値が設定されることがより好ましい。
【００４７】
遅延回路２１１から出力されたＴＲＧ２Ｔは、上述した図２におけるＴＲＧ２と同様に処理され、ＴＲＧ２ＴがＴＲＧ１より後にパルス信号を出力する場合には、図１１−１で示したような信号が、制御電圧生成部１６１のＳＩＧＮ、ＶＡＬＩＤに出力される。また、逆にＴＲＧ１がＴＲＧ１より後の場合には図１１−２で示したような信号が、同時の場合には図１１−３に示したような信号が、制御電圧生成部１６１のＳＩＧＮとＶＡＬＩＤに出力される。
【００４８】
上記の構成において、カウンタ回路１６１１からの出力値は、乗算器１６１２及びＤＡ変換器１６１３の処理を経た後、図４−１に示したような波形のＲＥＧＩＮとして出力される。また、図４−２に示したように、上記の動作を複数周期繰り返すことで、動作開始時の電圧Ｖから目的とする電圧Ｖ１まで降下させることができる。
【００４９】
以上のように、基準となる処理ブロック１１から出力されるＴＲＧ１と、処理ブロック１３から出力されるＴＲＧとの入力タイミングの時間差に応じて、処理ブロック１３の電力値を決定し供給する。これにより、処理パラメータの変化や温度変化によって変動する場合であっても、バッファサイズを冗長化させることなく、基準となる処理ブロック１１の動作に、処理ブロック１３の動作を同期させることができる。また、これにより、処理ブロック１１と処理ブロック１３との協働により実行される処理の効率化を図ることができる。
【００５０】
なお、本実施形態では、電源制御部２１が、論理回路（ＯＲ回路１６３〜Ｔ−ＦＦ回路１６６）を備える構成としたが、これに限らず、例えば、図１２に示したような構成としてもよい。以下、図１２を参照して、電源制御部２１の他の態様（電源制御部２２）について説明する。
【００５１】
図１２は、電源制御部２２の内部構成を示した図である。図１２に示すように、電源制御部２２は、図９で説明した論理回路（ＯＲ回路１６３〜Ｔ−ＦＦ回路１６６）に替えて、ＥＸＯＲ回路２２１を備えている。なお、本実施形態において、処理ブロック１１及び処理ブロック１３は、新たなＤＡＴＡ１及びＤＡＴＡ２の生成（更新）時に、ＴＲＧ１及びＴＲＧ２のパルス状態を、ネゲート（０）からアサート（１）へと切り替えて出力するものとする。
【００５２】
上記構成において、ＴＲＧ１とＴＲＧ２とは、処理ブロック１１及び処理ブロック１３の各々が所定の処理を完了し、その処理結果としてのＤＡＴＡ１、ＤＡＴＡ２を更新することで、０→１へと変化する。
【００５３】
遅延回路２１１は、図１３に示したように、ＴＲＧ２の入力タイミングをＴ２だけ遅延させ、ＴＧＲ２ＴとしてＥＸＯＲ回路２２１に出力する。
【００５４】
ＥＸＯＲ回路２２１は、入力されたＴＲＧ１とＴＲＧ２Ｔとの排他的論理和を取り、その結果（ＶＡＬＩＤ信号）をカウンタ回路１６１１のＶＡＬＩＤに出力する。例えば、ＴＲＧ２ＴがＴＲＧ１より先に処理を終了した場合、図１４に示したような波形のＶＡＬＩＤ信号を出力することになる。また、入力されたＴＲＧ１をカウンタ回路１６１１のＳＩＧＮに入力するよう構成し、制御電圧の符号としている。
【００５５】
上記の構成により、図９に示した電源制御部の構成と比較して、より簡易で且つ回路規模を小さくすることができるため、コストを削減できるともに、電力消費量を抑えることができる。
【００５６】
また、上記した同期制御装置２は、種々の用途に適用することが可能である。以下、同期制御装置２の具体的な適用例について説明する。
【００５７】
図１５は、同期制御装置２を適用したフレーム処理装置３の構成を示した図である。このフレーム処理装置３は、無線通信システム等に用いられ、予め定義された一定時間（フレーム時間）区間のデータ（フレーム）毎に所定の処理を施すものである。
【００５８】
図１５に示すように、フレーム処理装置３は、処理ブロック１１に対応するフレーム制御処理部３１、バッファ１２に対応するバッファ３２、処理ブロック１３に対応するターボ復号処理部３３、バッファ１４に対応するバッファ３４、後処理ブロック１５に対応する後処理部３５、電源制御部２１に対応する電源制御部３６、電圧可変電源１７に対応する電圧可変電源３７、フレームバッファ３８を備えている。
【００５９】
フレームバッファ３８は、フレーム単位に区切られた処理対象となるデータ（処理対象データ）を複数記憶する。なお、処理対象データには、図示しない符号化器により予めターボ符号化が施されているものとし、フレームバッファ３８には、ターボ符号化されたデータが記憶されるものとする。
【００６０】
ターボ復号処理部３３は、処理ブロック２３に対応する機能部であって、フレームバッファ３８に記憶された処理対象データのデータ集合に対し、ターボ符号を復号するターボ復号化処理を施す。また、ターボ復号処理部３３は、処理結果であるＤＡＴＡ２をバッファ３４に出力するとともに、当該ＤＡＴＡ２が新たなデータであることを指示するトリガ信号ＳＩＧ２（ＴＲＧ２）を、バッファ３４及び電源制御部２６に出力する。
【００６１】
バッファ３４は、バッファターボ復号処理部３３からＳＩＧ２を受けると、当該ＳＩＧ２とともに入力されたＤＡＴＡ２を、次のＳＩＧ２が入力されるまでＤＡＴＡ２’として保持する。また、バッファ３４は、ＤＡＴＡ２’の更新毎に、トリガ信号ＳＩＧ２’をフレーム制御処理部３１に出力し、新たなＤＡＴＡ２’が保持されたことを当該フレーム制御処理部３１に対して通知する。
【００６２】
フレーム制御処理部３１は、復号された処理対象データ（ＤＡＴＡ２’）に対して、ＭＡＣフレームへの変換等を行うフレーム制御処理を施す。また、フレーム制御処理部３１は、処理結果であるＤＡＴＡ１をバッファ３２に出力するとともに、当該ＤＡＴＡ１が新たなデータであることを指示するトリガ信号ＳＩＧ１（ＴＲＧ１）を、バッファ３２及び電源制御部２６に出力する。
【００６３】
バッファ３２は、フレーム制御処理部３１からＳＩＧ１を受けると、当該ＳＩＧ１とともに入力されたＤＡＴＡ１を、次のＳＩＧ１が入力されるまでＤＡＴＡ１’として保持する。また、バッファ３２は、ＤＡＴＡ１’の更新毎に、トリガ信号ＳＩＧ１’を後処理部３５に出力し、新たなＤＡＴＡ１’が保持されたことを当該後処理部３５に対して通知する。
【００６４】
後処理部３５は、トリガ信号ＴＲＧ１’がデータ更新状態となった時点で、バッファ３２からＤＡＴＡ１’を取得し、このＤＡＴＡ１’に基づいて所定の処理や演算等を施した後、図示しない上位のレイヤやアプリケーション層に出力する。
【００６５】
上記の構成において、効率的に処理を行うためには、ターボ復号処理部３３の動作とフレーム制御処理部３１の動作とが、所定のタイミングで同期する必要がある。以下、ターボ復号処理部３３及びフレーム制御処理部３１の動作の制御に係る、電源制御部２６の動作について説明する。
【００６６】
まず、フレーム制御処理部３１は、１フレーム時間で動作するよう供給される電圧値が予め設定されているものとする。この場合、フレーム制御処理部３１の電圧Ｖ１、電力Ｐ１が、図１６の上段に示したグラフのようになったものとする。ここで、フレーム制御処理の処理時間Ｔｐ２は、１フレーム時間に相当する。
【００６７】
これに対して、ターボ復号処理部３３に供給される初期状態の電圧が、図１６の中段に示したグラフのＶ２’であるとし、このときの処理時間がＴｐ２’であったとする。また、ターボ復号処理部３３の消費電力を、図１６の下段に示したグラフのＰ２’とし、このときの処理時間がＴｐ２’であったとする。
【００６８】
また、上記の状態において、フレーム制御処理部３１により、１フレーム分のフレーム制御処理が施され、処理終了後ＳＩＧ１の状態が０→１になったとする。また、ターボ復号処理部３３により、１フレーム分のターボ復号化処理がＴｐ２’間施され、処理終了後ＳＩＧ２の状態が０→１になったとする。
【００６９】
このような場合、電源制御部３６は、フレーム制御処理部３１及びターボ復号処理部３３から夫々入力されるＳＩＧ１とＳＩＧ２との取得のタイミングの時間差に応じて、ターボ復号処理部３３に印加する電圧値を、１フレーム時間に対応するＶ２と決定する（図１６中段参照）。
【００７０】
そのため、図１６下段のグラフに示したように、電源制御部２６により制御の結果、ターボ復号処理部３３の電圧値がＶ２となるため、ターボ復号処理部３３の消費電力がＰ２、処理時間がＴｐ２となる。
【００７１】
ここで、具体的な数値例として、ターボ復号処理部３３の初期電圧値Ｖ２’、制御後電圧値Ｖ２を、夫々Ｖ２’＝１．２Ｖ、Ｖ２＝０．８Ｖと設定した場合を考える。この場合、初期状態と制御後での消費電力の比は、Ｐ２’＝(Ｖ２’)2、Ｐ２＝(Ｖ２)2、Ｔｐ２’＝Ｔｐ２／２の関係式から、下記（１）式となり、制御後の消費電力が初期状態の消費電力より小さくなっていることが分かる。
Ｐ２×Ｔｐ２／（Ｐ２’×Ｔｐ２’）＝０．６４×Ｔｐ２／（１．４４×Ｔｐ２’）＝１．２８／１．４４＜１．０  （１）
【００７２】
すなわち、本実施形態の構成により、基準となるフレーム制御処理部の動作時間に合わせてターボ復号処理部３３を動作させることが可能になるとともに、当該ターボ復号処理部３３の電力消費量を抑えることができる。
【００７３】
［第３の実施形態］
次に、非同期回路制御装置の第３の実施形態について説明する。なお、上述した第１及び第２の実施形態と同様の要素については、同一の符号を用いて示し、その説明は適宜省略する。
【００７４】
図１７は、本実施形態の同期制御装置４の構成を示したブロック図である。図１７に示したように、本実施形態の同期制御装置４の構成は、上述した図８の構成において、処理ブロック１１と処理ブロック１３との関係が、逆に接続されたものとなっている。
【００７５】
図１７において、処理ブロック１３は、処理ブロック１１にて処理されたデータ（ＤＡＴＡ１‘）の処理を行うが、これら処理ブロック１３及び処理ブロック１１の処理時間について、時間的な制約が設定されているものとする。そのため、処理ブロック１３及び処理ブロック１１が処理対象とする処理対象データは、当該処理ブロック１３及び処理ブロック１１の動作について、時間的な連関を有するものとなっており、処理ブロック１３及び処理ブロック１１間の同期に係るものとなっている。なお、処理ブロック１１の処理対象となる処理対象データは、図示しない外部装置（回路）から、入力されるものとする。
【００７６】
図１８は、本実施形態の電源制御部４１の内部構成を示した図である。図１８に示したように、電源制御部４１の構成は、上述した図２の構成に遅延回路４１１を追加したものとなっている。
【００７７】
遅延回路４１１は、図１９に示したように、ＴＲＧ１の入力タイミングを、後述する遅延量Ｔ１で指示された時間だけ遅延させるように動作する。また、遅延回路４１１は、遅延させたＴＲＧ１をＴＲＧ１ＴとしてＪＦ−ＦＦ回路１６２、ＯＲ回路１６３、ＮＡＮＤ回路１６４に出力する。
【００７８】
ここで、遅延量Ｔ１は、遅延回路４１１による遅延量を指示する信号であって、遅延回路４１１内に予め記憶する態様としてもよいし、外部の制御装置等から入力される態様としてもよい。なお、Ｔ１で指示される遅延量には、処理ブロック１１と処理ブロック１３との接続位置や、処理ブロック１１と処理ブロック１３の処理との動作のタイミング等に基づいた値が設定されることが好ましく、効率的に処理を行うことが可能な値が設定されることがより好ましい。
【００７９】
遅延回路４１１から出力されたＴＲＧ１Ｔは、上述した第１の実施形態のＴＲＧ２と同様に処理され、ＴＲＧ１ＴがＴＲＧ２より後にパルス信号を出力する場合には、図２０−１に示したような信号が、制御電圧生成部１６１のＳＩＧＮ、ＶＡＬＩＤに出力される。また、逆にＴＲＧ２がＴＲＧ１Ｔより後にパルス信号を出力する場合には、図２０−２で示したような信号が、制御電圧生成部１６１のＳＩＧＮとＶＡＬＩＤに出力される。さらに、ＴＲＧ２のパルス信号とＴＲＧ１Ｔのパルス信号とが同時に出力された場合には、図２０−３に示したような信号が、制御電圧生成部１６１のＳＩＧＮとＶＡＬＩＤに出力される。
【００８０】
上記の構成において、カウンタ回路１６１１からの出力値は、乗算器１６１２及びＤＡ変換器１６１３の処理を経た後、図４−１に示したような波形のＲＥＧＩＮとして出力される。また、図４−２に示したように、上記の動作を複数周期繰り返すことで、動作開始時の電圧Ｖから目的とする電圧Ｖ１まで降下させることができる。
【００８１】
以上のように、本実施形態の同期制御装置４によれば、基準となる処理ブロック１１からのＴＲＧ１と、処理ブロック１３からのＴＲＧ２との入力タイミングの時間差に応じて、処理ブロック１３の電力値を決定し供給する。これにより、処理パラメータの変化や温度変化によって変動する場合であっても、バッファサイズを冗長化させることなく、基準となる処理ブロック１１の動作に、処理ブロック１３の動作を同期させることができる。また、これにより、処理ブロック１１と処理ブロック１３との協働により実行される処理の効率化を図ることができる。
【００８２】
なお、本実施形態では、電源制御部４１が、論理回路（ＯＲ回路１６３〜Ｔ−ＦＦ回路１６６）を備える構成としたが、これに限らず、例えば、図２１に示したような構成としてもよい。以下、図２１を参照して、電源制御部４１の他の態様（電源制御部４２）について説明する。
【００８３】
図２１は、電源制御部４２の内部構成を示した図である。図２１に示すように、電源制御部４２は、図８で説明した論理回路（ＯＲ回路１６３〜Ｔ−ＦＦ回路１６６）に替えて、ＥＸＯＲ回路４２１を備えている。なお、本実施形態において、処理ブロック１１及び処理ブロック１３は、新たなＤＡＴＡ１及びＤＡＴＡ２の生成（更新）時に、ＴＲＧ１及びＴＲＧ２のパルス状態を、ネゲート（０）からアサート（１）へと切り替えて出力するものとする。
【００８４】
上記構成において、ＴＲＧ１とＴＲＧ２とは、処理ブロック１１及び処理ブロック１３の各々が所定の処理を完了し、その処理結果としてのＤＡＴＡ１、ＤＡＴＡ２を更新することで、０→１へと変化する。
【００８５】
遅延回路４１１は、図２２に示したように、入力されたＴＲＧ１をＴ１だけ遅延させ、ＴＧＲ１ＴとしてＥＸＯＲ回路４２１に出力する。
【００８６】
ＥＸＯＲ回路４２１は、入力されたＴＲＧ２とＴＲＧ１Ｔとの排他的論理和を取り、その結果（ＶＡＬＩＤ信号）をカウンタ回路１６１１のＶＡＬＩＤに出力する。例えば、ＴＲＧ１ＴがＴＲＧ２より先に処理を終了した場合、図２３で示したような波形のＶＡＬＩＤ信号が出力されることになる。また、遅延処理が施されたＴＲＧ１Ｔをカウンタ回路１６１１のＳＩＧＮに入力するよう構成し、制御電圧の符号としている。
【００８７】
上記の構成により、図１８で示した電源制御部の構成と比較して、より簡易で且つ回路規模を小さくすることができるため、コストを削減できるともに、電力消費量を抑えることができる。
【００８８】
なお、上記した同期制御装置４は、種々の用途に適用することが可能である。以下、同期制御装置４の具体的な適用例について、図２４を用いて説明する。
【００８９】
図２４は、同期制御装置４を適用した逆拡散処理装置５の構成を示した図である。この逆拡散処理装置５は、ＣＤＭＡ方式の無線装置等に用いられ、拡散Ｃｏｄｅをマルチパスの夫々のパスタイミングにあわせて発生させ、それを受信サンプリングデータに乗算し、ＲＡＫＥ処理によって合成するものである。
【００９０】
ここで、マルチパスは、受信器の場所・移動速度に応じて増減するため、１パスしか存在しない場合は逆拡散の乗算も１サンプルデータあたり１回だが、複数存在する場合はパス数に比例して増加する。すなわち入力されるサンプリングデータのクロックは常に一定であるが、処理数はパス数に比例して増加する。
【００９１】
逆拡散処理装置５は、処理ブロック１１に対応するＡＤ変換処理部５１、バッファ１２に対応するバッファ５２、処理ブロック１３に対応する逆拡散処理部５３、バッファ１４に対応するバッファ５４、後処理ブロック１５に対応するＲＡＫＥ処理部５５、電源制御部４１に対応する電源制御部５６、電圧可変電源１７に対応する電圧可変電源５７を備えている。
【００９２】
ＡＤ変換処理部５１は、処理対象となるアナログのベースバンド信号をデジタルにＡＤ変換し、このＡＤ変換したデータをＤＡＴＡ１として生成する。また、ＡＤ変換処理部５１は、生成したＤＡＴＡ１をバッファ５２に出力するとともに、当該ＤＡＴＡ１が更新された新たなデータであることを指示するトリガ信号ＴＲＧ１を、バッファ５２及び電源制御部５６に出力する。
【００９３】
バッファ５２は、ＡＤ変換処理部５１からＴＲＧ１を受けると、当該ＴＲＧ１とともに入力されたＤＡＴＡ１を、次のＴＲＧ１が入力されるまでＤＡＴＡ１’として保持する。また、バッファ５２は、ＤＡＴＡ１’の更新毎に、トリガ信号ＴＲＧ１’を逆拡散処理部５３に出力し、新たなＤＡＴＡ１が保持されたことを当該逆拡散処理部５３に対して通知する。
【００９４】
逆拡散処理部５３は、六つのＣｏｄｅ発生器５３１〜５３６、マルチプレクサ５３７、乗算器５３８を有している。Ｃｏｄｅ発生器５３１〜５３６の夫々は、同一の拡散コードを異なるタイミングで生成し、生成した拡散コードをマルチプレクサ５３７に出力する。なお、逆拡散処理部５３は、Ｃｏｄｅ発生器５３１〜５３２のうち、受信すべきパス数に応じた数だけを動作させる。
【００９５】
マルチプレクサ５３７は、Ｃｏｄｅ発生器５３１〜５３６で生成された拡散コードを順に選択し、乗算器５３８に出力する。乗算器５３８は、マルチプレクサ５３７から入力される拡散コードと、バッファ５２に保持されたデータとを乗算し、この処理結果をＤＡＴＡ２としてバッファ５４に出力する。
【００９６】
また、逆拡散処理部５３は、合成するパス分の逆拡散処理が終了すると、この旨を示すトリガ信号ＴＲＧ２を、バッファ５４に出力するとともに電源制御部５６に出力する。
【００９７】
例えば、６つのパスの逆拡散処理を行う場合、逆拡散処理部５３は、バッファ５２のＤＡＴＡ１’に対して、Ｃｏｄｅ発生器５３１〜５３６で各パスのタイミングに合わせた拡散コードを生成し、夫々の拡散コードとバッファ５２からのデータとの乗算結果を、ＲＡＫＥ処理部５５に出力するという一連の動作を６回行う。
【００９８】
バッファ５４は、逆拡散処理部５３から入力されるＤＡＴＡ２をＤＡＴＡ２’として保持する。また、バッファ５４は、逆拡散処理部５３からＴＲＧ２を受けると、トリガ信号ＴＲＧ２’をＲＡＫＥ処理部５５に出力し、新たなＤＡＴＡ２’が保持されたことを当該ＲＡＫＥ処理部５５に対して通知する。
【００９９】
ＲＡＫＥ処理部５５は、トリガ信号ＴＲＧ２’を受け取ると、バッファ５４からＤＡＴＡ２’を取得し、このＤＡＴＡ２’をパス毎のディレイに応じて合成する。
【０１００】
電源制御部５６は、ＴＲＧ１及びＴＲＧ２を監視し、両者がデータ更新を示した時点でＴＲＧ１とＴＲＧ２のどちらのデータが先に更新されたかを比較し、その時間差に応じた制御信号ＲＥＧＩＮを、電圧可変電源５７に出力する。
【０１０１】
電圧可変回路５７は、ＲＥＧＩＮを参照信号として、このＲＥＧＩＮで指示された電圧値ＲＥＧＯＵＴとなる電力を逆拡散処理部５３に供給する。なお、ＲＥＧＩＮで指示される電圧値（ＲＥＧＯＵＴ）は、ＴＲＧ１とＴＲＧ２との時間差が所定値となるよう予め設定された値であるものとする。
【０１０２】
具体的には、受信可能なパス数が１パスに変化すると、逆拡散処理部５３の処理時間は約６分の１に短縮し、電源制御部５６はＴＲＧ１とＴＲＧ２の時間差からこの変化を読み取り、電圧可変電源５７に対して時間差に応じた電圧制御信号ＲＥＧＩＮを与え、電圧可変電源５７は逆拡散処理部５３に対する電圧をパス数１の処理時間に応じたものに変化させて処理速度を減少させる。
【０１０３】
ところで、上記構成と同様の機能を、公知の方式で実現した場合、バッファ５４を処理速度の変化幅にあわせて、６サンプル分のデータが保存できるだけのサイズにする必要があり、回路規模がその分だけ増加することになる。しかしながら、本実施形態の構成では、１サンプル分のデータが保存できるだけのサイズでよいため、バッファサイズを冗長化させることなく、変動が激しいマルチパス環境においても逆拡散処理の処理量変化にあわせた電圧で動作させることが可能となり、電力消費量を抑えることができる。
【０１０４】
以上、本発明を第１〜第３の実施形態を用いて説明してきたが、上述した実施形態に多様な変更または改良を加えることができる。
【図面の簡単な説明】
【０１０５】
【図１】同期制御装置の構成の一例を示したブロック図である。
【図２】電源制御部の構成の一例を示したブロック図である。
【図３−１】電源制御部の動作を説明するための図である。
【図３−２】電源制御部の動作を説明するための図である。
【図３−３】電源制御部の動作を説明するための図である。
【図４−１】電源制部の動作を説明するための図である。
【図４−２】電源制御部の動作を説明するための図である。
【図５】電源制御部の構成の一例を示したブロック図である。
【図６】電源制御部の動作を説明するための図である。
【図７】制御電圧生成部の構成の一例を示したブロック図である。
【図８】同期制御装置の構成の一例を示したブロック図である。
【図９】電源制御部の構成の一例を示したブロック図である。
【図１０】遅延回路の動作を説明するための図である。
【図１１−１】電源制御部の動作を説明するための図である。
【図１１−２】電源制御部の動作を説明するための図である。
【図１１−３】電源制御部の動作を説明するための図である。
【図１２】電源制御部の構成の一例を示したブロック図である。
【図１３】遅延回路の動作を説明するための図である。
【図１４】ＥＸＯＲ回路の動作を説明するための図である。
【図１５】フレーム処理装置の構成を示したブロック図である。
【図１６】フレーム処理装置の動作を説明するための図である。
【図１７】同期制御装置の構成の一例を示したブロック図である。
【図１８】電源制御部の構成の一例を示したブロック図である。
【図１９】遅延回路の動作を説明するための図である。
【図２０−１】電源制御部の動作を説明するための図である。
【図２０−２】電源制御部の動作を説明するための図である。
【図２０−３】電源制御部の動作を説明するための図である。
【図２１】電源制御部の構成の一例を示したブロック図である。
【図２２】遅延回路の動作を説明するための図である。
【図２３】ＥＸＯＲ回路の動作を説明するための図である。
【図２４】逆拡散処理装置の構成を示したブロック図である。
【符号の説明】
【０１０６】
１  同期制御装置
１１  処理ブロック
１２  バッファ
１３  処理ブロック
１４  バッファ
１５  後処理ブロック
１６  電源制御部
１６１  制御電圧生成部
１６１１  カウンタ回路
１６１２  乗算器
１６１３  ＤＡ変換器
１６２  ＪＫ−ＦＦ回路
１６３  ＯＲ回路
１６４  ＮＡＮＤ回路
１６５  ＡＮＤ回路
１６６  Ｔ−ＦＦ回路
１７  電圧可変電源
１８  電源制御部
１８１  ＥＸＯＲ回路
１９  制御電圧生成部
１９１  スイッチ
１９２  インバータ
１９３  積分器
１９４  乗算器
２  同期制御装置
２１  電源制御部
２１１  遅延回路
２２  電源制御部
２２１  ＥＸＯＲ回路
３  フレーム処理装置
３１  フレーム制御処理部
３２  バッファ
３３  ターボ復号処理部
３４  バッファ
３５  後処理部
３６  電源制御部
３７  電圧可変電源
３８  フレームバッファ
４  同期制御装置
４１  電源制御部
４１１  遅延回路
４２  電源制御部
４２１  ＥＸＯＲ回路
５  逆拡散処理装置
５１  ＡＤ変換処理部
５２  バッファ
５３  逆拡散処理部
５３１  Ｃｏｄｅ発生器
５３２  Ｃｏｄｅ発生器
５３３  Ｃｏｄｅ発生器
５３４  Ｃｏｄｅ発生器
５３５  Ｃｏｄｅ発生器
５３６  Ｃｏｄｅ発生器
５３７  マルチプレクサ
５３８  乗算器
５４  バッファ
５５  ＲＡＫＥ処理部
５６  電源制御部
５７  電圧可変電源
【図１】
2008160578.tif 000003
【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図４−１】
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【図４−２】
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【図５】
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【図６】
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【図７】
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【図８】
2008160578.tif 000013
【図９】
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【図１０】
2008160578.tif 000015
【図１１−１】
2008160578.tif 000016
【図１１−２】
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【図１１−３】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０−１】
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【図２０−２】
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【図２０−３】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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