(57)【要約】【課題】実装置のタイミング制約の確認にかかる労力を軽減することが可能なタイミング解析回路を提供する。【解決手段】バスマスタ１１１は、所定のパターンを示す同期信号と基準クロック信号とを同期して送信する。リタイミング部１１２は、バスマスタ１１１から送信された同期信号を遅延して送信する。バススレーブ１２１は、リタイミング部１１２から送信された同期信号をその基準クロック信号に同期して取り込み、その取り込んだ同期信号を記憶部１２２に格納する。解析部１１３は、リタイミング部１１２の遅延量を調節して、記憶部１２２に格納された同期信号を調整する。また、解析部１１３は、記憶部１２２に格納された同期信号が示すパターンと所定のパターンとにずれが生じるずれ遅延量を求める。【選択図】図１
2008097503.tif 000002
【特許請求の範囲】
【請求項１】
記憶部と、
所定のパターンを示す同期信号と基準クロック信号とを同期して送信する送信部と、
前記同期信号を遅延して送信する遅延部と、
前記遅延部から送信された同期信号を、前記送信部から送信された基準クロック信号に同期して取り込み、該取り込んだ同期信号を前記記憶部に格納する受信部と、
前記遅延部の遅延量を調節して、前記記憶部に格納される同期信号を調整し、前記記憶部に格納された同期信号が示すパターンと前記所定のパターンを比較して、該同期信号が示すパターンと前記所定のパターンとにずれが生じる遅延量を求める解析部と、を含むタイミング解析回路。
【請求項２】
請求項１に記載のタイミング解析回路において、
前記基準クロック信号を生成する生成部から基準クロック信号を受信し、該基準クロック信号を送信する受付部を含み、
前記解析部は、
前記受付部から送信された基準クロック信号を逓倍して、複数の逓倍クロック信号を生成し、該複数の逓倍クロック信号を送信する逓倍部と、
前記逓倍部から送信された複数の逓倍クロック信号から、一つの逓倍クロック信号を選択する制御部と、
前記受付部から送信された基準クロック信号を、前記制御部にて選択された逓倍クロック信号に同期して遅延クロック信号を生成し、該遅延クロック信号を送信する遅延生成部と、を含み、
前記送信部は、前記同期信号と前記受付部から送信された基準クロック信号とを同期して送信し、
前記遅延部は、前記送信部から送信された同期信号を、前記遅延生成部から送信された遅延クロック信号に同期して送信する、タイミング解析回路。
【請求項３】
請求項１または２項に記載のタイミング解析回路において、
前記送信部から送信された基準クロック信号を遅延して送信する修正部をさらに含み、
前記解析部は、前記求めた遅延量に基づいて、前記修正部の遅延量を調節する、タイミング解析回路。
【請求項４】
請求項２に記載のタイミング解析回路において、
前記送信部から送信された基準クロック信号を、前記遅延生成部から送信された遅延クロック信号に同期して送信する修正部をさらに含み、
前記制御部は、前記求めた遅延量に基づいて、前記遅延生成部が前記基準クロック信号を同期する逓倍クロック信号を選択する、タイミング解析回路。
【請求項５】
タイミング解析回路が行なうタイミング解析方法であって、
所定のパターンを示す同期信号と基準クロック信号とを同期して送信する送信ステップと、
前記同期信号を遅延して送信する遅延ステップと、
前記遅延されて送信された同期信号を、前記送信された基準クロック信号に同期して取り込む取込ステップと、
前記取り込まれた同期信号を格納する格納ステップと、
前記同期信号の遅延量を調節して、前記格納される同期信号を調整する調節ステップと、
前記格納された同期信号が示すパターンと前記所定のパターンとを比較して、該同期信号が示すパターンと前記所定のパターンとにずれが生じる遅延量を求める解析ステップと、を含むタイミング解析方法。
【請求項６】
請求項５に記載のタイミング解析方法において、
前記基準クロック信号を生成する生成部から基準クロック信号を受信するクロック受信ステップと、
前記受信された基準クロック信号を逓倍して、複数の逓倍クロック信号を生成する逓倍ステップと、
前記複数の逓倍クロック信号から、一つの逓倍クロック信号を選択する選択ステップと、
前記受信された基準クロック信号を、前記選択された逓倍クロック信号に同期して遅延クロック信号を生成する遅延生成ステップと、を含み、
前記送信ステップでは、前記同期信号と前記受信された基準クロック信号とを同期して送信し、
前記遅延ステップでは、前記送信された同期信号を、前記生成された遅延クロック信号に同期して送信する、タイミング解析方法。
【請求項７】
請求項５または６に記載のタイミング解析方法において、
前記求められた遅延量に基づいて、前記送信された基準クロック信号の遅延量を調節する修正調節ステップと、
前記調節された遅延量で、前記送信された基準クロック信号を遅延して送信する修正ステップと、を含むタイミング解析方法。
【請求項８】
請求項６に記載のタイミング解析方法において、
前記求められた遅延量に基づいて、前記送信された前記基準クロック信号を同期する逓倍クロック信号を選択する修正選択ステップと、
前記送信された基準クロック信号を、前記集計選択ステップで選択された遅延クロック信号に同期して送信する補正ステップと、を含むタイミング解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路のタイミングを解析するタイミング解析回路およびタイミング解析方法に関する。
【背景技術】
【０００２】
電子機器などの装置において、例えばデバイス間のデータの転送では、同期バスが非常に重要になっている。
【０００３】
同期バスには、その同期バスの制御方式に応じて様々なタイプがある。例えば、同期バスには、ＣＰＵのプロセッサバス、ＰＣＩバス、ＡＴＭ（Asynchronous Transfer Mode）のＵｔｏｐｉａバスなどがある。
【０００４】
これらの同期バスを用いた同期通信では、送信側は、制御信号などの同期信号を、クロック信号に同期して送信し、受信側は、その同期信号をそのクロック信号に同期して取り込む。このとき、受信側がその同期信号を正常に取り込むためには、制約がある。以下、この制約をタイミング制約と称する。
【０００５】
図８は、タイミング制約を説明するためのタイムチャートである。
【０００６】
時刻８０１で、送信側は、クロック信号および同期信号を同期して、受信側に送信したとする。
【０００７】
同期信号には、データの送受信を制御する制御信号と、送信側または受信側を特定するアドレス信号と、データを転送するデータ信号とがある。また、アドレス信号およびデータ信号は、複数ある。図８では、複数のアドレス信号およびデータ信号のｍ番目のアドレス信号およびデータ信号が示されている。また、基準ＣＬＫは、クロック信号である。
【０００８】
その送信されたクロック信号および同期信号は、受信側に到達するまでの伝送により伝送遅延が発生する。この遅延時間は、例えば、同期バスの配線長およびインピーダンスなどによる波形の歪みに応じて異なる。
【０００９】
時刻８０２で、受信側は、その同期信号を、クロック信号に同期して取り込んだとする。
【００１０】
このとき、受信側は、同期信号を正常に取り込むためには、タイミング制約を満たさなければならない。具体的には、セットアップタイムおよびホールドタイムを満たさなければならない。
【００１１】
セットアップタイムとは、同期信号を正常に取り込むために必要な、同期信号の取り込みが行なわれる前に保持している時間（セットアップマージン）の最小値である。また、ホールドタイムとは、同期信号を正常に取り込むために必要な、同期信号の取り込みが行なわれる後に保持している時間（ホールドマージン）の最小値である。
【００１２】
このため、設計者は、タイミング制約を満たすように電子機器を設計する必要がある。従来、このような設計には、労力がかかっていた。
【００１３】
特許文献１（特開２００３−２７３２２号公報）には、タイミング制約を満たすように回路を設計することが可能な回路設計方法が記載されている。この回路設計方法では、回路の設計情報が入力されると、その設計情報のタイミング解析が行なわれる。また、そのタイミング解析でエラーが発生すると、信号の遅延量の変更することが可能な可変セルが調節され、そのエラーが解消される。
【００１４】
これにより、タイミング制約が満たされない場合でも、その制約を満たすように設計を変更することが可能になり、設計にかかる労力を軽減することが可能になっている。
【特許文献１】特開２００３−２７３２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
タイミング制約の解析は、設計の段階だけでなく、製造された実装置に対しても行なうことが、装置の信頼性を保障する上で重要となる。
【００１６】
従来、実装置に対してのタイミング制約の解析では、ロジックアナライザなどの測定器で信号の状態（波形など）が測定される。また、人が、その測定された信号の状態からタイミングマージン（セットアップマージンおよびホールドマージン）などを求めて、タイミング制約が満たされるか否かなどを確認していた。このため、労力がかかる。
【００１７】
特許文献１に記載の回路設計方法は、回路の設計にかかる労力の軽減のために考案さており、実装置に対するタイミング制約の解析についての記載はない。
【００１８】
本発明の目的は、実装置のタイミング制約の解析にかかる労力を軽減することが可能なタイミング解析回路およびタイミング解析方法を提供することである。
【課題を解決するための手段】
【００１９】
上記の目的を達成するために、記憶部と、所定のパターンを示す同期信号と基準クロック信号とを同期して送信する送信部と、前記同期信号を遅延して送信する遅延部と、前記遅延部から送信された同期信号を、前記送信部から送信された基準クロック信号に同期して取り込み、該取り込んだ同期信号を前記記憶部に格納する受信部と、前記遅延部の遅延量を調節して、前記記憶部に格納される同期信号を調整し、前記記憶部に格納された同期信号が示すパターンと前記所定のパターンを比較して、該同期信号が示すパターンと前記所定のパターンとにずれが生じる遅延量を求める解析部と、を含む。
【００２０】
また、本発明のタイミング解析方法は、タイミング解析回路が行なうタイミング解析方法であって、所定のパターンを示す同期信号と基準クロック信号とを同期して送信する送信ステップと、前記同期信号を遅延して送信する遅延ステップと、前記遅延されて送信された同期信号を、前記送信された基準クロック信号に同期して取り込む取込ステップと、前記取り込まれた同期信号を格納する格納ステップと、前記同期信号の遅延量を調節して、前記格納される同期信号を調整する調節ステップと、前記格納された同期信号が示すパターンと前記所定のパターンとを比較して、該同期信号が示すパターンと前記所定のパターンとにずれが生じる遅延量を求める解析ステップと、を含む。
【００２１】
上記の発明によれば、パターンにずれが生じる遅延量が求められる。パターンにずれが生じる遅延量は、セットアップマージンを反映する。
【００２２】
このため、信号の状態を測定しなくても、セットアップマージンを知ることが可能になる。また、セットアップマージンが分かると、タイミング制約が満たされるか否かが分かる。したがって、実装置のタイミング制約の解析にかかる労力を軽減することが可能になる。
【００２３】
また、前記基準クロック信号を生成する生成部から基準クロック信号を受信し、該基準クロック信号を送信する受付部を含み、前記解析部は、前記受付部から送信された基準クロック信号を逓倍して、複数の逓倍クロック信号を生成し、該複数の逓倍クロック信号を送信する逓倍部と、前記逓倍部から送信された複数の逓倍クロック信号から、一つの逓倍クロック信号を選択する制御部と、前記受付部から送信された基準クロック信号を、前記制御部にて選択された逓倍クロック信号に同期して遅延クロック信号を生成し、該遅延クロック信号を送信する遅延生成部と、を含み、前記送信部は、前記同期信号と前記受付部から送信された基準クロック信号とを同期して送信し、前記遅延部は、前記送信部から送信された同期信号を、前記遅延生成部から送信された遅延クロック信号に同期して送信することが望ましい。
【００２４】
上記の発明によれば、同期信号が、遅延クロック信号に同期して送信される。これにより、同期信号が、その遅延クロック信号の遅延量だけ遅延される。
【００２５】
このため、同期信号の遅延量の調節を正確に行なうことが可能になる。
【００２６】
また、前記送信部から送信された基準クロック信号を遅延して送信する修正部をさらに含み、前記解析部は、前記求めた遅延量に基づいて、前記修正部の遅延量を調節することが望ましい。
【００２７】
上記の発明によれば、基準クロック信号の遅延量が、パターンにずれが生じる同期信号の遅延量に基づいて調節される。
【００２８】
このため、同期信号のタイミングマージンを所望の値に調節することが可能になる。
【００２９】
また、前記送信部から送信された基準クロック信号を、前記遅延生成部から送信された遅延クロック信号に同期して送信する修正部をさらに含み、前記制御部は、前記求めた遅延量に基づいて、前記遅延生成部が前記基準クロック信号を同期する逓倍クロック信号を選択することが望ましい。
【００３０】
上記の発明によれば、基準クロック信号が、遅延クロック信号に同期して送信される。これにより、基準クロック信号が、その遅延クロック信号の遅延量だけ遅延される。
【００３１】
このため、基準クロック信号の遅延量の調節を正確に行なうことが可能になる。
【発明の効果】
【００３２】
本発明によれば、実装置のタイミング制約の解析にかかる労力を軽減することが可能になる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施例について図面を参照して説明する。
【００３４】
図１は、本発明の一実施例のタイミング解析回路の構成を示したブロック図である。
【００３５】
図１において、タイミング解析回路は、デバイス１０１および１０２を含む。
【００３６】
デバイス１０１は、データの送信側のデバイスであり、デバイス１０２は、データの受信側のデバイスである。
【００３７】
デバイス１０１および１０２は、同期バス１０３を介して同期通信を行なう。また、デバイス１０１および１０２は、信号バス１０４を介して接続される。
【００３８】
デバイス１０１は、バスマスタ１１１と、リタイミング部１１２と、タイミング解析機能部１１３とを含む。
【００３９】
デバイス１０２は、バススレーブ１２１と、記憶部１２２とを含む。
【００４０】
バスマスタ１１１は、送信部の一例である。
【００４１】
バスマスタ１１１は、バススレーブ１２１と同期通信を行なう。具体的には、バスマスタ１１１は、同期信号と基準クロック信号とを同期してバススレーブ１２１に送信する。
【００４２】
同期信号は、複数ある。例えば、同期信号には、データの送受信を制御する制御信号と、データの送信先を特定するアドレス信号と、データを転送するデータ信号とがある。また、制御信号には、ＣＳ信号、ＷＥ信号およびＲＥ信号がある。また、アドレス信号およびデータ信号の数は、ｍであるとする。なお、ｍは、１以上の整数である。
【００４３】
バスマスタ１１１は、データの転送用の同期信号と基準クロック信号とをバススレーブ１２１に送信する。
【００４４】
また、バスマスタ１１１は、解析部１１３が解析モードを設定すると、データ転送用の同期信号の送信を停止する。その後、バスマスタ１１１は、解析部１１３からテスト要求を受信すると、その次の基準クロック信号と所定のパターンを示す同期信号とを同期して送信する。
【００４５】
所定のパターンは、例えば、１と０の繰り返しである。なお、所定のパターンは、１と０の繰り返しに限らず適宜変更可能である。本実施例では、所定のパターンを示す同期信号として、１と０の繰り返しからなる３２ビットの信号「０ｘ５５５５５５５５」を用いる。以下では、所定のパターンを示す同期信号をテスト信号と称する。なお、バスマスタ１１１は、その所定のパターンを保持している。
【００４６】
テスト要求は、テスト信号を送信する旨の情報である。
【００４７】
リタイミング部１１２は、遅延部の一例である。
【００４８】
リタイミング部１１２は、バスマスタ１１１から送信された同期信号をバススレーブ１２１に送信する。このとき、リタイミング部１１２は、オンの場合、その送信された同期信号を遅延してバススレーブ１２１に送信する。
【００４９】
なお、バスマスタ１１１がデータ転送用の同期信号を送信する場合、リタイミング部１１２は、オフになるように解析部１１３にて制御される。
【００５０】
バススレーブ１２１は、受信部の一例である。
【００５１】
バススレーブ１２１は、リタイミング部１１２から送信された同期信号を、バスマスタ１１１から送信された基準クロック信号に同期して取り込む。
【００５２】
バススレーブ１２１は、記憶部１２２が解析モードを設定すると、データの転送用の同期信号の取り込みを停止する。なお、解析部１１３および記憶部１２２は、同時に解析モードを設定するものとする。
【００５３】
その後、バススレーブ１２１は、解析部１１３からスタート信号を受信すると、その次に送信された基準クロックに同期して、リタイミング部１１２から送信された同期信号を取り込む。スタート信号は、テスト信号の送信の開始を示す信号である。
【００５４】
このとき、バスマスタ１１１は、テスト信号を送信している。このため、バススレーブ１２１が取り込む同期信号もテスト信号になる。
【００５５】
バススレーブ１２１は、その取り込んだテスト信号を、そのテスト信号を特定する識別情報を付けて記憶部１２２に格納する。
【００５６】
バススレーブ１２１が同期信号を正常に取り込むためには、ホールドタイムおよびセットアップタイムが満たされなければならない。
【００５７】
ホールドタイムまたはセットアップタイムが満たされない場合、その取り込んだ同期信号が示すパターンは、バスマスタ１１１が送信した同期信号が示すパターンとずれる。例えば、バスマスタ１１１がテスト信号「０ｘ５５５５５５５５」を送信した場合、バススレーブ１２１は、そのテスト信号「０ｘ５５５５５５５５」と１ビット異なる信号「０ｘＡＡＡＡＡＡＡＡ」を取り込む。
【００５８】
解析部１１３は、所定のパターンを保持する。
【００５９】
解析部１１３は、自己に解析モードを設定すると、リタイミング部１１２の遅延量を調節して、記憶部１２２に格納されるテスト信号を調整する。なお、解析部１１３は、その調節した遅延量を保持する。
【００６０】
また、解析部１１３は、記憶部１２２に格納されたテスト信号が示すパターンとその保持している所定のパターンとを比較して、そのテスト信号が示すパターンと所定のパターンとにずれが生じる遅延量を求める。
【００６１】
例えば、先ず、解析部１１３は、自己に解析モードを設定すると、リタイミング部１１２の遅延量を初期値に調節する。なお、初期値は、本実施例では、０とする。
【００６２】
その後、記憶部１２２に格納されたテスト信号が示すパターンと所定のパターンとにずれが生じる遅延量を求めるまで、解析部１１３は、以下の動作を繰り返す。
【００６３】
具体的には、解析部１１３は、テスト要求をバスマスタ１１１に送信すると同時に、スタート信号を、信号バス１０４を介してバススレーブ１２１に送信する。
【００６４】
バスマスタ１１１がテスト信号の送信を終了すると、解析部１１３は、記憶部１２２に格納されたテスト信号が示すパターンと、保持している所定のパターンとを比較する。
【００６５】
そのテスト信号が示すパターンとその所定のパターンとがずれていないと、解析部１１３は、リタイミング部１１２の遅延量を１だけ増加させ、再度、テスト要求およびスタート信号を同時に送信する。
【００６６】
一方、そのテスト信号が示すパターンと所定のパターンとがずれていると、解析部１１３は、そのときのリタイミング部１１２の遅延量を、そのテスト信号が示すパターンとその所定のパターンとにずれが生じるテスト信号の遅延量として求める。以下、そのテスト信号が示すパターンとその所定のパターンとにずれが生じるテスト信号の遅延量を、ずれ遅延量と称する。
【００６７】
なお、解析部１１３は、記憶部１２２に格納されたテスト信号のそれぞれに対して、そのテスト信号と所定のパターンとを比較してずれ遅延量を求める。
【００６８】
そのずれ遅延量は、セットアップマージンを反映する。このため、信号の状態を測定しなくても、セットアップマージンを知ることが可能になる。また、セットアップマージンが分かると、タイミング制約が満たされるか否かが分かる。
【００６９】
また、同期バス１０３の配線長およびインピーダンスなどを測定せずに、セットアップマージンを知ることが可能になる。このため、このタイミング解析回路は、同期バスの種類によらずに、実装置のタイミング制約の解析にかかる労力を軽減することが可能になる。
【００７０】
なお、受信側のデバイスの数は、１だけだが、実際には、複数あってもよい。この場合、デバイス１０１は、そのずれ遅延量を、複数の受信側のデバイスのそれぞれに対して求める。
【００７１】
次に、タイミング解析回路の構成についてさらに詳しく説明する。
【００７２】
図２は、本発明の一実施例のタイミング解析回路の詳細な構成を示したブロック図である。なお、図２において、図１と同じものには同じ符号が付してある。また、以下では、主に図１で説明した構成と異なる構成について説明する。
【００７３】
図２において、タイミング解析回路は、デバイス１０１および１０２を含む。
【００７４】
デバイス１および２は、ＣＰＵ（図示せず）と接続される。また、デバイス１は、基準クロック生成部１０５と接続される。基準クロック生成部１０５は、基準クロック信号を生成し、その基準クロック信号をデバイス１０１に送信する。
【００７５】
デバイス１０１は、バスマスタ１１１と、リタイミング部１１２と、解析部１１３と、データバッファ１１４と、受付部１１５とを含む。解析部１１３は、設定レジスタ２０１と、逓倍部２０２と、ＤｅｌａｙＣＬＫ生成部２０３と、解析制御部２０４と、結果格納部２０５とを含む。
【００７６】
デバイス１０２は、バススレーブ１２１と、記憶部１２２と、データバッファ１２３とを含む。記憶部１２２は、設定レジスタ２１１と、記憶制御部２１２と、メモリ２１３とを含む。
【００７７】
リタイミング部１１２は、オンのときに、バスマスタ１１１から送信されたテスト信号を、ＤｅｌａｙＣＬＫ生成部（以下、遅延生成部と称する）２０３から送信された遅延クロック信号に同期して送信する。遅延クロック信号は、基準クロック信号が遅延された信号である。これにより、リタイミング部１１２は、その遅延クロック信号の遅延量だけ、そのテスト信号を遅延して送信することになる。
【００７８】
データバッファ１１４は、データの転送用の同期信号で送信されるデータを格納する。
【００７９】
受付部１１５は、基準クロック生成部１０５から基準クロック信号を受信し、その基準クロック信号をバスマスタ１１１および解析部１１３（具体的には、逓倍部２０２、遅延生成部２０３および解析制御部２０４）に送信する。なお、バスマスタ１１１および解析部１１３は、同じ位相の基準クロック信号を受信する。
【００８０】
設定レジスタ２０１および結果格納部２０５は、ＣＰＵと接続される。
【００８１】
設定レジスタ２０１は、ＣＰＵから、オンを示す設定信号を受信すると、自己に解析モードを設定する。
【００８２】
逓倍部２０２は、受付部１１５から送信された基準クロック信号を逓倍して、複数の逓倍クロック信号を生成し、その複数の逓倍クロック信号を遅延生成部２０３に送信する。なお、複数の逓倍クロック信号は、それぞれ基準クロック信号に対して、互いに異なる遅延量を有する。また、逓倍部２０２の逓倍数は、整数である。
【００８３】
遅延生成部２０３は、逓倍部２０２から送信された複数の逓倍クロック信号に基づいて、受付部１１５から送信された基準クロック信号を遅延して遅延クロック信号を生成する。具体的には、遅延生成部２０３は、その基準クロック信号を、その複数の逓倍クロック信号の中の、解析制御部２０４にて選択されたに同期して遅延クロック信号を生成する。
【００８４】
遅延生成部２０３は、その基準クロック信号を同期する逓倍クロック信号に応じて、遅延量の異なる遅延クロック信号を生成する。遅延生成部２０３にて生成可能な、互いに異なる遅延量の遅延クロック信号の数は、逓倍部２０２が生成した逓倍クロック信号の数、すなわち、逓倍部２０２の逓倍数と等しい。このため、その逓倍数が大きくなるほど、リタイミング部１１２のテスト信号の遅延量を細かく調節することが可能になる。
【００８５】
遅延生成部２０３は、その生成した遅延クロック信号をリタイミング部１１２に送信する。
【００８６】
解析制御部２０４は、制御部の一例である。また、解析制御部２０４は、所定のパターンを保持する。
【００８７】
解析制御部２０４は、設定レジスタ２０１が解析モードを設定すると、逓倍部２０２が生成した複数の逓倍クロック信号から、一つの逓倍クロック信号を、遅延生成部２０３が基準クロック信号に同期する逓倍クロック信号として選択する。なお、解析制御部２０４は、逓倍クロック信号を、その逓倍クロック信号の遅延量で特定する。また、解析制御部２０４は、その選択した逓倍クロック信号の遅延量を保持する。
【００８８】
また、解析制御部２０４は、記憶部１２２に格納されたテスト信号が示すパターンとその保持している所定のパターンとを比較して、ずれ遅延量を求める。
【００８９】
例えば、先ず、解析制御部２０４は、設定レジスタ２０１が解析モードを設定すると、リタイミング部１１２の遅延量を初期値「０」に調節する。なお、解析制御部２０４は、リタイミング部１１２をオフのままにしておいてもよいし、リタイミング部１１２をオンにし、かつ、遅延生成部２０３の同期する逓倍クロック信号を、遅延量が０の逓倍クロック信号に選択してもよい。
【００９０】
その後、解析制御部２０４は、ずれ遅延量を求めるまで、以下の動作を繰り返す。
【００９１】
具体的には、解析制御部２０４は、テスト要求をバスマスタ１１１に送信すると同時に、スタート信号を、信号バス１０４を介してバススレーブ１２１に送信する。
【００９２】
バスマスタ１１１がテスト信号の送信を終了すると、解析制御部２０４は、記憶部１２２に格納されたテスト信号が示すパターンと所定のパターンとがずれているか否かを確認する。
【００９３】
そのテスト信号が示すパターンと所定のパターンとがずれていないと、解析制御部２０４は、遅延生成部２０３の同期する逓倍クロック信号を、遅延量を１だけ増加した逓倍クロック信号に選択し、再度、テスト要求およびスタート信号を送信する。
【００９４】
一方、そのテスト信号が示すパターンと所定のパターンとがずれていると、解析制御部２０４は、そのときのリタイミング部１１２の遅延量を、ずれ遅延量として求める。なお、そのリタイミング部１１２の遅延量は、遅延生成部２０３の同期する逓倍クロック信号の遅延量と等しい。
【００９５】
なお、解析制御部２０４は、記憶部１２２に格納されたテスト信号に付けられた識別情報ごとに、そのテスト信号と所定のパターンとを比較してずれ遅延量を求める。
【００９６】
解析制御部２０４は、ずれ遅延量を求めると、そのずれ遅延量を、その解析結果として結果格納部２０５に格納する。なお、解析部２０４は、そのずれ遅延量を、そのずれ遅延量のテスト信号を特定する識別情報を付けて格納する。
【００９７】
結果格納部２０５は、ＣＰＵから、解析結果を取得する旨の結果取得要求を受信すると、格納している解析結果をＣＰＵに送信する。
【００９８】
バススレーブ１２１は、リタイミング部１１２から送信された同期信号を、バスマスタ１１１から送信された基準クロック信号に同期して取り込む。
【００９９】
バススレーブ１２１は、自己に解析モードが設定されていないと、その取り込んだ同期信号をデータバッファ１２３に格納し、自己に解析モードが設定されていると、その取り込んだ同期信号（テスト信号）を記憶部１２２のメモリ２１３に格納する。
【０１００】
設定レジスタ２１１は、ＣＰＵから、オンを示す設定信号を受信すると、自己に解析モードを設定する。
【０１０１】
記憶制御部２１２は、設定レジスタ２１１が解析モードを設定すると、バススレーブ１２１に解析モードを設定する。
【０１０２】
次に動作を説明する。
【０１０３】
先ず、データの転送の動作について説明する。
【０１０４】
なお、基準クロック生成部１０５は、設定レジスタ２０１および２１１に解析モードが設定されていても、設定されていなくても、基準クロック信号を生成し、その基準クロック信号を、バスマスタ１１１および逓倍部２０２、遅延生成部２０３および解析制御部２０４に送信している。また、リタイミング部１１２は、オフである。
【０１０５】
バスマスタ１１１は、受付部１１５から基準クロック信号を常に受信する。
【０１０６】
バスマスタ１１１は、データバッファ１１４からデータを取得し、そのデータを示すデータ信号を生成する。バスマスタ１１１は、そのデータ信号、制御信号およびアドレス信号と、その受信された基準クロック信号とを同期して送信する。このとき、バスマスタ１１１は、その基準クロック信号を、同期バス１０３を介してバススレーブ１２１に送信し、その同期信号（データ信号、制御信号およびアドレス信号）をリタイミング部１１２に送信する。
【０１０７】
リタイミング部１１２は、その同期信号を受信すると、その同期信号を遅延せずに同期バス１０３を介してバススレーブ１２１に送信する。これは、リタイミング部１１２がオフのためである。
【０１０８】
バススレーブ１２１は、バスマスタ１１１から基準クロック信号を受信し、リタイミング部１１２から同期信号を受信する。
【０１０９】
バススレーブ１２１は、その基準クロック信号に同期して、その同期信号を取り込み、その取り込んだ同期信号をデータバッファ１２３に格納する。なお、この同期信号の取り込み処理は、従来の処理と変らないので詳しい説明は省略する。
【０１１０】
次に、解析モードへの移行について説明する。
【０１１１】
設定レジスタ２０１および２１１には、バスマスタ１１１がデータを転送しているときに、ＣＰＵから、オンを示す設定信号を受信したとする。
【０１１２】
設定レジスタ２０１および２１１は、ＣＰＵからオンを示す設定信号を受信すると、自己に解析モードを設定する。
【０１１３】
設定レジスタ２０１は、自己に解析モードを設定すると、その設定信号を解析制御部２０４に送信する。
【０１１４】
解析制御部２０４は、設定信号を受信すると、その設定信号をバスマスタ１１１に送信する。
【０１１５】
バスマスタ１１１は、その設定信号を受信すると、データバッファ１１４からデータの取得およびそのデータの転送用の同期信号の送信を停止し、その後、自己に解析モードを設定する。
【０１１６】
また、設定レジスタ２１１は、自己に解析モードを設定すると、その設定信号を記憶制御部２１２に送信する。記憶制御部２１２は、その設定信号を受信すると、その設定信号をバススレーブ１２１に送信する。
【０１１７】
バススレーブ１２１は、その設定信号を受信すると同期信号の取り込みを停止し、その後、自己に解析モードを設定する。
【０１１８】
次に、解析モードの動作について説明する。
【０１１９】
逓倍部２０２は、受付部１１５から基準クロック信号を常に受信する。
【０１２０】
逓倍部２０２は、その基準クロック信号を逓倍して複数の逓倍クロック信号を生成し、その複数の逓倍クロック信号を遅延生成部２０３に送信する。
【０１２１】
遅延生成部２０３は、基準クロック生成部１０５から基準クロック信号を常に受信し、逓倍部２０２から逓倍クロック信号を常に受信する。また、遅延生成部２０３は、解析制御部２０４からセレクト信号を受信する。セレクト信号は、基準クロック信号を同期する逓倍クロック信号を特定する。なお、本実施例では、セレクト信号は、その特定する逓倍クロック信号の遅延量を示すものとする。
【０１２２】
図３は、遅延生成部２０３の動作の一例を説明するためのタイムチャートである。なお、図３において、逓倍部２０２の逓倍数を１０としている。
【０１２３】
図３において、基準ＣＬＫは、基準クロック信号であり、逓倍ＣＬＫは、逓倍クロック信号であり、ＤＬＹＣＬＫ＃１ないし＃９は、遅延クロック信号である。
【０１２４】
図３の場合、逓倍数が１０なので、遅延生成部２０３が生成可能な、互いに遅延量の異なる遅延クロック信号の数は、１０である。なお、図３では、それらの生成可能な遅延クロック信号の中の、９個の遅延クロック信号（ＤＬＹＣＬＫ＃１ないし＃９）が示されている。
【０１２５】
なお、残りの一つの遅延クロック信号は、基準クロック信号が遅延量「０」の逓倍クロック信号と同期して生成される遅延クロック信号であり、基準クロック信号と同じ位相を有する。
【０１２６】
遅延生成部２０３は、基準クロック信号を、そのセレクト信号が特定する逓倍クロック信号に同期して、それらの生成可能な１０個の遅延クロック信号のいずれか一つの遅延クロック信号を生成する。
【０１２７】
なお、逓倍部２０２および遅延生成部２０３は、設定レジスタ２０１が解析モードを設定していても、解析モードを設定していなくても、上記の動作を行なう。
【０１２８】
リタイミング部１１２は、バスマスタ１１１から同期信号を受信し、遅延生成部２０３から遅延クロック信号を受信する。
【０１２９】
リタイミング部１１２は、オフであると、その受信した同期信号を、遅延せずにバススレーブ１２１に送信する。
【０１３０】
リタイミング部１１２は、解析制御部２０４からオンを示すスイッチ信号を受信すると、オンになる。
【０１３１】
図４は、オンのときのリタイミング部１１２の動作の一例を説明するためのタイムチャートである。図４において、基準ＣＬＫは、基準クロック信号である。
【０１３２】
なお、リタイミング部１１２は、複数の同期信号のそれぞれに対して、同様な動作を行なうため、図４では、制御信号のＣＳ信号を例に説明し、そのＣＳ信号と異なる同期信号についての説明は省略する。また、逓倍部２０２の逓倍数は、２０であるとする。
【０１３３】
リタイミング部１１２は、そのＣＳ信号を、その遅延クロック信号に同期してバススレーブ１２１に送信する。これにより、リタイミング部１１２は、そのＣＳ信号を、遅延クロック信号の遅延量だけ遅延することになる。
【０１３４】
図４では、逓倍数が２０なので、遅延生成部２０３は、２０通りの遅延量の異なる遅延クロック信号を生成することが可能であるので、リタイミング部１１２も、２０通りの遅延量の異なるＣＳ信号を出力することが可能である。図４では、遅延量が０ないし３と、１９とのＣＳ信号が示されている。
【０１３５】
解析制御部２０４は、設定信号をバスマスタ１１１に送信すると、その後、リタイミング部１１２のテスト信号の遅延量を０に調節する。具体的には、オンを示すスイッチ制御信号をリタイミング部１１２に送信し、かつ、遅延量「０」を示すセレクト信号を遅延生成部２０３に送信する。なお、解析制御部２０４は、リタイミング部１１２をオフのままにしておいてもよい。
【０１３６】
解析制御部２０４は、その遅延量を調節すると、テスト要求をバスマスタ１１２に送信して、テスト信号の転送処理を実行する。
【０１３７】
図５は、テスト信号の転送処理を説明するためのタイムチャートである。
【０１３８】
図５では、ｍ番目のアドレス信号およびデータ信号が示されている。また、制御信号のＣＳ信号が示されている。また、基準ＣＬＫは、基準クロック信号であり、ＳＴＡＲＴは、スタート信号である。
【０１３９】
時刻５０１で、解析制御部２０４は、スタート信号およびテスト要求を、基準クロック信号に同期して送信する。このとき、解析制御部２０４は、テスト要求をバスマスタ１１１に送信し、かつ、スタート信号を、信号バス１０４を介してバススレーブ１２１に送信する。
【０１４０】
時刻５０２で、バスマスタ１１１は、そのテスト要求を受信すると、その次の基準クロックおよびテスト信号を同期して送信する。なお、そのテスト要求を受信した次の基準クロック信号は、解析制御部２０４がスタート信号と同期した、基準クロック信号の次の基準クロック信号になるように設計されることが望ましい。
【０１４１】
時刻５０３で、バススレーブ１２１は、そのスタート信号を受信すると、その次の基準クロック信号と同期して、バスマスタ１１１から受信したテスト信号を取り込む。なお、そのスタート信号を受信した次の基準クロック信号は、解析制御部２０４がスタート信号と同期した、基準クロック信号の次の基準クロック信号になるように設計されることが望ましい。
【０１４２】
バススレーブ１２１は、取り込んだテスト信号のそれぞれを、そのテスト信号を特定する識別情報を付けてメモリ２１３に格納する。
【０１４３】
一方、バススレーブ１２１は、テスト信号の送信が終了すると、テスト信号の送信の終了を示す終了信号を解析制御部２０４に送信する。
【０１４４】
解析制御部２０４は、その終了信号を受信すると、メモリ２１３に格納されたテスト信号を取得する。
【０１４５】
具体的には、解析制御部２０４は、テスト信号の取得する旨の取得要求をバスマスタ１１１に送信する。バスマスタ１１１は、その取得要求を受信すると、テスト信号の取得を示す制御信号を、同期バス１０４を介してバススレーブ１２１に送信する。バススレーブ１２１は、その制御信号を受信すると、そのメモリ２１３からテスト信号を取得し、そのテスト信号を、データ信号として同期バス１０４を介してバスマスタ１１１に送信する。バスマスタ１１１は、そのテスト信号を受信すると、そのテスト信号を解析制御部２０４に送信する。解析制御部２０４は、そのテスト信号を受信する。
【０１４６】
解析制御部２０４は、そのテスト信号が示すパターンと、保持している所定のパターンとがずれているか否かを、テスト信号ごとに確認する。
【０１４７】
そのテスト信号が示すパターンと所定のパターンとがずれていると、解析制御部２０４は、保持している遅延量を、ずれ遅延量として求める。
【０１４８】
一方、そのテスト信号が示すパターンと所定のパターンとがずれていないと、解析制御部２０４は、保持している遅延量を１だけ増加させた遅延量を示すセレクト信号を、遅延生成部２０３に送信する。なお、解析制御部２０４は、リタイミング部１１２がオフであるときには、オンを示すスイッチ制御信号をリタイミング部１１２に送信する。
【０１４９】
その後、解析制御部２０４は、再度、スタート信号およびテスト要求を、基準クロック信号に同期して送信する。
【０１５０】
解析制御部２０４は、全てのテスト信号に対して、そのテスト信号が示すパターンと所定のパターンとがずれるまで、上記の処理を繰り返す。
【０１５１】
図６は、タイミング解析を説明するためのタイムチャートである。なお、制御信号のＣＳ信号を例に説明し、その他のテスト信号についての説明は省略する。図６では、遅延量が０、ｎ−１およびｎのＣＳ信号が示されている。また、基準ＣＬＫは、基準クロック信号であり、ＳＴＡＲＴは、スタート信号である。
【０１５２】
本実施例では、バスマスタ１１１が送信したテスト信号は、１および０の繰り返しからなる３２ビットの信号なので、バススレーブ１２１が正常にそのテスト信号を取り込むと、「０ｘ５５５５５５５５」となる。もし、そのテスト信号は、リタイミング部１１２による遅延によって、タイミング制約マージンが満たされず、正常にデータが取り込めずに位相がずれると、例えば、「０ｘＡＡＡＡＡＡ」となる。
【０１５３】
バスマスタ１１１が送信したＣＳ信号は、同期バス１０４の配線長およびインピーダンスなどによる波形の歪みにより伝送遅延が発生する。
【０１５４】
バススレーブ１２１は、時刻６０１で基準クロック信号と同期してＣＳ信号を取り込んだとする。
【０１５５】
リタイミング部１１２のＣＳ信号の遅延量が０のとき、その制御信号のセットアップマージンは、時間６０２になる。
【０１５６】
リタイミング部１１２のＣＳ信号の遅延量が大きくなるほど、そのセットアップマージンは減少する。
【０１５７】
リタイミング部１１２のＣＳ信号の遅延量がｎのときに、セットアップマージンがセットアップタイムより短くなったとする。この場合、バススレーブ１２１は、リタイミング部１１２の遅延量が０ないしｎ−１のとき、ＣＳ信号として「０ｘ５５５５５５５５」を取り込み、その遅延量がｎのとき、ＣＳ信号として「０ｘＡＡＡＡＡＡ」を取り込む。
【０１５８】
解析制御部２０４は、遅延量が０ないしｎ−１のときのＣＳ信号を取得すると、そのＣＳ信号が示すパターンと所定のパターンとがずれていないと判定する。
【０１５９】
一方、解析制御部２０４は、遅延量ｎときのＣＳ信号を取得すると、そのＣＳ信号が示すパターンと所定のパターンとがずれていると判定する。解析制御部２０４は、保持している遅延量ｎを、ずれ遅延量として求める。
【０１６０】
また、解析制御部２０４は、以下のような値を求めてもよい。
【０１６１】
解析制御部２０４は、そのずれ遅延量ｎを求めると、そのずれ遅延量の前の遅延量ｎ−１を求める。解析制御部２０４は、その遅延量ｎ−１に、逓倍クロック信号の周期を乗算した遅延時間を、セットアップマージンとして求める。この場合、解析制御部２０４は、逓倍クロック信号の周期を保持する。
【０１６２】
なお、この遅延時間は、実際には、セットアップマージンからセットアップタイムを減算した値を示す。解析制御部２０４は、セットアップタイムを保持し、そのセットアップタイムにその遅延時間を加算した時間を、セットアップマージンとして求めてもよい。
【０１６３】
また、解析制御部２０４は、その求めたセットアップマージンを、基準クロック信号の周期から減算した残余時間をホールドマージンとして求める。
【０１６４】
なお、この残余時間は、実際には、ホールドマージンにセットアップタイムを加算した値を示す。解析制御部２０４は、セットアップタイムを保持し、その残余時間からそのセットアップタイムを減算した時間を、ホールドマージンとして求めてもよい。
【０１６５】
解析制御部２０４は、ずれ遅延量、セットアップタイムおよびホールドタイムを求めると、そのずれ遅延量、セットアップタイムおよびホールドタイムを、解析結果として結果格納部２０５に格納する。
【０１６６】
本実施例によれば、バスマスタ１１１は、所定のパターンを示す同期信号と基準クロック信号とを同期して送信する。リタイミング部１１２は、バスマスタ１１１から送信された同期信号を遅延して送信する。バススレーブ１２１は、リタイミング部１１２から送信された同期信号をその基準クロック信号に同期して取り込み、その取り込んだ同期信号を記憶部１２２に格納する。解析部１１３は、リタイミング部１１２の遅延量を調節して、記憶部１２２に格納された同期信号を調整する。また、解析部１１３は、記憶部１２２に格納された同期信号が示すパターンと所定のパターンとにずれが生じるずれ遅延量を求める。
【０１６７】
この場合、ずれ遅延量が求められる。そのずれ遅延量は、セットアップマージンを反映する。このため、信号の状態を測定しなくても、セットアップマージンを知ることが可能になる。また、セットアップマージンが分かると、タイミング制約が満たされるか否かが分かる。したがって、実装置のタイミング制約の解析にかかる労力を軽減することが可能になる。
【０１６８】
また、本実施例では、逓倍部２０２は、受付部１１５から送信された基準クロック信号を逓倍して複数の逓倍クロック信号を生成し、その複数の逓倍クロック信号を送信する。解析制御部２０４は、逓倍部２０２から生成した複数の逓倍クロック信号から、一つの逓倍クロック信号を選択する。遅延生成部２０３は、受付部１１５から送信された基準クロック信号を、その選択された逓倍クロック信号に同期して遅延クロック信号を生成し、その遅延クロック信号を送信する。リタイミング部１１２は、基準クロック信号を、遅延生成部２０３が生成した遅延クロック信号に同期して送信する。
【０１６９】
この場合、同期信号が、遅延クロック信号に同期して送信される。これにより、同期信号が、その遅延クロック信号の遅延量だけ遅延される。
【０１７０】
このため、同期信号の遅延量の調節を正確に行なうことが可能になる。
【０１７１】
次に、基準クロック信号の遅延量を調節することが可能なタイミング解析回路について説明する。
【０１７２】
図７は、基準クロック信号の遅延量を調節することが可能なタイミング解析回路の構成の一例を示したブロック図である。以下では、主に、図１ないし図６で説明した構成または動作と異なる構成および動作を説明する。なお、図７において、図６と同じものには同じ符号が付してある。
【０１７３】
図７において、デバイス１０１は、バスマスタ１１１と、リタイミング部１１２と、リタイミング調整機能部１１３ａと、データバッファ１１４と、リタイミング部７０１とを含む。タイミング調整機能部（以下、調整部と称する）１１３ａは、設定レジスタ２０１と、逓倍部２０２と、遅延生成部２０３と、調整制御部２０４ａと、結果格納部２０５とを含む。
【０１７４】
バスマスタ１１１は、同期信号および基準クロック信号を同期してバススレーブ１２１に送信する。このとき、バスマスタ１１１は、その基準クロック信号を、リタイミング部７０１および同期バス１０３を介してバススレーブ１２１に送信する。
【０１７５】
遅延生成部２０３は、遅延クロック信号をリタイミング部７０１にさらに送信する。
【０１７６】
リタイミング部７０１は、修正部の一例である。
【０１７７】
リタイミング部７０１は、バスマスタ１１１から送信された基準クロック信号を遅延し、その遅延した基準クロック信号をバススレーブ１２１に送信する。具体的には、リタイミング部７０１は、バスマスタ１１１から送信された基準クロック信号を、遅延生成部２０３から送信された遅延クロック信号に同期してバススレーブ１２１に送信する。
【０１７８】
バススレーブ１２１は、リタイミング部１１２から送信された同期信号を、リタイミング部７０１から送信された基準クロック信号に同期して取り込む。
【０１７９】
調整制御部２０４ａは、解析制御部２０４が行なう処理に加え、以下の処理を行なう。
【０１８０】
調整制御部２０４ａは、ずれ遅延量を求めると、その求めた遅延量に基づいて、リタイミング部７０１の遅延量を調節する。
【０１８１】
具体的には、調整制御部２０４ａは、その求めた遅延量が、予め定められた閾値以下か否かを判定する。
【０１８２】
その求められた遅延量がその閾値以下であると、調整制御部２０４ａは、その求めた遅延量に基づいて、バスマスタ１１１が送信した基準クロック信号の遅延量を求める。
【０１８３】
例えば、調整制御部２０４ａは、所定値を保持し、その所定値から、その求めた遅延量を引いた値を、バスマスタ１１１から送信された基準クロック信号の遅延量として求める。所定値は、所望のセットアップマージンを示す。
【０１８４】
調整制御部２０４ａは、その基準クロック信号の遅延量を求めると、その遅延量を示すセレクト信号を遅延生成部２０３に送信することで、遅延生成部２０３が基準クロック信号を同期する逓倍クロック信号として、その求めた遅延量の逓倍クロック信号を選択する。
【０１８５】
本実施例では、リタイミング部７０１は、バスマスタ１１１が送信した基準クロック信号を遅延し、その遅延した基準クロック信号を送信する。調整制御部２０４ａは、その求めたずれ遅延量に基づいて、リタイミング部７０１の遅延量を調節する。
【０１８６】
この場合、基準クロック信号の遅延量が、パターンにずれが生じる同期信号の遅延量に基づいて調節される。このため、同期信号のタイミングマージンを所望の値に調節することが可能になる。
【０１８７】
また、本実施例では、リタイミング部７０１は、バスマスタ１１１が送信した基準クロック信号を、遅延生成部２０３が送信した遅延クロック信号に同期して送信する。調整制御部２０４ａは、求めたずれ遅延量に基づいて、遅延生成部２０３が基準クロック信号を同期する逓倍クロック信号を選択する。
【０１８８】
この場合、基準クロック信号が、遅延クロック信号に同期して送信される。これにより、基準クロック信号が、その遅延クロック信号の遅延量だけ遅延される。このため、基準クロック信号の遅延量の調節を正確に行なうことが可能になる。
【０１８９】
以上説明した実施例において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【０１９０】
例えば、逓倍部２０２の逓倍数は、可変でもよい。この場合、設定レジスタ２０１が逓倍数を設定する。
【０１９１】
この場合、設定レジスタ２０１は、ＣＰＵから逓倍数を示す信号を受信すると、その信号が示す逓倍数を自己に設定する。また、設定レジスタ２０１は、自己に解析モードを設定すると、その逓倍数を逓倍部２０２に設定し、かつ、解析制御部２０４（または、調整制御部２０４ａ）にその逓倍数を送信する。
【０１９２】
逓倍部２０２は、その設定された逓倍数で、受付部１１５から受信した基準クロック信号を逓倍する。
【０１９３】
解析制御部２０４は、その逓倍数を受信すると、その逓倍数と、基準クロック信号の周期に基づいて、逓倍クロック信号の周期および逓倍クロック信号の遅延量などをもとめる。なお、解析制御部２０４は、基準クロック信号の周期を保持する。
【図面の簡単な説明】
【０１９４】
【図１】本発明の一実施例のタイミング解析回路の構成を示したブロック図である。
【図２】本発明の一実施例のタイミング解析回路の詳細な構成を示したブロック図である。
【図３】遅延生成部の動作の一例を説明するためのタイムチャートである。
【図４】リタイミング部の動作の一例を説明するためのタイムチャートである。
【図５】テスト信号の転送動作の一例を説明するためのタイムチャートである。
【図６】タイミング解析の一例を説明するためのタイムチャートである。
【図７】本発明の他の実施例のタイミング解析回路の構成を示したブロック図である。
【図８】タイミング制約を説明するためのタイムチャートである。
【符号の説明】
【０１９５】
１０１    デバイス
１０２    デバイス
１０３    同期バス
１０４    信号バス
１１１    バスマスタ
１１２    リタイミング部
１１３    タイミング解析機能部
１１３ａ  タイミング調整機能部
１１４    データバッファ
１１５    受付部
１２１    バススレーブ
１２２    記憶部
２０１    設定レジスタ
２０２    逓倍部
２０３    ＤｅｌａｙＣＬＫ生成部
２０４    解析制御部
２０４ａ  調整制御部
２１１    設定レジスタ
２１２    記憶制御部
２１３    メモリ
７０１    リタイミング部
【図１】
2008097503.tif 000003
【図２】
2008097503.tif 000004
【図３】
2008097503.tif 000005
【図４】
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【図５】
2008097503.tif 000007
【図６】
2008097503.tif 000008
【図７】
2008097503.tif 000009
【図８】
2008097503.tif 000010