(57)【要約】【課題】半導体集積回路装置のテスト時のテスト端子を抑制する。【解決手段】テスト回路３０には、エッジ検出回路１、エッジ検出回路２、２入力Ｅｘ−ＯＲ回路ＥＸ１、リセット機能付きフリップフロップＦＦ１乃至ＦＦ３、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられている。テスト回路３０は８ピンマイコンの出荷テストなどを行うときに使用され、テスト端子である端子Ｐａｄ１から入力されるテストクロック信号ＴＣＬＫにもとづいて、２入力Ｅｘ−ＯＲ回路ＥＸ１から“Ｈｉｇｈ”レベルの信号であるテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが出力される。この信号により半導体集積回路装置をテストモードに移行することができる。【選択図】図１
2008202973.tif 000002
【特許請求の範囲】
【請求項１】
テストクロック信号を出力するテスト用端子と、
前記テストクロック信号にもとづいて、第１のクロック信号をラッチして第１の出力信号を出力する第１のフリップフロップと、
前記第１の出力信号を入力し、前記第１のクロック信号を２逓倍した第２のクロック信号にもとづいて、前記第１の出力信号をラッチして第２の出力信号を出力する第２のフリップフロップと、
前記第２の出力信号を入力し、前記第２のクロック信号にもとづいて、前記第２の出力信号をラッチして第３の出力信号を出力する第３のフリップフロップと、
前記第２及び第３の出力信号を入力し、前記第２及び第３の出力信号の信号レベルが一致或いは不一致であるかを検出し、不一致の場合に半導体集積回路装置のテストモードに使用されるテストイネーブル信号を前記半導体集積回路装置に出力する検出手段と、
を具備することを特徴とするテスト回路。
【請求項２】
前記第２のクロック信号は、前記第１のクロック信号を入力し、前記第１のクロック信号の立ち上がり及び立ち下りのエッジを検出するエッジ検出回路から生成され、前記半導体集積回路装置に内蔵されることを特徴とする請求項１に記載のテスト回路。
【請求項３】
テストクロック信号を出力するテスト用端子と、
第１のクロック信号を入力し、前記第１のクロック信号の立ち上がり及び立ち下がりのエッジを検出して前記第１のクロック信号を２逓倍した第２のクロック信号を出力する第１のエッジ検出回路と、
前記テストクロック信号の立ち上がりのときに、前記第１のクロック信号のデータをラッチして第１の出力信号を出力する第１のフリップフロップと、
前記第１の出力信号を入力し、前記第２のクロック信号の立ち上がりのときに、前記第１の出力信号のデータをラッチして第２の出力信号を出力する第２のフリップフロップと、
前記第２の出力信号を入力し、前記第２のクロック信号の立ち上がりのときに、前記第２の出力信号のデータをラッチして第３の出力信号を出力する第３のフリップフロップと、
前記第２及び第３の出力信号を入力し、前記第２及び第３の出力信号の信号レベルが一致或いは不一致であるかを検出し、不一致の場合に半導体集積回路装置のテストモードに使用されるテストイネーブル信号を出力する検出手段と、
第１のリセット信号を出力するリセット端子と、
前記第１のリセット信号を入力し、前記第１のリセット信号の立ち上がりエッジを検出し、検出された第２のリセット信号を前記第１乃至３のフリップフロップに出力して前記第１乃至３のフリップフロップから出力されるデータをリセットする第２のエッジ検出回路と、
を具備することを特徴とするテスト回路。
【請求項４】
テストクロック信号を出力するテスト用端子と、
前記テストクロック信号の立ち上がりのときに、第１のクロック信号のデータをラッチして第１の出力信号を出力する第１のフリップフロップと、
前記第１の出力信号を入力し、前記第１のクロック信号を２逓倍した第２のクロック信号の立ち上がりのときに、前記第１の出力信号のデータをラッチして第２の出力信号を出力する第２のフリップフロップと、
前記第２の出力信号を入力し、前記第２のクロック信号の立ち上がりのときに、前記第２の出力信号のデータをラッチして第３の出力信号を出力する第３のフリップフロップと、
前記第２及び第３の出力信号を入力し、前記第２及び第３の出力信号の信号レベルが一致或いは不一致であるかを検出する検出手段と、
前記検出手段から出力される検出信号の反転信号をリセット信号として入力し、前記クロック信号を入力して前記クロック信号をアップカウントするカウンタを有し、前記クロック信号のパルス数が所定の数以上の場合、半導体集積回路装置のテストモードに使用されるテストイネーブル信号を出力し、前記クロック信号のパルス数が所定の数以下の場合、前記カウンタのカウンタ値をリセットする誤入力防止回路と、
を具備することを特徴とするテスト回路。
【請求項５】
前記第２のクロック信号は、前記第１のクロック信号を入力し、前記第１のクロック信号の立ち上がり及び立ち下りのエッジを検出するエッジ検出回路から生成され、前記半導体集積回路装置に内蔵されることを特徴とする請求項４に記載のテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置をテストするときに使用されるテスト回路に関する。
【背景技術】
【０００２】
従来、種々の機能ブロックを含む半導体集積回路装置の良否を判定するテスト、例えば製品出荷テストでは、テスト回路を用いて各種テストを実施している。この場合、発振端子、リセット端子、或いはテスト用端子などが必要となる（例えば、特許文献１参照。）。
【０００３】
近年、半導体集積回路装置の小型化や小ピン化が進行し、例えば、１チップマイクロコントローラでは、端子数が６ピン或いは８ピンの製品などが出荷されている。このような小ピンの半導体集積回路装置では、半導体集積回路装置の良否を判定するテストに使用するテスト端子を搭載すると、入出力ピンなどの端子数が少なくなり半導体集積回路装置の機能及び用途が減少するという問題点がある。このため、テスト端子の数を最低限にする必要がある。
【特許文献１】特開平６−３４２０４３号公報（頁６、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、テスト用端子の増加を抑制して半導体集積回路装置をテストできるテスト回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様のテスト回路は、テストクロック信号を出力するテスト用端子と、前記テストクロック信号にもとづいて、第１のクロック信号をラッチして第１の出力信号を出力する第１のフリップフロップと、前記第１の出力信号を入力し、前記第１のクロック信号を２逓倍した第２のクロック信号にもとづいて、前記第１の出力信号をラッチして第２の出力信号を出力する第２のフリップフロップと、前記第２の出力信号を入力し、前記第２のクロック信号にもとづいて、前記第２の出力信号をラッチして第３の出力信号を出力する第３のフリップフロップと、前記第２及び第３の出力信号を入力し、前記第２及び第３の出力信号の信号レベルが一致或いは不一致であるかを検出し、不一致の場合に半導体集積回路装置のテストモードに使用されるテストイネーブル信号を前記半導体集積回路装置に出力する検出手段とを具備することを特徴とする。
【０００６】
更に、本発明の他態様のテスト回路は、テストクロック信号を出力するテスト用端子と、第１のクロック信号を入力し、前記第１のクロック信号の立ち上がり及び立ち下がりのエッジを検出して２逓倍された第２のクロック信号を出力する第１のエッジ検出回路と、前記テストクロック信号の立ち上がりのときに、前記第１のクロック信号のデータをラッチして第１の出力信号を出力する第１のフリップフロップと、前記第１の出力信号を入力し、前記第２のクロック信号の立ち上がりのときに、前記第１の出力信号のデータをラッチして第２の出力信号を出力する第２のフリップフロップと、前記第２の出力信号を入力し、前記第２のクロック信号の立ち上がりのときに、前記第２の出力信号のデータをラッチして第３の出力信号を出力する第３のフリップフロップと、前記第２及び第３の出力信号を入力し、前記第２及び第３の出力信号の信号レベルが一致或いは不一致であるかを検出し、不一致の場合に半導体集積回路装置のテストモードに使用されるテストイネーブル信号を出力する検出手段と、第１のリセット信号を出力するリセット端子と、前記第１のリセット信号を入力し、前記第１のリセット信号の立ち上がりエッジを検出し、検出された第２のリセット信号を前記第１乃至３のフリップフロップに出力して前記第１乃至３のフリップフロップから出力されるデータをリセットする第２のエッジ検出回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、テスト用端子の増加を抑制して半導体集積回路装置をテストできるテスト回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係るテスト回路について、図面を参照して説明する。図１はテスト回路を示すブロック図である。本実施例では、端子数の少ないマイクロコントローラに、出荷テストなどを行うときに用いられるテスト回路を設けている。
【００１０】
図１に示すように、テスト回路３０には、エッジ検出回路１、エッジ検出回路２、２入力Ｅｘ−ＯＲ回路ＥＸ１、リセット機能付きフリップフロップＦＦ１乃至ＦＦ３、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられている。テスト回路３０は、例えば半導体集積回路装置としての８端子１チップマイクロコントローラ（これ以降、８ピンマイコンと呼称する）に設けられ、８ピンマイコンの出荷テストを行うときに使用される。
【００１１】
端子Ｐａｄ１は、テスト用端子として用いられ、テストクロック信号ＴＣＬＫをリセット機能付きフリップフロップＦＦ１に出力する。端子Ｐａｄ２は、リセット端子として用いられ、リセット信号Ｒｅｓｅｔ１をエッジ検出回路２に出力する。クロック信号ＣＬＫは、８ピンマイコン内で生成され、リセット機能付きフリップフロップＦＦ１及びエッジ検出回路１に入力される。なお、従来では、半導体集積回路装置の出荷テストなどを行うときに使用されるテスト端子は、汎用端子としてのテスト端子が２つ、ブート端子としてのテスト端子が１つの計３つである。
【００１２】
エッジ検出回路１は、クロック信号ＣＬＫを入力し、その信号の立ち上がり及び立ち下りエッジを検出し、クロック信号ＣＬＫを２逓倍（２倍の周波数）したクロック信号ＣＬＫ２をリセット機能付きフリップフロップＦＦ２及びＦＦ３に出力する。エッジ検出回路２は、リセット信号Ｒｅｓｅｔ１を入力し、その信号の立ち上がりエッジを検出し、立ち上がりエッジ検出信号であるリセット信号Ｒｅｓｅｔ２をリセット機能付きフリップフロップＦＦ１乃至３に出力する。なお、リセット信号Ｒｅｓｅｔ２は、立ち上がりエッジの１回毎に“Ｈｉｇｈ”レベルの信号となり、一定期間経過後“Ｌｏｗ”レベルの信号となる。
【００１３】
リセット機能付きフリップフロップＦＦ１は、端子Ｐａｄ１とリセット機能付きフリップフロップＦＦ２の間に設けられ、クロック信号ＣＬＫをデータ信号として入力し、テストクロック信号ＴＣＬＫの立ち上がり時にクロック信号ＣＬＫをラッチして出力信号Ａとして出力する。なお、“Ｈｉｇｈ”レベルのリセット信号Ｒｅｓｅｔ２が入力されると、リセット機能付きフリップフロップＦＦ１から出力されるデータはリセットされ、出力信号Ａは“Ｌｏｗ”レベルとなる。
【００１４】
リセット機能付きフリップフロップＦＦ２は、リセット機能付きフリップフロップＦＦ１とリセット機能付きフリップフロップＦＦ３の間に設けられ、出力信号Ａをデータ信号として入力し、クロック信号ＴＣＬＫ２の立ち上がり時に出力信号Ａをラッチして出力信号Ｂとして出力する。なお、“Ｈｉｇｈ”レベルのリセット信号Ｒｅｓｅｔ２が入力されると、リセット機能付きフリップフロップＦＦ２から出力されるデータはリセットされ、出力信号Ｂは“Ｌｏｗ”レベルとなる。
【００１５】
リセット機能付きフリップフロップＦＦ３は、リセット機能付きフリップフロップＦＦ２と２入力Ｅｘ−ＯＲ回路ＥＸ１の間に設けられ、出力信号Ｂをデータ信号として入力し、クロック信号ＴＣＬＫ２の立ち上がり時に出力信号Ｂをラッチして出力信号Ｃとして出力する。なお、“Ｈｉｇｈ”レベルのリセット信号Ｒｅｓｅｔ２が入力されると、リセット機能付きフリップフロップＦＦ３から出力されるデータはリセットされ、出力信号Ｃは“Ｌｏｗ”レベルとなる。
【００１６】
２入力Ｅｘ−ＯＲ回路ＥＸ１は、リセット機能付きフリップフロップＦＦ２から出力される出力信号Ｂとリセット機能付きフリップフロップＦＦ３から出力される出力信号Ｃを入力し、論理演算した信号をテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅとして出力する。２入力Ｅｘ−ＯＲ回路ＥＸ１は、出力信号Ｂの信号レベルと出力信号Ｃの信号レベルとが異なる場合、“Ｈｉｇｈ”レベルの信号を出力し、出力信号Ｂの信号レベルと出力信号Ｃの信号レベルとが同一の場合、“Ｌｏｗ”レベルの信号を出力する。
【００１７】
なお、Ｅｘ−ＯＲ回路は、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路或いはＸＯＲ回路とも呼称される。２入力Ｅｘ−ＯＲ回路ＥＸ１は、出力信号Ｂ及び出力信号Ｃの信号レベルの一致或いは不一致を検出する検出手段として機能する。
【００１８】
ここで、リセット信号Ｒｅｓｅｔ２がリセット機能付きフリップフロップＦＦ１乃至３に入力され、リセット機能付きフリップフロップＦＦ１乃至３のデータがリセットされる。その後、クロック信号ＣＬＫ、クロック信号ＣＬＫ２、及びテストクロック信号ＴＣＬＫにもとづいて、出力信号Ｂとそれと異なる信号レベルの出力信号Ｃが２入力Ｅｘ−ＯＲ回路ＥＸ１に入力されて、２入力Ｅｘ−ＯＲ回路ＥＸ１から“Ｈｉｇｈ”レベルの信号であるテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが出力される。この信号により８ピンマイコンはテストモードに移行する。
【００１９】
上述したように、本実施例のテスト回路では、エッジ検出回路１、エッジ検出回路２、２入力Ｅｘ−ＯＲ回路ＥＸ１、リセット機能付きフリップフロップＦＦ１乃至ＦＦ３、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられ、半導体集積回路装置の出荷テストなどを行うときに使用される。テスト端子である端子Ｐａｄ１から入力されるテストクロック信号ＴＣＬＫにもとづいて、２入力Ｅｘ−ＯＲ回路ＥＸ１から“Ｈｉｇｈ”レベルの信号であるテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが出力される。この信号により半導体集積回路装置をテストモードに移行することができる。
【００２０】
このため、従来よりもテスト端子数の増加を抑制しながら半導体集積回路装置の出荷テストなどを行うことができる。したがって、入出力ピンなどの端子数の減少を抑制でき、半導体集積回路装置の機能及び用途の低下を抑制することができる。
【００２１】
なお、本実施例では、クロック信号ＣＬＫを８ピンマイコン内で生成しているが、外部からクロック信号ＣＬＫを供給してもよい。また、リセット機能付きフリップフロップＦＦ１乃至３は、立ち上がりエッジでデータラッチする構成にしているが、必ずしもこれに限定されるものではなく、立ち下りエッジでデータラッチする構成にしてもよい。
【実施例２】
【００２２】
次に、本発明の実施例２に係るテスト回路について、図面を参照して説明する。図２はテスト回路を示すブロック図である。本実施例では誤ってテストモードに移行させない誤入力防止回路を設けている。
【００２３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２４】
図２に示すように、テスト回路３０ａには、エッジ検出回路１、エッジ検出回路２、カウンタ３、比較回路４、２入力ＡＮＤ回路ＡＮＤ１、２入力Ｅｘ−ＯＲ回路ＥＸ１、リセット機能付きフリップフロップＦＦ１乃至ＦＦ３、インバータＩＮＶ１、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられている。テスト回路３０ａは、例えば半導体集積回路装置としての８ピンマイコンの出荷テストなどを行うときに使用される。ここで、インバータＩＮＶ１、カウンタ３、比較回路４、及び２入力ＡＮＤ回路ＡＮＤ１は、誤ってテストモードに移行させない誤入力防止回路として機能する。
【００２５】
２入力Ｅｘ−ＯＲ回路ＥＸ１は、リセット機能付きフリップフロップＦＦ３とインバータＩＮＶ１の間に設けられ、リセット機能付きフリップフロップＦＦ２から出力される出力信号Ｂとリセット機能付きフリップフロップＦＦ３から出力される出力信号Ｃを入力し、論理演算した信号を出力信号ＥｎとしてインバータＩＮＶ１に出力する。インバータＩＮＶ１は、２入力Ｅｘ−ＯＲ回路ＥＸ１から出力される出力信号Ｅｎを入力し、その信号を反転した出力信号Ｓ１をカウンタ３に出力する。
【００２６】
カウンタ３は、インバータＩＮＶ１から出力される出力信号Ｓ１をリセット信号として用い、出力信号Ｓ１が“Ｈｉｇｈ”レベルのときにリセットする（カウンタ値をゼロにする）。カウンタ３は、クロック信号ＣＬＫを入力してその信号アップカウントし、カウント値情報を出力信号Ｓ２として比較回路４に出力する。
【００２７】
比較回路４は、カウンタ３と２入力ＡＮＤ回路ＡＮＤ１の間に設けられ、カウンタ３から出力される出力信号Ｓ２を入力し、その信号が所定の数ｍよりも大きいか或いは小さいかの比較を行う。所定の数ｍよりも大きい場合に“Ｈｉｇｈ”レベルの信号を出力信号Ｓ３として２入力ＡＮＤ回路ＡＮＤ１に出力し、所定の数ｍよりも小さい場合に“Ｌｏｗ”レベルの信号を出力信号Ｓ３として２入力ＡＮＤ回路ＡＮＤ１に出力する。
【００２８】
２入力ＡＮＤ回路ＡＮＤ１は、比較回路４から出力される出力信号Ｓ３とウォーミングアップ信号Ｗａｒｍｉｎｇ  Ｕｐを入力し、論理演算した信号をテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅとして出力する。２入力ＡＮＤ回路ＡＮＤ１は、出力信号Ｓ３とウォーミングアップ信号Ｗａｒｍｉｎｇ  Ｕｐが“Ｈｉｇｈ”レベルの時に、“Ｈｉｇｈ”レベルのテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅを出力し、それ以外は“Ｌｏｗ” レベルのテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅを出力する。
【００２９】
２入力ＡＮＤ回路ＡＮＤ１から“Ｈｉｇｈ”レベルの信号であるテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが出力され、この信号により８ピンマイコンはテストモードに移行する。ここでは、ウォーミングアップ信号Ｗａｒｍｉｎｇ  Ｕｐは８ピンマイコン内で生成されているが、外部から供給してもよい。
【００３０】
次に、テスト回路の動作について図３及び図４を参照して説明する。図３はテスト回路の動作を示すタイミングチャート、図４はテストクロック信号が誤パルスの場合のテスト回路の動作を示すタイミングチャートである。ここで、比較回路で設定される所定の数ｍは、ｍ＝４である。なお、所定の数ｍは４に限定されるものではなく、任意に変更してもよい。
【００３１】
図３に示すように、クロック信号ＣＬＫは、例えばデューティが５０％、５０％の信号であり、エッジ検出回路１により逓倍（２倍の周波数）されてクロック信号ＣＬＫ２となり、リセット機能付きフリップフロップＦＦ２及びＦＦ３に入力される。
【００３２】
次に、端子Ｐａｄ２を介して“Ｈｉｇｈ”レベルのリセット信号Ｒｅｓｅｔ１がエッジ検出回路２に入力され、エッジ検出回路２から“Ｈｉｇｈ”レベル（所定期間“Ｈｉｇｈ”）のリセット信号Ｒｅｓｅｔ２がリセット機能付きフリップフロップＦＦ１乃至３が入力される。このリセット信号Ｒｅｓｅｔ２により、リセット機能付きフリップフロップＦＦ１乃至３からそれぞれ出力される出力信号Ａ乃至Ｃは、それまでのデータがすべてリセットされすべて“Ｌｏｗ”レベルとなる。このため、２入力Ｅｘ−ＯＲ回路ＥＸ１から出力される出力信号Ｅｎは“Ｌｏｗ”レベルとなり、インバータＩＮＶ１から出力される出力信号Ｓ１が“Ｈｉｇｈ”レベルとなり、カウンタ３のカウンタ値はそれまでのデータがすべてリセットされてゼロ（０）になる。
【００３３】
続いて、リセット信号Ｒｅｓｅｔ２が“Ｌｏｗ”レベルとなり、リセット機能付きフリップフロップＦＦ１乃至３のリセットが解除された後、例えばデューティが５０％、５０％でクロック信号ＣＬＫ２と同一周波数で、クロック信号ＣＬＫ２に対して遅延されたテストクロック信号ＴＣＬＫがリセット機能付きフリップフロップＦＦ１に入力される。
【００３４】
リセット機能付きフリップフロップＦＦ１は、テストクロック信号ＴＣＬＫの立ち上がり時に、クロック信号ＣＬＫのデータをラッチして出力信号Ａを出力する。このため、出力信号Ａはテストクロック信号ＴＣＬＫの１／２の周波数となる。
【００３５】
リセット機能付きフリップフロップＦＦ２は、クロック信号ＣＬＫ２の立ち上がり時に、出力信号Ａのデータをラッチして出力信号Ｂを出力する。このため、出力信号Ｂはクロック信号ＣＬＫ２の１／２の周波数となる。
【００３６】
リセット機能付きフリップフロップＦＦ３は、クロック信号ＣＬＫ２の立ち上がり時に、出力信号Ｂのデータをラッチして出力信号Ｃを出力する。このため、出力信号Ｃはクロック信号ＣＬＫ２の１／２の周波数であり、出力信号Ｂよりも１／２周期遅れた信号となる。この結果、出力信号Ｂと出力信号Ｃは、信号レベルが異なる信号となる（いずれかが“Ｈｉｇｈ”或いは“Ｌｏｗ”レベルとなる）。２入力Ｅｘ−ＯＲ回路ＥＸ１から出力される出力信号Ｅｎは“Ｈｉｇｈ”レベルとなり、インバータＩＮＶ１から出力される出力信号Ｓ１が“Ｌｏｗ”レベルとなり、カウンタ３のリセットが解除されてカウントが開始される。
【００３７】
そして、カウンタ３から出力されるカウント値がｍ＞４になると（ｍが５以上になると）、比較回路４から出力される出力信号Ｓ３が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。“Ｌｏｗ”レベルのウォーミングアップ信号Ｗａｒｍｉｎｇ  Ｕｐと“Ｈｉｇｈ”レベルの出力信号Ｓ３が２入力ＡＮＤ回路ＡＮＤ１に入力され、２入力ＡＮＤ回路ＡＮＤ１から“Ｌｏｗ” レベルのテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが出力される。なお、カウンタ３のアップカウントは続行される。
【００３８】
次に、ウォーミングアップ信号Ｗａｒｍｉｎｇ  Ｕｐが“Ｌｏｗ” レベルから“Ｈｉｇｈ”レベルに変化すると、２入力ＡＮＤ回路ＡＮＤ１から“Ｈｉｇｈ” レベルのテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが出力される。この信号により８ピンマイコンはテストモードに移行する。
【００３９】
図４に示すように、テストクロック信号ＴＣＬＫが誤パルスで、且つパルス数が比較回路で設定される所定の数４よりも少ないｍ＝３の場合では、テストクロック信号ＴＣＬＫの３パルス数までは、テスト回路３０ａは図４と同様な動きをする。
【００４０】
次に、誤パルスが終了し、テストクロック信号ＴＣＬＫが“Ｌｏｗ”レベルになると、２入力Ｅｘ−ＯＲ回路ＥＸ１から出力される出力信号Ｅｎは“Ｌｏｗ”レベルとなり、インバータＩＮＶ１から出力される出力信号Ｓ１が“Ｈｉｇｈ”レベルとなり、カウンタ３のカウンタ値はリセットされてゼロ（０）になる。つまり、誤パルスのテストクロック信号ＴＣＬＫでは、８ピンマイコンはテストモードに移行しない。
【００４１】
続いて、連続したパルスである正常なテストクロック信号ＴＣＬＫがリセット機能付きフリップフロップＦＦ１に入力され、カウンタ３のカウンタ値がｍ＝５になると、２入力ＡＮＤ回路ＡＮＤ１から“Ｈｉｇｈ” レベルのテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが出力される。この信号により８ピンマイコンはテストモードに正常に移行する。
【００４２】
上述したように、本実施例のテスト回路では、エッジ検出回路１、エッジ検出回路２、カウンタ３、比較回路４、２入力ＡＮＤ回路ＡＮＤ１、２入力Ｅｘ−ＯＲ回路ＥＸ１、リセット機能付きフリップフロップＦＦ１乃至ＦＦ３、インバータＩＮＶ１、端子Ｐａｄ１、及び端子Ｐａｄ２が設けられ、半導体集積回路装置の出荷テストなどを行うときに使用される。インバータＩＮＶ１、カウンタ３、比較回路４、及び２入力ＡＮＤ回路ＡＮＤ１は、誤ってテストモードに移行させない誤入力防止回路として機能する。テスト端子である端子Ｐａｄ１から入力されるテストクロック信号ＴＣＬＫにもとづいて、２入力ＡＮＤ回路ＡＮＤ１から“Ｈｉｇｈ”レベルの信号であるテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが出力される。この信号により半導体集積回路装置をテストモードに移行することができる。誤ってパルス数の少ないテストクロック信号ＴＣＬＫが入力された場合、２入力ＡＮＤ回路ＡＮＤ１から“Ｌｏｗ”レベルの信号であるテストイネーブル信号Ｔｅｓｔ  Ｅｎａｂｌｅが出力される。
【００４３】
このため、従来よりもテスト端子数の増加を抑制しながら半導体集積回路装置の出荷テストなどを行うことができる。したがって、入出力ピンなどの端子数の減少を抑制でき、半導体集積回路装置の機能及び用途の低下を抑制することができる。また、半導体集積回路装置の使用者などが、半導体集積回路装置のテストモードに誤って移行するトラブルを防止することができる。
【００４４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４５】
例えば、本実施例では、端子数の少ないマイクロコントローラに適用したが、プロセッサ、システムＬＳＩなど種々の半導体集積回路装置に適用することができる。
【００４６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  テストクロック信号を出力するテスト用端子と、第１のクロック信号を入力し、前記第１のクロック信号の立ち上がり及び立ち下がりのエッジを検出して前記第１のクロック信号を２逓倍した第２のクロック信号を出力する第１のエッジ検出回路と、前記テストクロック信号の立ち上がりのときに、前記第１のクロック信号のデータをラッチして第１の出力信号を出力する第１のフリップフロップと、前記第１の出力信号を入力し、前記第２のクロック信号の立ち上がりのときに、前記第１の出力信号のデータをラッチして第２の出力信号を出力する第２のフリップフロップと、前記第２の出力信号を入力し、前記第２のクロック信号の立ち上がりのときに、前記第２の出力信号のデータをラッチして第３の出力信号を出力する第３のフリップフロップと、前記第２及び第３の出力信号を入力し、前記第２及び第３の出力信号の信号レベルが一致或いは不一致であるかを検出して検出信号を出力する第１の検出手段と、第１のリセット信号を出力するリセット端子と、前記第１のリセット信号を入力し、前記第１のリセット信号の立ち上がりエッジを検出し、検出された第２のリセット信号を前記第１乃至３のフリップフロップに出力して前記第１乃至３のフリップフロップから出力されるデータをリセットする第２のエッジ検出回路と、前記検出手段から出力される検出信号の反転信号をリセット信号として入力し、前記クロック信号を入力して前記クロック信号をアップカウントするカウンタと、前記カウンタから出力されるカウンタ値を入力し、前記カウンタ値が所定の数以下の場合、“Ｌｏｗ”レベルの信号を出力し、前記カウンタ値が所定の数よりも大きい場合、“Ｈｉｇｈ”レベルの信号を出力する比較回路と、前記比較回路から出力される比較信号とウォーミングアップ信号を入力し、前記比較信号と前記ウォーミングアップ信号の信号レベルが“Ｈｉｇｈ”レベルのときに、半導体集積回路装置のテストモードに使用されるテストイネーブル信号を出力する第２の検出手段とを具備するテスト回路。
【００４７】
（付記２）  前記第１の検出手段は２入力Ｅｘ−ＯＲ回路であり、前記第２の検出手段は２入力ＡＮＤ回路である付記１に記載のテスト回路。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１に係るテスト回路を示すブロック図。
【図２】本発明の実施例２に係るテスト回路を示すブロック図。
【図３】本発明の実施例２に係るテスト回路の動作を示すタイミングチャート。
【図４】本発明の実施例２に係るテストクロック信号が誤パルスの場合のテスト回路の動作を示すタイミングチャート。
【符号の説明】
【００４９】
１、２  エッジ検出回路
３  カウンタ
４  比較回路
３０、３０ａ  テスト回路
Ａ，Ｂ、Ｃ、Ｅｎ、Ｓ１〜３  出力信号
ＡＮＤ１  ２入力ＡＮＤ回路
ＣＬＫ、ＣＬＫ２  クロック信号
ＥＸ１  ２入力Ｅｘ−ＯＲ回路
ＦＦ１〜３  フリップフロップ
ＩＮＶ１  インバータ
Ｐａｄ１、Ｐａｄ２  端子
Ｒｅｓｅｔ１、Ｒｅｓｅｔ２  リセット信号
ＴＣＬＫ  テストクロック信号
Ｔｅｓｔ  Ｅｎａｂｌｅ  テストイネーブル信号
Ｗａｒｍｉｎｇ  Ｕｐ  ウォーミングアップ信号
【図１】
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【図２】
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【図３】
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【図４】
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