(57)【要約】【課題】複数のメモリマクロセルでリダンダンシＩ/Ｏ領域を共有することができるメモリマクロセルおよびそれを用いた半導体装置を実現する。【解決手段】本発明のメモリマクロセルおよびそれを用いた半導体装置は、第１のシフト入力ピンＳＩ０が第１の入力に接続され、ＤＩ０が第２の入力に接続され、出力がＩｎ０に接続され、ＳＣによって第１または第２の入力が選択されるセレクタ１５ａと、Ｏｕｔ０が第１の入力に接続され、Ｏｕｔ１が第２の入力に接続され、出力がＤＯ０に接続され、ＳＣによって第１または第２の入力が選択されるセレクタ１６ａと、Ｏｕｔ０に接続されたシフト出力ピンＳＯ０と、Ｏｕｔ７が第１の入力に接続され、第２のシフト入力ピンＳＩ７が第２の入力に接続され、出力がＤＯ７に接続され、ＳＣによって第１または第２の入力が選択されるセレクタ１６ｈを有する。【選択図】図１
2008257779.tif 000002
【特許請求の範囲】
【請求項１】
Ｎビット（Ｎは２以上の整数。）のデータ入力ピンおよびＮビットのデータ出力ピンを備え、シフトリダンダンシ方式によって不良Ｉ/Ｏを置き換えるメモリマクロセルであって、
ＮビットのＩ/Ｏ入力および当該Ｉ/Ｏ入力にそれぞれ対応したＮビットのＩ/Ｏ出力を備えたメモリセルアレイと、
前記不良Ｉ/Ｏのアドレス情報を保持し、当該アドレス情報に基づいて前記不良Ｉ/Ｏを置き換えるためのＮビットの制御信号を生成する制御手段と、
前記制御信号に基づいて前記データ入力ピンからのデータをシフトして、前記メモリセルアレイのＩ/Ｏ入力へ供給する入力シフト手段と、
前記制御信号に基づいて前記メモリセルアレイのＩ/Ｏ出力からのデータをシフトして、前記データ出力ピンへ供給する出力シフト手段と、
第１のシフト入力ピンが第１の入力に接続され、前記Ｎビットのデータ入力ピンのうち第１のデータ入力ピンが第２の入力に接続され、出力が前記ＮビットのＩ/Ｏ入力のうち第１のＩ/Ｏ入力に接続され、前記Ｎビットの制御信号のうち第１の制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第１の選択手段と、
前記ＮビットのＩ/Ｏ出力のうち第１のＩ/Ｏ出力が第１の入力に接続され、前記ＮビットのＩ/Ｏ出力のうち第２のＩ/Ｏ出力が第２の入力に接続され、出力が前記Ｎビットのデータ出力ピンのうち第１のデータ出力ピンに接続され、前記第１の制御信号によって前記第１または前記第２の入力が選択される前記出力シフト手段としての第２の選択手段と、
前記第１のＩ/Ｏ出力に接続されたシフト出力ピンと、
前記Ｎビットのデータ入力ピンのうち第（ｎ−１）のデータ入力ピン（ｎは整数で、２≦ｎ≦（Ｎ−１）。）が第１の入力に接続され、前記Ｎビットのデータ入力ピンのうち第ｎのデータ入力ピンが第２の入力に接続され、出力が前記ＮビットのＩ/Ｏ入力のうち第ｎのＩ/Ｏ入力に接続され、前記Ｎビットの制御信号のうち第ｎの制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第（２ｎ−１）の選択手段と、
前記ＮビットのＩ/Ｏ出力のうち第ｎのＩ/Ｏ出力が第１の入力に接続され、前記ＮビットのＩ/Ｏ出力のうち第（ｎ＋１）のＩ/Ｏ出力が第２の入力に接続され、出力が前記Ｎビットのデータ出力ピンのうち第ｎのデータ出力ピンに接続され、前記第ｎの制御信号によって前記第１または前記第２の入力が選択される前記出力シフト手段としての第（２ｎ）の選択手段と、
前記Ｎビットのデータ入力ピンのうち第（Ｎ−１）のデータ入力ピンが第１の入力に接続され、前記Ｎビットのデータ入力ピンのうち第Ｎのデータ入力ピンが第２の入力に接続され、出力が前記ＮビットのＩ/Ｏ入力のうち第ＮのＩ/Ｏ入力に接続され、前記Ｎビットの制御信号のうち第Ｎの制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第（２Ｎ−１）の選択手段と、
前記ＮビットのＩ/Ｏ出力のうち第ＮのＩ/Ｏ出力が第１の入力に接続され、第２のシフト入力ピンが第２の入力に接続され、出力が前記Ｎビットのデータ出力ピンのうち第Ｎのデータ出力ピンに接続され、前記第Ｎの制御信号によって前記第１または前記第２の入力が選択される前記出力シフト手段としての第（２Ｎ）の選択手段を有することを特徴とするメモリマクロセル。
【請求項２】
前記第２の選択手段は、前記第１の制御信号によって前記第１の選択手段が前記第１のシフト入力ピンからのデータを選択している場合は、前記第２のＩ/Ｏ出力を選択して前記第１のデータ出力ピンへ出力することを特徴とする請求項１に記載のメモリマクロセル。
【請求項３】
前記第（２Ｎ）の選択手段は、前記第Ｎの制御信号によって前記第（２Ｎ−１）の選択手段が前記第（Ｎ−１）のデータ入力ピンからのデータを選択している場合は、前記第２のシフト入力ピンからのデータを選択して前記第Ｎのデータ出力ピンへ出力することを特徴とする請求項１に記載のメモリマクロセル。
【請求項４】
Ｍビット（Ｍは２以上の整数。）のデータ入力ピンおよびＭビットのデータ出力ピンを備え、シフトリダンダンシ方式によって不良Ｉ/Ｏを置き換えるメモリマクロセルであって、
（Ｍ＋１）ビットのＩ/Ｏ入力および当該Ｉ/Ｏ入力にそれぞれ対応した（Ｍ＋１）ビットのＩ/Ｏ出力を備えたメモリセルアレイと、
前記不良Ｉ/Ｏのアドレス情報を保持し、当該アドレス情報に基づいて前記不良Ｉ/Ｏを置き換えるための（Ｍ＋１）ビットの制御信号を生成する制御手段と、
前記制御信号に基づいて前記データ入力ピンからのデータをシフトして、前記メモリセルアレイのＩ/Ｏ入力へ供給する入力シフト手段と、
前記制御信号に基づいて前記メモリセルアレイのＩ/Ｏ出力からのデータをシフトして、前記データ出力ピンへ供給する出力シフト手段と、
第１のシフト入力ピンが第１の入力に接続され、前記Ｍビットのデータ入力ピンのうち第１のデータ入力ピンが第２の入力に接続され、出力が前記（Ｍ＋１）ビットのＩ/Ｏ入力のうち第１のＩ/Ｏ入力に接続され、前記（Ｍ＋１）ビットの制御信号のうち第１の制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第１の選択手段と、
前記（Ｍ＋１）ビットのＩ/Ｏ出力のうち第１のＩ/Ｏ出力が第１の入力に接続され、前記（Ｍ＋１）ビットのＩ/Ｏ出力のうち第２のＩ/Ｏ出力が第２の入力に接続され、出力が前記Ｍビットのデータ出力ピンのうち第１のデータ出力ピンに接続され、前記第１の制御信号によって前記第１または前記第２の入力が選択される前記出力シフト手段としての第２の選択手段と、
前記Ｍビットのデータ入力ピンのうち第（ｍ−１）のデータ入力ピン（ｍは整数で、２≦ｍ≦Ｍ。）が第１の入力に接続され、前記Ｍビットのデータ入力ピンのうち第ｍのデータ入力ピンが第２の入力に接続され、出力が前記（Ｍ＋１）ビットのＩ/Ｏ入力のうち第ｍのＩ/Ｏ入力に接続され、前記（Ｍ＋１）ビットの制御信号のうち第ｍの制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第（２ｍ−１）の選択手段と、
前記（Ｍ＋１）ビットのＩ/Ｏ出力のうち第ｍのＩ/Ｏ出力が第１の入力に接続され、前記（Ｍ＋１）ビットのＩ/Ｏ出力のうち第（ｍ＋１）のＩ/Ｏ出力が第２の入力に接続され、出力が前記Ｍビットのデータ出力ピンのうち第ｍのデータ出力ピンに接続され、前記第ｍの制御信号によって前記第１または前記第２の入力が選択される前記出力シフト手段としての第（２ｍ）の選択手段と、
前記Ｍビットのデータ入力ピンのうち第Ｍのデータ入力ピンが第１の入力に接続され、固定電位が第２の入力に接続され、出力が前記（Ｍ＋１）ビットのＩ/Ｏ入力のうち第（Ｍ＋１）のＩ/Ｏ入力に接続され、前記（Ｍ＋１）ビットの制御信号のうち第（Ｍ＋１）の制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第（２Ｍ＋１）の選択手段を有することを特徴とするメモリマクロセル。
【請求項５】
請求項１に記載の第１のメモリマクロセルと、
請求項４に記載の第２のメモリマクロセルを用いた半導体装置であって、
前記第１のメモリマクロセルの第Ｎのデータ入力ピンが前記第２のメモリマクロセルの第１のシフト入力ピンに接続され、前記第１のメモリマクロセルの第２のシフト入力ピンに前記第２のメモリマクロセルのシフト出力ピンが接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトリダンダンシ方式を採用したメモリマクロセルおよびそれを用いた半導体装置に関する。
【背景技術】
【０００２】
一般に、大規模集積回路（ＬＳＩ）などのＳｏＣ（System On Chip）製品に搭載されているメモリで、特に小規模なメモリ群が多く搭載されている半導体装置では、リダンダンシ機能を有さないメモリ群が数多く存在する。このため、従来は、１チップ内で１箇所でも不具合が存在すると、不良品として廃棄されていた。しかし、近年のチップの高機能化、多様化に伴い、１チップに搭載されている小規模メモリ群の数は増大し、チップに占めるメモリ総容量も増大してきている。特に、数百個レベルのメモリ群が１チップに散りばめられているＳｏＣ製品では、リダンダンシ機能（例えば、「特許文献１」を参照。）を効率よく搭載する技術が非常に重要になっている。
【０００３】
しかしながら、従来の半導体装置では、チップ内で点在している小規模メモリごとにリダンダンシ機能を持たせると、チップ面積が増大しコストが増大してしまうという問題があった。一方、微細化に伴い、今まで問題にならなかった製造工程上の小さな伝導性等のダストがメモリ群を不良させる原因となり、歩留まりが低下し、結果としてコストが増大してしまうという問題があった。また、高機能化に伴い、高速動作等を要求される製品も、プロセス工程が複雑化し、メモリ群の不良を引き起こすという問題があった。
【特許文献１】特開２００３−１５７６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、複数のメモリマクロセルでリダンダンシＩ/Ｏ領域を共有することができるメモリマクロセルおよびそれを用いた半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の第１の態様によれば、Ｎビット（Ｎは２以上の整数。）のデータ入力ピンおよびＮビットのデータ出力ピンを備え、シフトリダンダンシ方式によって不良Ｉ/Ｏを置き換えるメモリマクロセルであって、ＮビットのＩ/Ｏ入力および当該Ｉ/Ｏ入力にそれぞれ対応したＮビットのＩ/Ｏ出力を備えたメモリセルアレイと、前記不良Ｉ/Ｏのアドレス情報を保持し、当該アドレス情報に基づいて前記不良Ｉ/Ｏを置き換えるためのＮビットの制御信号を生成する制御手段と、前記制御信号に基づいて前記データ入力ピンからのデータをシフトして、前記メモリセルアレイのＩ/Ｏ入力へ供給する入力シフト手段と、前記制御信号に基づいて前記メモリセルアレイのＩ/Ｏ出力からのデータをシフトして、前記データ出力ピンへ供給する出力シフト手段と、第１のシフト入力ピンが第１の入力に接続され、前記Ｎビットのデータ入力ピンのうち第１のデータ入力ピンが第２の入力に接続され、出力が前記ＮビットのＩ/Ｏ入力のうち第１のＩ/Ｏ入力に接続され、前記Ｎビットの制御信号のうち第１の制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第１の選択手段と、前記ＮビットのＩ/Ｏ出力のうち第１のＩ/Ｏ出力が第１の入力に接続され、前記ＮビットのＩ/Ｏ出力のうち第２のＩ/Ｏ出力が第２の入力に接続され、出力が前記Ｎビットのデータ出力ピンのうち第１のデータ出力ピンに接続され、前記第１の制御信号によって前記第１または前記第２の入力が選択される前記出力シフト手段としての第２の選択手段と、前記第１のＩ/Ｏ出力に接続されたシフト出力ピンと、前記Ｎビットのデータ入力ピンのうち第（ｎ−１）のデータ入力ピン（ｎは整数で、２≦ｎ≦（Ｎ−１）。）が第１の入力に接続され、前記Ｎビットのデータ入力ピンのうち第ｎのデータ入力ピンが第２の入力に接続され、出力が前記ＮビットのＩ/Ｏ入力のうち第ｎのＩ/Ｏ入力に接続され、前記Ｎビットの制御信号のうち第ｎの制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第（２ｎ−１）の選択手段と、前記ＮビットのＩ/Ｏ出力のうち第ｎのＩ/Ｏ出力が第１の入力に接続され、前記ＮビットのＩ/Ｏ出力のうち第（ｎ＋１）のＩ/Ｏ出力が第２の入力に接続され、出力が前記Ｎビットのデータ出力ピンのうち第ｎのデータ出力ピンに接続され、前記第ｎの制御信号によって前記第１または前記第２の入力が選択される前記出力シフト手段としての第（２ｎ）の選択手段と、前記Ｎビットのデータ入力ピンのうち第（Ｎ−１）のデータ入力ピンが第１の入力に接続され、前記Ｎビットのデータ入力ピンのうち第Ｎのデータ入力ピンが第２の入力に接続され、出力が前記ＮビットのＩ/Ｏ入力のうち第ＮのＩ/Ｏ入力に接続され、前記Ｎビットの制御信号のうち第Ｎの制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第（２Ｎ−１）の選択手段と、前記ＮビットのＩ/Ｏ出力のうち第ＮのＩ/Ｏ出力が第１の入力に接続され、第２のシフト入力ピンが第２の入力に接続され、出力が前記Ｎビットのデータ出力ピンのうち第Ｎのデータ出力ピンに接続され、前記第Ｎの制御信号によって前記第１または前記第２の入力が選択される前記出力シフト手段��しての第（２Ｎ）の選択手段を有することを特徴とするメモリマクロセルが提供される。
【０００６】
また、本発明の第２の態様によれば、Ｍビット（Ｍは２以上の整数。）のデータ入力ピンおよびＭビットのデータ出力ピンを備え、シフトリダンダンシ方式によって不良Ｉ/Ｏを置き換えるメモリマクロセルであって、（Ｍ＋１）ビットのＩ/Ｏ入力および当該Ｉ/Ｏ入力にそれぞれ対応した（Ｍ＋１）ビットのＩ/Ｏ出力を備えたメモリセルアレイと、前記不良Ｉ/Ｏのアドレス情報を保持し、当該アドレス情報に基づいて前記不良Ｉ/Ｏを置き換えるための（Ｍ＋１）ビットの制御信号を生成する制御手段と、前記制御信号に基づいて前記データ入力ピンからのデータをシフトして、前記メモリセルアレイのＩ/Ｏ入力へ供給する入力シフト手段と、前記制御信号に基づいて前記メモリセルアレイのＩ/Ｏ出力からのデータをシフトして、前記データ出力ピンへ供給する出力シフト手段と、第１のシフト入力ピンが第１の入力に接続され、前記Ｍビットのデータ入力ピンのうち第１のデータ入力ピンが第２の入力に接続され、出力が前記（Ｍ＋１）ビットのＩ/Ｏ入力のうち第１のＩ/Ｏ入力に接続され、前記（Ｍ＋１）ビットの制御信号のうち第１の制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第１の選択手段と、前記（Ｍ＋１）ビットのＩ/Ｏ出力のうち第１のＩ/Ｏ出力が第１の入力に接続され、前記（Ｍ＋１）ビットのＩ/Ｏ出力のうち第２のＩ/Ｏ出力が第２の入力に接続され、出力が前記Ｍビットのデータ出力ピンのうち第１のデータ出力ピンに接続され、前記第１の制御信号によって前記第１または前記第２の入力が選択される前記出力シフト手段としての第２の選択手段と、前記Ｍビットのデータ入力ピンのうち第（ｍ−１）のデータ入力ピン（ｍは整数で、２≦ｍ≦Ｍ。）が第１の入力に接続され、前記Ｍビットのデータ入力ピンのうち第ｍのデータ入力ピンが第２の入力に接続され、出力が前記（Ｍ＋１）ビットのＩ/Ｏ入力のうち第ｍのＩ/Ｏ入力に接続され、前記（Ｍ＋１）ビットの制御信号のうち第ｍの制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第（２ｍ−１）の選択手段と、前記（Ｍ＋１）ビットのＩ/Ｏ出力のうち第ｍのＩ/Ｏ出力が第１の入力に接続され、前記（Ｍ＋１）ビットのＩ/Ｏ出力のうち第（ｍ＋１）のＩ/Ｏ出力が第２の入力に接続され、出力が前記Ｍビットのデータ出力ピンのうち第ｍのデータ出力ピンに接続され、前記第ｍの制御信号によって前記第１または前記第２の入力が選択される前記出力シフト手段としての第（２ｍ）の選択手段と、前記Ｍビットのデータ入力ピンのうち第Ｍのデータ入力ピンが第１の入力に接続され、固定電位が第２の入力に接続され、出力が前記（Ｍ＋１）ビットのＩ/Ｏ入力のうち第（Ｍ＋１）のＩ/Ｏ入力に接続され、前記（Ｍ＋１）ビットの制御信号のうち第（Ｍ＋１）の制御信号によって前記第１または前記第２の入力が選択される前記入力シフト手段としての第（２Ｍ＋１）の選択手段を有することを特徴とするメモリマクロセルが提供される。
【０００７】
さらに、本発明の第３の態様によれば、上述の第１の態様に記載した第１のメモリマクロセルと、上述の第２の態様に記載した第２のメモリマクロセルを用いた半導体装置であって、前記第１のメモリマクロセルの第Ｎのデータ入力ピンが前記第２のメモリマクロセルの第１のシフト入力ピンに接続され、前記第１のメモリマクロセルの第２のシフト入力ピンに前記第２のメモリマクロセルのシフト出力ピンが接続されていることを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、リダンダンシＩ/Ｏ領域を複数のメモリマクロセルで共有することができるので、半導体装置のチップ面積増大を抑えつつ歩留まり向上を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【００１０】
図１は、本発明の実施例に係わる第１のメモリマクロセルを示す回路図である。ここでは、主に、シフトリダンダンシ方式にかかわる部分を示した。  
本発明の実施例に係わる第１のメモリマクロセルは、８ビットのＩ/Ｏ入力（以下、「Ｉｎ０〜Ｉｎ７」という。）と８ビットのＩ/Ｏ出力（以下、「Ｏｕｔ０〜Ｏｕｔ７」という。）を有するメモリセルアレイ１１（以下、「Ｃ/Ａ１１」という。）、シフトリダンダンシ方式によってＣ/Ａ１１の不良Ｉ/Ｏを置き換えるための入力シフト回路１２および出力シフト回路１３、入力シフト回路１２と出力シフト回路１３のデータシフトを制御する８ビットのシフト制御信号（以下、「ＳＣ［０：７］」という。）を生成する制御回路１４、８ビットのデータ入力ピン（以下、「ＤＩ０〜ＤＩ７」という。）、８ビットのデータ出力ピン（以下、「ＤＯ０〜ＤＯ７」という。）、他のメモリマクロセルからのシフトデータが入力される２つのシフト入力ピン（以下、「ＳＩ０およびＳＩ７」という。）、および他のメモリマクロセルへシフトデータを出力するシフト出力ピン（以下、「ＳＯ０」という。）を備えている。
【００１１】
また、入力シフト回路１２は８つの２入力セレクタ１５ａ〜１５ｈ（以下、「セレクタ１５ａ〜１５ｈ」という。）を有し、出力シフト回路１３は８つの２入力セレクタ１６ａ〜１６ｈ（以下、「セレクタ１６ａ〜１６ｈ」という。）を有している。
【００１２】
セレクタ１５ａの第１の入力にはＳＩ０が接続され、第２の入力にはＤＩ０が接続され、セレクタ１５ａの制御入力にはＳＣ［０：７］の第１ビットＳＣ［０］が接続され、セレクタ１５ａの出力はＩｎ０に接続されている。
【００１３】
セレクタ１６ａの第１の入力にはＩｎ０に対応したＯｕｔ０が接続され、第２の入力にはＩｎ１に対応したＯｕｔ１が接続され、セレクタ１６ａの制御入力にはＳＣ［０］が接続され、セレクタ１６ａの出力はＤＩ０に対応したＤＯ０に接続されている。また、Ｏｕｔ０はＳＯ０にも接続されている。
【００１４】
セレクタ１５ｂの第１の入力にはＤＩ０が接続され、第２の入力にはＤＩ１が接続され、セレクタ１５ｂの制御入力にはＳＣ［０：７］の第２ビットＳＣ［１］が接続され、セレクタ１５ｂの出力はＩｎ１に接続されている。
【００１５】
セレクタ１６ｂの第１の入力にはＩｎ１に対応したＯｕｔ１が接続され、第２の入力にはＩｎ２に対応したＯｕｔ２が接続され、セレクタ１６ｂの制御入力にはＳＣ［１］が接続され、セレクタ１６ｂの出力はＤＩ１に対応したＤＯ１に接続されている。
【００１６】
セレクタ１５ｃの第１の入力にはＤＩ１が接続され、第２の入力にはＤＩ２が接続され、セレクタ１５ｃの制御入力にはＳＣ［０：７］の第３ビットＳＣ［２］が接続され、セレクタ１５ｃの出力はＩｎ２に接続されている。
【００１７】
セレクタ１６ｃの第１の入力にはＩｎ２に対応したＯｕｔ２が接続され、第２の入力にはＩｎ３に対応したＯｕｔ３が接続され、セレクタ１６ｃの制御入力にはＳＣ［２］が接続され、セレクタ１６ｃの出力はＤＩ２に対応したＤＯ２に接続されている。
【００１８】
セレクタ１５ｄの第１の入力にはＤＩ２が接続され、第２の入力にはＤＩ３が接続され、セレクタ１５ｄの制御入力にはＳＣ［０：７］の第４ビットＳＣ［３］が接続され、セレクタ１５ｄの出力はＩｎ３に接続されている。
【００１９】
セレクタ１６ｄの第１の入力にはＩｎ３に対応したＯｕｔ３が接続され、第２の入力にはＩｎ４に対応したＯｕｔ４が接続され、セレクタ１６ｄの制御入力にはＳＣ［３］が接続され、セレクタ１６ｄの出力はＤＩ３に対応したＤＯ３に接続されている。
【００２０】
セレクタ１５ｅの第１の入力にはＤＩ３が接続され、第２の入力にはＤＩ４が接続され、セレクタ１５ｅの制御入力にはＳＣ［０：７］の第５ビットＳＣ［４］が接続され、セレクタ１５ｅの出力はＩｎ４に接続されている。
【００２１】
セレクタ１６ｅの第１の入力にはＩｎ４に対応したＯｕｔ４が接続され、第２の入力にはＩｎ５に対応したＯｕｔ５が接続され、セレクタ１６ｅの制御入力にはＳＣ［４］が接続され、セレクタ１６ｅの出力はＤＩ４に対応したＤＯ４に接続されている。
【００２２】
セレクタ１５ｆの第１の入力にはＤＩ４が接続され、第２の入力にはＤＩ５が接続され、セレクタ１５ｆの制御入力にはＳＣ［０：７］の第６ビットＳＣ［５］が接続され、セレクタ１５ｆの出力はＩｎ５に接続されている。
【００２３】
セレクタ１６ｆの第１の入力にはＩｎ５に対応したＯｕｔ５が接続され、第２の入力にはＩｎ６に対応したＯｕｔ６が接続され、セレクタ１６ｆの制御入力にはＳＣ［５］が接続され、セレクタ１６ｆの出力はＤＩ５に対応したＤＯ５に接続されている。
【００２４】
セレクタ１５ｇの第１の入力にはＤＩ５が接続され、第２の入力にはＤＩ６が接続され、セレクタ１５ｇの制御入力にはＳＣ［０：７］の第７ビットＳＣ［６］が接続され、セレクタ１５ｇの出力はＩｎ６に接続されている。
【００２５】
セレクタ１６ｇの第１の入力にはＩｎ６に対応したＯｕｔ６が接続され、第２の入力にはＩｎ７に対応したＯｕｔ７が接続され、セレクタ１６ｇの制御入力にはＳＣ［６］が接続され、セレクタ１６ｇの出力はＤＩ６に対応したＤＯ６に接続されている。
【００２６】
セレクタ１５ｈの第１の入力にはＤＩ６が接続され、第２の入力にはＤＩ７が接続され、セレクタ１５ｈの制御入力にはＳＣ［０：７］の第８ビットＳＣ［７］が接続され、セレクタ１５ｈの出力はＩｎ７に接続されている。
【００２７】
セレクタ１６ｈの第１の入力にはＩｎ７に対応したＯｕｔ７が接続され、第２の入力にはＳＩ７が接続され、セレクタ１６ｈの制御入力にはＳＣ［７］が接続され、セレクタ１６ｈの出力はＤＩ７に対応したＤＯ７に接続されている。
【００２８】
セレクタ１５ａとセレクタ１６ａは、ＳＣ［０］に対して相補的な動作をする。すなわち、セレクタ１５ａがＳＣ［０］に基づいて第１の入力を選択して出力している場合には、セレクタ１６ａはＳＣ［０］に基づいて第２の入力を選択して出力し、逆に、セレクタ１５ａがＳＣ［０］に基づいて第２の入力を選択して出力している場合には、セレクタ１６ａはＳＣ［０］に基づいて第１の入力を選択して出力する。同様に、セレクタ１５ｂ〜１５ｈとセレクタ１６ｂ〜１６ｈは、ＳＣ［１］〜ＳＣ［７］に基づいてそれぞれ相補的な動作をする。
【００２９】
Ｃ/Ａ１１は、複数のＳＲＡＭ（Static Random Access Memory）セルからなる８つのＩ/Ｏ領域で構成され、各Ｉ/Ｏ領域はデータ入出力のためにそれぞれ１つのＩ/Ｏ入力と１つのＩ/Ｏ出力を備えている。
【００３０】
すなわち、第１のＩ/Ｏ領域はＩ/Ｏ入力としてのＩｎ０とＩ/Ｏ出力としてのＯｕｔ０を備え、同様に、第２のＩ/Ｏ領域はＩｎ１とＯｕｔ１を備え、第３のＩ/Ｏ領域はＩｎ２とＯｕｔ２を備え、第４のＩ/Ｏ領域はＩｎ３とＯｕｔ３を備え、第５のＩ/Ｏ領域はＩｎ４とＯｕｔ４を備え、第６のＩ/Ｏ領域はＩｎ５とＯｕｔ５を備え、第７のＩ/Ｏ領域はＩｎ６とＯｕｔ６を備え、第８のＩ/Ｏ領域はＩｎ７とＯｕｔ７を備えている。
【００３１】
シフトリダンダンシ方式では、あるＩ/Ｏ領域に属するＳＲＡＭセルに不良が存在した場合には、そのＩ/Ｏ領域がまるごと別のＩ/Ｏ領域に置き換えられる。本発明の実施例に係わるメモリマクロセルを用いた半導体装置における具体的な置き換え方法については図４および図５を用いて後述する。
【００３２】
制御回路１４は、ヒューズ素子により不良セルのアドレス情報を保持する不揮発性の記憶回路とそのアドレス情報をデコードしてＳＣ［０：７］を生成するデコード回路を備えている。
【００３３】
図２は、本発明の実施例に係わる第２のメモリマクロセルを示す回路図である。ここでは、主に、シフトリダンダンシ方式にかかわる部分を示した。  
本発明の実施例に係わる第２のメモリマクロセルは、９ビットのＩ/Ｏ入力（以下、「Ｉｎ０〜Ｉｎ７およびＲＩｎ」という。）と９ビットのＩ/Ｏ出力（以下、「Ｏｕｔ０〜Ｏｕｔ７およびＲＯｕｔ」という。）を有するメモリセルアレイ２１（以下、「Ｃ/Ａ２１」という。）、シフトリダンダンシ方式によってＣ/Ａ２１の不良Ｉ/Ｏを置き換えるための入力シフト回路２２および出力シフト回路２３、入力シフト回路２２と出力シフト回路２３のデータシフトを制御する９ビットのシフト制御信号（以下、「ＳＣ［０：８］」という。）を生成する制御回路２４、８ビットのデータ入力ピン（以下、「ＤＩ０〜ＤＩ７」という。）、８ビットのデータ出力ピン（以下、「ＤＯ０〜ＤＯ７」という。）、他のメモリマクロセルからのシフトデータが入力されるシフト入力ピン（以下、「ＳＩ０」という。）、および他のメモリマクロセルへシフトデータを出力するシフト出力ピン（以下、「ＳＯ０」という。）を備えている。
【００３４】
また、入力シフト回路２２は９つの２入力セレクタ２５ａ〜２５ｊ（以下、「セレクタ２５ａ〜２５ｊ」という。）を有し、出力シフト回路２３は８つの２入力セレクタ２６ａ〜２６ｈ（以下、「セレクタ２６ａ〜２６ｈ」という。）を有している。
【００３５】
セレクタ２５ａの第１の入力にはＳＩ０が接続され、第２の入力にはＤＩ０が接続され、セレクタ２５ａの制御入力にはＳＣ［０：７］の第１ビットＳＣ［０］が接続され、セレクタ２５ａの出力はＩｎ０に接続されている。
【００３６】
セレクタ２６ａの第１の入力にはＩｎ０に対応したＯｕｔ０が接続され、第２の入力にはＩｎ１に対応したＯｕｔ１が接続され、セレクタ２６ａの制御入力にはＳＣ［０］が接続され、セレクタ２６ａの出力はＤＩ０に対応したＤＯ０に接続されている。また、Ｏｕｔ０はＳＯ０にも接続されている。
【００３７】
セレクタ２５ｂの第１の入力にはＤＩ０が接続され、第２の入力にはＤＩ１が接続され、セレクタ２５ｂの制御入力にはＳＣ［０：７］の第２ビットＳＣ［１］が接続され、セレクタ２５ｂの出力はＩｎ１に接続されている。
【００３８】
セレクタ２６ｂの第１の入力にはＩｎ１に対応したＯｕｔ１が接続され、第２の入力にはＩｎ２に対応したＯｕｔ２が接続され、セレクタ２６ｂの制御入力にはＳＣ［１］が接続され、セレクタ２６ｂの出力はＤＩ１に対応したＤＯ１に接続されている。
【００３９】
セレクタ２５ｃの第１の入力にはＤＩ１が接続され、第２の入力にはＤＩ２が接続され、セレクタ２５ｃの制御入力にはＳＣ［０：７］の第３ビットＳＣ［２］が接続され、セレクタ２５ｃの出力はＩｎ２に接続されている。
【００４０】
セレクタ２６ｃの第１の入力にはＩｎ２に対応したＯｕｔ２が接続され、第２の入力にはＩｎ３に対応したＯｕｔ３が接続され、セレクタ２６ｃの制御入力にはＳＣ［２］が接続され、セレクタ２６ｃの出力はＤＩ２に対応したＤＯ２に接続されている。
【００４１】
セレクタ２５ｄの第１の入力にはＤＩ２が接続され、第２の入力にはＤＩ３が接続され、セレクタ２５ｄの制御入力にはＳＣ［０：７］の第４ビットＳＣ［３］が接続され、セレクタ２５ｄの出力はＩｎ３に接続されている。
【００４２】
セレクタ２６ｄの第１の入力にはＩｎ３に対応したＯｕｔ３が接続され、第２の入力にはＩｎ４に対応したＯｕｔ４が接続され、セレクタ２６ｄの制御入力にはＳＣ［３］が接続され、セレクタ２６ｄの出力はＤＩ３に対応したＤＯ３に接続されている。
【００４３】
セレクタ２５ｅの第１の入力にはＤＩ３が接続され、第２の入力にはＤＩ４が接続され、セレクタ２５ｅの制御入力にはＳＣ［０：７］の第５ビットＳＣ［４］が接続され、セレクタ２５ｅの出力はＩｎ４に接続されている。
【００４４】
セレクタ２６ｅの第１の入力にはＩｎ４に対応したＯｕｔ４が接続され、第２の入力にはＩｎ５に対応したＯｕｔ５が接続され、セレクタ２６ｅの制御入力にはＳＣ［４］が接続され、セレクタ２６ｅの出力はＤＩ４に対応したＤＯ４に接続されている。
【００４５】
セレクタ２５ｆの第１の入力にはＤＩ４が接続され、第２の入力にはＤＩ５が接続され、セレクタ２５ｆの制御入力にはＳＣ［０：７］の第６ビットＳＣ［５］が接続され、セレクタ２５ｆの出力はＩｎ５に接続されている。
【００４６】
セレクタ２６ｆの第１の入力にはＩｎ５に対応したＯｕｔ５が接続され、第２の入力にはＩｎ６に対応したＯｕｔ６が接続され、セレクタ２６ｆの制御入力にはＳＣ［５］が接続され、セレクタ２６ｆの出力はＤＩ５に対応したＤＯ５に接続されている。
【００４７】
セレクタ２５ｇの第１の入力にはＤＩ５が接続され、第２の入力にはＤＩ６が接続され、セレクタ２５ｇの制御入力にはＳＣ［０：７］の第７ビットＳＣ［６］が接続され、セレクタ２５ｇの出力はＩｎ６に接続されている。
【００４８】
セレクタ２６ｇの第１の入力にはＩｎ６に対応したＯｕｔ６が接続され、第２の入力にはＩｎ７に対応したＯｕｔ７が接続され、セレクタ２６ｇの制御入力にはＳＣ［６］が接続され、セレクタ２６ｇの出力はＤＩ６に対応したＤＯ６に接続されている。
【００４９】
セレクタ２５ｈの第１の入力にはＤＩ６が接続され、第２の入力にはＤＩ７が接続され、セレクタ２５ｈの制御入力にはＳＣ［０：７］の第８ビットＳＣ［７］が接続され、セレクタ２５ｈの出力はＩｎ７に接続されている。
【００５０】
セレクタ２６ｈの第１の入力にはＩｎ７に対応したＯｕｔ７が接続され、第２の入力にはＲＩｎに対応したＲＯｕｔが接続され、セレクタ２６ｈの制御入力にはＳＣ［７］が接続され、セレクタ２６ｈの出力はＤＩ７に対応したＤＯ７に接続されている。
【００５１】
セレクタ２５ｊの第１の入力にはＤＩ７が接続され、第２の入力には固定電位である電源ＶＤＤが接続され、セレクタ２５ｊの制御入力にはＳＣ［０：７］の第９ビットＳＣ［８］が接続され、セレクタ２５ｊの出力はＲＩｎに接続されている。
【００５２】
セレクタ２５ａとセレクタ２６ａは、ＳＣ［０］に対して相補的な動作をする。すなわち、セレクタ２５ａがＳＣ［０］に基づいて第１の入力を選択して出力している場合には、セレクタ２６ａはＳＣ［０］に基づいて第２の入力を選択して出力し、逆に、セレクタ２５ａがＳＣ［０］に基づいて第２の入力を選択して出力している場合には、セレクタ２６ａはＳＣ［０］に基づいて第１の入力を選択して出力する。同様に、セレクタ２５ｂ〜２５ｈとセレクタ２６ｂ〜２６ｈは、ＳＣ［１］〜ＳＣ［７］に基づいてそれぞれ相補的な動作をする。
【００５３】
Ｃ/Ａ２１は、複数のＳＲＡＭセルからなる９つのＩ/Ｏ領域で構成され、各Ｉ/Ｏ領域はデータ入出力のためにそれぞれ１つのＩ/Ｏ入力と１つのＩ/Ｏ出力を備えている。
【００５４】
すなわち、第１のＩ/Ｏ領域はＩ/Ｏ入力としてのＩｎ０とＩ/Ｏ出力としてのＯｕｔ０を備え、同様に、第２のＩ/Ｏ領域はＩｎ１とＯｕｔ１を備え、第３のＩ/Ｏ領域はＩｎ２とＯｕｔ２を備え、第４のＩ/Ｏ領域はＩｎ３とＯｕｔ３を備え、第５のＩ/Ｏ領域はＩｎ４とＯｕｔ４を備え、第６のＩ/Ｏ領域はＩｎ５とＯｕｔ５を備え、第７のＩ/Ｏ領域はＩｎ６とＯｕｔ６を備え、第８のＩ/Ｏ領域はＩｎ７とＯｕｔ７を備え、第９のＩ/Ｏ領域はＲＩｎとＲＯｕｔを備えている。
【００５５】
第９のＩ/Ｏ領域は、不良セルが存在する場合の置き換え用Ｉ/Ｏ領域（以下、「リダンダンシＩ/Ｏ領域」という。）として使用される。便宜的にＩ/Ｏ入力として“ＲＩｎ”、Ｉ/Ｏ出力として“ＲＯｕｔ”を信号名として使用しているが、ＳＲＡＭセルの数や構造、セルアレイの回路構成等は他のＩ/Ｏ領域と同等である。
【００５６】
上述した第１のメモリマクロセルでは、データ入力ピン（ＤＩ０〜ＤＩ７）の数、データ出力ピン（ＤＯ０〜ＤＯ７）の数、およびＣ/Ａ１１のＩ/Ｏ領域の数が同じであるのに対して、この第２のメモリマクロセルでは、Ｃ/Ａ２１のＩ/Ｏ領域の数が１つ多くなっている。
【００５７】
制御回路２４は、ヒューズ素子により不良セルのアドレス情報を保持する不揮発性の記憶回路とそのアドレス情報をデコードしてＳＣ［０：７］を生成するデコード回路を備えている。
【００５８】
図３は、本発明の実施例に係わるメモリマクロセルを用いた半導体装置を示す回路図である。ここでは、主に、半導体装置に搭載されたメモリマクロセルに関わる部分を示した。また、一例として、図１および図２に示した８ビット入出力のメモリマクロセルにより１６ビット幅の入出力が可能なＳＲＡＭを構成する場合のシフトリダンダンシにかかわる部分を示した。
【００５９】
本発明の実施例に係わるメモリマクロセルを用いた半導体装置は、図１に示した第１のメモリマクロセル３１（以下、「ＭＭＣ３１」という。）、および図２に示した第２のメモリマクロセル３２（以下、「ＭＭＣ３２」という。）を備えている。
【００６０】
ＭＭＣ３１のＤＩ０〜ＤＩ７およびＤＯ０〜ＤＯ７には、１６ビット幅のデータバスＤａｔａ［０：１５］の下位８ビットＤａｔａ［０：７］が接続され、ＭＭＣ３１のＳＩ０にはＶＤＤが接続されている。
【００６１】
ＭＭＣ３２のＤＩ０〜ＤＩ７およびＤＯ０〜ＤＯ７には、Ｄａｔａ［０：１５］の上位８ビットＤａｔａ［８：１５］が接続され、ＭＭＣ３２のＳＩ０にはＭＭＣ３１のＤＩ７に接続されたＤａｔａ［７］が接続され、ＭＭＣ３２のＳＯ０はＭＭＣ３１のＳＩ７に接続されている。
【００６２】
次に、上述した構成を持つメモリマクロセルの動作について説明する。  
図４は、本発明の実施例に係わる第１のメモリマクロセル（ＭＭＣ３１）の動作を示すイメージ図である。ここでは、一例として、Ｃ/Ａ１１の４番目のＩ/Ｏ領域（Ｉｎ３/Ｏｕｔ３）に不良セルが存在する場合を示した。
【００６３】
本発明の実施例に係わる第１のメモリマクロセル（ＭＭＣ３１）は、不良セルが存在する場合に、入力シフト回路１２および出力シフト回路１３によって、不良セルが存在するＩ/Ｏ領域（以下、「不良Ｉ/Ｏ」という。）を回避してＤＩ０〜ＤＩ７およびＤＯ０〜ＤＯ７をＣ/Ａ１１の正常なＩ/Ｏ領域に接続するよう動作する。
【００６４】
まず、制御回路１４が、保持している不良アドレスの情報に基づいて、ＳＣ［０：７］を生成し、入力シフト回路１２および出力シフト回路１３へ出力する。ＳＣ［０：７］は、各ビットがそれぞれセレクタ１５ａ〜１５ｈおよびセレクタ１６ａ〜１６ｈを制御し、各セレクタにおいて２つの入力のうち適切な方を選択して出力するよう設定される。
【００６５】
すなわち、例えば図４に示したように、４番目のＩ/Ｏ領域が不良Ｉ/Ｏである場合には、入力シフト回路１２において、ＤＩ０がＣ/Ａ１１のＩｎ０に接続され、ＤＩ１がＣ/Ａ１１のＩｎ１に接続され、ＤＩ２がＣ/Ａ１１のＩｎ２に接続され、ＤＩ３がＣ/Ａ１１のＩｎ４に接続され、ＤＩ４がＣ/Ａ１１のＩｎ５に接続され、ＤＩ５がＣ/Ａ１１のＩｎ６に接続され、ＤＩ６がＣ/Ａ１１のＩｎ７に接続される。
【００６６】
ＤＩ７はＣ/Ａ１１のＩ/Ｏ領域には接続されず、したがって、ＤＩ７からのデータはＣ/Ａ１１には記憶されない。図３に示したように、ＤＩ７はＭＭＣ３２のＳＩ０にも接続されているので、この場合、ＤＩ７のデータはＭＭＣ３２で記憶されることになる。ＭＭＣ３２の動作については後述する。
【００６７】
また、出力シフト回路１３においては、Ｃ/Ａ１１のＯｕｔ０はＤＯ０に接続され、Ｃ/Ａ１１のＯｕｔ１はＤＯ１に接続され、Ｃ/Ａ１１のＯｕｔ２はＤＯ２に接続され、Ｃ/Ａ１１のＯｕｔ４はＤＯ３に接続され、Ｃ/Ａ１１のＯｕｔ５はＤＯ４に接続され、Ｃ/Ａ１１のＯｕｔ６はＤＯ５に接続され、Ｃ/Ａ１１のＯｕｔ７はＤＯ６に接続される。
【００６８】
ＤＯ７は、ＳＣ［７］に基づいて、セレクタ２６ｈによってＭＭＣ３２からのシフトデータを受信するＳＩ７に接続される。
【００６９】
図５は、本発明の実施例に係わる第２のメモリマクロセル（ＭＭＣ３２）の動作を示すイメージ図である。ここでは、一例として、ＭＭＣ３１のＣ/Ａ１１に不良Ｉ/Ｏが存在する場合を示した。
【００７０】
本発明の実施例に係わる第２のメモリマクロセル（ＭＭＣ３２）は、ＭＭＣ３１に不良Ｉ/Ｏが存在する場合に、入力シフト回路２２および出力シフト回路２３によって、第１のＩ/Ｏ領域を避けてＤＩ０〜ＤＩ７およびＤＯ０〜ＤＯ７をＣ/Ａ２１の第２〜第９のＩ/Ｏ領域に接続するよう動作する。
【００７１】
また、第１のＩ/Ｏ領域は、ＳＩ０およびＳＯ０に接続されて、ＭＭＣ３１に格納できないＤａｔａ［７］を記憶するために使用される。
【００７２】
まず、制御回路２４が、保持している不良アドレスの情報に基づいて、ＳＣ［０：８］を生成し、入力シフト回路２２および出力シフト回路２３へ出力する。ＳＣ［０：７］は各ビットがそれぞれセレクタ２５ａ〜２５ｈおよびセレクタ２６ａ〜２６ｈを制御し、また、ＳＣ［８］はセレクタ２５ｊを制御し、各セレクタにおいて２つの入力のうち適切な方を選択して出力するよう設定される。
【００７３】
すなわち、例えば、ＭＭＣ３１の４番目のＩ/Ｏ領域が不良Ｉ/Ｏである場合には、図５に示したように、入力シフト回路２２において、ＳＩ０がＣ/Ａ２１のＩｎ０に接続され、ＤＩ０がＣ/Ａ２１のＩｎ１に接続され、ＤＩ１がＣ/Ａ２１のＩｎ２に接続され、ＤＩ２がＣ/Ａ２１のＩｎ３に接続され、ＤＩ３がＣ/Ａ２１のＩｎ４に接続され、ＤＩ４がＣ/Ａ２１のＩｎ５に接続され、ＤＩ５がＣ/Ａ２１のＩｎ６に接続され、ＤＩ６がＣ/Ａ２１のＩｎ７に接続され、ＤＩ７がＣＡ２１のＲＩｎに接続される。
【００７４】
また、出力シフト回路２３においては、Ｃ/Ａ２１のＯｕｔ０はＳＯ０に接続され、Ｃ/Ａ２１のＯｕｔ１はＤＯ０に接続され、Ｃ/Ａ２１のＯｕｔ２はＤＯ１に接続され、Ｃ/Ａ２１のＯｕｔ３はＤＯ２に接続され、Ｃ/Ａ２１のＯｕｔ４はＤＯ３に接続され、Ｃ/Ａ２１のＯｕｔ５はＤＯ４に接続され、Ｃ/Ａ２１のＯｕｔ６はＤＯ５に接続され、Ｃ/Ａ２１のＯｕｔ７はＤＯ６に接続され、Ｃ/Ａ２１のＲＯｕｔはＤＯ７に接続される。
【００７５】
このように、リダンダンシＩ/Ｏ領域を持たないＭＭＣ３１に不良Ｉ/Ｏが存在する場合でも、ＭＭＣ３２のリダンダンシＩ/Ｏ領域を利用して１６ビット幅のデータを正常に記憶することができる。
【００７６】
上記実施例によれば、リダンダンシＩ/Ｏ領域を複数のメモリマクロセルで共有することができるので、半導体装置のチップ面積増大を抑えつつ歩留まり向上を実現することができる。
【００７７】
上述の実施例では、メモリマクロセルは、８ビットのデータ入力ピンおよびデータ出力ピンを備えているとしたが、本発明はこれに限られるものではなく、原理的には任意のビット数に適用可能である。また、複数のメモリマクロセルでデータ入出力のビット数が異なっていても良い。
【００７８】
さらに、上述の実施例では、一例として、２つのメモリマクロセル（ＭＭＣ３１およびＭＭＣ３２）を用いるとしたが、本発明はこれに限られるものではなく、例えば、３つのＭＭＣ３１と１つのＭＭＣ３２を用いて３２ビット幅に容易に拡張することもできる。
【００７９】
さらに、上述の実施例では、一例として、記憶するビット幅を拡張する場合を示したが、本発明はこれに限られるものではなく、例えば、それぞれ異なる目的で利用されるメモリマクロセルに適用することも可能である。
【００８０】
さらに、上述の実施例では、メモリセルアレイはＳＲＡＭセルで構成されるとしたが、本発明はこれに限られるものではなく、例えば、ＤＲＡＭ（Dynamic Random Access Memory）セルなどシフトリダンダンシ方式を採用可能なメモリセルアレイであれば、原理的に適用可能である。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施例に係わる第１のメモリマクロセルを示す回路図。
【図２】本発明の実施例に係わる第２のメモリマクロセルを示す回路図。
【図３】本発明の実施例に係わるメモリマクロセルを用いた半導体装置を示す回路図。
【図４】本発明の実施例に係わる第１のメモリマクロセル（ＭＭＣ３１）の動作を示すイメージ図。
【図５】本発明の実施例に係わる第２のメモリマクロセル（ＭＭＣ３２）の動作を示すイメージ図。
【符号の説明】
【００８２】
１１、２１  メモリマクロセル（Ｃ/Ａ）
１２、２２  入力シフト回路
１３、２３  出力シフト回路
１４、２４  制御回路
１５ａ〜１５ｈ、１６ａ〜１６ｈ、２５ａ〜２５ｊ、２６ａ〜２６ｊ  セレクタ
ＤＩ０〜ＤＩ７  データ入力ピン
ＤＯ０〜ＤＯ７  データ出力ピン
ＳＩ０、ＳＩ７  シフト入力ピン
ＳＯ０  シフト出力ピン
Ｉｎ０〜Ｉｎ７、ＲＩｎ  Ｉ/Ｏ入力
Ｏｕｔ０〜Ｏｕｔ７、ＲＯｕｔ  Ｉ/Ｏ出力
【図１】
2008257779.tif 000003
【図２】
2008257779.tif 000004
【図３】
2008257779.tif 000005
【図４】
2008257779.tif 000006
【図５】
2008257779.tif 000007