(57)【要約】【課題】ゲート容量増大の抑制とゲート抵抗増大の抑制との両立の下にゲート長とゲート-チャネル間距離とが短縮され、優れた静特性と高周波特性を有する電界効果型トランジスタおよびその製造方法を提供すること。【解決手段】半導体結晶基板１上に、バッファ層２、チャネル層３、障壁層４、パッシベーション層５、オーミックキャップ層６がこの順に積層されてなる結晶構造を有し、オーミックキャップ層６上にソース電極７およびドレイン電極８を具備し、ソース電極７とドレイン電極８との間の領域において、オーミックキャップ層６の一部が除去されて露出したパッシベーション層５の上に絶縁膜１０が形成され、絶縁膜１０の一部とパッシベーション層５の一部とが除去されて障壁層４が露出した部分にゲート電極１３が形成されていることを特徴とする電界効果型トランジスタを構成する。【選択図】図１
2008021766.tif 000002
【特許請求の範囲】
【請求項１】
半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層およびオーミックキャップ層がこの順に積層されてなる結晶構造を有し、前記オーミックキャップ層上にソース電極およびドレイン電極を具備する電界効果型トランジスタにおいて、
前記ソース電極と前記ドレイン電極との間の領域において、前記オーミックキャップ層の一部または全部が除去されて露出した前記パッシベーション層の上に絶縁膜が形成され、前記絶縁膜の一部と前記パッシベーション層の一部とが除去されて露出した前記障壁層上に、前記絶縁膜の除去部分と前記パッシベーション層の除去部分とを通じてゲート電極が形成されていることを特徴とする電界効果型トランジスタ。
【請求項２】
半導体結晶基板上に、バッファ層、チャネル層、キャリア供給層、障壁層、パッシベーション層およびオーミックキャップ層がこの順に積層されてなる結晶構造を有し、前記オーミックキャップ層上にソース電極およびドレイン電極を具備する電界効果型トランジスタにおいて、
前記ソース電極と前記ドレイン電極との間の領域において、前記オーミックキャップ層の一部または全部が除去されて露出した前記パッシベーション層の上に絶縁膜が形成され、前記絶縁膜の一部と前記パッシベーション層の一部とが除去されて露出した前記障壁層上に、前記絶縁膜の除去部分と前記パッシベーション層の除去部分とを通じてゲート電極が形成されていることを特徴とする電界効果型トランジスタ。
【請求項３】
前記絶縁膜の構成材料がＳｉＯ２またはベンゾシクロブテンであることを特徴とする請求項１または２に記載の電界効果型トランジスタ。
【請求項４】
前記パッシベーション層の構成材料がＩｎＰ、ＩｎＡｌＰまたはＩｎＡｌＳｂであることを特徴とする請求項１、２または３に記載の電界効果型トランジスタ。
【請求項５】
前記チャネル層がＩｎＧａＡｓ単層構造、ＩｎＧａＡｓとＩｎＡｓの積層構造またはＩｎＧａＡｓとＩｎＰの積層構造を有することを特徴とする請求項１ないし４のいずれかに記載の電界効果型トランジスタ。
【請求項６】
前記障壁層の構成材料がＩｎＡｌＡｓ、ＩｎＡｌＰまたはＩｎＡｌＳｂであることを特徴とする請求項１ないし５のいずれかに記載の電界効果型トランジスタ。
【請求項７】
前記キャリア供給層の構成材料がＩｎＰ、ＩｎＡｌＡｓ、ＩｎＡｌＰまたはＩｎＡｌＳｂであることを特徴とする請求項２ないし６のいずれかに記載の電界効果型トランジスタ。
【請求項８】
前記バッファ層がＩｎＡｌＡｓから構成されることを特徴とする請求項１ないし７のいずれかに記載の電界効果型トランジスタ。
【請求項９】
請求項１に記載の電界効果型トランジスタを製造する電界効果型トランジスタの製造方法であって、
半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層およびオーミックキャップ層をこの順に積層する工程と、
ソース電極およびドレイン電極を前記オーミックキャップ層上に形成する工程と、
前記ソース電極と前記ドレイン電極との間の領域において、前記オーミックキャップ層の一部または全部を第一のエッチングにより除去して、前記パッシベーション層を露出させる工程と、
前記第一のエッチングによって露出したパッシベーション層上に絶縁膜を堆積する工程と、
ゲート電極を形成しようとする領域における前記絶縁膜を第二のエッチングにより除去して前記パッシベーション層を露出させる工程と、
前記第二のエッチングにより露出した前記パッシベーション層を第三のエッチングにより除去して前記障壁層を露出させる工程と、
前記第二のエッチングにより形成された前記絶縁膜の開口部と、前記第三のエッチングにより形成された前記パッシベーション層の開口部とを通じて、前記第三のエッチングにより露出した前記障壁層上にゲート電極を形成する工程とを有することを特徴とする電界効果型トランジスタの製造方法。
【請求項１０】
請求項２に記載の電界効果型トランジスタを製造する電界効果型トランジスタの製造方法であって、
半導体結晶基板上に、バッファ層、チャネル層、キャリア供給層、障壁層、パッシベーション層およびオーミックキャップ層をこの順に積層する工程と、
ソース電極およびドレイン電極を前記オーミックキャップ層上に形成する工程と、
前記ソース電極と前記ドレイン電極との間の領域において、前記オーミックキャップ層の一部または全部を第一のエッチングにより除去して、前記パッシベーション層を露出させる工程と、
前記第一のエッチングによって露出したパッシベーション層上に絶縁膜を堆積する工程と、
ゲート電極を形成しようとする領域における前記絶縁膜を第二のエッチングにより除去して前記パッシベーション層を露出させる工程と、
前記第二のエッチングにより露出した前記パッシベーション層を第三のエッチングにより除去して前記障壁層を露出させる工程と、
前記第二のエッチングにより形成された前記絶縁膜の開口部と、前記第三のエッチングにより形成された前記パッシベーション層の開口部とを通じて、前記第三のエッチングにより露出した前記障壁層上にゲート電極を形成する工程とを有することを特徴とする電界効果型トランジスタの製造方法。
【請求項１１】
前記第三のエッチングを反応性イオンエッチングによって行うことを特徴とする請求項９または１０に記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来技術において、高周波特性を高めた電界効果型トランジスタ（ＦＥＴ）を構成する場合に、例えば図５に示すように、半導体結晶基板１上に、バッファ層２、チャネル層３、キャリア供給層１４、障壁層４、パッシベーション層５、オーミックキャップ層６がこの順に積層された結晶構造を構成し、オーミックキャップ層６の上に、ソース電極７およびドレイン電極８を形成後に、絶縁膜１０を堆積し、絶縁膜１０にゲート形成のための開口部を設け、当該開口部を通しての第一のエッチングによりオーミックキャップ層６の一部を除去し、さらに第二のエッチングによりパッシベーション層５の一部を除去して得られる開口部を通して、ゲート電極１３を障壁層４上に形成していた（下記非特許文献１参照）。
【非特許文献１】T.  Suemitsu,  T.  Enoki,  H.  Yokoyama,  and  Y.  Ishii："Improved  Recessed-Gate  Structure  for  Sub-0.1-μm-Gate  InP-Based  High  Electron  Mobility  Transistors",  Jpn.  J.  Appl.  Phys.  vol.  37,  pp.  1365-1372,  Mar.  1998．
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、電界効果型トランジスタ（ＦＥＴ）の静特性と高周波特性の向上には、ゲート長の短縮に加え、ゲート-チャネル間距離の縮小が必要である。
【０００４】
従来のＦＥＴ構造においては、パッシベーション層を除去することで、ゲート-チャネル間距離の縮小を可能としているが、ゲート電極が、半導体結晶であるパッシベーション層の開口部と、キャップ層上に堆積された絶縁膜の開口部とを通して形成される際、絶縁膜の開口部とパッシベーション層の開口部との間にキャップ層分の空隙（図５においては、オーミックキャップ層６の除去部分）が存在するため、これがゲートメタル堆積時のゲートメタルの横方向への拡がりを生じさせてしまう。
【０００５】
実効的なゲート長は、障壁層直上に堆積されたゲートメタルとチャネル内電子とで形成する容量のみではなく、パッシベーション層上に拡がったゲートメタルとチャネル内電子とで形成する容量を加味して決定されるため、このようなメタル拡がりはＦＥＴの性能を劣化させてしまうが、空隙を通して金属を堆積する以上、ゲートメタルの拡がりを完全に無くすことは不可能である。このため、仮に開口部幅を縮小するための加工技術を有していたとしても、実効的なゲート長は効果的に縮小されず、このことが特性向上を阻害する要因となっていた。
【０００６】
一方で、電極の拡がりは、ゲート電極断面積の確保によるゲート抵抗増大の抑制に資することから、その観点からは、高周波特性の向上には好ましい要件となるが、上述の通り、実効ゲート長の短縮に相反することから、ゲートメタルの拡がりを抑制可能な金属堆積方法を用いたとしても、ゲート抵抗増大という別の問題が生じるという課題もあった。
【０００７】
以上に示したとおり、ＦＥＴの特性向上には、ゲート-チャネル間距離の縮小を実現しながらゲート長を短縮し、しかも、ゲート抵抗増大の抑制を可能とする素子構造およびその作製方法が必要であったが、これまでそのような素子構造とその作製方法は知られていなかった。
【０００８】
本発明は上記の課題に鑑みてなされたものであり、本発明が解決しようとする課題は、ゲート容量増大の抑制とゲート抵抗増大の抑制との両立の下にゲート長とゲート-チャネル間距離とが短縮され、優れた静特性と高周波特性を有する電界効果型トランジスタおよびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明では、上記課題を解決するために、請求項１に記載のように、
半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層およびオーミックキャップ層がこの順に積層されてなる結晶構造を有し、前記オーミックキャップ層上にソース電極およびドレイン電極を具備する電界効果型トランジスタにおいて、前記ソース電極と前記ドレイン電極との間の領域において、前記オーミックキャップ層の一部または全部が除去されて露出した前記パッシベーション層の上に絶縁膜が形成され、前記絶縁膜の一部と前記パッシベーション層の一部とが除去されて露出した前記障壁層上に、前記絶縁膜の除去部分と前記パッシベーション層の除去部分とを通じてゲート電極が形成されていることを特徴とする電界効果型トランジスタを構成する。
【００１０】
また、本発明では、請求項２に記載のように、
半導体結晶基板上に、バッファ層、チャネル層、キャリア供給層、障壁層、パッシベーション層およびオーミックキャップ層がこの順に積層されてなる結晶構造を有し、前記オーミックキャップ層上にソース電極およびドレイン電極を具備する電界効果型トランジスタにおいて、前記ソース電極と前記ドレイン電極との間の領域において、前記オーミックキャップ層の一部または全部が除去されて露出した前記パッシベーション層の上に絶縁膜が形成され、前記絶縁膜の一部と前記パッシベーション層の一部とが除去されて露出した前記障壁層上に、前記絶縁膜の除去部分と前記パッシベーション層の除去部分とを通じてゲート電極が形成されていることを特徴とする電界効果型トランジスタを構成する。
【００１１】
また、本発明では、請求項３に記載のように、
前記絶縁膜の構成材料がＳｉＯ２またはベンゾシクロブテンであることを特徴とする請求項１または２に記載の電界効果型トランジスタを構成する。
【００１２】
また、本発明では、請求項４に記載のように、
前記パッシベーション層の構成材料がＩｎＰ、ＩｎＡｌＰまたはＩｎＡｌＳｂであることを特徴とする請求項１、２または３に記載の電界効果型トランジスタを構成する。
【００１３】
また、本発明では、請求項５に記載のように、
前記チャネル層がＩｎＧａＡｓ単層構造、ＩｎＧａＡｓとＩｎＡｓの積層構造またはＩｎＧａＡｓとＩｎＰの積層構造を有することを特徴とする請求項１ないし４のいずれかに記載の電界効果型トランジスタを構成する。
【００１４】
また、本発明では、請求項６に記載のように、
前記障壁層の構成材料がＩｎＡｌＡｓ、ＩｎＡｌＰまたはＩｎＡｌＳｂであることを特徴とする請求項１ないし５のいずれかに記載の電界効果型トランジスタを構成する。
【００１５】
また、本発明では、請求項７に記載のように、
前記キャリア供給層の構成材料がＩｎＰ、ＩｎＡｌＡｓ、ＩｎＡｌＰまたはＩｎＡｌＳｂであることを特徴とする請求項２ないし６のいずれかに記載の電界効果型トランジスタを構成する。
【００１６】
また、本発明では、請求項８に記載のように、
前記バッファ層がＩｎＡｌＡｓから構成されることを特徴とする請求項１ないし７のいずれかに記載の電界効果型トランジスタを構成する。
【００１７】
また、本発明では、請求項９に記載のように、
請求項１に記載の電界効果型トランジスタを製造する電界効果型トランジスタの製造方法であって、半導体結晶基板上に、バッファ層、チャネル層、障壁層、パッシベーション層およびオーミックキャップ層をこの順に積層する工程と、ソース電極およびドレイン電極を前記オーミックキャップ層上に形成する工程と、前記ソース電極と前記ドレイン電極との間の領域において、前記オーミックキャップ層の一部または全部を第一のエッチングにより除去して、前記パッシベーション層を露出させる工程と、前記第一のエッチングによって露出したパッシベーション層上に絶縁膜を堆積する工程と、ゲート電極を形成しようとする領域における前記絶縁膜を第二のエッチングにより除去して前記パッシベーション層を露出させる工程と、前記第二のエッチングにより露出した前記パッシベーション層を第三のエッチングにより除去して前記障壁層を露出させる工程と、前記第二のエッチングにより形成された前記絶縁膜の開口部と、前記第三のエッチングにより形成された前記パッシベーション層の開口部とを通じて、前記第三のエッチングにより露出した前記障壁層上にゲート電極を形成する工程とを有することを特徴とする電界効果型トランジスタの製造方法を構成する。
【００１８】
また、本発明では、請求項１０に記載のように、
請求項２に記載の電界効果型トランジスタを製造する電界効果型トランジスタの製造方法であって、
半導体結晶基板上に、バッファ層、チャネル層、キャリア供給層、障壁層、パッシベーション層およびオーミックキャップ層をこの順に積層する工程と、ソース電極およびドレイン電極を前記オーミックキャップ層上に形成する工程と、前記ソース電極と前記ドレイン電極との間の領域において、前記オーミックキャップ層の一部または全部を第一のエッチングにより除去して、前記パッシベーション層を露出させる工程と前記第一のエッチングによって露出したパッシベーション層上に絶縁膜を堆積する工程と、ゲート電極を形成しようとする領域における前記絶縁膜を第二のエッチングにより除去して前記パッシベーション層を露出させる工程と、前記第二のエッチングにより露出した前記パッシベーション層を第三のエッチングにより除去して前記障壁層を露出させる工程と、前記第二のエッチングにより形成された前記絶縁膜の開口部と、前記第三のエッチングにより形成された前記パッシベーション層の開口部とを通じて、前記第三のエッチングにより露出した前記障壁層上にゲート電極を形成する工程とを有することを特徴とする電界効果型トランジスタの製造方法を構成する。
【００１９】
また、本発明では、請求項１１に記載のように、
前記第三のエッチングを反応性イオンエッチングによって行うことを特徴とする請求項９または１０に記載の電界効果型トランジスタの製造方法を構成する。
【発明の効果】
【００２０】
ゲートメタルの拡がりとパッシベーション層との間に絶縁膜を介在させることによって、ゲート容量増大の抑制とゲート抵抗増大の抑制との両立の下にゲート長とゲート-チャネル間距離とが短縮され、優れた静特性と高周波特性を有する電界効果型トランジスタおよびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を用いて、本発明を実施するための最良の形態について説明する。
【００２２】
［実施の形態例１］
図１は、第１の実施の形態例である電界効果型トランジスタを説明するための断面図である。図において、半導体結晶基板１上に、バッファ層２、チャネル層３、障壁層４、パッシベーション層５、オーミックキャップ層６がこの順に積層された結晶構造が形成され、この結晶構造のオーミックキャップ層６の上に、ソース電極７およびドレイン電極８が０．２μｍ以上の隔たりをもって形成され、各電極はオーミックキャップ層６とオーミック接続している。
【００２３】
ソース電極７とドレイン電極８との間の領域において、オーミックキャップ層６の一部もしくは全部（図においては一部）が第一のエッチングにより除去され、その部分にはパッシベーション層５が露出する。パッシベーション層５が露出しているオーミックキャップ層６除去領域９には、厚さ１００Å程度の絶縁膜１０が堆積され、絶縁膜１０に、第二のエッチングによりゲート電極形成のための開口部１１を設け、第三のエッチングにより、その開口部を通じてパッシベーション層５にも開口部１２を設け、開口部１１、１２を通じて、第三のエッチングにより露出した障壁層４上にゲート電極１３を形成する。ゲート電極１３は開口部１１、１２を満たし、開口部１１脇の絶縁膜１０上に拡がりを持った形状となっている。
【００２４】
本発明の特徴は、本実施の形態例におけるように、パッシベーション層上に絶縁膜があり、この絶縁膜に設けた開口部とパッシベーション層に設けた開口部を通じてゲート電極が形成される点にある。これによってゲート電極形成のためのメタル堆積の際にメタル拡がりがあったとしても、それは絶縁膜上で生じるため、メタル拡がりとパッシベーション層との間に絶縁膜が介在し、その結果として、
メタル拡がりとチャネル内電子とで形成する容量は、障壁層直上のメタルとチャネル内電子とで形成する容量に比べて非常に小さくなる。このようにして、メタル拡がりを抑制しなくても、実効ゲート長の増大を抑制することができる。また、メタル拡がりの抑制をしなくてもよい、ということは、ゲートメタルの断面積を確保できることを意味するから、ゲート抵抗増大の課題も同時に解決されることになる。すなわち、本発明の実施によって、ゲート容量増大の抑制とゲート抵抗増大の抑制とを両立させながらゲート長とゲート-チャネル間距離とを短縮することが可能となる。
【００２５】
ここで、パッシベーション層については、キャップ層に対して第一のエッチングを施す際にエッチングされない材料で構成することで、エッチング時の、素子の縦方向へのエッチングの進行を制御することができる。
【００２６】
尚、本実施の形態例の電界効果型トランジスタの製造方法については、後述の実施の形態例３において説明する。
【００２７】
［実施の形態例２］
図２は、第２の実施の形態例である電界効果型トランジスタを説明するための断面図である。図において、実施の形態例１と同じものについては同一の符号を付し、形状が異なるもの以外については、その説明を省略する。
【００２８】
本実施の形態例が実施の形態例１と異なる点は、チャネル層３と障壁層４との間にキャリア供給層１４が存在する点にあり、このような結晶構造を用いて電界効果型トランジスタを構成することによって、いわゆる高電子移動度電界効果型トランジスタを形成することができる。
【００２９】
尚、本実施の形態例の電界効果型トランジスタの製造方法については、後述の実施の形態例４において説明する。
【００３０】
［実施の形態例３］
第３の実施の形態例として、実施の形態例１の電界効果型トランジスタを製造する、電界効果型トランジスタの製造方法を説明する。図３および図４は、本実施の形態例における工程を説明するための断面図である。
【００３１】
まず、図３の（ａ）に示したように、半導体結晶基板１上に、バッファ層２、チャネル層３、障壁層４、パッシベーション層５、オーミックキャップ層６がこの順に積層された結晶構造の最上面となるオーミックキャップ層６上に、ソース電極７、ドレイン電極８を形成する。これらの電極７、８はオーミックキャップ層６とオーミック接続している。
【００３２】
次に、図３の（ｂ）のように、第一のエッチングにより、ソース電極７とドレイン電極８との間のオーミックキャップ層６の一部、もしくは全部（図においては一部）を除去し、パッシベーション層５を露出させる。
【００３３】
次に、図３の（ｃ）のように、露出したパッシベーション層５上に絶縁膜１０を堆積し、ゲート電極を形成する位置を限定ためのレジスト（図中、暗色で示す）を塗布し、フォトリソグラフィ、或いは電子線描画によるレジストパタニングを行う。
【００３４】
次に、図３の（ｄ）のように、形成したレジストマスクを用いて、絶縁膜１０に開口部１１を形成するための第二のエッチングを行い、開口部１１の形状を矩形状もしくは、すり鉢状とする。
【００３５】
引き続いて、図４の（ｅ）のように、開口部１１の底に露出したパッシベーション層５を第三のエッチングにより除去し、パッシベーション層５に開口部１２を設ける。
【００３６】
次に、図４の（ｆ）のように、ゲート電極形成のためにレジストを塗布し、フォトリソグラフィ、或いは電子線描画によるレジストパタニングを行う（図中、多層レジスト構造が示されている）。
【００３７】
最後に、図４の（ｇ）のように、レジストパタン、絶縁膜１０開口部、パッシベーション層５開口部を通じて障壁層４上にゲート電極１３を形成し、レジストパタンを除去して、図１に示した電界効果型トランジスタを完成させる。
【００３８】
［実施の形態例４］
第４の実施の形態例は、実施の形態例２の電界効果型トランジスタを製造する、電界効果型トランジスタの製造方法である。本実施の形態例が実施の形態例３と異なる点は、結晶構造中にキャリア供給層１４が存在する点のみであり、製造方法自体は、図３および図４によって示される実施の形態例３と同一である。すなわち、図３および図４におけるチャネル層３と障壁層４との間にキャリア供給層１４が存在する場合が本実施の形態例に該当する。
【００３９】
上記の実施の形態例における材料、構造および方法の具体例として、以下のものが有効に用いられるが、本発明はこれに限定されるものではない。
【００４０】
絶縁膜１０の構成材料としては、ＳｉＯ２またはベンゾシクロブテン（ＢＣＢ）が用いられる。
【００４１】
パッシベーション層５の構成材料としては、ＩｎＰ、ＩｎＡｌＰまたはＩｎＡｌＳｂが用いられる。
【００４２】
チャネル層３の構造としては、ＩｎＧａＡｓ単層構造、ＩｎＧａＡｓとＩｎＡｓの積層構造またはＩｎＧａＡｓとＩｎＰの積層構造が用いられる。
【００４３】
障壁層４の構成材料としては、ＩｎＡｌＡｓ、ＩｎＡｌＰまたはＩｎＡｌＳｂが用いられる。
【００４４】
キャリア供給層１４の構成材料としては、ＩｎＰ、ＩｎＡｌＡｓ、ＩｎＡｌＰまたはＩｎＡｌＳｂが用いられる。
【００４５】
バッファ層２の構成材料としてはＩｎＡｌＡｓが用いられる。
【００４６】
第三のエッチングとして反応性イオンエッチングが用いられる。
【００４７】
上記の各実施の形態例に示したように、トランジスタ構造の断面を見た際に、ゲート長とゲート電極とチャネル間距離を縮小した構造において、ゲートメタルが絶縁膜上で拡がりをもった構造となる。すなわち、ゲートメタルの拡がりとパッシベーション層との間に絶縁膜が介在している。ゲートメタルの拡がり部分とチャネルとで形成する容量は、間に絶縁膜を介している分、絶縁膜がない場合と比べると著しく低減されており、実効ゲート長の増大とゲート抵抗の増大を抑制可能な構造となっている。すなわち、本発明の実施によって、ゲート容量増大の抑制とゲート抵抗増大の抑制との両立の下にゲート長とゲート-チャネル間距離とが短縮され、優れた静特性と高周波特性を有する電界効果型トランジスタおよびその製造方法を提供することが可能となる。
【００４８】
さらには、絶縁膜の開口形状をすり鉢状にした場合、リソグラフィ技術の解像限界を超えてゲート長を短縮する効果も合わせて得られる。
【００４９】
以上に示した実施の形態例１〜４は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。従って、上記実施の形態例１〜４に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【００５０】
例えば、上記実施の形態例１〜４では、絶縁膜１０の厚さとして１０ｎｍ程度とすることを一例としてあげることができるが、これより薄くても厚くても発明の効果は得ることができる。絶縁膜１０の誘電率、最終的に得られるゲート長と密接に関連する開口部１１、１２の幅等を勘案して、その厚さを適当なものとする必要があり、厚さを薄くすると発明の効果は弱まる傾向になるが、その数値自体は本発明の効果を制限するものではない。また、開口部１１、１２の幅は作製したいトランジスタのゲート長に合わせて調節すればよいが、本発明の効果がより顕著になるのは、幅を１００ｎｍ以下とした場合である。この場合もその数値自体は本発明の効果を制限するものではない。
【００５１】
また、絶縁膜の開口部の形状についても、矩形であっても、すり鉢状であっても本発明の効果は変わらない。すり鉢状とした場合は、レジストパタンサイズより開口部幅を狭めることが可能であるため、ゲート長の短縮という更なる効果を得ることができる。
【図面の簡単な説明】
【００５２】
【図１】第１の実施の形態例である電界効果型トランジスタを説明するための断面図である。
【図２】第２の実施の形態例である電界効果型トランジスタを説明するための断面図である。
【図３】第３の実施の形態例である、電界効果型トランジスタの製造方法を説明する断面図である。
【図４】図３の続きである。
【図５】従来の電界効果型トランジスタを説明するための断面図である。
【符号の説明】
【００５３】
１：半導体結晶基板、２：バツファ層、３：チャネル層、４：障壁層、５：パッシベーション層、６：オーミックキャップ層、７：ソース電極、８：ドレイン電極、９：パッシベーション層が露出しているキャップ層除去領域、１０：絶縁膜、１１：絶縁膜に形成された開口部、１２：パッシベーション層に形成された開口部、１３：ゲート電極、１４：キャリア供給層。
【図１】
2008021766.tif 000003
【図２】
2008021766.tif 000004
【図３】
2008021766.tif 000005
【図４】
2008021766.tif 000006
【図５】
2008021766.tif 000007