(57)【要約】【課題】３種類の電源電圧が使用される半導体集積回路装置において、入出力バッファに用いられるトランジスタのゲート酸化膜厚を最適化して製造する。【解決手段】３種類の電源電圧が供給される半導体集積回路装置において、電源電圧ＶＣＣ３（約１．８Ｖ）により動作する入出力バッファ部７のすべてのＭＯＳトランジスタのゲート酸化膜厚が、電源電圧ＶＣＣ２（約３．２Ｖ）の使用に合わせたトランジスタと同じ膜厚となっている。プリバッファ１５、スリーステート１６、およびレベルシフタ１０，１２，１３の一部回路（ＶＣＣ３で動作）で使用されるＭＯＳトランジスタは、電源電圧ＶＣＣ２で使用されるＭＯＳトランジスタよりも短いゲート長Ｌｇで形成されている。このように、ＭＯＳトランジスタのゲート酸化膜が同じであってもゲート長Ｌｇを短く形成することにより、電源電圧ＶＣＣ３で充分に高速動作させることが可能となる。【選択図】  図２
2008021733.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が供給される第１の電源領域と、
前記第１の電源電圧よりも高い電圧レベルの第２の電源電圧が供給される第２の電源領域と、
前記第２の電源電圧よりも高い電圧レベルの第３の電源電圧が供給される第３の電源領域を備え、
前記第２の電源領域に形成されるＭＯＳトランジスタは、
ゲート酸化膜厚が、前記第３の電源領域に形成されるＭＯＳトランジスタのゲート酸化膜厚と同じ膜厚で形成され、
前記第２の電源領域に形成される任意のＭＯＳトランジスタは、
ゲート長が前記第３の電源領域に形成されるＭＯＳトランジスタよりも短く形成されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第２の電源領域に形成される機能モジュールは、
入出力バッファ部であることを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記入出力バッファ部は、
外部接続された揮発性半導体メモリが接続されることを特徴とする半導体集積回路装置。
【請求項４】
請求項２または３記載の半導体集積回路装置において、
前記入出力バッファ部は、
外部入力された信号を一時的に格納し、前記第１の電源領域に信号を転送する入力バッファと、
前記第１の電源電圧が供給される電源領域から出力された信号を一時的に格納し、Ｉ／Ｏパッドに転送する出力バッファとを備え、
前記出力バッファは、
前記第１の電源電圧が供給される電源領域から出力された信号を増幅して出力するドライバと、
前記ドライバを駆動するプリバッファと、
前記ドライバの駆動制御を行うドライバ制御部とを備え、
前記出力バッファのうち、ゲート長が前記第３の電源領域に形成されるＭＯＳトランジスタよりも短く形成された前記ＭＯＳトランジスタは、前記プリバッファ、および前記ドライバ制御部を構成するＭＯＳトランジスタであることを特徴とする半導体集積回路装置。
【請求項５】
請求項２または３記載の半導体集積回路装置において、
前記入出力バッファ部は、
外部入力された信号を一時的に格納し、前記第１の電源領域に信号を転送する入力バッファと、
前記第１の電源電圧が供給される電源領域から出力された信号を一時的に格納し、Ｉ／Ｏパッドに転送する出力バッファとを備え、
前記出力バッファは、
前記第１の電源電圧が供給される電源領域から出力された信号を増幅して出力するドライバと、
前記ドライバを駆動するプリバッファと、
前記ドライバの駆動制御を行うドライバ制御部とを備え、
前記出力バッファ、および前記入力バッファを構成するすべてのＭＯＳトランジスタのゲート長が前記第３の電源領域に形成されるＭＯＳトランジスタよりも短く形成されたことを特徴とする半導体集積回路装置。
【請求項６】
請求項２または３記載の半導体集積回路装置において、
前記入出力バッファ部は、
外部入力された信号を一時的に格納し、前記第１の電源領域に信号を転送する入力バッファと、
前記第１の電源領域から出力された信号を一時的に格納し、Ｉ／Ｏパッドに転送する出力バッファと、
前記第１の電源領域から入出力される信号をレベル変換するレベルシフタとを備え、
前記出力バッファは、
前記第１の電源領域から出力された信号を増幅して出力するドライバと、
前記ドライバを駆動するプリバッファと、
前記ドライバの駆動制御を行うドライバ制御部とを備え、
ゲート長が前記第３の電源領域に形成されるＭＯＳトランジスタよりも短く形成された前記ＭＯＳトランジスタは、
前記プリバッファ、前記ドライバ制御部、および前記レベルシフタの前記第２の電源電圧で動作する一部回路で使用されるＭＯＳトランジスタであることを特徴とする半導体集積回路装置。
【請求項７】
請求項２または３記載の半導体集積回路装置において、
前記入出力バッファ部は、
外部入力された信号を一時的に格納し、前記第１の電源領域に信号を転送する入力バッファと、
前記第１の電源領域から出力された信号を一時的に格納し、Ｉ／Ｏパッドに転送する出力バッファと、
前記第１の電源領域から入出力される信号をレベル変換するレベルシフタとを備え、
前記出力バッファは、
前記第１の電源領域から出力された信号を増幅して出力するドライバと、
前記ドライバを駆動するプリバッファと、
前記ドライバの駆動制御を行うドライバ制御部とを備え、
前記出力バッファ、前記入力バッファ、および前記レベルシフタの前記第２の電源電圧で動作する一部回路を構成するすべてのＭＯＳトランジスタのゲート長が、前記第３の電源領域に形成されるＭＯＳトランジスタよりも短く形成されたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造コスト低減技術に関し、特に、複数の電源電圧で動作する半導体集積回路装置における入出力バッファの製造プロセスの削減に有効な技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置においては、半導体デバイスの微細化に伴って動作電圧の低電圧化が進んでおり、ＣＰＵなどの内部ロジックなどにおいては、たとえば、１．２Ｖ程度の内部電源電圧ＶＤＤの動作となっており、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体メモリでは、たとえば、１．８Ｖ程度の電源電圧の動作となっている。
【０００３】
一般に、電子システムの制御分野などにおいては、たとえば、３．３Ｖ程度の電源電圧ＶＣＣが広く用いられており、前述した低電圧動作の半導体集積回路装置には、電源電圧ＶＣＣと同じ電圧レベルによる信号が外部接続された周辺デバイスから入出力されることになる。
【０００４】
そのために、この種の半導体集積回路装置は、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）領域に電圧レベルの異なる信号をやり取りするためのレベル変換回路が備えられており、該半導体集積回路装置は、複数の電源電圧が使用されることになる。
【０００５】
たとえば、１．８Ｖ程度の電源電圧で動作する半導体メモリと、３．３Ｖ程度の電源電圧ＶＣＣで動作する半導体集積回路装置とが外部接続された際には、１．２Ｖ、１．８Ｖ、および３．３Ｖの電源電圧が用いられることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記のような複数の電源電圧が用いられる半導体集積回路装置では、次のような問題点があることが本発明者により見い出された。
【０００７】
すなわち、各々の電源電圧に合わせて、Ｉ／Ｏ領域のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが最適に動作するようにするためには、３種類のゲート酸化膜厚のトランジスタが必要となる。それにより、半導体集積回路装置の製造プロセスの工数が増加してしまい、半導体集積回路装置の製造コストが大きくなってしまうという問題がある。
【０００８】
また、製造プロセスの工数が増加にともない、半導体集積回路装置の歩留まりが低下してしまう恐れがあり、そのことも半導体集積回路装置の製造コストが大きくなる要因となる。
【０００９】
これらの問題を回避するために、３種類の電源電圧を使用する半導体集積回路装置において、Ｉ／Ｏ領域に用いられるトランジスタを２種類のゲート酸化膜厚を用いて製造することも考えられるが、この場合、１．８Ｖの電源電圧で用いられるトランジスタのゲート酸化膜厚は、それよりも高い電源電圧である３．３Ｖ用のゲート酸化膜厚で製造されたトランジスタを使用することになる。
【００１０】
しかし、３．３Ｖ用のゲート酸化膜厚で製造されたトランジスタを１．８Ｖの電源電圧で使用すると、駆動能力が落ちてしまい、半導体集積回路装置の高速動作が困難となってしまう。
【００１１】
特に、ＳＤＲＡＭなどの半導体メモリでは、通常よりもＩ／Ｏ領域の高速動作が要求されることになるので、動作スペックを満たすことができず致命的な問題となる。
【００１２】
本発明の目的は、３種類の電源電圧が使用される半導体集積回路装置において、入出力バッファに用いられるトランジスタのゲート酸化膜厚を最適化して製造することにより、低電圧でも充分な高速化を実現し、製造プロセスの簡略化することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体集積回路装置は、第１の電源電圧が供給される第１の電源領域と、該第１の電源電圧よりも高い電圧レベルの第２の電源電圧が供給される第２の電源領域と、該第２の電源電圧よりも高い電圧レベルの第３の電源電圧が供給される第３の電源領域を備え、第２の電源領域に形成されるＭＯＳトランジスタは、ゲート酸化膜厚が、第３の電源領域に形成されるＭＯＳトランジスタのゲート酸化膜厚と同じ膜厚で形成され、第２の電源領域に形成される任意のＭＯＳトランジスタは、ゲート長が第３の電源領域に形成されるＭＯＳトランジスタよりも短く形成されているものである。
【００１６】
また、本願のその他の発明の概要を簡単に示す。
【００１７】
本発明による半導体集積回路装置は、前記第２の電源領域に形成される機能モジュールが、入出力バッファ部よりなるものである。
【００１８】
また、本発明による半導体集積回路装置は、前記入出力バッファ部に外部接続された揮発性半導体メモリが接続されるものである。
【００１９】
さらに、本発明による半導体集積回路装置は、前記入出力バッファ部が、外部入力された信号を一時的に格納し、第１の電源領域に信号を転送する入力バッファと、第１の電源電圧が供給される電源領域から出力された信号を一時的に格納し、Ｉ／Ｏパッドに転送する出力バッファとを備え、該出力バッファは、第１の電源電圧が供給される電源領域から出力された信号を増幅して出力するドライバと、該ドライバを駆動するプリバッファと、ドライバの駆動制御を行うドライバ制御部とを備え、出力バッファのうち、ゲート長が第３の電源領域に形成されるＭＯＳトランジスタよりも短く形成されたＭＯＳトランジスタは、プリバッファ、およびドライバ制御部を構成するトランジスタよりなるものである。
【００２０】
また、本発明による半導体集積回路装置は、前記入出力バッファ部が、外部入力された信号を一時的に格納し、第１の電源領域に信号を転送する入力バッファと、第１の電源電圧が供給される電源領域から出力された信号を一時的に格納し、Ｉ／Ｏパッドに転送する出力バッファとを備え、該出力バッファは、第１の電源電圧が供給される電源領域から出力された信号を増幅して出力するドライバと、該ドライバを駆動するプリバッファと、ドライバの駆動制御を行うドライバ制御部とを備え、出力バッファ、および入力バッファを構成するすべてのＭＯＳトランジスタのゲート長が第３の電源領域に形成されるＭＯＳトランジスタよりも短く形成されたものである。
【００２１】
さらに、本発明による半導体集積回路装置は、前記入出力バッファ部が、外部入力された信号を一時的に格納し、第１の電源領域に信号を転送する入力バッファと、第１の電源領域から出力された信号を一時的に格納し、Ｉ／Ｏパッドに転送する出力バッファと、第１の電源領域から入出力される信号をレベル変換するレベルシフタとを備え、該出力バッファは、第１の電源領域から出力された信号を増幅して出力するドライバと、該ドライバを駆動するプリバッファと、ドライバの駆動制御を行うドライバ制御部とを備え、ゲート長が第３の電源領域に形成されるＭＯＳトランジスタよりも短く形成されたＭＯＳトランジスタは、プリバッファ、ドライバ制御部、およびレベルシフタの第２の電源電圧で動作する一部回路で使用されるトランジスタよりなるものである。
【００２２】
また、本発明による半導体集積回路装置は、前記入出力バッファ部が、外部入力された信号を一時的に格納し、第１の電源領域に信号を転送する入力バッファと、第１の電源領域から出力された信号を一時的に格納し、Ｉ／Ｏパッドに転送する出力バッファと、第１の電源領域から入出力される信号をレベル変換するレベルシフタとを備え、出力バッファは、第１の電源領域から出力された信号を増幅して出力するドライバと、該ドライバを駆動するプリバッファと、ドライバの駆動制御を行うドライバ制御部とを備え、出力バッファ、入力バッファ、およびレベルシフタの第２の電源電圧で動作する一部回路を構成するすべてのＭＯＳトランジスタのゲート長が、第３の電源領域に形成されるＭＯＳトランジスタよりも短く形成されたものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
（１）半導体集積回路装置の製造工程を簡略することができる。
【００２５】
（２）上記（１）により、半導体集積回路装置の歩留まりを向上させることができ、製造コストを小さくすることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられた電源電圧ＶＣＣ３により動作するＩ／Ｏ領域に設けられた入出力バッファ部のセル構成を示す説明図である。
【００２８】
本実施の形態１において、半導体集積回路装置１は、電圧レベルの異なる複数の電源電圧が供給される複数の電源領域を備えている。半導体集積回路装置１は、図１に示すように、ＣＰＵ２や内蔵メモリ３などからなり、第１の電源領域となるコア領域４、第３の電源領域となるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）領域５、および第２の電源領域となるＩ／Ｏ領域６から構成されている。
【００２９】
ＣＰＵ２は、中央処理装置として機能し、半導体集積回路装置１におけるすべての制御を司る。内蔵メモリ３は、たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの揮発性半導体メモリからなり、プログラムやデータなどを一時的に格納する。
【００３０】
Ｉ／Ｏ領域５、およびＩ／Ｏ領域６には、入出力バッファがそれぞれ設けられている。Ｉ／Ｏ領域５は、外部接続される外部デバイスが接続されており、Ｉ／Ｏ領域６には、外部接続された半導体メモリＭが接続されている。半導体メモリＭは、たとえば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）などの高速動作を行う揮発性半導体メモリなどからなる。
【００３１】
コア領域４は、たとえば、第１の電源電圧となる約１．２Ｖの電源電圧ＶＣＣ１で動作する電源領域である。Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）領域５は、たとえば、第３の電源電圧となる約３．３Ｖの電源電圧ＶＣＣ２で動作する電源領域である。また、Ｉ／Ｏ領域６は、半導体メモリＭの動作電圧と同じく、たとえば、第２の電源電圧となる約１．８Ｖの電源電圧ＶＣＣ３で動作する電源領域である。
【００３２】
図２は、電源電圧ＶＣＣ３により動作するＩ／Ｏ領域６に設けられた入出力バッファ部７のセル構成を示す説明図である。
【００３３】
入出力バッファ部７は、出力バッファ部７ａ、入力バッファ７ｂ、およびレベルシフタ部７ｃから構成されている。
【００３４】
出力バッファ部７ａは、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護回路８、および出力バッファからなる。また、レベルシフタ部７ｃは、レベルシフタ１０〜１３から構成されている。
【００３５】
ＥＳＤ保護回路８は、過電圧を吸収し、静電放電（ＥＳＤ）によるデバイスの破壊を防止する回路であり、ダイオードＤ１，Ｄ２、および抵抗Ｒから構成されている。
【００３６】
ダイオードＤ１のカソードには、電源電圧ＶＣＣ３が供給されるように接続されており、該ダイオードＤ１のアノードには、半導体集積回路装置１のＩ／ＯパッドＰＡＤが接続されている。このＩ／ＯパッドＰＡＤには、半導体集積回路装置のＩ／Ｏ端子を介して半導体メモリＭが接続される。
【００３７】
ダイオードＤ１のアノードには、ダイオードＤ２のカソード、および抵抗Ｒの一方の接続部がそれぞれ接続されており、ダイオードＤ２のカソードには、基準電位ＶＳＳが接続されている。
【００３８】
出力バッファ９は、コア領域４から出力される出力信号を一時的に格納してＩ／ＯパッドＰＡＤに転送する。また、入力バッファ部７ｂは、Ｉ／ＯパッドＰＡＤを介して外部から入力された入力信号を一時的に格納し、コア領域４に転送する。
【００３９】
出力バッファ９は、ドライバとして機能する出力部１４、プリバッファ１５、ならびにドライバ制御部として機能するスリーステート１６からなる。
【００４０】
出力部１４は、トランジスタＴ１，Ｔ２から構成されている。プリバッファ１５は、インバータＩｖ１，Ｉｖ２から構成されており、スリーステート１６は、否定論理積回路ＮＡＮＤ、否定論理和回路ＮＯＲ、およびインバータＩｖ３〜Ｉｖ５から構成されている。
【００４１】
トランジスタＴ１は、ＰチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなり、トランジスタＴ２は、ＮチャネルＭＯＳからなる。
【００４２】
トランジスタＴ１，Ｔ２は、インバータ構成となるように、電源電圧ＶＣＣ３と基準電位ＶＳＳとの間に直列接続されるように接続されている。トランジスタＴ１とトランジスタＴ２との接続部には、抵抗Ｒの他方の接続部、ならびに入力バッファ部７ｂの一方の入力部がそれぞれ接続されている。
【００４３】
トランジスタＴ１のゲートには、インバータＩｖ１の出力部が接続されており、トランジスタＴ２のゲートには、インバータＩｖ２の出力部が接続されている。インバータＩｖ１，Ｉｖ２の入力部には、インバータＩｖ３，Ｉｖ４の出力部がそれぞれ接続されている。
【００４４】
インバータＩｖ３の入力部には、否定論理積回路ＮＡＮＤの出力部が接続されており、インバータＩｖ３の入力部には、否定論理和回路ＮＯＲの出力部が接続されている。否定論理積回路ＮＡＮＤと否定論理和回路ＮＯＲの一方の入力部には、レベルシフタ１２の出力部がそれぞれ接続されている。
【００４５】
否定論理積回路ＮＡＮＤの他方の入力には、インバータＩｖ４の出力部が接続されており、該インバータＩｖ４の入力部には、否定論理和回路ＮＯＲの他方の入力部、ならびにレベルシフタ１３の出力部がそれぞれ接続されている。
【００４６】
入力バッファ７ｂの他方の入力部には、基準電圧ＶＲＥＦが入力されるように接続されており、該出力バッファ１０の出力部には、レベルシフタ１０の入力部が接続されている。また、入力バッファ７ｂの制御端子には、レベルシフタ１１の出力部が接続されている。
【００４７】
レベルシフタ１０は、入力バッファ７ｂから出力された電源電圧ＶＣＣ３振幅の入力信号の電源電圧ＶＣＣ１振幅の入力信号ＣＩＮに変換して出力する。レベルシフタ１１は、コア領域４から出力された入力バッファ７ｂをイネーブルとする入力バッファイネーブル信号ＩＥを電源電圧ＶＣＣ１振幅から電源電圧ＶＣＣ３振幅の信号に変換して出力する。
【００４８】
レベルシフタ１２は、コア領域４から出力される電源電圧ＶＣＣ１振幅の出力信号Ｉを、電源電圧ＶＣＣ３振幅の出力信号に変換して出力バッファ部７ａに出力する。
【００４９】
レベルシフタ１３は、コア領域４から出力される電源電圧ＶＣＣ１振幅の出力バッファイネーブル信号ＯＥＮを電源電圧ＶＣＣ３振幅の出力信号に変換して出力バッファ１０に出力する。出力バッファイネーブル信号ＯＥＮは、出力バッファ９をイネーブルにする信号である。
【００５０】
次に、本実施の形態における入出力バッファ部７を構成するトランジスタについて説明する。
【００５１】
電源電圧ＶＣＣ３により動作する入出力バッファ部７は、該入出力バッファ部７を構成するすべてのＭＯＳトランジスタのゲート酸化膜厚が、すべて電源電圧ＶＣＣ２の使用に合わせたゲート酸化膜厚で形成されている。
【００５２】
また、図２の網掛けで示した領域、すなわち、プリバッファ１５、スリーステート１６、および電源電圧ＶＣＣ３で動作するレベルシフタ１０，１２，１３の一部回路で使用されているＭＯＳトランジスタにおいては、電源電圧ＶＣＣ２に合わせて設計されたＭＯＳトランジスタのゲート長Ｌｇよりも短いゲート長Ｌｇで形成されている。
【００５３】
このように、ＭＯＳトランジスタのゲート酸化膜が同じ膜厚であっても、電源電圧ＶＣＣ３で動作するレベルシフタ１０，１２，１３の一部回路で使用されているＭＯＳトランジスタを、電源電圧ＶＣＣ２で使用されるように設計されたＭＯＳトランジスタのゲート長Ｌｇよりも短く形成することにより、電源電圧ＶＣＣ２よりも低い電圧である電源電圧ＶＣＣ３で充分に高速動作させることが可能となる。
【００５４】
ここで、入出力バッファ部７に使用されるＭＯＳトランジスタにおけるゲート長Ｌｇの定義について説明する。
【００５５】
電源電圧ＶＣＣ２で使用されるＭＯＳトランジスタの最小ゲート長Ｌｇ１は以下により求められる。
【００５６】
ゲート長ＬｇＣ１＜ゲート長Ｌｇ１
ゲート長ＬｇＣ２＜ゲート長Ｌｇ１
ゲート長ＬｇＣ３＜ゲート長Ｌｇ１
であり、これらゲート長ＬｇＣ１，ＬｇＣ２，ＬｇＣ３の最大値をゲート長ＬｇＣ＝ｍａｘ（Ｃ１，Ｃ２，Ｃ３）とする。
【００５７】
よって、電源電圧ＶＣＣ２で使用されるＭＯＳトランジスタの最小ゲート長Ｌｇ１は、
ＬｇＣ＜ゲート長Ｌｇ１
となる。
【００５８】
ここで、ゲート長ＬｇＣ１は、電源電圧ＶＣＣ２使用時のＭＯＳトランジスタにおけるホットキャリア寿命の任意規格を満足する最小ゲート長であり、ゲート長ＬｇＣ２は、電源電圧ＶＣＣ２使用時のＭＯＳトランジスタにおけるドレイン−ソース間耐圧の任意規格の下限を満足する最小ゲート長であり、ゲート長ＬｇＣ３は、電源電圧ＶＣＣ２使用時のＭＯＳトランジスタにおけるゲート耐圧の任意規格の下限を満足するゲート長である。
【００５９】
また、電源電圧ＶＣＣ３で使用されるＭＯＳトランジスタの最小ゲート長Ｌｇ２は以下により求められる。
【００６０】
ゲート長ＬｇＡ１＜ゲート長Ｌｇ２
ゲート長ＬｇＡ２＜ゲート長Ｌｇ２
ゲート長ＬｇＡ３＜ゲート長Ｌｇ２
であり、これらゲート長ＬｇＡ１，ＬｇＡ２，ＬｇＡ３の最大を：ゲート長ＬｇＡ＝ｍａｘ（Ａ１，Ａ２，Ａ３）とする。
【００６１】
よって、電源電圧ＶＣＣ３で使用されるＭＯＳトランジスタの最小ゲート長Ｌｇ２は、
ゲート長ＬｇＡ＜ゲート長Ｌｇ２
となる。
【００６２】
ここで、ゲート長ＬｇＡ１は、電源電圧ＶＣＣ３で使用されるＭＯＳトランジスタにおけるホットキャリア寿命の任意規格を満足する最小ゲート長であり、ゲート長ＬｇＡ２は、電源電圧ＶＣＣ３使用時のＭＯＳトランジスタにおけるドレイン−ソース間耐圧の任意規格の下限を満足する最小ゲート長であり、ゲート長ＬｇＡ３は、電源電圧ＶＣＣ３使用時のＭＯＳトランジスタにおけるゲート耐圧の任意規格の下限を満足するゲート長である。
【００６３】
よって、上記より、電源電圧ＶＣＣ３，ＶＣＣ２でそれぞれ使用されるＭＯＳトランジスタの適なゲート長Ｌｇは、
Ａ＜ゲート長Ｌｇ（電源電圧ＶＣＣ３）＜Ｂ＜Ｃ＜ゲート長Ｌｇ（電源電圧ＶＣＣ２）
となる。
【００６４】
それにより、本実施の形態１によれば、半導体集積回路装置１に用いられるＭＯＳトランジスタを２種類のゲート酸化膜で製造することができるので、半導体集積回路装置１の製造歩留まりを向上させることができる。
【００６５】
（実施の形態２）
図３は、本発明の実施の形態２による半導体集積回路装置に設けられた電源電圧ＶＣＣ３により動作するＩ／Ｏ領域に設けられた入出力バッファ部のセル構成を示す説明図である。
【００６６】
本実施の形態２において、半導体集積回路装置１は、前記実施の形態１の図１と同様に、ＣＰＵ２や内蔵メモリ３などからなるコア領域４、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）領域５、およびＩ／Ｏ領域６から構成されている。
【００６７】
この場合も、コア領域４は、たとえば、約１．２Ｖの電源電圧ＶＣＣ１で動作する電源領域であり、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）領域５は、たとえば、約３．３Ｖの電源電圧ＶＣＣ２で動作する電源領域である。また、Ｉ／Ｏ領域６は、たとえば、半導体メモリＭの動作電圧と同じく、約１．８Ｖの電源電圧ＶＣＣ３で動作する電源領域である。
【００６８】
半導体集積回路装置１において、電源電圧ＶＣＣ３により動作するＩ／Ｏ領域６に設けられた入出力バッファ部７の構成が、前記実施の形態１と異なる点である。
【００６９】
図３は、Ｉ／Ｏ領域６に設けられた入出力バッファ部７のセル構成を示す説明図である。
【００７０】
入出力バッファ部７は、図示するように、出力バッファ部７ａ、および入力バッファ７ｂからなる前記実施の形態１と同様の構成に、終端抵抗部１７、終端抵抗切り替え制御部１８、ならびにレベルシフタ部７ｃに設けられたレベルシフタ１９，１９ａが追加された構成となっている。
【００７１】
終端抵抗部１７は、Ｉ／ＯパッドＰＡＤを介して信号が入力された際の信号反射を防止する。この終端抵抗部１７は、トランジスタＴ３〜Ｔ６、および抵抗Ｒ１〜Ｒ４から構成されており、トランジスタＴ３，Ｔ５は、ＰチャネルＭＯＳからなり、トランジスタＴ４，Ｔ６は、ＮチャネルＭＯＳからなる。
【００７２】
また、終端抵抗切り替え制御部１８は、入力信号に応じて、終端抵抗として機能する抵抗Ｒ１〜Ｒ４の切り替え、および動作制御を行う。終端抵抗切り替え制御部１８は、否定論理積回路ＮＡＮＤ１、否定論理和回路ＮＯＲ１、ならびにインバータＩｖ６〜Ｉｖ８から構成されている。
【００７３】
レベルシフタ１９は、コア領域４から出力される電源電圧ＶＣＣ１振幅の制御信号ＯＤＴＥを電源電圧ＶＣＣ３振幅の信号に変換して出力する。この制御信号ＯＤＴＥは、レベルシフタ１９を介して終端抵抗切り替え制御部１８に入力されるように接続されている。
【００７４】
また、レベルシフタ１９ａには、コア領域４から出力されるセレクト信号ＴＳＥＬも入力されるように接続されている。レベルシフタ１９ａは、コア領域４から出力される電源電圧ＶＣＣ１振幅のセレクト信号ＴＳＥＬを電源電圧ＶＣＣ３振幅の信号に変換して出力する。そして、終端抵抗切り替え制御部１８には、レベルシフタ１９ａから出力されるセレクト信号ＴＳＥＬも入力されるように接続されている。
【００７５】
制御信号ＯＤＴＥは、入力信号が入力される際にトランジスタＴ３〜Ｔ６をＯＮさせることにより終端抵抗として機能する抵抗Ｒ１〜Ｒ４をアクティブの状態にする。セレクト信号ＴＳＥＬは、制御信号ＯＤＴＥが入力された際に、トランジスタＴ３，Ｔ４を動作させるか否かを選択する信号であり、これにより、終端抵抗値を可変する。
【００７６】
トランジスタＴ３，Ｔ５の一方の接続部には、電源電圧ＶＣＣ３が供給されるように接続されている。トランジスタＴ３の他方の接続部には、抵抗Ｒ１の一方の接続部が接続されており、該抵抗Ｒ１の他方の接続部には、抵抗Ｒ２の一方の接続部が接続されている。
【００７７】
抵抗Ｒ２の他方の接続部には、トランジスタＴ４の一方の接続部が接続されており、該トランジスタＴ４の他方の接続部には、基準電位ＶＳＳが接続されている。トランジスタＴ５の他方の接続部には、抵抗Ｒ３の一方の接続部が接続されており、該トランジスタＲ３の他方の接続部には、抵抗Ｒ４の一方の接続部、および抵抗Ｒ１，Ｒ２の接続部がそれぞれ接続されている。また、抵抗Ｒ１，Ｒ２の接続部には、ＥＳＤ保護回路８の抵抗Ｒの他方の接続部が接続されている。
【００７８】
抵抗Ｒ４の他方の接続部には、トランジスタＴ６の一方の接続部が接続されており、該トランジスタＴ６の他方の接続部には、基準電位ＶＳＳが接続されている。
【００７９】
トランジスタＴ３のゲートには、否定論理積回路ＮＡＮＤ１の出力部が接続されており、トランジスタＴ４のゲートには、否定論理和回路ＮＯＲ１の出力部が接続されている。
【００８０】
トランジスタＴ５のゲートには、インバータＩｖ６の出力部、インバータＩｖ８の入力部、および否定論理和回路ＮＯＲ１の一方の入力部がそれぞれ接続されている。トランジスタＴ６のゲートには、インバータＩｖ８の出力部が接続されている。
【００８１】
否定論理積回路ＮＡＮＤ１の一方の入力部、インバータＩｖ６の入力部には、レベルシフタ１９ａから出力された制御信号ＯＤＴＥがそれぞれ入力されるように接続されている。否定論理積回路ＮＡＮＤ１の他方の入力部、インバータＩｖ７の入力部には、セレクト信号ＴＳＥＬがそれぞれ入力されるように接続されている。
【００８２】
本実施の形態２においても電源電圧ＶＣＣ３により動作する入出力バッファ部７は、該入出力バッファ部７を構成するすべてのＭＯＳトランジスタのゲート酸化膜厚が、すべて電源電圧ＶＣＣ２の使用に合わせたゲート酸化膜厚で形成されている。
【００８３】
そして、図３の網掛けで示した領域、すなわち、プリバッファ１５、スリーステート１６、および電源電圧ＶＣＣ３で動作するレベルシフタ１０，１２，１３の一部回路で使用されているＭＯＳトランジスタにおいては、電源電圧ＶＣＣ２に合わせて設計されたＭＯＳトランジスタのゲート長Ｌｇよりも短いゲート長Ｌｇで形成されている。
【００８４】
この場合も、プリバッファ１５、スリーステート１６、ならびにレベルシフタ１０，１２，１３は、動作電圧が電源電圧ＶＣＣ３であっても充分に高速動作させることが可能となる。
【００８５】
それにより、本実施の形態２においても、半導体集積回路装置１に用いられるＭＯＳトランジスタを２種類のゲート酸化膜で製造することができるので、半導体集積回路装置１の製造歩留まりを向上させることができる。
【００８６】
（実施の形態３）
図４は、本発明の実施の形態３による半導体集積回路装置に設けられた電源電圧ＶＣＣ３により動作するＩ／Ｏ領域に設けられた入出力バッファ部のセル構成を示す説明図である。
【００８７】
本実施の形態３においても、半導体集積回路装置１は、前記実施の形態１の図１と同様に、ＣＰＵ２や内蔵メモリ３などからなるコア領域４、Ｉ／Ｏ領域５、およびＩ／Ｏ領域６から構成されており、ここでも、コア領域４は、約１．２Ｖの電源電圧ＶＣＣ１で動作する電源領域であり、Ｉ／Ｏ領域５は、約３．３Ｖの電源電圧ＶＣＣ２で動作する電源領域であり、Ｉ／Ｏ領域６は、約１．８Ｖの電源電圧ＶＣＣ３で動作する電源領域となっている。
【００８８】
そして、前記実施の形態１，２と異なる点は、Ｉ／Ｏ領域６に設けられた入出力バッファ部７が出力信号を出力する際に、正規の出力信号とその反転した出力信号とを出力する機能を有した構成となっている。
【００８９】
図４は、入出力バッファ部７のセル構成を示す説明図である。
【００９０】
この場合、入出力バッファ部７は、出力バッファ部７ａ、入力バッファ７ｂ、およびレベルシフタ部７ｃからなる前記実施の形態１と同様の構成に、出力バッファ部７ａ１、入力バッファ部７ｂ１、ならびにレベルシフタ部７ｃに設けられたレベルシフタ２０が追加された構成となっている。
【００９１】
出力バッファ部７ａ、入力バッファ７ｂは、前記実施の形態１の図２と同様の接続構成であるので説明は省略する。
【００９２】
また、出力バッファ部７ａ１は、出力バッファ部７ａと同様に、ＥＳＤ保護回路８ａと出力バッファ９ａとからなる。ＥＳＤ保護回路８ａは、ダイオードＤ１ａ，Ｄ２ａ、および抵抗Ｒａからなる。出力バッファ９ａの構成は、出力部１４ａ、プリバッファ１５ａ、ならびにスリーステート１６ａからなる。
【００９３】
出力部１４ａは、トランジスタＴ１ａ，Ｔ２ａから構成されている。プリバッファ１５ａは、インバータＩｖ１ａ，Ｉｖ２ａから構成されており、スリーステート１６ａは、否定論理積回路ＮＡＮＤａ、否定論理和回路ＮＯＲａ、およびインバータＩｖ３ａ〜Ｉｖ５ａから構成されている。
【００９４】
否定論理和回路ＮＯＲａの他方の入力部、およびインバータＩｖ４ａの入力部には、レベルシフタ１３の出力部がそれぞれ接続されており、否定論理積回路ＮＡＮＤａの一方の入力部、否定論理和回路ＮＯＲａの一方の入力部には、レベルシフタ１２から出力される反転信号が入力されるようにそれぞれ接続されている。
【００９５】
また、入力バッファ７ｂ１の出力部には、レベルシフタ２０の入力部が接続されている。レベルシフタ２０は、入力バッファ７ｂ１から出力された電源電圧ＶＣＣ３振幅の入力信号の電源電圧ＶＣＣ１振幅の入力信号ＣＩＮ１に変換して出力する。
【００９６】
ダイオードＤ１，Ｄ２の接続部には、半導体集積回路装置１のＩ／ＯパッドＰＡＤＢが接続されている。その他の接続構成については、出力バッファ部７ａ、入力バッファ７ｂ、およびレベルシフタ部７ｃと同様であるので説明は省略する。
【００９７】
本実施の形態３においても、電源電圧ＶＣＣ３により動作する入出力バッファ部７は、該入出力バッファ部７を構成するすべてのＭＯＳトランジスタのゲート酸化膜厚が、すべて電源電圧ＶＣＣ２の使用に合わせたゲート酸化膜厚で形成されている。
【００９８】
そして、図４の網掛けで示した領域である、プリバッファ１５，１５ａ、スリーステート１６，１６ａ、および電源電圧ＶＣＣ３で動作するレベルシフタ１０，１２，１３，２０の一部回路で使用されているＭＯＳトランジスタにおいては、電源電圧ＶＣＣ２に合わせて設計されたＭＯＳトランジスタのゲート長Ｌｇよりも短いゲート長Ｌｇで形成されている。
【００９９】
この場合も、プリバッファ１５，１５ａ、スリーステート１６，１６ａ、およびレベルシフタ１０，１２，１３は、動作電圧が電源電圧ＶＣＣ３であっても充分に高速動作させることが可能となる。
【０１００】
それにより、本実施の形態３においても、半導体集積回路装置１に用いられるＭＯＳトランジスタを２種類のゲート酸化膜で製造することができるので、半導体集積回路装置１の製造歩留まりを向上させることができる。
【０１０１】
（実施の形態４）
図５は、本発明の実施の形態４による半導体集積回路装置に設けられた電源電圧ＶＣＣ３により動作するＩ／Ｏ領域に設けられた入出力バッファ部のセル構成を示す説明図である。
【０１０２】
本実施の形態４でも、半導体集積回路装置１は、前記実施の形態１の図１と同様に、ＣＰＵ２や内蔵メモリ３などからなるコア領域４、Ｉ／Ｏ領域５、およびＩ／Ｏ領域６から構成されており、ここでも、コア領域４は、約１．２Ｖの電源電圧ＶＣＣ１で動作する電源領域であり、Ｉ／Ｏ領域５は、約３．３Ｖの電源電圧ＶＣＣ２で動作する電源領域であり、Ｉ／Ｏ領域６は、約１．８Ｖの電源電圧ＶＣＣ３で動作する電源領域となっている。
【０１０３】
この場合、Ｉ／Ｏ領域６に設けられた入出力バッファ部７は、出力バッファ部７ａ，７ａ１、入力バッファ７ｂ、レベルシフタ部７ｃからなる前記実施の形態３の図４と同様の構成に、終端抵抗部１７，１７ａ、終端抵抗切り替え制御部１８ａ，１８ｂ、スリーステート制御部２３、ならびにレベルシフタ部７ｃに設けられたレベルシフタ２１，２２が追加された構成となっている。
【０１０４】
出力バッファ部７ａ，７ａ１、入力バッファ７ｂ、ＥＳＤ保護回路８，８ａ、および終端抵抗部１７，１７ａ、レベルシフタ１０〜１３の接続構成は図４と同様である。終端抵抗切り替え制御部１８ａは、インバータＩｖ９〜Ｉｖ１５、および否定論理積回路ＮＡＮＤ２〜ＮＡＮＤ４から構成されている。同様に、終端抵抗切り替え制御部１８ｂは、インバータＩｖ１８〜Ｉｖ２０、否定論理和回路ＮＯＲ３，ＮＯＲ４および否定論理積回路ＮＡＮＤ５〜〜ＮＡＮＤ７から構成されている。スリーステート制御部２３は、インバータＩｖ１６，Ｉｖ１７と否定論理和回路ＮＯＲ２から構成されている。
【０１０５】
終端抵抗切り替え制御部１８ａは、入力される制御信号ＯＤＴＥに基づいて終端抵抗として機能する抵抗Ｒ１〜Ｒ４の切り替えの動作制御、および制御信号ＰＵＤＮに基づいて、Ｉ／ＯパッドＰＡＤをアクティブ、もしくはプルアップのいずれかに遷移させる。
【０１０６】
終端抵抗切り替え制御部１８ｂは、入力される制御信号ＯＤＴＥに基づいて終端抵抗として機能する抵抗Ｒ１〜Ｒ４の切り替えの動作制御、制御信号ＰＵＤＮに基づいて、Ｉ／ＯパッドＰＡＤをアクティブ、もしくはプルダウンのいずれかへの遷移、およびスリーステート制御部２３を介して出力される制御信号ＤＢＬにより、Ｉ／ＯパッドＰＡＤＢを不定、またはアクティブのいずれかに設定する。
【０１０７】
スリーステート制御部２３は、レベルシフタ２２を介して入力される制御信号ＤＢＬとレベルシフタ１３を介して入力される出力バッファイネーブル信号ＯＥＮの信号状態に基づいて、終端抵抗切り替え制御部１８ｂへ出力する制御信号ＯＤＴＥの出力制御を行う。
【０１０８】
レベルシフタ２１は、コア領域４から出力される電源電圧ＶＣＣ１振幅の制御信号ＰＵＤＮを、電源電圧ＶＣＣ３振幅の出力信号に変換して出力する。レベルシフタ２２は、コア領域４から出力される電源電圧ＶＣＣ１振幅の制御信号ＤＢＬを、電源電圧ＶＣＣ３振幅の出力信号に変換して出力する。
【０１０９】
本実施の形態４においても、電源電圧ＶＣＣ３により動作する入出力バッファ部７は、該入出力バッファ部７を構成するすべてのＭＯＳトランジスタのゲート酸化膜厚が、すべて電源電圧ＶＣＣ２の使用に合わせたゲート酸化膜厚で形成されている。
【０１１０】
そして、図５の網掛けで示した領域である、プリバッファ１５，１５ａ、スリーステート１６，１６ａ、および電源電圧ＶＣＣ３で動作するレベルシフタ１０，１２，１３の一部回路で使用されているＭＯＳトランジスタにおいては、電源電圧ＶＣＣ２に合わせて設計されたＭＯＳトランジスタのゲート長Ｌｇよりも短いゲート長Ｌｇで形成されている。
【０１１１】
これによって、プリバッファ１５，１５ａ、スリーステート１６，１６ａ、およびレベルシフタ１０，１２，１３は、動作電圧が電源電圧ＶＣＣ３であっても充分に高速動作させることが可能となる。
【０１１２】
それにより、本実施の形態４においても、半導体集積回路装置１に用いられるＭＯＳトランジスタを２種類のゲート酸化膜で製造することができるので、半導体集積回路装置１の製造歩留まりを向上させることができる。
【０１１３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１４】
たとえば、前記実施の形態１〜４においては、入出力バッファ部７におけるプリバッファ（図２〜５の網掛けでそれぞれ示した領域）、スリーステート（図２〜５の網掛けでそれぞれ示した領域）、および電源電圧ＶＣＣ３で動作するレベルシフタ（図２〜５の網掛けでそれぞれ示した領域）の一部回路で使用されているＭＯＳトランジスタのみが電源電圧ＶＣＣ２に合わせて設計されたＭＯＳトランジスタのゲート長Ｌｇよりも短いゲート長Ｌｇで形成されている構成としたが、図２〜図５に示した入出力バッファ７を構成するＭＯＳトランジスタすべてを電源電圧ＶＣＣ２に合わせて設計されたＭＯＳトランジスタのゲート長Ｌｇよりも短いゲート長Ｌｇで形成するようにしてもよい。
【産業上の利用可能性】
【０１１５】
本発明は、複数の電源電圧が供給される半導体集積回路装置におけるＩ／Ｏバッファ部の製造技術に適している。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施の形態１による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられた電源電圧ＶＣＣ３により動作するＩ／Ｏ領域に設けられた入出力バッファ部のセル構成を示す説明図である。
【図３】本発明の実施の形態２による半導体集積回路装置に設けられた電源電圧ＶＣＣ３により動作するＩ／Ｏ領域に設けられた入出力バッファ部のセル構成を示す説明図である。
【図４】本発明の実施の形態３による半導体集積回路装置に設けられた電源電圧ＶＣＣ３により動作するＩ／Ｏ領域に設けられた入出力バッファ部のセル構成を示す説明図である。
【図５】本発明の実施の形態４による半導体集積回路装置に設けられた電源電圧ＶＣＣ３により動作するＩ／Ｏ領域に設けられた入出力バッファ部のセル構成を示す説明図である。
【符号の説明】
【０１１７】
１  半導体集積回路装置
２  ＣＰＵ
３  内蔵メモリ
４  コア領域
５  Ｉ／Ｏ領域
６  Ｉ／Ｏ領域
７  入出力バッファ部
７ａ，７ａ１  出力バッファ部
７ｂ  入力バッファ
７ｂ１  入力バッファ
７ｃ  レベルシフタ部
８  ＥＳＤ保護回路
８ａ  ＥＳＤ保護回路
９  出力バッファ
１０  レベルシフタ
１１  レベルシフタ
１２  レベルシフタ
１３  レベルシフタ
１４  出力部
１４ａ  出力部
１５  プリバッファ
１５ａ  プリバッファ
１６  スリーステート
１６ａ  スリーステート
１７  終端抵抗部
１７，１７ａ  終端抵抗部
１８  終端抵抗切り替え制御部
１８ａ，１８ｂ  終端抵抗切り替え制御部
１９，１９ａ  レベルシフタ
２０  レベルシフタ
２１，２２  レベルシフタ
２１，２２  レベルシフタ
２３  スリーステート制御部
Ｍ  半導体メモリ
Ｄ１，Ｄ２  ダイオード
Ｄ１ａ，Ｄ２ａ  ダイオード
Ｒ  抵抗
Ｒａ  抵抗
Ｒ１〜Ｒ４  抵抗
ＰＡＤ  Ｉ／Ｏパッド
ＰＡＤＢ  Ｉ／Ｏパッド
Ｔ１〜６  トランジスタ
Ｔ１ａ，Ｔ２ａ  トランジスタ
Ｉｖ１〜Ｉｖ２０  インバータ
Ｉｖ１ａ，Ｉｖ２ａ  インバータ
Ｉｖ３ａ〜Ｉｖ５ａ  インバータ
ＮＡＮＤ  否定論理積回路
ＮＡＮＤ１  否定論理積回路
ＮＡＮＤａ  否定論理積回路
ＮＡＮＤ２〜ＮＡＮＤ７  否定論理積回路
ＮＯＲ  否定論理和回路
ＮＯＲ１  否定論理和回路
ＮＯＲａ  否定論理和回路
ＮＯＲ３，ＮＯＲ４  否定論理和回路
【図１】
2008021733.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008021733.tif 000007