(57)【要約】【課題】  半導体集積回路に関し、製造上の脆弱なセルおよび周辺ロジックにストレスを加えるテストの際に、ピーク電流の集中を防止できる電圧制御装置を提供する。【解決手段】オールバンクプリチャージ命令に応答してバーンイン制御信号およびバーンインプリチャージ信号を出力する信号生成手段と、前記バーンイン制御信号と前記バーンインプリチャージ信号に応答して、第１電圧又は前記第１電圧より低い第２電圧のうちいずれか１つをワード線に供給する電圧制御手段とを含む。【選択図】図４
2008097804.tif 000002
【特許請求の範囲】
【請求項１】
オールバンクプリチャージ命令に応答してバーンイン制御信号およびバーンインプリチャージ信号を出力する信号生成ユニットと、
前記バーンイン制御信号と前記バーンインプリチャージ信号に応答して、第１電圧又は前記第１電圧より低い第２電圧のうちいずれか１つをワード線に供給する電圧制御ユニットと
を含むことを特徴とする電圧制御装置。
【請求項２】
前記電圧制御ユニットには、第１プリチャージ信号およびアクティブ信号がさらに入力されることを特徴とする請求項１に記載の電圧制御装置。
【請求項３】
前記信号生成ユニットは、
バーンインテストモード信号および制御信号に応答して、前記バーンイン制御信号を出力する第１信号生成部と、
第２プリチャージ信号および前記アクティブ信号に応答して、前記バーンインプリチャージ信号を出力する第２信号生成部と
を含むことを特徴とする請求項２に記載の電圧制御装置。
【請求項４】
前記第１信号生成部は、前記バーンインテストモード信号および前記制御信号が入力されて、前記バーンインテストモード信号および前記制御信号がいずれもハイレベルである時、イネーブルになるように設計されていることを特徴とする請求項３に記載の電圧制御装置。
【請求項５】
前記第２信号生成部は、
前記アクティブ信号を反転する第１インバータと、
前記第２プリチャージ信号および前記第１インバータの出力信号が入力されてナンドゲートと、
前記ナンドゲートの出力信号  入力されて  前記バーンインプリチャージ信号を生成する  第２インバータと
を含むことを特徴とする請求項３に記載の電圧制御装置。
【請求項６】
前記電圧制御ユニットは、
前記アクティブ信号、前記第１プリチャージ信号、前記バーンインプリチャージ信号および前記バーンイン制御信号に応答して、電圧制御信号を出力する制御信号生成部と、
前記電圧制御信号に応答して、前記第１電圧又は前記第２電圧のうちいずれか１つを前記ワード線に供給する電圧供給制御部と
を含むことを特徴とする請求項２に記載の電圧制御装置。
【請求項７】
前記制御信号生成部は、
前記アクティブ信号が入力されて、前記アクティブ信号を遅延させたアクティブディレイ信号を生成し、前記アクティブディレイ信号に応答して、アクティブディレイパルス信号を生成する第１制御信号生成部と、
前記第１プリチャージ信号、前記バーンインプリチャージ信号、前記バーンイン制御信号、前記アクティブディレイ信号および前記アクティブディレイパルス信号に応答して、前記電圧制御信号を生成する第２制御信号生成部と
を含むことを特徴とする請求項６に記載の電圧制御装置。
【請求項８】
前記第１制御信号生成部は、
前記アクティブ信号を第１時間ほど遅延させ、前記アクティブディレイ信号を生成する信号遅延部と、
前記アクティブディレイ信号に応答して、パルス信号の前記アクティブディレイパルス信号を生成するパルス発生部と
を含むことを特徴とする請求項７に記載の電圧制御装置。
【請求項９】
前記第２制御信号生成部は、
前記第１プリチャージ信号、前記バーンイン制御信号、前記アクティブディレイ信号および前記アクティブディレイパルス信号に応答して、第１ノードの電位を変化させる第１信号入力部と、
前記第１ノードの電位をラッチする第１ラッチ部と、
前記バーンインプリチャージ信号、前記バーンイン制御信号および前記アクティブディレイ信号に応答して、第２ノードの電位を変化させる第２信号入力部と、
前記第２ノードの電位をラッチする第２ラッチ部と、
前記アクティブディレイ信号に応答して、前記第１ラッチ部および前記第２ラッチ部の出力信号のうちいずれか１つを駆動させ、前記電圧制御信号として出力する信号駆動部と
を含むことを特徴とする請求項７に記載の電圧制御装置。
【請求項１０】
前記電圧供給制御部は、前記電圧制御信号に応答して、前記第１電圧および前記第２電圧をショートさせるスイッチング素子を含むことを特徴とする請求項６に記載の電圧制御装置。
【請求項１１】
前記バーンインテストモード信号はバーンインテストモード時に活性化される信号であり、前記制御信号は前記オールバンクプリチャージ命令に応答して活性化される信号であることを特徴とする請求項３に記載の電圧制御装置。
【請求項１２】
前記第１プリチャージ信号は複数のバンクのうちの一部をプリチャージする信号であり、前記第２プリチャージ信号は複数の前記バンクのすべてをプリチャージする信号であることを特徴とする請求項１１に記載の電圧制御装置。
【請求項１３】
オールバンクプリチャージ命令に応答して、電圧制御信号を活性化させて出力する制御信号生成ユニットと、
アクティブ動作時に、前記電圧制御信号に応答して、ワード線に第２電圧を印加した後前記第１電圧が印加されるようにし、プリチャージ動作時に、前記ワード線に予め第２電圧が印加されるようにする電圧供給制御ユニットと
を含むことを特徴とする電圧制御装置。
【請求項１４】
前記制御信号生成ユニットは、バーンイン制御信号、バーンインプリチャージ信号、アクティブ信号および第１プリチャージ信号に応答して、前記電圧制御信号を生成することを特徴とする請求項１３に記載の電圧制御装置。
【請求項１５】
前記オールバンクプリチャージ命令に応答してバーンイン制御信号およびバーンインプリチャージ信号を出力する信号生成ユニットをさらに含むことを特徴とする請求項１３に記載の電圧制御装置。
【請求項１６】
前記信号生成ユニットは、
バーンインテストモード信号および制御信号に応答して、前記バーンイン制御信号を出力する第１信号生成部と、
第２プリチャージ信号および前記アクティブ信号に応答して、前記バーンインプリチャージ信号を出力する第２信号生成部と
を含むことを特徴とする請求項１５に記載の電圧制御装置。
【請求項１７】
前記第１信号生成部は、前記バーンインテストモード信号および前記制御信号がいずれもハイレベルである時、イネーブルになることを特徴とする請求項１６に記載の電圧制御装置。
【請求項１８】
前記制御信号生成部は、
前記アクティブ信号が入力されて、前記アクティブ信号を遅延させたアクティブディレイ信号を生成し、前記アクティブディレイ信号に応答して、アクティブディレイパルス信号を生成  する第１制御信号生成部と、
前記第１プリチャージ信号、前記バーンインプリチャージ信号、前記バーンイン制御信号、前記アクティブディレイ信号および前記アクティブディレイパルス信号に応答して、前記電圧制御信号を生成する第２制御信号生成部と
を含むことを特徴とする請求項１３に記載の電圧制御装置。
【請求項１９】
前記第２制御信号生成部は、
前記第１プリチャージ信号、前記バーンイン制御信号、前記アクティブディレイ信号および前記アクティブディレイパルス信号に応答して、第１ノードの電位を変化させる第１信号入力部と、
前記第１ノードの電位をラッチする第１ラッチ部と、
前記バーンインプリチャージ信号、前記バーンイン制御信号および前記アクティブディレイ信号に応答して、第２ノードの電位を変化させる第２信号入力部と、
前記第２ノードの電位をラッチする第２ラッチ部と、
前記アクティブディレイ信号に応答して、前記第１ラッチ部および前記第２ラッチ部の出力信号のうちいずれか１つを駆動させ、前記電圧制御信号として出力する信号駆動部と
を含むことを特徴とする請求項１８に記載の電圧制御装置。
【請求項２０】
前記電圧供給制御ユニットは、前記電圧制御信号に応答して、前記第１電圧および前記第２電圧をショートさせるスイッチング素子を含むことを特徴とする請求項１３に記載の電圧制御装置。
【請求項２１】
バーンインテストモード時にテストモード信号を活性化させるステップと、
オールバンクプリチャージ命令に応答して、バーンイン制御信号およびバーンインプリチャージ信号を活性化させ、電圧制御信号を活性化させるステップと、
アクティブ動作時、前記電圧制御信号に応答して、ワード線に第２電圧を印加してから第１電圧を印加するステップと、
プリチャージ動作時、前記ワード線が非活性化される前に前記電圧制御信号に応答して、前記ワード線に前記第２電圧を印加するステップと
を含むことを特徴とする電圧制御方法。
【請求項２２】
前記電圧制御信号を生成するステップは、
制御信号および前記バーンインテストモード信号に応答して、前記バーンイン制御信号を出力するステップと、
第１プリチャージ信号およびアクティブ信号に応答して、前記バーンインプリチャージ信号を出力するステップと
を含むことを特徴とする請求項２１記載の電圧制御方法。
【請求項２３】
前記アクティブ動作時ワード線に電圧を印加するステップは、
前記アクティブ信号を遅延させ、アクティブディレイ信号を出力するステップと、
前記アクティブディレイ信号に応答して、パルス信号のアクティブディレイパルス信号を出力するステップと
を含むことを特徴とする請求項２１に記載の電圧制御方法。
【請求項２４】
前記プリチャージ動作時ワード線に電圧を印加するステップと、
プリチャージ命令が入力される前に前記オールバンクプリチャージ命令が入力されるステップと
を含むことを特徴とする請求項２１に記載の電圧制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より詳しくは、製造上の脆弱なセルおよび周辺ロジックにストレスを加えるテストを行い、不良を事前に発見できるバーンインテストモードの電圧制御装置およびこれを用いた電圧制御装置および電圧制御方法に関するものである。
【背景技術】
【０００２】
一般的にＤＲＡＭのような半導体集積回路は、パッケージする前に製品の不良を早期発見するため、動作電圧より高い電圧および高温でストレスを印加するバーンインテスト工程を行う（例えば、特許文献１）。このようなバーンインテスト工程によって、脆弱なセルおよびロジック回路の脆弱な部分が判別される。
【０００３】
また、バーンインテスト工程は、高い電位で格納されたセルのストレージキャパシタの誘電膜に正常状態以上のストレスを与えて、脆弱なセルをスクリーンでき、セルトランジスタのゲート酸化物にストレスを印加して、ゲート酸化物の降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）を測定することもできる。
【０００４】
このようなバーンイン動作をするために、ＤＲＡＭはアクティブ−ライト−プリチャージの動作パターンを有しなければならない。前記ＤＲＡＭの動作は、ローアドレス（Ｘ−Ａｄｄｒｅｓｓ）とカラムアドレス（Ｙ−Ａｄｄｒｅｓｓ）とのスキャン方式によってローファースト（Ｘ−Ｆａｓｔ）動作とカラムファースト（Ｙ−Ｆａｓｔ）動作に分けられるようになる。
【０００５】
図１は、ローファースト（Ｘ−Ｆａｓｔ）動作に伴うアドレス進行方向およびアドレスパターンを示す概念図であり、図２は、カラムファースト（Ｙ−Ｆａｓｔ）動作に伴うアドレス進行方向およびアドレスパターンを示す概念図である。
【０００６】
図１および図２に示す、Ａ０〜Ａ（Ｎ）はアクティブ命令、Ｗ０〜Ｗ（Ｎ）はライト命令、Ｐ０〜Ｐ（Ｎ）はプリチャージ命令である。
図１と図２を比較すれば、ローファースト（Ｘ−Ｆａｓｔ）動作の場合、アクティブプリチャージ回数がカラムファースト（Ｙ−Ｆａｓｔ）動作に比べてＮ倍多い。これは、アクティブ又はプリチャージ時にピーク電流が多いことを意味する。
【０００７】
すなわち、カラムファースト（Ｙ−Ｆａｓｔ）動作の場合、アクティブプリチャージ方式はローアドレスをアクティブした後にコラムの数だけライトしてプリチャージ動作をするため、ワード線ＷＬ動作に伴うピーク電流がローファースト（Ｘ−Ｆａｓｔ）動作に比べて１／Ｎに減少するようになる。
【０００８】
図３は、従来の電圧制御装置がローファースト（Ｘ−Ｆａｓｔ）動作をする場合にアクティブプリチャージ方式を示すタイミング図である。
図３に示すように、従来の電圧制御装置は、アクティブ命令ＡＣＴが入力されれば内部的にアクティブ信号ＡＣＴＩＶＥが発生するようになり、この信号に応じてワード線ＷＬを高電圧ＶＰＰレベルまで上昇させるようになる。この時、接地電圧ＶＳＳでディスチャージされているワード線ＷＬを高電圧ＶＰＰレベルまでチャージしなければならないため、瞬間的に多くの電流を消耗するようになる。
【０００９】
図３に示す、Ａはアクティブ動作時ワード線ＷＬが動作するのに伴う瞬間的なピーク電流を示し、Ｂはプリチャージ動作時発生するピーク電流を示すものである。Ｃはセンスアンプが動作するのに伴うピーク電流を示す。
【００１０】
ところで、ＤＲＡＭの容量が大きくなることによって動作電流が多くなり、特に、動作電圧より高い外部電圧ＶＤＤで４８〜７２時間の間アクティブプリチャージ動作を繰り返すバーンインテストの場合、ローファースト（Ｘ−Ｆａｓｔ）動作時にピーク電流が多く発生するようになる。このような多量のピーク電流は半導体メモリのパッケージ工程時に、外部信号端子の導電ボールを溶かす問題を誘発する。これによって、パッケージの良品率（ｙｉｅｌｄ）を低下させてバーンインソケットを損傷させる。
【００１１】
従来の異なる方法で、カラムファースト（Ｙ−Ｆａｓｔ）動作でアクティブプリチャージ方式を用いてピーク電流を減らす方法がある。しかし、カラムファースト（Ｙ−Ｆａｓｔ）動作でバーンインテストを進行する場合、ペリトランジスタ（ｐｅｒｉ  ｔｒａｎｓｉｓｔｏｒ）が容易に劣化し、正確にスクリーンすることが難しい。
【特許文献１】特開２００６−１３９９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって、本発明の目的は、ピーク電流の集中を防止できる電圧制御装置を提供することにある。
また、本発明の他の目的は、素子の劣化なくバーンインテスト工程を行うようにする電圧制御方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記本発明の目的を達成するために、本発明の電圧制御装置は、オールバンクプリチャージ命令に応答してバーンイン制御信号およびバーンインプリチャージ信号を出力する信号生成  ユニットと、前記バーンイン制御信号と前記バーンインプリチャージ信号に応答して、第１電圧又は前記第１電圧より低い第２電圧のうちいずれか１つをワード線に供給する電圧制御  ユニットとを含む。
【００１４】
なお、上記発明において、電圧制御ユニットには、第１プリチャージ信号およびアクティブ信号がさらに入力されることが好ましい。
また、上記発明において、信号生成ユニットは、バーンインテストモード信号および制御信号に応答して、バーンイン制御信号を出力する第１信号生成部と、第２プリチャージ信号およびアクティブ信号に応答して、バーンインプリチャージ信号を出力する第２信号生成部とを含むことが好ましい。
【００１５】
上記発明において、第１信号生成部は、バーンインテストモード信号および制御信号が入力されて、バーンインテストモード信号および制御信号がいずれもハイレベルである時、イネーブルになるように設計されていることが好ましい。
【００１６】
上記発明において、第２信号生成部は、アクティブ信号を反転する第１インバータと、第２プリチャージ信号および第１インバータの出力信号が入力されてナンドゲートと、ナンドゲートの出力信号入力されてバーンインプリチャージ信号を生成する第２インバータとを含むことが好ましい。
【００１７】
上記発明において、電圧制御ユニットは、アクティブ信号、第１プリチャージ信号、バーンインプリチャージ信号およびバーンイン制御信号に応答して、電圧制御信号を出力する制御信号生成部と、電圧制御信号に応答して、第１電圧又は第２電圧のうちいずれか１つをワード線に供給する電圧供給制御部とを含むことが好ましい。
【００１８】
上記発明において、制御信号生成部は、アクティブ信号が入力されて、アクティブ信号を遅延させたアクティブディレイ信号を生成し、アクティブディレイ信号に応答して、アクティブディレイパルス信号を生成する第１制御信号生成部と、第１プリチャージ信号、バーンインプリチャージ信号、バーンイン制御信号、アクティブディレイ信号およびアクティブディレイパルス信号に応答して、電圧制御信号を生成する第２制御信号生成部とを含むことが好ましい。
【００１９】
上記発明において、第１制御信号生成部は、アクティブ信号を第１時間ほど遅延させ、アクティブディレイ信号を生成する信号遅延部と、アクティブディレイ信号に応答して、パルス信号のアクティブディレイパルス信号を生成するパルス発生部とを含むことが好ましい。
【００２０】
上記発明において、第２制御信号生成部は、第１プリチャージ信号、バーンイン制御信号、アクティブディレイ信号およびアクティブディレイパルス信号に応答して、第１ノードの電位を変化させる第１信号入力部と、第１ノードの電位をラッチする第１ラッチ部と、バーンインプリチャージ信号、バーンイン制御信号およびアクティブディレイ信号に応答して、第２ノードの電位を変化させる第２信号入力部と、第２ノードの電位をラッチする第２ラッチ部と、アクティブディレイ信号に応答して、第１ラッチ部および第２ラッチ部の出力信号のうちいずれか１つを駆動させ、電圧制御信号として出力する信号駆動部とを含むことが好ましい。
【００２１】
なお、上記発明において、電圧供給制御部は、電圧制御信号に応答して、第１電圧および第２電圧をショートさせるスイッチング素子を含むことが好ましい。
また、上記発明において、バーンインテストモード信号はバーンインテストモード時に活性化される信号であり、制御信号はオールバンクプリチャージ命令に応答して活性化される信号であることが好ましい。
さらに、上記発明において、第１プリチャージ信号は複数のバンクのうちの一部をプリチャージする信号であり、第２プリチャージ信号は複数のバンクのすべてをプリチャージする信号であることが好ましい。
【００２２】
また、本発明は、オールバンクプリチャージ命令に応答して、電圧制御信号を活性化させて出力する制御信号生成ユニットと、アクティブ動作時に、電圧制御信号に応答して、ワード線に第２電圧を印加した後第１電圧が印加されるようにし、プリチャージ動作時に、ワード線に予め第２電圧が印加されるようにする電圧供給制御ユニットとを含む。
【００２３】
なお、上記発明において、制御信号生成ユニットは、バーンイン制御信号、バーンインプリチャージ信号、アクティブ信号および第１プリチャージ信号に応答して、電圧制御信号を生成することが好ましい。
また、上記発明において、オールバンクプリチャージ命令に応答してバーンイン制御信号およびバーンインプリチャージ信号を出力する信号生成ユニットをさらに含むことが好ましい。
【００２４】
上記発明において、信号生成ユニットは、バーンインテストモード信号および制御信号に応答して、バーンイン制御信号を出力する第１信号生成部と、第２プリチャージ信号およびアクティブ信号に応答して、バーンインプリチャージ信号を出力する第２信号生成部とを含むことが好ましい。
上記発明において、第１信号生成部は、バーンインテストモード信号および制御信号がいずれもハイレベルである時、イネーブルになることが好ましい。
【００２５】
上記発明において、制御信号生成部は、アクティブ信号が入力されて、アクティブ信号を遅延させたアクティブディレイ信号を生成し、アクティブディレイ信号に応答して、アクティブディレイパルス信号を生成する第１制御信号生成部と、第１プリチャージ信号、バーンインプリチャージ信号、バーンイン制御信号、アクティブディレイ信号およびアクティブディレイパルス信号に応答して、電圧制御信号を生成する第２制御信号生成部とを含むことが好ましい。
【００２６】
上記発明において、第２制御信号生成部は、第１プリチャージ信号、バーンイン制御信号、アクティブディレイ信号およびアクティブディレイパルス信号に応答して、第１ノードの電位を変化させる第１信号入力部と、第１ノードの電位をラッチする第１ラッチ部と、バーンインプリチャージ信号、バーンイン制御信号およびアクティブディレイ信号に応答して、第２ノードの電位を変化させる第２信号入力部と、第２ノードの電位をラッチする第２ラッチ部と、アクティブディレイ信号に応答して、第１ラッチ部および第２ラッチ部の出力信号のうちいずれか１つを駆動させ、電圧制御信号として出力する信号駆動部とを含むことが好ましい。
なお、上記発明において、電圧供給制御ユニットは、電圧制御信号に応答して、第１電圧および第２電圧をショートさせるスイッチング素子を含むことが好ましい。
【００２７】
さらに、本発明は、バーンインテストモード時にテストモード信号を活性化させるステップと、オールバンクプリチャージ命令に応答して、バーンイン制御信号およびバーンインプリチャージ信号を活性化させ、電圧制御信号を活性化させるステップと、アクティブ動作時、電圧制御信号に応答して、ワード線に第２電圧を印加してから第１電圧を印加するステップと、プリチャージ動作時、ワード線が非活性化される前に電圧制御信号に応答して、ワード線に第２電圧を印加するステップとを含む。
【００２８】
上記発明において、電圧制御信号を生成するステップは、制御信号およびバーンインテストモード信号に応答して、バーンイン制御信号を出力するステップと、第１プリチャージ信号およびアクティブ信号に応答して、バーンインプリチャージ信号を出力するステップとを含むことが好ましい。
【００２９】
上記発明において、アクティブ動作時ワード線に電圧を印加するステップは、アクティブ信号を遅延させ、アクティブディレイ信号を出力するステップと、アクティブディレイ信号に応答して、パルス信号のアクティブディレイパルス信号を出力するステップとを含むことが好ましい。
【００３０】
上記発明において、プリチャージ動作時ワード線に電圧を印加するステップと、プリチャージ命令が入力される前にオールバンクプリチャージ命令が入力されるステップとを含むことが好ましい。
【発明の効果】
【００３１】
本発明に係る電圧制御装置は、アクティブ動作およびプリチャージ動作時に発生するピーク電流を分散させることによって過度なピーク電流によるパッケージボールメルティング（Ｐａｃｋａｇｅ  Ｂａｌｌ  Ｍｅｌｔｉｎｇ）を防止することができ、半導体メモリの生産性向上およびバーンインスクリーンの能力向上の効果を伴う。
【発明を実施するための最良の形態】
【００３２】
以下では、添付された図面を参照して、本発明の好ましい実施形態をより詳細に説明すれば次の通りである。
図４を参照すれば、本発明の実施形態に係る電圧制御装置は、信号生成部１００および電圧制御部２００を含む。
【００３３】
信号生成部１００は、オールバンクプリチャージ命令（図示なし）に応答して、バーンイン制御信号ＣＴＲＬ＿ＢＩおよびバーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩを生成する。このような信号生成部１００は、第１信号生成部１１０、および第２信号生成部１３０を含む。
【００３４】
第１信号生成部１１０は、前記バーンインテストモード信号ＴＭ＿ＢＩおよび前記制御信号ＣＴＲＬに応答して、前記バーンイン制御信号ＣＴＲＬ＿ＢＩを生成する。前記第１信号生成部１１０は、前記バーンインテストモード信号ＴＭ＿ＢＩおよび前記制御信号ＣＴＲＬが入力される第１ナンドゲートＮＤ１と、第１ナンドゲートＮＤ１の出力信号を反転してバーンイン制御信号ＣＴＲＬ＿ＢＩとして出力する第１インバータＩＶ１とを含む。前記第１信号生成部１１０は、前記バーンインテストモード信号ＴＭ＿ＢＩおよび前記制御信号ＣＴＲＬが入力されて、アンド（ＡＮＤ）演算を行う論理素子、すなわちアンドゲートで構成されることもできる。前記バーンインテストモード信号ＴＭ＿ＢＩは、バーンインテストモード時に活性化される信号であり、前記制御信号ＣＴＲＬはオールバンクプリチャージ命令が入力される場合に活性化される信号であり、特定のアドレスを利用して用いることができる。
【００３５】
第２信号生成部１３０は、前記第２プリチャージ信号ＰＣＧ＿ＡＬＬと前記アクティブ信号ＡＣＴＩＶＥに応答して、前記バーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩを出力する。前記第２信号生成部１３０は、前記アクティブ信号ＡＣＴＩＶＥを反転させる第２インバータＩＶ２と、前記第２プリチャージ信号ＰＣＧ＿ＡＬＬおよび第２インバータＩＶ２の出力信号が入力される第２ナンドゲートＮＤ２と、第２ナンドゲートＮＤ２の出力信号を反転して、バーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩとして生成する第３インバータＩＶ３とで構成することができる。
【００３６】
一方、電圧制御部２００は、前記バーンイン制御信号ＣＴＲＬ＿ＢＩおよび前記バーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩに応答して、第１電圧ＶＰＰ又は前記第１電圧ＶＰＰより低い第２電圧ＶＤＤのうちいずれか１つをワード線ＷＬに供給する。このような前記電圧制御部２００は、第１プリチャージ信号ＰＣＧ＿ＯＲおよびアクティブ信号ＡＣＴＩＶＥがさらに入力される。すなわち、前記電圧制御部２００は、前記第１プリチャージ信号ＰＣＧ＿ＯＲ、前記アクティブ信号ＡＣＴＩＶＥ、前記バーンイン制御信号ＣＴＲＬ＿ＢＩおよび前記バーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩに応答して、第１電圧ＶＰＰ又は第２電圧ＶＤＤを出力する。
このような電圧制御部２００は、制御信号生成部２１０および電圧供給制御部２３０で構成することができる。
【００３７】
制御信号生成部２１０は、前記アクティブ信号ＡＣＴＩＶＥ、前記第１プリチャージ信号ＰＣＧ＿ＯＲ、前記バーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩおよび前記バーンイン制御信号ＣＴＲＬ＿ＢＩに応答して、前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂを生成する。前記第１プリチャージ信号ＰＣＧ＿ＯＲは複数のバンクのうちの一部をプリチャージする信号であり、前記第２プリチャージ信号ＰＣＧ＿ＡＬＬは複数のバンクのすべてをプリチャージする信号であり得る。前記第１プリチャージ信号ＰＣＧ＿ＯＲは、例えばプリチャージ命令ＰＣＧが入力される場合に活性化される信号であり、前記第２プリチャージ信号ＰＣＧ＿ＡＬＬは、オールバンクプリチャージ命令ＡＰＣＧが入力される場合に活性化される信号であり得る。
【００３８】
前記制御信号生成部２１０は、図６に示すように第１制御信号生成部２１１および第２制御信号生成部２１３で構成することができる。第１制御信号生成部２１１は、アクティブ信号ＡＣＴＩＶＥが入力され、前記アクティブ信号ＡＣＴＩＶＥを遅延させたアクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬを生成し、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬに応答するパルス信号のアクティブディレイパルス信号ＡＣＴＩＶＥ＿ＤＥＬ＿ＰＵＬを生成する。
【００３９】
このような第１制御信号生成部２１１は、図７に示すように信号遅延部２１１−１およびパルス発生部２１１−３で構成することができる。前記信号遅延部２１１−１は、前記アクティブ信号ＡＣＴＩＶＥを第１時間ｔｄ１ほど遅延させ、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬを生成する。前記パルス発生部２１１−３は、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬに応答して、アクティブディレイパルス信号ＡＣＴＩＶＥ＿ＤＥＬ＿ＰＵＬを生成する。前記信号遅延部２１１−１は、例えば直列に接続された複数のインバータであることができる。前記パルス発生部２１１−３は、例えば、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬを第２時間ｔｄ２ほど反転遅延させる反転遅延部２１１−３１と、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬおよび前記反転遅延部２１１−３１の出力信号が入力される第３ナンドゲートＮＤ３と、前記第３ナンドゲートＮＤ３の出力信号を反転させ、アクティブディレイパルス信号ＡＣＴＩＶＥ＿ＤＥＬ＿ＰＵＬとして出力する第４インバータＩＶ４とで構成することができる。本発明では、前記パルス発生部２１１−３をナンドゲートおよびインバータを備えて実施したが、設計者の意図により他の論理素子を用いてパルス信号を生成することができる。
【００４０】
一方、第２制御信号生成部２１３は、前記第１プリチャージ信号ＰＣＧ＿ＯＲ、前記バーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩ、前記バーンイン制御信号ＣＴＲＬ＿ＢＩ、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬおよび前記アクティブディレイパルス信号ＡＣＴＩＶＥ＿ＤＥＬ＿ＰＵＬに応答して、前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂを生成する。
このような第２制御信号生成部２１３は、図８に示すように第１信号入力部２１３−１、第１ラッチ部２１３−２、第２信号入力部２１３−３、第２ラッチ部２１３−４および信号駆動部２１３−５で構成することができる。
【００４１】
前記第１信号入力部２１３−１は、前記第１プリチャージ信号ＰＣＧ＿ＯＲ、前記バーンイン制御信号ＣＴＲＬ＿ＢＩ、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬおよび前記アクティブディレイパルス信号ＡＣＴＩＶＥ＿ＤＥＬ＿ＰＵＬに応答して、第１ノードＳ１の電位を変化させる。前記第１信号入力部２１３−１は、第５インバータＩＶ５、第１トランジスタＰ１、第２トランジスタＮ１、第３トランジスタＮ２、第６インバータＩＶ６および第４トランジスタＰ２で構成することができる。前記第５インバータＩＶ５は前記第１プリチャージ信号ＰＣＧ＿ＯＲを反転させ、第１トランジスタＰ１は前記第５インバータＩＶ５の出力信号に応じて第２電圧ＶＤＤをスイッチングする。第２トランジスタＮ１は、前記バーンイン制御信号ＣＴＲＬ＿ＢＩによって前記第１ノードＳ１の電圧を前記第３トランジスタＮ２に伝達し、第３トランジスタＮ２はアクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬによって第２トランジスタＮ１から提供された電圧を接地端に伝達する。第６インバータＩＶ６は、前記アクティブディレイパルス信号ＡＣＴＩＶＥ＿ＤＥＬ＿ＰＵＬを反転させ、第４トランジスタＰ２は第６インバータＩＶ６の出力信号により第２電圧ＶＤＤを第１ノードＳ１に伝達する。
【００４２】
前記第１ラッチ部２１３−２は、前記第１ノードＳ１の電位をラッチさせる。前記第１ラッチ部２１３−２は、第７および第８インバータＩＶ７，ＩＶ８で構成される。
第２信号入力部２１３−３は、前記バーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩ、前記バーンイン制御信号ＣＴＲＬ＿ＢＩおよび前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬに応答して、第２ノードＳ２の電位を変化させる。前記第２信号入力部２１３−３は、第９インバータＩＶ９、第５トランジスタＰ３、第６トランジスタＮ３および第７トランジスタＮ４で構成することができる。前記第９インバータＩＶ９は前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬを反転させ、第５トランジスタＰ３は第９インバータＩＶ９の出力信号により第２電圧ＶＤＤを第２ノードＳ２に伝達する。第６トランジスタＮ３はバーンイン制御信号ＣＴＲＬ＿ＢＩにより第２ノードＳ２の電圧を第７トランジスタＮ４に伝達し、第７トランジスタＮ４はバーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩにより前記第６トランジスタＮ３から提供される電圧を接地端ＶＳＳに伝達する。
【００４３】
第２ラッチ部２１３−４は、前記第２ノードＳ２の電位をラッチする。前記第２ラッチ部２１３−４は、第１０インバータＩＶ１０および第１１インバータＩＶ１１で構成することができる。
【００４４】
信号駆動部２１３−５は、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬに応答して、前記第１ラッチ部２１３−２および前記第２ラッチ部２１３−４の出力信号のうちいずれか１つを駆動させ、前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂを出力する。このような前記信号駆動部２１３−５は、第１２インバータＩＶ１２、第１スイッチング素子ＰＧ１、第２スイッチング素子ＰＧ２、および第１３インバータＩＶ１３で構成することができる。前記第１２インバータＩＶ１２は、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬを反転させ、第１スイッチング素子ＰＧ１は、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬおよび前記第１２インバータＩＶ１２の出力信号により前記第１ラッチ部２１３−２の出力信号を第３ノードＳ３に伝達する。第２スイッチング素子ＰＧ２は、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬおよび前記第１２インバータＩＶ１２の出力信号により第２ラッチ部２１３−４の出力信号を前記第３ノードＳ３に伝達する。第１３インバータＩＶ１３は前記第３ノードＳ３の信号を反転させ、電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂとして出力する。本実施形態で前記第１スイッチング素子ＰＧ１および前記第２スイッチング素子ＰＧ２にはパスゲートが利用されることができ、前記第１トランジスタＰ１、前記第４トランジスタＰ２および前記第５トランジスタＰ３はＰＭＯＳトランジスタであり、前記第２トランジスタＮ１、前記第３トランジスタＮ２、前記第６トランジスタＮ３および前記第７トランジスタＮ４はＮＭＯＳトランジスタであり得る。
【００４５】
一方、電圧供給制御部２３０は、前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂに応答して、前記第１電圧ＶＰＰおよび前記第１電圧ＶＰＰより低い前記第２電圧ＶＤＤのうちいずれか１つを前記ワード線ＷＬに供給する。前記第２電圧ＶＤＤは、外部から供給される外部供給電圧を例に挙げることができ、前記第１電圧ＶＰＰは前記第２電圧ＶＤＤをポンピングして生成される電圧を例に挙げることができる。このような電圧供給制御部２３０は、図９に示すように、前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂに応答して、前記第１電圧ＶＰＰおよび前記第２電圧ＶＤＤをショートさせる第８トランジスタＰ４で構成することができる。前記第８トランジスタＰ４は、前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂに応答して、前記第１電圧ＶＰＰおよび前記第２電圧ＶＤＤをショートさせるスイッチング素子に変えることができる。
【００４６】
前記電圧供給制御部２３０は、設計者の意図により前記実施形態と異なる方式で前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂに応答して、前記ワード線ＷＬに前記第１電圧ＶＰＰおよび前記第２電圧ＶＤＤのうちいずれか１つを供給することができる。
【００４７】
図４〜図１０を参照すれば、本発明の実施形態に係る電圧供給装置はバーンインテストモード進入後に所望する電圧レベルによって各パワーを安定化させた後、アクティブ信号が入力される前にオールバンクプリチャージ命令ＡＰＣＧが入力され、ダミーオールバンクプリチャージ動作を行う。前記オールバンクプリチャージ動作は、電圧制御装置においてプリチャージを再度行うことで、正常な動作に影響を及ぼさない。前記オールバンクプリチャージ動作で前記制御信号ＣＴＲＬは活性化されたパルス信号であるため、前記信号生成部１００で活性化されたパルス信号の前記バーンイン制御信号ＣＴＲＬ＿ＢＩを出力する。
【００４８】
前記オールバンクプリチャージ命令ＡＰＣＧが印加される場合、前記第２プリチャージ信号ＰＣＧ＿ＡＬＬはハイレベルに活性化され、前記第１プリチャージ信号ＰＣＧ＿ＯＲはローレベル状態を維持する。一方、プリチャージ命令ＰＣＧが入力されれば前記第１プリチャージ信号ＰＣＧ＿ＯＲはハイレベルに活性化され、前記第２プリチャージ信号ＰＣＧ＿ＡＬＬはローレベル状態を維持する。
【００４９】
前記アクティブ信号ＡＣＴＩＶＥがローレベルの状態で、前記オールバンクプリチャージ命令ＡＰＣＧが印加される場合、前記第１プリチャージ信号ＰＣＧ＿ＯＲはローレベルを維持して、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬおよび前記アクティブディレイパルス信号ＡＣＴＩＶＥ＿ＤＥＬ＿ＰＵＬもローレベルを維持する。一方、前記第２プリチャージ信号ＰＣＧ＿ＡＬＬおよび前記バーンイン制御信号ＣＴＲＬ＿ＢＩは、ハイレベルに活性化されるため、前記第２信号生成部１３０はハイレベルの前記バーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩを出力する。
【００５０】
図８を参照すれば、前記バーンイン制御信号ＣＴＲＬ＿ＢＩおよび前記バーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩに各々応答して、前記第６トランジスタＮ３および前記第７トランジスタＮ４がターンオンして前記第２ノードＳ２の電位はローレベルに遷移し、前記第２ラッチ部２１３−４は前記第２ノードＳ２の電位をローレベルに維持する。この時、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬがローレベルであるため、前記第２パスゲートＰＧ２がターンオンして前記第３ノードＳ３の電位はハイレベルになって、前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂはローレベルに遷移する。前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂに応答して、前記電圧供給制御部２３０は前記第１電圧ＶＰＰと前記第２電圧ＶＤＤをショートさせ前記第１電圧ＶＰＰを前記第２電圧ＶＤＤにダウンさせる。
【００５１】
以後、アクティブ命令ＡＣＴが入力される場合、前記アクティブ信号ＡＣＴＩＶＥはハイレベルに活性化され、前記アクティブ信号ＡＣＴＩＶＥは前記信号遅延部２１１−１で前記第１時間ｔｄ１ほど遅れて、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬとして出力される。前記パルス発生部２１１−３は、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬが入力されて、前記第２時間ｔｄ２ほどの活性化区間を有するパルス信号の前記アクティブディレイパルス信号ＡＣＴＩＶＥ＿ＤＥＬ＿ＰＵＬを出力する。
【００５２】
前記アクティブ信号ＡＣＴＩＶＥに応答して前記ワード線ＷＬが活性化され、前記ワード線ＷＬの電位は前記第１遅延時間ｔｄ１の間、前記第２電圧ＶＤＤに上昇する。一方、前記アクティブディレイパルス信号ＡＣＴＩＶＥ＿ＤＥＬ＿ＰＵＬが発生すれば、前記ワード線ＷＬは、前記第２遅延時間ｔｄ２の間、前記第１電圧ＶＰＰに上昇する。
【００５３】
すなわち、前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂがローレベルの区間で前記アクティブ信号ＡＣＴＩＶＥが活性化されれば、前記第１遅延時間ｔｄ１の間、前記ワード線ＷＬは前記第２電圧ＶＤＤが印加されて、前記第２電圧ＶＤＤに上昇する。以後、前記アクティブディレイパルス信号ＡＣＴＩＶＥ＿ＤＥＬ＿ＰＵＬが活性化される区間で前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂがハイレベルに遷移するため、前記第２遅延時間ｔｄ２の間、前記ワード線ＷＬの電位は前記第１電圧ＶＰＰに上昇する。
【００５４】
図８を参照しながら詳細に説明すれば、前記アクティブディレイパルス信号ＡＣＴＩＶＥ＿ＤＥＬ＿ＰＵＬがハイレベルに活性化する区間で前記第４トランジスタＰ２がターンオンして前記第１ノードＳ１はハイレベルに遷移し、前記第１ラッチ部２１３−２は前記第１ノードＳ１をハイレベルに維持する。前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬがハイレベル状態であるため、前記第１パスゲートＰＧ１がターンオンして前記第３ノードＳ３はローレベルを維持する。すなわち、前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂはハイレベルに遷移する。
【００５５】
以後、前記プリチャージ命令ＰＣＧの前に前記オールバンクプリチャージ命令ＡＰＣＧによって前記制御信号ＣＴＲＬがダミーで活性化されるパルスを有するようになれば、前記第１信号生成部１１０でハイレベルに活性化されるパルス信号の前記バーンイン制御信号ＣＴＲＬ＿ＢＩを出力し、前記第２信号生成部１３０でローレベルの前記バーンインプリチャージ信号ＰＣＧ＿ＡＬＬ＿ＢＩを出力する。バーンインテストモードで前記制御信号ＣＴＲＬがダミーで活性化されるパルスを有する場合、ＤＲＡＭの正常動作上問題はない。例えば、Ｄのようにバーンインテストモードではない場合、前記信号生成部１００はローレベルの前記バーンインテストモード信号ＴＭ＿ＢＩとハイレベルの前記制御信号ＣＴＲＬが入力されるようになってＥのようにローレベルの前記バーンイン制御信号ＣＴＲＬ＿ＢＩを出力する。
【００５６】
この時、前記バーンイン制御信号ＣＴＲＬ＿ＢＩおよび前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬに応答して、前記第２トランジスタＮ１および前記第３トランジスタＮ２がターンオンして前記第１ノードＳ１はローレベルに遷移し、前記第１ラッチ部２１３−２は前記第１ノードＳ１の電位をローレベルに維持する。ハイレベルの前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬに応答して、前記第１パスゲートＰＧ１がターンオンして前記第３ノードＳ３はハイレベルに維持され、前記第１３インバータＩＶ１３によって前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂはローレベルに遷移する。前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂに応答して、前記電圧供給制御部２３０が前記第１電圧ＶＰＰと前記第２電圧ＶＤＤをショートさせることで、前記ワード線ＷＬの電位は前記第２電圧ＶＤＤにダウンする。以後、前記プリチャージ命令ＰＣＧが入力されれば、前記アクティブ信号ＡＣＴＩＶＥは非活性化され、前記アクティブ信号ＡＣＴＩＶＥに応答して前記ワード線ＷＬが前記接地電圧ＶＳＳにダウンするようになる。前記プリチャージ命令ＰＣＧが入力される時、前記第１プリチャージ信号ＰＣＧ＿ＯＲがハイレベルに活性化されるパルス信号を有するため前記第１トランジスタＰ１がターンオンして前記第１ノードＳ１の電位はハイレベルに遷移し、前記第１ラッチ部２１３−２は前記第１ノードＳ１の電位をハイレベルに維持する。この時、前記アクティブディレイ信号ＡＣＴＩＶＥ＿ＤＥＬがハイレベルに維持しているため、前記第１パスゲートＰＧ１がターンオンして前記第３ノードＳ３の電位はローレベルに遷移する。すなわち、前記電圧制御信号ＶＰＰ＿ＶＤＤ＿ＳＨＯＲＴｂがハイレベルに遷移する。
【００５７】
前記説明した通り、本発明に係る電圧制御装置は、アクティブ動作時前記ワード線ＷＬを駆動する時、前記第２電圧ＶＤＤで前記ワード線ＷＬの電位を高めた以後前記第２電圧ＶＤＤより高い前記第１電圧ＶＰＰで前記ワード線ＷＬを駆動させることによって、ピーク電流を分散させられる。また、プリチャージ動作時、前記プリチャージ動作以前に前記ワード線ＷＬの電位を前記第２電圧ＶＤＤに下げて、以後前記接地電圧ＶＳＳに下げることによってピーク電流を分散させられる。
図１０に示すように、Ｆはアクティブ動作時のピーク電流が分散することを示し、Ｇはプリチャージ動作時のピーク電流が分散することを示す。
【００５８】
このように、本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施され得ることを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲、そしてその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００５９】
【図１】ローファースト（Ｘ−Ｆａｓｔ）動作に伴うアドレス進行方向およびアドレスパターンを示す概念図である。
【図２】カラムファースト（Ｙ−Ｆａｓｔ）動作に伴うアドレス進行方向およびアドレスパターンを示す概念図である。
【図３】従来の電圧制御装置がローファースト（Ｘ−Ｆａｓｔ）動作をする場合にアクティブプリチャージ方式を示すタイミング図である。
【図４】本発明の実施形態に係る電圧制御装置を示すブロック図である。
【図５】図４に示す信号生成部の内部回路図である。
【図６】図４に示す制御信号生成部の内部ブロック図である。
【図７】図６に示す第１制御信号生成部の内部回路図である。
【図８】図６に示す第２制御信号生成部の内部回路図である。
【図９】図４に示す電圧供給部の内部回路図である。
【図１０】本発明の電圧制御装置がローファースト（Ｘ−Ｆａｓｔ）動作をする場合にアクティブプリチャージ方式を示すタイミング図である。
【符号の説明】
【００６０】
１００…信号生成部
１１０…第１信号生成部
１３０…第２信号生成部
２００…電圧制御部
２１０…制御信号生成部
２１１…第１制御信号生成部
２１１−１…信号遅延部
２１１−３…パルス発生部
２１３…第２制御信号生成部
２１３−１…第１信号入力部
２１３−２…第１ラッチ部
２１３−３…第２信号入力部
２１１−３１…反転遅延部
２１３−４…第２ラッチ部
２１３−５…信号駆動部
２３０…電圧供給制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008097804.tif 000008
【図７】
2008097804.tif 000009
【図８】
2008097804.tif 000010
【図９】
2008097804.tif 000011
【図１０】
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