(57)【要約】【課題】書き込みベリファイ結果を少数のビット数に集約して出力可能な不揮発性メモリにおいてビット線救済やメモリアレイの用途等に応じて書き込みベリファイ範囲を可変可能にする。【解決手段】不揮発性メモリは、複数のビット線（ＢＬ）に接続された複数の不揮発性メモリセル（ＭＣ）を備えたメモリアレイ（１１）と、書き込みベリファイ動作において前記メモリアレイから読み出されたベリファイ読出し単位の読出しデータを対応する書き込みデータラッチ（２９）の書き込みデータビットとビット対応で並列に比較判定する複数個の１ビット判定回路（３１）と、前記複数個の1ビット判定回路の判定結果を集約する判定集約回路（３２）を有する。前記判定集約回路は、前記複数個の1ビット判定回路の判定結果のうち集約する対象ビットを選択可能である。【選択図】図１
2008021370.tif 000002
【特許請求の範囲】
【請求項１】
電気的に消去及び書き込み可能な不揮発性メモリを備えた半導体装置であって、
前記不揮発性メモリは、複数のビット線に接続された複数の不揮発性メモリセルを備えたメモリアレイと、書き込みベリファイ動作において前記メモリアレイから読み出されたベリファイ読出し単位の読出しデータを対応する書き込みデータラッチの書き込みデータビットとビット対応で並列に比較判定する複数個の１ビット判定回路と、前記複数個の1ビット判定回路の判定結果を集約する判定集約回路と、前記判定集約回路の判定集約結果を不揮発性メモリの外部に出力する出力端子とを有し、
前記判定集約回路は、前記複数個の1ビット判定回路の判定結果のうち集約する対象ビットを選択可能である、半導体装置。
【請求項２】
前記１ビット判定回路は、複数のビット線の中からベリファイ読出しアドレスで指定されるビット線を選択するビット線選択トランジスタに接続され、前記ビット線選択トランジスタで選択されたビット線に対応する前記書き込みデータラッチのラッチデータを選択するデータラッチ選択トランジスタと、前記ビット線選択トランジスタで選択されたビット線のデータと前記データラッチ選択トランジスタで選択されたラッチデータとを比較する比較回路とを有する、請求項１記載の半導体装置。
【請求項３】
前記ビット線選択トランジスタは前記データラッチ選択トランジスタよりも高ゲート耐圧を有する、請求項２記載の半導体装置。
【請求項４】
前記判定集約回路は、前記1ビット判定回路の判定結果を選択的に判定一致に強制可能なマスクゲートと、前記それぞれのマスクゲートの出力に対して全ビット一致するか否かを判定する判定ゲート回路と、前記マスクゲートによる判定一致の強制を選択制御する選択制御回路と、を有する請求項１又は２記載の半導体装置。
【請求項５】
前記判定ゲート回路は、マスクゲート毎に配置された２入力の第１論理ゲートを有し、前記第１論理ゲートの第1入力は対応するマスクゲートの出力を受け、前記第１論理ゲートの第２入力は信号経路の上位側の第１論理ゲートの出力を受けて順次下位側にカスケード接続され、カスケード接続された最上位の第１論理ゲートの第２入力に供給される論理値が最下位の第１論理ゲートの出力に伝達された状態をもって、それぞれの１ビット判定回路の判定結果が全て一致した状態を得る、請求項４記載の半導体装置。
【請求項６】
前記マスクゲートは２入力の第２論理ゲートであり、第１群のマスクゲートには第１マスク信号とこれに対応する１ビット判定回路の判定結果が供給され、第２群のマスクゲートには第２マスク信号とこれに対応する１ビット判定回路の判定結果が供給され、
前記メモリアレイにおいて前記第１群のマスクゲートに対応するビット線に接続された不揮発性メモリセルはデータ格納領域とされ、前記第２群のマスクゲートに対応するビット線に接続された不揮発性メモリセルは前記データ格納領域に格納されたデータのパリティーデータを格納する領域とされ、
前記選択制御回路は、前記データ格納領域にパリティー無しデータを書き込むときの書き込みベリファイ動作において、前記第１マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにすると共に、前記第２マスク信号を前記マスクゲートによる判定一致の強制を選択とするレベルにし、前記データ格納領域にデータ及びそのパリティーデータを書き込むときの書き込みベリファイ動作において、前記第１マスク信号及び第２マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにする、請求項５記載の半導体装置。
【請求項７】
前記マスクゲートは２入力の第２論理ゲートであり、第１群のマスクゲートには第１マスク信号とこれに対応する１ビット判定回路の判定結果が供給され、第２群のマスクゲートには第２マスク信号とこれに対応する１ビット判定回路の判定結果が供給され、
前記メモリアレイはメモリ領域選択信号によって選択可能な第１メモリ領域及び第２メモリ領域を有し、
前記第１メモリ領域は、前記第１群のマスクゲートに対応するビット線に接続された不揮発性メモリセルをデータ格納領域として有し、前記第２群のマスクゲートに対応するビット線に接続された不揮発性メモリセルを非使用領域として有し、
前記第２メモリ領域は前記第１群のマスクゲートに対応するビット線に接続された不揮発性メモリセルをデータ格納領域として有し、前記第２群のマスクゲートに対応するビット線に接続された不揮発性メモリセルを前記データ格納領域に格納されたデータのパリティーデータを格納するパリティーデータ格納領域として有し、
前記選択制御回路は、前記第１メモリ領域に対する書き込みベリファイ動作において、前記第１マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにすると共に、前記第２マスク信号を前記マスクゲートによる判定一致の強制を選択とするレベルにし、前記第２メモリ領域に対する書き込みベリファイ動作において、前記第１マスク信号及び第２マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにする、請求項５記載の半導体装置。
【請求項８】
前記メモリアレイは正規のメモリ領域と前記正規のメモリ領域の欠陥救済に用いられる冗長メモリ領域とを有し、
前記マスクゲートは２入力の第２論理ゲートであり、前記正規のメモリ領域に対応するマスクゲートにはマスクゲート毎に異なる第１マスク信号とこれに対応する１ビット判定回路の判定結果が供給され、前記冗長メモリ領域に対応するマスクゲートには第２マスク信号とこれに対応する１ビット判定回路の判定結果が供給され、
前記選択制御回路は、書き込みベリファイ動作において、前記冗長メモリ領域による救済が行われていないときは、前記第１マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにすると共に、前記第２マスク信号を前記マスクゲートによる判定一致の強制を選択とするレベルにし、前記冗長メモリ領域による救済が行われているときは、冗長メモリ領域によって置き換えが行われているビット線に対応するマスクゲートの前記第１マスク信号を前記マスクゲートによる判定一致の強制を選択とするレベルにすると共に、その他の第１マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにし、且つ、前記第２マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにする、請求項５記載の半導体装置。
【請求項９】
前記不揮発性メモリをアクセス制御可能な中央処理装置を有し、前記中央処理装置は、前記判定集約回路の判定集約結果を入力する、請求項１記載の半導体装置。
【請求項１０】
電気的に消去及び書き込み可能な不揮発性メモリと、中央処理装置とを有し、１個の半導体チップに形成された半導体装置であって、
前記不揮発性メモリは、複数のビット線に接続された複数の不揮発性メモリセルを備えたメモリアレイと、書き込みベリファイ動作において前記メモリアレイから読み出されたベリファイ読出し単位の読出しデータを対応する書き込みデータラッチの書き込みデータビットとビット対応で並列に比較判定する複数個の１ビット判定回路と、前記複数個の1ビット判定回路の判定結果を1ビットに集約する判定集約回路とを有し、
前記判定集約回路は、前記複数個の1ビット判定回路の判定結果のうち1ビットに集約する対象ビットを選択可能であり、
前記中央処理装置は前記不揮発性メモリの書き込みベリファイ動作を指示し、書き込みベリファイ動作の結果を前記判定集約回路による判定集約結果として受け取る、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に消去及び書き込み可能な不揮発性メモリの書き込みベリファイ処理結果を少数のビット数に集約して出力する技術に関し、例えば、前記不揮発性メモリと中央処理装置をオンチップしたマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
不揮発性メモリの書き込みベリファイ処理結果を少数のビット数に集約して出力する技術が特許文献１に記載がある。これによれば、ベリファイリードされた複数ビットの情報を期待値と一致するかを比較し、それぞれの比較結果に対して論理積を採り、その１ビットの論理積値を書き込みベリファイ結果として出力する。
【０００３】
【特許文献１】特開平９−１９８８８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら特許文献１に記載の技術は、書き込みベリファイ範囲を変更することについて考慮されていない。即ち、書き込みベリファイ動作ではビット線に読み出されたベリファイリードデータとそれに対応する書き込みデータラッチのラッチデータとを対応ビット毎に比較し、それぞれの結果に対して、論理積を採ってベリファイ結果を得る場合に、特定のメモリ領域を選択的に利用しない場合にはそれを論理積入力から除外することが必要であり、選択的に追加利用するときはそれを論理積入力に加えることが必要になる。例えばパワーオンリセット動作においてパリティーチェック回路の使用ができないときパワーオンリセット動作ではパリティーデータの格納領域に対応する論理積入力をベリファイ判定から除外しなければならない。また、冗長救済が行われる場合には、冗長ビットに対するベリファイリードデータと書き込みラッチデータとの比較判定結果を論理積入力に追加し、冗長回路によって救済される救済ビットに関してはその比較判定結果を論理積入力を除外しなければならない。
【０００５】
本発明の目的は、書き込みベリファイ結果を少数のビット数に集約して出力可能な不揮発性メモリにおいてビット線救済やメモリアレイの用途等に応じて書き込みベリファイ範囲を可変可能にすることにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
〔１〕本発明に係る半導体装置は電気的に消去及び書き込み可能な不揮発性メモリ（４）を備え、前記不揮発性メモリは、複数のビット線（ＢＬ）に接続された複数の不揮発性メモリセル（ＭＣ）を備えたメモリアレイ（１１）と、書き込みベリファイ動作において前記メモリアレイから読み出されたベリファイ読出し単位の読出しデータを対応する書き込みデータラッチ（２９，２８）の書き込みデータビットとビット対応で並列に比較判定する複数個の１ビット判定回路（３１）と、前記複数個の1ビット判定回路の判定結果を集約する判定集約回路（３２、４３、５５）と、前記判定集約回路の判定集約結果を不揮発性メモリの外部に出力する出力端子（ＴＲＭ）と、を有する。前記判定集約回路は、前記複数個の1ビット判定回路の判定結果のうち集約する対象ビットを選択可能である。これにより、書き込みベリファイ結果を少数のビット数に集約して出力可能な不揮発性メモリにおいてビット線救済やメモリアレイの用途等に応じて書き込みベリファイ範囲を可変可能にすることができる。
【０００９】
本発明の具体的な一つの形態として、前記１ビット判定回路は、複数のビット線の中からベリファイ読出しアドレスで指定されるビット線を選択するビット線選択トランジスタ（Ｍ１）に接続され、前記ビット線選択トランジスタで選択されたビット線に対応する前記書き込みデータラッチのラッチデータを選択するデータラッチ選択トランジスタ（Ｍ３〜Ｍ５）と、前記ビット線選択トランジスタで選択されたビット線のデータと前記データラッチ選択トランジスタで選択されたラッチデータとを比較する比較回路（３６）とを有する。複数ビット線に対して比較回路を共通利用可能であるから、回路規模の増大を抑えることができる。
【００１０】
本発明の更に具体的な形態として、前記判定集約回路は、前記1ビット判定回路の判定結果を選択的に判定一致に強制可能なマスクゲート（４０）と、前記それぞれのマスクゲートの出力に対して全ビット一致するか否かを判定する判定ゲート回路と、前記マスクゲートによる判定一致の強制を選択制御する選択制御回路（２１、２１と４４、２１と５６）と、を有する。マスクゲートという比較的簡単な構成によって、前記複数個の1ビット判定回路の判定結果のうち集約する対象ビットを選択することができる。
【００１１】
本発明の更に具体的な形態として、前記判定ゲート回路は、マスクゲート毎に配置された２入力の第１論理ゲート（４１）を有し、前記第１論理ゲートの第1入力は対応するマスクゲートの出力を受け、前記第１論理ゲートの第２入力は信号経路の上位側の第１論理ゲートの出力を受けて順次下位側にカスケード接続され、カスケード接続された最上位の第１論理ゲートの第２入力に供給される論理値が最下位の第１論理ゲートの出力に伝達された状態をもって、それぞれの１ビット判定回路の判定結果が全て一致した状態を得る。これによれば、１ビットに集約する構成を比較的簡単に実現することができる。
【００１２】
本発明の別の具体的な形態として、前記マスクゲートは２入力の第２論理ゲート（４０）であり、第１群のマスクゲートには第１マスク信号（φ１）とこれに対応する１ビット判定回路の判定結果が供給され、第２群のマスクゲートには第２マスク信号（φ２）とこれに対応する１ビット判定回路の判定結果が供給される。前記メモリアレイにおいて前記第１群のマスクゲートに対応するビット線に接続された不揮発性メモリセルはデータ格納領域とされ、前記第２群のマスクゲートに対応するビット線に接続された不揮発性メモリセルは前記データ格納領域に格納されたデータのパリティーデータを格納する領域とされる。このとき、前記選択制御回路は、前記データ格納領域にパリティー無しデータを書き込むときの書き込みベリファイ動作において、前記第１マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにすると共に、前記第２マスク信号を前記マスクゲートによる判定一致の強制を選択とするレベルにし、前記データ格納領域にデータ及びそのパリティーデータを書き込むときの書き込みベリファイ動作において、前記第１マスク信号及び第２マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにする。これにより、パリティーデータの有無に応じて、書き込みベリファイ範囲を可変可能にすることができる。
【００１３】
本発明の更に別の具体的な形態として、前記マスクゲートは２入力の第２論理ゲート（４０）であり、第１群のマスクゲートには第１マスク信号（φ４）とこれに対応する１ビット判定回路の判定結果が供給され、第２群のマスクゲートには第２マスク信号（φ５）とこれに対応する１ビット判定回路の判定結果が供給される。前記メモリアレイはメモリ領域選択信号（ＳＥＬ１，ＳＥＬ２）によって選択可能な第１メモリ領域（ＢＬＫ１）及び第２メモリ領域（ＢＬＫ２）を有する。前記第１メモリ領域は、前記第１群のマスクゲートに対応するビット線に接続された不揮発性メモリセルをデータ格納領域（ＤＴＡＲ）として有し、前記第２群のマスクゲートに対応するビット線に接続された不揮発性メモリセルを非使用領域（ＮＵＡＲ）として有する。前記第２メモリ領域は前記第１群のマスクゲートに対応するビット線に接続された不揮発性メモリセルをデータ格納領域（ＤＴＡＲ）として有し、前記第２群のマスクゲートに対応するビット線に接続された不揮発性メモリセルを前記データ格納領域に格納されたデータのパリティーデータを格納するパリティーデータ格納領域（ＰＴＡＲ）として有する。選択制御回路（２１，４４）は、前記第１メモリ領域に対する書き込みベリファイ動作において、前記第１マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにすると共に、前記第２マスク信号を前記マスクゲートによる判定一致の強制を選択とするレベルにし、前記第２メモリ領域に対する書き込みベリファイ動作において、前記第１マスク信号及び第２マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにする。これによれば、選択するメモリ領域に応じて書き込みベリファイ範囲を可変可能にすることができる。
【００１４】
本発明の更に別の具体的な形態として、前記メモリアレイは正規のメモリ領域（５０）と前記正規のメモリ領域の欠陥救済に用いられる冗長メモリ領域（５１）とを有する。前記マスクゲートは２入力の第２論理ゲート（４０）であり、前記正規のメモリ領域に対応するマスクゲートにはマスクゲート毎に異なる第１マスク信号（ＴＨ＿Ｄ０〜ＴＨ＿Ｄ６３）とこれに対応する１ビット判定回路の判定結果が供給され、前記冗長メモリ領域に対応するマスクゲートには第２マスク信号（Ｒｅ）とこれに対応する１ビット判定回路の判定結果が供給される。選択制御回路（２１，５６）は、書き込みベリファイ動作において、前記冗長メモリ領域による救済が行われていないときは、前記第１マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにすると共に、前記第２マスク信号を前記マスクゲートによる判定一致の強制を選択とするレベルにする。前記冗長メモリ領域による救済が行われているときは、冗長メモリ領域によって置き換えが行われているビット線に対応するマスクゲートの前記第１マスク信号を前記マスクゲートによる判定一致の強制を選択とするレベルにすると共に、その他の第１マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにし、且つ、前記第２マスク信号を前記マスクゲートによる判定一致の強制を非選択とするレベルにする。これによれば、冗長による救済の有無に応じて書き込みベリファイ範囲を可変可能にすることができる。
【００１５】
本発明の更に別の具体的な形態として、前記不揮発性メモリをアクセス制御可能な中央処理装置（２）を有し、前記中央処理装置は、前記判定集約回路の判定集約結果を入力する。
【００１６】
〔２〕本発明の別の観点による半導体装置は、電気的に消去及び書き込み可能な不揮発性メモリと、中央処理装置とを有し、１個の半導体チップに形成され、前記不揮発性メモリは、複数のビット線に接続された複数の不揮発性メモリセルを備えたメモリアレイと、書き込みベリファイ動作において前記メモリアレイから読み出されたベリファイ読出し単位の読出しデータを対応する書き込みデータラッチの書き込みデータビットとビット対応で並列に比較判定する複数個の１ビット判定回路と、前記複数個の1ビット判定回路の判定結果を1ビットに集約する判定集約回路と、を有する。前記判定集約回路は、前記複数個の1ビット判定回路の判定結果のうち1ビットに集約する対象ビットを選択可能である。前記中央処理装置は前記不揮発性メモリの書き込みベリファイ動作を指示し、書き込みベリファイ動作の結果を前記判定集約回路による判定集約結果として受け取る。これにより、書き込みベリファイ結果を少数のビット数に集約して出力可能な不揮発性メモリにおいてビット線救済やメモリアレイの用途等に応じて書き込みベリファイ範囲を可変可能にすることができる。当然、中央処理装置は書き込みベリファイ動作においてベリファイ読出しデータと書き込みデータを逐次比較して判定する負担を負わずに済む。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１８】
すなわち、書き込みベリファイ結果を少数のビット数に集約して出力可能な不揮発性メモリにおいてビット線救済やメモリアレイの用途等に応じて書き込みベリファイ範囲を可変することができる。
【発明を実施するための最良の形態】
【００１９】
図２には本発明に係る半導体装置の一例であるマイクロコンピュータ（ＭＣＵ）１が示される。マイクロコンピュータ１は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術等により形成される。このマイクロコンピュータ１は、中央処理装置（ＣＰＵ）２、揮発性メモリとしてのＲＡＭ３、不揮発性メモリとしてのフラッシュメモリ(ＦＬＡＳＨ)４、ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）５、入出力ポート（ＰＲＴ）６，７、タイマ（ＴＭＲ）８、及びクロックジェネレータ（ＣＰＧ）９等を備え、それら回路モジュールは内部バス１０に接続される。内部バス１０はアドレス、データ、及び制御信号の各バス信号線を備える。ＣＰＵ２は命令制御部と実行部を備え、フェッチした命令を解読し、解読結果にしたがって演算処理を行う。フラッシュメモリ４はＣＰＵ２の動作プログラムやデータを格納する。ＲＡＭ３はＣＰＵ２のワーク領域もしくはデータ一時記憶領域とされる。クロックパルスジェネレータ９は外付けされた水晶振動子の共振周波数に従った発振動作によるクロック又はシステムクロックを入力し、ＰＬＬ回路でシステムクロックに位相同期する内部クロックを生成し、マイクロコンピュータ１は前記内部クロック及びその分周クロックに同期動作される。フラッシュメモリ４はＣＰＵ２によってアクセス制御され、消去及び書き込み等の動作モードはＣＰＵ２が制御レジスタ（図示せず）に設定した制御データに基づいて制御される。
【００２０】
図３にはフラッシュメモリ４の一例が示される。フラッシュメモリ４は不揮発性メモリセルＭＣを複数個マトリクス配置したメモリアレイ(ＭＡＲＹ)１１を有する。特に制限されないが、ここでは不揮発性メモリセルＭＣとして、ソースとドレインの間のチャネル形成領域の上に、ゲート酸化膜、シリコンナイトライド、層間絶縁膜、及びメモリゲートを備えた、ＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）型のスタックドゲート構造を有するものとする。メモリセルのメモリゲートは対応するメモリゲート線ＭＧＬに接続され、ドレインは対応するビット線ＢＬに接続され、ソースは対応するソース線ＳＬに接続される。前記ビット線ＢＬは、主副ビット線構造では主ビット線を意味する。Ｘアドレスデコーダ(ＸＤＥＣ)及びドライバ（ＸＤＲＶ）１２はアドレスバッファ(ＡＤＢ)１３に入力されたＸアドレス信号をデコードする。そのデコード結果に従ってメモリゲート線ＭＧＬ及びソース線ＳＬを駆動する。駆動形態は、フラッシュメモリの動作（読出し、消去、、書込み等）に応じて決まる。Ｘアドレス信号は内部バス１０のアドレスバスＡＢＵＳからアドレスバッファ１３に供給される。
【００２１】
書込みラッチ回路（ＷＲＬ）１６はビット線ＢＬ毎に接続する書き込みラッチ（ＬＡＴ）２９を有する。ビット線ＢＬにはＹスイッチ回路及びＹデコーダ（ＹＳＷ・ＹＤＥＣ）１７が接続され、内部バス１０のアドレスバスＡＢＵＳからアドレスバッファ（ＡＤＢ）１３に入力されたＹアドレス信号をＹデコーダ（ＹＤＥＣ）がデコードする。Ｙスイッチ回路（ＹＳＷ）はＹデコーダ（ＹＤＥＣ）のデコード結果に従ってビット線ＢＬを選択し、選択されたビット線ＢＬ上の読出しデータをセンスアンプ回路（ＳＡＡ）１８の対応するセンスアンプ（ＳＡ）で増幅して入出力回路（ＩＯ）１９から内部バス１０のデータバスＤＢＵＳに出力する。書込み動作では内部バス１のデータバスＤＢＵＳから入出力回路１９に供給された書込みデータが、Ｙスイッチ回路（ＹＳＷ）で選択されて書込みラッチ回路１６の書き込みデータラッチ（ＬＡＴ）２９にラッチされる。書き込み動作においてビット線ＢＬは書き込みデータラッチ（ＬＡＴ）２９にラッチされた書き込みデータの論理値に応じたレベルにされる。
【００２２】
不揮発性メモリセルＭＣの消去及び書込み等に要する高電圧はメモリ電源回路（ＭＰＳ）２０が生成して、各部に供給する。メモリ電源回路２０は外部電圧を昇圧して消去及び書き込み動作等に用いる高電圧を生成する。制御回路（ＣＯＮＴ）２１は制御レジスタ（ＣＲＥＧ）２２に設定された制御情報に従って、読み出し、消去、消去ベリファイ、書込み、及び書き込みベリファイの制御シーケンスや動作電源電圧の切換え制御を行う。動作電源電圧の切換え制御とは、読み出し、消去、消去ベリファイ、書込み、及び書き込みベリファイに応じて、ドライバ（ＸＤＲＶ）やセンスアンプ（ＳＡ）等の動作電源や動作タイミング等をその動作態様に従って適切に切換える制御である。発振回路（ＯＳＣ）２３はメモリ電源回路２０及び制御回路２１の同期動作クロック信号を生成する。ＣＰＵ２は読み出し、消去、消去ベリファイ、書込み、及び書き込みベリファイのそれぞれの動作に対して制御レジスタ２２に制御データを設定して、これによって制御回路２１は設定された制御データに応ずる動作を制御する。
【００２３】
特に制限されないが、ここでは不揮発性メモリセルＭＣはｎチャネル型のＭＯＮＯＳ構造とされる。不揮発性メモリセルＭＣにおけるソースとは、例えば読み出し動作においてオン状態にされて形成される電流経路の下流側端子と定義する。不揮発性メモリセルＭＣの書き込みは例えばホットキャリア書込みとされ、書込み対象ビット線ＢＬを６V、ソース線ＳＬを０Vとしてチャネル電流を流し、書込み対象メモリゲート線ＭＧＬを１０Vとし、この高電界によって、メモリセルＭＣのドレイン端で発生するホットエレクトロンをシリコン窒化膜に注入する。消去はメモリゲート線ＭＧＬを１８Ｖ、ソース線ＳＬ及びウェル領域を０Ｖとし、シリコン窒化膜から電子をメモリゲート線ＭＧＬに引き抜くことによって行う。
【００２４】
書き込み動作は、特に制限されないが、ワード線単位で行われる。例えばワード線１本分のビット線に対応する書き込みデータラッチ（ＬＡＴ）２９にラッチされたラッチデータの論理値に従って、メモリセルＭＣに書き込み電流を流すか否かを制御することにより、メモリゲート線ＭＧＬに対する高電圧パルスの印加に同期して当該ワード線のメモリセルに選択的に電子が注入される。ＣＰＵ２はメモリゲート線ＭＧＬに対する高電圧パルスの印加を数回に分けて段階的に行うように書き込み動作指示すると共に、逐次メモリセルの閾値電圧が目的の閾値電圧に到達したかを判定するために書き込みベリファイ動作の指示を行う。
【００２５】
図３において３０は書き込みベリファイ判定回路（ＶＤＥＣ）である。この書き込みベリファイ判定回路３０は、図３ではビット線１本分の構成しか代表的に図示されていないが、例えばワード線１本分のような書き込み動作対象とされるメモリセルに対する書き込みベリファイ結果として１ビットのベリファイ結果信号φｖｆｙを生成してＣＰＵ２に返す回路である。書き込みベリファイ判定回路３０は、書き込みベリファイ動作において前記メモリアレイ１１からビット線ＢＬに読み出されたベリファイ読出し単位の読出しデータを対応する書き込みデータラッチ（ＬＡＴ）２９の書き込みデータビットとビット対応で並列に比較判定する複数個の１ビット判定回路（ＳＢＤ）３１と、前記複数個の1ビット判定回路３１の判定結果を集約する判定集約回路（ＤＡＧＲ）３２と、前記判定集約回路３２の判定集約結果をベリファイ結果信号φｖｆｙとしてフラッシュメモリ４の外部に出力する出力端子ＴＭＬとを有する。前記判定集約回路３２は、前記複数個の１ビット判定回路３１の判定結果のうち集約する対象ビットを選択可能に構成される。
【００２６】
《トリミングデータ領域とデータ領域間で相違する判定マスク制御》
図１には書き込みベリファイ判定回路３０の具体例が示される。ここではメモリアレイ１１は複数個のメモリマット（ＭＡＴ）３３に分割されている。例えばメモリアレイ１１は１２８バイト分すなわち１０２４本のビット線を有し、全体が６４分割され、それぞれ１６本のビット線ＢＬを有する６４個のメモリマット（ＭＡＴ）３３を有する。メモリゲート線ＭＧＬは各メモリマット３３に共通とされる。Ｙスイッチ回路（ＹＳＷ）において１個のメモリマット（ＭＡＴ）３３内のビット線は高耐圧のカラム選択Ｎチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタＭ１を介してコモンデータ線ＣＤに共通接続される。カラム選択ＮＭＯＳトランジスタＭ１はカラム選択信号ｙｗ０〜ｙｗｎにより択一的にオン状態にされる。特に図示はしないが、カラム選択信号ｙｗ０〜ｙｗｎは６４個のメモリマットに共通化される。６４本のコモンデータ線ＣＤはそれぞれ選択ゲート（図示せず）を介して１６本毎に順次１６本のデータ線に接続され、１６本のデータ線がデータバスＤＢＵＳにインタフェース可能にされ、データバスＤＢＵＳとの間では１６ビット単位で並列にデータの入出力が可能になっている。カラム選択信号ｙｗ０〜ｙｗｎの選択レベルは外部電源電圧に対して昇圧された電圧とされ、カラム選択ＮＭＯＳトランジスタＭ１のオン抵抗を小さくして大きな読出し信号量を得られるようになっている。
【００２７】
書き込みデータラッチ２９は２個のインバータＩＶ１，ＩＶ２が逆並列接続されたスタティックラッチを有し、スタティックラッチの入出力ノードが選択ＮＭＯＳトランジスタＭ２を介して対応するビット線ＢＬに接続されると共に、１ビット判定回路３１に接続される。選択ＮＭＯＳトランジスタＭ２は書き込み動作において並列にオン状態にされる。
【００２８】
１ビット判定回路３１は、書き込みベリファイ動作において各メモリマット（ＭＡＴ）３３から読み出された読出しデータを対応する書き込みデータラッチの書き込みデータビットとビット対応で比較判定する。図１の例では、前記１ビット判定回路３１は、ベリファイセンスアンプ３７を有し、一方の入力端子には対応するメモリマット３３のコモンデータ線ＣＤが接続され、ベリファイ読出しアドレスに基づいてカラム選択ＮＭＯＳトランジスタＭ１で選択されたビット線上の読み出しデータを受ける。ベリファイセンスアンプ３７は、他方に入力端子に比較電圧が入力され、ベリファイ対象メモリセルの閾値電圧が目的の高い閾値電圧に到達していれば（比較電圧よりも読出し電圧が低い状態）ハイレベルを出力し、到達していなければ（比較電圧よりも読出し電圧が高い状態））ローレベルを出力する。ベリファイセンスアンプ３７の出力は、対応するメモリセルからの読出しデータに基づいて当該メモリセルの状態が目的の書き込み状態か否かを示している。
【００２９】
更に１ビット判定回路３１は、対応するメモリマット３３の書き込みデータラッチ（ＬＡＴ）２９にラッチされている書き込みデータの反転データをビット対応で入力ＮＭＯＳトランジスタＭ３のゲートに受ける。入力ＮＭＯＳトランジスタＭ３のソースはグランド電圧ＧＮＤに共通接続され、入力ＮＭＯＳトランジスタＭ３のドレインには選択ＮＭＯＳトランジスタＭ４が直列され、選択ＭＯＳトランジスタＭ４のドレインはワイヤード・オア結合され、その結合ノードＮＤはＰチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタＭ５によって電源電圧Ｖｄｄにプルアップされる。選択ＮＭＯＳトランジスタＭ４はベリファイ読出しアドレス（書き込みベリファイ動作におけるカラムアドレス）に基づいて生成されるカラム選択信号ｙｗ０’〜ｙｗｎ’によってスイッチ制御される。書き込みベリファイ動作においてカラム選択信号ｙｗ０’〜ｙｗｎ’はカラム選択信号ｙｗ０〜ｙｗｎに等しい信号とされる。書き込みデータラッチ２９はスタティックラッチにハイレベルをラッチする事により当該メモリセルに対する書き込み動作を選択し、ローレベルをラッチすることにより当該メモリセルに対する書き込み動作を非選択とする。１個の選択ＭＯＳトランジスタＭ４によって選択される書き込みデータラッチ２９のラッチデータがハイレベル（書き込み選択）のとき、前記結合ノードＮＤはハイレベルを維持し、ラッチデータがローレベル（書き込み非選択）のとき、前記結合ノードＮＤはローレベルに反転される。ノードＮＤのレベルは、ベリファイ対象のメモリセルが書き込み対象であるか否かを示す。
【００３０】
比較回路として２入力型の排他的負論理和ゲート３６を有し、その一方の入力にはベリファイセンスアンプ３７の反転出力が供給される。排他的負論理和ゲート３６の他方の入力には２入力型のナンドゲート３８の出力に結合され、ナンドゲート３８にはノードＮＤと書き込みベリファイイネーブル信号ＥＶの反転信号が供給される。信号ＥＶは書き込みベリファイ動作が指定されることによっては論理レベルがハイレベルにされる。排他的負論理和ゲート３６は、スタティックラッチ（ＩＶ１，ＩＶ２）にラッチされた書き込みデータが書き込み選択を指示するハイレベルのとき、ビット線ＢＬへのベリファイ読出し信号が書き込み完了を意味するローレベルであれば、１ビット判定信号φ１としてハイレベルを出力し、ビット線ＢＬへのベリファイ読出し信号が書き込み未完を意味するハイレベルであれば、１ビット判定信号φ１としてローレベルを出力する。また、排他的負論理和ゲート３６は、スタティックラッチ（ＩＶ１，ＩＶ２）にラッチされた書き込みデータが書き込み非選択を指示するローレベルのときには、ビット線ＢＬへのベリファイ読出し信号は書き込み未完を意味するハイレベルになるから、１ビット判定信号φ１としてハイレベルを出力する。このように、１ビット判定回路３１は書き込みベリファイ動作において書き込み対象メモリセルが書き込み未完のときだけ１ビット判定信号φ１としてローレベルを出力し、書き込み非選択のとき、書き込み完了したとき、１ビット判定信号φ１としてハイレベルを出力する。
【００３１】
前記集約判定回路３２はそれぞれの１ビット判定信号φ１に対応して２入力型のオアゲート４０と２入力型のアンドゲート４１を有する。６４個のアンドゲート４１は図の右側から左側に向け、前段のアンドゲート４１の出力端子が後段のアンドゲート４１の一方の入力に結合されるカスケード接続形態を有する。アンドゲート４１の他方の入力端子には対応するオアゲート４０の出力端子が接続される。オアゲート４０は対応する１ビット判定信号とマスク信号φ２又はφ３を入力し、マスク信号φ２、φ３のハイレベルにより１ビット判定信号が示す判定結果を判定一致に強制可能なマスクゲートとして機能する。カスケード接続された６４個のアンドゲートの初段のアンドゲート４１の一方の入力にはハイレベル信号として例えばベリファイセンスアンプ３７の活性化制御信号φｖｓａ（ハイレベルが活性化指示レベル）が供給される。このカスケード接続された６４個のアンドゲート４１は、それぞれのオアゲート４０の出力に対して全ビット一致するか否かを判定する判定ゲート回路として機能され、最終段のアンドゲート４１の出力信号が前記判定集約結果であるベリファイ結果信号φｖｆｙになる。アンドゲート４１の出力が全てハイレベルのときベリファイ結果信号φｖｆｙがハイレベルになる。
【００３２】
図１の例では６４個のメモリマット３３のうち、左側から６３個のメモリマット３３はデータ格納領域として利用され、残りの１個のメモリマット３３はデータ領域に対するパリティーデータの格納領域とされる。マスク信号φ２はデータ格納領域のメモリマット３３に対応するオアゲート４０に入力され、マスク信号φ３はパリティーデータ格納領域のメモリマット３３に対応するオアゲート４０に入力される。図２には図示を省略したが、フラッシュメモリ４のためのパリティー生成回路及びパリティー判定回路を備え、例えばパリティー生成回路及びパリティー判定回路はマイクロコンピュータ１のパワーオンリセット処理期間において動作されないものとする。このとき、フラッシュメモリ４の前記データ格納領域の一部にはパワーオンリセット処理に用いる初期化データが格納されているものとする。例えば初期化データは回路の特性を調整するためのトリミングデータ等である。前記マスク信号φ２、φ３を生成する制御回路２１は、トリミングデータを書き込むときマスク信号φ２をローレベル、マスク信号φ３をハイレベルに制御して、ワード線単位の書き込み動作に対する書き込みベリファイ動作ではパリティーデータ格納領域の状態を無視して、データ格納領域に対する書き込み完了の有無を１ビットのベリファイ結果信号φｖｆｙによって得ることができる。前記マスク信号φ２、φ３を生成する制御回路２１は、トリミングデータ以外のデータを書き込むときマスク信号φ２及びφ３をローレベルに制御して、データ格納領域及びパリティーデータ格納領域に対する書き込み完了の有無を１ビットのベリファイ結果信号φｖｆｙによって得ることができる。これにより、パリティーデータの有無に応じて、書き込みベリファイ範囲を可変可能にすることができる。尚、データ領域に対応するオアゲート４０とマスク信号φ２は省略することも可能である。
【００３３】
図４には書き込み動作及び書き込みベリファイ動作のフローチャートが例示される。ＣＰＵ２はフラッシュメモリ４の書き込みデータラッチ回路１６に１２８バイトの書き込みデータを転送し（Ｓ１）、ＣＰＵ２はフラッシュメモリ４に書き込み動作モードを設定し、書き込み対象メモリゲート線の高電圧を印加し、書き込みデータに基づいて選択的にビット線に書き込み電流を流して、メモリセルに対する書き込みを行う（Ｓ２）。１回の書き込み動作の後、ＣＰＵ２はフラッシュメモリ４に書き込みベリファイ動作モードを設定し（Ｓ３）、ＣＰＵ２からのベリファイアドレスに従って各メモリマット３３から1ビットづつ合計６４ビットのメモリセルＭＣと、それに対応する書き込みデータラッチ２９を選択し（Ｓ４）、ベリファイリードを行う（Ｓ５）。メモリセルからベリファイリードしたリードデータと書き込みデータラッチから読出したデータとを各々の１ビット判定回路で比較し（Ｓ６）、その結果を集約判定回路で1ビットに集約してＣＰＵ２に１ビットのベリファイ結果信号φｖｆｙを返す。ＣＰＵ２はベリファイ結果信号φｖｆｙがハイレベル（論理値１）であるか否かを判別し（Ｓ７）、φｖｆｙ＝１でなければ、ステップＳ２に戻って処理を繰り返す。φｖｆｙ＝１であれば、１２８バイト分の書き込みを完了したかを判定し（Ｓ８）、未完の場合にはステップＳ４に戻って処理を繰り返す。１２８バイト分の書き込みが完了することにより一連の書き込み及び書き込み動作を終了する。ＣＰＵ２は６４ビット単位の書き込みベリファイの結果を１ビットのベリファイ結果信号φｖｆｙによって得ることができるから、一々メモリセルからベリファイリードデータを１６ビット単位で取り込んで逐一書き込みデータと比較する動作を行わなくてよい。
【００３４】
図５には書き込み動作及び書き込みベリファイ動作のタイミングチャートが例示される。同図には図４のフローチャートにおいて、１２８バイト単位の書き込み動作の後、６４ビット単位の書き込みベリファイ動作の判定結果が順次書き込み完了（図４のステップＳ４からＳ８の繰り返し）の場合を示す。
【００３５】
図６にはベリファイセンスアンプ３７の一例が示される。ベリファイセンスアンプ３７は例えば差動アンプを用いて電流センス方式で機能される。オペアンプの非反転入力端子に比較電圧が印加され、反転入力端子にはベリファイ電流とメモリセル電流とによって決定される電圧が印加され、反転入力端子電圧が比較電圧よりも高いとき出力はローレベルにされ、反転入力端子電圧が比較電圧よりも低いとき出力はハイレベルにされる。ベリファイ電流はビット線プリチャージによって得られる電流、メモリ電流はビット線からソース線に流れる電流である。したがって、電流センスを実現するのに、例えば、比較電圧は、プリチャージレベルのビット線から書き込み状態のメモリセルを介してソース線に流れる電流とプリチャージレベルのビット線から消去状態のメモリセルを介してソース線に流れる電流との間の電流変化を生ずるように構成されたダミービット線における電流変化によって形成される電圧である。
【００３６】
《メモリブロック間で相違する判定マスク制御》
図７には書き込みベリファイ判定回路３０とそのマスク機能に対する選択制御の別の例が示される。ここではメモリアレイ１１はパリティー無しメモリブロックＢＬＫ１とパリティー有りメモリブロックＢＬＫ２から成る。図７においてＤ０〜Ｄ６３、Ｐ０〜Ｐ６のそれぞれは図１の１ビット判定回路３１の判定出力φ1に相当する。判定出力Ｄ０〜Ｄ６３、Ｐ０〜Ｐ６を形成する回路構成は図1の１個のメモリマット３３に応ずる構成３１に等しいのでここではその詳細な説明は省略する。メモリブロックＢＬＫ１において判定出力Ｄ０〜Ｄ６３に対応する領域はデータ領域ＤＴＡＲ、判定出力Ｐ０〜Ｐ６に対応する領域は非使用領域ＮＵＡＲとされる。メモリブロックＢＬＫ２において判定出力Ｄ０〜Ｄ６３に対応する領域はデータ領域ＤＴＡＲ、判定出力Ｐ０〜Ｐ６に対応する領域はパリティーデータ領域ＰＴＡＲとされる。
【００３７】
判定集約回路４３は図1と同様にカスケード接続された複数の２入力アンドゲート４１と、それぞれのアンドゲート４１の一方に接続された２入力オアゲート４０とから構成される。図１と同様にオアゲート４０の一方の入力には対応する判定出力Ｄ０〜Ｄ６３、Ｐ０〜Ｐ６が入力される。一方の入力に判定出力Ｄ０〜Ｄ６３を受けるオアゲート４０の他方の入力にはマスク信号φ４が入力され、一方の入力に判定出力Ｐ０〜Ｐ６を受けるオアゲート４０の他方の入力にはマスク信号φ５が入力される。マスク信号φ４、φ５は制御回路２１から出力されるメモリブロックＢＬＫ１の選択信号ＳＥＬ１とメモリブロックＢＬＫ２の選択信号ＳＥＬ２を入力する制御論回路４４が形成する。制御論理４４は、ブロック選択信号ＳＥＬ１，ＳＥＬ２を入力してマスク信号φ４を出力するノアゲート４５、ブロック選択信号ＢＬＫ１を反転するインバータ４６、及びインバータ４６の出力とブロック選択信号ＢＬＫ２を入力してマスク信号φ５を生成するナンドゲート４７から成る。制御回路２１及び制御論理回路４４は集約判定回路４３のマスク機能に対する選択制御回路として機能する。
【００３８】
制御回路２１はメモリブロックＢＬＫ１に対する書き込みベリファイ動作においてブロック選択信号ＳＥＬ１をハイレベル、ブロック選択信号ＳＥＬ２をローレベルに制御する。これを受けて制御論理回路４４はマスク信号φ４をローレベル、マスク信号φ５をハイレベルにする。メモリブロックＢＬＫ１に対する書き込み動作では非使用領域ＮＵＡＲは書き込み対象とされないが、その書き込みベリファイ動作において非使用領域ＮＵＡＲに対応する判定出力Ｐ０〜Ｐ６はマスク信号φ５を受けるノアゲート４０によってマスクされるので、データ領域ＤＴＡＲに対する書き込みベリファイ結果を１ビットのベリファイ結果信号φｖｆｙで得ることができる。
【００３９】
一方、制御回路２１はメモリブロックＢＬＫ２に対する書き込みベリファイ動作においてブロック選択信号ＳＥＬ２をハイレベル、ブロック選択信号ＳＥＬ１をローレベルに制御する。これを受けて制御論理回路４４はマスク信号φ４及びマスク信号φ５を共にローレベルにする。メモリブロックＢＬＫ２に対する書き込み動作ではそのデータ領域ＤＴＡＲとパリティーデータ領域ＰＴＡＲの双方が書き込み対象とされ、その書き込みベリファイ動作においてそれら領域に対する全ての判定出力Ｄ０〜Ｄ６３、Ｐ０〜Ｐ６はローレベルのマスク信号φ４、φ５を受けるノアゲート４０によってマスクされず、データ領域ＤＴＡＲとパリティーデータ領域ＰＴＡＲの双方の領域に対する書き込みベリファイ結果を１ビットのベリファイ結果信号φｖｆｙで得ることができる。
【００４０】
《冗長救済の有無に応じて相違する判定マスク制御》
図８には書き込みベリファイ判定回路３０とそのマスク機能に対する選択制御の別の例が示される。ここではメモリアレイ１１は、正規のメモリ領域（以下ユーザメモリブロック（ＵＢＬＫ）とも称する）５０と前記ユーザメモリブロック５０の欠陥救済に用いられる冗長メモリ領域（以下救済メモリブロック（ＲＤＢＬＫ）とも称する）５１とを有する。図1においてＤ０〜Ｄ６３、Ｒ０のそれぞれは図１の１ビット判定回路３１の判定出力φ1に相当する。判定出力Ｄ０〜Ｄ６３、Ｒ０を形成する回路構成は図1の１個のメモリマット３３に応ずる構成３１に等しいのでここではその詳細な説明は省略する。ｄｉｎ０〜ｄｉｎ６３はユーザメモリブロック５０に接続し、ｄｉｎＲ０は救済メモリブロック５１に接続し、それぞれ図１のコモンデータ線ＣＤに相当する。選択制御論理５２はデータバスＤＢＵＳから１６ビット単位でデータをｄｉｎ０〜ｄｉｎ６３に入力するための論理回路である。選択制御論理５３は救済されるべきアドレス（救済アドレス）へのアクセスに従って救済されるべき書き込みデータビットを救済マットに転送可能にする論理回路である。
【００４１】
判定集約回路５５は図1と同様にカスケード接続された複数の２入力アンドゲート４１と、それぞれのアンドゲート４１の一方に接続された２入力オアゲート４０とから構成される。判定出力Ｄ０〜Ｄ６３、Ｒ０にそれぞれ対応するオアゲート４０の一方の入力には対応する判定出力Ｄ０〜Ｄ６３、Ｒ０が入力され、他方の入力には対応するマスク信号ＴＨ＿Ｄ０〜ＴＨ＿Ｄ６３，Ｒｅが入力される。選択制御論理５６は書き込みベリファイ動作において救済アドレスが救済メモリ領域５１で救済されているとき救済アドレスに対応するマスク信号をハイレベルに制御し、救済が行われていないときには全てのマスク信号ＴＨ＿Ｄ０〜ＴＨ＿Ｄ６３をローレベルに制御する。
【００４２】
図９には選択制御論理５２の一例が示される。ＦＤＢ０〜ＦＤＢ１５はデータバスＤＢＵＳから入力される書き込みデータである。ＦＡＢ１，ＦＡＢ２はアドレスバスＡＢＵＳから供給される書き込みデータの転送先アドレスの内の２ビットを示す。ＤＩＳは書き込みデータのデータ転送開始信号である。入力ゲート回路Ｇ１はデータＦＤＢ０〜ＦＤＢ１５を選択的にｄｉｎ０〜ｄｉｎ１５に伝達し、入力ゲート回路Ｇ２はデータＦＤＢ０〜ＦＤＢ１５を選択的にｄｉｎ１６〜ｄｉｎ３１に伝達し、入力ゲート回路Ｇ３はデータＦＤＢ０〜ＦＤＢ１５を選択的にｄｉｎ３２〜ｄｉｎ４７に伝達し、入力ゲート回路Ｇ４はデータＦＤＢ０〜ＦＤＢ１５を選択的にｄｉｎ４８〜ｄｉｎ６３に伝達する。データ転送開始信号ＤＩＳが活性化されたとき、２ビットのアドレスビットＦＡＢ１，ＦＡＢ２の値を順次インクリメントしていくことにより、入力ゲートＧ１〜Ｇ４が順番に選択され、１６ビット単位で順次供給されてくる書き込みデータが、ｄｉｎ０〜ｄｉｎ６３に順次１６ビット単位で供給される。
【００４３】
図１０には選択制御論理５３の一例が示される。Ｒｅは救済イネーブル信号、Ｒ０〜Ｒ５は救済アドレス信号である。選択制御論理５３は書き込みデータＦＤＢ１５〜ＦＤＢ０が供給されたとき、前記２ビットのアドレスビットＦＡＢ１，ＦＡＢ２と救済アドレスビットＲ０，Ｒ１との一致を条件に、アドレスビットＦＡＢ１，ＦＡＢ２が選択する入力ゲートに対応する１６ビットの書き込みデータの内、残りの４ビットの救済アドレスビットＲ２〜Ｒ５が示す１ビットの書き込みデータをセレクタ５７で選択し、これをＤｉｎＲ０として救済メモリブロック５１に供給する。データＤｉｎＲ０はそのときの書き込みベリファイアドレスの一部を用いて救済マット内の書き込みデータラッチ２９にラッチされる。セレクタ５７による選択論理の具体的内容は同図に付記された真理値表に示される。
【００４４】
図１１には選択制御論理５６の一例が示される。救済アドレスＲ０〜Ｒ５により救済が行われているとき、救済イネーブル信号Ｒｅはローレベルにされている。このとき、マスク信号ＴＨ＿Ｄ０〜ＴＨ＿Ｄ６３のうち、救済アドレスＲ０〜Ｒ５により指定される一つがハイレベルにされる。これにより、救済アドレスにより救済されるべきメモリマットからの判定出力（Ｄ０〜Ｄ６３の内の一つ）がオアゲート４によりマスクされ、冗長メモリブロック５１からの判定出力Ｒ０に対するオアゲート４によるマスクが解除される。冗長救済が行われていない場合には、判定出力Ｄ０〜Ｄ６３の全てがローレベルにされてマスクが解除され、判定出力Ｒ０に対してマスクが行われる。冗長メモリブロック５１による救済の有無に応じて集約判定回路５５による書き込みベリファイ範囲を可変にして、書き込みベリファイ結果を１ビットのベリファイ結果信号φｖｆｙで得ることができる。
【００４５】
図１２には書き込みデータラッチ、Yスイッチ及び１ビット判定回路の別の例を示す。同図において書き込みデータラッチ２８は、逆並列接続した２個のナンドゲートＮＡＮＤ１，ＮＡＮＤ２によって構成されたスタティックラッチを有し、その一方の記憶ノードにはＮＭＯＳトランジスタＭ１０とＰＭＯＳトランジスタＭ１１から成るＣＭＯＳトランスファゲートによって構成されえたＹスイッチおよび書き込みゲート２７を介して対応するコモンデータ線ＣＤに接続する。ビット線ＢＬには書き込み選択ＮＭＯＳトランジスタＭ１２が接続され、このＮＭＯＳトランジスタに、スタティックラッチ２８の他方の記憶ノードにゲートが結合されたディスチャージＮＭＯＳトランジスタＭ１３が直列接続される。図１２の１ビット判定回路３１によっても図１と同様に動作する。
【００４６】
以上説明したマイクロコンピュータ１のフラッシュメモリ４によれば、書き込みベリファイ結果を１ビットのベリファイ結果信号φｖｆｙに集約して出力可能であって、ビット線救済や、パリティーデータの使用又は未使用等の用途等に応じて、書き込みベリファイ範囲を可変可能にすることができる。中央処理装置２は書き込みベリファイ動作においてベリファイ読出しデータと書き込みデータを逐次比較して判定する負担を負わずに済む。
【００４７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４８】
例えば、半導体装置はＣＰＵを備えたマイクロコンピュータに限定されず、フラッシュメモリ等の揮発性メモリ単体の半導体装置であってよい。
【００４９】
不揮発性メモリはフラッシュメモリに限定されず、ＥＥＰＲＯＭ等であってもよい。フラッシュメモリのメモリセル構造は、スタック型のＭＯＮＯＳ構造に限定されず、フローティングゲートを持つ構造、メモリトランジスタ部と選択トランジスタ部とを直列に有するスプリットゲートであってもよい。１ビット判定回路及び集約判定回路の論理回路構造は適宜変更可能である。
【図面の簡単な説明】
【００５０】
【図１】メモリマットとそれに対応する書き込みベリファイ判定回路の一例を示す回路図である。
【図２】本発明に係る半導体装置の一例であるマイクロコンピュータのブロック図である。
【図３】フラッシュメモリのブロック図である。
【図４】書き込み動作及び書き込みベリファイ動作のフローチャートである。
【図５】書き込み動作及び書き込みベリファイ動作のタイミングチャートである。
【図６】ベリファイセンスアンプの一例回路図である。
【図７】書き込みベリファイ判定回路とそのマスク機能に対する選択制御の別の例を示す回路図である。
【図８】書き込みベリファイ判定回路とそのマスク機能に対する選択制御の更に別の例を示す回路図である。
【図９】図８の選択制御論理５２の一例回路図である。
【図１０】図８の選択制御論理５３の一例が示される。
【図１１】図８の選択制御論理５６の一例回路図である。
【図１２】書き込みデータラッチ、Yスイッチ及び１ビット判定回路の別の例を示す回路図である。
【符号の説明】
【００５１】
１  マイクロコンピュータ
２  中央処理装置（ＣＰＵ）
３  ＲＡＭ
４  フラッシュメモリ(ＦＬＡＳＨ)
５  ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）
６、７  入出力ポート（ＰＲＴ）
８  タイマ（ＴＭＲ）
９  クロックジェネレータ（ＣＰＧ）
１０  内部バス
ＡＢＵＳ  アドレスバス
ＤＢＵＳ  データバス
ＴＭＲ  出力端子
１２  Ｘアドレスデコーダ(ＸＤＥＣ)及びドライバ（ＸＤＲＶ）
１３  アドレスバッファ(ＡＤＢ)
１６  書込みラッチ回路（ＷＲＬ）
２８、２９  書き込みデータラッチ（ＬＡＴ）
ＢＬ  ビット線
１７  Ｙデコーダ（ＹＳＷ・ＹＤＥＣ）
１８  センスアンプ回路（ＳＡＡ）
１９  入出力回路（ＩＯ）
φｖｆｙ  １ビットのベリファイ結果信号
Ｍ１  ビット線選択トランジスタ
Ｍ３〜Ｍ４  データラッチ選択トランジスタ
ＣＤ  コモンデータ線
３０  書き込みベリファイ判定回路３０
３１  １ビット判定回路（ＳＢＤ）
３２  判定集約回路（ＤＡＧＲ）
３３  メモリマット（ＭＡＴ）
３６  排他的負論理和ゲート
３７  ベリファイセンスアンプ
φ１  １ビット判定信号
φ２、φ３  マスク信号
４０  オアゲート
４１  アンドゲート
４３  判定集約回路
４４  制御論理回路
ＢＬＫ１，ＢＬＫ２  メモリブロック
ＳＥＬ１，ＳＥＬ２  メモリブロック選択信号
φ４、φ５  マスク信号
ＤＴＡＲ  データ領域
ＰＴＡＲ  パリティーデータ領域
Ｍ１  カラム選択ＮＭＯＳトランジスタ
ｙｗ０〜ｙｗｎ  カラム選択信号
５０  ユーザメモリブロック
５１  救済メモリブロック
５２，５３，５６  選択制御論理
５５  判定集約回路
【図１】
2008021370.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008021370.tif 000010
【図９】
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【図１０】
2008021370.tif 000012
【図１１】
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【図１２】
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