(57)【要約】【課題】共通基板の上に形成される磁気抵抗メモリ（１０）を提供する。【解決手段】このメモリは、互いに離間し、それぞれが行列状に配置された複数のＭＴＪメモリセル（１５）を含む第１及び第２の磁気抵抗メモリアレイ（１１，１２）と、アレイの各々における複数の行の磁気抵抗メモリセルに接続される複数のワード／デジットラインとを含む。スイッチング回路（５０，５２，５４）は、基板上にあって第１及び第２のアレイの間に位置し、第１及び第２のアレイの一方の一つのワード／デジットラインを選択するように設計される。カレントソース（５５）は、基板上にあってスイッチング回路に隣接して位置し、スイッチング回路に接続されて書き込み電流を選択されたワード／デジットラインに供給する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
共通基板の上に形成される磁気抵抗メモリにおいて、
前記基板上で互いに離間して設けられ、それぞれが複数の行及び列に配置された複数の磁気抵抗メモリセルを有した第１及び第２の磁気抵抗メモリアレイと、
それぞれが前記第１及び第２の各々の磁気抵抗メモリアレイにおける各行の磁気メモリセルに磁気的に結合する複数のワード／デジットラインと、
複数のレベルからなるマルチプレクサを備えたスイッチング回路と、前記スイッチング回路は、前記基板上の前記第１及び第２の磁気抵抗メモリアレイの間に設けられ、前記第１及び第２の磁気抵抗メモリアレイの全てのワード／デジットラインから単一のワード／デジットラインを選択するように設計されることと、
前記複数のレベルからなるマルチプレクサは、
前記基板上の前記第１及び第２の磁気抵抗メモリアレイの間に設けられた第１のマルチプレクサと、
前記基板上の前記第１及び第２の磁気抵抗メモリアレイの間に設けられた複数の第２のマルチプレクサと、
前記第１のマルチプレクサの出力は前記複数のマルチプレクサの入力に接続されて、前記第１のマルチプレクサは書き込み電流を前記複数の第２のマルチプレクサのうち選択された第２のマルチプレクサに振り向けるべく動作可能であり、前記選択された第２のマルチプレクサは前記書き込み電流を前記第１及び第２のうちの一方の磁気抵抗メモリアレイから選択された行の１つのワード／デジットラインに振り分けることとからなることと、
前記基板上の前記スイッチング回路に隣接して設けられ、書き込み動作モードの間に前記スイッチング回路を介して前記単一のワード／デジットラインに前記書き込み電流を供給するために前記スイッチング回路に接続されているカレントソースとからなる磁気抵抗メモリ。
【請求項２】
共通基板の上に形成される磁気抵抗メモリにおいて、
前記基板上に互いに離間して設けられ、それぞれが複数の行及び列に配置された複数の磁気抵抗メモリセルを有した第１及び第２の磁気抵抗メモリアレイと、
それぞれが前記第１及び第２の磁気抵抗メモリアレイの各々における各行の磁気抵抗メモリセルに磁気的に結合する複数のワード／デジットラインと、
複数のレベルからなるマルチプレクサを備えたスイッチング回路と、前記スイッチング回路は、前記基板上の前記第１及び第２の磁気抵抗メモリアレイの間に位置し、前記第１及び第２の磁気抵抗メモリアレイの全てのワード／デジットラインから単一のワード／デジットラインを選択するように設計されていることと、前記複数のレベルからなるマルチプレクサは、
前記基板上の前記第１及び第２の磁気抵抗メモリアレイの間に設けられた第１のマルチプレクサと、
前記基板上の前記第１及び第２の磁気抵抗メモリアレイの間に設けられた複数の第２のマルチプレクサと、
前記第１のマルチプレクサの出力は前記複数のマルチプレクサの入力に接続されて、前記第１のマルチプレクサは書き込み電流を前記複数の第２のマルチプレクサのうち選択された第２のマルチプレクサに振り向けるべく動作可能であり、前記選択された第２のマルチプレクサは前記書き込み電流を前記第１及び第２のうちの一方の磁気抵抗メモリアレイから選択された行の１つのワード／デジットラインに振り分けることとからなることと、
前記基板上の前記スイッチング回路に隣接して設けられ、書き込み動作モードの間に前記スイッチング回路を介して前記単一のワード／デジットラインに書き込み電流を供給するために前記スイッチング回路に接続されているカレントソースと、
それぞれが各列の磁気抵抗メモリセルに磁気的に結合する複数のビットラインと、
第１カレントソース／シンク及び第２カレントソース／シンクに接続される列選択回路
とからなり、前記複数のビットラインの各々の一端は書き込み動作モードにおいて前記第１カレントソース／シンクに接続されるとともに前記複数のビットラインの各々の他端は前記列選択回路に接続され、前記第２カレントソース／シンクは前記複数のビットラインのうちの選択された一つに前記列選択回路を介して接続され、前記第１及び第２カレントソース／シンクと前記列選択回路とが接続されてタイミング信号を受信して、双方向書き込み電流を、選択された列の磁気抵抗メモリセルに接続される前記ビットラインに供給する磁気抵抗メモリ。
【請求項３】
共通基板の上に形成される磁気抵抗メモリにおいて、
基板と、
磁気抵抗メモリのマクロ部と、前記マクロ部は前記基板上に離間して配置された第１及び第２の磁気抵抗メモリアレイを有することと、前記第１及び第２の磁気抵抗メモリアレイはそれぞれ複数の行及び列に配置された複数の磁気抵抗メモリセルを有することと、前記マクロ部は基準列の磁気抵抗メモリセル及び複数のワード／デジットラインを有することと、前記ワード／デジットラインは１つずつ、前記第１及び第２の磁気抵抗メモリアレイのそれぞれの各行の磁気抵抗メモリセルに磁気的に結合することと、
複数のレベルからなるマルチプレクサを備えたスイッチング回路と、前記スイッチング回路は、前記基板上の前記マクロ部に隣接して設けられ、前記第１及び第２の磁気抵抗メモリアレイの全てのワード／デジットラインから単一のワード／デジットラインを選択するように設計されていることと、前記複数のレベルからなるマルチプレクサは、
前記基板上の前記第１及び第２の磁気抵抗メモリアレイの間に設けられた第１のマルチプレクサと、
前記基板上の前記第１及び第２の磁気抵抗メモリアレイの間に設けられた複数の第２のマルチプレクサと、
前記第１のマルチプレクサの出力は前記複数のマルチプレクサの入力に接続されて、前記第１のマルチプレクサは書き込み電流を前記複数の第２のマルチプレクサのうち選択された第２のマルチプレクサに振り向けるべく動作可能であり、前記選択された第２のマルチプレクサは前記書き込み電流を前記第１及び第２のうちの一方の磁気抵抗メモリアレイから選択された行の１つのワード／デジットラインに振り分けることとからなることと、
前記基板上の前記スイッチング回路に隣接して設けられ、書き込み動作モードの間に前記スイッチング回路を介して前記単一のワード／デジットラインに書き込み電流を供給するために前記スイッチング回路に接続されているカレントソースと、
各行の磁気抵抗メモリセルに接続されたワード／デジットラインに接続され、書き込み動作モードにおいて前記カレントソースからの電流を、前記選択された行に接続されたワード／デジットラインを通して吸い込むカレントシンクとからなる磁気抵抗メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気抵抗ランダムアクセスメモリに関する。より詳細には、磁気抵抗ランダムアクセスメモリシステムのアーキテクチャに関する。
【背景技術】
【０００２】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）のアーキテクチャは一般的に複数の、またはアレイ状のメモリセルと、交差する複数のデジットライン及びビットラインからなる。一般的に用いられる磁気抵抗メモリセルは、磁気トンネル接合（ＭＴＪ）、分離トランジスタ、それに交差するデジット及びビットラインからなる。分離トランジスタは一般的にＮチャネル電界効果トランジスタ（ＦＥＴ）である。多層配線は分離トランジスタをＭＴＪ素子にビットラインを通して接続する。デジットラインはＭＲＡＭセル書き込み用の磁場の一部を生成するために使用される。
【０００３】
ＭＴＪメモリセルは一般的に、下部電気コンタクトを形成する非磁性導電体、ハード磁性層（ピン層）、ピン層上に位置するトンネルバリア層、及びトンネルバリア層上に位置するソフト磁性層（フリー層）を含み、この場合、フリー層上には上部コンタクトが設けられる。
【０００４】
磁性材料からなるピン層は、常時同じ方向を指す磁気ベクトルを有する。フリー層の磁気ベクトルは自由であるが、フリー層の物理サイズに制約されて２つの方向のうちいずれかを指す。ＭＴＪセルは回路内で接続して使用するが、回路内で接続することにより、電気が複数の層の内の一つの層から他の層にセル内を垂直に流れる。ＭＴＪセルは電気的には抵抗体として表すことができ、その抵抗体の抵抗の大きさは磁気ベクトルの向きに依存する。この技術分野の当業者には明らかなように、ＭＴＪセルは磁気ベクトルが揃わない（反対方向を指す）場合に比較的大きな抵抗を示し、磁気ベクトルが揃う場合に比較的小さな抵抗を示す。ＭＴＪメモリセルの製造方法及び動作に関してさらに情報を得たい場合は、「多層磁気トンネル接合メモリセル」と題する、１９９８年３月３１日発行の米国特許第５，７０２，８３１号を参照されたい。この公報は、それを参照することにより本発明の開示に含まれるものである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ビットラインは一般的にＭＴＪセルアレイの各列に接続され、デジットラインはアレイの各行に接続される。ビットライン及びデジットラインはアレイの個々のセルを指定するために使用され、それによりアレイにおける情報の読み出し及び書き込み又は保存の双方を行なう。選択したセルの書き込みは、所定の電流を選択セルで交差するデジットライン及びビットラインに流すことにより行なう。この電流は磁場を生成し、この磁場によりフリー層の磁気ベクトルを所望の向きに設定する。標準のメモリアーキテクチャにはいくつかの問題があると考えられており、これらの問題には書き込み電流が大きいこと、すべての関連素子を効率よく収容するには基板上のスペースが十分ではないこと、および、読み出し及び書き込み動作中に効率的にメモリサイクルを利用するメモリシステムタイミングが含まれる。
【０００６】
このように、これらの問題のいくつか又はすべてを解決する改良ＭＲＡＭメモリアーキテクチャと改良動作システムを提供することが望まれる。
【課題を解決するための手段】
【０００７】
図１に本発明による磁気抵抗メモリ１０の概略を示すブロック図を示す。メモリ１０は互いに離間した第１及び第２磁気抵抗メモリバンク、即ちアレイ１１，１２を有し、各アレイは行列状に配置された複数の磁気抵抗メモリセル１５を有する。簡単のためにここでは好適にはメモリ１０は磁気抵抗ランダムアクセスメモリとして定義されるＭＲＡＭを指すこととし、個々のメモリセル１５は磁気トンネル接合（ＭＴＪ）セルである。必要ならばここに示すものよりも小さな又は大きなアレイを用いることができるが、図を簡易化するため、ここにおける実施例においては各メモリアレイ１１，１２は、４行５列に配置された４×４アレイのメモリセル１５を含み、各メモリアレイ１１，１２の中央列は基準列として機能し、残りの４列は「（基準ではない）実際の」列またはデータ保存列である。
【発明を実施するための最良の形態】
【０００８】
理解を助けるためと、図示の目的のために、個々のメモリセル１５を図２ではブロックで示し、図３では模式的に示している。メモリセル１５は、電気的に抵抗体１６として表示される磁気トンネル接合（ＭＴＪ）、分離トランジスタ１７、及び交差する（セルに）関連のデジットライン（ＤＬ）とビットライン（ＢＬ）を有する。一般的にメモリセル１５に保存される情報は、読み出し電流を抵抗体１６の一端に供給し、かつ、トランジスタ１７のソースを接地ラインＧＬを通して接地することにより読み出す。ワードライン（ＷＬ）は、或る行のメモリセル１５の各分離トランジスタ１７のゲート端子に接続される。また、好適な実施形態においては、普通、ポリシリコンなどから形成されるワードラインＷＬと、普通、金属から形成されるデジットラインＤＬとは、電気的に一緒にして接続され（図１参照）、ある実施例においては、ワード／デジットラインと呼ぶ。ＭＴＪメモリセルの製造方法及び動作に関してさらに情報を得たい場合は、「多層磁気トンネル接合メモリセル」と題する、１９９８年３月３１日発行の米国特許第５，７０２，８３１号を参照されたい。この公報は、それを参照することにより本発明の開示に含まれるものである。
【０００９】
ここで、アレイ１１，１２の各部分（アレイ１１の周りの破線で示す）は、ほぼ同様の構成であるので、アレイ１１のみを詳細に説明することとする。複数のアレイのうちの同様な部分（ここではマクロ部２０として表示する）を図４に別個に示し、図５には簡易ブロック図として示す。ビットラインカレントソース２２はメモリアレイ１１の上端に設け、基準列を除く複数のｎチャネル分離トランジスタ２３は各列の頂部に位置させて各列のビットラインＢＬをカレントソース２２から遮断またはカレントソース２２に接続する。基準列は書き込まれないので、そこにはカレントソース２２からの書き込み電流は流れ込まない。カレントソース２２はクロックジェネレータ２５（図１参照）からのタイミング信号ｐｈｉ０Ｐと、バンクまたはアレイ選択信号ＺＸ( 図６参照) により制御され、ビットライン電流を供給する外部バイアス電圧Ｖｐｂに接続される。
【００１０】
アレイ１１の底部に位置する列選択回路２７はビットラインＢＬの反対側の端部に接続され、図７に示すように、列デコード回路２８の出力信号ＹＸに制御されて列選択を行なう。一連のｎチャネルトランジスタ２９は、ビットラインＢＬが列選択回路２７に接続される手前でビットラインＢＬに接続される。トランジスタ２９のドレインはそれぞれビットラインＢＬに接続され、ソースは接地される。トランジスタ２９のゲートはクロックジェネレータ２５からのタイミング信号ｐｈｉ１に接続され、トランジスタ２９がビットラインＢＬの初期化を行なえるようにする。
【００１１】
列選択回路２７はライン３０上の実際の出力又はデータ出力と、ライン３１上の基準出力をカレントコンベヤー３５に供給する。カレントコンベヤー３５がマクロ部に含まれるのは、カレントコンベヤー３５が回路動作を可能にし、あらゆるプロセス、電源、温度、及びＭＴＪ抵抗の状態に依存しない出力信号を供給するのと、ビットラインＢＬ上での電圧の振れを事実上無くして読み出しプロセスのスピードが非常に速くなるようにしている
からである。磁気トンネル接合メモリセル読み出し用のカレントコンベヤーは、本願とともに係属中の米国特許出願で、「カレントコンベヤー及びＭＴＪメモリの読み出し方法」と題し、同じ譲受人に渡譲された２０００年３月３１日出願のシリーズ番号０９／５４０，７９４に開示されており、当該出願は、それを参照することにより本発明の開示に含まれるものである。実際の電流と基準電流はカレントコンベヤー３５によりセンスされ、電圧に変換されてそれぞれコンパレータ３６の正負の入力に供給され、今度はコンパレータ３６が出力ｑを供給する。カレントコンベヤー３５及びコンパレータ３６はマクロ部２０用の読み出し回路を形成する。
【００１２】
ビットラインカレントソース４０はメモリアレイ１１の下端に設けられ、列選択２７のライン３０に接続される。カレントソース４０はクロックジェネレータ２５からのタイミング信号ｐｈｉ０ｐと、バンクまたはアレイ選択信号ＺＸにより制御され、ビットライン電流を供給する外部バイアス電圧Ｖｐｂに接続される。頂部及び底部ビットラインカレントソース２２，４０（ここではカレントソース／シンクと呼ぶ）はそれを制御することにより双方向ビットライン電流を供給して、または吸い込んでメモリセル１５の書き込みを行い、電流を流す期間はタイミング信号ｐｈｉ０ｐにより制御する。
【００１３】
また、ビットラインプレバイアス回路４２はライン３０及び３１双方に接続されて、タイミング信号ｐｈｉ０ｐの期間中に、すべてのデータラインと選択したビットラインのみを予め電圧Ｖｂｉａｓにバイアスし、基準ビットラインを電圧Ｖｂｉａｓｒｅｆに予めバイアスしておく。タイミング信号ｐｈｉ０はクロックジェネレータ２５から回路４２に供給され、選択信号ＺＸはバンクセレクトから供給され、電圧信号Ｖｂｉａｓ及びＶｂｉａｓｒｅｆはチップ上で生成される、または、外部ソースから供給される。
【００１４】
特に図１からわかるように、アレイ１１，１２（またはマクロ部２０）の各々は、それぞれがワード／デジットラインの付いた４行を含む。アレイ１１のワード／デジットラインの各々の一端はカレントシンク４５に接続され、他端はワード／デジットラインドライバ４６に接続される。カレントシンク４５及びドライバ４６は共に、バンク選択回路からの信号ＺＸにより起動される（選択時）。また、カレントシンク４５がターンオンしている時間の長さはクロックジェネレータ２５からのタイミング信号ｐｈｉ０ｐにより決定される。同様に、アレイ１２のワード／デジットラインは一端でカレントシンク４７に、他端でドライバ４８に接続される。
【００１５】
２レベルのマルチプレクサは、メモリアレイ１１と１２のいずれかを選択し、そして、選択したアレイの特定の行のワード／デジットラインを選択するために設けられる。第１レベルマルチプレクサ５０の出力は２つの第２レベルマルチプレクサ５２及び５４に接続される。第２レベルマルチプレクサ５２の出力はドライバ４６に接続され、第２レベルマルチプレクサ５４の出力はドライバ４８に接続される。バイアス電圧Ｖｐｄをソースとするカレントソース５５は第１レベルマルチプレクサ５０に接続されてそこに電流を供給する。アドレスＡＸが印加されると、行デコーダ５８（図８参照）は第１制御信号Ｘ１Ｘを第１レベルマルチプレクサ５０に供給し、第２制御信号Ｘ２Ｘを第２レベルマルチプレクサ５２及び５４に供給する。
【００１６】
動作中では、第１レベルマルチプレクサ５０はカレントソース５５からの電流を第２レベルマルチプレクサ５２及び５４からなるセグメントに振り向ける。次に、第２レベルマルチプレクサ５２又は５４のうちの選択された一方は、電流を選択されたメモリセル行のワード／デジットラインに振り向ける。
【００１７】
カレントソース５５をソースとするワード／デジットライン電流はマクロ部２０の選択された一方に振り向けられ、接続されたカレントシンク４５又は４７に選択されたワード
／デジットラインを通して流れ込む。カレントシンク４５及び４７はタイミング信号ｐｈｉ０ｐにより制御されるので、ｐｈｉ０ｐの期間により、選択されたワード／デジットラインに流れる書き込み電流の時間の長さが制御される。
【００１８】
ここで、特にカレントソース５５がメモリ１０の底部中央で２レベルマルチプレクサに隣接して配置されることに留意されたい。本記載からこの技術分野の当業者には明らかなことであるが、記載されたすべての構造及び構成要素は、好適な実施形態においては、共通の基板上、通常は半導体チップ上に形成されることを想定している。各マクロ部２０は共通ユニットとして形成され、かつ、２レベルマルチプレクサは通常リードラインを減らすために出来る限り近接して配置されるので、カレントソース５５は上述の如く、効率良く底部中央に配置される。カレントソース５５はその位置に配置されている故にメモリ１０において重要な役割を果たす。この利点は、一つのカレントソースがワード／デジットライン書き込み電流を供給するので、個々のワード／デジットライン毎またはワード／デジットライングループ毎にカレントソースを同じように設ける必要が無い。ワード／デジットラインカレントソースを同じように設けると、ワード／デジットラインカレントソースのサイズが大きくなって基板（半導体チップ）上で非常に大きな面積を占めることとなる。
【００１９】
メモリ１０の本アーキテクチャにおいては、カレントソース５５は書き込み動作モード期間中に書き込み電流を供給するだけでなく、読み出し動作モードにおいてドライバ／プルアップとしても動作する。読み出しモードにおいて単純にカレントシンク４５及び４７をターンオフさせるだけで、カレントソース５５はドライバ／プルアップとなり、それにより、選択されたワード／デジットラインをプルアップして電源電圧Ｖｄｄまで引き上げる。このようにして、カレントソース５５は２つの異なる動作モード期間中に２つの異なるタスクを実行し、これにより必要な構成要素の数を大きく減らすことが出来る。
【００２０】
接地スイッチ６０はカレントシンク４５に隣接して設けられ、アレイ１１の各メモリセル用の接地ラインＧＬを実際の接地に接続、または接地から遮断する。接地スイッチ６２はカレントシンク４７に隣接して設けられ、アレイ１２の各メモリセル用の接地ラインＧＬを実際の接地に接続、または接地から遮断する。接地スイッチ６０及び６２は、読み出し動作モードにおいて各メモリセル用の接地ラインＧＬを実際の接地に接続し、書き込み動作モードにおいてこの接地ラインＧＬを接地から遮断する。
【００２１】
メモリ１０のシステムタイミングはオンボードのクロックジェネレータ２５により管理され、このジェネレータはオンボードの発振器または外付けの水晶を使用することなくすべてのクロックフェーズを生成する。図９に戻ると、クロックジェネレータ２５のブロック図がさらに詳細に示される。本実施形態においては、クロックジェネレータ２５はアドレス変化検出器（ＡＴＤ）６５、データ変化検出器（ＤＴＤ）６６、ｐｈｉ１ジェネレータ６７、ｐｈｉ０ジェネレータ６８及びｐｈｉ０ｐジェネレータ６９を含む。ライトイネーブル信号ＷＥ及びアドレスＡＸはＡＴＤ６５に供給され、入力データＤＱＸはＤＴＤ６６に供給される。ＡＴＤ６５及びＤＴＤ６６の出力はワイヤードオアされてｐｈｉ１ジェネレータ６７に入力される。アドレスＡＸまたはＷＥが変化する時、ＡＴＤ６５は出力側に小幅のパルスを出力して応答する。同じようにして、ＤＴＤ６６はデータＤＱＸの変化に応答する。
【００２２】
ＡＴＤ出力信号またはＤＴＤ出力信号を受信すると、ｐｈｉ１ジェネレータ６７はｐｈｉ１クロック信号を出力側に生成する。書き込み動作モードにおいては、ｐｈｉ１クロック信号がアドレスＡＸ及びデータＤＱＸ両方の変化、または、アドレスＡＸ又はデータＤＱＸの変化の結果として生成され、一方、読み出し動作モードにおいては、アドレス変化によってのみｐｈｉ１クロック信号が生成される。書き込み又は読み出しモードのいずれ
かの初期にライトイネーブル信号ＷＥが変化すると、ｐｈｉ１クロック信号が生成される。種々の信号の関係は図１０のタイミング図に示される。
【００２３】
さらに図１０を参照すると、読み出しサイクルにおいて、ライトイネーブル信号ＷＥが立ち上がってから一定電圧となって一定期間そのまま続き、その後立ち下がる様子が示される。後続の期間では、以下に説明するように、書き込みモードが始まる。ｐｈｉ１クロック信号のローレベルへの立下がりエッジで、ｐｈｉ０クロック信号が読み出しモードにおいて生成され、ｐｈｉ０ｐクロック信号が書き込みモードにおいて生成される。次の動作が種々のクロック信号期間中に行なわれる。ｐｈｉ１期間中、すべてのビットラインＢＬが接地電位に初期化される。読み出しモードにおけるｐｈｉ０期間中、アレイ１１または１２のいずれかにおいて選択されたビットラインＢＬのみが実際のビットラインクランプ電圧であるＶｂｉａｓに予めバイアスされる。また、ｐｈｉ０期間中、アレイ１１または１２のいずれかにおける全ての基準ビットラインＢＬが基準ビットラインクランプ電圧であるＶｂｉａｓｒｅｆに予めバイアスされる。ｐｈｉ０ｐ期間中、ワード／デジットラインの書き込み電流とビットラインの書き込み電流がそれぞれワード／デジットライン及びビットラインを流れる。基本的に、ｐｈｉ０ｐにより書き込みサイクル期間が制御されるが、アドレスをデコードし、ワード／デジットライン及びビットライン選択プロセスを完了させるのに要する時間は除かれる。
【００２４】
ワード／デジットライン及びビットライン選択プロセスはｐｈｉ１期間中に生じる。ｐｈｉ１期間中においては、すべてのアドレスが安定であり、すべてのワード／デジットライン及びビットライン選択が完了し、そして書き込み電流がｐｈｉ０ｐの立ち上がりエッジで流れ始める。このクロッキングシステムには、このシステムにより、非選択プロセス中にあるワード／デジットライン及びビットラインに電流が流れ込むことを防止できるという際立った利点がある。ワード／デジットライン及びビットラインが非選択プロセス中にあるときにそれらラインに電流が流れ込むと、間違った位置のメモリに誤って書き込みが行なわれてしまう。
【００２５】
上述の実施例においては、アレイ１１，１２は１ビット幅メモリである。しかしながら、アレイは容易にそれより幅の広いメモリ、すなわち、１バイト、１ワード等に変換することができる。例えば、ｎ個のマクロ部２０がそれぞれのＭＲＡＭメモリに設けられる場合、どのようなサイズのＭＲＡＭメモリ、例えば、８ビット、１６ビット、３２ビット等のＭＲＡＭメモリをも製造することができる。さらに図１１にはメモリ１０’が示されるが、このメモリには複数ｎ個のペアマクロ部２０（２０〜２０ｎとして表示される）が図１に示すアーキテクチャに関連して記載したように連結される。メモリ１０’においては、マクロ部２０は、各追加ペアが出力Ｑｎを出力するペア２０ｎになるまでペア毎に一つの出力Ｑを出力する。本実施例においては、各ペアマクロ部は制御回路のすべてを共有し、マクロ部間の内部接続を除いて回路を追加する必要が無い。マクロ部はペアで動作するものとして記載されているが、ある特定の用途においては、一つ又はそれ以上の単一マクロ部を個々に用いることも勿論可能であることは明らかであろう。
【００２６】
このようにして、新規で改良された磁気抵抗メモリアーキテクチャ及びシステムを開示したが、このアーキテクチャ及びシステムにより、製造及び動作の複雑さを大きく減らすことができる。また、磁気抵抗ランダムアクセスメモリを開示したが、このメモリは複数の磁気トンネル接合（ＭＴＪ）メモリセルを含む。また、画期的なアーキテクチャにより、新規の改良された磁気抵抗メモリをスタンドアローン素子として半導体チップのような共通の基板上に形成することができる。
【００２７】
本発明の特定の実施形態について示し、記載してきたが、この技術分野の当業者であれば、これらの実施形態にさらに変形及び改良を加えることができるであろう。従って、本
発明は示した特殊な形態に限定されないことが理解され得る。添付の請求項には、本発明の技術思想及び技術範囲を逸脱しない範囲でのあらゆる変形が含まれるものである。
【図面の簡単な説明】
【００２８】
【図１】本発明による磁気抵抗メモリの概略を示すブロック図。
【図２】図１のメモリのセルの概略を示すブロック図。
【図３】図２のセルの模式ブロック図。
【図４】図１のメモリのマクロ部の概略を示すブロック図。
【図５】図４に示すマクロ部の代表的なブロック図。
【図６】図１の磁気抵抗メモリの信号生成ブロック図。
【図７】図１の磁気抵抗メモリの信号生成ブロック図。
【図８】図１の磁気抵抗メモリの信号生成ブロック図。
【図９】図１の磁気抵抗メモリの信号生成ブロック図。
【図１０】図１の磁気抵抗メモリに現れる種々の信号のタイミングチャート。
【図１１】本発明による複数のマクロ部を含む磁気抵抗メモリのブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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