(57)【要約】      （修正有）【課題】動作信頼性が高くて高集積化が可能である不揮発性メモリ素子及びその動作方法を提供する。【解決手段】不揮発性メモリ素子は半導体基板１１０ａを含み、電荷保存層１２０は、半導体基板上１１０ａに提供され、例えばポリシリコン、金属、シリコン窒化膜、量子ドット、またはナノクリスタルを含むことができ、制御ゲート電極１４０は、電荷保存層１４０上に提供され、第１補助ゲート電極１３０ａと第２補助ゲート電極１３０ｂは、電荷保存層１４０の一側に離隔配置され、半導体基板１１０ａから絶縁される。この不揮発性メモリ素子によれば、メモリトランジスタ内部にソース及びドレイン領域が省略され、代わりに第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂが配され、不純物ドーピングによるソース及びドレイン領域より微細線幅に形成され、従って不揮発性メモリ素子の集積度向上に寄与できる。【選択図】図２
2008160099.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の電荷保存層と、
前記電荷保存層上の制御ゲート電極と、
前記電荷保存層の一側に離隔配置され、前記半導体基板から絶縁された第１補助ゲート電極とを備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記電荷保存層の他側に離隔配置され、前記半導体基板から絶縁された第２補助ゲート電極をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記制御ゲート電極は、前記第１補助ゲート電極及び前記第２補助ゲート電極が配列された方向と異なる方向に前記電荷保存層の側壁を覆い包むように伸長したことを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記電荷保存層及び前記第１補助ゲート電極及び前記第２補助ゲート電極の下の前記半導体基板に画定されたチャンネル領域をさらに備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項５】
前記半導体基板はボディ絶縁層上の半導体ナノワイヤを備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項６】
前記半導体基板、前記電荷保存層、前記制御ゲート及び前記第１補助ゲート電極の間に形成された層間絶縁層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記電荷保存層は、ポリシリコン、金属、シリコン窒化膜、量子ドット、またはナノクリスタルを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記半導体基板は、バルク半導体ウェーハを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記半導体基板は、ボディ絶縁層上の半導体層を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記第１補助ゲート電極は、ポリシリコンまたは金属を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記電荷保存層の他側の前記半導体基板に形成されたソースまたはドレイン領域をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
半導体基板と、
前記半導体基板をそれぞれ横切るように配された複数の制御ゲート電極と、
前記半導体基板及び前記複数の制御ゲート電極間にそれぞれ介在された複数の電荷保存層と、
前記複数の電荷保存層間に一つおきに一つずつ配され、前記半導体基板と絶縁された第１補助ゲート電極とを備えることを特徴とする不揮発性メモリ素子。
【請求項１３】
前記複数の電荷保存層間に前記第１補助ゲート電極と交互に配され、前記半導体基板から絶縁された第２補助ゲート電極をさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記半導体基板は、ボディ絶縁層上の半導体ナノワイヤを備えることを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項１５】
前記半導体基板は、バルク半導体ウェーハを含むことを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１６】
前記半導体基板は、ボディ絶縁層上の半導体層を備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１７】
前記複数の電荷保存層間に前記第１補助ゲート電極と交互に配されるように、前記半導体基板に画定されたソースまたはドレイン領域をさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１８】
制御ゲート電極に第１プログラム電圧を印加して第１補助ゲート電極に第２プログラム電圧を印加し、半導体基板から電荷保存層に電荷を注入するプログラム段階を含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項１９】
前記プログラム段階で、前記制御ゲート電極、及び前記第１補助ゲート電極の下の前記半導体基板のチャンネル領域がオンにされることを特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
【請求項２０】
前記不揮発性メモリ素子は、前記電荷保存層の他側に前記半導体基板と絶縁されるように配された第２補助ゲート電極をさらに備え、
前記プログラム段階で、前記第２補助ゲート電極に前記第２プログラム電圧をさらに印加することを特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
【請求項２１】
前記制御ゲート電極に第１読み取り電圧を印加して前記第１補助ゲート電極に第２読み取り電圧を印加し、前記電荷保存層のデータを判読する読み取り段階をさらに含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
【請求項２２】
前記読み取り段階で、前記第１補助ゲート電極下の前記半導体基板のチャンネル領域はオンにされ、前記電荷保存層下の前記半導体基板のチャンネル領域は、前記電荷保存層のデータ状態によってオンまたはオフにされることを特徴とする請求項２１に記載の不揮発性メモリ素子の動作方法。
【請求項２３】
前記不揮発性メモリ素子は、前記電荷保存層の他側に前記半導体基板と絶縁された第２補助ゲート電極をさらに備え、
前記読み取り段階で、前記第２補助ゲート電極に前記第２読み取り電圧をさらに印加することを特徴とする請求項２１に記載の不揮発性メモリ素子の動作方法。
【請求項２４】
前記第１補助ゲート電極に消去電圧を印加し、前記電荷保存層に保存されたデータを消去する消去段階をさらに含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
【請求項２５】
前記消去段階で、前記制御ゲート電極及び前記半導体基板は、接地されていることを特徴とする請求項２４に記載の不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に電荷保存層を利用してデータを保存することができる不揮発性メモリ素子及びその動作方法に関する。
【背景技術】
【０００２】
最近、半導体製品の小型化の趨勢によって、かかる半導体製品に使われる不揮発性メモリ素子は、さらに高集積化されている。これにより、従来の一次元的な構造に比べ、その集積度を高めることができる三次元的構造の不揮発性メモリ素子が研究されている。しかし、三次元的構造の不揮発性メモリ素子を具現するためには、従来のバルクシリコンウェーハの代わりに、積層可能な半導体基板が必要である。しかし現状では、積層可能な半導体基板、例えばナノワイヤまたは化合物半導体は、不純物ドーピングを介したソース及びドレイン領域を形成し難いという短所がある。
【０００３】
さらに、不揮発性メモリ素子の集積度が上昇するにつれて、制御ゲート電極の幅及び離隔間隔が狭まっている。これにより、電荷保存層の幅及び離隔間隔も狭まり、その結果、隣接した電荷保存層間の干渉現象が発生する。特に、不揮発性メモリ素子の読み取り動作で、隣接した電荷保存層に保存された電荷は互いに影響を及ぼし、単位セルのスレショルド電圧を変化させることがある。かような読み取り干渉は、結局プログラム状態と消去状態とを区分し難くさせ、不揮発性メモリ素子の動作信頼性を低下させてしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、動作信頼性が高くて高集積化が可能である不揮発性メモリ素子を提供するところにある。
【０００５】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の動作方法を提供するところにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を解決するための本発明の一形態による不揮発性メモリ素子は、半導体基板を備える。電荷保存層は、前記半導体基板上に提供される。制御ゲート電極は、前記電荷保存層上に提供される。第１補助ゲート電極は、前記電荷保存層の一側に離隔配置され、前記半導体基板から絶縁される。
【０００７】
前記不揮発性メモリ素子は、前記電荷保存層の他側に離隔配置され、前記半導体基板から絶縁された第２補助ゲート電極をさらに備えることができる。
【０００８】
前記不揮発性メモリ素子は、前記電荷保存層及び前記第１及び第２補助ゲート電極の下の前記半導体基板に画定されたチャンネル領域をさらに備えることができる。
【０００９】
前記半導体基板は、バルク半導体ウェーハ、ボディ絶縁層上の半導体ナノワイヤ、またはボディ絶縁層上の半導体層を備えることができる。
【００１０】
前記技術的課題を解決するための本発明の他の形態による不揮発性メモリ素子は、半導体基板を備える。複数の制御ゲート電極は、前記半導体基板をそれぞれ横切るように配される。複数の電荷保存層は、前記半導体基板及び前記複数の制御ゲート電極間にそれぞれ介在される。そして、第１補助ゲート電極は、前記複数の電荷保存層間に一つおきに一つずつ配され、前記半導体基板と絶縁される。
【００１１】
前記他の技術的課題を解決するための本発明の一形態による不揮発性メモリ素子の動作方法は、前記本発明の一形態による不揮発性メモリ素子を利用できる。前記不揮発性メモリ素子の動作方法は、前記制御ゲート電極に第１プログラム電圧を印加し、前記第１補助ゲート電極に第２プログラム電圧を印加することによって、前記半導体基板から前記電荷保存層に電荷を注入するプログラム段階を含む。
【００１２】
前記不揮発性メモリ素子の動作方法は、前記制御ゲート電極に第１読み取り電圧を印加して前記第１補助ゲート電極に第２読み取り電圧を印加し、前記電荷保存層のデータを判読する読み取り段階をさらに含むことができる。
【００１３】
前記不揮発性メモリ素子の動作方法は、前記第１補助ゲート電極に消去電圧を印加し、前記電荷保存層に保存されたデータを消去する消去段階をさらに含むことができる。
【発明の効果】
【００１４】
本発明による不揮発性メモリ素子で、補助ゲート電極は、不純物ドーピングによるソース及びドレイン領域より微細線幅に形成され、従って不揮発性メモリ素子の集積度向上に寄与できる。
【００１５】
また、補助ゲート電極は、電荷保存層をシールドしているために、電荷保存層の電荷が隣接したメモリトランジスタに及ぼす影響を最小化できる。従って、電荷保存層間の干渉、特に読み取り動作時の干渉を抑制でき、その結果、電荷保存層は、従来よりさらに近接して配され、不揮発性メモリ素子の集積度はさらに上昇しうる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明を詳細に説明する。しかし本発明は、以下で開示される実施形態に限定されずに、多種多様な形態に具現され、ただ本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に開示するために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されていることがある。
【００１７】
図１は、本発明の第１実施形態による不揮発性メモリ素子を示す概略的な配置図であり、図２は、図１の不揮発性メモリ素子のＩＩ−ＩＩ’線で切り取った断面図であり、図３は、図１の不揮発性メモリ素子のＩＩＩ−ＩＩＩ’線で切り取った断面図である。図１は、ＮＡＮＤ構造のフラッシュメモリ素子を例示的に示し、図２は、ビットライン方向の断面を示し、図３は、ワードライン方向の断面を示している。
【００１８】
図１を参照すれば、複数のビットラインＢＬ１，ＢＬ２がロウ（ｒｏｗ）に配される。複数のワードラインＷＬ０，ＷＬ１，ＷＬ２．．．，ＷＬ３１は、ビットラインＢＬ１，ＢＬ２を横切ってカラム（ｃｏｌｕｍｎ）に配される。ストリング選択ラインＳＳＬ（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ）及びソース選択ラインＧＳＬは、ワードラインＷＬ０，ＷＬ１，ＷＬ２．．．，ＷＬ３１の外側両側にそれぞれ配される。ビットラインＢＬ１，ＢＬ２は、ソース選択ラインＧＳＬの外側で共通ソースラインＣＳＬに連結される。複数の補助ラインＳＧ０，ＳＧ１，ＳＧ２．．．，ＳＧ３２は、ソース選択ラインＧＳＬ、ワードラインＷＬ０，ＷＬ１，ＷＬ２．．．，ＷＬ３１及びストリング選択ラインＳＳＬ間にそれぞれ配される。
【００１９】
ワードラインＷＬ０，ＷＬ１，ＷＬ２．．．，ＷＬ３１は、メモリトランジスタを制御し、ストリング選択ラインＳＳＬ及びソース選択ラインＧＳＬは、ＭＯＳトランジスタを制御できる。補助ラインＳＧ０，ＳＧ１，ＳＧ２．．．，ＳＧ３２は、ソース及びドレインの代わりに、メモリトランジスタと電荷を授受したり、またはメモリトランジスタのチャンネルを互いに連結させる。
【００２０】
ビットラインＢＬ１，ＢＬ２及びワードラインＷＬ０，ＷＬ１，ＷＬ２．．．，ＷＬ３１の数はメモリ容量によって適切に選択され、本発明の範囲を制限するものではない。
【００２１】
図１ないし図３を参照すれば、半導体基板１１０ａは、ビットラインＢＬ１，ＢＬ２のいずれか一本を含むことができる。制御ゲート電極１４０は、ワードラインＷＬ０，ＷＬ１に対応するか、またはその一部を構成できる。第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂは、補助ラインＳＧ０，ＳＧ１，ＳＧ２に対応するか、またはその一部を構成できる。
【００２２】
従って、図２及び図３は、図１のメモリトランジスタのビットライン及びワードライン方向の断面をそれぞれ示すことができる。ただし、ソース選択ラインＧＳＬ及びストリング選択ラインＳＳＬを含むＭＯＳトランジスタの構造は、当該技術分野の当業者に周知であるので、その詳細な説明は省略する。
【００２３】
例えば、半導体基板１１０ａは、バルク半導体ウェーハ、例としてシリコンウェーハを含むことができる。半導体基板１１０ａのメモリトランジスタ領域には、不純物ドーピングによるソース及びドレイン領域が別途に画定されていない。ただし、ストリング選択ラインＳＳＬ及びソース選択ラインＧＳＬを含むＭＯＳトランジスタの一部には、ソース及びドレイン領域が形成されうる。ワードライン方向を基準とするとき、ビットラインＢＬ１，ＢＬ２間には、素子分離膜１１５が介在しうる。従って、ビットラインＢＬ１，ＢＬ２は、半導体基板１１０ａで素子分離膜１１５によって画定された活性領域に限定されうる。
【００２４】
電荷保存層１２０は、半導体基板１１０ａ上に提供される。制御ゲート電極１４０は、電荷保存層１２０上に提供され、ワードライン方向に伸長する。望ましくは、制御ゲート電極１４０は、ワードライン方向に沿って電荷保存層１２０の側壁を覆い包むように伸長しうる。これにより、制御ゲート電極１４０と電荷保存層１２０との対面面積が大きくなり、その結果、両者間の電圧カップリング比が高まりうる。
【００２５】
電荷保存層１２０は、電荷を保存することができる物質、例えばポリシリコン、金属、シリコン窒化膜、量子ドット、またはナノクリスタルを含むことができる。量子ドット及びナノクリスタルは、金属または半導体物質からなり、電荷トラップのために使われうる。制御ゲート電極１４０は、導電体、例えば金属、ポリシリコンまたは金属シリサイドを含むことができる。
【００２６】
１つのメモリトランジスタ、または１つのセルを基準としてみるとき、第１補助ゲート電極１３０ａは、電荷保存層１２０の一側に配列され、第２補助ゲート電極１３０ｂは、電荷保存層１２０の他側に配列されうる。アレイ配列で見るとき、第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂは、電荷保存層１２０の間に交互に配列されうる。従って、隣接したメモリトランジスタで第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂは、共有されうる。第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂは、導電層、例えば金属またはポリシリコンを含むことができる。第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂは、形式的に区分されているのみであり、互いに入れ替わって呼ばれることもあり、同一のものとして呼ぶことも可能である。
【００２７】
選択的に、制御ゲート電極１４０、電荷保存層１２０、第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂの間には、層間絶縁膜１５０が介在しうる。ここで、層間絶縁膜１５０は、包括的な意味に使われ、従って互いに異なる物質の絶縁膜を含むこともできる。例えば、電荷保存層１２０及び半導体基板１１０ａ間の層間絶縁膜１５０は、トンネリング絶縁膜（図示せず）と呼ばれることがあり、制御ゲート電極１４０及び電荷保存層１２０間の層間絶縁膜１５０は、ブロッキング絶縁膜と呼ばれることが可能である。かようなトンネリング絶縁膜及びブロッキング絶縁膜は、同じ物質により形成されてもよく、互いに異なる物質により形成されてもよい。例えば、層間絶縁膜１５０は、酸化膜、窒化膜、及び高誘電率膜のうちいずれか一つ、それらの積層またはそれらの複数を含むことができる。
【００２８】
チャンネル領域１１２（図１０）は、電荷保存層１２０及び第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂの下の半導体基板１００ａに画定される。チャンネル領域１１２は、メモリトランジスタまたはＭＯＳトランジスタがオンにされるとき、電荷の導電通路になるチャンネルを形成する。ただし、この実施形態でチャンネル領域１１２は、一般的な不揮発性メモリ素子とは異なり、第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂ下にまで拡張される。すなわち、従来のソース及びドレイン領域の代わりに、チャンネル領域１１２が拡張される。かようなチャンネル領域１１２をオンにすることは、後の動作方法で説明するように、制御ゲート電極１４０及び第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂにより制御可能である。
【００２９】
この実施形態による不揮発性メモリ素子によれば、メモリトランジスタ内部にソース及びドレイン領域が省略され、代わりに第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂが配されうる。第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂは、不純物ドーピングによるソース及びドレイン領域より微細線幅に形成され、従って不揮発性メモリ素子の集積度向上に寄与できる。
【００３０】
また、第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂは、電荷保存層１２０をシールドしているために、電荷保存層１２０の電荷が隣接したメモリトランジスタに及ぼす影響を最小化できる。従って、電荷保存層１２０間の干渉、特に読み取り動作時の干渉を抑制できる。その結果、電荷保存層１２０は、従来よりさらに近接して配され、不揮発性メモリ素子の集積度はさらに上昇しうる。
【００３１】
この実施形態で不揮発性メモリ素子は、ＮＡＮＤ構造に配列されたが、本願発明がかような構造に制限されるものではない。従って、本発明による不揮発性メモリ素子は、図２及び図３で１つのメモリトランジスタの構造を単位セルにして異なる構造にも適用できることは自明である。
【００３２】
図４及び図５は、本発明の第２実施形態による不揮発性メモリ素子を示す断面図である。この実施形態による不揮発性メモリ素子は、図２及び図３の不揮発性メモリ素子を変形したものである。従って、この実施形態の不揮発性メモリ素子は、図１の不揮発性メモリ素子の配置に含まれうる。以下では、２つの実施形態で重複する説明は省略し、その差異点について説明する。
【００３３】
図４及び図５を参照すれば、半導体基板１１０ｂは、ボディ絶縁層１０２上の複数のナノワイヤ１０４を備える。例えば、ナノワイヤ１０４は、円柱構造を有してビットライン方向に長く配されうる。ナノワイヤ１０４の形は例示的なものであり、従って円柱から他の形に変形されもする。
【００３４】
ナノワイヤ１０４は、物質のナノサイズに形成されたものを通称することができるが、最近、ナノサイズの定義はさらに拡大され、微細なサイズと拡大解釈されうる。例えば、ナノワイヤ１０４は、半導体物質、例えばシリコン（Ｓｉ）、シリコン−ゲルマニウム（ＳｉＧｅ）、ＧａＡｓまたはＺｎＯを含むことができる。
【００３５】
電荷保存層１２０はワードライン方向に沿い、ナノワイヤ１０４の側面を覆い包むように配されうる。しかし、本発明の範囲は、電荷保存層１２０のかような形状に限定されるものではない。
【００３６】
図６及び図７は、本発明の第３他の実施形態による不揮発性メモリ素子を示す断面図である。この実施形態による不揮発性メモリ素子は、図２及び図３の不揮発性メモリ素子を変形したものである。従って、この実施形態の不揮発性メモリ素子は、図１の不揮発性メモリ素子の配置に含まれうる。以下では、２つの実施形態で重複する説明は省略し、その差異点について説明する。
【００３７】
図６及び図７を参照すれば、半導体基板１１０ｃは、ボディ絶縁層１０２上の半導体層１０６を備える。半導体層１０６間には、素子分離膜１１７が介在しうる。例えば、半導体層１０６は、半導体物質の薄膜層、例えば、例えばシリコン（Ｓｉ）、シリコン−ゲルマニウム（ＳｉＧｅ）またはＧａＡｓの薄膜層を備えることができる。例えば、かような半導体基板１１０ｃは、シリコン・オン・インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を介して提供されうる。
【００３８】
図８は、本発明の第４実施形態による不揮発性メモリ素子を示す概略的な配置図である。この実施形態の不揮発性メモリ素子は、図１の不揮発性メモリ素子を変形したものである。従って、この実施形態による不揮発性メモリ素子は、図１の配置だけではなく、図２及び図３の断面構造をさらに参照できる。２つの実施形態で重複する説明は省略する。
【００３９】
図８を参照すれば、補助ラインＳＧ１，ＳＧ３．．．は、ワードラインＷＬ０，ＷＬ１，ＷＬ２、ＷＬ３．．．，ＷＬ３１間に一つおきに一つずつ配されうる。図１と比較してみれば、第１補助ラインＳＧ１，ＳＧ３．．．は、ワードラインＷＬ０，ＷＬ１，ＷＬ２、ＷＬ３．．．，ＷＬ３１の間に一つおきに一つずつ配され、第２補助ラインＳＧ２．．．，ＳＧ３２は省略される。
【００４０】
第２補助ラインＳＧ２．．．，ＳＧ３２が省略された場合、その下のビットラインＢＬ１，ＢＬ２には、ソース及びドレイン領域（図示せず）が画定されうる。従って、第１補助ラインＳＧ１，ＳＧ３．．．及びソース及びドレイン領域がワードラインＷＬ０，ＷＬ１，ＷＬ２、ＷＬ３．．．，ＷＬ３１間に交互に配されうる。
【００４１】
図２及び図３の断面と比較してみれば、この実施形態で第１補助ゲート電極１３０ａは、電荷保存層１２０の間に一つおきに一つずつ配され、第２補助ゲート電極１３０ｂは、省略されうる。ソース及びドレイン領域は、省略された第２補助ゲート電極１３０ｂ下の半導体基板１１０ａに画定されうる。従って、第１補助ゲート電極１３０ａ及びソース及びドレイン領域は、電荷保存層１２０の間に高さを異にして交互に配列されうる。
【００４２】
この実施形態の変形された例では、第２補助ラインＳＧ２．．．，ＳＧ３２を残し、第１補助ラインＳＧ１，ＳＧ３．．．を省略することも可能である。また、この実施形態の構造は、図３ないし図６にも適用されうることは自明である。
【００４３】
以下では、図９ないし図１８を参照し、本発明の一実施形態による不揮発性メモリ素子の動作方法について説明する。図９ないし図１８は、図１ないし図３の不揮発性メモリ素子を例にして説明する。
【００４４】
図９は、本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示す概略的な配置図であり、図１０は、本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示す断面図であり、図１１は、本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示すためのシミュレーションによる電界分布を示すグラフである。
【００４５】
図９を参照すれば、１つのメモリトランジスタ、例えば第１ワードラインＷＬ０及び第１ビットラインＢＬ１を含むセルを選択する。選択された第１ワードラインＷＬ０に第１プログラム電圧ＶＰＲを印加し、残りのワードラインＷＬ１，ＷＬ２．．．，ＷＬ３１にパス電圧ＶＰＡを印加する。補助ラインＳＧ０，ＳＧ１，ＳＧ２．．．，ＳＧ３２には、第２プログラム電圧ＶＳ１を印加できる。共通ソースラインＣＳＬ及び第１ビットラインＢＬ１は接地させ、第２ビットラインＢＬ２にはチャンネルブースティング電圧Ｖｃｃを印加する。ソース選択ラインＧＳＬには、ターン・オフ電圧ＶＯＦＦが印加され、ストリング選択ラインＳＳＬには、ターン・オン電圧ＶＯＮが印加される。
【００４６】
例えば、第１プログラム電圧ＶＰＲは、約１５Ｖ以上の電圧になり、第２プログラム電圧ＶＳ１は、約５Ｖ以上の電圧になり得る。チャンネルブースティング電圧Ｖｃｃ及びターン・オン電圧ＶＯＮは、約２−４Ｖの電圧になり、パス電圧ＶＰＡは、約７Ｖ以上の電圧になり得る。ターン・オフ電圧ＶＯＦＦは、０Ｖ前後でありうる。しかし、かような電圧範囲は、例示的なものであり、不揮発性メモリ素子の寸法によって変わり得る。
【００４７】
図１０を参照すれば、制御ゲート電極１４０に第１プログラム電圧ＶＰＲが印加され、第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂに第２プログラム電圧ＶＳ１が印加されることにより、チャンネル領域１１２がオンにされてチャンネル１７０が形成されうる。また、電荷保存層１２０及び半導体基板１１０ａ間の電界によって、電荷、例えば電子ｅがチャンネル領域１１２から電荷保存層１２０に注入されうる。これにより、電子ｅが注入された電荷保存層１２０を含むメモリトランジスタは、プログラム状態に維持されうる。
【００４８】
図１０及び図１１を共に参照すれば、電荷保存層１２０及び半導体基板１１０ａ間に、略１３ＭＶ／ｃｍ以上の電界ＨＡが形成されていることが分かる。図１１で色相は、電界の大きさを示す。かような高い電界のサイズは、電子ｅのトンネリングを誘発するのに十分である。
【００４９】
前述の１つのセルに対するプログラム方法は、他のセルにも同一に適用可能である。また、図８の実施形態の場合にも、第２補助ラインのみを省略して同一に適用され、その場合には、ソース及びドレイン領域とチャンネル領域とが並存されうる。
【００５０】
図１２は、本発明の一実施形態による不揮発性メモリ素子の読み取り動作を示す概略的な配置図であり、図１３及び図１４は、本発明の一実施形態による不揮発性メモリ素子の読み取り動作を示す断面図であり、図１５は、本発明の一実施形態による不揮発性メモリ素子の読み取り動作を示すためのシミュレーションによる電圧−電流特性を示すグラフである。図１３は、プログラムセルを読み取る場合を表し、図１４は、消去セルを読み取る場合を示す。
【００５１】
図１２を参照すれば、１つのメモリトランジスタ、例えば第１ワードラインＷＬ０及び第１ビットラインＢＬ１を含むセルを選択する。選択された第１ワードラインＷＬ０に、第１読み取り電圧ＶＲＥを印加し、残りのワードラインＷＬ１，ＷＬ２．．．，ＷＬ３１に、パス電圧ＶＰＡを印加する。補助ラインＳＧ０，ＳＧ１，ＳＧ２．．．，ＳＧ３２には、第２読み取り電圧ＶＳ２を印加できる。共通ソースラインＣＳＬ及び第２ビットラインＢＬ２は接地させ、第１ビットラインＢＬ１には、第３読み取り電圧ＶＲＢを印加する。ソース選択ラインＧＳＬ及びストリング選択ラインＳＳＬには、ターン・オン電圧ＶＯＮが印加される。
【００５２】
例えば、第１読み取り電圧ＶＲＥは０Ｖ前後であり、第２読み取り電圧ＶＳ２は約０．５−１Ｖの電圧になりうる。ターン・オン電圧ＶＯＮは約２−４Ｖの電圧になり、パス電圧ＶＰＡは約７Ｖ以上の電圧になりうる。第３読み取り電圧ＶＲＢは約１Ｖ以上になりうる。しかし、かような電圧範囲は例示的なものであり、不揮発性メモリ素子の寸法によって変わりうる。
【００５３】
図１３を参照すれば、電荷保存層１２０に電子ｅが存在するので、電荷保存層１２０下のチャンネル領域１１２はオンにされず、第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂ下のチャンネル領域１１２のみオンにされる。これにより、チャンネル１６５は連結されない。従って、選択されたメモリトランジスタがオフにされるために、第１ビットラインＢＬ１を介した電流は、漏れ電流程度として測定されうる。
【００５４】
図１４を参照すれば、電荷保存層１２０に電子ｅが存在せずにホールｈが存在するので、電荷保存層１２０、及び第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂの下のチャンネル領域１１２がいずれもオンにされる。これにより、チャンネル１７０は連結される。従って、選択されたメモリトランジスタがオンにされるために、第１ビットラインＢＬ１を介した電流は、オン電流として大きく測定されうる。
【００５５】
図１５を参照すれば、制御ゲート電極１４０に印加された電圧Ｖｇによる動作電流Ｉｄが図示され、これからスレショルド電圧が分かる。初期状態の場合（グラフＡ）に比べてプログラムセル（グラフＣ）の場合、スレショルド電圧が大きくなり、消去セル（グラフＢ）の場合、スレショルド電圧が小さくなる。図１３に対応するプログラムセル（グラフＣ）の場合には、１８０前後の電子が電荷保存層１２０に保存された場合であり、図１４に対応する消去セル（グラフＢ）の場合には、６０前後のホールが保存された場合を示すことができる。
【００５６】
前述の１つのセルに対する読み取り方法は、他のセルにも同一に適用可能である。また、図８の実施形態の場合にも、第２補助ラインのみ省略して同一に適用され、その場合には、ソース及びドレイン領域とチャンネル領域とが並存しうる。
【００５７】
図１６は、本発明の一実施形態による不揮発性メモリ素子の消去動作を示す概略的な配置図であり、図１７は、本発明の一実施形態による不揮発性メモリ素子の消去動作を示す断面図であり、図１８は、本発明の一実施形態による不揮発性メモリ素子の消去動作を示すためのシミュレーションによる電界分布を示すグラフである。
【００５８】
図１６を参照すれば、第１補助ラインＳＧ１に消去電圧ＶＥＲを印加し、第２補助ラインＳＧ０，ＳＧ２．．．，ＳＧ３２及びワードラインＷＬ０，ＷＬ１，ＷＬ２．．．，ＷＬ３１を接地させる。共通ソースラインＣＳＬ、第１ビットラインＢＬ１及び第２ビットラインＢＬ２は接地させ、ソース選択ラインＧＳＬ及びストリング選択ラインＳＳＬには、ターン・オフ電圧ＶＯＦＦが印加されうる。例えば、消去電圧ＶＥＲは略１０Ｖ以上でありうる。例えば、かような電圧範囲は例示的なものであり、不揮発性メモリ素子の寸法によって変わりうる。
【００５９】
図１７を参照すれば、第１補助ゲート電極１３０ａ下のチャンネル領域１１２にのみチャンネル１７５が形成される。電荷保存層１２０の電子ｅは、電界によって第１補助ゲート電極１３０ａに移動し、電荷保存層１２０から除去されうる。その場合、第１補助ゲート電極１３０ａは、その両側の電荷保存層１２０間に共有されるために、あらゆる電荷保存層１２０のデータが一度に消去可能である。
【００６０】
図１７及び図１８を参照すれば、電荷保存層１２０及び第１補助ゲート電極１３０ａ間に約１０ＭｅＶ／ｃｍ以上の電界ＨＢが形成されるということが分かる。
【００６１】
一方、この実施形態の変形例で、第２補助ゲート電極１３０ｂに消去電圧を印加し、第１補助ゲート電極１３０ａを接地させることも可能である。さらに、第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂにいずれも消去電圧を印加する場合も可能であるが、その場合に消去電圧は、この実施形態より大きくなりうる。
【００６２】
該実施形態の消去方法は、他の実施形態にも同様に適用可能である。
【００６３】
発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供されている。本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想内で当該分野の当業者によって、前記実施形態を組み合わせて実施するなど、多種多様な修正及び変更が可能であるということは明白である。
【産業上の利用可能性】
【００６４】
本発明の不揮発性メモリ素子及びその動作方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施形態による不揮発性メモリ素子を示す概略的な配置図である。
【図２】図１の不揮発性メモリ素子のＩＩ−ＩＩ’線で切り取った断面図である。
【図３】図１の不揮発性メモリ素子のＩＩＩ−ＩＩＩ’線で切り取った断面図である。
【図４】本発明の第２実施形態による不揮発性メモリ素子を示す断面図である。
【図５】本発明の第２実施形態による不揮発性メモリ素子を示す断面図である。
【図６】本発明の第３実施形態による不揮発性メモリ素子を示す断面図である。
【図７】本発明の第３実施形態による不揮発性メモリ素子を示す断面図である。
【図８】本発明の第４実施形態による不揮発性メモリ素子を示す概略的な配置図である。
【図９】本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示す概略的な配置図である。
【図１０】本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示す断面図である。
【図１１】本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示すためのシミュレーションによる電界分布を示すグラフである。
【図１２】本発明の一実施形態による不揮発性メモリ素子の読み取り動作を示す概略的な配置図である。
【図１３】本発明の一実施形態による不揮発性メモリ素子の読み取り動作を示す断面図である。
【図１４】本発明の一実施形態による不揮発性メモリ素子の読み取り動作を示す断面図である。
【図１５】発明の一実施形態による不揮発性メモリ素子の読み取り動作を示すためのシミュレーションによる電圧−電流特性を示すグラフである。
【図１６】本発明の一実施形態による不揮発性メモリ素子の消去動作を示す概略的な配置図である。
【図１７】本発明の一実施形態による不揮発性メモリ素子の消去動作を示す断面図である。
【図１８】本発明の一実施形態による不揮発性メモリ素子の消去動作を示すためのシミュレーションによる電界分布を示すグラフである。
【符号の説明】
【００６６】
１０２  ボディ絶縁膜
１０４  ナノワイヤ
１０６  半導体層
１１０ａ，１１０ｂ  半導体基板
１１２  チャンネル領域
１１５，１１７  素子分離膜
１２０  電荷保存層
１３０ａ  第１補助ゲート電極
１３０ｂ  第２補助ゲート電極
１４０  制御ゲート電極
１５０  層間絶縁膜
１６５，１７０，１７５  チャンネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１１】
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【図１８】
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