(57)【要約】      （修正有）【課題】 シリサイド膜を有する半導体装置の製造方法に関し、少ない工程数でマスクを形成でき、シリサイド反応の際に半導体素子の性能低下を招く危険性の低いシリサイド作り分け方法を提供する。【解決手段】 少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、前記半導体基板上に、前記露出したシリコン表面を覆って高融点金属の窒化膜を形成する工程と、少なくとも前記シリコン表面上の窒化膜の一部を選択的に除去し、前記シリコン表面の一部を露出すると共に前記シリコン表面の他の部分を覆う窒化膜パターンを形成する工程と、前記窒化膜パターンを覆って半導体基板上に高融点金属膜を形成する工程と、熱処理を行って、前記シリコン表面の一部とその上の高融点金属膜との間でシリサイド反応を生じさせる工程と、未反応の高融点金属膜およびその下の窒化膜パターンを除去する工程とを含む。【選択図】  図３
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【特許請求の範囲】
【請求項１】
デバイス構造を有し、少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、前記半導体基板上に、前記露出したシリコン表面を覆って高融点金属の窒化膜を形成する工程と、少なくとも前記シリコン表面上の窒化膜の一部を選択的に除去し、前記シリコン表面の一部を露出すると共に前記シリコン表面の他の部分を覆う窒化膜パターンを形成する工程と、前記窒化膜パターンを覆って半導体基板上に高融点金属膜を形成する工程と、熱処理を行って、前記シリコン表面の一部とその上の高融点金属膜との間でシリサイド反応を生じさせる工程と、未反応の高融点金属膜およびその下の窒化膜パターンを除去する工程とを含む半導体装置の製造方法。
【請求項２】
前記半導体基板がシリコン基板であり、前記デバイス構造が複数のＭＯＳトランジスタ構造を含み、前記窒化膜パターンが前記複数のＭＯＳトランジスタ構造のシリコン表面の一部のみを覆う請求項１記載の半導体装置の製造方法。
【請求項３】
前記複数のＭＯＳトランジスタ構造がゲート電極とソース／ドレイン領域とを有する保護回路用ＭＯＳトランジスタを含み、前記窒化膜パターンが前記保護回路用ＭＯＳトランジスタのソース／ドレイン領域のうち前記ゲート電極に近い領域を覆い、前記ゲート電極から離れた領域の少なくとも一部を露出する請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にシリサイド膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化、高性能化を図る為には各素子の微細化が不可欠であり、各素子を構成する不純物拡散層や多結晶シリコン膜等を微細化する事が必要である。例えば、ＭＯＳトランジスタを微細化する場合は、全体の寸法を縮小すると共に短チャネル効果の抑制のため、ソース／ドレイン領域の接合の深さを浅くする事が要求される。多結晶シリコンのゲート電極を微細化する場合は、多結晶シリコン層の幅（ゲート長）を短くすることが要求される。しかし、不純物拡散層の接合深さを浅くしたり、多結晶シリコン膜の幅を狭くする事は、それら抵抗の増大を招く。
【０００３】
これら抵抗増大の対策として、シリサイドの利用、たとえばサリサイド構造の半導体装置が提案されている。サリサイド構造とは、不純物拡散層や多結晶シリコン膜上に、金属シリサイド膜を自己整合的に形成した構造を指す。サリサイド構造を用いる事で、抵抗はおよそ１／１０〜１／１００程度に抑える事が可能である。
【０００４】
シリサイド膜の形成方法は、通常以下のような工程で実施される。まず、シリコン表面（単結晶シリコン層、および／または多結晶シリコン膜の表面）上にたとえばＴｉを含む高融点金属を堆積する。この積層構造を熱処理することでシリコンと高融点金属の間でシリサイド反応が生じ、シリコン上に（高融点金属）シリサイド膜が形成される。その後、未反応の高融点金属膜を選択的に除去する。
【０００５】
多くの場合、未反応の金属膜を除去した後に、さらに熱処理を行って所望の結晶相のシリサイド膜を得る。酸化シリコン等のシリコン以外の材料で形成された領域上ではシリサイド反応は生ぜず、シリサイド膜は露出したシリコン表面上にのみ選択的に形成される。
【０００６】
しかし、保護回路の構成素子等の高抵抗素子を基板上に形成する場合は、サリサイド構造を形成しない事が望ましい領域もある。また、サリサイド構造を有したＭＯＳＦＥＴは、サリサイド構造を有さない通常のＭＯＳＦＥＴと比較して、ＥＳＤ（ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）耐性が著しく低下するという問題も有している。そのため、保護回路の素子の様に高速動作性能よりも、ＥＳＤ耐性等が高く破損しない事が重視される場合には、サリサイド構造を持たないＭＯＳＦＥＴを用いること望ましい。
【０００７】
この様な問題に対処するために、シリコン基板の表面のうち、高抵抗素子を形成したい領域にはシリサイド膜を形成せず、低抵抗としたい領域にのみシリサイド膜を形成する技術（以下、本明細書においては、これを「シリサイド作り分け」と呼ぶ）が提案されている。
【０００８】
シリサイド作り分けの従来技術の例として特開平５−３１７３に示された方法と、特開平４−９４５６７に示された方法とを説明する。これらの従来技術では、まずシリサイド形成工程の前に、シリサイドを形成したくない拡散層や多結晶シリコン膜等の表面をシリサイド反応しない素材でマスクする。このマスクを覆って、基板表面に金属膜を形成し、熱処理によってマスクの開口部にのみシリサイドを形成する。
【０００９】
いずれの従来技術においても、マスクによってシリサイドの作り分けをする点は共通している。特開平５−３１７３では、マスクとしてＣＶＤ酸化膜を用い、特開平４−９４５６７ではマスクとして熱酸化膜を用いている。
【００１０】
以下、図５乃至図７を用いて、従来技術におけるシリサイド作り分けの工程を説明する。
【００１１】
図５は、特開平５−３１７３に示された従来技術によるシリサイド作り分け工程を説明するための工程順の略断面図である。
【００１２】
図５（Ａ）に示すように、シリコン基板２０１上にフィールド酸化膜２０３、ゲート酸化膜２０４、ゲート電極２０７、２０８、ＬＤＤ層２１１、２１２、サイドスペーサ２１０、ソース／ドレイン拡散層２１３、２１４を順次形成する。なお、ゲート電極２０７、２０８は、多結晶シリコン膜２０７ｂ，２０８ｂを堆積した後にタングステンシリサイド膜２０７ａ，２０８ａを堆積して形成したポリサイド構造を有している。以上の工程によって、図中左方にＭＯＳＦＥＴ２３１、右方にＭＯＳＦＥＴをＭＯＳＦＥＴ２３２が形成される。
【００１３】
その後、以下の工程によってＭＯＳＦＥＴのソース／ドレイン拡張層上にシリサイド層を作り分ける。
【００１４】
図５（Ｂ）に示すように、ＭＯＳＦＥＴ２３１，２３２の表面を被うように、ＣＶＤ酸化膜２４１を堆積する。
【００１５】
図５（Ｃ）に示すように、フォトレジスト膜塗布、露光、現像によりＭＯＳＦＥＴ２３１を覆うフォトレジストパターン２４２を形成する。
【００１６】
フォトレジストパターン２４２をマスクとしてＣＶＤ酸化膜２４１をエッチングし、ＭＯＳＦＥＴ２３２上のＣＶＤ酸化膜２４１を除去する。フォトレジストパターン２４２で覆われたＭＯＳＦＥＴ２３１上にはＣＶＤ酸化膜２４１ｂが残置する。
【００１７】
図５（Ｄ）に示すように、フォトレジストパターン２４２を除去する。ＭＯＳＦＥＴ２３１は、ＣＶＤ酸化膜２４１ｂで覆われ、ＭＯＳＦＥＴ２３２は露出された状態になる。
【００１８】
以上がマスク形成の工程である。図５（Ｅ）に示すように、基板全面上にＴｉ、Ｃｏ等の高融点金属膜２４４を形成する。熱処理を施して接触している領域で高融点金属膜２４４とシリコンとのシリサイド反応を生じさせ、ＭＯＳＦＥＴ２３２のソース／ドレイン拡散層２１４上にシリサイド膜２１６を形成する。その後、未反応の高融点合金膜２４４を除去し、さらにマスクとなったＣＶＤ酸化膜２４１ｂを除去する。以上の工程で、サリサイド構造を有さないＭＯＳＦＥＴ２３１とサリサイド構造を有したＭＯＳＦＥＴ２３２が作り分けられる。
【００１９】
図６及び図７は、特開平４−９４５６７に示された従来技術によるシリサイド作り分け工程を説明するための工程順の略断面図である。
【００２０】
図６（Ａ）に示すように、シリコン基板３０１上にフィールド酸化膜３０３、ゲート酸化膜３０４、多結晶シリコンのゲート電極３０７及び多結晶シリコン膜３０８、ＬＤＤ層３１１、サイドスペーサ３１０、薄い酸化膜３４１、ソース／ドレイン拡散層３１３及び拡散層３１４を順次形成する。これらの工程により、図中左方にはＭＯＳＦＥＴ３３１が形成され、図中右方には抵抗用の拡散領域３１４が形成される。図中中央部のフィールド酸化膜３０３上にも抵抗形成用の多結晶シリコン膜３０８が配置されている。
【００２１】
その後、以下の工程によって抵抗領域を除外してシリサイド膜を作り分ける。図６（Ｂ）に示すように、シリコン基板表面の酸化膜３４１の上にシリコン窒化膜３４２を堆積する。
【００２２】
図６（Ｃ）に示すように、シリサイド化しない領域に対応した開口部３２１、３２２を有するフォトレジストパターン３４３をシリコン窒化膜３４２上に形成する。つまり、多結晶シリコン膜３０８の中央領域と拡散層３１４の中央領域上でシリコン窒化膜３４２を露出させ、残りの領域をフォトレジストパターン３４３で被う。
【００２３】
図６（Ｄ）に示すように、フォトレジストパターン３４３をマスクとして用い、たとえば熱燐酸による選択エッチングを行い、開口部３２１、３２２内に露出したシリコン窒化膜３４２を除去する。
【００２４】
図７（Ａ）に示すように、フォトレジスト膜３４３を除去する。酸化膜３４１上に窒化膜３４２の酸化用マスクが残る。
【００２５】
図７（Ｂ）に示すように、シリコン窒化膜３４２をマスクに酸化性雰囲気中で熱処理を施し、多結晶シリコン膜３０８上に熱酸化膜３２３を、拡散層３１４上に熱酸化膜３２４を形成する。
【００２６】
図７（Ｃ）に示すように、シリコン窒化膜３４２及び薄い酸化膜３４１をエッチング除去する。酸化膜のエッチング量を制御してマスクとなる熱酸化膜３２３、３２４、フィールド酸化膜３０３は残す。
【００２７】
以上がマスク形成の工程である。この後、前述の例同様のシリサイド膜形成の処理を施す。すなわち、高融点金属膜を堆積した後、熱処理を施してシリサイド膜を形成する。
【００２８】
図７（Ｄ）に示すように、マスクを持たないＭＯＳＦＥＴ３３１のソース／ドレイン拡散層３１３上にはシリサイド膜３１７が、ゲート電極３０７上にはシリサイド膜３１６が形成される。多結晶シリコン膜３０８上では、熱酸化膜３２３を挟むようにシリサイド膜３１８が形成され、拡散層３１４上では熱酸化膜３２４を挟むようにシリサイド膜３１９が形成される。シリサイド膜が形成されていない領域の多結晶シリコン膜３０８、拡散層３１４が所望の抵抗値の抵抗を形成する。
【００２９】
以上の工程で、サリサイド構造を有したＭＯＳＦＥＴ３３１と、一部領域にサリサイド構造を有した多結晶シリコン膜３１４及び拡散層３０６の抵抗が作り分けられる。
【発明の開示】
【発明が解決しようとする課題】
【００３０】
ＣＶＤ酸化膜をマスクとする従来方法においては、酸化膜の選択除去の工程で、他の酸化膜の薄膜化を誘発するいう問題点がある。フィールド酸化膜が薄膜化した状態でシリサイド反応を行うとジャンクションリークを誘発するという問題にもなる。
【００３１】
図８は、上述した薄膜化の問題を説明する為の略断面図である。図８（Ａ）は図５（Ｅ）の領域Ｙの部分の拡大図を示す。図５（Ｃ）、（Ｄ）に示した工程では、フォトレジストパターン２４２をマスクにＣＶＤ酸化膜２４１の選択除去を行っている。しかし、ＣＶＤ酸化膜２４１とフィールド酸化膜２０３及びサイドスペーサ２１０は同じ酸化膜であるため同時にエッチングされ、オーバーエッチングされる危険性がある。
【００３２】
図８（Ａ）に示すように、フィールド酸化膜２０３の表面領域５０１及び酸化膜サイドスペーサ２１０の表面領域５０２がオーバーエッチングにより薄膜化されたとする。図８（Ａ）に示した様な薄膜化を誘発した状態で、シリサイド形成の処理を行うと、ジャンクションリークを誘発する危険性がある。
【００３３】
図８（Ｂ）を参照して、拡散層２１４上にシリサイド膜２１６を形成する工程を考察する。フィールド酸化膜２０３が薄膜化しているため、薄膜化した領域５０１でシリコン基板２０１が露出したり、表面に近くなる。シリサイド反応はシリコン中に侵入しつつ進行する。結果としてシリコン基板２０１に直接接する位置までシリサイド膜２１６が形成される。このため、拡散層２１４外側の領域５０３でシリサイド膜２１６とシリコン基板２０１が短絡され、ジャンクションリークを生じさせる。
【００３４】
選択的に形成した熱酸化膜をシリサイド反応のマスクとする方法においては、窒化膜下の酸化膜は薄いものでよくオーバーエッチングによるフィールド酸化膜薄膜化の危険性は少ない。しかし、上述したように必要とされる工程が多くなる欠点がある。工程数の増加は、処理が煩雑になると共に、必要とされる装置や材料も多くならざるをえないという問題になる。
【００３５】
本発明の目的は、少ない工程数でマスクを形成できると共に、シリサイド反応の際に半導体素子の性能低下を招く危険性の低いシリサイド作り分け方法を提供することである。
【課題を解決するための手段】
【００３６】
本発明の一観点によれば、デバイス構造を有し、少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、前記半導体基板上に、前記露出したシリコン表面を覆って高融点金属の窒化膜を形成する工程と、少なくとも前記シリコン表面上の窒化膜の一部を選択的に除去し、前記シリコン表面の一部を露出すると共に前記シリコン表面の他の部分を覆う窒化膜パターンを形成する工程と、前記窒化膜パターンを覆って半導体基板上に高融点金属膜を形成する工程と、熱処理を行って、前記シリコン表面の一部とその上の高融点金属膜との間でシリサイド反応を生じさせる工程と、未反応の高融点金属膜およびその下の窒化膜パターンを除去する工程とを含む半導体装置の製造方法が提供される。
【００３７】
高融点金属の窒化膜、たとえばＴｉＮ膜をマスクとしているために、マスクを選択的に除去する際に酸化物を一緒に除去する事がなく、フィールド酸化膜等の薄膜化は生じ難い。さらに、シリサイド化反応の為の高融点金属膜とマスクとして用いた高融点金属窒化膜を同時に除去できるため、少ない工程数でサリサイド作り分けをすることが可能となる。
【発明の効果】
【００３８】
以上説明したように、本発明による半導体装置の製造方法によれば、マスクを選択的に除去する際に酸化物を一緒に除去する事が少なく、フィールド酸化膜等の薄膜化は生じ難い。
【発明を実施するための最良の形態】
【００３９】
以下、図面を参照して本発明の実施例を説明する。
【００４０】
図１乃至図３を参照して、本発明の第１の実施例による、サリサイド構造を有したＭＯＳＦＥＴとサリサイド構造を有さないＭＯＳＦＥＴを同一基板上で作り分ける工程を説明する。なお、図１乃至図３は、工程順の略断面図である。
【００４１】
図１（Ａ）に示すように、ｐ型シリコン基板１０１上に、局所熱酸化（ＬＯＣＯＳ）によるフィールド酸化膜１０３を選択的に形成する。フィールド酸化膜１０３により活性領域１５１と活性領域１５２が区画分けされる。活性領域１５１、活性領域１５２表面に熱酸化法によりゲート酸化膜１０４を形成し、その上に多結晶シリコン膜１０６をＣＶＤ法により堆積する。多結晶シリコン膜１０６の上にフォトレジスト膜を塗布、露光、現像し、フォトレジストパターン１４１を形成する。
【００４２】
図１（Ｂ）に示すように、フォトレジストパターン１４１をマスクに、多結晶シリコン膜１０６をエッチングし、ゲート電極１０７、１０８を形成する。その後、フォトレジストパターン１４１を除去する。さらに、第１のｎ型不純物のイオン注入によって低濃度のＬＤＤ層１１１、１１２を形成する。さらに全面にシリコン酸化膜１０９をＣＶＤ法により堆積する。
【００４３】
図１（Ｃ）に示すように、シリコン酸化膜１０９を異方性エッチングし、ゲート電極１０７、１０８の側壁を覆うサイドスペーサ１１０を形成する。その後、第２のｎ型不純物のイオン注入を行い、高濃度のソース／ドレイン拡散層１１３、１１４を形成する。さらに、熱処理を施してイオン注入した不純物を活性化させる。
【００４４】
以上の工程で、ｐ型シリコン基板１０１の活性領域１５１及び１５２には、ＬＤＤ構造を有したｎ型ＭＯＳＦＥＴ１３１及び１３２が形成される。引き続き、図２を用いてシリサイド作り分けの為のマスクを形成する工程を説明する。
【００４５】
工程１〔図２（Ａ）〕
ＭＯＳＦＥＴ１３１，１３２の表面に、ＴｉＮ膜１４２を形成する。ＴｉＮ膜はＮ2 雰囲気中のＴｉターゲットのスパッタによって、５０〜１００ｎｍの膜厚に堆積される。なお、ＴｉＮの代わりに他の高融点金属窒化物を用いてもよい。
【００４６】
工程２〔図２（Ｂ）〕
基板上にフォトレジスト膜を塗布、露光、現像してＭＯＳＦＥＴ１３１上のＴｉＮ膜１４２を覆うフォトレジストパターン１４３を形成する。
【００４７】
工程３〔図２（Ｃ）〕
フォトレジストパターン１４３をマスクとしてＴｉＮ膜１４２をウエットエッチングまたはドライエッチングにて選択的に除去する。ＭＯＳＦＥＴ１３１上にはＴｉＮ膜１４２ｂが残置し、ＭＯＳＦＥＴ１３２の表面は露出する。
【００４８】
工程４〔図２（Ｄ）〕
フォトレジスト膜１４３を除去する。以上の工程で、ＭＯＳＦＥＴ１３１上にのみＴｉＮ膜１４２ｂが形成される。このＴｉＮ膜１４２ｂが、シリサイド作り分けの為のマスクとなる。
【００４９】
引き続き、図３を用いてシリサイド反応の工程を説明する。
工程１〔図３（Ａ）〕
ＴｉＮ膜１４２ｂを被うようにシリコン基板上にＴｉ膜１４４をスパッタにより堆積する。なお、Ｔｉの代わりに他の高融点金属を用いてもよい。但し、高融点金属窒化物と高融点金属とは同一のエッチャントで除去できる材料を選ぶ。
【００５０】
工程２〔図３（Ｂ）〕
窒素雰囲気内で、温度６００〜７００℃、処理時間数十秒の第１の熱処理を行う。この熱処理によって、Ｔｉ膜とシリコン領域が接している部分でシリサイド反応が生じる。つまり、ＭＯＳＦＥＴ１３２のゲート電極１０８及びソース／ドレイン拡散層１１４上ではシリサイド反応が生じる。但し、ＴｉＮ膜１４２ｂでマスクされたＭＯＳＦＥＴ１３１ではシリサイド反応は生じない。
【００５１】
シリサイド反応によって、ソース／ドレイン拡散層１１４上にはチタンシリサイド膜１１６が、ゲート電極１０８上にはチタンシリサイド膜１１８が形成される。
【００５２】
また、Ｔｉ膜１４４の表面は、窒素雰囲気と反応し、ＴｉＮ膜１４５が形成され、膜内部には未反応Ｔｉ膜１４４ｂが残される。
【００５３】
工程３〔図７（Ｃ）〕
硫酸／過酸化水素水の混合液を用いて、一回のウォッシュアウト処理で、ＴｉＮ膜１４５、未反応Ｔｉ膜１４４ｂ、ＴｉＮ膜１４２ｂを除去する。さらに、温度８００〜９００℃、処理時間数秒〜数十秒の第２の熱処理を行う。この処理で、チタンシリサイド膜１１６，１１８を相転移させて低抵抗化する。
【００５４】
以上の工程で、ＭＯＳＦＥＴ１３２のみが、ゲート電極及びソース／ドレイン拡散層にサリサイド構造を有したＭＯＳＦＥＴとなる。
【００５５】
この後、図３（Ｄ）に示すように、層間絶縁膜１２１を基板表面上に形成する。層間絶縁膜１２１を貫通して基板表面に達するコンタクトホール１２３を形成し、その中に電極１２５，１２６，１２７，１２８を形成する。
【００５６】
本実施例によるサリサイド作り分け工程においては、サリサイドを形成をしない領域のマスク材料としてＴｉＮ膜１４２ｂを用いているために、マスク除去の際にサイドスペーサーやフィールド酸化膜等の酸化膜を薄膜化することはない。そのため、ジャンクションリーク等を誘発することなく、サリサイド構造を有したＭＯＳＦＥＴとサリサイド構造を有さないＭＯＳＦＥＴを作り分けことが可能となる。
【００５７】
さらに、マスクとして用いたＴｉＮ膜１４２ｂは、ＴｉＮ膜１４５および未反応Ｔｉ膜１４４ｂの除去の際に同時に除去されるため、マスク除去の為の工程増加が生じず、少ない工程数でシリサイド作り分けが可能となる。
【００５８】
以下、図４を用いて、上述した第１の実施例の応用例を説明する。図４（Ａ）に示すように、ｐ型シリコン基板１０１上には、フィールド酸化膜１０３が選択的に形成され、区画分けされた活性領域内にＭＯＳＦＥＴ１３１，１３２が形成されている。これらのＭＯＳＦＥＴの製造方法は、第１の実施例に示した工程と同様である為省略する。
【００５９】
ＭＯＳＦＥＴ１３１には、ゲート酸化膜１０４を介してゲート電極１０７及びサイドスペーサ１１０が形成されている。さらに、ＬＤＤ層１１１及びソース／ドレイン拡散層１１３が形成されている。
【００６０】
ＭＯＳＦＥＴ１３２には、ゲート酸化膜１０４を介してゲート電極１０８及びサイドスペーサ１１０が形成されている。さらに、基板内にＬＤＤ層１１２及びソース／ドレイン拡散層１１４が形成されている。
【００６１】
図４（Ｂ）に示すように、ＭＯＳＦＥＴ１３２の表面及びＭＯＳＦＥＴ１３１のソース／ドレイン拡散層１１３の一部表面を露出する開口を有するＴｉＮ膜１４２ｃをマスクとして形成する。拡散層１１３上の開口はゲート電極１０７から離れた位置に形成する。なお、マスク形成の工程は図２で示した工程と同様であるため省略する。
【００６２】
図４（Ｃ）に示すように、ＴｉＮ膜１４２ｃをマスクにシリサイド反応を行い、チタンシリサイド膜１１６、１１７、１１８を形成する。チタンシリサイド膜１１７はソース／ドレイン拡散層１１３のゲート電極から離れた一部表面上にそれぞれ形成される。また、チタンシリサイド膜１１８はゲート電極１０８上に、チタンシリサイド膜１１６は拡散層１１４上に形成される。なお、シリサイド形成工程は図２で示した工程と同様であるため省略する。
【００６３】
図４（Ｄ）に示すように、層間絶縁膜１２１を堆積し、コンタクトホールを形成し、その中に、電極１２５，１２６，１２７，１２８を形成する。
【００６４】
マスクとなるＴｉＮ膜は、基板上の所望の領域に形成可能であるため、目的に応じてシリサイド膜を形成する領域を決定する事が可能である。例えば、第１の実施例とその応用例を比較すると、第１の実施例においては、ＭＯＳＦＥＴ１３１のソース／ドレイン拡散層１１３はチタンシリサイド膜を持たなかったが、その応用例においては、ソース／ドレイン拡散層１１３は電極１２５、１２６とのコンタクト部にのみチタンシリサイド膜１１７を有している。
【００６５】
このチタンシリサイド膜１１７は、ソース／ドレイン領域の抵抗値をある程度保ちながら、ソース／ドレイン領域と低抵抗でコンタクトする電極を形成するのに有用である。高耐圧トランジスタ等の形成に有効である。
【００６６】
以上、ＭＯＳＦＥＴの所望の領域にシリサイド膜を形成する工程を例にとって本発明の第１の実施例を説明した。上述の工程は、シリコン表面の所望の部分上にのみシリサイド膜を形成することができ、様々な回路素子に応用することができる。以下、図９を用いて本発明の他の実施例を説明する。
【００６７】
図９（Ａ）に示すように、ｐ型シリコン基板１０１の表面上にフィールド酸化膜１０３が熱酸化で形成されており、その上に多結晶シリコン膜１０６がＣＶＤ等によって形成されている。
【００６８】
多結晶シリコン膜１０６は抵抗を形成するための領域である。多結晶シリコン膜１０６上に両端部を露出する開口を有するＴｉＮ膜１４２が形成されている。これらの各構成要素は前述の実施例同様の工程で作成できる。
【００６９】
基板１０１を熱処理し、シリサイド反応を生じさせると、Ｔｉ膜１４４と多結晶シリコン膜１０６の接している領域でシリサイド反応が生じ、シリサイド膜が形成される。
【００７０】
図９（Ｂ）に示すように未反応Ｔｉ膜１４４、ＴｉＮ膜１４２を除去する。両端部にのみシリサイド膜１１７を備えた多結晶シリコン膜１０６を得る。なお、必要に応じてシリサイド低抵抗化のための熱処理をさらに行う。
【００７１】
なお、シリサイド膜を選択的に形成する半導体素子は上述のＭＯＳＦＥＴや抵抗に限らない。たとえばダイオード、バイポーラ接合トランジスタ、接合ＦＥＴ等の他の半導体素子においても所望の領域にシリサイド膜を形成することができる。
【００７２】
図１０及び図１１を用いて、本発明の第１の実施例及びその応用例によって形成されたＭＯＳＦＥＴを用いた半導体集積回路の例を説明する。半導体集積回路は出力バッファと保護回路を含む。
【００７３】
図１０（Ａ）は、概略的平面図を示す。Ｓｉ基板は図中上側にｎウエル、下側にｐウエルを有する。保護回路の回路素子としてｎチャネル型ＭＯＳＦＥＴ１３１及びｐチャネルＭＯＳＦＥＴ１３３を含み、出力バッファは、回路素子としてｎチャネルＭＯＳＦＥＴ１３２及びｐチャネルＭＯＳＦＥＴ１３４を含む。保護回路のＭＯＳＦＥＴ１３１及び１３３の左方にはウエルコンタクト用電極１２９ａ，１２９ｂが形成されている。図中ＸＡ−ＸＡ線に沿う概略的断面は、図３（Ｄ）と同様な構造を有している。
【００７４】
出力バッファ回路の出力を外部に取り出すためのパッド電極ＰＡＤがＭＯＳＦＥＴ１３１のドレイン電極１２５ａ，ＭＯＳＦＥＴ１３３のドレイン電極１２５ｂ，ＭＯＳＦＥＴ１３２のドレイン電極１２７ａ，ＭＯＳＦＥＴ１３４のドレイン電極１２７ｂに接続されている。
【００７５】
ＭＯＳＦＥＴ１３３のソース電極１２６ｂ、ゲート電極１０７ｂ、ウエルコンタクト電極１２９ｂには電源電圧Ｖｄｄが印加され、ＭＯＳＦＥＴ１３１のソース電極１２６ａ、ゲート電極１０７ａ、ウエルコンタクト電極１２９ａは接地されている（０Ｖが印加されている）回路が適正に作動しているときは、保護回路１３１、１３３は機能しない。パッドに外来ノイズが侵入したとき保護回路が動作する。
【００７６】
ＭＯＳＦＥＴ１３４のソース電極１２８ｂには電源電圧Ｖｄｄが印加され、ＭＯＳＦＥＴ１３２のソース電極１２８ａは接地されている。なお、ゲート電極１０８ａ，１０８ｂには信号電圧が印加されている。ＭＯＳＦＥＴ１３２、１３４のドレイン電極１２７ａ、１２７ｂは相互に接続され、パッドＰＡＤに接続されている。
【００７７】
図１０（Ｂ）は図１０（Ａ）におけるＸＢ−ＸＢ線に沿う概略的断面図である。
【００７８】
図に示すように、基板１０１内のｐウエル１０１ｐ内にＭＯＳＦＥＴ１３１が形成されている。ＭＯＳＦＥＴ１３１のソース／ドレイン拡散層１１３ａにコンタクトする電極（ソース）１２５ａはＰＡＤ電極に接続され、電極（ドレイン）１２６ａは接地されている。ゲート電極１１３ａはゲート抵抗Ｒｇを介して接地されている。図中左方にはフィールド酸化膜１０３を介して、ウエルコンタクト用のｐ型拡散層１１９ａが形成され、その上に接地された電極１２９ａがコンタクトしている。
【００７９】
ｐ型拡散層１１９ａとｐ型ウエル１０１ｐは共にｐ型半導体であるため導通する。一対のｎ型ソース／ドレイン拡散層１１３ａとのｐ型ウエル１０１ｐはｎｐｎ型の寄生バイポーラトランジスタＴｒ１を構成する。なお、寄生トランジスタＴｒ１が持つベース抵抗を等価的にＲｂと表記している。ウエルコンタクト電極１２９ａがベース電極となり、ドレイン電極１２５ａがコレクタ電極、ソース電極１２６ａがエミッタ電極となる。つまり、本図に示した領域は、ＭＯＳＦＥＴ１３１とバイポーラトランジスタＴｒ１を有した領域と等価になる。
【００８０】
同様の理由によって、図示していないｎ型ウエル内のＭＯＳＦＥＴ１３３とウエルコンタクト電極１２９ｂによって、ｐｎｐ型寄生バイポーラトランジスタＴｒ２が発生する。
【００８１】
図１１は、図１０に示した半導体回路の等価回路を示す。ＭＯＳＦＥＴ１３１、１３３とその寄生トランジスタＴｒ１，Ｔｒ２からなる保護回路が、ＭＯＳＦＥＴ１３２、１３４からなる出力バッファ回路と並列に接続されている。
【００８２】
以下、パッド電極ＰＡＤに静電気等に起因する電圧が印加された場合の回路動作を説明する。パッド電極にＶｄｄ以上の電圧が印加された場合は、寄生トランジスタＴｒ２及びＭＯＳＦＥＴ１３３のエミッタ−コレクタ、ソース−ドレインの関係が反転し、両トランジスタがオンとなり、ノイズ電圧を電源Ｖｄｄに流す。このため、出力バッファ部はＶｄｄ以上の電圧から保護される。反対にパッド電極に０Ｖ以下の電圧が印加された場合は寄生トランジスタＴｒ１及びＭＯＳＦＥＴ１３１のエミッタ−コレクタ、ソース−ドレインの関係が反転し、両トランジスタがオンとなる。このようにして出力バッファ部は０Ｖ以下の電圧から保護される。
【００８３】
この様に、寄生トランジスタおよびＭＯＳＦＥＴから構成される保護回路部の働きによって、出力バッファ部のＭＯＳＦＥＴ１３２，１３４は０〜Ｖｄｄ〔Ｖ〕の範囲外の電圧から保護される。そのため、サリサイド構造によってＥＳＤ耐性が低下しているＭＯＳＦＥＴ１３２，１３４が破壊されることを防止することが可能となる。
【００８４】
一方、保護回路部のＭＯＳＦＥＴ１３１，１３３及び寄生トランジスタＴｒ１，Ｔｒ２は、ＥＳＤ耐性が強いため一時的に過大な電圧が掛かった場合においても回路素子が破壊されることはない。
【００８５】
以上の様に、サリサイド構造を有したＭＯＳＦＥＴとサリサイド構造を有さない、もしくは一部領域のみにシリサイド構造を有したＭＯＳＦＥＴを用いて半導体集積回路を製作することにより、動作特性が良く、かつＥＳＤ耐性の強い半導体集積回路を形成することが可能となる。
【００８６】
以上実施例に沿って、本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、低抵抗および高抵抗の種々の回路素子を構成するのに有効である。その他種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【００８７】
シリサイド化反応の為の高融点金属膜とマスクとして用いた高融点窒化膜を同時に除去できるため、少ない工程数でサリサイド作り分けをすることが可能となる。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施例を説明するための断面図。
【図２】本発明の第１の実施例を説明するための断面図。
【図３】本発明の第１の実施例を説明するための断面図。
【図４】本発明の第１の実施例の応用例を説明するための断面図。
【図５】従来技術を説明するための断面図。
【図６】従来技術を説明するための断面図。
【図７】従来技術を説明するための断面図。
【図８】従来技術を説明するための拡大断面図。
【図９】本発明の他の実施例を説明するための断面図。
【図１０】本発明の実施例に従って製作された半導体集積回路例を示す平面図および断面図。
【図１１】図１０の半導体集積回路例の等価回路図。
【符号の説明】
【００８９】
１０１ シリコン基板、 １０３ フィールド酸化膜、 １０４ ゲート酸化膜、 １０６ 多結晶シリコン膜、 １０７、１０８ ゲート電極、１０９ シリコン酸化膜、 １１０ サイドスペーサ、 １１１、１１２ＬＤＤ層、 １１３、１１４ ソース／ドレイン拡散層、 １１６、１１７、１１８ シリサイド膜、 １１９ 拡散層、 １２１ 層間絶縁膜、１２３ コンタクトホール、 １２５〜１２９ 電極、 １３１〜１３４ＭＯＳＦＥＴ、 １４１、１４３ フォトレジストパターン、 １４２、１４５ ＴｉＮ膜、 １４４ Ｔｉ膜
【図１】
2008160089.tif 000003
【図２】
2008160089.tif 000004
【図３】
2008160089.tif 000005
【図４】
2008160089.tif 000006
【図５】
2008160089.tif 000007
【図６】
2008160089.tif 000008
【図７】
2008160089.tif 000009
【図８】
2008160089.tif 000010
【図９】
2008160089.tif 000011
【図１０】
2008160089.tif 000012
【図１１】
2008160089.tif 000013
【手続補正書】
【提出日】平成20年2月28日(2008.2.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ポリシリコンとシリサイドの積層で形成されたゲート構造を有するＭＯＳトランジスタと、ポリシリコンで形成されたゲート構造を有するＭＯＳトランジスタと、絶縁膜上のポリシリコン膜で形成された抵抗とを、同一基板上に同時に形成する半導体装置の製造方法であって、
複数のＭＯＳトランジスタ領域上にポリシリコンのゲート電極を形成し、抵抗領域の絶縁膜上にポリシリコン膜を形成し、少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、
前記露出したシリコン表面を覆って、前記半導体基板全面上に高融点金属の窒化膜を形成する工程と、
前記シリコン基板上の窒化膜のうち一部を選択的に除去して、一部のＭＯＳトランジスタ領域及び抵抗領域のポリシリコン膜の一部を露出すると共に、少なくとも他のＭＯＳトランジスタ領域を含む領域において前記シリコン表面の他の部分を覆う窒化膜パターンのマスクを形成する工程と、
前記窒化膜パターンのマスクを覆って、前記半導体基板上に高融点金属膜を形成する工程と、
熱処理を行なって、前記窒化膜パターンのマスクで覆われていない、前記ＭＯＳトランジスタ領域のシリコン表面とその上の高融点金属膜との間、前記抵抗領域のポリシリコン膜表面とその上の高融点金属膜との間、および前記ゲート電極のポリシリコン表面とその上の高融点金属膜との間とで同時にシリサイド反応を生じさせると共に、前記窒化膜パターンのマスクで覆われたシリコン表面ではシリサイド反応を生じさせない工程と、
未反応の高融点金属膜およびその下の窒化膜パターンのマスクを同一のエッチャントで同時に除去する工程と
を含む半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
図５（Ａ）に示すように、シリコン基板２０１上にフィールド酸化膜２０３、ゲート酸化膜２０４、ゲート電極２０７、２０８、ＬＤＤ層２１１、２１２、サイドスペーサ２１０、ソース／ドレイン拡散層２１３、２１４を順次形成する。なお、ゲート電極２０７、２０８は、多結晶シリコン膜２０７ｂ，２０８ｂを堆積した後にタングステンシリサイド膜２０７ａ，２０８ａを堆積して形成したポリサイド構造を有している。以上の工程によって、図中左方にＭＯＳＦＥＴ２３１、右方にＭＯＳＦＥＴ２３２が形成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
その後、以下の工程によってＭＯＳＦＥＴのソース／ドレイン拡散層上にシリサイド層を作り分ける。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
図８は、上述した薄膜化の問題を説明する為の略断面図である。図８（Ａ）は図５（Ｅ）のＭＯＳＦＥＴ２３２の一部拡大図を示す。図５（Ｃ）、（Ｄ）に示した工程では、フォトレジストパターン２４２をマスクにＣＶＤ酸化膜２４１の選択除去を行っている。しかし、ＣＶＤ酸化膜２４１とフィールド酸化膜２０３及びサイドスペーサ２１０は同じ酸化膜であるため同時にエッチングされ、オーバーエッチングされる危険性がある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
本発明の一観点によれば、
ポリシリコンとシリサイドの積層で形成されたゲート構造を有するＭＯＳトランジスタと、ポリシリコンで形成されたゲート構造を有するＭＯＳトランジスタと、絶縁膜上のポリシリコン膜で形成された抵抗とを、同一基板上に同時に形成する半導体装置の製造方法であって、
複数のＭＯＳトランジスタ領域上にポリシリコンのゲート電極を形成し、抵抗領域の絶縁膜上にポリシリコン膜を形成し、少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、
前記露出したシリコン表面を覆って、前記半導体基板全面上に高融点金属の窒化膜を形成する工程と、
前記シリコン基板上の窒化膜のうち一部を選択的に除去して、一部のＭＯＳトランジスタ領域及び抵抗領域のポリシリコン膜の一部を露出すると共に、少なくとも他のＭＯＳトランジスタ領域を含む領域において前記シリコン表面の他の部分を覆う窒化膜パターンのマスクを形成する工程と、
前記窒化膜パターンのマスクを覆って、前記半導体基板上に高融点金属膜を形成する工程と、
熱処理を行なって、前記窒化膜パターンのマスクで覆われていない、前記ＭＯＳトランジスタ領域のシリコン表面とその上の高融点金属膜との間、前記抵抗領域のポリシリコン膜表面とその上の高融点金属膜との間、および前記ゲート電極のポリシリコン表面とその上の高融点金属膜との間とで同時にシリサイド反応を生じさせると共に、前記窒化膜パターンのマスクで覆われたシリコン表面ではシリサイド反応を生じさせない工程と、
未反応の高融点金属膜およびその下の窒化膜パターンのマスクを同一のエッチャントで同時に除去する工程と
を含む半導体装置の製造方法
が提供される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
本実施例によるサリサイド作り分け工程においては、サリサイドを形成をしない領域のマスク材料としてＴｉＮ膜１４２ｂを用いているために、マスク除去の際にサイドスペーサーやフィールド酸化膜等の酸化膜を薄膜化することはない。そのため、ジャンクションリーク等を誘発することなく、サリサイド構造を有したＭＯＳＦＥＴとサリサイド構造を有さないＭＯＳＦＥＴを作り分けることが可能となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
ＭＯＳＦＥＴ１３３のソース電極１２６ｂ、ゲート電極１０７ｂ、ウエルコンタクト電極１２９ｂには電源電圧Ｖｄｄが印加され、ＭＯＳＦＥＴ１３１のソース電極１２６ａ、ゲート電極１０７ａ、ウエルコンタクト電極１２９ａは接地されている（０Ｖが印加されている）。回路が適正に作動しているときは、保護回路１３１、１３３は機能しない。パッドに外来ノイズが侵入したとき保護回路が動作する。