(57)【要約】【課題】個体ばらつきが少ない高精度な基準電圧発生回路を得られるようにする。【解決手段】第１の基準電圧回路２から出力される第２の電圧Ｖ２と、第１の基準電圧回路２と同一の構成及び同一の回路定数を持つ第２の基準電圧回路３及び第３の基準電圧回路４のそれぞれから出力される第３の電圧Ｖ３及び第４の電圧Ｖ４の３つの電圧値の大小比較を比較回路７によって行ない、その中間の値を持つ電圧値を特定して比較結果を生成する。論理回路８は比較結果に基づき、スイッチ回路９の導通状態を制御することにより、３つの電圧値の中間値を選択基準電圧ＶＳとして、出力電圧制御回路６を構成する差動増幅回路１０の正相入力端子に入力し、出力制御回路６は、反転入力端子に入力された温度係数補正回路１から出力される第１の電圧Ｖ１との電圧差がなくなるように、出力端子ＢＧＲＯＵＴの出力電圧Ｖｏを制御することにより出力電圧Ｖｏの変動を抑制する。【選択図】図１
2008026973.tif 000002
【特許請求の範囲】
【請求項１】
カソードが接地された第１のダイオード素子と、一端が前記第１のダイオード素子のアノードと接続された第１の抵抗素子と、一端が前記第１の抵抗素子の他端と接続され他端が出力端子と接続された第２の抵抗素子とを有し、前記第１の抵抗素子及び第２の抵抗素子の共通接続点の電圧を第１の電圧として出力する温度係数補正回路と、
カソードが接地された第２のダイオード素子と、一端が前記第２のダイオード素子のアノードと接続され他端が前記出力端子と接続された第３の抵抗素子とを有し、前記第２のダイオード素子及び第３の抵抗素子の共通接続点の電圧を第２の電圧として出力する第１の基準電圧回路と、
カソードが接地された第３のダイオード素子と、一端が前記第３のダイオード素子のアノードと接続され他端が前記出力端子と接続された第４の抵抗素子とを有し、前記第３のダイオード素子及び第４の抵抗素子の共通接続点の電圧を第３の電圧として出力する第２の基準電圧回路と、
カソードが接地された第４のダイオード素子と、一端が前記第４のダイオード素子のアノードと接続され他端が前記出力端子と接続された第５の抵抗素子とを有し、前記第４のダイオード素子及び第５の抵抗素子の共通接続点の電圧を第４の電圧として出力する第３の基準電圧回路と、
前記第２の電圧、第３の電圧及び第４の電圧の各電圧値を比較し、比較した各電圧値の中間の値を持つ電圧値を選択し、選択した電圧値を選択基準電圧として出力する基準電圧選択回路と、
前記第１の電圧及び選択基準電圧が入力され、前記第１の電圧と前記選択基準電圧との電圧差をなくすように前記出力端子の電圧を制御する出力電圧制御回路とを備えていることを特徴とする基準電圧発生回路。
【請求項２】
前記基準電圧選択回路は、
前記第２の電圧、第３の電圧及び第４の電圧のうちの２つずつの電圧値の組み合わせに対して大小の比較を行ない、それぞれの比較結果に対応する論理レベルの比較結果を出力する比較回路と、
前記第２の電圧、第３の電圧及び第４の電圧のうちの中間の電圧値に対応する前記比較結果に対して選択信号を出力し、且つ、中間の電圧値に対応する前記比較結果と異なる比較結果に対して非選択信号を出力する論理回路と、
前記第２の電圧、第３の電圧及び第４の電圧と前記選択信号及び非選択信号とを受け、前記第２の電圧、第３の電圧及び第４の電圧のうち、前記選択信号と対応した電圧値を前記選択基準電圧として出力するスイッチ回路とを有していることを特徴とする請求項１に記載の基準電圧発生回路。
【請求項３】
前記比較回路は、前記第２の電圧、第３の電圧及び第４の電圧のうちの２つの電圧値が入力され、入力された２つの電圧値の大小の比較を行ない、比較結果の大小関係と対応した所定の論理信号を出力する差動比較回路を有していることを特徴とする請求項２に記載の基準電圧発生回路。
【請求項４】
前記スイッチ回路は、前記第２の電圧、第３の電圧及び第４の電圧のうちの一の電圧値と、前記選択信号又は前記非選択信号が入力され、前記選択信号が入力された場合に導通状態に遷移する一方、前記非選択信号が入力された場合に非導通状態に遷移するスイッチ素子を有していることを特徴とする請求項２に記載の基準電圧発生回路。
【請求項５】
前記出力電圧制御回路は、前記第１の電圧を受ける反転入力端子と前記選択基準電圧を受ける正相入力端子とを有し、前記第１の電圧と前記選択基準電圧との差を増幅して出力することにより前記出力端子の電圧を制御する差動増幅回路を含むことを特徴とする請求項１〜４のいずれか１項に記載の基準電圧発生回路。
【請求項６】
前記第２のダイオード素子、第３のダイオード素子及び第４のダイオード素子は実質的に同一の素子からなり、
前記第３の抵抗素子、第４の抵抗素子及び第５の抵抗素子は実質的に同一の素子からなることを特徴とする請求項１〜６のいずれか１項に記載の基準電圧発生回路。
【請求項７】
前記第１のダイオード素子は、前記第２のダイオード素子、第３のダイオード素子及び第４のダイオード素子と実質的に同一の複数のダイオード素子が互いに並列に接続されて構成されていることを特徴とする請求項６に記載の基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路に関し、特に半導体集積回路のアナログ回路において利用され、基準電圧を発生する基準電圧発生回路に関する。
【背景技術】
【０００２】
基準電圧発生回路は、温度変化や回路の電源電圧変化に依らず所定の電圧値を発生する回路であり、従来から種々の回路方式が提案されている。このうち最も一般に広く利用されている基準電圧発生回路は、ＰＮ接合ダイオードの順方向電圧における温度依存性を利用する回路方式すなわち、ＢＧＲ（band gap reference）方式を採る。
【０００３】
以下、従来の基準電圧発生回路について説明する。
【０００４】
図５は従来の基準電圧発生回路の回路構成を示している。図５に示すように、それぞれ、カソードが接地電圧ＶＳＳと並列に接続された第１のＰＮ接合ダイオードＤ１と、一端が第１のＰＮ接合ダイオードＤ１のアノードと接続された第１の抵抗素子Ｒ１と、一端が第１の抵抗素子Ｒ１の他端と接続され、他端が出力端子ＢＧＲＯＵＴと接続された第２の抵抗素子Ｒ２とを有し、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２との接続点の電圧値を第１の電圧Ｖ１として出力する温度係数補正回路１と、カソードが接地電圧ＶＳＳと接続された第２のＰＮ接合ダイオードＤ２と、一端が第２のＰＮ接合ダイオードＤ２のアノードと接続され、他端が出力端子ＢＧＲＯＵＴと接続された第３の抵抗素子Ｒ３とを有し、第２のＰＮ接合ダイオードＤ２と第３の抵抗素子Ｒ３との接続点の電圧値を第２の電圧Ｖ２として出力する基準電圧回路２と、第１の電圧Ｖ１及び第２の電圧Ｖ２が入力され、第１の電圧Ｖ１と第２の電圧Ｖ２との電圧の差がなくなるように、出力端子ＢＧＲＯＵＴから出力される出力電圧Ｖｏを所定の値に制御する出力電圧制御回路６とから構成されている。
【０００５】
第１のＰＮ接合ダイオード素子Ｄ１は、第２のＰＮ接合ダイオードＤ２と同一の構成を持ち、通常１５個程度のＰＮ接合ダイオードＤ３が並列に接続されて構成されている。
【０００６】
出力電圧制御回路６は、反転入力端子に第１の電圧Ｖ１を受け、正相入力端子に第２の電圧Ｖ２を受け、第１の電圧Ｖ１と第２の電圧Ｖ２との電圧差を演算して増幅することにより、出力電圧Ｖｏを制御する差動増幅回路１０から構成されている（例えば、非特許文献１を参照。）。
【０００７】
以下、前記のように構成された従来の基準電圧発生回路における出力電圧Ｖｏと回路定数との関係について図５を参照しながら説明する。
【０００８】
第１のＰＮ接合ダイオードＤ１及び第２のＰＮ接合ダイオードＤ２の飽和電流をそれぞれＩｓ１、Ｉｓ２とし、ダイオード電流をＩ１、Ｉ２とし、アノード−カソード間の電圧をＶＰＮ１、ＶＰＮ２とし、各抵抗素子Ｒ１〜Ｒ３の抵抗値をそれぞれｒ１、ｒ２及びｒ３とする。
【０００９】
ダイオード電流Ｉ１、Ｉ２、飽和電流Ｉｓ１、Ｉｓ２及びアノード−カソード間の電圧の間には以下の式（１）及び式（２）の関係が成り立つ。
【００１０】
Ｉ１＝Ｉｓ１・｛ｅｘｐ（ＶＰＮ１／ＶＴ）−１｝  …（１）
Ｉ２＝Ｉｓ２・｛ｅｘｐ（ＶＰＮ２／ＶＴ）−１｝  …（２）
ここで、ＶＴは熱電圧であって、以下の式（３）の関係が成り立つ。
【００１１】
ＶＴ＝ｋ・Ｔ／ｑ  …（３）
ここで、ｋはボルツマン定数、ｑは単位電荷、Ｔは絶対温度であって、Ｔ＝３００Ｋ（約２７℃）のときに、ＶＴは約２６ｍＶになる。通常、ＶＰＮ１、ＶＰＮ２は０．７Ｖ近傍の値となるため、式（１）及び式（２）の各右辺の−１は指数部と比べて無視できるほどに小さく、従って省略することができる。
【００１２】
第１の抵抗素子Ｒ１の両端電圧をＶＲ１とすると、以下の式（４）の関係が成り立つ。
【００１３】
ＶＲ１＝ＶＰＮ２−ＶＰＮ１
＝ＶＴ・ＬＮ（Ｉ２／Ｉｓ２）−ＶＴ・ＬＮ（Ｉ１／Ｉｓ１）
＝ＶＴ・ＬＮ｛（Ｉ２・Ｉｓ１／Ｉ１・Ｉｓ２）｝  …（４）
ここで、ＬＮは自然対数を表わす。
【００１４】
出力電圧制御回路６は、入力電圧である第１の電圧Ｖ１と第２の電圧Ｖ２とが互いに等しくなるように、出力電圧Ｖｏをフィードバック制御する。すなわち、以下の式（５）の関係が成り立つように出力電圧Ｖｏをフィードバック制御する。
【００１５】
Ｉ１・ｒ２＝Ｉ２・ｒ３  （５）
以上の、式（３）、式（４）及び式（５）より、出力電圧Ｖｏは、以下の式（６）のように計算される。
【００１６】
Ｖｏ ＝Ｖ２＋Ｉ２・ｒ３
＝Ｖ２＋Ｉ１・ｒ２
＝Ｖ２＋（ＶＲ１／ｒ１）・ｒ２
＝Ｖ２＋ｒ２／ｒ１・ｋ／ｑ・ＬＮ（Ｉｓ１／Ｉｓ２・ｒ２／ｒ３）・Ｔ  …（６）
Ｉｓ１、Ｉｓ２は第１のＰＮ接合ダイオードＤ１及び第２のＰＮ接合ダイオードＤ２の面積に比例する。通常、第１のＰＮ接合ダイオードＤ１は、第２のＰＮ接合ダイオードＤ２と同一構成のＰＮ接合ダイオードＤ３を基本単位とし、複数のＰＮ接合ダイオードＤ３を必要な面積分だけ並列に接続することにより構成する。この並列接続数をｎとすると、式（６）は以下の式（７）のように表わされる。
【００１７】
Ｖｏ＝Ｖ２＋ｒ２／ｒ１・ｋ／ｑ・ＬＮ（ｎ・ｒ２／ｒ３）・Ｔ  …（７）
式（７）の右辺の第１項は、第２のＰＮ接合ダイオードＤ２のアノード−カソード間電圧ＶＰＮ２であり、負の温度係数を有している。式（７）の右辺の第２項は、絶対温度Ｔに比例して増加する関数となっており、正の温度係数を有している。従って、第２のＰＮ接合ダイオードＤ２のアノード−カソード間電圧ＶＰＮ２が持つ負の温度係数を相殺するように、各抵抗素子Ｒ１〜Ｒ３の抵抗値ｒ１〜ｒ３と、第１のＰＮ接合ダイオードＤ１を構成するＰＮ接合ダイオードＤ３の並列接続数ｎを適当な値に設定することにより、出力電圧Ｖｏの温度係数をほぼ０とすることができる。
【００１８】
また、式（７）には電源電圧に関する項がなく、本質的に電源電圧に依存しない。また、出力電圧制御回路６を構成する差動増幅回路１０の性能、例えば、電圧利得、入力オフセット電圧、駆動能力及び電源電圧除去比等は、出力電圧Ｖｏの特性に影響を与えはするものの、通常、基準電圧発生回路で必要とする差動増幅回路１０の性能は、現代の半導体プロセスを用いた集積回路において容易に実現可能であり、出力電圧Ｖｏへの実用上の影響はほとんど無視できる程度とすることができる。
【００１９】
さらに、式（７）の右辺の第２項には抵抗値ｒ１〜ｒ３が表われているが、２つの抵抗値の比で表わされているため、プロセス変動によって変動してしまう抵抗の絶対値には依存しない。
【００２０】
以上のように、従来の基準電圧発生回路は、温度、電源電圧及びプロセス変動に対して依存性を持たず、常に一定の電圧を供給することができるため、半導体集積回路における基準電圧源として、電源回路を始め、Ａ（analog）／Ｄ（digital）変換器、Ｄ／Ａ変換器又はＰＬＬ（phase-locked loop）回路等の多くのアナログ回路において利用されている。
【非特許文献１】Ｐｈｉｌｌｉｐ Ｅ．Ａｌｌｅｎ，ＣＭＯＳ Ａｎａｌｏｇ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，Ｏｘｆｏｒｄ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ，Ｉｎｃ．，ｐｐ．１５３−１５９，２００２
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、前記従来の基準電圧発生回路は、それぞれ式（１）と式（２）とで表わされる各ＰＮ接合ダイオードＤ１、Ｄ２のＩ−Ｖ特性が変動した場合には、式（７）で示したように、出力電圧Ｖｏを変動させてしまう。このとき、Ｉ−Ｖ特性の変動が設計許容値を超え、さらには、出力電圧Ｖｏの変動量も設計許容値を超えてしまうという問題を有している（以下、本願明細書における「変動」とは、特に設計許容値を超える変動と定義する。）。すなわち、第２のＰＮ接合ダイオードＤ２の特性変動は、式（７）の右辺の第１項のＶ２（＝ＶＰＮ２）を直接に変動させてしまう。また、第２のＰＮ接合ダイオードＤ２の特性変動は、第１のＰＮ接合ダイオードＤ１の特性変動と合わせて、式（７）における右辺の第２項のｎ（＝Ｉｓ１／Ｉｓ２）を変動させる結果、出力電圧Ｖｏをも変動させてしまう。このような出力電圧Ｖｏの変動は、該出力電圧Ｖｏを利用するアナログ回路にも影響を与えてしまうことになる。
【００２２】
より具体的には、第１のＰＮ接合ダイオードＤ１は第２のＰＮ接合ダイオードＤ２と同一の構成を持つｎ個のＰＮ接合ダイオードＤ３を並列接続されて構成されるため、第１のＰＮ接合ダイオードＤ１の特性変動の程度は、第２のＰＮ接合ダイオードＤ２と比べ、平均してｎ分の１に抑制される。通常、ｎは１５程度に設定されることが多く、従って変動の程度は１０分の１以下に抑制される。言い換えると、第２のＰＮ接合ダイオードＤ２の特性変動の出力電圧Ｖｏへの影響は、第１のＰＮ接合ダイオードＤ１と比べて１０倍程度も大きい。一方、第１のＰＮ接合ダイオードＤ１を構成するＰＮ接合ダイオードＤ３の並列接続数であるｎの値を増減させたとしても、出力電圧Ｖｏをあらかじめ設定された増減の範囲内で且つ離散的にしか調整できないため、出力電圧Ｖｏの変動を完全に補正することは困難である。
【００２３】
また、第１のＰＮ接合ダイオードＤ１を構成するＰＮ接合ダイオードＤ３の並列接続数ｎを増減することにより出力電圧Ｖｏの調整を行なう場合には、第２のＰＮ接合ダイオードＤ２の特性変動の変動程度によっては、基準電圧発生回路自体の面積が大幅に増大してしまうことにもなる。
【００２４】
本発明は、前記従来の問題を解決し、出力電圧への影響が生じ易い基準電圧回路を構成するダイオードの特性が変動した場合であっても、出力電圧への影響を抑制し、回路面積を大きく増大させることなく、個体ばらつきが少ない高精度な基準電圧発生回路を得られるようにすることを目的とする。
【課題を解決するための手段】
【００２５】
前記の目的を達成するため、本発明は、基準電圧発生回路を、該基準電圧発生回路に少なくとも３つの基準電圧回路を設け、各基準電圧回路から出力される少なくとも３つの基準電圧のうちの中間値を選択することにより基準電圧の変動を抑制する構成とする。
【００２６】
具体的に、本発明に係る基準電圧発生回路は、カソードが接地された第１のダイオード素子を含むＰＮ接合部と、一端が第１のダイオード素子のアノードと接続された第１の抵抗素子と、一端が第１の抵抗素子の他端と接続され他端が出力端子と接続された第２の抵抗素子とを有し、第１の抵抗素子及び第２の抵抗素子の共通接続点の電圧を第１の電圧として出力する温度係数補正回路と、カソードが接地された第２のダイオード素子と、一端が第２のダイオード素子のアノードと接続され他端が出力端子と接続された第３の抵抗素子とを有し、第２のダイオード素子及び第３の抵抗素子の共通接続点の電圧を第２の電圧として出力する第１の基準電圧回路と、カソードが接地された第３のダイオード素子と、一端が第３のダイオード素子のアノードと接続され他端が出力端子と接続された第４の抵抗素子とを有し、第３のダイオード素子及び第４の抵抗素子の共通接続点の電圧を第３の電圧として出力する第２の基準電圧回路と、カソードが接地された第４のダイオード素子と、一端が第４のダイオード素子のアノードと接続され他端が出力端子と接続された第５の抵抗素子とを有し、第４のダイオード素子及び第５の抵抗素子の共通接続点の電圧を第４の電圧として出力する第３の基準電圧回路と、第２の電圧、第３の電圧及び第４の電圧の各電圧値を比較し、比較した各電圧値の中間の値を持つ電圧値を選択し、選択した電圧値を選択基準電圧として出力する基準電圧選択回路と、第１の電圧及び選択基準電圧が入力され、第１の電圧と選択基準電圧との電圧差をなくすように出力端子の電圧を制御する出力電圧制御回路とを備えていることを特徴とする。
【００２７】
本発明の基準電圧発生回路によると、温度係数補正回路とそれぞれ並列接続された第１の基準電圧回路、第２の基準電圧回路及び第３の基準電圧回路からそれぞれ出力される第２の電圧、第３の電圧及び第４の電圧から、基準電圧選択回路がそれぞれの電圧値の大小の比較を行なって、３つの電圧値の中間の電圧値を選択して選択基準電圧として出力するため、第２のダイオード素子、第３のダイオード素子及び第４のダイオード素子の特性に変動があったとしても、選択基準電圧として出力された電圧の中間の値を持つ電圧値を選択することができるので、基準電圧回路を構成するダイオード素子の特性変動の影響を抑制することができる。これは、第２の電圧、第３の電圧及び第４の電圧のうちでその中間の値を持つ電圧値は、第２の電圧、第３の電圧及び第４の電圧の３つが共に変動したとしても、その変動量は最も小さくなる確率が高いことによる。
【００２８】
本発明の基準電圧発生回路において、基準電圧選択回路は、第２の電圧、第３の電圧及び第４の電圧のうちの２つずつの電圧値の組み合わせに対して大小の比較を行ない、それぞれの比較結果に対応する論理レベルの比較結果を出力する比較回路と、第２の電圧、第３の電圧及び第４の電圧のうちの中間の電圧値に対応する比較結果に対して選択信号を出力し、且つ、中間の電圧値に対応する比較結果と異なる比較結果に対して非選択信号を出力する論理回路と、第２の電圧、第３の電圧及び第４の電圧と選択信号及び非選択信号とを受け、第２の電圧、第３の電圧及び第４の電圧のうち、選択信号と対応した電圧値を選択基準電圧として出力するスイッチ回路とを有していることが好ましい。
【００２９】
このようにすると、第２の電圧、第３の電圧及び第４の電圧のうち中間の電圧値を確実に選択することができる。
【００３０】
本発明の基準電圧発生回路において、比較回路は、第２の電圧、第３の電圧及び第４の電圧のうちの２つの電圧値が入力され、入力された２つの電圧値の大小の比較を行ない、比較結果の大小関係と対応した所定の論理信号を出力する差動比較回路を有していることが好ましい。
【００３１】
このようにすると、第２〜第４のダイオード素子の各特性に変動があった場合でも、その変動の中間に位置する電圧値を特定して、後段において論理的処理を行なうことが可能となる。
【００３２】
本発明の基準電圧発生回路において、スイッチ回路は、第２の電圧、第３の電圧及び第４の電圧のうちの一の電圧値と、選択信号又は非選択信号が入力され、選択信号が入力された場合に導通状態に遷移する一方、非選択信号が入力された場合に非導通状態に遷移するスイッチ素子を有していることが好ましい。
【００３３】
このようにすると、第２の電圧、第３の電圧及び第４の電圧のうち、選択信号によって選択された電圧値のみを選択基準電圧として出力することができる。
【００３４】
本発明の基準電圧発生回路において、出力電圧制御回路は、第１の電圧を受ける反転入力端子と選択基準電圧を受ける正相入力端子とを有し、第１の電圧と選択基準電圧との差を増幅して出力することにより出力端子の電圧を制御する差動増幅回路を含むことが好ましい。
【００３５】
このようにすると、第１の電圧と選択基準電圧との電圧の差に応じて、その電圧の差をなくすように出力端子から出力される出力電圧を制御することができる。
【００３６】
本発明の基準電圧発生回路において、第２のダイオード素子、第３のダイオード素子及び第４のダイオード素子は実質的に同一の素子からなり、第３の抵抗素子、第４の抵抗素子及び第５の抵抗素子は実質的に同一の素子からなることが好ましい。
【００３７】
本発明の基準電圧発生回路において、第１のダイオード素子は、第２のダイオード素子、第３のダイオード素子及び第４のダイオード素子と実質的に同一の複数のダイオード素子が互いに並列に接続されて構成されていることが好ましい。
【発明の効果】
【００３８】
本発明に係る基準電圧発生回路によると、基準電圧を生成するダイオード素子の特性に変動が生じた場合でも、３つの基準電圧回路からそれぞれ出力される電圧のうちの中間の電圧値を選択することができるため、各ダイオード素子の特性変動の出力電圧への影響を抑制することができる。その結果、個体ばらつきが少ない高精度な基準電圧発生回路を実現できる。特に、基準電圧を生成するダイオード素子の変動分布が連続的でなく離散的であって、ある確率で変動が発生する場合には、出力電圧が許容値を超えてしまう割合を変動発生確率の２乗以下に抑制することができる。また、第１のダイオード素子と比べて、面積として１桁以上も小さい第２、第３及び第４の各ダイオード素子を設けており、回路面積の増大を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００３９】
（一実施形態）
本発明の一実施形態に係る基準電圧発生回路ついて図面を参照しながら説明する。
【００４０】
図１は本発明の一実施形態に係る基準電圧発生回路の回路構成を示している。図１に示すように、本発明の一実施形態に係る基準電圧発生回路は、温度係数補正回路１と、該温度係数補正回路１とそれぞれ並列に接続された第１の基準電圧回路２、第２の基準電圧回路３及び第３の基準電圧回路４と、基準電圧選択回路５と、出力電圧制御回路６とから構成されている。
【００４１】
温度係数補正回路１は、カソードが接地電圧ＶＳＳと接続された第１のＰＮ接合ダイオードＤ１と、一端が第１のＰＮ接合ダイオードＤ１のアノードと接続された第１の抵抗素子Ｒ１と、一端が第１の抵抗素子Ｒ１の他端と接続され、他端が出力端子ＢＧＲＯＵＴと接続された第２の抵抗素子Ｒ２とからなり、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２との共通接続点の電圧を第１の電圧Ｖ１として出力する。
【００４２】
第１の基準電圧回路２は、カソードが接地電圧ＶＳＳと接続された第２のＰＮ接合ダイオードＤ２と、一端が第２のＰＮ接合ダイオードＤ２のアノードと接続され、他端が出力端子ＢＧＲＯＵＴと接続された第３の抵抗素子Ｒ３とからなり、第２のＰＮ接合ダイオードＤ２と第３の抵抗素子Ｒ３との共通接続点の電圧を第２の電圧Ｖ２として出力する。
【００４３】
第２の基準電圧回路３は、カソードが接地電圧ＶＳＳと接続された第３のＰＮ接合ダイオードＤ３と、一端が第３のＰＮ接合ダイオードＤ３のアノードと接続され、他端が出力端子ＢＧＲＯＵＴと接続された第４の抵抗素子Ｒ４とからなり、第３のＰＮ接合ダイオードＤ３と第４の抵抗素子Ｒ４との共通接続点の電圧を第３の電圧Ｖ３として出力する。
【００４４】
第３の基準電圧回路４は、カソードが接地電圧ＶＳＳと接続された第４のＰＮ接合ダイオードＤ４と、一端が第４のＰＮ接合ダイオードＤ４のアノードと接続され、他端が出力端子ＢＧＲＯＵＴと接続された第５の抵抗素子Ｒ５とからなり、第４のＰＮ接合ダイオードＤ４と第５の抵抗素子Ｒ５との共通接続点の電圧を第４の電圧Ｖ４として出力する。
【００４５】
基準電圧選択回路５は、第１の基準電圧回路２からの第２の電圧Ｖ２、第２の基準電圧回路３からの第３の電圧Ｖ３及び第３の基準電圧回路４からの第４の電圧Ｖ４が入力され、入力された各電圧Ｖ２、Ｖ３及びＶ４の大小比較を行なって、中間の値を持つ電圧値を選択して選択基準電圧ＶＳとして出力する。
【００４６】
出力電圧制御回路６は、正相入力端子に第１の電圧Ｖ１を受け、反転入力端子に選択基準電圧ＶＳを受け、受けた第１の電圧Ｖ１及び択基準電圧ＶＳの電圧の差を演算し増幅して出力する差動増幅回路１０からなり、出力端子ＢＧＲＯＵＴから出力される出力電圧Ｖｏの値を所定の電圧値となるように制御する。
【００４７】
基準電圧選択回路５は、第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４のうちの２つずつの電圧値の組み合わせに対してすべての大小比較を行ない、それぞれの比較結果に対応する論理レベルの比較結果を出力する比較回路７と、第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４のうちの中間の電圧値に対応する比較結果に対して選択信号を出力し、且つ、中間の電圧値に対応する比較結果と異なる比較結果に対して非選択信号を出力する論理回路８と、第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４並びに選択信号及び非選択信号を受け、第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４のうち、選択信号と対応した電圧値を選択基準電圧ＶＳとして出力するスイッチ回路９とを有している。
【００４８】
ここで、第１の基準電圧回路２に含まれる第２のＰＮ接合ダイオードＤ２、第２の基準電圧回路３に含まれる第３のＰＮ接合ダイオードＤ３及び第３の基準電圧回路４に含まれる第４のＰＮ接合ダイオードＤ４は、互いに同一構成のダイオード素子であり、さらに、第１のＰＮ接合ダイオードＤ１は、第２のＰＮ接合ダイオードＤ２と同一の構成を持つｎ個（但し、ｎは最大で１５程度）のＰＮ接合ダイオードＤ５が並列に接続されて構成されている。
【００４９】
また、各ＰＮ接合ダイオード素子Ｄ２、Ｄ３、Ｄ４及びＤ５は、例えば半導体基板の上部に不純物がイオン注入されてなるＰ型拡型層とＮ型拡散層とのＰＮ接合として形成でき、各抵抗素子Ｒ１、Ｒ２等は、半導体基板の上部に形成された拡散層又は半導体基板の上に堆積により形成され、不純物がイオン注入されてなる多結晶シリコン膜により形成することができる。
【００５０】
図２は比較回路７の回路構成の一例を示している。図２に示すように、比較回路７は、正相入力端子に第２の電圧Ｖ２を入力され、反転入力端子に第３の電圧Ｖ３を入力され、入力された差動入力電圧の大小の比較を行ない、大小関係に対応した所定の相補関係にある２ビットの論理信号をＣ１、Ｃ１Ｂとして出力する第１の差動比較回路１１と、正相入力端子に第３の電圧Ｖ３を入力され、反転入力端子に第４の電圧Ｖ４を入力され、入力された差動入力電圧の大小の比較を行ない、大小関係に対応した所定の相補関係にある２ビットの論理信号をＣ２、Ｃ２Ｂとして出力する第２の差動比較回路１２と、正相入力端子に第４の電圧Ｖ４を入力され、反転入力端子に第２の電圧Ｖ２を入力され、入力された差動入力電圧の大小の比較を行ない、大小関係に対応した所定の相補関係にある２ビットの論理信号をＣ３、Ｃ３Ｂとして出力する第３の差動比較回路１３とから構成されている。
【００５１】
ここで、大小関係に対応した所定の相補関係とは、例えば第１の差動比較回路１１において、第２の電圧Ｖ２と第３の電圧Ｖ３とがＶ２＞Ｖ３の関係にある場合には、正相出力端子から正論理（“１”レベルの電圧）が出力される一方、反転出力端子から負論理（“０”レベルの電圧）が出力される関係をいう。
【００５２】
なお、各差動比較回路１１、１２及び１３は、差動増幅回路とインバータ回路とを含む公知の回路を用いることができる。
【００５３】
図３は論理回路８の回路構成の一例を示している。図３に示すように、論理回路８は、比較回路７を構成する各差動比較回路１１〜１３の比較結果である論理信号Ｃ１、Ｃ１Ｂ、Ｃ２、Ｃ２Ｂ、Ｃ３及びＣ３Ｂを入力として、以下の［表１］に示す真理値表のＣ１、Ｃ２及びＣ３の８通りの論理レベルに対してそれぞれ論理積演算を行なう８つの３入力ＮＡＮＤゲート２１〜２８と、各３入力ＮＡＮＤゲート２１〜２８から選択的に入力される４入力ＮＡＮＤゲート２９、２入力ＮＡＮＤゲート３０及び２入力ＮＡＮＤゲート３１とから構成されている。
【００５４】
４入力ＮＡＮＤゲート２９は、３入力ＮＡＮＤゲート２１〜２８からの出力信号のうち［表１］に示す真理値表のＳ１における“１”レベルに対応する３入力ＮＡＮＤゲート２１、２３、２６及び２８からの出力信号を受け、各３入力ＮＡＮＤゲート２１、２３、２６及び２８と協働して論理積演算を行ない、第２の電圧Ｖ２に対して“１”レベルの選択信号又は“０”レベルの非選択信号を第１の選択信号Ｓ１として出力する。
【００５５】
２入力ＮＡＮＤゲート３０は、［表１］に示す真理値表のＳ２における“１”レベルに対応する３入力ＮＡＮＤゲート２２、２７からの出力信号を受け、各３入力ＮＡＮＤゲート２２、２７と協働して論理積演算を行ない、第３の電圧Ｖ３に対して“１”レベルの選択信号又は“０”レベルの非選択信号を第２の選択信号Ｓ２として出力する。
【００５６】
２入力ＮＡＮＤゲート３１は、［表１］に示す真理値表のＳ３における“１”レベルに対応する３入力ＮＡＮＤゲート２４、２５からの出力信号を受け、各３入力ＮＡＮＤゲート２４、２５と協働して論理積演算を行ない、第４の電圧Ｖ４に対して“１”レベルの選択信号又は“０”レベルの非選択信号を第３の選択信号Ｓ３として出力する。
【００５７】
【表１】
2008026973.tif 000003
【００５８】
図４はスイッチ回路９の回路構成の一例を示している。図４に示すように、スイッチ回路９は、制御端子Ｔ１に選択／非選択信号Ｓ１を入力され、入力端子Ｔ２に第２の電圧Ｖ２を入力され、選択／非選択信号Ｓ１が“１”レベルの場合には導通状態となって、出力端子Ｔ３から第２の電圧Ｖ２を出力する第１のＣＭＯＳスイッチ回路４１と、制御端子Ｔ１に選択／非選択信号Ｓ２を入力され、入力端子Ｔ２に第３の電圧Ｖ３を入力され、選択／非選択信号Ｓ２が“１”レベルの場合には導通状態となって、出力端子Ｔ３から第３の電圧Ｖ３を出力する第２のＣＭＯＳスイッチ回路４２と、制御端子Ｔ１に選択／非選択信号Ｓ３を入力され、入力端子Ｔ２に第４の電圧Ｖ４を入力され、選択／非選択信号Ｓ３が“１”レベルの場合には導通状態となって、出力端子Ｔ３から第４の電圧Ｖ４を出力する第３のＣＭＯＳスイッチ回路４３とから構成されている。ここで、各ＣＭＯＳスイッチ回路４１〜４３は、選択／非選択信号が“０”レベルの場合には非導通状態となる。また、各ＣＭＯＳスイッチ回路４１〜４３の出力端子Ｔ３は、互いに共有されている。
【００５９】
各ＣＭＯＳスイッチ回路４１〜４３は、ソースドレインのいずれかの一端が入力端子Ｔ２と接続され、ソースドレインの他端が出力端子Ｔ３と接続され、ゲートが制御端子Ｔ１と接続されたＮＭＯＳトランジスタ４４と、ソースドレインのいずれかの一端が入力端子Ｔ２と接続され、ソースドレインの他端が出力端子Ｔ３と接続され、インバータ４５を介してゲートが制御端子Ｔ１と接続されたＰＭＯＳトランジスタ４６とからなり、ＮＭＯＳトランジスタ４４とＰＭＯＳトランジスタ４６とはＣＭＯＳトランスファゲートを構成している。
【００６０】
以下、前記のように構成された本実施形態に係る基準電圧発生回路の動作について図面を参照しながら説明する。
【００６１】
まず、図１を参照しながら、回路定数の設定値、出力電圧Ｖｏ及び回路定数の関係について説明する。温度係数補正回路１と第１の基準電圧回路２は図５に示した従来の基準電圧発生回路と同一の構成であって、その回路定数も同一である。ここで、第１のＰＮ接合ダイオードＤ１及び第２のＰＮ接合ダイオードＤ２における飽和電流をそれぞれＩｓ１、Ｉｓ２、ダイオード電流をＩ１、Ｉ２、アノード−カソード間の電圧をＶＰＮ１、ＶＰＮ２、第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２及び第３の抵抗素子Ｒ３の各抵抗値をそれぞれｒ１、ｒ２及びｒ３とする。従って、温度係数補正回路１が出力する第１の電圧Ｖ１と、第１の基準電圧回路２が出力する第２の電圧Ｖ２の設計値も従来の基準電圧発生回路と同一となる。
【００６２】
本実施形態に係る第２の基準電圧回路３及び第３の基準電圧回路４は、第１の基準電圧回路２と構成及び回路定数はすべて同一に設定されている。すなわち、第３のＰＮ接合ダイオードＤ３及び第４のＰＮ接合ダイオードＤ４は、第２のＰＮ接合ダイオードＤ２と同一の構成であり、回路定数も同一であって、飽和電流はＩｓ２、ダイオード電流はＩ２、アノード−カソード間の電圧はＶＰＮ２である。第４の抵抗素子Ｒ４及び第５の抵抗素子Ｒ５も第３の抵抗素子Ｒ３と同一の構成であり、回路定数も同一であって、その抵抗値はｒ３である。従って、第２の基準電圧回路３が出力する第３の電圧Ｖ３と、第３の基準電圧回路４が発生する第４の電圧Ｖ４の設計値は、第１の基準電圧回路２が出力する第２の電圧Ｖ２と同一の電圧値となる。
【００６３】
ところで、基準電圧選択回路５は、第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４を入力として、互いの電圧値の大小の比較を行ない、中間の値を持つ電圧値を選択し、選択基準電圧ＶＳとして、出力電圧制御回路６を構成する差動増幅回路１０の正相入力端子に出力する。このとき、選択基準電圧ＶＳは、第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４のうちのいずれか１つの電圧値がそのまま選択されて出力されるため、設計値としての電圧値は、第２の電圧Ｖ２と同一の電圧値となる。
【００６４】
従って、本実施形態に係る基準電圧発生回路が発生する出力電圧Ｖｏは、設計値自体は従来の基準電圧発生回路と同一の値であって、回路定数との関係式も式（７）と同一となる。
【００６５】
しかしながら、実際に製造された基準電圧発生回路は、前述したように、第１の基準電圧回路２から出力される第２の電圧Ｖ２は、第２のＰＮ接合ダイオードＤ２の特性変動により変動してしまい、出力電圧Ｖｏをも変動させてしまう。第２のＰＮ接合ダイオードＤ２の特性変動は、通常はランダム（不規則）に発生し、その分布も正規分布やそれに準じる分布であったり、他の分布であったりと様々である。このため、第２のＰＮ接合ダイオードＤ２に生じる変動を設計段階で正確に見積もって、第１のＰＮ接合ダイオードＤ１を構成する複数のＰＮ接合ダイオードＤ５の並列接続数ｎの増減の範囲を設定することは極めて困難である。
【００６６】
これに対し、本実施形態に係る基準電圧発生回路は、第１の基準電圧回路２と同一の構成及び同一の回路定数を持つ第２の基準電圧回路３及び第３の基準電圧回路４が設けられている。
【００６７】
基準電圧選択回路５は、第１の基準電圧回路２、第２の基準電圧回路３及び第３の基準電圧回路４からそれぞれ出力される第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４の大小比較を行ない、中間の値を持つ電圧値を選択して選択基準電圧ＶＳとして出力電圧制御回路６に出力する。従って、第２のＰＮ接合ダイオードＤ２、第３のＰＮ接合ダイオードＤ３及び第４のＰＮ接合ダイオードＤ４の各特性変動によって、第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４が変動した場合であって、第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４のうちの中間の電圧値を選択基準電圧ＶＳとして用いることにより、従来のように１つの基準電圧回路２が出力する基準電圧のみを用いる場合と比べて、想定し得ない程の大きな変動が３つの基準電圧回路２、３及び４のうちの２つに生じたとしても、その中間の電圧値を選択して採用することにより変動の影響を受けにくくすることができる。その結果、出力電圧Ｖｏの変動を抑制することができるため、個体ばらつきが少ない、従って歩留まりに優れる高精度な基準電圧発生回路を実現することができる。
【００６８】
なお、出力される電圧の中間電圧が存在しない（判定できない）場合には、第２の電圧Ｖ２を選択することにする。
【００６９】
また、本実施形態においては、第１の基準電圧回路２と同一の構成で且つ同一の回路定数を持つ第３の基準電圧回路３及び第４の基準電圧回路４を設けたが、第１の基準電圧回路２と同一の構成で且つ同一の回路定数を持つ少なくとも１つの第４の基準電圧回路を各基準電圧回路２〜４と並列に設け、各基準電圧回路からそれぞれ出力される４つ以上の電圧の中間電圧を選択することにより、さらに個体ばらつきが少ない高精度な基準電圧発生回路を実現することができる。
【００７０】
以下、基準電圧選択回路５の動作の詳細について図１、図２、図３及び図４を参照しながら説明する。まず、第１の基準電圧回路２から出力される第２の電圧Ｖ２、第２の基準電圧回路３から出力される第３の電圧Ｖ３、及び第３の基準電圧回路４から出力される第４の電圧Ｖ４は、基準電圧選択回路５を構成する比較回路７とスイッチ回路９とにそれぞれ入力される。
【００７１】
図２に示す比較回路７を構成する３つの差動比較回路１１、１２及び１３のうち、第１の差動比較回路１１は、第３の電圧Ｖ３に対する第２の電圧Ｖ２の大小比較を行ない、正相出力端子Ｃ１から大小の比較結果と同一極性の論理レベル信号を出力し、反転出力端子Ｃ１Ｂからは大小の比較結果と逆極性の論理レベル信号を出力する。第２の差動比較回路１２は、第４の電圧Ｖ４に対する第３の電圧Ｖ３の大小比較を行ない、正相出力端子Ｃ２から大小の比較結果と同一極性の論理レベル信号を出力し、反転出力端子Ｃ２Ｂからは大小の比較結果と逆極性の論理レベル信号を出力する。第３の差動比較回路１３は、第２の電圧Ｖ２に対する第４の電圧Ｖ４の大小比較を行ない、正相出力端子Ｃ３から大小の比較結果と同一極性の論理レベル信号を出力し、反転出力端子Ｃ３Ｂからは大小の比較結果と逆極性の論理レベル信号を出力する。
【００７２】
次に、比較回路７から出力される６ビットの比較結果Ｃ１、Ｃ１Ｂ、Ｃ２、Ｃ２Ｂ、Ｃ３及びＣ３Ｂは、次段の論理回路８に入力される。
【００７３】
図３に示す論理回路８は、上掲の［表１］に示す真理値表に従って、選択／非選択信号Ｓ１、Ｓ２及びＳ３をスイッチ回路９にそれぞれ出力する。比較結果のうち、Ｃ１、Ｃ２及びＣ３の論理レベル状態の組合せは［表１］に示す８通りであって、選択／非選択信号Ｓ１、Ｓ２及びＳ３のそれぞれは、第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４のうちの中間の値を持つ電圧値に対応した選択／非選択信号にのみ論理レベル“１”として出力され、中間の値でない電圧値は論理レベル“０”としてスイッチ回路９に出力される。なお、特に、Ｃ１＝“０”、Ｃ２＝“０”及びＣ３＝“０”の場合と、Ｃ１＝“１”、Ｃ２＝“１”及びＣ３＝“１”の場合とには、選択／非選択信号Ｓ１にのみ論理レベル“１”が出力され、選択／非選択信号Ｓ２、Ｓ３には論理レベル“０”が出力される。
【００７４】
図４に示したスイッチ回路９は、選択／非選択信号Ｓ１、Ｓ２及びＳ３のうちのいずれか１つの“１”レベル信号に対応する１つのＣＭＯＳスイッチ回路のみが導通状態となって、第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４のうちの該当する電圧を選択基準電圧ＶＳとして出力電圧制御回路６を構成する差動増幅回路１０の正相入力端子に出力する。
【００７５】
このように、基準電圧選択回路５は、第２の電圧Ｖ２、第３の電圧Ｖ３及び第４の電圧Ｖ４を入力として大小の比較を行ない、中間の値を持つ電圧値を選択して選択基準電圧ＶＳとして出力することができる。
【産業上の利用可能性】
【００７６】
本発明に係る基準電圧発生回路は、各ダイオード素子の特性変動の出力電圧への影響を抑制することができるため、個体ばらつきが少ない高精度な基準電圧発生回路を実現でき、半導体集積回路のアナログ回路において利用される基準電圧発生回路等に有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施形態に係る基準電圧発生回路を示す回路図である。
【図２】本発明の一実施形態に係る基準電圧発生回路を構成する比較回路の一例を示す回路図である。
【図３】本発明の一実施形態に係る基準電圧発生回路を構成する論理回路の一例を示す回路図である。
【図４】本発明の一実施形態に係る基準電圧発生回路を構成するスイッチ回路の一例を示す回路図である。
【図５】従来の基準電圧発生回路を示す回路図である。
【符号の説明】
【００７８】
１    温度係数補正回路
２    第１の基準電圧回路
３    第２の基準電圧回路
４    第３の基準電圧回路
５    基準電圧選択回路
６    出力電圧制御回路
７    比較回路
８    論理回路
９    スイッチ回路
１０  差動増幅回路
１１  第１の差動比較回路
１２  第２の差動比較回路
１３  第３の差動比較回路
２１〜２８  ３入力ＮＡＮＤゲート
２９  ４入力ＮＡＮＤゲート
３０  ２入力ＮＡＮＤゲート
３１  ２入力ＮＡＮＤゲート
４１  第１のＣＭＯＳスイッチ回路（スイッチ素子）
４２  第２のＣＭＯＳスイッチ回路（スイッチ素子）
４３  第３のＣＭＯＳスイッチ回路（スイッチ素子）
Ｄ１    第１のＰＮ接合ダイオード
Ｄ２   第２のＰＮ接合ダイオード
Ｄ３   第３のＰＮ接合ダイオード
Ｄ４   第４のＰＮ接合ダイオード
Ｄ５   ＰＮ接合ダイオード
Ｒ１   第１の抵抗素子
Ｒ２   第２の抵抗素子
Ｒ３   第３の抵抗素子
Ｒ４   第４の抵抗素子
Ｒ５   第５の抵抗素子
【図１】
2008026973.tif 000004
【図２】
2008026973.tif 000005
【図３】
2008026973.tif 000006
【図４】
2008026973.tif 000007
【図５】
2008026973.tif 000008