(57)【要約】【課題】不純物を混ぜなくても立方晶（ｃｕｂｉｃ）、正方晶（ｔｅｔｒａｇｏｎａｌ）又は斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ）のハフニウム酸化物を形成することができる半導体装置の製造方法及び半導体装置を提供する。【解決手段】シリコン基板１上にＨｆＯ2膜３を形成する工程と、ＨｆＯ2膜３上にゲート電極膜５を形成する工程と、ＨｆＯ2膜３及びゲート電極膜５が形成されたシリコン基板１に熱処理を施して、ＨｆＯ2膜３を結晶化する工程と、を含む。熱処理温度は例えば８００℃である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に金属酸化物を形成する工程と、
前記金属酸化物上にゲート電極膜を形成する工程と、
前記金属酸化物及び前記ゲート電極膜が形成された前記半導体基板に熱処理を施して、前記金属酸化物を結晶化する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に金属酸化物を形成する工程と、
前記金属酸化物上に第１ゲート電極膜を形成する工程と、
前記第１ゲート電極膜上に第２ゲート電極膜を形成する工程と、
前記金属酸化物及び前記第１、第２ゲート電極膜が形成された前記半導体基板に熱処理を施して、前記金属酸化物を結晶化する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に金属酸化物を形成する工程と、
前記金属酸化物上に保護膜を形成する工程と、
前記金属酸化物及び前記保護膜が形成された前記基板に熱処理を施して、前記金属酸化物を結晶化する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記保護膜は第１保護膜と第２保護膜とを有し、
前記保護膜を形成する工程では、
前記金属酸化物上に前記第１保護膜を形成し、当該第１保護膜上に前記第２保護膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記熱処理により結晶化した前記金属酸化物上から前記保護膜を除去する工程と、
前記保護膜が除去された前記金属酸化物上にゲート電極膜を形成する工程と、をさらに含むことを特徴とする請求項３又は請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極膜は第１ゲート電極膜と第２ゲート電極膜とを有し、
前記ゲート電極膜を形成する工程では、
前記保護膜が除去された前記金属酸化物上に前記第１ゲート電極膜を形成し、当該第１ゲート電極膜上に前記第２ゲート電極膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に金属酸化物を形成する工程と、
前記金属酸化物上に第１保護膜を形成する工程と、
前記第１保護膜上に第２保護膜を形成する工程と、
前記金属酸化物及び前記第１、第２保護膜が形成された前記基板に熱処理を施して、前記金属酸化物を結晶化する工程と、
前記熱処理により結晶化した前記金属酸化物上の前記第１保護膜上から前記第２保護膜を除去する工程と、
前記第２保護膜が除去された前記第１保護膜上に第３のゲート電極膜を形成する工程と、を含み、
前記第１保護膜はゲート電極膜材料からなることを特徴とする半導体装置の製造方法。
【請求項８】
前記金属酸化物は、ハフニウム酸化膜であることを特徴とする請求項１から請求項７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極膜は、シリコン膜、シリサイド膜、金属窒化物、金属炭化物、又は金属単体からなる膜であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１ゲート電極膜は、金属窒化物、金属炭化物又は金属単体からなる膜であり、
前記第２ゲート電極膜はシリコン膜、シリサイド膜であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記熱処理の温度を４００℃以上、１０００℃以下とすることを特徴とする請求項８から請求項１０の何れか一項に記載の半導体装置の製造方法。
【請求項１２】
半導体基板と、
前記半導体基板上に形成された金属酸化物と、
前記金属酸化物上に形成されたゲート電極膜と、を備え、
前記金属酸化物の結晶構造は立方晶、正方晶又は斜方晶であり、前記金属酸化物には不純物がドープされていないことを特徴とする半導体装置。
【請求項１３】
半導体基板と、
前記半導体基板上に形成された金属酸化物と、
前記金属酸化物上に形成された第１ゲート電極膜と、
前記第１ゲート電極膜上に形成された第２ゲート電極膜と、を備え、
前記金属酸化物の結晶構造は立方晶、正方晶又は斜方晶であり、前記金属酸化物には不純物がドープされていないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、結晶構造が立方晶（ｃｕｂｉｃ）、正方晶（ｔｅｔｒａｇｏｎａｌ）又は斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ）の金属酸化物を形成する技術に関する。
【背景技術】
【０００２】
従来のＭＯＳトランジスタの性能向上には、デバイスサイズの縮小が有効であり、ゲート長の縮小とともに、ゲート絶縁膜の薄膜化が進められてきた。ところが、従来ゲート絶縁膜に用いられてきたシリコン酸化膜では、薄膜化の限界に達し、ゲート電極からの漏れ電流を抑えることが難しくなってきている。この問題の解決のために、誘電率が高いゲート絶縁膜材料が必須となってきており、このような材料としてＨｆＳｉＯｘ、ＨｆＡｌＯｘなどのハフニウム酸化物が検討されている。
【非特許文献１】Ｓ．  Ｋｒｅｍｍｅｒ，  ｅｔ  ａｌ．，  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  ９７，  ０７４３１５  （２００５）
【非特許文献２】Ｋ．  Ｋｉｔａ，  ｅｔ  ａｌ．，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ８６，  １０２９０６  （２００５）
【非特許文献３】Ｋ．  Ｔｏｍｉｄａ，  ｅｔ  ａｌ．，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ８９，  １４２９０２  （２００６）
【非特許文献４】Ｄ．  Ｈ．  Ｔｒｉｙｏｓｏ，  ｅｔ  ａｌ．，  ＳＩＳＣ，  Ｐ−４  （２００６）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、ハフニウム酸化物は比較的低温でも結晶化しやすく、薄膜においては結晶粒の影響による表面凹凸の発生と、結晶粒の界面を経路とするリーク電流の増大などの問題が指摘されている。（例えば、非特許文献１参照。）
また、ハフニウム酸化物は結晶構造により誘電率が異なり、一般的に熱処理により誘電率の低い単斜晶（ｍｏｎｏｃｌｉｎｉｃ）を形成する。これに対し、ハフニウム酸化物にジルコニウム（Ｚｒ）、イットリウム（Ｙ）、シリコン（Ｓｉ）などを混ぜることで、誘電率の高い立方晶（ｃｕｂｉｃ）、正方晶（ｔｅｔｒａｇｏｎａｌ）を実現している例がある。（例えば、非特許文献２〜４参照。）また、ハフニウム酸化物をＴｉＮ膜で覆いアニール処理することで、ハフニウム酸化物中のボイドを無くしその平坦性を改善した例がある（例えば、非特許文献４参照。）。
【０００４】
しかしながら、これらの公知技術では、立方晶、正方晶又は斜方晶のハフニウム酸化物を得るために、Ｚｒ、Ｙ又はＳｉなどのハフニウム酸化物以外の元素（以下、不純物ともいう。）を混ぜる必要があり、不純物を混ぜなくても立方晶、正方晶又は斜方晶のハフニウム酸化物を形成することができるという技術はこれまで無かった。
そこで、本発明は上記事情に鑑みてなされたものであって、不純物を混ぜなくても立方晶、正方晶又は斜方晶のハフニウム酸化物を形成することができる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、発明１の半導体装置の製造方法は、半導体基板上に金属酸化物を形成する工程と、前記金属酸化物上にゲート電極膜を形成する工程と、前記金属酸化物及び前記ゲート電極膜が形成された前記半導体基板に熱処理を施して、前記金属酸化物を結晶化する工程と、を含むことを特徴とするものである。
発明２の半導体装置の製造方法は、半導体基板上に金属酸化物を形成する工程と、前記金属酸化物上に第１ゲート電極膜を形成する工程と、前記第１ゲート電極膜上に第２ゲート電極膜を形成する工程と、前記金属酸化物及び前記第１、第２ゲート電極膜が形成された前記半導体基板に熱処理を施して、前記金属酸化物を結晶化する工程と、を含むことを特徴とするものである。
【０００６】
発明３の半導体装置の製造方法は、半導体基板上に金属酸化物を形成する工程と、前記金属酸化物上に保護膜を形成する工程と、前記金属酸化物及び前記保護膜が形成された前記基板に熱処理を施して、前記金属酸化物を結晶化する工程と、を含むことを特徴とするものである。
発明４の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記保護膜は第１保護膜と第２保護膜とを有し、前記保護膜を形成する工程では、前記金属酸化物上に前記第１保護膜を形成し、当該第１保護膜上に前記第２保護膜を形成することを特徴とするものである。
【０００７】
発明５の半導体装置の製造方法は、発明３又は発明４の半導体装置の製造方法において、前記熱処理により結晶化した前記金属酸化物上から前記保護膜を除去する工程と、前記保護膜が除去された前記金属酸化物上にゲート電極膜を形成する工程と、をさらに含むことを特徴とするものである。
発明６の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記ゲート電極膜は第１ゲート電極膜と第２ゲート電極膜とを有し、前記ゲート電極膜を形成する工程では、前記保護膜が除去された前記金属酸化物上に前記第１ゲート電極膜を形成し、当該第１ゲート電極膜上に前記第２ゲート電極膜を形成することを特徴とするものである。
【０００８】
発明７の半導体装置の製造方法は、半導体基板上に金属酸化物を形成する工程と、前記金属酸化物上に第１保護膜を形成する工程と、前記第１保護膜上に第２保護膜を形成する工程と、前記金属酸化物及び前記第１、第２保護膜が形成された前記基板に熱処理を施して、前記金属酸化物を結晶化する工程と、前記熱処理により結晶化した前記金属酸化物上の前記第１保護膜上から前記第２保護膜を除去する工程と、前記第２保護膜が除去された前記第１保護膜上に第３のゲート電極膜を形成する工程と、を含み、前記第１保護膜はゲート電極膜材料からなることを特徴とするものである。
【０００９】
発明８の半導体装置の製造方法は、発明１から発明７の何れか一の半導体装置の製造方法において、前記金属酸化物は、ハフニウム酸化膜であることを特徴とするものである。
発明９の半導体装置の製造方法は、発明８の半導体装置の製造方法において、前記ゲート電極膜は、シリコン膜、シリサイド膜、金属窒化物、金属炭化物、又は金属単体からなる膜であることを特徴とするものである。
【００１０】
発明１０の半導体装置の製造方法は、発明８の半導体装置の製造方法において、前記第１ゲート電極膜は、金属窒化物、金属炭化物又は金属単体からなる膜であり、前記第２ゲート電極膜はシリコン膜、シリサイド膜であることを特徴とするものである。
発明１１の半導体装置の製造方法は、発明８から発明１０の何れか一の半導体装置の製造方法において、前記熱処理の温度を４００℃以上、１０００℃以下とすることを特徴とするものである。ここで、４００℃はＨｆＯ2膜が結晶化し始める温度である。また、後述の実験結果で示すように、９００℃〜１０００℃ではＨｆＯ2膜に単斜晶（ｍｏｎｏｃｌｉｎｉｃ）構造が出現し始めて誘電率が低くなってくるが、１０００℃においても結晶構造の主体は立方晶（ｃｕｂｉｃ）である。
【００１１】
発明１〜１１の半導体装置の製造方法によれば、結晶構造が立方晶（ｃｕｂｉｃ）、正方晶（ｔｅｔｒａｇｏｎａｌ）又は斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ）の金属酸化物を得ることができ、高誘電率で漏れ電流の少ない金属酸化物をゲート絶縁膜とすることができる。従って、ゲート絶縁膜のさらなる薄膜化が可能となる。また、例えばＺｒ（Ｈｆ）、Ｓｉ、Ｙ、Ｓｃ、Ｔｉ、Ｔａ、Ｍｇ、Ｃａ、Ｂａ、ランタノイド系元素などを金属酸化物にドープしても、ドープしなくても立方晶又は正方晶の金属酸化物を安定に形成することができる。
【００１２】
発明１２の半導体装置は、半導体基板と、前記半導体基板上に形成された金属酸化物と、前記金属酸化物上に形成されたゲート電極膜と、を備え、前記金属酸化物の結晶構造は立方晶、正方晶又は斜方晶であり、前記金属酸化物には不純物がドープされていないことを特徴とするものである。ここで、「金属酸化物」は例えばハフニウム酸化膜（ＨｆＯ2）であり、「不純物」は例えばＺｒ（Ｈｆ）、Ｓｉ、Ｙ、Ｓｃ、Ｔｉ、Ｔａ、Ｍｇ、Ｃａ、Ｂａ、ランタノイド系元素など、ハフニウム酸化膜以外の他の元素である。
【００１３】
発明１３の半導体装置は、半導体基板と、前記半導体基板上に形成された金属酸化物と、前記金属酸化物上に形成された第１ゲート電極膜と、前記第１ゲート電極膜上に形成された第２ゲート電極膜と、を備え、前記金属酸化物の結晶構造は立方晶、正方晶又は斜方晶であり、前記金属酸化物には不純物がドープされていないことを特徴とするものである。
【００１４】
発明１２、１３の半導体装置によれば、立方晶（ｃｕｂｉｃ）、正方晶（ｔｅｔｒａｇｏｎａｌ）又は斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ）の金属酸化物によりゲート絶縁膜が構成されているため、ゲート絶縁膜の誘電率は高く漏れ電流が少ない。従って、ゲート絶縁膜のさらなる薄膜化に対応することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照しながら説明する。
（１）第１実施形態
図１（ａ）〜（ｄ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
まず始めに、図１（ａ）に示すように、ハフニウム酸化物（ＨｆＯ2）からなる薄膜（以下、ＨｆＯ2膜ともいう。）３をシリコン基板１上に形成する。このＨｆＯ2膜３の形成方法は例えばスパッタリング法又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法であり、形成する厚さは例えば１〜１０ｎｍである。
【００１６】
次に、図１（ｂ）に示すように、ＨｆＯ2膜３上にゲート電極膜５を形成する。このゲート電極膜５の材料には、例えばＳｉ、ＮｉＳｉ、ＰｔＳｉ、ＣｏＳｉ2、ＴｉＳｉ2、ＴｉＮ、ＴａＮ、ＶＮ、ＺｒＮ、ＨｆＮ、ＳｃＮ、ＴｉＣ、ＴａＣ、ＶＣ、ＺｒＣ、ＨｆＣ、ＳｃＣ、Ｗ、Ｐｔ、Ｎｉなど、シリコン膜、シリサイド膜、金属窒化物、金属炭化物又は金属単体を用いることができ、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）又はスパッタリングで形成する。ここでは、ゲート電極膜５の一例としてＴｉＮ膜を例えば１０〜１００ｎｍの厚さに形成する。
【００１７】
次に、ＨｆＯ2膜３及びゲート電極膜５が形成されたシリコン基板１に熱処理（アニール）を施して、ＨｆＯ2膜３を結晶化する。この結晶化のための熱処理は、例えばＮ2雰囲気下で温度４００〜１０００℃で行えば良く、その中でも温度８００℃が好適である。この４００〜１０００℃という温度範囲は、後述する実験結果に基づく値である。ここでは、例えばＮ2雰囲気下で、温度８００℃の熱処理をＨｆＯ2膜３に施す。
【００１８】
これにより、図１（ｃ）に示すように、結晶化したＨｆＯ2膜３´を得ることができる。後述する実験結果からも分かるように、このＨｆＯ2膜３´の結晶構造は立方晶（ｃｕｂｉｃ）である。その後、図１（ｄ）に示すように、フォトリソグラフィ及びドライエッチング技術により、ゲート電極膜５を電極形状にパターニングする。パターニング後のゲート電極膜５はＭＯＳデバイスのゲート電極となり、その下のＨｆＯ2膜３´はＭＯＳデバイスのゲート絶縁膜となる。
【００１９】
このように、本発明の第１実施形態によれば、結晶構造が立方晶（ｃｕｂｉｃ）、正方晶（ｔｅｔｒａｇｏｎａｌ）又は斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ）のＨｆＯ2膜３´を得ることができ、高誘電率で漏れ電流の少ないＨｆＯ2膜３´をゲート絶縁膜とすることができる。従って、ゲート絶縁膜のさらなる薄膜化が可能となる。また、この第１実施形態では、Ｚｒ（Ｈｆ）、Ｓｉ、Ｙ、Ｓｃ、Ｔｉ、Ｔａ、Ｍｇ、Ｃａ、Ｂａ、ランタノイド系元素など（以下、不純物ともいう。）をＨｆＯ2膜３にドープしないで結晶化のための熱処理を行う場合について説明したが、本発明によれば、上記不純物をＨｆＯ2膜３にドープして熱処理を行っても良い。本発明によれば、上記不純物をＨｆＯ2膜３にドープしても、ドープしなくても立方晶、正方晶又は斜方晶のＨｆＯ2膜３´を安定に形成することができる。
この第１実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、ＨｆＯ2膜３が本発明の「金属酸化物」に対応し、ＨｆＯ2膜３´が本発明の「結晶化した金属酸化物」に対応している。さらに、ゲート電極膜５が本発明の「ゲート電極膜」に対応している。
【００２０】
（２）第２実施形態
上記の第１実施形態では、ゲート電極膜が１層からなる場合について説明した。しかしながら、本発明のゲート電極膜は１層構造に限定されるものではなく２層構造でも良い。この第２実施形態では、ゲート電極膜を２層構造とする場合について説明する。
図２（ａ）〜（ｄ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。図２において、図１と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
【００２１】
まず始めに、図２（ａ）に示すように、シリコン基板１上にＨｆＯ2膜３を形成する。次に、図２（ｂ）に示すように、ＨｆＯ2膜３上に第１ゲート電極膜１５ａを形成する。この第１ゲート電極膜１５ａの材料には、例えばＴｉＮ、ＴａＮ、ＶＮ、ＺｒＮ、ＨｆＮ、ＳｃＮ、ＴｉＣ、ＴａＣ、ＶＣ、ＺｒＣ、ＨｆＣ、ＳｃＣ、Ｗ、Ｐｔ、Ｎｉなど、金属窒化物、金属炭化物又は金属単体を用いることができ、例えばＣＶＤ又はスパッタリングで形成する。ここでは、第１ゲート電極膜１５ａの一例としてＴｉＮ膜を例えば１〜１００ｎｍの厚さに形成する。
【００２２】
次に、この第１ゲート電極膜１５ａ上に第２ゲート電極膜１５ｂを形成する。この第２ゲート電極膜１５ｂの材料には、例えばＳｉ又は、ＮｉＳｉ、ＰｔＳｉ、ＣｏＳｉ２、ＴｉＳｉ２などシリサイド膜を用いることができ、例えばＣＶＤ又はスパッタリングで形成する。ここでは、第２ゲート電極膜１５ｂの一例としてＮｉＳｉ膜を例えば１０〜２００ｎｍの厚さに形成する。
【００２３】
このように、第１ゲート電極膜１５ａ上に第２ゲート電極膜１５ｂを積層することにより、２層構造のゲート電極膜１５を形成する。ここで、第１ゲート電極膜１５ａの役割は主に２つある。第１の役割は、ＨｆＯ2膜３の結晶構造に影響を与えて、その高誘電率化に寄与することである。また、第２の役割は、第２ゲート電極膜１５ｂとＨｆＯ2膜３との間で構成元素の相互拡散を抑えることである。第１ゲート電極膜１５ａは、ＨｆＯ2膜３から第２ゲート電極膜１５ｂへの元素拡散、及び、第２ゲート電極膜１５ｂからＨｆＯ2膜３への元素拡散の両方に対するバリアー膜として機能する。
【００２４】
次に、ＨｆＯ2膜３及びゲート電極膜１５が形成されたシリコン基板１に熱処理（アニール）を施して、ＨｆＯ2膜３を結晶化する。第１実施形態と同様に、この結晶化のための熱処理は、例えばＮ2雰囲気下で温度４００〜１０００℃で行えば良く、その中でも温度８００℃が好適である。ここでは、例えばＮ2雰囲気下で、温度８００℃の熱処理をＨｆＯ2膜３に施す。
【００２５】
これにより、図２（ｃ）に示すように、結晶構造が立方晶（ｃｕｂｉｃ）のＨｆＯ2膜３´を得ることができる。その後、図２（ｄ）に示すように、フォトリソグラフィ及びドライエッチング技術により、２層構造のゲート電極膜１５を電極形状にパターニングする。パターニング後のゲート電極膜１５はＭＯＳデバイスのゲート電極となり、その下のＨｆＯ2膜３´はＭＯＳデバイスのゲート絶縁膜となる。
【００２６】
このように、本発明の第２実施形態によれば、第１実施形態と同様、結晶構造が立方晶（ｃｕｂｉｃ）、正方晶（ｔｅｔｒａｇｏｎａｌ）又は斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ）のＨｆＯ2膜３´を得ることができ、高誘電率で漏れ電流の少ないＨｆＯ2膜３´をゲート絶縁膜とすることができる。従って、ゲート絶縁膜のさらなる薄膜化が可能となる。また、この第２実施形態においても、Ｚｒ（Ｈｆ）、Ｓｉ、Ｙ、Ｓｃ、Ｔｉ、Ｔａ、Ｍｇ、Ｃａ、Ｂａ、ランタノイド系元素などの不純物をＨｆＯ2膜３にドープすることなく熱処理を行ったが、本発明によれば、上記不純物をＨｆＯ2膜３にドープしても、ドープしなくても立方晶、正方晶又は斜方晶のＨｆＯ2膜３´を安定に形成することができる。
【００２７】
この第２実施形態では、ゲート電極膜１５が本発明の「ゲート電極膜」に対応している。また、第１ゲート電極膜１５ａが本発明の「第１ゲート電極膜」に対応し、第２ゲート電極膜１５ｂが本発明の「第２ゲート電極膜」に対応している。その他の対応関係は、第１実施形態と同じである。
なお、この第２実施形態では、第１ゲート電極膜１５ａと、第２ゲート電極膜１５ｂとにより２層構造のゲート電極膜１５を構成する場合について説明した。第１ゲート電極膜１５ａの材料は例えば金属窒化物、金属炭化物又は金属単体であり、第２ゲート電極膜１５ｂの材料は例えばシリコン膜又はシリサイド膜である。これら各材料は自由に組み合わせて良いが、例えば下記ａ）〜ｈ）はＨｆＯ2膜の結晶化に好適な組み合わせである。
【００２８】
ａ）ＴｉＮ＋Ｐｏｌｙ−Ｓｉ、ＴｉＮ＋ＮｉＳｉ、ＴｉＮ＋ＰｔＳｉなどＴｉＮ＋シリサイド電極
ｂ）ＴａＮ＋Ｐｏｌｙ−Ｓｉ、ＴａＮ＋ＮｉＳｉ、ＴａＮ＋ＰｔＳｉなどＴａＮ＋シリサイド電極
ｃ）ＴａＣ＋Ｐｏｌｙ−Ｓｉ、ＴａＣ＋ＮｉＳｉ、ＴａＣ＋ＰｔＳｉなどＴａＣ＋シリサイド電極
ｄ）ＨｆＮ＋Ｐｏｌｙ−Ｓｉ、ＨｆＮ＋ＮｉＳｉ、ＨｆＮ＋ＰｔＳｉなどＨｆＮ＋シリサイド電極
【００２９】
ｅ）ＺｒＮ＋Ｐｏｌｙ−Ｓｉ、ＺｒＮ＋ＮｉＳｉ、ＺｒＮ＋ＰｔＳｉなどＺｒＮ＋シリサイド電極
ｆ）ＴｉＣ＋Ｐｏｌｙ−Ｓｉ、ＴｉＣ＋ＮｉＳｉ、ＴｉＣ＋ＰｔＳｉなどＴｉＣ＋シリサイド電極
ｇ）ＨｆＣ＋Ｐｏｌｙ−Ｓｉ、ＨｆＣ＋ＮｉＳｉ、ＨｆＣ＋ＰｔＳｉなどＨｆＣ＋シリサイド電極
ｈ）ＺｒＣ＋Ｐｏｌｙ−Ｓｉ、ＺｒＣ＋ＮｉＳｉ、ＺｒＣ＋ＰｔＳｉなどＺｒＣ＋シリサイド電極
【００３０】
（３）第３実施形態
上記の第１、第２実施形態では、熱処理時のキャップ層としてゲート電極膜を使用する場合について説明した。しかしながら、本発明では、キャップ層は必ずしもゲート電極膜である必要はなく、他の膜であっても良い。この第３実施形態では、キャップ層に保護膜を使用する場合について説明する。
【００３１】
図３（ａ）〜（ｅ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。図３において、図１又は図２と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
まず始めに、図３（ａ）に示すように、シリコン基板上にＨｆＯ2膜３を形成する。
次に、ＨｆＯ2膜３上に保護膜７を形成する。この保護膜７の材料には、ゲート電極膜材料と同じＳｉ、ＴｉＮ、ＴａＮ、ＶＮ、ＺｒＮ、ＨｆＮ、ＳｃＮ、ＴｉＣ、ＴａＣ、ＶＣ、ＺｒＣ、ＨｆＣ、ＳｃＣ、Ｗ、Ｐｔ、Ｎｉなど、シリコン膜、金属窒化物、金属炭化物又は金属単体を用いることができ、ＣＶＤ又はスパッタリングで形成する。ここでは、保護膜７の一例としてＴｉＮ膜を例えば１０〜１００ｎｍの厚さに形成する。
【００３２】
なお、保護膜７は１層構造ではなく２層以上の積層構造であっても良い。２層構造の場合は例えば図２に示したゲート電極膜１５（即ち、第１ゲート電極膜１５ａと第２ゲート電極膜１５ｂとからなる積層構造）と同一の構成でも良い。また、保護膜７の材料はゲート電極膜材料に限定されるものではなく、他の膜であっても良い。
次に、ＨｆＯ2膜３及び保護膜７が形成されたシリコン基板１に熱処理（アニール）を施して、ＨｆＯ2膜３を結晶化する。第１、第２実施形態と同様に、この結晶化のための熱処理は、例えばＮ2雰囲気下で温度４００〜１０００℃で行えば良く、その中でも温度８００℃が好適である。ここでは、例えばＮ2雰囲気下で、温度８００℃の熱処理をＨｆＯ2膜３に施す。これにより、図３（ｂ）に示すように、結晶構造が立方晶（ｃｕｂｉｃ）のＨｆＯ2膜３´を得ることができる。
【００３３】
次に、保護膜７をエッチングしてＨｆＯ2膜３´上から除去し、図３（ｃ）に示すように、ＨｆＯ2膜３´の表面を露出させる。この保護膜の除去は、ドライエッチングで行うことも可能であるが、ＨｆＯ2膜３´にエッチングダメージを与えないようにするためには、ドライエッチングよりもウェットエッチングで行う方が好ましい。
次に、図３（ｄ）に示すように、ＨｆＯ2膜３´上にゲート電極膜５を形成する。また、１層構造のゲート電極膜５ではなく、２層構造のゲート電極膜１５（図２参照。）をＨｆＯ2膜３´上に形成しても良い。その後、図３（ｅ）に示すように、フォトリソグラフィ及びドライエッチング技術により、ゲート電極膜５を電極形状にパターニングする。パターニング後のゲート電極膜５はＭＯＳデバイスのゲート電極となり、その下のＨｆＯ2膜３´はＭＯＳデバイスのゲート絶縁膜となる。
【００３４】
このように、本発明の第３実施形態によれば、結晶構造が立方晶（ｃｕｂｉｃ）、正方晶（ｔｅｔｒａｇｏｎａｌ）又は斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ）のＨｆＯ2膜３´を得ることができるので、第１、第２実施形態と同様の効果を得ることができる。また、結晶化のための熱処理前に、Ｚｒ（Ｈｆ）、Ｓｉ、Ｙ、Ｓｃ、Ｔｉ、Ｔａ、Ｍｇ、Ｃａ、Ｂａ、ランタノイド系元素などの不純物をＨｆＯ2膜３にドープしても、ドープしなくても良い点も同じである。さらに、本発明の第３実施形態によれば、熱処理後に保護膜７を除去し、その後ゲート電極膜５を形成している。このため、保護膜７とゲート電極膜５とを別材料で構成することができ、保護膜７にはＨｆＯ2膜３の結晶化に適した膜を、ゲート電極膜５にはデバイス特性に適した膜をそれぞれ使用することができる。
【００３５】
なお、上記の第３実施形態では、例えばウェットエッチングにより保護膜７を除去した後で、ＨｆＯ2膜３´を含むシリコン基板１全体を熱処理（又は、ＨｆＯ2膜３´の表面をランプアニール）し、その後、ＨｆＯ2膜３´上にゲート電極膜５を形成するようにしても良い。このような方法によれば、ＨｆＯ2膜３´の表面に欠陥や凹凸等が存在する場合でも、欠陥を除去し凹凸を平坦化することができるので、半導体装置の歩留まりと信頼性の向上、デバイス特性の安定化に寄与することができる。
【００３６】
この第３実施形態では、ゲート電極膜５又はゲート電極膜１５が本発明の「ゲート電極膜」に対応し、保護膜７が本発明の「保護膜」に対応している。また、保護膜７が２層構造の場合は、その構成は例えばゲート電極膜１５と同じであり、第１ゲート電極膜１５ａが本発明の「第１保護膜」に対応し、第２ゲート電極膜１５ｂが本発明の「第２保護膜」に対応する。その他の対応関係は第１、第２実施形態と同じである。
【００３７】
（４）第４実施形態
上記の第３実施形態では、保護膜は１層構造でも２層構造でも良いということについて説明した。第３実施形態において、保護膜が２層構造の場合は、結晶化後にこれら２層を全て除去することによりＨｆＯ2膜３´の表面を露出させることになる。しかしながら、本発明では、結晶化後に保護膜の一部をＨｆＯ2膜３´上に残しておいて、その上にゲート電極膜を形成しても良い。第４実施形態では、このような場合について説明する。
図４（ａ）〜（ｅ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。図４において、図１〜図３と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。
【００３８】
まず始めに、図４（ａ）に示すように、シリコン基板１上にＨｆＯ2膜３を形成する。次に、ＨｆＯ2膜３上に第１保護膜１７ａを形成し、その上に第２保護膜１７ｂを形成する。これら第１、第２保護膜１７ａ、１７ｂには、例えばＳｉ、ＴｉＮ、ＴａＮ、ＶＮ、ＺｒＮ、ＨｆＮ、ＳｃＮ、ＴｉＣ、ＴａＣ、ＶＣ、ＺｒＣ、ＨｆＣ、ＳｃＣ、Ｗ、Ｐｔ、Ｎｉなどのゲート電極膜材料の中から任意の膜を用いることができる。但し、第１保護膜１７ａと第２保護膜１７ｂはそれぞれ異なる材料膜で構成し、第１保護膜１７ａに対して第２保護膜１７ｂのエッチング選択比が大きくなるように（即ち、第１保護膜１７ａよりも第２保護膜１７ｂの方がエッチングされ易くなるように）それぞれ材料膜の種類を選択することが必要である。ここでは、第１保護膜１７ａの一例としてＴｉＮを例えば１〜１００ｎｍの厚さに形成し、第２保護膜１７ｂの一例としてＳｉを例えば１０〜２００ｎｍの厚さに形成する。
【００３９】
次に、第１保護膜１７ａ及び第２保護膜１７ｂが形成されたシリコン基板１に熱処理（アニール）を施して、ＨｆＯ2膜３を結晶化する。第１実施形態と同様、この結晶化のための熱処理は、例えばＮ2雰囲気下で温度４００〜１０００℃で行えば良く、その中でも温度８００℃が好適である。ここでは、例えばＮ2雰囲気下で、温度８００℃の熱処理をＨｆＯ2膜３に施す。これにより、図４（ｂ）に示すように、結晶構造が立方晶のＨｆＯ2膜３´を得ることができる。
【００４０】
次に、第２保護膜１７ｂをエッチングして除去し、第１保護膜１７ａの表面を露出させる。ここで、第２保護膜１７ｂは第１保護膜１７ａよりもエッチングの選択比が大きいため、第１保護膜１７ａはエッチングストッパ層として機能することとなる。この第２保護膜１７ｂの除去は、ドライエッチングで行うことも可能であるが、第１保護膜１７ａとその下のＨｆＯ2膜３´とにエッチングダメージを与えないようにするためには、ドライエッチングよりもウェットエッチングで行う方が好ましい。
【００４１】
次に、図４（ｃ）に示すように、第２保護膜１７ｂ上にゲート電極膜２５ｂを形成する。ここで、ゲート電極膜２５ｂには、例えばＴｉＮ、ＴａＮ、ＶＮ、ＺｒＮ、ＨｆＮ、ＳｃＮ、ＴｉＣ、ＴａＣ、ＶＣ、ＺｒＣ、ＨｆＣ、ＳｃＣ、Ｗ、Ｐｔ、Ｎｉなどの、金属窒化物、金属炭化物又は金属単体を用いることができる。また、例えばＳｉ又は、ＮｉＳｉ、ＰｔＳｉ、ＣｏＳｉ２、ＴｉＳｉ２などシリサイド膜を用いても良い。ゲート電極膜２５ｂには、所望のデバイス特性に合わせて任意のゲート電極膜材料を使用することができる。このゲート電極膜２５ｂと第１保護膜１７ａとによって、２積構造のゲート電極膜２５が構成される。また、例えばＰＭＯＳ用、ＮＭＯＳ用というように、同一チップ内であってもトランジスタの種類毎にゲート電極膜２５ｂの材料を異ならせても良い。
その後、図４（ｄ）に示すように、フォトリソグラフィ及びドライエッチング技術により、２層構造のゲート電極膜２５を電極形状にパターニングする。パターニング後のゲート電極膜２５はＭＯＳデバイスのゲート電極となり、その下のＨｆＯ2膜３´はＭＯＳデバイスのゲート絶縁膜となる。
【００４２】
このように、本発明の第４実施形態によれば、結晶構造が立方晶（ｃｕｂｉｃ）、正方晶（ｔｅｔｒａｇｏｎａｌ）又は斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ）のＨｆＯ2膜３´を得ることができるので、第１〜第３実施形態と同様の効果を得ることができる。また、Ｚｒ（Ｈｆ）、Ｓｉ、Ｙ、Ｓｃ、Ｔｉ、Ｔａ、Ｍｇ、Ｃａ、Ｂａ、ランタノイド系元素などの不純物をＨｆＯ2膜３にドープしても、ドープしなくても良い点も同じである。さらに、第３実施形態と比べて、結晶化後のＨｆＯ2膜３´の表面を露出させないで済むので、ＨｆＯ2膜３´とゲート電極膜２５との間の界面に異物や不純物が付着するなどの不具合を防止することができる。
この第４実施形態では、ゲート電極膜２５ｂが本発明の「第３のゲート電極膜」に対応する。また、第１保護膜１７ａが本発明の「第１保護膜」に対応し、第２保護膜１７ｂが本発明の「第２保護膜」に対応している。その他の対応関係は、第１〜第３実施形態と同じである。
【００４３】
（５）実験結果
図５は、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）による断面観察の結果を示す図である。この観察像は、シリコン基板（Ｓｉ  Ｓｕｂ）上に、ハフニウム酸化（ＨｆＯ2）膜と、チタンシリサイド（ＴｉＮ）膜と、ニッケルシリサイド（ＮｉＳｉ）シリコン膜を積層した後、８００℃で熱処理（ＰＧＡ）を行い、シリコン膜をニッケルシリサイド（ＮｉＳｉ）化した後の断面である。図５に示すように、ＨｆＯ2膜は結晶化していることが分かった。また、膜厚は８．６９ｎｍ（８．７６ｎｍ）と見積もられる。カッコ外の８．６９ｎｍはＴＥＭ画像からの見積もり値であり、カッコ内の８．７６ｎｍは膜のデポレートからの見積もり値である。
【００４４】
なお、図５では、ＴｉＮ膜及びＮｉＳｉ膜がＭＯＳ構造のゲート電極膜に対応し、ＨｆＯ2膜がゲート絶縁膜に対応する。それゆえ、以下の説明では、ゲート電極膜を形成した後に行う熱処理をＰＧＡ（Ｐｏｓｔ  Ｇａｔｅ−ｅｌｅｃｔｒｏｄｅ−ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌｉｎｇ）といい、ゲート電極膜を形成する前に行う熱処理をＰＤＡ（Ｐｏｓｔ  Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌｉｎｇ）という。ＰＧＡ及びＰＤＡの両方ともＨｆＯ2膜を高品質化するためのアニール処理である。
【００４５】
図６は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）によるＴｉ、Ｓｉの濃度プロファイルの測定結果を示す図である。図６の横軸は上層から下層への深さ（Ｄｅｐｔｈ）を示し、縦軸は信号強度（Ｉｎｔｅｎｓｉｔｙ）を示す。また、図中の破線はａｓ−ｄｅｐｏ（即ち、熱処理前）の分析結果であり、実線は８００℃でＰＧＡ処理を行った後の分析結果である。この濃度プロファイルは、シリコン基板（Ｓｉ  Ｓｕｂ）上にＨｆＯ2膜、ＴｉＮ膜、Ｓｉ膜を順次積層した構造について測定したものであり、最表面のＳｉを除去後にＳＩＭＳ分析を行ったものである。図６に示すように、８００℃の熱処理前後でＴｉ、Ｓｉのプロファイルは変化せず、これらＴｉ、Ｓｉの  ＨｆＯ2膜中への拡散は認められない。このことから、８００℃の熱処理後も、ＨｆＯ2膜はその組成が純粋であることが確認された。
【００４６】
図７は、ＨｆＯ2膜の厚さとＣＥＴとの関係を、キャップ層（Ｃａｐｐｉｎｇ  Ｌａｙｅｒ）の種類とその成膜条件の違い毎にプロットした図である。図７の横軸はＨｆＯ2膜の物理膜厚（Ｐｈｙｓｉｃａｌ  Ｔｈｉｃｋｎｅｓｓ：以下、Ｔｐｈｙｓと略称する。）を示し、縦軸はＣＥＴを示す。ここで、ＣＥＴ（Ｃａｐａｃｉｔａｎｃｅ  Ｅｑｕｉｖａｌｅｎｔ  Ｔｈｉｃｋｎｅｓｓ）とは容量から見積もられる酸化膜換算膜厚のことである。また、Ｔｐｈｙｓは堆積膜厚と言い換えても良く、Ｘ線反射率法（ＸＲＲ）と断面透過電子顕微鏡法（ＸＴＥＭ）とにより確認された値である。
【００４７】
図７において、記号●はＨｆＯ2膜上にＴｉＮ膜を形成した後でＰＧＡ処理を施した試料のデータであり、記号□はＨｆＯ2膜上にＴｉＮ膜を形成する共に、シリコン基板（Ｓｉ  ｓｕｂ）とＨｆＯ2膜との間にＩＬ（Ｉｎｔｅｒ  Ｌａｙｅｒ）を０．７ｎｍ形成した後で、ＰＧＡ処理を施した試料のデータである。ここでは、ＩＬとしてシリコン酸化膜を形成した。
【００４８】
また、図７において、記号○はＨｆＯ2膜にＰＤＡ処理を施し、その後ＴｉＮ膜を形成した試料のデータ（即ち、従来方法）であり、記号△はＨｆＯ2膜上にＴａＮ膜を形成した後でＰＧＡ処理を施した試料のデータである。さらに、図７において、記号■はＨｆＯ2膜上にＴａＣ膜を形成した後でＰＧＡ処理を施した試料のデータであり、記号▲はＨｆＯ2膜上にアモルファスＳｉ（ａ−Ｓｉ）を形成した後でＰＧＡ処理を施した試料のデータである。ここでは、ＴｉＮ膜、ＴａＮ膜、ＴａＣ膜、ａ−Ｓｉ膜がキャップ層に相当する。また、ＰＤＡ処理とＰＧＡ処理は、それぞれＮ2雰囲気下で８００℃の温度で行った。
【００４９】
図７において、ＨｆＯ2膜の比誘電率（ｋ）はＣＥＴ−Ｔｐｈｙｓプロットの傾きから見積られる。キャップ層がＴｉＮ膜（記号●）ではｋ＝３５が得られ、ＴａＮ膜（記号△）ではｋ＝３９が得られた。また、従来方法であるＰＤＡ（記号○）ではｋ＝１８となった。この結果から、従来方法であるＰＤＡ処理を行うよりも、ＰＧＡ処理を行う方が高いｋ値が得られることが分かった。また、ＰＧＡ処理を行う場合においては、異なるキャップ層を用いたとしてもｋ値が高くなる傾向は変わらず、ａ−Ｓｉを用いる場合を除いてｋ＞３０となることが分かった。また、ＩＬをＨｆＯ2／Ｓｉ界面に形成した場合においても、ｋ値が高くなる傾向に変わりは無いことから、Ｓｉ基板側の状態はｋ値にほとんど影響を与えないことが分かった。
次に、図７に示したデータにおいて、ＰＤＡ処理よりもＰＧＡ処理の方が比誘電率（ｋ値）が高い理由を調べるために、ＰＤＡ又はＰＧＡ処理を施した試料の結晶構造を薄膜ＸＲＤ（Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ  ｓｐｅｃｔｒｏｓｃｏｐｙ）で分析した。
【００５０】
図８は、薄膜ＸＲＤによるＨｆＯ2膜（熱処理温度が８００℃）の分析結果を示す図である。図８の横軸は角度２θ（θ：Ｘ線入射角）を示し、縦軸は信号強度（Ｉｎｔｅｎｓｉｔｙ）を示す。図８において、「ＰＧＡ」は８００℃の温度でＰＧＡ処理を施したＨｆＯ2膜を示し、「ＰＤＡ」は８００℃の温度でＰＤＡ処理を施したＨｆＯ2膜を示す。また、「ａｓ−ｄｅｐｏ」は熱処理前のＨｆＯ2膜を示す。ＰＧＡ処理時にＨｆＯ2膜を覆っているキャップ層は、図５に示したようにＳｉ／ＴｉＮであり、ＰＧＡ処理後にキャップ層を除去して測定を行った。
【００５１】
図８に示すように、ＰＧＡ処理を施したＨｆＯ2膜ではその結晶構造が主に立方晶（ｃｕｂｉｃ）であることを示すピークが現れ、また、ＰＤＡ処理を施したＨｆＯ2膜ではその結晶構造が主に単斜晶（ｍｏｎｏｃｌｉｎｉｃ）であることを示すピークが現れた。このような分析結果から、８００℃のＰＧＡ処理を行った場合はＨｆＯ2膜の結晶構造は立方晶が主体となり、８００℃のＰＤＡ処理を行った場合はＨｆＯ2膜の結晶構造は単斜晶が主体となる事が分かった。つまり、８００℃の熱処理方法を選択することで、ＨｆＯ2膜の結晶構造を制御することができる。この理由については、キャップ層による応力効果がＨｆＯ2膜の結晶化条件に影響し、結晶構造に差ができるため、と考えられる。また、図７及び図８のデータから、立方晶構造のＨｆＯ2膜を形成することで３０以上の比誘電率が得られる、ということが分かった。
【００５２】
図９は、アニール処理温度と比誘電率との関係を示す図である。図９の横軸はＰＧＡ処理温度を示し、縦軸は比誘電率（Ｐｅｒｍｉｔｔｉｖｉｔｙ）を示す。また、図９中の挿入図は、ＰＧＡ処理を施したＨｆＯ2膜の物理膜厚ＴｐｈｙｓとＥＯＴとの関係を、ＰＧＡ処理温度毎にプロットしたものである。ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）はシリコン酸化膜換算膜厚のことである。この図９及びその中の挿入図は、キャップ層にＴｉＮ膜を用いてＰＧＡ処理を施したＨｆＯ2膜のデータである。また、挿入図において、記号□はＰＧＡ熱処理温度が７００℃のデータであり、記号●はＰＧＡ熱処理温度が８００℃のデータであり、記号▲はＰＧＡ熱処理温度が９００℃のデータであり、記号■はＰＧＡ熱処理温度が１０００℃のデータである。
【００５３】
図９に示すように、ＰＧＡ処理温度が７００〜８００℃の範囲では比誘電率が約３５であるが、そこから処理温度が上昇するにつれて比誘電率が低下し、１０００℃では比誘電率が２５にまで下がる。なお、図９の縦軸である比誘電率については、例えば挿入図におけるＥＯＴ−Ｔｐｈｙｓプロットの傾きから見積られる。プロットの傾きが大きいほど比誘電率は小さな値となるが、１０００℃のときの傾きは７００℃〜８００℃のとき傾きと比べて明らかに大きい。このように、キャップ層にＴｉＮ膜を用いるという点で同じようにＰＧＡ処理を行う場合でも、その処理温度によってＨｆＯ2膜の比誘電率は変化し、処理温度が９００℃以上になると比誘電率が減少する傾向がある、ということが分かった。また、挿入図のＹ切片はＩＬの厚さである。７００〜１０００℃の各温度においてＹ切片がほぼ同一となっていることから、アニール温度が変わってもＩＬ膜厚は変化しないことも分かった。
次に、図９に示したデータにおいて、ＰＧＡ処理温度が９００℃以上になると比誘電率（ｋ値）が減少する理由を調べるために、ａｓ−ｄｅｐｏと、６００〜１０００℃のＰＧＡ処理を施した試料の結晶構造をそれぞれ薄膜ＸＲＤで分析した。
【００５４】
図１０は、薄膜ＸＲＤによるＨｆＯ2膜（ＰＧＡ処理温度が６００〜１０００℃）の分析結果を示す図である。図１０の横軸は角度２θ（θ：Ｘ線入射角）を示し、縦軸は信号強度（Ｉｎｔｅｎｓｉｔｙ）を示す。図１０において、６００℃、７００℃、８００℃、９００℃、１０００℃は、ＰＧＡ熱処理温度を示す。また、ａｓ−ｄｅｐｏはリファレンスであり、熱処理前のＨｆＯ2膜を示す。また、ＰＧＡ処理時にＨｆＯ2膜を覆っているキャップ層は図８と同様にＳｉ／ＴｉＮであり、ＰＧＡ処理後にキャップ層を除去して測定を行った。
【００５５】
図１０に示すように、ＰＧＡ処理温度が６００〜１０００℃の範囲で、ＨｆＯ2膜の結晶構造が立方晶（ｃｕｂｉｃ）であることを示すピークが鋭く現れている。しかしながら、図１０の矢印で示すように、ＰＧＡ処理温度が９００℃以上になると、ＨｆＯ2膜の結晶構造が単斜晶であることを示すピークが現れ始める。このように、ＰＧＡ処理温度が９００℃以上になるとＨｆＯ2膜に単斜晶構造が出現することから、ＨｆＯ2膜の誘電率が９００℃以上で低くなる原因は、ＨｆＯ2膜の結晶構造が単斜晶構造に相分離するからである、と考えられる。
【００５６】
図１１は、ＥＯＴとリーク電流Ｊｇとの関係を示す図である。図１１の横軸はＨｆＯ2膜をゲート絶縁膜としたＭＯＳキャパシタのＥＯＴを示し、縦軸は同じくリーク電流Ｊｇ（Ｇａｔｅ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）を示す。
また、図１１において、記号□はＰＧＡ処理温度が７００℃のデータを示し、記号◆はＰＧＡ処理温度が８００℃のデータを示し、記号▲はＰＧＡ処理温度が９００℃のデータを示し、記号■はＰＧＡ処理温度が１０００℃のデータを示す。ＰＧＡ処理温度を、７００℃〜１０００℃まで変化させて比較すると、ｋ値の増加（即ち、ＰＧＡ処理温度の低下）に従い、リーク電流Ｊｇも低く抑えられることが分かった。また、ＥＯＴが１ｎｍ付近において約二桁のリークメリットが得られることが分かった。ＨｆＯ2膜の膜厚を薄くしてもリーク電流を低く抑えることができる。
【００５７】
なお、上記の実験結果で示している立方晶（ｃｕｂｉｃ）の比誘電率は、これまでに報告されている値よりも大きな値となっている。例えば、図７には、ＨｆＯ2膜の比誘電率（ｋ値）をいくつか記載しているが、ｋ＝２９〜３９という数値はどれも理論値（ｋ＝２９）より大きい値となっている。即ち、Ｃｕｂｉｃ−ＨｆＯ2の比誘電率は理論計算では２９であるが、本発明のＣｕｂｉｃ−ＨｆＯ2の比誘電率は２９〜３９である。また、本明細書には載せていないが、本発明者が行った実験ではｋ＝４９という値もあった。このような実験結果から、本発明によれば、Ｃｕｂｉｃ−ＨｆＯ2の誘電率を理論値もしくはこれまでの報告されている値より大きくすることができる、ということも分かった。
【図面の簡単な説明】
【００５８】
【図１】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図４】第４実施形態に係る半導体装置の製造方法を示す断面図。
【図５】ＴＥＭによる断面観察の結果を示す図。
【図６】ＳＩＭＳによる濃度プロファイルの測定結果を示す図。
【図７】ＨｆＯ2膜の厚さとＣＥＴとの関係を条件毎にプロットした図。
【図８】薄膜ＸＲＤによるＨｆＯ2膜の分析結果を示す図。
【図９】アニール処理温度と誘電率との関係を示す図。
【図１０】薄膜ＸＲＤによるＨｆＯ2膜の分析結果を示す図。
【図１１】ＥＯＴとリーク電流Ｊｇとの関係を示す図。
【符号の説明】
【００５９】
１  シリコン基板、３  （結晶化前の）ＨｆＯ2膜、３´  （結晶化後の）ＨｆＯ2膜、５、１５、２５、２５ｂ  ゲート電極膜、７  保護膜、１５ａ  第１ゲート電極膜、１５ｂ  第２ゲート電極膜、１７  保護膜、１７ａ  第１保護膜、１７ｂ  第２保護膜、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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