(57)【要約】【課題】ロジック動作がプログラム可能でかつ不揮発性記憶素子としても動作することが可能な半導体素子を提供することを可能にする。【解決手段】基板２と、基板上に設けられた第１絶縁膜４と、第１絶縁膜上に設けられた電気抵抗変化膜６と、電気抵抗変化膜の両側面のうちの一方の側面側の第１絶縁膜上に、電気抵抗変化膜の一方の側面に接して設けられた第１電極８と、電気抵抗変化膜の両側面のうちの他方の側面側の第１絶縁膜上に、電気抵抗変化膜の他方の側面に接して設けられた第２電極１０と、電気抵抗変化膜上に設けられた第２絶縁膜１２と、第２絶縁膜上に設けられた第３電極１４と、を備えている。【選択図】図１
2008235704.tif 000002
【特許請求の範囲】
【請求項１】
対向する第１および第２の面と、前記第１および第２の面と異なる第３の面とを有する電気抵抗変化膜と、
前記電気抵抗変化膜の前記第１の面に接して設けられた第１電極と、
前記電気抵抗変化膜の前記第２の面に接して設けられた第２電極と、
前記電気抵抗変化膜の前記第３の面に接して設けられた絶縁膜と、
前記電気抵抗変化膜の前記第３の面に前記絶縁膜を挟んで設けられた第３電極と、
を備えていることを特徴とする半導体素子。
【請求項２】
基板と、
前記基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた電気抵抗変化膜と、
前記電気抵抗変化膜の両側面のうちの一方の側面側の前記第１絶縁膜上に、前記電気抵抗変化膜の前記一方の側面に接して設けられた第１電極と、
前記電気抵抗変化膜の両側面のうちの他方の側面側の前記第１絶縁膜上に、前記電気抵抗変化膜の前記他方の側面に接して設けられた第２電極と、
前記電気抵抗変化膜上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられた第３電極と、
を備えていることを特徴とする半導体素子。
【請求項３】
基板と、
前記基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた第１電極と、前記第１電極上に設けられた電気抵抗変化膜と、前記電気抵抗変化膜上に設けられた第２電極とを有する積層膜と、
前記積層膜の側面を覆う第２絶縁膜と、
前記第２絶縁膜を挟むように、前記積層膜の側面に設けられた第３電極と、
を備えていることを特徴とする半導体素子。
【請求項４】
前記電気抵抗変化膜内には、前記電気抵抗変化膜内にて最も電気抵抗率が低くかつ前記第１電極と前記第２電極とを結ぶフィラメントがあることを特徴とする請求項１乃至３のいずれかに記載の半導体素子。
【請求項５】
前記電気抵抗変化膜は、絶縁破壊しやすさの異方性を有し、かつ前記電気抵抗変化膜の絶縁破壊の容易方向と、前記第１電極と前記第２電極とを結ぶような方向が、略一致していることを特徴とするような請求項１乃至４のいずれかに記載の半導体素子。
【請求項６】
前記電気抵抗変化膜は、膜厚方向に１１１配向したＨｆ２ＯＮ２、Ｚｒ２ＯＮ２、およびＣｅ２ＯＮ２のいずれかからなることを特徴とする請求項１乃至５のいずれかに記載の半導体素子。
【請求項７】
前記電気抵抗変化膜は、前記第１電極と前記第２電極間に、第１電圧値よりも高い電圧が印加された場合には低抵抗状態となり、前記第１電圧値よりも低くかつ第２電圧値よりも高い電圧が印加され場合には、高抵抗状態となることを特徴とする請求項１乃至６のいずれかに記載の半導体素子。
【請求項８】
前記第１電極と前記第２電極間に一定の電圧を印加し、前記第３電極に印加する電圧に応じて前記第１電極と前記第２電極間に流れる電流が変化することを特徴とする請求項１乃至７のいずれかに記載の半導体素子。
【請求項９】
請求項１乃至８のいずれかに記載の半導体素子を動作プログラムが再構築可能な論理回路の素子として用いたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子および半導体集積回路に関する。
【背景技術】
【０００２】
各種製品に組み込むロジック用集積回路は、異なる製品についてそれぞれ専用の集積回路を用意する必要がある。大量に需要がある製品であれば、そのような各製品に最適化したような専用の半導体集積回路を設計し、動作確認を行い、半導体製造ラインで量産するのが低コストである。しかしながら少量しか需要が無いような製品向けの集積回路の場合、上記のような手法で製造しては、１チップあたりのコストが膨大になってしまう問題点がある。
【０００３】
一方、マイクロコンピュータを用い、全てのロジック動作をソフトウェアで設計する装置では、装置が大規模になってしまう。この装置には、ロジック回路であるＣＰＵ(Central Processing Unit)やバス制御回路などに加え、ロジック回路とは製造方法が異なるメモリ回路などを用意しなければならない。また、動作速度も遅いので、例えば携帯電話機などのＲＦ(Radio Frequency)回路に接続するような実時間動作が必要なロジック回路は作ることが難しい。
【０００４】
したがって、例えばＦＰＧＡ(Field Programmable Gate Array)といった、ユーザーがロジック回路の動作プログラムを変更できるような半導体集積回路が提案され（例えば、特許文献１参照）、年々需要が増している現状がある。
【０００５】
しかしながらユーザーがロジック回路の動作プログラムを変更できるような半導体集積回路にも問題点がある。
【０００６】
例えば、ロジック回路の動作プログラムの設定を記録する回路部分にＳＲＡＭ(Static Random Access Memory)を用いるような半導体集積回路であると、次の二つの問題がある。それは、第一にＳＲＡＭは広大なチップ面積を必要とするためにコストが非常に高くなること、第二に電源投入後に上記ＳＲＡＭ上へロジック動作の設定を書き込むためのブートＲＯＭ(Read Only Memory)が必要となり、すぐには立ち上がらないことである。
【０００７】
また、例えば、ロジック回路の動作プログラムの設定を記録する回路部分にフラッシュメモリを用いるような半導体集積回路であると、ロジック回路の製造プロセスと、メモリ回路の製造プロセスが異なるため、第一にマスクが数枚追加で必要となりコストが高くなること、第二にロジック回路の製造に適した半導体プロセス条件は、メモリ回路の製造に適した半導体製造プロセス条件と異なるため、双方のプロセス条件が重なるような非常に狭い範囲のプロセス条件を選択せざるを得ず、しかもそういったプロセス条件は必ずしも双方の製造に対しての最適な製造プロセスではないため、高い素子のパフォーマンスや歩留まりを得ることが困難である。
【０００８】
また、例えば、ロジック回路の動作プログラムの設定を記録する回路部分にアンチヒューズ、すなわち初期状態では電気的に絶縁状態であるが、高い電圧を加えることで不可逆な絶縁破壊を発生させ電気的に導通状態となるような素子を用いる半導体集積回路であると、ロジック回路動作の設定を書き込むことは１回しか出来ない。したがって第一に、ロジック回路の設計時には頻繁に回路の動作確認を繰り返す必要があるが、その度に新品の集積回路を用いざるを得ないため開発コストが高くなる。第二に、製品として販売された後に見つかった回路動作の問題点を修正するためには、半導体集積回路ごと交換せざるをえない、といった問題がある。
【０００９】
一方、近年、フラッシュメモリやＦｅＲＡＭ（Ferroelectric Random Access Memory、強誘電体メモリ）などの電源を切っても記憶が消えないような不揮発メモリとして、最近ＲｅＲＡＭ(Resistivity Random Access Memory)の検討が進んでいる。
【００１０】
しかしながら、ＲｅＲＡＭに用いられる記憶素子は基本的にはＮｉＯなどの電源を切っても不揮発に電気抵抗値の履歴が残る抵抗変化材料を２つの電極で挟み込んで、その２つの電極間の抵抗変化を記録し読み取るような動作原理であり、２端子素子である。２端子素子ではメモリとしての産業上の応用はあるが、それ以上の発展に乏しい傾向がある。
【００１１】
抵抗変化材料に対して、２端子以上を付加したような素子は、例えば、特許文献２に示されている。
【００１２】
しかしながら、特許文献２に記載の素子は、記憶素子としての動作を改良することを目論んで３端子あるいは４端子にしているものの、記憶素子としての動作することを意図したものであり、この記憶素子をロジック用集積回路に用いることは意図されていない。
【００１３】
また、非特許文献１には、抵抗変化物質中の導電性フィラメントの形成といった抵抗変化物質の抵抗変化の原理が開示されている。
【特許文献１】特開平６−２９５２３３号公報
【特許文献２】特開２００６−１２０７０２号公報
【非特許文献１】藤原宏平、根本匠、中村吉伸、高木英典、第６７回応用物理学会学術講演会講演予稿集３１ｐ−ＲＡ−３
【発明の開示】
【発明が解決しようとする課題】
【００１４】
非特許文献１に記載された抵抗変化の原理によれば、特許文献２に記載された素子は、フィラメントを形成した電極間とは異なる電極間の抵抗変化を検出しているため、抵抗変化量が非常に僅かであり、特許文献２に記載の技術の目論見である記憶素子としての動作すら困難であるといった問題点があることがわかる。
【００１５】
以上説明したように、ロジック用集積回路に用いることのできるように繰り返し可逆的にプログラム可能でしかもそのロジック回路の動作プログラムは電源を切っても不揮発であり、かつ不揮発性の記憶素子としても用いることのできる半導体素子は知られていない。
【００１６】
本発明は、上記事情を考慮してなされたものであって、ロジック動作が繰り返し可逆的にプログラム可能でしかもそのロジック回路の動作プログラムは電源を切っても不揮発であり、かつ不揮発性記憶素子としても動作することが可能な半導体素子およびこの半導体素子を論理回路素子として有する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の第１の態様による半導体素子は、対向する第１および第２の面と、前記第１および第２の面と異なる第３の面とを有する電気抵抗変化膜と、前記電気抵抗変化膜の前記第１の面に接して設けられた第１電極と、前記電気抵抗変化膜の前記第２の面に接して設けられた第２電極と、前記電気抵抗変化膜の前記第３の面に接して設けられた絶縁膜と、前記電気抵抗変化膜の前記第３の面に前記絶縁膜を挟んで設けられた第３電極と、を備えていることを特徴とする。
【００１８】
また、本発明の第２の態様による半導体素子は、基板と、前記基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた電気抵抗変化膜と、前記電気抵抗変化膜の両側面のうちの一方の側面側の前記第１絶縁膜上に、前記電気抵抗変化膜の前記一方の側面に接して設けられた第１電極と、前記電気抵抗変化膜の両側面のうちの他方の側面側の前記第１絶縁膜上に、前記電気抵抗変化膜の前記他方の側面に接して設けられた第２電極と、前記電気抵抗変化膜上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた第３電極と、を備えていることを特徴とする。
【００１９】
また、本発明の第３の態様による半導体素子は、基板と、前記基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１電極と、前記第１電極上に設けられた電気抵抗変化膜と、前記電気抵抗変化膜上に設けられた第２電極とを有する積層膜と、前記積層膜の側面を覆う第２絶縁膜と、前記第２絶縁膜を挟むように、前記積層膜の側面に設けられた第３電極と、を備えていることを特徴とする。
【００２０】
また、本発明の第４の態様による半導体集積回路は、上記のいずれかに記載の半導体素子を、動作プログラムが再構築可能な論理回路素子として用いたことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ロジック動作がプログラム可能でかつ不揮発性記憶素子としても動作することが可能な半導体素子およびこの半導体素子を論理回路素子として有する半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００２３】
（第１実施形態）
本発明の第１実施形態による半導体素子の断面を図１に示す。本実施形態の半導体素子１は、基板上２上に絶縁膜４が形成され、この絶縁膜４の一部の領域に電気抵抗変化膜６が形成されている。この電気抵抗変化膜６の両側の絶縁膜２上に電気抵抗変化膜６の側面に接するようにソース電極８をおよびドレイン電極１０が設けられている。電気抵抗変化膜６中にはソース電極８からドレイン電極１０に通じる一本の低抵抗フィラメント７が形成されている。この低抵抗フィラメント７は、後述するフォーミングによって形成される。また、電気抵抗変化膜６上にはゲート絶縁膜１２が設けられ、このゲート絶縁膜１２上にはゲート電極が設けられている。ソース電極８、ドレイン電極１０、およびゲート電極１４を覆うように、層間絶縁膜１６が設けられ、この層間絶縁膜１６には、ゲート電極１４、ソース電極８、およびドレイン電極１０とそれぞれ接続するためのコンタクト１８ａ、１８ｂ、および１８ｃが設けられている。
【００２４】
次に、本実施形態の半導体素子１の製造方法を、図２乃至図５を参照して説明する。まず、図２に示すように、シリコン単結晶の（００１）面が露出しているシリコン基板２に対して、希フッ酸処理によって自然酸化膜を剥離した。続いて、シリコン基板２上に、絶縁膜４としてＨｆＳｉＯＮ膜を約４ｎｍ成膜した。成膜手法としては、本実施形態においては、ＨｆとＳｉのターゲットを用いてアルゴンと酸素と窒素中でコスパッタするような方法を採用した。しかし、Ｈｆ［Ｎ（ＣＨ３）２］４とＳｉＨ［Ｎ（ＣＨ３）２］３とＨ２Ｏなどを原料としてＣＶＤ(Chemical Vapor Deposition)法も用いて形成する手法も良く知られており、他の方法を用いて形成しても良い。また、本実施形態では、絶縁膜４の材料として、ＨｆＳｉＯＮを用いたが、例えば、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、またはＨｆＡｌＯ、ＬａＡｌＯ３等を用いても良い。絶縁膜４としては高い電圧を加えてもリーク電流があまり流れないような絶縁膜が好ましく、そのような条件を満たす材料であれば絶縁膜４の材料としては種々可能であるが、ＬＳＩプロセスにて必要となるような８００℃以上の熱処理に耐えうるような絶縁膜であることが好ましい。
【００２５】
次に、図２に示すように、ＨｆＳｉＯＮ膜４上に電源を切っても不揮発に電気抵抗値の履歴が残る電気抵抗変化膜６としてＨｆ２ＯＮ２膜を約２０ｎｍ成膜する。成膜方法はＨｆＳｉＯＮ膜４の成膜方法と同様であるが、Ｓｉを含む原材料を使わない点が異なる。電源を切っても不揮発に電気抵抗値の履歴が残る電気抵抗変化膜６としては、例えばＮｉ-Ｏ、Ｆｅ-Ｏ、Ｃｏ-Ｏ、Ｃｕ-Ｏ、Ｚｒ-Ｏ、Ｈｆ-Ｏ、Ｔｉ-Ｏ、Ｎｂ-Ｏ、ＣｒドープＳＴＯ、ＮｂドープＳＴＯ、ＰＣＭＯ（ＣａドープＰｒＭｎＯ３）、ＢＩＴ（チタン酸ビスマス）、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＮｉＯＮ、ＦｅＯＮ、ＣｏＯＮ、ＣｕＯＮ、ＮｂＯＮなどのいわゆるＲＲＡＭ（抵抗変化メモリ）に用いられる材料を用いることが可能である。本実施形態の半導体素子は、抵抗変化メモリと同様の材料を用いるものの、抵抗変化素子ではなく、ロジック回路にも用いることができるプログラム可能な素子である。
【００２６】
次に、Ｈｆ２ＯＮ２膜６上に多結晶シリコン膜（図示せず）を約５０ｎｍ成膜した。成膜手法はＳｉターゲットをアルゴン中でスパッタする方法を採用したが、ＣＶＤ法でも可能なのは上述したと同様である。Ｈｆ２ＯＮ２膜６および多結晶シリコン膜からなる積層膜を１１００℃にてスパイクアニールを施すことにより、Ｈｆ２ＯＮ２膜６を結晶化させた。Ｈｆ２ＯＮ２膜６の結晶は１１１方向を膜厚方向に向けるような形で配向し、面内方向の結晶粒径は５０ｎｍ以上であった。上記積層膜から、ＣＣｌ４やＣＦ４などのガスを使うＣＤＥ(Chemical Dry Etching)によって多結晶シリコン膜を除去し、結晶化したＨｆ２ＯＮ２膜６を露出させた。他にも水酸化カリウム溶液やあるいはフッ硝酸に浸すような方法が可能である。このような結晶配向が生じるのはＨｆ２ＯＮ２膜６の特徴であることを本願発明者らは見出しており、ＨｆとＺｒが互いに極めて化学的性質が類似していることからＺｒ２ＯＮ２膜でも類似の手段で同様の配向を実現可能と容易に予想され、他の抵抗変化材料で同様の配向を実現する方法は今後の研究が待たれる。ただし、本実施形態のようにＨｆ２ＯＮ２膜６のような配向を実現させることが後述のフォーミング動作上最も好ましいものの、Ｈｆ２ＯＮ２膜やＺｒ２ＯＮ２膜以外の抵抗変化材料でそのような配向を実現できなくても、ロジック回路に用いるには差し支えない。Ｈｆ２ＯＮ２膜やＺｒ２ＯＮ２膜のような結晶配向を実現できないような抵抗変化材料の場合、上記多結晶シリコン膜を成膜後にスパイクアニールを施した後に、多結晶シリコン膜を除去するような、結晶配向のための工程は不要となる。
【００２７】
次に、図２に示すように、電気抵抗変化膜６上にゲート絶縁膜１２としてＨｆＳｉＯＮ膜を約４ｎｍ成膜した。成膜手法はＨｆＳｉＯＮ膜４と同様である。続いて、ゲート絶縁膜１２上にゲート電極膜１４としてＴａＣ膜を約１００ｎｍ成膜した。成膜方法はＴａＣターゲットをアルゴン雰囲気中でスパッタするような手法を用いた（図２）。なお、図２は模式的に示す断面図であり、実際の膜厚を示すものではない。
【００２８】
なお、ゲート電極膜１４としてはＴａＣ以外に、ＲｕＯ２やＳｒＲｕＯ３やＲｅＯ３やＬａＣｕＯ３などの酸素を含む電気伝導体を用いることも可能である。また、例えば単一金属酸化物のＩｒＯ２，ＮｂＯ，ＭｏＯ２，ＯｓＯ２，ＲｈＯ２，ＰｔＯ２などや、ペロブスカイト類似複合金属酸化物のＬａＴｉＯ３，ＬａＶＯ３，ＳｒＦｅＯ３，ＣａＶＯ３，ＳｒＭｏＯ３，ＳｒＩｒＯ３，ＢａＭｏＯ３，ＢａＩｒＯ３，ＢａＲｕＯ３，ＣａＭｏＯ３，ＣａＮｂＯ３，ＳｒＮｂＯ３，ＢａＮｂＯ３，ＫＭｏＯ３，ＬａＭｎＯ３，ＬａＮｉＯ３，ＳｒＣｒＯ３，Ｐｂ２Ｍ２Ｏ７，ＬｉＴｉ２Ｏ４，ＹＣｏＯ３，ＥｒＣｏＯ３，ＬａＣｏＯ３，Ｌｎ２ＮｉＯ４（ここで、Ｌｎはランタノイド元素を示す），Ｌａ４ＢａＣｕ５Ｏ１３，Ｌａ５ＳｒＣｕ６Ｏ１５，Ｂｉ４Ｓｅ４Ｃｕ５Ｏ１９＋ｙなどや、パイロクロア複合酸化物のＡ２Ｂ２Ｏ７−ｘ（ここで、ＡはＹ，Ｌｎ（Ｌｎはランタノイド元素），Ｔｌ，Ｉｎ，Ｐｂ，Ｂｉ，Ｂ，Ｃｄなどのいずれか示し、ＢはＴｉ，Ｖ，Ｃｒ，Ｍｎ，Ｎｂ，Ｍｏ，Ｚｒ，Ｔｃ，Ｈｆ，Ｒｅ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔ，Ｓｉ，Ｇｅ，Ｓｎ，Ｇａ，Ｓｂなどのいずれかを示す）や、銅酸化物系高温超電導体のＬａ（２−ｘ）ＢａｘＣｕＯ４（ｘは超伝導発現組成または過剰ドープ組成領域となる値），Ｌａ（２−ｘ）ＳｒｘＣｕＯ４（ｘは超伝導発現組成または過剰ドープ組成領域となる値），ＹＢａ２Ｃｕ３Ｏ７，ＹｍＢａ２Ｃｕ３Ｏ７（ＹｍはＹｂ，Ｌｕ，Ｔｍ，Ｈｏなど），Ｂｉ２Ｓｒ２Ｃａ（ｎ−１）ＣｕｎＯ（２ｎ＋４）（ｎ＝１，２，３），ＴｌＭ２Ｃａ（ｎ−１）ＣｕｎＯ（２ｎ＋２．５）（ｎは１から５までの整数，ＭはＢａまたはＳｒ），Ｔｌ２Ｍ２Ｃａ（ｎ−１）ＣｕｎＯ（２ｎ＋４）（ｎは１から３までの整数，ＭはＢａまたはＳｒ），ＨｇＢａ２Ｃａ（ｎ−１）ＣｕｎＯ（２ｎ＋２）（ｎは１から３までの整数），Ｎｄ（２−ｘ）ＣｅｘＣｕＯ４，Ｓｒ（１−ｘ）ＮｄｘＣｕＯ２，Ｓｒ（１−ｘ）ＢａｘＣｕＯ２（ｘは超伝導発現組成または過剰ドープ組成領域となる値），Ｌａ１．６Ｓｒ０．４ＣａＣｕ２Ｏ６，Ｌａ１．７Ｃａ１．３Ｃｕ２Ｏ６などや、酸化物超伝導体のＢａ（１−ｘ）ＫｘＢｉＯ３（ｘは超伝導発現組成または過剰ドープ組成領域となる値），Ｓｒ２ＲｕＯ４，ＢａＰｂ（１−ｘ）ＢｉｘＯ３，Ｂｉ（２−ｘ）ＧｄｘＲｕ２Ｏ７，Ｌａ（１−ｘ）ＳｒｘＭｎＯ３，Ｚｎ（１−ｘ）ＬｉｘＶ２Ｏ４などや、組成ずれ酸化物半導体のＳｎＯ２，ＴｉＯ２，Ｃｕ２Ｏ，Ａｇ２Ｏ，Ｉｎ２Ｏ３，Ｔｌ２Ｏ３，ＺｎＯ，ＢａＴｉ（Ｎｂ）Ｏ３，ＳｒＴｉ（Ｎｂ）Ｏ３，ＬａＣｒＯ３，ＷＯ３，ＴｌＯＦなどや、ドープされることで金属的な電気伝導を示すようになったモット絶縁体のＮｉＯ，ＣｏＯ，ＣｕＯ，Ｃｒ２Ｏ３，ＭｎＯ，（Ｖ（１−ｘ）Ｃｒｘ）２Ｏ３，Ｆｅ３Ｏ４，ＶＯ２，Ｔｉ２Ｏ３，ＴｉｎＯ（２ｎ−１）（ｎは３から６までの整数）などや、ｆ電子系電気伝導体のＥｕＯｘ（Ｇｄ）（ｘは１．５以上２以下の値）なども可能である。上記ゲート電極として例えばＨｆＡｌＮ，ＨｆＮ，ＺｒＮ，ＺｒＡｌＮ，ＴｉＮ、ＴｉＡｌＮ、ＨｆＢ，ＨｆＣ，ＴａＢ，ＴａＣ，ＴａＮ，ＷＢ，ＷＣ，ＷＮ，ＲｅＢ，ＲｅＣ，ＲｅＮ，ＯｓＢ，ＯｓＣ，ＯｓＮ，ＩｒＢ，ＩｒＣ，ＩｒＮ，ＰｔＢ，ＰｔＣ，ＰｔＮ，ＲｕＢ，ＲｕＣ，ＲｕＮ，ＲｈＢ，ＲｈＣ，ＲｈＮ，ＰｄＢ，ＰｄＣ，ＰｄＮ，ＬｎＢ６（Ｌｎはランタノイド元素），ＬｎＣ（Ｌｎはランタノイド元素），ＬｎＮ（Ｌｎはランタノイド元素），ＺｒＢ，ＺｒＣ，ＮｂＢ，ＮｂＣ，ＮｂＮ，ＭｏＢ，ＭｏＣ，ＭｏＮ，ＴｉＢ，ＴｉＣ，ＶＢ，ＶＣ，ＶＮ，ＣｒＢ，ＣｒＣ，ＣｒＮ，ＭｎＢ，ＭｎＣ，ＭｎＮ，ＦｅＢ，ＦｅＣ，ＦｅＮ，ＣｏＢ，ＣｏＣ，ＣｏＮ，ＮｉＢ，ＮｉＣ，ＮｉＮ，ＨｆＳｉ，ＺｒＳｉ，ＴｉＳｉ，ＴａＳｉ，ＷＳｉ，ＲｅＳｉ，ＯｓＳｉ，ＩｒＳｉ，ＰｔＳｉ，ＮｂＳｉ，ＭｏＳｉ，ＲｕＳｉ，ＲｈＳｉ，ＰｄＳｉ，ＶＳｉ，ＣｒＳｉ，ＭｎＳｉ，ＦｅＳｉ，ＣｏＳｉ，ＮｉＳｉ，ＬｎＳｉ（Ｌｎはランタノイド元素），Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗ，Ｒｅ，Ｏｓ，Ｉｒ，Ｐｔ，Ｎｂ，Ｍｏ，Ｒｕ，Ｒｈ，Ｐｄ，Ｖ，Ｃｒ，Ｍｎ，Ｆｅ，Ｃｏ，Ｎｉなどを用いることも可能である。これらのゲート電極は、半導体プロセスに必要な概ね８００℃の熱処理温度に耐えられることが必要条件である。
【００２９】
次に、ＴａＣからなるゲート電極膜１４上にハードマスク（図示せず）を作製後、ＣＤＥを用いて、ゲート電極膜１４、ゲート絶縁膜１２、電気抵抗変化膜６からなる積層膜をゲート形状にパターニングし、ゲート電極膜１４、ゲート絶縁膜１２、電気抵抗変化膜６からなるゲート構造を形成した（図３参照）。このパターニングによってＨｆ２ＯＮ２からなる電気抵抗変化膜６は膜厚の半分以上までエッチング除去された。
【００３０】
次に、例えばコリメートスパッタ法でＰｔを成膜することで、電気抵抗変化膜６の側部にソース電極８およびドレイン電極１０を作製した（図４参照）。続いて、ソース電極８、ドレイン電極１０、および上記ゲート構造を覆うように基板２の全面に層間絶縁膜１６を形成した。その後、層間絶縁膜１６に、ゲート電極１４、ソース電極８、およびドレイン電極１０へのコンタクトホールをそれぞれ形成し、これらのコンタクトホールに金属を埋め込み、コンタクト１８ａ、１８ｂ、１８ｃを形成した（図５参照）。その後のプロセスは、通常の半導体集積回路の配線工程以降と同様である。
【００３１】
上記方法によって作製した半導体素子のチップに対してパッケージを形成後、チップ上の各素子におけるソース電極８とドレイン電極１０との間に、約２０Ｖのフォーミング電圧を加えることで、フォーミングを行った。フォーミングを終了することで、本実施形態の半導体素子は本来の機能を発揮できるようになる。このフォーミングプロセスにおいて、Ｈｆ２ＯＮ２膜６を配向した状態で結晶化した効果が顕れる。すなわちフォーミングとは、初期状態では電気抵抗率が高い抵抗変化材料の内部におけるソース電極８とドレイン電極１０との間に電気抵抗率の低いフィラメント７を形成する作業である（図１参照）。このフィラメント７は、図６（ａ）に示すようにソース電極８およびドレイン電極１０から延びるように形成され、これらの延びたフィラメントが図６（ｂ）に示すように、径が約１ｎｍ以下の細線部によって接続される構成となっている。
【００３２】
フォーミングによって一旦フィラメント７が形成された後は、フィラメント７の両端に加える電圧、すなわちソース電極８とドレイン電極１０との間に印加する電圧によって、フィラメント７が高抵抗状態と低抵抗状態をスイッチングするようになる。ここでの高抵抗状態は、フィラメント７の形成前の電気抵抗率よりは抵抗率が低い特徴がある。
【００３３】
上記Ｈｆ２ＯＮ２膜は電気抵抗変化膜６として機能するが、Ｈｆ２ＯＮ２の結晶構造の特徴上、図７（ａ）、７（ｂ）に示したように絶縁破壊の生じやすい向きがある。本実施形態のＨｆ２ＯＮ２の結晶構造の作製法を用いると、図８に示したようにＨｆ２ＯＮ２結晶の１１１方向が膜厚方向に配向するため、図７（ａ）に幾何学的な配置を示したように１１１方向に対して約７１度の角度を成す１１−１方向など１１１方向と結晶構造上等価な方向が面内方向に対して約１９度の角度を持つ状態となり、すなわち絶縁破壊の容易な経路がソース電極８とドレイン電極１０を繋ぐ向きとなり、意図しない方向へのフィラメント７の形成を抑制することができるといった利点がある。すなわち、電気抵抗変化膜６の第１の面に接して設けられた第１電極（ソース電極）８と、電気抵抗変化膜の第１の面に対向する第２の面に接して設けられた第２電極（ドレイン電極）１０と、を結ぶ方向が絶縁破壊の容易な方向となり、この方向にフィラメント７が形成される。この際、ソース電極８とドレイン電極１０の膜厚にと比較してソース電極８とドレイン電極１０との間の距離が約３倍すなわち１／ｔａｎ−１（１９°）倍を超えて離れすぎている場合は絶縁破壊の容易な方向が膜面方向に対して約１９度の角度を持つため、上記幾何学的な制限により絶縁破壊容易経路がソース電極８とドレイン電極１０とを結ぶ方向に形成されない。このため、Ｈｆ２ＯＮ２を抵抗変化膜として用いる場合はソース電極８とドレイン電極１０の間の距離は電極膜厚の３倍以下である必要がある。
【００３４】
ＨｆＳｉＯＮ膜４およびＨｆＳｉＯＮ膜１２は、フォーミングの際にソース電極８からゲート電極１４へ、あるいはドレイン電極１０からゲート電極１４へ加わる電界を緩和する作用がある。これらのＨｆＳｉＯＮ膜４，１２の存在によって意図しないこれら電極間のフィラメント形成を確実に抑制することが可能となる。
【００３５】
フォーミングのための電圧を加えることによって生じる回路の動作を図９に示す。図５示す構造において、ソース電極８とドレイン電極１０との間に、図９に示すフォーミング電圧ＶＦ＝２０Ｖを加える。ただし２０Ｖというのは膜厚などの素子のサイズや材料や周辺回路などによってフォーミング電圧ＶＦの最適値は変化する。それでもＶＦ＞ＶＳ＞ＶＲ＞ＶＵといった大小関係はデバイスのサイズによらない。ここでＶＳとは低抵抗状態へセットする電圧、ＶＲとは高抵抗状態へリセットする電圧、ＶＵとはロジック動作に使用する電圧の意味である。それぞれ素子のサイズや材料や周辺回路などによって変化する値である。
【００３６】
フォーミング電圧ＶＦ＝２０Ｖを加えることにより、図９における初期状態Ｓから経路ｒ１を辿って電気抵抗変化膜６中にフィラメントが発生し低抵抗化する。その後、ソース電極８とドレイン電極１０との間にフォーミング電圧ＶＦ＝２０Ｖを加えることを止めると、ソース電極８とドレイン電極１０との間に、図１に示す低抵抗なフィラメント７を残したまま電気抵抗変化膜６が低抵抗状態になる。すなわち、図９に示す状態Ｌとなる。
【００３７】
このように作製した半導体素子を、フォーミングが終了した段階すなわち図１に示す状態あるいは図９に示すＬ状態で、各製品専用のロジック回路の開発者へ提供することが可能であるし、そのまま何らかの基本的あるいは一般的なロジック回路を予め設定した上で各製品専用のロジック回路の開発者へ提供することも可能であるし、あるいは図９のＳ状態すなわちフォーミングを行わない状態のままロジック回路の開発者に提供しフォーミング動作はロジック回路の開発者に行わせることも可能である。この際フォーミング動作用の回路をあらかじめ本願素子の周辺回路として組み込んでおいても良いし、フォーミング動作専用の回路を持つような専用器具を別に提供しても良い。前者の場合は専用器具が不要といった利点があるが、フォーミングに耐えるような回路設計が複雑である。後者の場合は本願素子を含む回路の設計が容易で低コストになる利点があるが、開発者がフォーミングの手間がかかる上に専用器具が必要といった点から開発頻度の低い開発者にはコストアップとなる。
【００３８】
各製品専用のロジック回路の開発者は、スイッチとして動作させたくない、すなわち切断したいトランジスタに対しては、ソース電極８とドレイン電極１０との間に例えば高抵抗状態へのリセット電圧として例えばＶＲ＝０．６Ｖを加えた後、電圧を下げると、図９における状態Ｌから経路ｒ２を辿って状態Ｈへと遷移する。このようなリセット電圧を加えるような操作を行うと、ソース電極８とドレイン電極１０との間が高抵抗化する。この際、ソース電極８とドレイン電極１０との間のフィラメント７が消滅することはないが、一部断線することにより高抵抗化するものである。
【００３９】
必ずしも必要ではないが、ソース電極８とドレイン電極１０との間にセット電圧ＶＳ＝１．８Ｖを加えた後、電圧を下げると、図９のフォーミング後の状態Ｌから辿って経路ｒ２を辿って高抵抗化した後、経路ｒ３を辿って再度低抵抗化し、ＶＳ＝１．８Ｖにおける低抵抗状態を保ったまま状態Ｌへと戻ってくる。この場合、ソース電極８とドレイン電極１０との間は低抵抗状態のままであり、フィラメント７には変化が無い。
【００４０】
このように、本実施形態の半導体素子をロジック回路の動作に用いて設定した後は、可逆的ではあるが不揮発であるため、いったんロジック動作が設定された半導体素子は、フィラメント７の抵抗値が代わるような高い電圧を、ソース電極８とドレイン電極１０との間にリセット電圧ＶＲ（＝０．６Ｖ）以上加えて、再度ロジック動作の設定を行わない限りは、ロジック回路としての動作が変わることはない。すなわち電源を切っても不揮発なロジック回路のプログラミングができたことになる。
【００４１】
ロジック回路の再プログラミングあるいはプログラム修正を行いたい場合、ソース電極８とドレイン電極１０との間に再びセット電圧またはリセット電圧を加える。すなわちスイッチとして動作しないようプログラミングされていたトランジスタに対して、スイッチとして動作をするようプログラミングをしたい場合は、ソース電極８とドレイン電極１０との間に例えば低抵抗状態へのセット電圧として例えばＶＳ＝１．８Ｖを加えると、図９の状態Ｈから経路ｒ３を辿って低抵抗化し、電圧を下げるにしたがって低抵抗状態のまま状態Ｌへと遷移し、スイッチとして動作するようになる。
【００４２】
スイッチとして動作するようプログラミングされていた本実施形態の半導体素子に対して、スイッチとして動作をしないようプログラミングをしたい場合は、電極８と電極１０との間に例えば高抵抗状態へのリセット電圧として例えばＶＲ＝０．６Ｖを加えると、図９における状態Ｌから経路ｒ２を辿って高抵抗化し、電圧を下げるにしたがって高抵抗状態のまま状態Ｈへと遷移し、スイッチとして動作しないようになる。
【００４３】
スイッチとして動作するようプログラミングされていた本実施形態の半導体素子に対して、スイッチとして動作をするようプログラミングをする場合は、セット電圧もリセット電圧も加える必要はない。しかし、ソース電極８とドレイン電極１０との間に例えば低抵抗状態へのセット電圧として例えばＶＳ＝１．８Ｖを加えると、図９における状態Ｌから経路ｒ２を辿って高抵抗化した後、経路ｒ３を辿って再度低抵抗化し、電圧を下げるにしたがって低抵抗状態のまま状態Ｌへと遷移し、スイッチとして動作する状態のままである。
【００４４】
同様にスイッチとして動作しないようプログラミングされていた本実施形態の半導体素子に対して、スイッチとして動作をしないようプログラミングをする場合は、セット電圧もリセット電圧も加える必要はない。しかし、ソース電極８とドレイン電極１０との間に例えば高抵抗状態へのリセット電圧として例えばＶＲ＝０．６Ｖを加えた後、電圧を下げると、図９における高抵抗状態である状態Ｈから辿ってＶＲ＝０．６Ｖにて折り返し、高抵抗状態のまま状態Ｈへと戻ってきて、スイッチとして動作しない状態のままである。すなわち電源を切っても不揮発なロジック回路の再プログラミングができたことになる。
【００４５】
このようなロジック回路を設定するための半導体素子へ電圧を加える作業のために、本発明の一実施形態の素子の周辺回路を作成したり、あるいは集積回路専用の書き込み装置を準備し、コンピュータ上のソフトウェアの制御のみで行うようなシステムを作製してもかまわない。
【００４６】
このようにロジック動作を設定した本実施形態の半導体素子を、ロジック回路として動作させるためには、ソース電極８とドレイン電極との間に、上記のような抵抗値のスイッチングが起こらない程度の例えばＶＵ＝０．３Ｖ以下の使用電圧を加えつつ、ゲート電極１４に加える電圧を変化させることで、ソース電極８とドレイン電極１０との間の電流を制御し、可逆的かつ揮発的にスイッチングさせることが可能となる。このような状態で使用すれば、現行で入手可能な一般的ロジック回路との違いを、製品の使用者に意識させる必要がない。
【００４７】
ソース電極８とドレイン電極１０との間に例えばＶＵ＝０．３Ｖ以下の使用電圧を加えた場合、スイッチとして動作する状態にある本実施形態の半導体素子は、図９における経路ｒ４Ａの範囲を辿り、ソース・ドレイン間すなわちソース電極８とドレイン電極１０との間の抵抗が不揮発に再プログラミングされてしまうことは無い。スイッチとして動作する状態にない本実施形態の半導体素子は、図９における経路ｒ４Ｂの範囲を辿り、ソース・ドレイン間すなわちソース電極８とドレイン電極１０との間の抵抗が不揮発に再プログラミングされてしまうことは無い。
【００４８】
スイッチとして動作しないようプログラミングした本実施形態の半導体素子におけるゲート電極１４に電圧を加えようが加えまいが、ソース・ドレイン間すなわちソース電極８とドレイン電極１０との間に例えばＶＵ＝０．３Ｖ以下の電圧がかかっている限りにおいてはソース電極８とドレイン電極１０との間に電流が１×１０−４Ａ以下しか流れず、すなわちスイッチとしては動作しない。
【００４９】
スイッチとして動作するようプログラミングした本実施形態の半導体素子におけるゲート電極１４に電圧を加えた場合、ソース・ドレイン間すなわちソース電極８とドレイン電極１０との間に例えばＶＵ＝０．３Ｖ以下の一定の範囲の電圧がかかっている限りにおいては、図１０に示すように、ソース電極８とドレイン電極１０との間に流れる電流が変化して、すなわちスイッチとして動作する。
【００５０】
本実施形態の半導体素子の動作特性は、例えば図１１に示すように、ソース電極８とドレイン電極１０との間にフォーミングによって作製したフィラメント７の太さの違いによって変化する。フィラメントが細いものが生成されるような場合では、図１１に示すようにゲート電圧を変化させることによってソース・ドレイン間の電流が振動するような振る舞いを見せることがある。
【００５１】
したがって、各製品専用のロジック回路の開発者は、このような手法によって、本実施形態の個別の半導体素子に対してスイッチ動作をプログラミングしたロジック回路を、製品に搭載することが可能となる。
【００５２】
各製品専用のロジック回路の開発者は、いったん製品に搭載したロジック回路の動作に後日問題点が見つかった場合、半導体素子を替えることなしに、ソース電極８とドレイン電極１０の間に再度プログラミング電圧を加え直すだけで、ロジック回路の動作を修正することが可能であるといった、大きな利点がある。昨今は製品の製造責任が大きく問われるので、ハードウェアを交換することなく製品の問題点を低コストで修正できるのは大きな利点と言えよう。
【００５３】
このように作製した本実施形態の半導体素子は、細線であるところのフィラメントによってチャネルが形成されている。したがって一次元的な電気伝導を示すチャネルとなっている。一般的に電気伝導体が低次元化することにより、電荷同士の相互作用が減少することはダランベール方程式の性質として一般的に示せるが、電荷同士の相互作用の減少によりキャリアのコヒーレンスを乱すような散乱が発生しにくくなる。すなわちチャネル移動度の上昇が見込まれ、より高速で動作するロジック回路を作製できるようになる。このことから本実施形態による半導体素子の構造は、スケーリング上有利である。
【００５４】
さらにチャネル部分におけるキャリアの平均自由行程よりもチャネル長が短くなるようなスケーリングがなされることで、コヒーレントなキャリア伝導が生じるため量子力学的な電気特性が発現するようになる。このような電気特性を示すデバイスは一般的に量子細線トランジスタとして知られ、その動作原理自体は同業者には公知である。
【００５５】
しかしながら、従来の量子細線トランジスタは、いったん回路を構成した後に、回路を組みかえるといった、リコンフィギュアラビリティ（再構成可能性）を備えていなかった。
【００５６】
一方、本実施形態による半導体素子（量子細線トランジスタ）は、その動作原理からリコンフィギュアラブルであって、その実用上の価値は大きい。
【００５７】
図１２に本実施形態の半導体素子を用いて作製する半導体集積回路の例として、再構築可能な論理回路素子、例えばＦＰＧＡ(Field Programming Gate Array)の例を示す。ＦＰＧＡの内部は、複数のＣＬＢ(Configuration Logic Block)を配線によって結合するようになっている。例えば本実施形態の半導体素子を、配線の結合を決める点に用いることも可能である。
【００５８】
また、ＣＬＢは、図１３に示すように、ルックアップテーブル（ＬＵＴ）やマルチプレクサ（ＭＵＸ）やフリップフロップ（ＦＦ）を備えており、ルックアップテーブル内部にロジック回路としての機能が記録されている。従来は巨大なメモリ回路とロジック回路の組み合わせであるルックアップテーブルは大きなチップ面積を必要としていたが、このルックアップテーブルにメモリ回路とロジック回路が一体不可分である本実施形態の半導体素子を用いることで、チップ面積の大幅な縮小が可能となる。
【００５９】
また本実施形態の半導体素子はトランジスタとして動作するので、マルチプレクサやフリップフロップ内部のトランジスタとして用いることも可能である。
【００６０】
以上説明したように、本実施形態によれば、ロジック動作がプログラム可能でかつ不揮発性記憶素子としても動作することができる半導体素子およびその製造方法をえることができる。また、ロジック回路の製造プロセスのみで半導体素子を製造することが可能になり、しかも素子の動作原理上、微細化を進めやすいといった利点がある。また、本実施形態の半導体素子は、電源を切っても不揮発な記憶素子として使うこともできる。
【００６１】
（第２実施形態）
次に、本発明の第２実施形態による半導体素子を説明する。本実施形態の半導体素子は、第１実施形態において、電気抵抗変化膜６としてＨｆ２ＯＮ２膜の代わりにＺｒ２ＯＮ２膜を用いた構成となっている。Ｈｆ２ＯＮ２膜とＺｒ２ＯＮ２膜は互いに非常に良く似た物理的および化学的性質を示す。僅かな違いはＨｆ２ＯＮ２膜の方がＺｒ２ＯＮ２膜より融点が約１００℃高いことにより、第１実施形態においてＨｆ２ＯＮ２の結晶を配向させるために用いたアニールにおいて、アニール温度を若干低下させれば同様の配向を作製できる。また、Ｚｒ２ＯＮ２膜をスパッタ法にて作製する場合、ＺｒのスパッタレートはＨｆのスパッタレートよりも若干低いことは各種専門的な文献にて公表されており、それゆえターゲットに加える電力が余計に必要になることも同業者であれば容易に推測可能である。結晶構造もＨｆ原子をＺｒ原子で置換したのみでＯ原子やＮ原子の位置は変わらないので、絶縁破壊容易方向も同様で電気抵抗変化膜として作用することが容易に推測できる。
【００６２】
このようなＨｆ２ＯＮ２において出来たことがＣｅ２ＯＮ２膜についてもできるであろうことは同様に容易に推測可能である。すなわち結晶構造がＨｆ原子をＣｅ原子で置換したのみで同型であり、融点も２００℃低い程度で近い値であることなど、物理的および化学的な性質が類似しているので、作製方法もほぼ同じであり、しかも絶縁破壊容易方向も同様で電気抵抗変化膜として作用することが容易に推測できる。
【００６３】
本実施形態の半導体素子も、第１実施形態と同様に、ロジック動作がプログラム可能でかつ不揮発性記憶素子としても動作することができる半導体素子およびその製造方法をえることができる。
【００６４】
（第３実施形態）
次に、本発明の第３実施形態による半導体素子を説明する。
【００６５】
第１実施形態または第２実施形態の半導体素子で用いた電気抵抗変化膜は、膜の内部に低抵抗なフィラメントを形成するような電気抵抗変化膜であれば、動作原理上どのような材料を用いてもよい。そこで、本実施形態においては、第１実施形態において、電気抵抗変化膜の材料として、電気伝導度の異方性があるような材料を用いた構成となっている。この場合、フォーミング時に好ましからぬ方向へフィラメントが生成してしまうような不具合の割合を減らすことが可能となる。さらに好ましくは、絶縁破壊が起こりやすい向きが、ソース電極８とドレイン電極１０とを結ぶ向きと一致する材料を電気抵抗変化膜に用いれば、なお良い。
【００６６】
このような絶縁破壊が容易な向きを有する材料として、例えばＨｆ２ＯＮ２以外にも一軸方向に絶縁破壊が容易な材料は例えばＣｕＩｒ２（Ｓ１−ｘＳｅｘ）４（０．０５＜ｘ≦１）などの準一次元材料が知られており、例えば準一次元材料の代表的な物質であるＣＤＷ現象を示すような候補物質の中から抵抗変化する材料を選ぶことが好ましい。また面内方向への絶縁破壊が生じやすいような例えばＬａ２−ｘＳｒｘＣｕＯ４（０＜ｘ≦０．０５）などのアンダードープ領域で抵抗が高い状態の層状材料なども抵抗変化材料の候補となる。層状材料の場合は絶縁破壊が生じやすい面内方向が膜面方向と一致するような配向が好ましい。
【００６７】
本実施形態の半導体素子も、第１実施形態と同様に、ロジック動作がプログラム可能でかつ不揮発性記憶素子としても動作することができる半導体素子およびその製造方法をえることができる。
【００６８】
（第４実施形態）
次に、本発明の第４実施形態による半導体素子を説明する。
【００６９】
第１実施形態乃至第３実施形態において、ソース電極８とドレイン電極１０とゲート電極１４の相互配置は重要である。すなわちフォーミングにおいて、ソース電極８とドレイン電極１０との間に低抵抗なフィラメントが形成されることが望ましいが、ゲート電極１４がソース電極８に近すぎた場合、フォーミング時にゲート電極１４を完全にフローティング状態としない限り、フィラメントがソース電極８あるいはドレイン電極１２と、ゲート電極１４との間に形成されてしまう恐れが高くなる。そうなれば素子としては動作しない。
【００７０】
一方、ゲート電極１４が、ソース電極８あるいはドレイン電極１０から離れすぎている場合、上記のようなフォーミングの失敗は発生しづらくなるが、ロジック動作をさせる際にゲート電極１４へ加える電圧によってオンとオフを切り替えることが難しくなる。すなわちゲート電極１４へ加える電圧をより高くするか、低いオン／オフ比を周辺回路で補うような対策が必要となり、スケーリングに反する状況となる。
【００７１】
そこで、本実施形態の半導体素子においては、ソース電極８とゲート電極１０との間の距離と、ドレイン電極１０とゲート電極１４との間の距離と、ゲート電極１４とソース電極８との距離が、ほぼ同じである配置にした構成となっている。このように構成することにより上記問題点を避ける最適な配置となる。
【００７２】
なお、好ましくは、上記各電極間の距離として、単なる空間的な距離ではなくて、電極間に存在する材料の比誘電率で割った電気的な距離が、それぞれほぼ等しい構造が良い。  しかしながら、このような構造は、集積回路の製造方法としては難しい。現実的にはかならずしもこのような位置関係でなくて、ゲート電極１４と他の２つの電極８、１０との距離が近いような状況で使わざるを得ないであろう。
【００７３】
それゆえ、集積回路として製造が容易でしかもフォーミングが容易であるといった二つの条件を満たすためには、電気抵抗変化膜６に電気伝導度、さらには絶縁破壊の異方性があることが大変好ましい。
【００７４】
本実施形態の半導体素子も、第１実施形態と同様に、ロジック動作がプログラム可能でかつ不揮発性記憶素子としても動作することができる半導体素子およびその製造方法をえることができる。
【００７５】
（第５実施形態）
次に、本発明の第５実施形態による半導体素子の断面を図１４に示す。
【００７６】
第１乃至第４実施形態の半導体素子は、電気抵抗変化膜６の横方向、すなわち膜面方向にソース電極８およびドレイン電極１０が配置された横型の構造であった。本実施形態の半導体素子１Ａは、電気抵抗変化膜６の縦方向、すなわち膜厚方向にソース電極８およびドレイン電極１０が配置された縦型の構造を有している。しかし、その動作は第１乃至第４実施形態の横型の半導体素子と同様である。
【００７７】
本実施形態の半導体素子１Ａは、半導体基板２上に絶縁膜４が形成され、この絶縁膜４中にソース電極配線２０ｂおよびこのソース電極配線２０ｂに接続するコンタクト１８ｂが形成されている。絶縁膜４上にコンタクト１８ｂと電気的に接続するように、ソース電極８が形成され、このソース電極８上に電気抵抗変化膜６が形成されている。電気抵抗変化膜６上にドレイン電極１０が形成されている。ソース電極８、電気抵抗変化膜６、およびドレイン電極１０からなる積層膜の側面を覆うように、ゲート絶縁膜１２が設けられている。また、このゲート絶縁膜１２を挟むように、ソース電極８、電気抵抗変化膜６、およびドレイン電極１０からなる積層膜の側面にゲート電極１４が設けられている。ソース電極８、電気抵抗変化膜６、およびドレイン電極１０からなる積層膜、ゲート絶縁膜１２、およびゲート電極１４の上面を覆うように層間絶縁膜１６が形成され、この層間絶縁膜１６には、ドレイン電極１０およびゲート電極１４にそれぞれ接続するコンタクト１８ｃおよびコンタクト１８ａが設けられている。そして、ドレイン電極１０およびゲート電極１４は、層間絶縁膜１６上に設けられたドレイン電極配線２０ｃおよびゲート電極配線２０ａに、コンタクト１８ｃおよびコンタクト１８ａを介して接続される。なお、本実施形態においては、第１実施形態と同様に、電気抵抗変化膜６中に、ソース電極８とドレイン電極１０とを結ぶ細線構造のフィラメント７が形成されている。このフィラメント７はフォーミングによって形成される。
【００７８】
次に、本実施形態の半導体素子１Ａの製造方法を、図１５乃至図１９を参照して説明する。
【００７９】
まず、図１５に示すように、基板２上にソース電極配線２０ｂを埋め込んだ絶縁膜４を作製する。その作成手順は以下の通りである。基板２上に第１絶縁膜を成膜する。この第１絶縁膜は堆積膜でも良いし、基板の酸化膜でも良い。上記第１絶縁膜上に配線用のマスクパターンを形成し、第１絶縁膜のマスクされていない部分を、プラズマなどを用いるドライエッチングなどで掘ることによって配線用の溝を作製する。続いて、配線材料を堆積するが、その際、上記マスクを残したまま配線材料を堆積することも可能であるし、上記マスクを除去して絶縁膜を露出させた後に配線材料を堆積することも可能である。配線材料はコリメートスパッタのような方式を採用して上記溝の側壁には堆積されないように成膜することが後のプロセスを容易にする。しかし、ＣＶＤ法などを採用して上記溝の側壁にも堆積されていても、後のプロセスに支障が出るわけではない。
【００８０】
例えば、マスクを残したまま配線材料をコリメートスパッタ法によって溝の底に成膜した場合、引き続いてコリメートスパッタ法などによって第２絶縁膜を溝に堆積した後、マスクを除去するようなリフトオフ法を用いることで簡便に配線２０ｂを埋め込んだ形の絶縁膜を作製することができる。しかしこの場合、リフトオフ法によって剥離された材料がパーティクル汚染の原因になるため、その除去に手間がかかる欠点がある。
【００８１】
一方、マスクを除去した後に配線材料をＣＶＤ法などによって成膜した場合は、成膜後にＣＭＰ(Chemical Mechanical Polishing)により表面を平坦化することで溝の部分にのみ配線材料が埋め込まれている状態にすることができる。その後、第２絶縁膜を堆積すれば、配線を埋め込んだ形の絶縁膜４を作製することが可能である。このプロセスは、マスクを除去しない場合に比べて、工程数が増えるので製造コストが上昇するが、パーティクル汚染の問題が少ないので、微細加工に向いている面がある。
【００８２】
次に、図１５に示すように、絶縁膜４上に、ゲート電極となる低抵抗の多結晶シリコン膜１４を成膜する。低抵抗の多結晶シリコン膜の成膜方法として、例えばシランガスなどを用いるＣＶＤ法により多結晶シリコンを成膜後、イオンインプラ法などによってドーパントを注入し、８００℃以上の熱処理によって活性化させる方法を用いてもよい。また、ドーパントが固溶限上限あるいは固溶限以上に含まれたシリコンターゲットからアモルファスシリコンをスパッタ成膜し、６００℃程度の熱処理によって活性化させる方法を用いてもよい。
【００８３】
次に、多結晶シリコン膜１４上にマスクパターン（図示せず）を作製し、ドライエッチングなどで多結晶シリコン膜をエッチングすることにより、底面に絶縁膜４が露出する開口１５を形成する（図１５参照）。開口１５は本実施形態の半導体素子の素子領域となる。
【００８４】
次に、図１６に示すように、多結晶シリコン膜１４の露出した表面を酸化することで、多結晶シリコン膜１４上面および開口側の側面に、ゲート絶縁膜１２となるＳｉＯ２酸化膜を形成するとともに低抵抗の多結晶シリコンからなるゲート電極１４を形成する。
【００８５】
次に、図１７に示すように、開口１５の底面から絶縁膜４中のソース電極配線２０ｂに達するコンタクト１８ｂおよびソース電極８を形成する。コンタクト１８ｂは、開口１５の底面から絶縁膜４中のソース電極配線２０ｂに達する孔形成し、この孔に金属例えばＰｔを埋め込むことにより形成する。その後、金属膜を堆積することによりソース電極８を形成する。また、例えば、マスクパターンを形成後、ソース電極配線２０ｂに到達するコンタクトホールをドライエッチングなどの方法でまで形成した後、マスクパターンを除去し、その後、例えばコリメートスパッタ法によってＰｔ金属膜を成膜すると、ソース電極配線２０ｂに接続するコンタクト１８ｂと、ソース電極８が同時に形成される。
【００８６】
なお、コンタクト１８ｂの形成は低抵抗多結晶シリコン膜１４の成膜前に行うことも可能である。その場合ＣＭＰにより平坦化する手法が使える利点がある。ただし低抵抗多結晶シリコン膜１４の活性化のための熱処理において、コンタクト１８ｂを構成する金属とシリコンが反応してシリサイドを形成してしまう問題があるため、低抵抗シリコン膜は上記スパッタ法によってアモルファスシリコンを形成後、６００℃程度の低温で活性化するような手法がより好ましい。
【００８７】
このように、コンタクト１８ｂ上のソース電極８を形成した後、抵抗変化材料を、コリメートスパッタ法などによって、ソース電極８上に堆積し、電気抵抗変化膜６を形成する（図１７参照）。続いて、例えばＰｔからなる金属膜を、コリメートスパッタ法などで、多結晶シリコン膜１４の上面より十分高くなるよう成膜する（図１７参照）。
【００８８】
次に、ＣＭＰによって平坦化し、図１８に示すように、ゲート電極１４の上面を露出させる。これにより、電気抵抗変化膜６上にドレイン電極１０が形成される。
【００８９】
次に、図１９に示すように、ゲート電極１４、ゲート絶縁膜１２、ドレイン電極１０の上面を覆うように層間絶縁膜１６を堆積し、この層間絶縁膜１６に、ゲート電極１４およびドレイン電極１０に接続するコンタクト１８ａ、１８ｃを形成する。その後、これらのコンタクト１８ａ、１８ｃに接続するゲート電極配線２０ａ、ドレイン電極配線２０ｃを層間絶縁膜１６上に形成する（図１９参照）。その後、フォーミングを行うことにより、電気抵抗変化膜６中に、ソース電極８とドレイン電極１０とを結ぶ細線構造のフィラメント７を形成し、図１４に示す本実施形態の縦型の半導体素子を完成する。
【００９０】
なお、本実施形態においては、ソース電極８が電気抵抗変化膜６の下側にドレイン電極１０が電気抵抗変化膜６の上側に形成されていたが、ソース電極８を電気抵抗変化膜６の上側にドレイン電極１０を電気抵抗変化膜６の下側に形成してもよい。
【００９１】
本実施形態の半導体素子も、第１実施形態と同様に、ロジック動作がプログラム可能でかつ不揮発性記憶素子としても動作することができる半導体素子およびその製造方法をえることができる。また、ロジック回路の製造プロセスのみで半導体素子を製造することが可能になり、しかも素子の動作原理上、微細化を進めやすいといった利点がある。また、本実施形態の半導体素子は、電源を切っても不揮発な記憶素子として使うこともできる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１実施形態による半導体素子を示す断面図。
【図２】第１実施形態の半導体素子の製造工程を示す断面図。
【図３】第１実施形態の半導体素子の製造工程を示す断面図。
【図４】第１実施形態の半導体素子の製造工程を示す断面図。
【図５】第１実施形態の半導体素子の製造工程を示す断面図。
【図６】電気抵抗変化膜のフィラメントを説明する断面図。
【図７】Ｈｆ２ＯＮ２膜の結晶構造を示す写真。
【図８】Ｈｆ２ＯＮ２膜の結晶の（１１１）方向の断面を示す写真
【図９】第１実施形態の半導体素子の動作を説明する図。
【図１０】第１実施形態の半導体素子のゲート電圧に対するソース・ドレイン電流の特性示すグラフ。
【図１１】第１実施形態の半導体素子のゲート電圧に対するソース・ドレイン電流の特性示すグラフ。
【図１２】ＦＰＧＡの構成を示すブロック図。
【図１３】第１実施形態の半導体素子を用いたＣＬＢの構成を示すブロック図。
【図１４】本発明の第２実施形態による半導体素子を示す断面図。
【図１５】第２実施形態の半導体素子の製造工程を示す断面図。
【図１６】第２実施形態の半導体素子の製造工程を示す断面図。
【図１７】第２実施形態の半導体素子の製造工程を示す断面図。
【図１８】第２実施形態の半導体素子の製造工程を示す断面図。
【図１９】第２実施形態の半導体素子の製造工程を示す断面図。
【符号の説明】
【００９３】
１、１Ａ  半導体素子
２  基板
４  絶縁膜
６  電気抵抗変化膜
７  低抵抗のフィラメント
８  ソース電極
１０  ドレイン電極
１２  ゲート絶縁膜
１４  ゲート電極
１６  層間絶縁膜
１８ａ、１８ｂ、１８ｃ  コンタクト
２０ａ、２０ｂ、２０ｃ  配線
【図１】
2008235704.tif 000003
【図２】
2008235704.tif 000004
【図３】
2008235704.tif 000005
【図４】
2008235704.tif 000006
【図５】
2008235704.tif 000007
【図６】
2008235704.tif 000008
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図７】
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【図８】
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