(57)【要約】【課題】配置配線結果に対して確認すべきＰＶＴ条件ポイントが増加しても、検証ツールを用いたタイミング検証に対する負担の増大を極力抑制する。【解決手段】セルの配置配線を支援する配置配線法方は、第１ＰＶＴ条件を考慮して決めたセルの配置配線結果に対し、その信号経路の遅延を、第１ＰＶＴ条件におけるデータテーブル上のセル動作遅延と配線遅延とに係る遅延データに基づいて簡易的に評価する（Ｓ１１）とともに、第２ＰＶＴ条件における前記信号経路の遅延を評価係数（α、β）と前記第１評価処理で用いた前記信号経路の遅延との積に基づいて評価（Ｓ１２）する。前記評価係数は、第１ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間に対する、前記第２ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間を、一次関数として規定するための係数である。【選択図】図１
2008021134.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータ装置を用いて所要の論理機能を半導体集積回路で実現するためのセルの配置配線を支援する配置配線法方であって、
第１ＰＶＴ条件を考慮してセルの配置配線を決める配置配線処理と、
前記配置配線処理によって決めた信号経路の遅延を、第１ＰＶＴ条件におけるデータテーブル上のセル動作遅延と配線遅延とに係る遅延データに基づいて評価する第１評価処理と、
第２ＰＶＴ条件における前記信号経路の遅延を前記第１評価処理で用いた前記信号経路の遅延と評価係数との積に基づいて評価する第２評価処理と、
前記第１評価処理結果及び第２評価処理結果に応じて、前記配置配線処理によって決めた信号経路に必要な修正を行う修正処理と、を含み、
前記評価係数は、第１ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間に対する、前記第２ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間を、一次関数として規定するための係数である、配置配線方法。
【請求項２】
前記第１評価処理及び第２評価処理による評価は、ラッチを構成する前記信号経路上のセル間のセットアップタイムとホールドタイムに対して所定のマージンがあるか否かの確認であり、セットアップの評価にはクロックの周期とクロック経路の遅延との和からデータ経路の遅延を減じた信号伝播遅延を用い、ホールドタイムの評価にはデータ経路の遅延からクロック経路の遅延とを減じた信号伝播遅延を用いる、請求項１記載の配置配線方法。
【請求項３】
前記第１評価処理において所定以上のマージンがないと評価したとき、前記第２評価処理として、ラッチを構成するセル間のセットアップタイムとホールドタイムに対して所定以上のマージンがあるか否かを評価する、請求項２記載の配置配線方法。
【請求項４】
コンピュータ装置を用いて所要の論理機能を半導体集積回路で実現するためのセルの配置配線を支援する配置配線法方であって、
第１ＰＶＴ条件を考慮してセルの配置配線を決める配置配線処理と、
第１ＰＶＴ条件におけるデータテーブル上のセル動作遅延及び配線遅延に係る遅延データに基づいて取得した前記配置配線処理によって決めた信号経路の第１遅延と、前記第１遅延と評価係数との積として取得した第２遅延とに基づいて、前第１ＰＶＴ条件における前記信号経路の第１遅延と前記第２ＰＶＴ条件における前記信号経路の第２遅延とを評価する評価処理と、
前記評価処理の結果に応じて、前記配置配線処理によって決めた信号経路に必要な修正を行う修正処理と、を含み、
前記評価係数は、第１ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間に対する、前記第２ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間を、一次関数として規定するための係数である、配置配線方法。
【請求項５】
前記評価処理による評価は、ラッチを構成する前記信号経路上のセル間における、第１ＰＶＴ条件でのデータ遅延と前記評価係数を用いて取得した第２のＰＶＴ条件でのデータ遅延との比が所定値よりも小さいか否かの評価である請求項４記載の配置配線方法。
【請求項６】
前記評価処理による評価は、ラッチを構成する前記信号経路上のセル間における、第１ＰＶＴ条件でのデータ遅延と前記評価係数を用いて取得した第２のＰＶＴ条件でのデータ遅延との差が所定値よりも小さいか否かの評価である請求項４記載の配置配線方法。
【請求項７】
前記評価処理による評価は、ラッチを構成する前記信号経路上のセル間における、第１ＰＶＴ条件でのクロック遅延と前記評価係数を用いて取得した第２のＰＶＴ条件でのクロック遅延との比が所定値よりも小さいか否かの評価である請求項４記載の配置配線方法。
【請求項８】
前記評価処理による評価は、ラッチを構成する前記信号経路上のセル間における、第１ＰＶＴ条件でのクロック遅延と前記評価係数を用いて取得した第２のＰＶＴ条件でのクロック遅延との差が所定値よりも小さいか否かの評価である請求項４記載の配置配線方法。
【請求項９】
前記所定値よりも大きいという評価を行ったとき、前記修正処理を行なう請求項５乃至８の何れか１項記載の配置配線方法。
【請求項１０】
前記評価係数は、前記セル動作遅延に係る動作遅延係数と、前記配線遅延に係る配線遅係数とを別々に有する請求項１乃至９の何れか１項記載の配置配線方法。
【請求項１１】
所要の論理機能を半導体集積回路で実現するためのセルの配置配線を支援するデータ処理システムであって、コンピュータ装置と記憶装置とを有し、
前記記憶装置は評価係数とデータテーブルを保有し、
前記コンピュータ装置は、第１ＰＶＴ条件を考慮してセルの配置配線を決める配置配線処理部と、
前記配置配線処理部の処理で決めた信号経路の遅延を、前記記憶装置から読み取った第１ＰＶＴ条件におけるデータテーブル上のセル動作遅延及び配線遅延係る遅延データに基づいて評価する第１評価処理部と、
第２ＰＶＴ条件における前記信号経路の遅延を、前記記憶装置から読み取った評価係数と前記第１評価処理で用いた前記信号経路の遅延との積に基づいて評価する第２評価処理部と、
前記第１評価処理部の処理結果及び第２評価処理部の処理結果に応じて、前記配置配線処理部で決めた信号経路に必要な修正を行う修正処理部と、を有し、
前記評価係数は、第１ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間に対する、前記第２ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間を、一次関数として規定するための係数である、データ処理システム。
【請求項１２】
前記第１評価処理部及び第２評価処理部は、ラッチを構成する前記信号経路上のセル間のセットアップタイムとホールドタイムに対して所定のマージンがあるか否かを評価し、前記セットアップタイムとして、クロックの周期とクロック経路の遅延との和からデータ経路の遅延を減じた信号伝播遅延時を用い、ホールドタイムとしてデータ経路の遅延からクロック経路の遅延とを減じた信号伝播遅延時間を用いる、請求項１１記載のデータ処理システム。
【請求項１３】
前記第２評価処理部は、前記第１評価処理部において確認で所定以上のマージンがないと評価したとき、ラッチを構成するセル間のセットアップタイムとホールドタイムに対して所定以上のマージンがあるか否かを評価する、請求項１２記載のデータ処理システム。
【請求項１４】
所要の論理機能を半導体集積回路で実現するためのセルの配置配線を支援するデータ処理システムであって、コンピュータ装置と記憶装置とを有し、
前記記憶装置は評価係数とデータテーブルを保有し、
前記コンピュータ装置は、第１ＰＶＴ条件を考慮してセルの配置配線決める配置配線処理部と、
前記記憶装置から読み取った第１ＰＶＴ条件におけるデータテーブル上のセル動作遅延及び配線遅延係る遅延データに基づいて取得した前記配置配線処理部で決めた信号経路をの第1遅延と、前記記憶装置から読み取った評価係数と前記第１遅延との積として取得した第２遅延とに基づいて、前第１ＰＶＴ条件における前記信号経路の第1遅延と前記第２ＰＶＴ条件における前記信号経路の第２遅延との評価を行う評価処理部と、
前記評価処理部の処理の結果に応じて、前記配置配線処理部の処理で決めた信号経路に必要な修正を行う修正処理部と、を含み、
前記評価係数は、第１ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間に対する、前記第２ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間を、一次関数として規定するための係数である、データ処理システム。
【請求項１５】
前記評価処理部は、ラッチを構成する前記信号経路上のセル間における、第１ＰＶＴ条件でのデータ遅延と前記評価係数を用いて取得した第２のＰＶＴ条件でのデータ遅延との比が所定値よりも小さいか否かの評価を行なう請求項１４記載のデータ処理システム。
【請求項１６】
前記評価処理部は、ラッチを構成する前記信号経路上のセル間における、第１ＰＶＴ条件でのデータ遅延と前記評価係数を用いて取得した第２のＰＶＴ条件でのデータ遅延との差が所定値よりも小さいか否かの評価を行う請求項１４記載のデータ処理システム。
【請求項１７】
前記評価処理部は、ラッチを構成する前記信号経路上のセル間における、第１ＰＶＴ条件でのクロック遅延と前記評価係数を用いて取得した第２のＰＶＴ条件でのクロック遅延との比が所定値よりも小さいか否かの評価を行なう請求項１４記載のデータ処理システム。
【請求項１８】
前記評価処理部は、ラッチを構成する前記信号経路上のセル間における、第１ＰＶＴ条件でのクロック遅延と前記評価係数を用いて取得した第２のＰＶＴ条件でのクロック遅延との差が所定値よりも小さいか否かの評価を行なう請求項１４記載のデータ処理システム。
【請求項１９】
前記修正処理部は、前記所定値よりも大きいという評価が行われたとき、前記修正処理を行なう請求項１５乃至１８の何れか１項記載のデータ処理システム。
【請求項２０】
前記評価係数は、前記セル動作遅延に係る動作遅延係数と、前記配線遅延に係る配線遅係数とを別々に有する請求項１１乃至１９の何れか１項記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の配置配線方法及び当該配置配線方法を実現するためのデータ処理システムに関し、例えば自動配置配線（単にＰ＆Ｒとも記す）ツールに適用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路の配置配線においては所要の論理機能を半導体集積回路で実現するためのセルの配置配線を支援する配置配線ツールを用いる。配置配線ツールを用いた配置配線結果に対しては、論理シミュレータ等の検証ツールを用いて、設計動作保証範囲内で安定に動作することを満足させなければならない。現状では、自動配置配線の結果に対して、所定のプロセス（Ｐ：半導体製造プロセス）、電圧（Ｖ：動作電源電圧）、温度（Ｔ：雰囲気温度）の条件(本明細書においてそれら条件をＰＶＴ条件と称する)の範囲内で動作保証を行うことが必要になるため、いくつかのＰＶＴ条件ポイントで動作タイミングの確認を行っている。このタイミング検証で所要の動作タイミングが保証できない場合には、再度、配置配線ツールを用いてレイアウトの修正を行なうことが必要になる。
【０００３】
近年、ＬＳＩ（半導体集積回路）の高速化、動作電源電圧の低電圧化が進むにつれ配線の影響の増加（図９参照）及びＭＯＳ（電界効果型トランジスタ）デバイスの特性の変化によりＰＶＴ依存性が複雑化し、確認を行うべきＰＶＴ条件ポイントが増加している。図９ではプロセス世代が進んで、配線幅が細くなり、層間膜の誘電率が高くなり、配線材料がアルミニウム系から銅系に変化するに従って、配線容量の変化（特性線Ｂ）に比べて配線抵抗の変化（特性線Ａ）が大きいことを示す。図１０は最小配線幅０．２５ミクロン・メータ（μｍ）のプロセスで製造されるＭＯＳデバイスの温度特性を示し、図１１は最小配線幅９０ナノ・メータ（ｎｍ）のプロセスで製造されるＭＯＳデバイスの温度特性を示す。これによれば、配線は高温にて低速（高抵抗化）になり、電圧依存性は持たないが、ＭＯＳデバイスは低電圧にて低速となることが多い。さらに、ＭＯＳデバイスは入力信号のローレベル（Ｌｏｗ）からハイレベル（Ｈｉｇｈｔ）への遷移時間、またはその逆の遷移時間（以降スリュー（ｓｌｅｗ）とも記す）が緩やかな場合（低速動作の場合）は低温での低速化が顕著になり、反対の場合（高速動作の場合）は高温側の低速化が見える傾向が強まっている（図１０、図１１参照）。
【０００４】
上述の如く、ＰＶＴ依存性が複雑化し、確認を行うべきＰＶＴ条件ポイントが増加すると、前記タイミング検証を行う検証ツールにおいては、デバイスモデルを使用して全てのパスのタイミング情報を検証するのは、回路規模が大き過ぎて、実行不可能である。そのため、静的タイミング解析（以下ＳＴＡとも記す)を用いたタイミング検証を行うのが一般的である。ＳＴＡはパス中の論理回路の遅延を積算し、タイミング制約違反をチェックする方法であり、クロックサイクル時間内にパスのスタートポイントからエンドポイントまでのデータの伝播確認を行う処理である。静的タイミング解析について記載された文献として特許文献１がある。
【０００５】
【特許文献１】特開２００５−２７５７８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
静的タイミング解析においては、予め、論理回路単体の各種デバイスに対し、出力容量及び入力Ｓｌｅｗをモデル化したテーブル（以下単にライブラリとも記す)を用意し、パス中の遅延時間を積算するときは、ライブラリから論理回路の遅延及びタイミング情報を取得する。しかしながら、検証ツールを用いたタイミング動作の確認において、確認すべきＰＶＴ条件ポイントが増加すると、複数の条件ポイント毎にライブラリを作成するのに膨大な時間を要する。その上、複数のＰＶＴ条件ポイント毎に検証ツールを用いたタイミング検証を行い、不都合がある度に再度配置配線ツールの使用に戻っていたのでは、処理が煩雑になり、処理工数も増大し、配置配線の修正に対する収束性も悪化する虞のあることが本発明者に見出された。
【０００７】
本発明の目的は、配置配線結果に対して確認すべきＰＶＴ条件ポイントが増加しても、検証ツールを用いたタイミング検証に対する負担の増大を極力抑制することが可能な配置配線方法、そして、そのような配置配線方法を実現するためのデータ処理システムを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕本願発明に係る配置配線方法は、コンピュータ装置を用いて所要の論理機能を半導体集積回路で実現するためのセルの配置配線を支援する配置配線法方（Ｓ１）であり、配置配線処理（Ｓ１０）、第１評価処理（Ｓ１１）、第２評価処理（Ｓ１２）及び修正処理（Ｓ１３）を含む。配置配線処理は第１ＰＶＴ条件を考慮してセルの配置配線を決める処理である。第１評価処理は、前記配置配線処理によって決めた信号経路の遅延を、第１ＰＶＴ条件におけるデータテーブル（ＬＤｃｐｎ）上のセル動作遅延と配線遅延とに係る遅延データに基づいて評価する処理である。第２評価処理は、第２ＰＶＴ条件における前記信号経路の遅延を評価係数（α、β）と前記第１評価処理で用いた前記信号経路の遅延との積に基づいて評価する処理である。修正処理は、前記第１評価処理結果及び第２評価処理結果に応じて、前記配置配線処理によって決めた信号経路に必要な修正を行う処理である。前記評価係数は、第１ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間に対する、前記第２ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間を、一次関数として規定するための係数である。前記評価係数は、例えば前記セル動作遅延に係る動作遅延係数と、前記配線遅延に係る配線遅係数とを別々に有する。
【００１１】
上記方法においては、前記配置配線処理によるレイアウトの段階で複数のＰＶＴ条件による評価を前記第１評価処理と第２評価処理を介して行うことができ、その評価に従ってレイアウトの段階で配置配線処理を修正することができる。評価係数と前記第１評価処理で用いた前記信号経路の遅延との積に基づいて第２ＰＶＴ条件における前記信号経路の遅延を評価することができる。これらは、配置配線結果に対して確認すべきＰＶＴ条件ポイントが増加しても、ＰＶＴ条件毎のデータテーブルを用意しなくても済み、且つ、動作タイミングを保証できないと予想されるレイアウトを配置配線の段階で排除することができるので、検証ツールを用いたタイミング検証に対する負担の増大を極力抑制するように作用する。
【００１２】
一つの具体的な形態として、前記第１評価処理及び第２評価処理による評価は、ラッチを構成する前記信号経路上のセル間のセットアップタイムとホールドタイムに対して所定のマージンがあるか否かの確認であり、セットアップの評価にはクロックの周期とクロック経路の遅延との和からデータ経路の遅延を減じた信号伝播遅延を用い、ホールドタイムの評価にはデータ経路の遅延からクロック経路の遅延とを減じた信号伝播遅延を用いる。
【００１３】
更に具体的な形態として、前記第１評価処理において所定以上のマージンがないと評価したとき、前記第２評価処理として、ラッチを構成するセル間のセットアップタイムとホールドタイムに対して所定以上のマージンがあるか否かを評価する。無駄な第２評価処理を行なうことを抑制することができる。
【００１４】
〔２〕本発明の別の観点による配置配線方法（Ｓ１）は、コンピュータ装置を用いて所要の論理機能を半導体集積回路で実現するためのセルの配置配線を支援する法方であって、第１ＰＶＴ条件を考慮してセルの配置配線を決める配置配線処理（Ｓ１０）と、評価処理（Ｓ１４）と、修正処理（Ｓ１３）とを含む。前記評価処理は、第１ＰＶＴ条件におけるデータテーブル上のセル動作遅延及び配線遅延に係る遅延データに基づいて取得した前記配置配線処理によって決めた信号経路の第１遅延と、評価係数と前記第１遅延との積として取得した第２遅延とに基づいて、前第１ＰＶＴ条件における前記信号経路の第１遅延と前記第２ＰＶＴ条件における前記信号経路の第２遅延とを評価する処理である。修正処理は、前記評価処理の結果に応じて、前記配置配線処理によって決めた信号経路に必要な修正を行う処理である。このとき、前記評価係数は、第１ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間に対する、前記第２ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間を、一次関数として規定するための係数である。前記評価係数は、例えば前記セル動作遅延に係る動作遅延係数と、前記配線遅延に係る配線遅係数とを別々に有する。
【００１５】
上記方法においては、前記配置配線処理によるレイアウトの段階で複数のＰＶＴ条件による評価をＰＶＴ条件毎に行なわずにまとめて行うことができ、評価処理の効率を向上させることができる。第１ＰＶＴ条件でデータテーブルを用いて決めた前記第１遅延と評価係数との積に基づいて第２ＰＶＴ条件における第２遅延を取得し、第１及び第２遅延を用いて信号経路を評価することができる。これらは、配置配線結果に対して確認すべきＰＶＴ条件ポイントが増加しても、ＰＶＴ条件毎のデータテーブルを用意しなくても済み、且つ、動作タイミングを保証できないと予想されるレイアウトを配置配線の段階で排除することができるので、検証ツールを用いたタイミング検証に対する負担の増大を極力抑制するように作用する。
【００１６】
本発明の一つの具体的な形態として、前記評価処理による評価は、ラッチを構成する前記信号経路上のセル間における、第１ＰＶＴ条件でのデータ遅延と前記評価係数を用いて取得した第２のＰＶＴ条件でのデータ遅延との比が所定値よりも小さいか否かの評価とされる。この代わりに差の大小を評価してもよい。データ遅延の評価だけでなく、クロック遅延に対しても上記同様に比の大小、又は差の大小を評価すればよい。
【００１７】
本発明の更に具体的な形態として、前記所定値よりも大きいという評価を行ったときだけ、前記修正処理を行なうようにしてもよい。無駄な修正処理を行なわないようにするためである。
【００１８】
〔３〕本発明に係るデータ処理システムは、所要の論理機能を半導体集積回路で実現するためのセルの配置配線を支援するシステムであって、コンピュータ装置と記憶装置とを有する。前記記憶装置は評価係数とデータテーブルを保有する。前記コンピュータ装置は、第１ＰＶＴ条件を考慮してセルの配置配線を決める配置配線処理部、第１評価処理部、第２評価処理部、及び修正処理部を有する。第１評価処理部は、前記配置配線処理部の処理で決めた信号経路の遅延を、前記記憶装置から読み取った第１ＰＶＴ条件におけるデータテーブル上のセル動作遅延及び配線遅延係る遅延データに基づいて評価する。第２評価処理部は、第２ＰＶＴ条件における前記信号経路の遅延を、前記記憶装置から読み取った評価係数と前記第１評価処理で用いた前記信号経路の遅延との積に基づいて評価する。修正処理部は、前記第１評価処理部の処理結果及び第２評価処理部の処理結果に応じて、前記配置配線処理部で決めた信号経路に必要な修正を行う。このとき、前記評価係数は、第１ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間に対する、前記第２ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間を、一次関数として規定するための係数である。
【００１９】
上記データ処理システムにおいては、前記配置配線処理部によるレイアウトの段階で複数のＰＶＴ条件による評価を前記第１評価処理部と第２評価処理部を介して行うことができ、その評価に従ってレイアウトの段階で配置配線を修正することができる。評価係数と前記第１評価処理部で用いた前記信号経路の遅延との積に基づいて第２ＰＶＴ条件における前記信号経路の遅延を評価することができる。これらは、配置配線結果に対して確認すべきＰＶＴ条件ポイントが増加しても、ＰＶＴ条件毎のデータテーブルを用意しなくても済み、且つ、動作タイミングを保証できないと予想されるレイアウトを配置配線の段階で排除することができるので、検証ツールを用いたタイミング検証に対する負担の増大を極力抑制するように作用する。
【００２０】
本発明の一つの具体的な形態として、前記第１評価処理部及び第２評価処理部は、ラッチを構成する前記信号経路上のセル間のセットアップタイムとホールドタイムに対して所定のマージンがあるか否かを評価し、前記セットアップタイムとして、クロックの周期とクロック経路の遅延との和からデータ経路の遅延を減じた信号伝播遅延時を用い、ホールドタイムとしてデータ経路の遅延からクロック経路の遅延とを減じた信号伝播遅延時間を用いる。
【００２１】
更に具体的な形態として、前記第２評価処理部は、前記第１評価処理部において確認で所定以上のマージンがないと評価したとき、ラッチを構成するセル間のセットアップタイムとホールドタイムに対して所定以上のマージンがあるか否かを評価する。第２評価処理部の無駄な動作を抑制することができる。
【００２２】
〔４〕本発明の別の観点によるデータ処理システムは、所要の論理機能を半導体集積回路で実現するためのセルの配置配線を支援するシステムであって、コンピュータ装置と記憶装置とを有する。前記記憶装置は評価係数とデータテーブルを保有する。前記コンピュータ装置は、第１ＰＶＴ条件を考慮してセルの配置配線決める配置配線処理部、評価処理部、及び修正処理部を有する。前記評価処理部は、前記記憶装置から読み取った第１ＰＶＴ条件におけるデータテーブル上のセル動作遅延及び配線遅延係る遅延データに基づいて取得した前記配置配線処理部で決めた信号経路をの第1遅延と、前記記憶装置から読み取った評価係数と前記第１遅延との積として取得した第２遅延とに基づいて、前第１ＰＶＴ条件における前記信号経路の第1遅延と前記第２ＰＶＴ条件における前記信号経路の第２遅延との評価を行う。修正処理部は、前記評価処理部の処理の結果に応じて、前記配置配線処理部の処理で決めた信号経路に必要な修正を行う。このとき、前記評価係数は、第１ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間に対する、前記第２ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間を、一次関数として規定するための係数である。
【００２３】
上記データ処理システムにおいては、前記配置配線処理部によるレイアウトの段階で複数のＰＶＴ条件による評価をＰＶＴ条件毎に行なわずにまとめて行うことができ、評価処理の効率を向上させることができる。第１ＰＶＴ条件でデータテーブルを用いて決めた前記第１遅延と評価係数との積に基づいて第２ＰＶＴ条件における第２遅延を取得し、第１及び第２遅延を用いて信号経路を評価することができる。これらは、配置配線結果に対して確認すべきＰＶＴ条件ポイントが増加しても、ＰＶＴ条件毎のデータテーブルを用意しなくても済み、且つ、動作タイミングを保証できないと予想されるレイアウトを配置配線の段階で排除することができるので、検証ツールを用いたタイミング検証に対する負担の増大を極力抑制するように作用する。
【００２４】
本発明の一つの具体的な形態として、前記評価処理部は、ラッチを構成する前記信号経路上のセル間における、第１ＰＶＴ条件でのデータ遅延と前記評価係数を用いて取得した第２のＰＶＴ条件でのデータ遅延との比が所定値よりも小さいか否かの評価を行なう。この代わりに差の大小を評価してもよい。データ遅延の評価だけでなく、クロック遅延に対しても上記同様に比の大小、又は差の大小を評価すればよい。
【００２５】
本発明の更に具体的な形態として、前記所定値よりも大きいという評価を行ったときだけ、前記修正処理を行なうようにしてもよい。無駄な修正処理を行なわないようにするためである。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２７】
すなわち、配置配線結果に対して確認すべきＰＶＴ条件ポイントが増加しても、検証ツールを用いたタイミング検証に対する負担の増大を極力抑制することができる。
【発明を実施するための最良の形態】
【００２８】
図３には本発明に係る配置配線方法を適用した半導体集積回路の開発方法が概略的に示される。論理設計及び回路設計によって所望とする半導体集積回路の設計データが生成される。設計データは所定のフォーマットに従った論理記述データ及び回路記述データ等によって構成される。それら設計データに基づいて部品ライブラリ（ＬＤｃｐｎ）のセルやＩＰ（intellectual property）モジュール等の回路部品に対する配置配線支援処理（Ｓ１）が行われる。配置配線支援処理（Ｓ１）の結果に対してはセルやＩＰモジュール間にお遅延成分（抵抗値、容量値）の抽出処理が行なわれ（Ｓ２）、抽出された遅延成分を用いて配置配線処理結果に対するタイミング検証処理（Ｓ３）が行われる。タイミング検証により動作性能を保証することができない回路配置に対しては再度配置配線支援処理（Ｓ１）を行なってその修正を行なう。必要な修正と再度のタイミング検証を経てマスクデータ（Ｄｍ）が得られる。配置配線支援処理（Ｓ１）には配置配線ツールが用いられ、タイミング検証処理にはタイミング検証ツールが用いられる。タイミング検証では、静的タイミング解析（以下ＳＴＡとも記す)を用いたタイミング検証を行うのが一般的である。静的タイミング解析によるタイミング検証は、図４に例示されるように、パス中の論理回路の遅延を積算し、データパス遅延積算値とクロックパス遅延積算値とに基づいて、クロックサイクル時間内にパスのスタートポイントからエンドポイントまでデータ伝播を行うことができるか否かを確認することにより、タイミング制約違反をチェックする処理である。静的タイミング解析においては、図５に例示されるように、予め、論理回路単体の各種デバイスに対し、出力容量及び入力Ｓｌｅｗをモデル化したテーブルである評価用ライブラリ（ＬＤｅｖａ)を用意し、パス中の遅延時間を積算するときは、ライブラリから論理回路の遅延及びタイミング情報を取得する。
【００２９】
図１には配置配線支援処理（Ｓ１）のフローチャートが例示される。同図に示される配置配線支援処理（Ｓ１）は、第１ＰＶＴ条件を考慮してセルの配置配線を決める配置配線処理（Ｓ１０）と、前記配置配線処理によって決めた信号経路の遅延を簡易的に検証する第１評価処理（Ｓ１１）及び第２評価処理（Ｓ１２）と、前記第１評価処理結果及び第２評価処理結果に応じて前記配置配線処理によって決めた信号経路に必要な修正を行う修正処理（Ｓ１３）とを含む。
【００３０】
前記第１評価処理（Ｓ１１）は、前記配置配線処理によって決めた信号経路の遅延を、第１ＰＶＴ条件におけるデータテーブル上のセル動作遅延と配線遅延とに係る遅延データに基づいて評価する処理である。その評価の基準となるデータテーブルには第１ＰＶＴ条件における各種セルの動作遅延に応ずる動作遅延データ、配線遅延に応ずる配線遅延データが格納されている。このデータテーブルは前記部品ライブラリＬＤｃｐｎの一部として用意されていれば充分である。前記第２評価処理（Ｓ１２）は、前記配置配線処理によって決めた信号経路の第２ＰＶＴ条件における遅延を前記第１評価処理で用いた前記信号経路の遅延と評価係数との積に基づいて評価する処理である。
【００３１】
前記評価係数は、第１ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間に対する、前記第２ＰＶＴ条件のセル動作遅延と配線遅延との任意の組合せに対して計算した複数の遅延時間を、一次関数として規定するための係数である。
【００３２】
ここで評価係数の原理的な意義について説明する。あるＰＶＴ条件Ａ（第１ＰＶＴ条件）での一つの論理素子から次の論理素子までの遅延情報をdelay_Aとする。これを配線遅延と論理素子遅延に分割し、条件Aでの遅延（delay）を、
delay_A = dg_A + dw_A   （式3-1）、と定義する。式3-1においてdw_Aは条件Aでの配線遅延、dg_Aは条件Aでの論理素子遅延を意味する。別のＰＶＴ条件Ｂ（第２ＰＶＴ条件）での配線遅延と論理素子遅延を、プロセス(Ｐ),電圧(Ｖ),温度(Ｔ)及びdw_A、dg_Aの関数として表せば、
dg_B＝f(P,V,T,dg_A)  ：条件Bでの論理素子遅延…（式3-3）、
dw_B＝g(P,V,T,dw_A)  ：条件Bでの配線遅延…（式3-2）、とすることができる。この条件Bでの遅延情報をdelay_Bとすれば、
delay_B = dg_B + dw_B…（式3-4）、と表せる。
この式3-4において条件Bでの遅延情報  delay_Bを係数αと係数βを用いて、
delay_B = α×dg_A + β×dw_A …（式3-5）と近似し、係数α、係数βを事前に導出しておく事により、dw_A、dg_Aを求めた段階で、同時に条件Bでのdelay_Bも予測する事を可能となる。更に条件Aでのx段の論理素子が連なる遅延パスpath_delay_Aは、
path_delay_A = delay_A1 + delay_A2 + delay_A3 +・・・+ delayAx…（式3-6）
で表せ、式 3-1を用いると、
path_delay_A = (dg_A1 + dg_A2 + dg_A3 +・・・+ dg_Ax)
+(dw_A1 + dw_A2 + dw_A3 +・・・+ dw_Ax)
= Σdg_A + Σdw_A…（式 3-7）、
となる。また、条件Bの場合の遅延は（式3-5）、（式3-7）を用い、
path_delay_B =Σdg_B +Σdw_B
=α×Σdg_A +β×Σdw_A…（式3-8）、で表すことができる。α、βが評価係数であり、前記第１評価処理では（式 3-7）を用い、第２評価処理では（式3-8）を用いる。
【００３３】
評価係数α、βは第１及び第２評価処理の前に予め求めておく。例えばインバータ、ナンドゲート、ノアゲート等のセル（論理素子）の種類、セルの接続段数、セル間配線の長さ等を任意に組合わせた多数の経路のそれぞれに対してセル動作遅延と配線遅延からなる伝播遅延時間を実際に第１ＰＶＴ条件で計算すると共に、同じ経路について第２ＰＶＴ条件での伝播遅延時間を計算する。夫々同じ経路について第１ＰＶＴ条件で計算した第１伝播遅延時間をtxi、第２ＰＶＴ条件で計算した第２伝播遅延時間をytiとし、その(txi，tyi)を２次元座標点とし、全ての経路の第１及び第２伝播遅延時間に関する上記座標点データに対して最小二乗法を用いて、（式3-8）の係数α、βを決定する。
【００３４】
図６及び図７には演算で求めた評価係数α、βに対し、実際に、図８の模式図のようにして、セル（論理素子）の種類、セル段数及びセル間配線の長さ等を組み合わせ論理回路を作成して、検証した結果が例示される。図６は９０ｎｍプロセス、１２５°Ｃにおいて高閾値電圧ＭＯＳトランジスタ（ＨＶＴ＿ＭＯＳ）で検証を行った場合を示し、図７は９０ｎｍプロセス、１２５°Ｃにおいて低閾値電圧ＭＯＳトランジスタ（ＬＶＴ＿ＭＯＳ）で検証を行った場合を示す。三角形のサンプルは専らセル段数を変化させた信号経路に対する計測値、四角形のサンプルは専らセル間配線長を変化させた信号経路に対する計測値を意味する。何れも、計算で得られたα、βによる一次関数（図６、図７の対角を通る実線）に対して±１０％の誤差範囲に収まっている。なお、この検証において、セル入力波形のスリューは便宜上一定と考えている。
【００３５】
上記第１評価処理及び第２評価処理に具体的な方法について説明する。実際に半導体集積回路の動作保証を行うには、図４で説明したように、クロックの１サイクル時間内に信号伝播経路（パス）のスタートポイントからエンドポイントへのデータ転送確認を行う。スタートポイントからエンドポイントのクロックピンに到達するパスをクロックパス、スタートポイントからエンドポイントのデータピンに到達するパスをデータパスという。データ伝播確認に必要なパス遅延は上記のデータパスまたはクロックパスにおける論理素子間の遅延情報の合計で表される。
【００３６】
例えば、条件Aでのx段の論理素子が連なるデータパス遅延(data_A)、y段の論理素子が連なるクロックパス遅延(clk_A)は前記(式3-6)及び（式3-7）より、
data_A =Σdata_dg_A +Σdata_dw_A…（式 3-8）
clk_A =Σclk_dg_A +Σclk_dw_A…（式 3-9）
で表すことができる。この（式3-8）、（式3-9）と評価係数α、βを用いると、条件Bの場合のデータパス遅延(data_B)とクロックパス遅延(clk_B)は、
data_B =α×Σdata_dg_A + β×Σdata_dw_A…（式3-10）
clk_B =α×Σclk_dg_A + β×Σclk_dw_A…（式3-11）
で表すことができる。
【００３７】
上記データパス遅延とクロックパス遅延とを用いた評価として、例えばセットアップタイム(以降:setup)、ホールドタイム(以降:hold)を考慮する場合について説明する。setupは終点にクロックパスのデータが伝達する前にデータパスのデータが届いていなければならない時間制約、holdは終点にクロックパスのデータが到達するまでデータパスのデータが変化してはいけない時間制約である。その制約時間（slack）を式で表すと、
setup時：slack = 周期＋クロックパス遅延−データパス遅延 
= 周期＋clk_A − data_A
hold時： slack = データパス遅延−クロックパス遅延
= data_A−clk_A
となり、slack≧0場合に動作が保証されることになる。
【００３８】
これを考慮したとき、第１評価処理及び第２評価処理における動作確認判定式として下記〔１〕の“スラック値判定”の式を採用すればよい。第１評価処理（Ｓ１１）では（式3-12）と（式3-14）を用いる。第２評価処理（Ｓ１２）では（式3-13）と（式3-15）を用いる。
〔１〕スラック値判定 (slack > 一定値)
setup時：
slack =クロック周期＋clk_A−data_A 
=クロック周期＋(Σclk_dg_A＋Σclk_dw_A)−(Σdata_dg_A＋Σdata_dw_A) ＞一定値…（式3-12）
slack =クロック周期＋clk_B−data_B
=クロック周期＋(α×Σclk_dg_A＋β×Σclk_dw_A)−(α×Σdata_dg_A＋β×Σdata_dw_A)＞一定値…（式3-13）
Hold時：
slack = data_A−clk_A 
= (Σdata_dg_A＋Σdata_dw_A)−(Σclk_dg_A＋Σclk_dw_A)＞一定値…（式3-14）
slack = data_B−clk_B
= (α×Σdata_dg_A＋β×Σdata_dw_A)−(α×Σclk_dg_A＋β×Σclk_dw_A)＞一定値…（式3-15）。
【００３９】
その他に動作確認判定式として〔２〕の“データパス遅延比判定”の式、〔３〕の“データパス遅延差判定”の式、〔４〕の“クロックパス遅延比判定”の式、〔５〕の“クロックパス遅延差判定”の式、を採用してもよい。
〔２〕データパス遅延比判定
|data_B ／ data_A|
= (α×Σdata_dg_A + β×Σdata_dw_A) ／ (Σdata_dg_A + Σdata_dw_A) < 一定値
〔３〕データパス遅延差判定
|data_B − data_A|= (α−1)×Σdata_dg_A ＋(β−1)×Σdata_dw_A) < 一定値
〔４〕クロックパス遅延比判定
|clk_B ／ clk_A|
= (α×Σclk_dg_A + β×Σclk_dw_A) ／ (Σclk_dg_A + Σclk_dw_A) < 一定値
〔５〕クロックパス遅延差判定
|clk_B − clk_A|= (α− 1)×Σclk_dg_A ＋ (β− 1)×Σclk_dw_A) < 一定値。
【００４０】
〔２〕〜〔５〕の判定式を採用する場合には、式から明らかなように、その評価は第１評価処理（Ｓ１１）と第２評価処理（Ｓ１２）に分離されない。この場合のフローチャートは図2のようにされ、〔２〕〜〔５〕の何れの判定式を用いる評価も評価処理（Ｓ１４）として行われる。〔２〕〜〔５〕の判定式を用いる評価は、ＰＶＴ条件によって信号伝播遅延時間の差に大きな変化が生じないようにするということを評価の対象にしている。また、評価回数を減らすことができる。上記判定式〔１〕〜〔５〕は例えば図３における判定条件として配置配線支援ツールに与えられればよい。
【００４１】
以上説明した配置配線方法によれば以下の作用効果を得ることができる。
（１）配置配線処理時に行うdelay計算時に一つのＰＶＴ条件(条件Ａ)のライブラリを読み込むことにより他のPVT条件(条件Ｂ)でのdelayを簡易的に計算することができる。したがって部品ライブラリ（ＬＤｃｐｎ）に含まれるようなディレー計算のためデータライブラリの数を減らすことができる。
（２）ある一つのＰＶＴ条件での配置配線後、他のＰＶＴ条件でも動作保証できるようにその配置配線による動作タイミングを簡易的に評価することができる。このように、配置配線支援処理の中で其の配置配線結果に対する簡易評価の内容に従って配置配線の修正を繰り返すことができるから、配置配線支援処理の下流のタイミング検証処理Ｓ３における処理の収束性を高めることができる。要するに、タイミング検証処理Ｓ３から配置配線支援処理Ｓ１への出戻り回数を少なくでき、配置配線の設計時間を短縮することができる。
（３）ある一つのＰＶＴ条件での配置配線の後、他のＰＶＴ条件でも動作保証できるよう簡易的にその配置配線結果を評価でき（Ｓ１２）、配置配線支援処理（Ｓ１）中で配置配線の修正（Ｓ１３）を繰り返すことにより、下流でのタイミング検証の条件を減らすことができる。この点で、タイミング検証用に準備する評価用ライブラリＬＤｅｖａのようなライブラリ数等も減らすことができる。
【００４２】
図３及び図１に基づいて説明した配置配線支援処理Ｓ１は配置配線ツールを実行して行う。タイミング検証処理はタイミング検証ツールを実行して行う。それらツールの実行にはデータ処理システムとして例えばエンジニアリングワークステーション等を用いればよい。配置配線支援処理Ｓ１を規定する配置配線ツールを実行するエンジニアリングワークステーションは、コンピュータ装置と記憶装置とを有し、記憶装置はライブラリＬＤｃｐｎ，ＬＤｅｖａ及びデータＤｍ等を格納するのに利用される。コンピュータ装置は、配置配線支援処理を実現する機能実現手段として、図１の処理をサポートするのに、配置配線処理Ｓ１０を行う配置配線処理部、第１評価処理Ｓ１１を行なう第１評価処理部、第２評価処理Ｓ１２を行なう第２評価処理部、及び修正処理Ｓ１３を行う修正処理部を有する。図２に処理をサポートするには更に前記評価処理Ｓ１４を行なう評価処理部を備える。
【００４３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４４】
例えば、配置配線支援処理Ｓ１内で行なう評価処理は上記処理内容に限定されない。例えば、delay_Bを直接計算せず、dg_Aとdw_Aの遅延の割合が、データパス、クロックパスで近ければ、条件BのPVT条件した際の変動も似ているため、slackとしてはAに近いとの仮定での動作確認だけを行うことを併用してもよい。そのときの判定条件は、
|Σdata_dg_A／Σdata_dw_A−Σclk_dg_A／Σclk_dw_A| ＜ 一定値 、又は
|(Σdata_dg_A−Σdata_dw_A)−(Σclk_dg_A−Σclk_dw_A)| ＜ 一定値、とすればよい。
【００４５】
また、条件Aでの動作確認（第１評価処理）において、マージンが少ない(=slackが小さい)パスのみ、条件Bでの動作確認（第２評価処理）を行うようにしてもよい。例えば、Hold時に、
一定値X < data_A − clk_A < 一定値Y
となるパスに対して、一定値 < data_B − clk_Bを確認する。この手法によれば、配置配線処理Ｓ１０の高速化と、修正処理Ｓ１３による修正収束性を向上させることができる。
【００４６】
また、以上の説明では、（式3-2）、（式3-3）の関数においてセルへの入力波形の遷移時間（slew）はパラメータとはしていない。遷移時間（slew）を一定とみなしても、比較的シンプルな論理回路では実際から大きく逸脱せず、その分、処理の簡素化と第1ＰＶＴ条件における遅延テーブルのデータ量低減とを実現できるからである。複雑な論理回路等に対しては必要に応じて信号伝播経路の所要のセルの入力対して遷移時間（slew）を考慮すればよい。其の場合には、下記式
dw_B = f(P,V,T,入力slew,dw_A)
dg_B = g(P,V,T,入力slew,dg_A)
のごとく、関数のパラメータに論理素子への入力slewを含めればよい。検証精度を向上させることができる。当然その場合には、論理素子の遅延を内部遅延（dg_Ai）、出力部遅延（dg_Ao）に分離し、下記式
dg_A = dg_Ai + dg_Ao
dg_B =α1×dg_Ai + α2×dg_Ao
のように、それぞれに適した評価関数の係数設定を行えばよい。これによって検証精度が向上する。
【００４７】
また、第１評価処理等において、前記配置配線処理によって決めた信号経路の遅延を評価するのに用いるデータテーブルは、必ずしも部品ライブラリ（ＬＤｃｐｎ）の一部として提供されているものを用いることに限定されず、第1のＰＶＴ条件におけるセル動作遅延と配線遅延とに係る遅延データを保するそれ専用のデータテーブルであってもよい。
【図面の簡単な説明】
【００４８】
【図１】第１評価処理と第２評価処理を行なう配置配線支援処理のフローチャートである。
【図２】評価処理を行なう配置配線支援処理のフローチャートである。
【図３】本発明に係る配置配線方法を適用した半導体集積回路の開発方法を概略的に示すフローチャートである。
【図４】静的タイミング検証で評価するタイミング制約の概略を例示する説明図である。
【図５】静的タイミング検証に用いる評価用ライブラリの一例説明図である。
【図６】９０ｎｍプロセス、１２５°Ｃにおいて高閾値電圧ＭＯＳトランジスタ（ＨＶＴ＿ＭＯＳ）で評価係数α、βを検証した結果を示す説明図である。
【図７】９０ｎｍプロセス、１２５°Ｃにおいて低閾値電圧ＭＯＳトランジスタ（ＬＶＴ＿ＭＯＳ）で評価係数α、βを検証した結果を示す説明図である。
【図８】図６及び図７の評価に用いる論理回路の説明図である。
【図９】プロセス世代の進展に対する配線容量の変化と配線抵抗の変化を示す特性図である。
【図１０】最小配線幅０．２５ミクロン・メータ（μｍ）のプロセスで製造されるＭＯＳデバイスの温度特性を示す特性図である。
【図１１】図１１は最小配線幅９０ナノ・メータ（ｎｍ）のプロセスで製造されるＭＯＳデバイスの温度特性を示す特性図である。
【符号の説明】
【００４９】
ＬＤｃｐｎ  部品ライブラリ
Ｓ１  配置配線支援処理
Ｓ３  タイミング検証処理
Ｄｍ  マスクデータ
ＬＤｅｖａ  評価用ライブラリ
Ｓ１０  配置配線処理
Ｓ１１  第１評価処理
Ｓ１２  第２評価２処理
Ｓ１３  修正処理
Ｓ１４  評価処理
【図１】
2008021134.tif 000003
【図２】
2008021134.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2008021134.tif 000008
【図７】
2008021134.tif 000009
【図８】
2008021134.tif 000010
【図９】
2008021134.tif 000011
【図１０】
2008021134.tif 000012
【図１１】
2008021134.tif 000013