(57)【要約】【課題】本発明は、動作周波数の制限なく、ライジングＤＬＬクロックとフォーリングＤＬＬクロックのオーバーラップがない内部クロックドライバ回路を提供する。【解決手段】本発明に係る内部クロックドライバ回路は、ライジングクロックとフォーリングクロックを遅延させて遅延ライジングクロックと遅延フォーリングクロックを出力する遅延部と、前記ライジングクロック、前記フォーリングクロック、および前記遅延ライジングクロックの入力を受けて組み合わせてライジングＤＬＬクロックを出力するライジングＤＬＬクロック生成部と、前記ライジングクロック、前記フォーリングクロック、および前記遅延フォーリングクロックの入力を受けて組み合わせてフォーリングＤＬＬクロックを出力するフォーリングＤＬＬクロック生成部とを含む。【選択図】図５
2008306697.tif 000002
【特許請求の範囲】
【請求項１】
ライジングクロックとフォーリングクロックを遅延させて遅延ライジングクロックと遅延フォーリングクロックを出力する遅延部と、
前記ライジングクロック、前記フォーリングクロック、および前記遅延ライジングクロックの入力を受けて組み合わせてライジングＤＬＬクロックを出力するライジングＤＬＬクロック生成部と、
前記ライジングクロック、前記フォーリングクロック、および前記遅延フォーリングクロックの入力を受けて組み合わせてフォーリングＤＬＬクロックを出力するフォーリングＤＬＬクロック生成部と、
を含むことを特徴とする内部クロックドライバ回路。
【請求項２】
前記ライジングＤＬＬクロック生成部は、
前記遅延ライジングクロックによってスイッチング制御されるプールアップ部およびプールダウン部を介して前記ライジングＤＬＬクロックを出力し、
前記フォーリングＤＬＬクロック生成部は、
前記遅延フォーリングクロックによってスイッチング制御されるプールアップ部およびプールダウン部を介して前記フォーリングＤＬＬクロックを出力することを特徴とする請求項１に記載の内部クロックドライバ回路。
【請求項３】
前記ライジングＤＬＬクロック生成部は前記ライジングクロックと前記遅延ライジングクロックの両者ともがイネーブルされればイネーブルし、前記フォーリングクロックの反転信号と前記遅延ライジングクロックの両者ともがディセーブルされればディセーブルする前記ライジングＤＬＬクロックを出力し、
前記フォーリングＤＬＬクロック生成部は前記フォーリングクロックと前記遅延フォーリングクロックの両者ともがイネーブルされればイネーブルし、前記ライジングクロックと前記遅延フォーリングクロックの反転信号の両者ともがイネーブルされればディセーブルする前記フォーリングＤＬＬクロックを出力することを特徴とする請求項２に記載の内部クロックドライバ回路。
【請求項４】
前記ライジングＤＬＬクロック生成部は、
前記ライジングクロックと前記遅延ライジングクロックによって第１ノード電圧をプールダウンさせる第１プールダウン部と、
前記フォーリングクロックの反転信号と前記遅延ライジングクロックによって前記第１ノード電圧をプールアップさせる第１プールアップ部と、
前記第１ノード電圧をラッチして前記ライジングＤＬＬクロックを出力する第１ラッチ部と、
を含むことを特徴とする請求項３に記載の内部クロックドライバ回路。
【請求項５】
前記第１プールダウン部は、
前記遅延ライジングクロックと前記ライジングクロックの両者ともがイネーブルである区間で前記第１ノード電圧をプールダウンさせることを特徴とする請求項４に記載の内部クロックドライバ回路。
【請求項６】
前記第１プールダウン部は、
前記第１ノードと第２ノードとの間に連結されており、前記ライジングクロックによって前記第１ノード電圧を前記第２ノード電圧にプールダウンさせる第１スイッチング素子と、
前記第２ノードと接地電圧との間に連結されており、前記遅延ライジングクロックによって前記第２ノード電圧を前記接地電圧にプールダウンさせる第２スイッチング素子と、
で構成されたことを特徴とする請求項５に記載の内部クロックドライバ回路。
【請求項７】
前記第１プールダウン部は、
前記第１ノードと第２ノードとの間に連結されており、前記遅延ライジングクロックによって前記第１ノード電圧を前記第２ノード電圧にプールダウンさせる第１スイッチング素子と、
前記第２ノードと接地電圧との間に連結されており、前記ライジングクロックによって前記第２ノード電圧を前記接地電圧にプールダウンさせる第２スイッチング素子と、
で構成されたことを特徴とする請求項５に記載の内部クロックドライバ回路。
【請求項８】
前記第１プールアップ部は、
前記遅延ライジングクロックと前記フォーリングクロックの反転信号の両者ともがディセーブルである区間で前記第１ノード電圧をプールアップさせることを特徴とする請求項４に記載の内部クロックドライバ回路。
【請求項９】
前記第１プールアップ部は、
前記第１ノードと第２ノードとの間に連結されており、前記遅延ライジングクロックによって前記第１ノード電圧を前記第２ノード電圧にプールアップさせる第１スイッチング素子と、
前記第２ノードと電源電圧との間に連結されており、前記フォーリングクロックの反転信号によって前記第２ノード電圧を前記電源電圧にプールアップさせる第２スイッチング素子と、
で構成されたことを特徴とする請求項８に記載の内部クロックドライバ回路。
【請求項１０】
前記第１プールアップ部は、
前記第１ノードと第２ノードとの間に連結されており、前記フォーリングクロックの反転信号によって前記第１ノード電圧を前記第２ノード電圧にプールアップさせる第１スイッチング素子と、
前記第２ノードと電源電圧との間に連結されており、前記遅延ライジングクロックによって前記第２ノード電圧を前記電源電圧にプールアップさせる第２スイッチング素子と、
で構成されたことを特徴とする請求項８に記載の内部クロックドライバ回路。
【請求項１１】
前記第１ラッチ部は、
前記第１ノード電圧を反転させて前記ライジングＤＬＬクロックを出力する第１インバータと、
前記第１インバータの出力の入力を受けて前記第１ノードに出力端子を連結した第２インバータと、
で構成されたことを特徴とする請求項４に記載の内部クロックドライバ回路。
【請求項１２】
前記フォーリングＤＬＬクロック生成部は、
前記フォーリングクロックと前記遅延フォーリングクロックによって第１ノード電圧をプールダウンさせる第１プールダウン部と、
前記ライジングクロックの反転信号と前記遅延フォーリングクロックによって前記第１ノード電圧をプールアップさせる第１プールアップ部と、
前記第１ノード電圧をラッチして前記フォーリングＤＬＬクロックを出力する第１ラッチ部と、
を含むことを特徴とする請求項４に記載の内部クロックドライバ回路。
【請求項１３】
前記第１プールダウン部は、
前記遅延フォーリングクロックと前記フォーリングクロックの両者ともがイネーブルである区間で前記第１ノード電圧をプールダウンさせることを特徴とする請求項１２に記載の内部クロックドライバ回路。
【請求項１４】
前記第１プールダウン部は、
前記第１ノードと第２ノードの間とに連結されており、前記フォーリングクロックによって前記第１ノード電圧を前記第２ノード電圧にプールダウンさせる第１スイッチング素子と、
前記第２ノードと接地電圧との間に連結されており、前記遅延フォーリングクロックによって前記第２ノード電圧を前記接地電圧にプールダウンさせる第２スイッチング素子と、
で構成されたことを特徴とする請求項１３に記載の内部クロックドライバ回路。
【請求項１５】
前記第１プールダウン部は、
前記第１ノードと第２ノードとの間に連結されており、前記遅延フォーリングクロックによって前記第１ノード電圧を前記第２ノード電圧にプールダウンさせる第１スイッチング素子と、
前記第２ノードと接地電圧との間に連結されており、前記フォーリングクロックによって前記第２ノード電圧を前記接地電圧にプールダウンさせる第２スイッチング素子と、
で構成されたことを特徴とする請求項１３に記載の内部クロックドライバ回路。
【請求項１６】
前記第１プールアップ部は、
前記遅延フォーリングクロックと前記ライジングクロックの反転信号の両者ともがディセーブルである区間で前記第１ノード電圧をプールアップさせることを特徴とする請求項１２に記載の内部クロックドライバ回路。
【請求項１７】
前記第１プールアップ部は、
前記第１ノードと第２ノードとの間に連結されており、前記遅延フォーリングクロックによって前記第１ノード電圧を前記第２ノード電圧にプールアップさせる第１スイッチング素子と、
前記第２ノードと電源電圧との間に連結されており、前記ライジングクロックの反転信号によって前記第２ノード電圧を前記電源電圧にプールアップさせる第２スイッチング素子と、
で構成されたことを特徴とする請求項１６に記載の内部クロックドライバ回路。
【請求項１８】
前記第１プールアップ部は、
前記第１ノードと第２ノードとの間に連結されており、前記ライジングクロックの反転信号によって前記第１ノード電圧を前記第２ノード電圧にプールアップさせる第１スイッチング素子と、
前記第２ノードと電源電圧との間に連結されており、前記遅延フォーリングクロックによって前記第２ノード電圧を前記電源電圧にプールアップさせる第２スイッチング素子と、
で構成されたことを特徴とする請求項１６に記載の内部クロックドライバ回路。
【請求項１９】
前記第１ラッチ部は、
前記第１ノード電圧を反転させて前記フォーリングＤＬＬクロックを出力する第１インバータと、
前記第１インバータの出力の入力を受けて前記第１ノードに出力端子を連結した第２インバータと、
で構成されたことを特徴とする請求項１２に記載の内部クロックドライバ回路。
【請求項２０】
前記遅延部は、
前記ライジングクロックを第１時間遅延させて前記遅延ライジングクロックを出力する第１遅延部と、
前記フォーリングクロックを第２時間遅延させて前記遅延フォーリングクロックを出力する第２遅延部と、
を含むことを特徴とする請求項１に記載の内部クロックドライバ回路。
【請求項２１】
前記第１遅延部は、
前記ライジングクロックを前記第１時間遅延させる第１遅延部と、
前記第１遅延部の出力を反転させる第１インバータと、
前記フォーリングクロックを前記第２時間遅延させる第２遅延部と、
前記第２遅延部の出力を反転させる第２インバータと、
で構成されたことを特徴とする請求項２０に記載の内部クロックドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より詳細には、内部クロックドライバ回路に関する。
【背景技術】
【０００２】
一般的に、ＤＬＬクロックドライバとは、ライジングクロックＲＣＫおよびフォーリングクロック（ＦＣＫ）の入力を受けて、所定のパルス幅を有するライジングＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）クロックＲＣＫＤＬＬおよびフォーリングＤＬＬクロックＦＣＫＤＬＬを生成する回路である。 このような一般的なクロック装置に対して日本特許公開公報２００３−１０１４０９号に提示された。
【０００３】
このようなＤＬＬクロックドライバは、図１に示すように、ライジングＤＬＬクロックＲＣＫＤＬＬを生成する第１パルス生成部１０と、フォーリングＤＬＬクロックを生成する第２パルス生成部２０とを含むことができる。
【０００４】
第１パルス生成部１０は、第１遅延部１１と、第１および第２インバータＩＶ１、ＩＶ２と、ナンドゲートＮＤ１とを含んでいる。第１遅延部１１は、ライジングクロックＲＣＫの入力を受けて遅延させ、第１インバータＩＶ１は、第１遅延部１１の出力信号を反転させる。ナンドゲートＮＤ１は、ライジングクロックＲＣＫおよび第１インバータＩＶ１の出力信号の入力を受けてナンド演算を行う。第２インバータＩＶ２は、ナンドゲートＮＤ１の出力信号を反転させる。
【０００５】
第２パルス生成部２０は、第１パルス生成部１０と同様、第２遅延部２２と、第３および第４インバータＩＶ３、ＩＶ４と、ナンドゲートＮＤ２とで構成されているが、入力信号としてフォーリングクロックＦＣＫが入力される点において相違している。
【０００６】
ここで、ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬは、図２に示すように、一般的にオーバーラップしてはいけない。また、前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬは、ライジングクロックＲＣＫおよびフォーリングクロックＦＣＫに比べて相対的に小さいパルス幅を有する。
【０００７】
一般的に、ＤＬＬクロックをドライビングするための基本的な条件は、ライジングエッジから出力されるライジングＤＬＬクロックＲＣＫＤＬＬとフォーリングエッジから出力されるフォーリングＤＬＬクロックＦＣＫＤＬＬとが絶対に重なってはならず、各ＤＬＬクロック（ＲＣＫＤＬＬ、ＦＣＫＤＬＬ）の上昇エッジは絶対に保存されなければならない。この２つの条件のうちの１つでも満たすことができなければ、前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬによって出力される半導体集積回路のデータＤＱおよびデータストロボパルスＤＱＳの出力が歪曲し、高周波数において正常に動作できなくなる。
【０００８】
このとき、入力信号である前記ライジングクロックＲＣＫと前記フォーリングクロックＦＣＫは、それぞれの上昇エッジでＤＬＬクロック（ＲＣＫＤＬＬ、ＦＣＫＤＬＬ）を生成できる有効な値を有している。これに伴い、前記ライジングクロックＲＣＫおよびフォーリングクロックＦＣＫのパルス幅が変化し、究極的には２つのクロック（ＲＣＫ、ＦＣＫ）が重なる場合がある。これにより、ライジングクロックＲＣＫおよびフォーリングクロックＦＣＫによって生成されるライジングＤＬＬクロックＲＣＫＤＬＬおよびフォーリングＤＬＬクロックＦＣＫＤＬＬが重なる恐れもある。しかし、従来のＤＬＬクロックドライバは、内部的に定められた所定の幅を有するパルスを生成してこれを用いるため、動作周波数が遅い場合にはＤＬＬクロック（ＲＣＫＤＬＬ、ＦＣＫＤＬＬ）の重複現象が発生しない上に、２つのＤＬＬクロック（ＲＣＫＤＬＬ、ＦＣＫＤＬＬ）の上昇エッジも適切に保存される。
【０００９】
ところで、このような従来のＤＬＬクロックドライバは、入力信号である前記ライジングクロックＲＣＫと前記フォーリングクロックＦＣＫのパルス幅が回路内部の遅延部１１、２２によって調節される。これに伴い、ライジングクロックＲＣＫおよびフォーリングクロックＦＣＫのパルス幅が互いに同じになったり定められた幅よりも小さくなることがあるが、その瞬間から出力信号に歪曲が生じ重複現象が発生する恐れがある。
【００１０】
このような問題点を解決するために、従来には、図３に示すように、ラッチ部を備えたＤＬＬクロックドライバが提案された。
【００１１】
図３に示したＤＬＬクロックドライバ回路は、第１パルス生成部３０と、第２パルス生成部４０と、第１ラッチ部５０と、第２ラッチ部６０とで構成される。
【００１２】
前記第１、第２パルス生成部３０、４０は、図１に示した第１、第２パルス生成部１０、２０とその構成が同じである。前記第１ラッチ部５０は、第３、第４ナンドゲートＮＤ３、ＮＤ４と第５インバータＩＶ５で構成することができ、前記第２ラッチ部６０は、第５、第６ナンドゲートＮＤ５、ＮＤ６と第６インバータＩＶ６で構成することができる。
【００１３】
図３のＤＬＬクロックドライバは、高周波数用として用いられ、前記第１、第２パルス生成部３０、４０の出力が前記第１、第２ラッチ部５０、６０に入力される。図４は、図３に示したＤＬＬクロックドライバ回路のタイミング図である。
【００１４】
前記第１パルス生成部３０の出力ＲＣＫＰＢは、前記ライジングクロックＲＣＫがイネーブルされることによってディセーブルし、前記遅延ライジングクロックＲＣＫＤＢがディセーブルされることによってイネーブルする。また、前記第２パルス生成部４０の出力は、前記フォーリングクロックＦＣＫがイネーブルされることによってディセーブルし、前記遅延フォーリングクロックＲＣＫＤＢがディセーブルされることによってイネーブルする。
【００１５】
前記ライジングＤＬＬクロックＲＣＫＤＬＬは、前記第１パルス生成部３０の出力ＲＣＫＰＢがディセーブルされればイネーブルし、前記第２パルス生成部４０の出力ＦＣＫＰＢがディセーブルされればディセーブルする。
【００１６】
前記フォーリングＤＬＬクロックＦＣＫＤＬＬは、前記第２パルス生成部４０の出力ＦＣＫＰＢがディセーブルされればイネーブルし、前記第１パルス生成部３０の出力ＲＣＫＰＢがディセーブルされればディセーブルする。
【００１７】
しかし、図３に示されたＤＬＬクロックドライバも、限定された領域ではあるが、内部的に特定の区間内で定められたパルス生成部３０、４０を介してパルスを生成している。すなわち、図１および図３に示されたＤＬＬクロックドライバは、すべて前記ＤＬＬクロック（ＲＣＫＤＬＬ、ＦＣＫＤＬＬ）の重複防止および上昇エッジ保存のために、入力信号（ＲＣＫ、ＦＣＫ）を用いて内部でパルスを生成している。このように、内部でパルスを生成すれば、入力信号（ＲＣＫ、ＦＣＫ）の幅と内部パルスの幅とが同じになる周波数までのみ動作を保存できるが、前記入力信号（ＲＣＫ、ＦＣＫ）の幅が内部パルスの幅より小さくなる場合は、出力データに歪曲が生じる可能性がある。
【００１８】
このような従来のＤＬＬクロックドライバは、周波数限界を有しており、トランジスタの性能が低下する場合には、内部パルスの上昇および下降の勾配が大きくなるため、完全なパルスが生成されなかったりパルスが消えてしまったりという誤動作を誘発する恐れがある。
【００１９】
また、前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬが転送される配線は、半導体集積回路の全体に渡って配置されるため、寄生容量の影響が極めて高い。また、工程変数などによってトランジスタの特性が変動する場合には、前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬのライジングタイムとフォーリングタイムが長くなり（各信号の遷移速度が遅くなるため）、究極的には前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬのパルス幅が存在しなくなる恐れがある。
【特許文献１】特開２００３−１０１４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、上述した問題点を解決するために案出されたものであって、動作周波数の制限なく、ライジングＤＬＬクロックとフォーリングＤＬＬクロックのオーバーラップがない内部クロックドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上述した技術的な課題を達成するために、本発明に係る内部クロックドライバ回路は、ライジングクロックとフォーリングクロックを遅延させて遅延ライジングクロックと遅延フォーリングクロックを出力する遅延部と、前記ライジングクロック、前記フォーリングクロック、および前記遅延ライジングクロックの入力を受けて組み合わせてライジングＤＬＬクロックを出力するライジングＤＬＬクロック生成部と、前記ライジングクロック、前記フォーリングクロック、および前記遅延フォーリングクロックの入力を受けて組み合わせてフォーリングＤＬＬクロックを出力するフォーリングＤＬＬクロック生成部とを含む。
【発明の効果】
【００２２】
本発明に係る内部クロックドライバ回路は、周波数の制限なく、ライジングＤＬＬクロックとフォーリングＤＬＬクロックとがオーバーラップが発生しない回路を具現することで、ＤＬＬクロック信号によるデータの歪曲問題を解決できる効果がある。
【発明を実施するための最良の形態】
【００２３】
以下、添付の図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
【００２４】
図５および図６を参照すれば、本実施形態に係るＤＬＬクロックドライバ回路は、遅延部１００と、ライジングＤＬＬクロック生成部２００と、フォーリングＤＬＬクロック生成部３００とで構成される。
【００２５】
前記遅延部１００は、ライジングクロックＲＣＫとフォーリングクロックＦＣＫを遅延させて遅延ライジングクロックＲＣＫＤＢと遅延フォーリングクロックＦＣＫＤＢを生成する。前記遅延部１００は、前記ライジングクロックＲＣＫと前記フォーリングクロックＦＣＫを前記所定の時間遅延させる一般的な遅延回路で具現することができる。
【００２６】
このとき、前記ライジングクロックＲＣＫと前記フォーリングクロックＦＣＫは、周期は同じでありながら位相差は異なる信号であり得る。例えば、前記ライジングクロックＲＣＫと前記フォーリングクロックＦＣＫは、ＤＬＬ回路で生成されたＤＬＬクロックの位相をスプリットした相補的な信号であっても良いし、２つの信号が半導体集積回路内の信号ラインを介して伝達された後に位相差が変動した信号であっても良い。これにより、前記ライジングクロックのハイレベルである区間と前記フォーリングクロックのハイレベルである区間が重なる場合が発生し得る。
【００２７】
このような前記遅延部１００は、図６に示すように、第１遅延部１１０と、第２遅延部１２０とを含むことができる。前記第１遅延部１１０は、前記ライジングクロックＲＣＫを遅延させる。前記第２遅延部１２０は、前記フォーリングクロックＦＣＫを遅延させる。このとき、前記第１遅延部１１０は、ライジングクロックＲＣＫを第１時間だけ遅延させることができるし、前記第２遅延部１２０は、前記フォーリングクロックＦＣＫを第２時間だけ遅延させることができる。前記第１時間と第２時間は同一であっても良いし相違しても良い。
【００２８】
また、第１遅延部１１０の出力に第１インバータＩＶ１１を設置し、第２遅延部１２０の出力に第２インバータＩＶ１２を設置することもできる。第１および第２インバータＩＶ１１、ＩＶ１２は、第１および第２遅延部１１０、１２０の出力信号を反転増幅して、遅延ライジングクロックＲＣＫＤＢおよび遅延フォーリングクロックＦＣＫＤＢをそれぞれ生成する。このように、第１および第２インバータＩＶ１１、ＩＶ１２ によって出力された遅延ライジングクロックＲＣＫＤＢおよび遅延フォーリングクロックＦＣＫＤＢは、インバータ（ＩＶ１１、ＩＶ１２）が備わっていない場合の遅延ライジングクロックＲＣＫＤＢおよび遅延フォーリングクロックＦＣＫＤＢに比べて２分の１周期だけ位相差が存在することができる。
【００２９】
前記ライジングＤＬＬクロック生成部２００は、前記ライジングクロックＲＣＫ、前記フォーリングクロックＦＣＫ、および前記遅延ライジングクロックＲＣＫＤＢの入力を受けてライジングＤＬＬクロックＲＣＫＤＬＬを生成する。
【００３０】
このようなライジングＤＬＬクロック生成部２００は、図６に示すように、第１プールアップ部２１０と、第１プールダウン部２２０と、第１ラッチ部２３０とで構成されることができる。
【００３１】
前記第１プールアップ部２１０は、前記フォーリングクロックＦＣＫの反転信号と前記遅延ライジングクロックＲＣＫＤＢによって第１ノードＮ１の電圧をプールアップさせる。前記第１プールアップ部２１０は、前記フォーリングクロックＦＣＫの反転信号ＦＣＫＢおよび前記遅延ライジングクロックＲＣＫＤＢが同時にイネーブルされるときに、第１ノードＮ１の電圧をプールアップさせる。前記第１ノードＮ１は、前記第１プールダウン部２２０と前記第１プールアップ部２１０との連結ノードである。また、前記フォーリングクロックＦＣＫの反転信号ＦＣＫＢは、第３インバータＩＶ１３によって生成される。
【００３２】
このような第１プールアップ部２１０は、図６に示すように、第１スイッチング素子２１１と、第２スイッチング素子２１２とで構成されることができる。前記第１スイッチング素子２１１は、前記第１ノードＮ１と第２ノードＮ２との間に連結されており、前記フォーリングクロックＦＣＫの反転信号によって前記第１ノードＮ１の電圧を前記第２ノードＮ２の電圧にプールアップさせる。また、前記第２スイッチング素子２１２は、前記第２ノードＮ２および電源電圧ＶＩＮＴとの間に連結されており、前記遅延ライジングクロックＲＣＫＤＢによって前記第２ノードＮ２の電圧を前記電源電圧ＶＩＮＴにプールアップさせる。すなわち、前記第１スイッチング素子２１１および第２スイッチング素子２１２は、前記遅延ライジングクロックＲＣＫＤＢと前記フォーリングクロックＦＣＫの反転信号ＦＣＫＢによってそれぞれターンオンされる直列連結したＰＭＯＳトランジスタであり得る。
【００３３】
前記第１プールダウン部２２０は、前記ライジングクロックＲＣＫと前記遅延ライジングクロックＲＣＫＤＢによって前記第１ノードＮ１の電圧をプールダウンさせる。前記第１プールダウン部２２０は、前記ライジングクロックＲＣＫと前記遅延ライジングクロックＲＣＫＤＢの両者ともがイネーブルされるときに前記第１ノードＮ１の電圧をプールダウンさせる。前記ライジングクロックＲＣＫと前記遅延ライジングクロックＲＣＫＤＢのうちのいずれか１つでもディセーブルされれば、前記第１プールダウン部２２０は駆動しない。
【００３４】
このような第１プールダウン部２２０は、図６に示すように、第３スイッチング素子２２１と、第４スイッチング素子２２２とで構成されることができる。前記第３スイッチング素子２２１は、前記第１ノードＮ１と第３ノードＮ３との間に連結されており、前記ライジングクロックＲＣＫによって前記第１ノードＮ１の電圧を前記第３ノードＮ３の電圧にプールダウンさせる。前記第４スイッチング素子２２２は、前記第３ノードＮ３と接地電圧ＶＳＳとの間に連結されており、前記遅延ライジングクロックＲＣＫＤＢによって前記第３ノードＮ３の電圧を前記接地電圧ＶＳＳにプールダウンさせる。したがって、前記第１プールダウン部２２０を構成する第３スイッチング素子２２１および第４スイッチング素子２２２は、それぞれライジングクロックＲＣＫと遅延ライジングクロックＲＣＫＤＢによってターンオンされる直列連結したＮＭＯＳトランジスタであり得る。
【００３５】
前記第１ラッチ部２３０は、前記第１ノードＮ１の電圧をラッチして前記ライジングＤＬＬクロックＲＣＫＤＬＬを出力する。前記第１ラッチ部２３０は、前記第１ノードＮ１の電圧がハイレベルになればハイレベルを維持させるし、ローレベルになればローレベルを維持させる。
【００３６】
このような第１ラッチ部２３０は、第５インバータＩＶ１５および第６インバータＩＶ１６で構成されることができる。前記第５インバータＩＶ１５は、前記第１ノードＮ１の電圧を反転させて前記ライジングＤＬＬクロックＲＣＫＤＬＬで出力する。また、前記第６インバータＩＶ１６は、前記第５インバータＩＶ１５の出力反転させて 第 1 ノードと自分の出力端子が連結される。
【００３７】
前記フォーリングＤＬＬクロック生成部３００は、前記ライジングクロックＲＣＫと前記フォーリングクロックＦＣＫと前記遅延フォーリングクロックＦＣＫＤＢとの入力を受けてフォーリングＤＬＬクロックＦＣＫＤＬＬを出力する。
【００３８】
前記フォーリングＤＬＬクロック生成部３００は、遅延フォーリングクロックＦＣＫＤＢによって制御されており、例えば、第２プールアップ部３１０と、第２プールダウン部３２０と、第２ラッチ部３３０とで構成されることができる。
【００３９】
前記第２プールアップ部３１０は、反転したライジングクロックＲＣＫＢと前記遅延フォーリングクロックＦＣＫＤＢによって第４ノードＮ４の電圧をプールアップさせるように構成される。前記第２プールアップ部３１０は、前記反転したライジングクロックＲＣＫＢと前記遅延フォーリングクロックＦＣＫＤＢの両者ともがイネーブルされるときに、前記第４ノードＮ４の電圧をプールアップさせる。ここで、前記反転したライジングクロックＲＣＫＢは、第４インバータＩＶ１４によって得られる。前記第４ノードＮ４は、前記第２プールダウン部３２０と前記第２プールアップ部３１０との連結ノードである。前記第２プールアップ部３１０は、第５スイッチング素子３１１と、第６スイッチング素子３１２とで構成される。第５スイッチング素子３１１は、前記第４ノードＮ４と第５ノードＮ５との間に連結されており、前記反転したライジングクロックＲＣＫＢによって前記第４ノードＮ４の電圧を前記第５ノードＮ５の電圧にプールアップさせる。また、前記第６スイッチング素子３１２は、前記第５ノードＮ５および電源電圧ＶＩＮＴとの間に連結されており、前記遅延ライジングクロックＲＣＫＤＢによって前記第５ノードＮ５の電圧を電源電圧ＶＩＮＴにプールアップさせる。すなわち、前記第５スイッチング素子３１１および第６スイッチング素子３１２は、前記遅延ライジングクロックＲＣＫＤＢと前記フォーリングクロックＦＣＫの反転信号ＦＣＫＢによってそれぞれターンオンされる直列連結したＰＭＯＳトランジスタであり得る。
【００４０】
前記第２プールダウン部３２０は、第７スイッチング素子３２１と、第８スイッチング素子３２２とで構成されることができる。前記第７スイッチング素子３２１は、前記第４ノードＮ４と第６ノードＮ６との間に連結されており、前記フォーリングクロックＦＣＫによって前記第４ノードＮ４の電圧を前記第６ノードＮ６の電圧にプールダウンさせる。前記第８スイッチング素子３２２は、前記第６ノードＮ６と接地電圧ＶＳＳとの間に連結されており、前記遅延フォーリングクロックＦＣＫＤＢによって前記第６ノードＮ６の電圧を前記接地電圧ＶＳＳにプールダウンさせる。第７および第８スイッチング素子３２１、３２２は、前記フォーリングクロックＦＣＫおよび前記遅延フォーリングクロックＦＣＫＤＢによって各々ターンオンされる直列連結したＮＭＯＳトランジスタで構成されることができる。
【００４１】
第２ラッチ部３３０は、第４ノードＮ４の電圧をラッチさせるように構成されており、第７および第８インバータＩＶ１７、ＩＶ１８で構成されることができる。
【００４２】
すなわち、本実施形態に係るライジングＤＬＬクロック生成部２００は、前記ライジングクロックＲＣＫと前記遅延ライジングクロックＲＣＫＤＢの両者ともがイネーブルされればイネーブルするし、前記フォーリングクロックＦＣＫの反転信号と前記遅延ライジングクロックＲＣＫＤＢの両者ともがディセーブルされればディセーブルするライジングＤＬＬクロックＲＣＫＤＬＬを出力するように構成される。すなわち、前記ライジングクロックＲＣＫと前記遅延ライジングクロックＲＣＫＤＢのうちのいずれか１つでもディセーブルされる場合には、前記ライジングＤＬＬクロックＲＣＫＤＬＬはイネーブルしない。また、前記フォーリングクロックＦＣＫの反転信号と前記遅延ライジングクロックＲＣＫＤＢのいずれか１つでもイネーブルされた場合には、前記ライジングＤＬＬクロックＲＣＫＤＬＬはディセーブルしない。前記ライジングＤＬＬクロック生成部２００は、前記ライジングクロックＲＣＫ、前記フォーリングクロックＦＣＫ、および前記遅延ライジングクロックＲＣＫＤＢの入力を受けて前記ライジングＤＬＬクロックＲＣＫＤＬＬを出力するロジックゲートとトランジスタを用いて具現することができる。
【００４３】
また、本実施形態に係る前記フォーリングＤＬＬクロック生成部３００は、前記フォーリングクロックＦＣＫと前記遅延フォーリングクロックＦＣＫＤＣの両者ともがイネーブルされればイネーブルするし、前記ライジングクロックＲＣＫの反転信号ＲＣＫＢと前記遅延フォーリングクロックＦＣＫＤＢの両者ともがディセーブルされればディセーブルするフォーリングＤＬＬクロックＦＣＫＤＬＬを出力する。すなわち、前記フォーリングクロックＦＣＫと前記遅延フォーリングクロックＦＣＫＤＢのうちのいずれか１つでもディセーブルされた場合には、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはイネーブルしない。また、前記ライジングクロックＲＣＫの反転信号と前記遅延フォーリングクロックＦＣＫＤＢのいずれか１つでもイネーブルされた場合には、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはディセーブルしない。
【００４４】
本実施形態に係るＤＬＬクロックドライバは、内部パルスによる動作周波数の限界を克服するために、内部パルス幅を調節しないことによって、ＤＬＬクロック（ＲＣＫＤＬＬ、ＦＣＫＤＬＬ）の重複防止および上昇エッジを保存できるようになる。
【００４５】
このような本実施形態に係るＤＬＬクロックドライバ回路の動作を説明すれば、次の通りとなる。
【００４６】
前記ライジングクロックＲＣＫと前記遅延ライジングクロックＲＣＫＤＢの両者ともがハイである区間で前記第１プールダウン部２２０が駆動して、前記第１ノードＮ１の電圧をローレベルにプールダウンさせる。この後、前記第１ラッチ部２３０は、前記第１プールアップ部２１０および前記第１プールダウン部２２０が駆動しなくても、前記第１ノードＮ１の電圧をローレベルで維持させる。したがって、前記第１ラッチ部２３０は、前記第１ノードＮ１の電圧を反転させたハイレベルの前記ライジングＤＬＬクロックＲＣＫＤＬＬを出力する。
【００４７】
その後、フォーリングクロックＦＣＫの反転信号ＦＣＫＢと前記遅延ライジングクロックＲＣＫＤＢの両者ともがローである区間で前記第１プールアップ部２１０が駆動し、前記第１ノードＮ１の電圧をハイレベルにプールアップさせる。これに伴い、前記第１ラッチ部２３０は、前記第１ノードＮ１の電圧をローレベルからハイレベルに遷移させる。また、前記第１ラッチ部２３０は、前記第１プールアップ部２１０および前記第１プールダウン部２２０が駆動していない状態でも、前記第１ノードＮ１の電圧をハイレベルで維持させる。したがって、前記第１ラッチ部２３０は、ローレベルの前記ライジングＤＬＬクロックＲＣＫＤＬＬを出力する。このため、前記ライジングクロックＲＣＫ、前記遅延ライジングクロックＲＣＫＤＢ、および前記フォーリングクロックＦＣＫのタイミングによって、前記ライジングＤＬＬクロックＲＣＫＤＬＬはハイレベルにセットされ、ローレベルにリセットされる。
【００４８】
前記フォーリングＤＬＬクロックＦＣＫＤＬＬも、前記ライジングＤＬＬクロックＲＣＫＤＬＬと同一の方式で生成される。
【００４９】
前記フォーリングクロックＦＣＫと前記遅延フォーリングクロックＦＣＫＤＢの両者ともがハイである区間で前記第２プールダウン部３２０は駆動して、前記第４ノードＮ４の電圧をローレベルにプールダウンさせる。前記第２ラッチ部３３０は、前記第２プールダウン部３２０が駆動して前記第４ノードＮ４電圧がローレベルの状態になれば、その後、前記第２プールアップ部３１０および前記第２プールダウン部３２０が駆動していない状態でも、前記第４ノードＮ４の電圧をローレベルで維持させる。したがって、前記第２ラッチ部３３０は、前記第４ノードＮ４の電圧を反転させたハイレベルの前記フォーリングＤＬＬクロックＦＣＫＤＬＬを出力する。
【００５０】
その後、前記ライジングクロックＲＣＫの反転信号と前記遅延フォーリングクロックＦＣＫＤＢの両者ともがローである区間で前記第２プールアップ部３１０は駆動し、前記第４ノードＮ４の電圧をハイレベルにプールアップさせる。これに伴い、前記第２ラッチ部３３０は、前記第４ノードＮ４の電圧をローレベルからハイレベルに遷移させる。また、前記第２ラッチ部３３０は、前記第２プールアップ部３１０が駆動して前記第４ノードＮ４の電圧がハイレベルである状態になれば、その後、前記第２プールアップ部３１０および前記第２プールダウン部３２０が駆動していない状態でも、前記第４ノードＮ４の電圧をハイレベルで維持する。したがって、前記第２ラッチ部３３０は、ローレベルの前記フォーリングＤＬＬクロックＦＣＫＤＬＬを出力する。このように、前記フォーリングクロックＦＣＫ、前記遅延フォーリングクロックＦＣＫＤＢ、および前記ライジングクロックＲＣＫによって、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはハイレベルにセットされ、ローレベルにリセットされる。
【００５１】
本発明によれば、前記ライジングＤＬＬクロックＲＣＫＤＬＬがハイである区間において、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはハイレベルになれない。このため、ライジングＤＬＬクロックＲＣＫＤＬＬとフォーリングＤＬＬクロックＦＣＫＤＬＬは、互いにオーバーラップしない。
【００５２】
図７は、前記ライジングクロックＲＣＫと前記フォーリングクロックＦＣＫがオーバーラップしない場合、図６に示されたＤＬＬクロックドライバ回路のタイミング図である。図７は、前記第１遅延部１１０と前記第２遅延部１２０の遅延時間が、前記ライジングクロックＲＣＫのパルス幅に比べて比較的少ない場合である。すなわち、前記ライジングクロックＲＣＫが前記遅延ライジングクロックＲＣＫＤＢに比べて位相が遅延した場合である。
【００５３】
前記ライジングクロックＲＣＫと前記遅延ライジングクロックＲＣＫＤＢの両者ともがハイである区間で前記第１プールダウン部２２０が駆動するため、前記ライジングクロックＲＣＫがハイになるまで前記第１プールダウン部２２０は駆動しない。前記ライジングクロックＲＣＫがハイになるとき、前記ライジングＤＬＬクロックＲＣＫＤＬＬは、前記第１ラッチ部２３０によってハイレベルになる。したがって、ａ時点において前記ライジングＤＬＬクロックＲＣＫＤＬＬはハイレベルになり、前記第１ラッチ部２３０はハイレベルのライジングＤＬＬクロックＲＣＫＤＬＬを維持し続ける。その後、前記フォーリングクロックＦＣＫがハイであり（前記フォーリングクロックＦＣＫの反転信号がローである場合と同様）、前記遅延ライジングクロックＲＣＫＤＢがローである区間では前記第１プールアップ部２１０が駆動するため、前記ライジングＤＬＬクロックＲＣＫＤＬＬは前記第１ラッチ部２３０によってローレベルにリセットされる。したがって、ｂ時点において前記ライジングＤＬＬクロックＲＣＫＤＬＬはローレベルになる。
【００５４】
また、前記フォーリングクロックＦＣＫと前記遅延フォーリングクロックＦＣＫＤＢの両者ともがハイである区間で前記第２プールダウン部３２０が駆動するため、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはハイレベルになる。したがって、ｂ時点において前記フォーリングＤＬＬクロックＦＣＫＤＬＬはハイレベルになり、前記第２ラッチ部３３０はハイレベルを維持し続ける。その後、前記ライジングクロックＲＣＫがハイであり（前記ライジングクロックＲＣＫの反転信号がローである場合と同様）、前記遅延フォーリングクロックＦＣＫＤＢがローである区間で前記第２プールアップ部３１０が駆動するため、前記フォーリングＤＬＬクロックＦＣＫＤＬＬは前記第２ラッチ部３３０によってローレベルにリセットされる。したがって、ｃ時点において前記フォーリングＤＬＬクロックＦＣＫＤＬＬはローレベルになる。
【００５５】
このように、前記第１遅延部１１０の遅延時間が比較的少ない場合に、本発明は、前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬがオーバーラップしない。
【００５６】
図８は、図６に示されたＤＬＬクロックドライバ回路の前記ライジングクロックＲＣＫと前記フォーリングクロックＦＣＫがオーバーラップしない場合や、前記第１遅延部１１０と前記第２遅延部１２０の遅延時間が比較的大きい場合のタイミング図である。
【００５７】
図７とは異なり、図８の場合は、前記ライジングクロックＲＣＫが前記遅延ライジングクロックＲＣＫＤＢに比べて位相が先行する場合である。したがって、前記遅延ライジングクロックＲＣＫＤＢがハイになるまで前記第１プールダウン部２２０は駆動しない。したがって、ａ時点からｂ時点までは前記第１プールダウン部２２０が駆動しない。その後、ｂ時点においてライジングクロックＲＣＫがハイになれば、前記第１プールダウン部２２０は駆動する。前記ライジングＤＬＬクロックＲＣＫＤＬＬはハイレベルになり、前記第１プールアップ部２１０が駆動するまで維持し続ける。この後、前記第１プールアップ部２１０は、前記遅延ライジングクロックＲＣＫＤＢがローになり前記フォーリングクロックＦＣＫがハイになる区間で駆動する。すなわち、ｃ時点において前記ライジングＤＬＬクロックＲＣＫＤＬＬはローになる。
【００５８】
また、前記遅延フォーリングクロックＦＣＫＤＢがハイになるまで前記第２プールダウン部３２０は駆動しない。その後、前記遅延フォーリングクロックＦＣＫＤＢがハイになれば、前記第２プールダウン部３２０は駆動する。このとき、前記第２ラッチ部３３０はセットされてハイレベルのフォーリングＤＬＬクロックＦＣＫＤＬＬを出力する。その後、前記ライジングクロックＲＣＫがハイであり前記遅延フォーリングクロックＦＣＫＤＢがローである時点で前記第２プールアップ部３１０が駆動して、前記第２ラッチ部３３０はリセットされてローレベルのフォーリングＤＬＬクロックＦＣＫＤＬＬを出力する。
【００５９】
図７と同様、図８の場合も、前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬはオーバーラップしない。
【００６０】
図９は、前記ライジングクロックＲＣＫと前記フォーリングクロックＦＣＫがオーバーラップして前記ＤＬＬクロックドライバ回路に入力される場合であり、前記ライジングクロックＲＣＫが前記遅延ライジングクロックＲＣＫＤＢに比べて位相が遅延した場合である。
【００６１】
ａ時点からｂ時点まで前記遅延ライジングクロックＲＣＫＤＢがハイである区間であったり、前記ライジングクロックＲＣＫがローであったりするため、前記ライジングＤＬＬクロックＲＣＫＤＬＬはローレベルである。その後、ｂ時点に前記ライジングクロックＲＣＫがハイになれば、前記ライジングＤＬＬクロックＲＣＫＤＬＬはハイレベルになり、前記第１ラッチ部２３０はハイレベルの前記ライジングＤＬＬクロックＲＣＫＤＬＬを維持させる。
【００６２】
その後、ｃ時点に前記フォーリングクロックＦＣＫがハイになり、前記遅延ライジングクロックＲＣＫＤＢがローであれば、前記ライジングＤＬＬクロックはＲＣＫＤＬＬローとなる。その後、ｄ時点に前記ライジングクロックＲＣＫと前記遅延ライジングクロックＲＣＫＤＢの両者ともがハイであるため、前記ライジングＤＬＬクロックＲＣＫＤＬＬは再びローレベルからハイレベルに遷移する。
【００６３】
前記フォーリングクロックＦＣＫと前記遅延フォーリングクロックＦＣＫＤＢはａ時点において両者ともハイであるため、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはハイである。その後、ｂ時点において前記ライジングクロックＲＣＫがハイであり、前記遅延フォーリングクロックＦＣＫＤＢがローであるため、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはローに遷移する。その後、ｃ時点において両者ともハイであるため、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはハイとなる。その後、ｄ時点において前記ライジングクロックＲＣＫがハイであり、前記遅延フォーリングクロックＦＣＫＤＢがローであるため、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはローレベルに遷移する。
【００６４】
図９に示すように、本発明は、前記フォーリングクロックＦＣＫと前記ライジングクロックＲＣＫがオーバーラップした信号の入力を受けて、オーバーラップしない前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬを出力する。
【００６５】
図１０は、前記ライジングクロックＲＣＫと前記フォーリングクロックＦＣＫがオーバーラップする場合であり、前記ライジングクロックＲＣＫが前記遅延ライジングクロックＲＣＫＤＢに比べて位相が先行する場合のタイミング図である。
【００６６】
ｂ時点において前記遅延ライジングクロックＲＣＫＤＢがハイになるとき、前記ライジングＤＬＬクロックＲＣＫＤＬＬがセットされてハイになる。その後、ｃ時点において前記フォーリングクロックＦＣＫがハイであり、前記遅延ライジングクロックＲＣＫＤＢがローであるため、前記ライジングＤＬＬクロックＲＣＫＤＬＬはローに遷移する。その後、ｄ時点において前記遅延ライジングクロックＲＣＫＤＢがハイになるとき、前記ライジングＤＬＬクロックＲＣＫＤＬＬがセットされてハイになる。
【００６７】
また、ａ時点において前記フォーリングクロックＦＣＫと前記遅延フォーリングクロックＦＣＫＤＢがハイであるため、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはハイとなる。その後、ｂ時点において前記ライジングクロックＲＣＫがハイであり、前記遅延フォーリングクロックＦＣＫＤＢがローであるため、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはローになる。ｃ時点において、前記フォーリングクロックＦＣＫと前記遅延フォーリングクロックＦＣＫＤＢがハイであるため、前記フォーリングＤＬＬクロックＦＣＫＤＬＬはハイになる。
【００６８】
図１０に示したように、前記フォーリングクロックＦＣＫと前記ライジングクロックＲＣＫがオーバーラップする場合であるとともに、前記ライジングクロックＲＣＫが前記遅延ライジングクロックＲＣＫＤＢに比べて位相が先行する場合にも、本発明に係る前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬはオーバーラップしない。
【００６９】
本発明は、従来技術とは異なり、所定の幅を有するパルスを生成せず、前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬを生成することによって、高周波数においてトランジスタなどの性能低下によってパルスが消えたり、出力が歪曲されたりする問題が発生せずにオーバーラップしない前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬを生成する。
【００７０】
本発明において、前記第１プールアップ部２１０は、前記第１スイッチング素子２１１と前記第２スイッチング素子２１２に入力される信号を変えて実施することもできる。 例えば、図１１に示すように、前記第１プールダウン部２２０、前記第２プールアップ部３１０、および前記第２プールダウン部３２０も、前記第１スイッチング素子２２１、３１１、３２１と前記第２スイッチング素子２２２、３１２、３２２に入力される信号を変えて実施することもできる。
【００７１】
本発明は、ＤＬＬクロックドライバを例にあげて説明したが、一般的な内部クロックドライバ回路への適用も可能である。
【００７２】
本発明は、前記第１遅延部１１０と前記第２遅延部１２０の遅延時間や前記ライジングクロックＲＣＫおよび前記フォーリングクロックＦＣＫの周波数およびオーバーラップする程度に制限されるものでなく、前記ライジングＤＬＬクロックＲＣＫＤＬＬと前記フォーリングＤＬＬクロックＦＣＫＤＬＬをオーバーラップしないように出力するものである。したがって、高周波数クロックを用いる半導体集積回路において、本発明に係るＤＬＬクロックドライバはさらに有用である。
【００７３】
このように、本発明が属する技術分野の当業者は、本発明がその技術的思想や必須の特徴を変更せずに他の具体的な形態で実施され得るということを理解するはずである。
したがって、以上で記述した実施例は、すべての面において例示的なものであって、限定的なものではないものと理解しなければならない。本発明の範囲は、前記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味および範囲ならびにその等価概念から導き出されるすべての変更または変形された形態が本発明の範囲に含まれるものと解釈されなければならない。
【図面の簡単な説明】
【００７４】
【図１】従来技術に係るＤＬＬクロックドライバ回路の図である。
【図２】図１に示されたＤＬＬクロックドライバ回路のタイミング図である。
【図３】従来技術に係るさらに他のＤＬＬクロックドライバ回路の図である。
【図４】図３に示されたＤＬＬクロックドライバ回路のタイミング図である。
【図５】本発明の一実施形態に係るＤＬＬクロックドライバ回路のブロック図である。
【図６】図５のＤＬＬクロックドライバ回路を詳細に示した回路図である。
【図７】図６に示されたＤＬＬクロックドライバ回路のタイミング図である。
【図８】図６に示されたＤＬＬクロックドライバ回路のタイミング図である。
【図９】図６に示されたＤＬＬクロックドライバ回路のタイミング図である。
【図１０】図６に示されたＤＬＬクロックドライバ回路のタイミング図である。
【図１１】本発明の他の実施形態に係るＤＬＬクロックドライバ回路を 概略的に示した回路図である。
【符号の説明】
【００７５】
１０、３０…第１パルス生成部
１１、３３、１１０…第１遅延部
２０、４０…第２パルス生成部
２２、４４、１２０…第２遅延部
５０、２３０…第１ラッチ部
６０、３３０…第２ラッチ部
１００…遅延部
２００…ライジングＤＬＬクロック生成部
２１０…プールアップ部
２１１…第１スイッチング素子
２１２…第２スイッチング素子
２２０…第１プールダウン部
２２１…第３スイッチング部
２２２…第４スイッチング部
３００…フォーリングＤＬＬクロック生成部
３１０…第２プールアップ部
３１１…第５スイッチング部
３１２…第６スイッチング部
３２０…第２プールダウン部
３２１…第７スイッチング部
３２２…第８スイッチング部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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