(57)【要約】【課題】ＯＰＣによる補正処理時間の増大を招くことなく、光近接効果によるゲート長のばらつきを確実に抑制することができる半導体集積回路を提供する。【解決手段】縦方向に延在するゲートＧを含む標準セルＣ１，Ｃ２，Ｃ３，…が、横方向に複数個配置されて、標準セル列を形成している。標準セル列が縦方向に複数列配置されて、標準セル群を構成している。各標準セル列の少なくとも一方の端に、ダミーゲート、または、非活性トランジスタを形成するゲートのいずれかである付加ゲートを２個以上含む、末端配置標準セルＣｅが配置されている。【選択図】図１
2008235350.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在するゲートが前記第１の方向と直交する第２の方向に複数個配置されてなるゲート列が、前記第１の方向に複数列配置された、ゲート群を備え、
前記各ゲート列の少なくとも一方の端に、ダミーゲート、または、非活性トランジスタを形成するゲートのいずれかである付加ゲートが、２個以上、配置されている
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記各ゲート列の両端に、前記付加ゲートが、２個以上、配置されている
ことを特徴とする半導体集積回路。
【請求項３】
請求項１において、
前記各ゲート列の少なくとも一方の端に、前記付加ゲートが、４個ずつ、配置されている
ことを特徴とする半導体集積回路。
【請求項４】
請求項１において、
前記ゲート群は、標準セル領域に、配置されており、
前記２個以上の付加ゲートは、前記標準セル領域の周囲の辺のうち前記第１の方向の少なくとも１つの辺に沿って、並んでいる
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記２個以上の付加ゲートは、前記標準セル領域の周囲の辺のうち、前記第１の方向の全ての辺に沿って、並んでいる
ことを特徴とする半導体集積回路。
【請求項６】
請求項４において、
前記２個以上の付加ゲートが並ぶ、前記標準セル領域の前記少なくとも１つの辺は、前記標準セル領域を含む内部回路領域の周囲の辺に、沿ったものである
ことを特徴とする半導体集積回路。
【請求項７】
請求項１において、
前記各ゲート列において、前記２個以上の付加ゲートのうち内側の２個の前記第１の方向における長さは、当該２個以上の付加ゲートに隣り合う、活性トランジスタを形成するゲートの前記第１の方向における長さ以上である
ことを特徴とする半導体集積回路。
【請求項８】
請求項１において、
前記各ゲート列において、前記２個以上の付加ゲート同士の間隔と、当該２個以上の付加ゲートのうち最も内側のものと、これに隣り合う、活性トランジスタを形成するゲートとの間隔とは、等しい
ことを特徴とする半導体集積回路。
【請求項９】
請求項１において、
前記ゲート群の、前記付加ゲートを含む全てのゲートは、前記第１の方向における長さが等しい
ことを特徴とする半導体集積回路。
【請求項１０】
請求項１において、
前記ゲート群の、前記付加ゲートを含む全てのゲートは、前記第２の方向における長さが等しい
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１において、
前記各ゲート列における前記２個以上の付加ゲートは、前記第２の方向における位置が、同じである
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１において、
前記非活性トランジスタは、容量を構成するトランジスタ、電源電位固定機能を持つトランジスタ、またはオフトランジスタである
ことを特徴とする半導体集積回路。
【請求項１３】
第１の方向に延在する、１つのまたは、前記第１の方向と直交する第２の方向に配置された複数のゲートを含む標準セルが、前記第２の方向に複数個配置されてなる標準セル列を備え、
前記標準セル列が、前記第１の方向に複数列配置されており、
前記各標準セル列の少なくとも一方の端に、ダミーゲート、または、非活性トランジスタを形成するゲートのいずれかである付加ゲートを、２個以上含む末端配置標準セルが、配置されている
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１３において、
前記各標準セル列における前記末端配置標準セルは、前記第２の方向における位置が、同じである
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１３において、
前記各標準セル列の両端に、前記末端配置標準セルが、配置されている
ことを特徴とする半導体集積回路。
【請求項１６】
請求項１５において、
前記末端配置標準セルは、それぞれ、
前記第２の方向における両端に設けられた第１および第２の付加ゲートと、
前記第１の付加ゲートに隣り合う第３の付加ゲートと、
前記第２の付加ゲートに隣り合う第４の付加ゲートとを備えたものである
ことを特徴とする半導体集積回路。
【請求項１７】
請求項１３において、
前記末端配置標準セルのうち少なくとも１つは、
容量を構成するトランジスタ、電源電位固定機能を持つトランジスタ、オフトランジスタ、または、ダイオードを含む
ことを特徴とする半導体集積回路。
【請求項１８】
請求項１３において、
前記末端配置標準セルのうち少なくとも１つは、
当該半導体集積回路に電源電位を与えるためのメタル配線、または、当該半導体集積回路に基板電位を与えるための拡散領域が、省かれている
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光近接効果の抑制に対して有効な半導体集積回路に関するものである。
【背景技術】
【０００２】
まず、本明細書における言葉の定義を以下に記す。
【０００３】
「活性トランジスタ」とは、トランジスタの動作特性を利用して回路の所望の機能に寄与するトランジスタを指す。「非活性トランジスタ」とは、逆に回路の所望の機能に寄与しないトランジスタを指す。非活性トランジスタのゲート形状のばらつきは、回路の所望の機能には影響しない。「トランジスタ」とは、活性トランジスタおよび非活性トランジスタの両方を指す。
【０００４】
非活性トランジスタには、Ｐチャネルトランジスタのゲート電位を電源電位に固定したもの、もしくはＮチャネルトランジスタのゲート電位を接地電位に固定したものであって、オフ状態に保たれているトランジスタ（以下、これを「オフトランジスタ」と呼ぶ）や、Ｐチャネルトランジスタのゲート電位を接地電位に固定し、さらにソース電位およびドレイン電位を電源電位に固定したもの、もしくはＮチャネルトランジスタのゲート電位を電源電位に固定し、さらにソース電位およびドレイン電位を接地電位に固定したものであって、電源と接地間の容量として作用させるトランジスタ（以下、これを「容量トランジスタ」と呼ぶ）や、ソース電位とドレイン電位を同電位に固定することで電流が流れないようにしたトランジスタや、ドレイン電位を電源電位または接地電位に保つ役割を果たすトランジスタ（以下、これを「電位固定トランジスタ」と呼ぶ）を含む。
【０００５】
「ゲート」とは、ポリシリコンなどで形成され、拡散領域とによってトランジスタを構成するトランジスタのゲートか、またはトランジスタを構成しない「ダミーゲート」を指す。
【０００６】
以下、トランジスタ、トランジスタを用いた一般的な標準セル、およびその標準セルを用いた半導体集積回路について、順に図を用いて説明する。
【０００７】
図１５はトランジスタを示す図である。同図中、（ａ）に示すように、Ｐ型トランジスタＴｐはＰ型拡散領域Ｄｐ、ゲートＧおよびＮ型ウェルＮＷから形成される。また、（ｂ）に示すように、Ｎ型トランジスタＴｎはＮ型拡散領域Ｄｎ、ゲートＧおよびＰ型ウェルＰＷから形成される。トランジスタのゲートＧは、ポリシリコンなどを材料として形成され、拡散領域Ｄｐ（またはＤｎ）に挟まれている。トランジスタのソースまたはドレインは拡散領域Ｄｐ（またはＤｎ）によって形成される。図中、ゲートＧのゲート幅をＷ、ゲート長をＬとする。このゲート幅Ｗおよびゲート長Ｌを様々に設定することにより、多種多様なトランジスタ特性が自由に得られる。
【０００８】
図１６は図１５のトランジスタを用いた標準セルを示す図である。同図に示すように、標準セルＣは、Ｐ型トランジスタＴｐ１，Ｔｐ２、Ｎ型トランジスタＴｎ１，Ｔｎ２、Ｐ型トランジスタＴｐ１，Ｔｐ２に基板電位を供給するための拡散領域Ｄｂｎ、Ｎ型トランジスタＴｎ１，Ｔｎ２に基板電位を供給するための拡散領域Ｄｂｐ、Ｐ型トランジスタＴｐ１，Ｔｐ２のソースに電源電位を供給するためのメタル配線Ｍｖｄｄ、Ｎ型トランジスタＴｎ１，Ｔｎ２のソースに接地電位を供給するためのメタル配線Ｍｖｓｓ、Ｎ型ウェルＮＷおよびＰ型ウェルＰＷを備えている。また、トランジスタのゲートの間隔をＳとする。なお、トランジスタの拡散領域、ゲートＧ、ゲート幅Ｗ、ゲート長Ｌなどは、図１５での説明と重複するため、図１６中での符号は省略した。図１６に示す標準セルＣは標準セルの一例であり、他にも、様々な形状のトランジスタを自由に配置配線することによって、多種多様な標準セルを実現できる。
【０００９】
図１７は標準セルを複数配置した半導体集積回路を示す図である。同図に示すように、標準セルＣ１，Ｃ２，Ｃ３，…をゲートが延在する方向（以下、縦方向）と直交する方向（以下、横方向）にそれぞれ隣接配置して標準セル列を形成し、さらにその標準セル列を縦方向に複数配置し、それらを配線することによって、所望の機能をもつＬＳＩを実現する。このとき、各標準セルのＮ型ウェルＮＷ、Ｐ型ウェルＰＷ、拡散領域Ｄｂｎ、拡散領域Ｄｂｐ、メタル配線Ｍｖｄｄ、メタル配線Ｍｖｓｓ（いずれも図示省略）などを標準セル間で共有または隣接するように標準セルを配置するため、これらは切れ目なく横方向に延在する形状となる。
【００１０】
この半導体集積回路における、トランジスタのゲート寸法のばらつきに関する課題について、以下に述べる。
【００１１】
半導体集積回路における伝搬遅延時間のばらつきの主な要因としては、動作電源電圧、温度、プロセス上のばらつきなどがある。半導体集積回路は、上記のばらつきの要因のすべてが最も悪い条件となった場合でもその動作が保証されるように、設計されていなければならない。特にトランジスタのゲート長はトランジスタの動作を規定する重要な要素であり、ゲート長のばらつきの影響は、プロセス上のばらつきの中で非常に大きな割合を占めている。さらに近年、トランジスタの微細化の進展に伴ってゲート長はますます小さくなり、ゲート長のばらつきの割合が増大する傾向にある。このため、伝搬遅延時間のばらつきの増大に伴い設計マージンを大きくする必要が生じており、高性能な半導体集積回路を提供することが困難になっている。
【００１２】
また、一般に、半導体集積回路の製造プロセスでは、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行うためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路を形成する。トランジスタのゲートを形成する際にも、フォトリソグラフィ工程、エッチング工程、レジスト除去工程が行われる。このフォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなる。
【００１３】
このため、半導体集積回路の製造に際し、配線などのパターンを描画または露光するにあたって、光近接効果の発生に対処するために、パターンの寸法精度の向上のための補正が不可欠になっている。光近接効果を補正する技術として、ＯＰＣ（Optical Proximity effect Correction)がある。ＯＰＣとは、ゲートとそれに近接する他のゲートパターンまでの距離から光近接効果によるゲート長変動量を予測し、その変動量を打ち消すようにゲートを形成するためのフォトレジストのマスク値を予め補正することによって、露光後のゲート長の仕上がり値を一定値に保つ技術である。
【００１４】
一方、ＯＰＣによるゲートマスクの補正は、ＴＡＴ(Turn Around Time)の遅延や処理量の増大を招くという問題がある。特に従来では、ゲートパターンは規格化されておらず、ゲート長やゲート間隔はチップ全体でまちまちであったため、ＯＰＣによる補正には多大な処理量を必要としていた。
【００１５】
これを回避するために、ゲート長やゲート間隔を一種類かまたは数種類の値に限定してレイアウトを行うといった提案もなされている。この提案によれば、限定されたゲート長で回路設計を行ったり、ゲート間隔を統一するためにダミーゲートを挿入したりすることにより、ＯＰＣによるゲートマスクの修正を行わずとも、ゲート長の仕上がり値を一定値に保つことができる。したがって、光近接効果によるゲート長のばらつきを抑制することができる。
【００１６】
図１８はゲート長とゲート間隔をそれぞれ一種類に限定した場合に用いる標準セルの例を示す。図１８の標準セルでは、トランジスタのゲートＧ１，Ｇ２，…，Ｇ８が、一定のゲート長Ｌを有し、かつ、一定のゲート間隔Ｓで配置されている。すなわち、活性トランジスタのゲートＧ２，Ｇ３，Ｇ６，Ｇ７に対して光近接効果によるゲート長のばらつきを抑制するため、ゲート間隔およびゲート長が一定となるよう、ダミーゲートＧ１，Ｇ４，Ｇ５，Ｇ８が配置されている。
【００１７】
図１９は図１８のような標準セルを用いて設計された従来の半導体集積回路を示す。図１９に示すように、標準セル境界のダミーゲートを共有するように、標準セルＣ１，Ｃ２，Ｃ３，…が横方向に配置される。このため、半導体集積回路内の全ての活性トランジスタのゲート長とゲート間隔が統一されるので、ゲート長の仕上がり値を一定値に保つことができ、光近接効果によるゲート長のばらつきを抑制することができる。
【００１８】
なお、本願発明に関連する先行技術文献としては、例えば、特許文献１〜３が知られている。
【特許文献１】特開平１０−３２２５３号公報
【特許文献２】米国特許第７１３７０９２号明細書
【特許文献３】特開２００７−１２８５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述したように、トランジスタの微細化の進展に伴い、ゲート長が短くなり、ゲートを露光する際における回折光による光近接効果の影響が大きくなっている。さらに、ゲートの周辺パターンの状況に応じて、光近接効果の影響が異なるという問題が生じる。
【００２０】
例えば図１９に示す半導体集積回路では、内部に配置された活性トランジスタのゲートは、その両隣にそれぞれ２個以上のゲートが配置されている。例えばゲートＧａは、その左隣にゲートＧａ１，Ｇａ２が配置されるとともに、その右隣にゲートＧａ３，Ｇａ４が配置されている。一方、標準セル列の末端に配置された活性トランジスタのゲートは、その隣にゲートが１個しか配置されない場合が起こりうる。例えば、ゲートＧｂは、その左隣にはダミーゲートＧｂ１しか配置されていない。
【００２１】
ゲートＧｂのように、末端に配置され、隣にゲートが１個しか配置されていないゲートでは、ゲートＧａのように、両隣にそれぞれ２個以上のゲートが配置されたゲートと比較すると、光近接効果の影響が大きく異なってくる。このため、ゲート寸法のばらつき量が大きく異なることになる。
【００２２】
このため、ＯＰＣによる補正処理を半導体集積回路全体において同様に行った場合には、ゲート寸法のばらつきが必ずしも適切に補正されないゲートが存在することになり、回路誤動作を招く可能性がある。一方、末端に配置され、隣にゲートが１個しか配置されていないゲートについて、他のゲートと区別してＯＰＣによる補正処理を行うことも考えられるが、この場合は、補正処理時間の増大を招くことになり、好ましくない。
【００２３】
前記の問題に鑑み、本発明は、ＯＰＣによる補正処理時間の増大を招くことなく、光近接効果によるゲート長のばらつきを確実に抑制することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明は、半導体集積回路として、第１の方向に延在するゲートが前記第１の方向と直交する第２の方向に複数個配置されてなるゲート列が、前記第１の方向に複数列配置された、ゲート群を備え、前記各ゲート列の少なくとも一方の端に、ダミーゲート、または、非活性トランジスタを形成するゲートのいずれかである付加ゲートが、２個以上、配置されているものである。
【００２５】
本発明によると、各ゲート列の少なくとも一方の端に、付加ゲートが２個以上配置されているので、活性トランジスタを形成するゲートのうちこの端に最も近いゲートについても、その隣に２個以上のゲートが確実に配置されることになる。このため、このゲートについて、光近接効果の影響によるゲート長のばらつきが、活性トランジスタを形成する他のゲートと同程度に抑えられる。したがって、例えばＯＰＣによる補正処理を半導体集積回路全体において同様に行うことによって、半導体集積回路全体において、ゲート長のばらつきを適切に補正することできる。
【００２６】
また、本発明は、半導体集積回路として、第１の方向に延在する１つのまたは、前記第１の方向と直交する第２の方向に配置された複数のゲートを含む標準セルが、前記第２の方向に複数個配置されてなる標準セル列が、前記第１の方向に複数列配置された、標準セル群を備え、前記各標準セル列の少なくとも一方の端に、ダミーゲート、または、非活性トランジスタを形成するゲートのいずれかである付加ゲートを、２個以上含む末端配置標準セルが、配置されているものである。
【００２７】
本発明によると、各標準セル列の少なくとも一方の端に、付加ゲートを２個以上含む末端配置標準セルが配置されているので、活性トランジスタを形成するゲートのうちこの端に最も近いゲートについても、その隣に２個以上のゲートが確実に配置されることになる。このため、このゲートについて、光近接効果の影響によるゲート長のばらつきが、活性トランジスタを形成する他のゲートと同程度に抑えられる。したがって、例えばＯＰＣによる補正処理を半導体集積回路全体において同様に行うことによって、半導体集積回路全体において、ゲート長のばらつきを適切に補正することできる。
【発明の効果】
【００２８】
本発明によると、半導体集積回路において、ＯＰＣ処理による補正対象となる全ての、活性トランジスタを形成するゲートについて、近接して配置される周辺ゲートパターンが限定されるので、ゲート長のばらつきを確実に抑えることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３０】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路のレイアウトパターンの簡略図、図２は図１の半導体集積回路に用いた末端配置標準セルのレイアウトパターンの簡略図である。
【００３１】
図１の半導体集積回路では、標準セルＣ１，Ｃ２，Ｃ３，…が横方向（第２の方向に相当）に並べて配置されることによって、標準セル列が構成されている。各標準セルはそれぞれ、縦方向（第１の方向）に延在する１つまたは、横方向に並んだ複数のゲートＧを含む。隣り合う標準セルは、その境界のダミーゲートを共有するように配置されている。そしてこの標準セル列が複数列、縦方向に並べて配置されて、標準セル群を構成している。
【００３２】
そして、各標準セル列の両端に、図２に示す末端配置標準セルＣｅがそれぞれ配置されている。図２に示すように、末端配置標準セルＣｅは、セル境界に付加ゲートとしてのダミーゲートＧ１を有し、その隣りに付加ゲートとしてのダミーゲートＧ０を有することを特徴とする。またその他に、Ｐ型トランジスタに基板電位を供給するための拡散領域Ｄｂｎ、Ｎ型トランジスタに基板電位を供給するための拡散領域Ｄｂｐ、Ｐ型トランジスタのソースに電源電位を供給するためのメタル配線Ｍｖｄｄ、トランジスタのソースに接地電位を供給するためのメタル配線Ｍｖｓｓ、Ｎ型ウェルＮＷ、Ｐ型ウェルＰＷなども含む。なお、図２は標準セル列の左端に配置するためのレイアウトになっており、右端に配置する場合はこれを左右反転すればよい。
【００３３】
すなわち、図１の半導体集積回路は、縦方向に延在するゲートが横方向に複数個配置されてなるゲート列が、複数列配置されたゲート群を備えた構成になっている。そして、各ゲート列の両端に、付加ゲートとしてのダミーゲートが２個以上配置されている。Ｇ２，Ｇ６，Ｇ７は活性トランジスタを形成するゲート、Ｇ０，Ｇ１，Ｇ３，Ｇ４，Ｇ５，Ｇ８，Ｇ９はダミーゲートである。なお、図１の半導体集積回路では、各ゲートは等間隔で並んでいるが、必ずしも等間隔でなくてもよい。
【００３４】
末端配置標準セルＣｅの配置によって、活性トランジスタを形成するゲートのうち標準セル列の最も端に位置するものについても、その両隣に必ず２個以上のゲートが配置されることになる。例えば図１の最下段の標準セル列では、活性トランジスタを形成するゲートのうち最も左端にあるゲートＧ２について、末端配置標準セルＣｅ１が配置されたことによって、その左隣にダミーゲートＧ０，Ｇ１が配置されている。これにより、ゲートＧ２に対する光近接効果の影響が、例えば活性トランジスタを形成する他のゲートＧ６に対する光近接効果の影響の程度までに抑制される。したがって、半導体集積回路全体における活性トランジスタのゲート長のばらつきを抑制することができる。
【００３５】
なお、図１の構成では、各標準セル列の両端に末端配置標準セルＣｅを配置しているが、いずれか一方の端に配置するようにしてもかまわない。
【００３６】
また、本実施形態では、末端配置標準セルＣｅは２個のダミーゲートを有するものとしたが、３個以上のダミーゲートを有するものとしてもかまわない。本願発明者らは、ダミーゲートが２個だけであっても十分に光近接効果によるゲート長のばらつきを抑制できる効果があることを確認できた。ただし、ダミーゲートの配置領域に余裕がある場合は、ダミーゲートを３個以上配置することは、ばらつき抑制効果を高めるにはなおよい。
【００３７】
また、ゲート列の末端に配置する付加ゲートとしては、ダミーゲートの他に、回路の動作機能に寄与しない非活性トランジスタを形成するゲートを用いてもかまわない。
【００３８】
また、各ゲート列において、末端に配置された２個以上の付加ゲートのうちの内側の２個の縦方向の長さは、これに隣り合う、活性トランジスタを形成するゲートの縦方向の長さ以上であることが好ましい。これにより、各ゲート列において最も端に配置された、活性トランジスタを形成するゲートについて、縦方向の長さがそれ以上である２個以上のゲートが隣に配置される。このため、いかなるゲート幅をもつ活性トランジスタであっても、ゲート長のばらつきを抑制することができる。
【００３９】
また、各ゲート列において、末端に配置された２個以上の付加ゲート同士の間隔と、最も内側の付加ゲートとこれに隣り合う、活性トランジスタを形成するゲートとの間隔とは、等しいことが好ましい。これにより、各ゲート列において最も端に配置された、活性トランジスタを形成するゲートとこれの隣に配置された付加ゲートについて、ゲート間隔を一定にすることができる。このため、ゲート長のばらつきをより抑制することができる。
【００４０】
また、ゲート群の、付加ゲートを含む全てのゲートは、縦方向の長さが等しいことが好ましい。また、ゲート群の、付加ゲートを含む全てのゲートは、横方向の長さが等しいことが好ましい。これにより、付加ゲートを含む全てのゲートについて、ゲート形状がそろうため、ゲート長のばらつきをより抑制することができる。
【００４１】
（第２の実施形態）
図３は本発明の第２の実施形態に係る末端配置標準セルのレイアウトパターンの簡略図である。図３の末端配置標準セルＣｅＡを図１の半導体集積回路における末端配置標準セルＣｅの代わりに用いた場合も、第１の実施形態と同様の作用効果が得られ、半導体集積回路全体における活性トランジスタのゲート長のばらつきを抑制することができる。
【００４２】
図３において、図２の末端配置標準セルＣｅとの違いは、メタル配線Ｍｖｄｄ，Ｍｖｓｓを有しない点である。これにより、ゲート長のばらつきを抑制しつつ、メタル配線リソースを確保することができ、より回路設計の自由度を向上させることができる。図３以外にも例えば、拡散領域Ｄｂｎ，Ｄｂｐを有しない末端配置標準セルなども用いることができる。すなわち、ダミーゲートを２本以上備えている末端配置標準セルであれば、ゲート長のばらつきを抑制する効果を発揮することができる。
【００４３】
（第３の実施形態）
図４は本発明の第３の実施形態に係る半導体集積回路のレイアウトパターンの簡略図、図５は図４の半導体集積回路に用いた末端配置標準セルのレイアウトパターンの簡略図である。
【００４４】
図４では、図１における末端配置標準セルＣｅに代えて、図５に示す末端配置標準セルＣｅＢが、各標準セル列の両端に配置されている。図５に示す末端配置標準セルＣｅＢは、４個のダミーゲートＧ０ａ，Ｇ０ｂ，Ｇ１ａ，Ｇ１ｂを有している。第１および第２の付加ゲートとしてのダミーゲートＧ１ａ，Ｇ１ｂは、末端配置標準セルＣｅＢの横方向における両端に設けられている。第３の付加ゲートとしてのダミーゲートＧ０ａはダミーゲートＧ１ａに隣り合って設けられ、第４の付加ゲートとしてのダミーゲートＧ０ｂはダミーゲートＧ１ｂに隣り合って設けられている。ただし、図５では、拡散領域Ｄｂｎ，Ｄｂｐ、メタル配線Ｍｖｄｄ，Ｍｖｓｓ、Ｎ型ウェルＮＷ、Ｐ型ウェルＰＷの図示を省略している。あるいは、これらは実際に存在しなくてもよい。
【００４５】
すなわち、図４の半導体集積回路は、各ゲート列の両端に、ダミーゲートが４個ずつ、配置されている。これにより、第１の実施形態と同様の作用効果が得られ、半導体集積回路全体における活性トランジスタのゲート長のばらつきを抑制することができる。
【００４６】
また、図２および図３の末端配置標準セルを用いる場合、標準セル列の左端に配置する場合と右端に配置する場合とで、末端配置標準セルを左右反転しなければならない。これに対して、図５の末端配置標準セルＣｅＢでは、左右両方のセル境界付近にそれぞれ２本ずつのダミーゲートが配置されている。このため、標準セル列の左端と右端とに、末端配置標準セルＣｅＢをそのまま反転することなく配置すればよい。したがって、半導体集積回路のレイアウト設計をより簡略化できる。
【００４７】
図６は本実施形態に係る末端配置標準セルの他の例のレイアウトパターンの簡略図、図７は図６の末端配置標準セルを用いた場合の半導体集積回路のレイアウトパターンの簡略図である。図６の末端配置標準セルＣｅＣは、図５の末端配置標準セルＣｅＢに比べて、さらにダミーゲートＧ０ｃが追加されており、計５個のダミーゲートを有している。この場合も、図５の末端配置標準セルＣｅＢを用いた場合と同様の効果が得られる。
【００４８】
（第４の実施形態）
図８は本発明の第４の実施形態に係る末端配置標準セルのレイアウトパターンの簡略図である。図８に示す末端配置標準セルＣｅＤは、３個のダミーゲートＧ０ｂ，Ｇ１ａ，Ｇ１ｂに加えて、ゲートＧ０ｄを有している。そしてゲートＧ０ｄと拡散領域とによって、トランジスタＴｐ１，Ｔｎ１が形成されている。トランジスタＴｐ１，Ｔｎ１は容量を構成するトランジスタであり、非活性トランジスタである。ただし、図８では、拡散領域Ｄｂｎ，Ｄｂｐ、メタル配線Ｍｖｄｄ，Ｍｖｓｓ、Ｎ型ウェルＮＷ、Ｐ型ウェルＰＷの図示を省略している。あるいは、これらは実際に存在しなくてもよい。
【００４９】
図８の末端配置標準セルＣｅＤを図１の半導体集積回路における末端配置標準セルＣｅの代わりに用いた場合でも、第１の実施形態と同様の作用効果が得られ、半導体集積回路全体における活性トランジスタのゲート長のばらつきを抑制することができる。また図８の末端配置標準セルＣｅＤは、容量を構成するトランジスタＴｐ１，Ｔｎ１を含むので、電源間のデカップリング容量標準セルとしての機能を兼ね備えることができる。
【００５０】
ここで注意すべき点として、トランジスタＴｐ１，Ｔｎ１を形成するゲートＧ０ｄのゲート長Ｌ０が隣のゲートＧ１ａのゲート長Ｌ１よりも大きいとき、この末端配置標準セルＣｅＤに隣接配置された標準セルに含まれた活性トランジスタのゲート長のばらつきに悪影響を及ぼすことが考えられる。
【００５１】
例えば図９は、図８の末端配置標準セルＣｅＤを半導体集積回路内の標準セルＣ１と隣接させたときのレイアウトパターンの簡略図を示している。図９において、例えば活性トランジスタのゲートＧ３に注目すると、そのゲート長Ｌ３と、隣の２個のゲートＧ１ａ，Ｇ２のゲート長Ｌ１，Ｌ２とが等しく、またそれぞれのゲート間隔Ｓ１，Ｓ２が等しいため、ゲート長Ｌ３のばらつきを十分に抑制することができる。ところが、活性トランジスタのゲートＧ２に注目すると、その２本隣のゲートＧ０ｄは長いゲート長Ｌ０をもつため、ゲート長Ｌ２のばらつきを十分に抑制できない可能性がある。
【００５２】
これを回避するための手段として、長いゲート長をもつゲートに対しては、その隣のゲートとの間隔を多少広く確保する。これにより、ゲート長が長いことに起因するばらつきの増大を防ぐことができる。例えば図９において、ゲート間隔Ｓ０をゲート間隔Ｓ１，Ｓ２よりも大きくすることにより、ゲート長Ｌ０が長いゲートＧ０ａに起因する、ゲートＧ２のゲート長ばらつきへの悪影響を防ぐことができる。このような手段をとることによって、容量トランジスタを含む末端配置標準セルを用いた場合でも、ゲート長のばらつき抑制効果を十分に発揮させることができる。
【００５３】
なお、ここでは、他の機能を兼ね備えた末端配置標準セルとして、容量を構成するトランジスタを含むものを示したが、この他にも、例えば、電源電位固定機能を持つトランジスタを含むもの、ゲート絶縁膜破壊を回避するための電荷の逃避手段としてのダイオードを含むもの、あるいは、オフトランジスタを含むものなどを用いることが可能である。
【００５４】
（第５の実施形態）
図１０は本発明の第５の実施形態に係る半導体集積回路のレイアウトパターンの簡略図である。図１０の半導体集積回路は、図４とほぼ同様であるが、末端配置標準セルＣｅＢが、標準セル列の両端以外の箇所にも配置されている点が異なる。図１０のように、末端配置標準セルＣｅＢを標準セル列の中に配置したとしても、これに隣接する標準セルに悪影響を及ぼすことはない。よって、半導体集積回路のレイアウト設計に末端配置標準セルを活用することが可能となる。
【００５５】
なお、他の末端配置標準セル、例えば図２および図３に示す末端配置標準セルＣｅ，ＣｅＡなどについても、同様に、標準セル列の両端以外の箇所に配置してもかまわない。
【００５６】
（第６の実施形態）
図１１は本発明の第６の実施形態に係る半導体集積回路のレイアウトパターンの簡略図である。図１１の半導体集積回路は、図１とほぼ同様であるが、第１列および第４列の標準セル列の左端に、図８に示す末端配置標準セルＣｅＤが配置されている点が異なる。すなわち、構成の異なる末端配置標準セルが混在している。このように、構成の異なる末端配置標準セルを混在させて配置した場合であっても、上述の各実施形態と同様に、ゲート長のばらつきを抑制することができる。
【００５７】
（第７の実施形態）
図１２は本発明の第７の実施形態に係る半導体集積回路のレイアウトパターンの簡略図である。図１２の半導体集積回路は、図４とほぼ同様であるが、各標準セル列の両端に配置された末端配置標準セルＣｅＢが、縦方向に揃って配置されている点が異なる。すなわち、各末端配置標準セルＣｅＢは、横方向における位置が同じである。ゲート群として見た場合には、各ゲート列の両端のダミーゲートは、横方向における位置が同じであり、縦方向に揃って配置されている。
【００５８】
このため、半導体集積回路のレイアウト領域を矩形にすることができる。したがって、他の半導体集積回路のレイアウト領域との整合性を高めることができ、さらに大規模な半導体集積回路がレイアウト設計しやすくなる、という利点がある。
【００５９】
（第８の実施形態）
図１３は本発明の第８の実施形態に係る半導体集積回路のレイアウトパターンの簡略図である。図１３の半導体集積回路は、標準セル列とは異なるレイアウト仕様で設計されたマクロセルＲを含んでいる。そして、マクロセルＲと標準セル列との境界においても、標準セル側のゲート長のばらつきを抑制するために、末端配置標準セルＣｅＢが配置されている。
【００６０】
図１４は半導体集積回路のレイアウトの一例を示す図である。図１４に示すように、半導体集積回路は通常、内部回路領域１と、Ｉ／Ｏ領域２とに分かれている。そして内部回路領域１は、標準セル領域３Ａ，３Ｂの他に、アナログ領域４やメモリ領域５を含んでいる。なお、標準セル領域とは、標準セルだけを用いて回路が構成されている領域であり、例えばメモリ領域やアナログ領域は、標準セルでは構成されていないため、標準セル領域には含まれない。
【００６１】
そして、上述した各実施形態に係るゲート群は、標準セル領域３Ａ，３Ｂに含まれており、各ゲート列は横方向に並んでいるものとする。そして、例えば標準セル領域３Ａの周囲の辺のうち、縦方向の辺Ｙ１，Ｙ２に沿って、ゲート列の端に配置された２個以上の付加ゲートが並んでいる。なお、縦方向の辺のうち少なくとも１つの辺に沿って並んでいれば、本発明に含まれる。もちろん、縦方向の全ての辺に沿って、２個以上の付加ゲートが並んでいてもよい。
【００６２】
また、標準セル領域３Ｂの周囲の辺のうち、縦方向の辺Ｘに沿って、ゲート列の端に配置された２個以上の付加ゲートが並んでいる。この辺Ｘは、標準セル領域３Ｂを含む内部回路領域１の周囲の辺に沿ったものである。
【産業上の利用可能性】
【００６３】
本発明は、各種電子機器に搭載される半導体集積回路等に利用することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態に係る半導体集積回路のレイアウトパターンの簡略図である。
【図２】図１の半導体集積回路に用いた末端配置標準セルのレイアウトパターンの簡略図である。
【図３】本発明の第２の実施形態に係る末端配置標準セルのレイアウトパターンの簡略図である。
【図４】本発明の第３の実施形態に係る半導体集積回路のレイアウトパターンの簡略図である。
【図５】図４の半導体集積回路に用いた末端配置標準セルのレイアウトパターンの簡略図である。
【図６】本発明の第３の実施形態に係る末端配置標準セルの他の例のレイアウトパターンの簡略図である。
【図７】図６の末端配置標準セルを用いた場合の半導体集積回路のレイアウトパターンの簡略図である。
【図８】本発明の第４の実施形態に係る末端配置標準セルのレイアウトパターンの簡略図である。
【図９】図８の末端配置標準セルを他の標準セルと隣接させたときのレイアウトパターンの簡略図である。
【図１０】本発明の第５の実施形態に係る半導体集積回路のレイアウトパターンの簡略図である。
【図１１】本発明の第６の実施形態に係る半導体集積回路のレイアウトパターンの簡略図である。
【図１２】本発明の第７の実施形態に係る半導体集積回路のレイアウトパターンの簡略図である。
【図１３】本発明の第８の実施形態に係る半導体集積回路のレイアウトパターンの簡略図である。
【図１４】半導体集積回路のレイアウトの一例を示す図である。
【図１５】トランジスタの一般的なレイアウトパターンの簡略図である。
【図１６】標準セルのレイアウトパターンの簡略図である。
【図１７】図１６のような標準セルを用いた従来の半導体集積回路のレイアウトパターンの簡略図である。
【図１８】ゲート長とゲート間隔を一定にした標準セルのレイアウトパターンの簡略図である。
【図１９】図１８のような標準セルを用いた従来の半導体集積回路のレイアウトパターンの簡略図である。
【符号の説明】
【００６５】
Ｃｅ，ＣｅＡ，ＣｅＢ，ＣｅＣ，ＣｅＤ  末端配置標準セル
Ｇ０，Ｇ１  ダミーゲート（付加ゲート）
Ｇ１ａ  ダミーゲート（第１の付加ゲート）
Ｇ１ｂ  ダミーゲート（第２の付加ゲート）
Ｇ０ａ  ダミーゲート（第３の付加ゲート）
Ｇ０ｂ  ダミーゲート（第４の付加ゲート）
Ｇ０ｃ  ダミーゲート（付加ゲート）
Ｇ０ｄ  非活性トランジスタを形成するゲート（付加ゲート）
Ｃ１，Ｃ２，Ｃ３  標準セル
Ｇ  ゲート
Ｍｖｄｄ，Ｍｖｓｓ  メタル配線
Ｄｂｎ，Ｄｂｐ  拡散領域
Ｔｐ１，Ｔｎ１  トランジスタ
１  内部回路領域
３Ａ，３Ｂ  標準セル領域
Ｙ１，Ｙ２，Ｘ  標準セル領域の周囲の辺
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１７】
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【図１８】
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【図１９】
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【図２】
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【図１６】
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