(57)【要約】      （修正有）【課題】ベース引き出し用電極とベース領域との接続抵抗を低抵抗化できる技術の提供。【解決手段】半導体基板上に、第１導電型のコレクタ領域、第１絶縁膜、第２導電型を有するベース引き出し用電極、及び第２絶縁膜をこの順で設け、第２絶縁膜及びベース引き出し用電極の一部をエッチングして、第１絶縁膜の表面を露出させ、開口部の側壁に、成長防止用絶縁膜を形成する。露出した第１絶縁膜をエッチングして、前記コレクタ領域の表面を露出させる。露出したコレクタ領域上に、ベース領域を選択エピタキシャル成長により形成する。ベース領域形成工程の後、前記成長防止用絶縁膜を除去する。その後、開口部の側壁に、第２導電型の不純物が高濃度でドープされた低抵抗化用側壁を形成する。低抵抗化用側壁を被覆するように絶縁性の分離膜を形成し、エミッタ層を、開口部の底部でベース領域と接する様に、開口部に埋めこむエミッタ層形成工程と、を具備する。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板上に、第１導電型のコレクタ領域、第１絶縁膜、前記第１導電型とは逆の第２導電型を有するベース引き出し用電極、及び第２絶縁膜をこの順で設け、前記第２絶縁膜及び前記ベース引き出し用電極の一部をエッチングして、前記第１絶縁膜の表面を露出させる開口部を形成する工程と、
前記開口部の側壁に、成長防止用絶縁膜を形成する工程と、
前記開口部において露出した前記第１絶縁膜を等方性エッチングにより除去し、前記コレクタ領域の表面を露出させる工程と、
選択エピタキシャル成長により、露出した前記コレクタ領域上にベース領域を形成するベース領域形成工程と、
前記ベース領域形成工程の後に実施され、前記成長防止用絶縁膜を除去する成長防止用絶縁膜除去工程と、
前記成長防止用絶縁膜除去工程の後に実施され、前記開口部の側壁に、前記第２導電型の不純物が高濃度でドープされた低抵抗化用側壁を形成する低抵抗化用側壁形成工程と、
前記低抵抗化用側壁を被覆するように絶縁性の分離膜を形成する分離膜形成工程と、
前記分離膜形成工程の後に実施され、エミッタ層を、前記開口部の底部で前記ベース領域と接する様に、前記開口部に埋めこむエミッタ層形成工程と、
を具備する
バイポーラ型トランジスタの製造方法。
【請求項２】
請求項１に記載されたバイポーラ型トランジスタの製造方法であって、
前記第１導電型は、Ｎ型であり、
前記第２導電型は、Ｐ型であり、
前記低抵抗化用側壁形成工程において形成される前記低抵抗化用側壁には、ホウ素が高濃度でドープされている
バイポーラ型トランジスタの製造方法。
【請求項３】
請求項２に記載されたバイポーラ型トランジスタであって、
前記低抵抗化用側壁にドープされるホウ素の濃度は、１×１０２０（ａｔｏｍ／ｃｍ３）以上である
バイポーラ型トランジスタの製造方法。
【請求項４】
半導体基板上に形成された第１導電型のコレクタ領域と、
前記コレクタ領域上に形成された選択エピタキシャル層であるベース領域と、
少なくとも前記ベース領域上に形成され、前記ベース領域を露出させる開口部を有し、前記第２導電型であるベース引き出し用電極と、
前記開口部の側壁に形成され、底部で前記ベース領域と接する低抵抗化用側壁と、
前記低抵抗化用側壁を被覆するように形成された絶縁性の分離膜と、
前記分離膜を介して前記開口部に埋めこまれ、前記開口部の底部において前記ベース領域に接するエミッタ層と、
を具備し、
前記低抵抗化用側壁には、前記第２導電型の不純物が高濃度でドープされている
バイポーラ型トランジスタ。
【請求項５】
請求項４に記載されたバイポーラ型トランジスタであって、
前記第１導電型は、Ｎ型であり、
前記第２導電型は、Ｐ型であり、
前記低抵抗化用側壁には、高濃度のホウ素がドープされている
バイポーラ型トランジスタ。
【請求項６】
請求項５に記載されたバイポーラ型トランジスタであって、
前記低抵抗化用側壁にドープされたホウ素の濃度は、１×１０２０（ａｔｏｍ／ｃｍ３）以上である
バイポーラ型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラ型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
シリコンバイポーラ型トランジスタ高速化の手段として、ベース領域にシリコン・ゲルマニウムのエピタキシャル層を導入するなどバンドギャップを利用した手法が、一般的な手段となっている。その中でも選択成長方式を用いた自己整合型バイポーラ型トランジスタには２つの利点が挙げられる。１）ベース領域を選択エピタキシャル成長により形成することで、目的とする領域以外には成長が起こらず、目的とする領域外のエピタキシャル形成部位を除去する必要がない。除去する工程を必要としないので製造ラインへの不純物汚染を防止でき、シリコン専用製造ラインへの適用が容易である。２）自己整合プロセスを使用することで高性能なフォトリソグラフィを使用せずに微細かつ高性能なデバイス形成を実現することができる。
【０００３】
上述のような選択成長方式を用いた自己整合型バイポーラ型トランジスタの製造方法として、ベース領域を形成する前にベース引き出し用電極の一部を露出させておき、ベース領域を形成する際に露出したベース引き出し用電極部分をベース領域に接続させる、という手法が知られている。このような手法としては、例えば、特許文献１、２に記載されたものが挙げられる。
【０００４】
特許文献１には、図１とともに、以下に述べる内容が記載されている。Ｐ型半導体基板上に、Ｎ型エピタキシャル層１０３、酸化膜１０５ａ、Ｐ型多結晶シリコン膜１０７ａ、窒化膜１０６ａ、庇部１０８を形成する。次いで、熱処理により、Ｎ型エピタキシャル層１０３上に、Ｐ型バリア層１１２を形成する。次いで、選択Ｎ型エピタキシャル層１１３を成長し、この時、エピタキシャル層と同様に露出している多結晶シリコン膜１０７ａの表面に、Ｎ型多結晶シリコン膜１１０ａが成長する（図１ａ）。次いで、熱処理を加え、選択Ｎ型エピタキシャル層１１３から不純物を拡散しＰ型バリア層１１２を反転させ、Ｎ型反転層１１４を形成する。また、多結晶シリコン膜１１０ａも多結晶シリコン膜１０７ａからのボロンの拡散によりＰ型に反転させ、多結晶シリコン膜１０７ｃを形成する。次いで、Ｇｅを１０％程度含むエピタキシャル層１０９ａとＧｅを１０％程度及びボロンを１Ｅ１９ａｔｏｍ／ｃｍ３程度含むＰ型エピタキシャル層を合計で７０ｎｍの厚さで選択成長しベース層を形成する。この時、多結晶シリコン７ｃ表面にも、Ｇｅとボロンを含むＰ型の多結晶シリコン膜１０７ｂが成長する。また、エピタキシャル層１０９ａ及び１０９ｂの合計の膜厚は、少なくとも多結晶シリコン膜７ｂと接する様に設定する（図１ｂ）。このような工法によれば、熱処理時のＰ型バリア層がＮ型エピタキシャル層からの不純物拡散により反転するので、Ｓｉ―Ｇｅ混晶層と単結晶Ｓｉ界面に存在するポテンシャル障壁がベースコレクタ間のｐｎ接合の空乏層領域内に存在することになり、ベース走行時間の増加を防ぐことができる、と記載されている。
【０００５】
一方、特許文献２には、図２とともに、以下の内容が記載されている。まず、図２（ａ）に示される断面構造を得る。尚、図２（ａ）において、符号２０１はＰ型シリコン基板、符号２０２はＮ＋型埋め込み層、符号２０３はＮ型コレクタ、符号２０４は素子分離酸化膜、符号２０５はＮ＋型コレクタ引上層、符号２０６は酸化膜、符号２０７はＰ＋型ベースポリシリコン電極、符号２０８は窒化膜、符号２０９ａは第１のサイドウォールである。次いで、図２（ｂ）に示す様に、等方性ウェットエッチングにより開口端から空洞を形成する。次いで、図２（ｃ）に示す様に、選択エピタキシャル成長技術により、露出したＮ型コレクタ２０３表面に選択的にＰ＋型シリコン２１０を形成する。このとき、Ｐ＋型ベースポリシリコン電極２０７が露出している底面にはＰ＋型ポリシリコン２１１が成長してＰ＋型シリコン２１０と繋がって、Ｐ＋型ベースポリシリコン電極７とＰ＋型シリコン２１０とが接続する。次いで、図２（ｄ）に示す様に、第２ノサイドォール２１２を形成する。次いで、Ｐ＋型シリコン２１０をエッチングし、図２（ｅ）に示すように、Ｎ型コレクタ３表面に選択エピタキシャル技術によりＰ型真性ベース２１３を形成する。このとき、Ｐ型真性ベース１３が側面でＰ＋型シリコン２１０からなる外部ベースとつながる。
【０００６】
【特許文献１】特開２０００−２５２２９６号  公報
【特許文献２】特開平６−２９１１３３号  公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、デバイス高性能化の為に、ベース領域のゲルマニウム濃度を高濃度化したり、Ｃ等の不純物を導入する場合がある。このような場合、特許文献１のような手法では、ベース引出し用電極（多結晶シリコン膜１０７ａ）からのボロンの熱拡散が阻害されてしまう。その結果、ベース引出し用電極とベース領域との接続抵抗が悪化し、特性向上の妨げとなることがある。
【０００８】
また、特許文献２のように、真性ベース領域形成前にポリシリコン（Ｐ＋型ポリシリコン２１１）を成長させた場合、基板側へ高濃度のボロンが拡散し、コレクタ−ベース間の寄生容量を増加させることがある。
【０００９】
従って、コレクタ−ベース間の寄生容量を増加させること無く、ベース引き出し用電極とベース領域との接続抵抗を低抵抗化することのできる技術の提供が望まれる。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課
題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記
載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで
付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載され
ている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明にかかるバイポーラ型トランジスタの製造方法は、半導体基板上に、第１導電型のコレクタ領域（１）、第１絶縁膜（２）、第１導電型とは逆の第２導電型を有するベース引き出し用電極（３）、及び第２絶縁膜（４）をこの順で設け、第２絶縁膜（４）及びベース引き出し用電極（３）の一部をエッチングして、第１絶縁膜（２）の表面を露出させる開口部（５）を形成する工程（ステップＳ１０）と、開口部（５）の側壁に、成長防止用絶縁膜（６）を形成する工程（ステップＳ２０）と、開口部（５）において露出した第１絶縁膜（２）をエッチングして、コレクタ領域（１）の表面を露出させる工程（ステップＳ３０）と、選択エピタキシャル成長により、露出したコレクタ領域（１）上にベース領域（８）を形成するベース領域形成工程（ステップＳ４０）と、ベース領域形成工程（Ｓ４０）の後に実施され、成長防止用絶縁膜（６）を除去する成長防止用絶縁膜除去工程（ステップＳ５０）と、成長防止用絶縁膜除去工程（Ｓ５０）の後に実施され、開口部（５）の側壁に、第２導電型の不純物が高濃度でドープされた低抵抗化用側壁（１４）を形成する低抵抗化用側壁形成工程（ステップＳ６０）と、低抵抗化用側壁（１４）を被覆するように絶縁性の分離膜（１０）を形成する分離膜形成工程（ステップＳ７０）と、分離膜形成工程（Ｓ７０）の後に実施され、エミッタ層（１２）を、開口部（５）の底部でベース領域（８）と接する様に、開口部（５）に埋めこむエミッタ層形成工程（ステップＳ８０）と、を具備する。
【００１２】
上述の製造方法に依れば、成長防止用絶縁膜（６）を除去（Ｓ５０）した後に、低抵抗化用側壁（１４）を設けている（Ｓ６０）。これにより、ベース引き出し用電極（３）は、低抵抗化用側壁（１４）を介して、ベース領域（８）と接続される。低抵抗化用側壁（１４）には、第２導電型の不純物が高濃度でドープされているので、ベース引き出し用電極（３）とベース領域（８）とを低抵抗で接続することができる。また、不純物濃度が高濃度となる領域が、コレクタ領域（１）に拡散することも無いので、コレクタ−ベース間の寄生容量も増加しない。
【発明の効果】
【００１３】
本発明に依れば、コレクタ−ベース間の寄生容量を増加させること無く、ベース引き出し用電極とベース領域との接続抵抗を低抵抗化することができる。
【発明を実施するための最良の形態】
【００１４】
（構成）
以下に、図面を参照しつつ、本発明にかかるバイポーラ型トランジスタ２０について説明する。図３は、本実施形態に係るバイポーラ型トランジスタ２０の概略断面図である。
【００１５】
図３に示されるように、バイポーラ型トランジスタ２０は、コレクタ領域１と、真性ベース領域８と、第１絶縁膜２と、ベース引き出し用電極３と、低抵抗化用側壁１４と、分離膜１０と、第２絶縁膜４と、エミッタ層１２とを有している。
【００１６】
コレクタ領域１は、シリコン基板である半導体基板（図示せず）の表面近傍に設けられており、第１導電型である。本実施形態では、コレクタ領域１がＮ型である場合を例として説明する。
【００１７】
真性ベース領域８は、コレクタ領域１上に設けられている。また、コレクタ領域１上において、真性ベース領域８の周囲には、第１絶縁膜２が設けられている。真性ベース領域８は、選択エピタキシャル成長技術により形成された、シリコン・ゲルマニウム層である。この真性ベース領域８は、Ｐ導電型の不純物であるボロンが形成時に添加された層を有する。
【００１８】
ベース引き出し用電極３は、ポリシリコン層であり、ベース領域８及び第１絶縁膜２上に設けられている。ベース引き出し用電極３は、コレクタ領域１とは逆の導電型であり、すなわちＰ型である。ベース領域８上の一部には、ベース引き出し用電極３の開口した開口部５が設けられている。ベース引き出し用電極３は、開口部５以外のベース領域８上において、境界部９を介してベース領域８に接続されている。この境界部９は、ベース領域８を形成する際に、ベース引き出し用電極３の底部に成長したポリシリコン層である。
【００１９】
低抵抗化用側壁１４は、開口部５の側壁に設けられており、底部で真性ベース領域８と接触している。この低抵抗化用側壁１４は、Ｐ導電型不純物が高濃度でドープされたポリシリコン層である。これにより、ベース引き出し用電極３が、低抵抗化用側壁１４を介して、低抵抗でベース領域８に接続されている。
【００２０】
尚、低抵抗化の観点から、低抵抗化用側壁１４にドープされたＰ型の不純物はホウ素であることが好ましく、濃度は１×１０２０（ａｔｏｍ／ｃｍ３）以上であることが好ましい。
【００２１】
分離膜１０は、低抵抗化用側壁１４を被覆するように形成されている。分離膜１０は、絶縁膜であり、低抵抗化用側壁１４及び真性ベース領域８をエミッタ層１２と絶縁するために設けられている。分離膜１０としては、例えば酸化シリコン膜等を用いることができる。
【００２２】
エミッタ層１２は、分離膜１０を介して、開口部５を埋めるように設けられている。尚、エミッタ層１２は、開口部５から突き出る様に設けられており、開口部５の上側では横方向（開口部の深さ方向に垂直方向）に広がっている。ベース引き出し用電極３上には、第２絶縁膜４が設けられており、ベース引き出し用電極３とエミッタ層１２とは第２絶縁膜４により絶縁されている。また、エミッタ層１２は、開口部５の底部で真性ベース領域８に接続されており、この接続部分は真性エミッタ部１３となっている。エミッタ層１２は、Ｎ型のポリシリコン層である。また、第２絶縁膜４としては、例えば酸化シリコン膜を用いることができる。
【００２３】
（製造方法）
続いて、上述のような構成を有するバイポーラ型トランジスタの製造方法について説明する。図４は、バイポーラ型トランジスタ２０の製造方法を示すフローチャートである。また、図５は、製造方法の工程断面図である。図４に示されるステップＳ１０からＳ８０の工程によって、上述した構成を有するバイポーラ型トランジスタ２０が製造される。各工程の詳細について、以下に説明する。
【００２４】
ステップＳ１０；開口部の形成
まず、半導体基板の表面近傍に、コレクタ領域１を形成し、更にその上に、第１絶縁膜２、ベース引き出し用電極３、第２絶縁膜４をこの順で積層する。そして、図５（ａ）に示されるように、ベース形成予定の領域をエッチングして、第２絶縁膜４及びベース引出し用電極３を除去し、開口部５を形成する。これにより、第１絶縁膜２の表面が露出する。尚、この時のエッチングは、異方性のエッチングにより行う。
【００２５】
ステップＳ２０；成長防止用絶縁膜の形成
次に、図５（ｂ）に示されるように、開口部５の側壁に成長防止用絶縁膜６を形成する。この成長防止用絶縁膜６は、後述する真性ベース領域を選択エピタキシャル成長により形成する際に、ベース引き出し用電極３の側部にポリシリコンが成長してしまうことを防止する目的で設けられる。尚、成長防止用絶縁膜６を、ベース引き出し用電極３の側部にのみ設けるにあたっては、例えば、全面に成長防止用絶縁膜６を形成しておき、深さ方向にのみ選択的に異方性エッチングを行う手法を用いることができる。成長防止用絶縁膜６としては、例えば窒化膜を用いることができる。
【００２６】
ステップＳ３０；エッチング
次に、図５（ｃ）に示されるように、Ｓ１０の処理により露出した第１絶縁膜２を、等方性エッチングし、コレクタ領域１を露出させる。この時の等方性エッチングは、例えばフッ酸などを用いることで行われる。等方性エッチングにより、開口部５の直下に位置する第１絶縁膜２が除去されるとともに、ベース引出し用電極３直下の第１絶縁膜２の一部も除去される。そして、ベース引き出し用電極３の底部の一部が露出する。
【００２７】
ステップＳ４０；ベース領域の形成
次に、図５（ｄ）に示されるように、選択エピタキシャル成長技術により、露出したコレクタ領域１上に、シリコン・ゲルマニウムを成長させ、真性ベース領域８を形成する。ここで、真性ベース領域８は、Ｐ導電型の不純物であるボロンが添加された層を有するように形成される。このときの選択エピタキシャル成長技術は、例えば、超高真空ＣＶＤ技術を用いることができる。この際、ベース引き出し用電極３の露出部分にも、ポリシリコン（境界部９）が成長し、真性ベース領域８と接続することになる。
【００２８】
ステップＳ５０；成長防止用絶縁膜の除去
次に、成長防止用絶縁膜６を、成長防止用絶縁膜６のみが選択的にエッチングされるような条件でエッチングし、除去する。この時のエッチングは、ウエットエッチングを用いることができる。
【００２９】
ステップＳ６０；低抵抗化用側壁の形成
次に、図５（ｅ）に示されるように、低抵抗化用側壁１４となるポリシリコンを全面に成長させる。既述のように、低抵抗化用側壁１４となるこのポリシリコンには、Ｐ導電型の不純物が高濃度でドープされている。具体的には、高濃度のホウ素が１×１０２０（ａｔｏｍ／ｃｍ３）以上の濃度で添加されていることが好ましい。
【００３０】
更に、図５（ｆ）に示されるように、異方性の強いドライエッチングによって、低抵抗化用側壁１４用に成長させたポリシリコンのうち、真性ベース領域８及び第２絶縁膜４上に設けられた部分を選択的に除去する。これにより、開口部５の側壁にのみ、低抵抗化用側壁１４が残る。この時のドライエッチングは、ポリシリコンとシリコン単結晶面の強い選択比を有する条件で行われる。
【００３１】
ステップＳ７０；分離膜の形成
次に、図５（ｇ）に示されるように、全面に分離膜１０を形成する。このとき、分離膜１０は、開口部５に追従する様にも形成される。
【００３２】
更に、図５（ｈ）に示されるように、全面に設けられた分離膜１０のうち、真性ベース領域８及び第２絶縁膜４上に形成された部分を、異方性エッチングにより選択的に除去する。これにより、開口部５の側壁部分にのみ、分離膜１０が形成された状態になる。尚、この処理により、開口部５の底部において、真性ベース領域８が露出した状態になる。
【００３３】
ステップＳ８０；エミッタ層の形成
次に、図５（ｉ）に示されるように、Ｓ７０の処理で露出した真性ベース領域８上に、砒素又はリンを添加したポリシリコンを成長させ、エミッタ層１２となるべき領域にのみ残す。これにより、Ｎ型のエミッタ層１２が形成される。更に、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などの手法を用いて、エミッタのドライブインを行い、真性エミッタ部１３を形成する。
【００３４】
以上のステップＳ１０から８０の工程を経て、図３で示した本実施形態に係るバイポーラ型トランジスタ２０が製造される。このようにして製造されたバイポーラ型トランジスタ２０では、ベース引出し用電極３と真性ベース領域８との接続が、境界部９に加えて低抵抗化用側壁１４により為されている。低抵抗化用側壁１４には、Ｐ導電型の不純物が高濃度でドープされているので、ベース引き出し用電極３と真性ベース領域８との接続抵抗を低減することができる。ここで、低抵抗化用側壁１４の形成が、真性ベース領域８を形成した後に行われるので、低抵抗化用側壁１４を確実に真性ベース領域８に接続させることができ、低抵抗化の観点から好ましい。また、Ｐ導電型の不純物が高濃度で付加された領域（低抵抗化用側壁１４）は、真性ベース領域８の上部に存在しており、製造工程中においてコレクタ領域１に対して影響を与えない。従って、コレクタ領域１−真性ベース領域８間の寄生容量が増加することも無い。
【００３５】
以上説明したように、本発明によれば、選択エピタキシャル層をベース領域としたバイポーラ型トランジスタにおいて、ベース接続抵抗を低減し、高速化、高性能化を実現することができる。
【図面の簡単な説明】
【００３６】
【図１】従来例のバイポーラ型トランジスタの製造方法を示す工程断面図である。
【図２】従来例のバイポーラ型トランジスタの製造方法を示す工程断面図である。
【図３】本発明にかかるバイポーラ型トランジスタの概略断面図である。
【図４】本発明にかかるバイポーラ型トランジスタの製造方法を示すフローチャートである。
【図５】本発明にかかるバイポーラ型トランジスタの製造方法を示す工程断面図である。
【符号の説明】
【００３７】
１      コレクタ領域
２      第１絶縁膜
３      ベース引出し用電極
４      第２絶縁膜
５      開口部
６      成長防止用絶縁膜
８      真性ベース領域
９      境界部
１０    分離膜
１２    エミッタ層
１３    真性エミッタ部
１４    低抵抗化用側壁
２０    バイポーラ型トランジスタ
【図１】
2008177208.tif 000002
【図２】
2008177208.tif 000003
【図３】
2008177208.tif 000004
【図４】
2008177208.tif 000005
【図５】
2008177208.tif 000006