(57)【要約】【課題】半導体素子及びこれを形成するための方法が開示される。【解決手段】チャンネル領域がアクティブパターン側壁に垂直に形成される半導体素子及びこれを形成する方法において、前記半導体素子は、第１アクティブパターン、第２アクティブパターン、及びゲートを含む。第１アクティブパターンは基板上に具備され、不均一な断面積を有する。第２アクティブパターンは、前記第１アクティブパターン上に具備され、柱形状を有する。ゲートは、前記第２アクティブパターンを通じてチャンネルが形成されるように、前記第２アクティブパターンを囲んで具備される。【選択図】図２
2008177573.tif 000002
【特許請求の範囲】
【請求項１】
基板上に具備され、不均一な断面積を有する第１アクティブパターンと、
前記第１アクティブパターン上に具備され、チャンネルを含む柱（ｐｉｌｌａｒ）形状を有する第２アクティブパターンと、
前記第２アクティブパターン上に具備されるゲートと、を含む半導体素子。
【請求項２】
前記第１アクティブパターンは、曲面形態の側面を有することを特徴とする請求項１記載の半導体素子。
【請求項３】
前記第１アクティブパターンの上部は、下部より大きい断面積を有することを特徴とする請求項２記載の半導体素子。
【請求項４】
前記チャンネルは前記基板表面から垂直方向に形成され、前記ゲートは第２アクティブパターンを囲んで具備されることを特徴とする請求項３記載の半導体素子。
【請求項５】
前記第１アクティブパターンの上部に具備される不純物領域を更に含むことを特徴とする請求項４記載の半導体素子。
【請求項６】
前記第１アクティブパターンは上部及び下部を含み、前記第１アクティブパターンの上部は平らな側面を有することを特徴とする請求項４記載の半導体素子。
【請求項７】
前記第１アクティブパターンに具備される不純物領域を更に含み、前記不純物領域は第１アクティブパターンの上部領域と第１アクティブパターンの下部領域の上部に具備されることを特徴とする請求項６記載の半導体素子。
【請求項８】
基板上に不均一な断面積を有するメサ（ｍｅｓａ）構造の第１アクティブパターンを形成する段階と、
前記第１アクティブパターン上に、柱形状を有する第２アクティブパターンを形成する段階と、
前記第２アクティブパターンを通じてチャンネルが形成されるように前記第２アクティブパターン上にゲートを形成する段階と、を含む半導体素子の形成方法。
【請求項９】
前記第１アクティブパターンを形成する段階は、
基板をパターニングして予備第１アクティブパターンを形成する段階と、
前記予備第１アクティブパターンを等方性エッチングして、曲面形態の側面を有する第１アクティブパターンを形成する段階と、を含むことを特徴とする請求項８記載の半導体素子の形成方法。
【請求項１０】
前記第１アクティブパターンの上部断面積は、前記第１アクティブパターンの下部断面積より大きいことを特徴とする請求項９記載の半導体素子の形成方法。
【請求項１１】
前記ゲートは、第２アクティブパターンの側面を囲んで形成され、前記チャンネルは、前記基板の表面から垂直方向に形成されることを特徴とする請求項１０記載の半導体素子の形成方法。
【請求項１２】
前記第１アクティブパターンの上部に不純物領域を形成する段階を更に含むことを特徴とする請求項１１記載の半導体素子の形成方法。
【請求項１３】
前記第１アクティブパターンを形成する段階は、
基板をパターニングして第１予備第１アクティブパターンを形成する段階と、
前記第１予備第１アクティブパターンの上部及び側面に犠牲パターンを形成する段階と、
前記犠牲パターンをエッチングマスクとして使用して前記基板をエッチングして、第２予備第１アクティブパターンを形成する段階と、
前記第２予備第１アクティブパターンの側壁をエッチングして平らな側面を有する上部と曲面側面を有する下部を含む第１アクティブパターンを形成する段階と、を含むことを特徴とする請求項８記載の半導体素子の形成方法。
【請求項１４】
前記第１アクティブパターンの上部に不純物領域を形成する段階を更に含み、前記不純物領域は、前記第１アクティブパターンの上部領域及び前記第１アクティブパターンの下部領域の上部に形成されることを特徴とする請求項１３記載の半導体素子の形成方法。
【請求項１５】
基板上に一方向に延長して互いに平行で、不均一な断面積を有するフィンアクティブパターンと、
前記フィンアクティブパターンに具備されたビットラインと、
前記フィンアクティブパターン上に互いに離隔して具備されるピラーアクティブパターンと、
前記ピラーアクティブパターンを通じて垂直方向のチャンネルが形成されるように前記ピラーアクティブパターンを取り囲むゲートと、を含む半導体素子。
【請求項１６】
前記フィンアクティブパターンは、曲面形態の側面を有することを特徴とする請求項１５記載の半導体素子。
【請求項１７】
それぞれのフィンアクティブパターンの上部は平らな側面を有し、前記下部は曲面形態の側面を含むことを特徴とする請求項１５記載の半導体素子。
【請求項１８】
前記ビットラインは、前記フィンアクティブパターンの上部領域と前記フィンアクティブパターンの下部領域の上部にそれぞれ具備されることを特徴とする請求項１７記載の半導体素子。
【請求項１９】
前記ピラーアクティブパターンの上部にそれぞれ具備される不純物領域を更に含むことを特徴とする請求項１５記載の半導体素子。
【請求項２０】
前記ビットラインは、前記フィンアクティブパターンの上部に少なくとも一部形成され、それぞれのフィンアクティブパターンの側面の少なくとも一部に形成され、隣接したビットラインは曲面を有して向かい合うことを特徴とする請求項１５記載の半導体素子。
【請求項２１】
基板をパターニングしてピラーアクティブパターンを形成する段階と、
前記ピラーアクティブパターンによって露出された基板に不純物を注入して不純物領域を形成する段階と、
前記ピラーアクティブパターンの側壁を囲むゲートをそれぞれ形成する段階と、
一方向に延長され互いに平行で、前記ピラーアクティブパターン及びゲートを囲むマスクパターンを形成する段階と、
前記マスクパターンをエッチングマスクとして使用して不純物領域が形成された基板をエッチングして平らではない（ｎｏｎ−ｐｌａｎａｒ）側面を有するビットライン及びフィンアクティブパターンを形成する段階と、を含む半導体素子の形成方法。
【請求項２２】
前記ビットライン及びフィンアクティブパターンを形成する段階は、
前記マスクパターンをエッチングマスクとして使用して前記基板を異方性エッチングして、垂直な側壁を有する予備フィンアクティブパターン及び予備ビットラインを形成する段階と、
前記予備フィンアクティブパターン及び予備ビットラインを等方性エッチングして曲面である側壁を有するフィンアクティブパターン及びビットラインを形成する段階と、を含むことを特徴とする請求項２１記載の半導体素子の形成方法。
【請求項２３】
前記ビットライン及びフィンアクティブパターンを形成する段階は、
前記マスクパターンを利用して前記基板をパターニングして第１予備フィンアクティブパターンを形成する段階と、
前記第１予備フィンアクティブパターンの側面に犠牲パターンを形成する段階と、
前記マスクパターン及び犠牲パターンをエッチングマスクとして使用して前記基板をエッチングして、第２予備フィンアクティブパターンを形成する段階と、
前記第２予備フィンアクティブパターンの側壁をエッチングして平らな側面を有する上部及び曲面形状の側面を有する下部を含むフィンアクティブパターンとビットラインを形成する段階と、を含むことを特徴とする請求項２１記載の半導体素子の形成方法。
【請求項２４】
前記ピラーアクティブパターンの上部に不純物領域を形成する段階を更に含むことを特徴とする請求項２１記載の半導体素子の形成方法。
【請求項２５】
基板上に一方向に延長する第１アクティブパターンと、
前記第１アクティブパターン上に具備され、少なくとも一部が曲面である側面を有する第１不純物領域と、
前記第１アクティブパターン上に具備される第２アクティブパターンと、を有し、
前記第２アクティブパターンは、前記第２アクティブパターン側面の少なくとも一部を囲んで具備されるゲートパターンと、
前記第２アクティブパターンの上部に形成される第２不純物領域と、
前記第１不純物領域及び第２不純物領域の間で延長し、前記基板と垂直方向に形成されるチャンネルと、を含むことを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びこれを形成するための方法に関する。より詳細には、アクティブパターン側壁に垂直にチャンネル領域が形成される半導体素子及びこれを形成するための方法に関する。
【背景技術】
【０００２】
従来の半導体メモリ装置において、一般的にトランジスタは、電子又はホールを供給するソース領域、ソース領域から供給された電子又はホールを受けて枯渇させるドレイン領域、及びこのような電子又はホールの流れを制御するゲート電極を具備する。前記トランジスタは、電子又はホールの流れ制御がゲート電極に印加された電圧による電界方式である場合、このような構造を電界効果トランジスタと称する。又、ソース領域から流入された電子又はホールがドレインに通過する領域をチャンネル領域と称し、大体チャンネル領域はソース領域とドレイン領域との間に存在する。ゲート電極とチャンネル領域を電気的に絶縁させるために、これらの間にゲート絶縁膜が形成される。
【０００３】
最近、半導体メモリ装置の集積度が大幅増加することにより、トランジスタのゲート電極の長さも急激に減少している。このようにゲート電極の長さが減少することにより、短チャンネル効果のような問題点が発生することになる。大体、短チャンネル効果は、代表的にトランジスタの漏洩電流の増加、降伏電圧の減少、及びドレイン電圧による電流の持続的な増加等を含んだ多様な問題点を生じる。
【０００４】
このような短チャンネル効果は、トランジスタのソース領域とドレイン領域との間の距離が減少されることにより誘発されるので、ソース領域及びドレイン領域間に位置するチャンネル領域の長さを増加させるために、リセスされたチャンネルを有するトランジスタが開発された。例えば、特許文献１には、下部が楕円形態に拡張されたリセス内部に埋め立てられたゲート電極及びその製造方法が開示されている。即ち、基板の表面上に形成されるゲート線幅が小さく形成されても、基板の下部に埋め立てられるゲート電極の幅を増加させることにより、チャンネル長を容易に増加させることができる。
【特許文献１】韓国特許第５８９０５６号明細書
【０００５】
しかし、このようなリセスされたチャンネルを有するトランジスタは、下部が拡張されたリセス内部にゲート電極をボイド又はシーム（ｓｅａｍ）の生成等のような工程上の多様な困難性がある。従って、充分な半導体素子の歩留まり及び所望のトランジスタの特性を確保しにくい。
【０００６】
更に、半導体装置の集積密度がギガバイトに至ることにより、現在露光限界値以下のデザインルールを有するＭＯＳトランジスタの開発が要求されている。これにより、事実上、ソース／ドレイン領域を同一平面上に形成させるプレーナタイプ（ｐｌａｎａｒ  ｔｙｐｅ）のトランジスタをギガバイト帯メモリ装置に適用することは殆ど限界に至った。
【０００７】
このような理由でソース／ドレイン領域を上下に配置させて垂直チャンネルを誘導するトランジスタ構造が提案された。
【０００８】
図１は、従来技術による半導体素子を説明するための概略的な断面図である。
【０００９】
図１を参照すると、垂直チャンネルを誘導するためのトランジスタは、基板１０上にピラーアクティブパターン１２を形成する。前記ピラーアクティブパターン１２の下部側壁一部をリセスさせ、前記リセスされた部位にゲート絶縁膜パターン１６及びゲート電極１８を含むゲート２０を形成する。その後、前記ピラーアクティブパターン１２によって露出された基板１０に不純物を注入して不純物領域（図示せず）を形成する。前記不純物領域が形成された基板１０をパターニングして一方向に延長して互いに平行なフィンアクティブパターン１４及びビットライン１２を形成する。
【００１０】
前記ビットライン１２は、前記不純物領域が電気的に分離されることにより形成される。又、前記ビットライン１２は、トランジスタのソース／ドレインとしても機能することができる。
【００１１】
しかし、半導体素子の集積度が向上されることにより、前記フィンアクティブパターン１４の間がより隣接することになり、前記フィンアクティブパターン１４の間が隣接することになると、前記フィンアクティブパターン１４の上部表面に形成されたビットライン１２の間も隣接することになる。これにより、隣接したビットライン１２の間に相互干渉が発生され、寄生キャパシタンスを誘導する問題が発生される。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
前記のような問題点を解決するための本発明の一目的は、隣接したビットライン間の相互干渉を抑制するための半導体素子を提供することにある。
【００１３】
前記のような問題点を解決するための本発明の他の目的は、前記のような半導体素子を形成する方法を提供することにある。
【課題を解決するための手段】
【００１４】
前記一目的を達成するための本発明の一側面によると、半導体素子は、基板上に具備され、不均一な断面積を有する第１アクティブパターン、前記第１アクティブパターン上に具備され、チャンネルを含む柱（ｐｉｌｌａｒ）形状を有する第２アクティブパターンと、前記第２アクティブパターン上に具備されるゲートと、を含む。
【００１５】
本発明の一実施例によると、前記第１アクティブパターンは、曲面形態の側面を有することができる。
【００１６】
本発明の更に他の実施例によると、前記第１アクティブパターンの上部は、下部より大きい断面積を有することができる。
【００１７】
本発明の更に他の実施例によると、前記チャンネルは前記基板表面から垂直方向に形成され、前記ゲートは第２アクティブパターンを囲んで具備することができる。
【００１８】
本発明の更に他の実施例によると、前記第１アクティブパターンの上部に具備される不純物領域を更に含むことができる。
【００１９】
本発明の更に他の実施例によると、前記第１アクティブパターンは上部及び下部を含み、前記第１アクティブパターンの上部は平らな側面を有することができる。
【００２０】
本発明の更に他の実施例によると、前記第１アクティブパターンに具備される不純物領域を更に含み、前記不純物領域は第１アクティブパターンの上部領域と第１アクティブパターンの下部領域の上部に具備することができる。
【００２１】
前記他の目的を達成するための本発明の一側面によると、半導体素子の形成方法において、基板上に不均一な断面積を有するメサ（ｍｅｓａ）構造の第１アクティブパターンを形成する。前記第１アクティブパターン上に、柱形状を有する第２アクティブパターンを形成する。前記第２アクティブパターンを通じてチャンネルが形成されるように前記第２アクティブパターン上にゲートを形成する。
【００２２】
本発明の一実施例によると、前記第１アクティブパターンは、基板をパターニングして予備第１アクティブパターンを形成し、前記予備第１アクティブパターンを等方性エッチングすることにより形成され、曲面形態の側面を有することができる。
【００２３】
本発明の他の実施例によると、前記第１アクティブパターンの上部断面積は、前記第１アクティブパターンの下部断面積より大きくできる。
【００２４】
本発明の更に他の実施例によると、前記ゲートは、第２アクティブパターンの側面を囲んで形成され、前記チャンネルは、前記基板の表面から垂直方向に形成することができる。
【００２５】
本発明の更に他の実施例によると、前記第１アクティブパターンの上部に不純物領域を更に形成することができる。
本発明の更に他の実施例によると、前記第１アクティブパターンは、基板をパターニングして第１予備第１アクティブパターンを形成し、前記第１予備第１アクティブパターンの上部及び側面に犠牲パターンを形成し、前記犠牲パターンをエッチングマスクとして使用して前記基板をエッチングして、第２予備第１アクティブパターンを形成し、前記第２予備第１アクティブパターンの側壁をエッチングすることにより形成することができ、前記第１アクティブパターンは、平らな側面を有する上部と曲面側面を有する下部を含むことができる。
【００２６】
本発明の更に他の実施例によると、前記第１アクティブパターンの上部に不純物領域を形成する段階を更に含み、前記不純物領域は、前記第１アクティブパターンの上部領域及び前記第１アクティブパターンの下部領域の上部に形成することができる。
【００２７】
前記一目的を達成するための本発明の他の側面によると、半導体素子は、基板上に一方向に延長して互いに平行で、不均一な断面積を有するフィンアクティブパターンと、前記フィンアクティブパターンに具備されたビットラインと、前記フィンアクティブパターン上に互いに離隔して具備されるピラーアクティブパターンと、前記ピラーアクティブパターンを通じて垂直方向のチャンネルが形成されるように前記ピラーアクティブパターンを取り囲むゲートと、を含む。
【００２８】
本発明の一実施例によると、前記フィンアクティブパターンは、曲面形態の側面を有することができる。
【００２９】
本発明の他の実施例によると、それぞれのフィンアクティブパターンの上部は平らな側面を有し、前記下部は曲面形態の側面を含むことができる。
【００３０】
本発明の更に他の実施例によると、前記ビットラインは、前記フィンアクティブパターンの上部領域と前記フィンアクティブパターンの下部領域の上部にそれぞれ具備することができる。
【００３１】
本発明の更に他の実施例によると、前記ピラーアクティブパターンの上部にそれぞれ具備される不純物領域を更に含むことができる。
【００３２】
本発明の更に他の実施例によると、前記ビットラインは、前記フィンアクティブパターンの上部に少なくとも一部形成され、それぞれのフィンアクティブパターンの側面の少なくとも一部に形成され、隣接したビットラインは曲面を有して向かい合うことができる。
【００３３】
前記他の目的を達成するための本発明の他の側面によると、半導体素子の形成方法において、基板をパターニングしてピラーアクティブパターンを形成する。前記ピラーアクティブパターンによって露出された基板に不純物を注入して不純物領域を形成する。前記ピラーアクティブパターンの側壁を囲むゲートをそれぞれ形成する。一方向に延長され互いに平行で、前記ピラーアクティブパターン及びゲートを囲むマスクパターンを形成する。前記マスクパターンをエッチングマスクとして使用して不純物領域が形成された基板をエッチングして平らではない（ｎｏｎ−ｐｌａｎａｒ）側面を有するビットライン及びフィンアクティブパターンを形成する。
【００３４】
本発明の一実施例によると、前記ビットライン及びフィンアクティブパターンは、前記マスクパターンをエッチングマスクとして使用して前記基板を異方性エッチングして、垂直な側壁を有する予備フィンアクティブパターン及び予備ビットラインを形成し、前記予備フィンアクティブパターン及び予備ビットラインを等方性エッチングすることにより形成することができる。前記ビットライン及びフィンアクティブパターンは曲面である側面を有することができる。
【００３５】
本発明の他の実施例によると、前記ビットライン及びフィンアクティブパターンは、前記マスクパターンを利用して前記基板をパターニングして第１予備フィンアクティブパターンを形成し、前記第１予備フィンアクティブパターンの側面に犠牲パターンを形成し、前記マスクパターン及び犠牲パターンをエッチングマスクとして使用して前記基板をエッチングして、第２予備フィンアクティブパターンを形成し、前記第２予備フィンアクティブパターンの側壁をエッチングすることにより形成することができ、前記フィンアクティブパターンは平らな側面を有する上部及び曲面形状の側面を有する下部を含むことができる。
【００３６】
本発明の他の実施例によると、前記ピラーアクティブパターンの上部に不純物領域を更に形成することができる。
【００３７】
前記一目的を達成するための本発明の更に他の側面によると、半導体素子は、基板上に一方向に延長する第１アクティブパターン、前記第１アクティブパターン上に具備され、少なくとも一部が曲面である側面を有する第１不純物領域、前記第１アクティブパターン上に具備される第２アクティブパターン、を有し、前記第２アクティブパターンは、前記第２アクティブパターン側面の少なくとも一部を囲んで具備されるゲートパターン、前記第２アクティブパターンの上部に形成される第２不純物領域、及び前記第１不純物領域と第２不純物領域との間で延長し、前記基板と垂直方向に形成されるチャンネルを含む。
【発明の効果】
【００３８】
前記のような本発明によると、ビットラインが形成されたフィンアクティブパターンの上部が漸次減少される線幅を有することにより、隣接するビットライン間の相互干渉が減少される。従って、前記隣接するビットライン間で発生される寄生キャパシタンスを減少させることができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施例による半導体素子及びこれを形成するための方法について詳細に説明する。
【００４０】
まず、本発明の実施例による半導体素子を説明する。
【００４１】
図２は、本発明の一実施例による半導体素子を説明するための概略的な断面図である。
【００４２】
図２を参照すると、半導体素子は、基板１００上に具備された第１アクティブパターン１３４、前記第１アクティブパターン１３４上に具備された第２アクティブパターン１１２、前記第２アクティブパターン１１２を囲むゲート１１８を含む。又、前記半導体素子は、前記第１アクティブパターン１３４の上部表面に具備された第１不純物領域１３２と、前記第２アクティブパターン１１２の上部表面に具備された第２不純物領域（図示せず）を更に含む。ここで言及されない１０２、１０４、１０８は、それぞれマスクパターン、パッド酸化膜パターン、及びエッチング防止膜パターンである。
【００４３】
基板１００としては、シリコン又はゲルマニウムを含む半導体基板又はＳＯＩ基板か、或いはＧＯＩ基板であり得る。
【００４４】
アクティブパターン１３４は前記基板１００上に具備され、前記基板１００と同じ物質を含む。前記第１アクティブパターン１３４は四角バー形状を有する。
【００４５】
第１アクティブパターン１３４は第１方向に延長することができる。図３を参照すると、前記第１アクティブパターン１３４は上部及び下部を含み、前記第１アクティブパターン１３４の上部は下部より大きい断面積を有する。即ち、前記第１アクティブパターン１３４は上部から漸次減少される線幅を有する。又、前記第１アクティブパターン１３４は曲面形態の側面を有する。
【００４６】
本発明の他の実施例によると、前記第１アクティブパターン１３４は中心部および周辺部を含み、前記第１アクティブパターン１３４の中心部は周辺部より小さい断面積を有する。又、前記第１アクティブパターン１３４は曲面形態の側面を有する。
【００４７】
第１不純物領域１３２は、前記第１アクティブパターン１３４の上部表面部位に具備される。この際、前記第１アクティブパターン１３４の下部が上部より大きい断面積を有することにより、隣接する第１不純物領域１３２間の相互干渉を減少させることができる。
【００４８】
前記第１不純物領域１３２は、３族又は５族元素から選択された１つ又はそれらの組み合わせを含み、後述する第２不純物領域と共に、トランジスタのソース／ドレインとして機能することができる。
【００４９】
第２アクティブパターン１１２は柱形状を有し、前記第１アクティブパターン１３４上に具備される。ここで、「柱形状」は基板１００の表面から垂直方向に延長する構造を意味する。又、前記柱形状の第２アクティブパターンは多様なプロファイルの断面を有することができる。例えば、第２アクティブパターンは、円形、正方形、長方形、多角形、楕円形等を断面を有することができる。
【００５０】
本発明の一実施例によると、前記第２アクティブパターン１１２は上部及び下部を含み、前記第２アクティブパターン１１２の上部が下部より広い断面積を有することができる。これにより、前記第２アクティブパターン１１２の側面はリセスを有することができる。
【００５１】
本発明の他の実施例によると、前記第２アクティブパターン１１２は上部及び下部を含む。前記第２アクティブパターン１１２において、上部及び下部は平らな側面を有する。第２アクティブパターン１１２の上部が下部より広い断面積を有することができる。これにより、前記第２アクティブパターン１１２の側面は段差部を有することができる。
【００５２】
本発明の更に他の実施例によると、前記第２アクティブパターン１１２は上部及び下部を含む。前記第２アクティブパターン１１２は、上部及び下部は同じ断面積を有する。
【００５３】
ゲート１１８は、ゲート絶縁膜パターン１１４及びゲート電極１１６を含み、前記第２アクティブパターン１１２の下部に順次に具備される。
【００５４】
より詳細に説明すると、前記第２アクティブパターン１１２の下部は上部と段差を有する。即ち、前記段差部にゲート絶縁膜パターン１１４及びゲート電極１１６が具備される。前記ゲート絶縁膜パターン１１４は酸化物及び金属化合物を含み、例えば、ゲート絶縁膜パターン１１４は酸化物、金属化合物を含み、例えば、前記ゲート絶縁膜パターン１１４はシリコン酸化物、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物、又はタンタル酸化物を含むことができる。
【００５５】
ゲート電極１１６は不純物がドーピングされたポリシリコン、金属、金属シリサイド、又は金属窒化物を含むことができる。例えば、前記ゲート電極１１６は、Ｗ、ＷＮＸ、ＷＳｉＸ、Ｔｉ、ＴｉＮＸ、ＴｉＳｉＸ、Ａｌ、ＡｌＮＸ、Ｔａ、ＴａＮＸ、ＴａＳｉＸ、ＣｏＳｉＸ等を含むことができる。
【００５６】
一実施例によると、前記第２アクティブパターン１１２の側壁がリセスを含む場合、前記リセスを満たすように前記ゲート１１８が第２アクティブパターン１１２の下部に形成される。
【００５７】
他の実施例によると、前記第２アクティブパターン１１２の側壁が段差部を含む場合、前記段差部を満たすように前記ゲート１１８が第２アクティブパターン１１２の下部に形成される。
【００５８】
更に他の実施例によると、第２アクティブパターン１１２は、上部及び下部が同じ断面積を有することができ、前記第２アクティブパターン１１２の下部を囲むゲート絶縁膜パターン及びゲート電極を含むゲート１１８を形成することができる。
【００５９】
第２不純物領域は、第２アクティブパターン１１２の上部表面部位に具備される。前記第２不純物領域の不純物は、前記第１不純物領域１３２の不純物と同じであり得る。
【００６０】
これにより、第１アクティブパターン１３４及び第２アクティブパターン１１２を含む基板１００に、ゲート１１８、第１不純物領域１３２、及び第２不純物領域を含むトランジスタを形成することができる。前記ゲート１１８が第２アクティブパターン１１２の下部を囲み、前記ゲート１１８の上下に不純物領域が具備されることにより、第２アクティブパターン１１２を通じて垂直なチャンネルが形成されることができる。
【００６１】
又、第１アクティブパターン１３４の下部（又は、中心部）が上部（又は、周辺部）より狭い断面積を有することにより、隣接した第１不純物領域１３２間の相互干渉を減少させることができる。
【００６２】
図４は、本発明の他の実施例による半導体素子を説明するための概略的な断面図である。
【００６３】
図４を参照すると、半導体素子は、基板２００上に具備された第１アクティブパターン２３８、前記第１アクティブパターン２３８上に具備された第２アクティブパターン２１２と、前記第２アクティブパターン２１２を囲むゲート２１８を含む。又、前記半導体素子は、前記第１アクティブパターン２３８の上部表面に具備された第１不純物領域２３６と、前記第２アクティブパターン２１２の上部表面に具備された第２不純物領域（図示せず）を更に含む。ここで言及されない図面符号２０２、２０４、２０８、２１４、及び２１６は、マスクパターン、パッド酸化膜パターン、エッチング防止膜パターン、ゲート絶縁膜パターン、及びゲート電極である。
【００６４】
第１アクティブパターン２３８は前記基板２００上に具備され、前記基板２００と同じ物質を含む。前記第１アクティブパターン２３８は四角バー形状を有する。
【００６５】
前記第１アクティブパターン２３８は上部及び下部を含み、前記第１アクティブパターン２３８の上部は平らな側面を有する。第１アクティブパターンの下部は中心と周辺を含む。中心は、周辺より小さい断面積を有する。前記第１アクティブパターンの下部は、曲面形態の側面を有する。
【００６６】
第１不純物領域２３６は、前記第１アクティブパターン２３８の上部表面部位に具備される。より具体的には、前記第１アクティブパターン２３８の上部と下部の一部に具備される。
【００６７】
この際、前記第１アクティブパターン２３８の下部の中心が周辺より小さい断面積を有することにより、隣接する第１不純物領域２３６間の相互干渉を減少させることができる。
【００６８】
詳細に説明されない第２アクティブパターン２１２、ゲート２１８、及び第２不純物領域の説明は、図２に図示された半導体素子の構成要素と同じなので省略する。
【００６９】
続いて、図２及び図４に図示された半導体素子を含む半導体素子アレイを説明する。
【００７０】
図５は、図２に図示された半導体素子を含む半導体素子アレイを説明するための概略的な断面図で、図６は、図５に図示された半導体素子アレイを説明するための概略的な斜視図である。
【００７１】
図５及び図６を参照すると、半導体素子アレイは、基板１００上に具備されたフィンアクティブパターン１３４、前記フィンアクティブパターン１３４上に具備されたピラーアクティブパターン１１２、前記ピラーアクティブパターン１１２の側壁を囲んで具備されるゲート１１８を含む。又、前記半導体素子は、前記フィンアクティブパターン１３４の表面部位に具備されたビットライン１３２と、前記ピラーアクティブパターン１１２の表面部位に具備された不純物領域（図示せず）を更に含む。
【００７２】
基板１００は、シリコン又はゲルマニウムを含む半導体基板又はＳＯＩ基板であるか、ＧＯＩ基板であり得る。
【００７３】
フィンアクティブパターン１３４は前記基板１００上に一方向に延長し、互いに平行で互いに離隔して具備される。
【００７４】
前記フィンアクティブパターン１３４は上部及び下部を含み、前記フィンアクティブパターン１３４の上部は漸次減少される線幅を有する。本実施例によると、前記フィンアクティブパターン１３４の上部が漸次減少される断面積を有して、前記フィンアクティブパターン１３４の側面が曲面形状を有する。
【００７５】
本発明の他の実施例によると、前記フィンアクティブパターン１３４は中心部と周辺部を含み、前記中心部は、周辺部より小さい断面積を有する。前記フィンアクティブパターン１３４の側面が曲面形状を有することができる。
【００７６】
前記ビットライン１３２は、前記フィンアクティブパターン１３４の延長方向に沿って延長され、前記フィンアクティブパターン１３４の上部に具備される。
【００７７】
ビットライン１３２は不純物がドーピングされた領域であって、トランジスタのソース／ドレインとして機能することもできる。前記不純物は３族又は５族元素のうち、選択された１つ又はそれらの組み合わせを含むことができる。
【００７８】
前述したように、前記フィンアクティブパターン１３４の下部が上部より小さい断面積を有することにより、前記フィンアクティブパターン１３４の上部に具備されたビットライン１３２間の離隔距離が増加することになる。従って、隣接したビットライン１３２間の相互干渉が減少することになって、寄生キャパシタンスのような問題を防止することができる。
【００７９】
ピラーアクティブパターン１１２は、前記フィンアクティブパターン１３４上に互いに離隔して具備される。又、前記ピラーアクティブパターン１１２の延長方向と垂直方向に一列に具備される。
【００８０】
本発明の一実施例によると、前記ピラーアクティブパターン１１２は上部及び下部を含み、前記上部は第１断面積を有し、前記下部は前記第１断面積より小さい第２断面積を有する。従って、前記ピラーアクティブパターン１１２の上部及び下部の側面がリセスを有することになる。又、前記ピラーアクティブパターンは曲面形状の側壁を有することができる。
【００８１】
本発明の他の実施例によると、前記ピラーアクティブパターン１１２は上部及び下部を含み、前記上部及び下部は平らな側面を有する。前記ピラーアクティブパターン１１２の上部が下部より広い断面積を有することができる。前記ピラーアクティブパターン１１２の側面に段差部を有することができる。
【００８２】
本発明の更に他の実施例によると、前記ピラーアクティブパターン１１２は断面積が同じ上部及び下部を有することができる。また、本発明の更に他の実施例によると、前記ピラーアクティブパターン１１２が円柱形状である時、前記ピラーアクティブパターン１１２の上部は第１直径を有し、前記ピラーアクティブパターン１１２の下部は前記第１直径より小さい第２直径を有することができる。
【００８３】
ゲート１１８は、ゲート絶縁膜パターン１１４及びゲート電極１１６をそれぞれ含む。前記ゲート絶縁膜パターン１１４は酸化物又は金属化合物を含み、例えば、シリコン酸化物、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物、又はタンタル酸化物を含むことができる。
【００８４】
前記ゲート電極１１６は、金属、不純物がドーピングされたポリシリコン、金属シリサイド、又は金属窒化物等を含むことができる。例えば、前記ゲート電極１１６は、Ｗ、ＷＮＸ、ＷＳｉＸ、Ｔｉ、ＴｉＮＸ、ＴｉＳｉ、Ａｌ、ＡｌＮＸ、Ｔａ、ＴａＮＸ、ＴａＳｉＸ、ＣｏＳｉＸ等を含むことができる。
【００８５】
前記ゲート１１８は、前記ピラーアクティブパターン１１２の下部部位に前記ピラーアクティブパターン１１２を囲んで具備される。この際、前記ゲート１１８の厚みは、前記ピラーアクティブパターン１１２の上部及び下部の段差と実質的に同じである。従って、前記ゲート電極１１６の表面と前記ピラーアクティブパターン１１２の上部側面表面が同一面上に位置することになる。
【００８６】
本発明の他の実施例によると、前記ピラーアクティブパターン１１２の側面に段差部が形成される場合、前記ゲート１１８は、前記ピラーアクティブパターン１１２の下部部位に段差部を埋め立てるように形成される。
【００８７】
本発明の更に他の実施例によると、前記ピラーアクティブパターン１１２の上部及び下部が同じ断面積を有する場合、前記ゲート１１８は、前記ピラーアクティブパターン１１２の下部を囲んで形成することができる。
【００８８】
図示されていないが、後続工程により前記ゲート電極１１６はワードラインによって前記フィンアクティブパターン１３４と垂直方向に互いに電気的に連結することができる。
【００８９】
一方、図示されていないが、他の実施例によると、ピラーアクティブパターンは上部及び下部が同じ断面積を有することができ、前記第２アクティブパターンの下部を囲むワードラインを具備することができる。即ち、前記ゲート絶縁膜パターン及びゲート電極が具備されなくても良い。
【００９０】
不純物領域は、前記ピラーアクティブパターン１１２の上部表面部位に具備される。前記不純物領域は、ビットライン１３２に含まれた不純物と同じ物質を含むことができる。
【００９１】
前記不純物領域は、ビットライン１３２と共に、トランジスタのソース／ドレインとして機能することができる。例えば、前記ビットライン１３２がソースとして機能する場合、前記不純物領域はドレインとして機能することができる。
【００９２】
これにより、基板１００上に、ピラーアクティブパターン１１２の下部側壁を囲んで具備されるゲート１１８、ビットライン１３２、及び不純物領域を含むトランジスタが具備される。前記トランジスタのチャンネル領域は、前記ピラーアクティブパターン１１２を通じて上下に形成される垂直チャンネルであり得る。ここで説明されない図面符号１０２、１０４、及び１０８は、それぞれマスクパターン、パッド酸化膜パターン、及びエッチング防止膜パターンである。
【００９３】
又、フィンアクティブパターン１３４の下部（又は、中心部）が上部（又は、周辺部）より小さい断面積を有することにより、隣接したフィン不純物領域１３２間の相互干渉を減少させることができる。
【００９４】
図７は、図４に図示された半導体素子を含む半導体素子アレイを説明するための概略的な断面図で、図８は、図７に図示された半導体素子アレイを説明するための概略的な斜視図である。
【００９５】
図７及び図８を参照すると、半導体素子アレイは、基板２００上に具備されたフィンアクティブパターン２３８、前記フィンアクティブパターン２３８上に具備されたピラーアクティブパターン２１２、前記ピラーアクティブパターン２１２の側壁を囲んで具備されるゲート２１８を含む。又、前記半導体素子は、前記フィンアクティブパターン２３８の表面部位に具備されたビットライン２３６と、前記ピラーアクティブパターン２１２の表面部位に具備された不純物領域（図示せず）を更に含む。
【００９６】
フィンアクティブパターン２３８は前記基板２００上に一方向に延長し、互いに平行で離隔して具備される。
【００９７】
前記フィンアクティブパターン２３８は上部及び下部を含み、前記フィンアクティブパターン２３８の下部は上部より小さい断面積を有する。本実施例によると、前記フィンアクティブパターン２３８の上部は平らな側壁を有し、下部は中心と周辺を含む。下部の中心は、周辺より小さい断面積を有する。前記フィンアクティブパターン２３８の下部は曲面形態を有する。
【００９８】
ビットライン２３６は不純物がドーピングされた領域であって、トランジスタのソース／ドレインとして機能することもできる。前記不純物は３族又は５族元素のうち選択された１つ又はそれらの組み合わせを含むことができる。
【００９９】
前記ビットライン２３６は、前記フィンアクティブパターン２３８の延長方向に沿って延長され、前記フィンアクティブパターン２３８の上部に具備される。より具体的には、前記フィンアクティブパターン２３８の上部と下部の一部上に形成することができる。
【０１００】
前述したように前記フィンアクティブパターン２３８の下部が上部より小さい断面積を有することにより、前記フィンアクティブパターン２３８の上部に具備されたビットライン２３６間の離隔距離が増加することになる。従って、隣接したビットライン２３６間の相互干渉が減少され、寄生キャパシタンスのような問題を防止することができる。更に、ビットラインの上部はエッチングされず、前記ビットラインの抵抗が大きく減少されず、前記ビットラインが従来と類似な低抵抗を有することができる。
【０１０１】
詳細に説明されないピラーアクティブパターン、ゲート、及び不純物領域は、図５及び図６に図示された半導体素子のアレイで説明した構成要素と同じなので、その説明は省略する。又、説明されない図面符号２０２、２０４、２０８、２１４、及び２１６は、それぞれマスクパターン、パッド酸化膜パターン、エッチング阻止膜パターン、ゲート絶縁膜パターン、及びゲート電極である。
【０１０２】
以下、図５乃至図８に図示された半導体素子を実施例によって形成する方法について説明する。
【０１０３】
図９乃至図２４は、図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図及び工程断面図である。特に、図９、図１１、図１３、図１５、図１７、図１９、図２１、及び図２３は、図５に図示された半導体素子を形成する方法を説明するための概略的な工程断面図で、図１０、図１２、図１４、図１６、図１８、図２０、図２２、及び図２４は、図６に図示された半導体素子を形成するための方法を説明するための概略的な工程斜視図である。
【０１０４】
図９及び図１０を参照すると、基板１００上にパッド酸化膜（図示せず）及びマスクパターン１０２を順次に形成する。
【０１０５】
前記基板１００は、シリコン又はゲルマニウムを含む半導体基板又はＳＯＩ基板であるか、ＧＯＩ基板であり得る。
【０１０６】
前記パッド酸化膜は、熱酸化工程又は化学気相蒸着工程によって形成することができ、前記基板１００とマスクパターン１０２との間でストレスを減少させる機能を行う。
【０１０７】
前記マスクパターン１０２は窒化物を含み、例えば、シリコン窒化物であり得る。
【０１０８】
前記パッド酸化膜上に第１マスク膜（図示せず）を形成し、前記第１マスク膜上にフォトレジストパターン（図示せず）を形成する。前記フォトレジストパターンを形成する前に、写真工程時に発生される乱反射を抑制するために、有機反射防止膜を更に形成することができる。その後、前記フォトレジストパターンをエッチングマスクとして使用して、前記有機反射防止膜及び第１マスク膜を順次にエッチングして、有機反射防止膜パターン及びマスクパターン１０２を形成する。前記マスクパターン１０２を形成した後、前記有機反射防止膜パターン及びフォトレジストパターンは、アッシング又はストリップ工程によって除去される。
【０１０９】
その後、前記マスクパターン１０２をエッチングマスクとして前記パッド酸化膜をエッチングしてパッド酸化膜パターン１０４を形成することができる。
【０１１０】
図１１及び図１２を参照すると、前記マスクパターン１０２及びパッド酸化膜パターン１０４をエッチングマスクとして使用して前記基板１００をエッチングして、第１高さを有する第１予備ピラーアクティブパターン１０５を形成する。
【０１１１】
この際、前記エッチング工程を異方性エッチング工程を使用すると、前記エッチング工程によって前記第１予備ピラーアクティブパターン１０５の側面は、垂直な面を有することができる。
【０１１２】
続いて、前記第１パターン及び基板１００に沿って連続的にエッチング防止膜１０６を形成する。前記エッチング防止膜１０６は、酸化膜、窒化膜、又は酸化膜と窒化膜が積層された膜であり得る。前記エッチング防止膜１０６は、以後等方性エッチングする間、前記第１予備ピラーアクティブパターン１０５の側壁がエッチングされることを防止するための膜である。
【０１１３】
図１３及び図１４を参照すると、前記マスクパターン１０２をエッチングマスクとして前記エッチング防止膜１０６を異方性エッチングして前記第１予備ピラーアクティブパターン１０５の側壁にエッチング防止膜パターン１０８を形成する。
【０１１４】
続いて、前記第１予備ピラーアクティブパターン１０５及びエッチング防止膜パターン１０８により露出された基板１００を持続的に異方性エッチングして、前記第１高さより高い第２高さを有し、側面が垂直な面を有する第２予備ピラーアクティブパターン１１０を形成する。
【０１１５】
図１５及び図１６を参照すると、前記マスクパターン１０２及びエッチング防止膜パターン１０８をエッチングマスクとして使用して前記第２予備ピラーアクティブパターン１１０を等方性エッチングしてピラーアクティブパターン１１２を形成する。
【０１１６】
前記ピラーアクティブパターン１１２は第２高さを有し、前記エッチング防止膜パターン１０８によってエッチングされず、垂直な面を有する上部と、等方性エッチングされリセスを有する上部を含む。
【０１１７】
より詳細に説明すると、前記等方性エッチング工程を行う間、前記エッチング防止膜パターン１０８によってマスキングされた第２予備ピラーアクティブパターン１１０の上部は殆どエッチングされず、前記第２予備ピラーアクティブパターン１１０の下部は上部より小さい断面積を有するようにエッチングされる。このように形成されたピラーアクティブパターン１１２の下部にはリセスが形成され、前記リセスによって前記ピラーアクティブパターン１１２の側面が段差を有することになる。
【０１１８】
図１７及び図１８を参照すると、前記ピラーアクティブパターン１１２の下部を囲むゲート１１８が形成される。
【０１１９】
より詳細に説明すると、前記ピラーアクティブパターン１１２及びマスクパターン１０２が形成された基板１００の表面に熱酸化工程を行って熱酸化膜を形成する。前記熱酸化膜は、前記ピラーアクティブパターン１１２の下部リセスの表面と、基板１００上に薄く形成される。ここで、詳細に図示されていないが、前記リセス表面上に形成された熱酸化膜はゲート絶縁膜パターン１１４として機能し、基板１００上に形成された熱酸化膜は後続工程でイオン注入工程時、基板１００の損傷を抑制する機能を行うことができる。
【０１２０】
続いて、前記熱酸化膜が形成された基板１００上に、前記ピラーアクティブパターン１１２が埋め立てられるように導電膜（図示せず）を形成する。前記導電膜は不純物がドーピングされたポリシリコン、金属、金属シリサイド、及び金属窒化物を含むことができる。例えば、前記ゲート電極１１６は、Ｗ、ＷＮＸ、ＷＳｉＸ、Ｔｉ、ＴｉＮＸ、ＴｉＳｉＸ、Ａｌ、ＡｌＮＸ、Ｔａ、ＴａＮＸ、ＴａＳｉＸ、ＣｏＳｉＸ等を含むことができる。続いて、前記ピラーアクティブパターン１１２の上部を露出させるように前記導電膜の上部を除去する。
【０１２１】
前記導電膜をマスクパターン１０２で異方性エッチングして前記ピラーアクティブパターン１１２の下部のリセスを円滑に埋め立てるゲート電極１１６を形成する。これにより、ピラーアクティブパターン１１２の下部リセス内部にゲート絶縁膜パターン１１４及びゲート電極１１６を含むゲート１１８を形成することができる。
【０１２２】
一方、前記ゲート電極１１６の表面が前記ピラーアクティブパターン１１２の上部表面と同一面上に位置することになる。又、図示されていないが、隣接したゲート電極１１６は、後続工程でフィンアクティブパターンの延長方向と垂直な方向にワードラインを通じて電気的に連結させることができる。
【０１２３】
図１９及び図２０を参照すると、前記マスクパターン１０２をイオン注入マスクとして使用して前記基板１００に不純物をイオン注入して予備第１不純物領域１２０を形成する。前記不純物は３族又は５族元素のうち１つ又はそれらの組み合わせを含むことができる。
【０１２４】
前記予備第１不純物領域１２０は、前記基板１００の表面に不純物をイオン注入し、その後、熱拡散を行う。前記熱拡散によって図示されたように不純物が前記ピラーアクティブパターン１１２の下に移動することになる。前記拡散工程では、隣接する予備第１不純物領域１２０が接しても良い。
【０１２５】
図２１及び図２２を参照すると、前記ピラーアクティブパターン１１２の側面及びマスクパターン１０２の上部上に、一方向に延長して互いに平行な犠牲パターン１２６を形成する。
【０１２６】
より具体的には、前記ピラーアクティブパターン１１２間を埋め立てるように前記マスクパターン１０２上に第１犠牲膜（図示せず）を形成する。前記第１犠牲膜は、前記基板１００とエッチング選択比を有する物質を含む。本実施例では、第１犠牲膜として酸化膜を使用して、前記酸化膜はギャップ埋立特性に優れたＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ  Ｓｉｌａｚｅｎｅ）、ＵＳＧ（ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅ）、ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）、又はＨＤＰ−ＣＶＤ酸化物などを含むことができる。
【０１２７】
前記マスクパターン１０２の上部面が露出されるように前記第１犠牲膜の上部を研磨する。前記研磨工程は、化学機械的研磨工程、エッチバック、又はこれらの混合工程で行なうことができる。
【０１２８】
前記上部面が研磨された第１犠牲膜上に第２犠牲膜（図示せず）を形成する。前記第２犠牲膜はＴＥＯＳ酸化物を含むことができる。
【０１２９】
前記第２犠牲膜上に有機反射防止膜（図示せず）及びフォトレジストパターン（図示せず）を順次に形成する。前記有機反射防止膜は、非晶質炭素膜及びシリコン酸窒化膜を含むことができる。前記フォトレジストパターンは、前記ピラーアクティブパターン１１２の線幅より広く、一方向に延長するバー形状を有し、互いに平行で、等間隔に離隔して形成される。
【０１３０】
前記フォトレジストパターンをエッチングマスクとして使用して前記有機反射防止膜及び第２犠牲膜を異方性エッチングして有機反射防止膜パターン（図示せず）及び第２犠牲パターン１２２を形成する。続いて、前記第１犠牲膜を持続的に異方性エッチングして、一方向に延長され、互いに平行で、前記ピラーアクティブパターン１１２の側面に第１犠牲パターンを形成する。これにより、第１犠牲パターン１２４及び第２犠牲パターン１２２を含む犠牲パターン１２６を形成する。
【０１３１】
前記犠牲パターン１２６を形成した後、フォトレジストパターン及び有機反射防止膜パターンをアッシング及びストリップ工程で除去する。
【０１３２】
図２３及び図２４を参照すると、前記犠牲パターン１２６をエッチングマスクとして使用して前記基板１００を異方性エッチングして予備フィンアクティブパターン１３０と、電気的に分離された予備ビットライン１２８を形成する。
【０１３３】
前記予備フィンアクティブパターン１３０は垂直な側面を有する。即ち、予備フィンアクティブパターン１３０の上部及び下部は同じ断面積を有する。
【０１３４】
そして、前記予備ビットライン１２８は、前記予備フィンアクティブパターン１３０の上部で、前記予備フィンアクティブパターン１３０の延長方向と同じ方向に延長され形成される。
【０１３５】
図５及び図６を更に参照すると、前記犠牲パターン１２６をエッチングマスクとして使用して前記予備フィンアクティブパターン１３０を等方性エッチングして、フィンアクティブパターン１３４とビットライン１３２を形成する。
【０１３６】
フィンアクティブパターン１３４は曲面形態の側面を有する。即ち、前記フィンアクティブパターン１３４の上部は、漸次減少する線幅を有する上部を含む。
【０１３７】
ビットライン１３２は、前記漸次減少する線幅を有する上部に形成され、隣接したビットライン１３２間の距離が増加することになる。これにより、前記隣接するビットライン１３２間の相互干渉が減少し、特に、寄生キャパシタンス等が減少することになる。
【０１３８】
前記フィンアクティブパターン１３４及びビットライン１３２が形成された後、前記犠牲パターン１２６を除去する。
【０１３９】
図示されていないが、前記マスクパターン１０２を除去した後、露出されたピラーアクティブパターン１１２上に不純物領域を形成する。前記不純物領域は、ビットライン１３２と共にトランジスタのソース／ドレインとして機能することになる。
【０１４０】
図２５乃至図３２は、図７及び図８に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図及び工程断面図である。特に、図２５、図２７、図２９、及び図３１は、図７に図示された半導体素子を形成する方法を説明するための概略的な工程断面図で、図２６、図２８、図３０、及び図３２は、図８に図示された半導体素子を形成するための方法を説明するための概略的な工程斜視図である。
【０１４１】
図２５及び図２６を参照すると、図９乃至図２２を参照として説明したことと同じ工程を行うことにより、基板２００上にマスクパターン２０２及びピラーアクティブパターン２１２を形成し、前記ピラーアクティブパターン２１２の下部側面を囲むゲート２１８と、前記ピラーアクティブパターン２１２によって露出された基板２００の上部表面に第１不純物領域２２０を形成した後、前記マスクパターン２０２の上部とピラーアクティブパターン２１２の側面上に犠牲パターン２２６を形成する。説明されない図面符号２０４、２０８、２１４、２１６、２２２、及び２２４は、それぞれパッド酸化膜パターン、第１エッチング阻止膜パターン、ゲート絶縁膜パターン、ゲート電極、第１犠牲パターン、及び第２犠牲パターンである。
【０１４２】
その後、前記犠牲パターン２２６を利用して前記第１不純物領域２２０の上部一部をエッチングする。この際、前記第１不純物領域２２０が電気的に分離されないようにする。
【０１４３】
図２７及び図２８を参照すると、前記犠牲パターン２２６及び上部一部がエッチングされた第１不純物領域２２０上に連続的に第２エッチング防止膜２２８を形成する。
【０１４４】
前記第２エッチング防止膜２２８は、基板２００とエッチング選択比を有する物質を含み、例えば、酸化物を含むことができる。前記酸化物の例としては、ＭＴＯ（ｍｉｄｄｌｅ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）が挙げられる。
【０１４５】
図２９及び図３０を参照すると、前記第２エッチング防止膜２２８を異方性エッチングして前記犠牲パターン２２６の側壁に第２エッチング防止膜パターン２３０を形成する。
【０１４６】
前記第２エッチング防止膜パターン２３０及び犠牲パターン２２６をエッチングマスクとして使用して前記基板２００を異方性エッチングして、予備フィンアクティブパターン２３４及び予備ビットライン２３２を形成する。
【０１４７】
前記予備フィンアクティブパターン２３４は垂直な側面を有し、前記予備ビットライン２３２は、前記第１不純物領域２２０を電気的に分離させるようにエッチングして形成することができる。この際、前記予備ビットライン２３２は、前記予備フィンアクティブパターン２３４の上部に沿って延長される。
【０１４８】
図３１及び図３２を参照すると、前記第２エッチング防止膜パターン２３０及び犠牲パターン２２６をエッチングマスクとして使用して前記予備フィンアクティブパターン２３４を等方性エッチングして、フィンアクティブパターン２３８及びビットライン２３６を形成する。
【０１４９】
前記フィンアクティブパターン２３８は、垂直方向に配置された第１側面と、前記第１側面の下端部から延長され曲面形態を有する第２側面を含む上部と、前記第２側面から延長され曲面形態を有する下部を含む。
【０１５０】
より詳細に説明すると、前記等方性エッチング工程を行う間、前記第２エッチング防止膜パターン２３０によってマスキングされたフィンアクティブパターン２３８の上部第１側面は殆どエッチングされず、フィンアクティブパターン２３８の上部の第２側面及び下部が等方性エッチングされて曲面形態の側面を有する。
【０１５１】
前記ビットライン２３６は、前記フィンアクティブパターン２３８の上部に形成される。より詳細に説明すると、前記フィンアクティブパターン２３８の上部第１側面と、第２側面の上部一部に形成される。
【０１５２】
前記のような構造により、隣接したビットライン２３６の離隔距離が増加することになる。特に、ビットライン２３６の下部距離が増加することになる。これにより、前記ビットライン２３６間の寄生キャパシタンス等のような相互干渉を減少させることができる。又、前記ビットラインの上部はエッチングされず、前記ビットラインは従来のビットラインと類似な低抵抗を有することができる。
【０１５３】
図７及び図８を更に参照すると、前記第２エッチング防止膜パターン２３０を除去する。
【０１５４】
図示されていないが、マスクパターン２０２を除去した後、ピラーアクティブパターン２１２の上部に不純物を注入して不純物領域を形成する。
【産業上の利用可能性】
【０１５５】
前述したように、本発明の好ましい実施例によると、漸次線幅が減少する上部を含むフィンアクティブパターンの上部に形成されたビットラインは、隣接するビットライン間の離隔距離が増加することになり、相互干渉が減少される。従って、前記隣接するビットライン間の寄生キャパシタンスが減少される。
【０１５６】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１５７】
【図１】従来技術による半導体素子を説明するための概略的な断面図である。
【図２】本発明の一実施例による半導体素子を説明するための概略的な断面図である。
【図３】図２に図示された半導体素子のフィンアクティブパターンを説明するための概略的な断面図である。
【図４】本発明の他の実施例による半導体素子を説明するための概略的な断面図である。
【図５】本発明の更に他の実施例による半導体素子を説明するための概略的な断面図である。
【図６】本発明の更に他の実施例による半導体素子を説明するための概略的な斜視図である。
【図７】本発明の更に他の実施例による半導体素子を説明するための概略的な断面図である。
【図８】本発明の更に他の実施例による半導体素子を説明するための概略的な斜視図である。
【図９】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図１０】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【図１１】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図１２】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【図１３】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図１４】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【図１５】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図１６】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【図１７】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図１８】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【図１９】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図２０】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【図２１】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図２２】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【図２３】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図２４】図５及び図６に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【図２５】図７及び図８に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図２６】図７及び図８に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【図２７】図７及び図８に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図２８】図７及び図８に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【図２９】図７及び図８に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図３０】図７及び図８に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【図３１】図７及び図８に図示された半導体素子を形成する方法を説明するための概略的な工程断面図である。
【図３２】図７及び図８に図示された半導体素子を形成する方法を説明するための概略的な工程斜視図である。
【符号の説明】
【０１５８】
１００  基板
１１２  第２アクティブパターン
１１８  ゲート
１３２  第１不純物領域
１３４  第１アクティブパターン
【図１】
2008177573.tif 000003
【図２】
2008177573.tif 000004
【図３】
2008177573.tif 000005
【図４】
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【図５】
2008177573.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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