(57)【要約】      （修正有）【課題】微細化された場合においても、信頼性の高い半導体装置を提供する。【解決手段】半導体装置は、主表面を有する半導体基板と、それぞれがフローティングゲートＦＧとコントロールゲートＣＧとを有するように半導体基板の主表面上に形成された複数の凸状パターンと、複数の凸状パターンのそれぞれの上面および側面を覆うように、かつ、凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように形成された第１の絶縁膜１１と、隣り合う前記凸状パターンの間の空隙ＧＰを閉塞するように第１の絶縁膜１１の上面および側面を覆う第２の絶縁膜１２とを備えている。空隙ＧＰの前記第２の絶縁膜１２により閉塞される位置は、フローティングゲートＦＧの上面より高い位置であって、コントロールゲートＣＧの上面より低い位置である。【選択図】図３
2008021768.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
それぞれがフローティングゲートとコントロールゲートとを有するように前記半導体基板の主表面上に形成された複数の凸状パターンと、
複数の前記凸状パターンのそれぞれの上面および側面を覆うように、かつ、前記凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように形成された第１の絶縁膜と、
隣り合う前記凸状パターンの間の空隙を閉塞するように前記第１の絶縁膜の上面および側面を覆う第２の絶縁膜とを備え、
前記空隙の前記第２の絶縁膜により閉塞される位置は、前記フローティングゲートの上面より高い位置であって、前記コントロールゲートの上面より低い位置である、半導体装置。
【請求項２】
隣り合う前記凸状パターンの間隔は２００ｎｍ以下であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
隣り合う前記凸状パターンの間に形成される溝のアスペクト比は５以上であることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
複数の凸状パターンを半導体基板の主表面上に形成する工程と、
前記複数の凸状パターンのそれぞれの側面を覆うように、かつ前記凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように、第１の成膜条件でシリコン酸化膜よりなる第１の絶縁膜を成膜する工程と、
隣り合う前記凸状パターン間の空隙を閉塞するように、前記第１の成膜条件よりも横方向成長しやすい第２の成膜条件で前記第１の絶縁膜の上面および側面に第２の絶縁膜を成膜する工程とを備えた、半導体装置の製造方法。
【請求項５】
複数の凸状パターンを、隣り合う前記凸状パターンの間に形成される溝のアスペクト比が５以上となるように、半導体基板の主表面上に形成する工程と、
前記複数の凸状パターンのそれぞれの側面を覆うように、かつ前記凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように、第１の成膜条件で第１の絶縁膜を成膜する工程と、
隣り合う前記凸状パターン間の空隙を閉塞するように、前記第１の成膜条件よりも横方向成長しやすい第２の成膜条件で前記第１の絶縁膜の上面および側面に第２の絶縁膜を成膜する工程とを備えた、半導体装置の製造方法。
【請求項６】
複数の凸状パターンを、それぞれの前記凸状パターンがフローティングゲートとコントロールゲートとを有するように、半導体基板の主表面上に形成する工程と、
前記凸状パターンのそれぞれの側面を覆うように、かつ前記凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように、第１の成膜条件で第１の絶縁膜を成膜する工程と、
隣り合う前記凸状パターン間の空隙を閉塞するように、前記第１の成膜条件よりも横方向成長しやすい第２の成膜条件で前記第１の絶縁膜の上面および側面に第２の絶縁膜を成膜する工程とを備えた、半導体装置の製造方法。
【請求項７】
前記第１の成膜条件は、前記半導体基板を載置するための基板ステージにＲＦのバイアス電圧を印加しないで行なう高密度プラズマ化学気相成長法を用いた条件であって、
前記第２の成膜条件は、プラズマ化学気相成長法を用いた条件であることを特徴とする、請求項４〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１の成膜条件は、前記半導体基板を載置するための基板ステージにＲＦのバイアス電圧を印加しないで行なう高密度プラズマ化学気相成長法を用いた条件であって、
前記第２の成膜条件は、準常圧化学気相成長法を用いた条件であることを特徴とする、請求項４〜６のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第１の成膜条件は、プラズマ化学気相成長法を用いた条件であって、
前記第２の成膜条件は、前記半導体基板を載置するための基板ステージにＲＦのバイアス電圧を印加して行なう高密度プラズマ化学気相成長法を用いた条件であることを特徴とする、請求項４〜６のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第１および第２の成膜条件は、プラズマ化学気相成長法を用いた条件であることを特徴とする、請求項４〜６のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記第１の成膜条件は、プラズマ化学気相成長法を用いた条件であって、
前記第２の成膜条件は、準常圧化学気相成長法を用いた条件であることを特徴とする、請求項４〜６のいずれかに記載の半導体装置の製造方法。
【請求項１２】
複数の凸状パターンを半導体基板の主表面上に形成する工程と、
前記凸状パターンのそれぞれの側面を覆うように、かつ前記凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように、第１の成膜条件で第１の絶縁膜を成膜する工程と、
前記第１の絶縁膜の側壁上部をスパッタリングしながら、前記第１の絶縁膜の側壁下部に再堆積させる工程と、
隣り合う前記凸状パターン間の空隙を閉塞するように、第２の成膜条件で前記第１の絶縁膜の上面および側面に第２の絶縁膜を成膜する工程とを備えた、半導体装置の製造方法。
【請求項１３】
前記第１の成膜条件は、プラズマ化学気相成長法を用いた条件であって、
前記第２の成膜条件は、前記半導体基板を載置するための基板ステージにＲＦのバイアス電圧を印加して行なう高密度プラズマ化学気相成長法を用いた条件であることを特徴とする、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の成膜条件は、プラズマ化学気相成長法を用いた条件であって、
前記第２の成膜条件は、前記半導体基板を載置するための基板ステージにＲＦのバイアス電圧を印加しないで行なう高密度プラズマ化学気相成長法を用いた条件であることを特徴とする、請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記第１および第２の成膜条件は、プラズマ化学気相成長法を用いた条件であることを特徴とする、請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記第１の成膜条件は、プラズマ化学気相成長法を用いた条件であって、
前記第２の成膜条件は、準常圧化学気相成長法を用いた条件であることを特徴とする、請求項１２に記載の半導体装置の製造方法。
【請求項１７】
前記スパッタリングが高密度プラズマ化学気相成長装置を用いて行なわれることを特徴とする、請求項１２〜１６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、空隙部を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、半導体装置の小型化および微細化が進められており、種々の不具合を招くことなく、如何にして小さくするかが重要な課題となっている。
【０００３】
そして近年、上記課題を解決するために、半導体基板の主表面側に反転層を形成するための複数のアシストゲートと、このアシストゲート間に形成されたフローティングゲートと、このフローティングゲート上に形成されたコントロールゲートとを備えたＡＧ−ＡＮＤ（Assist Gate-AND）型のフラッシュメモリが提案されている（たとえば、特許文献１参照）。
【０００４】
このＡＧ−ＡＮＤ型のフラッシュメモリの製造方法は、半導体基板の主表面上にアシストゲートを形成する工程と、このアシストゲートを覆うように絶縁膜を形成する工程と、この絶縁膜にドライエッチングを施してアシストゲートの両側面上にサイドウォールを形成すると共に、サイドウォール間に位置する半導体基板の主表面を露出する工程と、このサイドウォール間に位置する半導体基板の主表面上に絶縁膜を成長させてフローティングゲートのトンネル絶縁膜を形成する工程と、このサイドウォール間の凹部に導電層を充填してフローティングゲートを形成する工程とを備えている。
【０００５】
しかしながら、上記のようなフラッシュメモリの構成においてはフローティングゲート間に絶縁膜が充填されている。このため、微細化が進められた場合、フローティングゲート同士の間隔が狭くなり、フローティングゲート間の容量が増大する。これにより、読み出し動作の際に、選択されたメモリセルのフローティングゲート内に蓄積された電荷量が変動すると、選択されたメモリセルのしきい値電圧が変動する、いわゆるしきい値電圧Ｖｔｈボケが生じ、誤動作が生じやすくなるという問題があった。
【０００６】
一方、配線間に絶縁物を完全に埋め込むのではなく、配線間に空洞（閉塞された空隙）を設けることにより配線間容量を減少させる技術が提案されている（たとえば、特許文献２参照）。
【０００７】
この特許文献２には、半導体基板の上に形成された複数の配線を隔てる絶縁膜に空洞を形成した構成が記載されている。また、その製造方法として、複数の配線を覆うように、かつ配線間に空洞を有するように絶縁膜が形成された後に、その絶縁膜の上面が平坦化されることが記載されている。
【特許文献１】特開２００５−０８５９０３号公報
【特許文献２】特開平２−８６１４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記特許文献２の技術によれば、配線を覆う絶縁膜を段差被覆性（ステップカバレッジ）の良い方法で形成すると配線間に空洞が形成されないという問題があった。
【０００９】
一方、配線を覆う絶縁膜を段差被覆性の悪い方法で形成すると配線間に空洞は形成されるものの、空洞の上部閉塞位置が高くなる。このため、この絶縁膜の上面をたとえばＣＭＰ(Chemical Mechanical Polishing)法で平坦化しようとすると、平坦化後の絶縁膜上面において空洞が開口するおそれがある。この場合、ＣＭＰ法で用いる洗浄液が空洞内に染み込んで配線材料を腐食させるため、半導体装置の信頼性が低下するという問題があった。
【００１０】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、閉塞された空隙を有する場合においても信頼性の高い半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、主表面を有する半導体基板と、それぞれがフローティングゲートとコントロールゲートとを有するように半導体基板の主表面上に形成された複数の凸状パターンと、複数の凸状パターンのそれぞれの上面および側面を覆うように、かつ、凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように形成された第１の絶縁膜と、隣り合う前記凸状パターンの間の空隙を閉塞するように第１の絶縁膜の上面および側面を覆う第２の絶縁膜とを備えている。空隙の第２の絶縁膜により閉塞される位置は、フローティングゲートの上面より高い位置であって、コントロールゲートの上面より低い位置である。
【００１２】
本発明の一の局面にしたがう半導体装置の製造方法は、複数の凸状パターンを半導体基板の主表面上に形成する工程と、複数の凸状パターンのそれぞれの側面を覆うようにかつ凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように第１の成膜条件でシリコン酸化膜よりなる第１の絶縁膜を成膜する工程と、隣り合う凸状パターン間の空隙を閉塞するように第１の成膜条件よりも横方向成長しやすい第２の成膜条件で前記第１の絶縁膜の上面および側面に第２の絶縁膜を成膜する工程とを備えている。
【００１３】
本発明の他の局面にしたがう半導体装置の製造方法は、複数の凸状パターンを、隣り合う凸状パターンの間に形成される溝のアスペクト比が５以上となるように半導体基板の主表面上に形成する工程と、複数の凸状パターンのそれぞれの側面を覆うようにかつ凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように第１の成膜条件で第１の絶縁膜を成膜する工程と、隣り合う凸状パターン間の空隙を閉塞するように、第１の成膜条件よりも横方向成長しやすい第２の成膜条件で第１の絶縁膜の上面および側面に第２の絶縁膜を成膜する工程とを備えている。
【００１４】
本発明の他の局面にしたがう半導体装置の製造方法は、複数の凸状パターンをそれぞれの凸状パターンがフローティングゲートとコントロールゲートとを有するように半導体基板の主表面上に形成する工程と、凸状パターンのそれぞれの側面を覆うようにかつ凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように第１の成膜条件で第１の絶縁膜を成膜する工程と、隣り合う凸状パターン間の空隙を閉塞するように第１の成膜条件よりも横方向成長しやすい第２の成膜条件で第１の絶縁膜の上面および側面に第２の絶縁膜を成膜する工程とを備えている。
【００１５】
本発明の他の局面にしたがう半導体装置の製造方法は、複数の凸状パターンを半導体基板の主表面上に形成する工程と、凸状パターンのそれぞれの側面を覆うようにかつ凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように第１の成膜条件で第１の絶縁膜を成膜する工程と、第２の成膜条件で第１の絶縁膜の側壁上部をスパッタリングしながら第１の絶縁膜の側壁下部に再堆積させる工程と、隣り合う凸状パターン間の空隙を閉塞するように第１の絶縁膜の上面および側面に第２の絶縁膜を成膜する工程とを備えている。
【発明の効果】
【００１６】
本発明の半導体装置によれば、空隙がコントロールゲートの上面よりも低い位置で閉塞される。これにより、第２の絶縁膜が成膜された後にＣＭＰが行なわれる場合において、空隙への洗浄液の侵入による腐食の問題が抑制される。
【００１７】
本発明の一の局面の半導体装置の製造方法によれば、第１の絶縁膜の成膜条件である第１の成膜条件は、第２の絶縁膜の成膜条件である第２の成膜条件よりも横方向成長しにくい成膜条件である。これにより、凸状パターンの側面に形成される第１の絶縁膜の幅が抑制され、凸状パターン間に幅の広い空隙が形成される。また、第２の絶縁膜の成膜条件である第２の成膜条件は、第１の絶縁膜の成膜条件である第１の成膜条件よりも横方向成長しやすい成膜条件である。これにより、第１の絶縁膜の成膜直後において、隣り合う凸状パターンの間の上端に形成されている第１の絶縁膜の開口部に第２の絶縁膜が成膜される際に、開口部が速やかに閉塞される。よって、第２の絶縁膜による空隙の閉塞位置が上部に位置し過ぎてしまうことを防ぐことができる。これにより、第２の絶縁膜が成膜された後にＣＭＰが行なわれる場合において、空隙への洗浄液の侵入による腐食の問題が抑制される。
【００１８】
本発明の他の局面にしたがう半導体装置の製造方法によれば、第１の絶縁膜はシリコン酸化膜からなる。第１の絶縁膜は、スルーホール形成等のためのエッチング処理がなされることがあるが、この際、シリコン酸化膜であれば容易にドライエッチングを行なうことが可能である。
【００１９】
本発明の他の局面にしたがう半導体装置の製造方法によれば、凸状パターンの間に形成される溝のアスペクト比は５以上である。これにより、集積度を高くするとともにフローティングゲートの高さを十分に確保し、フローティングゲートとコントロールゲートとのカップリング比を向上させることができる。よって、書込み速度の向上を図ることができる。
【００２０】
本発明の他の局面にしたがう半導体装置の製造方法によれば、隣り合うフローティングゲートの間の空間は主に空隙で占められ、誘電体である絶縁体がわずかしか存在しないこととなる。これにより、隣り合うフローティングゲート間の容量が低減される。よって、いわゆるしきい値電圧Ｖｔｈボケを低減し、不揮発性半導体記憶装置の誤動作を抑制することができる。
【００２１】
本発明の他の局面にしたがう半導体装置の製造方法によれば、第１の絶縁膜の側壁上部をスパッタリングしながら第１の絶縁膜の側壁下部に再堆積がなされる。これにより、空隙の開口部における最短寸法部の位置を下方へと移行させることができる。よって、第２の絶縁膜により空隙が閉塞される位置を下方側へと制御することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
本発明の実施の形態１は、本発明がたとえばアシストゲートを有する不揮発性半導体記憶装置に適用された場合の一実施形態である。最初に、その構成について、図１〜図３を用いて説明する。
【００２３】
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。また図２および図３の各々は図１のＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【００２４】
図１を参照して、半導体装置１００は、複数のメモリセルＭＣが行列状に配置されたメモリセルアレイを有している。このメモリセルアレイにおいては、半導体基板１の表面上に形成された複数のアシストゲートＡＧの各々が図中縦方向に互いに並走するように配置されている。これらのアシストゲートＡＧに直交する方向（図中横方向）に複数のコントロールゲートＣＧの各々が互いに並走するように配置されている。このコントロールゲートＣＧの下には複数のフローティングゲートＦＧが配置されており、複数のフローティングゲートＦＧの各々は２つのアシストゲート５の間に配置されている。
【００２５】
図２を参照して、１つのメモリセルＭＣは、図中破線で囲んだ領域に形成されており、半導体基板１と、この半導体基板１の主表面上に絶縁膜８を介して形成された１対のアシストゲートＡＧと、半導体基板１の主表面上に、絶縁膜１５を介して形成されたフローティングゲートＦＧと、このフローティングゲートＦＧの上面上に絶縁膜１８を介して形成されたコントロールゲートＣＧとを主に有している。
【００２６】
アシストゲートＡＧは、たとえば低抵抗な多結晶シリコン膜から形成されており、アシストゲートＡＧ下に形成された絶縁膜８はたとえば酸化シリコンからなる。
【００２７】
アシストゲートＡＧの側面上には、たとえば酸化シリコンからなる絶縁膜９が形成されている。また、アシストゲートＡＧの上面上には、たとえば窒化シリコン（Ｓｉ3Ｎ4等）からなる絶縁膜１０が形成されている。
【００２８】
コントロールゲートＣＧは、たとえば低抵抗な多結晶シリコンからなる導電層ＣＧａと、その上面に形成されたタングステンシリサイド（ＷＳｉx）等のような高融点金属シリサイド膜等からなる導電層ＣＧｂとの積層膜により形成されている。
【００２９】
フローティングゲートＦＧは、上記メモリセルＭＣの電荷蓄積層であり、たとえば低抵抗な多結晶シリコンにより形成されている。
【００３０】
フローティングゲートＦＧ下に位置する半導体基板１の主表面上には、メモリセルＭＣのトンネル絶縁膜として機能する絶縁膜１５が形成されており、この絶縁膜１５は、たとえば酸窒化シリコン（ＳｉＯＮ）等から形成されている。
【００３１】
アシストゲートＡＧと、フローティングゲートＦＧとの間には、絶縁膜９と絶縁膜１６とが形成されており、アシストゲートＡＧと、フローティングゲートＦＧとが絶縁されている。絶縁膜１６は、たとえば、酸化シリコンから形成されている。コントロールゲートＣＧとフローティングゲートＦＧとを隔てる絶縁膜１８は、たとえば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ膜で形成されている。
【００３２】
図３を参照して、半導体基板１の主表面上には、絶縁膜１５が形成されている。この絶縁膜１５の上面に、複数のフローティングゲートＦＧが形成されている。各フローティングゲートＦＧの上面上には絶縁膜１８が形成されている。各絶縁膜１８の上面上にはコントロールゲートＣＧが形成されている。各コントロールゲートＣＧは、その下部が導電層ＣＧａにより構成され、その上部が導電層ＣＧｂにより構成されている。
【００３３】
以上から、絶縁膜１５により表面が覆われた半導体基板１上に、上述したフローティングゲートＦＧと絶縁膜１８とコントロールゲートＣＧとの積層体を有する凸状パターンが複数形成されていることとなる。２つの隣り合う凸状パターンにより挟まれた溝部の幅Ｗは２００ｎｍ以下とされている。また、この溝部の深さＤを幅Ｗで除した数値（Ｄ／Ｗ）であるアスペクト比は５以上とされている。
【００３４】
上述した各凸状パターンの上面および側面を覆うように、第１の絶縁膜１１が形成されている。各凸状パターンの側面を覆う絶縁膜１１の幅Ｗ１は、凸状パターンの下側側面を覆う部分より上側側面を覆う部分において大きくなっている。フローティングゲートＦＧの上面位置での幅Ｗ１は、好ましくは２５ｎｍ以下である。また、各凸状パターンを覆う絶縁膜１１は、上端付近において幅Ｌの間隔をおいて分離されて形成されている。この分離の幅Ｌは、たとえば１０ｎｍ以上２０ｎｍ以下である。凸状パターンの間の谷底部分の絶縁膜１５の上面には、フローティングゲートＦＧの厚みに比して十分に薄い第１の絶縁膜１１が形成されている。
【００３５】
第１の絶縁膜１１の材質には、たとえばシリコン酸化膜やシリコン窒化膜が用いられる。シリコン酸化膜には、不純物としてボロンや窒素やフッ素がドープされてもよい。半導体装置製造時のエッチング工程における加工容易性の観点からは、シリコン酸化膜が好適に用いられる。
【００３６】
隣り合う上述した凸状パターンの間の空隙ＧＰを閉塞するように、第１の絶縁膜１１の上面および側面を覆う第２の絶縁膜１２が形成されている。この第２の絶縁膜１２により、上述した隣り合う凸状パターンを覆う各第１の絶縁膜１１の上端における分離部分が充填されている。空隙ＧＰの第２の絶縁膜１２により閉塞される位置は、フローティングゲートＦＧの上面より高い位置であって、コントロールゲートＣＧの上面より低い位置である。
【００３７】
第２の絶縁膜１２の材質には、たとえばシリコン酸化膜やシリコン窒化膜が用いられる。シリコン酸化膜には、不純物としてボロンや窒素やフッ素がドープされてもよい。
【００３８】
なお、第１および第２の絶縁膜１１、１２は互いに同じ材質であっても、また異なる材質であってもよい。第１および第２の絶縁膜１１、１２が同じ材質からなっている場合でも、両者の界面や両者のエッチング速度などにより、第１および第２の絶縁膜１１、１２を区別（識別）することができる。
【００３９】
第１の絶縁膜１１の幅Ｗ１は、各凸状パターンの下側側面を覆う部分よりも、上側側面を覆う部分において大きくなっている。よって、空隙ＧＰの幅は、総じて上側よりも下側の方が大きくなっている。フローティングゲートＦＧはコントロールゲートＣＧよりも凸状パターンの下側に位置するため、２つのフローティングゲートＦＧに挟まれた領域には、幅の大きい空隙ＧＰが存在することになる。
【００４０】
なお、図３においては空隙ＧＰの上端における閉塞位置の高さは導電層ＣＧｂの下面と上面の間の位置となっているが、第１の絶縁膜１１および第２の絶縁膜１２の膜厚や、後述する第１の絶縁膜１１および第２の絶縁膜１２の成膜条件を制御することにより、空隙ＧＰの上端の高さをフローティングゲートＦＧの上面よりも高い位置からコントロールゲートＣＧの上面より低い位置までの範囲で制御することが可能である。好ましくは、空隙ＧＰの上端における閉塞位置は、コントロールゲートＣＧの上面から下方に５０ｎｍ以内とされる。
【００４１】
続いて、本発明の実施の形態１における半導体装置の製造方法について、図を用いて説明する。図４〜図６は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図であり、図１におけるＩＩＩ−ＩＩＩ線に対応する断面を示している。
【００４２】
図４を参照して、半導体基板１の上面に、絶縁膜１５と、フローティングゲート用導電層ＦＧと、絶縁膜１８と、導電層ＣＧａと、導電層ＣＧｂとが積層されている。なお、この状態における図１のＩＩ−ＩＩ線に対応する断面構成は、図２に示す形状となっている。
【００４３】
図５を参照して、導電層ＣＧｂ、ＣＧａ、フローティングゲート用導電層ＦＧおよび絶縁膜１８に写真製版技術およびエッチング技術を用いてパターニングが施される。これにより、半導体基板１上に、絶縁膜１５を介して、フローティングゲートＦＧ、絶縁膜１８、導電層ＣＧａ、導電層ＣＧｂがこの順に積層した積層体からなる凸状パターンが形成される。この際、２つの凸状パターンに挟まれた溝部の幅が２００ｎｍ以下であり、また溝部の深さを溝部の幅で除したアスペクト比が５以上となるようにパターニングが行なわれる。
【００４４】
図６を参照して、複数の凸状パターンのそれぞれの上面および側面を覆うように、第１の絶縁膜１１が成膜される。この成膜条件は、凸状パターンの上部において第１の絶縁膜１１がオーバーハングされるように最適化されるものとし、２つの凸状パターンの間の空隙が上端で閉塞する前に成膜が終了される。これにより、第１の絶縁膜１１は、凸状パターンの下側側面を覆う部分よりも上側側面を覆う部分の方が幅が大きくなるように形成される。
【００４５】
図３を参照して、凸状パターン間の空隙ＧＰを閉塞するように第１の絶縁膜１１の上面および側面を覆うように、第２の絶縁膜１２が成膜される。第２の絶縁膜１２は、第１の絶縁膜１１の成膜条件よりも横方向成長しやすい条件で成膜される。ここで、横方向は、半導体基板１の表面に並行な方向である。
【００４６】
さらに、第２の絶縁膜１２の上面を平坦化するためにＣＭＰが施され、図３に示す半導体装置１００の構成を得ることができる。
【００４７】
次に、第１の絶縁膜１１および第２の絶縁膜１２の成膜条件について詳述する。上述したように、第１の絶縁膜１１の成膜条件と第２の絶縁膜１２の成膜条件とでは、後者が横方向成長しやすい成膜条件となるように成膜条件が選択される。以下に、第１の絶縁膜１１の成膜条件と第２の絶縁膜１２の成膜条件との具体的な組み合わせについて説明する。
【００４８】
ひとつの組み合わせとして、第１の絶縁膜１１の成膜条件を半導体基板１を載置するための基板ステージにＲＦ(Radio Frequency)のバイアス電圧を印加しないで行なう高密度プラズマ化学気相成長法（以下、ＨＤＰ−ＣＶＤ(High Density Plasma-Chemical Vapor Deposition)法と称する）を用いた条件とし、第２の絶縁膜１２の成膜条件をプラズマ化学気相成長法（以下、Ｐ−ＣＶＤ(Plasma-Chemical Vapor Deposition)法と称する）を用いた条件とすることができる。
【００４９】
上記のＨＤＰ−ＣＶＤ法は、たとえば圧力１Ｐａ程度の低真空中で、たとえばＩＣＰ(Inductively Coupled Plasma)やＥＣＲ(Electron Cyclotron Resonance)のプラズマ源により電子密度が約１×１０１１個／ｃｍ３程度の高密度プラズマを生成して成膜する方法である。このＨＤＰ−ＣＶＤ法が用いられる場合、一般に、半導体基板１が載置される基板ステージにＲＦのバイアス電圧が印加されることがある（以下、ＲＦバイアス印加ありＨＤＰ−ＣＶＤ法と称する）。しかし、本実施の形態における第１の絶縁膜１１の成膜条件は、ＲＦのバイアス電圧が印加されない条件とする（以下、ＲＦバイアス印加なしＨＤＰ−ＣＶＤ法と称する）。
【００５０】
他の組み合わせとして、第１の絶縁膜１１の成膜条件をＲＦバイアス印加なしＨＤＰ−ＣＶＤ法とし、第２の絶縁膜１２の成膜条件を準常圧化学気相成長法（以下、ＳＡ−ＣＶＤ(Sub Atmospheric CVD)法と称する）を用いた条件とすることができる。
【００５１】
ＳＡ−ＣＶＤ法は、準大気圧中で成膜する方法であり、たとえば圧力が３ｋＰａ以上８０ｋＰａ以下で行なわれる熱ＣＶＤ法である。第２の絶縁膜１２としては、たとえば純粋なオゾンＴＥＯＳ(Tetra Ethyle Ortho Silicate)膜や、不純物を含むオゾンＴＥＯＳ膜を用いることができる。ＳＡ−ＣＶＤ法は横方向成長性が高い成膜方式であるため、第２の絶縁膜１２の成膜条件を第１の絶縁膜１１の成膜条件よりも横方向成長性の高い条件とすることができる。
【００５２】
他の組み合わせとして、第１の絶縁膜１１および第２の絶縁膜１２の成膜条件の双方をＰ−ＣＶＤ法を用いた条件とすることができる。２つの成膜条件は、基本条件としては共にＰ−ＣＶＤ法である点で共通しているが、プロセス条件詳細の相違により、両者の横方向成長性を相違させることができる。そして、横方向成長性の高い方の成膜条件が、第２の絶縁膜１２の成膜条件として用いられる。
【００５３】
他の組み合わせとして、第１の絶縁膜１１の成膜条件をＰ−ＣＶＤ法を用いた条件とし、第２の絶縁膜１２の成膜条件をＳＡ−ＣＶＤ法を用いた条件とすることができる。ＳＡ−ＣＶＤ法は横方向成長性が高い成膜方式であるため、第２の絶縁膜１２の成膜条件を第１の絶縁膜１１の成膜条件よりも横方向成長性の高い条件とすることができる。第２の絶縁膜１２としては、たとえば純粋なオゾンＴＥＯＳ(Tetra Ethyle Ortho Silicate)膜や、不純物を含むオゾンＴＥＯＳ膜を用いることができる。
【００５４】
他の組み合わせとして、第１の絶縁膜１１の成膜条件をＲＦバイアス印加なしＨＤＰ−ＣＶＤ法を用いた条件とし、第２の絶縁膜１２の成膜条件をＲＦバイアス印加ありＨＤＰ−ＣＶＤ法を用いた条件とすることができる。この際、バイアス印加機構を備えたＨＤＰ−ＣＶＤ装置により、第１の絶縁膜１１はバイアス印加機構を使用せずに成膜が行なわれ、第２の絶縁膜１２はバイアス印加機構によりＲＦバイアスが印加されて成膜が行なわれる条件とすれば、２つの成膜は共通の装置で行なうことができる。
【００５５】
この成膜条件の組み合わせにおいては、まず、第１の絶縁膜１１の成膜がＲＦバイアス印加なしＨＤＰ−ＣＶＤ法により行なわれる。よって、成膜中のイオンの指向性が低減され、ステップカバレッジの低い成膜がなされる。このため、隣り合う凸状パターン間に幅の広い空隙ＧＰが形成される。
【００５６】
続いて、第２の絶縁膜１２の成膜がＲＦバイアス印加ありＨＤＰ−ＣＶＤ法により行なわれる。基板ステージへのＲＦバイアス電圧の印加に伴い、第２の絶縁膜１２が成膜されると同時に、第１の絶縁膜１１がスパッタリングされ、このスパッタリング物が再堆積する作用が発生する。
【００５７】
このスパッタリング−再堆積の作用を受けると、空隙ＧＰの閉塞位置が下方にシフトされる。また、空隙ＧＰの閉塞部上端は図７の領域Ｒで示すように丸みを帯びる傾向にある。この形状は、断面をＳＥＭ(Scanning Electron Microscope)で観察することにより確認できる。
【００５８】
なお、図７は、第２の絶縁膜１２をＲＦバイアス印加ありＨＤＰ−ＣＶＤ法で成膜した場合の、半導体装置の構成を示す断面図である。図７の断面位置は、図１におけるＩＩＩ−ＩＩＩ線に対応する位置と同等である。
【００５９】
また、上述したスパッタリング−再堆積の作用を用いた空隙ＧＰの形状および閉塞位置の制御が行なわれるためには、第１の絶縁膜１１の成膜条件はＲＦバイアス印加なしＨＤＰ−ＣＶＤ法を用いた条件に限定されるものではなく、他のＰ−ＣＶＤ法であってもよい。
【００６０】
以上説明した実施の形態１の半導体装置によれば、第１の絶縁膜１１の成膜の段階では空隙ＧＰを閉塞させず、それに続く第１の絶縁膜１１の成膜条件よりも横方向成長しやすい成膜条件により成膜された第２の絶縁膜１２により空隙ＧＰが閉塞される。これにより、単純に第１の絶縁膜１１の成膜のみで空隙を閉塞した場合に比して、空隙の閉塞位置を低い位置に制御することが可能となる。
【００６１】
このように空隙の閉塞位置が低い位置に制御されることにより、第２の絶縁膜１２が成膜された後に行なわれるＣＭＰ工程において、洗浄液の侵入による腐食の問題が抑制される。これにより信頼性の高い半導体装置が得られる。以下に、単純に第１の絶縁膜１１の成膜のみで閉塞された空隙が形成された場合の例と本実施の形態を比較して、この効果について説明する。
【００６２】
図８は、１つの絶縁膜で凸状パターン間に空隙を形成した構成の一例を概略的に示す断面図である。その断面位置は、図３または図７に示される断面位置に対応するものである。図８を参照して、第１の絶縁膜１１のみで空隙上部が閉塞された場合、空隙ＧＰの上端の閉塞位置は、コントロールゲートＣＧよりも上方になっている。この場合、たとえコントロールゲートＣＧの最上面まで研磨面が達しないように配慮されたＣＭＰが行なわれたとしても、ＣＭＰによる研磨面が空隙ＧＰの最上部に及ぶことがある。すると、空隙ＧＰが研磨面に開口し、空隙の内部に洗浄液が染み込み、導電層の腐食が発生しうる。このため、半導体装置の信頼性が低下してしまう。
【００６３】
一方、図３または図７に示す本実施の形態においては、コントロールゲートＣＧの最上面まで研磨面が達しないように配慮されたＣＭＰが行なわれれば、ＣＭＰによる研磨面が空隙ＧＰの最上部に達することがない。よって、空隙ＧＰの内部にＣＭＰの洗浄液が染み込むことがなく、洗浄液による腐食の問題が防止される。
【００６４】
また、本実施の形態の半導体装置によれば、上述した各凸状パターンの側面は上側ほど幅の大きな絶縁膜により覆われており、また空隙ＧＰの上端における閉塞位置はフローティングゲートＦＧの上面よりも高い位置にある。これにより、隣り合うフローティングゲートＦＧの上面に挟まれた部分には空隙ＧＰが存在し、フローティングゲートＦＧの上面よりも下方においてはさらに幅の広い空隙ＧＰが存在する。また、凸状パターンの間の凹部の底に形成されている第１の絶縁膜１１の厚みは、フローティングゲートＦＧの厚みに比して、十分に薄いものである。よって、隣り合うフローティングゲートＦＧの間には誘電体がわずかしか存在しないこととなるので、隣り合うフローティングゲートＦＧ間の容量が低減される。これにより、いわゆるしきい値電圧Ｖｔｈボケを低減し、半導体装置の誤動作を抑制することができる。
【００６５】
図３を参照して、第１の絶縁膜１１の幅Ｗ１のフローティングゲートＦＧの上面位置での大きさが２５ｎｍ以下とされた場合は、隣り合うフローティングゲートＦＧ同士が、より幅の広い空隙ＧＰにより隔てられる。よって、上述した半導体装置の誤動作をより確実に抑制することができる。
【００６６】
また、本実施の形態の半導体装置によれば、フローティングゲートＦＧと絶縁膜１８とコントロールゲートＣＧとの集合体が、絶縁膜１５により表面が覆われた半導体基板１上に、複数の凸状パターンを構成している。そして、２つの隣り合う凸状パターンにより挟まれた溝部の幅は２００ｎｍ以下である。このため、コントロールゲートＣＧのピッチを小さくできるため、メモリセルＭＣの集積度の向上を図ることができる。
【００６７】
また、本実施の形態の半導体装置によれば、図３に示すように、上記溝部の深さＤを幅Ｗで除した数値であるアスペクト比（Ｄ／Ｗ）は５以上である。これにより、溝部の幅の５倍以上の高さの凸状パターンが形成されることになる。よって、凸状パターンの構成要素であるフローティングゲートＦＧの高さを十分に確保することができる。図２を参照して、フローティングゲートＦＧの高さを十分に確保することができる場合、フローティングゲートＦＧ側面がコントロールゲートＣＧと絶縁膜１８を介して対向する面積が広くなる。これにより、コントロールゲートＣＧと、フローティングゲートＦＧとの間のカップリング比を向上させることができる。よって、メモリセルＭＣの書込み特性の向上を図ることができる。
【００６８】
また、本実施の形態の半導体装置の製造方法によれば、第１の絶縁膜１１の成膜条件である第１の成膜条件は、第２の絶縁膜１２の成膜条件である第２の成膜条件よりも横方向成長しにくい成膜条件である。このため、凸状パターンの側面に形成される第１の絶縁膜１１の幅が抑制され、その結果、幅の広い空隙ＧＰが形成される。
【００６９】
また、本実施の形態の半導体装置の製造方法によれば、第２の絶縁膜１２の成膜条件である第２の成膜条件は、第１の絶縁膜１１の成膜条件である第１の成膜条件よりも横方向成長しやすい成膜条件である。このため、第１の絶縁膜１１の成膜直後において、隣り合う凸状パターンの間に形成されている開口部上に第２の絶縁膜１２が成膜された場合に、開口部が速やかに閉塞される。よって、空隙ＧＰの閉塞位置が上部に位置し過ぎてしまうことを防ぐことができる。
【００７０】
また、本実施の形態の半導体装置の製造方法によれば、第１の絶縁膜１１はシリコン酸化膜とすることができる。第１の絶縁膜１１は、図示しない位置において、スルーホール形成等のためのエッチング処理がなされる必要性があるが、この際、シリコン酸化膜であれば窒化膜等を用いた場合と比して、容易にドライエッチングを行なうことが可能である。
【００７１】
また、本実施の形態の半導体装置の製造方法によれば、第１の絶縁膜１１の成膜条件である第１の成膜条件を、ＲＦバイアス印加なしＨＤＰ−ＣＶＤ法とすることができる。これにより、第１の成膜におけるイオンの指向性を低減でき、段差被覆性（ステップカバレッジ）の低い成膜を行なうことができる。
【００７２】
また、本実施の形態の半導体装置の製造方法によれば、第２の絶縁膜１２の成膜条件である第２の成膜条件を、ＳＡ−ＣＶＤ法とすることができる。これにより、第２の成膜条件を横方向成長しやすいものとすることができる。
【００７３】
また、本実施の形態の半導体装置の製造方法によれば、第２の絶縁膜１２の成膜条件である第２の成膜条件は、ＲＦバイアス印加ありＨＤＰ−ＣＶＤ法とすることができる。これにより、第２の絶縁膜１２の成膜中に、成膜とスパッタリングが同時に起こるため、空隙の上端部の閉塞形状に丸みを持たせることができる。また、この成膜とスパッタリングの比率の設定により、空隙ＧＰの閉塞位置を制御することができる。
【００７４】
（実施の形態２）
本発明の実施の形態２は、本発明がたとえばアシストゲートを有する不揮発性半導体記憶装置に適用された場合の一実施形態である。本実施の形態の製造方法では、第１の絶縁膜１１の成膜工程と第２の絶縁膜１２の成膜工程との間に、第１の絶縁膜１１のスパッタリング−再堆積工程が行なわれる。以下に、本実施の形態について、図４〜図６および図９〜１１を用いて説明する。
【００７５】
図９は、本発明の実施の形態２におけるスパッタリング−再堆積処理前の状態（ａ）とスパッタリング−再堆積処理後の状態（ｂ）とを示す概略断面図であり、図６の破線部で囲まれた領域に対応する領域の断面図である。図１０および図１１は、図９に示すスパッタリング−再堆積処理後の、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。
【００７６】
本実施の形態の製造方法は、まず図４〜図６に示す実施の形態１の工程と同様の工程を経る。この後、第１の絶縁膜１１に上述のスパッタリング−再堆積処理が施される。
【００７７】
図９（ａ）を参照して、このスパッタリング−再堆積処理は、たとえば高密度プラズマ化学気相成長装置を用いて行なわれる。高密度プラズマ化学気相成長装置の装置としての主用途は成膜を行なうことであるが、プロセス条件の設定により、半導体基板１に対してスパッタリング−再堆積処理を行なうこともできる。
【００７８】
このプロセス条件を、半導体基板１を載置した基板ステージにバイアス電圧を印加するような条件とすることで、プロセス室内の荷電粒子２１を半導体基板１の方に加速させることができる。この加速された荷電粒子２１が、図中の実線矢印で示すように、空隙ＧＰの開口部において第１の絶縁膜１１の側面の上部である被スパッタリング領域２２と衝突すると、この被スパッタリング領域２２の表面において、第１の絶縁膜１１がスパッタエッチングされる。これにより、図９（ｂ）に示すように、空隙ＧＰの開口部付近において第１の絶縁膜１１の側面上部の形状が破線で示す形状から実線で示す形状となり、被スパッタリング領域２２に挟まれた空隙ＧＰの幅Ｗ２が広がる。
【００７９】
また、スパッタリングされた第１の絶縁膜１１の構成物質は、図９（ａ）の破線矢印が示すように飛散され、再堆積領域２３に再堆積される。これにより、図９（ｂ）に示すように、空隙ＧＰの開口部付近において第１の絶縁膜１１の側面下部の形状が破線で示す形状から実線で示す形状となり、再堆積領域２３に挟まれた空隙ＧＰの幅Ｗ３が狭くなる。
【００８０】
図１０を参照して、上述したスパッタリング−再堆積処理の作用により、スパッタリング前の状態を示す図６と比して、未閉塞の空隙の最も狭窄した部分の位置が下降する。また、未閉塞の空隙の開口端はスパッタリングにより広げられた状態となる。
【００８１】
図１１を参照して、凸状パターン間の空隙ＧＰを閉塞するように、第１の絶縁膜１１の上面および側面に第２の絶縁膜１２が形成される。この方法で製造することにより、実施の形態１の半導体装置を示す図３の構成と比して、空隙ＧＰの上端の閉塞位置が下方になる。
【００８２】
次に、第１の絶縁膜１１の成膜条件と第２の絶縁膜１２の成膜条件との具体的な組み合わせについて説明する。
【００８３】
ひとつの組み合わせとして、第１の絶縁膜１１の成膜条件をＰ−ＣＶＤ法を用いた条件とし、第２の絶縁膜１２の成膜条件をＲＦバイアス印加ありＨＤＰ−ＣＶＤ法を用いた条件とすることができる。
【００８４】
他の組み合わせとして、第１の絶縁膜１１の成膜条件をＰ−ＣＶＤ法を用いた条件とし、第２の絶縁膜１２の成膜条件をＲＦバイアス印加なしＨＤＰ−ＣＶＤ法を用いた条件とすることができる。
【００８５】
他の組み合わせとして、第１の絶縁膜１１および第２の絶縁膜１２の成膜条件をＰ−ＣＶＤ法を用いた条件とすることができる。
【００８６】
他の組み合わせとして、第１の絶縁膜１１の成膜条件をＰ−ＣＶＤ法を用いた条件とし、第２の絶縁膜１２の成膜条件をＳＡ−ＣＶＤ法を用いた条件とすることができる。
【００８７】
また、好ましくは、第１の絶縁膜１１の成膜条件と第２の絶縁膜１２の成膜条件とでは、後者が横方向成長しやすい成膜条件となるように成膜条件が選択される。
【００８８】
本実施の形態の半導体装置の製造方法によれば、スパッタリングにより、第１の絶縁膜１１により挟まれた空隙部分の最も幅の狭い位置が下降されると同時に、第１の絶縁膜１１の上面付近においては開口部の幅が拡大される。これにより、第２の絶縁膜１２により空隙が閉塞される位置が下方に制御される。よって、スパッタリング条件を調整することにより、閉塞位置を制御することが可能となる。
【００８９】
また、本実施の形態の半導体装置の製造方法によれば、スパッタリングは、高密度プラズマ化学気相成長装置を用いて行なうことができる。これにより、第１の絶縁膜１１または第２の絶縁膜１２の少なくとも一方の成膜が高密度プラズマ化学気相成長装置を用いて行なわれるようにすれば、装置を兼用することができ、また真空を破って半導体基板１を別装置に運搬する作業が不要となる。
【００９０】
（実施の形態３）
本発明の実施の形態３は、本発明が撮像素子を備えた半導体装置に適用された場合の一実施形態である。最初に、その構成について、図１２および図１３を用いて説明する。
【００９１】
図１２は、本実施の形態における撮像素子を備えた半導体装置の構成を概略的に示す断面図である。図１２を参照して、撮像素子を備えた半導体装置２００は、半導体基板１に形成された撮像素子としてフォトダイオードＰＤを備えている。このフォトダイオードＰＤは、ｎ型不純物領域２１０とｐ型ウェル領域２０９とにより構成されている。
【００９２】
半導体基板１の表面には、第１の層間絶縁層２０６が形成されている。第１の層間絶縁層２０６の構成の詳細については後述する。第１の層間絶縁層２０６の上面はＣＭＰにより研磨されたＣＭＰ研磨面２０８となっている。ＣＭＰ研磨面２０８の上面には、パターニングされた配線層２０４と、配線層２０４上を覆う第２の層間絶縁層２０５とが形成されている。この配線層２０４と第２の層間絶縁層２０５との構成は上層に複数回（たとえば３回）繰り返されている。この繰り返し構造における最上層の第２の層間絶縁層２０５の上面にはカラーフィルタ２０３が形成され、その上面には平坦化層２０２が形成され、その上面にはマイクロレンズ２０１が形成されている。
【００９３】
図１３は、図１２の破線部の拡大図である。図１３を参照して、第１の層間絶縁層２０６は、フォトダイオードＰＤの上面を覆うように存在し透光性を有する絶縁膜２０７と、この絶縁膜２０７の側面と上面を覆うように形成されている透光性を有する第１の絶縁膜１１と、隣り合う絶縁膜２０７の間に存在する空隙ＧＰを上部において閉塞するように第１の絶縁膜１１の上面および側面に形成された、透光性を有する第２の絶縁膜１２とを有している。
【００９４】
これにより、フォトダイオードＰＤの外縁部には空隙ＧＰが形成されている。よって、上方から入射してきた光の一部は第１の絶縁膜１１と空隙ＧＰの界面部分で全反射し、フォトダイオードＰＤへと導かれる。よって、空隙ＧＰがない場合と比して、多くの光がフォトダイオードＰＤに入射するため、撮像素子の性能を向上することができる。
【００９５】
続いて、本実施の形態における撮像素子を備えた半導体装置の製造方法について、図１４〜図１７を用いて説明する。
【００９６】
図１４〜図１７は、本発明の実施の形態３における半導体装置としての撮像素子の製造方法を工程順に示す概略断面図である。図１４を参照して、半導体基板１には、ｎ型不純物領域２１０とｐ型ウェル領域２０９とからなるフォトダイオードＰＤが通常の半導体プロセスにより形成される。半導体基板１の上面には、絶縁膜２０７が成膜され、その上面にはレジストパターン２１１が形成される。続いて、このレジストパターン２１１をマスクとして、絶縁膜２０７のエッチングが行なわれた後、レジストパターン２１１が除去される。
【００９７】
図１５を参照して、絶縁膜２０７が、フォトダイオードＰＤを囲む領域においてエッチング除去される。この結果、絶縁膜２０７からなる複数の凸状パターンが半導体基板１の主表面上に形成される。
【００９８】
図１６を参照して、絶縁膜２０７からなる複数の凸状パターンのそれぞれの側面を覆うように、第１の絶縁膜１１が形成される。第１の絶縁膜１１の幅は、絶縁膜２０７の下側側面を覆う部分において小さく、上部側面を覆う部分において大きくなるように形成される。また、隣り合う絶縁膜２０７の間には、第１の絶縁膜１１に囲まれた空隙が存在するが、この空隙の上端はまだ閉塞されておらず、開口部となっている。なお、第１の絶縁膜１１の成膜条件は、実施の形態１と同様の条件を用いることができる。
【００９９】
図１７を参照して、この空隙を閉塞するように、第２の絶縁膜１２が成膜される。この成膜は、第１の絶縁膜１１の成膜条件よりも横方向成長しやすい条件とされる。この第２の絶縁膜１２の成膜条件としては、実施の形態１と同様の条件を用いることができる。
【０１００】
なお、必要に応じて第２の絶縁膜１２の成膜の前に、実施の形態２において説明したスパッタリング−再堆積処理が実施され、かつ第２の絶縁膜１２が実施の形態２の成膜条件と同じ条件で形成されてもよい。
【０１０１】
図１３を参照して、この後、第２の絶縁膜１２の上面がＣＭＰにより平坦化されてＣＭＰ研磨面２０８とされる。
【０１０２】
図１２を参照して、ＣＭＰ研磨面２０８の上面に、配線層２０４と第２の層間絶縁層２０５との繰り返し構成が形成され、その上面にカラーフィルタ２０３が形成され、その上面に平坦化層２０２が形成され、その上面にマイクロレンズ２０１が形成される。以上により撮像素子を備えた半導体装置２００が製造される。
【０１０３】
本実施の形態の半導体装置によれば、前述した実施の形態１と同様に、第２の絶縁膜１２が成膜された後に行なわれるＣＭＰ工程での腐食の問題が抑制される。これにより信頼性の高い半導体装置が得られる。
【０１０４】
また、本実施の形態の半導体装置によれば、各絶縁膜２０７の側面は上側であるほど幅の大きな第１の絶縁膜１１により覆われている。これにより、空隙ＧＰの上端部分の高さにおける有効受光面積がフォトダイオードＰＤの実面積よりも大きくなる。よって、より多くの光がフォトダイオードＰＤに導かれ、撮像素子の感度やＳ／Ｎ比を向上することができる。
【０１０５】
今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
【産業上の利用可能性】
【０１０６】
本発明は、空隙を有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【０１０７】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う概略断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図８】本発明の比較例における半導体装置の構成の一例を概略的に示す断面図である。
【図９】本発明の実施の形態２におけるスパッタリング−再堆積処理前の状態（ａ）と、スパッタリング−再堆積処理後の状態（ｂ）とのそれぞれの空隙の開口部分を示す概略断面図である。
【図１０】本発明の実施の形態２における半導体装置の製造工程において、スパッタリング−再堆積処理後の状態を示す概略断面図である。
【図１１】本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図１２】本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図１３】図１２の破線部に囲われた領域の概略拡大図である。
【図１４】本発明の実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１５】本発明の実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１６】本発明の実施の形態３における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１７】本発明の実施の形態３における半導体装置の製造方法の第４工程を示す概略断面図である。
【符号の説明】
【０１０８】
１  半導体基板、８，９，１０  絶縁膜、１１  第１の絶縁膜、１２  第２の絶縁膜、１５，１６，１８  絶縁膜、２１  荷電粒子、１００  半導体装置、２００  撮像素子を備えた半導体装置、２０１  マイクロレンズ、２０２  平坦化層、２０３  カラーフィルタ、２０４  配線層、２０５  第２の層間絶縁層、２０６  第１の層間絶縁層、２０７  絶縁膜、２０８  ＣＭＰ研磨面、２０９  ｐ型ウェル領域、２１０  ｎ型不純物領域、ＡＧ  アシストゲート、ＣＧ  コントロールゲート、ＣＧａ，ＣＧｂ  導電層、ＦＧ  フローティングゲート、ＭＣ  メモリセル、ＰＤ  フォトダイオード。
【図１】
2008021768.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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