(57)【要約】【課題】位相補償特性を確保しつつ電源電圧除去比を改善でき、そのための回路は規模が小さく、低消費電流のもので実現できるようにした演算増幅器の提供。【解決手段】この発明は、差動増幅回路１と、この差動増幅回路１の後段に直列に接続される出力増幅回路２と、入出力特性の位相補償を行う位相補償回路３と、この位相補償回路３に交流電流を供給する電流供給回路５と、を備えている。電流供給回路５のインピーダンスは、位相補償回路３のインピーダンスと等しい。位相補償回路３は、直列に接続されたキャパシタＣｃ１および抵抗Ｒｃ１を有する。電流供給回路５は、直列に接続されたキャパシタＣｃ２および抵抗Ｒｃ２を有する。【選択図】  図１
2008306562.tif 000002
【特許請求の範囲】
【請求項１】
差動増幅回路と、この差動増幅回路の後段に直列に接続される出力増幅回路と、前記差動増幅器および前記出力増幅回路の接続点と前記出力増幅回路の出力端との間に接続され入出力特性の位相補償を行う位相補償手段と、を備えた演算増幅器であって、
前記接続点と電源電圧端子との間に接続され、前記位相補償手段に交流電流を供給する電流供給手段を備えたことを特徴とする演算増幅器。
【請求項２】
前記電流供給手段のインピーダンスは、前記位相補償手段のインピーダンスと等しいことを特徴とする請求項１に記載の演算増幅器。
【請求項３】
前記電流供給手段を構成する回路は、前記位相補償手段を構成する回路と等価であることを特徴とする請求項１または請求項２に記載の演算増幅器。
【請求項４】
前記位相補償手段は、直列に接続されたキャパシタおよび抵抗手段を有し、
前記電流供給手段は、直列に接続されたキャパシタおよび抵抗手段を有することを特徴とする請求項１乃至請求項３のうちの何れかに記載の演算増幅器。
【請求項５】
前記抵抗手段は、ＭＯＳトランジスタ、あるいはＭＯＳトランジスタおよび抵抗器で構成されることを特徴とする請求項４に記載の演算増幅器。
【請求項６】
前記電流供給手段は、前記直列接続されたキャパシタおよび抵抗器の他に、前記位相補償手段に交流電流を供給する経路を形成するためのＭＯＳトランジスタを有することを特徴とする請求項４または請求項５に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に関し、特に出力の電源電圧除去比を改善するようにした演算増幅器に関する。
【背景技術】
【０００２】
安定化電源回路などに用いられる演算増幅器は、電源電圧にノイズがのった場合でも出力電圧が変動せずに一定であることが理想となる。そのため、電源電圧のノイズの出力電圧での減衰量を表す電源電圧除去比（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｒｅｊｅｃｔｉｏｎ
Ｒａｔｉｏ：ＰＳＲＲ）が高いことが望まれる。電源電圧のノイズは高い周波数成分を持つこともあるため、演算増幅器の電源電圧除去比が高域まで保たれていることが要求される。
【０００３】
図６は、従来から知られている抵抗Ｒｃ１とキャパシタＣｃ１の直列接続で構成される位相補償回路を用いた２段接続の演算増幅器の回路例である。
この演算増幅器は、差動増幅回路１、出力増幅回路２、および位相補償回路３から構成される。差動増幅回路１は、差動信号ＮＩＮ、ＰＩＮが入力されるＮＭＯＳトランジスタＭ１、Ｍ２と、電流ミラー（能動負荷）を構成するＰＭＯＳトランジスタＭ３、Ｍ４と、電流源として機能するＮＭＯＳトランジスタＭ５と、を備えている。出力増幅回路２は、ＰＭＯＳトランジスタＭ６およびＮＭＯＳトランジスタＭ７からなる。差動増幅回路１の出力端は、出力増幅回路２の入力端に接続されている。位相補償回路３は、直列接続された抵抗Ｒｃ１とキャパシタＣｃ１で構成され、その一端側がノードＮ１に接続され、その他端側が出力増幅回路２の出力端子４に接続されている。
【０００４】
図７は、図６の演算増幅器を用いた定電圧出力回路の例である。この回路は、入力電圧Ｖｉｎを抵抗Ｒ１、Ｒ２の比率によって決まる増幅率で増幅し、この増幅した電圧を出力電圧Ｖｏｕｔとして取り出すようになっている。ここで、ＲＬは負荷抵抗である。
図８は、図７の定電圧出力回路の演算増幅器として図６の演算増幅器を適用した定電圧出力回路である。次に、この回路において、電源電圧ＶＤＤが変化したときの動作について説明する。
【０００５】
まず、電源電圧ＶＤＤが上昇した場合、ＭＯＳトランジスタＭ６のゲート・ソース間電圧Ｖｇｓが大きくなりＭＯＳトランジスタＭ６に流れる電流が増加するため、出力電圧Ｖｏｕｔ、帰還電圧Ｖｆｂも上昇する。帰還電圧Ｖｆｂが上昇すると、差動増幅回路１は電流Ｉ１をキャパシタＣｃ１にチャージし、ノードＮ１の電位が上昇してＭＯＳトランジスタＭ６のゲート・ソース間電圧Ｖｇｓが小さくなる。この結果、ＭＯＳトランジスタＭ１のゲート・ソース間電圧Ｖｇｓは電源電圧ＶＤＤが上昇する前の大きさとほぼ等しくなり、出力電圧Ｖｏｕｔもほぼ一定に保たれる。
【０００６】
逆に、電源電圧ＶＤＤが下降（低下）してＭＯＳトランジスタＭ６のゲート・ソース間電圧Ｖｇｓが小さくなった場合は帰還電圧Ｖｆｂが下降し、ノードＮ１の電位が下降する。この結果、ＭＯＳトランジスタＭ６のゲート・ソース間電圧Ｖｇｓが大きくなり、出力電圧Ｖｏｕｔを一定に保つような制御が働く。
ここで、電源電圧ＶＤＤの変化量と定常状態での出力電圧Ｖｏｕｔの変化量との比が直流での電源電圧除去比（ＰＳＲＲｄｃ）である。
【０００７】
次に、図８の回路において、電源電圧ＶＤＤが交流的に変化した場合の電源電圧除去比（ＰＳＲＲａｃ）について説明する。
この場合には、電源電圧ＶＤＤの変動に応じて帰還電圧Ｖｆｂが変動し、差動増幅回路１が電流Ｉ１をキャパシタＣｃ１に供給することにより、ノードＮ１が電源電圧ＶＤＤに追従し、ＭＯＳトランジスタＭ６のゲート・ソース間電圧Ｖｇｓを保つように制御が働く。ノードＮ１が電源電圧ＶＤＤに追従するために、キャパシタＣｃ１に供給すべき電流Ｉ１は、電源電圧ＶＤＤの変動する周波数に比例しているため、電流Ｉ１を供給するために必要な帰還電圧Ｖｆｂすなわち出力電圧Ｖｏｕｔの変動も周波数に比例することになる。従って、交流での電源電圧除去比（ＰＳＲＲａｃ）は周波数の増加につれて劣化する特性となる。
【０００８】
図８の回路での出力電圧Ｖｏｕｔの電源電圧除去比の周波数特性は、低い周波数ではキャパシタＣｃ１に供給すべき電流が小さいため直流での電源電圧除去比ＰＳＲＲｄｃとなり、高い周波数ではキャパシタＣｃ１に供給すべき電流によって決まるため交流での電源電圧除去比ＰＳＲＲａｃで決まる。従って、電源電圧除去比は，図９に示すような周波数特性となる。
【０００９】
図９の特性は、図１０に示す図８の回路の小信号等価回路を解くことで求められる。図１０では、簡単化するために、Ｒｃ１＝0 Ω、ＲＬはなく、電源電圧ＶＤＤの変動の影響を受けるのは出力増幅回路２の出力インピーダンスのみとする。また、出力電圧ＯＵＴの変動は、ノードＮ１の変動に対して十分小さいので、キャパシタＣｃ１が接続される出力端子４をＡＣグランド（交流グランド）とみなす近似を用いている。ｇｍ１、ｇｍ２は、それぞれ差動増幅回路１、出力増幅回路２の伝達コンダクタンス、Ｒｏ１、Ｒｏ２はそれぞれ差動増幅回路１、出力増幅回路２の出力インピーダンスである。
【００１０】
図１０の小信号等価回路において、出力端子４ではキルヒホッフの電流則により（１）式が、ノードＮ１では（２）式が成り立つ。
ｇｍ２×（ＶＤＤ−Ｖｎ１）＝（１／Ｒｏ２）×（ＶＤＤ−Ｖｏｕｔ）−｛１／（Ｒ１＋Ｒ２）｝×Ｖｏｕｔ・・・（１）
Ｖｎ１＝｛Ｒｏ１／（Ｒｏ１×Ｃｃ１×ｓ＋１）｝×ｇｍ１×｛Ｒ１／（Ｒ１＋Ｒ２）｝×Ｖｏｕｔ・・・（２）
（２）式を（１）式に代入して、ｇｍが１／Ｒｏに対して十分に大きいとする近似を用いると電源電圧除去比は（３）式となり、図９の周波数特性を示すことが分かる。
ＶＤＤ／Ｖｏｕｔ≒｛Ｒ１／（Ｒ１＋Ｒ２）｝×｛（Ｒｏ１×ｇｍ１）／（Ｒｏ１×Ｃｃ１×ｓ＋１）｝・・・（３）
【００１１】
ところで、高域周波数での電源電圧除去比を改善する従来技術として、後述の特許文献１に記載の安定化電源回路が知られている（図１１参照）。
この安定化電源回路は、図１１に示すように、基準電圧発生回路１１、２つの差動増幅器１２、１３、電源変動検出部１４、出力電圧検出部１５、およびＰＭＯＳトランジスタＭ３０により構成され、出力端子１６と電源電圧ＶＳＳの間には負荷１７が接続されている。ＰＭＯＳトランジスタＭ３０は、ゲートが差動増幅器１３の出力端子と接続され、ソースが電源電圧ＶＤＤと接続され、ドレインが出力端子１６に接続されている。
【００１２】
このような安定化電源回路では、出力電圧検出部１５が、出力電圧Ｖｏｕｔを抵抗で分圧し、この分圧電圧を差動増幅器１２に出力する。差動増幅器１２は、その差動電圧と基準電圧発生器１１からの基準電圧との誤差を増幅して出力する。差動増幅器１２の出力は、差動増幅器１３の反転入力端子へ供給される。電源変動検出部１４では、電源電圧ＶＤＤへのノイズ混入によるＰＭＯＳトランジスタＭ３０のゲート・ソース間電圧（Ｖｇｓ）の変動電圧を検出する。差動増幅器２では、差動増幅器１で増幅された誤差信号と電源変動検出部１４で検出された信号が加算され、ＰＭＯＳトランジスタＭ３０のゲート信号として出力される。
【００１３】
図１２は、図１１に示す安定化電源回路の具体的な回路構成を示す。
電源変動検出部１４は、図１２に示すように、ＰＭＯＳトランジスタＭ３１と抵抗Ｒ１３からなるソース接地増幅器で構成される。図１２において、ダイオード接続されたＮＭＯＳトランジスタＭ３２は、図１１の定電圧電源ＤＣＶを構成する。ＰＭＯＳトランジスタＭ３０とＰＭＯＳトランジスタＭ３１はカレントミラーを構成し、ＰＭＯＳトランジスタＭ３０に流れる電流に比例した電流がＰＭＯＳトランジスタ３１にも流れる。出力電圧検出部１５、分圧用の抵抗Ｒ１１、Ｒ１２から構成される。
【００１４】
このように構成される安定化電源回路では、電源電圧ＶＤＤが上昇してＰＭＯＳトランジスタＭ３１のゲート・ソース間電圧Ｖｇｓが大きくなった場合、ＰＭＯＳトランジスタＭ３１の電流が増加するため、ＰＭＯＳトランジスタＭ３１などからなるソース接地増幅器（電源変動検出部１４）の出力電圧も上昇する。この結果、差動増幅器１３の非反転入力端子の入力電圧が上昇し、差動増幅器１３の出力に接続されたＰＭＯＳトランジスタＭ２０のゲート・ソース間電圧Ｖｇｓも上昇する。
【００１５】
逆に、電源電圧ＶＤＤが下降してＰＭＯＳトランジスタＭ３１のゲート・ソース間電圧Ｖｇｓが小さくなった場合には、ＰＭＯＳトランジスタＭ３１の電流は減少し、ソース接地増幅器の出力も下降する。従って、ＰＭＯＳトランジスタＭ３０のゲート・ソース間電圧Ｖｇｓも下降する。
その結果、上述した安定化電源回路では、ＰＭＯＳトランジスタＭ３０のゲート・ソース間電圧Ｖｇｓを一定に保つような制御が働き、高域周波数領域での電源電圧除去比を改善しようとしている。
【特許文献１】特開２００４−３６２２５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図６の従来の演算増幅器において、高域の周波数での電源電圧除去比が要求される場合は、交流での電源電圧除去比ＰＳＲＲａｃを大きくする必要がある。この電源電圧除去比ＰＳＲＲａｃは、差動増幅回路の伝達コンダクタンスを大きくするか位相補償回路のキャパシタを小さくすることで大きくすることができる。しかし、この電源電圧除去比ＰＳＲＲａｃの改善策は、演算増幅器の周波数帯域を広げることで、安定性の確保により制限されてしまう。
【００１７】
また、図１１および図１２の回路構成では、２つの差動増幅器を必要とすることで回路規模が大きくなってしまう。さらに、ある程度のゲインを持つ差動増幅器１３がループ内に存在することで極が形成されるため、位相補償特性を劣化させるおそれがある。
そこで、本発明の目的は、上述の点に鑑み、位相補償特性を確保しつつ電源電圧除去比を改善でき、そのための回路は規模が小さく、低消費電流のもので実現できるようにした演算増幅器を提供することにある。
【課題を解決するための手段】
【００１８】
上記の課題を解決し本発明の目的を達成するために、各発明は以下のような構成からなる。
請求項１に係る発明は、差動増幅回路と、この差動増幅回路の後段に直列に接続される出力増幅回路と、前記差動増幅器および前記出力増幅回路の接続点と前記出力増幅回路の出力端との間に接続され入出力特性の位相補償を行う位相補償手段と、を備えた演算増幅器であって、前記接続点と電源電圧端子との間に接続され、前記位相補償手段に交流電流を供給する電流供給手段を備えている。
【００１９】
請求項２に係る発明は、請求項１に係る発明において、前記電流供給手段のインピーダンスは、前記位相補償手段のインピーダンスと等しい。
請求項３に係る発明は、請求項１に係る発明において、前記電流供給手段を構成する回路は、前記位相補償手段を構成する回路と等価である。
請求項４に係る発明は、請求項１乃至請求項３に係る発明において、前記位相補償手段は、直列に接続されたキャパシタおよび抵抗手段を有し、前記電流供給手段は、直列に接続されたキャパシタおよび抵抗手段を有する。
【００２０】
請求項５に係る発明は、請求項４に係る発明において、前記抵抗手段は、ＭＯＳトランジスタ、あるいはＭＯＳトランジスタおよび抵抗器で構成される。
請求項６に係る発明は、請求項４または請求項５に係る発明において、前記電流供給手段は、前記直列接続されたキャパシタおよび抵抗器の他に、前記位相補償手段に交流電流を供給する経路を形成するためのＭＯＳトランジスタを有する。
【発明の効果】
【００２１】
本発明によれば、位相補償特性を確保しつつ、低域周波数はもとより高域周波数での電源電圧除去比を改善でき、そのための回路は規模が小さく、低消費電流のもので実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の演算増幅器に係る第１実施形態は、図１に示すように、差動増幅回路１と、この差動増幅回路１の後段に直列に接続される出力増幅回路２と、入出力特性の位相補償を行う位相補償回路３と、この位相補償回路３に交流電流を供給する電流供給回路５と、を備えている。
すなわち、この第１実施形態は、図６に示す演算増幅器に電流供給回路５を追加し、図６に示す演算増幅器と同様の位相補償特性を確保しつつ、さらに電源電圧除去比の改善を図るようにしたものである。そして、この改善を図るための電流供給回路５は、その回路規模が小さく、消費電流を抑制できるものとした。
【００２３】
このように、第１実施形態は、図６に示す演算増幅器の構成を基本とするので、その構成が共通する部分については同一符号を付し、説明はできるだけ省略する。
電流供給回路５は、図１に示すように、差動増幅器１および出力増幅回路２が接続される接続部の一部であるノード（接続点）Ｎ１と、電源電圧ＶＤＤ、ＶＳＳの端子（電源ライン）との間に接続され、後述のように位相補償回路３に交流電流を供給するようになっている。具体的には、ＮＭＯＳトランジスタＭ１１、Ｍ１２、ＰＭＯＳトランジスタＭ１３、キャパシタＣｃ２、および抵抗Ｒｃ２から構成される。
【００２４】
ＮＭＯＳトランジスタＭ１１、Ｍ１２はカスコード接続されてバイアス電流源を構成し、このバイアス電流源は上記のノードＮ１と電源電圧ＶＳＳの端子との間に接続される。ＰＭＯＳトランジスタＭ１３は、ノードＮ１と電源電圧ＶＤＤの端子との間に接続され、ＮＭＯＳトランジスタＭ１１、Ｍ１２を流れるバイアス電流が差動増幅回路１から供給されることを防ぐ機能を有する。抵抗Ｒｃ２とキャパシタＣｃ２は直列回路を構成し、この直列回路はＮＭＯＳトランジスタＭ１１のソースと電源電圧ＶＤＤの端子との間に接続される。また、その直列回路は、位相補償回路３を構成する抵抗Ｒｃ１とキャパシタＣｃ１の直列回路と等価な回路である。換言すると、両直列回路は、インピーダンスが等しい回路である。
【００２５】
ＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３の各ゲートには、ＭＯＳトランジスタＭ１１、Ｍ１２がカスコード接続で構成される電流源、ＭＯＳトランジスタＭ１３が電流源とみなせる適当なバイアス電圧が与えられる。
このような構成によれば、差動増幅回路１の出力からＭＯＳトランジスタＭ１１のドレイン、ＭＯＳトランジスタＭ１３のドレインを見たインピーダンスは比較的高インピーダンスであるため、図１の第１実施形態の位相補償特性は図６の従来回路とほぼ等しくなっている。
【００２６】
次に、このような構成からなる第１実施形態に係る演算増幅器を、図７に示す定電圧出力回路に適用した場合の電源電圧変動に対する回路動作を説明する。
この第１実施形態は、基本的には、電源電圧ＶＤＤの変動に応じてノードＮ１の電圧が変動してＰＭＯＳトランジスタＭ６のゲート・ソース間電圧Ｖｇｓを一定に保つためにキャパシタＣｃ１に流れる電流Ｉ１を、電源電圧ＶＤＤの端子から抵抗Ｒｃ２とキャパシタＣｃ２を通って流れる電流Ｉ２よって供給するようにした。これにより、第１実施形態では、差動増幅回路１が出力する電流Ｉｄｉｆｆを小さくして電源電圧除去比の改善を図ることができた。
【００２７】
電源電圧ＶＤＤの変動に応じてノードＮ１の電圧が変動している時、交流（ＡＣ）的にはノードＮ１の電圧は電源電圧ＶＤＤと等しい変動をしており、出力電圧Ｖｏｕｔは一定でＡＣグランドとみなせる。このため、電流Ｉ１は、電源電圧ＶＤＤとＡＣグランドとの間に抵抗Ｒｃ１とキャパシタＣｃ１を接続した時に流れる電流とほぼ等しい。
一方、カスコード接続されるＮＭＯＳトランジスタＭ１１のソースは、インピーダンスが低く電源電圧ＶＤＤが変動した時に一定でＡＣグランドとみなせる。このため、電流Ｉ２は、電源電圧ＶＤＤとＡＣグランドとの間に抵抗Ｒｃ２とキャパシタＣｃ２を接続した時に流れる電流とほぼ等しくなっている。
【００２８】
従って、抵抗Ｒｃ１とキャパシタＣｃ１の直列接続が抵抗Ｒｃ２とキャパシタＣｃ２の直列接続と等価なインピーダンスであるとき、電流Ｉ１と電流Ｉ２はほぼ等しくなっている。電流Ｉ２は、ＮＭＯＳトランジスタＭ１１のソースに流れ込む経路と、ＮＭＯＳトランジスタＭ１２のドレインに流れ込む経路に分かれる。しかし、ＮＭＯＳトランジスタＭ１１のソースのインピーダンスはＮＭＯＳトランジスタＭ１２のドレインのインピーダンスに比べて十分に小さいため、電流Ｉ２のほとんどはＮＭＯＳトランジスタＭ１１のソース側に流れる。
【００２９】
これより、電源電圧ＶＤＤの変動に応じてノードＮ１が変動するために差動増幅回路１がキャパシタＣｃ１に供給すべき電流Ｉｄｉｆｆは、電流Ｉ１の電流経路と電流Ｉ２の電流経路とのインピーダンスのミスマッチを補償するだけの小量となり、電流Ｉｄｉｆｆを供給するための差動入力電圧変化、すなわち出力電圧変化も小さくて済むことになる。従って、電源電圧除去比は図２に示すように、図９のＰＳＲＲａｃを右にシフトしたグラフとなり、高域周波数でのＰＳＲＲを改善できる。
【００３０】
（第２実施形態）
本発明の演算増幅器に係る第２実施形態は、図３に示すように、差動増幅回路１と、出力増幅回路２と、位相補償回路３ａと、電流供給回路５ａと、を備えている。
すなわち、この第２実施形態は、図１に示す第１実施形態の構成を基本にし、図１の位相補償回路３を図３の位相補償回路３ａに置き換えるとともに、図１の電流供給回路５を図３の電流供給回路５ａに置き換えるようにした。
このように、第２実施形態は、図１に示す第１実施形態の構成を基本とするので、その構成が共通する部分については同一符号を付し、説明は省略する。
【００３１】
位相補償回路３ａは、ＰＭＯＳトランジスタＭ１４、抵抗Ｒｃ１、およびキャパシタＣｃ１を直列接続した直列回路で構成され、直列回路の一端側はノードＮ１に接続され、その他端側は出力増幅回路２の出力端子４に接続されている。すなわち、位相補償回路３ａは、図１の位相補償回路３の抵抗Ｒｃ１を、ＰＭＯＳトランジスタＭ１４のオン抵抗と抵抗Ｒｃ１の直列接続に置き換え、位相補償回路３と同じ機能を達成するようにした。
【００３２】
電流供給回路５ａは、図１の電流供給回路５の構成を基本にし、図１の抵抗Ｒｃ２とキャパシタＣｃ２からなる直列回路に、さらにＰＭＯＳトランジスタＭ１５を直列に接続して新たな直列回路を構成し、この直列回路をＮＭＯＳトランジスタＭ１１のソースと電源電圧ＶＤＤの端子との間に接続した。すなわち、電流供給回路５ａは、図１の電流供給回路５の抵抗Ｒｃ２を、ＰＭＯＳトランジスタＭ１５のオン抵抗と抵抗Ｒｃ２の直列接続に置き換え、電流供給回路５と同じ機能を達成するようにした。
ここで、位相補償回路３ａの直列回路と電流供給回路５ａの直列回路とは等価であって、その両直列回路のインピーダンスは等しい。
このような構成からなる第２実施形態によれば、第１実施形態と同様の作用効果を実現できる。
【００３３】
（第３実施形態）
本発明の演算増幅器に係る第３実施形態は、図４に示すように、差動増幅回路１と、出力増幅回路２と、位相補償回路３と、電流供給回路５ｂと、を備えている。
すなわち、この第２実施形態は、図１に示す第１実施形態の構成を基本にし、図１の電流供給回路５を図４の電流供給回路５ｂに置き換えるようにした。
このように、第３実施形態は、図１に示す第１実施形態の構成を基本とするので、その構成が共通する部分については同一符号を付し、説明は省略する。
電流供給回路５ｂは、図１の電流供給回路５の構成を基本にし、演算増幅器ＡＭＰ１を追加するようにした。そして、演算増幅器ＡＭＰ１の出力端子をＭＯＳトランジスタＭ１１のゲートに接続し、ＭＯＳトランジスタＭ１１のソースを演算増幅器ＡＭＰ１の反転入力端子に接続した。演算増幅器ＡＭＰ１の正転入力端子には、適当なバイアス電圧を供給するようにした。
【００３４】
このような構成により、電流Ｉ２の電流経路からＭＯＳトランジスタＭ１１のソースをみたインピーダンスは、演算増幅器ＡＭＰ１のゲインがＧの時、図１の第１実施形態の場合に比べて１／Ｇとなり、非常に小さくなる。これにより、ＭＯＳトランジスタＭ１１のソースは理想のＡＣグランドにより近づき、電流Ｉ１と電流Ｉ２との差を小さくでき、電源電圧除去比の改善を図ることができる。
【００３５】
（第４実施形態）
本発明の演算増幅器に係る第４実施形態は、図５に示すように、差動増幅回路１ａと、出力増幅回路２と、位相補償回路３と、電流供給回路５と、を備えている。
すなわち、この第４実施形態は、図１に示す第１実施形態の構成を基本にし、図１の差動増幅回路１を図５の差動増幅回路１ａに置き換えるようにした。
このように、第４実施形態は、図１に示す第１実施形態の構成を基本とするので、その構成が共通する部分については同一符号を付し、説明は省略する。
差動増幅回路１ａは、図１の差動増幅回路１をフォールデッド・カスコード型に変更し、これに伴ってＮＭＯＳ差動入力をＰＭＯＳ差動入力にした。
具体的には、差動増幅回路１ａは、図５に示すように、ＰＭＯＳトランジスタＭ１８〜Ｍ２４およびＮＭＯＳトランジスタＭ２５〜Ｍ２８により構成される。
【００３６】
（その他）
図１の第１実施形態の構成を図６の従来回路と比較すると、電流供給回路５が追加され、これに伴って増加した素子は抵抗Ｒｃ２、キャパシタＣｃ２、およびＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３のみである。この回路規模の増加は、図１１における従来技術での差動増幅器１３などの増加に比べ、小さくなっている。消費電流に関しては、電源電圧ＶＤＤからＭＯＳトランジスタＭ１３、Ｍ１１、およびＭ１２を通って電源電圧ＶＳＳに流れるバイアス電流が増えたのみであり、差動増幅回路１などの電流は増加させる必要がない。
また、図３に示す第２実施形態のように、ＭＯＳトランジスタのオン抵抗も含めた抵抗と容量により位相補償を行っている、あらゆる演算増幅器のＰＳＲＲを容易に改善することが可能となる。
【図面の簡単な説明】
【００３７】
【図１】本発明の演算増幅器の第１実施形態の構成を示す回路図である。
【図２】図７の定電圧出力回路に第１実施形態を適用した場合の定電圧出力の電源電圧除去比の周波数特性を表す図である。
【図３】本発明の演算増幅器の第２実施形態の構成を示す回路図である。
【図４】本発明の演算増幅器の第３実施形態の構成を示す回路図である。
【図５】本発明の演算増幅器の第４実施形態の構成を示す回路図である。
【図６】従来の演算増幅器の構成を示す回路図である。
【図７】演算増幅器を用いた従来の定電圧出力回路の構成を示す回路図である。
【図８】図７の回路に、図６の演算増幅器を適用した定電圧出力回路の構成を示す回路図である。
【図９】図８の回路における定電圧出力の電源電圧除去比の周波数特性を表す図である。
【図１０】図８の回路の小信号等価回路を表す図である。
【図１１】従来の技術を用いた高域での電源電圧除去比を改善させる回路の構成図である。
【図１２】図１１の具体的な回路例である。
【符号の説明】
【００３８】
１、１ａ  差動増幅回路
２  出力増幅回路
３  位相補償回路
４  出力端子
５、５ａ、５ｂ  電流供給回路
【図１】
2008306562.tif 000003
【図２】
2008306562.tif 000004
【図３】
2008306562.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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