(57)【要約】【課題】ストレージ装置を構成するＩＣ製品の不良率の低減のために、ＩＣ内における従来では診断・テストが実施不可能及び対象外であったＩ/Ｏ部について特にそのＡＣ特性を診断することができ、これにより不良の検出を可能にして品質向上できる技術を提供する。【解決手段】ＬＳＩ１００において、ローカルクロック部１０１の外部に、診断・テスト対象となるＩ/Ｏ部１１０を有する。テスト用共通回路部１３１，１４１のＦＦ１３３，１４３と、ローカルクロック部１０１の内部のＦＦ１０３，１０４とにより、対象となる入力バッファ部１１１や出力バッファ部１２１を挟み込んだ構成において、ＲＡＧＲ１６１及びＭＩＳＲ１６２を用いて、診断・テストを実施する。【選択図】図１
2008026074.tif 000002
【特許請求の範囲】
【請求項１】
ゲート部とその外側の入出力回路部とを備えるＩＣのテスト方法であって、
前記ＩＣは、前記ゲート部の外側で前記入出力回路部よりも内側に、第１のテスト用回路となるフリップフロップ回路を有し、前記入出力回路部の外側に、第２のテスト用回路となるフリップフロップ回路を有し、前記入出力回路部の前後が前記第１と第２のテスト用回路により挟み込まれた構成において、
前記入出力回路部の前段の前記第１または第２のテスト用回路へテスト信号を入力し、前記入出力回路部を経由して、前記入出力回路部の後段の前記第１または第２のテスト用回路から出力される前記テスト信号を判定することにより、前記入出力回路部のＡＣ特性のテストを実施することを特徴とするＩＣテスト方法。
【請求項２】
請求項１記載のＩＣテスト方法において、
前記入出力回路部として、複数の入出力ラインに応じて、前記ゲート部の入力側に複数の入力バッファ部が並列的に配置され、前記ゲート部の出力側に複数の出力バッファ部が並列的に配置され、
それぞれの前記入力バッファ部の出力側に前記第１のテスト用回路が配置され、それぞれの前記出力バッファ部の入力側に前記第１のテスト用回路が配置され、
隣接する所定の複数の前記入出力ラインの群において、前記入力バッファ部の入力側に、前記入出力ラインの群に接続される第１の切り替え回路を用いて、前記第２のテスト用回路を含む第１のテスト用共通回路が構成され、前記出力バッファ部の出力側に、前記入出力ラインの群に接続される第２の切り替え回路を用いて、前記第２のテスト用回路を含む第２のテスト用共通回路が構成され、
前記第１及び第２のテスト用共通回路の前記第１及び第２の切り替え回路の制御により、前記入出力ラインの群における前記入力バッファ部及び出力バッファ部のテストを実施することを特徴とするＩＣテスト方法。
【請求項３】
請求項２記載のＩＣテスト方法において、
前記第１及び第２のテスト用共通回路の切り替え回路は、ヒューズ部を通じて、前記隣接する所定の複数の入出力ライン上の前記入出力回路部の外側の点と接続された構成であり、
前記テストの実施後に、前記テストの結果が問題無いと判定された当該ＩＣについて、前記ヒューズ部を切断することを特徴とするＩＣテスト方法。
【請求項４】
ゲート部とその外側の入出力回路部とを備えるＩＣのテスト方法であって、
前記ＩＣは、前記ゲート部の外側で前記入出力回路部よりも内側に、第１のテスト用回路となるフリップフロップ回路を有し、前記第１のテスト用回路は、前記入出力回路部の入力側に配線接続される第１種の回路と、前記入出力回路部の出力側に配線接続される第２種の回路とを有し、前記ゲート部の外側で前記第１のテスト用回路と前記入出力回路部との間に切り替え回路を有し、
前記切り替え回路における第１の端子側に切り替えることにより、前記入出力回路部の前後が前記第１のテスト用回路の前記第１種と第２種の回路により挟み込まれた状態になり、
前記入出力回路部の前段の前記第１種の回路へテスト信号を入力し、前記入出力回路部を経由して、前記入出力回路部の後段の前記第２種の回路から出力される前記テスト信号を判定することにより、前記入出力回路部のＡＣ特性のテストを実施することを特徴とするＩＣテスト方法。
【請求項５】
請求項４記載のＩＣテスト方法において、
前記切り替え回路における第２の端子側に切り替えることにより、前記入出力回路部の前後が前記第１のテスト用回路の前記第１種と第２種の回路により挟み込まれない状態になり、
前記テストの実施後に、前記テストの結果が問題無いと判定された当該ＩＣについて、前記切り替え回路を前記第１から第２の端子側に切り替えることを特徴とするＩＣテスト方法。
【請求項６】
ゲート部とその外側の入出力回路部とを備えるＩＣであって、
前記ゲート部の外側で前記入出力回路部よりも内側に、第１のテスト用回路となるフリップフロップ回路を有し、
前記入出力回路部の外側に、第２のテスト用回路となるフリップフロップ回路を有し、
前記ゲート部の外側に、前記入出力回路部の前段の前記第１または第２のテスト用回路へテスト信号を出力するテスト信号発生器と、前記入出力回路部の後段の前記第１または第２のテスト用回路から前記テスト信号を入力するテスト信号判定器とを有し、
前記入出力回路部の前後が前記第１と第２のテスト用回路により挟み込まれた構成において、
前記テスト信号発生器から前記入出力回路部の前段の前記第１または第２のテスト用回路へテスト信号を入力し、前記入出力回路部を経由して、前記入出力回路部の後段の前記第１または第２のテスト用回路から出力される前記テスト信号を前記テスト信号判定器で判定することにより、前記入出力回路部のＡＣ特性のテストを実施することを特徴とするＩＣ。
【請求項７】
ゲート部とその外側の入出力回路部とを備えるＩＣであって、
前記ゲート部の外側で前記入出力回路部よりも内側に、第１のテスト用回路となるフリップフロップ回路を有し、
前記第１のテスト用回路は、前記入出力回路の入力側に配線接続される第１種の回路と、前記入出力回路の出力側に配線接続される第２種の回路とを有し、
前記ゲート部の外側で、前記第１のテスト用回路と前記入出力回路との間に、切り替え回路を有し、
前記ゲート部の外側に、前記入出力回路部の前段の前記第１種の回路へテスト信号を出力するテスト信号発生器と、前記入出力回路部の後段の前記第２種の回路から前記テスト信号を入力するテスト信号判定器とを有し、
前記切り替え回路における第１の端子側に切り替えることにより、前記入出力回路部の前後が前記第１のテスト用回路の前記第１種と第２種の回路により挟み込まれた状態になり、
前記テスト信号発生器から前記入出力回路部の前段の前記第１種の回路へテスト信号を入力し、前記入出力回路部を経由して、前記入出力回路部の後段の前記第２種の回路から出力される前記テスト信号を前記テスト信号判定器で判定することにより、前記入出力回路部のＡＣ特性のテストを実施することを特徴とするＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（ＩＣ：半導体集積回路装置）の診断・テスト等の技術に関し、特に、ストレージ装置（ディスクアレイ装置）の処理回路等を構成するＩＣにおけるＩ/Ｏ部（入出力回路部）についての診断・テスト等に関する。
【背景技術】
【０００２】
従来のストレージ装置の処理回路等を構成するＩＣとして、例えばゲートアレイＩＣ（あるいはＡＳＩＣ、カスタムＬＳＩ等）を有する。上記ＩＣについて、不良品を検出するために、製造時・出荷前などの段階で所定の診断・テスト等を実施している。上記ＩＣの診断等の手段として、自動診断方法（ＢＩＳＴ方式）を利用している。ＢＩＳＴ方式では、対象ＩＣに診断・テスト用回路を内蔵することにより、自動的な診断・テスト等が実施可能である。
【０００３】
例えばゲートアレイＩＣの回路構成において、診断・テスト用回路として設けるフリップフロップ回路の間に挟まれて配置されているゲート部については、ＢＩＳＴ方式によって、ディレイ（伝播遅延）対比、即ちＡＣ特性の診断・テストが可能であった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記従来のＩＣの診断・テスト等の手段及び方法に関して、以下のような問題がある。従来のゲートアレイＩＣの自動診断方法（ＢＩＳＴ方式）の場合、Ｉ/Ｏ部（入出力回路）、特にそのＡＣ特性については、自動診断が実施できず診断・テストの対象外としていた。そのため、Ｉ/Ｏ部に関しての不良の検出ができず、ＩＣの検査として不十分であった。
【０００５】
上記をより詳しく言えば以下である。ゲートアレイＩＣの回路構成において、従来の自動診断方法（ＢＩＳＴ方式）の場合、ゲート部の入出力（前後）側にフリップフロップ回路（第１のテスト用回路）が設けられ、ゲート部について自動診断可能である。しかし、ＩＣのＩ/Ｏ部、即ちゲート部及び第１のテスト用回路の外側にある入出力バッファ等の回路については、診断・テストの方法及びテスト用回路の配置構成によって、自動診断が実施できなかった。特に、Ｉ/Ｏ部は、テスト用回路によって挟まれていない構成であるため、ディレイ対比、即ちＡＣ特性の診断・テストが不可能であった。
【０００６】
本発明は以上のような問題に鑑みてなされたものであり、その目的は、ストレージ装置等に使用するＩＣ製品の不良率の低減のために、ＩＣ内における従来では診断・テスト等（自動診断）が実施不可能及び対象外であったＩ/Ｏ部について、特にそのＡＣ特性を診断することができ、これにより不良の検出を可能にして品質向上できる技術を提供することにある。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、ＩＣの回路を診断・テスト等する方法、及び、診断・テスト用回路を備えるＩＣの技術であって、以下に示す手段を備えることを特徴とする。対象となるＩＣは、例えば、ゲート部又はロジック回路、及びＩ/Ｏ部（入出力バッファ等）を有する。
【０００８】
（１）本テスト方法及びＩＣでは、ＩＣのＩ/Ｏ部についてＡＣ特性を含む診断・テストを実施可能にするために、ゲート部の外側などに有するテスト用回路（第１（Ａ）のフリップフロップ回路を含む第１（Ａ）のテスト用回路）に加え、新規のテスト用回路（第２（Ｂ）のフリップフロップ回路を含む第２（Ｂ）のテスト用回路）を対象Ｉ/Ｏ部の外側（ＩＣの入出力側）に追加して、対象Ｉ/Ｏ部を第１（Ａ）と第２（Ｂ）のテスト用回路により挟み込んだ構成である。本構成において、ＩＣに内蔵するテスト信号発生器及びテスト信号判定器等のテスト用回路を用いて、製造時・出荷前などの段階で対象Ｉ/Ｏ部についてのＡＣ特性（ディレイ対比）を含む診断・テストを実施する。
【０００９】
また、前記第２のテスト用回路について、切り替え回路等を用いて複数の入出力ラインで共通化した構成にする。
【００１０】
また、前記第２のテスト用回路について、切り離し又は不使用化が可能なように、ヒューズ部などの切断・遮断等が可能な手段を用いて入出力ラインと接続した構成にする。
【００１１】
（２）本テスト方法及びＩＣでは、ＩＣのＩ/Ｏ部についてＡＣ特性を含む診断・テストを実施可能にするために、ゲート部の外側などに有する従来存在するテスト用回路（第１（Ａ）のフリップフロップ回路を含む第１（Ａ）のテスト用回路）を用い、入出力の一方側における並列的な第１（Ａ）のテスト用回路とその配線により、対象Ｉ/Ｏ部を第１種（Ａ１）と第２種（Ａ２）のテスト用回路により挟み込んだ構成である。本構成において、ＩＣに内蔵するテスト信号発生器及びテスト信号判定器等のテスト用回路を用いて、対象Ｉ/Ｏ部についてのＡＣ特性を含む診断・テストを実施する。
【００１２】
また更に、対象Ｉ/Ｏ部に対して配線の切り替え回路を設けた構成にする。この切り替え回路を利用して、テスト実施のために対象Ｉ/Ｏ部が第１（Ａ）のテスト用回路で挟み込まれる配線状態と、切り離し・不使用化のために対象Ｉ/Ｏ部が第１（Ａ）のテスト用回路で挟み込まれない配線状態とを切り替える。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、ストレージ装置等に使用するＩＣ製品の不良率の低減のために、ＩＣ内における従来では診断・テスト等（自動診断）が実施不可能及び対象外であったＩ/Ｏ部について、特にそのＡＣ特性を診断することができ、これにより不良の検出を可能にして品質向上できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
図１を参照して本発明の実施の形態１を説明する。実施の形態１のＬＳＩ及び診断・テスト方法では、特徴として、（１）Ｉ/Ｏ部を新たにテスト用のフリップフロップ回路（ＦＦと略する）で挟み込んだ構成としてＡＣ特性等を含む自動診断・テストの実施を可能とし、（２）またテスト用のＦＦ等を複数の入出力ライン間で共通回路として構成し、（３）またテスト用のＦＦ等を切り離し可能な、ヒューズ部を設けた構成である。
【００１６】
図１において、実施の形態１のＬＳＩ１００の構成を説明する。ＬＳＩ１００は、ストレージ装置の処理回路等を構成するゲートアレイＩＣである。ＬＳＩ１００は、ローカルクロック部１０１、Ｉ/Ｏ部（入出力回路）１１０、テスト用共通回路部１３１，１４１、ヒューズ部１５１〜１５４、ＲＡＧＲ（テスト信号発生器）１６１、ＭＩＳＲ（テスト信号判定器）１６２等を有する構成である。
【００１７】
＜全体構成＞
（１）まず、基本構成として、本実施の形態で診断・テストの対象となるＩ/Ｏ部１１０が、診断・テスト用回路である第１（Ａ）のＦＦ（１０３，１０４）と第２（Ｂ）のＦＦ（１３３，１４３）とにより挟み込まれた構成である。これにより、Ｉ/Ｏ部１１０について入出力でのディレイ対比が可能であり、即ちＡＣ特性について診断・テストが実施可能である。
【００１８】
（２）また、基本構成におけるＩ/Ｏ部１１０ごとに第２（Ｂ）のＦＦ（１３３，１４３）等のテスト用回路を追加する構成では、膨大な数の回路を具備しなければならず、必要以上にＬＳＩ１００のチップサイズが大きくなる等の不利な要因になる。そこで、本実施の形態では、第２（Ｂ）のＦＦ（１３３，１４３）等のテスト用回路の数及びサイズを最小限に抑えるために、基本構成に加えて、マルチプレクサ１３２やセレクタ１４２等を追加して、第２（Ｂ）のＦＦ１３３，１４３を含むテスト用回路を共通化、集約した構成である。即ち、例えば隣接する２つの入出力ライン（Ｌ１，Ｌ２）において、複数の第２（Ｂ）のＦＦ１３３，１４３等を含むテスト用回路を、テスト用共通回路部１３１，１４１としてまとめて構成したものである。これにより、追加されるＦＦ等のテスト用回路の数及びサイズを、共通化の分、基本構成よりも減少させたものである。
【００１９】
（３）また、テスト用に新規追加的に具備される第２（Ｂ）のＦＦ１３３，１４３等の部分（テスト用共通回路部１３１，１４１）は、ＬＳＩ１００の実動作時には不要な負荷になる。例えばストレージ装置におけるＩ/Ｏ部１１０は、高速動作が必要とされる回路であり、不要な負荷の存在は望ましくない。そのため、このテスト用共通回路部１３１，１４１については、切り離すことが必要又は望ましいことから、本構成では、その切り離しの手段として、ヒューズ部１５１〜１５４の具備によるテスト用共通回路部１３１，１４１の切り離しが可能な構成を採用している。テスト実施後にヒューズ部１５１〜１５４を切断することにより、テスト用共通回路部１３１，１４１が本体部から切り離された状態になり、不要な負荷にならない。
【００２０】
＜各部構成＞
以下各部位を説明する。ローカルクロック部１０１は、ゲート部（ロジック部）１０２、ＦＦ（第１（Ａ）のＦＦ：ＦＦ−Ａ）１０３，１０４を有する。入出力ライン（Ｌ１，Ｌ２等）上には、ＬＳＩ１００の入出力、ローカルクロック部１０１の外側の前後（入出力）の位置に、Ｉ/Ｏ部１１０（入力バッファ部１１１及び出力バッファ部１２１）を有し、ローカルクロック部１０１の内側のゲート部１０２の前後（入出力）の位置に、ＦＦ１０３，１０４を有する。図示省略しているが、複数の入出力ラインにおける同様の回路構成を有する。
【００２１】
ゲート部１０２は、複数のゲート素子１０によるアレイであり、カスタムの配線設計に応じて何らかの論理回路（特定用途の処理回路）が形成される部分である。ＦＦ１０３，１０４は、第１（Ａ）のテスト用回路である。ＦＦ１０３は、入力側に並列的に配置されているもの、ＦＦ１０４は、出力側に並列的に配置されているものである。例えば、第１の入出力ライン（Ｌ１）において、入力側のＦＦ−Ａ（＃１）１０３、出力側のＦＦ−Ａ（＃１）１０４を有する。第２の入出力ライン（Ｌ２）において、入力側のＦＦ−Ａ（＃２）１０３、出力側のＦＦ−Ａ（＃２）１０４を有する。
【００２２】
ゲート部１０２の前後のＦＦ１０３とＦＦ１０４によりゲート部１０２のゲート素子１０群を挟み込んでいる。ローカルクロック部１０１では、各ＦＦ１０３，１０４に対するクロック（「ＣＬＫ」）の入力により動作する。各ＦＦ１０３，１０４には、テスト用回路であるＲＡＧＲ１６１及びＭＩＳＲ１６２との配線が接続されている。ローカルクロック部１０１では、従来同様、ＲＡＧＲ１６１及びＭＩＳＲ１６２を用いて、入出力両側のＦＦ１０３とＦＦ１０４の間のゲート部１０２を対象として自動診断が可能になっている。
【００２３】
Ｉ/Ｏ部１１０は、入力バッファ部１１１と出力バッファ部１２１とに分けられる。各入出力ライン上において、入力バッファ部１１１は、１つ以上のバッファ（バッファ回路）１１からなり、同様に、出力バッファ部１２１は、１つ以上のバッファ（バッファ回路）１２からなる。
【００２４】
ＬＳＩ１００の入出力側で、隣接する２つの入出力ライン（例えばＬ１，Ｌ２）の間に、ヒューズ部１５１〜１５４を通じて接続されるテスト用共通回路部１３１，１４１を有する。テスト用共通回路部１３１，１４１は、２つの入出力ライン間で、切り替え回路等を用いて、第２（Ｂ）のテスト用回路が共通化構成されたものである。テスト用共通回路部１３１，１４１は、ＬＳＩ１００の端部などの余剰の位置に配置される。ヒューズ部１５１〜１５４は、例えばレーザビームにより切断される。切り離しの手段としては、ヒューズ部１５１〜１５４に限らず、切断可能な配線素子を用いることができる。
【００２５】
第１（入力側）のテスト用共通回路部１３１は、ＦＦ１３３（第２（Ｂ）のＦＦ：ＦＦ−Ｂ）、マルチプレクサ（出力選択回路）１３２を有する。ＦＦ１３３は、第２（Ｂ）のテスト用回路を構成する。ＦＦ１３３は、ＲＡＧＲ１６１からの入力及びＣＬＫ入力を有し、その出力にマルチプレクサ１３２が接続される。マルチプレクサ１３２の２つの出力が、隣接の２つの入出力ライン（Ｌ１，Ｌ２）の入力バッファ部１１１の入力点につながるヒューズ部１５１，１５２に接続される。マルチプレクサ１３２により、ＦＦ１３３の出力をもとに隣接の２つの入出力ライン（Ｌ１，Ｌ２）へ選択して出力する。
【００２６】
第２（出力側）のテスト用共通回路部１４１は、ＦＦ１４３（第２（Ｂ）のＦＦ：ＦＦ−Ｂ）、セレクタ（入力選択回路）１４２を有する。セレクタ１４２は、隣接の２つの入出力ライン（Ｌ１，Ｌ２）の出力バッファ部１２１の出力点につながるヒューズ部１５３，１５４からの２つの入力を選択し、ＦＦ１４３へ出力する。ＦＦ１４３は、セレクタ１４２からの入力、ＣＬＫ入力、及びＭＩＳＲ１６２への出力を有する。セレクタ１４２により、２つの入出力ライン（Ｌ１，Ｌ２）からの入力をもとに選択して、ＦＦ１４３へ出力する。
【００２７】
各入出力ラインにおいて、第１のテスト用共通回路部１３１内の第２（Ｂ）のＦＦ１３３と、ローカルクロック部１０１の入力側の第１（Ａ）のＦＦ１０３とにより、入力バッファ部１１１を挟み込んだ構成である。また、ローカルクロック部１０１の出力側の第１（Ａ）のＦＦ１０４と、第２のテスト用共通回路部１４１内の第２（Ｂ）のＦＦ１４３とにより、出力バッファ部１２１を挟み込んだ構成である。
【００２８】
ＬＳＩ１００に内蔵のＲＡＧＲ１６１は、診断・テスト実施時に、対象部位、即ちＦＦ１３３，１０４等の入力端子へ、テスト信号を生成及び出力する。ＬＳＩ１００に内蔵のＭＩＳＲ１６２は、診断・テスト実施時に、対象部位、即ちＦＦ１０３，１４３等の出力端子から、テスト信号を入力及び処理する。診断・テストの結果は、ＭＩＳＲ１６２にて判定される。
【００２９】
ＬＳＩ１００において、入出力ラインＬ１の単位を、図１の縦方向に同様に複数有する（本例では簡単のため２ラインのみ示している）。入出力ラインＬ１において、ｓ１１〜ｓ１６等で信号線及び端子などを表している。ｓ１１は、ＬＳＩ１００の入出力ラインＬ１における入力端子及び入力バッファ部１１１の入力点である。ｓ１２は、入力バッファ部１１１の出力点及びローカルクロック部１０１の入力点である。ｓ１３は、ゲート部１０２の入力点である。ｓ１４は、ゲート部１０２の出力点である。ｓ１５は、ローカルクロック部１０１の出力点及び出力バッファ部１２１の入力点である。ｓ１６は、出力バッファ部１２１の出力点及びＬＳＩ１００の入出力ラインＬ１における出力端子である。
【００３０】
ローカルクロック部１０１の入出力（前後段）に配置されているＩ/Ｏ部１１０（入力バッファ部１１１及び出力バッファ部１２１）が、本実施の形態における診断・テストの対象となる。入力バッファ部１１１は、その入力点（ｓ１１）と出力点（ｓ１２）に挟まれる部分が、ＡＣ特性を含む診断・テストの対象となる。同様に、出力バッファ部１２１は、その入力点（ｓ１５）と出力点（ｓ１６）に挟まれる部分が、ＡＣ特性を含む診断・テストの対象となる。入力バッファ部１１１側と出力バッファ部１２１側とで同様に診断・テストが実施可能である。
【００３１】
＜診断・テスト方法＞
図１のＬＳＩ１００の構成における診断・テストの方法を説明する。本実施の形態では、ＢＩＳＴ方式、即ちＬＳＩ１００に搭載されているテスト用回路であるＲＡＧＲ１６１及びＭＩＳＲ１６２を用いて、Ｉ/Ｏ部１１０についての自動診断が実施可能である。公知技術であるＢＩＳＴ（Built In Self Test）は、乱数発生器：ＲＡＧＲ（RAndom pattern Generation Register）、及び応答圧縮器：ＭＩＳＲ（Multiple Input Signature Register）をＬＳＩに内蔵することにより、ＬＳＩで自己診断するものである。ＢＩＳＴ方式において、乱数パターンでは、信号線の論理値の様々な組み合わせを発生できることから、縮退故障以外の物理欠陥に対しても高いテスト精度が期待される。診断・テストの実施は、典型的には出荷前検査として行われる。
【００３２】
図１において、診断・テストの対象となるＩ/Ｏ部１１０（入力バッファ部１１１，出力バッファ部１２１）が、テスト用回路である既存の第１（Ａ）のＦＦ１０３，１０４と新規追加の第２（Ｂ）のＦＦ１３３，１４３とにより挟み込まれている構成である。本構成において、以下のような診断・テストを実施する。ＬＳＩ１００の出荷前の段階において、Ｉ/Ｏ部１１０についてのＡＣ特性の診断等を含む所定の診断・テストを実施し、その結果で問題があると判定された場合、不良のＬＳＩ１００として検出される。ＲＡＧＲ１６１から対象部位、例えば第１の入出力ラインＬ１上の入力バッファ部１１１及びその両側のＦＦ（１３３，１０３）に対して、診断パターン（入力テスト信号：例えばｃ１）を生成及び入力し、その応答の信号（出力テスト信号：例えばｃ２）を、ＭＩＳＲ１６２において入力及び判定する。例えばＡＣ特性の診断では、入力テスト信号に対する出力テスト信号の伝播遅延を診断する。また、所定の診断・テストの終了後、ヒューズ部１５１〜１５４を切断することにより、第２（Ｂ）のＦＦ（１３３，１４３）を含むテスト用共通回路部（１３１，１４１）を本体部から切り離す。
【００３３】
以上のように、実施の形態１によれば、ＬＳＩ１００において、（１）ゲート部１０２だけでなくＩ/Ｏ部１１０のＡＣ特性等の診断・テストが実施可能であり、（２）またテスト用回路（第２（Ｂ）のテスト用回路）の共通化や既存のテスト用回路（第１（Ａ）のテスト用回路）の利用などによって回路サイズ等を抑制でき、（３）またテスト後には不要な負荷となるテスト用回路部分（テスト用共通回路部１３１，１４１）を切り離して実動作の性能を確保することができる。
【００３４】
（実施の形態２）
次に、図２〜図３を参照して、本発明の実施の形態２について説明する。実施の形態２のＬＳＩ及び診断・テスト方法では、特徴として、実施の形態１とは異なりテスト用回路であるＦＦ（実施の形態１における第２（Ｂ）のＦＦ１３３，１４３相当）をローカルクロック部１０１の外部に追加せず、ローカルクロック部１０１の内部に従来存在するテスト用回路であるＦＦ（第１（Ａ）のＦＦ１０３，１０４相当）を用いて、テスト用回路が構成される。テスト実施時の配線が、実施の形態１とは異なる。
【００３５】
図２において、実施の形態２のＬＳＩ１００の構成を説明する。ＬＳＩ１００は、実施の形態１と同様の部位として、ローカルクロック部１０１の内部のゲート部１０２、外部のＩ/Ｏ部１１０、ＲＡＧＲ１６１及びＭＩＳＲ１６２等を有する。また、ＬＳＩ１００は、ローカルクロック部１０１の外部に、各Ｉ/Ｏ部１１０に対応して、切り替え回路１７１，１７２を有する。
【００３６】
＜全体構成＞
各第１（Ａ）のテスト用回路であるＦＦ（１０６〜１０９）は、実施の形態１で述べたように、ゲート部１０２の診断・テストが実施可能なように、ゲート部１０２を挟み込んだ構成である。実施の形態２では、これらの第１（Ａ）のＦＦ（１０６〜１０９）を、配線の工夫等により、Ｉ/Ｏ部１１０の診断・テストに利用するものである。
【００３７】
基本構成として、第１（Ａ）のＦＦ１０６〜１０９における第１種のＦＦ（ＦＦ−Ａ１）と第２種のＦＦ（ＦＦ−Ａ２）の配線及び切り替え回路１７１，１７２の配線により、診断・テストの対象となるＩ/Ｏ部１１０を挟み込む構成である。例えば、第１の入出力ラインＬ１の入力側における、第１種のＦＦ（ＦＦ−Ａ１＃２）１０８と第２種のＦＦ（ＦＦ−Ａ２＃１）１０６、及び第１の切り替え回路１７１の配線を用いて、入力バッファ部１１１を挟み込む構成である。同様に例えば、第１の入出力ラインＬ１の出力側における、第１種のＦＦ（ＦＦ−Ａ１＃１）１０７と第２種のＦＦ（ＦＦ−Ａ２＃２）１０９、及び第２の切り替え回路１７２の配線を用いて、出力バッファ部１２１を挟み込む構成である。
【００３８】
切り替え回路１７１，１７２の制御により、Ａ側の端子に接続した状態で、Ｉ/Ｏ部１１０の診断・テストを実施する。切り替え回路１７１，１７２における、Ａ側の端子は、第１（Ａ）のＦＦによりＩ/Ｏ部１１０の前後を挟み込む配線状態となる側であり、Ｂ側の端子は、Ｉ/Ｏ部１１０の前後を挟み込まない配線状態となる側である。
【００３９】
また、実施の形態１と同様に、ＬＳＩ１００の実使用時には、テスト用回路である第１（Ａ）のＦＦ（第１種のＦＦ１０８等）により挟み込まれた状態は、不要な負荷であるので、切り離し・不使用化が必要又は望ましい。その手段として、テスト終了後に、切り替え回路１７１，１７２の制御によって、配線をＢ側の端子へ切り替えて、Ｉ/Ｏ部１１０が挟み込まれない状態にし、負荷を低減する。
【００４０】
＜各部構成＞
図２において、ローカルクロック部１０１の内部には、ゲート部１０２の前後（入出力）に、第１（Ａ）のテスト用回路であるＦＦ１０６，１０７，１０８，１０９等を有する。これらを役割に応じて区別すると、例えば、ゲート部１０２の入力側に並列的に配置されているＦＦ（＃１）１０６，ＦＦ（＃２）１０８等、ゲート部１０２の出力側に並列的に配置されているＦＦ（＃１）１０７，ＦＦ（＃２）１０９等を有する。また、Ｉ/Ｏ部１１０の前段になる第１種のＦＦ（ＦＦ−Ａ１）１０８，１０７、Ｉ/Ｏ部１１０の後段になる第２種のＦＦ（ＦＦ−Ａ２）１０６，１０９を有する。各入出力ライン（Ｌ１，Ｌ２等）で同様構成である。
【００４１】
ローカルクロック部１０１の入力側において、例えば第１の入出力ラインＬ１において、第１（Ａ）のＦＦ（１０６，１０８）の列における２番目の位置の第１種のＦＦ（ＦＦ−Ａ１＃２）１０８の出力が、第１の切り替え回路１７１の入力に接続されている。第１の切り替え回路１７１の２つの切り替え出力（Ａ，Ｂ）が、入力バッファ部１１１の入出力（ｓ３１，ｓ３２）に接続されている。入力バッファ部１１１の出力（ｓ３２）が、１番目の位置の第２種のＦＦ（ＦＦ−Ａ２＃１）１０６の入力に接続されている。同様に、ローカルクロック部１０１の出力側において、１番目の位置の第１種のＦＦ（ＦＦ−Ａ１＃１）１０７の出力が、出力バッファ部１２１の入力（ｓ３５）に接続されている。出力バッファ部１２１の入出力（ｓ３５，ｓ３６）が、第２の切り替え回路１７２の２つの切り替え入力（Ａ，Ｂ）に接続されている。第２の切り替え回路１７２の出力が、２番目の位置の第２種のテストＦＦ（ＦＦ−Ａ２＃２）１０９の入力に接続されている。
【００４２】
また、各第１（Ａ）のテスト用回路であるＦＦ（１０６〜１０９）は、ＣＬＫ入力を持つと共に、ＲＡＧＲ１６１及びＭＩＳＲ１６２に接続されている。「Ｒ」はＲＡＧＲ１６１からの入力を表し、「Ｍ」はＭＩＳＲ１６２への出力を表す。なお簡単のため図示していないが、図２中の第１種のＦＦ（ＦＦ−Ａ１）１０８と第２種のＦＦ（ＦＦ−Ａ２）１０９との間にも、ゲート部１０２による入出力ラインが存在する。
【００４３】
図３において、切り替え回路１７１，１７２における構成例を示している。切り替え回路１７１において、第１種のＦＦ（ＦＦ−Ａ１）に接続される入力「Ｄａｔ」から、２つのトランジスタ３１，３２を通じて、（Ａ，Ｂ）のそれぞれの出力「Ｏｕｔ」に接続されている。また、切り替え回路１７１にテストコントロールピン３３を有し、外部からテストコントロールピン３３を制御することによる制御入力（「ＣＯＮ」）に基づき、（Ａ，Ｂ）の切り替えを実施する。
【００４４】
＜診断・テスト方法＞
図２のＬＳＩ１００の構成における診断・テストの方法について説明する。出荷前等の段階で、切り替え回路１７１，１７２の端子をＡ側に設定し、第１（Ａ）のＦＦ（１０６〜１０９）により各Ｉ/Ｏ部１１０を挟み込んだ状態において、ＲＡＧＲ１６１及びＭＩＳＲ１６２を用いて所定の診断・テストを実施する。実施時、ＲＡＧＲ１６１から対象部位、即ち第１種のＦＦ（ＦＦ−Ａ１）１０８，１０７等へ診断パターン（入力テスト信号）を入力し、その応答の信号（出力テスト信号）を、ＭＩＳＲ１６２において入力及び判定する。診断・テストの終了後、切り替え回路１７１，１７２の端子をＢ側に設定する。
【００４５】
以上のように、実施の形態２によれば、実施の形態１と同様に、（１）ゲート部１０２だけでなくＩ/Ｏ部１１０のＡＣ特性等の診断・テストが実施可能であり、（２）また既存のテスト用回路（第１（Ａ）のテスト用回路）の利用などによって回路サイズ等を抑制でき、（３）またテスト後には不要な負荷となるテスト用回路部分を切り離して実動作の性能を確保することができる。
【００４６】
その他の実施の形態として例えば以下が可能である。前述の実施の形態では、ローカルクロック部１０１の入出力（前後）の両方側のＩ/Ｏ部１１０について、及び複数の入出力ラインのすべてについて、同様に診断・テストが実施可能な構成としたが、それらの一方側のみ、あるいは一部の入出力ラインのみについて、実施可能な特徴部位を設ける構成も可能である。
【００４７】
また、実施の形態１におけるテスト用回路の共通化・集約化は、隣接の入出力ライン間のみならず、複数の入出力ラインでグループ化した構成などとしてもよい。
【００４８】
また、テスト用回路の切り離しは、負荷がＬＳＩの性能的に問題なければ、切り離さずに残す形態としてもよい。
【００４９】
また、テスト用回路としては、ＦＦに限らず他の順序回路素子などを利用してもよい。
【００５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００５１】
本発明は、Ｉ/Ｏ部を備えるゲートアレイＩＣ等のＩＣに利用可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１におけるＬＳＩの構成を示す図である。
【図２】本発明の実施の形態２におけるＬＳＩの構成を示す図である。
【図３】本発明の実施の形態２のＬＳＩにおける切り替え回路の構成例を示す図である。
【符号の説明】
【００５３】
１０…ゲート素子、１１，１２…バッファ、１００…ＬＳＩ、１０１…ローカルクロック部、１０２…ゲート部、１０３，１０４…第１（Ａ）のＦＦ（フリップフロップ回路）、１０６〜１０９…第１（Ａ）のＦＦ（フリップフロップ回路）、１１０…Ｉ/Ｏ部（入出力回路）、１１１…入力バッファ部、１２１…出力バッファ部、１３１…第１のテスト用共通回路部、１３２…マルチプレクサ、１３３…第２（Ｂ）のＦＦ（フリップフロップ回路）、１４１…第２のテスト用共通回路部、１４２…セレクタ、１４３…第２（Ｂ）のＦＦ（フリップフロップ回路）、１５１〜１５４…ヒューズ部、１６１…ＲＡＧＲ（テスト信号発生器）、１６２…ＭＩＳＲ（テスト信号判定器）、１７１，１７２…切り替え回路。
【図１】
2008026074.tif 000003
【図２】
2008026074.tif 000004
【図３】
2008026074.tif 000005