(57)【要約】【課題】利得可変幅が大きく、信号歪みが小さく、且つ、省消費電力で小型の利得可変回路を提供する。【解決手段】入力信号端子Ｉｎと出力信号端子Ｏｕｔ２との間に直列接続された複数個の利得可変増幅器ＶＧＡ１，ＶＧＡ２と、出力信号端子Ｏｕｔ２における出力信号の信号振幅のモニタ結果から、目標の信号振幅を得るべく、単一の利得制御信号ＶＧＣを生成し、利得可変増幅器ＶＧＡ１，ＶＧＡ２各々の利得を調整する信号として出力する自動利得調整器ＡＧＣとから構成し、利得可変増幅器ＶＧＡ１，ＶＧＡ２各々の利得が入力信号端子Ｉｎ側から出力信号端子Ｏｕｔ２側へ進むにつれて順次増大させるように、利得可変増幅器ＶＧＡ１，ＶＧＡ２各々の内部の回路定数を設定する。例えば、利得可変増幅器ＶＧＡ１，ＶＧＡ２を差動対として構成する増幅用トランジスタのエミッタ抵抗を出力信号端子Ｏｕｔ２側へ進むにつれて順次小さくする。【選択図】図１
2008306613.tif 000002
【特許請求の範囲】
【請求項１】
入力信号端子と出力信号端子との間に直列接続された複数個の利得可変増幅器と、前記出力信号端子における出力信号の信号振幅をモニタした結果から、目標の信号振幅を得るべく、単一の利得制御信号を生成し、複数個の前記利得可変増幅器各々の利得を調整する信号として複数個の前記利得可変増幅器各々に出力する自動利得調整器とから構成され、複数個の前記利得可変増幅器各々の利得が前記入力信号端子側から前記出力信号端子側へ進むにつれて順次増大していくことを特徴とする利得可変回路。
【請求項２】
請求項１に記載の利得可変回路において、前記利得可変増幅器各々が、第一の増幅用トランジスタと、一端が当該第一の増幅用トランジスタのコレクタに接続され、他端が第一の電源電圧端子に接続された第一のコレクタ抵抗と、一端が当該第一の増幅用トランジスタのエミッタに接続された第一のエミッタ抵抗とからなる第一の増幅回路と、コレクタが前記第一のコレクタ抵抗の一端に接続された第二の増幅用トランジスタと、一端が当該第二の増幅用トランジスタのエミッタに接続された第二のエミッタ抵抗とからなる第二の増幅回路と、第三の増幅用トランジスタと、一端が当該第三の増幅用トランジスタのコレクタに接続され、他端が前記第一の電源電圧端子に接続された第二のコレクタ抵抗と、一端が当該第三の増幅用トランジスタのエミッタに接続された第三のエミッタ抵抗とからなる第三の増幅回路と、コレクタが前記第二のコレクタ抵抗の一端に接続された第四の増幅用トランジスタと、一端が当該第四の増幅用トランジスタのエミッタに接続された第四のエミッタ抵抗とからなる第四の増幅回路との４つの増幅回路からなる増幅回路部と、前記第一のエミッタ抵抗の他端と前記第三のエミッタ抵抗の他端とが共通接続された接続点にコレクタが接続され、前記第一の増幅回路と前記第三の増幅回路との利得を調整する第一の利得調整用トランジスタと、前記第二のエミッタ抵抗の他端と前記第四のエミッタ抵抗の他端とが共通接続された接続点にコレクタが接続され、前記第二の増幅回路と前記第四の増幅回路との利得を調整する第二の利得調整用トランジスタとからなる利得調整回路と、前記第一の利得調整用トランジスタのエミッタと前記第二の利得調整用トランジスタのエミッタとが共通接続された接続点と第二の電源電圧端子との間に接続された定電流源とを含んで構成される利得可変増幅器であって、前記第一および第二の増幅用トランジスタ各々のベースが共通接続された接続点に差動入力信号の正側の信号を印加し、前記第三および第四の増幅用トランジスタ各々のベースが共通接続された接続点に前記差動入力信号の補側の信号を印加して、前記第一および第二の増幅回路と前記第三および第四の増幅回路とを差動動作させて、前記第一および第二の増幅用トランジスタ各々のコレクタが共通接続された接続点から増幅後の差動出力信号の補側信号を出力し、前記第三および第四の増幅用トランジスタ各々のコレクタが共通接続された接続点から増幅後の前記差動出力信号の正側信号を出力する差動増幅回路として構成され、前記自動利得調整器から差動制御信号として出力される単一の前記利得制御信号の正側の信号を、前記第一の利得調整用トランジスタのベースに印加し、前記自動利得調整器から差動制御信号として出力される単一の前記利得制御信号の補側の信号を、前記第二の利得調整用トランジスタのベースに印加することにより、前記差動増幅回路として構成された前記利得可変増幅器の利得を調整することを特徴とする利得可変回路。
【請求項３】
請求項２に記載の利得可変回路において、前記利得可変増幅器各々に含まれる前記第一のエミッタ抵抗と前記第三のエミッタ抵抗との抵抗値は相等しく、前記第二のエミッタ抵抗と前記第四のエミッタ抵抗との抵抗値は相等しく、かつ、前記第一のエミッタ抵抗もしくは前記第三のエミッタ抵抗と前記第二のエミッタ抵抗もしくは前記第四のエミッタ抵抗との抵抗値が等しくないことを特徴とする利得可変回路。
【請求項４】
請求項３に記載の利得可変回路において、前記入力信号端子と前記出力信号端子との間に直列接続された複数個の前記利得可変増幅器各々に含まれる前記第一のエミッタ抵抗もしくは前記第三のエミッタ抵抗の抵抗値、および、前記第二のエミッタ抵抗もしくは前記第四のエミッタ抵抗の抵抗値の各々が、前記入力信号端子側から前記出力信号端子側へ進むにつれて順次小さくなるかもしくは等しくなるように設定されていることを特徴とする利得可変回路。
【請求項５】
請求項２ないし４のいずれかに記載の利得可変回路において、前記入力信号端子と前記出力信号端子との間に直列接続された複数個の前記利得可変増幅器各々に含まれる前記第一のコレクタ抵抗の抵抗値、および、前記第二のコレクタ抵抗の抵抗値の各々が、前記入力信号端子側から前記出力信号端子側へ進むにつれて順次大きくなるかもしくは等しくなるように設定されていることを特徴とする利得可変回路。
【請求項６】
請求項２ないし５のいずれかに記載の利得可変回路において、前記第一の利得調整用トランジスタのエミッタと前記第二の利得調整用トランジスタのエミッタとを直接共通接続して前記定電流源に接続する代わりに、前記第一の利得調整用トランジスタのエミッタに一端が接続される第一の利得調整用エミッタ抵抗と、前記第二の利得調整用トランジスタのエミッタに一端が接続される第二の利得調整用エミッタ抵抗とを備え、前記第一の利得調整用エミッタ抵抗の他端と前記第二の利得調整用エミッタ抵抗の他端とを共通接続した接続点と前記第二の電源電圧端子との間に前記定電流源を接続して構成することを特徴とする利得可変回路。
【請求項７】
請求項６に記載の利得可変回路において、前記利得可変増幅器各々に含まれる前記第一の利得調整用エミッタ抵抗と前記第二の利得調整用エミッタ抵抗との抵抗値は相等しいことを特徴とする利得可変回路。
【請求項８】
請求項７に記載の利得可変回路において、前記入力信号端子と前記出力信号端子との間に直列接続された複数個の前記利得可変増幅器各々に含まれる前記第一の利得調整用エミッタ抵抗の抵抗値、および、前記第二の利得調整用エミッタ抵抗の抵抗値の各々が、前記入力信号端子側から前記出力信号端子側へ進むにつれて順次大きくなるように設定されていることを特徴とする利得可変回路。
【請求項９】
請求項２ないし８のいずれかに記載の利得可変回路において、前記第一ないし第四の増幅用トランジスタ、前記第一、第二の利得調整用トランジスタが、バイポーラ・トランジスタまたは電界効果型トランジスタのいずれかであることを特徴とする利得可変回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利得可変回路に関し、特に、利得可変幅を拡大し、信号歪みが少なく、かつ、消費電力が少ない多段接続の利得可変増幅器から構成される利得可変回路に関する。
【背景技術】
【０００２】
多段の利得可変回路の例として、図８に示す回路構成が知られている。図８は、従来の多段利得可変増幅器を用いた利得可変回路の回路構成を示すものであり、非特許文献１の“Jitter  Considerations  in  the  Design  of  a  10-Ｇb/s  Automatic  Gain  Control  Amplifier”，ＩＥＥＥ  Transactions  on  Microwave  Theory  and  Techniques，vol．５３，No．２，（２００５）のＦｉｇ，７に記載されているものである。
【０００３】
図８中、Ｖｉｎは差動入力信号電圧、Ｖｏｕｔは差動出力信号電圧、Input  Stageは入力段、ＶＧＡ１〜３各々は差動入力信号の利得を可変に増幅する利得可変増幅器（Variable  Gain  Amplifier）、ＶＧＣ１〜３は利得可変増幅器ＶＧＡ１〜３各々の利得を制御するための利得制御電圧、ＡＧＣは差動出力信号電圧Ｖｏｕｔの電圧レベルのモニタ結果に応じた利得制御電圧ＶＧＣ１〜３を利得可変増幅器ＶＧＡ１〜３各々に出力する自動利得調整器（Automatic  Gain  Controller）、ＤＣ  Offset  CancellationはＤＣ電圧オフセット消去器である。
【０００４】
図８の利得可変回路１０Ｃは、利得可変増幅器ＶＧＡ１〜３が３段に直列接続されており、多段の利得可変増幅器として構成されている。
【０００５】
図８の利得可変回路１０Ｃの動作について説明する。自動利得調整器ＡＧＣは差動出力信号電圧Ｖｏｕｔの振幅｜Ｖｏｕｔ｜をモニタし、自動利得調整器ＡＧＣ内部にあらかじめ設定されている目標の振幅｜Ｖｏｕｔ｜との差分を検出する。以下、モニタされた差動出力信号電圧の振幅｜Ｖｏｕｔ｜をＶｏｕｔ，ｍと表記し、目標の差動出力信号電圧の振幅｜Ｖｏｕｔ｜をＶｏｕｔ，ｇと表記する。次いで、検出した目標との差分（Ｖｏｕｔ，ｍ−Ｖｏｕｔ，ｇ）を“０”とするような利得制御電圧ＶＧＣ１〜３を生成して、利得可変増幅器ＶＧＡ１〜３各々に対して出力する。この利得制御電圧ＶＧＣ１〜３により、利得可変増幅器ＶＧＡ１〜３の利得は差分（Ｖｏｕｔ，ｍ−Ｖｏｕｔ，ｇ）が“０”となるように調整され、モニタされる端子すなわち利得可変回路１０Ｃの出力端子において目標の振幅Ｖｏｕｔ，ｇが得られるようになる。
【０００６】
なお、非特許文献１の従来例では、３つの利得可変増幅器ＶＧＡ１〜３各々の利得が等量になるように制御されるのではなく、３つの利得可変増幅器ＶＧＡ１〜３各々の利得Ｇ（ＶＧＡ１）〜Ｇ（ＶＧＡ３）が
Ｇ（ＶＧＡ１）≧Ｇ（ＶＧＡ２）≧Ｇ（ＶＧＡ３）
の順に大きくなるように、つまり、差動入力信号電圧Ｖｉｎの入力信号端子側に近いほど大きくなるように、自動利得調整器ＡＧＣによって制御される。これは、入力信号端子側に近いほど、利得可変増幅器ＶＧＡの利得を高く保つことにより、雑音特性の改善を図ることが可能となるためである。また、ＤＣ電圧オフセット消去器は、本利得可変回路１０Ｃの利得が入力差動信号電圧ＶｉｎのＤＣ電圧オフセットにより減少しないように付加されている。
【非特許文献１】Daniel  Kucharskiら；“Jitter  Considerations  in  the  Design  of  a  10-Ｇb/s  Automatic  Gain  Control  Amplifier”，ＩＥＥＥ  Transactions  on  Microwave  Theory  and  Techniques，vol．５３，No．２，（２００５），ｐｐ．５９０−５９７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図８の従来例の場合のように、差動入力信号電圧Ｖｉｎの入力信号端子側に近い利得可変増幅器ＶＧＡほど、
Ｇ（ＶＧＡ１）≧Ｇ（ＶＧＡ２）≧Ｇ（ＶＧＡ３）
と、利得を高く調整しているため、入力信号端子側に近い利得可変増幅器ＶＧＡにおいて、出力信号の信号振幅が大きくなってしまい、後段に続く以降の利得可変増幅器ＶＧＡは大きな信号振幅で駆動されることとなる。一般に、大きな信号振幅で駆動される利得可変増幅器ＶＧＡは出力信号に歪みが生じ易く、結果として、利得可変増幅器ＶＧＡを多段に直列接続した利得可変回路の差動出力信号Ｖｏｕｔには、相当の信号歪みが含まれることとなる。
【０００８】
図８の従来例の利得可変回路１０Ｃの主たるアプリケーション先は、ＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）信号フォーマットのデジタル光通信であることから、差動出力信号Ｖｏｕｔの信号歪みはある程度は許容される（例えば、信号の立ち上がり・立ち下り時間を早める奇数次の高調波歪みはある程度まで許容される等）。しかし、アナログ光通信等の入出力線形性・信号波形再現性が強く要求されるアプリケーションに利用される場合には、差動出力信号Ｖｏｕｔの信号歪みが大きな課題となっている。
【０００９】
また、図８の従来例では、３つの利得可変増幅器ＶＧＡ１〜３を３つの独立した利得制御信号電圧ＶＧＣ１〜３を用いて独立に制御している。かくのごとき独立制御を採用した場合、回路構成が複雑化し、かつ、チップ面積の増大・消費電力の増大等を招く。
【００１０】
本発明は、かかる課題に鑑みてなされたものであり、本発明が解決しようとする課題は、利得可変幅が大きく、信号歪みが小さく、且つ、省消費電力で小型の利得可変回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、前述の課題を解決するためになされたものであり、以下のごとき各技術手段から構成されることによって、信号歪みが少なく、省消費電力で、小型で、且つ、構成が比較的簡単な多段の利得可変増幅器からなる利得可変回路を実現している。
【００１２】
第１の技術手段は、入力信号端子と出力信号端子との間に直列接続された複数個の利得可変増幅器と、前記出力信号端子における出力信号の信号振幅をモニタした結果から、目標の信号振幅を得るべく、単一の利得制御信号を生成し、複数個の前記利得可変増幅器各々の利得を調整する信号として複数個の前記利得可変増幅器各々に出力する自動利得調整器とから構成され、複数個の前記利得可変増幅器各々の利得が前記入力信号端子側から前記出力信号端子側へ進むにつれて順次増大していくことを特徴とする。
【００１３】
第２の技術手段は、前記第１の技術手段に記載の利得可変回路において、前記利得可変増幅器各々が、第一の増幅用トランジスタと、一端が当該第一の増幅用トランジスタのコレクタに接続され、他端が第一の電源電圧端子に接続された第一のコレクタ抵抗と、一端が当該第一の増幅用トランジスタのエミッタに接続された第一のエミッタ抵抗とからなる第一の増幅回路と、コレクタが前記第一のコレクタ抵抗の一端に接続された第二の増幅用トランジスタと、一端が当該第二の増幅用トランジスタのエミッタに接続された第二のエミッタ抵抗とからなる第二の増幅回路と、第三の増幅用トランジスタと、一端が当該第三の増幅用トランジスタのコレクタに接続され、他端が前記第一の電源電圧端子に接続された第二のコレクタ抵抗と、一端が当該第三の増幅用トランジスタのエミッタに接続された第三のエミッタ抵抗とからなる第三の増幅回路と、コレクタが前記第二のコレクタ抵抗の一端に接続された第四の増幅用トランジスタと、一端が当該第四の増幅用トランジスタのエミッタに接続された第四のエミッタ抵抗とからなる第四の増幅回路との４つの増幅回路からなる増幅回路部と、前記第一のエミッタ抵抗の他端と前記第三のエミッタ抵抗の他端とが共通接続された接続点にコレクタが接続され、前記第一の増幅回路と前記第三の増幅回路との利得を調整する第一の利得調整用トランジスタと、前記第二のエミッタ抵抗の他端と前記第四のエミッタ抵抗の他端とが共通接続された接続点にコレクタが接続され、前記第二の増幅回路と前記第四の増幅回路との利得を調整する第二の利得調整用トランジスタとからなる利得調整回路と、前記第一の利得調整用トランジスタのエミッタと前記第二の利得調整用トランジスタのエミッタとが共通接続された接続点と第二の電源電圧端子との間に接続された定電流源とを含んで構成される利得可変増幅器であって、前記第一および第二の増幅用トランジスタ各々のベースが共通接続された接続点に差動入力信号の正側の信号を印加し、前記第三および第四の増幅用トランジスタ各々のベースが共通接続された接続点に前記差動入力信号の補側の信号を印加して、前記第一および第二の増幅回路と前記第三および第四の増幅回路とを差動動作させて、前記第一および第二の増幅用トランジスタ各々のコレクタが共通接続された接続点から増幅後の差動出力信号の補側信号を出力し、前記第三および第四の増幅用トランジスタ各々のコレクタが共通接続された接続点から増幅後の前記差動出力信号の正側信号を出力する差動増幅回路として構成され、前記自動利得調整器から差動制御信号として出力される単一の前記利得制御信号の正側の信号を、前記第一の利得調整用トランジスタのベースに印加し、前記自動利得調整器から差動制御信号として出力される単一の前記利得制御信号の補側の信号を、前記第二の利得調整用トランジスタのベースに印加することにより、前記差動増幅回路として構成された前記利得可変増幅器の利得を調整することを特徴とする。
【００１４】
第３の技術手段は、前記第２の技術手段に記載の利得可変回路において、前記利得可変増幅器各々に含まれる前記第一のエミッタ抵抗と前記第三のエミッタ抵抗との抵抗値は相等しく、前記第二のエミッタ抵抗と前記第四のエミッタ抵抗との抵抗値は相等しく、かつ、前記第一のエミッタ抵抗もしくは前記第三のエミッタ抵抗と前記第二のエミッタ抵抗もしくは前記第四のエミッタ抵抗との抵抗値が等しくないことを特徴とする。
【００１５】
第４の技術手段は、前記第３の技術手段に記載の利得可変回路において、前記入力信号端子と前記出力信号端子との間に直列接続された複数個の前記利得可変増幅器各々に含まれる前記第一のエミッタ抵抗もしくは前記第三のエミッタ抵抗の抵抗値、および、前記第二のエミッタ抵抗もしくは前記第四のエミッタ抵抗の抵抗値の各々が、前記入力信号端子側から前記出力信号端子側へ進むにつれて順次小さくなるかもしくは等しくなるように設定されていることを特徴とする。
【００１６】
第５の技術手段は、前記第２ないし第４の技術手段のいずれかに記載の利得可変回路において、前記入力信号端子と前記出力信号端子との間に直列接続された複数個の前記利得可変増幅器各々に含まれる前記第一のコレクタ抵抗の抵抗値、および、前記第二のコレクタ抵抗の抵抗値の各々が、前記入力信号端子側から前記出力信号端子側へ進むにつれて順次大きくなるかもしくは等しくなるように設定されていることを特徴とする。
【００１７】
第６の技術手段は、前記第２ないし第５の技術手段のいずれかに記載の利得可変回路において、前記第一の利得調整用トランジスタのエミッタと前記第二の利得調整用トランジスタのエミッタとを直接共通接続して前記定電流源に接続する代わりに、前記第一の利得調整用トランジスタのエミッタに一端が接続される第一の利得調整用エミッタ抵抗と、前記第二の利得調整用トランジスタのエミッタに一端が接続される第二の利得調整用エミッタ抵抗とを備え、前記第一の利得調整用エミッタ抵抗の他端と前記第二の利得調整用エミッタ抵抗の他端とを共通接続した接続点と前記第二の電源電圧端子との間に前記定電流源を接続して構成することを特徴とする。
【００１８】
第７の技術手段は、前記第６の技術手段に記載の利得可変回路において、前記利得可変増幅器各々に含まれる前記第一の利得調整用エミッタ抵抗と前記第二の利得調整用エミッタ抵抗との抵抗値は相等しいことを特徴とする。
【００１９】
第８の技術手段は、前記第７の技術手段に記載の利得可変回路において、前記入力信号端子と前記出力信号端子との間に直列接続された複数個の前記利得可変増幅器各々に含まれる前記第一の利得調整用エミッタ抵抗の抵抗値、および、前記第二の利得調整用エミッタ抵抗の抵抗値の各々が、前記入力信号端子側から前記出力信号端子側へ進むにつれて順次大きくなるように設定されていることを特徴とする。
【００２０】
第９の技術手段は、前記第２ないし第８の技術手段のいずれかに記載の利得可変回路において、前記第一ないし第四の増幅用トランジスタ、前記第一、第二の利得調整用トランジスタが、バイポーラ・トランジスタまたは電界効果型トランジスタのいずれかであることを特徴とする。
【発明の効果】
【００２１】
本発明の利得可変回路によれば、複数の利得可変増幅器を多段に直列接続した構成において入力信号端子側に近い利得可変増幅器ほど利得を小さくするように制御する構成を採用しているので、以下のごとき効果を奏することができる。
【００２２】
まず、多段に直列接続された簡素な構成で、信号歪みが少なく、且つ、利得可変幅が大きな利得可変回路を実現することができる。
【００２３】
さらに、多段に直列接続された簡素な構成で、信号歪みが少なく、且つ、利得可変幅が大きい上に、さらに、入力信号が小さいときにおける雑音特性が良好な利得可変回路を実現することもできる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明に係る利得可変回路の最良の実施形態について、その一例を図面を参照しながら詳細に説明する。
【００２５】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の利得可変回路の主要な特徴についてまず説明する。本発明は、多段に直列接続した利得可変増幅器からなる利得可変回路に関するものであり、入力信号端子側よりも出力信号端子側の利得可変増幅器の方が、その利得を順次大きくするように調整することを特徴としており、かかる特徴を有することにより、信号歪みが小さく、利得可変幅が大きいばかりでなく、省消費電力で小型の利得可変回路を実現することができるという効果が得られる。
【００２６】
（第一の実施形態）
まず、本発明に係る利得可変回路の第一の実施形態におけるブロック構成を、図１を用いて説明する。図１中、ＶＧＡ１，ＶＧＡ２各々は差動入力信号の利得を可変に増幅する利得可変増幅器（Variable  Gain  Amplifier）、ＡＧＣは差動出力信号電圧Ｖｏｕｔの電圧レベルのモニタ結果に応じた利得制御電圧を出力する自動利得調整器（Automatic  Gain  Controller）である。また、Ｉｎは利得可変増幅器ＶＧＡ１の入力信号端子、Ｏｕｔ１は利得可変増幅器ＶＧＡ１の出力信号端子で且つ利得可変増幅器ＶＧＡ２の入力信号端子、Ｏｕｔ２は利得可変増幅器ＶＧＡ２の出力信号端子である。
【００２７】
図１に示す本実施形態の利得可変回路１０は、２段の利得可変増幅器ＶＧＡ１，２が直列接続されており、自動利得調整器ＡＧＣは第二段目の利得可変増幅器ＶＧＡ２の出力電圧の振幅をモニタし、２つの利得可変増幅器ＶＧＡ１，ＶＧＡ２の利得を単一の利得制御電圧ＶＧＣにより制御する構成となっている。
【００２８】
また、２つの利得可変増幅器ＶＧＡ１，ＶＧＡ２は異なる利得を有するように、各々の内部の回路定数があらかじめ設定されており、利得可変増幅器ＶＧＡ１，ＶＧＡ２各々の利得Ｇ（ＶＧＡ１），Ｇ（ＶＧＡ３）は、いかなる利得制御電圧ＶＧＣにおいても、入力信号端子Ｉｎ側の第一段目の利得可変増幅器ＶＧＡ１の利得Ｇ（ＶＧＡ１）が第二段目の利得可変増幅器ＶＧＡ２よりも小さくなるように、つまり、
Ｇ（ＶＧＡ１）＜Ｇ（ＶＧＡ２）
の関係を維持するように、設定されている。
【００２９】
なお、以下で述べる「利得」には、負の利得すなわち損失となる場合も含まれている。負の利得となったときは、利得の関係がＧ（ＶＧＡ１）＜Ｇ（ＶＧＡ２）となるということは、第一段目の利得可変増幅器ＶＧＡ１の損失が第二段目の利得可変増幅器ＶＧＡ２の損失よりも大きいということを意味している。
【００３０】
次に、図１に示す本実施形態の利得可変回路１０の動作を図２のレベルダイアグラムを用いつつ説明する。図２は、利得可変回路１０中の第一段目の利得可変増幅器ＶＧＡ１の入力信号端子Ｉｎ、第一段目の利得可変増幅器ＶＧＡ１の出力信号端子Ｏｕｔ１、第二段目の利得可変増幅器ＶＧＡ２の出力信号端子Ｏｕｔ２各々における電圧振幅レベルを例示しており、図２中、破線は図８に示したような従来例における利得可変回路のレベルダイアグラム、実線が本実施形態の利得可変回路１０のレベルダイアグラムを示している。なお、目標出力振幅よりも振幅レベルが小さな入力振幅１の場合は、利得可変回路が正の利得で増幅動作を行う場合を示し、目標出力振幅よりも振幅レベルが大きな入力振幅２の場合は、利得可変回路が負の利得で損失動作を行う場合を示している。
【００３１】
ここで、従来例の利得可変回路は、図８にて説明したように、雑音特性の改善を図るべく、入力端子Ｉｎに近い利得可変増幅器ＶＧＡほど利得が大きくなる（負の利得の場合は、入力端子Ｉｎに近い利得可変増幅器ＶＧＡほど損失が少なくなる）ように設定されている場合を示している。すなわち、２段構成の利得可変回路においては、本実施形態の利得可変回路１０の場合とは逆に、いかなる利得制御電圧においても、
Ｇ（ＶＧＡ１）＞Ｇ（ＶＧＡ２）
となるように、利得が設定されている。
【００３２】
このため、従来例の利得可変回路におけるレベルダイアグラムは、図２の破線で示すようになり、正の利得の場合、第一段目の利得可変増幅器ＶＧＡ１では、入力信号に対して大きな利得で振幅の増幅が行われ、第一段目の利得可変増幅器ＶＧＡ１の出力信号端子ＯＵＴ１における電圧振幅は大きく、その大振幅の信号が入力となって第二段目の利得可変増幅器ＶＧＡ２が駆動される。第二段目の利得可変増幅器ＶＧＡ２では、第一段目の利得可変増幅器ＶＧＡ１よりも小さな利得で増幅が行われて、第二段目の利得可変増幅器ＶＧＡ２の出力信号端子ＯＵＴ２にて目標の出力振幅に到達する。
【００３３】
一般に、利得可変増幅器ＶＧＡは大振幅で駆動されると信号歪みが生じ易く、従来例の利得可変回路においては、第一段目の利得可変増幅器ＶＧＡ１の出力信号端子ＯＵＴ１から第二段目の利得可変増幅器ＶＧＡ２の出力信号端子ＯＵＴ２に至る過程で大きな歪みが生じ易い。
【００３４】
一方、図１に示す本実施形態の利得可変回路１０の場合には、前述のように、第一、第二段目の利得可変増幅器ＶＧＡ１，ＶＧＡ２各々の利得Ｇ（ＶＧＡ１），Ｇ（ＶＧＡ２）は、いかなる利得制御電圧ＶＧＣにおいても、
Ｇ（ＶＧＡ１）＜Ｇ（ＶＧＡ２）
の関係にあることから、レベルダイアグラムは、図２の実線で示すようになり、正の利得の場合、第一段目の利得可変増幅器ＶＧＡ１の出力信号端子ＯＵＴ１では、従来例のような大振幅の信号とならずに、電圧振幅が比較的小さな出力信号に抑えられ、比較的小振幅の信号によって第二段目の利得可変増幅器ＶＧＡ２が駆動される。第二段目の利得可変増幅器ＶＧＡ２では、第一段目の利得可変増幅器ＶＧＡ１よりも大きな利得で増幅が行われて、第二段目の利得可変増幅器ＶＧＡ２の出力信号端子ＯＵＴ２において目標の出力振幅に到達する。
【００３５】
つまり、図１に示す本実施形態の利得可変回路１０の場合、従来例の利得可変回路とは異なり、第二段目の利得可変増幅器ＶＧＡ２が大振幅で駆動されないことから、その信号歪みを小さく抑えることができる。さらには、第二段目の利得可変増幅器ＶＧＡ２の利得が大きいことから、第一段目の利得可変増幅器ＶＧＡ１の出力側から第二段目の利得可変増幅器ＶＧＡ２の入力側を見越した入力容量が、ミラー効果により増大し、不要な高周波利得を削減し、結果として、高調波歪みを抑えることもできる。
【００３６】
なお、図１に示す本実施形態の利得可変回路１０の場合における雑音特性は、従来例の利得可変回路に比較して悪化することになる。しかしながら、本実施形態の利得可変回路１０に至るまでの間に、信号対雑音比（ＳＮ比：Signal−to−Noise  Ratio）が十分に確保されている限り、本実施形態の利得可変回路１０における悪化分は無視し得るほどに抑えることが可能である。
【００３７】
なお、以上の説明においては、第一、第二段目の利得可変増幅器ＶＧＡ１，ＶＧＡ２の２段構成の場合について説明したが、本発明は、かかる場合のみに限るものではなく、２段以上の複数個の利得可変増幅器ＶＧＡを多段に直列接続して構成される利得可変回路の場合であっても、全く同様であり、入力信号端子側から出力信号端子側に近づくほど、複数個の利得可変増幅器ＶＧＡの利得を順次増大するように構成すれば良い。
【００３８】
（第二の実施形態）
次に、本発明に係る利得可変回路の具体的な回路構成例について第二の実施形態として図３を用いて説明する。なお、図３に示す本実施形態の利得可変回路１０Ａは、２対の差動対を備えた第一の増幅回路部１５ａ、第一の利得調整回路１６ａ、第一の定電流源１７ａからなる第一段目の利得可変増幅器ＶＧＡ１と、２対の差動対を備えた第二の増幅回路部２５ａ、第二の利得調整回路２６ａ、第二の定電流源２７ａからなる第二段目の利得可変増幅器ＶＧＡ２とが直列接続され、第二段目の利得可変増幅器ＶＧＡ２の差動出力信号の電圧レベルをモニタした結果に応じた利得制御電圧を出力する自動利得調整器ＡＧＣが備えられている。
【００３９】
なお、図３中、符号ｘｔ××（××は、１１，１２，２１，２２，３１，３２，４１，４２，５，６，７，８のいずれかの数宇を示す）はバイポーラ・トランジスタ、符号ＲＬ△△（△△は、１，２，３，４のいずれかの数宇を示す）は負荷抵抗、符号ＲＥ○○（○○は、１１，１２，２１，２２，３１，３２，４１，４２のいずれかの数宇を示す）はエミッタ抵抗、Ｖｏｕｔ，ｍは自動利得調整器ＡＧＣがモニタする第二段目の可変増幅器ＶＧＡ２の出力信号端子ＱＴ，ＱＣにおける差動出力信号の出力信号振幅、Ｖｃは差動制御信号（図１の場合の利得制御電圧ＶＧＣに該当）、ＶＣＣは第一の電源電圧端子であるコレクタ側電源電圧端子、ＶＥＥは第二の電源電圧端子であるエミッタ側電源電圧端子、ＤＵＴ／ＤＵＣはそれぞれ差動信号入力正／補端子、ＤＬＴ／ＤＬＣはそれぞれ差動制御信号（Ｖｃ）入力正／補端子、ＱＴ／ＱＣはそれぞれ差動信号出力正／補端子である。
【００４０】
図３に示す本実施形態の利得可変回路１０Ａにおいては、前述のように、第一段目、第二段目の２段の利得可変増幅器ＶＧＡ１，ＶＧＡ２が直列接続されており、自動利得調整器ＡＧＣが、第二段目の利得可変増幅器ＶＧＡ２の差動出力信号の出力電圧の振幅をモニタして、最終段の利得可変増幅器ＶＧＡの出力としてモニタした第二段目の利得可変増幅器ＶＧＡ２の差動出力信号の出力信号振幅Ｖｏｕｔ，ｍと目標とする出力信号振幅Ｖｏｕｔ，ｇとの差分（Ｖｏｕｔ，ｇ−Ｖｏｕｔ，ｍ）から単一の差動制御信号Ｖｃを生成する。自動利得調整器ＡＧＣにて生成される単一の差動制御信号Ｖｃのみによって、２つの利得可変増幅器ＶＧＡ１，ＶＧＡ２の利得を制御して、目標とする出力信号振幅Ｖｏｕｔ，ｇを得るように構成されている。
【００４１】
ここで、利得可変増幅器ＶＧＡ１，ＶＧＡ２各々の単体の構成は、同様の構成からなっており、各々、第一の増幅回路１１ａ，２１ａ、第三の増幅回路１３ａ，２３ａと、第二の増幅回路１２ａ，２２ａ、第四の増幅回路１４ａ，２４ａと、により２対の差動対が形成される増幅回路部１５ａ，２５ａ、該増幅回路部１５ａ，２５ａの利得を調整する利得調整回路１６ａ，２６ａ、増幅回路部１５ａ，２５ａへ定電流を供給する定電流源１７ａ，２７ａ、から構成される。
【００４２】
第一の増幅回路１１ａ，２１ａは、第一の増幅用トランジスタｘｔ１１，ｘｔ３１、第一の増幅用トランジスタｘｔ１１，ｘｔ３１のエミッタに接続された第一のエミッタ抵抗ＲＥ１１，ＲＥ３１、および、コレクタに接続され、第二の増幅回路１２ａ，２２ａと共有の第一のコレクタ抵抗ＲＬ１，ＲＬ３を含んで構成され、第二の増幅回路１２ａ，２２ａは、第二の増幅用トランジスタｘｔ２１，ｘｔ４１、第二の増幅用トランジスタｘｔ２１，ｘｔ４１のエミッタに接続された第二のエミッタ抵抗ＲＥ２１，ＲＥ４１を含んで構成される。なお、第二の増幅用トランジスタｘｔ２１，ｘｔ４１のコレクタに接続されるコレクタ抵抗は、前述のように、第一の増幅回路１１ａ，２１ａと共有の第一のコレクタ抵抗ＲＬ１，ＲＬ３である。
【００４３】
また、第三の増幅回路１３ａ，２３ａは、第三の増幅用トランジスタｘｔ１２，ｘｔ３２、第三の増幅用トランジスタｘｔ１２，ｘｔ３２のエミッタに接続された第三のエミッタ抵抗ＲＥ１２，ＲＥ３２、および、コレクタに接続され、第四の増幅回路１４ａ，２４ａと共有の第二のコレクタ抵抗ＲＬ２，ＲＬ４を含んで構成され、第四の増幅回路１４ａ，２４ａは、第四の増幅用トランジスタｘｔ２２，ｘｔ４２、第四の増幅用トランジスタｘｔ２２，ｘｔ４２のエミッタに接続された第四のエミッタ抵抗ＲＥ２２，ＲＥ４２を含んで構成される。なお、第四の増幅用トランジスタｘｔ２２，ｘｔ４２のコレクタに接続されるコレクタ抵抗は、前述のように、第三の増幅回路１３ａ，２３ａと共有の第二のコレクタ抵抗ＲＬ２，ＲＬ４である。
【００４４】
また、利得調整回路１６ａ，２６ａは、第一の利得調整用トランジスタｘｔ５，ｘｔ７と、第二の利得調整用トランジスタｘｔ６，ｘｔ８との差動対により構成される。
【００４５】
利得調整回路１６ａ，２６ａの第一／第二の利得調整用トランジスタｘｔ５，ｘｔ７／ｘｔ６，ｘｔ８のベースには、自動利得調整器ＡＧＣから、差動制御信号入力正／補端子ＤＬＴ／ＤＬＣを介して、差動制御信号つまり利得調整信号Ｖｃが印加され、利得調整信号Ｖｃの値に応じて、増幅回路部１５ａ，２５ａの第一の増幅回路１１ａ，２１ａ〜第四の増幅回路１４ａ，２４ａの利得が調整されて、次段の利得可変増幅器ＶＧＡへ出力され、最終的に、差動信号出力正／補端子ＱＴ／ＱＣから増幅後の差動出力信号として出力される。
【００４６】
すなわち、図３の利得可変回路１０Aの第一段目の利得可変増幅器ＶＧＡ１には、第一の増幅回路部１５ａとして、第一の増幅用トランジスタｘｔ１１、第一の増幅用トランジスタｘｔ１１のコレクタ側に接続する第一のコレクタ抵抗ＲL１、第一の増幅用トランジスタｘｔ１１のエミッタ側に接続する第一のエミッタ抵抗ＲＥ１１からなる第一の増幅回路１１ａと、第一のコレクタ抵抗ＲＬ１にコレクタを接続した第二の増幅用トランジスタｘｔ２１、第二の増幅用トランジスタｘｔ２１のエミッタ側に接続する第二のエミッタ抵抗ＲＥ２１からなる第二の増幅回路１２ａとの二つの増幅回路から構成される増幅回路部と、該増幅回路部と同一構成からなり、第三の増幅用トランジスタｘｔ１２、第三の増幅用トランジスタｘｔ１２のコレクタ側に接続する第二のコレクタ抵抗ＲＬ２、第三の増幅用トランジスタｘｔ１２のエミッタ側に接続する第三のエミッタ抵抗ＲＥ１２とからなる第三の増幅回路１３ａと、第二のコレクタ抵抗ＲＬ２にコレクタを接続した第四のトランジスタｘｔ２２、第四の増幅用トランジスタｘｔ２２のエミッタ側に接続する第四のエミッタ抵抗ＲＥ２２からなる第四の増幅回路１４ａとの二つの増幅回路から構成される増幅回路部とを備えている。
【００４７】
また、第二段目の利得可変増幅器ＶＧＡ２には、第二の増幅回路部２５ａとして、第一の増幅用トランジスタｘｔ３１、第一の増幅用トランジスタｘｔ３１のコレクタ側に接続する第一のコレクタ抵抗ＲL３、第一の増幅用トランジスタｘｔ３１のエミッタ側に接続する第一のエミッタ抵抗ＲＥ３１からなる第一の増幅回路２１ａと、第一のコレクタ抵抗ＲＬ３にコレクタを接続した第二の増幅用トランジスタｘｔ４１、第二の増幅用トランジスタｘｔ４１のエミッタ側に接続する第二のエミッタ抵抗ＲＥ４１からなる第二の増幅回路２２ａとの二つの増幅回路から構成される増幅回路部と、該増幅回路部と同一構成からなり、第三の増幅用トランジスタｘｔ３２、第三の増幅用トランジスタｘｔ３２のコレクタ側に接続する第二のコレクタ抵抗ＲＬ４、第三の増幅用トランジスタｘｔ３２のエミッタ側に接続する第三のエミッタ抵抗ＲＥ３２とからなる第三の増幅回路２３ａと、第二のコレクタ抵抗ＲＬ４にコレクタを接続した第四のトランジスタｘｔ４２、第四の増幅用トランジスタｘｔ４２のエミッタ側に接続する第四のエミッタ抵抗ＲＥ４２からなる第四の増幅回路２４ａとの二つの増幅回路から構成される増幅回路部とを備えている。
【００４８】
また、第一のコレクタ抵抗ＲＬ１，ＲＬ３と第二のコレクタ抵抗ＲＬ２，ＲＬ４とのそれぞれのもう一方の端子は、第一の電源電圧端子であるコレクタ電源電圧端子ＶＣＣに接続されている。
【００４９】
増幅回路部１５ａ，２５ａとして、差動対を形成する二つずつの増幅回路の増幅用トランジスタのうち、第一の増幅用トランジスタｘｔ１１，ｘｔ３１と第三の増幅用トランジスタｘｔ１２，ｘｔ３２との各々のエミッタ側は、第一のエミッタ抵抗ＲＥ１１，ＲＥ３１と第三のエミッタ抵抗ＲＥ１２，ＲＥ３２とを介して共通接続され、第二の増幅用トランジスタｘｔ２１，ｘｔ４１と第四の増幅用トランジスタｘｔ２２，ｘｔ４２との各々のエミッタ側は、第二のエミッタ抵抗ＲＥ２１，ＲＥ４１と第四のエミッタ抵抗ＲＥ２２，ＲＥ４２とを介して共通接続される。
【００５０】
また、第一段目の利得可変増幅器ＶＧＡ１においては、ベース端子が共通接続された第一、第二の増幅用トランジスタｘｔ１１，ｘｔ２１とベース端子が共通接続された第三、第四の増幅用トランジスタｘｔ１２，ｘｔ２２との各々のベースに、差動信号入力正／補端子ＤＵＴ／ＤＵＣを介して第一段目の増幅用の入力信号として差動入力信号が印加され、また、第二段目の利得可変増幅器ＶＧＡ２においては、ベース端子が共通接続された第一、第二の増幅用トランジスタｘｔ３１，ｘｔ４１とベース端子が共通接続された第三、第四の増幅用トランジスタｘｔ３２，ｘｔ４２との各々のベースに、前段に直列接続された第一段目の利得可変増幅器ＶＧＡ１における第三、第四の増幅用トランジスタｘｔ１２，ｘｔ２２のコレクタ（つまり差動出力正信号の出力端子）、第一、第二の増幅用トランジスタｘｔ１１，ｘｔ２１のコレクタ（つまり差動出力補信号の出力端子）から、第二段目の増幅用の入力信号として差動入力信号が印加される。
【００５１】
つまり、第一段目の利得可変増幅器ＶＧＡ１においては、第一、第二の増幅用トランジスタｘｔ１１，ｘｔ２１と第三、第四の増幅用トランジスタｘｔ１２，ｘｔ２２とのそれぞれのベースに差動入力信号を印加することにより、第一、第三のエミッタ抵抗ＲＥ１１，ＲＥ１２が共通接続された場合と第二、第四の抵抗ＲＥ２１，ＲＥ２２が共通接続された場合とで、第一、第三の増幅用トランジスタｘｔ１１，ｘｔ１２と第二、第四の増幅用トランジスタｘｔ２１，ｘｔ２２とは、それぞれの組み合わせで差動増幅動作を行って、コレクタ端子が共通接続された第一、第二の増幅用トランジスタｘｔ１１，ｘｔ２１と、コレクタ端子が共通接続された第三、第四の増幅用トランジスタｘｔ１２，ｘｔ２２とのそれぞれのコレクタ端子から増幅後の出力信号となる差動出力信号を出力するという差動増幅動作が行われる。第二段目の利得可変増幅器ＶＧＡ２についても同様であり、差動増幅動作が行われる。
【００５２】
なお、差動対を構成する第一の増幅回路１１ａ，２１ａの第一のエミッタ抵抗ＲＥ１１，ＲＥ３１と第三の増幅回路１３ａ，２３ａの第三のエミッタ抵抗ＲＥ１２，ＲＥ３２とが共通接続された端子と、また、第二の増幅回路１２ａ，２２ａの第二のエミッタ抵抗ＲＥ２１，ＲＥ４１と第四の増幅回路１４ａ，２４ａの第四のエミッタ抵抗ＲＥ２２，ＲＥ４２とが共通接続された端子とは、各々、第一の利得調整用トランジスタｘｔ５，ｘｔ７と第二の利得調整用トランジスタｘｔ６，ｘｔ８とを介して、第一の定電流源ＣＳ１  １７ａ、第二の定電流源ＣＳ２  ２７ａに接続されるという構成となっており、第一の定電流源ＣＳ１  １７ａ、第二の定電流源ＣＳ２  ２７ａは、第二の電源電圧端子であるエミッタ側電源電圧端子ＶＥＥに接続される。
【００５３】
ここで、第一段目の利得可変増幅器ＶＧＡ１における第一のエミッタ抵抗ＲＥ１１、第二のエミッタ抵抗ＲＥ２１、第三のエミッタ抵抗ＲＥ１２、第四のエミッタ抵抗ＲＥ２２の抵抗値、第二段目の利得可変増幅器ＶＧＡ２における第一のエミッタ抵抗ＲＥ３１、第二のエミッタ抵抗ＲＥ４１、第三のエミッタ抵抗ＲＥ３２、第四のエミッタ抵抗ＲＥ４２の抵抗値、は次のような関係にある。
【００５４】
ＲＥ１１＝ＲＥ１２≠ＲＥ２１＝ＲＥ２２
且つ、
ＲＥ３１＝ＲＥ３２≠ＲＥ４１＝ＲＥ４２
つまり、第一のエミッタ抵抗ＲＥ１１，ＲＥ３１と第三のエミッタ抵抗ＲＥ１２，ＲＥ３２とは相等しく、第二のエミッタ抵抗ＲＥ２１，ＲＥ４１と第四のエミッタ抵抗ＲＥ２２，ＲＥ４２とは相等しく、且つ、第一のエミッタ抵抗ＲＥ１１，ＲＥ３１もしくは第三のエミッタ抵抗ＲＥ１２，ＲＥ３２と第二のエミッタ抵抗ＲＥ２１，ＲＥ４１もしくは第四のエミッタ抵抗ＲＥ２２，ＲＥ４２とは互いに異なる値に設定されている。
【００５５】
かかる構成を採用することによって、利得可変増幅器ＶＧＡ１，ＶＧＡ２各々の単体においては、入出力線形性に優れた回路構成となっている。
【００５６】
さらに、図３に示す２段構成の利得可変回路１０Ａのように、単体で入出力線形性に優れる利得可変増幅器ＶＧＡを多段に接続した回路構成としても、優れた入出力線形性が確保されるように、第一段目の利得可変増幅器ＶＧＡ１における第一のエミッタ抵抗ＲＥ１１、第二のエミッタ抵抗ＲＥ２１、第三のエミッタ抵抗ＲＥ１２、第四のエミッタ抵抗ＲＥ２２の抵抗値と、第二段目の利得可変増幅器ＶＧＡ２における第一のエミッタ抵抗ＲＥ３１、第二のエミッタ抵抗ＲＥ４１、第三のエミッタ抵抗ＲＥ３２、第四のエミッタ抵抗ＲＥ４２の抵抗値との間には、次のような関係を維持するように設定される。つまり、利得可変増幅器ＶＧＡ１，ＶＧＡ２中の上部差動対を構成する第一〜第四の増幅回路１１ａ，２１ａ〜１４ａ，２４ａの８つのエミッタ抵抗の抵抗値について、
ＲＥ１１＝ＲＥ１２＞ＲＥ３１＝ＲＥ３２
且つ、
ＲＥ２１＝ＲＥ２２＞ＲＥ４１＝ＲＥ４２
となるように設定されている。
【００５７】
すなわち、第一段目の利得可変増幅器ＶＧＡ１中のエミッタ抵抗ＲＥ１１，ＲＥ１２の抵抗値およびエミッタ抵抗ＲＥ２１，ＲＥ２２の抵抗値各々は、第二段目の利得可変増幅器ＶＧＡ２中の対応するエミッタ抵抗ＲＥ３１，ＲＥ３２の抵抗値およびエミッタ抵抗ＲＥ４１，ＲＥ４２の抵抗値よりも大きくなるように設定されている。なお、複数個の利得可変増幅器を２段以上の多段に構成した場合には、利得可変増幅器各々に含まれる第一のエミッタ抵抗もしくは第三のエミッタ抵抗の抵抗値、および、第二のエミッタ抵抗もしくは第四のエミッタ抵抗の抵抗値の各々が、入力信号端子側から出力信号端子側へ進むにつれて順次小さくなるかもしくは場合によっては等しくなるように設定される。
【００５８】
この結果、同一の差動制御信号つまり利得制御信号Ｖｃ下では、第一段目の利得可変増幅器ＶＧＡ１の利得は、第二段目の利得可変増幅器ＶＧＡ２の利得よりも常に小さい値になる。よって、第一段目の利得可変増幅器ＶＧＡ１の出力は極端な大振幅となることはなく、比較的振幅が小さい電圧で第二段目の利得可変増幅器ＶＧＡ２を駆動することになり、信号歪みの少ない差動出力信号が第二段目の利得可変増幅器ＶＧＡ２すなわち利得可変回路１０Ａから出力されることになる。
【００５９】
次に、図３に示す本実施形態の利得可変回路１０Ａの入出力線形性に関するシミュレーション結果について図４の出力信号スペクトルを用いつつ説明する。図４の出力信号スペクトルの模式図において、図４（Ａ）は、本実施形態の利得可変回路１０Ａとの比較のために、従来例の利得可変回路の場合の入出力線形性に関するシミュレーション結果を示し、図４（Ｂ）は、本実施形態の利得可変回路１０Ａの場合の入出力線形性に関するシミュレーション結果を示している。
【００６０】
なお、図４（Ａ）、図４（Ｂ）の上側の図４（Ａ１）、図４（Ｂ１）各々は、従来例の利得可変回路の場合の出力信号スペクトル、本実施形態の利得可変回路１０Ａの場合の出力信号スペクトルのシミュレーション結果を示し、下側の図４（Ａ２）、図４（Ｂ２）各々は、従来例の利得可変回路の場合の出力信号波形（出力時間波形）、本実施形態の利得可変回路１０Ａの場合の出力信号波形（出力時間波形）のシミュレーション結果を示している。
【００６１】
また、本シミュレーションにおいては、第一段目の利得可変増幅器ＶＧＡ１の差動信号入力正／補端子ＤＵＴ／ＤＵＣに差動電圧３００ｍＶｐｐの３ＧＨｚ正弦波信号を差動入力信号として入力した場合としている。
【００６２】
また、従来例の利得可変回路としては、図３の本実施形態の利得可変回路１０Ａと同じ回路構成を用いつつ、利得可変増幅器ＶＧＡ１，ＶＧＡ２各々の利得Ｇ（ＶＧＡ１），Ｇ（ＶＧＡ２）に関する従来例の利得分配条件である
Ｇ（ＶＧＡ１）≧Ｇ（ＶＧＡ２）
という範囲内において、出力信号の歪みを最も小さい値に抑えることができる条件である
Ｇ（ＶＧＡ１）＝Ｇ（ＶＧＡ２）
が得られるように、エミッタ抵抗各々の抵抗値を
ＲＥ１１＝ＲＥ１２＝ＲＥ３１＝ＲＥ３２
且つ、
ＲＥ２１＝ＲＥ２２＝ＲＥ４１＝ＲＥ４２
と設定した場合を用いている。
【００６３】
また、本実施形態の利得可変回路１０Ａについては、本実施形態のエミッタ抵抗の抵抗値に関する前述の条件である
ＲＥ１１＝ＲＥ１２＞ＲＥ３１＝ＲＥ３２
且つ、
ＲＥ２１＝ＲＥ２２＞ＲＥ４１＝ＲＥ４２
を満たすべく、
ＲＥ１１＝ＲＥ１２＝２×ＲＥ３１＝２×ＲＥ３２
且つ、
ＲＥ２１＝ＲＥ２２＝２×ＲＥ４１＝２×ＲＥ４２
と設定した場合を用いている。
【００６４】
図４に示すシミュレーション結果からも明らかなように、３ＧＨｚ差動出力信号の第３次高調波歪みである９ＧＨｚ成分の３ＧＨｚ成分に対する比率は、従来例の利得可変回路の場合には、図４（Ａ１）に示すように、−１８．６ｄＢであるのに対して、本実施形態の利得可変回路１０Ａの場合には、図４（Ｂ１）に示すように、−２２．７ｄＢと、従来例の利得可変回路の場合よりも４．１ｄＢの高調波抑圧改善効果が得られていることがわかる。
【００６５】
（第三の実施形態）
次に、本発明に係る利得可変回路の具体的な回路構成例を第三の実施形態として図５を用いて説明する。なお、図５に示す本実施形態の利得可変回路１０Ｂも、第二の実施形態として図３に示した利得可変回路１０Ａの場合と同様に、２対の差動対を備えた第一の増幅回路部１５ａ、第一の利得調整回路１６ｂ、第一の定電流源１７ａからなる第一段目の利得可変増幅器ＶＧＡ１と、２対の差動対を備えた第二の増幅回路部２５ａ、第二の利得調整回路２６ｂ、第二の定電流源２７ａからなる第二段目の利得可変増幅器ＶＧＡ２とが直列接続され、第二段目の利得可変増幅器ＶＧＡ２の差動出力信号の電圧レベルをモニタした結果に応じた利得制御電圧を出力する自動利得調整器ＡＧＣが備えられている。
【００６６】
しかし、図５に示す本実施形態の利得可変回路１０Ｂにおいては、利得調整回路１６ｂ，２６ｂを構成する第一の利得調整用トランジスタｘｔ５，ｘｔ７、第二の利得調整用トランジスタｘｔ６，ｘｔ８の各々のエミッタには、図３に示した利得可変回路１０Ａの場合における利得調整回路１６ａ，２６ａとは異なり、第一の利得調整用エミッタ抵抗ＲＥ５，ＲＥ７、第二の利得調整用エミッタ抵抗ＲＥ６，ＲＥ８が接続されている。
【００６７】
ここで、利得調整回路１６ｂ，２６ｂにおいて、第一の利得調整用トランジスタｘｔ５，ｘｔ７、第二の利得調整用トランジスタｘｔ６，ｘｔ８のエミッタ各々に接続された第一の利得調整用エミッタ抵抗ＲＥ５，ＲＥ７、第二の利得調整用エミッタ抵抗ＲＥ６，ＲＥ８の抵抗値については、利得可変増幅器ＶＧＡが多段接続された利得可変回路１０Ｂにおいても、さらに優れた入出力線形性が確保されるように、次のような関係を設定する。
【００６８】
ＲＥ５＝ＲＥ６＜ＲＥ７＝ＲＥ８
つまり、第一段目の利得可変増幅器ＶＧＡ１の第一の利得調整用トランジスタｘｔ５のエミッタに接続される第一の利得調整用エミッタ抵抗ＲＥ５と第二の利得調整用トランジスタｘｔ６のエミッタに接続される第二の利得調整用エミッタ抵抗ＲＥ６の抵抗値は、互いに相等しく、第二段目の利得可変増幅器ＶＧＡ２の第一の利得調整用トランジスタｘｔ７のエミッタに接続される第一の利得調整用エミッタ抵抗ＲＥ７と第二の利得調整用トランジスタｘｔ８のエミッタに接続される第二の利得調整用エミッタ抵抗ＲＥ８の抵抗値は、互いに相等しく、且つ、第一段目の利得可変増幅器ＶＧＡ１の第一の利得調整用エミッタ抵抗ＲＥ５、第二の利得調整用エミッタ抵抗ＲＥ６の抵抗値は、第二段目の利得可変増幅器ＶＧＡ２の第一の利得調整用エミッタ抵抗ＲＥ７、第二の利得調整用エミッタ抵抗ＲＥ８の抵抗値よりも小さい値とする。
【００６９】
次に、図５に示す本実施形態の利得可変回路１０Ｂの動作の一例について図６の模式図を用いつつ説明する。図６は、本実施形態の利得可変回路１０Ｂの差動信号入力正／補端子ＤＵＴ／ＤＵＣに対して入力される差動入力信号の入力振幅が変化した場合における利得可変増幅器ＶＧＡ１，２の利得配分の変動の様子を説明する模式図であり、図６（Ａ）は、差動入力信号の入力振幅が変化した場合の利得可変増幅器ＶＧＡ１，ＶＧＡ２各々の利得Ｇ（ＶＧＡ１），Ｇ（ＶＧＡ２）の関係を模式的に示し、図６（Ｂ）は、差動制御信号入力正／補端子ＤＬＴ／ＤＬＣに印加される利得制御差動電圧つまり利得制御信号Ｖｃの電圧振幅の差が変化する様子を模式的に示している。
【００７０】
ここで、利得可変回路１０Ｂの差動信号入力正／補端子ＤＵＴ／ＤＵＣに対する入力信号の入力振幅とは、図５に示す差動信号入力正端子ＤＵＴと差動信号入力補端子ＤＵＴとの間の差動入力信号の電圧振幅の差のことであり、利得可変増幅器ＶＧＡ１，２の利得配分は、利得可変回路１０Ｂからの差動出力信号をモニタして、自動利得調整器ＡＧＣから利得調整回路１６ｂ，２６ｂに差動制御信号として入力される利得制御信号Ｖｃの電圧振幅の差すなわち差動制御信号入力正端子ＤＬＴと差動制御信号入力補端子ＤＬＣとの間に差動制御信号として印加される利得制御信号Ｖｃの電圧振幅の差によって変動する。
【００７１】
利得可変回路１０Ｂに対する差動入力信号の入力振幅があらかじめ定めた所定の閾値Ｖｂｌｃ以下のときは、利得調整回路１６ｂ，２６ｂに差動制御信号として入力される利得制御信号Ｖｃの利得制御差動電圧は、図６（Ｂ）に示すように、
Ｖｃ≧０
すなわち、差動制御信号入力正端子ＤＬＴの制御電圧が差動制御信号入力補端子ＤＬＣの制御電圧以上であって、
ＤＬＴ≧ＤＬＣ
の関係にあり、図６（Ａ）に示すように、第一段目の利得可変増幅器ＶＧＡ１の利得Ｇ（ＶＧＡ１）は、第二段目の利得可変増幅器ＶＧＡ２の利得Ｇ（ＶＧＡ２）以上になるかもしくは等しくなる。
【００７２】
一方、利得可変回路１０Ｂに対する差動入力信号の入力振幅が前記閾値Ｖｂｌｃよりも大きいときは、利得調整回路１６ｂ，２６ｂに差動制御信号として入力される利得制御信号Ｖｃの利得制御差動電圧は、図６（Ｂ）に示すように、
Ｖｃ＜０
すなわち、差動制御信号入力正端子ＤＬＴの制御電圧が差動制御信号入力補端子ＤＬＣの制御電圧よりも小さく、
ＤＬＴ＜ＤＬＣ
の関係にあり、図６（Ａ）に示すように、第一段目の利得可変増幅器ＶＧＡ１の利得Ｇ（ＶＧＡ１）は、第二段目の利得可変増幅器ＶＧＡ２の利得Ｇ（ＶＧＡ２）よりも小さくなるかもしくは等しくなる。
【００７３】
これは、同一の利得制御信号Ｖｃが各々入力される第一、第二段目の利得可変増幅器ＶＧＡ１，ＶＧＡ２中の下部差動対すなわち利得調整回路１６ｂ，２６ｂのエミッタ抵抗ＲＥ５，ＲＥ６，ＲＥ７，ＲＥ８の抵抗値が、前述したように、第一段目（前段）の利得可変増幅器ＶＧＡ１側で低く、第二段目（後段）のＶＧＡ２側で高く、
ＲＥ５＝ＲＥ６＜ＲＥ７＝ＲＥ８
の関係に設定されているためであり、利得可変増幅器ＶＧＡ１，ＶＧＡ２各々の利得を決める２つの上部差動対（つまり、図５における、第一段目の利得可変増幅器ＶＧＡ１における第一、第三の増幅回路１１ａ，１３ａの対と第二、第四の増幅回路１２ａ，１４ａの対、第二段目の利得可変増幅器ＶＧＡ２における第一、第三の増幅回路２１ａ，２３ａの対と第二、第四の増幅回路２２ａ，２４ａの対）との間の切り替え動作が、利得可変増幅器ＶＧＡ１側では少ない利得制御信号Ｖｃの差動電圧値しか要しないのに対して、利得可変増幅器ＶＧＡ２側では大きい利得制御信号Ｖｃの差動電圧値を要するためである。
【００７４】
なお、複数個の利得可変増幅器を２段以上の多段に構成した場合には、利得可変増幅器各々に含まれる第一の利得調整用エミッタ抵抗の抵抗値、および、第二の利得調整用エミッタ抵抗の抵抗値の各々が、入力信号端子側から出力信号端子側へ進むにつれて順次大きくなるように設定される。
【００７５】
利得可変回路１０Ｂに対する差動入力信号の入力振幅が前記閾値Ｖｂｌｃよりも小さいときには、第一段目の利得可変増幅器ＶＧＡ１の利得Ｇ（ＶＧＡ１）が第二段目の利得可変増幅器ＶＧＡ２以上ではあるものの、入力振幅が小さいために、第一段目の利得可変増幅器ＶＧＡ１の出力振幅も大きくはならない。したがって、第二段目の利得可変増幅器ＶＧＡ２を大振幅で駆動しないことから、信号歪みを許容範囲内に収めることができる。また、雑音特性の観点では、入力振幅が小さいときには、入力信号端子側である第一段目の利得可変増幅器ＶＧＡ１の利得Ｇ（ＶＧＡ１）が出力信号端子側の第二段目の利得可変増幅器ＶＧＡ２の利得Ｇ（ＶＧＡ２）よりも高いことから、ＳＮ比を確保し易い構成となっている。
【００７６】
一方、利得可変回路１０Ｂに対する入力信号の入力振幅が前記閾値Ｖｂｌｃ以上に大きいときには、入力信号端子側の第一段目の利得可変増幅器ＶＧＡ１の利得Ｇ（ＶＧＡ１）が抑えられているので、第二段目の利得可変増幅器ＶＧＡ２が大振幅で駆動されることはなく、第二段目の利得可変増幅器ＶＧＡ２の出力での信号歪みを許容範囲内に収めることができる。このとき、雑音特性的には、入力側の第一段目の利得可変増幅器ＶＧＡ１の利得Ｇ（ＶＧＡ１）が小さいことから不利な条件となるものの、差動入力信号の入力振幅が大きいことから、図５に例示する利得可変回路１０Ｂの前段までにＳＮ比を確保し易く、本利得可変回路１０Ｂ部におけるＳＮ比の劣化を許容範囲内に抑えることができる。
【００７７】
次に、図５に示す本実施形態の利得可変回路１０Ｂの入出力線形性に関するシミュレーション結果について図７の出力信号スペクトルを用いつつ説明する。図７の出力信号スペクトルの模式図において、図７（Ａ）は、本実施形態の利得可変回路１０Ｂとの比較のために、従来例の利得可変回路の場合の入出力線形性に関するシミュレーション結果を示し、図７（Ｂ）は、本実施形態の利得可変回路１０Ｂの場合の入出力線形性に関するシミュレーション結果を示している。
【００７８】
なお、図７（Ａ）、図７（Ｂ）の上側の図７（Ａ１）、図７（Ｂ１）各々は、従来例の利得可変回路の場合の出力信号スペクトル、本実施形態の利得可変回路１０Ｂの場合の出力信号スペクトルのシミュレーション結果を示し、下側の図７（Ａ２）、図７（Ｂ２）各々は、従来例の利得可変回路の場合の出力信号波形（出力時間波形）、本実施形態の利得可変回路１０Ｂの場合の出力信号波形（出力時間波形）のシミュレーション結果を示している。
【００７９】
また、本シミュレーションにおいても、第二の実施形態における図４のシミュレーションの場合と同様、第一段目の利得可変増幅器ＶＧＡ１の差動信号入力正／補端子ＤＵＴ／ＤＵＣに差動電圧３００ｍＶｐｐの３ＧＨｚ正弦波信号を差動入力信号として入力した場合としている。
【００８０】
また、従来例の利得可変回路としては、図５の本実施形態の利得可変回路１０Ｂと同じ回路構成を用いつつ、本実施形態の利得調整回路１６ｂ，２６ｂ各々のエミッタ抵抗ＲＥ５，ＲＥ６，ＲＥ７，ＲＥ８に関する条件
ＲＥ５＝ＲＥ６＜ＲＥ７＝ＲＥ８
を満足しないものの、出力信号の歪みを最も小さい値に抑えることができる条件である
ＲＥ５＝ＲＥ６＝ＲＥ７＝ＲＥ８
と設定した場合を用いている。
【００８１】
また、本実施形態の利得可変回路１０Ｂについては、本実施形態の利得調整回路１６ｂ，２６ｂ各々のエミッタ抵抗ＲＥ５，ＲＥ６，ＲＥ７，ＲＥ８に関する条件
ＲＥ５＝ＲＥ６＜ＲＥ７＝ＲＥ８
を満たすべく、
７×ＲＥ５＝７×ＲＥ６＝ＲＥ７＝ＲＥ８
と設定した場合を用いている。
【００８２】
図７に示すシミュレーション結果からも明らかなように、３ＧＨｚ差動出力信号の第３次高調波歪みである９ＧＨｚ成分の３ＧＨｚ成分に対する比率は、従来例の利得可変回路の場合には、図７（Ａ１）に示すように、−１８．６ｄＢであるのに対して、本実施形態の利得可変回路１０Ｂの場合には、図７（Ｂ１）に示すように、−１９．９ｄＢと、本実施形態についても、従来例の利得可変回路の場合よりも１．３ｄＢの高調波抑圧改善効果が得られていることがわかる。
【００８３】
（その他の実施形態）
以上の本発明に係る利得可変回路の各実施形態の説明においては、増幅用トランジスタｘｔ１１，ｘｔ１２，ｘｔ２１，ｘｔ２２，ｘｔ３１，ｘｔ３２，ｘｔ４１，ｘｔ４２、利得調整用トランジスタｘｔ５，ｘｔ６，ｘｔ７，ｘｔ８として、バイポーラ・トランジスタを用いている場合について説明したが、本発明は、かかる場合に限られるものではない。例えば電界効果型のトランジスタを用いた場合であっても、同様の実施形態が可能である。
【００８４】
また、第二の実施形態においては、入力信号端子側の第一段目の利得可変増幅器ＶＧＡ１の上部差動対つまり増幅回路部１５ａ各々を構成する増幅用トランジスタｘｔ１１，ｘｔ１２，ｘｔ２１，ｘｔ２２のエミッタ抵抗ＲＥ１１，ＲＥ１２，ＲＥ２１，ＲＥ２２を、出力信号端子側の第二段目の利得可変増幅器ＶＧＡ２の上部差動対つまり増幅回路部２５ａ各々を構成する増幅用トランジスタｘｔ３１，ｘｔ３２，ｘｔ４１，ｘｔ４２のエミッタ抵抗ＲＥ３１，ＲＥ３２，ＲＥ４１，ＲＥ４２の抵抗値よりも大きくすることによって、第一、第二の利得可変増幅器ＶＧＡ１，ＶＧＡ２の利得に関して、
Ｇ（ＶＧＡ１）＜Ｇ（ＶＧＡ２）
の関係が成立するように設定した。
【００８５】
しかし、利得に関するかくのごとき設定は、各増幅用トランジスタｘｔ１１，ｘｔ１２，ｘｔ２１，ｘｔ２２，ｘｔ３１，ｘｔ３２，ｘｔ４１，ｘｔ４２のエミッタ抵抗の抵抗値ではなく、負荷抵抗つまりコレクタ抵抗の抵抗値によって設定するようにしても良い。すなわち、出力信号端子側の第二段目の利得可変増幅器ＶＧＡ２の上部差動対つまり増幅回路部２５ａ各々を構成する増幅用トランジスタｘｔ３１，ｘｔ３２，ｘｔ４１，ｘｔ４２のコレクタ抵抗ＲＬ３，ＲＬ４の抵抗値を、入力信号端子側の第一段目の利得可変増幅器ＶＧＡ１の上部差動対つまり増幅回路部１５ａ各々を構成する増幅用トランジスタｘｔ１１，ｘｔ１２，ｘｔ２１，ｘｔ２２のコレクタ抵抗ＲＬ１，ＲＬ２の抵抗値よりも大きいかもしくは場合によっては等しく設定することによって、同様の利得に関する設定を行うことができる。
【００８６】
なお、複数個の利得可変増幅器を２段以上の多段に構成した場合には、利得可変増幅器各々に含まれる第一のコレクタ抵抗の抵抗値、および、第二のコレクタ抵抗の抵抗値の各々が、入力信号端子側から出力信号端子側へ進むにつれて順次大きくなるかもしくは場合によっては等しくなるように設定される。
【００８７】
また、出力信号の信号歪みを抑制するために、第二の実施形態にて説明した利得可変増幅器ＶＧＡ１，ＶＧＡ２間における上部差動対のエミッタ抵抗の抵抗値の差異化、つまり、増幅回路部１５ａを構成する増幅用トランジスタｘｔ１１，ｘｔ１２，ｘｔ２１，ｘｔ２２のエミッタ抵抗ＲＥ１１，ＲＥ１２，ＲＥ２１，ＲＥ２２の抵抗値と増幅回路部２５ａを構成する増幅用トランジスタｘｔ３１，ｘｔ３２，ｘｔ４１，ｘｔ４２のエミッタ抵抗ＲＥ３１，ＲＥ３２，ＲＥ４１，ＲＥ４２の抵抗値との間の差異化と、第三の実施形態にて説明した利得可変増幅器ＶＧＡ１，ＶＧＡ２間における下部差動対のエミッタ抵抗の抵抗値の差異化、つまり、利得調整回路１６ｂを構成する利得調整用トランジスタｘｔ５，ｘｔ６のエミッタ抵抗ＲＥ５，ＲＥ６の抵抗値と利得調整回路２６ｂを構成する利得調整用トランジスタｘｔ７，ｘｔ８のエミッタ抵抗ＲＥ７，ＲＥ８の抵抗値との間の差異化と、を同時に図った構成も可能である。
【図面の簡単な説明】
【００８８】
【図１】本発明に係る利得可変回路の第一の実施形態を示すブロック構成図である。
【図２】本発明に係る利得可変回路の第一の実施形態の動作を説明するレベルダイアグラムである。
【図３】本発明に係る利得可変回路の具体的な回路構成例を第二の実施形態として示す回路図である。
【図４】本発明に係る利得可変回路の第二の実施形態の入出力線形性に関するシミュレーション結果を示す模式図である。
【図５】本発明に係る利得可変回路の具体的な回路構成例を第三の実施形態として示す回路図である。
【図６】本発明に係る第三の実施形態の利得可変回路に対して入力される差動入力信号の入力振幅が変化した場合における利得可変増幅器の利得配分の変動の様子を説明する模式図である。
【図７】本発明に係る利得可変回路の第三の実施形態の入出力線形性に関するシミュレーション結果を示す模式図である。
【図８】従来の多段利得可変増幅器を用いた利得可変回路の回路構成を示すブロック構成図である。
【符号の説明】
【００８９】
１０，１０Ａ，１０Ｂ，１０Ｃ…利得可変回路、１１ａ，２１ａ…第一の増幅回路、１２ａ，２２ａ…第二の増幅回路、１３ａ，２３ａ…第三の増幅回路、１４ａ，２４ａ…第四の増幅回路、１５ａ，２５ａ…増幅回路部、１６ａ，１６ｂ，２６ａ，２６ｂ…利得調整回路、１７ａ，２７ａ…定電流源、ＡＧＣ…自動利得調整器、Ｉｎ…入力信号端子、ＤＬＣ…差動制御信号入力補端子、ＤＬＴ…差動制御信号入力正端子、ＤＵＣ…差動信号入力補端子、ＤＵＴ…差動信号入力正端子、Ｏｕｔ１，Ｏｕｔ２…出力信号端子、ＱＣ…差動信号出力補端子、ＱＴ…差動信号出力正端子、ＲＥ１１，ＲＥ３１…第一のエミッタ抵抗、ＲＥ２１，ＲＥ４１…第二のエミッタ抵抗、ＲＥ１２，ＲＥ３２…第三のエミッタ抵抗、ＲＥ２２，ＲＥ４２…第四のエミッタ抵抗、ＲＥ５，ＲＥ７…第一の利得調整用エミッタ抵抗、ＲＥ６，ＲＥ８…第二の利得調整用エミッタ抵抗、ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４…負荷抵抗、Ｖｃ…差動制御信号（利得制御信号）、ＶＣＣ…コレクタ側電源電圧端子、ＶＥＥ…エミッタ側電源電圧端子、ＶＧＡ１〜３…利得可変増幅器、ＶＧＣ，ＶＧＣ１〜３…利得制御電圧、Ｖｉｎ…差動入力信号電圧、Ｖｏｕｔ…差動出力信号電圧、Ｖｏｕｔ，ｇ…目標出力信号振幅、Ｖｏｕｔ，ｍ…出力信号振幅、ｘｔ１１，ｘｔ１２，ｘｔ２１，ｘｔ２２，ｘｔ３１，ｘｔ３２，ｘｔ４１，ｘｔ４２，ｘｔ５，ｘｔ６，ｘｔ７，ｘｔ８…バイポーラ・トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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