(57)【要約】  【課題】従来の設計フローでは、レイアウト設計後に寄生素子抽出（ＬＰＥ）を行い、ＬＰＥ後のネットリストに対しＥＭ検証を実施し、ＥＭ規格値違反が発生した場合、手作業または自動化手法によるレイアウト修正が行われ、再度ＬＰＥからＥＭ検証を実施し、ＥＭエラーが無くなるまで続けるため、多大な設計工数がかかる。【解決手段】回路設計用とレイアウト設計用とで関連する複数の配線情報パラメータを保持した配線マクロセル群からなる配線マクロセルライブラリＥ１を用いることを特徴にし、回路設計工程Ｓ１０では対象ネットに配線マクロセル（回路シンボル）を挿入する処理を有し、レイアウト設計工程Ｓ３０では回路シミュレーション工程Ｓ２０によって得られる対象ネットの回路シミュレーション結果Ｅ５とエレクトロマイグレーション（ＥＭ）を考慮するための設計条件などの設計制約Ｅ３とを入力として対象ネットの配線マクロセル（レイアウトパターン）を選択する処理を有している。【選択図】図１
2008257377.tif 000002
【特許請求の範囲】
【請求項１】
回路図作成ステップ、および回路設計用とレイアウト設計用とで関連する複数の配線情報パラメータを保持した配線マクロセル群を有する配線マクロセルライブラリより回路設計における対象ネットに配線マクロセルを挿入する配線マクロセル挿入ステップから構成される回路設計工程と、
前記回路設計工程によって得られるネットリストを用いて回路シミュレーションを行う回路シミュレーション工程と、
前記ネットリストと、前記回路シミュレーション工程によって得られる対象ネットの回路シミュレーション結果と、半導体集積回路上で起こり得る物理現象を考慮するための設計制約と、あらかじめ規定されているプロセス情報とを用いて半導体集積回路を構成する回路ブロックを配置する配置ステップ、前記配線マクロセルライブラリと前記回路シミュレーション結果と前記設計制約を入力としてレイアウト設計における対象ネットの配線マクロセルを選択する配線マクロセル選択ステップ、および半導体集積回路を構成する回路ブロックを配線する配線ステップから構成されるレイアウト設計工程とを含む半導体集積回路の設計方法。
【請求項２】
前記回路シミュレーション結果が対象ネットの電流情報を含み、前記プロセス情報が配線・ビアのエレクトロマイグレーションに関する許容電流情報となるＥＭ規格値を含んでおり、前記配置ステップ、前記配線マクロセルライブラリと前記電流情報と前記ＥＭ規格値を入力としてレイアウト設計における対象ネットの配線マクロセルを選択する配線マクロセル選択ステップ、および前記配線ステップを有している請求項１に記載の半導体集積回路の設計方法。
【請求項３】
前記配置ステップで配置した回路ブロックの接続端子距離情報を配置制約とし、前記配置制約を満たしつつエレクトロマイグレーションを考慮した配線情報を得る請求項２に記載の半導体集積回路の設計方法。
【請求項４】
前記配線マクロセルライブラリは、配線情報パラメータとして配線層、配線長、配線幅、配線間隔、ビア数、配線寄生抵抗、配線寄生容量、許容電流値、電流情報、接続情報、配線レイアウト形状のいずれか、またはそれらの組み合わせで構成される１以上の配線マクロセルを有している請求項１から請求項３までのいずれかに記載の半導体集積回路の設計方法。
【請求項５】
前記配線マクロセルライブラリは、配線長を所定の単位（ユニット）長さで固定し、配線幅は最小配線幅以上で複数の異なる固定幅または任意幅のいずれかで設定し、かつ単一配線層を用いた直線形、配線の折れ曲がり部分のＬ字形、配線の分岐部分のＴ字形、十字形のいずれか１以上の配線マクロセルを有している請求項４に記載の半導体集積回路の設計方法。
【請求項６】
前記配線マクロセルライブラリは、配線長を所定の単位（ユニット）長さで固定し、配線幅は最小配線幅以上で複数の異なる固定幅または任意幅のいずれかで設定し、かつ複数配線層およびそれらを接続する１以上のビアを用いた直線形、配線の折れ曲がり部分のＬ字形、配線の分岐部分のＴ字形、十字形のいずれか１以上の配線マクロセルを有している請求項４に記載の半導体集積回路の設計方法。
【請求項７】
さらに前記配線マクロセルライブラリは、配線長を所定の単位（ユニット）長さで固定し、配線幅は最小配線幅以上で複数の異なる固定幅または任意幅のいずれかで設定し、さらに配線間隔は最小配線間隔以上で複数の異なる固定間隔または任意間隔のいずれかで設定し、かつ複数の単一配線層を平行に配置し同一配線層で接続する、または複数配線層およびそれらを接続する１以上のビアを用いて接続した直線形、配線の折れ曲がり部分のＬ字形、配線の分岐部分のＴ字形、十字形のいずれか１以上の配線マクロセルを有している請求項４に記載の半導体集積回路の設計方法。
【請求項８】
前記配線マクロセルライブラリは、請求項５と請求項６と請求項７の少なくともいずれか２つの組み合わせで構成される配線マクロセルを有している半導体集積回路の設計方法。
【請求項９】
前記配線マクロセルライブラリのうち、配線幅が最小配線幅以上で複数の異なる固定幅としている該配線マクロセルの配線寄生素子は、各々の該配線マクロセルに対してあらかじめＬＰＥ処理で抽出して得られる結果を該配線マクロセルのパラメータとして格納し、配線幅が最小配線幅以上で任意幅としている該配線マクロセルの配線寄生素子は、配線幅を最小配線幅以上で複数の異なる固定幅とした前記配線マクロセル各々に対するＬＰＥ処理の結果から、固定幅の間の配線寄生素子を補完するモデル式を求めて、該配線マクロセルのパラメータとして格納している請求項４に記載の半導体集積回路の設計方法。
【請求項１０】
前記配置ステップは、前記配線マクロセルの配線長として規定した単位（ユニット）長さによって格子状に設定されたグリッドに沿って回路ブロックにおける該ネットの配線接続端子を配置する請求項４に記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の設計方法にかかわり、特にはエレクトロマイグレーションに起因する故障を抑制するためのレイアウト設計の技術に関する。
【背景技術】
【０００２】
半導体プロセスの微細化に伴い、電流密度の増加、配線断面積の減少等によりエレクトロマイグレーション（ＥＭ）と呼ばれる金属配線の断線を引き起こす可能性が増加している。従来の設計フローでは、図３１に示すように、レイアウト設計後、レイアウトデータの寄生素子抽出（ＬＰＥ）を行い、ＬＰＥ後のネットリストに対しＥＭ検証を実施し、各配線、ビアを通る電流量を測定し、プロセスルールごとに決まっている配線、ビアに関するＥＭ規格値に違反しているかどうかを判定する。ＥＭ規格値違反が発生した場合、手作業または自動化手法によるレイアウト修正が行われ、再度ＬＰＥからＥＭ検証を実施し、ＥＭエラーが無くなるまで続ける。ＥＭエラーが発生した場合の修正方法として、特許文献１では、レイアウト設計後の検証でＥＭエラーを起こしている箇所で、ＥＭエラーを回避するように配線の分岐数を増加する。また特許文献２では、配線の各分岐点での電流量を計算し、ＥＭエラーを起こしている配線データに対して配線幅を増加する。
【特許文献１】特開平１１−９７５４１号公報（第４−５頁、第１−３図）
【特許文献２】特開２００２−２１７２９６号公報（第３−７頁、第１−３図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
アナログコアやメモリコアなどのカスタムコアのレイアウト設計では、回路の動作特性や面積を考慮したデバイスの配置や配線設計を行う必要があり、主に人手による設計が行われている。回路設計者から必要な情報がレイアウト設計者に渡されるが、通常は、回路図と信号配線にノイズ等が載らないように配線間隔等が一部の信号線に対して指示されるだけである。このため、エレクトロマイグレーション（ＥＭ）を考慮したレイアウト設計を行うことは基本的に難しく、エラーを生じやすい。ＥＭエラーを検出するために、レイアウト設計後に寄生素子抽出、ＥＭ検証を実行する。この場合、寄生素子抽出、ＥＭ検証にかかる工数は、素子数の増大に伴い増加している。ＥＭに違反する配線やビアの修正を行う場合は、上記の制約を考えながら修正する必要があり、周囲のレイアウト形状の修正も必要な場合は、修正工数が増加する。
【０００４】
本発明は、このような事情に鑑みて創作したものであり、人手によるレイアウト設計を行う場合においても、設計工数の増大が回避でき、効率が良くて信頼性の高い半導体集積回路の設計方法を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明による半導体集積回路の設計方法は、
回路図作成ステップ、および回路設計用とレイアウト設計用とで関連する複数の配線情報パラメータを保持した配線マクロセル群を有する配線マクロセルライブラリより回路設計における対象ネットに配線マクロセルを挿入する配線マクロセル挿入ステップから構成される回路設計工程と、
前記回路設計工程によって得られるネットリストを用いて回路シミュレーションを行う回路シミュレーション工程と、
前記ネットリストと、前記回路シミュレーション工程によって得られる対象ネットの回路シミュレーション結果と、半導体集積回路上で起こり得る物理現象を考慮するための設計制約と、あらかじめ規定されているプロセス情報とを用いて半導体集積回路を構成する回路ブロックを配置する配置ステップ、前記配線マクロセルライブラリと前記回路シミュレーション結果と前記設計制約を入力としてレイアウト設計における対象ネットの配線マクロセルを選択する配線マクロセル選択ステップ、および半導体集積回路を構成する回路ブロックを配線する配線ステップから構成されるレイアウト設計工程とを含むものである。
【０００６】
この半導体集積回路の設計方法によれば、回路設計用とレイアウト設計用とで互いに関連する複数の配線情報パラメータを保持した配線マクロセルを用いることによって、例えばレイアウト設計後でないと分からなかった配線パターンに寄生する配線抵抗や配線容量などについて、回路設計段階であらかじめ予想または所望する値として配線マクロセルのパラメータに設定すれば、そのパラメータに連動した配線レイアウトパターンを生成することが可能となる。よって、回路設計において設定した対象ネットの配線マクロセルのパラメータと回路シミュレーション結果から、タイミングや配線・ビアのＥＭや電源電圧降下などの各種設計制約を考慮した配線レイアウトパターンを生成することが可能となるため、レイアウト設計後の各種設計制約検証においてもエラーの発生しにくいレイアウトを作成することが可能となる。
【０００７】
上記の半導体集積回路の設計方法において、前記回路シミュレーション結果が対象ネットの電流情報を含み、前記プロセス情報が配線・ビアのエレクトロマイグレーション（ＥＭ）に関する許容電流情報となるＥＭ規格値を含んでおり、前記配置ステップ、前記配線マクロセルライブラリと前記電流情報と前記ＥＭ規格値を入力としてレイアウト設計における対象ネットの配線マクロセルを選択する配線マクロセル選択ステップ、および前記配線ステップを有しているという態様がある。
【０００８】
このように構成すれば、回路設計において設定した対象ネットの配線マクロセルのパラメータと回路シミュレーション結果から得られる電流情報から、ＥＭ規格値を満足するように考慮した配線レイアウトパターンを生成することが可能となるため、レイアウト設計後のＥＭ検証においてもＥＭエラーが発生しにくいレイアウトを作成することが可能となる。
【０００９】
また上記の半導体集積回路の設計方法において、前記配置ステップで配置した回路ブロックの接続端子距離情報を配置制約とし、前記配置制約を満たしつつエレクトロマイグレーション（ＥＭ）を考慮した配線情報を得るという態様がある。
【００１０】
このように構成すれば、配置制約を満たした上でのＥＭ考慮の配線情報として成立するかどうかを判断し、成立しない場合は配線情報を適時変更することが可能となるため、配置制約をできるだけ満たしつつ、レイアウト設計後のＥＭ検証においてもＥＭエラーが発生しにくいレイアウトを作成することが可能となる。
【００１１】
また上記の半導体集積回路の設計方法において、前記配線マクロセルライブラリは、配線情報パラメータとして配線層、配線長、配線幅、配線間隔、ビア数、配線寄生抵抗、配線寄生容量、許容電流値、電流情報、接続情報、配線レイアウト形状のいずれか、またはそれらの組み合わせで構成される１以上の配線マクロセルを有しているという態様がある。
【００１２】
このように構成すれば、各種パラメータに従って配線レイアウト形状を制御することが可能となるため、設計制約に応じたパラメータを持たせることにより、その制約を満たした配線レイアウト形状を生成することが可能となる。
【００１３】
また上記の半導体集積回路の設計方法において、前記配線マクロセルライブラリは、配線長を所定の単位（ユニット）長さで固定し、配線幅は最小配線幅以上で複数の異なる固定幅または任意幅のいずれかで設定し、かつ単一配線層を用いた直線形、配線の折れ曲がり部分のＬ字形、配線の分岐部分のＴ字形、十字形のいずれか１以上の配線マクロセルを有しているという態様がある（＊１）。
【００１４】
このように構成すれば、直線形、Ｌ字形、Ｔ字形、十字形を組み合わせて接続することにより、単一配線層からなる様々な配線レイアウトパターンを形成することが可能となる。さらには、配線マクロセルの配線長を単位長さ（ユニット）で固定しているため、その１ユニットが配線グリッドとなり、規格化された配線レイアウトパターンを形成することが可能となる。
【００１５】
また上記の半導体集積回路の設計方法において、前記配線マクロセルライブラリは、配線長を所定の単位（ユニット）長さで固定し、配線幅は最小配線幅以上で複数の異なる固定幅または任意幅のいずれかで設定し、かつ複数配線層およびそれらを接続する１以上のビアを用いた直線形、配線の折れ曲がり部分のＬ字形、配線の分岐部分のＴ字形、十字形のいずれか１以上の配線マクロセルを有しているという態様がある（＊２）。
【００１６】
このように構成すれば、前述した単一配線層からなる様々な配線レイアウトパターンを形成することが可能となることに加えて、さらに本発明における配線マクロセルを組み合わせて接続することにより、別の配線層への乗り換えが可能となることから、複数配線層からなる様々な配線レイアウトパターンを形成することが可能となり、自由度が増す。さらには、配線マクロセルの配線長を単位長さ（ユニット）で固定しているため、その１ユニットが配線グリッドとなり、規格化された配線レイアウトパターンを形成することが可能となる。
【００１７】
また上記の半導体集積回路の設計方法において、前記配線マクロセルライブラリは、配線長を所定の単位（ユニット）長さで固定し、配線幅は最小配線幅以上で複数の異なる固定幅または任意幅のいずれかで設定し、さらに配線間隔は最小配線間隔以上で複数の異なる固定間隔または任意間隔のいずれかで設定し、かつ複数の単一配線層を平行に配置し同一配線層で接続する、または複数配線層およびそれらを接続する１以上のビアを用いて接続した直線形、配線の折れ曲がり部分のＬ字形、配線の分岐部分のＴ字形、十字形のいずれか１以上の配線マクロセルを有しているという態様がある（＊３）。
【００１８】
このように構成すれば、前述した複数配線層からなる様々な配線レイアウトパターンを形成することが可能となることに加えて、さらに本発明における配線マクロセルを組み合わせて接続することにより、１本の単一配線層の配線を複数本に分割させることが可能となることから、単一配線層および複数配線層の複数分割配線からなる様々な配線レイアウトパターンを形成することが可能となり、さらに自由度が増すとともに単一配線層において幅広配線（最大配線幅）規定が設けられたプロセスに対しても容易に対応が可能となる。さらには、配線マクロセルの配線長を単位長さ（ユニット）で固定しているため、その１ユニットが配線グリッドとなり、規格化された配線レイアウトパターンを形成することが可能となる。
【００１９】
前記配線マクロセルライブラリは、上記の（＊１）と（＊２）と（＊３）の少なくともいずれか２つの組み合わせで構成される配線マクロセルを有しているという態様がある。
【００２０】
このように構成すれば、単一配線層のメッシュ配線レイアウトパターンや複数ユニット長となる直線配線レイアウトパターン、複数配線層を並走させて複数ユニット長となる直線配線レイアウトパターンなどそのものを１つの配線マクロセルとして扱うことが可能になる。その結果、前述した配線長を１ユニットとした様々な配線マクロセルを複数組み合わせてそれらの配線レイアウトパターンを形成する場合に比べて、データ量を小さくすることが可能となる。
【００２１】
また上記の半導体集積回路の設計方法において、前記配線マクロセルライブラリのうち、配線幅が最小配線幅以上で複数の異なる固定幅としている該配線マクロセルの配線寄生素子は、各々の該配線マクロセルに対してあらかじめＬＰＥ処理で抽出して得られる結果を該配線マクロセルのパラメータとして格納し、配線幅が最小配線幅以上で任意幅としている該配線マクロセルの配線寄生素子は、配線幅を最小配線幅以上で複数の異なる固定幅とした前記配線マクロセル各々に対するＬＰＥ処理の結果から、固定幅の間の配線寄生素子を補完するモデル式を求めて、該配線マクロセルのパラメータとして格納しているという態様がある。
【００２２】
このように構成すれば、限られた複数の異なる固定幅の配線マクロセルの配線寄生素子の情報を基に任意幅の配線マクロセルの配線寄生素子の情報を得ることが可能となるため、効率的かつ自由度の高い配線マクロセルライブラリを構成することが可能となる。
【００２３】
また上記の半導体集積回路の設計方法において、前記配置ステップは、前記配線マクロセルの配線長として規定した単位（ユニット）長さによって格子状に設定されたグリッドに沿って回路ブロックにおける該ネットの配線接続端子を配置するという態様がある。
【００２４】
このように構成すれば、接続端子間の距離がユニット長グリッドを考慮したものとなるから、配線長を所定の単位（ユニット）長さで固定した前記配線マクロセルライブラリのみでユニット長に従い規格化されたレイアウト配線パターンを構成することが可能となる。したがって、配線の仕上がり形状におけるばらつき抑制の効果があるとともに、準備する配線マクロセルライブラリを削減することが可能となる。
【発明の効果】
【００２５】
本発明によれば、回路設計においてレイアウト設計に引き渡したい配線情報や回路シミュレーションで得た情報などを設計制約とし、配線マクロセルライブラリのパラメータとして保持させることにより、エレクトロマイグレーション（ＥＭ）を考慮したレイアウト設計が行えるため、レイアウト設計後のＥＭ検証においてエラーの発生しにくいレイアウトを作成することが可能となり、設計の後戻り抑制による設計工数短縮に効果がある。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態における半導体集積回路の設計方法について図面を参照しつつ、詳細に説明する。以下の図面の記載において、同一部分については、同一符号を付して、その説明を省略する。
【００２７】
＜全体フロー＞
図１は本発明の実施の形態における半導体集積回路の設計方法に関する設計フローを示す図である。この設計フローにおいて、回路設計工程Ｓ１０では、配線マクロセルライブラリＥ１とプロセス情報Ｅ２と設計制約Ｅ３を用いて回路図を作成し、ネットリスト（回路情報）Ｅ４を出力する。ここで、配線マクロセルライブラリＥ１は、回路設計用とレイアウト設計用とで互いに関連する複数の配線情報パラメータを設定および保持することが可能な配線マクロセル群からなる。プロセス情報Ｅ２は、あらかじめ規定されている最小配線幅や最小配線間隔などのデザインルール、ＥＭ規格やホットキャリア規格などの信頼性規格、トランジスタ特性や配線シート抵抗などのデバイス仕様、配線膜厚や配線層間膜などの配線構造情報などを含んでいる。設計制約Ｅ３は、設計者が規定する半導体集積回路上で起こり得る物理現象を考慮するためのものである。
【００２８】
次に回路シミュレーション工程Ｓ２０では、回路設計工程Ｓ１０で得られたネットリスト（回路情報）Ｅ４に対して、プロセス情報Ｅ２や図示しないシミュレーション条件などを複数設定した上で、回路シミュレーションにて所望の回路特性を確認し、回路シミュレーション結果Ｅ５を得る。
【００２９】
次にレイアウト設計工程Ｓ３０では、ネットリスト（回路情報）Ｅ４と回路シミュレーション結果Ｅ５と配線マクロセルライブラリＥ１とプロセス情報Ｅ２と設計制約Ｅ３とを用いてレイアウトを作成し、レイアウト結果Ｅ６を出力する。
【００３０】
次に検証工程Ｓ４０では、レイアウト結果Ｅ６とプロセス情報Ｅ２を用いて、デザインルールなどのプロセス情報を満たしたレイアウト作成が行われているかどうかを最終確認し、問題があれば回路設計工程Ｓ１０やレイアウト設計工程Ｓ３０に戻って再設計を行い、問題がなければ次の工程へと移ることになる。
【００３１】
＜配線マクロセルライブラリ＞
ここで、配線マクロセルライブラリＥ１について詳しく説明する。この配線マクロセルライブラリＥ１は、各配線マクロセルごとに回路設計に用いる回路シンボルおよびレイアウト設計に用いるレイアウトパターンを有し、それぞれ互いに複数の配線情報パラメータを共有している。その配線情報パラメータは、配線層、配線長、配線幅、配線間隔、ビア数、配線寄生抵抗、配線寄生容量、許容電流値、電流情報、接続情報、配線レイアウト形状のいずれか、またはそれらの組み合わせで構成されている。また、配線マクロセルの回路設計に用いる回路シンボルに設定する配線情報パラメータは、回路設計工程Ｓ１０において設計者が規定する設計条件などの設計制約となる。一方、配線マクロセルのレイアウト設計に用いるレイアウトパターンの配線情報パラメータは、配線マクロセルライブラリＥ１からレイアウトパターンを選択（生成）するためのパラメータと、選択（生成）したレイアウトパターンによって決定する配線パラメータとを持つことになる。
【００３２】
例えば、配線長と配線幅は、あらかじめ規定されているデザインルールを満たす範囲で所定の値が配線情報パラメータに設定できるようにしている。したがって、回路設計に用いる回路シンボルに所定の配線長や配線幅、さらに配線レイアウト形状、その形状を構成する配線層やビア数などを配線情報パラメータとして設定すれば、その配線情報パラメータに応じたレイアウトパターンを即座に選択（生成）することが可能となる。
【００３３】
また、配線マクロセルライブラリＥ１から選択（生成）できるレイアウトパターンには、あらかじめＬＰＥ（Layout Parasitic Extraction）により寄生素子情報を抽出して、配線情報パラメータとして保持させているので、選択（生成）したレイアウトパターンの配線寄生抵抗値、配線寄生容量値などを容易に求めることが可能となる。また逆に、所望する寄生素子情報を設定することにより、選択（生成）するレイアウトパターンの配線長と配線幅の関係を求めることも可能である。
【００３４】
＜全体概念＞
以下、各工程について詳しく説明する。
【００３５】
図２は回路設計工程Ｓ１０の構成を示す図である。
【００３６】
回路図作成ステップＳ１１では、例えば図３のＩｎｓｔ０１とＩｎｓｔ０２を結線しているように、トランジスタやマクロブロックなどを結線し、回路図を作成する。
【００３７】
配線マクロセル（回路シンボル）挿入ステップＳ１２では、例えば図４のＩｎｓｔ０１とＩｎｓｔ０２を結線する対象ネットに配線マクロセルライブラリＥ１から所望する配線マクロセル（回路シンボル）Ｓ０３を選択、挿入して、回路図を作成する。この挿入した配線マクロセル（回路シンボル）Ｓ０３には、配線情報パラメータ０４として端子情報、接続情報に加えて、設計者が回路設計段階であらかじめ想定または所望する設計制約Ｅ３として寄生素子情報（配線寄生抵抗値、配線寄生容量値）や使用する配線層などを設定する。なお、この寄生素子情報である配線寄生抵抗値、配線寄生容量値に、例えば±１０％などのように設計者として許容できる変動度合を付加して設定してもよい。
【００３８】
この場合、回路設計工程Ｓ１０から出力されるネットリスト（回路情報）Ｅ４は、図９のネットリスト０５に示すように、対象ネットに設定した寄生素子情報（配線寄生抵抗値、配線寄生容量値）が付加されるため、回路シミュレーション工程Ｓ２０では、寄生素子情報（配線寄生抵抗値、配線寄生容量値）を考慮した回路シミュレーションが可能となる。回路シミュレーションにて回路特性上の問題がある場合には、想定または所望した寄生素子情報（配線寄生抵抗値、配線寄生容量値）を更新するなどして問題点を改善する。なお、前述したとおり、配線寄生抵抗値、配線寄生容量値に設計者として許容できる変動度合が設定されている場合は、その変動度合を考慮した回路シミュレーションを実施し、その変動度合が回路特性として許容できるかどうかを確認しておけば、配線マクロセルライブラリＥ１からレイアウトパターンを選択（生成）する際の自由度が増す。
【００３９】
次に、図５はレイアウト設計工程Ｓ３０の構成を示す図である。
【００４０】
回路設計工程Ｓ１０で得られたネットリスト（回路情報）Ｅ４とプロセス情報Ｅ２とを用いて、配置ステップＳ３１、配線マクロセル（レイアウトパターン）選択ステップＳ３２、配線ステップＳ３３を実施する。なお、配置ステップＳ３１、配線マクロセル（レイアウトパターン）選択ステップＳ３２、配線ステップＳ３３を必要に応じて任意の順番で実施することも可能である。
【００４１】
配置ステップＳ３１では、例えば図１０のＩｎｓｔ０１とＩｎｓｔ０２で示すようにトランジスタやマクロブロックなどのレイアウトセルを所望する位置に配置し、従来どおりの配線経路探索アルゴリズムを用いて破線で示した配線経路１１を得る。
【００４２】
配線マクロセル（レイアウトパターン）選択ステップＳ３２では、例えば図１１に示すようにする。配線マクロセルの配線情報パラメータ０４には、端子情報、接続情報と、回路シミュレーション結果Ｅ５を反映した設計制約Ｅ３である配線寄生抵抗値、配線寄生容量値と、使用する配線層情報とが設定されている。配線経路１１における配線経路セグメント０７ａ，０７ｂ，０７ｃには、それぞれに配線長Ｌ０７ａ，Ｌ０７ｂ，Ｌ０７ｃが求められる。この配線長Ｌ０７ａ，Ｌ０７ｂ，Ｌ０７ｃと、配線マクロセルが保持しているＬＰＥ（寄生素子抽出）から求めた配線寄生素子情報とを基にして、配線寄生抵抗値、配線寄生容量値を満たす配線幅Ｗ０７ａ，Ｗ０７ｂ，Ｗ０７ｃの配線マクロセル（レイアウトパターン）Ｐ０８ａ，Ｐ０８ｂ，Ｐ０８ｃを選択（生成）する。そして、それらを組み合わせた配線パターンＰ０８を構成し、図１２に示すように配線する。
【００４３】
なお、上記では、第１配線層のみで構成される配線マクロセル（レイアウトパターン）を選択（生成）する場合で説明したが、これに限るものではない。例えば図１３〜図１５に示すように、第２配線層をはじめとした他配線層や異なる配線層を接続するビアを含めて構成される配線マクロセル（レイアウトパターン）を配線マクロセルライブラリＥ１として用意する。このように構成すれば、配線経路１１上に異なるネットの配線パターン０６が存在する場合でも、配線の乗り換えなどで柔軟に対応することが可能となる。
【００４４】
配線ステップＳ３３では、配線する対象ネットが設計制約Ｅ３を設定しない場合に、従来どおりの配線アルゴリズムを用いて配線する。
【００４５】
配線マクロセルライブラリＥ１は前述した特徴を有している。したがって、設計者が規定する設計条件などの設計制約に対して、例えばレイアウト設計後でないと分からなかった配線パターンに寄生する配線抵抗や配線容量などを回路設計段階であらかじめ想定または所望する値として、配線マクロセルのパラメータに設定し格納する。こうすることにより、そのパラメータに連動した配線レイアウトパターンを選択（生成）することが可能となる。よって、上記設計フローに従えば、配線マクロセルライブラリＥ１によって、回路設計工程Ｓ１０で考慮した設計制約Ｅ３を回路シミュレーション結果Ｅ５とともにレイアウト設計工程Ｓ３０に引き継いで考慮したレイアウト作成が行える。その結果、検証工程Ｓ４０の結果において、設計の後戻りを抑制することが可能となる。
【００４６】
なお、上記説明では、信号配線における配線寄生抵抗、配線寄生容量を設計制約にして、回路特性を考慮した半導体集積回路の設計方法を例にして述べたが、これに限るものではない。例えば、電源配線を対象ネットにしてもよいし、設計制約により配線・ビアのエレクトロマイグレーション（ＥＭ）や電源電圧降下やクロストークノイズなどを考慮した半導体集積回路の設計方法として適用することも可能である。
【００４７】
＜ＥＭ考慮＞
以下、特にＥＭを考慮した半導体集積回路の設計方法に関して具体的に説明する。
【００４８】
図６は本発明の実施の形態におけるＥＭを考慮した半導体集積回路の設計方法に関する設計フローを示す図である。図１に示した設計フローとは、ＥＭを考慮したレイアウト設計工程Ｓ５０と、ＥＭ検証工程Ｓ６０と、ＥＭ規格値を含んだプロセス情報Ｅ２′と、電流情報を含んだ回路シミュレーション結果Ｅ５′と、ＥＭを考慮したレイアウト結果Ｅ６′が異なる。回路設計工程Ｓ１０、回路シミュレーション工程Ｓ２０については、前述したとおりであるため説明を省略する。
【００４９】
図６に示す設計フローにおいて、回路設計工程Ｓ１０では、ＥＭ規格値を含んだプロセス情報Ｅ２′が用いられる。また、ＥＭを考慮したレイアウト設計工程Ｓ５０では、回路シミュレーション工程Ｓ２０で得られた電流情報を含んだ回路シミュレーション結果Ｅ５′と、ネットリスト（回路情報）Ｅ４と配線マクロセルライブラリＥ１と設計制約Ｅ３を用いてレイアウトを作成し、ＥＭを考慮したレイアウト結果Ｅ６′を出力する。
【００５０】
次にＥＭ検証工程Ｓ６０では、ＥＭを考慮したレイアウト結果Ｅ６′とＥＭ規格値を含んだプロセス情報Ｅ２′を用いて、ＥＭ規格値を含んだプロセス情報Ｅ２′を満たしたレイアウト作成が行われているかどうかを最終確認する。そして、問題があれば回路設計工程Ｓ１０やＥＭを考慮したレイアウト設計工程Ｓ５０に戻って再設計を行い、問題がなければ次の工程へと移ることになる。
【００５１】
以下、図７を用いて、ＥＭを考慮したレイアウト設計工程Ｓ５０の処理の流れを詳しく説明する。
【００５２】
ステップＳ５１において、回路設計工程Ｓ１０で得られたネットリスト（回路情報）Ｅ４より、処理を施す対象ネットが回路設計工程Ｓ１０において配線マクロセルを挿入し配線情報パラメータを保持する、つまりはＥＭ考慮を行うべき対象ネットかどうかを判断する。
【００５３】
ＥＭ考慮対象ネットではない場合、配置処理Ｓ５２に進み、回路設計工程Ｓ１０で得られたネットリスト（回路情報）Ｅ４を用いて従来どおりトランジスタやマクロブロックなどのレイアウトセルを所望する位置に配置し、その座標などの配置位置情報Ｅ７を得る。
【００５４】
配線経路探索処理Ｓ５３では、配置位置情報Ｅ７を用いて従来どおり接続すべき端子の配線経路情報Ｅ８を得る。
【００５５】
配線処理Ｓ５４では、配線経路情報Ｅ８を用いて従来どおり配線を施し、レイアウト結果Ｅ６′（このネットに対しては特にＥＭを考慮していない）を得る。
【００５６】
一方、ステップＳ５１の判断でＥＭ考慮対象ネットである場合には、ＥＭ許容最小配線幅・ビア数算出処理Ｓ５５に進み、回路シミュレーション工程Ｓ２０で得られた電流情報を含んだ回路シミュレーション結果Ｅ５′とＥＭ規格値Ｅ２２を用いて、許容最小配線幅情報Ｅ９と許容最小ビア数情報Ｅ１０を得る。ここでの許容最小配線幅および許容最小ビア数について、ＥＭ規格値Ｅ２２が配線層ごとやビア層ごとに異なる場合は、配線層およびビア層それぞれに対する許容最小配線幅および許容最小ビア数を求めておく。例えば、使用する配線層を第１配線層と仮定し、ＥＭ規格値Ｅ２２として第１配線層の許容電流密度が１．０［ｍＡ／μｍ］、電流情報を含んだ回路シミュレーション結果Ｅ５′として対象ネットの電流値が０．４［ｍＡ］であるとした場合で説明すると、許容最小配線幅Ｗｂ＝０．４［μｍ］を得る。
【００５７】
配線幅・ビア数・配線長決定処理Ｓ５６では、許容最小配線幅情報Ｅ９と許容最小ビア数情報Ｅ１０と設計制約Ｅ３と配線マクロセルライブラリＥ１を用いて対象ネットにおける配線幅・ビア数・配線長情報Ｅ１１を得る。例えば、前記と同様に使用する配線層を第１配線層と仮定し、デザインルールＥ２１として第１配線層のシート抵抗値が０．１［ｏｈｍ／ｓｈｅｅｔ］、配線マクロセルライブラリＥ１として対象ネットに挿入された配線マクロセルの配線情報パラメータの配線抵抗値に設計制約Ｅ３として１０［ｏｈｍ］を保持している場合で説明すると、まずは許容最小配線幅Ｗｂ以上で所望する配線幅Ｗを決定する。ここでは仮にＷ＝０．５［μｍ］とする。次に、配線抵抗値＝シート抵抗値×配線長Ｌ／配線幅Ｗという関係式が成り立つことから、配線長Ｌ＝５０［μｍ］を得る。
【００５８】
配線マクロセル選択処理Ｓ５７では、配線幅・ビア数・配線長情報Ｅ１１と配線マクロセルライブラリＥ１を用いて配線パターン情報Ｅ１２を得る。例えば、図２９に示すように、前記と同様に使用する配線層を第１配線層と仮定し、配線幅Ｗ＝０．５［μｍ］、配線長Ｌ＝５０［μｍ］という結果が得られている場合、その配線幅Ｗとマンハッタン距離による配線長Ｌを保って所望する配線形状パターンにおけるセグメント単位で、配線マクロセルライブラリＥ１に格納されている配線マクロセル（レイアウトパターン）Ｐ１２ａやＰ１３ａ，Ｐ１３ｂ，Ｐ１３ｃやＰ１４ａ，Ｐ１４ｂ，Ｐ１４ｃを選択（生成）し、所望する配線形状パターンＰ１３やＰ１４やＰ１５を構成する。
【００５９】
さらに配置処理Ｓ５８により、配線パターン情報Ｅ１２である配線形状パターン（例えばＰ１３）に合うようにトランジスタやマクロブロックなどのレイアウトセルを配置（接続）し、図３０に示すようにＥＭを考慮したレイアウト結果Ｅ６′を得る。
【００６０】
本実施の形態によれば、設計者の所望する設計制約として配線抵抗値を規定し、その設計制約を守るとともにＥＭを考慮したレイアウト作成を行うことが可能となる。
【００６１】
＜ＥＭ考慮＞
また、特にＥＭを考慮した半導体集積回路の設計方法に関して、別の一例を具体的に説明する。
【００６２】
ＥＭを考慮した半導体集積回路の設計方法に関する設計フローは先の説明に用いた図６と同じであるため、説明を省略する。先に説明した一例との違いは、トランジスタやマクロセルブロックの配置制約を極力保ちながら、設計制約を満たしつつ、ＥＭを考慮したレイアウト設計を行うものである。よって、図６に示すＥＭを考慮したレイアウト設計工程Ｓ５０の処理の流れが異なるため、図８を参照しながら説明する。
【００６３】
配置処理Ｓ６１では、回路設計工程Ｓ１０で得られたネットリスト（回路情報）Ｅ４を用いて従来どおりトランジスタやマクロブロックなどのレイアウトセルを所望する位置に配置し、その座標などの配置位置情報Ｅ７を得る。
【００６４】
配線経路探索処理Ｓ６２では、配置位置情報Ｅ７を用いて従来どおり接続すべき端子の配線経路情報Ｅ８、および接続端子距離情報（仮配線長）Ｅ１３を得る。
【００６５】
また、配線経路探索処理Ｓ６２の後の対象ネット判断処理Ｓ６３では、処理を施す対象ネットが、回路設計工程Ｓ１０において配線マクロセルを挿入し配線情報パラメータを保持する、つまりはＥＭ考慮を行うべき対象ネットかどうかを判断する。
【００６６】
ＥＭ考慮対象ネットではない場合、配線処理Ｓ６４に進んで、配線経路情報Ｅ８を用いて従来どおり配線を施し、レイアウト結果Ｅ６′（このネットに対しては特にＥＭを考慮していない）を得る。
【００６７】
一方、ステップＳ６３の判断でＥＭ考慮対象ネットである場合には、仮配線幅算出処理Ｓ６５に進んで、接続端子距離情報（仮配線長）Ｅ１３とＥＭ規格値を含んだプロセス情報Ｅ２′であるデザインルールＥ２１と設計制約Ｅ３と配線マクロセルライブラリＥ１を用いて仮配線幅情報Ｅ１４を得る。例えば、使用する配線層を第１配線層と仮定し、接続端子距離情報（仮配線長）Ｅ１３による仮配線長Ｌａが７５［μｍ］、デザインルールＥ２１として第１配線層のシート抵抗値が０．１［ｏｈｍ／ｓｈｅｅｔ］、配線マクロセルライブラリＥ１として対象ネットに挿入された配線マクロセルの配線情報パラメータの配線抵抗値に設計制約Ｅ３として１０［ｏｈｍ］を保持している場合で説明すると、仮配線幅Ｗａ＝仮配線長Ｌａ×シート抵抗値／配線抵抗値という関係式が成り立つことから、仮配線幅Ｗａ＝０．７５［μｍ］を得る。
【００６８】
また、ＥＭ許容最小配線幅・ビア数算出処理Ｓ６６では、回路シミュレーション工程Ｓ２０で得られた電流情報を含んだ回路シミュレーション結果Ｅ５′とＥＭ規格値を含んだプロセス情報Ｅ２′であるＥＭ規格値Ｅ２２を用いて許容最小配線幅情報Ｅ９と許容最小ビア数情報Ｅ１０を得る。ここでの許容最小配線幅および許容最小ビア数について、ＥＭ規格値Ｅ２２が配線層ごとやビア層ごとに異なる場合は、配線層およびビア層それぞれに対する許容最小配線幅および許容最小ビア数を求めておく。例えば、使用する配線層を第１配線層と仮定し、ＥＭ規格値Ｅ２２として第１配線層の許容電流密度が１．０［ｍＡ／μｍ］、電流情報を含んだ回路シミュレーション結果Ｅ５′として対象ネットの電流値が０．４［ｍＡ］であるとした場合で説明すると、許容最小配線幅Ｗｂ＝０．４［μｍ］を得る。
【００６９】
次に、比較処理Ｓ６７では、仮配線幅情報Ｅ１４と許容最小配線幅情報Ｅ９を用いて仮配線長・仮配線幅情報Ｅ１５を得る。例えば、仮配線幅情報Ｅ１４として仮配線幅Ｗａ＝０．７５［μｍ］、許容最小配線幅情報Ｅ９として許容最小配線幅Ｗｂ＝０．４［μｍ］を得ている場合、Ｗａ≧Ｗｂが成り立つため、設計制約である配線抵抗値と配置制約である仮配線長Ｌａに基づいて求めた仮配線幅Ｗａは設計制約を満たしつつＥＭ規格値も満たすことになる。
【００７０】
次に仮配線処理Ｓ６８では、配線経路情報Ｅ８と仮配線長・仮配線幅情報Ｅ１５、それらの情報を配線情報パラメータに追加格納し、所望する配線マクロセルのレイアウトパターンを用いて配線することにより仮配線結果Ｅ１６を得る。
【００７１】
次に配線マクロセル選択処理Ｓ６９では、仮配線結果Ｅ１６と許容最小配線幅情報Ｅ９と許容最小ビア数情報Ｅ１０、さらに配線マクロセルライブラリＥ１を用いてＥＭを考慮したレイアウト結果Ｅ６′を得る。例えば、仮配線結果Ｅ１６が所望する結果であればそのままレイアウト結果を出力すればよいが、ＥＭ規格値を満たした範囲で配線幅を変更したり、別の配線層を用いた配線乗り換えを施す必要がある場合は、許容最小ビア数情報Ｅ１０を満たすように配線マクロセルが保持する配線情報パラメータを変更し、新たに所望する配線マクロセルのレイアウトパターンを選択し直してレイアウト結果を出力する。
【００７２】
＜配線マクロセルライブラリ＞
次に、各配線マクロセルの配線長が所定の単位（以下ユニットとする）長で固定されている配線マクロセルライブラリＥ１′について説明する。
【００７３】
図１９〜図２２は配線マクロセルライブラリＥ１′における配線マクロセル（レイアウトパターン）の一例について示す。配線長を所定のユニット長Ｌｕで固定し、配線幅Ｗｕはあらかじめ設定されているデザインルールの最小配線幅以上で複数の異なる固定幅（Ｗｕ１，Ｗｕ２…）となっている。そして、配線マクロセル（レイアウトパターン）は、単一配線層を用いた直線形（ａ１〜ａ４）、配線の折れ曲がり部分のＬ字形（ｂ１〜ｂ４）、配線の分岐部分のＴ字形（ｃ１〜ｃ４）、十字形（ｄ１〜ｄ４）の配線レイアウト形状を持っている。
【００７４】
また、図２３〜図２６は同じく配線マクロセルライブラリＥ１′における配線マクロセル（レイアウトパターン）の一例について示す。配線長を所定のユニット長Ｌｕで固定し、配線幅Ｗｕはあらかじめ設定されているデザインルールの最小配線幅以上で複数の異なる固定幅（Ｗｕ１，Ｗｕ２…）となっている。そして、配線マクロセル（レイアウトパターン）は、複数配線層およびそれらを接続する１以上のビアを用いた直線形（ａ５〜ａ８）、配線の折れ曲がり部分のＬ字形（ｂ５〜ｂ８）、配線の分岐部分のＴ字形（ｃ５〜ｃ１０）、十字形（ｄ５〜ｄ９）の配線レイアウト形状を持っている。
【００７５】
また、図２７は同じく配線マクロセルライブラリＥ１′における配線マクロセル（レイアウトパターン）の一例について示す。配線長を所定のユニット長Ｌｕで固定し、配線幅Ｗｕはあらかじめ設定されているデザインルールの最小配線幅以上で複数の異なる固定幅（Ｗｕ１，Ｗｕ２…）となっている。さらに、配線間隔Ｓｕはあらかじめ設定されているデザインルールの最小配線間隔以上で複数の異なる固定幅（Ｓｕ１，Ｓｕ２…）となっている。そして、配線マクロセル（レイアウトパターン）は、複数の単一配線層を平行に配置し同一配線層で接続する、または複数配線層およびそれらを接続する１以上のビアを用いた直線形（ａ９〜ａ１１）の配線レイアウト形状を持っている。
【００７６】
また、図２８は前述した配線マクロセルライブラリＥ１′における配線マクロセル（レイアウトパターン）を組み合わせて構成した一例について示す。配線マクロセル（レイアウトパターン）は、複数の配線マクロセルを用いた単一配線層のメッシュ形（ｅ１）の配線レイアウト形状を持っている。
【００７７】
配線マクロセルライブラリＥ１を用いた設計フローにおいて、配線マクロセルライブラリＥ１に追加して、各配線マクロセルの配線長が所定のユニット長で固定されている配線マクロセルライブラリＥ１′も用いることを変更点としている。配線マクロセルライブラリＥ１′のレイアウトパターン（例えば、Ｐ１０ａ，Ｐ１０ｂ，Ｐ１０ｃ）を優先的に組み合わせて用いることにより、図１７に示すようにトランジスタやマクロブロック間を配線することが可能となる。
【００７８】
なお、図１６に示すように、配線マクロセルライブラリＥ１′の所定のユニット長の関係により、配線経路１１に従うことができない場合は、配線経路１１におけるマンハッタン距離を保ちつつ、経路を変更すればよい。
【００７９】
さらに、トランジスタやマクロブロックの配置位置関係により配線マクロセルライブラリＥ１′のみでは配線接続が完結しない場合は、図１７に示すように配線マクロセルライブラリＥ１（例えば、Ｐ１０ｄ）を用いて補完すればよい。
【００８０】
また、それぞれの配線マクロセルは、あらかじめＬＰＥ処理を行い寄生素子情報として配線寄生抵抗や配線寄生容量、寄生インダクタンスなどの考慮する寄生成分を抽出し、それぞれの配線マクロセルの配線情報パラメータとして格納しておくことで、複数配線層およびそれらを接続する１以上のビアを用いた配線マクロセルなどやＬ字形、Ｔ字形、十字形のような複雑なレイアウト形状に対しても配線マクロセルの寄生素子情報が精度良く保持できることから、それら配線マクロセルを組み合わせた配線レイアウトパターン全体の寄生素子情報を容易に求めることができるようになる。
【００８１】
以上、上記において配線幅を複数の異なる固定幅（Ｗｕ１，Ｗｕ２…）や配線間隔を複数の異なる固定幅（Ｓｕ１，Ｓｕ２…）とした配線マクロセルライブラリＥ１′の例を示したが、これに限るものではない。例えば、それら複数の異なる固定値形状に対してＬＰＥで求めた寄生素子情報から、その固定値の間の寄生素子情報を補完するモデル式を求めて、配線マクロセルの配線情報パラメータとして格納しておくことで、あらかじめ設定されているデザインルールの最小配線幅、最小配線間隔以上で任意の配線幅、配線間隔に対応した、より柔軟な配線マクロセルライブラリとすることもできる。
【００８２】
なお、モデル式を求めるに際しては、当然、より多くの固定値形状に対する寄生素子情報から求めることにより精度をさらに高めることにつながるが、準備するセル数やＬＰＥ処理工数などとの兼ね合いから、例えば配線間隔は複数の異なる固定値としたモデル式とするなど、精度とのトレードオフを考慮することが望ましい。
【００８３】
これにより、トランジスタやマクロセルブロックの配置制約を極力保ちながら、設計制約を考慮したレイアウト設計を行うことに加えて、ユニット長に従い規格化されたレイアウト配線パターンを構成することが可能となるため、配線の仕上がり形状におけるばらつきの抑制にも効果がある。
【００８４】
また、配線マクロセルライブラリＥ１′は配線形状パターンに折れ曲がりや分岐を考慮したＬ字形、Ｔ字形、十字形などを準備することから、あらかじめＬＰＥによりその部分の寄生素子情報をより高精度に求めて格納しておくことができ、それら配線形状パターンを組み合わせた配線パターンの寄生素子情報を比較的容易に求めることが可能となる。
【００８５】
また、配線マクロセルライブラリＥ１はユニット長に満たない配線経路を補完することに用いられるため、準備する配線マクロセルを削減することが可能となる。
【００８６】
＜配置工程＞
次に、配線マクロセルライブラリＥ１′の配線長が所定のユニット長に固定されていると同時に、そのユニット長によって格子状に設定されたグリッドに沿って、マクロブロックの対象ネットの配線接続点（端子）を配置する場合の配置処理について説明する。
【００８７】
前記配置処理Ｓ５２，Ｓ６１を用いた設計フローにおいて、配置処理Ｓ５２，Ｓ６１、配線経路探索処理５３，Ｓ６２をユニット長グリッドを考慮した配置処理、配線経路探索処理にそれぞれ置き換えて用いることを変更点とすることにより、図１８に示すようにマクロブロック間を配線することが可能となる。
【００８８】
これにより、配線経路情報Ｅ８、接続端子距離情報（仮配線長）Ｅ１３はユニット長グリッドを考慮したものとなるから、配線マクロセルライブラリＥ１′のみでユニット長に従い規格化されたレイアウト配線パターンを構成することが可能となるため、さらに配線の仕上がり形状におけるばらつき抑制の効果が増すとともに、配線マクロセルライブラリＥ１′のみで配線が完結できるので、配線マクロセルライブラリＥ１を削除することができる。
【産業上の利用可能性】
【００８９】
本発明の半導体集積回路の設計方法は、配線マクロセルを有していることから、回路設計段階の設計制約や回路シミュレーション結果を考慮したレイアウト設計が行えるため、設計の後戻りを抑制することが可能となり、特にエレクトロマイグレーションを考慮すべき半導体集積回路の設計において有用である。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施の形態における半導体集積回路の設計方法の処理の手順を示すフローチャート
【図２】本発明の実施の形態における回路設計工程の構成を示す図
【図３】本発明の実施の形態における回路図の例
【図４】本発明の実施の形態における配線マクロセル（回路シンボル）を挿入した回路図の例
【図５】本発明の実施の形態におけるレイアウト設計工程の構成を示す図
【図６】本発明の実施の形態における本発明の実施の形態におけるＥＭを考慮した半導体集積回路の設計方法の処理の手順を示すフローチャート
【図７】本発明の実施の形態におけるＥＭを考慮したレイアウト設計工程の処理の手順を示すフローチャート
【図８】本発明の実施の形態におけるＥＭを考慮したレイアウト設計工程の別の処理の手順を示すフローチャート
【図９】本発明の実施の形態におけるネットリストの例
【図１０】本発明の実施の形態におけるレイアウト設計工程の配置ステップの動作例説明図
【図１１】本発明の実施の形態におけるレイアウト設計工程の配線マクロセル（レイアウトパターン）選択ステップの動作例説明図
【図１２】本発明の実施の形態における第１配線層からなる配線マクロセル（レイアウトパターン）を組み合わせた配線パターンを用いたレイアウト結果例示図
【図１３】本発明の実施の形態におけるレイアウト設計工程の配置ステップの動作例説明図（異なるネットの配線パターン有り）
【図１４】本発明の実施の形態におけるレイアウト設計工程の配線マクロセル（レイアウトパターン）選択ステップの動作例説明図（異なるネットの配線パターン有り）
【図１５】本発明の実施の形態における配線マクロセル（レイアウトパターン）を組み合わせた配線パターンを用いたレイアウト結果例示図（異なるネットの配線パターン有り）
【図１６】本発明の実施の形態における配線経路を変更したレイアウト結果例示図（異なるネットの配線パターン有り）
【図１７】本発明の実施の形態におけるユニット長を持った配線マクロセル（レイアウトパターン）とユニット長を持たない配線マクロセル（レイアウトパターン）を組み合わせた配線パターンを用いたレイアウト結果例示図（異なるネットの配線パターン有り）
【図１８】本発明の実施の形態におけるユニット長を持った配線マクロセル（レイアウトパターン）のみを組み合わせた配線パターンを用いたレイアウト結果例示図（異なるネットの配線パターン有り）
【図１９】本発明の実施の形態における配線マクロセル（レイアウトパターン）の例示図
【図２０】本発明の実施の形態における配線マクロセル（レイアウトパターン）の例示図
【図２１】本発明の実施の形態における配線マクロセル（レイアウトパターン）の例示図
【図２２】本発明の実施の形態における配線マクロセル（レイアウトパターン）の例示図
【図２３】本発明の実施の形態における配線マクロセル（レイアウトパターン）の例示図
【図２４】本発明の実施の形態における配線マクロセル（レイアウトパターン）の例示図
【図２５】本発明の実施の形態における配線マクロセル（レイアウトパターン）の例示図
【図２６】本発明の実施の形態における配線マクロセル（レイアウトパターン）の例示図
【図２７】本発明の実施の形態における配線マクロセル（レイアウトパターン）の例示図
【図２８】本発明の実施の形態における配線マクロセル（レイアウトパターン）を組み合わせた構成の例
【図２９】本発明の実施の形態におけるＥＭを考慮した配線マクロセル（レイアウトパターン）を組み合わせた配線形状パターンの例示図
【図３０】本発明の実施の形態におけるＥＭを考慮したレイアウト結果例示図
【図３１】従来の技術における設計フローの手順を示すフローチャート
【符号の説明】
【００９１】
０４  配線情報パラメータ
Ｅ１  配線マクロセルライブラリ
Ｅ２  プロセス情報
Ｅ２′  ＥＭ規格値を含んだプロセス情報
Ｅ２１  デザインルール
Ｅ２２  ＥＭ規格値
Ｅ３  設計制約
Ｅ４  ネットリスト（回路情報）
Ｅ５  回路シミュレーション結果
Ｅ５′  電流情報を含んだ回路シミュレーション結果
Ｅ６  レイアウト結果
Ｅ６′  ＥＭを考慮したレイアウト結果
Ｅ７  配置位置情報
Ｅ８  配線経路情報
Ｅ９  許容最小配線情報
Ｅ１０  許容最小ビア数情報
Ｅ１１  配線幅・ビア数・配線長情報
Ｅ１２  配線パターン情報
Ｅ１３  接続端子距離情報（仮配線長）
Ｅ１４  仮配線幅情報
Ｅ１５  仮配線長・仮配線幅情報
Ｅ１６  仮配線結果
Ｓ１０  回路設計工程
Ｓ１１  回路図作成ステップ
Ｓ１２  配線マクロセル（回路シンボル）挿入ステップ
Ｓ２０  回路シミュレーション工程
Ｓ３０  レイアウト設計工程
Ｓ３１  配置ステップ
Ｓ３２  配線マクロセル（レイアウトパターン）選択ステップ
Ｓ３３  配線ステップ
Ｓ４０  検証工程
Ｓ５０  ＥＭを考慮したレイアウト設計工程
Ｓ５１  対象ネット判断処理
Ｓ５２  配置処理
Ｓ５３  配置経路探索処理
Ｓ５４  配線処理
Ｓ５５  ＥＭ許容最小配線幅・ビア数算出処理
Ｓ５６  配線幅・ビア数・配線長決定処理
Ｓ５７  配線マクロセル選択処理
Ｓ５８  配置処理
Ｓ６０  ＥＭ検証工程
Ｓ６１  配置処理
Ｓ６２  配置経路探索処理
Ｓ６３  対象ネット判断処理
Ｓ６４  配線処理
Ｓ６５  仮配線幅算出処理
Ｓ６６  ＥＭ許容最小配線幅・ビア数算出処理
Ｓ６７  比較処理
Ｓ６８  仮配線処理
Ｓ６９  配線マクロセル選択処理
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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