(57)【要約】  【課題】  低い周波数のクロックでアドレス生成部を動作させることが可能な画像信号処理装置を提供する。  【解決手段】  読書き制御部C-ICは、画像信号記憶部V-RAMにデジタル画像信号D-IMGが入力されるときには基準クロックV-CLKと同じ周波数で、書込みアドレスデータW-ADRが入力されるときには基準クロックV-CLKよりも低い周波数で書込み用クロックW-CLKを出力するとともに、画像信号記憶部V-RAMからデジタル画像信号D-IMGが出力されるときには基準クロックV-CLKと同じ周波数で、読出しアドレスデータR-ADRが入力されるときには基準クロックV-CLKよりも低い周波数で読出し用クロックR-CLKを出力する画像信号処理装置である。アドレス生成部G-ICからの書込みおよび読出しアドレスデータW-ADR,R-ADRを低い周波数のクロックにのせて出力することができるので、各アドレスデータの生成を低い周波数のクロックで処理することが可能となる。【選択図】  図１
2008160501.tif 000002
【特許請求の範囲】
【請求項１】
駆動パルスに基づき光学像を複数本の走査線のアナログ画像信号に変換して該アナログ画像信号をプログレッシブ方式で出力する撮像部と、
基準クロックに基づく前記駆動パルス、前記撮像部が前記走査線の１本分の走査を終了した後の水平ブランキング期間に前記アナログ画像信号を次の前記走査線の走査開始位置に移すための水平同期信号、および前記走査線の１フィールド分の走査が終了した後の垂直ブランキング期間に前記アナログ画像信号を次の前記フィールドの走査開始位置に移すための垂直同期信号を出力するとともに、前記アナログ画像信号をデジタル画像信号に変換して該デジタル画像信号をプログレッシブ方式で出力するアナログ−デジタル変換部と、
書込みアドレスデータおよび読出しアドレスデータを前記走査線の１本単位で生成して、前記書込みアドレスデータおよび前記読出しアドレスデータを前記水平ブランキング期間および前記垂直ブランキング期間にそれぞれ出力するアドレス生成部と、
書込みクロックに基づき前記書込みアドレスデータに従って入力された前記デジタル画像信号を所定のアドレスに書き込むとともに、読出しクロックに基づき前記読出しアドレスデータに従って所定のアドレスに書き込まれた前記デジタル画像信号を読み出してインターレース方式で出力する画像信号記憶部と、
該画像信号記憶部に前記デジタル画像信号が入力されるときには前記基準クロックと同じ周波数で、または前記画像信号記憶部に前記書込みアドレスデータが入力されるときには前記基準クロックよりも低い周波数で前記書込み用クロックを出力するとともに、前記画像信号記憶部から前記デジタル画像信号が出力されるときには前記基準クロックと同じ周波数で、または前記画像信号記憶部に前記読出しアドレスデータが入力されるときには前記基準クロックよりも低い周波数で前記読出し用クロックを出力する読書き制御部と
を備える画像信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にインターレース方式の画像信号を出力する画像信号処理装置に関するものである。
【背景技術】
【０００２】
従来から、動画処理システムは、画像信号を出力する画像信号処理装置および画像信号を入力してモニタの画面に映し出すディスプレイ装置により構成されている。
【０００３】
モニタの画面に動画を映し出す方法として、例えば、１画面分の画像信号を複数の走査線に画面の上方から下方に向かって順番に分離し、分離した１画面分の画像信号を、さらに奇数番の走査線からなる第１フィールドの画像信号と偶数番の走査線からなる第２フィールドの画像信号とに分け、第１フィールドの画像信号と第２フィールドの画像信号とを交互に入力し、入力された順番に走査線がモニタの画面上に映し出されるようにするインターレース方式の走査方法がある。インターレース方式は、従来からＮＴＳＣ（National Television System Committee）方式等で採用されている。なお、インターレース方式に対し、１画面分の画像信号を２つのフィールドに分けずに１画面を複数の走査線に上方から下方に向かって順番に分離し、分離した走査線の順番どおりに映し出す走査方法はプログレッシブ方式またはノンインターレース方式と呼ばれる。
【０００４】
インターレース方式の画像信号を出力する画像信号処理装置として、例えば、光学像を複数本のアナログ信号に変換してこのアナログ画像信号をプログレッシブ方式で出力する撮像部と、プログレッシブ方式のアナログ信号を入力してデジタル信号に変換してデジタル信号をプログレッシブ方式で出力するアナログ−デジタル変換部と、プログレッシブ方式で入力したデジタル画像信号を所定のアドレスに書き込むとともに、所定のアドレスに書き込まれた前記デジタル画像信号を読み出してインターレース方式で出力する画像信号記憶部とを備えたものが知られている（例えば、特許文献１を参照。）。
【０００５】
撮像部としては例えばＣＣＤ（Charge-Coupled Device）が用いられ、アナログ−デジタル変換部としては例えばＤＳＰ（Digital Signal Processor）が用いられ、画像信号記憶部としては例えばＲＡＭ（Random-Access Memory）が用いられる。このような画像信号処理装置から出力されるインターレース方式のデジタル画像信号をもとに、例えば、ＮＴＳＣコンポジット信号等の効率の良い伝送を行なうビデオ信号を生成して、インターレース方式で出力する。
【０００６】
上記の各構成部のうち画像信号記憶部においては、走査線の１本単位でデジタル画像信号の書き込みと読み出しとが並行して処理され、さらにプログレッシブ方式で入力されるデジタル画像信号をインターレース方式で出力するように変換される。このような変換は、例えば、１画面分の走査線のデジタル画像信号の入力が終了した後、次の１画面分のデジタル画像信号が入力されたときに、先に書き込まれたデジタル画像信号のうちの奇数番の走査線のデジタル画像信号を順番に読み出して出力し、奇数番の走査線のデジタル画像信号をすべて読み出した後に偶数番の走査線のデジタル画像信号を順番に読み出して出力することにより処理できる。
【０００７】
このような画像信号記憶部において、書き込みの処理については、プログレッシブ方式で入力される走査線の１本分のデジタル画像信号が入力される前に、その走査線の１本分のデジタル画像信号に対応する書込みアドレスデータを入力して所定の領域を書き換え、書き換えられた書込みアドレスデータに従って所定のアドレスにデジタル画像信号を書き込むという処理が行なわれる。読み出しの処理については、走査線の１本分のデジタル画像信号が出力される前に、その走査線の１本分のデジタル画像信号に対応する読み出しアドレスデータを入力して所定の領域を書き換え、書き換えられた読出しアドレスデータに従って所定のアドレスに書き込まれた前記デジタル画像信号を読み出してインターレース方式で出力する処理が行なわれる。
【０００８】
画像信号記憶部に入力される書込みアドレスデータおよび読出しアドレスデータは、例えば、別途アドレス生成部を設けておき、このアドレス生成部で、書込みアドレスデータおよび読出しアドレスデータを走査線の１本単位で生成して、書込みアドレスデータおよび読出しアドレスデータを水平ブランキング期間および垂直ブランキング期間にそれぞれ出力することにより得られる。
【０００９】
以上の従来の画像信号処理装置は、デジタル画像信号における、アナログ−デジタル変換部からの出力と画像信号記憶部への入力とが同じ速度で処理される必要があるため、アナログ−デジタル変換部および画像信号記憶部が同じ周波数のクロックで動作するようにされていた。
【特許文献１】特開2003−230108号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来の画像信号処理装置は、画像信号記憶部において書込みアドレスデータおよび読出しアドレスデータの書き換え、並びにデジタル画像信号の書き込みおよび読み出しを同じクロックで処理すると、アドレス生成部において書込みアドレスデータおよび読出しアドレスデータを高い周波数のクロックで生成する必要があるという問題点があった。
【００１１】
各アドレスデータの生成は、１ビット当たりに数クロックを必要とするものであるため、例えば、画像信号記憶部がすべて27ＭＨｚで処理されるとし、アドレス生成部が１ビットの生成に４クロックを要するとすると、アドレス生成部において書込みアドレスデータおよび読出しアドレスデータの出力が27ＭＨｚの速度で処理されるためには、アドレス生成部は27ＭＨｚ×４＝108ＭＨｚという非常に高周波なクロックで動作するものでなければならない。
【００１２】
このように、アドレス生成部における処理が高周波なクロックで動作する画像信号処理装置は、例えば消費電力が高くなるという課題を有している。
【００１３】
本発明は上記のような従来の画像信号処理装置における問題点に鑑み案出されたものであり、その目的は、低い周波数のクロックでアドレス生成部を動作させることが可能な画像信号処理装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の画像信号処理装置は、駆動パルスに基づき光学像を複数本の走査線のアナログ画像信号に変換して該アナログ画像信号をプログレッシブ方式で出力する撮像部と、基準クロックに基づく前記駆動パルス、前記撮像部が前記走査線の１本分の走査を終了した後の水平ブランキング期間に前記アナログ画像信号を次の前記走査線の走査開始位置に移すための水平同期信号、および前記走査線の１フィールド分の走査が終了した後の垂直ブランキング期間に前記アナログ画像信号を次の前記フィールドの走査開始位置に移すための垂直同期信号を出力するとともに、前記アナログ画像信号をデジタル画像信号に変換して該デジタル画像信号をプログレッシブ方式で出力するアナログ−デジタル変換部と、書込みアドレスデータおよび読出しアドレスデータを前記走査線の１本単位で生成して、前記書込みアドレスデータおよび前記読出しアドレスデータを前記水平ブランキング期間および前記垂直ブランキング期間にそれぞれ出力するアドレス生成部と、書込みクロックに基づき前記書込みアドレスデータに従って入力された前記デジタル画像信号を所定のアドレスに書き込むとともに、読出しクロックに基づき前記読出しアドレスデータに従って所定のアドレスに書き込まれた前記デジタル画像信号を読み出してインターレース方式で出力する画像信号記憶部と、該画像信号記憶部に前記デジタル画像信号が入力されるときには前記基準クロックと同じ周波数で、または前記画像信号記憶部に前記書込みアドレスデータが入力されるときには前記基準クロックよりも低い周波数で前記書込み用クロックを出力するとともに、前記画像信号記憶部から前記デジタル画像信号が出力されるときには前記基準クロックと同じ周波数で、または前記画像信号記憶部に前記読出しアドレスデータが入力されるときには前記基準クロックよりも低い周波数で前記読出し用クロックを出力する読書き制御部とを備えることを特徴とするものである。
【発明の効果】
【００１５】
本発明の画像信号処理装置によれば、画像信号記憶部にデジタル画像信号が入力されるときには基準クロックと同じ周波数で、または画像信号記憶部に書込みアドレスデータが入力されるときには基準クロックよりも低い周波数で書込み用クロックを出力するとともに、画像信号記憶部からデジタル画像信号が出力されるときには基準クロックと同じ周波数で、または画像信号記憶部に読出しアドレスデータが入力されるときには基準クロックよりも低い周波数で読出し用クロックを出力する読書き制御部とを備えており、画像信号記憶部における書込みアドレスデータおよび読出しアドレスデータの書き換えが低い周波数のクロックで処理できるようにしている。このことから、アドレス生成部からの書込みアドレスデータおよび読出しアドレスデータを低い周波数のクロックにのせて出力することができるので、アドレス生成部における各アドレスデータの生成に要するクロックの周波数が高くならないように処理することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の画像信号処理装置について添付図面を参照しつつ詳細に説明する。
【００１７】
図１（ａ）は本発明の画像信号処理装置の実施の形態の一例を示す構成図である。図中に示す画像信号処理装置は、撮像部ＩＰ−Ｄ、アナログ−デジタル変換部ＡＤＣ、アドレス生成部Ｇ−ＩＣ、画像信号記憶部Ｖ−ＲＡＭ、および読書き制御部Ｃ−ＩＣを備えている。
【００１８】
本発明の画像信号処理装置は、画像信号を入力してモニタの画面に映し出すディスプレイ装置とともに動画処理システムを構成する装置であって、光学像を画像信号に変換して出力する機能を有するものである。また、本発明の画像信号処理装置は、１画面を複数の走査線に画面の上方から下方に向かって順番に分離し、分離した１画面分のビデオ信号をさらに奇数番の走査線からなる第１フィールドの画像信号と偶数番の走査線からなる第２フィールドの画像信号とに分け、第１フィールドの画像信号と第２フィールドの画像信号とを交互に入力し、入力された順番に走査線がモニタの画面上に映し出されるようにしたインターレース方式の動画処理システムを構成するものである。
【００１９】
撮像部ＩＰ−Ｄとしては、例えばＣＣＤやＣＭＯＳイメージセンサ等の撮像素子が用いられる。撮像部ＩＰ−Ｄに入力した光学像は、撮像部ＩＰ−Ｄの撮像面に縦横の並びに形成されている複数の受光素子により、１画面分が例えば480行×640列の画素に分離される。分離された各画素は、１行分を走査線の１本分として撮像面の上方から下方に向かって順番に、入力された駆動パルスＶ−ＣＬＫの周波数にのせられてアナログ画像信号Ａ−ＩＭＧとして出力される。本発明の画像処理装置においては、駆動パルスＤ−ＰＬの周波数は例えば27ＭＨｚとする。また、撮像部ＩＰ−Ｄから出力されるアナログ画像信号Ａ−ＩＭＧは、走査線の１本単位としては撮像面の上方から下方に向かって順番に並んでいるので、プログレッシブ方式となっている。
【００２０】
このように、撮像部ＩＰ−Ｄは、入力される駆動パルスＤ−ＰＬに基づき光学像を複数本の走査線のアナログ画像信号Ａ−ＩＭＧに変換してアナログ画像信号Ａ−ＩＭＧをプログレッシブ方式で出力する。
【００２１】
アナログ−デジタル変換部ＡＤＣとしては、例えばＤＳＰが用いられる。アナログ−デジタル変換部ＡＤＣは、基準クロックＶ−ＣＬＫに基づいて、撮像部ＩＰ−Ｄを駆動させる駆動パルスＤ−ＰＬを生成する。本発明の画像信号処理装置において、基準クロックＶ−ＣＬＫは例えば27ＭＨｚとする。また、本発明の画像信号処理装置において、基準クロックＶ−ＣＬＫは、本発明の画像信号処理装置における必須の構成部としては含まれないが、この例では動画処理システムにおいてディスプレイ装置に送り込むビデオ信号を生成して出力するビデオ信号生成部Ｖ−ＩＣを動作させるクロックを利用している。
【００２２】
また、撮像部ＩＰ−Ｄから出力されたアナログ画像信号Ａ−ＩＭＧは、アナログ−デジタル変換部ＡＤＣに入力されると、例えば１画素当たり８ビットのデジタル画像信号Ｄ−ＩＭＧに変換される。変換されたデジタル画像信号Ｄ−ＩＭＧは、入力されたアナログ画像信号Ａ−ＩＭＧの走査線の順番、すなわち、プログレッシブ方式で出力される。
【００２３】
ところで、動画処理システムにおいては、ディスプレイ装置について、モニタの画面に画像信号を映し出す際に、モニタが走査線の１本分の走査を終了した後、画像信号を次の走査線の走査開始位置に移す処理をするための水平同期信号Ｈ−ＳＹＣが必要であり、そして、この処理をするための処理期間として水平ブランキング期間が必要である。また、ディスプレイ装置のモニタの画面に画像信号を映し出す際に、モニタが走査線の１フィールド分の走査を終了した後、画像信号を次のフィールドの走査開始位置に移す処理をするための垂直同期信号Ｖ−ＳＹＣが必要であり、そして、この処理をするための処理期間として垂直ブランキング期間が必要である。
【００２４】
本発明の画像処理装置においては、デジタル画像信号Ｄ−ＩＭＧにこれら水平ブランキング期間および垂直ブランキング期間を設けるため、アナログ−デジタル変換部ＡＤＣは、これら水平ブランキング期間および垂直ブランキング期間に相当する期間には、撮像部ＩＰ−Ｄからのアナログ画像信号Ａ−ＩＭＧをアナログ−デジタル変換部が取り込まないようにしている。これにより、撮像部ＩＰ−Ｄからは、走査線の１本分のアナログ画像信号Ａ−ＩＭＧが水平ブランキング期間または垂直ブランキング期間と入れ替わるように出力されるようになる。また、アナログ−デジタル変換部ＡＤＣは、走査線の１本分のデジタル画像信号Ｄ−ＩＭＧを水平ブランキング期間または垂直ブランキング期間と入れ替わるように出力するようになる。また、変換されたデジタル画像信号Ｄ−ＩＭＧは、変換されるタイミングが入力されるアナログ画像信号Ａ−ＩＭＧに基づいているので、プログレッシブ方式で出力される。
【００２５】
このように、アナログ−デジタル変換部ＡＤＣは、基準クロックＶ−ＣＬＫに基づく駆動パルスＤ−ＰＬ、撮像部ＩＰ−Ｄが走査線の１本分の走査を終了した後の水平ブランキング期間にアナログ画像信号Ａ−ＩＭＧを次の走査線の走査開始位置に移すための水平同期信号Ｈ−ＳＹＣ、および走査線の１フィールド分の走査が終了した後の垂直ブランキング期間にアナログ画像信号Ａ−ＩＭＧを次のフィールドの走査開始位置に移すための垂直同期信号Ｖ−ＳＹＣを出力するとともに、アナログ画像信号Ａ−ＩＭＧをデジタル画像信号Ｄ−ＩＭＧに変換してデジタル画像信号Ｄ−ＩＭＧをプログレッシブ方式で出力する。
【００２６】
アドレス生成部Ｇ−ＩＣは、例えば、生成する書込みアドレスデータＷ−ＡＤＲおよび読出しアドレスデータＲ−ＡＤＲの基となるプログラムを格納するＲＯＭ（Read Only Memory）、プログラムにより演算処理して各アドレスデータを生成するＣＰＵ（Central Processing Unit）、プログラムおよび各アドレスデータを一時的に格納しておくＲＡＭとからなる。アドレス生成部Ｇ−ＩＣは、水平ブランキング期間および垂直ブランキング期間を除く期間内に、書込みアドレスデータＷ−ＡＤＲおよび読出しアドレスデータＲ−ＡＤＲを走査線の１本単位で生成させておいて、入力した水平同期信号Ｈ−ＳＹＣおよび垂直同期信号Ｖ−ＳＹＣに従って、水平ブランキング期間および垂直ブランキング期間に書込みアドレスデータＷ−ＡＤＲおよび読出しアドレスデータＲ−ＡＤＲを出力する。
【００２７】
このように、アドレス生成部Ｇ−ＩＣは、書込みアドレスデータＷ−ＡＤＲおよび読出しアドレスデータＲ−ＡＤＲを走査線の１本単位で生成して、書込みアドレスデータＷ−ＡＤＲおよび読出しアドレスデータＲ−ＡＤＲを水平ブランキング期間および垂直ブランキング期間にそれぞれ出力する。
【００２８】
画像信号記憶部Ｖ−ＲＡＭとしては、例えばＦＩＦＯ（First-In, First-Out）メモリが用いられる。ＦＩＦＯメモリは、複数の画像信号データ格納領域に分かれており、各データ格納領域においては書き込まれたデータが書き込まれた順番に従って読み出されるＲＡＭである。
【００２９】
また、画像信号記憶部Ｖ−ＲＡＭは、画像信号データ格納領域以外に、書込みアドレスデータＷ−ＡＤＲを格納する領域および読出しアドレスデータＲ−ＡＤＲを格納する領域を有している。書込みアドレスデータＷ−ＡＤＲを格納する領域は、複数の画像信号データ格納領域のうちの書き込むアドレスを指定する機能を備えており、入力された書込みアドレスデータＷ−ＡＤＲによって順次書き換えられていく。読出しアドレスデータＲ−ＡＤＲを格納する領域は、複数の画像信号データ格納領域のうちの読み出すアドレスを指定する機能を備えており、入力された読出しアドレスデータＲ−ＡＤＲによって順次書き換えられていく。
【００３０】
このような画像信号記憶部Ｖ−ＲＡＭにより、プログレッシブ方式で入力されるデジタル画像信号Ｄ−ＩＭＧをインターレース方式で出力するように変換される。例えば、１画面分のデジタル画像信号Ｄ−ＩＭＧの書き込みが終了した後、次の１画面分のデジタル画像信号Ｄ−ＩＭＧが書き込まれるときに、先に書き込まれたデジタル画像信号Ｄ−ＩＭＧのうちの奇数番の走査線のデジタル画像信号Ｄ−ＩＭＧを順番に読み出して出力し、奇数番の走査線のデジタル画像信号Ｄ−ＩＭＧをすべて読み出した後に偶数番の走査線のデジタル画像信号Ｄ−ＩＭＧを順番に読み出して出力するようにする。デジタル画像信号Ｄ−ＩＭＧの書き込みは書込みクロックＷ−ＣＬＫに基づいて処理され、デジタル画像信号Ｄ−ＩＭＧの読み込みは読出しクロックＲ−ＣＬＫに基づいて処理される。
【００３１】
このように、画像信号記憶部Ｖ−ＲＡＭは、書込みクロックＷ−ＣＬＫに基づき書込みアドレスデータＷ−ＡＤＲに従って入力されたデジタル画像信号Ｄ−ＩＭＧを所定のアドレスに書き込むとともに、読出しクロックＲ−ＣＬＫに基づき読出しアドレスデータＲ−ＡＤＲに従って所定のアドレスに書き込まれたデジタル画像信号Ｄ−ＩＭＧを読み出してインターレース方式で出力する。
【００３２】
読書き制御部Ｃ−ＩＣは、基準クロックＶ−ＣＬＫを基にして書込み用クロックＷ−ＣＬＫおよび読出し用クロックＲ−ＣＬＫを出力する回路である。
【００３３】
本発明の画像信号処理装置によれば、読書き制御部Ｃ−ＩＣは、画像信号記憶部Ｖ−ＲＡＭにデジタル画像信号Ｄ−ＩＭＧが入力されるときには基準クロックＶ−ＣＬＫと同じ周波数で、または画像信号記憶部Ｖ−ＲＡＭに書込みアドレスデータＷ−ＡＤＲが入力されるときには基準クロックＶ−ＣＬＫよりも低い周波数で書込み用クロックＷ−ＣＬＫを出力するとともに、画像信号記憶部Ｖ−ＲＡＭからデジタル画像信号Ｄ−ＩＭＧが出力されるときには基準クロックＶ−ＣＬＫと同じ周波数で、または画像信号記憶部Ｖ−ＲＡＭに読出しアドレスデータＲ−ＡＤＲが入力されるときには基準クロックＶ−ＣＬＫよりも低い周波数で読出し用クロックＲ−ＣＬＫを出力するようにしている。このことから、アドレス生成部Ｇ−ＩＣからの書込みアドレスデータＷ−ＡＤＲおよび読出しアドレスデータＲ−ＡＤＲを低い周波数のクロックにのせて出力することができるので、アドレス生成部Ｇ−ＩＣにおける各アドレスデータの生成を低い周波数のクロックで処理することが可能となる。
【００３４】
例えば、画像信号記憶部Ｖ−ＲＡＭがすべて27ＭＨｚで処理されるとし、アドレス生成部Ｇ−ＩＣが１ビットの生成に４クロックを要するとすると、アドレス生成部Ｇ−ＩＣにおいて書込みアドレスデータＷ−ＡＤＲおよび読出しアドレスデータＲ−ＡＤＲの出力が27ＭＨｚの速度で処理されるためには、アドレス生成部Ｇ−ＩＣは27ＭＨｚ×４＝108ＭＨｚのクロックで動作するものでなければならない。しかしながら、一般的に水平ブランキング期間はおよそ16μｓであり、各アドレスデータが９ビットである場合は、画像信号記憶部Ｖ−ＲＡＭにおける書き換え前後の待ち時間があるため、アドレス生成部Ｇ−ＩＣは、およそ１μｓの期間に１ビット分のアドレスデータを出力すればよい。このことを利用し、本発明の画像信号処理装置のように、読書き制御部Ｃ−ＩＣにおいて、画像信号記憶部Ｖ−ＲＡＭに書込みアドレスデータＷ−ＡＤＲが入力されるときには、例えば１ＭＨｚで書込み用クロックＷ−ＣＬＫを出力するようにしておけば、アドレス生成部Ｇ−ＩＣは４ＭＨｚのクロックで動作するものとすればよいので、アドレス生成部Ｇ−ＩＣにおける各アドレスデータの生成を低い周波数のクロックで処理することが可能となる。このような本発明の画像信号処理装置は、例えば消費電力が高くならないようにすることができるという効果がある。
【００３５】
なお、本発明は上述した実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更や改良等が可能である。
【００３６】
例えば、上述した本発明の画像信号処理装置の一例において、画像信号記憶部Ｖ−ＲＡＭに入力される書込み用クロックＷ−ＣＬＫおよび読出し用クロックＲ−ＣＬＫは、同じタイミングで基準クロックＶ−ＣＬＫよりも低い周波数に切り替わる必要は無く、例えば、書込み用クロックＷ−ＣＬＫが基準クロックＶ−ＣＬＫよりも低い周波数に切り替わった後の一定期間後に読出し用クロックＲ−ＣＬＫが基準クロックＶ−ＣＬＫよりも低い周波数に切り替わるようにしてもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明の画像信号処理装置の実施の形態の一例を示す構成図である。
【符号の説明】
【００３８】
ＩＰ−Ｄ・・・撮像部
ＡＤＣ・・・アナログ−デジタル変換部
Ｇ−ＩＣ・・・アドレス生成部
Ｖ−ＲＡＭ・・・画像信号記憶部
Ｃ−ＩＣ・・・読書き制御部
Ｖ−ＩＣ・・・ビデオ信号生成部
Ａ−ＩＭＧ・・・アナログ画像信号
Ｄ−ＩＭＧ・・・デジタル画像信号
Ｖ−ＩＭＧ・・・ビデオ信号
Ｄ−ＰＬ・・・駆動パルス
Ｖ−ＣＬＫ・・・基準クロック
Ｗ−ＣＬＫ・・・書込み用クロック
Ｒ−ＣＬＫ・・・読込み用クロック
Ｗ−ＡＤＲ・・・書込みアドレスデータ
Ｒ−ＡＤＲ・・・読出しアドレスデータ
Ｖ−ＳＹＣ・・・垂直同期信号
Ｈ−ＳＹＣ・・・水平同期信号
【図１】
2008160501.tif 000003