(57)【要約】【課題】情報処理装置本体側のハード構成を変更すること無く、サブＣＰＵで動作させるプログラムを変更することで様々な装置及び処理に対応可能とし、容易に情報処理装置の性能向上及び機能拡張を図る。【解決手段】情報処理装置は、メインＣＰＵ１１、増設ＲＡＭ用コネクタ１５、１６、増設ＲＡＭ用バス１７を有するメインボード２と、サブＣＰＵ１０１、ＡＳＩＣ１０２、ＳＤＲＡＭ１０３ａ、１０３ｂ、シリアルＥＥＰＲＯＭ１０４を有するＣＰＵタイプＲＡＭモジュール１を備える。メインＣＰＵ１１は、増設ＲＡＭ用コネクタにＣＰＵタイプＲＡＭモジュール１が接続された場合、ＣＰＵタイプＲＡＭモジュール１をサブＣＰＵ及びＲＡＭとして使用する。メインＣＰＵ１１は、サブＣＰＵ１０１で動作させるプログラム及び処理データをＳＤＲＡＭにロードすると共にサブＣＰＵ１０１を起動し、サブＣＰＵ１０１は、ＳＤＲＡＭにロードされたプログラム及び処理データを基にデータ処理を行う。【選択図】図１
2008059522.tif 000002
【特許請求の範囲】
【請求項１】
第１のＣＰＵ及びインタフェースを備え、
前記第１のＣＰＵは、前記インタフェースに、第２のＣＰＵ及びメモリを有する情報処理部が接続されたか否かを判別し、前記情報処理部が接続されたと判断した場合、前記情報処理部をサブＣＰＵとして使用することを特徴とする情報処理装置。
【請求項２】
前記情報処理部は、前記情報処理部の仕様を示す仕様情報を格納した格納手段と、前記メモリの接続先を前記インタフェース側又は前記第２のＣＰＵ側に切り換える切換手段とを備えることを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記第１のＣＰＵは、前記仕様情報に基づき、前記インタフェースに前記情報処理部が接続されたか、通常のメモリモジュールが接続されたかを判別することを特徴とする請求項１又は２記載の情報処理装置。
【請求項４】
前記第１のＣＰＵは、前記第２のＣＰＵで動作させるプログラム及び処理データを前記インタフェースを介して前記メモリにロードすると共に、前記第２のＣＰＵを起動し、前記第２のＣＰＵは、前記メモリにロードされた前記プログラム及び前記処理データに基づきデータ処理を行うことを特徴とする請求項１記載の情報処理装置。
【請求項５】
前記情報処理装置は、プリンタ、複写機、複合機、コンピュータを含む群から選択される装置であることを特徴とする請求項１記載の情報処理装置。
【請求項６】
第１のＣＰＵ及びインタフェースを有する情報処理装置の前記インタフェースに接続可能に構成されると共に、第２のＣＰＵ及びメモリを備え、前記インタフェースに接続されたことに応じて、サブＣＰＵとして使用されることを特徴とする情報処理モジュール。
【請求項７】
前記情報処理モジュールの仕様を示す情報を含む仕様情報を格納した格納手段と、前記メモリの接続先を前記インタフェース側又は前記第２のＣＰＵ側に切り換える切換手段とを備えることを特徴とする請求項６記載の情報処理モジュール。
【請求項８】
前記第２のＣＰＵは、前記情報処理装置から前記メモリにロードされたプログラム及び処理データに基づきデータ処理を行うことを特徴とする請求項６記載の情報処理モジュール。
【請求項９】
情報処理装置の制御方法であって、
第１のＣＰＵ及びインタフェースを有する第１の情報処理部の前記インタフェースに、第２のＣＰＵ及びメモリを有する第２の情報処理部が接続されたか否かを判別するステップと、
前記第２の情報処理部が接続されたと判断した場合、前記第２の情報処理部をサブＣＰＵとして使用するステップと、
を備えることを特徴とする制御方法。
【請求項１０】
情報処理装置の制御方法をコンピュータに実行させるプログラムであって、
第１のＣＰＵ及びインタフェースを有する第１の情報処理部の前記インタフェースに、第２のＣＰＵ及びメモリを有する第２の情報処理部が接続されたか否かを判別するモジュールと、
前記第２の情報処理部が接続されたと判断された場合、前記第２の情報処理部をサブＣＰＵとして使用するモジュールと、
を備えることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵタイプのメモリモジュールを接続可能な情報処理装置、情報処理モジュール、制御方法、及びプログラムに関する。
【背景技術】
【０００２】
一般に、パーソナルコンピュータやプリンタなどの情報処理装置は、各種制御を行うＣＰＵ、プログラムや固定データを格納するＲＯＭ、ＣＰＵのワーク領域やデータの一時記憶領域等に使用されるＲＡＭ、データの入出力を行うＩ／Ｏポート等を備えている。情報処理装置においては、機能を拡張或いは性能を向上させるために、ＲＡＭの容量を増やすことができるように増設ＲＡＭ用のスロットを設けている場合が多い。
【０００３】
ここで、増設用ＲＡＭとしては、例えば１６８ピンまたは１４４ピンのＳＤＲＡＭＤＩＭＭ（Double Inline Memory Module）タイプのＲＡＭモジュールがある。この種のＲＡＭモジュールのインタフェースは、ＰＣ１００或いはＰＣ１３３（１００ＭＨｚ、１３３ＭＨｚのシステムバスに対応したＳＤＲＡＭ及びＳＤＲＡＭを搭載したＤＩＭＭの規格）等のＩｎｔｅｌ社の規定した仕様に準拠した製品が標準的である。そのため、一般的にその仕様に合わせたものとなっている。
【０００４】
上記ＲＡＭモジュールには、複数の半導体ＲＡＭと２線式シリアルバス（Ｉ２Ｃバス）対応のＥＥＰＲＯＭが実装されており、該ＥＥＰＲＯＭ内にはＲＡＭモジュールの仕様（容量、スピード、構成、メーカ名等）を示す情報が格納されている。情報処理装置のスロットにＲＡＭモジュールを増設し使用する場合、ＲＡＭモジュールにおけるインタフェースが含まれているＩ２Ｃバスを介してＲＡＭモジュールの仕様を示す情報をＣＰＵが取り込むことで、各種のＲＡＭモジュールに対応している。
【０００５】
また、情報処理装置においては、ＰＣＩ（Peripheral Component Interconnect）等の標準的な拡張インタフェース或いは装置毎に異なる拡張用の専用インタフェーススロットを設けている場合が多い。専用インタフェーススロットにＣＰＵ或いは専用ＡＳＩＣ（Application Specified IC）等のＩＣを実装したボードを増設し、情報処理装置本体側の処理と並行して増設ボードでデータ処理を実行させる。これにより、情報処理装置の機能拡張及び性能向上を図っている（例えば、特許文献１参照）。
【特許文献１】特開２００１−２９０７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の情報処理装置においては、情報処理装置に機能拡張及び性能向上のための増設ボード用の拡張インタフェースを設けることは、Ｉ／Ｏ用ＩＣの接続用端子を増加する多ピン化が必要となる。そのため、コストの増大を招くと共に増設ボード関連部分の小型化を妨げることとなっていた。また、情報処理装置に専用ＡＳＩＣ等のＩＣを実装したハード化された増設ボードを設けることは、増設ボードのデータ処理機能は固定化されている。そのため、装置毎に異なる或いは各装置でのその時々で必要とするデータ処理機能に柔軟に対応することができなかった。
【０００７】
本発明の目的は、情報処理装置本体側のハード構成を変更すること無く、サブＣＰＵで動作させるプログラムを変更することで、様々な装置及び処理に対応することを可能とし、容易に情報処理装置の性能向上及び機能拡張を図ることを可能とした情報処理装置、情報処理モジュール、制御方法、及びプログラムを提供することにある。
【課題を解決するための手段】
【０００８】
上述の目的を達成するために、本発明の情報処理装置は、第１のＣＰＵ及びインタフェースを備え、前記第１のＣＰＵは、前記インタフェースに、第２のＣＰＵ及びメモリを有する情報処理部が接続されたか否かを判別し、前記情報処理部が接続されたと判断した場合、前記情報処理部をサブＣＰＵとして使用することを特徴とする。
【０００９】
尚、本発明は、第１のＣＰＵ及びインタフェースを有する第１の情報処理部と、前記第１の情報処理部に前記インタフェースを介して着脱自在に接続され、第２のＣＰＵ及びメモリを有する第２の情報処理部とを備え、前記第１のＣＰＵは、前記増設用インタフェースに前記第２の情報処理部が接続されたか否かを判別し、前記第２の情報処理部が接続されたと判断した場合、前記第２のＣＰＵで動作させるプログラム及び処理データを前記増設用インタフェースを介して前記メモリにロードすると共に、前記第２のＣＰＵを起動してサブＣＰＵとして機能させ、前記第２のＣＰＵは、前記メモリにロードされた前記プログラム及び前記処理データに基づきデータ処理を行う、構成としてもよい。
【００１０】
また、本発明は、前記第１の情報処理部が前記インタフェースを複数備える、構成としてもよい。
【００１１】
また、本発明は、前記第２の情報処理部が前記メモリを複数備える、構成としてもよい。
【発明の効果】
【００１２】
本発明によれば、情報処理装置の第１のＣＰＵは、インタフェースに、第２のＣＰＵ及びメモリを有する情報処理部が接続された場合、情報処理部をサブＣＰＵとして使用する。これにより、情報処理装置本体側、即ち第１のＣＰＵの制御により、第２の情報処理部をサブＣＰＵとして機能させることが可能となり、データ処理機能を変更可能な情報処理装置を実現することが可能となる。
【００１３】
即ち、従来のように、増設ボードのデータ処理機能が固定化されているために装置毎に異なるデータ処理機能或いは各装置でのその時々で必要とするデータ処理機能に柔軟に対応できないという不具合を解消することができる。これにより、様々な処理に対応することが可能となり、容易に情報処理装置の性能向上及び機能拡張を図ることできるという効果がある。また、従来のように、機能拡張及び性能向上のための増設ボード用の拡張インタフェースを設けた場合のコストの増大や増設ボード関連部分の小型化を妨げるという不具合を解消できる。これにより、コスト低減や省スペース化が可能となる効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づき説明する。
【００１５】
図１は、本発明の実施の形態に係る情報処理装置の要部の構成を示すブロック図である。
【００１６】
図１において、情報処理装置は、例えば静電写真方式プリンタとして構成されており、増設用ＣＰＵタイプのＲＡＭモジュール（以下ＣＰＵタイプＲＡＭモジュールと略称）１と、メインボード２とを備えている。尚、図１では情報処理装置の他の構成要素（操作部、表示部など）の図示は省略するものとする。
【００１７】
ＣＰＵタイプＲＡＭモジュール１は、物理的には例えば図２に示すような１６８ピンのＳＤＲＡＭＤＩＭＭの形状を有し、そのインタフェースは例えばＩｎｔｅｌ ＰＣ１００に準拠した仕様となっている。ＣＰＵタイプＲＡＭモジュール１は、メインボード２が備える後述の増設ＲＡＭ用コネクタ（１）１５または増設ＲＡＭ用コネクタ（２）１６に対し着脱自在に接続されるものである。
【００１８】
ＣＰＵタイプＲＡＭモジュール１（第２の情報処理部）は、サブＣＰＵ１０１（第２のＣＰＵ）、ＡＳＩＣ１０２（切換手段）、ＳＤＲＡＭ１０３ａ（メモリ）、ＳＤＲＡＭ１０３ｂ（メモリ）を備えている。ＣＰＵタイプＲＡＭモジュール１は、更に、シリアルＥＥＰＲＯＭ１０４（格納手段）、ＲＯＭ１０５、バススイッチ１０６〜１０９（切換手段）を備えている。
【００１９】
メインボード２（第１の情報処理部）には、メインＣＰＵ１１（第１のＣＰＵ）、ＡＳＩＣ１２、ＲＯＭ１３、ＲＡＭ１４が実装されている。メインボード２には、更に、増設ＲＡＭ用コネクタ（１）１５（増設用インタフェース）、増設ＲＡＭ用コネクタ（２）１６（増設用インタフェース）、増設ＲＡＭ用バス１７、プリンタエンジン１８が実装されている。
【００２０】
先ず、メインボード２の構成を説明する。メインＣＰＵ１１は、ＲＯＭ１３に格納されたプログラムに基づき情報処理装置全体の制御を行うものであり、プログラムに基づき図５及び図６のフローチャートに示す処理を実行する。ＲＯＭ１３は、プログラムや固定データを格納する。ＲＡＭ１４は、メインＣＰＵ１１のワーク領域、不図示のホストコンピュータ或いはネットワークからホスト・ネットワークＩ／Ｆ１２ｃを経由して送信される印字データを受信するための受信バッファに使用される。更に、ＲＡＭ１４は、エンジンＩ／Ｆ１２ｅを介して印字データをプリンタエンジン１８に送出するための送信バッファ等に使用される。
【００２１】
ＡＳＩＣ１２は、ＣＰＵインタフェース（以下Ｉ／Ｆ）１２ａ、ＲＯＭ制御部１２ｂ、ホスト・ネットワークＩ／Ｆ１２ｃ、ＲＡＭ制御部１２ｄ、エンジンＩ／Ｆ１２ｅを備えている。ＣＰＵＩ／Ｆ１２ａは、ＡＳＩＣ１２とメインＣＰＵ１１との間のインタフェースを司る。ＲＯＭ制御部１２ｂは、ＲＯＭ１３からのプログラムの読み出しを制御する。ホスト・ネットワークＩ／Ｆ１２ｃは、ＡＳＩＣ１２と不図示のホストコンピュータ或いはネットワークとの間のインタフェースを司る。ＲＡＭ制御部１２ｄは、ＲＡＭ１４に対するデータの書き込み/読み出しを制御する。エンジンＩ／Ｆ１２ｅは、ＡＳＩＣ１２とプリンタエンジン１８との間のインタフェースを司る。
【００２２】
増設ＲＡＭ用コネクタ（１）１５、増設ＲＡＭ用コネクタ（２）１６には、通常のＳＤＲＡＭＤＩＭＭタイプのＲＡＭモジュールもしくはＣＰＵタイプＲＡＭモジュール１を接続することができる。図１では、増設ＲＡＭ用コネクタ（１）１５にＣＰＵタイプＲＡＭモジュール１（もしくは通常のＲＡＭモジュール）を接続している場合を示している。この場合、増設ＲＡＭ用コネクタ（２）１６にＣＰＵタイプＲＡＭモジュール１（もしくは通常のＲＡＭモジュール）を接続してもよい。プリンタエンジン１８は、感光体にレーザ光を照射して感光体上に静電潜像を形成し、該静電潜像をトナーで現像して用紙にトナー像を転写する静電写真方式により画像形成を行う。
【００２３】
次に、ＣＰＵタイプＲＡＭモジュール１の構成を説明する。サブＣＰＵ１０１は、システムバス１１４を介してＡＳＩＣ１０２及びＲＯＭ１０５に接続されている。サブＣＰＵ１０１は、ＲＯＭ１０５に格納されたプログラムにより動作すると共に、ＡＳＩＣ１０２内のＲＡＭ制御部１０２ｃ、バス１１５及びバススイッチ１０７、１０９を介して、ＳＤＲＡＭ１０３ａ、ＳＤＲＡＭ１０３ｂ上のプログラムでも動作する。また、サブＣＰＵ１０１は、プログラムに基づき図７のフローチャートに示す処理を実行する。
【００２４】
ＡＳＩＣ１０２は、ＣＰＵＩ／Ｆ１０２ａ、Ｉ２Ｃ制御部１０２ｂ、ＲＡＭ制御部１０２ｃ、バス制御部１０２ｄを備えている。ＣＰＵ Ｉ／Ｆ１０２ａは、ＡＳＩＣ１０２とサブＣＰＵ１０１との間のインタフェースを司る。Ｉ２Ｃ制御部１０２ｂは、Ｉ２Ｃバス１１２と接続され、増設ＲＡＭＩ／Ｆのシリアルインタフェース（Ｉ２Ｃ）の制御を司る。ＲＡＭ制御部１０２ｃは、ＳＤＲＡＭ１０３ａ、１０３ｂに対するデータの書き込み/読み出しを制御する。バス制御部１０２ｄは、バススイッチ１０６〜１０９のＯＮ、ＯＦＦを制御する。
【００２５】
ＳＤＲＡＭ１０３ａ、ＳＤＲＡＭ１０３ｂには、プログラムやデータがロードされる。ＳＤＲＡＭ１０３ａとＳＤＲＡＭ１０３ｂとは、メインＣＰＵ１１及びサブＣＰＵ１０１の何れからも別のアドレス空間にマップされている。シリアルＥＥＰＲＯＭ１０４は、増設ＲＡＭＩ／Ｆのシリアルインタフェース（Ｉ２Ｃ）に接続されると共に、ＡＳＩＣ１０２内のＩ２Ｃ制御部１０２ｂに接続されている。シリアルＥＥＰＲＯＭ１０４には、ＣＰＵタイプＲＡＭモジュール１の仕様（容量、スピード、構成、メーカ名等）を示す情報が格納されている。該情報にはＳＰＤ（Serial Presence Detect）情報が含まれる。ＲＯＭ１０５は、プログラムや固定データを格納する。
【００２６】
バススイッチ１０６は、ＳＤＲＡＭ１０３ａのバスをメインＣＰＵ１１側（増設ＲＡＭ用バス１７側）に切り換える。バススイッチ１０７は、ＳＤＲＡＭ１０３ａのバスをサブＣＰＵ１０１側（ＡＳＩＣ１０２側）に切り換える。バススイッチ１０８は、ＳＤＲＡＭ１０３ｂのバスをメインＣＰＵ１１側（増設ＲＡＭ用バス１７側）に切り換える。バススイッチ１０９は、ＳＤＲＡＭ１０３ｂのバスをサブＣＰＵ１０１側（ＡＳＩＣ１０２側）に切り換える。
【００２７】
増設ＲＡＭ Ｉ／ＦのＲＡＭ制御信号１１１のラインは、バススイッチ１０６、１０７を介してＳＤＲＡＭ１０３ａ、ＳＤＲＡＭ１０３ｂに接続されている。また、ＡＳＩＣ１０２内のバス制御部１０２ｄの出力信号１１３のラインは、各バススイッチ１０６〜１０９の制御端子に接続されており、各バススイッチ１０６〜１０９のＯＮ、ＯＦＦを個別に制御することが可能となっている。
【００２８】
図３は、情報処理装置のＳＰＤＩ／Ｆ（Ｉ２Ｃバス）、即ち、増設ＲＡＭ Ｉ／Ｆのシリアルインタフェース（Ｉ２Ｃ）部分の詳細構成を示すブロック図である。増設ＲＡＭＩ／Ｆは公知であるため、詳細な説明は省略し簡単な説明を以下に示す。
【００２９】
図３において、増設ＲＡＭＩ／Ｆシリアルインタフェース（Ｉ２Ｃ）部分において、シリアルＥＥＰＲＯＭ１０４に接続される信号は、制御用クロック信号ＳＣＬ、双方向データ信号ＳＤＡ、及びアドレス信号Ａ２、Ａ１、Ａ０の５本で構成される。アドレス信号Ａ２、Ａ１、Ａ０の接続は、使用する増設ＲＡＭ用コネクタにより異なる。図３の例は増設ＲＡＭ用コネクタ（１）１５を使用した場合であるため、アドレス信号Ａ２、Ａ１、Ａ０は全てＧＮＤ、即ちLowレベルの設定になっている。増設ＲＡＭ用コネクタ（２）１６を用いた場合は、アドレス信号Ａ２、Ａ１はLowレベルの設定、アドレス信号Ａ０はHighレベルの設定となるようになっている。
【００３０】
図４（ａ）〜（ｄ）は、情報処理装置のＳＰＤＩ／Ｆ（Ｉ２Ｃバス）の動作を示すタイミング図である。
【００３１】
図４（ａ）は、制御用クロック信号ＳＣＬ、双方向データ信号ＳＤＡのタイミングを示している。
【００３２】
図４（ａ）において、Ｔ１のタイミングで情報処理装置のメインボード２側（メインＣＰＵ１１〜増設ＲＡＭ用バス１７が実装された側）が双方向データ信号ＳＤＡをLowにした後、制御用クロック信号ＳＣＬをLowにすることで、スタートビットを示す。以後、制御用クロック信号ＳＣＬを８回、High、Lowを繰り返し、Ｔ４のタイミングでＣＰＵタイプＲＡＭモジュール１側が双方向データ信号ＳＤＡをLowにする。また、Ｔ５のタイミングでＣＰＵタイプＲＡＭモジュール１側が双方向データ信号ＳＤＡをHighにする。これにより、確認応答信号ＡＣＫを返すようなハンドシェイクにより通信を行う。
【００３３】
図４（ｂ）は、ＥＥＰＲＯＭ１０４に格納されたＣＰＵタイプＲＡＭモジュール１の仕様（容量、スピード、構成、メーカ名等）を示す情報をメインボード２側が読み出す動作を示している。
【００３４】
図４（ｂ）において、本実施の形態においては、上記ＣＰＵタイプＲＡＭモジュール１の仕様を示す情報におけるメモリに関する部分は、ＣＰＵタイプＲＡＭモジュール１に実装されたＲＡＭに応じた標準仕様の内容となっている。標準仕様の内容と異なるのは、以下の点である。Manufacturer specific領域（具体的には９９バイト〜１２５バイト）内に、メインＣＰＵ１１が、メインボード２に増設されたＲＡＭモジュール（ＤＩＭＭ）が通常のＲＡＭモジュールかＣＰＵタイプＲＡＭモジュールかを判別可能とするＳＰＤ情報を格納している点である。ＳＰＤ情報は、具体的には、ＣＰＵタイプＲＡＭモジュールであることを示すフラグ、実装されているＣＰＵタイプ、動作周波数、ＲＯＭタイプ等である。
【００３５】
スタートビットに続くslave address（８ビット）の前半４ビットは、１、０、１、０の固定であり、５ビット〜７ビット目は、増設ＲＡＭ用コネクタの識別用であり、本実施の形態では、ＣＰＵタイプＲＡＭモジュール１にアクセスする場合は全て０となる。また、最後のビット（８ビット目）は、リード（１）／ライト（０）の識別用であり、ＥＥＰＲＯＭ１０４からのリードでは１になる。尚、slave address（８ビット）の前半４ビットで、ＥＥＰＲＯＭ１０４とＩ２Ｃ制御部１０２ｂとのアクセスを識別している。
【００３６】
図４（ｃ）は、メインボード２側からＣＰＵタイプＲＡＭモジュール１のＩ２Ｃ制御部１０２ｂへのライト動作を示している。また、図４（ｄ）は、メインボード２側からＣＰＵタイプＲＡＭモジュール１のＩ２Ｃ制御部１０２ｂへのリード動作を示している。
【００３７】
図４（ｃ）、図４（ｄ）において、メインボード２側からＣＰＵタイプＲＡＭモジュール１のＩ２Ｃ制御部１０２ｂへのアクセスであるため、slave address（８ビット）の前半４ビットは０、１、０、１となっている。
【００３８】
図８は、情報処理装置のメインボード２側からＣＰＵタイプＲＡＭモジュール１のＩ２Ｃ制御部１０２ｂに対するアクセス動作の詳細を示す図である。図８（ａ）は、ワードアドレス０〜３（ｈ）のリード動作によりＣＰＵタイプＲＡＭモジュール１のステータス情報が読み出され、ライト動作により動作コマンドが送出される状態を示す図である。図８（ｂ）は、動作コマンドの詳細を示す図である。図８（ｃ）は、ステータスの詳細を示す図である。
【００３９】
図８（ａ）において、ワードアドレス０〜３（ｈ）のリード動作によりＣＰＵタイプＲＡＭモジュール１のステータス情報（ステータス０〜３）が読み出され、ライト動作により動作コマンド（コマンド０〜３）が送出されることになる。ワードアドレス４〜７（ｈ）は、ＳＤＲＡＭ１０３ａ、ＳＤＲＡＭ１０３ｂにロードされたサブＣＰＵ１０１用のプログラムのスタートアドレスを指定するために使用される。
【００４０】
図８（ｂ）において、動作コマンド０の各ビットの制御により、ＣＰＵタイプＲＡＭモジュール１の動作を制御することができることを示している。即ち、ビットＤ７は、リセットの状態（０：リセット、１：ノットリセット）を示している。ビットＤ６は、スタート/ストップの状態（０：ストップ、１：スタート）を示している。ビットＤ５は、プログラムロードの状態（０：ロード中）を示している。
【００４１】
ビットＤ４は、データロードの状態（０：ロード中）を示している。ビットＤ３は、ＳＤＲＡＭ１０３ｂ（ＢＮＫ１）のバス切換を示している。ビットＤ２は、ＳＤＲＡＭ１０３ａ（ＢＮＫ０）のバス切換を示している。ビットＤ１は、未使用を示している。ビットＤ０は、奇数パリティを示している。また、動作コマンド１〜３は、ロードされたプログラムで定義することで、各処理に応じた動作の対応を可能としている。
【００４２】
図８（ｃ）において、ステータス０の各ビットを判別することで、ＣＰＵタイプＲＡＭモジュール１の状態を把握することができることを示している。即ち、ビットＤ７及びＤ６は、状態がどのような段階か（００：リセット、０１：ストップ、１０：処理中、１１：アイドル（レディ））を示す。ビットＤ５及びＤ４は、どのように終了したか（００：正常終了、０１：異常終了、１ｘ：未使用）を示している。ビットＤ３及びＤ２は、未使用を示している。ビットＤ０は、奇数パリティを示している。また、ステータス１〜３は、ロードされたプログラムで定義することで、各処理に応じた動作の対応を可能としている。
【００４３】
次に、上記の如く構成された本実施の形態の情報処理装置における動作を図５〜図７のフローチャートを参照しながら詳細に説明する。
【００４４】
図５は、情報処理装置のメインボード２のメインＣＰＵ１１におけるＲＡＭモジュール判別処理を示すフローチャートである。本処理はメインＣＰＵ１１がプログラムに基づき実行する。
【００４５】
図５において、先ず、メインボード２のメインＣＰＵ１１は、Ｉ２Ｃバス１１２を介してＣＰＵタイプＲＡＭモジュール１のシリアルＥＥＰＲＯＭ１０４に格納されているＳＰＤ情報を読み出す（ステップＳ５０１）。次に、メインＣＰＵ１１は、メインボード２に接続されたＲＡＭモジュールが、通常のＲＡＭモジュールであるかＣＰＵタイプＲＡＭモジュール１であるかを、ＳＰＤ情報に基づき判別する（ステップＳ５０２）。
【００４６】
メインボード２に接続されたＲＡＭモジュールが通常のＲＡＭモジュールであると判別した場合は、通常のＲＡＭモジュールを通常のＲＡＭとして使用するため（ステップＳ５０４）、この場合の説明は省略する。一方、メインボード２に接続されたＲＡＭモジュールがＣＰＵタイプＲＡＭモジュール１であると判別した場合は、メインＣＰＵ１１は、ＣＰＵタイプＲＡＭモジュール１をサブＣＰＵ及びＲＡＭとして使用する（ステップＳ５０３）。
【００４７】
この場合、メインボード２の増設ＲＡＭ用コネクタ（１）１５に対するＣＰＵタイプＲＡＭモジュール１の接続に伴い、メインＣＰＵ１１は、以下の制御を行う。即ち、メインＣＰＵ１１は、増設ＲＡＭ用バス１７及び増設ＲＡＭ用コネクタ（１）１５を介して、ＣＰＵタイプＲＡＭモジュール１内のサブＣＰＵ１０１及びＡＳＩＣ１０２を制御する。
【００４８】
図６は、情報処理装置のメインボード２に接続されたＲＡＭモジュールがＣＰＵタイプＲＡＭモジュールの場合のメインＣＰＵ１１における処理を示すフローチャートである。本処理はメインＣＰＵ１１がプログラムに基づき実行する。
【００４９】
図６において、先ず、メインボード２のメインＣＰＵ１１は、ＣＰＵタイプＲＡＭモジュール１のシリアルＥＥＰＲＯＭ１０４に格納されている上述した仕様（容量、スピード、構成、メーカ名等）を示す情報に基づき、以下の処理を行う。即ち、メインＣＰＵ１１は、ＣＰＵタイプＲＡＭモジュール１の仕様を確認すると共に、ＣＰＵタイプＲＡＭモジュール１内のＳＤＲＡＭ１０３ａ及びＳＤＲＡＭ１０３ｂの初期化を行う（ステップＳ６０１）。
【００５０】
尚、ＣＰＵタイプＲＡＭモジュール１側の詳細な動作は後述するが、情報処理装置のパワーオンリセット時におけるＣＰＵタイプＲＡＭモジュール１内のＳＤＲＡＭ１０３ａ、ＳＤＲＡＭ１０３ｂは、何れもメインＣＰＵ１１側からアクセスできる設定となっている。
【００５１】
次に、メインＣＰＵ１１は、ＣＰＵタイプＲＡＭモジュール１のＩ２Ｃバス１１２にコマンドを送る。メインＣＰＵ１１は、これと共に、ＣＰＵタイプＲＡＭモジュール１のサブＣＰＵ１０１が処理すべき動作を実行するためのプログラムを例えばＳＤＲＡＭ１０３ａにロードする（ステップＳ６０２）。メインＣＰＵ１１は、引続き同様に、サブＣＰＵ１０１が処理すべきデータをＳＤＲＡＭ１０３ａにロードする（ステップＳ６０３）。
【００５２】
次に、メインＣＰＵ１１は、Ｉ２Ｃバス１１２を介してＣＰＵタイプＲＡＭモジュール１の状態を調べ、ＣＰＵタイプＲＡＭモジュール１がレディー状態となるのを待つ（ステップＳ６０４）。ＣＰＵタイプＲＡＭモジュール１がレディー状態となると、メインＣＰＵ１１は、ＳＤＲＡＭ１０３ａのバスを切り換えサブＣＰＵ１０１側に設定すると共に、サブＣＰＵ１０１を起動する（ステップＳ６０５）。これにより、サブＣＰＵ１０１は、上記ステップＳ６０２でＳＤＲＡＭ１０３ａにロードされたプログラムに従いデータ処理を開始する。
【００５３】
次に、メインＣＰＵ１１は、サブＣＰＵ１０１が継続すべき処理があるか否かを判断する（ステップＳ６０６）。継続すべき処理がある場合、メインＣＰＵ１１は、サブＣＰＵ１０１による処理すべきデータをＣＰＵタイプＲＡＭモジュール１内のもう一方のＳＤＲＡＭ１０３ｂにロードする（ステップＳ６０７）。次に、メインＣＰＵ１１は、サブＣＰＵ１０１の処理が終了するのを待ち（ステップＳ６０８）、次の処理に進む。
【００５４】
次に、メインＣＰＵ１１は、サブＣＰＵ１０１を停止させ、ＳＤＲＡＭ１０３ａのバスを切り換えメインＣＰＵ１１側に設定する。ＳＤＲＡＭ１０３ａにある処理済みデータを読み出すことで（ステップＳ６０９）、最初のデータの処理が完了したこととなる（ステップＳ６１０）。引続き処理すべきデータがある場合は、上記ステップＳ６０４に戻る。
【００５５】
以上のように、情報処理装置において、ＣＰＵタイプＲＡＭモジュール１内のＳＤＲＡＭ１０３ａのバスを、メインＣＰＵ１１側とサブＣＰＵ１０１側とに交互に切り換える。これにより、２つのＣＰＵ（メインＣＰＵ１１とサブＣＰＵ１０１）による並行処理を行うことができる。
【００５６】
図７は、情報処理装置のＣＰＵタイプＲＡＭモジュール１のサブＣＰＵ１０１における処理を示すフローチャートである。本処理はサブＣＰＵ１０１がプログラムに基づき実行する。
【００５７】
図７において、先ず、情報処理装置のリセットが解除されると、サブＣＰＵ１０１は、ＣＰＵタイプＲＡＭモジュール１内部の初期化処理を行う（ステップＳ７０１）。サブＣＰＵ１０１は、メインＣＰＵ１１からのプログラムロードが終了したか否かの判断（ステップＳ７０２）を行う。更に、サブＣＰＵ１０１は、メインＣＰＵ１１からのデータロードが終了したか否かの判断（ステップＳ７０３）を行う。更に、サブＣＰＵ１０１は、メインＣＰＵ１１からの起動指示があるか否かの判断（ステップＳ７０４）を行う。
【００５８】
メインＣＰＵ１１からプログラムロード及びデータロードが終了し起動指示があると、サブＣＰＵ１０１は、ＳＤＲＡＭ１０３ａに格納されているプログラムに基づきデータ処理を行い（ステップＳ７０５）、終了するまでデータ処理を継続する（ステップＳ７０６）。データ処理が終了すると、サブＣＰＵ１０１は、データ処理が終了した旨をメインＣＰＵ１１に報告すると共に（ステップＳ７０７）、ステータスの終了フラグをセットする（ステップＳ７０８）。これ以降は、サブＣＰＵ１０１は、メインＣＰＵ１１からのコマンドに基づき動作を決定する。
【００５９】
以上説明したように、本実施の形態によれば以下の効果を奏する。
【００６０】
情報処理装置のメインボード２に対し、標準的な増設用ＲＡＭＤＩＭＭスロット、即ち増設ＲＡＭ用コネクタ（１）１５または増設ＲＡＭ用コネクタ（２）１６を介して、通常のＲＡＭモジュール或いはＣＰＵタイプＲＡＭモジュール１を増設可能としている。これにより、通常のＲＡＭモジュールが接続された場合は、ＲＡＭモジュールを通常のＲＡＭとして使用することができる。また、ＣＰＵタイプＲＡＭモジュール１が接続された場合は、情報処理装置本体（メインボード２のメインＣＰＵ１１）側の制御によりＣＰＵタイプＲＡＭモジュール１をサブＣＰＵとして使用することができる。これにより、データ処理機能を変更可能な情報処理装置を実現することが可能となる。
【００６１】
即ち、情報処理装置本体側（メインボード２側）のハードウェア構成を変更すること無く、ＣＰＵタイプＲＡＭモジュール１のサブＣＰＵ１０１で動作させるプログラムを変更することが可能となる。
【００６２】
従来のように、増設ボードのデータ処理機能が固定化されているために装置毎に異なるデータ処理機能或いは各装置でのその時々で必要とするデータ処理機能に柔軟に対応できないという不具合を解消できる。これにより、様々な処理に対応することが可能となり、容易に情報処理装置の性能向上及び機能拡張を図ることできるという効果がある。
【００６３】
また、従来のように、機能拡張及び性能向上のための増設ボード用の拡張インタフェースを設けた場合のコストの増大や増設ボード関連部分の小型化を妨げるという不具合を解消できる。これにより、コスト低減や省スペース化が可能となる効果がある。
【００６４】
［他の実施の形態］
上記実施の形態では、情報処理装置のＣＰＵタイプＲＡＭモジュール１内にＲＯＭ１０５を備えた場合を例に挙げたが、これに限定されるものではない。ＲＯＭ１０５の代わりにフラッシュメモリ等の書き換え可能なメモリを備えてもよいことは言うまでもない。この場合は、処理毎もしくは電源ＯＦＦ毎にプログラムをロードする必要がなくなり、処理時間の短縮を図ることができる。
【００６５】
また、上記実施の形態では、ＣＰＵタイプＲＡＭモジュール１のサブＣＰＵ１０１が例えばキャッシュメモリもしくはＳＲＡＭを内蔵している場合には、以下のように制御してもよい。メインボード２のメインＣＰＵ１１により供給されるプログラム及びデータをキャッシュメモリもしくはＳＲＡＭにロードし実行する。これにより、更なる処理時間の短縮と、メインＣＰＵ１１側で使用できるメモリ空間を増やすことが可能となる。
【００６６】
また、上記実施の形態では、ＣＰＵタイプＲＡＭモジュール１のインタフェースをＩｎｔｅｌＰＣ１００に準拠する仕様とした場合を例に挙げたが、これに限定されるものではない。他の規格に準拠した仕様とすることが可能である。
【００６７】
また、上記実施の形態では、情報処理装置のメインボード２に増設ＲＡＭ用コネクタを２つ配設し、ＣＰＵタイプＲＡＭモジュール１にＳＤＲＡＭを２つ配設した場合を例に挙げたが、これに限定されるものではない。増設ＲＡＭ用コネクタ及びＳＤＲＡＭの配設個数は任意とすることができる。
【００６８】
また、上記実施の形態では、情報処理装置を静電写真方式により画像形成を行うプリンタとした場合を例に挙げたが、これに限定されるものではない。静電写真方式により画像形成を行う複写機・複合機、インクジェット方式などの静電写真方式以外の方式により画像形成を行うプリンタ・複写機・複合機、パーソナルコンピュータ・ワークステーション等の各種コンピュータに適用することができる。
【００６９】
また、本発明の目的は、以下の処理を実行することによって達成される。即ち、上述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出す処理である。
【００７０】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施の形態の機能を実現することになり、そのプログラムコード及び該プログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００７１】
また、プログラムコードを供給するための記憶媒体としては、次のものを用いることができる。例えば、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等である。または、プログラムコードをネットワークを介してダウンロードしてもよい。
【００７２】
また、コンピュータが読み出したプログラムコードを実行することにより、上記実施の形態の機能が実現される場合も本発明に含まれる。加えて、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【００７３】
更に、前述した実施形態の機能が以下の処理によって実現される場合も本発明に含まれる。即ち、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれる。その後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行う場合である。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態に係る情報処理装置の要部の構成を示すブロック図である。
【図２】情報処理装置のＣＰＵタイプＲＡＭモジュールの例を示す図である。
【図３】情報処理装置のＳＰＤＩ／Ｆ（Ｉ２Ｃバス）の詳細構成を示すブロック図である。
【図４】ＳＰＤ Ｉ／Ｆ（Ｉ２Ｃバス）の動作を示すタイミング図であり、（ａ）は制御用クロック信号ＳＣＬ、双方向データ信号ＳＤＡのタイミングを示す図、（ｂ）はＥＥＰＲＯＭに格納されたＣＰＵタイプＲＡＭモジュールの仕様をメイン側が読み出す動作を示す図、（ｃ）はメインボード側からＩ２Ｃ制御部へのライト動作を示す図、（ｄ）はメインボード側からＩ２Ｃ制御部へのリード動作を示す図である。
【図５】情報処理装置のメインボードのメインＣＰＵにおけるＲＡＭモジュール判別処理を示すフローチャートである。
【図６】メインボードに接続されたＲＡＭモジュールがＣＰＵタイプＲＡＭモジュールの場合のメインＣＰＵにおける処理を示すフローチャートである。
【図７】サブＣＰＵにおける処理を示すフローチャートである。
【図８】メインボード側におけるＩ２Ｃ制御部へのアクセス動作の詳細を示す図であり、（ａ）はワードアドレス０〜３（ｈ）のリード動作によりＣＰＵタイプＲＡＭモジュールのステータス情報が読み出され、ライト動作により動作コマンドが送出される状態を示す図、（ｂ）は動作コマンドの詳細を示す図、（ｃ）はステータスの詳細を示す図である。
【符号の説明】
【００７５】
１  ＣＰＵタイプＲＡＭモジュール
２  メインボード
１１  メインＣＰＵ
１２  ＡＳＩＣ
１５、１６  増設ＲＡＭ用コネクタ
１７  増設ＲＡＭ用バス
１０１  サブＣＰＵ
１０２  ＡＳＩＣ
１０３ａ、１０３ｂ  ＳＤＲＡＭ
１０４  シリアルＥＥＰＲＯＭ
１０６〜１０９  バススイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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