(57)【要約】【課題】ＤＲＡＭの１情報保持性及び信頼性に優れた半導体装置及びその製造方法を提供する。【解決手段】半導体基板上にゲート絶縁膜及びゲート電極を順次形成し、前記ゲート絶縁膜及び前記ゲート電極の側部を少なくとも覆うシリコン窒化膜を形成する工程を備えた半導体装置の製造方法であって、減圧ＣＶＤ法により所定の厚みのシリコン窒化物層を形成する工程と、減圧雰囲気下で前記シリコン窒化物層を窒素に暴露させる工程とを繰り返し行って、前記シリコン窒化物層を複数積層することにより、前記シリコン窒化膜を形成することを特徴とする半導体装置の製造方法を採用する。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜及びゲート電極を順次形成し、前記ゲート絶縁膜及び前記ゲート電極の側部を少なくとも覆うシリコン窒化膜を形成する工程を備えた半導体装置の製造方法であって、
減圧ＣＶＤ法により所定の厚みのシリコン窒化物層を形成する工程と、減圧雰囲気下で前記シリコン窒化物層を窒素に暴露させる工程とを繰り返し行って、前記シリコン窒化物層を複数積層することにより、前記シリコン窒化膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン窒化膜は、前記半導体基板と前記ゲート電極との間から露出する前記ゲート絶縁膜の端部に接するように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
請求項１または請求項２に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
【請求項４】
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極の側部を少なくとも覆うシリコン窒化膜とが備えられたＭＯＳトランジスタを具備してなる半導体装置であって、
前記シリコン窒化膜中の水素濃度が１原子％以下であることを特徴とする半導体装置。
【請求項５】
前記シリコン窒化膜が、前記半導体基板と前記ゲート電極との間から露出する前記ゲート絶縁膜の端部に接していることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関するものである。
【背景技術】
【０００２】
近年、コンピューターや電気機器の主要部分には、多数のＭＯＳトランジスタや抵抗等を一つのチップ上に集積化する大規模集積回路(以下、ＬＳＩという)が採用されている。ＬＳＩの中でも、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの素子においては、急速な微細化が進んでいる。
【０００３】
図１０は、ＤＲＡＭのメモリセルを構成するＭＯＳトランジスタの断面模式図である。図１０に示すように、半導体基板１００表面の所定の領域にＳＴＩ（Shallow Trench Isolation）の素子分離領域１０１が形成されている。また、半導体基板１００には、素子分離領域１０１に隣接するｐウエル層１０２が形成されている。半導体基板１００のｐウエル層１０２上には、酸化シリコンからなるゲート絶縁膜１０３が形成され、その上に例えばｐ型ポリシリコン層１０４ａとＷなどの金属層１０４ｂとが積層されてなるゲート電極１０４が形成される。そして、ゲート電極１０４及びゲート絶縁膜１０３の端部１０３ａを覆うようにシリコン窒化膜１０５が形成されている。ゲート電極１０４に隣接する半導体基板１００には、ソース・ドレイン拡散層１０６が形成されている。
【０００４】
そして、半導体基板１００及びシリコン窒化膜１０５を覆うように、例えば酸化シリコンからなる層間絶縁膜１０７が形成され、層間絶縁膜１０７の表面は化学機械研磨（ＣＭＰ）によって平坦化され、更に層間絶縁膜１０７にはドライエッチングによりコンタクト孔１０７ａが設けられている。また、コンタクト孔１０７ａには、高融点金属等からなるコンタクトプラグ１１０が充填され、このコンタクトプラグ１１０がソース・ドレイン拡散層１０６に接続されている。
【０００５】
ソース・ドレイン拡散層１０６は、ゲート電極１０４の形成後に、イオン注入法によって半導体基板１００のｐウエル層１０２にＮ型不純物が注入されて形成される。このとき、注入されたＮ型不純物が半導体基板１００内を拡散して、ゲート絶縁膜１０３の端部１０３ａの下側まで回り込む。このようにして、図１０に示す半導体装置には、ゲートとドレインのオーバーラップ領域ＯＬが形成される。
【０００６】
ところで、シリコン窒化膜１０５の成膜方法としては、シラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、アンモニア（ＮＨ３）、窒素（Ｎ２）、水素（Ｈ２）等が適宜混合された混合ガスを反応ガスとして用いた化学気相成長（ＣＶＤ）法が周知であり、そして多用されている。ＣＶＤ法によって形成されたシリコン窒化膜１０５中には、水素原子が含まれ、この水素原子に由来するＳｉ−Ｈ結合が存在するとされている（特許文献１）。
【特許文献１】特開２００５−３０２８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで図１０に示すように、Ｓｉ−Ｈ結合を含むシリコン窒化膜１０５がゲート絶縁膜１０３の端部１０３ａに接した状態で、シリコン窒化膜１０５から水素原子が脱離する場合がある。水素原子の脱離が起きると、ゲートとドレインのオーバーラップ領域ＯＬにおける漏れ電流が増加し、ＤＲＡＭの１情報保持性及び信頼性が低下するおそれがあった。
【０００８】
本発明は、上記事情に鑑みてなされたものであって、ＤＲＡＭの１情報保持性及び信頼性に優れた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極を順次形成し、前記ゲート絶縁膜及び前記ゲート電極の側部を少なくとも覆うシリコン窒化膜を形成する工程を備えた半導体装置の製造方法であって、減圧ＣＶＤ法により所定の厚みのシリコン窒化物層を形成する工程と、減圧雰囲気下で前記シリコン窒化物層を窒素に暴露させる工程とを繰り返し行って、前記シリコン窒化物層を複数積層することにより、前記シリコン窒化膜を形成することを特徴とする。
また、本発明の半導体装置の製造方法においては、前記シリコン窒化膜を、前記半導体基板と前記ゲート電極との間から露出する前記ゲート絶縁膜の端部に接するように形成することが好ましい。
【００１０】
次に、本発明の半導体装置は、先に記載の半導体装置の製造方法によって製造されたことを特徴とする。
また、本発明の半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極の側部を少なくとも覆うシリコン窒化膜とが備えられたＭＯＳトランジスタを具備してなる半導体装置であって、前記シリコン窒化膜中の水素濃度が１原子％以下であることを特徴とする。
また、本発明の半導体装置においては、前記シリコン窒化膜が、前記半導体基板と前記ゲート電極との間から露出する前記ゲート絶縁膜の端部に接していることが好ましい。
【００１１】
上記の半導体装置の製造方法によれば、シリコン窒化物層を形成する工程と、減圧雰囲気下で前記シリコン窒化物層を窒素に暴露させる工程を繰り返し行うことで、シリコン窒化物層に含まれる水素原子を追い出してＳｉ−Ｈ結合の数を低減させることが可能になり、これにより、ゲートとドレインのオーバーラップ領域ＯＬにおける漏れ電流が増加するおそれがない。
また、シリコン窒化物層に含まれるＳｉ−Ｈ結合の数を低減させることで、ＭＯＳトランジスタの閾値電圧のバラツキを低減することが可能になる。
【００１２】
また、上記の半導体装置によれば、ゲート絶縁膜の端部を覆うシリコン窒化膜の水素濃度が１原子％以下であるので、ゲートとドレインのオーバーラップ領域ＯＬにおける漏れ電流が増加するおそれがない。
このため、本発明の半導体装置をＤＲＡＭに適用した場合には、ＤＲＡＭの１情報保持性及び信頼性を向上することが可能になる。
また、シリコン窒化物層に含まれるＳｉ−Ｈ結合の数を低減させることで、ＭＯＳトランジスタの閾値電圧のバラツキを低減することが可能になる。
【発明の効果】
【００１３】
本発明によれば、ＤＲＡＭの１情報保持性及び信頼性に優れた半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態である半導体装置及びその製造方法を図面を参照して説明する。本実施形態では、半導体装置をＤＲＡＭ素子に適用した例について説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置及びその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及びその製造方法における各部の寸法関係とは異なる場合がある。
【００１５】
「半導体装置の製造方法」
図１〜図８に、本実施形態の半導体装置の製造方法を説明するための工程図を示す。図１〜８に示す工程図は、ＤＲＡＭ素子のメモリセル部の形成工程を示す工程図である。本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極を形成するゲート電極形成工程と、ゲート絶縁膜及びゲート電極を覆う窒化シリコン膜を形成する窒化シリコン膜形成工程と、コンタクトプラグ及び容量部を形成する後工程とから概略構成されている。以下、各工程について順次説明する。
【００１６】
「ゲート電極形成工程」
まず、半導体基板上にゲート絶縁膜及びゲート電極を形成する工程（ゲート電極形成工程）について説明する。
図１に示すように、半導体基板１上に、ＳＴＩ（Shallow  Trench  Isolation）法により深さが２００〜３５０ｎｍ程度の素子分離領域２を形成する。素子分離領域２は、凹部に素子分離用のシリコン酸化膜２ａを形成することによって構成される。この素子分離領域２の形成によって、半導体基板１上に活性領域３が形成される。
【００１７】
次に図２に示すように、半導体基板１の活性領域３と素子分離領域２を覆うように、厚みが５〜１０ｎｍの酸化シリコンからなるゲート絶縁膜４を例えばＣＶＤ法または熱酸化法により形成する。その後、半導体基板１にボロンを注入してｐ型ウェル層５を形成する。ボロンを注入した後に、損傷回復のために熱処理が実施される。
次に、ゲート絶縁膜４上に、モノシラン（ＳiＨ４）及びフォスヒン(ＰＨ３)を原料ガスとして、ＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜６ａを形成する。次に、多結晶シリコン膜６ａの上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属膜６ｂを形成する。
【００１８】
次に、高融点金属膜６ｂ上に図示略のレジストを塗布し、ゲート電極６形成用のマスクを用い、フォトリソグラフィ法によりゲート電極６形成用のフォトレジストパターン（図示略）を形成する。そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、多結晶シリコン膜６ａ及び高融点金属膜６ｂ並びにゲート絶縁膜４をエッチングする。このようにして図３に示すように、ゲート電極６を形成する。ゲート電極６の形成によって、ゲート絶縁膜４の端部４ａが、ゲート電極６と半導体基板１との間から露出した状態になる。
更に図３に示すように、ゲート電極６をマスクとして、Ｎ型不純物（例えば、砒素：Ａs）のイオン注入を行い、窒素雰囲気中にてアニーリングを行い、ソース領域７Ａ及びドレイン領域７Ｂを形成する。
【００１９】
ソース領域７Ａ及びドレイン領域７Ｂは、Ｎ型不純物を半導体基板１に注入することにより形成されるため、注入されたＮ型不純物が半導体基板１内を拡散して、ゲート絶縁膜４の端部４ａの下側まで回り込む。このようにして、図３に示すように、ゲートとドレインのオーバーラップ領域ＯＬが形成される。
【００２０】
「窒化シリコン膜形成工程」
次に、ゲート絶縁膜及びゲート電極を覆う窒化シリコン膜を形成する工程（窒化シリコン膜形成工程）について説明する。
窒化シリコン膜８は、減圧ＣＶＤ法により所定の厚みのシリコン窒化物層を形成する工程と、減圧雰囲気下でシリコン窒化物層を窒素に暴露させる工程とを繰り返し行って、シリコン窒化物層を複数積層することによって形成する。
【００２１】
シリコン窒化物層を形成する手段としては、上述したように減圧ＣＶＤ法（Chemical Vapor Deposition）が好ましい。減圧ＣＶＤ法の条件としては、例えば、ジクロルシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ３）と窒素（Ｎ２）を反応ガスとし、雰囲気を７００℃、１Ｔｏｒｒの高温減圧雰囲気とする条件を例示できる。１回の減圧ＣＶＤ法で形成するシリコン窒化物層の厚みは、ＤＲＡＭ素子の集積度等に応じて適宜設定されるが、シリコン窒化物層の厚みが厚すぎると、窒素を暴露させたときに水素原子の脱離が困難になる。１回に形成するシリコン窒化物層の厚さは、３〜６ｎｍとし、望ましくは５ｎｍとする。３ｎｍより少ないと製造のスループットが低下し、６ｎｍより厚いと水素原子の脱離効果が不十分となる。
シリコン窒化物層の形成後に、減圧雰囲気下でシリコン窒化物層を窒素に暴露させる。このときの条件は、減圧ＣＶＤ装置の反応炉内に半導体基板１を設置したままの状態で、窒素（Ｎ２）のみを流し、雰囲気を７００℃、０．５Ｔｏｒｒの高温減圧雰囲気とする条件を例示できる。時間はシリコン窒化物層の厚さに応じて、５〜１０分とする。窒素のみを流通させつつ０．５Ｔｏｒｒまで減圧することにより、シリコン窒化物層中の水素原子が脱離され、Ｓｉ−Ｈ結合の数が減少する。
【００２２】
以上の工程を、例えば３回に渡って繰り返し行って、シリコン窒化物層を複数積層することにより、図４に示すような、厚さ１５ｎｍのシリコン窒化膜８を形成する。シリコン窒化膜の厚さは、１０〜２５ｎｍの範囲で設定することができる。各工程の繰り返し回数は、シリコン窒化物層とシリコン窒化膜との厚みの関係で規定すればよく、３回に限られるものではない。
【００２３】
シリコン窒化膜８は、減圧ＣＶＤ法によってシリコン窒化物層を複数積層することにより形成されるので、ゲート電極６の側部６ｃにも形成される。ゲート電極６の側部６ｃに形成されたシリコン窒化膜８は、所謂サイドウォールとして機能する。このサイドウォールとしてのシリコン窒化膜８は、ゲート電極６と半導体基板１との間から露出するゲート絶縁膜４の端部４ａに接することになる。従って、ゲート絶縁膜４には、Ｓｉ−Ｈ結合数が減少されたシリコン窒化膜８が接することになる。
【００２４】
「後工程」
次に、コンタクトプラグ及び容量部を形成する工程（後工程）について説明する。
まず、図５に示すように、例えばＬＰＣＶＤ法（Low Pressure CVD）により、シリコン窒化膜８を覆うように、酸化シリコンからなる第１の層間絶縁膜９を例えば６００ｎｍ程度の厚みで形成する。その後、ゲート電極６、シリコン窒化膜８等に由来する凹凸を平坦化するため、ＣＭＰ法により、第１の層間絶縁膜９を例えば２００ｎｍ程度の厚みになるまで研磨する。
【００２５】
次に、図６に示すように、第１の層間絶縁膜９のソース領域７Ａ及びドレイン領域７Ｂ上に、周知のＳＡＣ（Self Aligned Contact）法を用いて、コンタクトホール９ａをフォトリソグラフィおよびドライエッチング技術により形成する。コンタクトホール９ａは、ソース領域７Ａ及びドレイン領域７Ｂ上のシリコン窒化膜８を開口するように設ける。
【００２６】
次に、図７に示すように、開口したコンタクトホール９ａに、コンタクトプラグ１０を形成する。コンタクトプラグ１０は、全面にポリシリコン層または非晶質シリコン層を形成した後、ＣＭＰ法またはエッチバック法により第１の層間絶縁膜９上に形成されたポリシリコン層または非晶質シリコン層を除去することにより形成する。
【００２７】
次に、図８に示すように、例えばＬＰＣＶＤ法により、コンタクトプラグ１０及び第１の層間絶縁膜９を覆うように、酸化シリコンからなる第２の層間絶縁膜１１を例えば２００ｎｍ程度の厚みで形成し、第２の層間絶縁膜１１のドレイン領域７Ｂ上にコンタクトホールを設けてビット線コンタクトプラグ１２を形成する。そして、ビット線コンタクトプラグ１２に接続するビット線１３を形成する。次に、ビット線１３を覆うように第３の層間絶縁膜１４、第４の層間絶縁膜１５および第５の層間絶縁膜１６を形成する。層間絶縁膜１６には容量部１７が形成され、容量コンタクトプラグ１８を介してソース領域７Ａ上のコンタクトプラグ１０と接続される。このようにして、図８に示す半導体装置が製造される。
【００２８】
図８に示す半導体装置はＤＲＡＭ素子に適用されるものである。ＤＲＡＭ素子は、メモリセル部と周辺回路部とから概略構成されるが、図８は、所謂メモリセル部の断面模式図である。図８に示すメモリセル部は、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１にコンタクトプラグ１０および容量コンタクトプラグ１８を介して接続された容量部１７とから概略構成されている。
【００２９】
図８の断面構造に示す如く、半導体基板１において素子分離領域２に区画された活性領域３にｐウェル層５が形成され、このｐウエル層５にはソース７Ａ及びドレイン７Ｂが離間して形成され、ソース７Ａとドレイン７Ｂとの間にはゲート電極６が形成されている。ゲート電極６は、多結晶シリコン膜６ａと高融点金属膜６ｂとの多層膜により形成されており、多結晶シリコン膜６ａはＣＶＤ法での成膜時に不純物を含有させて形成するドープド多結晶シリコン膜を用いることができる。高融点金属膜６ｂは、タングステン（Ｗ）やタングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００３０】
また、図８に示すように、ゲート電極６と半導体基板１との間にはゲート絶縁膜４が形成されている。また、側部６ａを含むゲート電極６の周囲には、窒化シリコン膜８が形成されており、ゲート電極６の側部６ａ側に位置する窒化シリコン膜８は、所謂サイドウォールとなっている。また、窒化シリコン膜８は、ゲート絶縁膜４の端部４ａに接している。この窒化シリコン膜８は、減圧ＣＶＤ法によるシリコン窒化物層の形成と、高温減圧下での窒素の暴露とを繰り返し行うことによって形成されたものであり、膜中の水素原子濃度が１原子％以下となっている。
これらｐウェル層５、ソース７Ａ、ドレイン７Ｂ、ゲート電極６及びゲート絶縁膜４によってＭＯＳトランジスタＴｒ１が構成されている。
【００３１】
また、図８に示すように、半導体基板１上には第１の層間絶縁膜９が形成され、第１の層間絶縁膜９にはコンタクトホール９ａが設けられ、このコンタクトホール９ａにはソース７Ａ及びドレイン７Ｂに接続されるコンタクトプラグ１０が形成されている。コンタクトプラグ１０は、たとえば、ポリシリコン層または非晶質シリコン層から構成されている。
更に、第１の層間絶縁膜９の上には第２の層間絶縁膜１０が積層され、第２の層間絶縁膜１０にはコンタクトプラグ１０に接続されるビット線コンタクトプラグ１２が形成されている。ビット線コンタクトプラグ１２は、Ｔｉ／ＴｉＮ膜と、タングステンからなる金属膜とが積層されて構成されている。このＴｉ膜はビット線コンタクトプラグ１２を構成するシリコンと反応し、チタンシリサイドを形成する。
ビット線コンタクトプラグ１２に接続するようにビット線１３が形成されている。ビット線１３は窒化タングステンおよびタングステンからなる積層膜で構成されている。
【００３２】
ビット線１３を覆うように、第３の層間絶縁膜１４及び第４の層間絶縁膜１５が形成されている。第２〜第４の層間絶縁膜１１、１４、１５を貫通して、コンタクトプラグ１０に接続するように容量コンタクトプラグ１８が形成されている。第４の層間絶縁膜１５上には第５の層間絶縁膜１６が形成され、容量コンタクトプラグ１８に接続するように容量部１７が形成されている。
【００３３】
図９には、平均不良ビット数と１情報保持時間との関係をグラフで示す。図９では、本発明に係るＤＲＡＭ素子（本発明例）と、窒化シリコン膜の形成工程において窒素中での暴露処理を省略した従来のＤＲＡＭ素子（従来例）との比較を行っている。図９に示すように、本発明例では、従来例と比べて、平均不良ビット数が減少していることが明かである。
【００３４】
以上説明したように、上記の半導体装置の製造方法によれば、シリコン窒化物層を形成する工程と、減圧雰囲気下でシリコン窒化物層を窒素に暴露させる工程を繰り返し行うことで、シリコン窒化物層に含まれる水素原子を追い出してＳｉ−Ｈ結合の数を低減させることが可能になる。これにより、水素原子の含有率が１原子％以下となるシリコン窒化膜８を形成することができ、従来のように単にＣＶＤ法でシリコン窒化膜を形成した場合の水素含有率（５原子％）を大幅に低減できる。このＳｉ−Ｈ結合が低減されたシリコン窒化膜８が、ゲート電極６と半導体基板１との間から露出するゲート絶縁膜４の端部４ａに接しているため、ゲートとドレインのオーバーラップ領域ＯＬにおける漏れ電流が増加するおそれがない。これにより、信頼性に優れた半導体装置を製造することができる。
また、シリコン窒化膜８に含まれるＳｉ−Ｈ結合の数を低減させることで、ＭＯＳトランジスタＴｒ１の閾値電圧のバラツキを低減することが可能になり、高品質の半導体装置を製造できる。
【００３５】
また、上記の半導体装置によれば、ゲート絶縁膜４の端部４ａを覆うシリコン窒化膜８の水素濃度が１原子％以下であるので、ゲートとドレインのオーバーラップ領域ＯＬにおける漏れ電流が増加するおそれがない。これにより、半導体装置の信頼性を高めることができる。
本実施形態の半導体装置をＤＲＡＭ素子に適用した場合には、ゲートとドレインのオーバーラップ領域ＯＬにおける漏れ電流が増加するおそれがないことで、１情報保持性を高めることができる。これにより、ＤＲＡＭ素子のリフレッシュ動作の頻度を少なくすることができ、ＤＲＡＭ素子の消費電力の低減を図ることができる。
また、シリコン窒化物膜８に含まれるＳｉ−Ｈ結合の数を低減させることで、ＭＯＳトランジスタＴｒ１の閾値電圧のバラツキを低減することができる。
【図面の簡単な説明】
【００３６】
【図１】図１は本発明の実施形態である半導体装置の製造方法を説明する図であって、ゲート電極形成工程を示す工程図である。
【図２】図２は本発明の実施形態である半導体装置の製造方法を説明する図であって、ゲート電極形成工程を示す工程図である。
【図３】図３は本発明の実施形態である半導体装置の製造方法を説明する図であって、ゲート電極形成工程を示す工程図である。
【図４】図４は本発明の実施形態である半導体装置の製造方法を説明する図であって、窒化シリコン膜形成工程を示す工程図である。
【図５】図５は本発明の実施形態である半導体装置の製造方法を説明する図であって、後工程を説明する工程図である。
【図６】図６は本発明の実施形態である半導体装置の製造方法を説明する図であって、後工程を説明する工程図である。
【図７】図７は本発明の実施形態である半導体装置の製造方法を説明する図であって、後工程を説明する工程図である。
【図８】図８は本発明の実施形態である半導体装置の製造方法を説明する図であって、後工程を説明する工程図である。
【図９】図９は、本発明例及び従来例の、平均不良ビット数と１情報保持時間との関係を示すグラフである。
【図１０】図１０は従来の半導体装置の一部を示す断面模式図である。
【符号の説明】
【００３７】
１…半導体基板、４…ゲート絶縁膜、４ａ…ゲート絶縁膜の端部、６…ゲート電極、６ｃ…ゲート電極の側部、８…シリコン窒化膜
【図１】
2008235636.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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