(57)【要約】【課題】電流制限動作時におけるパワーＭＯＳトランジスタの消費電力を低減させることにより、パワーＭＯＳトランジスタの発熱、すなわちパワーＭＯＳ回路の発熱を抑制することが可能なパワーＭＯＳ回路を実現する。【解決手段】本発明に係るパワーＭＯＳ回路１は、電流制限回路１２が負荷２０に流れる電流を制限する場合に、パワーＭＯＳトランジスタＴｒ１のゲート端子に印加されるゲート電圧の変化を示すゲート電圧波形を、負荷２０に流れる電流が制限電流値を超えて流れている間の時間に比べて短い周期を有するパルス波形にするために、電流制限回路１２に静電容量Ｃ１を備え、電流制限回路１２の有する発振周波数によって、パワーＭＯＳトランジスタＴｒ１のオン・オフが制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
負荷に接続されているパワーＭＯＳトランジスタと、
パワーＭＯＳトランジスタのゲート端子に接続されており、上記負荷に流れる電流を制限する電流制限回路とが備えられているパワーＭＯＳ回路において、
上記電流制限回路が上記負荷に流れる電流を制限する場合に、上記パワーＭＯＳトランジスタのゲート端子に印加されるゲート電圧の変化を示すゲート電圧波形を、上記負荷に流れる電流が制限電流値を超えて流れている間の時間に比べて短い周期を有するパルス波形にする発振手段を備え、
上記発振手段の有する発振周波数によって、上記パワーＭＯＳトランジスタのオン・オフが制御されることを特徴とするパワーＭＯＳ回路。
【請求項２】
上記発振手段は、上記電流制限回路に静電容量を備えることにより実現されることを特徴とする請求項１に記載のパワーＭＯＳ回路。
【請求項３】
さらに、上記パワーＭＯＳ回路の温度上昇に応じて、上記パワーＭＯＳ回路の過熱を遮断する過熱遮断回路を備えていることを特徴とする請求項１に記載のパワーＭＯＳ回路。
【請求項４】
上記電流制限回路は、
上記発振手段と、
上記負荷に流れる電流を上記電流制限回路に分流する第１トランジスタと、
上記発振手段による発振に基づいて、上記パワーＭＯＳトランジスタのオン・オフを制御する第２トランジスタとを備え、
上記発振手段は、上記第１トランジスタによって分流された電流に基づいて発振することを特徴とする請求項２に記載のパワーＭＯＳ回路。
【請求項５】
上記発振手段は、互いに並列に配置された上記静電容量および抵抗を有することを特徴とする請求項４に記載のパワーＭＯＳ回路。
【請求項６】
上記パワーＭＯＳトランジスタおよび上記電流制限回路は、同一チップ上に形成されていることを特徴とする請求項２に記載のパワーＭＯＳ回路。
【請求項７】
上記パワーＭＯＳトランジスタ、上記電流制限回路および上記過熱遮断回路は、同一チップ上に形成されていることを特徴とする請求項３に記載のパワーＭＯＳ回路。
【請求項８】
請求項１〜７に何れか１項に記載のパワーＭＯＳ回路を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳトランジスタとともに備えられ、パワーＭＯＳトランジスタを保護する機能を有する保護回路、特に電流制限回路に関するものである。
【背景技術】
【０００２】
従来から、車載用途等での大電流を扱うパワーＭＯＳトランジスタは、半導体リレーとも呼ばれており、わずかな電力供給を受けて大電力を消費する負荷のオン・オフを制御する。例えば、パワーＭＯＳトランジスタのオン・オフに必要な入力電圧を１０［Ｖ］、そのときに流れる電流を１０［μＡ］とすると、オン・オフに必要な入力電力は１００［μＷ］となる。このパワーＭＯＳトランジスタを用いて１００［Ｗ］の電力を消費する負荷をオン・オフする場合、その電力利得は１００万倍となる。
【０００３】
このため、パワーＭＯＳトランジスタは、電磁コイルを用いた機械式リレーに比べて制御効率が極めて高いといえる。また、パワーＭＯＳトランジスタは、機械式リレーのようなオン・オフするための機械的な接点がないため信頼性が高い。さらに、パワーＭＯＳトランジスタは、機械式リレーのように電磁コイルが用いられていないため、小型化を図ることが容易である。従って近年では、パワーＭＯＳトランジスタは、機械式リレーの代わりとして使用されることが多くなっている。
【０００４】
しかしながら、一般的に半導体素子は、熱または過大な電流に対して非常に弱いため、これらの影響を受けて破壊されてしまう虞がある。特に、パワーＭＯＳトランジスタのようなパワー素子の場合には、周囲から与えられる熱、またはパワー素子自身の発熱によって破壊されてしまう虞がある。
【０００５】
そこで、パワーＭＯＳトランジスタは、一般的には、信頼性を確保するための保護回路とともにチップ化されている。そして、保護回路の多くは、図７に示すように、パワーＭＯＳトランジスタを熱および過大な電流から保護するために、電流制限回路および過熱遮断回路を備えている。なお、このような形態は、後述の特許文献１および２にも示されている。
【０００６】
図７は、パワーＭＯＳトランジスタおよびその保護回路における、従来の構成例を示す回路図である。パワーＭＯＳ回路１０１は、パワーＭＯＳトランジスタＴｒ１０１、過熱遮断回路１１１および電流制限回路１１２を備えている。また、パワーＭＯＳトランジスタＴｒ１０１のドレイン端子は、負荷１２０を介して電源ＶＤＤに接続され、ソース端子は接地されている。
【０００７】
なお、パワーＭＯＳ回路１０１は、特許文献２の電力用半導体装置の過電流保護部１４と、特許文献１の、温度検出回路の定電圧回路およびラッチ回路を備えていない半導体装置との組み合わせで構成されている。ここで、パワーＭＯＳ回路１０１では、特許文献１の温度検出回路に備えられている逆流防止素子Ｄ２３が省略されており、さらにダイオードＤ１１〜Ｄ１４の直列接続で実現されている温度依存素子が、後述するダイオードＤ１０１だけで構成されている。また、上述のように、パワーＭＯＳ回路１０１には、特許文献１のラッチ回路が備えられていない。従って、パワーＭＯＳ回路１０１では、トランジスタＴｒ１０３（ラッチ回路内のＭＯＳＦＥＴＭ２に相当）のドレイン端子は、パワーＭＯＳトランジスタＴｒ１０１のゲート端子に接続されている。以下に、パワーＭＯＳ回路１０１の回路構成について述べる。
【０００８】
パワーＭＯＳトランジスタＴｒ１０１は、スイッチとして動作しており、ゲート−ソース間に加える電圧をオン・オフすることにより、負荷１２０を流れる電流のオン・オフを制御する。過熱遮断回路１１１は、パワーＭＯＳ回路１０１の温度上昇に伴う過熱遮断回路１１１自身の温度上昇を検出し、パワーＭＯＳトランジスタＴｒ１０１のゲート−ソース間をショートすることによって、パワーＭＯＳトランジスタＴｒ１０１がオフになる。
【０００９】
具体的には、過熱遮断回路１１１は、ダイオードＤ１０１、トランジスタＴｒ１０２およびＴｒ１０３、並びに抵抗Ｒ１０１、Ｒ１０２およびＲ１０３を備えている。ダイオードＤ１０１は、過熱遮断回路１１１自身の温度を検出する機能をもっており、ダイオードＤ１０１に流れる電流を制限する機能をもつ抵抗Ｒ１０１を介して、パワーＭＯＳトランジスタＴｒ１０１のゲート端子に接続されている。
【００１０】
トランジスタＴｒ１０２は、ダイオードＤ１０１の電圧降下を検出する機能をもっている。トランジスタＴｒ１０２のゲート端子は、抵抗Ｒ１０１およびダイオードＤ１０１の間に接続されており、ドレイン端子は、抵抗Ｒ１０２を介してパワーＭＯＳトランジスタＴｒ１０１のゲート端子に接続されている。なお、ダイオードＤ１０１のカソードおよびトランジスタＴｒ１０２のソース端子は、パワーＭＯＳトランジスタＴｒ１０１のソース端子に接続されている。
【００１１】
ダイオードＤ１０１には、抵抗Ｒ１０１によって決められた電流が流れ、そのときダイオードＤ１０１で発生する電圧降下をトランジスタＴｒ１０２によって検出する。ダイオードＤ１０１における電圧降下は室温時では大きいため、この電圧降下がトランジスタＴｒ１０２のゲート端子に印加され、トランジスタＴｒ１０２がオンになる。
【００１２】
トランジスタＴｒ１０３は、ダイオードＤ１０１での温度検出によって、パワーＭＯＳトランジスタＴｒ１０１のオン・オフを制御することにより、パワーＭＯＳトランジスタＴｒ１０１に対する過熱遮断動作を行う。トランジスタＴｒ１０３のゲート端子は、抵抗Ｒ１０２およびトランジスタＴｒ１０２のドレイン端子の間に接続されており、ドレイン端子は、パワーＭＯＳトランジスタＴｒ１０１のゲート端子に接続されている。なお、トランジスタＴｒ１０３のソース端子は、パワーＭＯＳトランジスタＴｒ１０１のソース端子に接続されている。
【００１３】
トランジスタＴｒ１０２がオンになると、トランジスタＴｒ１０３のゲート端子に印加されるゲート電圧は、パワーＭＯＳトランジスタＴｒ１０１のソース端子の電位、すなわちＧＮＤ電位に引き寄せられるため、トランジスタＴｒ１０３はオフになる。このため、室温時においては過熱遮断回路１１１が起動し、パワーＭＯＳトランジスタＴｒ１０１に過熱遮断動作を行うことはない。
【００１４】
一方、パワーＭＯＳトランジスタＴｒ１０１の温度上昇に伴って、過熱遮断回路１１１自身の温度が上昇すると、ダイオードＤ１０１で発生する電圧降下が小さくなる。この電圧降下が、トランジスタＴｒ１０２が動作するゲート電圧よりも小さくなった場合、トランジスタＴｒ１０２はオフになる。これにより、トランジスタＴｒ１０３に印加されるゲート電圧は、パワーＭＯＳトランジスタＴｒ１０１の動作時に、パワーＭＯＳトランジスタＴｒ１０１に印加されるゲート電圧に引き寄せられ、トランジスタＴｒ１０３はオンとなる。
【００１５】
このとき、トランジスタＴｒ１０３がオンになると、抵抗Ｒ１０３が接続されているため、パワーＭＯＳ回路１０１の外部からパワーＭＯＳトランジスタＴｒ１０１に印加されるゲート電圧は一定であるにもかかわらず、該ゲート電圧はＧＮＤ電位に引き寄せられる。このため、パワーＭＯＳトランジスタＴｒ１０１が破壊される温度にまで上昇すると、過熱遮断回路１１１が起動し、パワーＭＯＳトランジスタＴｒ１０１に対して過熱遮断動作を行う。これにより、パワーＭＯＳトランジスタＴｒ１０１の発熱を抑制することができる。
【００１６】
電流制限回路１１２は、パワーＭＯＳトランジスタＴｒ１０１を保護する機能をもっており、パワーＭＯＳトランジスタＴｒ１０１にある一定以上の電流が流れないように、パワーＭＯＳトランジスタＴｒ１０１のゲート−ソース間の電圧を制御する。また、電流制限回路１１２は、パワーＭＯＳトランジスタＴｒ１０１がオンになったときに、負荷１２０に流れる突入電流から負荷１２０を保護する機能をもつため、負荷１２０の寿命を長くすることを可能にする。
【００１７】
具体的には、電流制限回路１１２は、トランジスタＴｒ１０４およびＴｒ１０５、並びに抵抗Ｒ１０４が備えられている。トランジスタＴｒ１０５は、パワーＭＯＳトランジスタＴｒ１０１のドレイン−ソース間に流れ込む電流を分流し、電流制限回路１１２内に供給する。このため、トランジスタＴｒ１０５のドレイン端子は、パワーＭＯＳトランジスタＴｒ１０１のドレイン端子に接続されている。また、トランジスタＴｒ１０５のゲート端子は、パワーＭＯＳトランジスタＴｒ１０１のゲート端子に接続されており、ソース端子は、抵抗Ｒ１０４を介してパワーＭＯＳトランジスタＴｒ１０１のソース端子に接続されている。さらに、トランジスタＴｒ１０５は、パワーＭＯＳトランジスタＴｒ１０１と同一のプロセスによって製造されている。但し、トランジスタＴｒ１０５の大きさは、パワーＭＯＳトランジスタＴｒ１０１の大きさ（ゲート幅）の数千分の１程度となるように製造されている。
【００１８】
パワーＭＯＳトランジスタＴｒ１０１にゲート電圧が印加されると、パワーＭＯＳトランジスタＴｒ１０１がオンになり、負荷１２０に負荷電流が流れる。このとき、トランジスタＴｒ１０５にもゲート電圧が印加されるため、トランジスタＴｒ１０５がオンになる。このため、負荷１２０からパワーＭＯＳトランジスタＴｒ１０１に流れ込む電流のうち、数千分の１から数万分の１の電流がトランジスタＴｒ１０５に流れ込むことになる。
【００１９】
抵抗Ｒ１０４は、トランジスタＴｒ１０５のソース端子に接続されている。抵抗Ｒ１０４では、トランジスタＴｒ１０５から流れ込む電流によって電圧降下が発生する。また、トランジスタＴｒ１０５および抵抗Ｒ１０４の間には、トランジスタＴｒ１０４のゲート端子が接続されている。なお、トランジスタＴｒ１０４のドレイン端子はパワーＭＯＳトランジスタＴｒ１０１のゲート端子に接続されており、トランジスタＴｒ１０４のソース端子はパワーＭＯＳトランジスタＴｒ１０１のソース端子に接続されている。
【００２０】
負荷１２０に流れる負荷電流が増えると、パワーＭＯＳトランジスタＴｒ１０１およびトランジスタＴｒ１０５に流れ込む電流が増える。これに伴い、抵抗Ｒ１０４に流れる電流も増えるため、抵抗Ｒ１０４における電圧降下が大きくなる。この電圧降下が、トランジスタＴｒ１０４がオンになるゲート電圧以上となったとき、トランジスタＴｒ１０４はオンになり、パワーＭＯＳトランジスタＴｒ１０１のゲート電圧を低減させるように働く。なお、負荷電流が制限電流値を超えたとき、抵抗Ｒ１０４における電圧降下によってトランジスタＴｒ１０４がオンになるように設計されている。これにより、パワーＭＯＳトランジスタＴｒ１０１およびトランジスタＴｒ１０５に流れ込む電流が抑制されるため、負荷電流も制限電流値に落ち着くこととなる。
【００２１】
なお、特許文献１には、出力パワーデバイスとしてのパワーＭＯＳＦＥＴ、および出力パワーデバイスの破壊防止のための保護回路をワンチップ上に具備する半導体装置が開示されている。また、保護回路は、出力パワーデバイスの動作を検出する動作状態検出回路、および動作状態検出回路の出力に従って出力パワーデバイスを安全な状態へ制御する制御回路を備えている。この動作状態検出回路は、チップの異常な過熱を検出する温度検出回路、またはパワーＭＯＳＦＥＴのドレイン−ソース経路の電流量を検出する電流検出回路等がある。これにより、通常の入力信号において、パワーＭＯＳＦＥＴのための保護動作が解除されることのない半導体装置を実現することが可能できる。
【特許文献１】特開平５−３０４４５０号公報（１９９３年１１月１６日公開）
【特許文献２】特開昭６３−２２９７５７号公報（１９８８年９月２６日公開）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
ここで、図７に示す構成を備えたパワーＭＯＳ回路１０１に接続される負荷１２０として、例えば、フィラメント式ランプを考える。このフィラメント式ランプには、パワーＭＯＳトランジスタＴｒ１０１がオンになることによって突入電流が流れ込む。この突入電流の大きさが、電流制限回路１１２によって予め設定されている制限電流値を超える場合、電流制限回路１１２の電流制限動作によってパワーＭＯＳトランジスタＴｒ１０１が発熱する。この電流制限動作に伴うパワーＭＯＳトランジスタＴｒ１０１の経時変化を図８に示す。
【００２３】
電流制限回路１１２は、上述したように、負荷電流が制限電流値に達すると、パワーＭＯＳトランジスタＴｒ１０１に印加されているゲート電圧を制御することによって、負荷電流を制限電流値にまで抑制することができる。このとき、パワーＭＯＳトランジスタＴｒ１０１のゲート電圧は、図８に示すように、電流制限回路１１２の電流制限動作により、パワーＭＯＳトランジスタＴｒ１０１がオンになったときのゲート電圧よりも低くなっているものの、印加され続けている。このため、電流制限動作中においても、パワーＭＯＳトランジスタＴｒ１０１での消費電力すなわちドレイン損失は、図８に示すように、ある程度まで増加してしまうため、パワーＭＯＳトランジスタＴｒ１０１のチャネル温度も上昇する。また、このとき、パワーＭＯＳトランジスタＴｒ１０１の過渡熱抵抗が小さい場合には、過熱遮断回路１１１の過熱遮断動作により、パワーＭＯＳトランジスタＴｒ１０１はオフになる。
【００２４】
しかしながら、多くのアプリケーションにおいて、短時間の電流制限動作のたびに過熱遮断回路１１１が動作してしまうと、パワーＭＯＳ回路１０１は実使用上問題となり、非常に使いにくいものとなってしまうことが多い。特に、過熱遮断回路１１１が動作するか否かは、パワーＭＯＳトランジスタＴｒ１０１の熱容量、すなわちパワーＭＯＳトランジスタＴｒ１０１のチップサイズによって決まる。すなわち、短時間の電流制限動作によるパワーＭＯＳ回路１０１の発熱において、パワーＭＯＳトランジスタＴｒ１０１のチップサイズは、過熱遮断回路１１１が動作しない程度の大きさにすることが条件となる。
【００２５】
従って、上記条件により、パワーＭＯＳトランジスタＴｒ１０１の最小チップサイズ、すなわちパワーＭＯＳ回路１０１の最小チップサイズが決まることとなる。また、この最小チップサイズの決定により、パワーＭＯＳ回路１０１の最低チップコスト、およびパワーＭＯＳ回路１０１を実装したアセンブリ品の最低コストが決まる。このため、従来のパワーＭＯＳ回路１０１においては、チップサイズの更なる縮小を図ることが困難なため、コストダウンを図ることも困難であった。
【００２６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、電流制限動作時におけるパワーＭＯＳトランジスタの消費電力を低減させることにより、パワーＭＯＳトランジスタの発熱、すなわちパワーＭＯＳ回路の発熱を抑制することが可能なパワーＭＯＳ回路を提供することにある。
【課題を解決するための手段】
【００２７】
本発明に係るパワーＭＯＳ回路は、上記課題を解決するために、負荷に接続されているパワーＭＯＳトランジスタと、パワーＭＯＳトランジスタのゲート端子に接続されており、上記負荷に流れる電流を制限する電流制限回路とが備えられているパワーＭＯＳ回路において、上記電流制限回路が上記負荷に流れる電流を制限する場合に、上記パワーＭＯＳトランジスタのゲート端子に印加されるゲート電圧の変化を示すゲート電圧波形を、上記負荷に流れる電流が制限電流値を超えて流れている間の時間に比べて短い周期を有するパルス波形にする発振手段を備え、上記発振手段の有する発振周波数によって、上記パワーＭＯＳトランジスタのオン・オフが制御される。
【００２８】
上記構成によれば、発振手段は、電流制限回路が負荷に流れる電流を制限する場合に、パワーＭＯＳトランジスタのゲート電圧の変化を示すゲート電圧波形を、負荷に流れる電流が制限電流値を超えて流れている間の時間に比べて短い周期を有するパルス波形にする。そして、発振手段の有する発振周波数によって、パワーＭＯＳトランジスタのオン・オフが制御される。
【００２９】
これにより、パワーＭＯＳトランジスタのオン・オフが高速で繰り返されることによって、負荷に流れる電流も高速に変化することになる。すなわち、パワーＭＯＳトランジスタがオンのときには電流が流れている状態となる一方、オフのときには電流が流れていない状態となり、この状態が高速で切り替えられることとなる。このため、パワーＭＯＳトランジスタにおける消費電力を低減することができる。そして、これに伴うパワーＭＯＳトランジスタの発熱を抑制することが可能となることから、パワーＭＯＳ回路全体の発熱を抑制することが可能となる。
【００３０】
上記発振手段は、上記電流制限回路に静電容量を備えることにより実現されることが好ましい。上記構成によれば、電流制限回路に静電容量を備えることによって発振手段が実現されているため、パワーＭＯＳトランジスタのオン・オフを制御する電流制限ループが電流制限回路内に構成されることになる。すなわち、発振手段をパワーＭＯＳ回路内に作り込むことが可能となる。
【００３１】
さらに、上記パワーＭＯＳ回路の温度上昇に応じて、上記パワーＭＯＳ回路の過熱を遮断する過熱遮断回路を備えていることが好ましい。
【００３２】
上記構成によれば、パワーＭＯＳトランジスタの温度がある温度にまで上昇した場合に、パワーＭＯＳ回路の過熱を遮断する過熱遮断回路を備えている。これにより、パワーＭＯＳ回路の温度上昇による破壊を防ぐことが可能となる。
【００３３】
しかしながら、電流制限回路が負荷に流れる電流を制限する場合に、この電流制限回路の動作が短時間で行われる場合であっても、パワーＭＯＳ回路が発熱することによって過熱遮断回路が動作してしまう虞がある。この過熱遮断回路が動作するか否かは、特にパワーＭＯＳトランジスタの熱容量、すなわちパワーＭＯＳトランジスタのチップサイズによって決まる。
【００３４】
本発明では、発振手段を動作させることによって、電流制限回路の動作中におけるパワーＭＯＳトランジスタの発熱を抑制しているため、電流制限回路が動作してから過熱遮断回路が動作するまでの時間を延ばすことができる。これにより、短時間の電流制限回路の動作において、必要のない過熱遮断回路の動作を抑制することができるため、パワーＭＯＳトランジスタの熱容量を小さくすることが可能となる。
【００３５】
従って、パワーＭＯＳトランジスタのチップサイズを縮小させることができるため、パワーＭＯＳ回路のチップサイズを縮小させることが可能となる。また、これに伴い、パワーＭＯＳトランジスタおよびパワーＭＯＳ回路のコストを低減させることが可能となる。
【００３６】
また、パワーＭＯＳ回路の発熱が抑制されていることから、電流制限回路は、より高温になって過熱遮断回路が動作するまで、パワーＭＯＳトランジスタに対する電流制限動作を安定的に行うことが可能となる。
【００３７】
上記電流制限回路は、上記発振手段と、上記負荷に流れる電流を上記電流制限回路に分流する第１トランジスタと、上記発振手段による発振に基づいて、上記パワーＭＯＳトランジスタのオン・オフを制御する第２トランジスタとを備え、上記発振手段は、上記第１トランジスタによって分流された電流に基づいて発振することが好ましい。また、上記発振手段は、互いに並列に配置された上記静電容量および抵抗を有することが好ましい。
【００３８】
上記構成によれば、電流制限回路に実現されている発振手段は、第１トランジスタによって分流された電流量に基づいて、第２トランジスタのオン・オフを制御する。具体的には、第２トランジスタがオンになると、パワーＭＯＳトランジスタおよび第１トランジスタがオフになる。そして、第１トランジスタがオフになると、発振手段によって、第２トランジスタは再びオンにされるため、パワーＭＯＳトランジスタおよび第１トランジスタは再びオンになる。
【００３９】
このように、発振手段が電流制限回路内に実現されているため、発振手段をパワーＭＯＳ回路内に作り込むことが可能となる。
【００４０】
上記パワーＭＯＳトランジスタおよび上記電流制限回路は、同一チップ上に形成されていることが好ましい。上記構成によれば、パワーＭＯＳトランジスタおよび電流制限回路を同一チップ上に形成することによって、パワーＭＯＳ回路を使用するユーザの利便性を向上させることが可能となる。
【００４１】
上記パワーＭＯＳトランジスタ、上記電流制限回路および上記過熱遮断回路は、同一チップ上に形成されていることが好ましい。上記構成によれば、パワーＭＯＳトランジスタ、電流制限回路および過熱遮断回路を同一チップ上に形成することによって、パワーＭＯＳ回路を使用するユーザの利便性を向上させることが可能となる。
【００４２】
本発明に係る電子機器は、上記記載のパワーＭＯＳ回路を搭載していることが好ましい。上記構成によれば、電子機器に上記記載のパワーＭＯＳ回路を搭載しているため、電子機器の温度上昇を抑制することができる。これにより、さらに安定した電子機器の動作を実現することが可能となる。
【発明の効果】
【００４３】
本発明の構成によれば、パワーＭＯＳトランジスタのオン・オフが高速で繰り返されることによって、電流制限回路が負荷に流れる電流を制限するため、パワーＭＯＳトランジスタにおける消費電力を低減することができる。そして、これに伴うパワーＭＯＳトランジスタの発熱を抑制することが可能となることから、パワーＭＯＳ回路全体の発熱を抑制することが可能となる。
【発明を実施するための最良の形態】
【００４４】
本発明の一実施形態について図１ないし図６に基づいて説明すると以下の通りである。
【００４５】
図２は、パワーＭＯＳトランジスタおよびその保護回路の構成例を示す回路図である。パワーＭＯＳ回路１は、パワーＭＯＳトランジスタＴｒ１、過熱遮断回路１１および電流制限回路１２（電流制限回路、発振手段）を備え、チップ化されている。
【００４６】
パワーＭＯＳトランジスタＴｒ１のドレイン端子は負荷２０を介して電源ＶＤＤに接続されており、パワーＭＯＳトランジスタＴｒ１のソース端子は接地されている。また、パワーＭＯＳトランジスタＴｒ１のゲート端子は、例えばコントローラ（図示せず）に接続されており、コントローラから出力される信号によって、パワーＭＯＳトランジスタＴｒ１はオンになる。また、このパワーＭＯＳ回路１、負荷２０およびコントローラによって電子機器が実現されている。
【００４７】
なお、負荷２０には、フィラメント式ランプが用いられているが、これに限られたものではなく、パワーＭＯＳトランジスタＴｒ１がオンになることによって突入電流が流れる負荷であればどのような負荷であってもよい。また、パワーＭＯＳ回路１は、過熱遮断回路１１を必ずしも備えていなくてもよい。
【００４８】
過熱遮断回路１１は、ダイオードＤ１、トランジスタＴｒ２およびＴｒ３、並びに抵抗Ｒ１、Ｒ２およびＲ３を備えている。ダイオードＤ１は、パワーＭＯＳ回路１の温度上昇に伴う過熱遮断回路１１自身の温度を検出する機能をもっており、ダイオードＤ１に流れる電流を制限する機能をもつ抵抗Ｒ１を介して、パワーＭＯＳトランジスタＴｒ１のゲート端子に接続されている。
【００４９】
トランジスタＴｒ２は、ダイオードＤ１の電圧降下を検出する機能をもっている。トランジスタＴｒ２のゲート端子は、抵抗Ｒ１およびダイオードＤ１の間に接続されており、ドレイン端子は、抵抗Ｒ２を介してパワーＭＯＳトランジスタＴｒ１のゲート端子に接続されている。なお、ダイオードＤ１のカソードおよびトランジスタＴｒ２のソース端子は、パワーＭＯＳトランジスタＴｒ１のソース端子に接続されている。
【００５０】
ダイオードＤ１には、抵抗Ｒ１によって決められた電流が流れ、そのときダイオードＤ１で発生する電圧降下をトランジスタＴｒ２によって検出する。ダイオードＤ１における電圧降下は室温時では大きいため、この電圧降下がトランジスタＴｒ２のゲート端子に印加され、トランジスタＴｒ２がオンになる。
【００５１】
トランジスタＴｒ３は、ダイオードＤ１での温度検出によって、パワーＭＯＳトランジスタＴｒ１のオン・オフを制御することにより、パワーＭＯＳトランジスタＴｒ１に対する過熱遮断動作を行う。トランジスタＴｒ３のゲート端子は、抵抗Ｒ２およびトランジスタＴｒ２のドレイン端子の間に接続されており、ドレイン端子は、パワーＭＯＳトランジスタＴｒ１のゲート端子に接続されている。なお、トランジスタＴｒ３のソース端子は、パワーＭＯＳトランジスタＴｒ１のソース端子に接続されている。
【００５２】
トランジスタＴｒ２がオンになると、トランジスタＴｒ３のゲート端子に印加されるゲート電圧は、パワーＭＯＳトランジスタＴｒ１のソース端子の電位、すなわちＧＮＤ電位に引き寄せられるため、トランジスタＴｒ３はオフになる。このため、室温時においては過熱遮断回路１１が起動し、パワーＭＯＳトランジスタＴｒ１に過熱遮断動作を行うことはない。
【００５３】
一方、パワーＭＯＳトランジスタＴｒ１の温度上昇に伴って、過熱遮断回路１１自身の温度が上昇すると、ダイオードＤ１で発生する電圧降下が小さくなる。この電圧降下が、トランジスタＴｒ２が動作するゲート電圧よりも小さくなった場合、トランジスタＴｒ２はオフになる。これにより、トランジスタＴｒ３に印加されるゲート電圧は、パワーＭＯＳトランジスタＴｒ１の動作時に、パワーＭＯＳトランジスタＴｒ１に印加されるゲート電圧に引き寄せられるため、トランジスタＴｒ３はオンになる。
【００５４】
このとき、トランジスタＴｒ３がオンになると、抵抗Ｒ３が接続されているために、パワーＭＯＳ回路１の外部からパワーＭＯＳトランジスタＴｒ１に印加されるゲート電圧は一定であるにもかかわらず、該ゲート電圧はＧＮＤ電位に引き寄せられる。このため、パワーＭＯＳトランジスタＴｒ１が破壊される温度にまで上昇すると、過熱遮断回路１１が起動し、パワーＭＯＳトランジスタＴｒ１に対して過熱遮断動作を行う。これにより、パワーＭＯＳトランジスタＴｒ１の発熱を抑制することができる。
【００５５】
次に、電流制限回路１２の構成について、図１を用いて説明する。電流制限回路１２は、図１に示すように、トランジスタＴｒ４（第２トランジスタ）およびトランジスタＴｒ５（第１トランジスタ）、抵抗Ｒ４（抵抗、発振手段）、並びに静電容量Ｃ１（静電容量、発振手段）を備えている。
【００５６】
トランジスタＴｒ５は、パワーＭＯＳトランジスタＴｒ１のドレイン−ソース間に流れ込む電流を分流し、電流制限回路１２内に供給する。このため、トランジスタＴｒ５のドレイン端子は、パワーＭＯＳトランジスタＴｒ１のドレイン端子に接続されている。また、トランジスタＴｒ５のゲート端子は、パワーＭＯＳトランジスタＴｒ１のゲート端子に接続されており、ソース端子は、抵抗Ｒ４を介してパワーＭＯＳトランジスタＴｒ１のソース端子に接続されている。さらに、トランジスタＴｒ５は、パワーＭＯＳトランジスタＴｒ１と同一のプロセスによって製造されている。但し、トランジスタＴｒ５の大きさは、パワーＭＯＳトランジスタＴｒ１の大きさ（ゲート幅）の数千分の１程度となるように製造されている。
【００５７】
パワーＭＯＳトランジスタＴｒ１にゲート電圧が印加されると、パワーＭＯＳトランジスタＴｒ１がオンになり、負荷２０に負荷電流が流れる。このとき、トランジスタＴｒ５にもゲート電圧が印加されるため、トランジスタＴｒ５がオンになる。このため、負荷２０からパワーＭＯＳトランジスタＴｒ１に流れ込む電流のうち、数千分の１から数万分の１の電流がトランジスタＴｒ５に流れ込むことになる。
【００５８】
抵抗Ｒ４は、トランジスタＴｒ５のソース端子に接続されている。また、トランジスタＴｒ５および抵抗Ｒ４の間には、トランジスタＴｒ４のゲート端子が接続されている。なお、トランジスタＴｒ４のドレイン端子はパワーＭＯＳトランジスタＴｒ１のゲート端子に接続されており、トランジスタＴｒ４のソース端子はパワーＭＯＳトランジスタＴｒ１のソース端子に接続されている。
【００５９】
また、抵抗Ｒ４およびトランジスタＴｒ４のゲート端子の間には、抵抗Ｒ４と並列になるように静電容量Ｃ１が接続されている。静電容量Ｃ１は、トランジスタＴｒ４がオンになり電流制限回路１２による電流制限動作が開始され、負荷電流が制限電流値に達すると、発振動作を行うように接続されている。また、静電容量Ｃ１の容量値は、発振周波数が、負荷電流が制限電流値を超えて流れている間の時間に比べて短い周期になるように設定されている。
【００６０】
具体的には、上述のように、パワーＭＯＳトランジスタＴｒ１がオンになるとともにトランジスタＴｒ５もオンとなるため、トランジスタＴｒ５にも電流が流れ込む。すなわち、パワーＭＯＳトランジスタＴｒ１のソース−ドレイン間を流れる電流は、トランジスタＴｒ５によって分流されることによって、抵抗Ｒ４に流れ込むとともに、静電容量Ｃ１にも流れ込む。負荷電流が増加するにつれてトランジスタＴｒ５に流れる電流も増加するため、抵抗Ｒ４における電圧降下も増加する。これにより、抵抗Ｒ４における電圧降下が、トランジスタＴｒ４がオンになるゲート電圧以上となり、このときトランジスタＴｒ４がオンとなる。なお、電流制限回路１２では、負荷電流が制限電流値を超えたとき、抵抗Ｒ４における電圧降下によってトランジスタＴｒ４がオンになるように設計されている。
【００６１】
トランジスタＴｒ４がオンになると、トランジスタＴｒ４のドレイン−ソース間に電流が流れるため、パワーＭＯＳトランジスタＴｒ１に印加されるゲート電圧が低下し、パワーＭＯＳトランジスタＴｒ１はオフになる。これにより、負荷２０には負荷電流が流れなくなる。また、トランジスタＴｒ４がオンになることにより、トランジスタＴｒ５のゲート電圧も低下し、トランジスタＴｒ５がオフになる。ここで、静電容量Ｃ１には、トランジスタＴｒ５がオンになっている間には電流が流れ込んでいるため、電荷が蓄積されている。トランジスタＴｒ５がオフになることにより、トランジスタＴｒ５に電流が流れなくなるため、静電容量Ｃ１に蓄積された電荷は、パワーＭＯＳトランジスタＴｒ１のソース端子へと放電される。放電が行われると抵抗Ｒ４における電圧降下が小さくなり、この電圧降下がトランジスタＴｒ４がオンになるゲート電圧よりも小さくなると、再びトランジスタＴｒ４はオフになる。
【００６２】
トランジスタＴｒ４がオフになると、トランジスタＴｒ４のドレイン−ソース間には電流が流れなくなるため、パワーＭＯＳトランジスタＴｒ１およびトランジスタＴｒ４は再びオンとなって、負荷電流が流れ始める。
【００６３】
以上のように、電流制限回路１２は、負荷電流が制限電流値を超えて、再びその制限電流値を下回るまで、パワーＭＯＳトランジスタＴｒ１のオン・オフを制御する。すなわち、負荷２０に突入電流が流れ込み、負荷電流が制限電流値を超えると、電流制限回路１２によって構成される電流制御ループが発振する。これにより、パワーＭＯＳトランジスタＴｒ１では高速でオン・オフが繰り返され、電流制限回路１２による電流制限動作が行われることとなる。なお、電流制限動作時における負荷電流の平均値は、図３に示すように、電流制御ループの働きによって、予め設定されている制限電流値（図８に示される制限電流値）と同等になる。また、パワーＭＯＳトランジスタＴｒ１のオン・オフの切替速度が静電容量Ｃ１の放電時間に依存するため、パワーＭＯＳトランジスタＴｒ１のゲート電圧のデューティ比は、静電容量Ｃ１の容量値によって決定されることとなる。
【００６４】
また、パワーＭＯＳトランジスタＴｒ１がオフになっているときには、パワーＭＯＳトランジスタＴｒ１のドレイン電流はほぼ０となっている。一方、パワーＭＯＳトランジスタＴｒ１がオンになっているときには、パワーＭＯＳトランジスタＴｒ１のドレイン−ソース間の電圧が小さくなっている。このため、電流制限動作時において、図３に示すように、パワーＭＯＳトランジスタＴｒ１における消費電力すなわちドレイン損失は、図８に示すパワーＭＯＳトランジスタＴｒ１０１におけるドレイン損失と比べて非常に小さくなっていることがわかる。これに伴い、パワーＭＯＳトランジスタＴｒ１がパワーＭＯＳトランジスタＴｒ１０１と同一チップ熱容量すなわち同一チップサイズである場合、パワーＭＯＳトランジスタＴｒ１におけるチャネル温度は、図３に示すように、パワーＭＯＳトランジスタＴｒ１０１におけるチャネル温度より抑制されていることがわかる。
【００６５】
すなわち、電流制限回路１２における電流制限ループは、静電容量Ｃ１を備えることによって実現されており、これにより発振動作を引き起こしている。この発振動作によって、上述のように、パワーＭＯＳトランジスタＴｒ１における消費電力を低減することができ、これに伴うパワーＭＯＳトランジスタＴｒ１の発熱、すなわちパワーＭＯＳ回路１の発熱を抑制することが可能となる。また、パワーＭＯＳ回路１の発熱が抑制されることから、電流制限回路１２は、より高温になって過熱遮断回路１１が動作するまで、パワーＭＯＳトランジスタＴｒ１に対する電流制限動作を安定的に行うことが可能となる。
【００６６】
また、過熱遮断回路１１は、パワーＭＯＳトランジスタＴｒ１がより高温になるまで動作しないため、過熱遮断回路１１が動作する温度までパワーＭＯＳトランジスタＴｒ１のチップの熱容量を小さくすることが可能となる。従って、パワーＭＯＳトランジスタＴｒ１のチップサイズを縮小させることが可能となるため、パワーＭＯＳ回路１のチップサイズを縮小させることが可能となる。また、これに伴い、パワーＭＯＳトランジスタＴｒ１およびパワーＭＯＳ回路１のコストを低減させることが可能となる。
【００６７】
次に、電流制限回路１２によって構成される電流制限ループの動作について説明する。図４は、図１に示される電流制限回路１２における電流制限ループの動作を示すブロック線図である。
【００６８】
図４において、Ｇ１（ｓ）はトランジスタＴｒ４での処理に相当し、Ｇ２（ｓ）はトランジスタＴｒ５での処理に相当する。また、Ｈ（ｓ）は抵抗Ｒ４および静電容量Ｃ１での処理に相当する。さらに、目標値とは、負荷電流が制限電流値を超えたときに、トランジスタＴｒ４がオンになるゲート電圧を示している。
【００６９】
Ｇ１（ｓ）では、目標値、およびトランジスタＴｒ４に印加されるゲート電圧との差が入力され、トランジスタＴｒ４のオン・オフ制御の結果が出力される。このＧ１（ｓ）からの出力を受けて、Ｇ２（ｓ）は、トランジスタＴｒ５のオン・オフ制御の結果を、パワーＭＯＳトランジスタＴｒ１、並びに抵抗Ｒ４および静電容量Ｃ１に出力する。これにより、パワーＭＯＳトランジスタＴｒ１のオン・オフが制御されることとなり、負荷電流の平均値を制限電流値まで抑制することが可能となる。また、Ｇ２（ｓ）からの出力を受けて、Ｈ（ｓ）は、トランジスタＴｒ４に印加されるゲート電圧をトランジスタＴｒ４に出力する。このように、電流制限回路１２における電流制限ループの特性は、図４に示すように、一巡伝達関数（＝Ｇ１（ｓ）・Ｇ２（ｓ）・Ｈ（ｓ））で決定される。そして、この一巡伝達関数の周波数特性は、図５に示すボード線図として表される。
【００７０】
図５に示すように、パワーＭＯＳトランジスタＴｒ１の電圧利得が０ｄＢになる周波数における位相角を位相余裕といい、この位相余裕が０°以下になると、電流制限回路１２における電流制限ループでは、正帰還となるため発振動作が引き起こされる。本実施形態に係る電流制限回路１２は、静電容量Ｃ１を備えることによって電流制限ループを正帰還にしている。
【００７１】
ここで、発振の原理についてさらに具体的に説明する。図６は、正帰還および負帰還を示すブロック線図である。正帰還とは、制御系に入力される信号が制御ループ（電流制限回路１２における電流制限ループ）を１周したときに、１周した後の信号の位相が入力されたもとの信号の位相と同じになっている場合を指す。一方、負帰還とは、制御系に入力される信号が制御ループを１周したときに、１周した後の信号の位相が入力されたもとの信号の位相と１８０°異なっている場合を指す。
【００７２】
従って、負帰還の場合、制御ループを１周した後の信号は、Ｈ４（ｓ）によって、Ｇ４（ｓ）に入力されたもとの信号を打ち消すように作用するため、この制御ループにおいて発振動作が引き起こされることはない。一方、正帰還の場合、制御ループを１周した後の信号は、Ｈ３（ｓ）によって、Ｇ３（ｓ）に入力されたもとの信号を強めるように作用する。そして、この強められた信号が再度制御ループを１周すると、Ｈ３（ｓ）によって、さらにＧ３（ｓ）に入力される信号を強め、これが繰り返されることにより発散振動が引き起こされる。制御ループにおいては増幅される信号の最大振幅は決まっているので、最終的には、その最大振幅で信号が連続的にＧ３（ｓ）から出力される。このようにして、この制御ループにおける発振動作が引き起こされる。以上のように、制限ループにおいて発振動作が引き起こされるための条件は、制御ループが正帰還になっており、かつ正帰還のループの電圧利得が１（＝０ｄＢ）を超えていることであることがわかる。なお、制御系に入力されるもとの信号とは、制御ループ内部に存在している雑音である。この雑音は、熱雑音のように広い周波数に渡って一様に存在しているもの、または半導体内部で発生するフリッカー雑音のように低周波数域に偏って存在しているもの等である。
【００７３】
本実施形態に係る電流制限回路１２では、上述の説明および図５から、一巡伝達関数の位相角が１８０°であるときが負帰還、位相角が０°であるときが正帰還であることがわかる。また、図５に示すように、一巡伝達関数の位相角は、周波数が高くなるに従って１８０°より小さくなっていき、ある周波数において位相角が０°となっている。この位相角が０°となる周波数において実際に発振動作が起きるか否かについては、上述のように、この周波数における電圧利得が１を超えているか否かで決まる。
【００７４】
電流制限回路１１２では、図５に示すように、回路動作を安定させるため発振動作が起こらないように、すなわち電流制限ループが正帰還となる周波数において電圧利得が０ｄＢを超えないように設計している。しかしながら、本実施形態に係る電流制限回路１２では、静電容量Ｃ１を備えることによって、一巡伝達関数の位相角の特性を変えて、電流制限ループが正帰還になる周波数を下げるように、一巡伝達関数の位相角の特性を変えている。すなわち、電流制限回路１２は、正帰還になる周波数において、電流制限ループの電圧利得が０ｄＢを超えるように設計されている。これにより、電流制限回路１２は、正帰還になる周波数において発振動作を起こし、電流制限動作時に高速なパルス動作、すなわちパワーＭＯＳトランジスタＴｒ１のオン・オフを高速で切り替えるができる。
【００７５】
なお、本実施形態に係るパワーＭＯＳ回路１は、電流制限回路１２に静電容量Ｃ１を備えることにより発振動作を引き起こしているが、これに限られたものではなく、静電容量Ｃ１を備える代わりにパワーＭＯＳ回路１のチップの外部に、負荷２０に誘導性リアクタンスを持たせる機能をもつ受動素子、例えばコイルを備える構成であってもよい。
【００７６】
ここで、電流制限動作時におけるパワーＭＯＳ回路１および１０１の温度上昇について測定する。なお、ヒートシンクは無限大の放熱板を取り付けた、理想的な場合を想定している。また、負荷２０にはフィラメント式ランプを使用している。
【００７７】
まず、パワーＭＯＳ回路１０１の温度上昇を測定する。なお、電流制限動作時間を５［ｍｓｅｃ］、電源電圧を１３．５［Ｖ］、制限電流値を５０［Ａ］とする。また、電流制限動作が行われている５［ｍｓｅｃ］の期間内に、パワーＭＯＳトランジスタＴｒ１０１に印加される電圧が１３．５［Ｖ］から０［Ｖ］まで直線的に減少していくものとする。このとき、電流制限動作中でのパワーＭＯＳトランジスタＴｒ１０１における平均消費電力は、式（１）のように表される。
【００７８】
【数１】
2008177707.tif 000003
【００７９】
なお、式（１）において、ＶはパワーＭＯＳトランジスタＴｒ１０１のドレイン−ソース間電圧、ＩはパワーＭＯＳトランジスタＴｒ１０１のドレイン電流、ｔ１は電流制限回路１１２による電流制限動作の開始時刻、ｔ２は電流制限回路１１２による電流制限動作の終了時刻を表す。
【００８０】
電流制限動作時におけるパワーＭＯＳ回路１０１の過渡熱抵抗を０．２４［℃／Ｗ］とすると、パワーＭＯＳ回路１０１のチップ温度は、電流制限動作時において、
６７５［Ｗ］×０．２４［℃／Ｗ］＝１６２［℃］
だけ上昇することがわかる。
【００８１】
次に、本実施形態に係るパワーＭＯＳ回路１の温度上昇について測定する。上述したパワーＭＯＳ回路１０１の温度上昇を測定する場合と同様、パワーＭＯＳ回路１の温度上昇を測定するために、まず、パワーＭＯＳトランジスタＴｒ１の平均消費電力を求める。なお、電流制限動作中のパワーＭＯＳトランジスタＴｒ１の平均消費電力は、図３に示されるパルス１個当たりの平均消費電力とほぼ等しいと考えられるため、まず、このパルス１個の平均消費電力を求める。
【００８２】
ここで、パワーＭＯＳトランジスタＴｒ１の平均消費電力が、パルス１個当たりの平均消費電力とほぼ等しいと考えられる理由について述べる。パワーＭＯＳトランジスタＴｒ１で電力消費が発生している時間は、ほぼパルスの立ち上がり部分および立ち下がり部分だけであるといえる。これは、その他の時間については、パワーＭＯＳトランジスタＴｒ１のドレイン−ソース間電流が０であるか、もしくはパワーＭＯＳトランジスタＴｒ１のドレイン−ソース間電圧がほぼ０であることにより、電力消費がほとんど発生しないといえるためである。
【００８３】
従って、パルス１個を考えた場合、立ち上がり時と立ち下がり時とに発生した電力消費を、立ち上がり−オン−立ち下がり−オフの１サイクルの時間で平均した消費電力が、電流制限動作時全体の平均消費電力とほぼ等しくなるといえるのである。
【００８４】
なお、パルス１個当たりの消費電力は、
（パルス立ち上がり時のエネルギー＋パルスＯＮ時のエネルギー
＋パルス立ち下がり時のエネルギー）／パルスの平均周期
で表される。ここで、また、電流制限動作時間を５［ｍｓｅｃ］、パルスの平均周期を５００［μｓｅｃ］、パルスの立ち上がりおよび立ち下がり時間を２０［μｓｅｃ］、パルスＯＮ時（すなわち、パルスが立ち上がってから立ち下がるまでの期間）のオン抵抗を２０［ｍΩ］、パルスＯＮ時の平均電流を７０［Ａ］とする。
【００８５】
まず、パルス立ち上がり時のエネルギーは、式（２）のように表される。
【００８６】
【数２】
2008177707.tif 000004
【００８７】
なお、ｔ１はパルスの立ち上がり開始時刻、ｔ２はパルスの立ち上がり終了時刻を表す。次に、パルスＯＮ時のエネルギーは、式（３）のように表される。
【００８８】
【数３】
2008177707.tif 000005
【００８９】
従って、パルス立ち下がり時のエネルギーはパルス立ち上がり時のエネルギーと等しいため、パルス１個当たりの平均消費電力は、式（４）のように表される。
【００９０】
【数４】
2008177707.tif 000006
【００９１】
上述のように、電流制限動作中におけるパルス１個当たりの平均消費電力は、電流制限動作時におけるパワーＭＯＳトランジスタＴｒ１の平均消費電流とほぼ等しい。このため、このときのパワーＭＯＳ回路１の過渡熱抵抗を０．２４［℃／Ｗ］とすると、パワーＭＯＳ回路１のチップ温度は、電流制限動作時において、
５６．４［Ｗ］×０．２４［℃／Ｗ］＝１３．５［℃］
だけ上昇することがわかる。
【００９２】
以上の測定結果から、本実施形態に係るパワーＭＯＳ回路１は、電流制限動作中における消費電力および温度上昇に関し、パワーＭＯＳ回路１０１の場合の１／１０程度に抑制されていることがわかる。
【００９３】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００９４】
本発明に係るパワーＭＯＳ回路は、車載用途等で大電流を扱うことによる発熱を抑制することが必要なパワーＭＯＳ回路を備えた電子機器であれば、適用することができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の一実施形態に係る電流制限回路の概略的な構成を示す回路図である。
【図２】図１に示す電流制限回路を備えたパワーＭＯＳ回路の概略的な構成を示す回路図である。
【図３】図１に示す電流制限回路による電流制限動作時付近における、負荷電流、並びにパワーＭＯＳトランジスタのゲート電圧、ドレイン損失およびチャネル温度の経時的な変化を示す波形図である。
【図４】図１に示す電流制限回路における電流制限ループの動作を示すブロック線図である。
【図５】図４に示す電流制限ループにおける周波数特性を示すボード線図である。
【図６】正帰還および負帰還を示すブロック線図である。
【図７】従来におけるパワーＭＯＳ回路の概略的な構成を示す回路図である。
【図８】図７に示す電流制限回路による電流制限動作時付近における、負荷電流、並びにパワーＭＯＳトランジスタのゲート電圧、ドレイン損失およびチャネル温度の経時的な変化を示す波形図である。
【符号の説明】
【００９６】
１    パワーＭＯＳ回路
１１    過熱遮断回路
１２    電流制限回路（電流制限回路、発振手段）
２０    負荷
Ｔｒ１  パワーＭＯＳトランジスタ
Ｃ１    静電容量（静電容量、発振手段）
Ｔｒ４  トランジスタ（第２トランジスタ）
Ｔｒ５  トランジスタ（第１トランジスタ）
Ｒ４    抵抗（抵抗、発振手段）
【図１】
2008177707.tif 000007
【図２】
2008177707.tif 000008
【図３】
2008177707.tif 000009
【図４】
2008177707.tif 000010
【図５】
2008177707.tif 000011
【図６】
2008177707.tif 000012
【図７】
2008177707.tif 000013
【図８】
2008177707.tif 000014