(57)【要約】【課題】従来よりも高速に単位スイッチを設定することができる多段スイッチの制御回路を提供する。【解決手段】上位半分の第１及び第２の制御エレメント７１及び７２は、バス７５の第１の区間７５ａに接続されて第１のクラスタを構成し、下位半分の第３及び第４の制御エレメント７３及び７４は、バス７５の第２の区間７５ｂに接続されて第２のクラスタを構成している。クラスタ形成手段として機能するバス・スイッチ７７は、バス７５の第１の区間７５ａと第２の区間７５ｂの間に配設されて第１の区間７５ａと第２の区間７５ｂを接続／分離する。第１〜第４の制御エレメント７１〜７４は、各段階で、それぞれ、対応する単位スイッチにスイッチ制御信号を送信する。【選択図】図３
2008160522.tif 000002
【特許請求の範囲】
【請求項１】
設定により入出力間の経路を切り替え可能な複数の単位スイッチを有する複数のスイッチ段を複数の入力ポートと宛先アドレスで識別される複数の出力ポートとの間に配設して所定の規則に従って結線した多段スイッチに対し、前記スイッチ段ごとに前記単位スイッチを設定することにより各前記入力ポートに対して指定される前記宛先アドレスに従って前記入力ポートから前記出力ポートまでの伝送経路を構築する多段スイッチの制御回路において、
バスと複数の制御エレメントとクラスタ形成手段とを備え、
前記バスは、全ての前記制御エレメントに接続され、
前記制御エレメントは、他の前記制御エレメントとの間でバスを介して前記宛先アドレスを送受信する送受信手段と、自身が対応する前記単位スイッチに対して指定される前記宛先アドレスと他の前記制御エレメントに対応する前記単位スイッチに対して指定される前記宛先アドレスとを比較する比較手段と、前記比較手段の比較結果に基づいて対応する前記単位スイッチを設定するスイッチ制御信号を生成するスイッチ制御信号生成手段と、を有し、
前記クラスタ形成手段は、前記宛先アドレスが送受信される範囲を規定することにより前記制御エレメントを複数のクラスタに分ける、
多段スイッチの制御回路。
【請求項２】
前記クラスタ形成手段は、前記バスを分割するバス・スイッチを有する、
請求項１の多段スイッチの制御回路。
【請求項３】
前記クラスタ形成手段は、前記クラスタが受信する前記宛先アドレスのうち、他の前記クラスタから送信される前記宛先アドレスをマスクすることにより、前記宛先アドレスが送受信される範囲を規定する、
請求項１の多段スイッチの制御回路。
【請求項４】
前記制御エレメントは、対応する前記単位スイッチに対する設定を決定したかを示すステータス信号を生成するステータス信号生成手段を更に備える、
請求項１から請求項３のいずれかの多段スイッチの制御回路。
【請求項５】
前記多段スイッチは、２Ｎ＝２ｎ（ｎは２以上の整数）を満たす２Ｎ個の前記入力ポートと２Ｎ個の前記出力ポートとを有し、Ｎ個の２入力２出力の前記単位スイッチを有する（２ｎ−１）個の２Ｎ入力２Ｎ出力のスイッチ段を前記入力ポートと前記出力ポートとの間に配設したベネス網であり、
前記クラスタ形成手段は、前記入力ポート側からｋ番目（ｋは１から（２ｎ−１）の整数）の前記スイッチ段を制御対象とするときに、２ｋ−１個の前記クラスタを形成する、
請求項１から請求項４のいずれかの多段スイッチの制御回路。
【請求項６】
対応する前記単位スイッチに対して指定された前記宛先アドレスに基づいて前記制御エレメント間のリンク関係の有無と前記設定の差異を決定し、前記制御エレメントに割り振られた識別番号に基づいて前記リンク関係をもつ前記制御エレメントで構成されたグループから代表エレメントを選択し、前記代表エレメントに対応する前記単位スイッチの前記設定を決定することにより前記リンク関係を辿って他の前記単位スイッチの前記設定を決定する前記多段スイッチの制御回路であって、
前記制御エレメントは、それぞれ、異なるバスに対応付けられ、自身の前記制御エレメントとの間にリンク関係が有る他の制御エレメントに対応した前記バスを接続し、前記識別番号を接続した前記バスに送信し、ワイアード・オア処理で代表ノードを決定する、
請求項５の多段スイッチの制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多段スイッチの制御回路に関し、特に、複数の単位スイッチを有する複数のスイッチ段を所定の規則に従って結線した多段スイッチに対し、スイッチ段ごとに単位スイッチを設定する多段スイッチの制御回路に関する。
【背景技術】
【０００２】
非特許文献１に記載されているように、代表的な多段スイッチとして２Ｎ＝２ｎ（ｎは１以上の自然数）を満たす２Ｎ入力２Ｎ出力のベネス網が知られている。
【０００３】
ベネス網は、概念的には２入力２出力の単位スイッチをＮ個備えたスイッチ段を入出力ポート間に（２ｎ−１）段配置した構成をもつ。入力側最初のスイッチ段は入力スイッチと呼ばれ、出力側最後のスイッチ段は出力スイッチと呼ばれる。入力スイッチと出力スイッチの間のスイッチ段に含まれる単位スイッチは、入力スイッチと出力スイッチの間を並行して接続する２つの中間スイッチに分けられる。スイッチ段は所定の規則に従ってシャッフル接続されており、具体的には、入力スイッチを構成する各単位スイッチの一方の出力端子は全て一方の中間スイッチに入力され、他方の出力端子は全て他方の中間スイッチの他方に入力されている。
【０００４】
ベネス網の出力ポートには、連続番号で宛先アドレスが割り振られており、ベネス網の制御回路が入力情報に含まれた宛先アドレスに応じて単位スイッチの設定を切り替えることにより、入力情報を入力ポートから出力ポートまで案内するルートを構築する。
【０００５】
ベネス網の制御回路は、入力スイッチで受信した入力情報の中から、最下位１ビットを除いた値が同じになる宛先アドレスをもつ２つの入力情報を、異なる中間スイッチに入力するように単位スイッチを設定する。第２段目以降も、各中間スイッチをベネス網とみて同様の設定を行う。ベネス網の特質により、第１〜第（ｎ−１）段目のスイッチ段では、対になる宛先アドレスを検出して単位スイッチに対する設定を行う必要があるが、第ｎ段目のスイッチ段以降の単位スイッチの設定は、各入力情報の宛先アドレスに従って自動的に決定される。従って、ベネス網のルート設定に必要な時間は、第１〜第（ｎ−１）段目のスイッチ段を構成する単位スイッチの設定に必要な時間に支配される。
【０００６】
非特許文献１には、直列制御方式に従った単位スイッチの設定方法をソフトウェアで実行する方法が開示されている。非特許文献１の設定方法によれば、各スイッチ段内で、設定を決めたある単位スイッチの一方の宛先アドレスと対になる宛先アドレスを入力する単位スイッチを探索して選択し、対になる２つの宛先アドレスが互いに異なる中間スイッチに入力されるように探索で見つけられた単位スイッチの設定を行う処理を繰り返す。非特許文献１の設定方法によれば、各スイッチ段で対になる単位スイッチを探索する処理をＮステップ実行する必要があるため、全体としてＮ×ｌｏｇ２Ｎステップの処理が必要となる。
【非特許文献１】ＳＴＥＩＮＡＲ  ＡＮＤＲＥＳＥＮ、“Ｔｈｅ  Ｌｏｏｐｉｎｇ  Ａｌｇｏｒｉｔｈｍ  Ｅｘｔｅｎｄｅｄ  ｔｏ  Ｂａｓｅ  Ｒｅａｒｒａｎｇｅａｂｌｅ  Ｓｗｉｔｃｈｉｎｇ  Ｎｅｔｗｏｒｋｓ”、ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ、（米国）、１９７７年１０月、Ｖｏｌ．ＣＯＭ−２５、Ｎｏ．１０、Ｐ．１０５７−Ｐ．１０６３
【非特許文献２】Ｃｈｉｎｇ−Ｙｉ  Ｌｅｅ  ａｎｄ  Ａ．  Ｙａｖｕｚ  Ｏｒｕｃ、“Ａ  Ｆａｓｔ  Ｐａｒａｌｌｅｌ  Ａｌｇｏｒｉｔｈｍ  ｆｏｒ  Ｒｏｕｔｉｎｇ  Ｕｎｉｃａｓｔ  Ａｓｓｉｇｎｍｅｎｔｓ  ｉｎ  Ｂｅｎｅｓ  Ｎｅｔｗｏｒｋｓ”、ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＰＡＲＡＬＬＥＬ  ＡＮＤ  ＤＩＳＴＲＩＢＵＴＥＤ  ＳＹＳＴＥＭＳ、（米国）、１９９５年３月、Ｖｏｌ．６、Ｎｏ．３、Ｐ．３２９−Ｐ．３３４
【発明の開示】
【発明が解決しようとする課題】
【０００７】
非特許文献１のような単位スイッチの設定方法は、プログラム制御であるためハードウェア制御に比較して処理時間が長い。更に、Ｎ×ｌｏｇ２Ｎのオーダーの処理時間が必要となるため、スイッチサイズが大きくなると処理時間が増大し、高速な切り替え動作が困難となる。特に、高速な切り替え動作が必要とされるパケットスイッチやＡＴＭスイッチでは、より高速に処理できる設定方法が求められている。
【０００８】
非特許文献２には、並列制御方式に従った単位スイッチの設定方法をソフトウェアで実行する方法が開示されている。非特許文献２の設定方法は、各スイッチ段の全単位スイッチに対応したＮ個の制御エレメントをＮ２本の配線で相互に接続した制御回路により実行される。具体的には、まず、各制御エレメントから他の全ての制御エレメントに宛先アドレスを送信し、対になる宛先アドレスをもつ単位スイッチで構成された複数のスイッチグループで１階層のリンクを形成する。次に、各スイッチグループ内の単位スイッチから選ばれた代表ノードの宛先アドレスを送信し合い、対になる宛先アドレスをもつ代表ノードをリンクして２階層のリンクを形成することを繰り返して階層的にリンクを形成する。
【０００９】
非特許文献２の設定方法では、各階層において対になる単位スイッチの探索は並列に処理されるため、各スイッチ段で全ての単位スイッチに対する設定が決まるまでに、対になる単位スイッチを探索する処理をｌｏｇ２Ｎステップ実行する必要がある。並列制御方式に従って単位スイッチを設定すれば、対になる単位スイッチを探索する処理のステップ数を直列制御方式の場合の半分以下まで減らすことができる。
【００１０】
しかしながら、非特許文献２の並列制御方式では、入出力ポート数が増えるに従って、制御エレメントの数がＮに比例して増加すると共に制御エレメント間の配線がＮ２に比例して増加するため、回路規模が大きくなるという第１の問題がある。更に、非特許文献２の並列制御方式では、１ステップごとに制御エレメント間で宛先アドレスを送受信する必要があるため、プログラム制御では通信時間の短縮化にも限界があり高速動作に適さないという第２の問題がある。
【００１１】
そこで、本発明は、従来よりも高速に単位スイッチを設定することができる多段スイッチの制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
第１の多段スイッチの制御回路は、設定により入出力間の経路を切り替え可能な複数の単位スイッチを有する複数のスイッチ段を複数の入力ポートと宛先アドレスで識別される複数の出力ポートとの間に配設して所定の規則に従って結線した多段スイッチに対し、スイッチ段ごとに単位スイッチを設定することにより各入力ポートに対して指定される宛先アドレスに従って入力ポートから出力ポートまでの伝送経路を構築する多段スイッチの制御回路において、次のようなバスと複数の制御エレメントとクラスタ形成手段とを備えている。バスは、全ての制御エレメントに接続されている。制御エレメントは、他の制御エレメントとの間でバスを介して宛先アドレスを送受信する送受信手段と、自身が対応する単位スイッチに対して指定される宛先アドレスと他の制御エレメントに対応する単位スイッチに対して指定される宛先アドレスとを比較する比較手段と、比較手段の比較結果に基づいて対応する単位スイッチを設定するスイッチ制御信号を生成するスイッチ制御信号生成手段と、を有している。クラスタ形成手段は、宛先アドレスが送受信される範囲を規定することにより制御エレメントを複数のクラスタに分ける。
【００１３】
第１の多段スイッチの制御回路によれば、複数のクラスタによる並行処理が実現されるため、従来よりも高速に単位スイッチに対する設定を行うことができる。
【００１４】
第２の多段スイッチの制御回路は、第１の多段スイッチの制御回路において、クラスタ形成手段がバスを分割するバス・スイッチを有している。
【００１５】
第３の多段スイッチの制御回路は、第１の多段スイッチの制御回路において、クラスタ形成手段が、クラスタが受信する宛先アドレスのうち、他のクラスタから送信される宛先アドレスをマスクすることにより、宛先アドレスが送受信される範囲を規定する。
【００１６】
第４の多段スイッチの制御回路は、第１から第３のいずれかの多段スイッチの制御回路において、制御エレメントは、対応する単位スイッチに対する設定を決定したかを示すステータス信号を生成するステータス信号生成手段を更に備えている。
【００１７】
第５の多段スイッチの制御回路は、第１から第４のいずれかの多段スイッチの制御回路において、多段スイッチは、２Ｎ＝２ｎ（ｎは２以上の整数）を満たす２Ｎ個の入力ポートと２Ｎ個の出力ポートとを有し、Ｎ個の２入力２出力の単位スイッチを有する（２ｎ−１）個の２Ｎ入力２Ｎ出力のスイッチ段を入力ポートと出力ポートと間に配設したベネス網であり、クラスタ形成手段が、入力ポート側からｋ番目（ｋは１から（２ｎ−１）の整数）のスイッチ段を制御対象とするときに、２ｋ−１個のクラスタを形成する。
【００１８】
第６の多段スイッチの制御回路は、第５の多段スイッチの制御回路において、対応する単位スイッチに対して指定された宛先アドレスに基づいて制御エレメント間のリンク関係の有無と設定の差異を決定し、制御エレメントに割り振られた識別番号に基づいてリンク関係をもつ制御エレメントで構成されたグループから代表エレメントを選択し、代表エレメントに対応する単位スイッチの設定を決定することによりリンク関係を辿って他の単位スイッチの設定を決定する多段スイッチの制御回路であって、制御エレメントが、それぞれ、異なるバスに対応付けられ、自身の制御エレメントとの間にリンク関係が有る他の制御エレメントに対応したバスを接続し、識別番号を接続したバスに送信し、ワイアード・オア処理で代表ノードを決定する。
【発明の効果】
【００１９】
この多段スイッチの制御回路によれば、複数のクラスタによる並行処理が実現されるため、従来よりも高速に単位スイッチに対する設定を行うことができる。
【発明を実施するための最良の形態】
【００２０】
本実施形態の多段スイッチは図１に示すような８入力８出力のベネス網２で構成されており、この多段スイッチは図３に示すスイッチ制御回路８０により制御される。
【００２１】
図１に示すように、本実施形態のベネス網２は上位から下位に順に並んだ第１〜第８の入力ポート３ａ〜３ｈと、上位から下位に順に並んだ第１〜第８の出力ポート４ａ〜４ｈと、複数の単位スイッチ１０と、複数の配線で構成されている。
【００２２】
なお、本実施形態で用いられる上位及び下位の概念は説明の便宜上規定するものである。以下、同様の構造をもつ構成要素を区別して説明する場合は、先頭に序数を付して識別するが、同様の構造をもつ構成要素の一般的な構造や機能について説明するときは、序数や符号を除いて記載する。
【００２３】
図２に示すように各単位スイッチ１０は、上位及び下位の入力ポートと上位及び下位の出力ポートをもち、スイッチ設定をスイッチ制御信号に従って平行状態と交差状態との間で切り替える。スイッチ設定が平行状態（０値）になると、上位の入力ポートが上位の出力ポートに接続され下位の入力ポートが下位の出力ポートに接続される。スイッチ設定が交差状態（１値）になると、上位の入力ポートが下位の出力ポートに接続され、下位の入力ポートが上位の出力ポートに接続される。
【００２４】
一般的に、２Ｎ＝２ｎ（ｎは２以上の整数）を満たす２Ｎ入力２Ｎ出力のべネス網は、入力側から出力側に連続的に接続された第１〜第（２ｎ−１）のスイッチ段で構成され、各スイッチ段は、最上位の１番目から最下位のＮ番目まで順に並んだ第１〜第Ｎの単位スイッチで構成されている。
【００２５】
第１のスイッチ段は、入力スイッチと呼ばれ、第（２ｎ−１）のスイッチ段は、出力スイッチと呼ばれる。更に、第２〜第（２Ｎ−２）のスイッチ段に含まれる第１〜第Ｎ／２の単位スイッチは上位の中間スイッチを構成し、第（Ｎ／２＋１）〜第Ｎの単位スイッチは全体として下位の中間スイッチを構成する。上位の中間スイッチと下位の中間スイッチとの間には配線が存在しない。
【００２６】
第１のスイッチ段を構成するＮ個の単位スイッチのＮ個の上位の出力ポートは、第２のスイッチ段で上位の中間スイッチを構成するＮ／２個の単位スイッチのＮ個の入力ポートに、接続順位を保ったまま接続される。第１のスイッチ段を構成するＮ個の単位スイッチのＮ個の下位の出力ポートは、第２のスイッチ段で下位の中間スイッチを構成するＮ／２個の単位スイッチのＮ個の入力ポートに、接続順位を保ったまま接続される。
【００２７】
第（２ｎ−１）のスイッチ段を構成するＮ個の単位スイッチのＮ個の上位の入力ポートは、第（２ｎ−２）のスイッチ段で上位の中間スイッチを構成するＮ／２個の単位スイッチのＮ個の出力ポートに、接続順位を保ったまま接続される。第（２ｎ−１）のスイッチ段を構成するＮ個の単位スイッチのＮ個の下位の入力ポートは、第（２ｎ−２）のスイッチ段で下位の中間スイッチを構成するＮ／２個の単位スイッチのＮ個の出力ポートに、接続順位を保ったまま接続される。
【００２８】
上位の中間スイッチ及び下位の中間スイッチは、それぞれ、ｎ＞２の場合には２Ｍ＝２（ｎ−１）を満たす２Ｍ入力２Ｍ出力のベネス網（ｎ＞２の場合）で構成され、ｎ＝２の場合には一つの単位スイッチで構成される。このようにベネス網における単位スイッチの接続関係は、再帰的に規定される。
【００２９】
ベネス網の出力ポートには宛先アドレスが割り振られている。各入力ポートが接続される出力ポートは、各入力ポートで宛先アドレスによって指定され、結線に従って各スイッチ段の単位スイッチに宛先アドレスを順次指定しながら、単位スイッチを切り替えることにより、入力ポートから出力ポートまでの伝送経路が構築される。
【００３０】
本実施形態のベネス網２は、図１に示すようにｎ＝３、Ｎ＝４の８入力８出力のベネス網として構成されている。ベネス網２を構成する複数の単位スイッチ１０は、第１〜第８の入力ポート３ａ〜３ｈと第１〜第８の出力ポート４ａ〜４ｈとの間で、概念的にマトリクスを形成するように配設されている。第１〜第８の出力ポート４ａ〜４ｈには、順に、０００から１１１までの３ビットの２進数が割り振られている。
【００３１】
複数の単位スイッチ１０は、第１〜第８の入力ポート３ａ〜３ｈ側から第１〜第８の出力ポート４ａ〜４ｈへ並ぶように配設された第１〜第５のスイッチ段５ａ〜５ｅに区分されて配設されており、第１〜第５のスイッチ段５ａ〜５ｅは、それぞれ、上位から下位に並んだ４つの単位スイッチ１０で構成されている。各スイッチ段の単位スイッチ１０は、上位から順に第１〜第４の単位スイッチとして識別する。特に、第１のスイッチ段５ａを構成する単位スイッチ１０は、上位から順に第１〜第４の単位スイッチ１１〜１４と称し、第２のスイッチ段５ｂを構成する単位スイッチ１０は、上位から順に第１〜第４の単位スイッチ２１〜２４と称して区別する。入力スイッチと出力スイッチは、それぞれ、第１のスイッチ段５ａと第５のスイッチ段５ｅで構成される。上位の中間スイッチ６ａは、第２〜第４のスイッチ段５ｂ〜５ｄの上位２つずつの単位スイッチ１０によって構成され、下位の中間スイッチ６ｂは、第２〜第４のスイッチ段５ｂ〜５ｄの下位２つずつの単位スイッチ１０によって構成される。
【００３２】
なお、図１に示された単位スイッチ１０のスイッチ設定は一例を示すものであり、具体的には、ベネス網２の第１〜第８の入力ポート３ａ〜３ｈから入力される入力情報の宛先アドレスが、それぞれ、０１０、０００、００１、１１１、１１０、１００、０１１、１０１であるときのスイッチ設定を示している。
【００３３】
一般に、ベネス網では、第１〜第（ｎ−１）のスイッチ段を構成する各単位スイッチは、同一のスイッチ段に含まれている他の単位スイッチに対して指定される宛先アドレスに依存して設定されるのに対し、第ｎのスイッチ段以降の単位スイッチは所定の規則に従って自身の単位スイッチに対して指定された宛先アドレスから独自に設定することができる。本実施形態のスイッチ制御回路は、第１〜第（ｎ−１）のスイッチ段を構成する各単位スイッチの設定を切り替えるものである。
【００３４】
次に、第１の実施形態のスイッチ制御回路７０について説明する。
【００３５】
スイッチ制御回路７０は、図１のベネス網２の第１〜第８の入力ポート３ａ〜３ｈに対して指定された宛先アドレスに従って単位スイッチ１０のスイッチ設定を切り替えることにより、各入力ポートから宛先アドレスが示す第１〜第８の出力ポート４ａ〜４ｈまでの伝送経路を構築する。以下、各単位スイッチの上位の入力ポート、下位の入力ポートに対して指定される宛先アドレスを、それぞれ、上位の宛先アドレス、下位の宛先アドレスとして区別する。
【００３６】
具体的には、スイッチ制御回路７０は、ベネス網２の第１〜第８の入力ポート３ａ〜３ｈに対して指定される宛先アドレスに従って、第１の段階で第１のスイッチ段５ａを構成する第１〜第４の単位スイッチ１１〜１４のスイッチ設定を決定した後、第２の段階で第２のスイッチ段５ｂを構成する第１〜第４の単位スイッチ２１〜２４のスイッチ設定を決定する。
【００３７】
図３に示すように、本実施形態のスイッチ制御回路７０は、第１〜第４の制御エレメント７１〜７４とバス７５と第０〜第４のステータス信号線７６ａ〜７６ｅとバス・スイッチ７７とタイミング発生回路７８を備えている。
【００３８】
タイミング発生回路７８は、第１〜第４の制御エレメント７１〜７４及びバス・スイッチ７７にクロックパルス及び時刻情報を含んだタイミング情報を送信することによりスイッチ制御回路７０の全体の動作を指示する。
【００３９】
本実施形態のバス７５は、宛先アドレス、応答、及び、スイッチ設定を並列に伝送できる幅を有している。更に、バス７５は、上位の第１の区間７５ａと下位の第２の区間７５ｂに分割されている。
【００４０】
第１〜第４の制御エレメント７１〜７４は、概念的に上位から下位に順に配設されている。上位半分の第１及び第２の制御エレメント７１及び７２は、バス７５の第１の区間７５ａに接続されて第１のクラスタを構成し、下位半分の第３及び第４の制御エレメント７３及び７４は、バス７５の第２の区間７５ｂに接続されて第２のクラスタを構成している。第１〜第４の制御エレメント７１〜７４は、それぞれ、上位及び下位の入力端子を備えている。
【００４１】
第１〜第４の制御エレメント７１〜７４は、それぞれ、各段階で制御対象となるスイッチ段の第１〜第４の単位スイッチに対応付けられる。各単位スイッチの上位及び下位の宛先アドレスは、第１のスイッチ段５ａを制御対象とする第１の段階では対応する各制御エレメントの上位及び下位の入力端子で受信され、第２のスイッチ段５ｂを制御対象とする第２の段階ではバス７５を通じて受信される。第１〜第４の制御エレメント７１〜７４は、各段階で、それぞれ、対応する単位スイッチにスイッチ制御信号を送信する。
【００４２】
第０〜第４のステータス信号線７６ａ〜７６ｅは、それぞれ、上位の制御エレメントから下位の制御エレメントに上位の全制御エレメントが処理済であるか（１値）、未処理の制御エレメントが含まれているか（０値）を表す第０〜第４のステータス信号を伝達する。第０のステータス信号線７６ａは、第０のステータス信号を第１の制御エレメント７１に伝達する。第０のステータス信号は、タイミング発生回路７８によって常に処理済（１値）に設定されている。第１〜第３のステータス信号線７６ｂ〜７６ｄは、第１〜第３の制御エレメント７１〜７３で生成された第１〜第３のステータス信号を第２〜第４の制御エレメント７２〜７４に伝達する。第４のステータス信号線７６ｅは、第４の制御エレメント７４で生成された第４のステータス信号をタイミング発生回路７８に伝達する。第１〜第４のステータス信号は、初期状態では全て未処理（０値）に設定されており、制御対象のスイッチ段の全ての単位スイッチの設定が終了すると第４のステータス信号が処理済に切り替わる。
【００４３】
オン・オフ型のバス・スイッチ７７は、バス７５の第１の区間７５ａと第２の区間７５ｂの間に配設されて第１の区間７５ａと第２の区間７５ｂを接続／分離すると共に、第１のクラスタと第２のクラスタの間をつないでいる第３のステータス信号線７６ｃ中に配設されて第３のステータス信号線７６ｃを接続／分離する。バス・スイッチ７７は、第１のクラスタと第２のクラスタを分離するクラスタ形成手段として機能する。
【００４４】
図４は、第１の制御エレメント７１の構成図である。第２〜第４の制御エレメント７２〜７４は、第１の制御エレメント７１と同様の構成を有するため第１の制御エレメント７１との相違点のみを説明する。
【００４５】
第１の制御エレメント７１は、上位及び下位の宛先記憶部９０ａ及び９０ｂ、セレクタ９１、第１〜第３の比較回路９３ａ〜９３ｃ、フラグ信号保持回路９４、スイッチ制御信号生成回路９５、フラグ設定回路９６、及び、ステータス信号生成回路９７を有している。
【００４６】
上位及び下位の宛先記憶部９０ａ及び９０ｂは、上位及び下位の入力端子又はバス７５から、対応する単位スイッチの上位及び下位の宛先アドレスを受信して記憶する。第１の段階では完全な宛先アドレスから下位１ビットを除いた宛先アドレスを記憶する。
【００４７】
セレクタ９１は、上位の宛先記憶部９０ａに記憶された宛先アドレスと、下位の宛先記憶部９０ｂに記憶された宛先アドレスを順次バス７５に送信する。一度にバス７５に送信されるのは、第１〜第４の制御エレメント７１〜７４が記憶している上位及び下位の宛先アドレスのうち１つのみである。
【００４８】
第１の比較回路９３ａは、上位の宛先記憶部９０ａに記憶された上位の宛先アドレスと、他の制御エレメントからバス７５に送信された宛先アドレスを受信して比較する。第２の比較回路９３ｂは、下位の宛先記憶部９０ｂに記憶された下位の宛先アドレスと、他の制御エレメントからバス７５に送信された宛先アドレスを受信して比較する。第３の比較回路９３ｃは、各制御エレメント内で上位の宛先記憶部９０ａに記憶された上位の宛先アドレスと、下位の宛先記憶部９０ｂに記憶された下位の宛先アドレスを比較する。
【００４９】
スイッチ制御信号生成回路９５は、第１〜第３の比較回路９３ａ〜９３ｃの比較結果、フラグ信号保持回路９４の設定値、ステータス信号の設定値、バス７５から受信した各種信号に基づいて、各制御エレメントの動作を制御してスイッチ制御信号を生成する。
【００５０】
フラグ信号保持回路９４は、自段の制御エレメントの処理状態を示すフラグを記憶しており、初期状態ではフラグが未処理（０値）に設定され、適宜、スイッチ制御信号生成回路９５又はフラグ設定回路９６により処理済（１値）に切り替えられる。
【００５１】
フラグ設定回路９６は、第１の比較回路９３ａと第２の比較回路９３ｂの少なくとも一方の比較結果が一致を示していれば、フラグ信号保持回路９４のフラグを処理済（１値）に書き換える。即ち、各制御エレメントにおいて、自段に記憶されている上位及び下位の宛先アドレスの少なくとも一つと対になる宛先アドレスが他の制御エレメントに記憶されていればリンクが存在するといえるため、フラグが処理済（１値）に書き換えられる。
【００５２】
ステータス信号生成回路９７は、受信したステータス信号が処理済（１値）に設定されており、かつ、自段のフラグ信号保持回路９４のフラグが処理済（１値）に設定されている場合にのみ、次段の制御エレメントに処理済（１値）であることを伝達する。
【００５３】
次に、スイッチ制御回路７０の動作について説明する。スイッチ制御回路７０の動作は、タイミング発生回路７８から送信されるタイミング情報に従って制御される。
【００５４】
第１の段階では図１の第１のスイッチ段５ａが制御対象となり、第１〜第４の制御エレメント７１〜７４は、それぞれ、第１のスイッチ段５ａの第１〜第４の単位スイッチ１１〜１４に対応付けられる。
【００５５】
第１の段階は、第１〜第３のフェーズで構成されている。
【００５６】
第１のフェーズでは、初期設定動作が実行される。具体的には、まず、第１〜第４の制御エレメント７１〜７４の上位及び下位の宛先記憶部９０ａ及び９０ｂは、対応する第１〜第４の単位スイッチ１１〜１４の上位及び下位の宛先アドレスを上位及び下位の入力端子を通じて受信し、受信した宛先アドレスの最下位１ビットを除いた残りのビットを記憶する。本実施形態の元の宛先アドレスは３ビットであるから、元の宛先アドレスの上位２ビットが記憶される。第１の段階では宛先アドレスは、上位及び下位の入力端子から入力される。
【００５７】
第２の段階以降では、各制御エレメントの上位及び下位の宛先記憶部９０ａ及び９０ｂは、バスを通じて、対応する単位スイッチの上位及び下位の宛先アドレスを受信する。
【００５８】
次に、各制御エレメントの各スイッチ制御信号生成回路９５は、自段に記憶された上位及び下位の宛先アドレスが共に接続先の無い無効な宛先アドレスであるか確認する。記憶された上位及び下位の宛先アドレスが共に無効であるような制御エレメントは、他の制御エレメントとリンクしないため、対応する単位スイッチの設定を平行状態と交差状態のいずれにも設定可能であるが、本実施形態では平行状態に設定するようにスイッチ制御信号を送信し、更に、同じ制御エレメント内のフラグ信号保持回路９４の内容を処理済（１値）に設定する。
【００５９】
次に、各制御エレメントのスイッチ制御信号生成回路９５は、自段に記憶された上位及び下位の宛先アドレスの少なくとも一方が有効であれば、第３の比較回路９３ｃの比較結果を確認する。第３の比較回路９３ｃで比較した結果、自段で記憶している上位及び下位の宛先アドレスと下位の宛先アドレスが一致していれば、当該制御エレメントは他の制御エレメントにリンクしないため、対応する単位スイッチの設定を平行状態と交差状態のいずれにも設定可能であるが、本実施形態では平行状態に設定するようにスイッチ制御信号を送信し、更に、同じ制御エレメント内のフラグ信号保持回路９４の内容を処理済（１値）に設定する。
【００６０】
第１の制御エレメント７１に対応する単位スイッチは、選択されたスイッチ段で最初にスイッチ設定されるものであり平行状態と交差状態のいずれであってもよいが、本実施形態では平行状態に設定するものとする。
【００６１】
図１の例では、第１のスイッチ段５ａに入力される入力情報の宛先アドレスは全て有効であり、各制御エレメントに記憶された上位の宛先アドレスと下位の宛先アドレスはどれも一致しないため、第１フェーズでは、第１の制御エレメント７１に対応する第１の単位スイッチ１１のスイッチ設定のみが初期設定どおり平行状態に決定する。
【００６２】
第２のフェーズは、第１〜第３のサブフェーズで構成されている。
【００６３】
第１のサブフェーズでは、いずれの制御エレメントが、自段に記憶した宛先アドレスをバス７５に送信するか決定する。具体的には、受信したステータス信号が処理済（１値）に設定されている制御エレメントが、宛先アドレスを送信する制御エレメントとして選択される。最初は、第０のステータス信号のみが処理済（１値）に設定されているため、第１の制御エレメント７１が宛先アドレスをバス７５に送信する制御エレメントとして選択され、第１の制御エレメント７１のフラグ信号保持回路９４の内容は処理済（１値）に設定される。
【００６４】
第２のサブフェーズでは、第１のサブフェーズで選択された制御エレメントが、セレクタ９１を通じて上位の宛先記憶部９０ａに記憶された宛先アドレスと下位の宛先記憶部９０ｂに記憶された宛先アドレスを、順にバス７５上に送信すると共に、対応する単位スイッチの設定を送信する。バス７５上の宛先アドレスが上位の宛先アドレスであるか下位の宛先アドレスであるかは、送信されたタイミングで区別される。第１のサブフェーズで選択されなかった他の制御エレメントは、第１の比較回路９３ａ及び第２の比較回路９３ｂにより、バス７５上の宛先アドレスと自段が記憶している宛先アドレスを比較する。
【００６５】
第３のサブフェーズでは、第１のサブフェーズで選択されなかった制御エレメントは、バス７５に送信された２つの宛先アドレスのいずれかが自段に記憶された宛先アドレスに一致しているとき、バス７５を通じて応答を返すと共に、フラグ信号保持回路９４を処理済（１値）に設定する。但し、フラグ信号保持回路９４が既に処理済（１）に設定されている場合、又は、自段に記憶された他方の宛先アドレスが無効であるときも応答を返さない。バス７５から受信した２つの宛先アドレスのいずれも自段に記憶された宛先アドレスに一致しない場合には何も応答を返さない。
【００６６】
各制御エレメントのスイッチ制御信号生成回路９５は、自段に記憶された上位の宛先アドレスが送信元の制御エレメントの上位の宛先アドレスに一致し、又は、自段に記憶された下位の宛先アドレスが送信元の制御エレメントの下位の宛先アドレスに一致するときは、送信元の制御エレメントのスイッチ設定と異なるスイッチ設定となるように自段のスイッチ制御信号を生成する。一方、自段に記憶された上位の宛先アドレスが送信元の制御エレメントの下位の宛先アドレスに一致するとき、又は、自段に記憶された上位の宛先アドレスが送信元の制御エレメントの下位の宛先アドレスに一致するときは、送信元の制御エレメントのスイッチ設定と同じスイッチ設定となるようにスイッチ制御信号を生成する。
【００６７】
すなわち、第１のスイッチ段５ａに入力された入力情報のうち、宛先アドレスの上位２ビットが一致して下位１ビットだけが異なる２つの入力情報は、第２のスイッチ段５ｂの上位の中間スイッチ６ａと下位の中間スイッチ６ｂに分かれるように伝達される。
【００６８】
応答を返した制御エレメントは、次に宛先アドレスを送信する制御エレメントとなり、第２のサブフェーズと第３のサブフェーズを繰り返す。応答を返す制御エレメントが無い場合には、フラグ信号保持回路９４が未処理（０値）である最上位の制御エレメント、すなわち、受信するステータス信号が処理済（１値）であって自身のフラグ信号保持回路９４が未処理（０値）に設定されている制御エレメントが、次に宛先アドレスを送信する制御エレメントに選択される。全ての制御エレメントのフラグ信号保持回路９４が処理済（１値）に設定されることによってバス７５に送信される宛先アドレスが無くなると、第１〜第４の制御エレメント７１〜７４の全てが、対応する単位スイッチのスイッチ設定を決定したこととなるので、第２のフェーズが終了する。
【００６９】
図１と図４を参照しながら図１の入力例でスイッチ制御回路７０の動作を説明する。まず、図１の第１の単位スイッチ１１が平行状態に設定され、図４の第１の制御エレメント７１の上位の宛先アドレス（０１）がバス７５に送信される。第１の制御エレメント７１の上位の宛先アドレス（０１）は、第４の制御エレメント７４の上位の宛先アドレス（０１）に一致するため、図１の第４の単位スイッチ１４は交差状態に設定され、図４の第４の制御エレメント７４の下位の宛先アドレス（１０）がバス７５に送信される。第４の制御エレメント７４の宛先アドレス（１０）は、第３の制御エレメント７３の下位の宛先アドレス（１０）に一致するため、図１の第３の単位スイッチ１３が平行状態に設定され、図４の第３の制御エレメント７３の上位の宛先アドレス（１１）がバス７５に送信される。第３の制御エレメント７３の宛先アドレス（１１）は、第２の制御エレメント７２の下位の宛先アドレス（１１）に一致するため、図１の第２の単位スイッチ１２が平行状態に設定される。この段階で全ての制御エレメントのフラグ信号保持回路９４が処理済（１値）に設定されて第１のスイッチ段５ａに対する処理が終了する。
【００７０】
第３のフェーズでは、第１のフェーズ及び第２のフェーズによる単位スイッチの設定に従って、第１〜第４の制御エレメント７１〜７４に記憶されている宛先アドレスをバス７５を通じて時分割により転送して入れ替える。第１〜第４の制御エレメント７１〜７４に記憶されている宛先アドレスを、バス７５を通じて時分割に転送することにより、第２のスイッチ段５ｂの第１〜第４の単位スイッチ２１〜２４の上位及び下位の宛先アドレスが、対応する第１〜第４の制御エレメント７１〜７４の上位及び下位の宛先記憶部９０ａに記憶させる。
【００７１】
次に、第２のスイッチ段５ｂを制御対象とする第２の段階に移行する。第２の段階では、バス・スイッチ７７をオフ状態に設定することによりバス７５の第１の区間７５ａと第２の区間７５ｂを分離すると共に、第１のクラスタと第２のクラスタ間でステータス信号を遮断する。第１のクラスタを構成する制御エレメントは、第２のスイッチ段５ｂの上位の中間スイッチ６ａを構成する単位スイッチに対応し、第２のクラスタを構成する制御エレメントは、第２のスイッチ段５ｂの下位の中間スイッチ６ｂを構成する単位スイッチに対応する。
【００７２】
第２の段階における第１〜第３のフェーズの処理は、制御対象のスイッチ段が異なる他は第１の段階と同様であるが、第２の段階ではバス７５の下位１ビットを０値又は１値にマスクして宛先アドレスの下位２ビットを除く上位１ビットのみを比較する。バス７５が分割されているため、第１のクラスタ内における第１から第３のフェーズの処理と、第２のクラスタ内における第１から第３のフェーズの処理を並列に実行することができる。
【００７３】
２Ｎ入力２Ｎ出力のベネス網を制御するときは、第３の段階以降、バス・スイッチ７７で各クラスタをさらに上位のクラスタと下位のクラスタに２分割して、各クラスタについて同様の処理を行い各クラスタで同様の動作を繰り返せばよい。
【００７４】
以上のように、制御対象のスイッチ段が以降するごとに制御エレメントを複数のクラスタに分割して並列処理することにより、２Ｎ入力２Ｎ出力のベネス網に対するスイッチ設定の処理ステップ数を、Ｎ＋Ｎ／２＋Ｎ／４＋Ｎ／８＋…＋１＝（２Ｎ−１）とすることができる。従って、本実施形態によれば、クラスタに分割しない場合にはＮ×ｌｏｇ２Ｎステップ必要であった処理数を大幅に減少することができる。
【００７５】
なお、本実施形態のスイッチ制御回路は、１つのスイッチ段に対応する制御エレメントのみを備えており、各スイッチ段に対する設定が終わってから制御エレメント間で宛先アドレスを入れ換えているが、複数のスイッチ段に対応した複数の制御エレメントのグループを予め備え、各グループの制御エレメントによる各スイッチ段に対する設定が終わるごとに、ベネス網と同様の結線を通じて次のグループに宛先アドレスを送信するように構成されたものであってもよい。
【００７６】
次に、第２の実施形態のスイッチ制御回路１００について説明する。
【００７７】
図５に示すように、第２の実施形態のスイッチ制御回路１００は、第１〜第４の制御エレメント１０１〜１０４、第１〜第４のバス１０５ａ〜１０５ｄ、及び、タイミング発生回路１０６を備えている。
【００７８】
タイミング発生回路１０６は、第１〜第４の制御エレメント１０１〜１０４にクロックパルス及び時刻情報を含んだタイミング情報を送信することによりスイッチ制御回路１００の全体の動作段階を指示する。なお、図面を明確にするため、タイミング発生回路１０６から他の構成要素への信号線は省略している。
【００７９】
本実施形態の第１〜第４のバス１０５ａ〜１０５ｄには、１〜４の番号が割り当てられており、各バスが、宛先アドレス、応答、及び、スイッチ設定を並列に伝送するのに十分な幅をもつ。更に、第１〜第４のバス１０５ａ〜１０５ｄは、ワイアード・オア処理が可能なバスであるため、０値と１値が混在して送信された場合には１値にマスクされる。
【００８０】
第１〜第４の制御エレメント１０１〜１０４は、概念的に上位から下位に順に配設されており、それぞれ、上位及び下位の入力端子を備えている。第１〜第４の制御エレメント７１〜７４は、それぞれ、各スイッチ段の第１〜第４の単位スイッチに対応付けられ、対応する単位スイッチの上位及び下位の宛先アドレスを第１の段階では上位及び下位の入力端子で受信し、第２の段階ではバスを通じて受信し、各段階の最後に対応する単位スイッチにスイッチ制御信号を送信する。更に、第１〜第４の制御エレメント１０１〜１０４は、それぞれ、第１〜第４のバス１０５ａ〜１０５ｄに対応付けられている。
【００８１】
図６は、第１の制御エレメント１０１の構成図である。第２〜第４の制御エレメント１０２〜１０４は、第１の制御エレメント１０１と同様の構成を有するため第１の制御エレメント１０１との相違点のみを説明する。
【００８２】
第１の制御エレメント１０１は、リンク探索部１１０、リンク設定部１１１、接続部１１２、代表スイッチ決定部１１３、及び、初期値発生回路１１４を備えている。
【００８３】
図７のリンク探索部１１０は、主に、宛先アドレスの取り込みと探索データ抽出処理を実行し、更に、スイッチ探索処理を実行する。図７の構成図に示すようにリンク探索部１１０は、上位及び下位の宛先記憶部１２０ａ及び１２０ｂ、セレクタ１２１、第１〜第７の比較回路１２２ａ〜１２２ｇ、第１及び第２のプライオリティエンコーダ１２３ａ及び１２３ｂ、及び、探索結果記憶部１２４を備えている。
【００８４】
上位及び下位の宛先記憶部１２０ａ及び１２０ｂは、上位及び下位の入力端子又は第１〜第４のバス１０５ａ〜１０５ｄから宛先アドレスを受信して記憶する。各段階で上位及び下位の宛先記憶部１２０ａ及び１２０ｂが受信するのは、それぞれ、対応する単位スイッチの上位及び下位の宛先アドレスである。第１の段階では実際に各単位スイッチに入力される宛先アドレスから下位１ビットを除いた宛先アドレスを記憶する。
【００８５】
セレクタ１２１は、上位の宛先記憶部１２０ａに記憶された宛先アドレスと、下位の宛先記憶部１２０ｂに記憶された宛先アドレスを順次、自段の制御エレメントに対応付けられたバスに送信する。具体的には、第１のタイミングで第１〜第４の制御エレメント１０１〜１０４のセレクタ１２１が、それぞれ、第１〜第４のバス１０５ａ〜１０５ｄに、一斉に上位の宛先記憶部１２０ａに記憶された宛先アドレスを送信し、第２のタイミングで一斉に下位の宛先記憶部１２０ｂに記憶された宛先アドレスを送信する。
【００８６】
第１の比較回路１２２ａは、各制御エレメント内で上位の宛先記憶部１２０ａに記憶された宛先アドレスと、下位の宛先記憶部１２０ｂに記憶された宛先アドレスを比較する。第２〜第４の比較回路１２２ｂ〜１２２ｄは、それぞれ、他の制御エレメントに対応付けられた３つのバスから受信した宛先アドレスと、自段の制御エレメントの上位の宛先アドレスを比較する。第５〜第７の比較回路１２２ｅ〜１２２ｇは、それぞれ、他の制御エレメントに対応付けられた３つのバスから受信した宛先アドレスと、自段の制御エレメントの下位の宛先アドレスを比較する。
【００８７】
第２〜第４の比較回路１２２ｂ〜１２２ｄ及び第５〜第７の比較回路１２２ｅ〜１２２ｇは、第１の段階では、他の制御エレメントから宛先アドレスを受信する受信手段として機能する一方、第２の段階では、他のクラスタの制御エレメントから送信された宛先アドレスをマスクするクラスタ形成手段として機能する。
【００８８】
第１及び第２のプライオリティエンコーダ１２３ａ及び１２３ｂは、それぞれ、番号が振られた４つの入力端子をもち、入力のあった入力端子の番号を出力する。具体的には、第１のプライオリティエンコーダ１２３ａは、３つの入力端子から第２〜第４の比較回路１２２ｂ〜１２２ｄの比較結果を受信する。第２〜第４の比較回路１２２ｂ〜１２２ｄが接続されている入力端子の番号は、第２〜第４の比較回路１２２ｂ〜１２２ｄの一方の入力に接続されているバスの番号に一致している。残り１つの入力端子の番号は、自段の制御エレメントに対応するバスの番号に一致しており、入力のないアイドル状態に固定されている。
【００８９】
第１及び第２のプライオリティエンコーダ１２３ａ及び１２３ｂの出力は、付随した情報と共に図８に示すような第１〜第４の探索結果１３１〜１３４として探索結果記憶部１２４に記憶される。第１〜第４の探索結果１３１〜１３４は、ポート、タイミング、比較結果、及び、バス番号で構成されている。
【００９０】
ポートの値は、比較した宛先アドレスの一方が、自段の制御エレメントの上位の宛先アドレスであれば０値に設定され、下位の宛先アドレスであれば１値に設定される。タイミングの値は、比較した宛先アドレスの他方が、他の制御エレメントの上位の宛先アドレスであれば０値に設定され、下位の宛先アドレスであれば１値に設定される。バス番号は、比較結果が一致するときの宛先アドレスを伝達したバス番号を表す。
【００９１】
比較結果は、一致を表す１値と不一致を表す０値のいずれかに設定される。具体的には、第１の探索結果１３１の比較結果が１値に設定されるのは、第１のタイミングで、他の制御エレメントの上位の宛先アドレスのいずれかが、自段の制御エレメントの上位の宛先アドレスに一致する場合である。第２の探索結果１３２の比較結果が１値に設定されるのは、第２のタイミングで、他の制御エレメントの下位の宛先アドレスのいずれかが、自段の制御エレメントの上位の宛先アドレスに一致する場合である。第３の探索結果１３３の比較結果が１値に設定されるのは、第１のタイミングで、他の制御エレメントの上位の宛先アドレスのいずれかが、自段の制御エレメントの下位の宛先アドレスに一致する場合である。第４の探索結果１３４の比較結果が１値に設定されるのは、第２のタイミングで、他の制御エレメントの下位の宛先アドレスのいずれかが、自段の制御エレメントの下位の宛先アドレスに一致する場合である。
【００９２】
図９に示すリンク設定部１１１は、リンク設定処理を実行する。具体的には、リンク設定部１１１は、第１の探索結果１３１と第２の探索結果１３２を比較して第１の出力信号群１４１を生成し、第２の探索結果１３２と第４の探索結果１３４を比較して第２の出力信号群１４２を生成する。第１の出力信号群１４１は、第１〜第３の出力信号１４３ａ〜１４３ｃを含み、第２の出力信号群１４２は、第４〜第６の出力信号１４３ｄ〜１４３ｆを含む。
【００９３】
第１の出力信号１４３ａは、自段の上位の宛先アドレスが一致するリンク先が有るか（１値）無い（０値）かを示す。第２の出力信号１４３ｂは、第１の出力信号１４３ａがリンク有りに設定されている場合に、リンクが張られた２つの単位スイッチの設定が反対（０値）か同一（１値）かを示す。対となる宛先アドレスが共に上位の宛先アドレスであるか共に下位の宛先アドレスである場合には、第２の出力信号１４３ｂの値が反対（０値）に設定され、対となる宛先アドレスの一方が上位の宛先アドレスで、他方の宛先アドレスが下位の宛先アドレスである場合には、第２の出力信号１４３ｂの値が同一（１値）に設定される。第３の出力信号１４３ｃは、リンク先の制御エレメントに対応したバス番号を示す。
【００９４】
第４の出力信号１４３ｄは、自段の下位の宛先アドレスが一致するリンク先が有るか（１値）無い（０値）かを示す。第５の出力信号１４３ｅは、第４の出力信号１４３ｄがリンク有りに設定されている場合に、リンクが張られた２つの単位スイッチの設定が反対（０値）か同一（１値）かを示す。対となる宛先アドレスが共に上位の宛先アドレスであるか共に下位の宛先アドレスである場合には、第５の出力信号１４３ｅの値が反対（０値）に設定され、対となる宛先アドレスの一方が上位の宛先アドレスで、他方の宛先アドレスが下位の宛先アドレスである場合には、第５の出力信号１４３ｅの値が同一（１値）に設定される。第６の出力信号１４３ｆは、リンク先の制御エレメントに対応したバス番号を示す。
【００９５】
第１の出力信号群１４１の第１の出力信号１４３ａは、第１の探索結果１３１と第３の探索結果１３３の２つ比較結果の少なくとも一方が一致（１値）であるときのみリンク有り（１値）に設定される。第２の出力信号１４３ｂは、第１の探索結果１３１の比較結果が一致（１値）であるなら反対（１値）に設定され、第３の探索結果１３３の比較結果が一致（１値）であるなら同一（０値）に設定される。第３の出力信号１４３ｃは、第１の探索結果１３１と第３の探索結果１３３のうち比較結果が一致（１値）である方のバス番号に設定される。
【００９６】
第２の出力信号群１４２の第４の出力信号１４３ｄは、第２の探索結果１３２と第４の探索結果１３４の２つ比較結果の少なくとも一方が一致（１値）であるときのみリンク有り（１値）に設定される。第５の出力信号１４３ｅは、第２の探索結果１３２の比較結果が一致（１値）であるなら同一（０値）に設定され、第４の探索結果１３４の比較結果が一致（１値）であるなら反対（１値）に設定される。第６の出力信号１４３ｆは、第２の探索結果１３２と第４の探索結果１３４のうち比較結果が一致（１値）である方のバス番号に設定される。
【００９７】
図１０に示すように、接続部１１２は、第１〜第４のバス１０５ａ〜１０５ｄと、代表スイッチ決定部１１３、及び、初期値発生回路１１４の間の接続を切り替える。更に、接続部１１２は、必要に応じてバスにＮＯＴ回路を挿入する。
【００９８】
代表スイッチ決定部１１３は、リンクされた複数の制御エレメントで構成されるグループの中から１つの制御エレメントを代表スイッチとして決定する代表スイッチ決定処理を実行する。リンクされた制御エレメントで構成されるグループが複数存在する場合には、並列処理によりグループごとに制御エレメントが決定される。代表スイッチを決定するとき、リンク設定部１１１から送信される第１及び第２の出力信号群１４１及び１４２に従って、リンクされた制御エレメントに対応する２つのバスが短絡されており、短絡されたバスに代表スイッチ決定部１１３が接続される。
【００９９】
代表スイッチ決定部１１３は、レジスタ１５０、マルチプレクサ１５１、出力バッファ１５２、入力バッファ１５３、ＸＯＲ回路１５４、及び、セットリセット（ＳＲ）フリップフロップ１５５を備えている。レジスタ１５０は、制御エレメントごとに異なる番号を記憶しており、マルチプレクサ１５１は、レジスタ１５０に記憶されたバス番号の上位から１ビットずつ出力バッファ１５２を通じて短絡されたバスに出力する。第１〜第４のバス１０５ａ〜１０５ｄは、ワイアード・オア処理が可能なバスであるため、複数の制御エレメントから０値と１値が混在して送信された場合には１値にマスクされる。入力バッファ１５３は、短絡されたバス上の値を受信する。ＸＯＲ回路１５４は、バスに送信した値とバスから受信した値が一致するか検出する。ＳＲフリップフロップ１５５は、送信した値と受信した値が一致している間だけ出力バッファ１５２に対して値の送信を続けさせ、送信した値と受信した値が一致しなくなればセット状態に切り替わって出力バッファ１５２の出力をトライステートとするか、又は、０値に固定することにより送信を停止させる。最終的にはレジスタ１５０に記憶された識別番号が最大である制御エレメントのＳＲフリップフロップ１５５だけが最後までセットされず、当該制御エレメントが代表スイッチに決定される。なお、出力バッファ１５２からバスへの出力を反転させることにより、識別番号が最も小さい制御エレメントが代表スイッチに決定されるようにしてもよい。
【０１００】
図１１に示す接続部１１２は、スイッチ設定処理を実行する。具体的には、接続部１１２は、代表スイッチ決定処理が実行されるときにリンク設定部１１１から送信される第１及び第２の出力信号群１４１及び１４２を参照し、リンクされた制御エレメントに対応した２つのバスを短絡し、短絡したバスに代表スイッチ決定部１１３を接続させる。代表スイッチが決定した後、接続部１１２は、代表スイッチに決定した制御エレメント内で短絡されているバスを分離し、分離したバスの一方に初期値発生回路１１４を接続する。更に、接続部１１２は、対応する単位スイッチの設定が逆であるような制御エレメントに対応したバス中に、ＮＯＴ回路を挿入する。接続部１１２は、スイッチ設定信号生成手段として機能し、最終的な出力がスイッチ設定信号として対応する単位スイッチに送信される。
【０１０１】
初期値発生回路１１４は、自段の制御エレメントが代表スイッチとして決定した場合にのみバスに接続され、初期値として平行状態（０値）あるいは交差状態（１値）を代表スイッチの出力端子及びバスに向けて送信する。本実施形態では、初期値は交差状態（１値）に設定されている。
【０１０２】
次に、スイッチ制御回路１００の動作について説明する。スイッチ制御回路１００の動作は、基本的に、タイミング発生回路７８から送信されるタイミング情報に従って制御される。
【０１０３】
まず、第１の段階では図１の第１のスイッチ段５ａが制御対象となり、図５の第１〜第４の制御エレメント１０１〜１０４が、それぞれ、図１の第１のスイッチ段５ａの第１〜第４の単位スイッチ１１〜１４に対応する。
【０１０４】
第１の段階は、更に、第１〜第５のフェーズで構成されている。
【０１０５】
第１のフェーズでは、宛先アドレスの取り込みと探索データ抽出処理が実行される。具体的には、図７に示す第１〜第４の制御エレメント１０１〜１０４の上位及び下位の宛先記憶部１２０ａ及び１２０ｂは、それぞれ、図１に示す第１のスイッチ段５ａの第１〜第４の単位スイッチ１１〜１４の上位及び下位の宛先アドレスを受信し、受信した宛先アドレスの最下位１ビットを除いた残りのビットを記憶する。本実施形態では受信した３ビットの宛先アドレスの上位２ビットが記憶される。第１の段階では宛先アドレスは、上位及び下位の入力端子から入力される。
【０１０６】
第２のフェーズでは、スイッチ探索処理が実行され、各制御エレメントに記憶された上位及び下位の宛先アドレスと対になる宛先アドレスが、他の制御エレメントに記憶された上位及び下位の宛先アドレスに含まれているか探索する。第１の段階で互いに対になる宛先アドレスとは、記憶した宛先アドレスが一致するものである。
【０１０７】
具体的には、まず、各制御エレメントが自段に記憶された上位の宛先アドレスと下位の宛先アドレスを比較し、一致していれば当該制御エレメントは他の制御エレメントとリンクしないため対応する単位スイッチの設定はいずれであってもよいこととなるが、本実施形態では初期値発生回路１１４の設定をそのままスイッチ制御信号として出力する。
【０１０８】
次に、自段に記憶された上位の宛先アドレスと下位の宛先アドレスが一致していなければ、第１〜第４の制御エレメント１０１〜１０４のセレクタ１２１は、対応するバスに第１のタイミングで一斉に上位の宛先アドレスを送信し、続く第２のタイミングで一斉に下位の宛先アドレスを送信する。各制御エレメントの第１及び第２のプライオリティエンコーダ１２３ａ及び１２３ｂは、第２〜第７の比較回路１２２ｂ〜１２２ｇの比較結果に基づいて図８に示すような第１〜第４の探索結果１３１〜１３４を作成する。
【０１０９】
第３のフェーズでは、リンク設定処理を実行して各制御エレメント間のリンク関係を明らかにする。具体的には、図９のリンク設定部１１１が、第１〜第４の探索結果１３１〜１３４に従って第１及び第２の出力信号群を作成する。即ち、各制御エレメントについて、リンクが有るか否か、リンクが有る場合にはリンクした制御エレメントに対応した単位スイッチの設定が同じであるか逆であるか、リンクした制御エレメントに対応するバス番号はいくつかという情報が得られる。一つの制御エレメントから最大２つのリンクが形成される。
【０１１０】
このように、第１のフェーズから第３のフェーズまでの１度の探索処理で制御エレメント間の全てのリンク、言い換えると、単位スイッチ間の全てのリンク関係が判明する。
【０１１１】
第４のフェーズでは、代表スイッチ決定部１１３によって代表スイッチ決定処理を実行し、代表スイッチを決定する。本実施形態では、図１０の代表スイッチ決定部１１３のレジスタ１５０に記憶された識別番号は、第４の制御エレメント１０４が最も大きくなるように設定されており、第４の制御エレメント１０４が代表スイッチに決定される。
【０１１２】
第５のフェーズでは、スイッチ設定処理を実行し、リンク設定部１１１から送信される第１及び第２の出力信号群１４１及び１４２に従って、代表スイッチに決定した制御エレメント以外の制御エレメントではリンクされた制御エレメントに対応する２つのバスを短絡し、単位スイッチの設定が逆となるようにリンクされた制御エレメント間にＮＯＴ回路を挿入し、代表スイッチに決定された制御エレメント内ではリンクされた制御エレメントに対応するバスの一方に初期値発生回路１１４を接続する。最後に、第１〜第４の制御エレメント１０１〜１０４が、対応する第１〜第４の単位スイッチ１１〜１４にスイッチ制御信号を出力する。
【０１１３】
本実施形態の例では、代表スイッチに決定した第４の制御エレメント１０４内のバスの接続が解除されて、出力端子に初期値発生回路１１４が結合される。更に、第４の制御エレメント１０４と第３の制御エレメント１０３の単位スイッチの設定が逆となるため、第４の制御エレメント１０４の接続部１１２は、第１の制御エレメント１０１に対応する第４のバスと自段の出力端子の間にＮＯＴ回路を挿入する。又、第４の制御エレメント１０４と第１の制御エレメント１０１も、単位スイッチの設定が逆となるため、第１の制御エレメント１０１の接続部１１２は、第４の制御エレメント１０４に対応する第１のバスと自段の出力端子の間にＮＯＴ回路を挿入する。単位スイッチの設定が同一である制御エレメント間は、短絡するように接続されている。最終的に、第１〜第４の単位スイッチ１１〜１４は、それぞれ、平行状態、平行状態、平行状態、交差状態に設定され、第１の段階が終了する。
【０１１４】
次に、第２のスイッチ段５ｂを制御対象とする第２の段階に移行する。第２の段階では、第１〜第４の制御エレメント１０１〜１０４を、それぞれ、第２のスイッチ段５ｂの第１〜第４の単位スイッチ２１〜２４に対応させて第１の段階と同様の処理を実行する。但し、第２の段階では、上位及び下位の宛先記憶部１２０ａ及び１２０ｂに記憶された宛先アドレスは、第１〜第４のバス１０５ａ〜１０５ｄを通じて入れ換えられる。
【０１１５】
第２の段階では、第３及び第４のバス１０５ｃ及び１０５ｄから第１及び第２の制御エレメント１０１及び１０２に伝達される信号は０値又は１値にマスクされ、第１及び第２のバス１０５ａ及び１０５ｂから第３及び第４の制御エレメント１０３及び１０４に伝達される信号は０値又は１値にマスクされる。信号をマスクすることにより、第１及び第２の制御エレメント１０１及び１０２で構成される第１のクラスタと、第３及び第４の制御エレメント１０３及び１０４で構成される第２のクラスタとの処理を分離して並行処理することが可能となる。
【０１１６】
第１のクラスタ及び第２のクラスタ内の処理は、それぞれ、制御対象のスイッチ段が異なる他は第１の段階における全体の処理と同様であるが、第２の段階では第１〜第４のバス１０５ａ〜１０５ｄの下位１ビットを０値又は１値にマスクするので元の宛先アドレスの下位２ビットを除く上位１ビットのみが比較される。
【０１１７】
以上説明したように、各単位スイッチと同数のバスを複数設けることにより、各スイッチ段を構成する全単位スイッチに対するスイッチ設定を並行処理により１ステップで決定することができ、従来必要であったｌｏｇ２Ｎステップより高速化することができる。
【０１１８】
制御エレメント間をバスで接続することにより、制御エレメント間をメッシュ状に接続する従来の場合に必要であったＮ２本の配線を、本実施形態ではＮ本に削減することができる。
【０１１９】
代表スイッチ決定処理は、ワイアード・オア処理が可能なバスを用いているため、制御エレメント間の宛先アドレスの送受信が１回でよく、制御エレメント間で宛先アドレスを複数回送受信する従来技術よりも高速に代表スイッチを決定することができる。
【０１２０】
本実施形態によれば、第２のスイッチ段５ｂ以降のスイッチ段を制御対象とするときに、制御エレメントをリンク関係が生じない複数のクラスタに分けて、各クラスタの制御エレメントが他のクラスタの制御エレメントに対応するバスからの信号をマスクするため、複数のクラスタに対応する単位スイッチのスイッチ設定を並列処理で第１のスイッチ段と同様に１ステップで決定することができる。
【０１２１】
以上、本願発明を実施例に基づき具体的に説明したが、本願発明はこれら実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能である。
【図面の簡単な説明】
【０１２２】
【図１】ベネス網の構成図である。
【図２】平行状態及び交差状態における図１の単位スイッチの構成図である。
【図３】一実施形態のスイッチ制御回路の構成図である。
【図４】図３の第１の制御エレメントの構成図である。
【図５】他の実施形態のスイッチ制御回路の構成図である。
【図６】図５の第１の制御エレメントの構成図である。
【図７】図６のリンク探索部の構成図である。
【図８】図７の探索結果記憶部に記憶される探索結果を示す図である。
【図９】図６のリンク設定部の構成図である。
【図１０】図６の代表スイッチ決定部の構成図である。
【図１１】図５の接続部のスイッチ設定処理後における接続例を示す図である。
【符号の説明】
【０１２３】
２          ベネス網
３ａ〜３ｈ  入力ポート
４ａ〜４ｈ  入力ポート
５ａ〜５ｅ  スイッチ段
６ａ、６ｂ  上位、下位の中間スイッチ
１０        単位スイッチ
１１〜１４  第１〜第４の単位スイッチ
２１〜２４  第１〜第４の単位スイッチ
７０            スイッチ制御回路
７１〜７４      第１〜第４の制御エレメント
７５            バス
７５ａ、７５ｂ  第１、第２の区間
７６ａ〜７６ｅ  第０〜第４のステータス信号線
７７            バス・スイッチ
７８            タイミング信号発生回路
９０ａ、９０ｂ  上位、下位の宛先記憶部
９１            セレクタ
９３ａ〜９３ｃ  第１〜第３の比較回路
９４            フラグ信号保持回路
９５            制御回路
９６            フラグ設定回路
９７            ステータス信号生成回路
１００              スイッチ制御回路
１０１〜１０４      第１〜第４のエレメント
１０５ａ〜１０５ｄ  第１〜第４のバス
１０６              タイミング信号発生回路
１１０              リンク探索部
１１１              リンク設定部
１１２              接続部
１１３              代表スイッチ決定部
１１４              初期値発生回路
１２０ａ、１２０ｂ  上位、下位の宛先記憶部
１２１              セレクタ
１２２ａ〜１２２ｇ  第１〜第７の比較回路
１２３ａ、１２３ｂ  第１、第２のプライオリティエンコーダ
１２４              探索結果記憶部
１３１〜１３４      探索結果
１４１、１４２      第１、第２の出力信号群
１４３ａ〜１４３ｆ  第１〜第６の出力信号
１５０              レジスタ
１５１              マルチプレクサ
１５２              出力バッファ
１５３              入力バッファ
１５４              ＸＯＲ回路
１５５              ＳＲフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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