(57)【要約】【課題】ゲート信号の立ち下がりのみを簡単に大きくなまるように遅延させることのできる表示パネルを実現する。【解決手段】絵素（ＰＩＸ）の選択素子（ＳＷ）に電界効果型トランジスタを用いたアクティブマトリクス型の表示パネル（１１）において、ゲートバスライン（ＧＬ）のゲート信号入力側に電界効果型トランジスタからなる第１トランジスタ（１５）が接続されており、第１トランジスタ（１５）のゲート端子と、第１トランジスタ（１５）のゲート信号入力側の端子（Ｄ）とが互いに接続されている。【選択図】図１
2008292705.tif 000002
【特許請求の範囲】
【請求項１】
絵素の選択素子に電界効果型トランジスタを用いたアクティブマトリクス型の表示パネルにおいて、
ゲートバスラインのゲート信号入力側に電界効果型トランジスタからなる第１トランジスタが接続されており、
前記第１トランジスタのゲート端子と、前記第１トランジスタのゲート信号入力側の端子とが互いに接続されていることを特徴とする表示パネル。
【請求項２】
前記選択素子はＴＦＴであることを特徴とする請求項１に記載の表示パネル。
【請求項３】
前記第１トランジスタはＴＦＴであることを特徴とする請求項１または２に記載の表示パネル。
【請求項４】
前記選択素子および前記第１トランジスタはｎチャネル型であり、
前記ゲート信号は正のパルスであることを特徴とする請求項１に記載の表示パネル。
【請求項５】
前記選択素子および前記第１トランジスタはＴＦＴであり、
前記第１トランジスタの各層が、前記選択素子と同じ層で形成されていることを特徴とする請求項１に記載の表示パネル。
【請求項６】
前記第１トランジスタの前記ゲート信号の供給時におけるＯＮ状態での直流抵抗値をＲ、ゲートバスライン１本当りの容量をＣ、ゲートバスライン１本当りの絵素の選択期間をτｏｎとしたとき、
Ｒ・Ｃ≦τｏｎ
の関係に設定されていることを特徴とする請求項１から５までのいずれか１項に記載の表示パネル。
【請求項７】
前記第１トランジスタのゲート信号入力側の端子が接続されたゲートドライバ接続パッドを備えていることを特徴とする請求項１から６までのいずれか１項に記載の表示パネル。
【請求項８】
ソースバスラインが接続されたソースドライバ接続パッドを備えていることを特徴とする請求項１から７までのいずれか１項に記載の表示パネル。
【請求項９】
複数の前記第１トランジスタのゲート信号入力側の端子どうしを接続する配線を備えていることを特徴とする請求項１から８までのいずれか１項に記載の表示パネル。
【請求項１０】
液晶表示パネルであることを特徴とする請求項１から９までのいずれか１項に記載の表示パネル。
【請求項１１】
請求項１から１０までのいずれか１項に記載の表示パネルを備えていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルの絵素に対するソース信号の書き込みに関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置においては、各絵素の選択期間に、ソースバスラインを介して供給されたソース信号が絵素に書き込まれる。
【０００３】
図５に、このようなソース信号の書き込みが行われる絵素の構成を等価回路で示す。
【０００４】
ｊ番目のゲートバスラインＧＬｊとｉ番目のソースバスラインＳＬｉとの交差点に対応して設けられた絵素を代表として示す。絵素はＴＦＴからなるスイッチング素子ＳＷと、液晶容量ＣＬと、補助容量Ｃｓとを備えている。液晶容量ＣＬと補助容量Ｃｓとは絵素容量Ｃｐｉｘを構成している。液晶容量ＣＬおよび補助容量Ｃｓの一端側は絵素電極に接続されており、この絵素電極はスイッチング素子ＳＷのドレインに接続されている。スイッチング素子ＳＷのソース端子はソースバスラインＳＬｉに接続されている。スイッチング素子ＳＷのゲート端子はゲートバスラインＧＬｊに接続されている。また、絵素電極とゲートバスラインＧＬｊとの間に寄生容量Ｃｇｄが形成されている。
【０００５】
絵素にソース信号を書き込むときには、絵素の選択期間に合わせて選択電位とされたゲート信号がゲートバスラインＧＬｊに供給され、スイッチング素子ＳＷがＯＮ状態となる。このとき、ソースバスラインＳＬｉには選択した絵素に書き込むべきソース信号が供給され、当該データ信号の電位がスイッチング素子ＳＷを介して絵素電極に書き込まれる。
【０００６】
図６に、上記電位書き込みに関連する各電位波形を示す。
【０００７】
ゲート信号Ｖｇは選択期間にローの電位Ｖｇｌからハイの電位Ｖｇｈへと変化し、この期間にソース信号Ｖｓは画素に書き込むべき所定の電位となる。表示パネルを交流駆動する場合には、このソース信号Ｖｓの極性が１フレームごとに反転される。この場合に、ゲート信号Ｖｇは、ゲートドライバの出力端子側に近い側では、電位Ｖｇ（１）のように、ゲートドライバで生成された状態の急峻な立ち上がりおよび立ち下がりを有する矩形波となる。これにより、ゲートドライバに近い側の絵素の絵素電極電位は、電位Ｖｄ（１）のように、供給されたソース信号Ｖｓにより絵素容量Ｃｐｉｘおよび寄生容量Ｃｇｄが充電されるに伴って変化していく。選択期間の最後にゲート信号Ｖｇがハイの電位Ｖｇｈからローの電位Ｖｇｌへと変化し、スイッチング素子ＳＷがＯＦＦ状態となる。このとき、寄生容量Ｃｇｄを介した絵素電極とゲートバスラインＧＬｊとの容量結合による絵素電位の引き込み現象が生じて、絵素電極の電位Ｖｄ（１）は、
ΔＶｄ＝Ｃｇｄ／Ｃｐｉｘ×（Ｖｇｈ−Ｖｇｌ）        ・・・（１）
だけ低下する。
【０００８】
一方、ゲートドライバの出力端子から遠い側では、ゲート信号Ｖｇは、ゲートバスラインＧＬｊの配線抵抗および配線容量の影響を受けて遅延し、電位Ｖｇ（２）のようになだらかな立ち上がりおよび立ち下がりを有する波形となる。これにより、ゲートドライバから遠い側の絵素の絵素電極電位は、電位Ｖｄ（２）のように、電位Ｖｄ（１）よりは緩やかに変化していく。選択期間の最後には電位Ｖｄ（１）と同様の電位に達するが、ゲート信号Ｖｇが電位Ｖｇｈから電位Ｖｇｌに向かって緩やかに変化するために、寄生容量Ｃｇｄを介した容量結合による引き込み現象と同時に、スイッチング素子ＳＷが瞬時にＯＦＦ状態へ移行しないことによる絵素への再充電が起って、絵素電極の電位Ｖｄ（２）は、
ΔＶｄ＜Ｃｇｄ／Ｃｐｉｘ×（Ｖｇｈ−Ｖｇｌ）        ・・・（２）
で表される、式（１）の値よりも小さい電圧だけ低下する。
【０００９】
これにより、電位Ｖｄは、ゲートドライバに近いほど低下する分布を有することとなり、パネル面内で絵素の輝度ムラが生じたり、フリッカが生じたりするという問題が起る。
【００１０】
そこで、従来は、このようなゲート信号の遅延がパネル面内で均一になるように、ゲートバスラインに供給するゲート信号に予め大きな遅延を与えておき、ゲートバスラインによる遅延の差が無視できる程度となるようにする技術が考えられている。
【００１１】
図７に、特許文献１に記載された、ゲート信号の遅延分布を解消するための構成を示す。
【００１２】
この構成では、データバスラインＤ１〜Ｄｍがドライバ５で駆動され、スキャンバスラインＧ１〜Ｇｎがドライバ６で駆動される。各絵素は、液晶セル３がＴＦＴ等のスイッチング素子２を介してデータバスラインＤに接続された構成であり、スキャンバスラインＧに出力されたスキャンパルスによってスイッチング素子２がＯＮ状態になる。ここで、スキャンバスラインＧ１〜Ｇｎのそれぞれと、ドライバ６との間に抵抗１が接続されている。点線で示すコンデンサがさらに接続されてもよい。
【００１３】
上記抵抗１（および点線のコンデンサ）により、ドライバ６から出力されたスキャンパルスの立ち上がりと立ち下がりとが大きくなまるように遅延し、この遅延したスキャンパルスがスキャンバスラインＧに供給される。従って、全体の遅延に対するスキャンバスラインＧでのスキャンパルスの遅延の割合が小さくなり、スキャンパルスの立ち下がりの遅延分布が解消されるとされる。また、立ち下がりの遅延が大きいため、式（１）や式（２）のΔＶｄが小さくなる。
【特許文献１】特公平８−３３５３２号公報（１９９６年３月２９日公告）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１のように抵抗を挿入してゲート信号をなまるように遅延させると、ゲート信号の立ち下がりのみならず立ち上がりまでもが大きく遅延する。立ち上がりが大きくなまるように遅延すると、選択期間に絵素が目的の電位に充電されない充電不足が生じる虞がある。
【００１５】
また、ゲートドライバで立ち下がりのみを大きくなまるように遅延させようとすると、ゲートドライバ内に遅延回路を形成する必要があり、駆動回路が複雑になってしまう。
【００１６】
このように、従来は、ゲート信号の立ち下がりのみを簡単に大きくなまるように遅延させることが困難であった。
【００１７】
本発明は、上記従来の課題に鑑みなされたものであり、その目的は、ゲート信号の立ち下がりのみを簡単に大きくなまるように遅延させることのできる表示パネルおよび表示装置を実現することにある。
【課題を解決するための手段】
【００１８】
本発明の表示パネルは、上記課題を解決するために、絵素の選択素子に電界効果型トランジスタを用いたアクティブマトリクス型の表示パネルにおいて、ゲートバスラインのゲート信号入力側に電界効果型トランジスタからなる第１トランジスタが接続されており、前記第１トランジスタのゲート端子と、前記第１トランジスタのゲート信号入力側の端子とが互いに接続されていることを特徴としている。
【００１９】
上記の発明によれば、第１トランジスタのゲート端子と、第１トランジスタのゲート信号入力側の端子とが互いに接続されているので、ゲート信号の立ち上がり時には第１トランジスタの直流抵抗が小さいためにゲートバスラインの電位の立ち上がり時間は短くなる一方、ゲート信号の立ち下がり時には第１トランジスタの抵抗値が大きくなり、第１トランジスタにはゲートバスラインからゲート信号入力側へ向かってリーク電流が流れるためにゲートバスラインの電位の立ち下がりは大きくなまるように遅延する。また、このように立ち上がり時間を短くするとともに立ち下がりを大きくなまるように遅延させることが、第１トランジスタを挿入するだけの簡単な方法で実現される。
【００２０】
以上により、ゲート信号の立ち下がりのみを簡単に大きくなまるように遅延させることのできる表示パネルを実現することができるという効果を奏する。
【００２１】
本発明の表示パネルは、上記課題を解決するために、前記選択素子はＴＦＴであることを特徴としている。
【００２２】
上記の発明によれば、選択素子にＴＦＴを用いた表示パネルにおいて、ゲート信号の立ち下がりのみを簡単に大きくなまるように遅延させることができるという効果を奏する。
【００２３】
本発明の表示パネルは、上記課題を解決するために、前記第１トランジスタはＴＦＴであることを特徴としている。
【００２４】
上記の発明によれば、表示パネルに一般に用いられるＴＦＴを第１トランジスタに用いるので、構成やプロセスに従来のものを適用することができるという効果を奏する。
【００２５】
また、ＴＦＴは電界効果トランジスタの中でもリーク電流が大きいので、ゲート信号の立ち下がりをある有限時間内に収めて、選択素子を水平期間で制限される時間内にＯＦＦ状態に移行させるのに適しているという効果を奏する。
【００２６】
本発明の表示パネルは、上記課題を解決するために、前記選択素子および前記第１トランジスタはｎチャネル型であり、前記ゲート信号は正のパルスであることを特徴としている。
【００２７】
上記の発明によれば、選択素子および第１トランジスタの構造と、ゲート信号の波形とが、ゲート信号の立ち下がりの上記遅延を実現する上で好ましい組み合わせになるという効果を奏する。
【００２８】
本発明の表示パネルは、上記課題を解決するために、前記選択素子および前記第１トランジスタはＴＦＴであり、前記第１トランジスタの各層が、前記選択素子と同じ層で形成されていることを特徴としている。
【００２９】
上記の発明によれば、ＴＦＴを用いる表示パネルにおいて、第１トランジスタを選択素子と同時に製造することができるという効果を奏する。
【００３０】
本発明の表示パネルは、上記課題を解決するために、前記第１トランジスタの前記ゲート信号の供給時におけるＯＮ状態での直流抵抗値をＲ、ゲートバスライン１本当りの容量をＣ、ゲートバスライン１本当りの絵素の選択期間をτｏｎとしたとき、Ｒ・Ｃ≦τｏｎの関係に設定されていることを特徴としている。
【００３１】
上記の発明によれば、絵素の選択期間に確実に絵素の充電を完了させることができるという効果を奏する。
【００３２】
本発明の表示パネルは、上記課題を解決するために、前記第１トランジスタのゲート信号入力側の端子が接続されたゲートドライバ接続パッドを備えていることを特徴としている。
【００３３】
上記の発明によれば、ゲートドライバ接続パッドに直接ゲートドライバの出力端子を接続したり、ゲートドライバの出力端子から引き回された配線を接続したりすることにより、第１トランジスタのゲート信号入力側の端子にゲートドライバから出力されたゲート信号を供給することができるという効果を奏する。
【００３４】
本発明の表示パネルは、上記課題を解決するために、ソースバスラインが接続されたソースドライバ接続パッドを備えていることを特徴としている。
【００３５】
上記の発明によれば、ソースドライバ接続パッドに直接ソースドライバの出力端子を接続したり、ソースドライバの出力端子から引き回された配線を接続したりすることにより、ソースラインにソースドライバから出力されたソース信号を供給することができるという効果を奏する。
【００３６】
本発明の表示パネルは、上記課題を解決するために、複数の前記第１トランジスタのゲート信号入力側の端子どうしを接続する配線を備えていることを特徴としている。
【００３７】
上記の発明によれば、複数の第１トランジスタのゲート信号入力側の端子どうしを接続する配線を介して、複数あるいは全てのゲートバスラインに一斉に同じ検査用ゲート信号を供給することができる。検査用ゲート信号の信号源にとっては、複数あるいは全てのゲートバスラインが並列に接続された状態となるため、検査用ゲート信号で充電する負荷が大きな負荷となるが、第１トランジスタが設けられていることにより、ゲート信号の立ち下がり遅延の面内分布、すなわち絵素電極電位の変動の面内分布が小さく抑えられる。従って、表示パネルの点灯検査をより正確に行うことが可能となるという効果を奏する。
【００３８】
本発明の表示パネルは、上記課題を解決するために、液晶表示パネルであることを特徴としている。
【００３９】
上記の発明によれば、液晶表示パネルにおいて、ゲート信号の立ち下がりのみを簡単に大きくなまるように遅延させることができ、輝度ムラやフリッカが抑制された高品位表示が得られるという効果を奏する。
【００４０】
本発明の表示装置は、上記課題を解決するために、前記表示パネルを備えていることを特徴としている。
【００４１】
上記の発明によれば、高品位表示の表示装置が得られるという効果を奏する。
【発明の効果】
【００４２】
本発明の表示パネルは、以上のように、ゲートバスラインのゲート信号入力側に電界効果型トランジスタからなる第１トランジスタが接続されており、前記第１トランジスタのゲート端子と、前記第１トランジスタのゲート信号入力側の端子とが互いに接続されている。
【００４３】
以上により、ゲート信号の立ち下がりのみを簡単に大きくなまるように遅延させることのできる表示パネルを実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４４】
本発明の実施形態について図１ないし図４に基づいて説明すると以下の通りである。
【００４５】
図１に、本実施形態に係る液晶表示装置（表示装置）の表示パネル１１の構成を示す。
【００４６】
表示パネル１１はアクティブマトリクス型の表示パネルであり、表示部１２、ゲートドライバ接続パッド１３…、ソースドライバ接続パッド１４…、および、遅延発生用トランジスタ（第１トランジスタ）１５…を備えている。
【００４７】
表示部１２は、複数本のゲートバスラインＧＬ…と、ゲートバスラインＧＬ…のそれぞれと交差する複数本のソースバスラインＳＬ…と、ゲートバスラインＧＬ…のそれぞれに対応して設けられた補助容量バスラインＣｓＬ…と、ゲートバスラインＧＬ…とソースバスラインＳＬ…との交差点のそれぞれに対応して設けられた画素ＰＩＸ…とを含む。
【００４８】
各画素ＰＩＸは、ｎチャネル型ＴＦＴからなるスイッチング素子（選択素子）ＳＷと、液晶容量ＣＬと、補助容量Ｃｓとを備えている。スイッチング素子ＳＷのゲート端子はゲートバスラインＧＬに、ソース端子はソースバスラインＳＬに、ドレイン端子は画素電極にそれぞれ接続されている。液晶容量ＣＬは、画素電極と対向電極と、それらの間に挟持された液晶層とから構成されている。対向電極には電圧Ｖｃｏｍが印加される。補助容量Ｃｓは、画素電極に接続された補助容量電極と、補助容量バスラインＣＳＬとの間で構成されている。補助容量配線ＣＳＬには所定の電圧Ｖｃｓが印加される。
【００４９】
ゲートドライバ接続パッド１３…はゲートドライバの出力端子に接続されるパッドであり、ソースドライバ接続パッド１４…はソースドライバの出力端子に接続されるパッドである。表示パネル１１においては、ゲートドライバおよびソースドライバが、ゲートドライバ接続パッド１３…およびソースドライバ接続パッド１４…に接続されていない状態のものや、上記パッドにパネル面上で接続されている状態のもの、パネル外からパネル面上に配線が引き回されて上記パッドに接続されている状態のものなど、様々な形態が可能である。また、ゲートドライバ接続パッド１３…およびソースドライバ接続パッド１４…はそれぞれ、表示部１２を挟む両側に配置されていても構わない。
【００５０】
遅延発生用トランジスタ１５は、１つのゲートドライバ接続パッド１３と、当該ゲートドライバ接続パッド１３に対応する絵素行のゲートバスラインＧＬとの間に接続されている。遅延発生用トランジスタ１５のゲート端子は、ゲート信号入力側すなわちゲートドライバ接続パッド１３側の端子Ｄと互いに接続されている。
【００５１】
この他に、表示パネル１１には表示制御回路や表示駆動の電源回路などをパネル面内外に備えていてもよい。
【００５２】
本実施形態では、図６に関連して前述したのと同じ図３（ａ）の矩形波のゲート信号をゲートドライバ接続パッド１３から入力する。遅延発生用トランジスタ１５の動作については、図２に示すＴＦＴのドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を参照する。図２において、領域Ａの曲線はゲート電圧Ｖｇ（ゲート信号Ｖｇの符号で代用する）が閾値電圧Ｖｔｈ以上である場合のドレイン電流Ｉｄを示し、領域Ｂの曲線はゲート電圧Ｖｇが閾値電圧Ｖｔｈ以下である場合のドレイン電流Ｉｄを示している。このとき、ゲートドライバ接続パッド１３から入力されるゲート信号の立ち上がり時（電位Ｖｇｌ→電位Ｖｇｈのタイミング）から選択期間が終了するまで（電位Ｖｇｈ→電位Ｖｇｌのタイミング）は、図２に示す領域Ａで遅延発生用トランジスタ１５が動作する。ゲート電位はゲート信号入力側の端子Ｄの電位と同じであり、端子Ｄの電位がその反対側の端子Ｓの電位よりも高い状態にある間に、ゲートバスラインＧＬは充電され続け、図３（ｂ）の波形のように立ち上がる。立ち上がった後は、ゲートバスラインＧＬは一定電位となる。この立ち上がり時間の間にスイッチング素子ＳＷがＯＮ状態となって絵素ＰＩＸへのソース信号Ｖｓの書き込みが開始される。図２の領域Ａは、遅延発生用トランジスタ１５のドレイン電流Ｉｄが大きい領域であり、上記立ち上がり時間は短く抑えられる。
【００５３】
この立ち上がり時間を短くして確実に絵素ＰＩＸの充電を完了させるために、遅延発生用トランジスタ１５のＯＮ状態での直流抵抗値（ソース・ドレイン間電圧をドレイン電流で割った値）をＲ、ゲートバスラインＧＬ１本当りの容量をＣ、ゲートバスラインＧＬ１本当りの絵素ＰＩＸの選択期間をτｏｎとしたとき、
Ｒ・Ｃ≦τｏｎ                ・・・（３）
の関係となるように定数が設定されている。
【００５４】
次に、選択期間が終了すると、ゲートドライバ接続パッド１３から入力されるゲート信号Ｖｇは電位Ｖｇｌから電位Ｖｇｈに立ち下がる。このとき、端子Ｄの電位は端子Ｓの電位よりも低くなり、遅延発生用トランジスタ１５は図２の領域Ｂで動作する。ゲート電位は端子Ｄの電位と同じであるので、ゲート電圧Ｖｇは閾値電圧よりも低いが、遅延発生用トランジスタ１５にはリーク電流が流れるため、これがゲートバスラインＧＬからの放電電流となる。当該リーク電流は、光励起、界面順位、不純物順位、格子欠陥等に基づくものであり、領域Ａで示されるＯＮ電流の１０５分の１程度と小さい。これにより、立ち下がりは図３（ｂ）のように緩やかな波形となる。
【００５５】
このように、遅延発生用トランジスタ１５を用いると、ゲート信号Ｖｇの立ち上がり時には直流抵抗Ｒが小さいことにより大きな電流が流れ、立ち下がり時には非常に大きな抵抗値となって小さな電流しか流れない。従って、図３（ｂ）に示すようにゲート信号Ｖｇの立ち上がり時にはなまりの小さな遅延が得られ、立ち下がりはなまりの大きな遅延が得られる。
【００５６】
図７を用いて説明した線形な抵抗を用いる場合には、図３（ｃ）に示すように立ち上がり、立ち下がりとも、大きくなまる遅延が得られるため、ソース信号Ｖｓによる絵素の充電が選択期間に完了しない虞があるが、本実施形態では立ち上がり時間が短いので、絵素の充電不足を発生させることなく立ち下がりを大きく遅延させることができる。また、図３（ｂ）と図３（ｃ）とを比較すると、図３（ｂ）では立ち下がりを図３（ｃ）よりもさらに大きくなまらせることができるので、それだけパネル面内での遅延分布と、絵素電極電位の変動ΔＶｄとを小さくすることができる。
【００５７】
以上のように、表示パネル１１は、ゲート信号Ｖｇの立ち下がりのみを、トランジスタを挿入するだけの簡単な方法で、大きくなまるように遅延させることのできる表示パネルである。
【００５８】
遅延発生用トランジスタ１５には、一般に電界効果型トランジスタを用いることが可能であるが、ＴＦＴは電界効果トランジスタの中でもリーク電流が大きいので、ゲート信号Ｖｇの立ち下がりをある有限時間内に収めて、スイッチング素子ＳＷを水平期間で制限される時間内にＯＦＦ状態に移行させるのに適している。また、スイッチング素子ＳＷには上記ＴＦＴを含め、電界効果型トランジスタを用いることができる。
【００５９】
また、上記例のように、スイッチング素子ＳＷおよび遅延発生用トランジスタ１５をともにｎチャネル型とし、ゲート信号Ｖｇを立ち上がった状態でアクティブな電位となる正のパルスとすると、スイッチング素子ＳＷおよび遅延発生用トランジスタ１５の構造と、ゲート信号Ｖｇの波形とが、ゲート信号Ｖｇの立ち下がりの上記遅延を実現する上で好ましい組み合わせとなる。
【００６０】
また、上記例は表示パネル１１の通常動作についての説明であるが、表示パネル１１の製造段階における点灯検査にも、遅延発生用トランジスタ１５を有効に用いることができる。点灯検査においては、ゲートドライバ接続パッド１３…およびソースドライバ接続パッド１４…はゲートドライバおよびソースドライバにまだ接続されていない状態にある。このとき、複数あるいは全ての遅延発生用トランジスタ１５の端子Ｄどうしを接続する配線を表示パネル１１上に形成しておけば、当該配線を介して複数あるいは全てのゲートバスラインＧＬ…に一斉に同じ検査用ゲート信号を供給することができる。検査用ゲート信号の信号源にとっては、複数あるいは全てのゲートバスラインＧＬ…が並列に接続された状態となるため、検査用ゲート信号で充電する負荷が大きな負荷となる。従って、遅延発生用トランジスタ１５…がなければ検査用ゲート信号の立ち下がり遅延の面内分布、すなわち絵素電極電位のΔＶｄの面内分布が顕著になる。遅延発生用トランジスタ１５…が設けられていることにより、この面内分布が小さく抑えられるため、点灯検査をより正確に行うことが可能となる。
【００６１】
次に、図４（ａ）・（ｂ）に、遅延発生用トランジスタ１５の詳細な構成を示す。
【００６２】
図４（ａ）は平面図を示し、図４（ｂ）は図４（ａ）のａ−ｂ−ｃ−ｄ線断面図を示している。遅延発生用トランジスタ１５の各層は、スイッチング素子ＳＷと同じ層で形成されている。
【００６３】
ガラス基板２１上に、遅延発生用トランジスタ１５のゲート電極となるゲートメタル２２ａと、遅延発生用トランジスタのゲート電極および端子Ｄとゲートドライバ接続パッド１３とを接続するゲートメタル２２ｂと、ゲートバスラインＧＬのゲートメタル２２ｃとがパターン形成されている。ただし、ゲートメタル２２ａとゲートメタル２２ｂとは互いにパターンが繋がっている。上記ゲートメタル２２ａ・２２ｂ・２２ｃ上にはゲート絶縁膜２３が形成されている。ゲートメタル２２ａの上方のゲート絶縁膜２３上には、活性層となる半導体層２４と、ソース・ドレイン領域およびコンタクト領域となるｎ＋シリコン層２５・２５とがこの順に形成されている。ｎ＋シリコン層２５・２５上にはソースメタル２６・２６が形成されており、一方のソースメタル２６は、ゲートメタル２２ｂ上のゲート絶縁膜２３に形成されたコンタクトホールを介してゲートメタル２２ｂに接続されており、他方のソースメタル２６は、ゲートメタル２２ｃ上のゲート絶縁膜２３に形成されたコンタクトホールを介してゲートメタル２２ｃに接続されている。
【００６４】
このように、表示パネルに一般に用いられるＴＦＴを遅延発生用トランジスタ１５に用いることにより、構成やプロセスに従来のものを適用することができる。遅延発生用トランジスタ１５の各層が、スイッチング素子ＳＷと同じ層で形成されるようにすれば、ＴＦＴを用いる表示パネルにおいて、遅延発生用トランジスタ１５をスイッチング素子ＳＷと同時に製造することができる。
【００６５】
以上、本実施形態について説明した。
【００６６】
表示パネル１１ではゲート信号Ｖｇの立ち下がりのみを簡単に大きくなまるように遅延させることができるので、特に液晶表示パネルおよび液晶表示装置で従来問題となっていた輝度ムラやフリッカが抑制され、高品位表示が得られる。
【００６７】
なお、表示パネル、表示装置としては、液晶以外に、例えば表示素子として有機ＥＬ素子や誘電性液体、エレクトロクロミックなどを用いるものなども可能である。
【００６８】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００６９】
本発明は、液晶表示装置に、特に好適に使用することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施形態を示すものであり、表示パネルの構成を示す回路ブロック図である。
【図２】ＴＦＴのドレイン電流とゲート電圧との関係を示すグラフである。
【図３】ゲート信号の波形を示し、（ａ）はゲートドライバからの出力波形を示す図、（ｂ）は図１の表示パネルが備える遅延発生用トランジスタの出力波形を示す図、（ｃ）は従来の線形抵抗による遅延を用いた波形を示す図である。
【図４】図１の表示パネルが備える遅延発生用トランジスタの構成を示し、（ａ）は平面図、（ｂ）は（ａ）のａ−ｂ−ｃ−ｄ線断面図である。
【図５】従来技術を示すものであり、絵素の等価回路を示す回路図である。
【図６】従来技術を示すものであり、ソース信号波形と、パネル面上の異なる場所でのゲート信号波形および絵素電極電位波形とを示す図である。
【図７】従来技術を示すものであり、表示パネルの構成を示す回路ブロック図である。
【符号の説明】
【００７１】
１１              表示パネル
１３              ゲートドライバ接続パッド
１４              ソースドライバ接続パッド
１５              遅延発生用トランジスタ（第１トランジスタ）
ＧＬ              ゲートバスライン
ＳＬ              ソースバスライン
ＳＷ              スイッチング素子（選択素子）
【図１】
2008292705.tif 000003
【図２】
2008292705.tif 000004
【図３】
2008292705.tif 000005
【図４】
2008292705.tif 000006
【図５】
2008292705.tif 000007
【図６】
2008292705.tif 000008
【図７】
2008292705.tif 000009