(57)【要約】【課題】電流コラプス及び絶縁膜の剥がれや浮きを抑制すること。【解決手段】本発明は、ＧａＮ系半導体層１６に対するオーミック電極１７、１８形成のための熱処理を実施する半導体装置の製造方法において、熱処理は、オーミック電極１７、１８の側壁が、ＧａＮ系半導体層１６上に設けられた絶縁膜２４の側壁と離間した状態で実施される半導体装置の製造方法である。本発明によれば電流コラプス及び絶縁膜の剥がれや浮きを抑制することができる。【選択図】図４
2008306026.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＮ系半導体層に対するオーミック電極形成のための熱処理を実施する半導体装置の製造方法において、
前記熱処理は、前記オーミック電極の側壁が、前記ＧａＮ系半導体層上に設けられた絶縁膜の側壁と離間した状態で実施されることを特徴とする半導体装置の製造方法。
【請求項２】
ＧａＮ系半導体層上に開口を有する絶縁膜を形成する工程と、
前記ＧａＮ系半導体層上の前記開口を覆い、前記絶縁膜上に重なる領域を有するようにオーミック電極を形成する工程と、
前記オーミック電極を熱処理する工程と、をこの順に、
有することを特徴とする半導体装置の製造方法。
【請求項３】
前記絶縁膜は窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜及び窒化アルミニウム膜のいずれかであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記オーミック電極を形成する工程は、前記絶縁膜を形成する工程の後実施されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体装置はＦＥＴであり、前記オーミック電極はソース電極及びドレイン電極であることを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記オーミック電極は、Ａｌを含有していることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項７】
前記熱処理の温度は、前記絶縁膜の成長温度よりも高いことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項８】
前記熱処理の温度は、５５０℃以上であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜の成長温度は、３２０℃以下であることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＧａとＮとを含む化合物半導体層を有する層上にオーミック電極を形成する工程及び熱処理する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
Ｇａ（ガリウム）とＮ（窒素）とを含む化合物半導体（ＧａＮ系半導体）層を用いた半導体装置、例えばＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）等のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、携帯電話基地局用増幅器などの高周波数かつ高出力で動作する高周波高出力増幅用素子として注目されている。ＧａＮ系半導体としては、例えば、窒化ガリウム（ＧａＮ）並びにＧａＮと窒化アルミニウム（ＡｌＮ）または窒化インジウム（ＩｎＮ）との混晶であるＡｌＧａＮまたはＩｎＧａＮ等の半導体がある。ＧａＮ系半導体を用いたＦＥＴ(以下、ＧａＮ系ＦＥＴ)においては、より高性能、高信頼性を実現するための技術開発が進められている。
【０００３】
図１（ａ）から図１（ｄ）を用い従来例に係るＧａＮ系ＦＥＴの製造方法を説明する。図１（ａ）のように、サファイア基板１０上にＧａＮ電子走行層１２及びＡｌＧａＮ電子供給層１４からなるＧａＮ系半導体層１６をＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成する。図１（ｂ）のように、ＧａＮ系半導体層１６上にソース電極１７及びドレイン電極１となるオーミック電極を形成する。図１（ｃ）を参照に、ソース電極１７及びドレイン電極１８をＧａＮ系半導体層１６と合金化するための熱処理を行う。図１（ｄ）を参照に、ＧａＮ系半導体層１６上にゲート電極を形成する。
【特許文献１】特開平１０−３３５６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１（ｄ）の製造工程後、図示しない表面保護膜（後述する図５（ｃ）の保護膜２６、例えば窒化シリコン膜など）が形成される。以上のように、従来のＧａＮ系半導体装置のオーミック電極の形成工程は、表面保護膜（窒化シリコン膜など）が被覆されない状態で、オーミック化のための熱処理（図１（ｃ）を参照）が行われている。この理由は、熱処理温度と表面保護膜の形成温度との関係及びＧａＮ系半導体特有の性質に起因している。以下にこの理由を説明する。
【０００５】
ＧａＮ系半導体層にオーミック電極を形成するには、比較的高温の熱処理が必要である（おおむね５５０℃以上）。一方、表面保護膜として一般に利用される窒化シリコン膜の成長温度は３２０℃以下である。このように、表面保護膜の形成温度の方が、オーミック電極の熱処理温度よりも低いため、従来は、高温プロセスであるオーミック電極の熱処理の後に表面保護膜が形成されていた。高温の熱処理プロセスを先に行う理由は、熱処理プロセスにより表面保護膜に熱ストレスを与えないためである。
【０００６】
上記ＧａN系ＦＥＴの製造方法によれば、図１（ｃ）のように、オーミック電極の熱処理において、ＧａＮ系半導体層１６の表面が露出することになるため、一見、ＧａＮ系半導体層１６は熱によるダメージを受ける可能性が懸念される。しかし、ＧａＮ系半導体層１６は１０００℃前後の高温で成膜される材料である。これにより、ＧａＮ系半導体層１６の特有の性質として、耐熱性がある。このため、これまで、ＧａＮ系半導体層１６上のオーミック電極の熱処理において、ＧａＮ系半導体層１６表面を保護する必要性は認識されてこなかった。
【０００７】
一方、従来例に係るＧａＮ系ＦＥＴにおいては、電流コラプス等と呼ばれる課題がある。電流コラプスとは、ＦＥＴのＩ−Ｖ（ドレイン電流−ドレイン電圧）特性において、電圧を増加させたときに、所定の電圧以上となるとドレイン電流が減少する現象である。
【０００８】
本発明は、上記課題に鑑みなされたものであり、ＧａＮ系ＦＥＴの電流コラプスを抑制することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、ＧａＮ系半導体層に対するオーミック電極形成のための熱処理を実施する半導体装置の製造方法において、前記熱処理は、前記オーミック電極の側壁が、前記ＧａＮ系半導体層上に設けられた絶縁膜の側壁と離間した状態で実施される。本発明によれば、ＧａＮ系半導体層の表面が絶縁膜に覆われた状態で、熱処理を行う。よって、電流コラプスを抑制することができる。さらに、この熱処理は、オーミック電極の側壁と絶縁膜の側壁とが離間した状態でなされる。よって、熱ストレスに起因した絶縁膜の剥がれや浮きを抑制することができる。
【００１０】
本発明に係る半導体装置の製造方法は、ＧａＮ系半導体層上に開口を有する絶縁膜を形成する工程と、前記ＧａＮ系半導体層上の前記開口を覆い、前記絶縁膜上に重なる領域を有するようにオーミック電極を形成する工程と、前記オーミック電極を熱処理する工程と、をこの順に、有する。本発明によれば、ＧａＮ系半導体層の表面が絶縁膜に覆われた状態で、熱処理を行う。よって、電流コラプスを抑制することができる。また、熱ストレスに起因した絶縁膜の剥がれや浮きを抑制することができる。
【００１１】
上記構成において、前記絶縁膜は窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜及び窒化アルミニウム膜のいずれかである構成とすることができる。また、上記構成において、前記オーミック電極を形成する工程は、前記絶縁膜を形成する工程の後実施される構成とすることができる。
【００１２】
上記構成において、前記半導体装置はＦＥＴであり、前記オーミック電極はソース電極及びドレイン電極である構成とすることができる。この構成によれば、電流コラプスを抑制することができる。
【００１３】
上記構成において、前記オーミック電極は、Ａｌを含有している構成とすることができる。また、上記構成において、前記熱処理の温度は、前記絶縁膜の成長温度よりも高い構成とすることができる。さらに、上記構成において、前記熱処理の温度は、５５０℃以上である構成とすることができる。さらに、上記構成において、前記絶縁膜の成長温度は、３２０℃以下である構成とすることができる。
【発明の効果】
【００１４】
本発明によれば、ＧａＮ系半導体層の表面が絶縁膜に覆われた状態で、熱処理を行う。よって、電流コラプスを抑制することができる。さらに、オーミック電極の側壁と絶縁膜側壁とが離間した状態で熱処理される。よって、熱ストレスに起因した絶縁膜の剥がれや浮きを抑制しつつ電流コラプスも抑制することができる。
【発明を実施するための最良の形態】
【００１５】
まず、本発明者らは電流コラプスを抑制するための手法を検討した。その結果、ＧａＮ系半導体層の表面を熱処理時に保護することが効果的であることがわかった。以下、図２（ａ）から図２（ｃ）を用い、検討のため用いた比較例に係るＧａＮ系ＦＥＴの製造方法について説明する。
【００１６】
本比較例では、従来例の図１（ｂ）までの工程を行った後、図２（ａ）のように、ソース電極１７、ドレイン電極１８及びＧａＮ系半導体層１６を覆って窒化シリコンからなる絶縁膜２２をプラズマＣＶＤ法を用い形成する。次いで、図２（ｂ）のように、熱処理を行った後、図２（ｃ）を参照に、絶縁膜２２のゲート電極を形成すべき領域を除去し、ゲート電極２０を形成する。
【００１７】
図３（ａ）及び図３（ｂ）は、従来例及び比較例における電流コラプスの抑制効果を説明するためのＩ−Ｖ（ドレイン電流Ｉｄｓ−ドレイン電圧Ｖｄｓ）特性を示す図である。図３（ａ）は、図１（ｃ）のようにＧａＮ系半導体層１６が露出した状態で熱処理（オーミック電極のオーミック化のための熱処理）を施した場合、図３（ｂ）は、図２（ｂ）のようにＧａＮ系半導体層１６の表面に絶縁膜２２を形成した状態で、熱処理を施した場合の図である。図３（ａ）及び図３（ｂ）において、実線はソースドレイン電圧が１０Ｖ、波線は２０Ｖ、点線は５０Ｖの場合におけるＩ−Ｖ特性を示している。ゲート電圧は２から−１Ｖまで１Ｖステップで印加している。
【００１８】
図３（ａ）から明らかなように、ＧａＮ系半導体層１６表面に絶縁膜を形成せずに熱処理を実施すると、ソースドレイン電圧Ｖｄｓが１０Ｖの場合はドレイン電流Ｉｄｓの立ち上がりは急峻である。ソースドレイン電圧Ｖｄｓが２０Ｖ及び５０Ｖの場合は、ドレイン電流Ｉｄｓの立ち上がりが低くなっている。すなわち、ソースドレイン電圧Ｖｄｓを高電圧まで印加すると、低電圧側で十分なソースドレイン電流Ｉｄｓが得られない（つまり電流コラプスが生じている）。
【００１９】
一方、図３（ｂ）を参照にすれば明らかなように、ＧａＮ系半導体層１６表面に絶縁膜２２を形成した状態で熱処理が行われると、ソースドレイン電圧Ｖｄｓが５０Ｖまで印加される場合であっても低電圧側のドレイン電流Ｉｄｓはソースドレイン電圧Ｖｄｓが１０Ｖ、２０Ｖのときのドレイン電流Ｉｄｓと近似している（つまり電流コラプスが抑制されている）。
【００２０】
なお、前述のように高温に耐性のあるＧａＮ系半導体層１６においては、例えばＧａＡｓを熱処理した際に生じるＡｓ抜けなどの、熱処理に起因した元素の大量離脱は考え難く、図３（ａ）および図３（ｂ）で示したように、絶縁膜２２を被覆した状態で熱処理することにより電流コラプスが抑制される理由は明らかではない。
【００２１】
しかしながら、比較例においては、図２（ｂ）のように、熱処理の際、ソース電極１７及びドレイン電極１８と絶縁膜２２との熱膨張係数の差に起因し、ソース電極１７及びドレイン電極１８と絶縁膜２２との不連続界面Ａにおいて熱応力が発生する。これにより、絶縁膜２２がＧａＮ系半導体層１６から剥がれたり、浮いたりしてしまうという課題がある。
【００２２】
このような、絶縁膜２２の剥がれや浮きに対しては、単純に絶縁膜２２を除去して、再度保護膜を形成すれば解消されるものである。しかし、絶縁膜２２を除去しようとすると、オーミック電極等がダメージを受けてしまう。特に、ＧａＮ系半導体装置においてよく用いられるＡｌ（アルミニウム）を含有するオーミック電極においては、絶縁膜２２の除去工程においてＡｌが損傷を受け易い。本発明者は以上のような知見から本発明をなしたものである。以下に本発明の実施例について説明する。
【実施例１】
【００２３】
図４（ａ）から図５（ｃ）を用い、実施例１に係るＧａＮ系ＦＥＴの製造方法を説明する。従来例の図１（ａ）までの工程を行った後、図４（ａ）のように、ＧａＮ系半導体層１６上に膜厚が例えば２０ｎｍから８０ｎｍの窒化シリコンからなる絶縁膜２４をプラズマＣＶＤ法を用い形成する。絶縁膜２４の成長温度は２９０℃から３２０℃が好ましく、例えば３１０℃とする。成膜ガスは、ＳｉＨ４またはＳｉ２Ｈ６とＮＨ３＋Ｎ２とを使用する。図４（ｂ）のように、絶縁膜２４上に感光性の異なる２層のフォトレジスト層を形成し、露光現像する。これにより、フォトレジスト層５０にオーバーハング形状の開口５２を形成する。図４（ｃ）のように、フォトレジスト層５０をマスクに絶縁膜２４をドライエッチングする。このとき、エッチングガスとしてＳＦ６、ＣＨＦ３の混合ガスを用い絶縁膜２４を等方性エッチングする。これにより、絶縁膜２４にフォトレジスト層５０の開口５２の下部で規定される開口５４が形成される。
【００２４】
図４（ｄ）を参照に、フォトレジスト層５０をマスクにＧａＮ系半導体層１６上にソース電極１７及びドレイン電極１８を蒸着法を用い形成しリフトオフする。ソース電極１７及びドレイン電極１８の幅は図４（ｃ）のフォトレジスト層５０の上部の開口幅で規定される。よって、ソース電極１７及びドレイン電極１８の側壁と絶縁膜２４の側壁との間は距離ｄ離間し、空間５６が形成される。ソース電極１７及びドレイン電極１８は、下から膜厚が１０ｎｍのＴａ（タンタル）膜及び膜厚が３００ｎｍのＡｌ膜により構成される。ソース電極１７及びドレイン電極１８の幅は、数μｍから数十μｍまで用途に応じ適宜設定することができる。また、ソース電極１７及びドレイン電極１８としては、Ｔｉ（チタン）／ＡｌやＮｉ（ニッケル）／Ａｌを用いることもできる。
【００２５】
図５（ａ）のように、ソース電極１７及びドレイン電極１８と絶縁膜２４との間に空間５６が形成された状態で５７０℃の温度の熱処理を行う。熱処理温度は、好ましくは５５０℃から６５０℃であり、ソース電極１７及びドレイン電極１８の材料、ソース電極１７及びドレイン電極１８がオーミック接触するＧａＮ系半導体層１６の構造により適宜設定することができる。図５（ｂ）のように、絶縁膜２２のゲート電極を形成すべき領域を除去後、ゲート電極２０を形成する。ゲート電極２０は、例えば下から膜厚が６０ｎｍのＴｉ膜及び膜厚が３００ｎｍのＡｕ膜により構成される。ゲート長は例えば０．４μｍであり、用途に応じ適宜設定することができる。また、ゲート電極２０としては、Ｎｉ／Ａｕ（金）、Ｐｔ（白金）／Ａｕ及びＰｄ（パラジウム）／Ａｕのいずれかを用いることができる。
【００２６】
図５（ｃ）を参照に、ソース電極１７、ドレイン電極１８、ゲート電極２０及び絶縁膜２４上に保護膜２６として窒化シリコン膜を形成する。保護膜２６に開口を設け、ソース電極１７及びドレイン電極１８に接続するＡｕからなる配線２８を形成する。以上により、実施例１に係るＧａＮ系ＦＥＴが完成する。
【００２７】
実施例１によれば、図４（ｃ）のように、絶縁膜２４を形成した状態で熱処理を行うため、従来例において課題となった電流コラプスを抑制することができる。また、図４（ａ）から図５（ａ）までの実施例１の製造方法（図４（ａ）の絶縁膜２４の成膜温度は３１０℃、図４（ｄ）のオーミック電極はＴａ／Ａｌ、図５（ａ）の熱処理温度は５７０℃）を用い形成したサンプルウエハ１０枚について、図５（ａ）の熱処理後の絶縁膜２４の状態を観察したが、絶縁膜２４の剥がれや浮きは観察されなかった。これは、ソース電極１７及びドレイン電極１８の側壁と絶縁膜２４の側壁とが空間５６を挟み離間した状態で熱処理されることによって、絶縁膜２４にオーミック電極の熱膨張による熱ストレスが加わり難くなったためと考えられる。ソース電極１７及びドレイン電極１８と絶縁膜２４との距離ｄ（図４（ｄ）参照）は、離間していればよく、例えば０．２μｍから１．０μｍ程度とすることができる。
【００２８】
実施例１では、ソース電極１７及びドレイン電極１８を形成する工程を、絶縁膜２４を形成する工程の後、実施する例を説明した。ソース電極１７及びドレイン電極１８を形成した後、絶縁膜２４を形成し、その後に熱処理を行ってもよい。
【実施例２】
【００２９】
図６（ａ）から図６（ｄ）を用い実施例２に係るＧａＮ系ＦＥＴの製造方法について説明する。実施例１の図４（ａ）と同様にＧａＮ系半導体層１６上に窒化シリコンからなる絶縁膜３０を形成する。図６（ａ）のように、絶縁膜３０に開口５８を形成する。図６（ｂ）のように、開口５８を覆い絶縁膜３０上に重なる領域を有するようにソース電極１７及びドレイン電極１８を蒸着法及びリフトオフ法を用い形成する。図６（ｃ）のように、５７０℃の熱処理を行う。図６（ｄ）のように、絶縁膜２２のゲート電極を形成すべき領域を除去後、ゲート電極２０を形成する。その後、実施例１の図５（ｃ）と同様な工程を行う。これにより、実施例２に係るＧａＮ系ＦＥＴが完成する。
【００３０】
実施例２においても。絶縁膜３０を形成した状態で熱処理が実施されるため、電流コラプスが抑制される。図６（ａ）から図６（ｃ）までの実施例２の製造方法を用い形成したサンプルウエハ１０枚について、図６（ｃ）の熱処理後の絶縁膜３０の状態を観察したが、絶縁膜３０の剥がれや浮きは観察されなかった。なお、実施例２において絶縁膜３０の剥がれや浮きが抑制できる理由は、絶縁膜３０上に延在している部分のオーミック電極側壁が、絶縁膜３０に当接しておらず、オーミック電極の側壁部分で、オーミック電極の熱膨張に起因するストレスを絶縁膜３０が受けないためではないかと考えられる。
【００３１】
実施例１及び実施例２において、絶縁膜２４及び３０として窒化シリコンを例に説明したが、熱処理の際の電流コラプスを抑制する絶縁膜であればよい。例えば、膜質が緻密で密着性に優れた酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜を用いることができる。また、基板１０としてはＳｉＣ基板、ＧａＮ基板等を用いることもできる。
【００３２】
また、オーミック電極の熱処理の温度が絶縁膜の成長温度よりも高い場合、上記オーミック電極の熱ストレスにより絶縁膜の剥がれや浮きが生じる。よって、オーミック電極の熱処理の温度が絶縁膜の成長温度よりも高い場合、本発明を用いることが有効である。オーミック電極の処理の温度は、５５０℃以上であることが好ましく、絶縁膜の成長温度は、３２０℃以下であることが好ましい。
【００３３】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００３４】
【図１】図１（ａ）から図１（ｄ）は従来例に係るＧａＮ系ＦＥＴの製造方法を示す断面図である。
【図２】図２（ａ）から図２（ｃ）は比較例に係るＧａＮ系ＦＥＴの製造方法を示す断面図である。
【図３】図３（ａ）及び図３（ｃ）は比較例に係るＧａＮ系ＦＥＴのＩ−Ｖ特性を示す図である。
【図４】図４（ａ）から図４（ｄ）は実施例１に係るＧａＮ系ＦＥＴの製造方法を示す断面図（その１）である。
【図５】図５（ａ）から図５（ｃ）は実施例１に係るＧａＮ系ＦＥＴの製造方法を示す断面図（その２）である。
【図６】図６（ａ）から図６（ｄ）は実施例２に係るＧａＮ系ＦＥＴの製造方法を示す断面図である。
【符号の説明】
【００３５】
１０          基板
１２          ＧａＮ電子走行層
１４          ＡｌＧａＮ電子供給層
１６          ＧａＮ系半導体層
１７          ソース電極
１８          ドレイン電極
２０          ゲート電極
２２、２４、３０  絶縁膜
２６          保護膜
５０          フォトレジスト
５２、５４、５８  開口
【図１】
2008306026.tif 000003
【図２】
2008306026.tif 000004
【図３】
2008306026.tif 000005
【図４】
2008306026.tif 000006
【図５】
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【図６】
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