(57)【要約】【課題】ＦＥＴの動作状態において電流の増加が起こった場合のバイアスのずれを軽減させる。【解決手段】ＦＥＴのゲート電圧に従ってドレイン電流検出用抵抗器と並列に接続されたトランジスタのベース電位を制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＦＥＴのドレインに接続されたドレイン電流検出用抵抗器と、このドレイン電流検出用抵抗器を用いて検出されたドレイン電流に基づき前記ＦＥＴのゲート電圧を決定するオートバイアス回路において、
前記ドレイン電流検出用抵抗器と並列に接続されたトランジスタと、
前記ＦＥＴのゲート電圧に従って前記トランジスタのベース電位を制御する手段と
を備えたことを特徴とするオートバイアス回路。
【請求項２】
ＦＥＴのドレインに接続されたドレイン電流検出用抵抗器と、このドレイン電流検出用抵抗器を用いて検出されたドレイン電流に基づき前記ＦＥＴのゲート電圧を決定するオートバイアス回路が行うバイアス調整方法において、
前記ＦＥＴのゲート電圧に従って前記ドレイン電流検出用抵抗器と並列に接続されたトランジスタのベース電位を制御する
ことを特徴とするバイアス調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波増幅回路等に使用されるＦＥＴのバイアス回路に利用する。特に、ＦＥＴのゲート電圧に応じてバイアス電流を可変するオートバイアス回路に関する。
【背景技術】
【０００２】
従来のバイアス回路としては、図５に示すゲート固定バイアス方式または図６に示すオートバイアス方式が挙げられる。ゲート固定バイアス方式の動作を図５を用いて説明する。図５はバイアスをかける対象となるＦＥＴ１１、ドレイン電圧Ｖｄ、ゲート電圧Ｖｇにより構成されている。また、ＲＦｉｎ、ＲＦｏｕｔは高周波信号入出力端子であり、Ｌ１１、Ｌ１２はチョークコイルである。
【０００３】
図７にＦＥＴのＶｇ−Ｉｄ特性を示す。ゲート固定バイアス方式ではＶｇを変化させることによりＩｄを設定している。
【０００４】
次に、オートバイアス方式の動作を図６を用いて説明する。図６はバイアスをかける対象となるＦＥＴ２１、演算増幅器ＩＣ２１、抵抗Ｒ２１〜Ｒ２６、固定電圧Ｖにより構成されている。高周波信号入出力端子ＲＦｉｎ、ＲＦｏｕｔ、チョークコイルＬ２１、Ｌ２２の働きは図５と同様である。ＩＣ２１の非反転入力端子の電圧Ｖａは、
Ｖａ＝（Ｒ２３×Ｖｄ）／（Ｒ２２＋Ｒ２３）                    …式（１）
となる。仮想短絡により、反転入力端子の電圧もＶａとなる。これにより、Ｒ２４に流れる電流Ｉ２４は、
Ｉ２４＝（Ｖ−Ｖａ）／Ｒ２４
となる。また、Ｒ２５に流れる電流Ｉ２５、Ｒ２６に流れる電流Ｉ２６は、それぞれ
Ｉ２５＝Ｖａ／Ｒ２５
Ｉ２６＝（Ｖａ−Ｖｇ）／Ｒ２６
となる。
【０００５】
Ｉ２４＝Ｉ２５＋Ｉ２６
であることから、
（Ｖ−Ｖａ）／Ｒ２４＝Ｖａ／Ｒ２５＋（Ｖａ−Ｖｇ）／Ｒ２６
となる。展開し、まとめると
Ｖａ×（Ｒ２４×Ｒ２５＋Ｒ２５×Ｒ２６＋Ｒ２６×Ｒ２４）＝Ｒ２５×Ｒ２６×Ｖ＋Ｒ２４×Ｒ２５×Ｖｇ｛（Ｒ２３×Ｖｄ）／（Ｒ２２＋Ｒ２３）｝×（Ｒ２４×Ｒ２５＋Ｒ２５×Ｒ２６＋Ｒ２６×Ｒ２４）＝Ｒ２５×Ｒ２６×Ｖ＋Ｒ２４×Ｒ２５×Ｖｇ                                              …式（２）
ここで、
Ｉｄ＝（Ｖ−Ｖｄ）／Ｒ２１
から
Ｖｄ＝Ｖ−Ｒ２１×Ｉｄ                                      …式（３）
となる。式（３）を式（２）に代入してまとめると、
Ｉｄ＝−｛（Ｒ２４×Ｒ２５）／（Ａ×Ｒ２１）｝×Ｖｇ＋｛（Ａ−Ｒ２５×Ｒ２６）／（Ａ×Ｒ２１）｝×Ｖ                                  …式（４）
ここで、
Ａ＝｛Ｒ２３／（Ｒ２２＋Ｒ２３）｝×（Ｒ２４×Ｒ２５＋Ｒ２５×Ｒ２６＋Ｒ２６×Ｒ２４）
である。
【０００６】
図８にＦＥＴのＶｇ−Ｉｄ特性（実線）と式（４）で示されるオートバイアス回路のＶｇ−Ｉｄ特性（破線）とを示す。オートバイアス方式では、ＦＥＴとバイアス回路のＶｇ−Ｉｄ特性との交点で表されるバイアスがＦＥＴに印加されることになる。
【０００７】
【特許文献１】実開昭６３−１４４７２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
固定バイアス方式の課題として、ＦＥＴのＶｇ−Ｉｄ特性がばらついた場合にＶｇを一定値としていると、Ｉｄがばらつくことが挙げられる。Ｉｄを一定にするためには、ＦＥＴ毎にＶｇを調整する必要がある。
【０００９】
オートバイアス方式の場合には、式（４）での傾き
−｛（Ｒ２４×Ｒ２５）／（Ａ×Ｒ２１）｝
を小さくすることにより、Ｉｄのばらつきを抑えることができる。しかし、ＦＥＴは動作状態により、特に飽和状態のときに、電流の増加が起こり、図９のようにＶｇ−Ｉｄ特性に変化が起こることがある。この場合に、増加した分のＩｄは高周波のスイッチングによる増加分であり、実際のバイアスはＩｄが増加する前の状態でなければならない。すなわち、ＶｇはＩｄの増加前後では変化しないことが望ましい。
【００１０】
しかし、オートバイアスではＦＥＴとバイアス回路とのＶｇ−Ｉｄ特性の交点にてバイアスが与えられるため図１０に示すように、本来のバイアスからずれた状態でＶｇが印加されることになる。オートバイアス方式では、上記の理由により、特性に悪影響を及ぼす場合があるという課題が挙げられる。
【００１１】
本発明は、このような背景の下に行われたものであって、ＦＥＴの動作状態において電流の増加が起こった場合のバイアスのずれを軽減させることができるオートバイアス回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の特徴は、ＦＥＴの動作状態において電流の増加が起こった場合にバイアスがずれるというオートバイアス回路の課題を解決する手段として、オートバイアス回路に電流調整部を追加しバイアスのずれを抑える回路を提供することにある。
【００１３】
すなわち、本発明は、ＦＥＴのドレインに接続されたドレイン電流検出用抵抗器と、このドレイン電流検出用抵抗器を用いて検出されたドレイン電流に基づき前記ＦＥＴのゲート電圧を決定するオートバイアス回路であって、本発明の特徴とするところは、前記ドレイン電流検出用抵抗器と並列に接続されたトランジスタと、前記ＦＥＴのゲート電圧に従って前記トランジスタのベース電位を制御する手段とを備えたところにある。
【００１４】
また、本発明をバイアス調整方法の観点から観ると、本発明は、ＦＥＴのドレインに接続されたドレイン電流検出用抵抗器と、このドレイン電流検出用抵抗器を用いて検出されたドレイン電流に基づき前記ＦＥＴのゲート電圧を決定するオートバイアス回路が行うバイアス調整方法であって、本発明の特徴とするところは、前記ＦＥＴのゲート電圧に従って前記ドレイン電流検出用抵抗器と並列に接続されたトランジスタのベース電位を制御するところにある。
【発明の効果】
【００１５】
本発明によれば、ＦＥＴの動作状態において電流の増加が起こった場合のバイアスのずれを軽減させることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態について図１を参照して詳細に説明する。図１は、図６のオートバイアス回路にトランジスタＴＲ１、演算増幅器ＩＣ２、抵抗Ｒａ〜Ｒｃにより構成された電流調整部分が追加となった形となっている。
【００１７】
次に、図１の動作を示す。図１の回路において、ＦＥＴのドレイン電流は
Ｉｄ＝Ｉ１＋Ｉ２
により求めることができる。Ｉ１はオートバイアス方式にて説明したように求めることができ、
Ｉ１＝−｛（Ｒ４×Ｒ５）／（Ｂ×Ｒ１）｝×Ｖｇ＋｛（Ｂ−Ｒ５×Ｒ６）／（Ｂ×Ｒ１）｝×Ｖ                                                  …式（５）
と表すことができる。ここで、
Ｂ＝｛Ｒ３／（Ｒ２＋Ｒ３）｝×（Ｒ４×Ｒ５＋Ｒ５×Ｒ６＋Ｒ６×Ｒ４）
である。
【００１８】
次にＩ２を求める。演算増幅器ＩＣ２は反転増幅回路として用いられており、この出力電圧Ｖｃは
Ｖｃ＝−Ｒｃ／Ｒａ×Ｖｇ                                    …式（６）
となる。一方、トランジスタＴＲ１のベース電圧Ｖｂは、トランジスタＴＲ１のエミッタ電圧となるＶｄとベースエミッタ電圧Ｖｂｅとを用いて、
Ｖｂ＝Ｖｄ＋Ｖｂｅ                                          …式（７）
と表すことができる。
【００１９】
Ｖｃ＞Ｖｂ
のとき、トランジスタＴＲ１はＯＮとなり、トランジスタＴＲ１に流れるベース電流ＩｂはＶｂ、Ｖｃを用いて
Ｉｂ＝（Ｖｃ−Ｖｂ）／Ｒｂ
となる。また、Ｖｃ＜ＶｂのときトランジスタＴＲ１はＯＦＦとなり、
Ｉｂ＝０
となる。トランジスタＴＲ１の電流増幅率β≫１とすれば、
Ｉ２＝β×Ｉｂ
となることから、Ｉ２は、
Ｉ２＝β×（Ｖｃ−Ｖｂ）／Ｒｂ  （Ｖｂ＜Ｖｃのとき）        …式（８）
Ｉ２＝０  （Ｖｂ＞Ｖｃのとき）                              …式（９）
となる。式（８）に式（６）、（７）を代入すると、
Ｉ２＝β×（−Ｒｃ／Ｒａ×Ｖｇ−Ｖｄ−Ｖｂｅ）／Ｒｂ
となる。
【００２０】
Ｖｄ＝Ｖ−Ｒ１×Ｉ１
と式（５）とを用いて展開すると、
Ｉ２＝−β／Ｒｂ×［｛（Ｒ４×Ｒ５）／Ｂ＋Ｒｃ／Ｒａ｝×Ｖｇ＋（Ｒ５×Ｒ６）／Ｂ×Ｖ＋Ｖｂｅ］            （Ｖｂ＜Ｖｃのとき）          …式（１０）
となる。条件式Ｖｂ＜Ｖｃは式（６）、（７）から
Ｖｄ＋Ｖｂｅ＜−Ｒｃ／Ｒａ×Ｖｇ
となり、上記と同様に
Ｖｄ＝Ｖ−Ｒ１×Ｉ１
と式（５）とを用いて展開すると、
Ｖｇ＜−｛（Ｒ５×Ｒ６）／Ｂ×Ｖ＋Ｖｂｅ｝／｛（Ｒ４×Ｒ５）／Ｂ＋Ｒｃ／Ｒａ｝
となる。今後、
−｛（Ｒ５×Ｒ６）／Ｂ×Ｖ＋Ｖｂｅ｝／｛（Ｒ４×Ｒ５）／Ｂ＋Ｒｃ／Ｒａ｝＝Ｖｘ
として表す。Ｖｇ＝Ｖｘを式（１０）に代入するとＩ２＝０となる。Ｉ２とＶｇとの関係を図２に示す。
【００２１】
Ｉｄ＝Ｉ１＋Ｉ２
であることから、バイアス回路のＶｇ−Ｉｄ特性は図３に示す形となる。
【００２２】
図４に本発明を実施した場合および実施しない場合のオートバイアス回路のＶｇ−Ｉｄ特性と電流の増加が起こった場合と増加が起こっていない場合のＦＥＴのＶｇ−Ｉｄ特性を示す。
【００２３】
本発明を実施したバイアス回路のＶｇ−Ｉｄ特性は傾きがＶｇ＜Ｖｘで大きくなることにより、実施しない場合に比べバイアスのずれが改善されることがわかる。
【産業上の利用可能性】
【００２４】
本発明によれば、ＦＥＴの動作状態において電流の増加が起こった場合のバイアスのずれを軽減させることができるので、ＦＥＴを安定化させることができる。
【図面の簡単な説明】
【００２５】
【図１】本実施例のオートバイアス回路の構成図。
【図２】Ｉ２とＶｇとの関係を示す図。
【図３】本実施例のオートバイアス回路のＩｄ−Ｖｇ特性を示す図。
【図４】本発明を実施した場合および実施しない場合のオートバイアス回路のＶｇ−Ｉｄ特性と電流の増加が起こった場合と増加が起こっていない場合のＦＥＴのＶｇ−Ｉｄ特性を示す図。
【図５】ゲート固定バイアス方式の動作を説明する図。
【図６】従来のオートバイアス方式の動作を説明する図。
【図７】ＦＥＴのＶｇ−Ｉｄ特性を示す図。
【図８】ＦＥＴのＶｇ−Ｉｄ特性（実線）と式（４）で示されるオートバイアス回路のＶｇ−Ｉｄ特性（破線）とを示す図。
【図９】電流の増加によるＶｇ−Ｉｄ特性の変化を示す図。
【図１０】本来のバイアスからずれた状態でＶｇが印加された状況を示す図。
【符号の説明】
【００２６】
１、１１、２１  ＦＥＴ
Ｖｄ  ドレイン電圧
Ｖｇ  ゲート電圧
ＲＦｉｎ、ＲＦｏｕｔ  高周波信号入出力端子
Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２２  チョークコイル
Ｉｄ  ドレイン電流
ＩＣ１、ＩＣ２、ＩＣ２１  演算増幅器
Ｒａ〜Ｒｃ、Ｒ２１〜Ｒ２６  抵抗
Ｖ  固定電圧
Ｉ１、Ｉ２、Ｉ２４、Ｉ２５、Ｉ２６  電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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