(57)【要約】【課題】温度特性や経時変化がなく、線速度変化に合わせてループ特性をシームレスに補正できるＰＬＬ回路を提供する。【解決手段】デジタルループフィルタ１０３は、位相比較器１０２が出力する位相誤差を入力し、デジタル周波数値を生成する。このデジタル周波数値は、Ｄ／Ａ変換器１０４でアナログ電圧に変換され、ＶＣＯ１０５は、Ｄ／Ａ変換器１０４が出力する電圧に応じた周波数の同期クロックを出力する。位相比較器１０２が出力する位相誤差は、デジタルループフィルタ１０３の出力に所定の係数Ａを乗じたものでゲイン補正され、デジタルループフィルタ１０３に入力される。デジタルループフィルタ１０３に入力する位相誤差を、出力クロック周波数に比例して変化させることで、ＰＬＬループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。【選択図】図１
2008160395.tif 000002
【特許請求の範囲】
【請求項１】
チャネル周波数が変化するアナログ信号から同期クロックを抽出するＰＬＬ回路であって、
前記アナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換器と、前記同期クロックに同期して動作し、前記Ａ／Ｄ変換器が出力するデジタル信号に基づいて前記アナログ信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに同期して動作し、前記位相誤差信号に基づいて前記チャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、
該位相同期ループのループゲインを前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とするデジタルＰＬＬ回路。
【請求項２】
前記デジタル位相比較器は、前記アナログ信号のエッジ以外のタイミングでは、出力を、エッジタイミングで生成した位相誤差信号に保持する、請求項１に記載のデジタルＰＬＬ回路。
【請求項３】
前記デジタル位相比較器は、前記アナログ信号のエッジが所定期間以上検出されないときには、前記保持したエッジタイミングで生成した位相誤差信号をクリアする、請求項２に記載のデジタルＰＬＬ回路。
【請求項４】
前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に応じた値を乗算し、前記デジタルループフィルタに入力する乗算器を含む、請求項１〜３の何れか一に記載のデジタルＰＬＬ回路。
【請求項５】
前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に所定の係数を乗じた値を乗算する、請求項４に記載のデジタルＰＬＬ回路。
【請求項６】
前記Ａ／Ｄ変換器が、前記同期クロックに同期して、前記アナログ信号を前記デジタル信号にＡ／Ｄ変換する、請求項１〜７の何れか一に記載のデジタルＰＬＬ回路。
【請求項７】
前記発振器が、前記デジタル周波数値をＤ／Ａ変換したアナログ電圧値に応じた周波数で発振する電圧制御発振器として構成される、請求項１〜６の何れか一に記載のデジタルＰＬＬ回路。
【請求項８】
前記Ａ／Ｄ変換器が、前記同期クロックより周波数が高いクロック信号に同期して動作しており、前記Ａ／Ｄ変換器が出力するデジタル信号に基づいて、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定し、前記位相比較器に出力する補間器を更に備える、請求項１〜５の何れか一に記載のデジタルＰＬＬ回路。
【請求項９】
前記発振器が、前記デジタル周波数値に基づいて、前記同期クロックよりの周波数が高いクロック信号から前記同期クロックを生成する数値制御発振器として構成され、前記補間器に、前記クロック信号と前記同期クロックとの位相差に関する補間位相情報を出力する、請求項８に記載のデジタルＰＬＬ回路。
【請求項１０】
前記補間器は、前記Ａ／Ｄ変換器が出力するデジタル信号の隣接する少なくとも２つのサンプリング点の値と、前記補間位相情報とに基づいて、所定の補間関数により、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定する、請求項９に記載のデジタルＰＬＬ回路。
【請求項１１】
ＣＡＶ制御でディスクからデータ再生を行うディスク装置であって、
前記ディスク上に記録された情報を読み出した再生信号をデジタル再生信号に変換するＡ／Ｄ変換器と、前記再生信号から抽出された同期クロックに基づいて動作し、前記デジタル再生信号に基づいて、前記再生信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記再生信号のチャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、該位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段と、前記同期クロックに基づいて動作し、前記デジタル再生信号からデータを識別するデータ復調器とを備えることを特徴とするディスク装置。
【請求項１２】
ＣＡＶ制御で光ディスクにデータを記録する光ディスク装置であって、
前記ディスク上に形成された案内溝の蛇行成分を読み出したウォブル信号をデジタルウォブル信号に変換するＡ／Ｄ変換器と、前記ウォブル信号から抽出されたクロックに基づいて動作し、前記デジタルウォブル信号に基づいて、前記ウォブル信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記ウォブル信号の周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成され、前記クロック信号を逓倍して記録クロックを生成する位相同期ループと、前記位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とする光ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路及びディスク装置に関し、更に詳しくは、入力信号から同期タイミングを生成するＰＬＬ回路、及び、そのようなＰＬＬ回路を備えるディスク装置に関する。
【背景技術】
【０００２】
近年、ＣＤやＤＶＤの普及により、個人が光ディスク媒体に大量の情報を記録し、又は、光ディスク媒体から情報を再生することが一般的なことになっている。光ディスク媒体には、媒体上に形成されたスパイラル形状の案内溝に沿って、微小なマークが記録されている。このマーク列は、デジタル化された映像情報或いは音楽情報などのデータに誤り訂正用の情報を付加し、変調符号によって変調された１ビットのシーケンシャル情報として記録されたものである。
【０００３】
光ディスクの再生時には、光ディスク媒体をスピンドルモータによって回転させ、光源からの出射光を対物レンズを用いて集光し、レーザースポットを媒体面に照射する。このとき、対物レンズと媒体面との距離が一定となるようにフォーカス方向のアクチュエータを制御し、また、レーザースポットが案内溝に正確に追従するように半径方向に対してもアクチュエータを制御する。媒体面に照射されたレーザ光の反射光は、媒体上のマークの有無によって明暗が変化し、これを光検出器によって電気信号（再生信号）に変換する。再生信号は微弱なため、アンプで増幅し、更にさまざまなフィルタリング処理を行って、再生信号のＳＮ比を高めておく。
【０００４】
再生信号から１ビットのデジタル情報列に変換するためには、再生信号に同期したクロックを、再生信号から抽出する必要がある。これは、たとえスピンドルの回転数が正確に制御されたとしても、光記録媒体の偏芯等により、再生信号のチャネルレートがごくわずかにずれ、固定周波数のクロックタイミングでは、識別すべき位置がずれるためである。クロックの抽出には、通常、ＰＬＬ（Phase Locked Loop）回路が用いられる。ＰＬＬ回路が出力する同期クロックタイミングで、例えば再生信号をあるしきい値で２値化して取り出すことにより、１ビットのデジタル情報列が得られる。この情報列を復調した後に、誤り訂正等を行い、最終的に、映像や音楽情報が得られる。
【０００５】
図８は、一般的なＰＬＬ回路の構成を示している。ＰＬＬ回路２００は、位相比較器（ＰＣ）２０２、ループフィルタ（ＬＰＦ）２０３、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）２０５の３つを、基本構成とする。ＰＬＬ回路２００では、位相比較器２０２にて、入力信号と、ＶＣＯ２０５の出力との位相差を比較し、ループフィルタ２０３によって位相比較結果の高調波成分及び雑音成分を除去し、ループフィルタ２０３の出力に基づいてＶＣＯ２０５の出力周波数を制御する帰還ループが形成される。これにより、ＶＣＯ２０５の出力が、入力信号に同期するように動作する。
【０００６】
ＰＬＬ回路２００における位相比較器２０２、ループフィルタ２０３、ＶＣＯ２０５の伝達特性を、それぞれＫｐ、Ｆ（ｓ）、Ｋｖ／ｓとすると、開ループ伝達特性Ｇ（ｓ）は、下記式（１）で表せる。
Ｇ（ｓ）＝Ｋｐ・Ｋｖ・Ｆ（ｓ）／ｓ        （１）
また、閉ループ伝達特性Ｈ（ｓ）は、下記式（２）で表せる。
Ｈ（ｓ）＝Ｇ（ｓ）／（１＋Ｇ（ｓ））      （２）
Ｇ（ｓ）が１次の場合には、周波数引き込み過程が存在しないため、引き込みのレンジが狭く、速い応答速度と低ジッタとの双方を満足させることはできない。このため、通常２次以上の特性が選択される。例えば、Ｆ（ｓ）を積分器と１次ＬＰＦとの加算で構成する場合のＦ（ｓ）は、下記式（３）で表現できる。
Ｆ（ｓ）＝（ω０／ｓ）＋｛１／（１＋ｓ／ω２）｝      （３）
更に、Ｋｐ、Ｋｖを、
Ｋｐ・Ｋｖ＝ω１      （４）
とまとめると、開ループ伝達特性は、図９に示す特性となる。開ループ伝達特性は、角周波数がω０以下およびω２以上では−１２ｄＢ／Ｏｃｔ、ω０からω２では−６ｄＢ／Ｏｃｔとなる。ω０、ω１、ω２で示す特性角周波数によってＰＬＬループの応答特性が決まる。ω０が高いほど低周波の周波数変動に誤差なく追従できるが、逆にＰＬＬを通過するノイズ帯域が増えるためクロックジッタが増加する。
【０００７】
ところで、光記録媒体は、低価格の可換媒体であるため、ディスクにそりが生じたり、チャッキング時にずれが生じたりすることがある。これに起因して、ディスクから読み出した再生信号には、スピンドル回転に同期した、チャネル周波数に比べて低い周波数成分の変動が発生する。このような再生信号から情報を再生するには、ＰＬＬ回路は、周波数変動を十分に圧縮するためにループ特性をある程度以上の帯域に引き上げる必要がある。しかしながら、再生信号はＳＮＲが低く、帯域を上げ過ぎると逆にノイズによってジッタが増加し、同期外れも起こりやすくなる。特に、高密度で記録された情報からデータを復調する場合には、データ再生に用いるＰＬＬ回路のループ特性がデータ復調性能に大きく影響することになる。
【０００８】
ディスク回転制御に関して説明する。ディスクの回転制御方法には、主に２種類の方式が存在する。すなわち、線速度を一定に保つＣＬＶ（Constant Linear Velocity）制御方式と、回転角速度を一定とするＣＡＶ（Constant Angular Velocity）制御方式である。これらのうち、ＣＬＶ制御では、内外周でスピンドル回転数が約２．４倍変化するため、ランダムアクセス時にスピンドル制御の待ち時間がかかるという問題があり、また、これにより多くの電力が消費されるという問題がある。これに対し、ＣＡＶ方式では、スピンドルを一定速度で回転させるため、回転数の待ち時間はなく、アクセス性が向上する。このような理由から、ＣＡＶ制御方式を用いる装置が増えてきている。
【０００９】
ＣＡＶ制御のディスク装置にて、ＣＬＶ制御で記録されたディスクを再生する場合には、再生信号の同期クロックは内外周で約２．４倍変化するため、広いロックレンジとキャプチャーレンジを持つＰＬＬ回路が必要となる。一方で、一般的なアナログＰＬＬのループ特性は、アナログ回路で構成していることにより、入力される再生信号の周波数に依存せず一定である。従って、内周でＰＬＬループ特性を最適に合わせると、外周ではプルインレンジが狭くなり、ロックするまでにかかる時間が長くなる。また、外周でＰＬＬループ特性を最適に合わせると、内周再生時には相対的にＰＬＬループゲインが高くなり、クロックジッタが増加するおそれがある。
【００１０】
ＰＬＬ回路にて、図９に示す開ループ特性におけるω１に対するω０の比と、ω１に対するω２の比とを変えずに、ω１を変えた場合、ダンピング係数が同じになるため、時間スケールが変わるだけで、ＰＬＬの引き込み特性を相対的に同じにすることができる。つまり、図１０に示すように、ＰＬＬの特性周波数が、全て線形に角周波数軸上でシフトするような特性を実現できる。ＣＡＶ再生時には、ＰＬＬ回路の特性としてはこのような特性が望ましい。しかし、アナログＰＬＬでは、ループ特性を決定するのはＣやＲといった受動素子であり、これらの値を連続的に切り替えることは困難である。また、温度依存性や経時変化があるため、同一特性のＰＬＬを大量生産することは困難である。
【００１１】
温度や経時変化の影響を受けないＰＬＬ構成の従来例としては、特許文献１に記載されたものがある。図１１は、特許文献１に記載のＰＬＬ回路の構成を示している。このＰＬＬ回路３００は、通常のデジタルＰＬＬであり、位相比較器３０２とループフィルタ３０３とがデジタル化されている。Ａ／Ｄ変換器３０１は、ＶＣＯ３０５が出力する同期クロックのタイミングで、入力信号をＡ／Ｄ変換する。位相比較回路３０２は、Ａ／Ｄ変換されたデジタル信号とＶＣＯ３０５が出力する同期クロックとを比較する。位相比較結果は、ループフィルタ３０３を介してＤ／Ａ変換器３０４に入力され、Ｄ／Ａ変換器３０４にてＤ／Ａ変換された後、ＶＣＯ３０５に入力される。ＰＬＬ回路３００は、ＰＬＬ引き込み用の特殊領域でループフィルタ３０３のゲインを制御する手段を持つ。これにより、フィルタ部の温度特性と経時変化を無視することができる。
【００１２】
ＰＬＬループ特性の補正技術に関しては、特許文献２に記載された技術がある。図１２は、特許文献２に記載されたＰＬＬ回路の構成を示している。このＰＬＬ回路４００では、入力信号は、位相比較器４０４に入力されると共に、Ｆ／Ｖ変換器４０１に入力される。Ｆ／Ｖ変換器４０１の出力を、Ａ／Ｄ変換器４０２によってＡ／Ｄ変換し、ＣＰＵ４０３にて、チャネル周波数を検出する。ＣＰＵ４０３は、検出したチャネル周波数に応じてループフィルタ４０５の特性を切り替え、同時に、ＶＣＯ４０６の中心周波数を制御する。ＣＰＵ４０３では、チャネル周波数に対するループフィルタ特性の制御係数が表の形で組み込まれており、線速度に依存して、最適なループ特性を実現することができる。
【００１３】
【特許文献１】特開平８−９６５１６号公報
【特許文献２】特開平１−２７７３７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特許文献１では、デジタル化によって経時変化を抑えることを目的としており、構成上、デジタル化したループフィルタを、ＶＣＯの同期クロックで動作させることで、ループフィルタの特性については、発振周波数に依存してシームレスに可変できる。しかし、ＶＣＯ特性を変えることができないため、例えばＣＡＶ中周に最適なＰＬＬ特性にした場合に、内周でＰＬＬを動作させると、図１３に示すように、ω０／ω１が小さくなり、逆に外周では、図１４に示すようにω０／ω１が大きくなる。すなわちダンピング係数が変化する。このように、特許文献１では、前述の線速度変化によるループ特性のシームレスな補正を実現することはできない。
【００１５】
特許文献１では、ＰＬＬ回路はループフィルタのゲインを制御する手段を持つが、この手段は、高速引き込みを実現するために設けられている。特許文献１には、ゲインの切替えを、入力デジタル信号の状態によって行うとの記述があるが、周波数を検出する手段は示されておらず、特許文献１に記載のＰＬＬ回路では、周波数に応じて、ループゲインを変えることはできない。つまりは、ＣＡＶ線速度に依存したシームレスなゲイン補正を行うことはできない。
【００１６】
また、特許文献２では、チャネル周波数検出のためにＡ／Ｄ変換器４０２が必要であり、また、ループフィルタの制御用にＣＰＵ４０３が必要である。このため、特許文献２に記載のＰＬＬ回路４００には、回路規模が増大し、消費電力が増加するなどの問題がある。また、特許文献２では、ＶＣＯ４０６の中心周波数を、Ｆ／Ｖ変換器４０１の出力に基づいて決定しているが、この場合、Ｆ／Ｖ変換器４０１には非常に高い精度が必要であり、この構成で、高精度な位相同期制御を行うことは困難である。
【００１７】
本発明は、上記従来技術の問題点を解消し、温度特性や経時変化がなく、線速度変化に合わせてループ特性をシームレスに補正でき、かつ、回路規模が増大しないＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明のＰＬＬ回路は、チャネル周波数が変化するアナログ信号から同期クロックを抽出するＰＬＬ回路であって、前記アナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換器と、前記同期クロックに同期して動作し、前記Ａ／Ｄ変換器が出力するデジタル信号に基づいて前記アナログ信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに同期して動作し、前記位相誤差信号に基づいて前記チャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、該位相同期ループのループゲインを前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とする。
【００１９】
本発明のＰＬＬ回路では、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器、アナログ信号と同期クロックとの位相誤差を生成する位相比較器、位相誤差に基づいてデジタル周波数値を生成するループフィルタ、及び、デジタル周波数値に応じた周波数の同期クロックを生成する発振器によって位相同期ループを構成し、位相比較器及びループフィルタを発振器が生成する同期クロックによって動作させる。また、ループゲイン制御手段により、ループフィルタが出力するデジタル周波数値に基づいて、ループフィルタに入力する位相誤差をゲイン補正する。本発明では、ループフィルタをデジタル回路で構成し、ループフィルタを発振器が出力する同期クロックで動作させることで、フィルタ単体の周波数特性は、出力クロック周波数に比例して変化する。また、位相同期ループ内に設けたループゲイン制御手段により、ループフィルタに入力する位相誤差を、出力クロック周波数に比例して変化させることで、ＰＬＬループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。また、ＰＬＬ回路を、デジタル回路で構成しているため、温度変化や経時変化がなく、ＬＳＩ化に適した、回路規模の小さなＰＬＬ回路が実現できる。
【００２０】
本発明のＰＬＬ回路では、前記デジタル位相比較器は、前記アナログ信号のエッジ以外のタイミングでは、出力を、エッジタイミングで生成した位相誤差信号に保持する構成を採用できる。入力信号にさまざまな周波数が混在する場合には、通常のＰＬＬで位相同期をかけると、位相比較頻度によって、位相同期ループのループ特性が変化する。アナログ信号のエッジタイミングで位相誤差を生成し、エッジ以外のタイミングでは、ラッチ回路によって、出力する位相誤差信号を、直前のエッジでの位相比較結果に保持することで、ループ特性の変化を防ぐことができる。
【００２１】
本発明のＰＬＬ回路では、前記デジタル位相比較器は、前記アナログ信号のエッジが所定期間以上検出されないときには、前記保持したエッジタイミングで生成した位相誤差信号をクリアする構成を採用することができる。入力信号が何らかの要因とで途切れ、エッジが検出されない状態が長く続くときに、位相比較器が出力する位相誤差信号が直前のエッジでの位相比較結果に保持され続けると、直前のエッジでの位相誤差が長期間にわたって出力されることで、同期クロックの周波数が入力信号の周波数から大きくずれることが考えられる。エッジが所定の期間以上検出されないときに、ラッチ回路が保持する位相誤差信号をクリアすることで、そのような問題を回避することができる。
【００２２】
本発明のＰＬＬ回路では、前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に応じた値を乗算し、前記デジタルループフィルタに入力する乗算器を含む構成を採用できる。より詳細には、前記ループゲイン制御手段は、前記位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に所定の係数を乗じた値を乗算する構成を採用できる。
【００２３】
本発明のＰＬＬ回路では、前記Ａ／Ｄ変換器が、前記同期クロックに同期して、前記アナログ信号を前記デジタル信号にＡ／Ｄ変換する構成を採用できる。また、本発明のＰＬＬ回路では、前記発振器が、前記デジタル周波数値をＤ／Ａ変換したアナログ電圧値に応じた周波数で発振する電圧制御発振器として構成される構成を採用できる。
【００２４】
本発明のＰＬＬ回路では、前記Ａ／Ｄ変換器が、前記同期クロックより周波数が高いクロック信号に同期して動作しており、前記Ａ／Ｄ変換器が出力するデジタル信号に基づいて、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定し、前記位相比較器に出力する補間器を更に備える構成を採用できる。この場合、Ａ／Ｄ変換器は、同期クロックよりも周波数が高いクロック信号に同期して動作することにより、オーバーサンプリングで、入力アナログ信号をデジタル信号に変換する。このＡ／Ｄ変換器が出力する同期クロックに同期したタイミングでのデジタル信号の値を推定することにより、位相比較器に、同期クロックに同期したタイミングでのアナログ信号のサンプリング値を入力することができる。
【００２５】
本発明のＰＬＬ回路では、前記発振器が、前記デジタル周波数値に基づいて、前記同期クロックよりの周波数が高いクロック信号から前記同期クロックを生成する数値制御発振器として構成され、前記補間器に、前記クロック信号と前記同期クロックとの位相差に関する補間位相情報を出力する構成を採用できる。また、発振器をデジタル回路で構成することで、発振器の経時変化や性能ばらつきを抑えることができる。また、発振器にて、クロック信号と同期クロックとの位相誤差に関する補間位相誤差情報を生成し、これを補間器に入力することで、補間器は、クロック信号と同期クロックとの位相誤差に関する補間位相誤差情報に基づいて、同期クロックに同期しないデジタル信号から、同期クロックに同期したタイミングでの入力アナログ信号のサンプリング値を推定することができる。
【００２６】
本発明のＰＬＬ回路では、前記補間器は、前記Ａ／Ｄ変換器が出力するデジタル信号の隣接する少なくとも２つのサンプリング点の値と、前記補間位相情報とに基づいて、所定の補間関数により、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定する構成を採用できる。この場合、例えば隣接する２つのサンプリング点のデジタル信号からデジタル信号の変化の割合（傾き）を求め、補間位相情報から、２つのサンプリング点からどのくらい離れた時点が同期クロックに同期した時点となるかを推定し、２つのサンプリング点からのずれに応じて、同期クロックに同期したタイミングでの入力アナログ信号のサンプリング値を推定する構成とすることができる。
【００２７】
本発明のディスク装置は、ＣＡＶ制御でディスクからデータ再生を行うディスク装置であって、前記ディスク上に記録された情報を読み出した再生信号をデジタル再生信号に変換するＡ／Ｄ変換器と、前記再生信号から抽出された同期クロックに基づいて動作し、前記デジタル再生信号に基づいて、前記再生信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記再生信号のチャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、該位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段と、前記同期クロックに基づいて動作し、前記デジタル再生信号からデータを識別するデータ復調器とを備えることを特徴とする。
【００２８】
本発明の光ディスク装置は、ＣＡＶ制御で光ディスクにデータを記録する光ディスク装置であって、前記ディスク上に形成された案内溝の蛇行成分を読み出したウォブル信号をデジタルウォブル信号に変換するＡ／Ｄ変換器と、前記ウォブル信号から抽出されたクロックに基づいて動作し、前記デジタルウォブル信号に基づいて、前記ウォブル信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記ウォブル信号の周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、前記クロック信号を逓倍して記録クロックを生成する逓倍ＰＬＬと、前記位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備えることを特徴とする。
【００２９】
本発明のディスク装置及び光ディスク装置では、ループフィルタを、発振器が出力する同期クロックに基づいて動作するデジタルループフィルタとして構成し、ループゲイン制御手段により、ループフィルタが出力するデジタル周波数値に基づいて、ループフィルタに入力する位相誤差をゲイン補正する。このようにすることで、位相同期ループループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。このため、ＣＡＶ線速度の変化に合わせて、位相同期ループのループゲインをシームレスに変化させることができ、ディスク内周と外周にて適切なループ特性を実現することで、ＣＡＶ制御時にも、安定的に情報の記録再生が可能である。
【発明の効果】
【００３０】
本発明のＰＬＬ回路では、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器、アナログ信号と同期クロックとの位相誤差を生成する位相比較器、位相誤差に基づいてデジタル周波数値を生成するループフィルタ、及び、デジタル周波数値に応じた周波数の同期クロックを生成する発振器によって位相同期ループを構成し、位相比較器及びループフィルタを発振器が生成する同期クロックによって動作させる。また、ループゲイン制御手段により、ループフィルタが出力するデジタル周波数値に基づいて、ループフィルタに入力する位相誤差をゲイン補正する。本発明では、ループフィルタをデジタル回路で構成し、ループフィルタを発振器が出力する同期クロックで動作させることで、フィルタ単体の周波数特性は、出力クロック周波数に比例して変化する。また、位相同期ループ内に設けたループゲイン制御手段により、ループフィルタに入力する位相誤差を、出力クロック周波数に比例して変化させることで、ＰＬＬループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。また、ＰＬＬ回路を、デジタル回路で構成しているため、温度変化や経時変化がなく、回路規模を小さくすることができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の第１実施形態のデジタルＰＬＬの構成を示している。ＰＬＬ回路１００は、Ａ／Ｄ変換器１０１、位相比較器１０２、デジタルループフィルタ１０３、Ｄ／Ａ変換器１０４、及び、ＶＣＯ１０５を有する。入力信号であるＲＦ信号は、あらかじめ、図示しないアンチエリアシングフィルタにより、その帯域がＡ／Ｄ変換器１０１のサンプリングクロックの半分以下になるように帯域制限されている。ＰＬＬ回路１００に入力されたＲＦ信号は、Ａ／Ｄ変換器１０１により、デジタル信号に変換される。
【００３２】
位相比較器１０２は、Ａ／Ｄ変換器１０１から入力するデジタル信号に基づいて、ＲＦ信号とＶＣＯ１０５が出力する同期クロックとの位相誤差を生成する。位相比較器１０２が出力する位相誤差信号は、乗算器１０６によってゲイン補正された後に、デジタルループフィルタ１０３に入力される。デジタルループフィルタ１０３は、入力信号に基づいて、チャネル周波数に比例したデジタル周波数値を生成する。このデジタル周波数値は、Ｄ／Ａ変換器１０４によってアナログ周波数信号に変換されて、ＶＣＯ１０５に入力される。ＶＣＯ１０５は、入力するアナログ周波数信号に依存して、出力する同期クロックの周波数を制御する。
【００３３】
ＰＬＬ回路１００では、ＶＣＯ１０５が出力する同期クロックのタイミングで、Ａ／Ｄ変換器１０１、位相比較器１０２、デジタルループフィルタ１０３、及び、Ｄ／Ａ変換器１０４を動作させることで、位相同期ループを形成する。また、デジタルループフィルタ１０３が出力するデジタル周波数値は、乗算器１０６に所定の係数Ａが乗じられ、デジタル周波数値にＡを乗じた値を、別の乗算器１０６によって位相比較器１０２が出力する位相誤差に乗じて、デジタルループフィルタ１０３に入力する。乗算器１０６を用いて、位相比較器１０２の出力をゲイン補正することで、チャネルクロックの周波数に比例して、ＰＬＬ回路１００のループゲインをシームレスに変化させることができる。ＰＬＬ回路１００では、乗算器１０６を用いて、デジタルループフィルタ１０３により入力部分のゲインを調整する部分が、ループゲイン調整手段に相当する。
【００３４】
なお、ＰＬＬ回路１００で、位相比較器１０２の出力が入力振幅に比例する構成の場合には、入力振幅に応じてループゲインが変化することになる。これを防止するために、Ａ／Ｄ変換器１０１と、位相比較器１０２との間に、ＡＧＣ（Auto Gain Controller）を設け、ＡＧＣによって、位相比較器１０２に入力される信号の振幅が一定となるように制御する構成を採用してもよい。或いは、Ａ／Ｄ変換器１０１に入力されるアナログ信号に対してゲイン調整を行い、位相比較器１０２の入力の振幅が一定となるようにしてもよい。また、これらとは異なる構成により、全体のループゲインが入力振幅に依存して変化しないように制御してもよい。
【００３５】
図２は、位相比較器１０２の構成を示している。位相比較器１０２は、Ａ／Ｄ変換器１０１から入力するデジタル信号列に基づいて極性の変化タイミングを検出し、そのタイミングのデジタル信号の振幅値から位相誤差を生成する。位相比較器１０２に入力されたデジタル信号は、絶対値算出器１２１にてその絶対値が演算される。ラッチ回路（遅延器）１２２は、ＶＣＯ１０５（図１）が出力する同期クロックに基づいて動作しており、絶対値算出器１２１が出力する絶対値を、同期クロックの１クロック分遅らせて出力する。
【００３６】
比較器１２３は、絶対値算出器１２１から出力される絶対値｜Ｘｉ｜と、ラッチ回路１２２が出力する１クロック前の絶対値｜Ｘｉ−１｜とを比較する。セレクタ１２４には、絶対値算出器１２１が出力する絶対値｜Ｘｉ｜に乗算器１２５で「−１」をかけた値（−｜Ｘｉ｜）と、ラッチ回路１２２が出力する１クロック前の絶対値｜Ｘｉ−１｜とが入力される。セレクタ１２４が出力する値は、比較器１２３での比較結果に基づいて決定され、セレクタ１２４は、｜Ｘｉ｜＞｜Ｘｉ−１｜のときは｜Ｘｉ−１｜を出力し、｜Ｘｉ−１｜＞｜Ｘｉ｜のときは−｜Ｘｉ｜を出力する。
【００３７】
一方、ラッチ回路１２８には、位相比較器１０２に入力されたデジタル信号のうちの符号を表すビットが入力される。ラッチ回路１２８は、同期クロックに基づいて動作しており、入力された符号ビットを、１クロック分遅らせて出力する。排他的論理和１２６には、現在のデジタル信号の符号ビットと、ラッチ回路１２８を介して入力する１クロック前の符号ビットとが入力される。排他的論理和１２６は、現在の入力デジタル信号の符号と１クロック前の入力デジタル信号の符号との排他的論理和により、符号が反転する時点、すなわち入力信号のエッジを検出する。排他的論理和１２６の出力は、ラッチ回路１２９のイネーブル信号ＥＮとして用いられ、ラッチ回路１２９は、イネーブル信号ＥＮがＨレベルとのとき、つまり入力信号のエッジのタイミングで、同期クロックに従って、セレクタ１２４の出力をラッチする。
【００３８】
セレクタ１２４は、現在の時点と１クロック前の時点で入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータを出力しており、ラッチ回路１２９は、エッジタイミングでセレクタ１２４の出力をラッチするため、ラッチ回路１２９がラッチするデータは、エッジの前後の入力信号のサンプル値の振幅のうちの絶対値の小さいほうに対応したデータとなる。入力信号にエッジ以外のタイミングでは、入力デジタル信号に符号反転が生じないため、排他的論理和１２６が出力する信号（イネーブル信号ＥＮ）の信号レベルはＬレベルであり、ラッチ回路１２９は、次のエッジでイネーブル信号ＥＮがＨレベルとなるまで、ラッチしたデータを保持する。位相比較器１０２は、ラッチ回路１２９の出力を、位相誤差として出力する。
【００３９】
上記のように、エッジ以外のタイミングでラッチ回路１２９により位相誤差を保持するのは、光ディスクの再生信号には様々な周波数が混在しており、通常のＰＬＬ回路で位相同期をかけると、位相比較頻度によってＰＬＬのループ特性が変化するためである。位相誤差を、ラッチ回路１２９にてホールドすることで、ＰＬＬのループ特性の変化を防ぐことができる。ただし、データ再生中に、ディフェクト等で入力信号が途絶えたときに、直前の位相誤差がそのまま長期間維持されると、ＶＣＯ１０５の発振周波数が大きくずれ、入力信号が復帰した際に、同期に要する時間が長くなる可能性がある。これを防ぐために、カウンタ１２７を用いて、エッジが検出される間隔を計測し、比較器１３０にてエッジ間隔が所定のしきい値を超えたか否かを判定し、しきい値を超えたときには、ラッチ回路１２９にクリア信号を入力して、ラッチ回路１２９が保持するデータをクリアさせる。
【００４０】
図３は、位相比較器１０２に２Ｔ長のマーク／スペースが連続した信号が入力されたときの出力波形を示している。入力信号における黒丸は、Ａ／Ｄ変換のサンプリング点を表している。位相比較器１０２は、サンプリングされた入力信号列から、エッジ近傍の振幅値を符号補正して出力する。同図に示すように、位相差が−πまでくると＋πに戻るように検出レンジは±πとなる。この構成の位相比較器１０２の位相差検出レンジは、±πとなるが、レンジを広げた位相周波数比較器構成にしてもよい。
【００４１】
図４は、デジタルループフィルタ１０３の構成を示している。デジタルループフィルタ１０３は、加算器１３１と、クロック１周期分だけ出力を遅延する遅延器（ラッチ回路）１３２と、乗算器１３３とで構成される。ｚ＝ｅｘｐ（ｊωＴ）、Ｔはデジタル回路動作周期とすると、図４に示す構成のデジタルループフィルタ１０３の伝達関数Ｆ（ｚ）は、下記式で示すことができる。
Ｆ（ｚ）＝{Ｋ2Ｚ-1/(１−Ｚ-1)}＋Ｋ1Ｚ-1/{１−(１−Ｋ1)Ｚ-1}      （５）
上記式（５）において、第１項は積分器であり、第２項は１次のローパスフィルタとなる。これに、ＶＣＯ１０５の積分特性が乗算されると、図９に示す開ループ特性となる。第２項は、１次ローパスフィルタではなく、単にＫ１としてもよいが、その場合には、高域のノイズ圧縮効果が得られなくなる。デジタルループフィルタ１０３は、デジタル回路であり、同期クロックごとに動作するため、クロック周波数も周波数特性が依存時、クロック周波数が２倍になれば、開ループの周波数特性もω軸方向に２倍にシフトすることになる。
【００４２】
本実施形態では、位相比較器１０２は、Ａ／Ｄ変換器１０１が出力するデジタル信号列からデジタル信号の極性変化タイミングを検出し、そのタイミングのデジタル信号振幅値に基づいて、位相誤差信号を生成する。デジタルループフィルタ１０３は、デジタルのループフィルタとして構成され、ＶＣＯ１０５が出力する同期クロックで動作するため、フィルタ単体の周波数特性は、出力クロック周波数に比例して変化する。このとき、ＶＣＯ１０５が持つ積分特性は、発振周波数によって変化はしないが、デジタルループフィルタ１０３が出力するデジタル周波数値に所定の係数Ａを乗じたものを位相比較器１０２の出力に乗じてデジタルループフィルタ１０３に入力し、ゲインを出力周波数に比例して変化させることで、ＰＬＬループ全体として、出力クロック周波数に依存して線形にループ特性を制御することができる。また、ＰＬＬ回路１００をデジタル回路で構成しているため、温度変化や経時変化がなく、ＬＳＩ化に適した回路規模が小さいＰＬＬを実現できる。
【００４３】
本実施形態のＰＬＬ回路１００は、内外周で２．４倍の周波数差がある光ディスクのＣＡＶ再生のように、入力信号の周波数が数十［％］以上変化する場合に、有効であり、光ディスク以外のディスク装置にも有効である。また、ＣＡＶ再生だけでなく、ＣＬＶ再生時のロングシーク時で、スピンドル回転数が静定する前からデータ再生が必要な場合にも有効である。ＰＬＬ回路１００は、デジタル再生信号からデータを識別するデータ復調器を有するディスク装置において、光ディスクや磁気ディスクのデータ再生用のＰＬＬとして用いることができる。或いは、光ディスクのウォブル信号からクロック信号を生成し、これを逓倍して用いる際のＰＬＬとして用いることができる。
【００４４】
図５は、本発明の第２実施形態のＰＬＬ回路の構成を示している。本実施形態のＰＬＬ回路１００ａと第１実施形態のＰＬＬ回路１００（図１）との相違点は３つある。第１の相違点は、Ａ／Ｄ変換器１０１と位相比較器１０２との間に補間器１０７が挿入されており、数値制御発振器（ＮＣＯ）１０８により補間位相制御がされる点である。第２の相違点は、Ａ／Ｄ変換器１０１及び補間器１０７が、チャネルに同期していないクロック信号ｓｃｌｋに基づいて動作する点である。第３の相違点は、Ｄ／Ａ変換器が省かれている点である。本実施形態のＰＬＬ回路１００ａは、ＰＬＬを発振器を含めてデジタル化しており、ＶＣＯの経時変化や性能ばらつきもゼロにすることが可能である。
【００４５】
位相比較器１０２、デジタルループフィルタ１０３、及び、乗算器１０６は、第１実施形態のＰＬＬ回路１００における構成と同様な構成である。Ａ／Ｄ変換器１０１、補間器１０７、及び、ＮＣＯ１０８には、チャネルクロックよりも高い周波数のクロック信号ｓｃｌｋが入力される。クロック信号ｓｃｌｋの周波数は、例えばチャネル周波数よりも１０％程度高い周波数に設定される。ＮＣＯ１０８は、デジタルループフィルタ１０３が出力するデジタル周波数値に基づいて、クロック信号ｓｃｌｋから同期クロックを生成する。また、同期クロックとクロック信号ｓｃｌｋとの位相誤差を示す補間位相情報を生成する。
【００４６】
Ａ／Ｄ変換器１０１は、クロック信号ｓｃｌｋに基づいて動作し、入力信号をＡ／Ｄ変換する。Ａ／Ｄ変換器１０１の動作クロックであるクロック信号ｓｃｌｋの周波数が、チャネル周波数よりも高いことにより、Ａ／Ｄ変換器１０１は、オーバーサンプリングで、Ａ／Ｄ変換を行う。補間器１０７は、Ａ／Ｄ変換器１０１からの入力データ列と、ＮＣＯ１０８が生成する補間位相情報とに基づいて、例えば線形補間を行い、チャネルクロックでサンプリングしたものと同等のリサンプリング信号を生成する。
【００４７】
図６は、ＮＣＯ１０８の構成例を示している。加算器１９１は、デジタルループフィルタ１０３が出力するデジタル周波数値と、ラッチ回路１９３の出力とを加算して出力する。加算器１９１が出力するデータは、ラッチ回路１９３がＮビットのバス幅で、デジタル周波数値がＮビット以下のバス幅とすると、Ｎ＋１ビットのバス幅となる。加算器１９１の出力は、モジュロ演算器１９２と、コンパレータ１９５とに入力される。モジュロ演算器１９２は、加算器１９１の出力を２Ｎで割った余りを出力する。ラッチ回路１９３は、クロック信号ｓｃｌｋに同期して動作しており、モジュロ演算器１９２が出力する２Ｎで除算した余りを、１クロック分遅らせて出力する。ＮＣＯ１０８は、ラッチ回路１９３が出力する値に、乗算器１９４によって固定係数Ｂを乗じたものを、位相補間情報として出力する。この補間位相情報は、のこぎり波状の信号となり、デジタル周波数値に逆比例してのこぎり波周期が変化する。
【００４８】
一方、コンパレータ１９５は、加算器１９１の出力と２Ｎとを比較し、加算器１９１の出力が２Ｎ以上のとき、イネーブル信号をＨレベルとする。このイネーブル信号は、例えばチャネル周波数がクロック信号ｓｃｌｋの周波数に対して９０％のときには、Ｄｕｔｙ比は９０％となる。ゲーティングセル１９６は、クロック信号ｓｃｌｋと、コンパレータ１９５が出力するイネーブル信号とを入力し、イネーブル信号に基づいて、クロック信号ｓｃｌｋのクロックパルスの出力制御を行う。より詳細には、ゲーティングセル１９６は、イネーブル信号のＨレベル期間はクロック信号ｓｃｌｋのクロックパルスをそのまま出力し、イネーブル信号のＬレベル期間はクロック信号ｓｃｌｋのクロックパルスの出力を行わない。ゲーティングセル１９６は、例えば、イネーブル信号のＤｕｔｙ比が９０％であれば、クロックパルスが１０回中１回欠けたゲーティングクロックを生成し、これを同期クロックとして出力する。
【００４９】
図７は、ＰＬＬ回路１００ａの各部の動作波形を示している。入力信号は、２Ｔ長のマーク／スペースが連続した信号であり、このＡ／Ｄ変換器１０１が出力する信号は、チャネルクロックよりも若干高い固定周波数のクロック信号ｓｃｌｋでサンプリングされおり、この信号は、チャネル信号には同期していない。ＮＣＯ１０８が出力する位相補間情報は、のこぎり波状に変化し、ゲーティングセル１９６（図６）に入力されるイネーブル信号は、不連続のタイミングでＬレベルとなる。補間器１０７は、Ａ／Ｄ変換器１０１の出力信号の連続する２つのサンプリング点での値と、補間位相情報とに基づいて、同期クロックに同期した時点でのＡ／Ｄ変換器１０１の出力信号の値を推定し、その値を位相比較器１０２に出力する。補間器１０７における補間関数は、回路規模と補間精度とを勘案して決定する必要があるが、通常は１次関数で問題ない。
【００５０】
本実施形態においても、デジタルループフィルタ１０３が出力するデジタル周波数値を用いて、位相比較器１０２が出力する位相誤差のゲインを調整する。このようにすることで、第１実施形態のＰＬＬ回路と同様に、ＰＬＬループ全体として、出力クロック周波数に依存して線形にループ特性を制御することができる。また、本実施形態では、ＰＬＬを発振器を含めてデジタル化しており、第１実施形態で得られる効果に加えて、アナログ回路であるＶＣＯ１０５（図１）を用いたときに問題となる経時変化や性能ばらつきを抑えることができる。
【００５１】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明のＰＬＬ回路及びディスク装置は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１実施形態のデジタルＰＬＬ回路の構成を示すブロック図。
【図２】位相比較器の構成を示すブロック図。
【図３】位相比較器に２Ｔ長のマーク／スペースが連続した信号が入力されたときの出力波形を示す波形図。
【図４】デジタルループフィルタの構成を示すブロック図。
【図５】本発明の第２実施形態のデジタルＰＬＬ回路の構成を示すブロック図。
【図６】ＮＣＯの構成を示すブロック図。
【図７】２Ｔ長のマーク／スペースが連続した信号が入力されたときの各部の動作波形を示す波形図。
【図８】一般的なＰＬＬ回路の基本構成を示すブロック図。
【図９】ループフィルタとして積分特性＋１次ローパス特性を用いた場合のＰＬＬのオープンループ特性を示すグラフ。
【図１０】ＣＡＶ動作時の理想的なＰＬＬのオープンループ特性を示すグラフ。
【図１１】特許文献１に記載のＰＬＬ回路の構成を示すブロック図。
【図１２】特許文献２に記載のＰＬＬ回路の構成を示すブロック図。
【図１３】従来のＰＬＬにおける内周ＣＡＶ再生時のオープンループ特性を示すグラフ。
【図１４】従来のＰＬＬにおける外周ＣＡＶ再生時のオープンループ特性を示すグラフ。
【符号の説明】
【００５３】
１００：ＰＬＬ回路
１０１：Ａ／Ｄ変換器
１０２：位相比較器
１０３：デジタルループフィルタ
１０４：Ｄ／Ａ変換器
１０５：ＶＣＯ（電圧制御発振器）
１０６：乗算器
１０７：補間器
１０８：ＮＣＯ（数値制御発振器）
１２１：絶対値算出器
１２２、１２８、１２９、１３２、１９３：ラッチ回路
１２３、１３０：比較器
１２４：セレクタ
１２５、１３３、１９４：乗算器
１２６：排他的論理和
１２７：カウンタ
１３１、１９１：加算器
１９２：モジュロ演算器
１９５：コンパレータ
１９６：ゲーティングセル
【図１】
2008160395.tif 000003
【図２】
2008160395.tif 000004
【図３】
2008160395.tif 000005
【図４】
2008160395.tif 000006
【図５】
2008160395.tif 000007
【図６】
2008160395.tif 000008
【図７】
2008160395.tif 000009
【図８】
2008160395.tif 000010
【図９】
2008160395.tif 000011
【図１０】
2008160395.tif 000012
【図１１】
2008160395.tif 000013
【図１２】
2008160395.tif 000014
【図１３】
2008160395.tif 000015
【図１４】
2008160395.tif 000016
【手続補正書】
【提出日】平成20年3月31日(2008.3.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チャネル周波数が変化するアナログ信号から同期クロックを抽出するＰＬＬ回路であって、
前記アナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換器と、前記同期クロックに同期して動作し、前記Ａ／Ｄ変換器が出力するデジタル信号に基づいて前記アナログ信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに同期して動作し、前記位相誤差信号に基づいて前記チャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、
該位相同期ループのループゲインを前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備え、
前記ループゲイン制御手段は、前記デジタル位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に応じた値を乗算し、前記デジタルループフィルタに入力する乗算器を含むことを特徴とするデジタルＰＬＬ回路。
【請求項２】
前記デジタル位相比較器は、前記アナログ信号のエッジ以外のタイミングでは、出力を、エッジタイミングで生成した位相誤差信号に保持する、請求項１に記載のデジタルＰＬＬ回路。
【請求項３】
前記デジタル位相比較器は、前記アナログ信号のエッジが所定期間以上検出されないときには、前記保持したエッジタイミングで生成した位相誤差信号をクリアする、請求項２に記載のデジタルＰＬＬ回路。
【請求項４】
前記ループゲイン制御手段は、前記デジタル位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に所定の係数を乗じた値を乗算する、請求項１〜３の何れか一に記載のデジタルＰＬＬ回路。
【請求項５】
前記Ａ／Ｄ変換器が、前記同期クロックに同期して、前記アナログ信号を前記デジタル信号にＡ／Ｄ変換する、請求項１〜４の何れか一に記載のデジタルＰＬＬ回路。
【請求項６】
前記発振器が、前記デジタル周波数値をＤ／Ａ変換したアナログ電圧値に応じた周波数で発振する電圧制御発振器として構成される、請求項１〜５の何れか一に記載のデジタルＰＬＬ回路。
【請求項７】
前記Ａ／Ｄ変換器が、前記同期クロックより周波数が高いクロック信号に同期して動作しており、前記Ａ／Ｄ変換器が出力するデジタル信号に基づいて、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定し、前記デジタル位相比較器に出力する補間器を更に備える、請求項１〜５の何れか一に記載のデジタルＰＬＬ回路。
【請求項８】
前記発振器が、前記デジタル周波数値に基づいて、前記同期クロックより周波数が高いクロック信号から前記同期クロックを生成する数値制御発振器として構成され、前記補間器に、前記クロック信号と前記同期クロックとの位相差に関する補間位相情報を出力する、請求項７に記載のデジタルＰＬＬ回路。
【請求項９】
前記補間器は、前記Ａ／Ｄ変換器が出力するデジタル信号の隣接する少なくとも２つのサンプリング点の値と、前記補間位相情報とに基づいて、所定の補間関数により、前記同期クロックに同期した前記デジタル信号のサンプリング値を推定する、請求項８に記載のデジタルＰＬＬ回路。
【請求項１０】
ＣＡＶ制御でディスクからデータ再生を行うディスク装置であって、
前記ディスク上に記録された情報を読み出した再生信号をデジタル再生信号に変換するＡ／Ｄ変換器と、前記再生信号から抽出された同期クロックに基づいて動作し、前記デジタル再生信号に基づいて、前記再生信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記再生信号のチャネル周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成される位相同期ループと、該位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段と、前記同期クロックに基づいて動作し、前記デジタル再生信号からデータを識別するデータ復調器とを備え、
前記ループゲイン制御手段は、前記デジタル位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に応じた値を乗算し、前記デジタルループフィルタに入力する乗算器を含むことを特徴とするディスク装置。
【請求項１１】
ＣＡＶ制御でディスクにデータを記録する光ディスク装置であって、
前記ディスク上に形成された案内溝の蛇行成分を読み出したウォブル信号をデジタルウォブル信号に変換するＡ／Ｄ変換器と、前記ウォブル信号から抽出されたクロックに基づいて動作し、前記デジタルウォブル信号に基づいて、前記ウォブル信号と同期クロックとの位相誤差信号を出力するデジタル位相比較器と、前記同期クロックに基づいて動作し、前記位相誤差信号に基づいて、前記ウォブル信号の周波数に比例したデジタル周波数値を出力するデジタルループフィルタと、前記デジタル周波数値により周波数が制御された前記同期クロックを出力する発振器とで構成され、前記クロック信号を逓倍して記録クロックを生成する位相同期ループと、前記位相同期ループのループゲインを、前記デジタル周波数値に基づいて制御するループゲイン制御手段とを備え、
前記ループゲイン制御手段は、前記デジタル位相比較器が出力する位相誤差信号に、前記デジタルループフィルタが出力するデジタル周波数値に応じた値を乗算し、前記デジタルループフィルタに入力する乗算器を含むことを特徴とする光ディスク装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明のＰＬＬ回路では、前記発振器が、前記デジタル周波数値に基づいて、前記同期クロックより周波数が高いクロック信号から前記同期クロックを生成する数値制御発振器として構成され、前記補間器に、前記クロック信号と前記同期クロックとの位相差に関する補間位相情報を出力する構成を採用できる。また、発振器をデジタル回路で構成することで、発振器の経時変化や性能ばらつきを抑えることができる。また、発振器にて、クロック信号と同期クロックとの位相誤差に関する補間位相誤差情報を生成し、これを補間器に入力することで、補間器は、クロック信号と同期クロックとの位相誤差に関する補間位相誤差情報に基づいて、同期クロックに同期しないデジタル信号から、同期クロックに同期したタイミングでの入力アナログ信号のサンプリング値を推定することができる。