(57)【要約】【課題】  ＤＶＢ−Ｈ放送用チューナのビットエラーレート測定に適したテスト信号発生装置および方法を提供する。【解決手段】  テスト信号発生器２は、擬似ランダム符号を、バーストの形式でかつ符号の連続性を保持したままで発生するような擬似ランダム符号発生器２０を有し、回路２２、２４からの動作制御信号に応答してバースト形式で断続的に動作する。１つのバーストの期間の間、あるシーケンスにおいて擬似ランダム符号のストリングを発生するが、このバースト期間に発生する擬似ランダム符号ストリングの最初の符号は、直前のバースト期間の間に発生した擬似ランダム符号ストリングの最後の符号に続くようにする。【選択図】      図１
2008160235.tif 000002
【特許請求の範囲】
【請求項１】
擬似ランダム符号を、バーストの形式でかつ符号の連続性を保持したままで発生する擬似ランダム符号発生器を備えたテスト信号発生器。
【請求項２】
請求項１に記載のテスト信号発生器において、
前記擬似ランダム符号発生器は、前記バースト形式で断続的に動作するため、動作制御信号に応答すること、を特徴とするテスト信号発生器。
【請求項３】
請求項２に記載のテスト信号発生器において、
前記擬似ランダム符号発生器は、あるシーケンスで擬似ランダム符号を発生し、１つの前記バーストの期間の間、前記シーケンスにおいて擬似ランダム符号のストリングを発生し、前記１つのバースト期間に発生する前記擬似ランダム符号ストリングの最初の符号は、直前の前記バースト期間の間に発生した擬似ランダム符号ストリングの最後の符号に続く符号であること、を特徴とするテスト信号発生器。
【請求項４】
請求項１に記載のテスト信号発生器において、
前記テスト信号発生器は、
擬似ランダム符号発生器の前記擬似ランダム符号ストリングを受けてインターネット・プロトコル（ＩＰ）パケットを発生するＩＰパケット化回路と、
該ＩＰパケット化回路からのＩＰパケットを受けてトランスポート・ストリーム（ＴＳフレーム）を発生するＴＳフレーム化回路と、
を備えたこと、を特徴とするテスト信号発生器。
【請求項５】
請求項４に記載のテスト信号発生器において、
前記ＩＰパケット化回路は、前記擬似ランダム符号発生器からの１つの前記擬似ランダム符号ストリングから複数のＩＰパケットを発生し、
前記複数のＩＰパケットの各々は、前記１つの擬似ランダム符号ストリングの分割された複数のストリング部分のうちの関連する１つを含むこと、
を特徴とするテスト信号発生器。
【請求項６】
請求項４に記載のテスト信号発生器において、
前記ＴＳフレーム化回路は、
前記ＩＰパケット化回路からの１つの前記ＩＰパケットに、バースト周期情報を付加してマルチプロトコル・エンキャプスレーション（ＭＰＥ）セクションを発生するＭＰＥセクション化回路と、
少なくとも１つの前記ＭＰＥセクションから少なくとも１つのＴＳパケットを発生するＴＳパケット化回路であって、前記少なくとも１つのＴＳパケットの各々は、前記少なくとも１つのＭＰＥセクションの分割された複数のセクション部分のうちの関連する１つと、ＴＳヘッダを含み、該ＴＳヘッダは、ＴＳパケット識別子を含む、前記のＴＳパケット化回路と、
前記ＴＳパケットからＴＳフレームを発生するバースト化回路であって、１つの前記ＴＳフレームは、前記ＴＳパケット化回路からの少なくとも１つのＴＳパケットを１つのバースト期間に含む、バースト化回路と、
を備えたこと、
を特徴とするテスト信号発生器。
【請求項７】
請求項６に記載のテスト信号発生器において、
前記１つのＴＳフレームは、前記１つのバースト期間とは別の１つの追加バースト期間を含み、
前記１つのＴＳフレームは、前記ＴＳパケット識別子とは異なるＴＳパケット識別子を有する少なくとも１つの追加ＴＳパケットを含み、
前記追加パケットは、前記１つの追加バースト期間に含まれること、
を特徴とするテスト信号発生器。
【請求項８】
請求項７に記載のテスト信号発生器において、
前記擬似ランダム符号発生器は、前記ＩＰパケット化回路、および前記ＴＳフレーム化回路からの信号に応答して動作すること、
を特徴とするテスト信号発生器。
【請求項９】
請求項４に記載のテスト信号発生器において、
前記ＩＰパケット化回路、前記ＭＰＥセクション化回路、および前記ＴＳパケット化回路は、それぞれ関係する１つの制御信号発生回路を有し、それぞれの該制御信号発生回路は、関係する前記回路で付加するヘッダを発生していない期間中は作動を示す前記動作制御信号を、その他の期間中は不作動を示す前記動作制御信号を発生すること、を特徴とするテスト信号発生器。
【請求項１０】
請求項４に記載のテスト信号発生器において、
前記バースト化回路は、１つの制御信号発生回路を有し、該制御信号発生回路は、前記バースト化回路で付加する前記追加パケットを発生していない期間中は作動を示す前記動作制御信号を、その他の期間中は不作動を示す前記動作制御信号を発生すること、を特徴とするテスト信号発生器。
【請求項１１】
請求項１０に記載のテスト信号発生器において、
全ての前記動作制御信号が前記擬似ランダム符号発生器の前記作動を示すとき、前記擬似ランダム符号発生器は前記擬似ランダム符号ストリングを発生し、
前記動作制御信号のいずれかが前記擬似ランダム符号発生器の前記不作動を示すとき、前記擬似ランダム符号発生器は動作停止すること、
を特徴とするテスト信号発生器。
【請求項１２】
請求項１から１１のいずれかに記載のテスト信号発生器において、
前記テスト信号発生器は、さらに、前記TSフレームに対し、変調およびノイズ付加の一方または双方の処理を行う処理回路、
を備えたこと、を特徴とするテスト信号発生器。
【請求項１３】
請求項１から１２のいずれかに記載のテスト信号発生器を備えた、チューナのビットエラーレートを測定するビットエラーレート測定装置。
【請求項１４】
請求項１３に記載のビットエラーレート測定装置において、
ＴＳフレームを含むテスト信号を発生する前記テスト信号発生器であって、前記テスト信号が測定対象の前記チューナに供給される、前記のテスト信号発生器と、
受信テスト信号からビットエラーレートを検出するビットエラーレート検出器であって、前記受信テスト信号は、前記テスト信号発生器からの前記テスト信号に応答して前記チューナが発生したものである、前記のビットエラーレート検出器と、
を備えたこと、を特徴とするビットエラーレート測定装置。
【請求項１５】
請求項１４に記載のビットエラーレート測定装置において、
前記ビットエラーレート検出器は、
前記受信テスト信号から受信されたＩＰパケットを抽出するためのＩＰパケット抽出器と、
基準ＩＰパケットを発生するための基準ＩＰパケット発生器と、
前記受信されたＩＰパケットと、前記基準ＩＰパケットとを比較してエラー検出を行うエラー検出器と、
を備えたこと、を特徴とするビットエラーレート測定装置。
【請求項１６】
請求項１５に記載のビットエラーレート測定装置において、
前記ＩＰパケット抽出器は、
前記受信テスト信号から受信された前記ＴＳフレームを検出するための同期検出器と、
該受信ＴＳフレームに含まれる前記受信されたＩＰパケットを抽出するためのＩＰパケット抽出回路と、
を備えること、を特徴とするビットエラーレート測定装置。
【請求項１７】
請求項１５に記載のビットエラーレート測定装置において、
前記基準ＩＰパケット発生器は、
前記受信ＩＰパケットに含まれた擬似ランダム符号に同期して、擬似ランダム符号ストリングを発生するための基準擬似ランダム符号発生器と、  
前記基準擬似ランダム符号発生器からの前記擬似ランダム符号ストリングから複数の基準ＩＰパケットを発生する基準ＩＰパケット化回路であって、前記複数のＩＰパケットの各々は、前記１つの基準擬似ランダム符号ストリングの分割された複数のストリング部分のうちの関連する１つを含む、前記の基準ＩＰパケット化回路と、
を備えたこと、を特徴とするビットエラーレート測定装置。
【請求項１８】
請求項１５に記載のビットエラーレート測定装置において、
前記エラー検出器は、
前記受信ＩＰパケットの各々を、前記基準ＩＰパケットの各々と比較して、ビット・エラーを検出したときにビット・エラー信号を発生する比較器と、
前記ビット・エラー信号をカウントするエラー・カウンタと、
を備えたこと、を特徴とするビットエラーレート測定装置。
【請求項１９】
擬似ランダム符号を、バーストの形式でかつ符号の連続性を保持したままで発生してテスト信号を発生すること、を特徴とするテスト信号発生方法。
【請求項２０】
請求項１９に記載のテスト信号発生方法において、
前記擬似ランダム符号を発生することは、前記バースト形式で断続的に動作するため、動作制御信号に応答することを含むこと、
を特徴とするテスト信号発生方法。
【請求項２１】
請求項２０に記載のテスト信号発生方法において、
あるシーケンスで発生する擬似ランダム符号を、１つの前記バーストの期間の間、前記シーケンスにおいて擬似ランダム符号のストリングを発生すること、
を含み、
前記１つのバースト期間に発生する前記擬似ランダム符号ストリングの最初の符号は、直前の前記バースト期間の間に発生した擬似ランダム符号ストリングの最後の符号に続く符号であること、
を特徴とするテスト信号発生方法。
【請求項２２】
請求項２０に記載のテスト信号発生方法において、
前記テスト信号を発生することは、さらに、
前記擬似ランダム符号ストリングを受けてＩＰパケットを発生し、
該ＩＰパケットを受けてＴＳフレームを発生すること、
を備えたこと、
を特徴とするテスト信号発生方法。
【請求項２３】
請求項１９から２２のいずれかに記載のテスト信号発生方法を備えた、チューナのビットエラーレートを測定するビットエラーレート測定方法。
【請求項２４】
請求項２３に記載のビットエラーレート測定方法において、前記テスト信号発生方法は、ＴＳフレームを含むテスト信号を発生し、前記テスト信号が測定対象の前記チューナに供給され、前記測定方法が、
受信テスト信号からビットエラーレートを検出するビットエラーレート検出することを含み、
前記受信テスト信号は、前記テスト信号発生器からの前記テスト信号に応答して前記チューナが発生したものであること、
を特徴とするビットエラーレート測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル放送規格Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｂｒｏａｄｃａｓｔｉｎｇ  ｆｏｒ  Ｈａｎｄｈｅｌｄｓ（ＤＶＢ−Ｈ）用チューナその他のチューナのビットエラーレート測定に適したテスト信号の発生およびこれを用いたビットエラーレート測定の分野に関する。
【背景技術】
【０００２】
従来、デジタル放送用チューナのビットエラーレート（ＢＥＲ）測定は、擬似ランダム符号（ＰＲＢＳ）をトランスポート・ストリーム（ＴＳ）形態に変換してテスト信号を発生し、そしてこのテスト信号を測定対象のデジタル放送用チューナに印加した後、このチューナから出力されるテスト信号のビット・エラーを判定することにより行われている（特許文献１）。チューナ出力であるそのテスト信号におけるビット・エラーの検出は、チューナで受信したＴＳに含まれる受信ＰＲＢＳを抽出し、また抽出した受信ＰＲＢＳに同期させて基準ＰＲＢＳを発生し、そしてそれら受信ＰＲＢＳと基準ＰＲＢＳ比較することにより行う。
［特許文献１］特開平１８−１８６５２１
最近、デジタル放送の新たな規格であるＤＶＢ−Ｈに準拠したチューナが出現してきている。デジタル放送規格ＤＶＢ−Ｈにおいては、タイムスライシング（Ｔｉｍｅ−Ｓｌｉｃｉｎｇ）によって、DELTA−Tと呼ばれるバースト周期に分割してさらに複数のバースト期間にし、この複数のバースト期間のうちの１つを特定の番組に割り当てている。したがって、ある特定の番組の信号は、各バースト周期に含まれる特定の１つのバースト期間中に伝送されるため、バースト状のトランスポート・ストリーム（ＴＳ）形態となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＤＶＢ−Ｈ放送用チューナのビットエラーレート測定のため上述の従来技術を使用する場合、連続して発生しているＰＲＢＳをバースト形式で、すなわちそのＰＲＢＳのうち、ある時間長の部分をある間隔置きで使用してテスト信号を生成したとき、ＤＶＢ−Ｈ放送用チューナから出力される受信したＰＲＢＳは、ＰＲＢＳ符号として不連続のものとなるため、比較の基準となる上述のような同期した基準ＰＲＢＳをＢＥＲ測定装置内で発生させることは不可能となる。
【０００４】
従って、本発明の目的は、デジタル放送規格ＤＶＢ−Ｈ用のチューナのビットエラーレート（ＢＥＲ）測定に適した、テスト信号を発生する方法および装置を提供することである。
【０００５】
本発明の別の目的は、上記のテスト信号を用いてビットエラーレートを測定するための方法および装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の１つの形態によるテスト信号発生器は、バーストの形式でかつ符号の連続性を保持したままで擬似ランダム符号を発生する。
本発明の別の形態によれば、前記テスト信号発生器は、擬似ランダム符号発生器で生成された擬似ランダム符号ストリングを受けてインターネット・プロトコル（ＩＰ）パケットを発生するＩＰパケット化回路と、このＩＰパケット化回路からのＩＰパケットを受けてトランスポート・ストリーム（ＴＳ）フレームを発生するＴＳフレーム化回路と、このＴＳフレームに対し、変調およびノイズ付加の一方または双方の処理を行う処理回路と、を備えるようにできる。
【０００７】
本発明のさらに別の形態によれば、前記ＩＰパケット化回路、ＭＰＥセクション化回路、およびＴＳパケット化回路を備えるようにでき、それぞれの回路は、関係する１つの制御信号発生回路を有し、それぞれの制御信号発生回路は、関係する回路で付加するヘッダを発生していない期間中は作動を示す動作制御信号を、その他の期間中は不作動を示す動作制御信号を発生し、前記擬似ランダム符号発生器は、これら信号に応答して動作する。
【０００８】
本発明のさらに別の形態によれば、前記テスト信号発生器は、バースト化回路を備えるようにでき、このバースト化回路は１つの制御信号発生回路を有し、この制御信号発生回路は、このバースト化回路で付加する追加パケットを発生していない期間中は作動を示す動作制御信号を、その他の期間中は不作動を示す動作制御信号を発生し、前記擬似ランダム符号発生器は、この信号に応答して動作する。
本発明の別の形態によれば、ビットエラーレート測定装置は、ＴＳフレームを含むテスト信号を発生する前記テスト信号発生器であって、前記テスト信号が測定対象のチューナに供給されるテスト信号発生器と、受信テスト信号からビットエラーレートを検出するビットエラーレート検出器であって、前記受信テスト信号は、前記テスト信号発生器からの前記テスト信号に応答して前記チューナが発生したものであるビットエラーレート検出器と、を備えるようにでき、さらに、ビットエラーレート検出器は、前記受信テスト信号から受信されたＩＰパケットを抽出するためのＩＰパケット抽出器と、基準ＩＰパケットを発生するための基準ＩＰパケット発生器と、前記受信されたIPパケットおよび前記基準IPパケットを比較してエラー検出を行うエラー検出器と、を備えるようにできる。  本発明の別の形態によれば、テスト信号発生方法は、バーストの形式でかつ符号の連続性を保持したままで発生してテスト信号を発生することを特徴とし、動作制御信号に応答してバースト形式で断続的に動作する。そして、あるシーケンスで発生する擬似ランダム符号を、１つの前記バーストの期間の間、前記シーケンスにおいて擬似ランダム符号のストリングを発生することと、前記１つのバースト期間に発生する前記擬似ランダム符号ストリングの最初の符号は、直前の前記バースト期間の間に発生した擬似ランダム符号ストリングの最後の符号に続く符号であること、とを特徴とする。
【０００９】
本発明のさらに別の形態によれば、テスト信号発生方法は、前記擬似ランダム符号ストリングを受けてＩＰパケットを発生し、このＩＰパケットを受けてＴＳフレームを発生することを特徴とする。  
本発明の別の形態によれば、ビットエラーレート測定方法において、テスト信号発生方法は、ＴＳフレームを含むテスト信号を発生し、テスト信号が測定対象のチューナに供給され、測定方法が、受信テスト信号からビットエラーレートを検出するビットエラーレート検出することを含み、この受信テスト信号は、テスト信号発生器からのテスト信号に応答して前記チューナが発生したものであること、を特徴とする。
【発明の効果】
【００１０】
例えばＤＶＢ−Ｈ放送用のチューナのように、ある特定のチャンネルの信号がバースト形式で送られる放送用のチューナであっても、そのようなチューナのビットエラーレート（ＢＥＲ）測定を行うことができる。
【００１１】
本発明の他の目的および効果については、以下の実施形態の詳細な説明から明らかとなる。
【発明を実施するための最良の形態】
【００１２】
次に本発明の実施形態について、図面を参照して詳細に説明する。
図１は、本発明の１実施形態によるビットエラーレート（ＢＥＲ）測定装置Ａをブロック図で示している。このＢＥＲ測定装置Ａは、図示のように、被測定対象の一例であるＤＶＢ−Ｈ放送用チューナ１のＢＥＲ測定を行うため、テスト信号発生器２と、ＢＥＲ検出器４とを備えている。テスト信号発生器２は、第１擬似ランダム符号発生器２０と、ＩＰパケット化回路２２と、ＴＳフレーム化回路２４と、処理回路２６とを備えている。また、ＢＥＲ検出器４は、ＩＰ検出器４０と、基準ＩＰパケット発生器４２と、パケット比較器４４とを備えている。
【００１３】
詳細には、第１擬似ランダム符号発生器２０は、ＰＲＢＳを発生する回路であって、第１のパケット化回路２２およびＴＳフレーム化回路２４から動作制御信号を受ける入力を有し、そしてこの入力に受ける制御信号に応答して作動または不作動となって断続的に動作し、これにより符号が連続した擬似ランダム符号列（ＰＲＢＳ）を出力に発生する。次の第１ＩＰパケット化回路２２は、その発生されたＰＲＢＳを受ける入力と、ＴＳフレーム化回路２４からの動作制御信号を受ける入力とを有している。この回路２２は、ＴＳフレーム化回路２４からの動作制御信号に応答して動作して、ＰＲＢＳをデータ部分に含むインターネット・プロトコル（ＩＰ）パケットを生成し、その結果を１つの出力に発生する。また、第１パケット化回路２２は、ＰＲＢＳ発生器２０の動作を制御する動作制御信号を発生する別の出力も有している。回路２２が生成したＩＰパケットはＴＳフレーム化回路２４の入力に結合される。ＴＳフレーム化回路２４は、ＤＶＢ−Ｈ規格に規定されているような形態にデータ変換を行う。すなわち、入力されたＩＰパケットをマルチプロトコル・エンキャプスレーション（ＭＰＥ）セクション形態に変換し、さらにこのＭＰＥセクションをトランスポート・ストリーム（ＴＳ）パケット形態に変換して、ＭＰＥＧ−２  ＴＳ形式のＴＳフレームを生成し、最終的にはバースト化して、バースト形式のＴＳフレームを出力に生成する。また、ＴＳフレーム化回路２４は、同じく第１ＰＲＢＳ発生器２０の動作を制御する動作制御信号を発生する出力も有している。ＴＳフレーム化回路２４が生成したＴＳフレームは、処理回路２６の入力に結合され、そしてこの回路は、ＤＶＢ−Ｈ放送用チューナ１への印加のために必要な処理、例えば、変調、およびノイズ付加の一方または双方を行うことによってテスト信号を発生する。また、チューナへの印加に周波数変換が必要な場合には、この処理も行う。このようにして生成されたテスト信号がＤＶＢ−Ｈ放送用チューナ１の入力に印加されると、ＤＶＢ−Ｈ放送用チューナ１は、あるチャンネルを選択し、そしてこの選択したチャンネルで受信した信号を、ＭＰＥＧ−２  ＴＳフレーム形態もしくはＩＰパケット形態で出力する。
【００１４】
このＤＶＢ−Ｈ放送用チューナ１からの受信出力を受ける入力をもつＢＥＲ検出器４においては、ＩＰパケット検出器４０がその受信出力を入力に受け、そしてこのＩＰパケット検出器４０は、受信出力からＩＰパケットすなわち受信ＩＰパケットを抽出して出力する。この抽出された受信ＩＰパケット出力は、基準ＩＰパケット発生器４２の入力に供給される。基準ＩＰパケット発生器４２は、受信ＩＰパケット出力を受けて第１擬似ランダム符号発生器２０内で発生されるのと同じデータ生成シーケンスをもつ第２のＰＲＢＳを発生するとともに、発生したこの新たなＰＲＢＳを、受信ＩＰパケットに含まれたＰＲＢＳと同期させ、そしてこのＰＲＢＳからＩＰパケットを生成する。生成されたＩＰパケットは、受信ＩＰパケットにおけるビット・エラーを判定するのに使用する基準のＩＰパケットを構成する。パケット比較器４４は、これら受信ＩＰパケットと基準ＩＰパケットを受け、受けた受信ＩＰパケットと基準ＩＰパケットをビット毎に比較し、そして不一致を検出したときにビット・エラー信号を出力に発生する。
【００１５】
ここで、図２を参照して、ＤＶＢ−Ｈ規格について説明する。ＤＶＢ−Ｈ規格では、ＯＳＩ参照モデルの第３層（ネットワーク層）のデータグラムをＴＳ形態で伝送するためにＭＰＥセクション（図２（ｂ））が定義されている。ＭＰＥセクション・ヘッダには、ＤＶＢ−Ｈ放送用チューナでバースト形式のＴＳフレームを受信するために必要な「バースト周期（Ｄｅｌｔａ−ｔ）」が含まれる。また、ＭＰＥセクション・ペイロードには、ＩＰパケット（図２（ａ））が含まれる。このＭＰＥセクションをＴＳパケット長（１８８Ｂｙｔｅ）に合うように断片化もしくは結合してＴＳパケット・ペイロードに組み込むことで、ＴＳパケット（図２（ｃ））は生成される。ＴＳパケットは、ＴＳパケット・ヘッダと、ＴＳパケット・ペイロードを含んでおり、ＴＳパケット・ヘッダにはパケット識別子（ＰＩＤ）が含まれる。ＭＰＥＧ−２  ＴＳフレーム（図２（ｄ））は、１以上のＴＳパケット出力で構成される。
【００１６】
ＤＶＢ−Ｈ規格では、このＭＰＥＧ−２  ＴＳフレームをバースト化してタイムスライシングによるバースト形式ＴＳフレーム（図２（ｅ））としてデータ伝送を行う。このバースト形式ＴＳフレームは、バースト周期を有し、１つのバースト周期は、少なくとも１つのバースト期間（Ｂｕｒｓｔ  Ｄｕｒａｔｉｏｎ）を含み、また少なくとも１つの追加バースト期間を含むことがある。各バースト期間には、この期間で伝送するチャンネルに対応した番号のＰＩＤを有するＴＳパケットが含まれ、また各追加バースト期間には、同じくこの期間で伝送するチャンネルに対応した番号のＰＩＤを有する追加ＴＳパケット出力が含まれる。
【００１７】
ＤＶＢ−Ｈ放送用チューナでは、これらのＴＳフレームの中で、ある１つのチャンネル、すなわちこの１つのチャンネルに対応するパケット識別子（ＰＩＤ）が含まれるバーストのみを選択して出力する。チューナは、この選択出力を、ＭＰＥＧ−２  ＴＳ形式もしくはＩＰパケット形式で発生することができる。ＤＶＢ−Ｈ規格のその他の部分は、本発明に直接関係しないため、説明を省略するが、詳細は、ＭＰＥＧ−２規格およびＤＶＢ−Ｈ規格に定められている。尚、本発明で用いるデータ形態およびＴＳフレーム生成に関する一実施形態に関しては、図５の概念図を参照して後述する。
【００１８】
次に、図３、並びに図５、図６Ａおよび図６Ｂを参照して、図１の実施形態をより具体化した１実施形態のテスト信号発生器２Ｂについて説明する。尚、図３においては、図１の要素と対応する要素には、同じ番号に記号”Ｂ”を付してある。ここで、図５は、擬似ランダム符号、ＩＰパケット、ＭＰＥセクション、ＴＳパケット、バースト形式のＴＳフレームとの間のデータ構造関係を示す図であり、また図６Ａおよび図６Ｂは、図３の回路内の信号等を示すタイミング図である。
【００１９】
図３に示すように、テスト信号発生器２Ｂは、図１に示したテスト信号発生器２と対応して、第１擬似ランダム符号（ＰＲＢＳ）発生器２０Ｂと、ＩＰパケット化回路２２Ｂと、ＴＳフレーム化回路２４Ｂと、処理回路２６Ｂとを備え、さらに、中央処理ユニット（ＣＰＵ）３、メモリ５、メモリ７、およびユーザ設定部９を備えている。尚、メモリ５およびメモリ７はテーブル形態でもよく、さらにメモリ５はメモリもしくはテーブルにデータを保持するのではなく、直接演算する形態でもよい。第１擬似ランダム符号発生器２０Ｂは、クロック発生器２００と、第１ＰＲＢＳ発生回路２０２と、ＡＮＤ回路２０４とを備えている。また、ＩＰパケット化回路２２Ｂは、２つのセレクト回路２２００および２２０２と、２つのＡＮＤ回路２２８０および２２８２、ＩＰヘッダ・ソース２２２、メモリ２２４、およびカウンタ２２６とを備えている。ＴＳフレーム化回路２４Ｂは、ＭＰＥセクション化回路２４０と、ＴＳパケット化回路２４２と、バースト化回路２４４とを備えている。なお、ＭＰＥセクション化回路２４０、ＴＳパケット化回路および２４２およびバースト化回路２４４は、ＩＰパケット化回路２２Ｂとほぼ同じ構成である。処理回路２６Ｂは、変調器２６０と、ノイズ付加器２６２と、周波数コンバータ２６４とを備える。
【００２０】
詳細には、ユーザ設定部９では、バースト期間（Ｂｕｒｓｔ  Ｄｕｒａｔｉｏｎ）、バースト周期（Ｄｅｌｔａ−ｔ）、および変調方式をユーザが設定し、そしてその各設定を表すデータを対応する出力に発生する。メモリ５では、ユーザ設定部９から供給された変調方式を表すデータから、その変調方式で使用するビットレート（Ｂｉｔｒａｔｅ）を表すデータを出力し、そしてこのデータはメモリ５の出力に入力が接続された中央処理ユニット（ＣＰＵ）３に供給する。中央処理ユニット（ＣＰＵ）３では、ユーザ設定部９から供給されるバースト期間、バースト周期のそれぞれを表すデータ、並びにメモリ５から受けるビットレートを表すデータを使用して、バースト形式のＴＳフレームを生成するために必要な情報、すなわち、バースト期間ＴＳパケット数（すなわち、１バースト期間あたりのＴＳパケット数を表す）、バースト周期ＴＳパケット数（すなわち、１バースト周期あたりのＴＳパケット数を表す）、バースト期間（図５（ｄ）参照）、およびバースト周期（図５（ｅ）参照）を演算し、出力する。
【００２１】
メモリ７では、メモリ５と同じようにユーザ設定部９から変調方式を表すデータを受け、そしてこの変調方式において使用するクロックを発生するための分周比を出力する。この分周比はクロック発生器２００に供給される。
【００２２】
第１擬似ランダム符号発生器２０Bにおいて、クロック発生器２００は、メモリ７からの分周比を受ける入力を有し、外部で発生されたあるいは内部で発生したベースクロックをその分周比で分周する分周器（不図示）を備え、そして指定された変調方式に対応したレートのクロックを発生し、第１ＰＲＢＳ発生回路２０２に供給する。ＡＮＤ回路２０４では、ＩＰパケット化回路２２Ｂ、ＭＰＥセクション化回路２４０、ＴＳパケット化回路２４２、およびバースト化回路２４４からの動作制御信号すなわちイネーブル信号ＥＮ１（図６Ａ（ｂ））、ＥＮ２（図６Ａ（ｃ））、ＥＮ３（図６Ａ（ｄ））、ＥＮ４（図６Ｂ（ｅ））を受ける４つの入力を有している。イネーブル信号の各々は、“ロー（ＬＯＷ）”のときは不作動、“ハイ（ＨＩＧＨ）”のときは作動を表す。このＡＮＤ回路は、イネーブル信号ＥＮ０（図６Ａ（ａ））を発生する出力を有し、このイネーブル信号ＥＮ０は、４つのイネーブル信号入力がすべてハイのときだけハイとなり、また１つでもローのときにはローとなる。第１ＰＲＢＳ発生回路２０２は、そのイネーブル信号ＥＮ０を受けるイネーブル（ＥＮ）入力と、さらにクロック発生器２００からのクロックを受けるクロック入力とを有し、そしてＥＮ０がハイの期間の間イネーブルされて擬似ランダム符号（ＰＲＢＳ）出力（図６Ａ（ａ））を生成する。尚、ＰＲＢＳ発生回路２０２が発生する擬似ランダム符号出力の各々は、１バイトの長さのパラレル出力であり、そしてイネーブルＥＮ０の１つのハイ期間の間に発生される擬似ランダム符号全体を擬似ランダム符号ストリングと呼ぶ。一方、イネーブル信号ＥＮ０がローになると（例えば、図６Ａ（ａ）の期間Ｔ０の終了時）、ＰＲＢＳ発生回路２０２は、ディスエーブルされて、擬似ランダム符号の発生を停止し、そしてロー期間中は、停止時の擬似ランダム符号（例えば図６Ａ（ａ）の“Ｐ８”）をそのまま保持する。したがって、イネーブル信号ＥＮ０がローからからハイになったときは、ＰＲＢＳ回路２０２は、前回のハイの期間中に発生した擬似ランダム符号ストリング内の最後の擬似ランダム符号（例えば図６Ａ（ａ）の“Ｐ８”）に対して、その符号シーケンスにおける直後の符号（例えば図６Ａ（ａ）の“Ｐ９”）から発生を再開する。すなわち、第１ＰＲＢＳ発生回路２０２が断続的に発生する擬似ランダム符号ストリングは、つなぎ合わせると１つの連続的に生成された擬似ランダム符号となる（図６Ａ（ａ）では、Ｐ１〜８，Ｐ９，Ｐ１０〜Ｐ１８・・・）。
【００２３】
次に、ＩＰパケット化回路２２Ｂの詳細について説明すると、この回路２２Ｂに含まれたＡＮＤ回路２２８０は、ＭＰＥセクション化回路２４０、ＴＳパケット化回路２４２、およびバースト化回路２４４からのイネーブル信号ＥＮ２、ＥＮ３、ＥＮ４をそれぞれ受ける３つの入力を有し、そしてこれらのＡＮＤ演算を行ってその結果をカウンタイネーブル信号ＥＮ−Ｃ１として出力に発生する。したがってカウンタイネーブル信号ＥＮ−Ｃ１は、イネーブル信号ＥＮ２、ＥＮ３、ＥＮ４が全てハイのときのみハイとなってカウンタ２２６がカウント動作すべきことを示す。一方、カウンタ２２６は、そのカウンタイネーブル信号ＥＮ−Ｃ１をイネーブル入力ＥＮに受け、クロックを受ける入力（不図示）を備え、そしてイネーブルされている間のみクロックをカウントしてそのカウンタ出力ＣＯ１を出力に発生する。尚、このカウンタが受けるクロックは、ＰＲＢＳ発生器２０Ｂのクロック発生器２００が出力するクロックであり、またカウンタ２２６には、１つのＩＰパケットの長さに対応するカウントがプリセットされている。尚、ＩＰパケット長は、ユーザが任意に設定できる値である。したがって、カウンタ２２６は、ＩＰパケットの１バイトごとに１ずつカウントアップして、そしてＩＰパケット長に達したときゼロに戻る。このカウンタ出力ＣＯ１の値により、ＩＰパケットに含まれる複数のバイトのうちのどの１バイト部分に対応するかを特定することができる。このカウンタ２２６の出力は、セレクト回路２２０２および２２００の各制御入力に供給される。なお、カウンタイネーブル信号ＥＮ−Ｃ１は、ローのときは、その期間中カウンタのカウント動作を停止させ、したがってローの期間中はローになった時点のカウンタ出力ＣＯ１の値を保持する。
【００２４】
次に、セレクト回路２２００は、“ハイ”と“ロー”をそれぞれ受ける２つの入力を有し、また制御入力にカウンタ出力ＣＯ１を受け、そしてカウンタ２２６出力に依存してハイまたはローを選択してイネーブル信号ＥＮ１を発生する回路である。すなわち、カウンタ出力ＣＯ１の値がＩＰパケットのデータ部分を示している間（すなわち、カウンタ出力ＣＯ１がある値以上）は、ハイを選択して信号ＥＮ１をハイにし、これによりＰＲＢＳ発生器２０Ｂが動作できる期間であることを示す。一方、カウンタ出力ＣＯ１の値がＩＰヘッダ部分を示している間（すなわち、カウンタ出力ＣＯ１が上記値未満）は、ローを選択して信号ＥＮ１をローにし、これによりＩＰパケットのヘッダを出力すべき期間であることを示す。
【００２５】
例えば図４に示すように、ＩＰパケット長が１０２４バイトでヘッダ長が２０バイトのときは、カウンタ出力ＣＯ１の値が２０未満かそれ以上かでヘッダ部分かデータ部分かが識別できる。この場合、セレクタ２２００のより具体的な実現例としては、図４のセレクタ２２０２と同様にして、１０２４個の入力を設け、そして入力０〜入力１９をすべてローに接続し、入力２０〜入力１０２３のそれぞれをハイに接続し、そしてカウンタ出力ＣＮ１に応じて対応する番号の入力を選択して出力する構成とすることができる。更にセレクト回路２２０２の出力ＩＰＯＵＴは、次のＴＳフレーム化回路２４Ｂへ供給される。
【００２６】
次に、図３に戻ってＡＮＤ回路２２８２は、ＡＮＤ回路２２８０の出力とセレクト回路２２００の出力にそれぞれ接続された入力を有し、それぞれ信号ＥＮ−Ｃ１および信号ＥＮ１が供給される。この回路２２８２では、信号ＥＮ−Ｃ１および信号ＥＮ１のＡＮＤ演算を行って、メモリ２２４の動作制御を行うためのメモリイネーブル信号ＥＮ−Ｍ１を生成し出力する。このメモリイネーブル信号ＥＮ−Ｍ１は、ＩＰパケットを発生できる期間中であって、しかもＩＰパケットのうちのヘッダではなくデータ部分を発生できる期間中のみハイとなる。このメモリイネーブル信号ＥＮ−Ｍ１をイネーブル入力ＥＮに受けるメモリ２２４は、ＰＲＢＳ発生回路２０２の出力を受ける入力（ＩＮ）も有し、またメモリからのデータを発生する出力（ＯＵＴ）も有している。このメモリ２２４は、ベースクロックおよび信号ＥＮ−Ｍ１に応答して、１バイト単位でデータのメモリ入出力を行う。すなわち、信号ＥＮ−Ｍ１がハイのときのみＰＲＢＳ発生回路２０２で発生された擬似ランダム符号を１バイトずつ受けて格納し、同時に以前に格納済みの１バイトを出力する。信号ＥＮ−Ｍ１がローのときは、ディスエーブルされてメモリ動作を停止する。一方、ＩＰヘッダ・ソース２２２は、各ビット毎にハイもしくはローのいずれかを選択的に出力できる回路を複数ビット分備えた周知の回路構成のものであり、このソースは、ＩＰヘッダに対応したデータをバイト毎に同時に出力する。尚、ＩＰヘッダのデータは、上記ビット毎の回路の出力をハイまたはローに切り換えることにより任意に設定することができる。
【００２７】
図４に示したように、上述のＩＰパケット長が１０２４バイトでヘッダ長が２０バイトの場合、ＩＰヘッダは、バイト０〜１９において、バージョンとヘッダ長（バイト０）、ＴＯＳ（バイト１）、データグラム長（バイト２〜３）、ＩＤ（バイト４〜５）等の情報を含んでいる。
【００２８】
次に、セレクト回路２２０２は、一つの入力がＩＰヘッダ・ソース２２２の出力に接続され、別の入力がメモリ２２４の出力（ＯＵＴ）に接続され、また制御入力がカウンタ出力ＣＯ１を受けるように接続されている。このセレクト回路２２０２は、１実施例においては図４に示した１０２４バイトのＩＰパケット長の例で説明すると、１０２４個のバイト入力を有し、そしてバイト０入力〜１９入力がＩＰヘッダ・ソース２２２に接続され、そしてバイト２０入力〜バイト１０２３入力のそれぞれがメモリ出力に接続されている。
【００２９】
したがって、この例では、セレクト回路２２０２は、カウンタ出力ＣＯ１の値が表すバイト番号のセレクタ入力を選択して出力に発生するため、カウンタ値が０〜１９でＩＰヘッダのデータを順次出力し、そしてカウンタ出力ＣＯ１が２０〜１０２３でＩＰパケットのデータ部分であるＰＲＢＳデータを順次出力し、全体として１つのＩＰパケットを発生する（図５（ｂ）および図６Ａ（ｂ）参照）。このセレクト回路２２０２の出力は、次のＴＳフレーム化回路２４Ｂへ供給される。
【００３０】
次に、図３に示したＭＰＥセクション化回路２４０について説明すると、この回路は、ＩＰパケット化回路２２Ｂで生成されたＩＰパケットにＭＰＥセクション・ヘッダを付加してＭＰＥセクションを生成する（図５（ｃ）および図６Ａ（ｃ）参照）。この回路２４０の詳細な実施例の回路は、ＡＮＤ回路２４０８０、２４０８２、カウンタ２４０７，セレクト回路２４００，２４０２、メモリ２４０６およびＭＰＥセクション・ヘッダ・ソース２４０４を備えている。この回路構成はＩＰパケット化回路２２Ｂとほぼ同様であるため、異なる点についてのみ説明すると、ＩＰパケット化回路２２ＢにおけるＡＮＤ回路２２８０に対応するＡＮＤ回路２４０８０への入力は、ＴＳパケット回路２４２からのイネーブル信号ＥＮ３およびバースト化回路からのイネーブル信号ＥＮ４の２つであり、これをＡＮＤ演算してカウンタ２４０７用のカウンタイネーブル信号ＥＮ−Ｃ２を生成する。また、ＩＰパケット化回路２２ＢにおけるＩＰヘッダ・ソース２２２に対応するのは、ＭＰＥセクション・ヘッダ・ソース２４０４となり、ソース２２２と同様の回路で構成されて、ＭＰＥセクション・ヘッダに対応したデータをバイト毎に同時に出力する。このＭＰＥセクション・ヘッダは、中央処理ユニット（ＣＰＵ）３から供給されるバースト周期を含む。また、ＩＰパケット長と同様に、ＭＰＥセクション長は、ユーザが任意に設定できる値であって、カウンタ２４０７にプリセットする。そして、セレクト回路２４０２の出力ＭＰＥＯＵＴは、次のＴＳパケット化回路２４２へ供給される。
【００３１】
次に、図３に示したＴＳパケット化回路２４２について説明すると、この回路は、ＭＰＥセクション化回路２４０Ｂで生成されたＭＰＥセクションにＴＳパケット・ヘッダを付加してＴＳパケット形態（図５（ｄ）および図６Ａ（ｄ）参照）にする回路である。この回路２４２の詳細な実施例の回路は、ＡＮＤ回路２４２８、カウンタ２４２７，セレクト回路２４２０，２４２２、メモリ２４２６およびＴＳパケット・ヘッダ・ソース２４２４を備えている。この回路構成はＩＰパケット化回路２２ＢおよびＭＰＥセクション化回路２４０とほぼ同様であるため、異なる点についてのみ説明する。ＴＳパケット化回路２４２では、ＩＰパケット化回路２２ＢにおけるＡＮＤ回路２２８０に対応するＡＮＤ回路は不要であり、その理由は、ＴＳパケット化回路２４２でのカウンタイネーブル信号ＥＮ−Ｃ３は、バースト化回路２４２からのイネーブル信号ＥＮ４と同じものだからである。また、ＩＰパケット化回路２２ＢにおけるＩＰヘッダ・ソース２２２に対応するのは、ＴＳパケット・ヘッダ・ソース２４２４となり、上記と同様の回路で構成して、ＴＳパケット・ヘッダに対応したデータをバイト毎に同時に出力する。このＴＳパケット・ヘッダ部には、パケット識別子（ＰＩＤ）が含まれており、このＰＩＤは、ＴＳパケットがある特定のチャンネルの情報であることを示すため、特定の一意の値に設定することが必要である。なお、このＴＳパケット長は、１８８バイトの固定値であるため、カウンタ２４２７にはその値をプリセットする。そして、セレクト回路２４２２２の出力ＴＳＯＵＴは、次のバースト化回路２４４へ供給される。
【００３２】
次に、図３に示したバースト化回路２４４は、ＴＳパケット化回路２４２で生成されたＴＳパケットに、追加のＴＳパケットであるＰＳＩ／ＳＩ（Ｐｒｏｇｒａｍ  Ｓｐｅｃｉｆｉｃ  ｉｎｆｏｒｍａｔｉｏｎ）パケットやＮＵＬＬパケットを追加することにより、図５（ｅ）に示したようなバースト形式のＴＳフレームを生成する。この回路２４４の詳細な実施例の回路は、カウンタ２４４６、セレクト回路２４４０、２４４２、メモリ２４４４およびＰＳＩ／ＳＩパケット・ソース２４４８およびＮＵＬＬパケット・ソース２４４９を備えている。この回路構成はＩＰパケット化回路２２Ｂ、ＭＰＥセクション化回路２４０、およびＴＳパケット化回路２４２とほぼ同様であるため、異なる点についてのみ説明すると、カウンタ２４４６では、中央処理ユニット（ＣＰＵ）３からのバースト期間ＴＳパケット数およびバースト周期ＴＳパケット数のデータをそれぞれ受ける２つの入力を有し、そしてバースト周期当たりのＴＳパケット数がプリセットされて、ＴＳパケット毎に１ずつのカウントアップし、出力にそのカウント出力ＣＯ４を発生する。したがって、このカウンタ出力ＣＯ４は、バースト形式ＴＳフレーム内の複数のＴＳパケットのうちのどの１つに対応する期間かを特定する。このカウンタ出力ＣＯ４は、セレクト回路２４４０が使用して、ＴＳパケット化回路２４２からのＴＳパケットを挿入するＰＲＢＳ挿入用のバースト期間と、追加のバースト期間とを区別するイネーブル信号ＥＮ４を生成する（例えば、バースト周期の開始時点からバースト期間パケット数に等しいパケット数の期間に相当する期間と、その後の追加バースト期間とを区別する）。図５（ｅ）に図示した例では、カウンタ出力CO４の値が３以上であれば追加バースト期間を、３未満であればＴＳパケット化回路２４２からのＴＳパケットを挿入するバースト期間であることを示す。尚、このセレクト回路２４４０は、前述のセレクト回路２２００等と同様の構成とすることができる。
【００３３】
次に、メモリ２４４４は、セレクト回路２４４０からのイネーブル信号ＥＮ−Ｍ４を受けるイネーブル入力と、ＴＳパケット化回路２４２からの出力を受ける入力（ＩＮ）を有する。ここでイネーブル信号ＥＮ−Ｍ４とＥＮ４は同一のものである。そして前述のメモリ２２０２等と同様にベースクロックおよびイネーブル信号ＥＮ４に応答して、１バイト単位でデータのメモリ入出力を行う。すなわち、信号ＥＮ４がハイのときは、ＴＳパケット化回路２４２からのＴＳパケットＴＳＯＵＴを１バイトずつ受けてメモリ格納し、同時に以前に格納済みのＴＳパケットを１バイトずつ出力する。信号ＥＮ４がローのときは、メモリ動作は停止する。
【００３４】
次に、ＰＳＩ／ＳＩパケット・ソース２４４８は、ＩＰヘッダ・ソース２２２等と同様の各ビット毎にハイまたはローを選択的に出力する回路構成のものであり、これは、ＴＳ形態のＰＳＩ／ＳＩパケットに対応したデータをバイト毎に同時に発生する。なお、上記のＰＳＩ／ＳＩパケットは、中央処理ユニット（ＣＰＵ）３から入力されるバースト期間値を含む。ヌル（Ｎｕｌｌ）パケット・ソース２４４９は、ＰＳＩ／ＳＩパケット・ソース２４４８と同様の回路構成のものであって、各ビット毎にハイまたはローを選択的に発生でき、ＴＳ形態のＮｕｌｌパケットに対応した各データをＢｙｔｅ単位で同時に出力し、接続しているセレクト回路２４４２に供給する。セレクト回路２４４２は、メモリ２４４４から供給されるＴＳパケットを受ける入力と、ＰＳＩ／ＳＩパケット・ソース２４４８から供給されるＰＳＩ／ＳＩパケットを受ける入力と、ヌル（Ｎｕｌｌ）パケット・ソース２４４９から供給されるＮｕｌｌパケットを受ける入力を有し、そして出力ＢＯＵＴに、前述のセレクト回路２２４等と同様にして、カウンタ２４４６出力の値に対応するセレクト回路入力を選択して、１バイトずつ出力する。すなわち、セレクト回路２４４２は、カウンタ値が上記のＴＳパケット挿入用のバースト期間を示している期間は、例えば図６Ｂに示すように、メモリ２４４４からのＴＳパケットを出力し、そしてその同じバースト期間の最後のＴＳパケット部分には、ＰＳＩ／ＳＩパケット・ソース２４０８からＴＳ形態のＰＳＩ／ＳＩパケットを出力し、そしてそれ以外の期間においては追加バースト期間としてＴＳ形態のＮｕｌｌパケットを出力する。
【００３５】
次に、図３の処理回路２６Ｂの詳細を説明すると、処理回路２６Ｂは、変調器２６０と、ノイズ付加器２６２と、周波数コンバータ２６４とを備える。処理回路２６Ｂは、バースト化回路２４４から供給されたバースト形式のＴＳフレームに対して、ＤＶＢ−Ｈ放送用チューナ１への印加のために必要な処理、すなわち、変調、ノイズ付加の一方または双方を行い、さらにＤＶＢ−Ｈ放送用チューナ１への印加に周波数変換が必要な場合には、この処理も行う。
【００３６】
ここで、図５を参照して、図３に示したテスト信号発生器２Ｂ内の各回路２０Ｂ、２２Ｂ、２４０、２４２および２４４が発生するデータの構造関係について、整理して説明する。尚、この図は、タイミング図でなく、各データ形態の相関関係を分かりやすく示すことを目的としたものであることに注意されたい。
【００３７】
擬似ランダム符号発生器２０Ｂが発生する一連の擬似ランダム符号列（図５（ａ））は、ＩＰパケット化回路２２ＢによりＩＰデータグラム長に断片化され、その各々はＩＰデータグラムとしてＩＰヘッダとともにＩＰパケットに組み込んでＰパケット出力（図５（ｂ））となる。ＭＰＥセクション化回路２４０では、この各々のＩＰパケットを各々ＭＰＥセクション・ペイロードとして１つのＭＰＥセクション・ヘッダとともにＭＰＥセクションに組み込むことで、ＭＰＥセクション出力（図５（ｃ））を生成する。なお、１つのＭＰＥセクションは、１つのＩＰパケットを内包する。ここで、ＭＰＥセクション・ヘッダ部分には、ＣＰＵ３から供給されるバースト周期値（Ｄｅｌｔａ−ｔ）を組み込む。ＴＳパケット化回路２４２では、このＭＰＥセクション出力をＴＳパケット長（１８８Ｂｙｔｅ固定）で断片化もしくは結合してＴＳパケットのペイロード部分に組み込むとともに、パケット識別子（ＰＩＤ）を有するＴＳパケット・ヘッダを組み込んで、ＴＳパケット出力（図５（ｄ））を生成する。このＴＳパケット出力はＭＰＥＧ−２  ＴＳフレーム形態となる。バースト化回路２４４では、このＭＰＥＧ２−ＴＳフレームをＤＶＢ−Ｈ規格に対応させるために、追加バースト期間を追加することで、バースト形式ＴＳフレーム（図５（ｅ））を生成する。尚、本発明では、図３に説明したバースト化処理において、追加バースト期間に挿入する追加パケットとしてＴＳフレーム形態のＮｕｌｌパケットを追加しているが、この追加パケットは、Ｎｕｌｌパケットに限定されるものではなく、ビット・エラー測定対象のＴＳパケットが有する特定のパケット識別子（ＰＩＤ）とは異なる値を有しているパケットを使用することもできる。
【００３８】
次に、図６Ａおよび図６Ｂのタイミング図を参照して、図３に示したテスト信号発生器２Ｂの全体の動作の一例について説明する。尚、説明を簡単にするため、ここでは、図３内のメモリ２２４、２４０６，２４２６，２４４４の各々のメモリ格納は４バイト（ただし、バースト化回路は３ＴＳパケット）とし、ＩＰヘッダ長、ＭＰＥヘッダ長、ＴＳフレーム・ヘッダ長はそれぞれ、４バイト、３バイト、２バイトとする。また、バースト化回路でのＴＳフレームにおけるバースト期間は４ＴＳパケットとする。またここで、図６中、「Ｐｎ」（ただし、ｎは１以上の整数）は、ＰＲＢＳ発生回路２０２から出力される擬似ランダム符号（ＰＲＢＳ）のうち、ｎ番目（すなわち、ｎバイト目）の擬似ランダム符号（ＰＲＢＳ）を示す。「ＩＨｎ」（ただし、ｎは１以上の整数）は、ＩＰパケット化回路２２Ｂのセレクト回路２２０２から出力されるＩＰヘッダのうち、ｎ番目（すなわち、ｎバイト目）のＩＰヘッダを示す。同様に、「ＭＨｎ」はＭＰＥセクション化回路のセレクト回路２４０２から出力されるＭＰＥセクション・ヘッダのうち、ｎ番目（すなわち、ｎバイト目）のＭＰＥセクション・ヘッダを示し、「ＴＨｎ」（ただし、ｎは１以上の整数）は、ＴＳパケット化回路２４２のセレクト回路２４２２から出力されるＴＳパケット・ヘッダのうち、ｎ番目（すなわち、ｎＢｙｔｅ目）のＴＳパケット・ヘッダを示す。さらに、「ＴＳパケットｎ」（ただし、ｎは１以上の整数）は、バースト化回路２４４から出力されるＴＳバケットのうち、ｎ番目（すなわち、ｎパケット目）のＴＳパケットを示す。
【００３９】
なお、この図３の実施例においては、各回路２２Ｂ、２４０、２４２、２４４において各々メモリ遅延が発生しているが、ＰＲＢＳの発生を停止している期間の長さは、各回路２２Ｂ，２４０、２４２、２４４がヘッダ等を発生している期間の長さの和と一致しているため、各回路の出力ＩＰＯＵＴ、ＭＰＥＯＵＴ、ＴＳＯＵＴ、ＢＯＵＴにはＰＲＢＳデータが過不足なく含まれていることになる。
【００４０】
詳しくは、図示したＴ０期間は、各回路のカウンタ出力ＣＯ１〜ＣＯ３はすべて、各々のデータ部分に関係した値を有し、かつバースト化回路２４４のカウンタ出力ＣＯ４はＴＳパケット期間（図６Ｂ（ｅ）に示す期間）に関係した値を有する期間を示している。次のＴ１期間は、ＩＰパケット化回路２２Ｂのカウンタ出力ＣＯ１の値が“０”から“３”にカウントアップされる期間、すなわち、ＩＰヘッダ部分に対応する期間を示している。次のＴ２期間は、ＭＰＥセクション化回路のカウンタ出力ＣＯ２の値が“０”から“２”にカウントアップされる期間、すなわち、ＭＰＥセクション・ヘッダ部に対応する期間を示している。さらに、Ｔ３期間は、Ｔ０期間同様、カウンタ出力ＣＯ１〜ＣＯ３はすべて、各々のデータ部分に対応する値を有し、かつバースト化回路２４４のカウンタ出力ＣＯ４はＴＳパケット期間に対応する値を有している期間である。さらにＴ４期間は、ＴＳパケット化回路２４２のカウンタ出力ＣＯ３が“０”から“１”にカウントアップされる期間、すなわち、ＴＳパケット・ヘッダに対応する期間を示している。さらにＴ５期間は、Ｔ０期間およびＴ３期間同様、カウンタ出力ＣＯ１〜ＣＯ３のすべてが、データ部分に対応する値を示し、かつバースト化回路２４４のカウンタ出力ＣＯ４がＴＳパケット期間に対応する値を有する期間である。さらに、Ｔ６期間は、バースト化回路２４４のカウンタ出力ＣＯ４が“３”以上の期間、すなわち、ＰＲＢＳ用バースト期間のうちのＴＳパケット期間に続く期間と、追加のバースト期間に対応する値を有する期間である。
【００４１】
詳細には、Ｔ１期間は、ＩＰヘッダ部分に対応している期間であるため、イネーブル信号ＥＮ１はローとなっている。このとき、メモリ２２４に入力されるイネーブル信号ＥＮ−Ｍ１もローであり、メモリの入出力は停止している。この間、ＩＰパケット化回路の出力には、ＩＰパケット・ヘッダ“ＩＨ１”から“ＩＨ４”が順次出力される。このＴ１期間中は、ＰＲＢＳ発生器２０Ｂでは、イネーブル信号ＥＮ０はローであり、擬似ランダム符号の発生も停止していて、ＰＲＢＳの出力は、直前の出力“Ｐ８”を保持している。
【００４２】
Ｔ２期間は、ＭＰＥセクション・ヘッダ部に対応する期間であるため、イネーブル信号ＥＮ２はローとなっている。これにより、メモリ２４０６に入力されるイネーブル信号ＥＮ−Ｍ２もローであり、メモリの入出力は停止している。このとき、ＭＰＥセクションの出力には、ＭＰＥセクション・ヘッダ“ＭＨ１”から“ＭＨ３”が順次出力される。このＴ２期間中は、ＩＰパケット化回路２２Ｂでは、イネーブル信号ＥＮ２がローであることに応答して、カウンタ２２６に入力されるイネーブル信号ＥＮ−Ｃ１もローとなっており、カウンタ出力ＣＯ１はカウントアップせずに直前の値である“３”をそのまま保持している。また、このため、イネーブル信号ＥＮ１もローを維持し、よってＩＰパケット出力も直前と同じ“ＩＨ４”を保持している。さらに、このＴ２期間中は、ＰＲＢＳ発生器２０Ｂでは、イネーブル信号ＥＮ０はローであるため、擬似ランダム符号の発生は停止していて、ＰＲＢＳ出力は直前の出力“Ｐ８”を保持している。
【００４３】
Ｔ４期間は、ＴＳパケット・ヘッダに対応する期間であるため、イネーブル信号ＥＮ３はローである。これにより、メモリ２４２６に入力されるイネーブル信号ＥＮ−Ｍ３もローとなっており、メモリの入出力が停止している。この間、ＴＳパケット化回路の出力には、ＴＳパケット・ヘッダ“ＴＨ１”〜“ＴＨ２”が順次出力される。また、ＭＰＥセクション化回路およびＩＰパケット化回路２２Ｂでは、イネーブル信号ＥＮ３がローであることに応答して、メモリ２２４および２４０６に入力されるイネーブル信号ＥＮ−Ｍ１およびＥＮ−Ｍ２も各々ローとなっており、各々メモリ入出力は停止している。同様に、このＴ４期間中は、第１ＰＲＢＳ発生器２０Ｂでは、イネーブル信号ＥＮ０はローであり、擬似ランダム符号の発生も停止しており、ＰＲＢＳの出力は、直前の出力“Ｐ９”を保持している。
【００４４】
Ｔ０期間、Ｔ３期間およびＴ５期間では、ＩＰパケット、ＭＰＥセクションおよびＴＳパケットの各々のデータ部分に対応しており、またバースト化におけるＴＳパケット期間に対応しているため、イネーブル信号ＥＮ１〜ＥＮ４は、すべてハイである。このとき、回路２２Ｂ，２４０，２４２および２４４の各々では、カウントアップおよびメモリ入出力を実行する。また、この期間中は、ＰＲＢＳ発生器２０Ｂでは、イネーブル信号ＥＮ０はハイであり、擬似ランダム符号発生を実行して、直前の符号の次の符号から順次ＰＲＢＳを発生する。
【００４５】
次に、図６Ｂも参照して、バースト化回路２４４におけるバースト形式ＴＳフレーム作成に関するタイミングについて説明する。ここで、図６Ｂは、（ｅ）にバースト化回路２４４に関係した信号等を示すとともに、図６Ａの信号とのタイミング関係を示すため、（ｄ）に、図６Ａ（ｄ）に示したＴＳパケット化回路の信号も示してある。なお、図６Ｂで説明するバースト化回路２４４では、ＴＳパケット長（１８８バイト）単位でカウントを行うこと、および、イネーブル信号ＥＮ４も図６ＡのＥＮ１〜ＥＮ３同様、擬似ランダム符号発生器２０ＢのＥＮ０に入力されること、すなわち、イネーブル信号ＥＮ４がローであるＴ６期間中は、擬似ランダム符号発生器２０ＢのＥＮ０もローであってＰＲＢＳ出力が直前のＰＲＢＳ符号を保持することに注意されたい。
【００４６】
詳細には、ＰＲＢＳを挿入するＰＲＢＳ用バースト期間のうちのＴＳパケット期間（カウンタ出力ＣＯ４が“０”〜“２”）においては、“ＴＳパケット１”〜“ＴＳパケット３”を出力する。次に、Ｔ６期間は、図示のように、バースト周期のうち、ＰＲＢＳ用バースト期間のうちＴＳパケット期間を除いた残りの期間と、これに続く追加バースト期間を含んでいる。このとき、ＰＲＢＳ用バースト期間の残りの期間（カウンタ出力ＣＯ４が“３”）においては“ＰＳＩ／ＳＩパケット”を出力し、そして追加バースト期間（すなわちカウンタ出力ＣＯ４が“４”〜“Ｎ”）のときは、Ｎｕｌｌパケットを出力する。ここで、Ｎは、バースト周期パケット数に等しい。このＴ６期間中は、イネーブル信号ＥＮ４はローであって、ＰＲＢＳ発生器２０Ｂでは、イネーブル信号ＥＮ０はローであり、擬似ランダム符号発生が停止し、直前のＰＲＢＳ出力を保持している。以上に説明したように、図３の回路は、全体の動作として、ＰＲＢＳをデータ部分に含んだバースト形式のＴＳフレーム出力ＢＯＵＴを発生することができる。    次に、図７を参照して、図１に示したビットエラーレート（ＢＥＲ）検出器４の詳細について説明する。尚、図７においては、図１の要素と対応する要素には、同じ番号に記号”Ｂ”を付してある。図示のように、ビットエラーレート検出器４Ｂは、ＩＰパケット検出器４０Ｂと、基準ＩＰパケット発生器４２Ｂと、ＩＰパケット比較器４４Ｂとを備えている。さらに、ＩＰパケット４０Ｂは、同期検出器４００と、ＭＰＥセクション抽出回路４０２と、ＩＰパケット抽出回路４０４を備えている。基準ＩＰパケット発生器４２Ｂは、第２ＰＲＢＳ発生回路４２００と、ＰＲＢＳ同期回路４２０２を含んだ第２擬似ランダム符号発生器４２０Ｂと、第２ＩＰパケット化回路４２２Ｂを備えている。ＩＰパケット比較器４４Ｂは、パケット比較器４４０とエラー・カウンタ４４２を備えている。
【００４７】
詳細には、チューナ１からの受信出力を受ける同期検出器４００は、チューナ１からの受信出力がＭＰＥＧ−２  ＴＳフレーム形態の場合は、ＭＰＥＧ−２  ＴＳフレームを構成するＴＳパケット・ヘッダに含まれた特定のＰＩＤの検出を行い、この特定ＰＩＤを検出したときに、これを含むＴＳパケットを出力する。次に、この同期検出器４００の出力を受けるＭＰＥセクション抽出回路４０２は、受けたＴＳパケットからＴＳパケット・ヘッダ部を取り除いたＴＳパケット・ペイロード部分の分割もしくは結合を行ってＭＰＥセクションを抽出し、このＭＰＥセクションを出力する。次に、このＭＰＥセクション抽出回路４０２の出力を受けるＩＰパケット抽出回路は、受けたＭＰＥセクションからＭＰＥセクション・ヘッダを取り除いて、ＩＰパケットを抽出し、受信ＩＰパケットとしてＰＲＢＳ同期回路４２０２およびパケット比較器４４０に供給する。
【００４８】
尚、チューナ１からの受信出力がＩＰパケット形態である場合は、同期検出、ＭＰＥセクション抽出、およびＩＰパケット抽出を行うことなく、チューナからの受信出力をそのまま受信ＩＰパケットとしてＰＲＢＳ同期回路４２０２およびパケット比較器４４０に供給することができる。
【００４９】
受信ＩＰパケットを受ける第２擬似ランダム符号発生器４２０Ｂは、第２ＰＲＢＳ発生回路４２００により、テスト信号発生器２Ｂで生成されたＰＲＢＳと同じデータ生成シーケンスのＰＲＢＳを生成する。この第２ＰＲＢＳ発生器４２００で生成されたＰＲＢＳを受けるＰＲＢＳ同期回路４２０２は、シフトレジスタとデコーダを含む回路で構成され、そして受けたＰＲＢＳをＩＰパケット抽出回路４０４からの受信ＩＰパケットに対し同期させる。すなわち、ＰＲＢＳ発生回路４２００にＰＲＢＳをある一定のビット数だけ発生させてシフトレジスタ中に置くと共にＰＲＢＳ発生回路４２００の動作を停止させ、そしてシフトレジスタ中に置かれたビット列を入来する受信ＩＰパケットと逐次比較し、そして双方に一定ビット数の一致部分を検出したときに、ＰＲＢＳ発生回路４２００の動作を再開させることにより、受信ＩＰパケット中のＰＲＢＳと同期したＰＲＢＳを発生させる。当該分野においては、このような動作を行う第２擬似ランダム符号発生器４２０Ｂは、周知であり、当業者であれば任意の既知の回路構成することができる。このようにして発生されたＰＲＢＳを受ける第２ＩＰパケット化回路４２２Ｂは、このＰＲＢＳをＩＰパケット形態にパケット化して、基準ＩＰを形成し、これをパケット比較器４４０に供給する。
【００５０】
次に、受信ＩＰパケットと基準ＩＰパケットを受けるパケット比較器４４０は、シフトレジスタとデコーダを含む回路により構成され、これらＩＰパケットをビット毎に比較し、そして不一致を検出する度に、ビット・エラー信号を出力に発生する。エラー・カウンタ４４２は、パケット比較器４４０の出力に入力が接続され、したがって比較器から供給されるビット・エラー信号の数をカウントする。このカウント結果は、ビットエラーレート（ＢＥＲ）測定装置ＡのＣＰＵ（図示せず）へ供給される。このＣＰＵでは、このカウント結果に基づき、ある単位でビットエラーレートを演算する。このようにして、ビットエラーレート（ＢＥＲ）検出器４４Ｂでは、受信ＩＰパケットのＤＶＢ−Ｈ放送用チューナのビットエラーレート測定を実施することができる。
【図面の簡単な説明】
【００５１】
【図１】図１は、本発明の１実施形態によるビットエラーレート（ＢＥＲ）測定装置を示すブロック図。
【図２】図２は、ＤＶＢ−Ｈ規格に用いられるバースト形式ＴＳ（トランスポート・ストリーム）フレームの構成を、ＩＰパケット、ＭＰＥセクション、ＴＳパケット、ＭＰＥＧ−２  ＴＳフレームと関係させて示す図。
【図３】図３は、図１におけるテスト信号発生器をより具体化した１実施形態のテスト信号発生器を示すブロック図。
【図４】図４は、図３に示したＩＰパケット化回路内のカウンタ２２６、セレクト回路２２００，２２０２およびＩＰヘッダソース２２２をより詳細に示す図。
【図５】図５は、図３のテスト信号発生器の主な回路で生成される各データについて、そのデータ構造と他のデータ構造との関係を示す図。
【図６Ａ】図６Ａは、図３のテスト信号発生器の主な回路の一部で発生する信号等を示すタイミング図。
【図６Ｂ】図６Ｂは、図３に示したテスト信号発生器の主な回路の残りの部分で発生する信号等を示すタイミング図。
【図７】図７は、図１に示したＢＥＲ検出器の詳細を示すブロック図。
【図１】
2008160235.tif 000003
【図２】
2008160235.tif 000004
【図３】
2008160235.tif 000005
【図４】
2008160235.tif 000006
【図５】
2008160235.tif 000007
【図６Ａ】
2008160235.tif 000008
【図６Ｂ】
2008160235.tif 000009
【図７】
2008160235.tif 000010