(57)【要約】【課題】半導体基板表層において、半導体基板の導電型と異なる導電型層の有無を判定等することのできる半導体基板の評価方法を提供する。【解決手段】ＭＯＳ構造を用いて半導体基板を評価する方法であって、少なくとも、半導体基板上に酸化膜を形成し、該酸化膜上に電極を形成してＭＯＳ構造を作製した後、前記電極と前記半導体基板間に半導体基板からみて蓄積側になるように電界を印加してＩ−Ｖ特性を測定し、該Ｉ−Ｖ特性において、所定の電界強度のときのＦ−Ｎ電流値から、前記半導体基板表層において、半導体基板の導電型と異なる導電型層の有無を判定する半導体基板の評価方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＭＯＳ構造を用いて半導体基板を評価する方法であって、少なくとも、半導体基板上に酸化膜を形成し、該酸化膜上に電極を形成してＭＯＳ構造を作製した後、前記電極と前記半導体基板間に半導体基板からみて蓄積側になるように電界を印加してＩ−Ｖ特性を測定し、該Ｉ−Ｖ特性において、所定の電界強度のときのＦ−Ｎ電流値から、前記半導体基板表層において、半導体基板の導電型と異なる導電型層の有無を判定することを特徴とする半導体基板の評価方法。
【請求項２】
前記所定の電界強度が１０ＭＶ／ｃｍのときのＦ−Ｎ電流値が１μＡ以下のときに、前記半導体基板の導電型と異なる導電型層を有すると判定することを特徴とする請求項１に記載の半導体基板の評価方法。
【請求項３】
ＭＯＳ構造を用いて半導体基板を評価する方法であって、少なくとも、半導体基板上に酸化膜を形成し、該酸化膜上に電極を形成してＭＯＳ構造を作製した後、前記電極と前記半導体基板間に半導体基板からみて空乏側になるように電界を印加してＩ−Ｖ特性を測定し、該Ｉ−Ｖ特性において、所定の電界強度のときの電流値から、前記半導体基板表層において、半導体基板の導電型と異なる導電型層の有無を判定することを特徴とする半導体基板の評価方法。
【請求項４】
前記所定の電界強度が１０ＭＶ／ｃｍのときの電流値が０．１μＡ以上のときに、前記半導体基板の導電型と異なる導電型層を有すると判定することを特徴とする請求項３に記載の半導体基板の評価方法。
【請求項５】
前記Ｉ−Ｖ特性測定後に、前記電極と前記半導体基板間にさらに電界を印加して前記酸化膜を絶縁破壊した後、再度同一方向に電圧を印加して降伏電圧を測定し、該降伏電圧から前記半導体基板の導電型と異なる導電型層のドーパント濃度を算出することを特徴とする請求項１から請求項４のいずれか一項に記載の半導体基板の評価方法。
【請求項６】
前記ＭＯＳ構造を前記半導体基板面内に複数作製することを特徴とする請求項１から請求項５のいずれか一項に記載の半導体基板の評価方法。
【請求項７】
前記電極をポリシリコンからなるものとすることを特徴とする請求項１から請求項６のいずれか一項に記載の半導体基板の評価方法。
【請求項８】
前記半導体基板をシリコン基板とすることを特徴とする請求項１から請求項７のいずれか一項に記載の半導体基板の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板表層に異なる導電型層が意図せず形成された半導体基板を評価する方法に関するものであり、詳しくは、前記異なる導電型層が形成された半導体基板の電気特性を評価する方法に関するものである。
【背景技術】
【０００２】
近年、システムの高速化・高集積化や携帯端末の発展に伴い、デバイスとして高速かつ低消費電力のものがより一層求められている。したがって、そのような高精度のデバイスを作製するにあたって、例えばシリコン基板等の半導体基板において低欠陥のものが要求されている。
【０００３】
このような低欠陥の半導体基板は、例えば特許文献１に開示されているような熱処理を施すことによって得ることができる。このような熱処理を施すことによって、半導体基板内に存在する欠陥を効果的に消滅させることができ、欠陥が抑制された高品質の半導体基板を市場に提供することが可能である。
【０００４】
しかしながら、このようなアニールウエーハは熱処理を施すために汚染が懸念される。汚染にはＦｅなどの重金属はもちろんであるが、半導体基板の導電型とは異なる導電型ドーパントによる汚染が起こってしまい、基板表面の抵抗が変化し、場合によっては導電型が基板の表層のみ変化してしまうこともある。このアニール処理などのように、半導体基板を製造する工程で上記のような導電型の変化が生じると、その半導体基板を用いて作製したデバイスにおいて、閾値電圧特性などが変動してしまう要因となる。
【０００５】
したがって、上記のような基板表面において、基板の導電型と異なる導電型層を有する半導体基板を適切に評価することができる評価方法が望まれている。ところが、このような基板の導電型と異なる導電型層はそれほど厚くなく、極表層に限られており、その検出や評価を行うことが非常に難しい。従来ではこのような反転した導電型層を評価できる有効な方法がなかった。
【０００６】
【特許文献１】特開平１０−１５４７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記問題点を鑑みてなされたもので、半導体基板表層において、半導体基板の導電型と異なる導電型層の有無を判定等することのできる半導体基板の評価方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、ＭＯＳ構造を用いて半導体基板を評価する方法であって、少なくとも、半導体基板上に酸化膜を形成し、該酸化膜上に電極を形成してＭＯＳ構造を作製した後、前記電極と前記半導体基板間に半導体基板からみて蓄積側になるように電界を印加してＩ−Ｖ特性を測定し、該Ｉ−Ｖ特性において、所定の電界強度のときのＦ−Ｎ電流値から、前記半導体基板表層において、半導体基板の導電型と異なる導電型層の有無を判定することを特徴とする半導体基板の評価方法を提供する（請求項１）。
【０００９】
半導体基板表層に、半導体基板と異なる導電型の導電型層を有さない通常の半導体基板において、電極と半導体基板間に半導体基板からみて蓄積側になるように電界を印加してＩ−Ｖ特性を測定すると、酸化膜が存在するために電流はほとんど流れないが、電界を印加していくとある電界強度のときにＦ−Ｎ電流が観測される。
一方で、半導体基板の導電型と異なる導電型層（導電型が反転した層：以下、単に、異なる導電型層ということがある）が存在するときは、その異なる導電型層が存在するために、その分だけ抵抗が増してしまう。このため、上記の異なる導電型層を有さない場合と同じ電界強度においては、半導体基板表面の酸化膜を介して流れるＦ−Ｎ電流の値が小さくなる。
すなわち、所定の電界強度のときのＦ−Ｎ電流値によって、半導体基板の表層に、異なる導電型層が存在するか否かを判定することが可能である。
【００１０】
このように、従来では検出することのできなかった基板の極表層において意図せず形成された異なる導電型層を、ＭＯＳ構造を用いて簡単に検出することが可能である。
しかも、本発明は、従来行われていた半導体基板のＧＯＩ特性評価と同様の工程を利用することが可能であり、実施するための新たな設備導入やその設備の維持のための投資は不要であり、必要以上にコストをかけることなく、既存の設備を用いて迅速に評価を行うことができる。
【００１１】
このとき、前記所定の電界強度が１０ＭＶ／ｃｍのときのＦ−Ｎ電流値が１μＡ以下のときに、前記半導体基板の導電型と異なる導電型層を有すると判定することができる（請求項２）。
このように、異なる導電型層の有無の判定基準として、所定の電界強度が１０ＭＶ／ｃｍのときのＦ−Ｎ電流値が１μＡ以下のときとすることができる。このような値を基準にして判定を行うのであれば、通常の半導体基板において、１０ＭＶ／ｃｍの電界強度のときに観測されるＦ−Ｎ電流値よりも十分に小さく、その半導体基板表層に異なる導電型層を有していると、より確実に判定することができる。
【００１２】
また、本発明は、ＭＯＳ構造を用いて半導体基板を評価する方法であって、少なくとも、半導体基板上に酸化膜を形成し、該酸化膜上に電極を形成してＭＯＳ構造を作製した後、前記電極と前記半導体基板間に半導体基板からみて空乏側になるように電界を印加してＩ−Ｖ特性を測定し、該Ｉ−Ｖ特性において、所定の電界強度のときの電流値から、前記半導体基板表層において、半導体基板の導電型と異なる導電型層の有無を判定することを特徴とする半導体基板の評価方法を提供する（請求項３）。
【００１３】
例えば通常の半導体基板の場合において、半導体基板からみて空乏側になるように電界を印加してＩ−Ｖ特性を測定すると、空乏層が形成され、この空乏層が抵抗となって電流が流れにくくなる。しかしながら、異なる導電型層を有する半導体基板の場合、同様にして電界を印加すると通常の半導体基板の場合よりも電流が流れやすく、より高い電流値を示す。これは、上記のように電界を印加することにより当然空乏層が形成されるが、一方で、酸化膜直下の半導体基板表層、すなわち酸化膜と半導体基板内の空乏層の間には異なる導電型層が存在し、キャリアが蓄積されているため、その分だけ通常の半導体基板の場合よりも電流が流れやすくなると考えられる。
このように、空乏側に電界をかけたときのＩ−Ｖ特性において、所定の電界強度のときの電流値によって、半導体基板の表層に異なる導電型が存在するか否かを判定することが可能である。
【００１４】
このように、半導体基板の極表層において意図せず形成された異なる導電型層を、ＭＯＳ構造を用いて簡単に検出することができるし、また、従来のＧＯＩ特性評価と同様の工程を利用することが可能であるため、必要以上にコストをかけずに既存の設備によって迅速に評価を行うことができる。
【００１５】
このとき、前記所定の電界強度が１０ＭＶ／ｃｍのときの電流値が０．１μＡ以上のときに、前記半導体基板の導電型と異なる導電型層を有すると判定することができる（請求項４）。
このように、異なる導電型層の有無の判定基準として、所定の電界強度が１０ＭＶ／ｃｍのときの電流値が０．１μＡ以上のときとすることができる。このような値を基準にして判定を行うのであれば、通常の半導体基板でのＩ−Ｖ特性において、１０ＭＶ／ｃｍの電界強度のときに観測される電流値よりも十分に大きな値であり、その半導体基板表層に異なる導電型層を有していると、より確実に判定することができる。
【００１６】
そして、前記Ｉ−Ｖ特性測定後に、前記電極と前記半導体基板間にさらに電界を印加して前記酸化膜を絶縁破壊した後、再度同一方向に電圧を印加して降伏電圧を測定し、該降伏電圧から前記半導体基板の導電型と異なる導電型層のドーパント濃度を算出することができる（請求項５）。
【００１７】
このように、上記のようにしてＩ−Ｖ特性測定を行った後に、さらに電界を印加していき、酸化膜を絶縁破壊した後、再度同一方向に電圧を印加して降伏電圧を測定し、この降伏電圧から異なる導電型層のドーパント濃度を算出することができる。この測定方法であれば、従来の設備を用いて容易に半導体基板における汚染量を求めることができる。
【００１８】
また、前記ＭＯＳ構造を前記半導体基板面内に複数作製することができる（請求項６）。
このように、ＭＯＳ構造を前記半導体基板面内に複数作製すれば、基板表層における異なる導電型層の面内分布を検出することが可能になり、より高精度に半導体基板を評価することができる。
【００１９】
このとき、前記電極をポリシリコンからなるものとするのが好ましい（請求項７）。
このように、電極をポリシリコンからなるものとすれば、加工が容易であり、所望の形状に形成することができる。また、電極としてよく用いられる材料であり調達しやすい。
【００２０】
また、前記半導体基板をシリコン基板とするのが好ましい（請求項８）。
このように半導体基板をシリコン基板とすれば、半導体素子の製造において汎用的に用いられる素材であるため、市場の需要に応え、有効なデータを提供することができ、引いては製品品質の調査、保障等を行うことができる。
【発明の効果】
【００２１】
以上のように、本発明によって、簡単にＭＯＳ構造を用いて半導体基板の表層の品質を評価することが可能である。特に、基板表層における半導体基板と導電型が異なる導電型層を従来の測定方法を利用することで、コストを必要以上にかけることもなく簡便に検出して半導体基板の評価をすることができる。
【発明を実施するための最良の形態】
【００２２】
以下では、本発明の実施の形態について説明するが、本発明はこれに限定されるものではない。
半導体基板上に半導体基板の導電型とは異なる導電型層が意図せず形成された場合、その異なる導電型層の厚さはそれほど厚くなく極表層に限られる。このような表層近傍に限られた異なる導電型層を検出して評価することは非常に難しく、従来においては有効な評価方法がなかった。
【００２３】
そこで、本発明者らがこの異なる導電型層について鋭意研究を重ねたところ、半導体基板にＭＯＳ構造を作製し、そのＭＯＳ構造を用いてＩ−Ｖ特性を測定すると、半導体基板の表層において異なる導電型層が形成されているか否かによって、Ｉ−Ｖ特性に違いが見られることを見出した。
【００２４】
具体的には、Ｉ−Ｖ特性の測定のときに、半導体基板からみて蓄積側になるように電圧を印加していった場合、異なる導電型層が存在するときはＦ−Ｎ電流が十分観測されない。これは、このような電界の印加の仕方においては、半導体基板表層に存在する異なる導電型層は抵抗として働く。したがって、本来Ｆ−Ｎ電流が流れるべき電圧をかけたときでもＦ−Ｎ電流は流れず、その抵抗の分だけＦ−Ｎ電流が小さくなる。
【００２５】
一方で、半導体側から空乏側になるように電圧を印加すると、異なる導電型層が存在しないときと比較して、異なる導電型層が存在するときはＩ−Ｖ特性測定時の電流値が高くなる。これは、このような電界の印加方法であると、半導体基板内に空乏層が形成されてその空乏層が抵抗として働くが、半導体基板表層に異なる導電型層が存在する場合、その異なる導電型層にはキャリアが蓄積されているために、その分だけ電流が流れやすくなることが原因であると考えられる。
本発明者らは、これらのことを見出し、本発明を完成させた。
【００２６】
以下、本発明の半導体基板の評価方法について、図面を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。図１に本発明の半導体基板の評価方法の一例を示すフロー図を示す。
図１のフロー図のように、まずＭＯＳ構造を評価対象の半導体基板に作製し、その後このＭＯＳ構造を用いてＩ−Ｖ特性の測定を行う。そして、このＩ−Ｖ特性から、半導体基板の表層において半導体基板の導電型と異なる導電型層が形成されているか否か等の評価を行う。
【００２７】
このような本発明の評価方法においては、後述するように、ＭＯＳ構造の作製やＩ−Ｖ特性の測定に用いる設備は従来のものを利用することが可能である。
ここで、本発明の評価方法においてＩ−Ｖ特性測定時に使用することのできる測定装置の一例について図２を参照して簡単に述べる。
このＩ−Ｖ特性測定装置４は、ステージ５を有しており、このステージ５は裏面電極を兼ね、接地されており、測定時には被評価基板Ｗをステージ５上に載置する。また、移動自在に支持されているプローブ７が配置されており、このプローブ７は印加する電圧の大きさを変化させることのできる可変電源６の一端子に接続されている。そして、可変電源６にはその印加電圧を測定する電圧計８が並列接続されており、プローブ７と可変電源６との間には電流計９が介装されている。
【００２８】
以下、このようなＩ−Ｖ特性測定装置４等を用いた本発明の評価方法について、図１のフロー図の各段階ごとにより具体的に説明する。
（ＭＯＳ構造の作製）
最初に、評価対象の基板を準備する。ここではシリコン基板を用いて説明する。上述したように、シリコン基板は半導体基板として汎用的に用いられており、このシリコン基板を評価対象としてデータを得ることによって、市場の需要に対応した有効な評価データを提供することができる。
また、このような半導体基板は、例えばアニールの処理を施したものとすることができる。アニール処理によって、半導体基板が汚染され、基板表層に異なる導電型層が形成されてしまったかどうかを評価することが必要とされるからである。その他、目的に応じて適宜被評価基板を用意することができる。
【００２９】
次に、上記のようなシリコン基板に、酸化を行って酸化膜（ゲート酸化膜）を形成する。この酸化膜の形成は、例えば、シリコン基板をボートに載置して横型熱処理炉もしくは縦型熱処理炉に投入し、酸素雰囲気下で熱処理を行うことにより容易に形成することができる。
この酸化膜の形成方法は特に限定されず、上記熱処理炉は例えば従来のものを用いることができるし、また、熱処理の条件等は評価目的に合わせてその都度決定することができる。
【００３０】
次に、シリコン基板に形成した酸化膜上に電極を形成するが、この電極の材料として、例えばポリシリコンを用いることができる。このようにポリシリコンを電極の材料として選ぶのであれば、その加工や調達が容易であるとともに、従来と同様にして電極を形成することができ簡便である。
この電極の材料は特に限定されるものではなく、当然Ａｌ等の他の材料を選ぶこともできる。コスト等によって適宜決定することができる。
【００３１】
そして、このようなポリシリコンを用いて電極を形成する。電極の形成は例えば以下のようにして行うことができるが、この電極の形成方法も特に限定されない。
まず、シリコン基板表面の酸化膜上にポリシリコン膜を成長させる。このポリシリコン膜は、例えば、熱処理炉から取り出したシリコン基板をＣＶＤ装置に投入し、減圧下もしくは常圧下でモノシラン等の成長ガスを装置の反応容器内へ導入することにより成長させることができる。そして、上記のようにポリシリコン層を堆積した後、リン等の不純物を熱拡散法またはイオン注入法を用いてポリシリコン層中にドープして、抵抗率の低いポリシリコン層を形成する。なお、ポリシリコン層の堆積時に、同時に不純物もドープするようにして低抵抗率のポリシリコン層を形成することもできる（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉ法）。
【００３２】
その後、上記のように形成した低抵抗率のポリシリコン層に、例えばレジスト塗布、露光、現像という一連のフォトリソグラフィ工程を施した後、エッチング工程を行うことによって、酸化膜上の所望の位置にポリシリコン電極を形成することができる。
このようにしてシリコン基板上に酸化膜およびポリシリコン電極が形成されたＭＯＳ構造（ＭＯＳキャパシタ）を作製することができる。
【００３３】
また、上記のようにしてＭＯＳ構造を形成するときに、評価目的等に合わせて、シリコン基板面内にＭＯＳ構造を複数作製しても良い。このように評価のためのＭＯＳ構造を被評価基板のシリコン基板面内の各位置に作製して評価を行うのであれば、基板面内において、異なる導電型層がどのように分布しているかを容易に把握することができる。この作製するＭＯＳ構造の数は特に限定されず、高精度に面内の評価を行いたいのであれば多数作製することができ、評価目的、コストや作製・評価に要する時間等を考慮して決定することができる。例えば上記のフォトリソグラフィ工程において、予め設定した条件に従った電極パターンを形成することにより、所望の数や位置にＭＯＳ構造を作成することができる。
【００３４】
（Ｉ−Ｖ特性の測定）
以上のようにして、シリコン基板にＭＯＳ構造を作製した後、図２に示すＩ−Ｖ特性測定装置４を用いてＩ−Ｖ特性の測定を行う。
まず、Ｉ−Ｖ特性測定装置４のステージ５上に、電極１、酸化膜２、シリコン基板３からなるＭＯＳ構造を有する被評価基板Ｗを載置する。そして、電極１にプローブ７を接触させて、可変電源６を用いて電極１とシリコン基板３間に電界を印加して測定を行う。
【００３５】
（蓄積側に電界を印加した場合の評価）
最初に、シリコン基板側からみて蓄積側になるように電界を印加してＩ−Ｖ特性を測定した場合について例を挙げて述べる。すなわち、例えばシリコン基板の導電型がＰ型の場合は、被評価基板のＭＯＳ構造の電極に負電圧を印加する。また、逆にシリコン基板の導電型がＮ型の場合は、電極に正電圧を印加する。このようにして、シリコン基板の導電型により蓄積側になるようにして電界を印加する。
【００３６】
このとき、例えばＭＯＳ構造の位置におけるシリコン基板の表層に異なる導電型層が存在しない通常基板の場合、電界強度で８ＭＶ／ｃｍ前後までは酸化膜が絶縁体であることから電流はほとんど流れないが、これより高電界側になると酸化膜をＦ−Ｎ電流（トンネル電流）が流れ、図３に示すように電流値が急激に大きくなるＩ−Ｖ特性が得られる。なお、図３に示す例では、電極−シリコン基板間の電位差が約２０Ｖ（電界強度：８ＭＶ／ｃｍ、ゲート酸化膜厚２５ｎｍ）を超えたところからＦ−Ｎ電流が発生していることがわかる。
【００３７】
しかしながら、逆に、異なる導電型層が存在する場合においては、図４に示すように、上記の異なる導電型層が存在しない図３の例でＦ−Ｎ電流が発生していた２５Ｖ（電界強度：１０ＭＶ／ｃｍ、ゲート酸化膜厚２５ｎｍ）においても電流値に大きな変化は見られず、ほぼ一定の状態になっている。このように、本来Ｆ−Ｎ電流が観察されるべき電界が印加された状態においてもＦ−Ｎ電流をみることができない。これは、前述したように、シリコン基板表層におけるシリコン基板の導電型とは異なる導電型層が抵抗として働いているためである。
【００３８】
したがって、図３に示すような異なる導電型層が存在しない場合の例では、２５Ｖ（電界強度：１０ＭＶ／ｃｍ）の時点でＦ−Ｎ電流が観察されるが、図４に示すような異なる導電型層が存在する場合の例では、１０ＭＶ／ｃｍ印加してもＦ−Ｎ電流はみえない。
【００３９】
このように、シリコン基板からみて蓄積側になるように電極、シリコン基板間に電界を印加して測定したＩ−Ｖ特性において、一定の電界強度を印加したときのＦ−Ｎ電流値から、シリコン基板表層に異なる導電型層が存在するか否かを容易に判定することができる。
なお、この異なる導電型層の有無を判定するための基準の一例として、１０ＭＶ／ｃｍ印加時のＦ−Ｎ電流値が１μＡ以下のときに、シリコン基板表層に異なる導電型層を有すると判定することができる。
【００４０】
（空乏側に電界を印加した場合の評価）
次に、シリコン基板側からみて空乏側になるように電界を印加してＩ−Ｖ特性を測定した場合について例を挙げて述べる。すなわち、例えばシリコン基板の導電型がＰ型の場合は、被評価基板のＭＯＳ構造の電極に正電圧を印加する。また、逆にシリコン基板の導電型がＮ型の場合は、電極に負電圧を印加する。このようにして、シリコン基板の導電型により空乏側になるようにして電界を印加する。
【００４１】
このとき、まず、ＭＯＳ構造の位置におけるシリコン基板の表層に異なる導電型層（反転層）が存在しない通常基板の場合では、ゲート酸化膜直下に空乏層が形成されて、この空乏層が抵抗として働くために、図５に示す反転層無しの場合のＩ−Ｖ特性のようにＦ−Ｎ電流は観測されず、１０ＭＶ／ｃｍ（２５Ｖ）前後でほぼ一定の状態となっている。
【００４２】
これに対して、異なる導電型層が表層に存在する場合では、図５の反転層有りのグラフに示すように、通常基板の場合（上記の反転層無しの場合）よりも流れる電流の値が大きくなる。これは、空乏側になるように電界を印加することで通常の場合と同様に空乏層が形成されるが、その空乏層とシリコン基板表面の酸化膜との間のシリコン基板の表層には、異なる導電型層が存在しており、キャリアがその異なる導電型層の領域に存在していることになる。その異なる導電型層に蓄積されているキャリアの分だけ電流が流れやすく、電流値がより大きな値を示すと考えられる。
【００４３】
このように、シリコン基板からみて空乏側になるように電極、シリコン基板間に電界を印加して測定したＩ−Ｖ特性において、その電流値から、シリコン基板表層に異なる導電型層が存在するか否かを容易に判定することができる。
なお、この異なる導電型層の有無を判定するための基準の一例として、Ｉ−Ｖ特性において、電界強度１０ＭＶ／ｃｍのときの電流値が０．１μＡ以上のときに、シリコン基板表層に異なる導電型層を有すると判定することができる。このような電流値を判定の基準とすれば、異なる導電型層が表層に形成されていない通常基板の場合のＩ−Ｖ特性における電流値よりも十分に大きな値であるために、より確実に、異なる導電型層を有する場合であると判定することが可能である。
【００４４】
また、以上のようなシリコン基板表層に意図せず形成されてしまったシリコン基板と異なる導電型の導電型層のドーパント濃度を測定する場合は、例えば以下のような方法を用いて測定することができる。
まず、上記のようなＩ−Ｖ特性を測定した後に、電極とシリコン基板間にさらに電界を印加して酸化膜を絶縁破壊する。このときのＭＯＳ構造が変化した状態の一例を図６に示す。図６に示すように、表層に異なる導電型層１０（反転層）がある場合は、シリコン基板の表面にＰＮ接合が形成されている。この図６においては酸化膜２は破壊されている。また、シリコン基板３はＰ型であり、異なる導電型層１０はＮ型であって、ポリシリコン電極１はリンドープによりＮ型となっている。
なお、シリコン基板３がＮ型である場合は、Ｐ型のポリシリコン電極１を用いれば良い。
【００４５】
そして、再度同一方向に電界を印加して、このＰＮ接合部においてなだれ降伏を起こさせて降伏電圧を測定する。このようにして測定した降伏電圧と、文献（Ｓ．Ｍ．Ｓｚｅ．Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ．２００２．Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，Ｉｎｃ．）の１０８−１０９頁に記載の式とから、異なる導電型層におけるドーパント濃度を算出することが可能であり、基板表層における汚染量を測定することができる。
【００４６】
このように、上記の基板表層の異なる導電型層に関して、従来では有効な評価手法が確立されていなかったが、本発明の評価方法であれば、ＭＯＳ構造を作製してＩ−Ｖ特性の測定を行い、得られた特性から、電界の印加方向に応じて所定の電界強度のときの電流値により異なる導電型層の有無を判定することができ、実に簡便である。そして、新たな設備等を必要とするわけでもなく、例えば従来のＧＯＩ測定等で用いてきた装置と同様の設備を使用することができるのでコストを必要以上にかけることもなく、また、従来と同様のＩ−Ｖ特性の測定方法を利用できるので迅速に測定を行うことができる。
さらには、その導電型層のドーパント濃度を測定することができ、半導体基板表面の汚染量を知ることが可能である。
【実施例】
【００４７】
以下、本発明を実施例によりさらに詳細に説明するが、本発明はこれに限定されない。
サンプルウエーハとして、まず、Ｐ型で直径２００ｍｍのシリコン基板を用意した。Ｐ型ドーパントとしてボロンを用いた。
そして、このＰ型のシリコン基板上において、リンを局所的（基板面内中心部）に汚染することにより、基板面内中心部の表層にシリコン基板のＰ型とは異なるＮ型の層を形成した。
このサンプルウエーハに対して本発明の評価方法を実施する。
【００４８】
このサンプルウエーハを酸化炉に投入し、９００℃の乾燥雰囲気中で熱酸化を施し、２５ｎｍのゲート酸化膜をサンプルウエーハの表面に形成した。この酸化膜が形成されたサンプルウエーハに対し、表側の酸化膜上にＣＶＤ法によってリンをドープしたポリシリコンを堆積してポリシリコン層を形成した。この際のポリシリコン層の厚さはおよそ３００ｎｍであり、リンドープ量は、シート抵抗にして２５ｏｈｍ／ｓｑ．程度となるようにした。
【００４９】
このポリシリコン層にフォトリソグラフィ工程を施し、さらにエッチングを行うことにより、ＭＯＳキャパシタをサンプルウエーハ面内に多数作製した。フォトリソグラフィ工程後のポリシリコン層のエッチングにはフッ硝酸を用いた。
最後に裏面についている酸化膜除去のために、表面にレジストを塗布し、希弗酸によるウェットエッチングにて裏面処理を行った。
【００５０】
このようにして作製されたサンプルウエーハに対して、面内の各ＭＯＳキャパシタを用いて、従来のＧＯＩ測定と同様の測定方法でＩ−Ｖ特性の測定を行った。この測定にあたっては、フルオートプローバに接続したテスタを用いた。またプローバおよび、配線はノイズ対策を施したものを使用した。
このときの測定条件は、電圧ランプアップ法で、アベレージング時間を２０ｍｓｅｃ、ステップ電圧高さを０．２５ＭＶ／ｃｍ、電圧ステップ上昇後のアベレージング時間を２００ｍｓｅｃとした。そして、シリコン基板（Ｐ型）に対して蓄積側になるように、電極にマイナス電圧を印加し、Ｉ−Ｖ特性の測定を行った。
【００５１】
このようにして測定を行ったところ、リン（Ｎ型）による汚染がされていない基板面内外周部においては、図３のようなＩ−Ｖ特性が見られ、汚染されていないと判定することができた。なお、このときのＦ−Ｎ電流が流れたときの電界強度は１０ＭＶ／ｃｍであった。
【００５２】
一方、リンにより汚染した基板面内中心部においては、基板面内外周部においては観察されたＦ−Ｎ電流を同測定範囲では観察することができず、図４のようなＩ−Ｖ特性が得られ、汚染されていると判定することができた。
【００５３】
なお、これとは逆に空乏側になるように電界を印加して本発明の評価方法を行ったところ、図５のように汚染した領域ではより電流が多く流れて汚染されていると判定でき、また、汚染していない領域では電流が余り流れず汚染されていないと判定することができ、やはり本発明の評価方法が有効であることを確認することができた。
【００５４】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【図面の簡単な説明】
【００５５】
【図１】本発明の半導体基板の評価方法の一例を示すフロー図である。
【図２】本発明の半導体基板の評価方法において用いることのできるＩ−Ｖ特性を測定する装置の一例を示す概略構成図である。
【図３】異なる導電型層が表層に存在しない通常のシリコン基板で、シリコン基板に対して蓄積側に電界を印加したときのＩ−Ｖ特性の一例を示すグラフである。
【図４】異なる導電型層が表層に存在するシリコン基板で、シリコン基板に対して蓄積側に電界を印加したときのＩ−Ｖ特性の一例を示すグラフである。
【図５】異なる導電型層（反転層）が表層に存在しない通常のシリコン基板で、シリコン基板に対して空乏側に電界を印加したときのＩ−Ｖ特性の一例を示すグラフと、異なる導電型層が表層に存在するシリコン基板で、シリコン基板に対して空乏側に電界を印加したときのＩ−Ｖ特性の一例を示すグラフである。
【図６】酸化膜が絶縁破壊されたＭＯＳ構造の一例を示す概略図である。
【符号の説明】
【００５６】
１…電極、  ２…酸化膜、  ３…シリコン基板、  ４…Ｉ−Ｖ特性測定装置、
５…ステージ、  ６…可変電源、  ７…プローブ、  ８…電圧計、
９…電流計、１０…異なる導電型層、  Ｗ…被評価基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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