(57)【要約】【課題】酸化物半導体を用いた薄膜トランジスタの形成プロセスの簡略化により低コストで安定な表示素子及びその形成方法を提供することを目的とする。【解決手段】基板１上にゲート電極４が形成される薄膜トランジスタの形成方法において、ゲート電極４を形成する工程と、ゲート電極４を覆うように金属酸化物層７を形成する工程と、ソース電極６及びドレイン電極５を形成する工程と、不活性ガス中で、金属酸化物層７のチャネル領域となるべき領域を熱処理することにより、金属酸化物層７の一部をチャネル領域に変化させる工程と、を含むことを特徴とする。【選択図】図１
2008235871.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、ゲート電極を形成する工程と、
該ゲート電極を覆うように金属酸化物層を形成する工程と、
該金属酸化物層の上に、ソース電極及びドレイン電極を形成する工程と、
不活性ガス中で、前記金属酸化物層のチャネル領域となるべき領域を熱処理することにより、前記金属酸化物層の一部を前記チャネル領域に変化させる工程と、を含むことを特徴とする薄膜トランジスタの形成方法。
【請求項２】
基板上に、ゲート電極を形成する工程と、
該ゲート電極を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に金属酸化物層を形成する工程と、
該金属酸化物層の上に、ソース電極及びドレイン電極を形成する工程と、
不活性ガス中で、前記金属酸化物層のチャネル領域となるべき領域を熱処理することにより、前記金属酸化物層の一部を前記チャネル領域に変化させる工程と、を含むことを特徴とする薄膜トランジスタの形成方法。
【請求項３】
基板上に、ソース電極及びドレイン電極を形成する工程と、
該ソース電極及び該ドレイン電極を覆うように金属酸化物層を形成する工程と、
該金属酸化物層の上に、ゲート電極を形成する工程と、
不活性ガス中で、前記金属酸化物層のチャネル領域となるべき領域を熱処理することにより、前記金属酸化物層の一部を前記チャネル領域に変化させる工程と、を含むことを特徴とする薄膜トランジスタの形成方法。
【請求項４】
基板上に、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に金属酸化物層を形成する工程と、
該金属酸化物層の上に、ゲート電極を形成する工程と、
不活性ガス中で、前記金属酸化物層のチャネル領域となるべき領域を熱処理することにより、前記金属酸化物層の一部を前記チャネル領域に変化させる工程と、を含むことを特徴とする薄膜トランジスタの形成方法。
【請求項５】
前記金属酸化物層は、材料としてＺｎを含むことを特徴とする請求項１から４のいずれか１項記載の薄膜トランジスタの形成方法。
【請求項６】
前記金属酸化物層は、さらにＩｎ、Ｇａ、Ａｌ、Ｆｅ、Ｓｎ、Ｍｇ、Ｃａ、Ｓｉ及びＧｅのうちの少なくとも１種を含み、抵抗値が１０８Ω・ｃｍ以上であり、アモルファスであることを特徴とする請求項５記載の薄膜トランジスタの形成方法。
【請求項７】
前記不活性ガスはＡｒガスであることを特徴とする請求項６記載の薄膜トランジスタの形成方法。
【請求項８】
請求項１から７のいずれか１項記載の薄膜トランジスタの形成方法によって形成された薄膜トランジスタのソース電極又はドレイン電極が表示素子の電極に接続されていることを特徴とする表示装置。
【請求項９】
前記表示素子がエレクトロルミネッセンス素子であることを特徴とする請求項８記載の表示装置。
【請求項１０】
前記表示素子が液晶セルであることを特徴とする請求項８記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの形成方法及び表示装置に関し、特に、酸化物半導体をチャネル層に用いた薄膜トランジスタの形成方法及び表示装置に関する。
【背景技術】
【０００２】
近年、ＺｎＯを主成分として用いた透明伝導性酸化物多結晶薄膜をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）の開発が活発に行われている（特許文献１）。
【０００３】
上記薄膜は、低温で成膜できかつ可視光に透明であるため、プラスチック板やフィルムなどの基板上にフレキシブルな透明ＴＦＴを形成することが可能であるとされている。
【０００４】
また、特許文献２及び非特許文献１には、インジウム、ガリウム、亜鉛及び酸素からなる透明アモルファス酸化物半導体膜（ａ−ＩＧＺＯ）をＴＦＴのチャネル層に用いる技術が開示されている。
【０００５】
さらに室温でポリエチレン・テレフタレート（ＰＥＴ）フィルムなどの基板上に良好な電界効果移動度６−９ｃｍ２Ｖ−１ｓ−１を示すフレキシブルで透明なＴＦＴを形成することが可能であると示されている。
【０００６】
さらに、非特許文献２では、ａ−ＩＺＧＯをＴＦＴのチャネル層に用いた薄膜トランジスタの絶縁層及び素子分離領域にＳｉＯＮを用いることの記載がある。
【特許文献１】特開２００２−７６３５６号公報
【特許文献２】国際公開ＷＯ２００５／０８８７２６Ａ１号パンフレット
【非特許文献１】Ｎａｔｕｒｅ，４８８，４３２，（２００４）
【非特許文献２】日経マイクロデバイス２００６年２月号第７３頁の図７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
アモルファスシリコン薄膜トランジスタ（ＴＦＴ）をはじめとして、一般的にＴＦＴは多くの微細加工プロセスにより形成されている。低コストで安定動作をするＴＦＴの製造には、微細加工プロセスの簡略化が重要である。
【０００８】
特許文献１、特許文献２及び非特許文献１に記載されているような亜鉛及び酸素からなる透明半導体膜をＴＦＴのチャネル領域に用いた場合には、以下のような難点がある。
【０００９】
すなわち、導電性透明酸化物チャネル領域の形成は、フォトリソグラフィー法とドライエッチング又はウェットエッチングを用いて形成される。
【００１０】
ドライエッチングは通常高価な真空装置を用いて行われ製造コスト増加の要因となる。低コスト化の上ではウェットエッチングが有効である。
【００１１】
しかし、ウェットエッチングでは、微細加工精度の低下及びウェットプロセスによるチャネル領域への水分吸着など素子サイズに制限が加わる場合や乾燥プロセスの付加などスループットを低下させる場合がある。
【００１２】
そこで、本発明は、酸化物半導体を用いた薄膜トランジスタの形成プロセスの簡略化により低コストで安定な表示素子及びその形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、上記課題を解決するための手段として、基板上にゲート電極が形成される薄膜トランジスタの形成方法において、前記ゲート電極を形成する工程と、該ゲート電極を覆うように金属酸化物層を形成する工程と、ソース電極及びドレイン電極を形成する工程と、不活性ガス中で熱処理することにより前記金属酸化物層の一部をチャネル領域に変化させる工程と、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、高抵抗領域とチャネル領域を形成するための金属酸化物層を１度の成膜プロセスで形成する。例えば、高抵抗の金属酸化物層を形成し、当該高抵抗層の一部に熱処理を行うことで局所的に低抵抗化する。そして当該低抵抗化した領域をチャネル領域として利用するものである。その結果、高抵抗領域とチャネル領域を同一成膜プロセスで形成した金属酸化物層を利用して形成することができる。このように金属酸化物層（高抵抗層）の一部を局所的に変質させることにより、高抵抗領域とチャネル層として機能する領域（チャネル領域）を形成することで、従来必要であった半導体領域のエッチングプロセスを省略することができる。
【００１５】
この酸化物半導体ＴＦＴ及び形成方法を用いることにより、低コストで安定な薄膜ＴＦＴからなる電子素子の提供が可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。
【００１７】
本発明の実施形態の薄膜トランジスタは、高抵抗領域とチャネル領域を同一金属酸化物層で構成されていることを特徴とする。
【００１８】
そして、本発明は、以下に説明する特定の金属酸化物材料に特定の熱処理を行うことにより、局所的に金属酸化物材料の特性を変化させることで同一アモルファス酸化物層により高抵抗領域とチャネル領域を形成するものである。
【００１９】
本発明において、「金属酸化物層の一部をチャネル領域に変化させる」とは、金属酸化物層の少なくとも一部の領域を熱処理によって変質させ、半導体装置のチャネル層としての機能を果たす電気特性に変化させることをいう。
【００２０】
図８は、本発明の一形態である薄膜トランジスタの製造工程を示すフローチャートである。
【００２１】
基板上にゲート電極が形成される薄膜トランジスタの形成方法について工程に沿って説明する。
【００２２】
（ゲート電極を形成する工程：Ｓ１１）
この工程は使用する基板のサイズやその目的に合わせて、予め電圧降下分、又は上昇する熱量等を考慮に入れ、ゲート電極材料や、ゲート電極幅、ゲート電極膜厚を計算し設計される。所望のゲート電極は、真空蒸着、又はスパッタ法で形成、ホトリソグラフィープロセス（フォトリソグラフィープロセスともいう）を経て形成される。
【００２３】
（金属酸化物層を形成する工程：Ｓ１２）
この工程は所望のゲート電極形成後、該ゲート電極を覆うように金属酸化物層を形成する工程で、ゲート絶縁膜としても使用できうる高抵抗な膜をスパッタ法等で形成する。この工程では、ホトリソグラフィープロセスによるパターニングを省くことも可能である。
【００２４】
（ソース電極及びドレイン電極を形成する工程：Ｓ１３）
この工程は所望の位置にメタル等でソース電極及びドレイン電極をホトリソグラフィープロセス等によりパターニングする工程である。
【００２５】
（金属酸化物層の一部をチャネル領域に変化させる工程：Ｓ１４）
この工程は本発明の重要な工程の一つで、不活性ガス中で熱処理することで、金属酸化物層（高抵抗層）の一部を局所的に変質させることにより、高抵抗領域とチャネル層として機能する領域（チャネル領域）を形成する工程である。また、この工程は複数回繰り返して、所望のチャネル領域を得ることもできる。
【００２６】
以上の工程を経て、本発明の薄膜トランジスタが形成される。
【００２７】
また、図９は、本発明の別の形態である、別途ゲート絶縁膜を設ける工程を有する薄膜トランジスタの製造工程を示すフローチャートである。
【００２８】
図８の工程図の説明と同様に図９に示した各工程を説明する。
【００２９】
（基板上にゲート電極を形成する工程：Ｓ２１）
この工程は、基板上にゲート電極を形成するに際して使用する基板のサイズやその目的に合わせて、予め電圧降下分又は上昇する熱量等を考慮に入れ、ゲート電極材料や、ゲート電極幅、ゲート電極膜厚を計算し設計される。所望のゲート電極は、真空蒸着又はスパッタ法で形成、ホトリソグラフィープロセスを経て形成される。
【００３０】
（ゲート絶縁膜を形成する工程：Ｓ２２）
この工程は、ゲート電極を覆うように形成され、ゲートリーク電流が薄膜トランジスタの動作に悪影響を与えない、膜質、膜厚、ゲート電極カバーレッジを少なくとも有していなくてはならない。
【００３１】
（金属酸化物層を形成する工程：Ｓ２３）
この工程はゲート絶縁膜形成後に金属酸化物層を形成する工程で、ゲート絶縁膜としても使用可能な高抵抗な膜を、スパッタ法等で薄膜に形成する。ここでは、ゲート絶縁膜としての機能を必ずしも持つ必要はないので、薄膜形成ができる。また、この工程では、ホトリソグラフィープロセスによるパターニングを省くことも可能である。
【００３２】
（ソース電極及びドレイン電極を形成する工程：Ｓ２４）
この工程は所望の位置にメタル等でソース電極及びドレイン電極をホトリソグラフィープロセス等によりパターニングする工程である。
【００３３】
（前記金属酸化物層の一部をチャネル領域に変化させる工程：Ｓ２５）
この工程は本発明の重要な工程の一つで、不活性ガス中で熱処理することで、金属酸化物層（高抵抗層）の一部を局所的に変質させることにより、高抵抗領域とチャネル層として機能する領域（チャネル領域）を形成する工程である。また、この工程は複数回繰り返して、所望のチャネル領域を得ることもできる。以上の工程を経て、本発明の薄膜トランジスタが形成される。
【００３４】
本発明の実施形態の薄膜トランジスタの高抵抗領域とチャネル領域は、Ｚｎ、Ｉｎを含む酸化物を用いることが好ましい。
【００３５】
そして、高抵抗領域は、Ｚｎと、Ｉｎ、Ｇａ、Ａｌ、Ｆｅ、Ｓｎ、Ｍｇ、Ｃａ、Ｓｉ、Ｇｅのうち少なくとも１種とを含み、その抵抗値が１０８Ω・ｃｍ以上であるアモルファス酸化物を用いることが好ましい。
【００３６】
さらに、好ましくはその抵抗値が１０１０Ω・ｃｍ以上であるアモルファス酸化物を用いることが好ましい。
【００３７】
本実施の形態の薄膜トランジスタからなる電子素子は表示装置の駆動トランジスタとして用いることができる。
【００３８】
その場合、２００ｄｐｉ画素サイズから想定される、隣り合ったＴＦＴのソース・ドレイン電極間距離は１０μｍ程度、画素内でのＴＦＴ幅は１００μｍ程度となる。
【００３９】
この素子間を電気的に分離する高抵抗領域は膜厚５０ｎｍと仮定して当該領域（素子間分離膜ともいう）の抵抗率を変数としてリーク電流を見積もると図７のようになる。
【００４０】
有機ＥＬ駆動ＴＦＴとして用いるには、上記リーク電流は１０−１１Ａ以下が要求されるため上記高抵抗領域（素子間分離膜）は上記のように１０１０Ω・ｃｍ以上の膜抵抗率が必要となる。
【００４１】
次に、本発明のアモルファス酸化物半導体を高抵抗領域（高抵抗層）として機能させる場合についてさらに説明する。
【００４２】
ＺｎＯを主成分とした多結晶導電性透明酸化物では、酸素欠陥が入りやすく、キャリア電子が多数発生する。また、結晶粒界部分が存在するため、抵抗率が上記した値よりも小さくなるため、本発明の高抵抗領域とすることが困難である。
【００４３】
本発明では、酸化物半導体中のキャリア電子の生成を抑制し、かつ酸化物がアモルファス構造を形成しやすくしている元素（具体的にはＧａ）を添加する。このようにすることにより素子間分離領域として機能するために十分な１０１０Ω・ｃｍ以上の高抵抗率の酸化物膜（高抵抗層）を得ることができる。
【００４４】
本発明の高抵抗領域にもとめられる電気特性は、１０８Ω・ｃｍ以上１０１０Ω・ｃｍ以下が好ましい。１０１０Ω・ｃｍ以上に高抵抗な場合は、アニール処理後にチャネル層とすることが難しい。また１０８Ω・ｃｍ以下の場合はリーク電流が大きくなるため、素子間分離領域（素子間分離膜）としての機能が低下する。
【００４５】
一方、本発明のチャネル領域は、上記高抵抗領域（高抵抗層）に熱処理を行うことによりチャネル層として機能するように半導体の電気特性を変質させるものである。
【００４６】
本発明のチャネル領域に求められる電気特性は１０１Ω・ｃｍ以上１０７Ω・ｃｍ以下が好ましい。当該範囲を超えると、ＴＦＴとした場合の特性が低下する。本発明において上記高抵抗領域をチャネル領域として機能するように変質させるには以下の熱処理（アニール）を行う。
【００４７】
すなわち、真空中から大気圧の範囲から選択される圧力（例えば１．１×１０５〜１．０×１０-３Ｐａ）不活性ガス（Ｎ２，Ａｒ，Ｈｅ，Ｎｅ，Ｋｒ，Ｘｅ等）雰囲気中で１５０℃〜２５０℃の温度範囲で、数十秒から数十分の熱処理を行う。
【００４８】
また、本発明において、上記熱処理（アニール）を行った後のチャネル領域は、アモルファスの状態が維持されていることが重要である。例えば、熱処理（アニール）の温度範囲の条件が上記本発明の範囲と異なるとチャネル領域が結晶化する場合がある。このようにチャネル領域が結晶化すると、必要以上に低抵抗化して、チャネルとしての特性が低下する場合や、チャネルとして機能しなくなる場合がある。
【００４９】
また、本発明において局所的に金属酸化物層（膜）の抵抗率を変化させる（チャネル領域に変質させる）具体的な方法としては、以下の方法が挙げられる。
【００５０】
ソース電極又はドレイン電極にメタル又は、酸化物絶縁体層よりもバンドギャップが小さい材料（ＩＴＯ，ＩＺＯ等）を用い、ＵＶランプ、可視光ランプ、赤外線ランプ、近赤外線ランプ、遠赤外線ランプ又は可視光レーザー等を照射する。このようにすることで、ソース電極又はドレイン電極が選択的に加熱されるため、当該電極と接している領域を局所的に低抵抗化することができる。この場合も上記の場合と同様に熱処理（アニール）を行った領域のアモルファス状態が当該熱処理の前後で維持されることが重要である。
【００５１】
また、ソース電極又はドレイン電極に金属を用いて、紫外線レーザーや、エキシマレーザーを酸化物半導体に照射する。上記金属からなる電極は紫外線レーザーや、エキシマレーザーを反射する（吸収し難い）。
【００５２】
したがって、このようにすることにより、より素早くソース電極とドレイン電極間の領域を、局所的に低抵抗化してチャネル領域とすることができる。この場合も上記の場合と同様に熱処理（アニール）を行った領域のアモルファス状態が当該熱処理の前後で維持されることが重要である。
【００５３】
また、トップゲート型ＴＦＴを使用する場合は、基板上にソース電極及びドレイン電極を形成する。次いで、ソース電極及びドレイン電極上に、ゲート絶縁膜としても使用可能な高抵抗な金属酸化物層を形成し、所望の位置にゲート電極を形成する。
【００５４】
ソース電極及びドレイン電極近傍を不活性ガス中で基板裏面側より、上記光源を用いて照射することで上記と同様の熱処理（アニール）ができる。この熱処理により、高抵抗領域とチャネル層として機能する領域（チャネル領域）を形成することができる。
【００５５】
この場合も熱処理（アニール）を行った領域のアモルファス状態が熱処理の前後で維持されることが重要である。
【００５６】
また、トップゲート型ＴＦＴにおいても、基板上にソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に、ゲート絶縁膜を形成した後、ゲート絶縁膜としても使用可能な高抵抗な金属酸化物層を形成する。
【００５７】
その後所望の位置にゲート電極を形成し熱処理をすることで薄膜トランジスタを形成することもできる。
【００５８】
この場合、高抵抗な金属酸化物層は、ゲート絶縁膜としての機能を必ずしも持つ必要はないので、アニール後にチャネル層として機能する領域（チャネル領域）を形成できる膜厚で形成することができる。
【００５９】
本発明において、高抵抗領域とチャネル領域としてＩｎと、Ｚｎと、Ｏとを含むアモルファス酸化物を用いる場合、室温で作製することができるため、絶縁膜もスパッタ法を用いればすべての成膜工程を室温で形成できる。
【００６０】
また、基板として金属基板やガラス基板はもちろん、プラスチック基板やプラスチックフィルムなどを用いることもできる。
【００６１】
（第１の実施形態：逆スタガ型ＴＦＴ）
図１は、本発明の第１の実施形態の薄膜トランジスタとして、ボトムゲート構造の薄膜トランジスタの構成を示す断面図である。
【００６２】
基板１上にゲート電極４を設け、その上に１０１０Ω・ｃｍ以上の高抵抗率を示す、金属酸化物層としての高抵抗酸化物層７を設ける。
【００６３】
この上にソース電極６及びドレイン電極５を設ける当該電極材料としては、例えばＭｏ、Ｔｉ、Ｗ、Ａｌから選択される金属、又は当該金属の合金からなる、少なくとも１層を用いることができる。具体的には、相対的に低抵抗の金属からなる導電体を上下に別の導電体で挟んだ３層構成（Ｍｏ／Ｗ／Ｍｏ，Ｍｏ／Ａｌ／Ｍｏ，Ｔｉ／Ａｌ／Ｔｉ，Ｔｉ／Ｍｏ／Ｔｉ，ＭｏＷ／Ａｌ／ＭｏＷなど）である。
【００６４】
その後、図３に示す高抵抗酸化物層をＡｒガス中で熱処理（以後アニールと記す）した際の抵抗率の変化をもとに、所望の温度でアニールすることで高抵抗酸化物層の一部を低抵抗化することによりチャネル領域２を設ける。
【００６５】
その際、半導体領域として１０３Ω・ｃｍ以上１０７Ω・ｃｍ以下の抵抗値とすることが望ましい。この抵抗値をとることにより電界効果移動度１ｃｍ２／Ｖｓ以上を得ることができる。ここでは、Ａｒガス雰囲気中、大気圧で、可視光ランプを用い、１０分間照射し、ソース電極及びドレイン電極に隣接した領域を局所的に低抵抗化することでチャネル領域を形成した。
【００６６】
こうして、半導体領域のエッチングプロセスを用いることなく素子分離領域と酸化物半導体領域を一体形成した逆スタガ型ボトムゲート薄膜トランジスタを形成することができる。
【００６７】
このように、半導体領域のエッチングプロセスをなくすことで、生産時のスループットが上がる。さらに、半導体層と、ゲート絶縁膜との成膜に伴う物理的な界面が存在しないため、界面準位が減少し、ヒステリシスの改善や、長期安定性も向上することができる。
【００６８】
また、アモルファスは測定対象薄膜に入射角度０．５度程度の低入射角によるＸ線回折を行った場合に明瞭な回折ピークが検出されないことで確認できる。明瞭な回折ピークが検出されないということは、ハローパターンが観測されることである。
【００６９】
なお、本実施形態において、上記した材料を電界効果型トランジスタの素子分離領域と酸化物半導体領域に用いる場合に、素子分離領域と酸化物半導体領域が微結晶状態の構成材料を含むことを除外するものではない。
【００７０】
（第２の実施形態：逆スタガ型ＴＦＴ）
図２は、本発明の第２の実施形態の薄膜トランジスタとして、ボトムゲート構造の薄膜トランジスタの構成を示す断面図である。
【００７１】
基板１上にゲート電極４を設け、さらにゲート絶縁膜３、その上に１０１０Ω・ｃｍ以上の高抵抗率を示す、金属酸化物層としての高抵抗酸化物層７を設ける。
【００７２】
この上にソース電極６及びドレイン電極５を設ける。
【００７３】
その後、図３に示す高抵抗酸化物層を不活性ガス中でアニールした際の抵抗率の変化をもとに、所望の温度でアニールすることで、高抵抗酸化物層の一部を低抵抗化することによりチャネル領域２を設ける。アニールの際に用いる不活性ガスとしてはＨｅガスを使用する。その際、半導体領域として１０３Ω・ｃｍ以上１０７Ω・ｃｍ以下の抵抗値とすることが望ましい。この抵抗値をとることにより電界効果移動度１ｃｍ２／Ｖｓ以上を得ることができる。ここでは、Ｈｅガス雰囲気中大気圧で、近赤外線ランプを用い、１５分間照射し、ソース電極及びドレイン電極に隣接した領域を局所的に低抵抗化することでチャネル領域を形成した。
【００７４】
こうして、半導体領域のエッチングプロセスを用いることなく素子分離領域と酸化物半導体領域を一体形成した逆スタガ型ボトムゲート薄膜トランジスタを形成することができる。
【００７５】
また、アモルファスは、測定対象薄膜に入射角度０．５度程度の低入射角によるＸ線回折を行った場合に明瞭な回折ピークが検出されないことで確認できる。明瞭な回折ピークが検出されないということは、ハローパターンが観測されることである。
【００７６】
なお、本実施形態において、上記した材料を電界効果型トランジスタの素子分離領域と酸化物半導体領域に用いる場合に、当該素子分離領域と酸化物半導体領域が微結晶状態の構成材料を含むことを除外するものではない。
【００７７】
（第３の実施形態：表示装置）
次に上記薄膜トランジスタの出力端子であるドレインに、有機又は無機のエレクトロルミネッセンス（ＥＬ）素子、液晶素子等の表示素子の電極に接続することで表示装置を構成することができる。
【００７８】
以下に表示装置の図を用いて具体的な表示装置構成の例を説明する。
【００７９】
図４は、表示素子としてのエレクトロルミネッセンス素子を用いた例を示す断面図である。
【００８０】
たとえば、図４に示すように、基体４１１上に、ゲート電極４１６及びゲート絶縁膜４１５を形成後、高抵抗率を示す高抵抗酸化物層４２１を形成する。
【００８１】
さらに、ソース電極４１３及びドレイン電極４１４を形成後、不活性ガス中でアニールすることで、高抵抗酸化物層４２１の一部を低抵抗化することによりチャネル領域４１２を形成しＴＦＴを形成する。
【００８２】
そして、ドレイン電極４１４に層間絶縁膜４１７を介して電極４１８が接続されている。電極４１８上には発光層４１９が積層され、さらに発光層４１９上には電極４２０が積層されている。
【００８３】
このような構成により、発光層４１９に注入する電流をソース電極４１３からドレイン電極４１４にチャネル領域４１２を介して流れる電流値によって制御することが可能となる。
【００８４】
したがって、これをＴＦＴのゲート４１６の電圧によって制御することができる。ここで、電極４１８、発光層４１９及び電極４２０は無機又は有機のエレクトロルミネッセンス素子を構成する。
【００８５】
図５は、表示素子としての液晶セルを用いた例を示す断面図である。
【００８６】
図５に示すように、ドレイン電極５１４が延長されて電極５１８を兼ねており、これを高抵抗膜５２２及び５２４に挟まれた液晶セルや電気泳動型粒子セル５２３へ電圧を印加する電極５１８とする構成を取ることができる。
【００８７】
液晶セルや電気泳動型粒子セル５２３、高抵抗領域５２２並びに５２４、電極５１８及び電極５２０は表示素子を構成する。
【００８８】
これら表示素子に印加する電圧を、ソース電極５１３からドレイン電極５１４にチャネル領域５１２を介して流れる電流値によって制御することが可能となる。
【００８９】
したがって、これをＴＦＴのゲート電極５１６の電圧によって制御することができる。ここで表示素子の表示媒体が流体と粒子を絶縁性皮膜中に封止したカプセルであるなら、高抵抗膜５２２及び５２４は不要である。
【００９０】
また、上記の２例においては、表示素子を駆動する一対の電極が基体と平行に設けられた例を図示したが、本実施形態は必ずしも本構成に限定されるものではない。
【００９１】
例えば、ＴＦＴの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、いずれかの電極又は両電極が基体と垂直に設けられていてもよい。
【００９２】
さらに、上記の２例においては、表示素子に接続されるＴＦＴを一つだけ図示したが、必ずしも本構成に限定されるものではない。
【００９３】
例えば、図中に示したＴＦＴがさらに別のＴＦＴに接続されていてもよく、図中のＴＦＴはそれらＴＦＴによる回路の最終段であればよい。
【００９４】
ここで、表示素子を駆動する一対の電極が基体と平行に設けられ、表示素子がエレクトロルミネッセンス素子又は反射型液晶素子等の反射型表示素子である場合、以下のようにする必要がある。それは、一対の電極のうちのいずれかを発光波長又は反射光の波長に対して透明にすることである。また、透過型液晶素子等の透過型表示素子ならば両電極とも透過光に対して透明にする必要がある。
【００９５】
さらに、本実施形態のＴＦＴでは、全ての構成体を透明にすることも可能であり、これにより透明な表示素子を形成することもできる。
【００９６】
また、軽量可撓で透明な樹脂製プラスチック基板など低耐熱性基体の上にも、かかる表示素子を設けることができる。
【００９７】
図６は、エレクトロルミネッセンス素子（ここでは有機エレクトロルミネッセンス素子）と薄膜トランジスタを含む画素を二次元状に配置した表示装置の回路を示す回路図である。
【００９８】
図６において、６１は有機ＥＬ層６４を駆動するトランジスタであり、６２は画素を選択するトランジスタである。
【００９９】
また、コンデンサ６３は選択された状態を保持するためのものであり、共通電極線６７とトランジスタ２のソース部分との間に電荷を蓄え、トランジスタ１のゲートの信号を保持している。画素選択は走査電極線６５と信号電極線６６により決定される。
【０１００】
より具体的に説明すると、画像信号がドライバ回路（不図示）から走査電極６５を通してゲート電極へパルス信号で印加される。
【０１０１】
それと同時に、別のドライバ回路（不図示）から信号電極６６を通してやはりパルス信号でトランジスタ６２へと印加されて画素が選択される。
【０１０２】
そのとき、トランジスタ６２がＯＮとなり信号電極線６６とトランジスタ６２のソースの間にあるコンデンサ６３に電荷が蓄積される。
【０１０３】
これにより、トランジスタ６１のゲート電圧が所望の電圧に保持されトランジスタ６１はＯＮになる。
【０１０４】
この状態は次の信号を受け取るまで保持される。
【０１０５】
トランジスタ６１がＯＮである状態の間、有機ＥＬ層６４には電圧、電流が供給され続け発光が維持されることになる。
【０１０６】
この図６の例では１画素にトランジスタ２個コンデンサー１個の構成であるが、性能を向上させるためにさらに多くのトランジスタ等を組み込んでも構わない。
【０１０７】
本質的なのはトランジスタ部分に本発明の低温で形成でき透明のＴＦＴであるＩｎ−Ｇａ−Ｚｎ−Ｏ系のＴＦＴを用いることにより、有効なエレクトロルミネッセンス素子が得られる。
【０１０８】
次に本発明の実施例について図面を用いて説明する。
【０１０９】
（実施例１）
本実施例では、図１に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子の形成方法を示す。
【０１１０】
先ずガラス基板（コーニング社製１７３７）にフォトリソグラフィー法とリフトオフ法を用いＴｉ１０ｎｍ／Ａｕ１００ｎｍのゲート端子を形成した。
【０１１１】
さらにその上に、スパッタ法で、高抵抗率を示す高抵抗酸化物層を厚さ４００ｎｍの金属組成比がＩｎ:Ｇａ:Ｚｎ＝１．００：０．９４：０．６５となるアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜を室温形成する。
【０１１２】
なお、ターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１:１:１の焼結体を用いる。
【０１１３】
その際、スパッタガスとして酸素アルゴン混合ガスを用い、酸素アルゴン混合ガスの全圧は５．０×１０-１Ｐａであり、酸素分圧は７.０×１０-２Ｐａとする。
【０１１４】
こうして得られる膜は素子分離領域として機能するために十分な１０１０Ω・ｃｍ以上の高抵抗率の酸化物薄膜を得ることが可能となる。
【０１１５】
その後、Ｍｏ１００ｎｍ／Ｔｉ５ｎｍを電子ビーム蒸着法により成膜し、フォトリソグラフィー法とリフトオフ法によりソース電極及びドレイン電極を形成する。
【０１１６】
さらにその後、不活性ガス雰囲気下において、可視光域の光に透明な高抵抗アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜をランプ加熱する。ここでは、Ａｒガス雰囲気中、大気圧で、可視光ランプを用い、１０分間照射し、ソース電極及びドレイン電極に隣接した領域を局所的に低抵抗化することでチャネル領域を形成した。
【０１１７】
ソース・ドレイン電極がランプの光を吸収反射するため、ソース・ドレイン電極を局所的に１５０℃以上２５０℃以下に加熱することが可能となり半導体領域（チャネル領域）を形成する。
【０１１８】
こうして、半導体領域のエッチングプロセスを用いることなく素子分離領域と酸化物半導体領域を一体形成した図１に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を完成することが可能である。
【０１１９】
このＭＩＳＦＥＴ素子は、電界効果移動度１ｃｍ２／Ｖｓ以上、またオフ電流１Ｅ−１１（Ａ）以下が可能となる。
【０１２０】
（実施例２）
本実施例では、図２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子の形成方法を示す。
【０１２１】
先ずガラス基板（コーニング社製１７３７）にフォトリソグラフィー法とリフトオフ法を用いＴｉ１０ｎｍ／Ｎｉ１００ｎｍのゲート端子を形成した。
【０１２２】
さらにその上に、スパッタ法によりａ−ＳｉＯｘによる絶縁層を１００ｎｍ形成した。
【０１２３】
その際、スパッタターゲットにはＳｉＯ２ターゲットを用い、スパッタガスに酸素アルゴン混合ガスを用いた。
【０１２４】
そして、その上に、室温においてスパッタ法で、素子分離領域と酸化物半導体領域として用いる厚さ３５ｎｍの金属組成比がＩｎ:Ｇａ:Ｚｎ＝１．００：０．９４：０．６５となるアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜を形成する。
【０１２５】
その際、スパッタガスとして酸素アルゴン混合ガスを用い、酸素アルゴン混合ガスの全圧は５．１×１０-１Ｐａであり、酸素分圧は６．５×１０-２Ｐａとする。
【０１２６】
こうして得られる膜は素子分離領域として機能するために十分な１０１０Ω・ｃｍ以上の高抵抗率の酸化物薄膜を得ることが可能となる。
【０１２７】
その後、不活性ガス雰囲気下（Ｈｅガス）において、可視光域の光に透明な絶縁層であるａ−ＳｉＯｘと高抵抗アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜をランプ加熱する。ここでは、Ｈｅガス雰囲気中、大気圧で、近赤外ランプを用い、１５分間照射し、ソース電極及びドレイン電極に隣接した領域を局所的に低抵抗化することでチャネル領域を形成した。
【０１２８】
ゲート電極のみがランプの光を吸収反射するため、ゲート電極上部のみを局所的に１５０℃以上２００℃以下に加熱することが可能となり半導体領域（チャネル領域）を形成する。
【０１２９】
最後にＡｕ１００ｎｍ／Ｔｉ５ｎｍを電子ビーム蒸着法により成膜し、フォトリソグラフィー法とリフトオフ法によりソース及びドレイン端子を形成する。
【０１３０】
こうして、半導体領域のエッチングプロセスを用いることなく素子分離領域と酸化物半導体領域を一体形成した図２に示す逆スタガ（ボトムゲート）型ＭＩＳＦＥＴ素子を完成することが可能である。
【０１３１】
このＭＩＳＦＥＴ素子は、電界効果移動度１ｃｍ２／Ｖｓ以上、またオフ電流１Ｅ-１１（Ａ）以下が可能となる。
【０１３２】
（実施例３）
本実施例では、図５の液晶セルを用いた表示装置について説明する。
【０１３３】
ＴＦＴの製造工程は実施例２と同様である。
【０１３４】
上記ＴＦＴにおいて、ドレイン電極をなすＩＴＯ膜の島の短辺を１００μｍまで延長し、延長された９０μｍの部分を残し、ソース電極及びゲート電極への配線を確保した上で、ＴＦＴを絶縁層で被覆する。
【０１３５】
この上にポリイミド膜を塗布し、ラビング工程を施す。
【０１３６】
一方で、同じくプラスチック基板上にＩＴＯ膜とポリイミド膜を形成し、ラビング工程を施したものを用意し、上記ＴＦＴを形成した基板と５μｍの空隙を空けて対向させ、ここにネマチック液晶を注入する。
【０１３７】
さらにこの構造体の両側に一対の偏光板を設ける。
【０１３８】
ここで、ＴＦＴのソース電極に電圧を印加しゲート電極の印加電圧を変化させると、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域のみ光透過率が変化する。
【０１３９】
またその透過率は、ＴＦＴがオン状態となるゲート電圧の下ではソース−ドレイン間電圧によっても連続的に変化させることができる。
【０１４０】
このようにして、図５に対応した、液晶セルを表示素子とする表示装置を作成する。
【０１４１】
本実施例において、ＴＦＴを形成する基板として白色のプラスチック基板を用い、ＴＦＴの各電極を金に置き換え、ポリイミド膜と偏光板を廃する構成とする。
【０１４２】
そして、白色と透明のプラスチック基板の空隙に粒子と流体を絶縁性皮膜にて被覆したカプセルを充填させる構成とする。
【０１４３】
この構成の表示装置の場合、本ＴＦＴによって延長されたドレイン電極と上部のＩＴＯ膜間の電圧が制御され、よってカプセル内の粒子が上下に移動する。
【０１４４】
それによって、透明基板側から見た延長されたドレイン電極領域の反射率を制御することで表示を行うことができる。
【０１４５】
また、本実施例において、ＴＦＴを複数隣接して形成して、４トランジスタ１キャパシタ構成の電流制御回路を構成し最終段トランジスタの一つを図４のＴＦＴとして、エレクトロルミネッセンス素子を駆動することもできる。
【０１４６】
たとえば、上記のＩＴＯ膜をドレイン電極とするＴＦＴを用いる。
【０１４７】
そして、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域に電荷注入層と発光層からなる有機エレクトロルミネッセンス素子を形成する。
【０１４８】
こうして、エレクトロルミネッセンス素子を用いる表示装置を形成することができる。
【０１４９】
（実施例４）
本実施例では、実施例３の表示素子とＴＦＴとを二次元に配列させる。
【０１５０】
たとえば、実施例３の液晶セルやエレクトロルミネッセンス素子等の表示素子とＴＦＴとを含めて約３０μｍ×１１５μｍの面積を占める画素を、以下のように配列する。短辺方向に４０μｍピッチ、長辺方向に１２０μｍピッチでそれぞれ７４２５×１７９０個である。
【０１５１】
そして、長辺方向に７４２５個のＴＦＴのゲート電極を貫くゲート配線を１７９０本、１７９０個のＴＦＴのソース電極が非晶質酸化物半導体膜の島から５μｍはみ出した部分を短辺方向に貫く信号配線を７４２５本設ける。
【０１５２】
そして、それぞれをゲートドライバ回路及びソースドライバ回路に接続する。
【０１５３】
さらに液晶表示素子の場合、液晶表示素子と同サイズで位置を合わせＲＧＢが長辺方向に反復するカラーフィルタを表面に設ければ約２１１ｐｐｉでＡ４サイズのアクティブマトリクス型カラー画像表示装置を構成することができる。
【０１５４】
また、エレクトロルミネッセンス素子においても一つのエレクトロルミネッセンス素子に含まれる２ＴＦＴのうち第１ＴＦＴのゲート電極をゲート線に配線し、第２ＴＦＴのソース電極を信号線に配線する。そして、エレクトロルミネッセンス素子の発光波長を長辺方向にＲＧＢで反復させる。
【０１５５】
このようにすることで、同じ解像度の発光型カラー画像表示装置を構成することができる。
【０１５６】
ここで、アクティブマトリクスを駆動するドライバ回路は、画素のＴＦＴと同じ本発明のＴＦＴを用いて構成しても良いし、既存のＩＣチップを用いても良い。
【０１５７】
（実施例５）
本実施例では、図５の液晶セルと同様な構成を有する電気泳動型表示装置について説明する。
【０１５８】
ＴＦＴの製造工程は実施例２と同様である。ただし、本実施例で用いられるＴＦＴのサイズは、チャネル長が７０μｍ、チャネル幅が１４０μｍ、ゲートオーバーラップ長が５μｍで、画素サイズにあわせたＴＦＴを用いた。
【０１５９】
上記ＴＦＴにおいて、ドレイン電極をなすＩＴＯ膜の島の短辺を３３８μｍまで延長し、延長された２３０μｍの部分を残し、ソース電極及びゲート電極への配線を確保した上で、ＴＦＴを絶縁層で被覆する。
【０１６０】
また、不図示の透明基板上に電極を形成し、その電極面を、前記ＩＴＯ膜側と対向するように配置し、電気泳動粒子を含んだ着色溶媒が漏れないように、隔壁等で封止し、電極間距離８０μｍを保持した。この電極間に黒の色素で着色した溶媒と、白の泳動粒子（酸化チタン：平均粒径  ６μｍ）を分散した。ここに、ＴＦＴ側から電圧を印加することで白黒表示をすることができる。
【０１６１】
また、無色透明液体シリコーンオイルに、着色帯電泳動粒子ポリスチレン樹脂にカーボンを混ぜた粒子（平均粒径１．５μｍ）を用いても、白黒表示をすることができる。ただし、この場合の電極は高反射率の金属の方が、コントラストが取れて良い。
【０１６２】
また、この着色帯電泳動粒子は、粒径１０μｍ以下の小粒径カラートナーも使用でき、容易にカラー表示することもできる。
【０１６３】
また、この電極が対向した電極間に、コレステリック液晶を注入し、このコレステリック液晶の特性に合った光を反射することで、カラー化することもできる。
【産業上の利用可能性】
【０１６４】
本発明に係る薄膜トランジスタ（ＴＦＴ）からなる電子素子は、ＬＣＤや有機ＥＬディスプレイのスイッチング素子として応用することができる。
【０１６５】
また、プラスチックフィルムをはじめとするフレキシブル素材に低温でＴＦＴの全てのプロセスを形成することが可能であり、フレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用できる。
【図面の簡単な説明】
【０１６６】
【図１】本発明の第１の実施形態の薄膜トランジスタとして、ボトムゲート構造の薄膜トランジスタの構成を示す断面図である。
【図２】本発明の第２の実施形態の薄膜トランジスタとして、ボトムゲート構造の薄膜トランジスタの構成を示す断面図である。
【図３】高抵抗アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜をＡｒガス中でアニールした際の抵抗率の変化を示す図である。
【図４】表示素子としてのエレクトロルミネッセンス素子を用いた例を示す断面図である。
【図５】表示素子としての液晶セルを用いた例を示す断面図である。
【図６】エレクトロルミネッセンス素子と薄膜トランジスタを含む画素を二次元状に配置した表示装置の回路を示す回路図である。
【図７】膜の抵抗率とリーク電流との関係とを示すグラフである。
【図８】本発明の一形態である薄膜トランジスタの製造工程を示すフローチャートである。
【図９】図８とは別の形態である、ゲート絶縁膜を設ける工程を有する薄膜トランジスタの製造工程を示すフローチャートである。
【符号の説明】
【０１６７】
１  基板
２  チャネル領域（半導体領域）
３  ゲート絶縁膜
４  ゲート電極（ゲート端子）
５  ドレイン電極（ドレイン端子）
６  ソース電極（ソース端子）
７  高抵抗酸化物層（金属酸化物層）
４１１  基体
４１２  チャネル領域
４１３  ソース電極
４１４  ドレイン電極
４１５  ゲート絶縁
４１６  ゲート電極
４１７  層間絶縁膜
４１８  電極
４１９  発光層
４２０  電極
４２１  高抵抗酸化物層
５１１  基体
５１２  チャネル領域
５１３  ソース電極
５１４  ドレイン電極
５１５  ゲート絶縁
５１６  ゲート電極
５１７  保護層
５１８  電極
５２０  電極
５２１  高抵抗領域
５２２  高抵抗膜
５２３  液晶セルや電気泳動型粒子セル
５２４  高抵抗膜
【図１】
2008235871.tif 000003
【図２】
2008235871.tif 000004
【図３】
2008235871.tif 000005
【図４】
2008235871.tif 000006
【図５】
2008235871.tif 000007
【図６】
2008235871.tif 000008
【図７】
2008235871.tif 000009
【図８】
2008235871.tif 000010
【図９】
2008235871.tif 000011