(57)【要約】【課題】デルタ配列において、画素電極とソースバスラインとの間の寄生容量を低減可能な表示装置を実現する。【解決手段】蛇行し凹部領域を備える複数のソースバスラインと、該複数のソースバスラインを覆う絶縁膜と、該絶縁膜上に形成され、上記凹部領域に少なくとも一部分が配置される複数の画素電極を含む表示装置において、上記複数の画素電極の内の一つの画素電極２１に注目したとき、画素電極２１と、該画素電極２１にデータ信号を印加する第一のソースバスラインとの間に形成される容量をＣｓｄ１とし、画素電極２１と、上記第一のソースバスラインと隣り合うソースバスラインであって画素電極２１の上記第一のソースバスライン配置側とは反対側に配置される第二のソースバスラインとの間に形成される容量をＣｓｄ２としたときに、Ｃｓｄ２がＣｓｄ１より小さい。【選択図】図１６
2008097035.tif 000002
【特許請求の範囲】
【請求項１】
蛇行し凹部領域を備える複数のソースバスラインと、該複数のソースバスラインを覆う絶縁膜と、該絶縁膜上に形成され、上記凹部領域に少なくとも一部分が配置される複数の画素電極を含む表示装置において、
上記複数の画素電極の内の一つの画素電極に注目したとき、
上記一つの画素電極と、上記一つの画素電極にデータ信号を印加する第一のソースバスラインとの間に形成される容量をＣｓｄ１とし、
上記一つの画素電極と、上記第一のソースバスラインと隣り合うソースバスラインであって上記一つの画素電極の上記第一のソースバスライン配置側とは反対側に配置される第二のソースバスラインとの間に形成される容量をＣｓｄ２としたときに、
Ｃｓｄ２がＣｓｄ１より小さいことを特徴とする表示装置。
【請求項２】
上記第一のソースバスラインが上記一つの画素電極と重なる部分の面積をＳ１とし、
上記第一のソースバスラインが上記一つの画素電極と隣り合う画素電極であって上記一つの画素電極と同一の水平ライン上に配置されている画素電極と重なる部分の面積をＳ２としたときに、
Ｓ２がＳ１より小さいことを特徴とする請求項１に記載の表示装置。
【請求項３】
上記第二のソースバスラインが、上記一つの画素電極と重なる部位の、水平ラインと平行な方向の上記第二のソースバスラインの長さをＬ２としたとき、
Ｌ２が、（上記第二のソースバスライン幅−上記一つの画素電極とそれに隣り合う画素電極との間の距離）／２より小さいことを特徴とする請求項１に記載の表示装置。
【請求項４】
上記一つの画素電極にデータ信号を印加しない上記第２のソースバスラインと接触せず、かつ、上記一つの画素電極と接触しない位置に、上記ソースバスラインと上記画素電極との間の容量を低減するシールド電極がさらに配置されていることを特徴とする請求項１〜３の何れか１項に記載の表示装置。
【請求項５】
上記複数のソースバスラインは、それぞれ、一つの色の画素専用であることを特徴とする請求項１〜４の何れか１項に記載の表示装置。
【請求項６】
上記複数のソースバスラインは、それぞれ、上記凹部領域に対応する凸部領域に対向する画素電極に、データ信号を供給するものであることを特徴とする請求項１〜５の何れか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等の表示装置に関するものである。
【背景技術】
【０００２】
種々の情報を表示する表示装置として、例えば液晶表示装置が用いられている。このような表示装置は、例えば、図２２に示すように、ゲートバスライン、ソースバスライン、補助容量配線、上記ゲートバスラインと上記ソースバスラインとで囲まれた領域内であって上記ソースバスラインと重なるように配置されて上記ソースバスラインからデータ信号を受け取る画素電極、および上記画素電極に対向する対向電極を有している。
【０００３】
このようなものとしては、例えば特許文献１、２等のものが挙げられる。
【特許文献１】特開平９−９６８３９号公報（公開日平成９年４月８日）
【特許文献２】特開２００２−１５１６９９号公報（公開日平成１４年５月２４日）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の構成では、図２４に示すように、画素電極とソースバスラインとが重なった部分がソース・ドレイン間寄生容量（本明細書では、以降、Ｃｓｄとの略称も用いる）を形成している。これらの容量を介してソースバスラインの電位変動で画素の電位が引き込まれる。この画素電位の引き込み量が水平ラインごとに異なるため、画素電位の引き込み量の差が水平ラインごとの輝度差（＝横縞）として現れ、均一な表示が得られない。なお、図中、黒い矢印はデータ信号の印加を示し、白抜きの矢印は、Ｇ（緑）の画素に注目したときの電位の引き込み作用を示す。
【０００５】
この横縞の発生について詳しく述べる。
【０００６】
図２４は、デルタ配列表示パネルのソースバスラインと画素電極、ソース・ドレイン間寄生容量を模式的に表したものである。
【０００７】
ここで、例えばＧの画素に注目すると、図からもわかるようにＧの画素に隣接しているソースバスラインはＧの信号のソースバスラインと、ＲかＢの信号のソースバスラインである。このＧの画素に隣接するソースバスラインがＲかＢかは水平ラインごとに交互になっている。つまり、水平ラインごとにＲ、Ｇラインに挟まれたＧ画素と、Ｇ、Ｂラインに挟まれたＧ画素の２種類のＧ画素が並んでいることになる。
【０００８】
構造上、画素電極とソースバスラインは絶縁膜を介して重なり合う部分があるため、寄生容量であるソース・ドレイン間寄生容量が存在している。そのうち自画素を駆動しているソースバスラインとの容量（ここではＧラインとの容量）をＣｓｄ１、自画素を駆動していないソースバスラインとの容量（ここではＲ、Ｂラインとの容量）をＣｓｄ２とする。これらの容量を介してソースバスラインの電位変動で画素Ｇの電位が引き込まれる。先に述べたＲ、Ｇラインに挟まれたＧ画素はＲ、Ｇラインに引き込まれ、Ｇ、Ｂラインに挟まれたＧ画素はＧ、Ｂラインに引き込まれる。このうち、Ｇラインによる引き込みはどちらにも共通であるが、Ｒラインによる引き込みとＢラインによる引き込みは等しいとは限らない。これにより、Ｇ画素の液晶印加電圧は水平ラインごとに異なってしまう。それがＧ画素が中間調表示の場合、水平ラインごとの縞（横縞）となって見えてしまう。この現象は、緑画素Ｇだけでなく、赤画素Ｒおよび青画素Ｂでも同様に生じる。
【０００９】
例えば、Ｒが白表示、Ｇが中間調表示、Ｂが黒表示の場合横縞が顕著に見える。
【００１０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、画素電位の引き込み量の水平ラインごとの差を低減して均一な表示を得ることができる表示装置を実現することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明に係る表示装置は、蛇行し凹部領域を備える複数のソースバスラインと、該複数のソースバスラインを覆う絶縁膜と、該絶縁膜上に形成され、上記凹部領域に少なくとも一部分が配置される複数の画素電極を含む表示装置において、上記複数の画素電極の内の一つの画素電極に注目したとき、上記一つの画素電極と、上記一つの画素電極にデータ信号を印加する第一のソースバスラインとの間に形成される容量をＣｓｄ１とし、上記一つの画素電極と、上記第一のソースバスラインと隣り合うソースバスラインであって上記一つの画素電極の上記第一のソースバスライン配置側とは反対側に配置される第二のソースバスラインとの間に形成される容量をＣｓｄ２としたときに、Ｃｓｄ２がＣｓｄ１より小さいことを特徴としている。
【００１２】
上記の構成により、Ｃｓｄ２がＣｓｄ１より小さい。したがって、Ｃｓｄ２がＣｓｄ１以上になる構成のものに比べてＣｓｄ２が小さくなる場合、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差（＝横縞）として現れるのを抑えて、均一な表示を得ることができるという効果を奏する。
【００１３】
また、本発明に係る表示装置は、上記の構成に加えて、上記第一のソースバスラインが上記一つの画素電極と重なる部分の面積をＳ１とし、上記第一のソースバスラインが上記一つの画素電極と隣り合う画素電極であって上記一つの画素電極と同一の水平ライン上に配置されている画素電極と重なる部分の面積をＳ２としたときに、Ｓ２がＳ１より小さいことを特徴としている。
【００１４】
また、本発明に係る表示装置は、上記の構成に加えて、上記第二のソースバスラインが、上記一つの画素電極と重なる部位の、水平ラインと平行な方向の上記第二のソースバスラインの長さをＬ２としたとき、Ｌ２が、（上記第二のソースバスライン幅−上記一つの画素電極とそれに隣り合う画素電極との間の距離）／２より小さいことを特徴としている。
【００１５】
上記の構成により、Ｌ２が、（ソースバスライン幅−二つの画素電極間距離）／２より小さい。したがって、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差（＝横縞）として現れるのを抑えて、均一な表示を得ることができるという効果を奏する。
【００１６】
また、本発明に係る表示装置は、上記の構成に加えて、上記一つの画素電極にデータ信号を印加しない上記第２のソースバスラインと接触せず、かつ、上記一つの画素電極と接触しない位置に、上記ソースバスラインと上記画素電極との間の容量を低減するシールド電極がさらに配置されていることを特徴としている。
【００１７】
上記の構成によれば、シールド電極により、上記ソースバスラインと上記画素電極との間の電界を遮蔽する方向に働く。したがって、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差をより小さくすることができるため、より均一な表示を得ることができるという効果を奏する。
【００１８】
また、本発明に係る表示装置は、上記の構成に加えて、上記複数のソースバスラインは、それぞれ、一つの色の画素専用であることを特徴としている。
【００１９】
上記の構成により、上記複数のソースバスラインはそれぞれ、一つの色の画素専用である。これは例えば、あるソースバスラインはＲ（赤）専用であり、あるソースバスラインはＢ（青）専用であり、あるソースバスラインはＧ（緑）専用であるということであり、一つのソースバスラインがときにはＲ用になりときにはＧ用になるということはないということである。したがって、上記の構成による効果に加えて、より効果的にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
【００２０】
また、本発明に係る表示装置は、上記の構成に加えて、上記複数のソースバスラインは、それぞれ、上記凹部領域に対応する凸部領域に対向する画素電極にデータ信号を供給するものであることを特徴としている。
【００２１】
上記の構成により、上記ソースバスラインは、凸部領域に対向する画素電極にデータ信号を供給するものである。したがって、上記の構成による効果に加えて、より効果的にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
【発明の効果】
【００２２】
以上のように、本発明に係る表示装置は、上記複数の画素電極の内の一つの画素電極に注目したとき、上記一つの画素電極と、上記一つの画素電極にデータ信号を印加する第一のソースバスラインとの間に形成される容量をＣｓｄ１とし、上記一つの画素電極と、上記第一のソースバスラインと隣り合うソースバスラインであって上記一つの画素電極の上記第一のソースバスライン配置側とは反対側に配置される第二のソースバスラインとの間に形成される容量をＣｓｄ２としたときに、Ｃｓｄ２がＣｓｄ１より小さい構成である。
【００２３】
これにより、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差（＝横縞）として現れるのを抑えて、均一な表示を得ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２４】
〔参考の形態１〕
本発明の参考形態としての表示装置は、デルタ配列でカラー表示を行う液晶表示装置であり、その表示画素部１０は、図１ないし図３に示すように、ゲートバスライン１５、ソースバスライン１８、補助容量配線１６、上記ゲートバスラインと上記ソースバスラインとで囲まれた領域内であって上記ソースバスラインからデータ信号を受け取る画素電極２１、および上記画素電極に液晶層を挟んで対向する対向電極（図示せず）を有しており、アクティブマトリクス型の液晶表示装置である。上記ソースバスライン１８は、絶縁膜を挟んで各画素電極２１と重なるように配置することができる。２５は反射電極である。
【００２５】
ここで、ソースバスライン１８は蛇行することで凸部領域１８ｂと凹部領域１８ｃとを有している。すなわち、進行方向（水平ラインと直交する方向）を、説明の便宜上、ここでは仮に図１中、下向きとすると、進行方向に向かって右（図１中、左側）に曲がったときには、右側に凸部領域１８ｂが出来、左側に凹部領域１８ｃが出来る。進行方向に向かって左（図１中、右側）に曲がったときには、左側に凸部領域１８ｂが出来、右側に凹部領域１８ｃが出来る。そして、ソースバスライン１８は、凸部領域１８ｂに対向する画素電極２１のみにデータ信号を印加する。すなわち、図１中、ソースバスラインＳに注目した場合、画素電極２１のうち、Ａ、Ｄ、ＥはソースバスラインＳの凸部領域１８ｂに位置し、画素電極２１のうち、Ｂ、Ｃ、ＦはソースバスラインＳの凹部領域１８ｃに位置している。このためこのソースバスラインＳは画素電極２１のうち、Ａ、Ｄ、Ｅにデータ信号を印加し、画素電極２１のうち、Ｂ、Ｃ、Ｆにはデータ信号を印加しない。
【００２６】
図２中の部位ＡないしＥは、図３、図４中の部位ＡないしＥとそれぞれ対応している。
【００２７】
１６は補助容量配線である。
【００２８】
１３はＳｉ半導体層であり、補助容量配線１６、ドレイン電極１９、ゲート電極１５ａ・１５ｂ、ソースバスライン１８のソース電極とそれぞれ重なる領域１３ａ・１３ｂ・１３ｃ・１３ｄを有している。
【００２９】
ソースバスライン１８はそのコンタクトホール１８ａでＳｉ半導体層１３と接続されている。
【００３０】
１９はドレイン電極であり、コンタクトホール２１ａおよびコンタクトホール１９ａを介して画素電極２１および１３ｃとそれぞれ接続されている。
【００３１】
ここで、本形態においては、シールド電極３１が画素電極２１やソースバスライン１８の近傍に設けられている。シールド電極３１は、画素電極２１とソースバスライン１８との間のソース・ドレイン間寄生容量（Ｃｓｄ）（以下、単に寄生容量と称する）を低減するために形成されたものである。
【００３２】
シールド電極とは、他の電極間における電界を遮蔽する機能を備えた導電体全般をいう。したがって、シールド電極はゲートバスラインといった電位を与える配線と接続されているもののみならず、電位を与える配線と接続されていないもの（いわゆるフローティング状態）も含むものである。また、ここでいう導電体全般には、例えば金属膜といった良導体の他に、例えばＰをドープしたｎ＋半導体といった半導体を含む。
【００３３】
前述のように画素電極２１はソースバスライン１８と重なるように配置されているので、画像表示のためにデータ信号をソースバスライン１８に印加すると、画素電極２１とソースバスライン１８との間に電界が発生し、それにより、画素電極２１とソースバスライン１８とが重なった部分に寄生容量が形成される。それに対し、本形態では、画素電極２１およびソースバスライン１８に接触しない（すなわち絶縁された）位置に、導体または半導体からなる上記シールド電極３１を配置する。これにより、このシールド電極３１がこの電界を遮蔽する方向に働き、上記寄生容量を低減する。
【００３４】
すなわち、ソースバスライン１８の近傍では、画素電極２１とソースバスライン１８とに挟まれた領域のみならず、あらゆる方向に、ソースバスライン１８に印加される信号によって電界が発生している。ソースバスライン１８からみて画素電極２１とは逆の方向にも電界は発生している。そして、画素電極２１がソースバスライン１８の近傍に存在することにより、この電界も、画素電極２１に印加されることとなる。そこで、このように電界の発生している位置に上記シールド電極３１を配置することで、このシールド電極３１が、上記のようにソースバスライン１８から画素電極２１に印加される電界を遮蔽することができる。これは言い換えれば、画素電極２１とソースバスライン１８との間の容量を低減しているということである。すなわち、周知の通り一般に容量は２つの導体について電界が存在しうる空間の性質によって影響されるが、本形態ではこの空間内にシールド電極３１を置くことで、この空間を、ソースバスライン１８から出た電気力線が画素電極２１に入りにくいものに変化させたということがいえ、これはすなわち容量を低減したことに他ならない。
【００３５】
上記のように本形態はデルタ配列でカラー表示を行う液晶表示装置であり、以下、各画素の担当する色をＲ（赤）、Ｇ（緑）、Ｂ（青）と称する。また、Ｒ、Ｇ、Ｂのデータ信号を印加するためのソースバスラインをそれぞれ単にＲライン、Ｇライン、Ｂラインと称する。先に述べたように、構造上、画素電極２１とソースバスライン１８とは絶縁膜を介して重なり合う部分があるため、寄生容量であるソース・ドレイン間寄生容量が存在している。そのうち自画素を駆動しているソースバスライン１８との容量（ここではＧラインとの容量）をＣｓｄ１、自画素を駆動していないソースバスライン１８との容量（ここではＲ、Ｂラインとの容量）をＣｓｄ２とする。これらの容量を介してソースバスライン１８の電位変動で画素Ｇの電位が引き込まれる。先に述べたＲ、Ｇラインに挟まれたＧ画素はＲ、Ｇラインに引き込まれ、Ｇ、Ｂラインに挟まれたＧ画素はＧ、Ｂラインに引き込まれる。このうち、Ｇラインによる引き込みはどちらにも共通であるが、Ｒラインによる引き込みとＢラインによる引き込みは等しいとは限らない。つまり、横縞の原因はＲラインによる引き込みとＢラインによる引き込みの差である。この両者（ＲラインとＢライン）の引き込みは、ソース・ドレイン間寄生容量Ｃｓｄ２を介して行われる。そこで、Ｃｓｄ２を小さくできれば横縞を低減できることになる。この関係は、Ｇ画素だけでなくＲ、Ｂの画素に着目した場合も同様であり、Ｃｓｄ２を低減することで、デルタ配列等の表示パネルで発生する横縞を低減できる。
【００３６】
このことを式で表すと以下のようになる。
Ｖpix＝Ｖs０＋（Ｃｓｄ１／Ｃpix）×ΔＶs１＋（Ｃｓｄ２／Ｃpix）×ΔＶs２
ここで、
Ｖpix  ：引き込み後の画素電極の電位
Ｖs０  ：引き込み前の画素電極の電位（＝データ信号を印加するソースラインからＴＦＴを介して画素電極に印加された電位）
Ｃｓｄ１ ：任意の１つの画素電極とそれにデータ信号を印加するソースバスラインとの間の寄生容量
Ｃｓｄ２ ：任意の１つの画素電極とそれにデータ信号を印加しないソースバスラインとの間の寄生容量
Ｃpix  ：任意の１つの画素電極にかかる容量全体（寄生容量、補助容量等）の合計
ΔＶs１：任意の１つの画素電極にデータ信号を印加するソースバスラインの電圧振幅
ΔＶs２：任意の１つの画素電極にデータ信号を印加しないソースバスラインの電圧振幅
である。横縞を低減するには、水平ラインごとのＶpixの差を小さくすることが必要である。右辺の第１項、第２項は水平ラインによらずほぼ一定と考えられる一方、第３項は上述の通りΔＶs２が異なるため、水平ラインごとに異なる。ここで、第３項のうちＣpix、ΔＶs２を変化させることはできないと考えられる。そこで、Ｃｓｄ２を小さくすることで、第３項の水平ラインごとの差を小さくし、それにより水平ラインごとのＶpixの差を小さくすることができる。
【００３７】
上記の通り、少なくともＣｓｄ２を低減することができれば、水平ラインごとのＶpixの差を小さくすることができ、水平ラインごとの画素電位の引き込み量の差を小さくすることができる。ここで、本形態では、上記のようなシールド電極３１を配置することによって、Ｃｓｄ２を低減しているとともに、Ｃｓｄ１も低減している。その場合も、水平ラインごとのＶpixの差を小さくし、水平ラインごとの画素電位の引き込み量の差を小さくすることができる。
【００３８】
本形態では、図２に示すように、シールド電極３１はソースバスライン１８の長手方向（水平ラインと直交する方向）に沿って伸びる平面形状であり、長方形形状をしている。
【００３９】
本形態では、図４に示すように、シールド電極３１は、ソースバスライン１８の、画素電極２１に対向している面とは反対の面の側（図中、下側）に形成されている。ここでは、シールド電極３１は、ソースバスライン１８の一つ下層の絶縁体である層間絶縁膜１７を挟んだ位置に形成されている。
【００４０】
図３、図４に示すようにソースバスライン１８は２つの画素電極２１と重なるように配置されている。ここでは、シールド電極３１の長手方向（水平ラインと直交する方向）の中心はソースバスライン１８の長手方向の中心と一致している。すなわち、シールド電極３１は、ソースバスライン１８の長手方向の中心を通り水平ラインと直交する平面（図示せず）（平面Ｓとする）について、左右対称となっている。その結果、本形態では、ソースバスライン１８と、いずれの画素電極２１との間の寄生容量をも、等しく低減するようになっている。
【００４１】
また、本形態では、シールド電極３１はゲートバスライン１５と同層に形成されている。また、本形態では、シールド電極３１はゲートバスライン１５と同材料で形成されている。そのため、新たな材料を用意する必要が無く、その分、シールド電極３１による製造コストの上昇を抑えることができる。
【００４２】
また、本形態では、シールド電極３１はフローティング配置されている。ここで、フローティング配置とは、シールド電極３１を、いかなる電気信号（電位）が印加される部材からも完全に絶縁した状態になるように配置することであり、全表面が絶縁体で囲まれているような配置とすることである。これはあたかも絶縁体の中で浮いている「浮島」のような構造である。なお、シールド電極３１はグランドに接続されていてもよい。
【００４３】
ここで、シールド電極３１とソースバスライン１８との間にも容量（以降、シールド容量と称する）が形成されることとなるが、ソースドライバ（図示せず）からみるとこの容量も負荷の一つとなる。しかし、このようにフローティング配置とすると、この容量がそれほど大きくならずに済むようにすることもできるので、その分、消費電力を抑えることができる。
【００４４】
また、このようにフローティング配置とすると、他の配線との接続方法を考える必要がないので、その分、設計の自由度を大きくすることができる。
【００４５】
液晶表示装置の製造方法について説明する。本形態の構成の場合の製造手順を述べる前に、まず、一般的な構成の場合の手順について説明する。
【００４６】
図３、図２３に示すように、まず、プラズマＣＶＤ法により絶縁性基板としてのガラス基板１１上にベースコート１２としてＳｉＯ2を厚さ１００ｎｍ設ける。
【００４７】
次に、ベースコート１２上に、プラズマＣＶＤ法によりＳｉ半導体層１３（例えばシリコン層）を厚さ５０ｎｍで設ける。そのＳｉ半導体層１３を熱処理として、レーザアニールによりＳｉ半導体層１３の結晶化を行う。さらに、そのＳｉ半導体層１３を平面所定形状にパターンニングする。
【００４８】
さらに、このＳｉ半導体層１３上に、プラズマＣＶＤ法によりゲート絶縁膜１４としてＳｉＯ2を厚さ１００ｎｍで設ける。
【００４９】
さらに、ゲート絶縁膜１４上に、導電性物質として、膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜からなる導電性物質ＧＥをスパッタリング法にて順次積層し、補助容量配線１６、ゲートバスライン１５（ゲート電極１５ａ・１５ｂも含む）となる所定形状にパターンニングする。なお、これらの導電性物質ＧＥは、窒化タンタル、タングステンの材料に代えて、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料または、化合物材料で形成することもできる。
【００５０】
上記Ｓｉ半導体層１３に、ゲート電極１５ａ・１５ｂの上からゲート絶縁膜１４を通してＰ（リン）をドーピングし、ゲート電極１５ａ・１５ｂの両側のＳｉ半導体層１３をｎ−領域やｎ＋領域（トランジスタのソース領域とドレイン領域）とする。これによってトランジスタが形成される。なお、これはＮチャネル形成の場合であって、Ｐチャネル形成の場合にはＳｉ半導体層１３にＢ（ボロン）をドーピングする。
【００５１】
さらに、熱処理を行い、Ｓｉ半導体層１３に添加された不純物元素を活性化処理する。
【００５２】
さらに、絶縁膜として、ＣＶＤ法により窒化シリコン膜、酸化シリコン膜の２層構造からなる層間絶縁膜１７を膜厚９５０ｎｍに設ける。
【００５３】
次いで、トランジスタ部のドレイン領域およびソース領域に達するコンタクトホール部１８ａ・１９ａをゲート絶縁膜１４および層間絶縁膜１７にそれぞれ形成する。
【００５４】
その後、導電性物質ＳＥ（ここでは導電性物質とソースバスラインとは同一材料）として、Ｔｉ、Ａｌ、Ｔｉをそれぞれ１００ｎｍ、５００ｎｍ、１００ｎｍの各膜厚にてスパッタリング法により順次積層し、これらを所定形状にパターンニングしてソースバスライン１８およびドレイン電極１９を形成する。
【００５５】
以上の積層構造を熱処理して、上記Ｓｉ半導体層１３を水素化する工程を行う。この水素化工程は、窒化シリコン膜などからなる層間絶縁膜１７に含まれる水素によりＳｉ半導体層１３のダングリングボンドを終端する工程である。
【００５６】
さらに、層間絶縁膜１７、ソースバスライン１８およびドレイン電極１９上に、有機絶縁材料からなる樹脂層２０を設ける。この場合、樹脂層２０は１．６μｍの膜厚で設ける。
【００５７】
さらに、ドレイン電極１９に達するコンタクトホール２１ａを形成し、画素電極２１となるＩＴＯ（インジウム錫酸化物）をスパッタリング法により膜厚１００ｎｍで設け、所定形状にパターンニングしてマトリクス状に複数の画素電極２１を設ける。
【００５８】
その後、これらの画素電極２１および樹脂層２０上に配向膜（図示せず）を印刷して所定方向のラビング処理を行って、本実施形態のアクティブマトリクス基板が完成する。
【００５９】
このアクティブマトリクス基板の配向膜側に球状スペーサ（図示せず）を散布、あるいは樹脂絶縁膜を柱状に形成後、アクティブマトリクス基板に対向基板（図示せず）を重ね合わせて、アクティブマトリクス基板と対向基板とを所定間隔で均一に貼り合わせる。これら両基板の間に液晶層を挟持させる。この対向基板には、透明電極である対向電極（図示せず）が形成されており、この上に配向膜（図示せず）を印刷した後、上記と同様のラビング処理が行われている。以上によりアクティブマトリクス基板を用いた表示装置としてのアクティブ型液晶表示装置が完成する。
【００６０】
次に、本形態における製造方法について説明する。なお、上記の一般的な手順と同じ部分の説明は省略する。
【００６１】
図３、図４に示すように、上記ゲート絶縁膜１４を設け、次に、ゲート絶縁膜１４上に、上記導電性物質ＧＥをスパッタリング法にて順次積層し、上記同様の補助容量配線１６、ゲートバスライン１５（ゲート電極１５ａ・１５ｂも含む）とともに、シールド電極３１となる所定形状にパターンニングする。
【００６２】
このように、既存の製造プロセスを用いて、ただパターンニングの形状を変更するだけで、シールド電極３１を形成することができる。そのため、シールド電極３１という部材が増えたにもかかわらずそれによる製造コストの上昇を抑えることができる。
【００６３】
本発明は、トップゲート構造にも、逆スタガ構造にも適用できる。
【００６４】
図５に示すように、シールド電極として、３１ａ・３１ｂとしてもよい。これは、図４に示すシールド電極３１の、長手方向の中心を含む部分を切除したような形状である。なお、シールド電極３１ａ・３１ｂは上記平面Ｓについて左右対称という点は上記と同じである。
【００６５】
このような構成とすれば、シールド電極とソースバスライン１８とが重なっている面積を小さくすることができるので、その分、シールド容量を低減することができる。
【００６６】
また、別の例として、フローティング配置ではなく、図６に示すように、シールド電極３１を、ソースバスライン１８以外の任意の配線（電極を含む）に接続されている構成としてもよい。コンタクトホール３１ｈによって該配線に接続すればよい。コンタクトホール３１ｈは、シールド電極３１を形成する面に、該配線に到達するようなコンタクトホール用の穴を形成しておき、シールド電極を形成するときのパターンニングを適宜変更すれば製造可能である。
【００６７】
このような構成とすれば、シールド電極３１の電位がソースバスライン１８の電位と異なることが保証されやすい。したがって、シールド電極３１とソースバスライン１８との間の電界をシールド電極が浮島状の場合より確実に強めることができ、より顕著にソースバスライン１８と画素電極２１との間の容量を低減することができる。
【００６８】
例えば、少なくともある時間において、あるいは常に、ソースバスラインの電位とは異なるような、別の配線に接続される。そのような配線は、ソースバスラインの電位が一定である期間に一定の電位を有すればよく、ソースバスラインの電位が変化するのと同じタイミングで種々の電位に変化するようなものであってもよい。
【００６９】
また、常に一定の電位を保つ配線でもよい。
【００７０】
また、図７に示すように、シールド電極３１が、上記ソースバスライン１８以外の任意の配線の一つとしての補助容量配線１６に接続されている構成としてもよい。
【００７１】
〔参考の形態２〕
本発明の参考形態としての表示装置では、図８、図９に示すように、ソースバスライン１８の長手方向（水平ラインと直交する方向）の中心は、一つの水平ライン上にあって注目ソースバスライン１８に最も近い２つの画素電極２１の間の距離の中央（中心Ｇとする）と一致せず、ソースバスライン１８と重なる面積が２つの画素電極２１間で異なる構成としている。ソースバスライン１８と図中、左側の画素電極２１とが重なる面積が、ソースバスライン１８と図中、右側の画素電極２１とが重なる面積よりも小さいようにしている。なお、ソースバスライン１８と図中、左側の画素電極２１とが重なる面積は０であってもよい。
【００７２】
そして、シールド電極３１はソースバスライン１８と同層に形成されており、シールド電極３１は、ソースバスライン１８の長手方向に沿って、ソースバスライン１８と上記の遠いほうの画素電極（図中、左側の画素電極２１）の近傍、より詳しくは、樹脂層２０を挟んで画素電極２１の真下に配置されている。
【００７３】
また、本形態では、シールド電極３１はソースバスライン１８と同材料で形成されている。そのため、新たな材料を用意する必要が無く、その分、シールド電極３１による製造コストの上昇を抑えることができる。
【００７４】
また、本形態では、上記のようにシールド電極３１はソースバスライン１８と同層に形成されている。その結果、既存の製造プロセスを用いて、ただソースバスライン１８のパターンニングの形状を変更するだけで、シールド電極３１を形成することができる。そのため、シールド電極３１という部材が増えたにもかかわらずそれによる製造コストの上昇を抑えることができる。
【００７５】
また、本形態では、シールド電極３１はフローティング配置されている。その結果、すでに述べたように、シールド容量の増大を抑え、消費電力を抑えることができる。また、設計の自由度を大きくすることができる。
【００７６】
それ以外は図２ないし図４を用いて述べたのと同様なので説明を省略する。
【００７７】
図１０に示すように、シールド電極として、図９のシールド電極３１同様にソースバスライン１８と同層に形成されたシールド電極３１ａと、ゲートバスライン１５と同層に形成されたシールド電極３１ｂとの両方を設けてもよい。
【００７８】
また、この図１０の例では、シールド電極３１ｂの長手方向（水平ラインと直交する方向）の中心は上記中心Ｇと一致せず、シールド電極３１ｂと重なる面積が２つの画素電極２１間で異なる構成としている。その異なり方は、ソースバスライン１８と画素電極２１との重なり面積の大小関係と逆であり、シールド電極３１ｂと図中、左側の画素電極２１とが重なる面積が、シールド電極３１ｂと図中、右側の画素電極２１とが重なる面積よりも大きいようにしている。なお、シールド電極３１ｂと図中、右側の画素電極２１とが重なる面積は０であってもよい。
【００７９】
その結果、シールド電極３１ｂは、ソースバスライン１８と、ソースバスライン１８との重なり面積が大きいほうの画素電極２１との間の寄生容量よりも、ソースバスライン１８と、ソースバスライン１８との重なり面積が小さいほうの画素電極２１との間の寄生容量を、より低減するようになっている。
【００８０】
また、別の例として、フローティング配置ではなく、図６の例で述べたのと同様、図１１に示すように、シールド電極３１が、ソースバスライン１８以外の任意の配線（電極を含む）に接続されている構成としてもよい。
【００８１】
〔参考の形態３〕
本発明の参考形態としての表示装置では、図１２、図１３に示すように、シールド電極３１はソースバスライン１８と画素電極２１との間に形成されている。そのため、シールド電極３１がソースバスライン１８と画素電極２１との間の電界を遮蔽する効果が高くなる。それゆえ、より顕著にソースバスライン１８と画素電極２１との間の容量を低減することができる。
【００８２】
このようなシールド電極３１を形成するには、前述の製造プロセスにおいて、樹脂層２０の形成を前半と後半とに分け、前半と後半の間に、シールド電極３１の材料を積層すればよい。
【００８３】
シールド電極３１は、フローティング配置してもよいし、図６の例で述べたのと同様、図１４に示すように、ソースバスライン１８以外の任意の配線（電極を含む）に接続されている構成としてもよい。
【００８４】
それ以外は図２ないし図４を用いて述べたのと同様なので説明を省略する。
【００８５】
〔参考の形態４〕
本発明の参考形態としての表示装置では、図１２、図１５に示すように、シールド電極３１は、画素電極２１の、ソースバスライン１８に対向している面とは反対の面の側に形成されている。そのため、画素電極２１の、ソースバスライン１８に対向している面には、シールド電極を配置する必要がない。それゆえ、ソースバスライン１８に対向している面側における設計の自由度を増すことができる。
【００８６】
このようなシールド電極３１を形成するには、前述の製造プロセスにおいて、画素電極２１を形成した後、さらに、前半と後半とに分けて絶縁膜２２を形成することとし、その前半と後半の間に、シールド電極３１の材料を積層すればよい。
【００８７】
シールド電極３１は、フローティング配置してもよいし、図６の例で述べたのと同様、ソースバスライン１８以外の任意の配線（電極を含む）に接続されている構成としてもよい。
【００８８】
それ以外は図２ないし図４を用いて述べたのと同様なので説明を省略する。
【００８９】
〔実施の形態５〕
本発明の実施の形態に係る表示装置では、図１６および図１７に示すように、ソースバスライン１８の配置を、Ｃｓｄ１を形成するほうの画素電極２１側（図１７中、右側）へずらすことによって、Ｃｓｄ２を低減する。参考の形態１ないし４では、シールド電極３１を配置することによって、Ｃｓｄ２を低減するとともにＣｓｄ１も低減していたが、前述の通り、少なくともＣｓｄ２を低減することができれば、水平ラインごとのＶpixの差を小さくすることができ、水平ラインごとの画素電位の引き込み量の差を小さくすることができる。
【００９０】
より詳しくいえば、上記色のうちの任意の一つ（例えばＧ）に注目したとき、上記一つの画素電極と、上記一つの画素電極にデータ信号を印加する第一のソースバスラインとの間に形成される容量をＣｓｄ１とし、上記一つの画素電極と、上記第一のソースバスラインと隣り合うソースバスラインであって上記一つの画素電極の上記第一のソースバスライン配置側とは反対側に配置される第二のソースバスラインとの間に形成される容量をＣｓｄ２としたときに、Ｃｓｄ２がＣｓｄ１より小さい構成としている。
【００９１】
このようにすれば、画素電極の両側とも容量がＣｓｄ１であるような構成と比べて、Ｃｓｄ２を低減することができ、その分、水平ラインごとの縞（横縞）の発生を抑えることができる。
【００９２】
Ｃｓｄ２がＣｓｄ１より小さいようにするために、具体的には、注目色用の一つの画素電極にデータ信号を印加するソースバスラインがその画素電極と重なる面積をＳ１とし、上記注目色用の画素電極にデータ信号を印加する上記ソースバスラインが、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されている画素電極と、重なる面積をＳ２とするとき、Ｓ２がＳ１より小さいように構成することができる。なお、Ｓ２は０であってもよい。
【００９３】
また、上記一つの画素電極にデータ信号を印加する上記第一のソースバスラインと隣り合うソースバスラインであって上記一つの画素電極の上記第一のソースバスライン配置側とは反対側に配置される第二のソースバスラインが、上記一つの画素電極と重なる部位の、水平ラインと平行な方向の前記第二のソースバスラインの長さをＬ２とするとき、Ｌ２が、（ソースバスライン幅−上記二つの画素電極間距離）／２より小さい構成とすることもできる。
【００９４】
上記一つの画素電極にデータ信号を印加する上記第一のソースバスラインが、上記一つの画素電極と重なる部位の、水平ラインと平行な方向の前記第二のソースバスラインの長さをＬ１とすると、Ｌ１は、（ソースバスライン幅−上記二つの画素電極間距離）／２より大きくなる。
【００９５】
なお、注目色用の一つの画素電極にデータ信号を印加するソースバスラインがその画素電極と重なる部位の、水平ラインと平行な方向の長さをＬ１とし、上記注目色用の画素電極にデータ信号を印加する上記ソースバスラインが、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されている画素電極と、重なる部位の、水平ラインと平行な方向の長さをＬ２としてもよい。
【００９６】
図１８に示すように、図４のシールド電極３１と同様のものを併存させてもよい。なお、このとき、図１８に示すように、シールド電極３１を、Ｃｓｄ１を形成するほうの画素電極２１側（図中、右側）へずらすように構成することができる。
【００９７】
図１９に示すように、図１０のシールド電極３１ｂと同様のシールド電極３１を併存させてもよい。
【００９８】
図２０に示すように、図５のシールド電極３１ａ・３１ｂと同様のものを併存させてもよい。このとき、図２０に示すように、シールド電極３１ａ・３１ｂを、Ｃｓｄ１を形成するほうの画素電極２１側（図中、右側）へずらすように構成することができる。
【００９９】
図２１に示すように、図９のシールド電極３１と同様のシールド電極３１ａと、図１０のシールド電極３１ｂと同様のシールド電極３１ｂを併存させてもよい。このとき、図２１に示すように、ソースバスライン１８を、Ｃｓｄ２を形成するほうの画素電極２１側（図中、左側）とは全く重ならないように構成することができる。
【０１００】
なお、上記表示装置は、ゲートバスライン、ソースバスライン、および、上記ゲートバスラインと上記ソースバスラインとで囲まれた領域内であって上記ソースバスラインと重なるように配置されて上記ソースバスラインから色ごとにデータ信号を受け取る画素電極を有する表示装置において、上記画素電極のうちの任意の一つに注目したとき、その画素電極にデータ信号を印加しないソースバスラインと接触せず、かつ、上記画素電極と接触しない位置に、上記ソースバスラインと上記画素電極との間の容量を低減するシールド電極が配置されているように構成してもよい。
【０１０１】
上記の構成により、上記画素電極のうちの任意の一つに注目したとき、その画素電極にデータ信号を印加しないソースバスラインと接触せず、かつ、上記画素電極と接触しない位置に、上記ソースバスラインと上記画素電極との間の容量を低減するシールド電極が配置されている。すなわち、上記シールド電極は、上記ソースバスラインと上記画素電極との間の電界を遮蔽する方向に働く。その結果、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されているソースバスラインと上記画素電極との間の容量を低減することができる。ここで、注目色用のソースバスラインと上記画素電極との間の容量は、水平ラインによらず一定である。したがって、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差（＝横縞）として現れるのを抑えて、均一な表示を得ることができる。
【０１０２】
また、上記表示装置は、ゲートバスライン、ソースバスライン、および、上記ゲートバスラインと上記ソースバスラインとで囲まれた領域内であって上記ソースバスラインと重なるように配置されて上記ソースバスラインから色ごとにデータ信号を受け取る画素電極を有する表示装置において、上記色のうちの任意の一つに注目したとき、注目色用の一つの画素電極にデータ信号を印加するソースバスラインがその画素電極と重なる面積をＳ１とし、上記注目色用の画素電極にデータ信号を印加する上記ソースバスラインが、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されている画素電極と、重なる面積をＳ２とするとき、Ｓ２（０の場合も含む）がＳ１より小さいように構成してもよい。
【０１０３】
上記の構成により、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されているソースバスラインと上記画素電極との間の容量を低減することができる。ここで、注目色用のソースバスラインと上記画素電極との間の容量は、水平ラインによらず一定である。したがって、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差（＝横縞）として現れるのを抑えて、均一な表示を得ることができる。
【０１０４】
また、上記表示装置は、ゲートバスライン、ソースバスライン、および、上記ゲートバスラインと上記ソースバスラインとで囲まれた領域内であって上記ソースバスラインと重なるように配置されて上記ソースバスラインから色ごとにデータ信号を受け取る画素電極を有する表示装置において、上記色のうちの任意の一つに注目したとき、注目色用の一つの画素電極にデータ信号を印加するソースバスラインがその画素電極と重なる部位の、水平ラインと平行な方向の長さをＬ１とし、上記注目色用の画素電極にデータ信号を印加する上記ソースバスラインが、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されている画素電極と、重なる部位の、水平ラインと平行な方向の長さをＬ２とするとき、Ｌ２が、（ソースバスライン幅−上記二つの画素電極間距離）／２より小さいように構成してもよい。
【０１０５】
上記の構成により、注目色と異なる色用の画素電極であって上記注目色用の画素電極と同一の水平ライン上に配置されているソースバスラインと上記画素電極との間の容量を低減することができる。ここで、注目色用のソースバスラインと上記画素電極との間の容量は、水平ラインによらず一定である。したがって、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差（＝横縞）として現れるのを抑えて、均一な表示を得ることができる。
【０１０６】
また、上記表示装置は、デルタ配列において、シールド電極が、Ｃｓｄ１を形成するソースバスラインとＣｓｄ２を形成するソースバスラインとのうちで少なくともＣｓｄ２を形成するほうのソースバスラインと重なるように構成してもよい。
【０１０７】
また、上記表示装置は、デルタ配列において、画素電極の周囲に配置され、Ｃｓｄ２を形成するソースバスラインの水平ラインに平行な方向の断面の少なくとも１箇所の画素電極とソースバスラインとの対向部分の長さが、（ソースバスライン幅−Ｃｓｄ１を形成する画素電極とＣｓｄ２を形成する画素電極との間の距離）／２より小さいように構成してもよい。
【０１０８】
また、上記表示装置は、ゲートバスライン、ソースバスライン、補助容量配線、上記ゲートバスラインとソースバスラインで囲まれた領域内で上記ゲートバスラインとソースバスラインとの交差部近傍に配置された薄膜トランジスタ、上記トランジスタに接続された画素電極と上記画素電極に対向する対向電極を有する表示装置において、ソースバスラインの配置の左右バランスを変化させ、ソース・ドレイン間寄生容量のうち、自画素を駆動しない方のソースバスライン・ドレイン間の容量(Ｃｓｄ２)を低減できる配置にしているように構成してもよい。
【０１０９】
すなわち、ソースバスラインの位置をＣｓｄ１側にずらして配置することで、画素電極との重ね領域の低減を図る。
【０１１０】
また、上記表示装置は、ゲートバスライン、ソースバスライン、補助容量配線、上記ゲートバスラインとソースバスラインで囲まれた領域内で上記ゲートバスラインとソースバスラインとの交差部近傍に配置された薄膜トランジスタ、上記トランジスタに接続された画素電極と上記画素電極に対向する対向電極を有する表示装置において、ソースバスラインの近傍にシールド電極を配置し、ソースバスライン・ドレイン間の容量(Ｃｓｄ)を低減できる配置にしているように構成してもよい。
【０１１１】
すなわち、ソースバスライン近傍に別電極を配置することで、電界を遮蔽する。
【０１１２】
また、上記表示装置は、蛇行し凹部領域を備える複数のソースバスラインと、該複数のソースバスラインを覆う絶縁膜と、該絶縁膜上に形成され、上記凹部領域に少なくとも一部分が配置される複数の画素電極とを含む表示装置において、上記複数の画素電極の内の一つの画素電極に注目したとき、該一つの画素電極にデータ信号を印加しないソースバスラインと接触せず、かつ、上記一つの画素電極と接触しない位置に、上記ソースバスラインと上記画素電極との間の容量を低減するシールド電極が配置されていてもよい。
【０１１３】
上記の構成により、上記複数の画素電極の内の一つの画素電極に注目したとき、該一つの画素電極にデータ信号を印加しないソースバスラインと接触せず、かつ、上記一つの画素電極と接触しない位置に、上記ソースバスラインと上記画素電極との間の容量を低減するシールド電極が配置されている。すなわち、上記シールド電極は、上記ソースバスラインと上記画素電極との間の電界を遮蔽する方向に働く。したがって、ソースバスラインによる画素電位の引き込み量の、水平ラインごとの差を小さくすることができる。それゆえ、ソースバスラインによる画素電位の引き込み量の水平ラインごとの差が水平ラインごとの輝度差（＝横縞）として現れるのを抑えて、均一な表示を得ることができるという効果を奏する。
【０１１４】
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ソースバスラインの、上記画素電極に対向している面とは反対の面の側に形成されていてもよい。
【０１１５】
上記の構成により、上記シールド電極が、上記ソースバスラインの、上記画素電極に対向している面とは反対の面の側に形成されている。したがって、既存の製造プロセスにおいて、ゲートバスラインをパターンニングする工程で、パターンを変更するだけの簡単な変更で、シールド電極を形成することができる。それゆえ、上記の構成による効果に加えて、工程を簡素化し、製造コストの上昇を抑えることができるという効果を奏する。
【０１１６】
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ゲートバスラインと同層に形成されていてもよい。
【０１１７】
上記の構成により、上記シールド電極が、上記ゲートバスラインと同層に形成されている。したがって、既存の製造プロセスにおいて、ゲートバスラインをパターンニングする工程で、パターンを変更するだけの簡単な変更で、シールド電極を形成することができる。それゆえ、上記の構成による効果に加えて、工程を簡素化し、製造コストの上昇を抑えることができるという効果を奏する。
【０１１８】
また、上記表示装置は、上記の構成に加えて、上記シールド電極が半導体で形成されていてもよい。
【０１１９】
上記の構成により、上記シールド電極が半導体で形成されている。したがって、既存の製造プロセスにおいて、必要な半導体をパターンニングする工程で、パターンを変更するだけの簡単な変更で、シールド電極を形成することができる。それゆえ、上記の構成による効果に加えて、工程を簡素化し、製造コストの上昇を抑えることができるという効果を奏する。
【０１２０】
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ソースバスラインと同層に形成されていてもよい。
【０１２１】
上記の構成により、上記シールド電極が、上記ソースバスラインと同層に形成されている。したがって、既存の製造プロセスにおいて、ソースバスラインをパターンニングする工程で、パターンを変更するだけの簡単な変更で、シールド電極を形成することができる。それゆえ、上記の構成による効果に加えて、工程を簡素化し、製造コストの上昇を抑えることができるという効果を奏する。
【０１２２】
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ソースバスラインと上記画素電極との間に形成されていてもよい。
【０１２３】
上記の構成により、上記シールド電極が、上記ソースバスラインと上記画素電極との間に形成されている。したがって、上記シールド電極が上記ソースバスラインと上記画素電極との間の電界を遮蔽する効果が高くなる。それゆえ、上記の構成による効果に加えて、より顕著にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
【０１２４】
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記画素電極の、上記ソースバスラインに対向している面とは反対の面の側に形成されていてもよい。
【０１２５】
上記の構成により、上記シールド電極が、上記画素電極の、上記ソースバスラインに対向している面とは反対の面の側に形成されている。したがって、上記画素電極の、上記ソースバスラインに対向している面には、シールド電極を配置する必要がない。それゆえ、上記の構成による効果に加えて、上記画素電極の、上記ソースバスラインに対向している面側における設計の自由度を増すことができるという効果を奏する。
【０１２６】
また、上記表示装置は、上記の構成に加えて、上記シールド電極の全表面が絶縁体に囲まれていてもよい。
【０１２７】
上記の構成により、上記シールド電極の全表面が絶縁体に囲まれている。これはすなわち、表示パネルを構成する層状構造物の中で、シールド電極が、まわりの導体（ソースバスライン、ゲートバスライン、補助容量配線、画素電極など）から離れた浮島状になっているということである。また、例えば、グランドに接続されていてもよい。したがって、シールド電極とソースバスラインとの間に生じる電界強度を抑えることができる。それゆえ、上記の構成による効果に加えて、ソースバスラインを駆動するソースドライバにとっての負荷を抑えることができ、消費電力の増加を抑えることができるという効果を奏する。
【０１２８】
また、他の配線に接続しないので、他の配線との位置関係の自由度が大きくなる。それゆえ、上記の構成による効果に加えて、設計の自由度を大きくすることができるという効果を奏する。
【０１２９】
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ソースバスライン以外の配線に接続されていてもよい。
【０１３０】
上記の構成により、上記シールド電極が、上記ソースバスライン以外の配線に接続されている。その結果、シールド電極の電位がソースバスラインの電位と異なることが保証されやすい。例えば、少なくともある時間において、あるいは常に、ソースバスラインの電位とは異なるような、別の配線に接続される。そのような配線は、ソースバスラインの電位が一定である期間に一定の電位を有すればよく、ソースバスラインの電位が変化するのと同じタイミングで種々の電位に変化するようなものであってもよい。また、常に一定の電位を保つ配線でもよい。したがって、シールド電極とソースバスラインとの間の電界をシールド電極が浮島状の場合より確実に強めることができる。それゆえ、上記の構成による効果に加えて、より顕著にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
【０１３１】
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、上記ゲートバスラインに接続されていてもよい。
【０１３２】
上記の構成により、上記シールド電極が、上記ゲートバスラインに接続されている。したがって、シールド電極とソースバスラインとの間の電界をシールド電極が浮島状の場合より確実に強めることができる。それゆえ、上記の構成による効果に加えて、より顕著にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
【０１３３】
また、上記表示装置は、上記の構成に加えて、上記シールド電極が、補助容量配線に接続されていてもよい。
【０１３４】
上記の構成により、上記シールド電極が、補助容量配線に接続されている。したがって、シールド電極とソースバスラインとの間の電界をシールド電極が浮島状の場合より確実に強めることができる。それゆえ、上記の構成による効果に加えて、より顕著にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
【０１３５】
また、上記表示装置は、上記の構成に加えて、上記シールド電極がソースバスラインと同層であって、シールド電極の下方に補助容量配線があってもよい。
【０１３６】
上記の構成により、上記シールド電極がソースバスラインと同層であって、シールド電極の下方に補助容量配線がある。したがって、上記の構成による効果に加えて、該補助容量配線もシールド電極として働くため、より効果的にソースバスラインと画素電極との間の容量を低減することができるという効果を奏する。
【０１３７】
さらには、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１３８】
液晶表示装置によって種々の情報を表示するような用途にも適用できる。
【図面の簡単な説明】
【０１３９】
【図１】本発明に係る液晶表示装置の表示パネルの構成例を示す平面図である。
【図２】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極をゲートバスラインと同材料で形成してフローティング配置した構成を示す平面図である。
【図３】参考の形態に係る液晶表示装置の表示パネルの構成例を示す断面図である。
【図４】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極をゲートバスラインと同材料で形成した構成を示す断面図である。
【図５】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極をゲートバスラインと同材料で形成した構成を示す断面図である。
【図６】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極をゲートバスラインと同材料で形成してソースバスライン以外の任意の電極に接続配置した構成を示す平面図である。
【図７】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極をゲートバスラインと同材料で形成して補助容量配線に接続配置した構成を示す平面図である。
【図８】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極をソースバスラインと同材料で形成してフローティング配置した構成を示す平面図である。
【図９】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極をソースバスラインと同材料で形成した構成を示す断面図である。
【図１０】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極を１つはソースバスラインと同材料で形成し、もう1つのシールド電極をゲートバスラインと同材料で形成した構成を示す断面図である。
【図１１】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極をソースバスラインと同材料で形成してソースバスライン以外の任意の電極に接続配置した構成を示す平面図である。
【図１２】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極を任意の材料で形成してフローティング配置した構成を示す平面図である。
【図１３】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極を任意の材料で形成した構成を示す断面図である。
【図１４】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極を任意の材料で形成してソースバスライン以外の任意の電極に接続配置した構成を示す平面図である。
【図１５】参考の形態に係る液晶表示装置の表示パネルの構成例を示すものであり、シールド電極を任意の材料で形成した構成を示す断面図である。
【図１６】本発明に係る液晶表示装置の表示パネルの構成例を示すものであり、ソースバスラインを画素電極間の中心からずらして配置した構成を示す平面図である。
【図１７】本発明に係る液晶表示装置の表示パネルの構成例を示すものであり、ソースバスラインを画素電極間の中心からずらして配置した構成を示す断面図である。
【図１８】本発明に係る液晶表示装置の表示パネルの構成例を示すものであり、ソースバスラインを画素電極間の中心からずらして配置した構成を示す断面図である。
【図１９】本発明に係る液晶表示装置の表示パネルの構成例を示すものであり、ソースバスラインを画素電極間の中心からずらして配置した構成を示す断面図である。
【図２０】本発明に係る液晶表示装置の表示パネルの構成例を示すものであり、ソースバスラインを画素電極間の中心からずらして配置した構成を示す断面図である。
【図２１】本発明に係る液晶表示装置の表示パネルの構成例を示すものであり、ソースバスラインを画素電極間の中心からずらして配置した構成を示す断面図である。
【図２２】従来の液晶表示装置の表示パネルの構成例を示す平面図である。
【図２３】従来の液晶表示装置の表示パネルの構成例を示す断面図である。
【図２４】ソース・ドレイン間寄生容量が生成される様子を示す模式図である。
【符号の説明】
【０１４０】
１０    表示画素部
１１    ガラス基板
１２    ベースコート
１３    Ｓｉ半導体層
１３ａ  領域
１３ｂ  領域
１３ｃ  領域
１３ｄ  領域
１４    ゲート絶縁膜
１５    ゲートバスライン
１５ａ  ゲート電極
１５ｂ  ゲート電極
１６    補助容量配線
１７    層間絶縁膜
１８    ソースバスライン
１８ａ  コンタクトホール
１８ｂ  凸部領域
１８ｃ  凹部領域
１９    ドレイン電極
１９ａ  コンタクトホール
２０    樹脂層（絶縁膜）
２１    画素電極
２１ａ  コンタクトホール
２２    絶縁膜
２５    反射電極
３１    シールド電極
３１ｈ  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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