(57)【要約】【課題】近くの導電層とのショートを防止しつつ、上層のプラグと下層のプラグとの接触面積を拡大する。【解決手段】半導体装置１０は、シリコン基板１１の上部に順次に形成された層間絶縁膜１２及び層間絶縁膜１６と、層間絶縁膜１２を貫通し、頂面が層間絶縁膜１６の内部にあるコンタクトプラグ１４と、層間絶縁膜１６中に形成され、層間絶縁膜１６の頂部から下方に向かって径が小さくなるテーパ形状を有する第１部分と、この第１部分から下方に向かって径が大きくなるテーパ形状を有し、その底面がコンタクトプラグ１４の頂面に略整合する第２部分とを有するビアプラグ１９とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上部に順次に形成された第１及び第２の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、頂面が前記第２の層間絶縁膜の内部にある第１のプラグと、
前記第２の層間絶縁膜中に形成され、第２の層間絶縁膜の頂部から下方に向かって径が小さくなる第１部分と、該第１部分から下方に向かって径が大きくなり前記第１のプラグの頂面で終端する第２部分とを有する第２のプラグとを備えることを特徴とする半導体装置。
【請求項２】
前記第２の層間絶縁膜上に更に第３の層間絶縁膜を有し、前記第２のプラグは、前記第１部分から更に上方に向かい前記第３の層間絶縁膜を貫通する第３部分を有し、該第３部分は上方に向かって径が大きくなるテーパを有する、請求項１に記載の半導体装置。
【請求項３】
前記第２の層間絶縁膜と、前記第１のプラグの側面との間に、該第１のプラグの側面を覆う側壁絶縁膜が形成されている、請求項１又は２に記載の半導体装置。
【請求項４】
前記側壁絶縁膜は、前記第２の層間絶縁膜よりも不純物濃度が高い、請求項３に記載の半導体装置。
【請求項５】
前記第１のプラグと前記第１の層間絶縁膜との間に、前記第１のプラグの側面を覆う側壁絶縁膜を更に有する、請求項１に記載の半導体装置。
【請求項６】
半導体基板の上部に形成された第１の層間絶縁膜から頂面が突出する第１のプラグを形成する工程と、
スパッタリングを伴う堆積法によって、前記第１のプラグの頂面に前記第１のプラグの頂面と同じか又はそれよりも狭い底面を有する略錐形の頂部絶縁膜を形成する工程と、
前記第１の層間絶縁膜、前記第１のプラグ及び前記頂部絶縁膜を覆う第２の層間絶縁膜を形成する工程と、
異方性エッチングにより、前記第２の層間絶縁膜及び前記頂部絶縁膜を選択的にエッチングし、底部の径が前記頂部絶縁膜の底部の径よりも小さなスルーホールを形成する工程と、
等方性エッチングにより、前記スルーホールに隣接する頂部絶縁膜をエッチング除去して、前記第１のプラグの頂面付近で前記スルーホールの径を拡大する工程と、
前記スルーホール内に、前記第１のプラグに接続する第２のプラグを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の層間絶縁膜を形成する工程と、前記異方性エッチングとの間に、前記第２の層間絶縁膜を覆う第３の層間絶縁膜を形成する工程を有し、前記異方性エッチングで形成するスルーホールは、前記第２の層間絶縁膜と前記第３の層間絶縁膜とを貫通する、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記頂部絶縁膜を形成する工程では、前記第１のプラグの側壁を覆う側壁絶縁膜を同時に形成する、請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記頂部絶縁膜は、前記第２の層間絶縁膜よりも不純物濃度が高い、請求項６〜８の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、半導体装置におけるプラグの構造及びその形成方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶素子としてメモリセルを備える。メモリセルは、半導体基板の表面部分に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、半導体基板の上部に形成され、このＭＩＳＦＥＴにプラグを介して接続するキャパシタとを備え、ＭＩＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶を行う。
【０００３】
上記ＤＲＡＭの製造に際しては、半導体基板の表面部分にＭＩＳＦＥＴを形成した後、半導体基板及びＭＩＳＦＥＴを覆って層間絶縁膜を堆積する。層間絶縁膜を貫通しＭＩＳＦＥＴのソース／ドレイン拡散層を露出させるコンタクトホールを開孔した後、このコンタクトホール内に導電材料を埋め込み、プラグを形成する。更に、層間絶縁膜上にこのコンタクトプラグに直接に又はビアプラグを介して接続するビット線やキャパシタを形成する。層間絶縁膜、及び、コンタクトホールやスルーホール内に埋め込まれるプラグは多層に形成される。
【０００４】
近年、ＤＲＡＭの高集積化の要請により、１つのメモリセルが半導体基板上で占有可能な面積が益々縮小され、隣接するプラグ間の間隔が小さくなっている。このため、プラグ形成の際の位置精度を高めると共に、その径の大きさに制限を加えて、プラグ間のショートを防止している。ところで、コンタクトホールやスルーホール（以下、双方を総称してスルーホールと呼ぶ）を開孔するドライエッチングに際しては、一般にエッチングが深くなるに伴ってエッチング作用が低下して径が小さくなる。このため、スルーホールはテーパ状に形成される傾向がある。テーパ状のプラグでは、プラグと下層のプラグとの接触面積が不足し、それらの間のコンタクト抵抗が増大する問題が生じている。
【０００５】
上記問題に対して、特許文献１は、スルーホールの底部付近の径を大きくして、プラグと下地導電層との接触面積を拡大する製造方法を提案している。同文献によれば、プラグを収容する層間絶縁膜を上下２層構造とし、上層部分に対して下層部分のエッチ選択性を高くする。ドライエッチングで層間絶縁膜を貫通するスルーホールを開孔した後、ウエットエッチングで下層部分を選択的にエッチングし、スルーホールの底部付近の径を拡大する。
【０００６】
上記文献によれば、層間絶縁膜の上層部分及び下層部分を不純物含有酸化シリコンで構成し、下層部分の不純物濃度を上層部分よりも高くすることによって、上層部分に対する下層部分のエッチ選択性を高く出来るものとしている。
【特許文献１】特開平１０−２７０５５５号公報（段落００３０）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１では、スルーホールの底部付近の径を拡大することによって、下地導電層との接触面積を拡大し、プラグと下地導電層とのコンタクト抵抗の上昇を抑制している。しかし、同文献の製造方法では、上記スルーホールの底部付近の径を拡大するウエットエッチングに際して、その径の大きさの制御が難しい問題があった。底部付近の径が大きくなり過ぎると、近くの導電層に短絡して、ショートが生じるおそれがあった。
【０００８】
本発明は、上記に鑑み、近くの導電層とのショートを防止しつつ、上層のプラグと下層のプラグとの接触面積を拡大した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体装置は、
半導体基板の上部に順次に形成された第１及び第２の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、頂面が前記第２の層間絶縁膜の内部にある第１のプラグと、
前記第２の層間絶縁膜中に形成され、第２の層間絶縁膜の頂部から下方に向かって径が小さくなる第１部分と、該第１部分から下方に向かって径が大きくなり前記第１のプラグの頂面で終端する第２部分とを有する第２のプラグとを備えることを特徴とする。
【００１０】
また、本発明に係る半導体装置の製造方法は、
半導体基板の上部に形成された第１の層間絶縁膜から頂面が突出する第１のプラグを形成する工程と、
スパッタリングを伴う堆積法によって、前記第１のプラグの頂面に前記第１のプラグの頂面と同じか又はそれよりも狭い底面を有する略錐形の頂部絶縁膜を形成する工程と、
前記第１の層間絶縁膜、前記第１のプラグ及び前記頂部絶縁膜を覆う第２の層間絶縁膜を形成する工程と、
異方性エッチングにより、前記第２の層間絶縁膜及び前記頂部絶縁膜を選択的にエッチングし、底部の径が前記頂部絶縁膜の底部の径よりも小さなスルーホールを形成する工程と、
等方性エッチングにより、前記スルーホールに隣接する頂部絶縁膜をエッチング除去して、前記第１のプラグの頂面付近で前記スルーホールの径を拡大する工程と、
前記スルーホール内に、前記第１のプラグに接続する第２のプラグを形成する工程と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置によれば、第２のプラグが、第１部分から下方に向かって径が大きくなり第１のプラグの頂面で終端する第２部分を有するので、近くの導電層とのショートを防止しつつ、第１のプラグと第２のプラグとの接触面積を効果的に拡大できる。
【００１２】
本発明の半導体装置では、前記第２の層間絶縁膜上に更に第３の層間絶縁膜を有し、前記第２のプラグは、前記第１部分から更に上方に向かい前記第３の層間絶縁膜を貫通する第３部分を有し、該第３部分は上方に向かって径が大きくなるテーパを有してもよい。
【００１３】
本発明の半導体装置では、前記第２の層間絶縁膜と、前記第１のプラグの側面との間に、該第１のプラグの側面を覆う側壁絶縁膜が形成されてもよい。この場合、前記側壁絶縁膜は、前記第２の層間絶縁膜よりも不純物濃度が高くてもよい。また、前記第１のプラグと前記第１の層間絶縁膜との間に、前記第１のプラグの側面を覆う側壁絶縁膜を更に有してもよい。
【００１４】
本発明に係る半導体装置の製造方法によれば、スルーホールに隣接する頂部絶縁膜をエッチング除去する等方性エッチングによって、底部付近で第１のプラグの頂面に向かって径が大きくなる第２のプラグを形成できる。この等方性エッチングに際しては、第１のプラグ及び第２の層間絶縁膜がエッチストッパとして機能するため、エッチングが第１のプラグの側面側へ拡大することを防止でき、その径の大きさを効果的に制御できる。
【００１５】
本発明に係る半導体装置の製造方法では、前記第２の層間絶縁膜を形成する工程と、前記異方性エッチングとの間に、前記第２の層間絶縁膜を覆う第３の層間絶縁膜を形成する工程を有し、前記異方性エッチングで形成するスルーホールは、前記第２の層間絶縁膜と前記第３の層間絶縁膜とを貫通してもよい。本発明に係る半導体装置の製造方法では、前記頂部絶縁膜を形成する工程では、前記第１のプラグの側壁を覆う側壁絶縁膜を同時に形成してもよい。
【００１６】
本発明に係る半導体装置の製造方法では、前記頂部絶縁膜は、前記第２の層間絶縁膜よりも不純物濃度が高くてもよく、第２の層間絶縁膜に対する頂部保護膜のエッチ選択比を高めることが出来る。また、第２の層間絶縁膜は、第３の層間絶縁膜よりも不純物濃度が高くてもよく、第３の層間絶縁膜に対する第２の層間絶縁膜のエッチ選択比を高め、スルーホールの底部付近の径が頂部付近に比して縮小することを抑制できる。
【発明を実施するための最良の形態】
【００１７】
以下に、添付図面を参照し、本発明の実施形態を更に詳しく説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭであって、シリコン基板１１を備えている。シリコン基板１１の表面部分には、図示しないＭＩＳＦＥＴが形成されている。
【００１８】
シリコン基板１１及びＭＩＳＦＥＴを覆って、ノンドープ酸化シリコンから成る層間絶縁膜１２が成膜されている。層間絶縁膜１２を貫通して、シリコン基板１１表面におけるＭＩＳＦＥＴのソース／ドレイン領域を露出させるコンタクトホール１３が形成されている。コンタクトホール１３の内部を埋め込んで、導電材料から成るコンタクトプラグ１４が形成されている。コンタクトプラグ１４は、層間絶縁膜１２上に突出している。
【００１９】
層間絶縁膜１２上には、コンタクトプラグ１４の側面を囲んで、側壁絶縁膜１５が成膜されている。層間絶縁膜１２、コンタクトプラグ１４、及び、側壁絶縁膜１５を覆って、層間絶縁膜１６が成膜されている。側壁絶縁膜１５及び層間絶縁膜１６は、何れもホウ素（Ｂ）、リン（Ｐ）、及び、フッ素（Ｆ）がドープされた酸化シリコンから成る。側壁絶縁膜１５中のＢ、Ｐ、及び、Ｆの濃度は、層間絶縁膜１６中のＢ、Ｐ、及び、Ｆの濃度より高くしてある。
【００２０】
図示しないが、層間絶縁膜１６の上部を貫通して、コンタクトプラグ１４の頂面を露出させるスルーホールが形成され、このスルーホールの内部を埋め込んで、導電材料から成るビアプラグが形成されている。層間絶縁膜１６上には、このビアプラグに接続してビット線が形成されている。層間絶縁膜１６及びビット線を覆って、ノンドープ酸化シリコンから成る層間絶縁膜１７が成膜されている。層間絶縁膜１７は、層間絶縁膜１６に比して不純物濃度が充分に低い不純物ドープ酸化シリコンで構成してもよい。
【００２１】
層間絶縁膜１７、及び、層間絶縁膜１６の上部を貫通して、コンタクトプラグ１４の頂面を露出させるスルーホール１８が形成されている。スルーホール１８は、その径が、層間絶縁膜１７の上面から下面に向かって少しずつ小さくなるテーパ形状を有し、層間絶縁膜１６の上面より幾らか下の位置で径が最小になる。また、その位置から下方ではコンタクトプラグ１４の頂面に向かって逆に径が大きくなるテーパ形状を有し、コンタクトプラグ１４の頂面の位置では、略その全面を露出させる形状を有している。
【００２２】
スルーホール１８の内部を埋め込んで、導電材料から成るビアプラグ１９が形成されている。ビアプラグ１９は、その底面がコンタクトプラグ１４の頂面に略整合する。また、層間絶縁膜１７上には、ビアプラグ１９の頂面に接続して図示しないキャパシタが形成されている。
【００２３】
本実施形態の半導体装置１０によれば、ビアプラグ１９が、層間絶縁膜１６の上面より幾らか下の位置から下方では、コンタクトプラグ１４の頂面に向かって径が大きくなるテーパ形状を有し、その底面がコンタクトプラグ１４の頂面に略整合する形状を有している。これによって、近くの導電層とのショートを防止しつつ、コンタクトプラグ１４とビアプラグ１９との間の接触面積を効果的に拡大できる。
【００２４】
図２Ａ〜図２Ｆは、図１の半導体装置１０を製造する各製造段階を順次に示す断面図である。シリコン基板１１の表面部分にＭＩＳＦＥＴを形成した後、シリコン基板１１及びＭＩＳＦＥＴを覆って層間絶縁膜１２を堆積する。引き続き、リソグラフィ技術を用いて、層間絶縁膜１２を貫通し、シリコン基板１１におけるＭＩＳＦＥＴのソース／ドレイン領域を露出するコンタクトホール１３を形成する。次いで、コンタクトホール１３の内部に導電材料を埋め込み、コンタクトプラグ１４を形成する（図２Ａ）。
【００２５】
引き続き、ドライエッチングにより、層間絶縁膜１２の上部をエッチバックし、層間絶縁膜１２上にコンタクトプラグ１４を突出させる（図２Ｂ）。次いで、スパッタデポジット法により、Ｂ、Ｐ、及び、Ｆをドープした酸化シリコンから成る被覆絶縁膜１５ａを、コンタクトプラグ１４の側面及び頂面が完全に覆われる程度に円錐状に堆積する（図２Ｃ）。
【００２６】
スパッタデポジット法では、スパッタデポジションとスパッタエッチングとが並行して進行し、スパッタ方向に直交する表面では、エッチングレートがデポジションレートを上回り、スパッタ方向と交差角度が小さな表面では、デポジションレートがエッチングレートを上回る。従って、被覆絶縁膜１５ａをコンタクトプラグ１４の側面及び頂面に選択的に形成できる。
【００２７】
スパッタデポジット法に際しては、また、バイアス電力や周波数等の調節によって、デポジションレートとエッチングレートとのバランスを制御し、被覆絶縁膜１５ａを、その底面がコンタクトプラグ１４の頂面よりも僅かに狭くなるように堆積する。従って、被覆絶縁膜１５ａでは、コンタクトプラグ１４の頂面を覆う部分と、コンタクトプラグ１４の側面を覆う部分とが、コンタクトプラグ１４の頂面の縁部で区画される。なお、コンタクトプラグ１４を層間絶縁膜１２上に突出させるエッチバックは、ウエットエッチング等で行ってもよい。
【００２８】
層間絶縁膜１２及び被覆絶縁膜１５ａを覆って、Ｂ、Ｐ、及び、Ｆをドープした酸化シリコンから成る層間絶縁膜１６を堆積する。被覆絶縁膜１５ａにおけるＢの濃度は11.0mol％で、Ｐの濃度は4.7mol％とし、層間絶縁膜１６におけるＢの濃度は7.0mol％で、Ｐの濃度は3.5mol％とする。
【００２９】
図示しないが、層間絶縁膜１６上に、略円形の開口パターンを有するレジストパターンを形成した後、このレジストパターンをマスクとするドライエッチングにより、被覆絶縁膜１５ａ及び層間絶縁膜１６を開孔し、コンタクトプラグ１４の頂部を露出させるスルーホールを形成する。レジストパターンを除去した後、このスルーホールの内部に導電材料を埋め込み、ビアプラグを形成する。更に、層間絶縁膜１６上にこのビアプラグに接続するビット線を形成する。
【００３０】
層間絶縁膜１６及びビット線を覆って、ノンドープ酸化シリコンから成る層間絶縁膜１７を堆積した後、層間絶縁膜１７上に、略円形の開口パターンを有するレジストパターン２０を形成する（図２Ｄ）。引き続き、レジストパターン２０をマスクとするドライエッチングにより、被覆絶縁膜１５ａ、層間絶縁膜１６、及び、層間絶縁膜１７を開孔し、コンタクトプラグ１４の頂部を露出させるスルーホール１８ａを形成する。
【００３１】
スルーホール１８ａを形成するドライエッチングに際しては、層間絶縁膜１６及び層間絶縁膜１７の不純物濃度の差を利用し、層間絶縁膜１７に対して層間絶縁膜１６のエッチ選択性が高い条件で行うことによって、スルーホール１８ａの底部付近の径が頂部付近に比して縮小することを抑制できる。更に、レジストパターン２０を除去する（図２Ｅ）。
【００３２】
上記のドライエッチングに際しては、シリコン基板１１を載置するサセプタから成る下部電極と、下部電極の上方にこれと平行に対向する上部電極とを備える２周波ＲＩＥ（Reactive Ion Etching）装置を使用する。本実施形態では、エッチングガスとしてＣ４Ｆ６、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｏ２、及び、Ａｒを用い、圧力を２５mtorrとし、下部電極と上部電極との間に、2500Ｗ及び3000Ｗの２周波のＲＦ電力を印加する。
【００３３】
引き続き、被覆絶縁膜１５ａ及び層間絶縁膜１６の不純物濃度の差を利用し、層間絶縁膜１６に対して被覆絶縁膜１５ａのエッチ選択性が高い条件でウェットエッチングを行う。これによって、スルーホール１８ａ内に露出し、コンタクトプラグ１４上に堆積した被覆絶縁膜１５ａを選択的に除去して、スルーホール１８ａよりも底部付近の径が充分に大きなスルーホール１８を形成する。また、コンタクトプラグ１４の側面上に被覆絶縁膜１５ａを残して側壁絶縁膜１５とする（図２Ｆ）。
【００３４】
上記のウェットエッチングに際しては、コンタクトプラグ１４及び層間絶縁膜１６がエッチストッパとして機能することによって、コンタクトプラグ１４の側面方向へのエッチング液の侵入が防止され、コンタクトプラグ１４の側面上の側壁絶縁膜１５はエッチングされずに残る。なお、ウェットエッチングに代えて、等方的なドライエッチングを行ってもよい。
【００３５】
次いで、スルーホール１８の内部に導電材料を埋め込み、図１に示したビアプラグ１９を形成する。更に、層間絶縁膜１７上にビアプラグ１９に接続するキャパシタを形成する等の工程を経ることによって、半導体装置１０を製造できる。
【００３６】
本実施形態に係る半導体装置の製造方法によれば、コンタクトプラグ１４上に堆積した被覆絶縁膜１５ａを選択的に除去するウエットエッチングで、コンタクトプラグ１４の頂面の略全てを露出させることが出来る。これによって、底部付近でコンタクトプラグ１４の頂面に向かって径が大きくなるテーパ形状を有し、コンタクトプラグ１４の頂面と略整合するビアプラグ１９を形成できる。
【００３７】
また、上記ウエットエッチングに際しては、コンタクトプラグ１４及び層間絶縁膜１６がエッチストッパとして機能するため、エッチングがコンタクトプラグ１４の側面側へ拡大することを防止でき、その径の大きさを効果的に制御できる。
【００３８】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２Ａ】図１の半導体装置を製造する一製造段階を示す断面図である。
【図２Ｂ】図２Ａに後続する製造段階を示す断面図である。
【図２Ｃ】図２Ｂに後続する製造段階を示す断面図である。
【図２Ｄ】図２Ｃに後続する製造段階を示す断面図である。
【図２Ｅ】図２Ｄに後続する製造段階を示す断面図である。
【図２Ｆ】図２Ｅに後続する製造段階を示す断面図である。
【符号の説明】
【００４０】
１０：半導体装置
１１：シリコン基板
１２：層間絶縁膜
１３：コンタクトホール
１４：コンタクトプラグ
１５：側壁絶縁膜
１５ａ：被覆絶縁膜
１６：層間絶縁膜
１７：層間絶縁膜
１８：スルーホール
１９：ビアプラグ
２０：レジストパターン
【図１】
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【図２Ａ】
2008177446.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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