(57)【要約】【課題】容易にメモリバンクへのデータの書き込み及び読出しの検査をする。【解決手段】Ｗアンプ／Ｄアンプ７２はメモリバンク８０からテストデータを読み出し、Ｗアンプ／Ｄアンプ７３はメモリバンク９０からテストデータを読み出す。読出しデータ比較回路７５は、Ｗアンプ／Ｄアンプ７２又はＷアンプ／Ｄアンプ７３から読み出されたテストデータと、そのテストデータの期待値とを比較して、テストデータと期待値とがすべて一致しているか否かを示す信号を出力する。【選択図】図２
2008059719.tif 000002
【特許請求の範囲】
【請求項１】
行方向及び列方向に複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの行方向のメモリセルを選択する行デコーダと、前記メモリセルアレイの列方向のメモリセルを選択する列デコーダと、を有するｍ個（ｍは２以上の自然数。）のメモリバンクと、
通常モードでは、多ビット入力端子を介して入力された多ビットデータを前記メモリバンクに書き込み、前記メモリバンクから多ビットデータを読み出して多ビット出力端子を介して出力するデータ制御手段を備え、
前記データ制御手段は、第１のテストモードでは、前記メモリバンクに対して、前記多ビット入力端子の数よりも少ない数のテストデータ入力端子を介して入力されたテストデータを前記メモリバンクに書き込んだ後に、前記メモリバンクからテストデータを読み出し、読み出したテストデータと当該テストデータの期待値と比較結果を示す比較結果信号を、前記多ビット出力端子よりも少ない数のテストデータ出力端子を介して出力する
半導体記憶装置。
【請求項２】
前記データ制御手段は、第１のテストモードでは、テストデータと当該テストデータの期待値との排他的論理和を演算し、演算結果を前記比較結果信号として出力する
請求項１に記載の半導体記憶装置。
【請求項３】
前記データ制御手段は、前記メモリバンクから読み出されるテストデータと同期がとれるように前記期待値を遅延させる遅延素子と、前記テストデータと前記遅延素子により遅延された期待値との排他的論理和を演算する排他的論理演算素子と、を備えた
請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記データ制御手段は、第２のテストモードでは、
複数のテストデータ入力端子を介して入力されたテストデータを前記メモリバンクに書き込み、
前記メモリバンクからテストデータを読み出し、
所定数毎の隣接するメモリセルから読み出されたテストデータと、各々独立した値の期待値と、を比較し、
所定ビット毎のテストデータと期待値との比較結果を示す比較結果信号を１本の他のテストデータ出力端子を介して出力する
請求項１に記載の半導体記憶装置。
【請求項５】
前記データ制御手段は、前記メモリバンクから読み出されるテストデータと同期がとれるように前記期待値を遅延させる遅延素子を更に備えた
請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に多ビットの入力データの書き込み又は読み出しが正確に行われたかを検査する半導体記憶装置に関する。
【背景技術】
【０００２】
従来、バンク切替え方式の半導体記憶装置において、隣接する複数のメモリセルアレイバンク毎にマルチビットテストのパス／フェイル判定を行うように、隣接する複数の前記メモリセルアレイバンク毎に設けたパス／フェイル判定回路を備えることを特徴とする半導体記憶装置が開示されている（例えば、特許文献１参照。）。
【０００３】
また、テスト対象の各メモリセルに同一値が書き込まれるメモリアレイと、上記メモリアレイのｎ（ｎは２以上の任意の自然数）個単位のメモリセルに対応して設けられ、内部制御信号のタイミングに基づいて順次異なるｎ個単位のメモリセルから読み出される各データを伝送するｎ本のデータバスと、上記ｎ本のデータバスから同一のタイミングで伝送されたｎ個のデータが全て同一値であるか否かを判定する判定手段と、上記判定手段から各タイミング毎に出力される判定結果を累積し、その累積した全てのタイミングで全て同一値と判定された場合のみ良の判定を出力する累積手段と、を備えた半導体記憶装置が開示されている（例えば、特許文献２参照。）。
【特許文献１】特開２００３−２２８９９７号公報
【特許文献２】特開２００６−４８７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１及び２に記載された半導体記憶装置は、メモリセルアレイバンクに少数ビットデータを記憶することを想定したものである。このため、特許文献１及び２に記載された半導体記憶装置は、例えば５１２本の入出力ピンを介して一度に５１２ビットの超多ビットデータをメモリセルアレイバンクに書き込み／読み出す場合には、正確に検査を行うことができない問題があった。
【０００５】
本発明は、上述した課題を解決するために提案されたものであり、多ビットのデータの書き込み及び読み出しが可能な半導体記憶装置であって容易に検査を行うことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体記憶装置は、行方向及び列方向に複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの行方向のメモリセルを選択する行デコーダと、前記メモリセルアレイの列方向のメモリセルを選択する列デコーダと、を有するｍ個（ｍは２以上の自然数。）のメモリバンクと、通常モードでは、多ビット入力端子を介して入力された多ビットデータを前記メモリバンクに書き込み、前記メモリバンクから多ビットデータを読み出して多ビット出力端子を介して出力するデータ制御手段を備え、前記データ制御手段は、第１のテストモードでは、前記メモリバンクに対して、前記多ビット入力端子の数よりも少ない数のテストデータ入力端子を介して入力されたテストデータを前記メモリバンクに書き込んだ後に、前記メモリバンクからテストデータを読み出し、読み出したテストデータと当該テストデータの期待値と比較結果を示す比較結果信号を、前記多ビット出力端子よりも少ない数のテストデータ出力端子を介して出力する。
【０００７】
メモリバンクは、例えば汎用ＤＲＡＭのメモリバンクであり、行方向及び列方向に複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの行方向のメモリセルを選択する行デコーダと、前記メモリセルアレイの列方向のメモリセルを選択する列デコーダと、を有している。
【０００８】
通常モードでは、データ制御手段は、多ビット入力端子を介して入力された多ビットデータをメモリバンクに書き込み、そして、メモリバンクから多ビットデータを読み出して多ビット出力端子を介して出力する。
【０００９】
第１のテストモードでは、データ制御手段は、前記メモリバンクに対して、前記多ビット入力端子の数に比べて非常に少ない数のテストデータ入力端子を介して入力されたテストデータをメモリバンクに書き込む。そして、データ制御手段は、メモリバンクからテストデータを読み出し、読み出したテストデータと当該テストデータの期待値とを比較し、比較結果を示す比較結果信号を、前記多ビット出力端子よりも少ない数のテストデータ出力端子を介して出力する。
【００１０】
したがって、上記半導体記憶装置は、多ビット入力端子の数に比べて非常に少ない数のテストデータ入力端子を介して入力されたテストデータをメモリバンクに書き込んだ後に、メモリバンクからテストデータを読み出し、読み出したテストデータと当該テストデータの期待値との比較結果を示す比較結果信号を、前記多ビット出力端子よりも少ない数のテストデータ出力端子を介して出力する。これにより、上記半導体記憶装置は、非常に多くの入出力ビット数を有するメモリバンクに対して、少ないビット数のテストデータで検査を行うことができる。
【発明の効果】
【００１１】
本発明は、非常に多くの入出力ビット数を有するメモリバンクへのデータの書き込み又は読み出しが正常に行われたかを容易に検査することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００１３】
［第１の実施形態］
図１は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【００１４】
半導体記憶装置は、ロウクロックを発生するロウクロック発生器１０と、カラムアドレスを発生し又はバーストをカウントするカラムクロック発生器・バーストカウンタ２０と、ロウアドレスを一時蓄積し又はリフレッシュ回数をカウントするロウアドレスバッファ・リフレッシュカウンタ３０と、カラムアドレスを一時蓄積するカラムアドレスバッファ４０と、データマスクを一時蓄積するデータマスクバッファ５０と、を備えている。
【００１５】
また、上記半導体記憶装置は、データを記憶するメモリバンク８０、９０と、メモリバンク８０、９０に対してデータを書き込み又は読み出す制御を行うデータコントロール回路７０を備えている。
【００１６】
さらに、半導体記憶装置は、外部から入力されるデータＤを一時蓄積する入力バッファ６１と、外部から入力されるテストモード時入力信号ＴＤを一時蓄積する入力バッファ６２と、データコントロール回路７０から読み出されたデータＱを一時蓄積する出力バッファ６６と、データコントロール回路７０から読み出されたテストモード時出力信号ＴＱを一時記憶する出力バッファ６２と、を備えている。
【００１７】
ここで、テストモード時入力信号ＴＤは、テストモードにおいて、メモリバンクに書き込むべきデータであるテストデータと、メモリバンクから読み出されたテストデータの期待値と、含んでいる。また、テストモード時出力信号ＴＱは、メモリバンクから読み出されたテストデータとその期待値との比較結果を示す信号を示している。
【００１８】
ロウクロック発生器１０は、外部から供給されるクロック（ＣＬＫ）、チップセレクト信号（ＣＳＢ）、アクトコマンド（ＡＣＴＢ）、リフレッシュ信号（ＲＥＦ）に基づいて、ロウアドレスを同期させるためのロウクロックを発生し、このロウクロックをロウアドレスバッファ・リフレッシュカウンタ３０、メモリバンク８０、９０に供給する。
【００１９】
カラムクロック発生器・バーストカウンタ２０は、クロック（ＣＬＫ）、チップセレクト信号（ＣＳＢ）、アクトコマンド（ＡＣＴＢ）、リフレッシュ信号（ＲＥＦ）、更にライト・イネーブル信号（ＷＥＢ）に基づいて、カラムアドレスを同期させるためのカラムクロックを発生し、このカラムクロックをカラムアドレスバッファ４０、メモリバンク８０、９０に供給する。
【００２０】
ロウアドレスバッファ・リフレッシュカウンタ３０は、ロウクロック発生器１０で発生されたロウクロックに同期して、外部から供給されるロウアドレスＡｉ（ｉ＝４〜１５）を一時蓄積した後、そのロウアドレスをメモリバンク８０、９０に供給する。また、ロウアドレスバッファ・リフレッシュカウンタ３０は、メモリバンク８０、９０のリフレッシュ回数をカウントする。
【００２１】
カラムアドレスバッファ４０は、カラムクロック発生器・バーストカウンタ２０で発生されたカラムクロックに同期して、外部から供給されるカラムアドレスＡｉ（ｉ＝０〜３）を一時蓄積した後、そのカラムアドレスをメモリバンク８０、９０に供給する。
【００２２】
データマスクバッファ５０は、外部から供給されるデータマスクを一時蓄積した後、データマスクをデータコントロール回路７０に供給する。テストモード制御回路５１は、外部から供給されるテストモード制御信号（ＰＴＥＳＴ）に基づいて、入力バッファ６１、６２、データコントロール回路７０をテストモードに設定し、又は通常モードに設定する制御を行う。
【００２３】
入力バッファ６１は、通常モードでは、例えば５１２本の多ビット入力端子を介して入力される書き込み対象となる５１２ビットのデータＤを一時蓄積した後、このデータＤをデータコントロール回路７０に供給する。入力バッファ６２は、テストモードでは、例えば８本のテストデータ入力端子を介して入力される８ビットのテストモード時入力信号ＴＤを一時蓄積した後、このテストモード時入力信号ＴＤをデータコントロール回路７０に供給する。
【００２４】
一方、出力バッファ６６は、通常モードでは、データコントロール回路７０から出力された５１２ビットのデータＱを一時蓄積し、このデータＱを例えば５１２本の多ビット出力端子を介して外部へ出力する。出力バッファ６７は、テストモードでは、データコントロール回路７０から出力されたテストモード時出力信号ＴＱｋを一時蓄積し、このテストモード時出力信号ＴＱｋを例えば８本のテストデータ出力端子を介して外部へ出力する。
【００２５】
メモリバンク８０は、汎用ＤＲＡＭチップで構成されている。メモリバンク８０は、マトリクス状に配列された複数のメモリセルからなるメモリセルアレイ８１と、ロウアドレス（行アドレス）を選択するためのロウデコーダ８２と、カラムアドレス（列アドレス）を選択するためのカラムデコーダ８３と、データの読み出し時にメモリセルの電圧を増幅するためのセンスアンプ８４と、を備えている。
【００２６】
メモリセルアレイ８１は、マトリクス状に配列された複数のメモリセルで構成され、例えば３２Ｍビット（＝６４ｋ×５１２ビット）のメモリ容量を有している。
【００２７】
ロウデコーダ８２は、図１に示したロウアドレスバッファ・リフレッシュカウンタ３０からロウアドレスが供給されると、そのロウアドレスに対応するメモリセルを選択するための信号をメモリセルアレイ８１に供給する。また、カラムデコーダ８３は、カラムアドレスが供給されると、そのカラムアドレスに対応するメモリセルを選択するためのカラムアドレス選択信号をメモリセルアレイ８１に供給する。これにより、ロウアドレス及びカラムアドレスに基づくメモリセルアレイ８１のメモリセルにおいて、データの書き込み又は読み出しが行われる。
【００２８】
このような構成のメモリバンク８０は、多数の入出力ピン、例えば５１２ビットのデータの同時入力又は同時出力が可能な５１２本の入力ピン及び出力ピンを有し、通常モードでは、５１２ビットずつデータを読み出したり、５１２ビットずつデータを書き込んだりする。なお、メモリバンク９０は、メモリバンク８０と同様に構成されているので、その詳細な説明は省略する。
【００２９】
データコントロール回路７０は、通常モード（いわゆる×２モード）の場合、入力バッファ６１から５１２ビットずつ２回に分けて１０２４ビットのデータが供給されると、メモリバンク８０及びメモリバンク９０にそれぞれ５１２ビットのデータを一度に書き込む。また、データコントロール回路７０は、メモリバンク８０、９０からそれぞれ一度に５１２ビットのデータを読み出して１０２４ビットのデータを一旦記憶し、５１２ビットずつ２回に分けてバーストで出力し、この５１２ビットのデータＱを出力バッファ６６に供給する。
【００３０】
データコントロール回路７０は、テストモードの場合、入力バッファ６２から８ビットのテストモード時入力信号ＴＤが供給されると、テストモード時入力信号ＴＤのテストデータをメモリバンク８０、９０に書き込む。そして、データコントロール回路７０は、メモリバンク８０、９０から読み出されたテストデータと、上記テストモード時入力信号ＴＤの期待値と、を比較して、比較結果を表すテストモード時出力信号ＴＱを出力バッファ６７に供給する。ここで、データコントロール回路７０は、具体的には次のように構成されている。
【００３１】
図２は、データコントロール回路７０の詳細な構成を示す図である。データコントロール回路７０は、入力されたデータを分配する入力制御部７１と、メモリバンク８０に対してデータの書き込み又は読み出しを行うＷアンプ／Ｄアンプ７２と、メモリバンク９０に対してデータの書き込み又は読み出しを行うＷアンプ／Ｄアンプ７３と、を備えている。
【００３２】
さらに、データコントロール回路７０は、Ｗアンプ／Ｄアンプ７２、７３からそれぞれ供給されたデータを統合して出力する出力制御部７４と、Ｗアンプ／Ｄアンプ７２、７３から読み出されたテストデータと期待値とを比較する読出しデータ比較回路７５と、を備えている。
【００３３】
入力制御部７１は、書込みデータの取り込みクロック信号ＩＣＷＡ（Internal Write Clock_Ａ）、ＩＣＷＢ（Internal Write Clock_B）に同期して入力バッファ６１から５１２ビットのデータＤを取り込む。そして、入力制御部７１は、データＤを２つのデータＷＤＡ、ＷＤＢに分配し、データＷＤＡをＷアンプ／Ｄアンプ７２に、データＷＤＢをＷアンプ／Ｄアンプ７３に供給する。なお、添え字“Ａ”はメモリバンク８０に関連することを表し、数字の添え字“Ｂ”はメモリバンク９０に関連することを表している。また、入力制御部７１は、テストモード時入力信号ＴＤのテストデータについても同様に分配して、分配したデータをＷアンプ／Ｄアンプ７２、７３に供給する。
【００３４】
Ｗアンプ／Ｄアンプ７２は、活性化信号ＷＡＥＡが供給されると活性化され、入力制御部７１から供給されたデータＷＤＡを増幅して、データＧＩＯＡ（ｉ＝０〜５１１）をメモリバンク８０に書き込む。Ｗアンプ／Ｄアンプ７２は、テストデータについても同様にメモリバンク８０に書き込む。また、Ｗアンプ／Ｄアンプ７３は、活性化信号ＷＡＥＢが供給されると活性化され、入力制御部７１から供給されたデータＷＤＢを増幅して、データＧＩＯＢをメモリバンク９０に書き込む。Ｗアンプ／Ｄアンプ７３は、テストデータについても同様にメモリバンク９０に書き込む。
【００３５】
ここで本実施形態では、ＷＡＥＡ及びＷＡＥＢのクロック周期は、ＩＣＷＡ及びＩＣＷＢのクロック周期の１／２である。したがって、Ｗアンプ／Ｄアンプ７２、７３は、入力データＤのクロック周波数の２倍の速度で、各々のデータをメモリバンク８０、９０に書き込む。
【００３６】
したがって、データコントロール回路７０は、分配したデータＷＤＡ、ＷＤＢのクロック周期を入力データＤのクロック周期の１／２倍にすることによって、データＷＤＡｉ、ＷＤＢｉを入力データＤより早い速度でメモリバンク８０、９０にそれぞれ書き込むことができる。これにより、データコントロール回路７０は、１つのコマンドＣＭＤに対して２つのメモリバンク８０、９０に対して高速にデータの書き込み及び読出しを行うことができる。
【００３７】
図３は、読出しデータ比較回路７５の構成を示す回路図である。読出しデータ比較回路７５は、テストモード時に、メモリバンク８０又はメモリバンク９０から読み出されたテストデータについて、６４ビットの各ビットデータと期待値とを比較して、一致しているか否かを示すテストモード時出力信号ＴＱを出力する。
【００３８】
具体的には、読出しデータ比較回路７５は、メモリバンク８０から読み出されたデータと期待値とを比較する第１の比較演算部１００と、メモリバンク９０から読み出されたデータと期待値とを比較する第２の比較演算部１２０と、を有している。
【００３９】
第１の比較演算部１００は、１６データ比較回路１１１、１１２、１１３、１１４、ＮＡＮＤ回路１１５、ＮＯＴ回路１１６、スイッチ素子１１７を有している。なお、１６データ比較回路１１１、１１２、１１３、１１４はそれぞれ同じ構成なので、以下では１６データ比較回路１１１について説明する。
【００４０】
１６データ比較回路１１１は、４データ比較回路１０１、１０２、１０３、１０４と、４データ比較回路１０１、１０２、１０３、１０４の各出力結果の否定的論理積を演算するＮＡＮＤ回路１０５と、ＮＡＮＤ回路１０５の出力結果を否定するＮＯＴ回路１０６と、を有している。なお、４データ比較回路１０１、１０２、１０３、１０４はそれぞれ同じ構成なので、以下では４データ比較回路１０１について説明する。
【００４１】
４データ比較回路１０１は、否定的排他的論理和回路１０１ａ、１０１ｂ、１０１ｃ、１０１ｄと、ＮＡＮＤ回路１０１ｅと、ＮＯＴ回路１０１ｆと、を備えている。否定的排他的論理和回路１０１ａは、メモリバンク８０から読み出されたデータＲＤＡ［０＋ｋ］と期待値ＴＣＤＩＡ［ｋ］との排他的論理和の否定を演算する。つまり、排他的論理和回路１０１ａは、データＲＤＡ［０＋ｋ］と期待値ＴＣＤＩＡ［ｋ］とが一致するときは“１”を出力し、一致しないときは“０”を出力する。その他の否定的排他的論理和回路１０１ｂ、１０１ｃ、１０１ｄも同様に、データＲＤＡ［ｎ＋ｋ］（ｎ＝１、２、３）と期待値ＴＣＤＩＡ［ｋ］とが一致するときは“１”を出力し、一致しないときは“０”を出力する。
【００４２】
ＮＡＮＤ回路１０１ｅは、否定的排他的論理和回路１０１ａ、１０１ｂ、１０１ｃ、１０１ｄのそれぞれの出力結果の否定的論理積を演算する。ＮＯＴ回路１０１ｆは、ＮＡＮＤ回路１０１ｅの出力結果を否定（反転）する。
【００４３】
したがって、４データ比較回路１０１は、４個のすべてのデータＲＤＡ［ｎ＋ｋ］（ｎ＝０〜３）が期待値ＴＣＤＩＡ［ｋ］と一致するときは“１”を出力し、データＲＤＡ［ｎ＋ｋ］（ｎ＝０〜３）のうちの１つでも期待値ＴＣＤＩＡ［ｋ］と一致しないものがあるときは“０”を出力する。４データ比較回路１０２、１０３、１０４も同様である。
【００４４】
１６データ比較回路１１１は、４データ比較回路１０１、１０２、１０３、１０４の各々の出力結果の否定的論理積の否定を演算する。したがって、１６データ比較回路１１１は、１６ビットの各ビットデータＲＤＡ［ｎ＋ｋ］（ｎ＝０〜１５）と期待値ＴＣＤＩＡ［ｋ］とを比較して、全てのビットデータが期待値と一致しているときは“１”を出力し、１６ビットのビットデータのうち１つでも期待値と一致しないデータがあるときは“０”を出力する。
【００４５】
第１の比較演算部１００は、１６データ比較回路１１１、１１２、１１３、１１４の各々の出力結果の否定的論理積の否定を演算する。したがって、第１の比較演算部１００は、６４ビットの各ビットデータＲＤＡ［ｎ＋ｋ］（ｎ＝０〜６３）と期待値ＴＣＤＩＡ［ｋ］とを比較して、全てのビットデータが期待値と一致しているときは“１”を出力し、ビットデータのうち１つでも期待値と一致しないデータがあるときは“０”を出力する。
【００４６】
第２の比較演算部１２０も同様に、６４ビットの各ビットデータＲＤＢ［ｎ＋ｋ］（ｎ＝０〜６３）と期待値ＴＣＤＩＢ［ｋ］とを比較して、全てのビットデータが期待値と一致しているときは“１”を出力し、ビットデータのうち１つでも期待値と一致しないデータがあるときは“０”を出力する。
【００４７】
第１の比較演算部１００の出力端子は、スイッチ素子１１７に接続されている。スイッチ素子１１７は、ハイレベルのＴＤＬＡＡ信号が供給されるとオンになり、第１の比較演算部１００の演算結果であるＴＱＡ［ｋ］を出力する。また、第２の比較演算部１２０の出力端子は、スイッチ素子１２７に接続されている。スイッチ素子１２７は、ハイレベルのＴＤＬＡＢ信号が供給されるとオンになり、第２の比較演算部１２０の演算結果であるＴＱＢ［ｋ］を出力する。なお、ＴＤＬＡＡ信号とＴＤＬＡＢ信号のタイミングは異なっているので、ＴＱＡ［ｋ］、ＴＱＢ［ｋ］は異なるタイミングで出力される。
【００４８】
以上のように構成された半導体記憶装置は、テストモードのときは、次のようなタイミングでテスト結果を出力する。
【００４９】
図４は、第１の実施形態に係る半導体記憶装置に供給される外部信号及び半導体記憶装置内で発生する内部信号のタイミングチャートである。
外部信号としては、クロック（ＣＬＫ）、ロウアドレス及びカラムアドレスのいずれかを示すアドレス（Ａｉ：ｉ＝１、２、・・・、１５）、コマンド信号（ＣＭＤ）、テストモード時のデータ入力信号（ＴＤｋ）、テストモード時のデータ出力信号（ＴＱｋ）がある。内部信号としては、ＲＡＳバー信号（ＲＡＳＢ）、書込みデータ取り込みクロック信号（ＩＣＷ）、Ｄアンプ活性化信号（ＤＡＥ）、Ｗアンプ活性化信号（ＷＡＥ）、テストモード時の出力データラッチ信号（ＤＬＡ）がある。なお、ＴＤｋ、ＴＣＤｋ、ＴＱｋ、ＩＣＷ、ＤＡＥ、ＷＡＥ、ＴＤＬＡの各信号の語尾に“Ａ”が付されているものはメモリバンク８０に関する信号を表し、各信号の語尾に“Ｂ”が付されているものはメモリバンク９０に関する信号を表す。
【００５０】
ＣＬＫ０では、半導体記憶装置に、アドレスＡ（０）、書込みのアクトコマンドＣＭＤ（Ｗｒｉｔｅ）、及びテストデータＴＤｋＡ（０）が供給される。この直後、ＣＬＫ０に同期してメモリバンク８０用のＩＣＷＡが立ち上がる。このため、図２に示す入力制御部７１は、入力バッファ６１から供給されたテストデータＴＤｋＡ（０）を、ＩＣＷＡに同期してＷアンプ／Ｄアンプ７２に供給する。
【００５１】
ＣＬＫ１では、半導体記憶装置に、テストデータＴＤｋＢ（０）が供給される。この直後、ＣＬＫ１に同期して、ＲＡＳＢが立ち下がり、ＩＣＷＢが立ち上がる。このとき、ロウデコーダ８２は、ＲＡＳＢが立ち下がっている間、ロウアドレスが示すセルを選択する。また、入力制御部７１は、入力バッファ６１から供給されたテストデータＴＤｋＢ（０）をＩＣＷＢに同期してＷアンプ／Ｄアンプ７３に供給する。
【００５２】
ＣＬＫ２では、半導体記憶装置に、アドレスＡｉ（１）及び読出しのアクトコマンドＣＭＤ（Ｒｅａｄ）が供給される。また、ＣＬＫ２では、上述したＣＬＫ１におけるＲＡＳＢの立ち下がりに同期してカラムアドレスが選択される。これにより、図２に示すカラムデコーダ８３は、カラムアドレスに対応するメモリセルを選択する。
【００５３】
また、ＣＬＫ２では、上述したＣＬＫ１に同期してＷＡＥＡ、ＷＡＥＢが立ち上がる。これにより、図３に示すＷアンプ／Ｄアンプ７２、７３は、入力制御部７１から供給されたテストデータＴＤｋＡ（０）、ＴＤｋＢ（０）を、ＷＡＥＡ、ＷＡＥＢに同期してメモリバンク８０、９０に書き込む。
【００５４】
このように、半導体装置は、ＣＬＫ０において書込みのアクトコマンドがあった後、２番目のクロックＣＬＫ２に同期して、１番目のテストデータＴＤｋＡ（０）及び２番目のテストデータＴＤｋＢ（０）の書込みを開始する。
【００５５】
ＣＬＫ３では、ＣＬＫ２における読出しのアクトコマンドに同期して、ＲＡＳＢが立ち下がり、所定時間経過後自動的に立ち上がる。このとき、ロウデコーダ８２は、ＲＡＳＢが立ち下がっている間、ロウアドレスに対応するメモリセルを選択する。
【００５６】
ＣＬＫ４では、半導体記憶装置に期待値ＴＤｋＡ（１）が入力され、テストモード時出力データラッチ信号ＴＤＬＡＡが立ち上がる。このため、読出しデータ比較回路７５は、ＴＤＬＡＡに同期して、メモリバンク８０から読み出されたテストデータＴＤｋＡと、期待値ＴＤｋＡとの比較結果であるテストモード時出力データ出力信号ＴＱｋ（Ａ）を出力する。
【００５７】
ＣＬＫ５では、半導体記憶装置に期待値ＴＤｋＢ（１）が入力され、テストモード時出力データラッチ信号ＴＤＬＡＢが立ち上がる。読出しデータ比較回路７５は、ＴＤＬＡＢに同期して、メモリバンク９０から読み出されたテストデータＴＤｋＢと、期待値ＴＤｋＢとの比較結果であるテストモード時出力データ出力信号ＴＱｋ（Ｂ）を出力する。そして、ＣＬＫ６以降では、再びＣＬＫ１以降と同様の処理が行われる。
【００５８】
このように、半導体記憶装置は、ＣＬＫ２において読出しのアクトコマンドがあった後、２番目のクロックＣＬＫ４に同期して、データの読出しを開始する。したがって、上記半導体装置は、データの書込み、読出しを交互に行う場合であっても、アクトコマンドがあってから２番目のクロックに同期して次の動作を行うので、ギャップなしで書込み、読出しの動作を行うことができる。
【００５９】
以上のように、第１の実施形態に係る半導体記憶装置は、テストモードの場合に、多ビット入力端子より少ない数のテストデータ入力端子を介してメモリバンク８０、９０にテストデータを書き込み、その後、メモリバンク８０、９０からテストデータを読み出し、読み出したテストデータと期待値とを比較して、比較結果であるテストモード時出力データ出力信号ＴＱｋを出力する。これにより、ＴＱｋを調べるだけで、非常に多数の入出力ピンを有するメモリバンク８０、メモリバンク９０に対して正常にデータの書込み／読み出しが行われるかを調べることができる。
【００６０】
［第２の実施形態］
つぎに、本発明の第２の実施形態について説明する。なお、第１の実施形態と同一の部位には同一の符号を付し、重複する説明は省略する。第２の実施形態に係る半導体記憶装置は、図２に示したデータコントロール回路７０の代わりに、後述するデータコントロール回路７０Ａを備えている。
【００６１】
図５は、データコントロール回路７０Ａの構成を示すブロック図である。データコントロール回路７０Ａは、図２に示したデータコントロール回路７０とほぼ同様に構成されている。しかし、図２に示したデータコントロール回路７０では、図示しない同一のピンにテストデータと期待値が入力されているのに対して、データコントロール回路７０Ａでは、異なるピンにテストデータＴＤｋと期待値ＴＣＤｋがそれぞれ入力されている。これにより、テストデータＴＤｋと期待値ＴＣＤｋとを同時に入力することが可能になる。
【００６２】
図６は、メモリバンク８０に対してデータの書き込み及び読み出しを行う部分を表したデータコントロール回路７０Ａの概略ブロック図である。すなわち、データコントロール回路７０Ａのうちメモリバンク９０に対してデータの書き込み及び読み出しを行う部分は省略されているが、図６と同様に構成されているのは勿論である。
【００６３】
ここで、図６の入力制御部７１ａ、７１ｂ、７１ｃ、７１ｄは、図５の入力制御部７１に対応している。図６のＷアンプ／Ｄアンプ７２ａ、７２ｂ、７２ｃ、７２ｄは、図５のＷアンプ／Ｄアンプ７２に対応している。図６の読出しデータ比較回路７５ａ、７５ｂ、７５ｃ、７５ｄは、図５の読出しデータ比較回路７５に対応している。なお、図６では、図５で図示を省略されたＷＤドライバ７６ａ、７６ｂ、７６ｃ、７６ｄ及び比較データドライバ７７が示され、図５の出力制御部７４は省略されている。また、図６のサブメモリセルアレイ８１ａ、８１ｂ、８１ｃ、８１ｄは、それぞれ６４ビットのデータを記憶することができ、図５に示すメモリセルアレイ８１を構成している。
【００６４】
以下では、上述した各部位のａ〜ｄのいずれでもよいときは、ａ〜ｄを省略して説明する。
【００６５】
入力制御部７１は、通常モードのときはデータＤを、テストモードのときはテストデータＴＤをＷＤドライバ７６に供給する。Ｗアンプ／Ｄアンプ７２は、ＷＤドライバ７６により駆動され、入力制御部７１から供給されたデータをメモリバンク８０に書き込む。また、Ｗアンプ／Ｄアンプ７２は、メモリバンク８０からデータを読み出し、読み出したデータを読出しデータ比較回路７５に供給する。
【００６６】
比較データドライバ７７は、比較データである期待値ＴＣＤが供給されると、期待値ＴＣＤ［０］を読出しデータ比較回路７５ａへ、期待値ＴＣＤ［１］を読出しデータ比較回路７５ｂへ、期待値ＴＣＤ［２］を読出しデータ比較回路７５ｃへ、期待値ＴＣＤ［３］を読出しデータ比較回路７５ｄへ供給する。各読出しデータ比較回路７５ａ、７５ｂ、７５ｃ、７５ｄは、メモリバンク８０から読み出されたテストデータＲＤと期待値ＴＣＤとを比較して、比較結果であるテストモード時出力信号ＴＱを出力する。
【００６７】
図７は、第２の実施形態に係る半導体記憶装置に供給される外部信号及び半導体記憶装置内で発生する内部信号のタイミングチャートである。なお、ＣＬＫ０〜３は、第１の実施形態における図４の説明と同様である。
【００６８】
ＣＬＫ４では、半導体記憶装置に、アドレスＡｉ（２）、書込みのアクトコマンドＣＭＤ（Ｗｒｉｔｅ）、更にテストデータＴＤｋＡ（２）、期待値ＴＣＤｋＡ（１）が供給される。
【００６９】
また、ＣＬＫ４では、ＣＬＫ３のＲＡＳＢの立ち下がりに同期して、ＤＡＥＡ／ＤＥＡＢが立ち上がる。さらに、ＣＬＫ４に同期してＴＤＬＡＡが立ち上がり、ＴＤＬＡＡに同期してＴＱｋ（Ａ）が出力される。
【００７０】
このため、Ｗアンプ／Ｄアンプ７２は、ＤＡＥＡに同期して、メモリバンク８０からテストデータを読み出し、このテストデータを読出しデータ比較回路７５に供給する。そして、読出しデータ比較回路７５は、ＴＤＬＡＡに同期して、メモリバンク８０から読み出されたテストデータとＣＬＫ４で入力された期待値ＴＣＤｋＡ（１）とを比較して、その比較結果を表すＴＱｋ（Ａ）を出力する。したがって、ＴＱｋ（Ａ）は、読出しのアクトコマンドＣＭＤ（Ｒｅａｄ）の２クロック経過後に出力される。
【００７１】
また、ＣＬＫ４に同期して、ＩＣＷＡが立ち上がる。このため、入力制御部７１は、ＩＣＷＡに同期して、ＣＬＫ４で入力バッファ６１から入力された次のテストデータＴＤｋＡ（２）をＷアンプ／Ｄアンプ７２に供給する。
【００７２】
ＣＬＫ５では、半導体記憶装置に、テストデータＴＤｋＢ（２）、期待値ＴＣＤｋＢ（１）が供給される。また、ＣＬＫ５に同期してＴＤＬＡＢが立ち上がる。そして、ＴＤＬＡＢの立ち上がりに同期して、ＴＱｋ（Ｂ）が出力される。
【００７３】
このため、読出しデータ比較回路７５は、ＴＤＬＡＢに同期して、メモリバンク９０から読み出されたテストデータとＣＬＫ５で入力された期待値ＴＣＤｋＢ（１）とを比較して、その比較結果を表すＴＱｋ（Ｂ）を出力する。したがって、ＴＱｋ（Ｂ）は、読出しのアクトコマンドＣＭＤ（Ｒｅａｄ）の３クロック経過後に出力される。
【００７４】
また、ＣＬＫ５に同期して、ＲＡＳＢが立ち下がり、ＩＣＷＢが立ち上がる。このため、入力制御部７１は、ＩＣＷＢに同期して、ＣＬＫ５で入力バッファ６１から入力された次のテストデータＴＤｋＢ（２）をＷアンプ／Ｄアンプ７３に供給する。
【００７５】
ＣＬＫ６では、ＣＬＫ５のＲＡＳＢの立ち下がりに同期して、ＷＡＥＡ／ＷＡＥＢが立ち上がる。このため、Ｗアンプ／Ｄアンプ７２、７３は、それぞれＷＡＥＡ、ＷＡＥＢに同期して、取り込んだテストデータＴＤｋＡ（１）、ＴＤｋＢ（１）をそれぞれメモリバンク８０、９０に書き込む。
【００７６】
したがって、テストデータＴＤｋＡ（２）、ＴＤｋＢ（２）は、書込みアクトコマンドＣＭＤ（Ｗｒｉｔｅ）の２クロック経過後に、メモリバンク８０、９０に書き込まれる。
【００７７】
以上のように、第２の実施形態に係る半導体記憶装置は、テストデータと期待値をそれぞれ独立に入力するためのピンを備えることにより、次々に入力されるテストデータのタイミングに影響されることなく、テストデータに対応する期待値を入力して、テスト結果を出力することができる。このため、半導体記憶装置の検査時間を短縮することができる。
【００７８】
なお、上述したデータコントロール回路７０Ａの代わりに、次のように構成されたデータコントロール回路７０Ｂを用いても良い。
【００７９】
［データコントロール回路７０Ｂの構成］
図８は、データコントロール回路７０Ｂの構成を示す図である。データコントロール回路７０Ｂは、図５に示すデータコントロール回路７０Ａの構成に加えて、期待値ＴＤをラッチするラッチ回路７８を備えている。なお、データコントロール回路７０Ｂでは、図２のデータコントロール回路７０と同様に、同一の入力ピンにテストデータと期待値が入力される。
【００８０】
ラッチ回路７８は、入力された期待値ＴＤｋＡ、ＴＤｋＢを一時保持し、テストモード時書き込みデータ書き込みクロック信号ＴＩＣＷＡ、ＴＩＣＷＢに同期して、期待値ＴＤｋＡ、ＴＤｋＢをそれぞれ読出しデータ比較回路７５に供給する。
【００８１】
図９は、メモリバンク８０に対してデータの書き込み及び読み出しを行う回路部分を示すデータコントロール回路７０Ｂの概略構成を示すブロック図である。図９に示すデータコントロール回路７０Ｂは、図６に示すデータコントロール回路７０Ａとほぼ同様に構成されているが、比較データドライバ７７の代わりに上述したラッチ回路７８を備えている。ラッチ回路７８は、所定の期待値を所定の読出しデータ比較回路７５に供給する比較データドライバ７７の機能を有すると共に、メモリバンク８０から読み出されるデータと同期がとれるように期待値をラッチする。
【００８２】
具体的には、ラッチ回路７８は、期待値ＴＤ［０］をラッチして期待値ＴＣＤｊ［０］を出力し、期待値ＴＤ［１］をラッチして期待値ＴＣＤｊ［１］を出力し、期待値ＴＤ［２］をラッチして期待値ＴＣＤｊ［２］を出力し、期待値ＴＤ［３］をラッチして期待値ＴＣＤｊ［３］を出力する。期待値ＴＤｊ［０］、ＴＤｊ［１］、ＴＤｊ［２］、ＴＤｊ［３］はそれぞれ異なる読出しデータ比較回路７５ａ、７５ｂ、７５ｃ、７５ｄに供給される。そして、各読出しデータ比較回路７５ａ、７５ｂ、７５ｃ、７５ｄは、ラッチ回路７８でラッチされた期待値ＴＣＤｊと、Ｗアンプ／Ｄアンプ７２によって読み出されたテストデータとを比較して、比較結果であるＴＱｊを出力する。
【００８３】
図１０は、半導体記憶装置に供給される外部信号及び半導体記憶装置内で発生する内部信号の他のタイミングチャートである。なお、ＣＬＫ０、１は、第１の実施形態における図４の説明と同様である。
【００８４】
ＣＬＫ２では、半導体記憶装置に、アドレスＡｉ（１）、読出しのアクトコマンドＣＭＤ（Ｒｅａｄ）、期待値ＴＣＤｋＡ（１）が供給される。また、ＣＬＫ２では、上述したＣＬＫ１におけるＲＡＳＢの立ち下がりに同期してカラムアドレスが選択される。
【００８５】
また、ＣＬＫ２では、上述したＣＬＫ１に同期してＷＡＥＡ、ＷＡＥＢが立ち上がる。これにより、図３に示すＷアンプ／Ｄアンプ７２、７３は、入力制御部７１から供給されたテストデータＴＤｋＡ（０）、ＴＤｋＢ（０）を、ＷＡＥＡ、ＷＡＥＢに同期してメモリバンク８０、９０に書き込む。
【００８６】
このように、半導体装置は、ＣＬＫ０において書込みのアクトコマンドがあった後、２番目のクロックＣＬＫ２に同期して、１番目のテストデータＴＤｋＡ（０）及び２番目のテストデータＴＤｋＢ（０）の書込みを開始する。
【００８７】
また、ＣＬＫ２の立ち上がりに同期して、ＴＩＣＷＡが立ち上がる。これにより、図７に示すラッチ回路７８は、ＴＩＣＷＡに同期して、期待値ＴＣＤｋＡ（１）をラッチして、次のＣＬＫ３で期待値ＴＣＤＩＡ（１）を出力する。
【００８８】
ＣＬＫ３では、半導体記憶装置に期待値ＴＣＤｋＢ（１）が入力される。この直後、ＣＬＫ３に同期して、ＲＡＳＢが立ち下がり、ＴＩＣＷＢが立ち上がる。このとき、ロウデコーダ８２は、ＲＡＳＢが立ち下がっている間、ロウアドレスが示すセルを選択する。また、図７に示すラッチ回路７８は、ＴＩＣＷＢに同期して、期待値ＴＣＤｋＢ（１）をラッチして、次のＣＬＫ４で期待値ＴＣＤＩＢ（１）を出力する。
【００８９】
ＣＬＫ４では、半導体記憶装置に、アドレスＡｉ（２）、書込みのアクトコマンドＣＭＤ（Ｗｒｉｔｅ）、更にテストデータＴＤｋＡ（２）が供給される。
【００９０】
また、ＣＬＫ４では、ＣＬＫ３のＲＡＳＢの立ち下がりに同期して、ＤＡＥＡ／ＤＥＡＢが立ち上がる。このため、Ｗアンプ／Ｄアンプ７２は、ＤＡＥＡ／ＤＥＡＢに同期して、メモリバンク８０、９０からテストデータを読み出し、このテストデータを読出しデータ比較回路７５に供給する。
【００９１】
さらに、ＣＬＫ４に同期してＴＤＬＡＡが立ち上がる。これにより、読出しデータ比較回路７５は、ＴＤＬＡＡに同期して、ＣＬＫ２でラッチされたＴＣＤＩｋ（Ａ）とメモリバンク８０から読み出されたテストデータとを比較して、その比較結果を表すＴＱｋ（Ａ）を出力する。
【００９２】
ＣＬＫ５では、テストデータＴＤｋＡ（２）が入力される。また、ＣＬＫ５に同期して、ＲＡＳＢが立ち下がり、ＴＤＬＢが立ち上がる。これにより、読出しデータ比較回路７５は、ＴＤＬＡＢに同期して、ＣＬＫ３でラッチされたＴＣＤＩｋ（Ｂ）とメモリバンク９０から読み出されたテストデータとを比較して、その比較結果を表すＴＱｋ（Ｂ）を出力する。
【００９３】
また、ＣＬＫ５に同期して、ＩＣＷＢが立ち上がる。これにより、入力制御部７１は、ＩＣＷＢに同期して、ＣＬＫ５で入力バッファ６２から入力された次のテストデータＴＤｋＢ（２）をＷアンプ／Ｄアンプ７３に供給する。
【００９４】
ＣＬＫ６では、ＣＬＫ５のＲＡＳＢの立ち下がりに同期して、ＷＡＥＡ／ＷＡＥＢが立ち上がる。これにより、Ｗアンプ／Ｄアンプ７２、７３は、テストデータＴＤｋＡ（２）、ＴＤｋＢ（２）を、メモリバンク８０、９０にそれぞれ書き込む。
【００９５】
以上のように、上記半導体記憶装置は、テストデータの読出しタイミングと同期するように期待値をラッチすることによって、メモリバンク８０、９０から読み出されるデータと期待値との同期をとることができる。そして、上記半導体記憶装置は、読み出したテストデータとラッチした期待値とを比較することにより、テストデータＴＤの入力タイミングにギャップを設けることなく、テスト結果を出力することができる。
【００９６】
すなわち、半導体記憶装置は、図１０のＴＤのタイミングチャートに示すように、メモリバンク８０へのテストデータ、メモリバンク９０へのテストデータ、メモリバンク８０から読み出されるテストデータの期待値、メモリバンク９０から読み出されるテストデータの期待値を常に一定のタイミングで取り込むことができるので、検査時間を大幅に短縮することができる。
【００９７】
［第３の実施形態］
つぎに、本発明の第３の実施形態について説明する。なお、上述の実施形態と同一の部位には同一の符号を付し、重複する説明は省略する。
【００９８】
図１１は、第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。上記半導体記憶装置は、図１に示す構成に加えて、メモリバンク１８０、メモリバンク１９０を備えている。また、上記半導体記憶装置は、図１に示すデータコントロール回路７０に代えて、データコントロール回路７０Ｃを備えている。
【００９９】
データコントロール回路７０Ｃは、第１の実施形態と同様にメモリバンク８０、メモリバンク９０に対してデータの書き込み及び読み出しを行うことができ、更に、メモリバンク１８０、メモリバンク１９０に対してもデータの書き込み及び読み出しを行うことができる。
【０１００】
図１２は、第３の実施形態に係る半導体記憶装置に供給される外部信号及び半導体記憶装置内で発生する内部信号の他のタイミングチャートである。
【０１０１】
ＣＬＫ０では、半導体記憶装置に、アドレスＡ（０）、書込みのアクトコマンドＣＭＤ（Ｗｒｉｔｅ）、及びテストデータＴＤｉ（Ａ）が供給される。そして、ＣＬＫ１ではテストデータＴＤｉ（Ｂ）、ＣＬＫ２ではテストデータＴＤｉ（Ｃ）、ＣＬＫ３ではテストデータＴＤｉ（Ｄ）が供給される。また、ＣＬＫ３に同期して、ＲＡＳＢが立ち下がる。このとき、ロウデコーダ８２は、ＲＡＳＢが立ち下がっている間、ロウアドレスが示すメモリセルを選択する。
【０１０２】
ＣＬＫ４では、半導体記憶装置に、アドレスＡ（１）、読出しのアクトコマンドＣＭＤ（Ｒｅａｄ）、及びテストデータＴＤｉ（Ａ）に対応する期待値ＴＤｉ（Ａ）が供給される。そして、ＣＬＫ５では期待値ＴＤｉ（Ｂ）、ＣＬＫ６では期待値ＴＤｉ（Ｃ）、ＣＬＫ７では期待値ＴＤｉ（Ｄ）が供給される。また、ＣＬＫ７に同期して、ＲＡＳＢが立ち下がる。このとき、ロウデコーダ８２は、ＲＡＳＢが立ち下がっている間、ロウアドレスが示すメモリセルを選択する。
【０１０３】
さらに、ＣＬＫ８以降では、ＣＬＫ０以降の処理が繰り返される。さらに、ＣＬＫ１０に同期してテストモード時出力データ出力信号ＴＱｋ（Ａ）、ＣＬＫ１１に同期してＴＱｋ（Ｂ）、ＣＬＫ１２に同期してＴＱｋ（Ｃ）、ＣＬＫ１３に同期してＴＱｋ（Ｄ）が出力される。
【０１０４】
以上のように、第３の実施形態に係る半導体記憶装置は、図１２のＴＤのタイミングチャートに示すように、メモリバンク８０、９０、１８０、１９０への各々のテストデータ、メモリバンク８０、９０、１８０、１９０から読み出される各々のテストデータの期待値を常に一定のタイミングで取り込むことができる。すなわち、半導体記憶装置は、テストデータＴＤの入力タイミングにギャップを設けることなく取り込むことができるので、検査時間を大幅に短縮することができる。
【０１０５】
［第４の実施形態］
つぎに、本発明の第４の実施形態について説明する。なお、上述の実施形態と同一の部位には同一の符号を付し、重複する説明は省略する。
【０１０６】
図１３は、第４の実施形態に係る半導体記憶装置の構成を示すブロック図である。上記半導体記憶装置は、図１に示す構成に加えて、更にＢＩＳＴシーケンサ５２、ＢＩＳＴ結果出力バッファ６８を備えている。上記半導体記憶装置は、データコントロール回路７０に代えてデータコントロール回路７０Ｄを備えている。
【０１０７】
ここで、ＢＩＳＴシーケンサ５２は、外部から供給されるクロックＣＬＫ、ＢＩＳＴ信号に基づいて、８ビットのテストデータＢＤＩを生成し、このテストデータＢＤＩを、入力バッファ６２を介してデータコントロール回路７０に供給する。また、ＢＩＳＴ結果出力バッファ６８は、データコントロール回路７０から出力されたＢＩＳＴ結果を一時蓄積してから外部に出力する。
【０１０８】
図１４は、メモリバンク８０に対してデータの書き込み及び読み出しを行う部分を表したデータコントロール回路７０Ｄの概略ブロック図である。図１４については、図９と異なる部分について説明する。
【０１０９】
メモリバンク８０のメモリセルアレイ８１は、各々同様に構成されたサブメモリセルアレイ８１ａ、８１ｂ、８１ｃ、８１ｄを有している。サブメモリセルアレイ８１ａは、メモリセルＧＩＯ［０］〜ＧＩＯ［６３］によって６４ビットのデータを記憶することができる。
【０１１０】
ここで、ＧＩＯ［０］〜ＧＩＯ［３］、ＧＩＯ［４］〜ＧＩＯ［７］、・・・、ＧＩＯ［６０］〜ＧＩＯ［６３］は、それぞれメモリセルアレイ６１において行方向又は列方向に物理的に連続したメモリセルである。
【０１１１】
メモリセルアレイ８１には、ＷＤドライバ７６ａだけでなく、ＷＤドライバ７６ｂ〜７６ｄによってもデータが書き込まれる。具体的には、ＷＤドライバ７６ａ〜７６ｄは、メモリセルアレイ８１の物理的に連続するメモリセルＧＩＯ［４Ｎ＋０］〜ＧＩＯ［４Ｎ＋３］のそれぞれに対して、それぞれ独立した値のテストデータを書き込むことができる。
【０１１２】
そして、読出しデータ比較回路７５は、メモリセルアレイ８１の各メモリセルＧＩＯ［４Ｎ＋０］〜ＧＩＯ［４Ｎ＋３］（Ｎ＝０〜１５）から読み出されたテストデータと、そのテストデータの期待値とを比較して、比較結果を示す信号を出力する。
【０１１３】
図１５は、第４の実施形態に係る読出しデータ比較回路７５の構成を示すブロック図である。読出しデータ比較回路７５は、メモリバンク８０又はメモリバンク９０から読み出された６４ビットのテストデータと期待値とを比較して、一致しているか否かを示す比較結果信号を出力する。
【０１１４】
具体的には、読出しデータ比較回路７５は、複数のテストデータ入力端子を介して入力されたテストデータをメモリバンク８０に書き込んだ後に、メモリバンク８０から読み出されたテストデータと期待値とを比較する第１の比較演算部１５０と、上記の複数のテストデータ入力端子を介して入力されたテストデータをメモリバンク９０に書き込んだ後に、メモリバンク９０から読み出されたテストデータと期待値とを比較する第２の比較演算部１７０と、を有している。
【０１１５】
第１の比較演算部１５０は、１６データ比較回路１６１、１６２、１６３、１６４、ＮＡＮＤ回路１６５、ＮＯＴ回路１６６、スイッチ素子１６７を有している。なお、１６データ比較回路１６１、１６２、１６３、１６４はそれぞれ同じ構成なので、以下では１６データ比較回路１６１について説明する。
【０１１６】
１６データ比較回路１６１は、４データ比較回路１５１、１５２、１５３、１５４と、４データ比較回路１５１、１５２、１５３、１５４の各出力結果の否定的論理積を演算するＮＡＮＤ回路１５５と、ＮＡＮＤ回路１５５の出力結果を否定するＮＯＴ回路１５６と、を有している。なお、４データ比較回路１５１、１５２、１５３、１５４はそれぞれ同じ構成なので、以下では４データ比較回路１５１について説明する。
【０１１７】
４データ比較回路１５１は、否定的排他的論理和回路１５１ａ、１５１ｂ、１５１ｃ、１５１ｄと、ＮＡＮＤ回路１５１ｅと、ＮＯＴ回路１５１ｆと、を備えている。
【０１１８】
否定的排他的論理和回路１５１ａは、メモリバンク８０から読み出されたデータＲＤＡ［０＋ｋ］と期待値ＴＣＤＩＡ［０＋ｍ］との排他的論理和の否定を演算する。つまり、排他的論理和回路１５１ａは、データＲＤＡ［０＋ｋ］と期待値ＴＣＤＩＡ［０＋ｍ］とが一致するときは“１”を出力し、一致しないときは“０”を出力する。
【０１１９】
なお、ｋは０〜７の整数とする。また、ｋが０〜３のときはｍ＝０であり、ｋが４〜７のときはｍ＝４である。以下同様である。
【０１２０】
否定的排他的論理和回路１５１ｂは、データＲＤＡ［１＋ｋ］と期待値ＴＣＤＩＡ［１＋ｍ］との排他的論理和の否定を演算する。否定的排他的論理和回路１５１ｃは、データＲＤＡ［２＋ｋ］と期待値ＴＣＤＩＡ［２＋ｍ］との排他的論理和の否定を演算する。否定的排他的論理和回路１５１ｄは、データＲＤＡ［３＋ｋ］と期待値ＴＣＤＩＡ［３＋ｍ］との排他的論理和の否定を演算する。
【０１２１】
ＮＡＮＤ回路１５１ｅは、否定的排他的論理和回路１５１ａ、１５１ｂ、１５１ｃ、１５１ｄのそれぞれの出力結果の否定的論理積を演算する。ＮＯＴ回路１５１ｆは、ＮＡＮＤ回路１５１ｅの出力結果を否定（反転）する。
【０１２２】
ここで、各４データ比較回路に入力される各データＲＤＡは、メモリセルアレイ８１において物理的に連続するメモリセルから読み出されたデータである。また、各４データ比較回路に入力される各期待値ＴＣＤＩＡは互いに独立したデータである。
【０１２３】
よって、４データ比較回路１５１は、物理的に連続するメモリセルから読み出された４個のテストデータＲＤＡ［ｎ＋ｋ］（ｎ＝０〜３）と、それぞれ異なる４個の期待値ＴＣＤＩＡ［ｎ＋ｍ］と、を比較して、テストデータと期待値とがすべて一致するときは“１”を出力し、１つでも一致しないものがあるときは“０”を出力する。したがって、４データ比較回路１５１は、メモリセルのブロックごとではなく、各々のメモリセルでデータの書込み及び読み出しが正常に行われているかの結果を出力することができる。
【０１２４】
また、４データ比較回路１５２、１５３、１５４も同様に、物理的に連続するメモリセルから読み出された４個のテストデータＲＤＡと、それぞれ異なる４個の期待値ＴＣＤＩＡと、を比較して、テストデータと期待値とがすべて一致するときは“１”を出力し、１つでも一致しないものがあるときは“０”を出力する。
【０１２５】
１６データ比較回路１６１は、４データ比較回路１５１、１５２、１５３、１５４の各々の出力結果の否定的論理積の否定を演算する。したがって、１６データ比較回路１６１は、１６個のデータＲＤＡと期待値ＴＣＤＩＡとを比較して、１６個全てのデータが期待値と一致しているときは“１”を出力し、１６個のデータのうち１つでも期待値と一致しないデータがあるときは“０”を出力する。
【０１２６】
第１の比較演算部１５０は、１６データ比較回路１６１、１６２、１６３、１６４の各々の出力結果の否定的論理積の否定を演算する。したがって、第１の比較演算部１５０は、６４個のデータＲＤＡと期待値ＴＣＤＩＡとを比較して、６４個全てのデータが期待値と一致しているときは“１”を出力し、６４個のデータのうち１つでも期待値と一致しないデータがあるときは“０”を出力する。
【０１２７】
第２の比較演算部１７０も同様に、６４個のデータＲＤＢと期待値ＴＣＤＩＢとを比較して、６４個全てのデータが期待値と一致しているときは“１”を出力し、６４個のデータのうち１つでも期待値と一致しないデータがあるときは“０”を出力する。
【０１２８】
第１の比較演算部１５０の出力端子は、スイッチ素子１６７に接続されている。スイッチ素子１６７は、ハイレベルのＴＤＬＡＡ信号が供給されるとオンになり、第１の比較演算部１５０の演算結果であるＴＱＡ［ｋ］を出力する。また、第２の比較演算部１２０の出力端子は、スイッチ素子１７５に接続されている。スイッチ素子１２７は、ハイレベルのＴＤＬＡＢ信号が供給されるとオンになり、第２の比較演算部１２０の演算結果であるＴＱＢ［ｋ］を出力する。なお、ＴＤＬＡＡ信号とＴＤＬＡＢ信号のタイミングは異なっているので、ＴＱＡ［ｋ］、ＴＱＢ［ｋ］は異なるタイミングで出力される。そして、ＴＱＡ［ｋ］、ＴＱＢ［ｋ］は、読出しデータ比較回路７５から出力され、図１３に示すＢＩＳＴ結果出力バッファ６８で一時蓄積された後、１本の他のテストデータ出力端子を介して外部に出力される。
【０１２９】
以上のように、読出しデータ比較回路７５は、メモリバンクの物理的に所定数連続するメモリセルから読み出されたデータと各々独立した期待値とを比較して、サブメモリセルアレイ毎に、検査結果を示すＴＱを出力する。
【０１３０】
以上のように、第４の実施形態に係る半導体記憶装置は、物理的に４つ連続するメモリセルに対してテストデータを書き込んで、そのメモリセルから読み出したテストデータと各々独立した期待値とを比較して、比較結果であるＴＱを出力することができる。これにより、半導体記憶装置は、メモリバンクのブロックごとに同一のテストデータを書き込んで検査をする場合に比べて、格段に高精度な検査を行うことができる。
【０１３１】
なお、本実施形態では、メモリバンクの物理的に行方向又は列方向に４つ連続するメモリセルに対して各々独立したテストデータを書き込む例を挙げて説明したが、本発明はこれに限定されるものではない。例えば、連続するメモリセルは３つであってもよいし、５つ以上であってもよい。また、行方向又は列方向に限らず、所定領域内であってもよい。
【０１３２】
なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。
【図面の簡単な説明】
【０１３３】
【図１】図１は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】データコントロール回路の詳細な構成を示す図である。
【図３】読出しデータ比較回路の構成を示す回路図である。
【図４】第１の実施形態に係る半導体記憶装置に供給される外部信号及び半導体記憶装置内で発生する内部信号のタイミングチャートである。
【図５】データコントロール回路の構成を示すブロック図である。
【図６】メモリバンクに対してデータの書き込み及び読み出しを行う部分を表したデータコントロール回路の概略ブロック図である。
【図７】第２の実施形態に係る半導体記憶装置に供給される外部信号及び半導体記憶装置内で発生する内部信号のタイミングチャートである。
【図８】データコントロール回路の構成を示す図である。
【図９】メモリバンクに対してデータの書き込み及び読み出しを行う回路部分を示すデータコントロール回路の概略構成を示すブロック図である。
【図１０】半導体記憶装置に供給される外部信号及び半導体記憶装置内で発生する内部信号の他のタイミングチャートである。
【図１１】第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図１２】第３の実施形態に係る半導体記憶装置に供給される外部信号及び半導体記憶装置内で発生する内部信号の他のタイミングチャートである。
【図１３】第４の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図１４】メモリバンクに対してデータの書き込み及び読み出しを行う部分を表したデータコントロール回路の概略ブロック図である。
【図１５】第４の実施形態に係る読出しデータ比較回路の構成を示すブロック図である。
【符号の説明】
【０１３４】
８０、９０、１８０、１９０  メモリバンク
７０、７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ  データコントロール回路
７５  読出しデータ比較回路
【図１】
2008059719.tif 000003
【図２】
2008059719.tif 000004
【図３】
2008059719.tif 000005
【図４】
2008059719.tif 000006
【図５】
2008059719.tif 000007
【図６】
2008059719.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成19年10月15日(2007.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行方向及び列方向に複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの行方向のメモリセルを選択する行デコーダと、前記メモリセルアレイの列方向のメモリセルを選択する列デコーダと、を有するｍ個（ｍは２以上の自然数。）のメモリバンクと、
通常モードでは、多ビット入力端子を介して入力された多ビットデータを前記メモリバンクに書き込み、前記メモリバンクから多ビットデータを読み出して多ビット出力端子を介して出力するデータ制御手段を備え、
前記データ制御手段は、第１のテストモードでは、前記メモリバンクに対して、前記多ビット入力端子の数よりも少ない数のテストデータ入力端子を介して入力されたテストデータを前記メモリバンクに書き込んだ後に、前記メモリバンクからテストデータを読み出し、読み出したテストデータと当該テストデータの期待値と比較結果を示す比較結果信号を、前記多ビット出力端子よりも少ない数のテストデータ出力端子を介して出力し、第２のテストモードでは、複数のテストデータ入力端子を介して入力されたテストデータを前記メモリバンクに書き込み、前記メモリバンクからテストデータを読み出し、所定数毎の隣接するメモリセルから読み出されたテストデータと、各々独立した値であって読み出しコマンドに同期して書き込み時と同様なタイミングで入力される期待値と、を比較し、所定ビット毎のテストデータと期待値との比較結果を示す比較結果信号を１本の他のテストデータ出力端子を介して出力する
半導体記憶装置。
【請求項２】
前記データ制御手段は、前記メモリバンクから読み出されるテストデータと同期がとれるように前記期待値を遅延させる遅延素子を更に備えた
請求項１に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
第１のテストモードでは、データ制御手段は、前記メモリバンクに対して、前記多ビット入力端子の数に比べて非常に少ない数のテストデータ入力端子を介して入力されたテストデータをメモリバンクに書き込む。そして、データ制御手段は、メモリバンクからテストデータを読み出し、読み出したテストデータと当該テストデータの期待値とを比較し、比較結果を示す比較結果信号を、前記多ビット出力端子よりも少ない数のテストデータ出力端子を介して出力する。
第２のテストモードでは、データ制御手段は、複数のテストデータ入力端子を介して入力されたテストデータをメモリバンクに書き込み、メモリバンクからテストデータを読み出し、所定数毎の隣接するメモリセルから読み出されたテストデータと、各々独立した値であって読み出しコマンドに同期して書き込み時と同様なタイミングで入力される期待値と、を比較し、所定ビット毎のテストデータと期待値との比較結果を示す比較結果信号を１本の他のテストデータ出力端子を介して出力する。