(57)【要約】【課題】チップ面積の増大及び性能の劣化を伴わずに、１本シフト方式のシフトリダンダンシで、連続した２本のビット線を救済し得る冗長回路を備えた半導体記憶装置を提供する。【解決手段】行及び列からなるマトリクス状に配列された複数個のメモリセルを有するメモリセルアレイを構成し、各々に該メモリセルアレイの１行のメモリセルが接続され、互いに平行に所定間隔をおいて配列される複数のビット線と、該ビット線に沿って配列され、該メモリセルアレイの１行のメモリセルが接続される冗長ビット線と、各々に所定数のビット線及び１本の冗長ビット線が接続され、外部から与えられるアドレス信号に対応して１本のビット線を選択して切り替える複数のビット線選択回路とを備えた半導体記憶装置において、同一のビット線選択回路に接続されるビット線を、互いに隣接しないように配列する。【選択図】図１
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【特許請求の範囲】
【請求項１】
行及び列からなるマトリクス状に配列された複数個のメモリセルを有するメモリセルアレイと、
各々に前記メモリセルアレイの１列のメモリセルが接続される複数のビット線と、
前記ビット線に沿って配列され、前記メモリセルアレイの１列のメモリセルが接続される冗長ビット線と、
各々に所定数のビット線及び１本の冗長ビット線が接続され、外部から与えられるアドレス信号に対応して前記所定数のビット線の中から１本のビット線を選択し、前記選択された１本のビット線と前記１本の冗長ビット線とを切り替える複数のビット線選択回路とを備え、
前記メモリセルアレイ上で隣接ずるビット線は、それぞれ異なる前記ビット線選択回路に接続され、
前記複数のビット線選択回路ごとに前記切り替え動作を行うことを特徴とする半導体記憶装置。
【請求項２】
上記ビット線がアドレス順に配列され、偶数アドレス及び奇数アドレス別に異なるビット線選択回路に接続されることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良アドレスを救済する冗長回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年の微細化が進むＳＲＡＭなどの半導体メモリでは、微細な欠陥や異物が不良の原因となることがあり、これに対処すべく、メモリ内に冗長回路を構成して不良アドレスの救済を行なうことが必須になっている。しかし、冗長回路は、使用されない限りでは無駄な回路であり、余計な面積を必要とするとともに、コストアップの要因となる。また、通常の回路と冗長回路との切替えには、性能の劣化を伴う場合も少なくない。従って、救済効率を十分に確保しつつ、小面積でまた回路の切替えに際して性能劣化を伴わない冗長回路が求められている。
【０００３】
回路の切替えに際して伴う性能劣化が比較的少ない冗長方式の１つとして、例えば特開平３−８２００号公報に開示されるようなシフトリダンダンシ（Shift Redundancy）が知られている。この方式は、メモリアドレスをシフトさせることで、不良アドレスに対応するものであり、この方式では、回路の切替えに際して、アクセス速度の低下等の性能劣化を伴わないという長所がある。
【０００４】
図６〜８を参照して、かかるシフトリダンダンシによる不良アドレスへの対応について説明する。図６は、従来の半導体メモリのメモリセルアレイ内に構成される冗長回路の一部を示す図である。ここでは、互いに平行に所定間隔をおいて配列された複数の通常ビット線５１ａ，５１ｂ，５２ａ，５２ｂ，５３ａ，５３ｂに隣接して、冗長ビット線５１ｓ，５２ｓ，５３ｓが配置されている。冗長ビット線５１ｓ，５２ｓ，５３ｓは、それぞれ、隣接して配置された通常ビット線からなる各対（５１ａ，５１ｂ），（５２ａ，５２ｂ），（５３ａ，５３ｂ）に対応するもので、これら通常ビット線及び冗長ビット線の組（５１ａ，５１ｂ，５１ｓ），（５２ａ，５２ｂ，５２ｓ），（５３ａ，５３ｂ，５３ｓ）は、それぞれ、接続配線５４ａ，５５ａ，５６ａを介して、ビット線選択回路５４，５５，５６に接続されている。ビット線からのデータは、ビット線選択回路５４，５５，５６を通過した後、更に、センスアンプ５７，５８，５９により増幅された上で外部へ出力される。なお、通常ビット線をあらわす符号中のａ，ｂは、アドレスを示しており、アドレスａが選択された場合、通常ビット線５１ａ，５２ａ，５３ａが同時に選択される。
【０００５】
このシフトリダンダンシによる冗長方式では、不良なビット線の切替えがビット線選択回路５５，５６，５７毎に行なわれ、ビット線選択回路５５，５６，５７は、それぞれ、接続された通常ビット線が不良となった場合に、それを冗長ビット線に切り替える。
【０００６】
図７は、各ビット線選択回路の構成を示す図である。冗長回路の不使用時には、アドレスａが選択されると、通常ビット線５１ａ，５２ａ，５３ａ上のデータがトランスファゲート６１，６２，６３を介してＩ／Ｏ線６４上に読み出され、図８に示すようなセンスアンプによって増幅された上で外部出力用回路（不図示）へ送られる。また、一方、冗長回路の使用時には、通常ビット線のいずれかが不良になると、ヒューズ６５，６６，６７，６８，６９，７０のいずれかの切断により冗長ビット線５１ｓを使用可能とし、また、不良な通常ビット線を使用不能とする。例えば、通常ビット線５１ｂが不良になった場合には、冗長活性化ヒューズ６９，７０、及び、ヒューズ６７，６８が切断される。これにより、Ｙアドレスａの選択時には、動作は変化しないが、Ｙアドレスｂの選択時には、不良になった通常ビット線５１ｂでなく、１本だけシフトした冗長ビット線５１ｓが選択される。このように、１本シフト方式のシフトリダンダンシは、データの読出し経路自体に余分な回路がつかないため、アクセス速度の低下が少ない冗長方式である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、狭い間隔で配列されたビット線では、埃や塵等の微細な異物などにより、２本の配線がショートすることがある。この場合、アドレスが共通であるビット線同士のショートであれば、各ビット線選択回路に接続される１本の冗長ビット線により救済が可能であるが、隣接するビット線同士のショートであれば、２本連続で不良となり、救済には２本の冗長ビット線が必要になる。
【０００８】
しかしながら、前述した１本シフト方式のシフトリダンダンシでは、ビット線選択回路毎に冗長ビット線が１本ずつしか設けられておらず、１つのビット線選択回路内に２本のビット線の不良がある場合には、救済が不可能である。すなわち、図６において、×印が付された通常ビット線５２ａ及び５２ｂがショートする場合には、これらの通常ビット線５２ａ，５２ｂは、２本とも不良となる。この場合には、ビット線選択回路５５に接続される冗長ビット線が１本のみ（符号５２ｓ）であるため、通常ビット線５２ａ，５２ｂの両者を救済することはできず、このようなメモリセルアレイを備えた半導体メモリは不良品となってしまう。
【０００９】
このように、１本シフト方式のシフトリダンダンシでは、冗長の自由度すなわち救済性能を上げにくいという欠点がある。冗長の自由度すなわち救済性能を向上させるには、例えば１アドレス以上のシフト量でメモリアドレスをシフトさせることが考えられるが、この場合には、非常に大規模かつ複雑な切替え回路が必要となり、チップ面積の増大および性能劣化の両方がもたらされることになる。
【００１０】
本発明は、上記技術的課題に鑑みてなされたもので、チップ面積の増大及び性能の劣化を伴わずに、１本シフト方式のシフトリダンダンシで、連続した２本の不良ビット線を救済し得る冗長回路を備えた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一実施例によれば、半導体記憶装置は、
行及び列からなるマトリクス状に配列された複数個のメモリセルを有するメモリセルアレイと、
各々に前記メモリセルアレイの１列のメモリセルが接続される複数のビット線と、
前記ビット線に沿って配列され、前記メモリセルアレイの１列のメモリセルが接続される冗長ビット線と、
各々に所定数のビット線及び１本の冗長ビット線が接続され、外部から与えられるアドレス信号に対応して前記所定数のビット線の中から１本のビット線を選択し、前記選択された１本のビット線と前記１本の冗長ビット線とを切り替える複数のビット線選択回路とを備え、
前記メモリセルアレイ上で隣接ずるビット線は、それぞれ異なる前記ビット線選択回路に接続され、
前記複数のビット線選択回路ごとに前記切り替え動作を行うことを特徴とする。
【００１２】
ここで、上記ビット線がアドレス順に配列され、偶数アドレス及び奇数アドレス別に異なるビット線選択回路に接続されることが好ましい。
【発明の効果】
【００１３】
この実施例によれば、チップ面積の増大及び性能の劣化を伴わずに、１本シフト方式のシフトリダンダンシで、連続した２本の不良ビット線を救済することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体メモリに含まれるメモリセルアレイ内に構成される冗長回路の一部を示す図である。このメモリセルアレイでは、複数の通常ビット線１ａ，２ａ，３ａ，１ｂ，２ｂ，３ｂが互いに平行に所定間隔をおいて配列されており、これらの通常ビット線に隣接して、冗長ビット線１ｓ，２ｓ，３ｓが配置されている。冗長ビット線１ｓ，２ｓ，３ｓは、それぞれ、隣接して配置された通常ビット線からなる各対（１ａ，１ｂ），（２ａ，２ｂ），（３ａ，３ｂ）に対応するもので、これら通常ビット線及び冗長ビット線の組（１ａ，１ｂ，１ｓ），（２ａ，２ｂ，２ｓ），（３ａ，３ｂ，３ｓ）は、それぞれ、接続配線４ａ，５ａ，６ａを介して、ビット線選択回路４，５，６に接続されている。ビット線からのデータは、ビット線選択回路４，５，６を通過した後、更に、センスアンプ７，８，９により増幅された上で外部へ出力される。
【００１５】
なお、通常ビット線間，冗長ビット線間および通常ビット線〜冗長ビット線間の間隔は、所定の設計ルールのもとで任意に決定される間隔である。また、図１において、通常ビット線をあらわす符号に含まれる文字ａ，ｂは、アドレスを示しており、アドレスａが選択された場合、通常ビット線１ａ，２ａ，３ａが同時に選択される。更に、ビット線選択回路４，５，６は、図７に示す従来と同様の構成であるため、ここでの説明を省略する。
【００１６】
この実施の形態１では、図６に示す従来技術と異なり、通常ビット線がビット線選択回路７，８，９別に配置されるのではなく、アドレス別に配置される、すなわち、同一のビット線選択回路４，５，６に接続される通常ビット線が隣接しないように分散して配置される。各ビット線からの引き出し線との接続のとり方をそれに合わせて変えることにより、最終的には、ビット線選択回路単位でセンスアンプ７，８，９への接続がなされている。
【００１７】
かかる冗長回路による救済プロセスについて説明する。例えば、通常ビット線３ａ，１ｂ上の所定箇所（図中×を付した箇所）に異物が存在し、隣接する２本の通常ビット線３ａ，１ｂがショートしたとする。この場合には、隣接する２本の不良であり、共に不良となる２本を救済する必要がある。前述したようなビット線選択回路内のヒューズの切断により、不良のビット線３ａは、ビット線選択回路９に接続される冗長ビット線３ｓで、また、不良のビット線１ｂは、ビット線選択回路７に接続される冗長ビット線１ｓで置換され、救済される。
【００１８】
このようにして、物理的に連続する２本のビット線の不良を、１本シフトのシフトリダンダンシを用いて救済することができ、アクセス時間の低下等の性能の劣化もなく、隣接する２本のビット線を救済することができる。
【００１９】
実施の形態２．
図２は、本発明の実施の形態２に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。この実施の形態２では、アドレス順に並んでいるビット線１〜１５が、偶数アドレスおよび奇数アドレス別に、接続配線１４ａ及び１５ａを介して、偶数アドレス用ビット線選択回路１４及び奇数アドレス用ビット線選択回路１５に接続されている。また、冗長ビット線１１ｓ，１２ｓが、偶数アドレス及び奇数アドレスの各々のために、１本ずつ設けられている。更に、これら偶数アドレス用及び奇数アドレス用ビット線選択回路１４，１５は、共に、１つのセンスアンプ１６に接続されており、いずれか一方からのデータが、センスアンプ１６を介して外部へ出力される。
【００２０】
この実施の形態２では、隣接する２本のビット線の不良は、常に、偶数アドレス及び奇数アドレスの１本ずつの不良になるので、偶数・奇数それぞれの冗長ビット線を用いて、ビット線を救済することができる。例えば、偶数アドレスのビット線３と奇数アドレスのビット線４がショートして不良になった場合には、ビット線３は冗長ビット線１１ｓで、また、ビット線４は冗長ビット線１２ｓで置換され、救済される。このように、隣接するビット線が別々のビット線選択回路に接続されることにより、別々の冗長ビット線でそれぞれ救済することができる。
【００２１】
また、この実施の形態２によれば、例えばα線等の放射線がメモリセルアレイ内のメモリセルに入射して、そのメモリセルのデータを変化させる現象（所謂ソフトエラー）が発生した場合にも、データの誤りを検出する上での指標となる属性（パリティ）が無効にならず、データの修正が可能となる。データに含まれる１又は０の数を計算し、その結果をパリティビットとしてデータに付加する。データの読出しに際してもう１度パリティビットを算出し、それが、読み出したパリティビットと一致しなければ、いずれかのビットのデータが変化したことが分かる。ただし、パリティでは、パリティビットも含めて、奇数個のビットの誤りは検出可能であるが、偶数個のデータの誤りは検出不可能である。なお、データに対するパリティビットの付加については、８ビットデータにつき１ビットのパリティビットを付加することが一般的である。
【００２２】
ソフトエラーでは、１度の入射で、２ビット連続のデータ反転が起こることがある。例えば前述した実施の形態１において、ソフトエラーによりビット線２ａ，３ａ上のデータの反転が起こったとすると、同一アドレス（この場合には、アドレスａ）をもつデータ、すなわち、同時に読み出されるデータのうち２ビットが反転したことになり、パリティが有効であるデバイスでも誤りを検出することはできない。
【００２３】
本実施の形態２に係る冗長回路では、このような問題が解決可能であり、隣接する２本のビット線で不良が起こっても、それらは同時に読み出されることのない別アドレスをもつデータであるため、パリティが無効になることはない。また、実施の形態１における場合と同様に、アクセス速度の低下等の性能の劣化を伴わずに、不良となった隣接する２本のビット線を救済することができる。
【００２４】
実施の形態３．
図３は、本発明の実施の形態３に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。前述した実施の形態１では、実施の形態２の説明に基づき、ソフトエラーによって隣接した２本のビット線不良が生じた場合、パリティが無効になる。かかる問題に対処して、この実施の形態３では、図３に示すように、通常ビット線が、同一アドレスのものが隣接しないように配置されている。ここでは、通常ビット線１ａ，２ｂ，３ａ，１ｂ，２ａ，３ｂの順で配列され、通常ビット線の各対（１ａ，１ｂ），（２ａ，２ｂ），（３ａ，３ｂ）が、それぞれ、接続配線４ａ，５ａ，６ａを介して、ビット線選択回路４，５，６に接続されている。上記実施の形態１における場合と同様に、各ビット線からの引き出し線との接続のとり方をそれに合わせて変えることにより、最終的には、ビット線選択回路単位でセンスアンプ７，８，９への接続がなされている。
【００２５】
このような構成によれば、ソフトエラーによっていずれの隣接する２本のビット線が不良になった場合にも、同一アドレスの複数のビット線が不良になることはなく、パリティは有効なままである。また、実施の形態１における場合と同様に、アクセス速度の低下等の性能劣化を伴わずに、不良となった隣接する２本のビット線を救済することができる。
【００２６】
実施の形態４．
図４は、本発明の実施の形態４に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。通常ビット線が、４種類のアドレスａ，ｂ，ｃ，ｄに対応して設けられており、前述した実施の形態１における場合と同様に、同一のビット線選択回路２３，２４，２５，２６にそれぞれ接続配線２３ａ，２４ａ，２５ａ，２６ａを介して接続される通常ビット線同士が隣接しないように分散して配置されている。具体的には、１６本の通常ビット線が、１ａ，２ａ，１ｂ，２ｂ，１ｃ，２ｃ，１ｄ，２ｄ，３ａ，４ａ，３ｂ，４ｂ，３ｃ，４ｃ，３ｄ，４ｄの順で配列されている。また、各ビット線選択回路２３，２４，２５，２６に対応して、センスアンプ２７，２８，２９，３０が設けられている。
【００２７】
この実施の形態４では、通常ビット線１ａ，２ａ，１ｂ，２ｂ，１ｃ，２ｃ，１ｄ，２ｄ，３ａ，４ａ，３ｂ，４ｂ，３ｃ，４ｃ，３ｄ，４ｄとともに、２本の冗長ビット線２１ｓ，２２ｓが設けられており、冗長ビット線２１ｓは、接続配線２３ａ及び２５ａを介してビット線選択回路２３及び２５へ、また、冗長ビット線２２ｓは、接続配線２４ａ，２５ａ，２６ａを介してビット線選択回路２４，２５，２６へ接続されている。すなわち、１本の冗長ビット線が、複数のビット線選択回路に接続され、複数のビット線選択回路により、冗長ビット線が共用されるようになっている。その結果、冗長ビット線の総数の削減が可能となり、チップ面積の縮小化を図ることができる。
【００２８】
実施の形態５．
図５は、本発明の実施の形態５に係る半導体メモリに含まれるメモリセルアレイ内の冗長回路の一部を示す図である。この実施の形態５では、前述した実施の形態４について、ソフトエラーによるパリティの無効化をなくするべく改良されたものを取り上げる。ここでは、同一アドレスの通常ビット線が互いに隣接しないように配置されている。具体的には、１６本の通常ビット線が、１ａ，２ｃ，１ｂ，２ｄ，１ｃ，２ａ，１ｄ，２ｂ，３ａ，４ｃ，３ｂ，４ｄ，３ｃ，４ａ，３ｄ，４ｂの順で配列されている。
【００２９】
なお、この実施の形態５では、ビット線選択回路２３及び２５のアドレス配置を、ビット線選択回路２４及び２６のアドレス配置と変えることで、同一アドレスのビット線が隣接しないような構成とすることができる。
【００３０】
かかる実施の形態５によれば、実施の形態４における場合と同様の効果を奏することができ、更に、その上、ソフトエラーにより隣接した２本のビット線の不良が発生した場合にも、パリティを有効とすることができる。
【００３１】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１に係る半導体メモリに含まれるメモリセルアレイに対して設けられた冗長回路の一部を示す図である。
【図２】本発明の実施の形態２に係る半導体メモリに含まれるメモリセルアレイに対して設けられた冗長回路の一部を示す図である。
【図３】本発明の実施の形態３に係る半導体メモリに含まれるメモリセルアレイに対して設けられた冗長回路の一部を示す図である。
【図４】本発明の実施の形態４に係る半導体メモリに含まれるメモリセルアレイに対して設けられた冗長回路の一部を示す図である。
【図５】本発明の実施の形態５に係る半導体メモリに含まれるメモリセルアレイに対して設けられた冗長回路の一部を示す図である。
【図６】従来の半導体メモリに含まれるメモリセルアレイに対して設けられた冗長回路の一部を示す図である。
【図７】従来の冗長回路に含まれるビット線選択回路（Ｉ／Ｏ）を示す図である。
【図８】上記ビット線選択回路に付随したセンスアンプの一例を示す図である。
【符号の説明】
【００３３】
１ａ，１ｂ，１ｃ，１ｄ，２ａ，２ｂ，２ｃ，２ｄ，３ａ，３ｂ，３ｃ，３ｄ，４ａ，４ｂ，４ｃ，４ｄ  通常ビット線、
１ｓ，２ｓ，３ｓ，１１ｓ，１２ｓ，２１ｓ，２２ｓ  冗長ビット線、
４，５，６，２３，２４，２５，２６  ビット線選択回路、
７，８，９，１６，２７，２８，２９，３０  センスアンプ、
１４  偶数アドレス用ビット線選択回路、１５  奇数アドレス用ビット線選択回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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