(57)【要約】【課題】アドレス信号のラッチマージンを確実に調整可能な半導体記憶装置を提供する。【解決手段】コマンド信号ＣＭＤをラッチするコマンドラッチ回路１３０と、アドレス信号ＡＤＤをラッチするアドレスラッチ回路１４０と、モード信号ＭＯＤをラッチするモードラッチ回路１５０と、コマンドラッチ回路１３０に通常コマンドがラッチされたことに応答してアドレスラッチ回路１４０を選択し、調整コマンドがラッチされたことに応答してモードラッチ回路１５０を選択するコマンドデコーダ１７０とを備える。これにより、モードレジスタセットを実行することなく、モード信号の受け付けをダイナミックに行うことができる。このため、モードラッチ回路のラッチマージンを十分に広く確保しておけば、モード信号の入力が不可能となるおそれが無くなる。【選択図】図１
2008257776.tif 000002
【特許請求の範囲】
【請求項１】
コマンド端子を介して供給されるコマンド信号をラッチするコマンドラッチ回路と、
アドレス端子を介して供給されるアドレス信号をラッチするアドレスラッチ回路と、
前記アドレス端子を介して供給されるモード信号をラッチするモードラッチ回路と、
前記コマンドラッチ回路に第１のコマンドがラッチされたことに応答して前記アドレスラッチ回路を選択し、前記コマンドラッチ回路に第２のコマンドがラッチされたことに応答して前記モードラッチ回路を選択するコマンドデコーダとを備えることを特徴とする半導体記憶装置。
【請求項２】
前記アドレスラッチ回路は、第１の内部クロックの立ち上がりエッジ及び立ち下がりエッジの両方に応答して前記アドレス信号をラッチし、
前記モードラッチ回路は、第２の内部クロックの立ち上がりエッジ及び立ち下がりエッジの一方に応答して、前記モード信号をラッチすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記アドレスラッチ回路は、前記第１の内部クロックの立ち上がりエッジに応答して前記アドレス信号をラッチする第１のアドレスラッチ回路と、前記第１の内部クロックの立ち下がりエッジに応答して前記アドレス信号をラッチする第２のアドレスラッチ回路とを含むことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記コマンドラッチ回路は、前記第２の内部クロックの立ち上がりエッジ及び立ち下がりエッジの一方に応答して、前記コマンド信号をラッチすることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記第１の内部クロックの周波数と前記第２の内部クロックの周波数は、実質的に等しいことを特徴とする請求項２乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
第３の内部クロックの立ち上がりエッジ及び立ち下がりエッジの両方に応答してデータの入出力を行うＩ／Ｏ回路をさらに備え、前記第１乃至第３の内部クロックの周波数は互いに実質的に等しいことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記モードラッチ回路を介して入力された前記モード信号に基づいて、前記アドレスラッチ回路による前記アドレス信号のラッチタイミングを調整するタイミング調整回路をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記第１のコマンドは、前記第２のコマンドを除く全てのコマンドが含まれることを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置。
【請求項９】
アドレス端子を介して供給される信号を第１の周期で到来するアクティブエッジに応答してラッチする第１のラッチ回路と、
前記アドレス端子を介して供給される信号を前記第１の周期よりも長い周期で到来するアクティブエッジに応答してラッチする第２のラッチ回路と、
外部から供給されるコマンド信号に基づいて前記第１又は第２のラッチ回路を選択するコマンドデコーダとを備えることを特徴とする半導体記憶装置。
【請求項１０】
前記第１のラッチ回路にラッチされた信号はアドレス信号として利用され、前記第２のラッチ回路にラッチされた信号はモード信号として利用されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記モード信号に基づいて、前記第１のラッチ回路のラッチタイミングを調整するタイミング調整回路をさらに備えることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
請求項７又は８に記載の半導体記憶装置の制御方法であって、
前記第２のコマンド及び前記モード信号を発行することにより、前記アドレスラッチ回路による前記アドレス信号のラッチタイミングを変化させる第１のステップと、
前記第１のコマンド及び前記アドレス信号を発行することにより動作テストを行う第２のステップと、
前記第１及び第２のステップを複数回繰り返し実行することにより、前記ラッチタイミングを決定する第３のステップとを備えることを特徴とする半導体記憶装置の制御方法。
【請求項１３】
前記第１乃至第３のステップを定期的に実行することを特徴とする請求項１２に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びその制御方法に関し、特に、クロック信号に同期してデータの入出力を行う同期型の半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
現在、ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置は、クロック信号に同期してデータの入出力を行う同期型が主流である。同期型の半導体記憶装置としては、いわゆるシンクロナスＤＲＡＭが最も広く用いられている。
【０００３】
初期のシンクロナスＤＲＡＭは、クロック信号の立ち上がりエッジに同期してデータの入出力を行うＳＤＲ（Single Data Rate）型であったが、近年ではクロック信号の両エッジ（立ち上がりエッジと立ち下がりエッジ）に同期してデータの入出力を行うＤＤＲ（Double Data Rate）型が用いられている。
【０００４】
但し、ＤＤＲ型のシンクロナスＤＲＡＭにおいても、コマンド信号やアドレス信号については、クロック信号の立ち上がりエッジに同期したラッチ、つまりＳＤＲ方式によるラッチが行われる。これは、データについてはバースト動作により連続した入出力が必要となるものの、コマンド信号やアドレス信号についてはバースト動作が不要であることから、ラッチマージンの広いＳＤＲ方式を採用する方が有利だからである。
【０００５】
しかしながら、近年、大容量化に伴うアドレス空間の拡大によって、必要となるアドレス端子数が増大している。このため、アドレス端子数を減らすべく、アドレス信号をＤＤＲ方式で２回に分けて入力する方法が提案されている。これによれば、アドレス端子数をほぼ半分とすることが可能となる。
【０００６】
尚、ＳＤＲ方式による動作とＤＤＲ方式による動作を切り替え可能な半導体記憶装置としては、特許文献１に記載されたものが知られている。
【特許文献１】特開２０００−１８２３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、アドレス信号をＤＤＲ方式で入力すると、ラッチマージンが従来よりも大幅に減少する。このため、データの入出力タイミングを微調整する必要があるのと同様、アドレス信号についても入力タイミングを微調整する必要が生じる。ところが、このようなタイミング調整は、コマンド信号を用いてモードレジスタセット（ＭＲＳ）にエントリした後、モード信号をアドレス端子から供給する必要がある。このため、ラッチタイミングのずれによっては、モード信号自体を正しくラッチすることが困難となり、この場合には調整不能となる。
【０００８】
したがって、本発明の目的は、アドレス信号のラッチマージンを確実に調整可能な半導体記憶装置及びその制御方法を提供することである。
【０００９】
また、本発明の他の目的は、アドレス信号をＤＤＲ方式で入力可能な改良された半導体記憶装置及びその制御方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明による半導体記憶装置は、コマンド端子を介して供給されるコマンド信号をラッチするコマンドラッチ回路と、アドレス端子を介して供給されるアドレス信号をラッチするアドレスラッチ回路と、前記アドレス端子を介して供給されるモード信号をラッチするモードラッチ回路と、前記コマンドラッチ回路に第１のコマンドがラッチされたことに応答して前記アドレスラッチ回路を選択し、前記コマンドラッチ回路に第２のコマンドがラッチされたことに応答して前記モードラッチ回路を選択するコマンドデコーダとを備えることを特徴とする。
【００１１】
本発明において、選択されなかったラッチ回路のラッチ動作を停止する必要はない。したがって、非選択のラッチ回路にラッチされた信号を有効な信号として取り扱わなければ足りる。
【００１２】
本発明による半導体記憶装置の制御方法は、前記第２のコマンド及び前記モード信号を発行することにより、前記アドレスラッチ回路による前記アドレス信号のラッチタイミングを変化させる第１のステップと、前記第１のコマンド及び前記アドレス信号を発行することにより動作テストを行う第２のステップと、前記第１及び第２のステップを複数回繰り返し実行することにより、前記ラッチタイミングを決定する第３のステップとを備えることを特徴とする。
【発明の効果】
【００１３】
このように、本発明による半導体記憶装置は、アドレスラッチ回路とモードラッチ回路を別個に備え、コマンド信号に基づいてこれらを選択していることから、モードレジスタセットにエントリすることなく、モード信号の受け付けを行うことができる。つまり、アドレス端子を介した信号の入力方式として、ＤＤＲ方式とＳＤＲ方式をダイナミックに切り替えることが可能となる。このため、モードラッチ回路のラッチマージンを十分に広く確保しておけば、モード信号の入力が不可能となるおそれが無くなる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。
【００１６】
本実施形態による半導体記憶装置は、ＤＤＲ型のシンクロナスＤＲＡＭであり、図１に示すように、メモリセルアレイ１００と、メモリセルアレイ１００に対するアクセスを制御するアクセス制御回路１０１と、メモリセルアレイ１００から読み出されたデータの出力、並びに、メモリセルアレイ１００へ書き込むべきデータの入力を行うＩ／Ｏ回路１０２とを備えている。
【００１７】
さらに、本実施形態による半導体記憶装置には、外部端子として、コマンド端子１１１、アドレス端子１１２、クロック端子１１３及びデータ端子１１４が設けられている。
【００１８】
コマンド端子１１１は、外部からコマンド信号ＣＭＤが供給される端子である。コマンド信号ＣＭＤは入力バッファ１２１を介して受け付けられ、受け付けられたコマンド信号ＣＭＤは、コマンドラッチ回路１３０に供給される。コマンドラッチ回路１３０は、内部クロックＳＤＲＣＬＫの立ち上がりエッジに応答してコマンド信号ＣＭＤをラッチする回路である。
【００１９】
コマンドラッチ回路１３０にラッチされたコマンド信号ＣＭＤは、コマンドデコーダ１７０に供給され、コマンド信号ＣＭＤの内容に応じた各種内部信号を活性化させる。このような内部信号としては、活性化信号ＡＣＴ、プリチャージ信号ＰＲＥ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴなどがある。これらの内部信号は、アクセス制御回路１０１やＩ／Ｏ回路１０２に供給され、これに応じて所定の動作が行われる。また、コマンドデコーダ１７０は、コマンド信号ＣＭＤが所定の組み合わせになると、調整信号ＡＤＪを活性化させる。調整信号ＡＤＪは、後述するタイミング調整回路１６０に供給される。
【００２０】
アドレス端子１１２は、外部からアドレス信号ＡＤＤ又はモード信号ＭＯＤが供給される端子である。アドレス信号ＡＤＤ又はモード信号ＭＯＤは入力バッファ１２２を介して受け付けられる。受け付けられたアドレス信号ＡＤＤ及びモード信号ＭＯＤは、アドレスラッチ回路１４０及びモードラッチ回路１５０に共通に供給される。
【００２１】
後述するように、アドレスラッチ回路１４０にラッチされた信号のうち、有効な信号として取り扱われるのはアドレス信号ＡＤＤのみであり、アドレスラッチ回路１４０にモード信号ＭＯＤがラッチされても、これが使用されることはない。同様に、モードラッチ回路１５０にラッチされた信号のうち、有効な信号として取り扱われるのはモード信号ＭＯＤのみであり、モードラッチ回路１５０にアドレス信号ＡＤＤがラッチされてもこれが使用されることはない。
【００２２】
アドレスラッチ回路１４０は、２つのアドレスラッチ回路１４１，１４２によって構成される。このうち、アドレスラッチ回路１４１は、内部クロックＤＤＲＣＬＫの立ち上がりエッジに応答してアドレス信号ＡＤＤをラッチする。一方、アドレスラッチ回路１４２は、内部クロックＤＤＲＣＬＫの立ち下がりエッジに応答してアドレス信号ＡＤＤをラッチする。アドレスラッチ回路１４０にラッチされたアドレス信号ＡＤＤは、アクセス制御回路１０１に供給され、対応するコマンドに応じて、ロウアドレス又はカラムアドレスとして認識される。
【００２３】
これに対し、モードラッチ回路１５０は、内部クロックＳＤＲＣＬＫの立ち上がりエッジに応答してモード信号ＭＯＤをラッチする。モードラッチ回路１５０にラッチされたモード信号ＭＯＤは、後述するタイミング調整回路１６０に供給される。
【００２４】
クロック端子１１３は、外部からクロック信号ＣＬＫが供給される端子である。クロック信号ＣＬＫは入力バッファ１２３を介して受け付けられ、受け付けられたクロック信号ＣＬＫは、遅延回路１５１，１５２、タイミング調整回路１６０、アクセス制御回路１０１、Ｉ／Ｏ回路１０２などに供給される。本実施形態による半導体記憶装置は、ＤＤＲ型のシンクロナスＤＲＡＭであるため、Ｉ／Ｏ回路１０２は、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジの両方に同期してデータＤＱの入出力を行う。
【００２５】
遅延回路１５１は、クロック信号ＣＬＫに基づいて内部クロックＤＤＲＣＬＫを生成する回路である。生成された内部クロックＤＤＲＣＬＫは、アドレスラッチ回路１４０を構成する２つのアドレスラッチ回路１４１，１４２に供給される。内部クロックＤＤＲＣＬＫの位相は、タイミング調整回路１６０から供給されるモード信号ＭＯＤによって微調整される。このような微調整が必要な理由は、アドレスラッチ回路１４０などでは内部クロックＤＤＲＣＬＫの立ち上がりエッジ及び立ち下がりエッジの両方がアクティブエッジとして利用されることから、ラッチマージンが少ないためである。
【００２６】
一方、遅延回路１５２は、クロック信号ＣＬＫに基づいて内部クロックＳＤＲＣＬＫを生成する回路である。生成された内部クロックＳＤＲＣＬＫは、コマンドラッチ回路１３０及びモードラッチ回路１５０に供給される。本実施形態において内部クロックＳＤＲＣＬＫの位相を微調整する回路は設けられていない。これは、コマンドラッチ回路１３０及びモードラッチ回路１５０においては、内部クロックＳＤＲＣＬＫの立ち上がりエッジのみがアクティブエッジとして利用されることから、ラッチマージンが十分に広いからである。但し、内部クロックＳＤＲＣＬＫの位相を微調整する回路を設けても構わない。
【００２７】
内部クロックＤＤＲＣＬＫ，ＳＤＲＣＬＫは、いずれも外部から供給されるクロック信号ＣＬＫに対して位相が調整された信号である。したがって、内部クロックＤＤＲＣＬＫ，ＳＤＲＣＬＫは、いずれもクロック信号ＣＬＫと同じ周波数を有している。
【００２８】
図２は、コマンド信号ＣＭＤとアドレス信号ＡＤＤ及びモード信号ＭＯＤとの関係の一例を示す図である。
【００２９】
図２に示す例では、コマンド端子１１１より供給される信号は３ビットの信号であり、したがって、コマンド信号ＣＭＤはＣ０〜Ｃ２からなる３ビットで構成される。一方、アドレス端子１１２より供給される信号は４ビットの信号であるが、アドレス信号ＡＤＤは内部クロックＤＤＲＣＬＫの両エッジに同期して連続供給されるため、Ａ０〜Ａ７からなる８ビットで構成される。これに対し、モード信号ＭＯＤは内部クロックＳＤＲＣＬＫの立ち上がりエッジに同期して供給されるため、Ｍ０〜Ｍ３からなる４ビットで構成される。もちろん、各信号のビット数がこれに限定されるわけではなく、あくまで説明のための一例である。
【００３０】
図２に示すように、本例では、アドレスラッチ回路１４０又はモードラッチ回路１５０にて有効となる内部クロックが、Ｃ０の論理値によってダイナミックに切り替わる。具体的には、Ｃ０の論理値が０（＝ローレベル）である場合には、内部クロックＤＤＲＣＬＫが選択され、アドレス端子１１２を介して供給される信号（アドレス信号ＡＤＤ）はアドレスラッチ回路１４０に取り込まれる。一方、Ｃ０の論理値が１（＝ハイレベル）である場合には、内部クロックＳＤＲＣＬＫが選択され、アドレス端子１１２を介して供給される信号（モード信号ＭＯＤ）はモードラッチ回路１５０に取り込まれる。このような内部クロックの切り替えは、モードレジスタセットを実行することにより行われるのではなく、Ｃ０の論理値に基づいてダイナミックに行われる。
【００３１】
但し、スタンバイ状態である場合を除き、内部クロックＤＤＲＣＬＫ，ＳＤＲＣＬＫは常時クロッキングしている。つまり、選択されなかった内部クロックが停止するわけではなく、選択されなかった内部クロックにて取り込まれたアドレス信号ＡＤＤ又はモード信号ＭＯＤが無効となるに過ぎない。また、選択されなかった内部クロックも、他の回路ブロックでは有効に使用される。つまり、Ｃ０に基づく内部クロックの選択は、あくまでアドレスラッチ回路１４０及びモードラッチ回路１５０に対する選択であって、これが他の回路に及ぶものではない。
【００３２】
このように、内部クロックＤＤＲＣＬＫが選択されている場合には（Ｃ０＝０）、アドレスラッチ回路１４０にラッチされたアドレス信号ＡＤＤが有効となる。この場合、モードラッチ回路１５０にもアドレス信号ＡＤＤが取り込まれうるが、モードラッチ回路１５０に取り込まれた信号は無効であり、利用されない。逆に、内部クロックＳＤＲＣＬＫが選択されている場合には（Ｃ０＝１）、モードラッチ回路１５０にラッチされたモード信号ＭＯＤが有効となる。この場合、アドレスラッチ回路１４０にもモード信号ＭＯＤが取り込まれうるが、アドレスラッチ回路１４０に取り込まれた信号は無効であり、利用されない。
【００３３】
内部クロックＤＤＲＣＬＫが選択されている場合（Ｃ０＝０）、アドレス信号ＡＤＤは、内部クロックＤＤＲＣＬＫの立ち上がりエッジにてＡ０〜Ａ３がアドレスラッチ回路１４１に取り込まれ、次に、内部クロックＤＤＲＣＬＫの立ち下がりエッジにてＡ４〜Ａ７がアドレスラッチ回路１４２に取り込まれる。このように、本実施形態ではアドレス信号ＡＤＤがＤＤＲ方式で２回に分けて取り込まれるため、アドレス信号ＡＤＤのビット数（＝８ビット）に比べてアドレス端子１１２の数（＝４端子）を少なくすることができる。
【００３４】
図２に示す例では、Ｃ０〜Ｃ２が「０１１」である場合、コマンドデコーダ１７０は活性化信号ＡＣＴを活性化させる。したがって、当該コマンドに対応して取り込まれたアドレス信号ＡＤＤは、アクセス制御回路１０１内でロウアドレスとして取り扱われる。
【００３５】
また、Ｃ０〜Ｃ２が「０００」である場合、コマンドデコーダ１７０はリード信号ＲＥＡＤを活性化させる。したがって、当該コマンドに対応して取り込まれたアドレス信号ＡＤＤは、アクセス制御回路１０１内でカラムアドレスとして取り扱われ、さらに、Ｉ／Ｏ回路１０２はリード動作（データＤＱの出力）を行う。
【００３６】
また、Ｃ０〜Ｃ２が「０１０」である場合、コマンドデコーダ１７０はライト信号ＷＲＩＴを活性化させる。したがって、当該コマンドに対応して取り込まれたアドレス信号ＡＤＤは、アクセス制御回路１０１内でカラムアドレスとして取り扱われ、さらに、Ｉ／Ｏ回路１０２はライト動作（データＤＱの入力）を行う。
【００３７】
また、Ｃ０〜Ｃ２が「００１」である場合、コマンドデコーダ１７０はプリチャージ信号ＰＲＥを活性化させる。したがって、当該コマンドに対応して取り込まれたアドレス信号ＡＤＤは、アクセス制御回路１０１内でバンクアドレスとして取り扱われ、指定されたバンクがプリチャージされる。
【００３８】
これらに対し、Ｃ０〜Ｃ２が「１ＸＸ」である場合には（Ｘは任意の論理値）、コマンドデコーダ１７０は調整信号ＡＤＪを活性化させる。そして、当該コマンド（調整コマンド）に対応してモードラッチ回路１５０に取り込まれたモード信号ＭＯＤは、タイミング調整回路１６０内で有効な信号として取り扱われる。
【００３９】
タイミング調整回路１６０は、調整信号ＡＤＪの活性化時に供給されたモード信号ＭＯＤの内容に基づいて、遅延回路１５１の遅延量を調整する。上述の通り、本例ではモード信号ＭＯＤは４ビットの信号であることから、遅延量を１６段階（＝２４）に調整することが可能である。
【００４０】
次に、本実施形態による半導体記憶装置の動作について説明する。
【００４１】
図３は、調整コマンドが発行された場合の動作を説明するためのタイミング図である。ここで、「調整コマンド」とは、コマンド信号Ｃ０〜Ｃ２が「１ＸＸ」である場合を指す。
【００４２】
上述の通り、コマンド信号ＣＭＤは内部クロックＳＤＲＣＬＫの立ち上がりエッジに同期してコマンドラッチ回路１３０に取り込まれる。この時、アドレス端子１１２を介して供給されたモード信号ＭＯＤは、同じく内部クロックＳＤＲＣＬＫの立ち上がりエッジに同期してモードラッチ回路１５０に取り込まれる。これら信号の取り込みは、いずれも内部クロックＳＤＲＣＬＫの立ち上がりエッジに同期して行われることから、ラッチマージンは十分に広い。
【００４３】
コマンドラッチ回路１３０に調整コマンドがラッチされると、これに応答して調整信号ＡＤＪが活性化する。一方、活性化コマンドなど、アクセス制御回路１０１やＩ／Ｏ回路１０２を動作させる内部コマンドは活性化されず、したがって、リード／ライトなどに寄与する動作は行われない。
【００４４】
調整信号ＡＤＪが活性化すると、タイミング調整回路１６０はモードラッチ回路１５０に取り込まれたモード信号ＭＯＤを有効な信号として認識し、その論理値に応じて遅延回路１５１の遅延量を変化させる。
【００４５】
内部クロックＤＤＲＣＬＫが図３に示す位相である場合には、セットアップ時間の不足により、内部クロックＤＤＲＣＬＫの両エッジを用いたアドレス信号ＡＤＤの連続的な取り込みは困難である。しかしながら、調整コマンドが発行された場合には、内部クロックＳＤＲＣＬＫの立ち上がりエッジを用いて取り込みを行っていることから、十分な余裕を持ってモード信号ＭＯＤをラッチすることが可能である。
【００４６】
図４は、調整コマンド以外の通常コマンドが発行された場合の動作を説明するためのタイミング図である。通常コマンドとは、活性化信号ＡＣＴ、プリチャージ信号ＰＲＥ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴなどを指し、調整コマンドを除く全てのコマンドが含まれる。
【００４７】
図４に示すように、調整コマンド以外の通常コマンドが発行されると、これに対応してアドレス信号ＡＤＤが供給される。供給されたアドレス信号ＡＤＤは、内部クロックＤＤＲＣＬＫの立ち上がりエッジに同期して前半部分（Ａ０〜Ａ３）がアドレスラッチ回路１４１に取り込まれ、内部クロックＤＤＲＣＬＫの立ち下がりエッジに同期して後半部分（Ａ４〜Ａ７）がアドレスラッチ回路１４２に取り込まれる。つまり、ＤＤＲ方式でアドレス信号ＡＤＤの取り込みが行われる。
【００４８】
このため、アドレス信号ＡＤＤのラッチマージンは少なく、正しいラッチ動作を行うためには、内部クロックＤＤＲＣＬＫの位相が正確に調整されていることが必要となる。このような微調整は、図３を用いて説明した調整コマンドによって行われる。
【００４９】
コマンドラッチ回路１３０に通常コマンドがラッチされると、これに応答して活性化信号ＡＣＴ、プリチャージ信号ＰＲＥ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴなどが活性化する。これにより、アクセス制御回路１０１やＩ／Ｏ回路１０２は、リード動作やライト動作など所定の動作行う。
【００５０】
図５は、本実施形態による半導体記憶装置を制御するメモリコントローラの動作を説明するためのフローチャートである。
【００５１】
まず、モード信号ＭＯＤをゼロ（＝００００）にリセットし（ステップＳ１０）、モード信号ＭＯＤとともに調整コマンドを発行する（ステップＳ１１）。これにより調整信号ＡＤＪが活性化し、遅延回路１５１の遅延量は、モード信号ＭＯＤ＝００００に対応する遅延量に設定される。上述の通り、調整コマンドが発行された場合は、ＳＤＲ方式にてモード信号ＭＯＤがラッチされることから、ラッチマージンは十分である。このため、モード信号ＭＯＤが取り込めないという危険性はほとんど生じない。
【００５２】
この状態で、テストデータのライト動作（ステップＳ１２）、並びに、書き込んだテストデータのリード動作（ステップＳ１３）を実行し、テスト結果を一時的に保存する（ステップＳ１４）。上述の通り、リードコマンドやライトコマンドが発行された場合は、ＤＤＲ方式にてアドレス信号ＡＤＤがラッチされることから、ラッチマージンが小さく、内部クロックＤＤＲＣＬＫの位相によってはアドレス信号ＡＤＤが正しく取り込めない可能性がある。アドレス信号ＡＤＤが正しく取り込めなかった場合は、当然ながら、ライト動作やリード動作を正しく実行することができない。
【００５３】
テスト結果は、書き込んだテストデータと読み出されたテストデータが完全に一致していればパス、１ビットでも不一致であればフェイルと判断すればよい。或いは、データＤＱの入出力タイミングずれによる影響を考慮して、バーストデータの一部のみを比較しても構わない。例えば、テストデータが「００００１１１１」であれば、「ｘ００ｘｘ１１ｘ」（ｘはドントケア）とリードデータとの比較によって判断しても構わない。
【００５４】
次に、モード信号ＭＯＤの値をインクリメントし（ステップＳ１５）、モード信号ＭＯＤがゼロ（＝００００）であるか否かを判断する（ステップＳ１６）。その結果、モード信号ＭＯＤがゼロでなければ（ステップＳ１６：ＮＯ）、一連のテスト動作が完了していないことから、ステップＳ１２に戻ってモード信号ＭＯＤとともに調整コマンドを発行する（ステップＳ１２）。この場合、モード信号ＭＯＤ＝０００１にインクリメントされていることから、遅延回路１５１の遅延量は、モード信号ＭＯＤ＝０００１に対応する遅延量に設定される。
【００５５】
このようにして、遅延回路１５１の遅延量を１ステップずつずらしながらテストデータのリード／ライトを行う。そして、テストデータのリード／ライトを全ての遅延量（本例では１６種類の遅延量）にて実行すると、モード信号ＭＯＤのインクリメント（ステップＳ１５）によって、モード信号ＭＯＤがゼロ（＝００００）に戻る（ステップＳ１６：ＹＥＳ）。
【００５６】
これに応答して、ステップＳ１４にて一時的に保存したテスト結果を参照し、最適な遅延量を決定する（ステップＳ１７）。最適な遅延量は、テスト結果が例えば図６の通りであるとすると、最もマージンの広い中央値を最適な遅延量として採用することが好ましい。
【００５７】
そして、調整コマンドとともに、最適な遅延量に相当するモード信号ＭＯＤを発行する（ステップＳ１８）。これにより、遅延回路１５１の遅延量は、最もマージンの広い遅延量に設定され、一連の調整動作が完了する。
【００５８】
その後、タイマなどを用いて一定時間が経過したか否かを判断し（ステップＳ１９）、一定時間が経過すると（ステップＳ１９：ＹＥＳ）、ステップＳ１１に戻って一連の調整動作を再実行する。これにより、遅延量の微調整が定期的に実行されることから、環境温度や電源電圧の変化によるラッチマージンの減少を防止することが可能となる。
【００５９】
以上説明したように、本実施形態ではアドレス信号ＡＤＤがＤＤＲ方式で入力されることから、アドレス信号ＡＤＤのビット数に比べてアドレス端子１１２の数を少なくすることができる。しかも、アドレスラッチ回路１４０とモードラッチ回路１５０を別個に備えており、コマンド信号ＣＭＤに基づいてこれらを選択していることから、モードレジスタセットにエントリすることなく、モード信号ＭＯＤの受け付けをダイナミックに行うことが可能となる。このため、モードラッチ回路１５０のラッチマージンを十分に広く確保しておけば、モード信号の入力が不可能となるおそれが無くなる。
【００６０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６１】
例えば、上記実施形態では、アドレスラッチ回路１４０に入力される内部クロック（ＤＤＲＣＬＫ）とモードラッチ回路１５０に入力される内部クロック（ＳＤＲＣＬＫ）とが別の信号であるが、本発明においてこれらを別の信号とすることは必須でない。したがって、モードラッチ回路１５０についても内部クロックＤＤＲＣＬＫを使用し、その立ち上がりエッジ（又は立ち下がりエッジ）をアクティブエッジとしても構わない。
【００６２】
また、上記実施形態では、内部クロックＤＤＲＣＬＫと内部クロックＳＤＲＣＬＫの周波数が同一であるが、これらが異なっていても構わない。例えば、前者の周波数が後者の２倍であり、アドレスラッチ回路１４０及びモードラッチ回路１５０とも、対応するクロックの立ち上がりエッジ（又は立ち下がりエッジ）をアクティブエッジとしても構わない。
【００６３】
また、上記実施形態では、モードラッチ回路１５０にラッチされたモード信号ＭＯＤを内部クロックＤＤＲＣＬＫの遅延量調整に用いているが、本発明がこれに限定されるものではない。
【００６４】
さらに、図５に示したフローチャートでは、テストデータのリード／ライトを全ての遅延量（１６種類の遅延量）にて実行しているが、最適な遅延量が決定可能である限り、全ての遅延量にてテストを行うことは必要ではない。したがって、遅延量を一方向にずらしながらテストを行った結果、Ｆａｉｌ−Ｐａｓｓ−Ｆａｉｌのパターンが出現した時点でテストを終了しても構わない。
【００６５】
また、本発明の適用対象がＤＲＡＭに限定されるものではなく、ＤＲＡＭ以外の同期型メモリに広く適用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。
【図２】コマンド信号ＣＭＤとアドレス信号ＡＤＤ及びモード信号ＭＯＤとの関係の一例を示す図である。
【図３】調整コマンドが発行された場合の動作を説明するためのタイミング図である。
【図４】調整コマンド以外の通常コマンドが発行された場合の動作を説明するためのタイミング図である。
【図５】本発明の好ましい実施形態による半導体記憶装置を制御するメモリコントローラの動作を説明するためのフローチャートである。
【図６】テスト結果の一例を示す図である。
【符号の説明】
【００６７】
１００      メモリセルアレイ
１０１      アクセス制御回路
１０２      Ｉ／Ｏ回路
１１１      コマンド端子
１１２      アドレス端子
１１３      クロック端子
１１４      データ端子
１２１〜１２３      入力バッファ
１３０      コマンドラッチ回路
１４０〜１４２      アドレスラッチ回路
１５０      モードラッチ回路
１５１，１５２      遅延回路
１６０      タイミング調整回路
１７０      コマンドデコーダ
ＡＤＤ      アドレス信号
ＡＤＪ      調整信号
ＣＬＫ      クロック信号
ＣＭＤ      コマンド信号
ＤＤＲＣＬＫ，ＳＤＲＣＬＫ      内部クロック
ＤＱ        データ
ＭＯＤ      モード信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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