(57)【要約】【課題】能動素子とＭＩＭキャパシタを備え、製造工程の短縮を可能とする構造を有する半導体装置およびその製造方法を提供する【解決手段】ＭＭＩＣ１００は、ＧａＡｓ基板１０上に設けられたＦＥＴと、下側電極１８ｂと上側電極２２ｂとの間に誘電体層２０ｂが介在しているＭＩＭキャパシタとを備えている。製造工程において、ＦＥＴのソース・ドレイン電極１６ａ・１６ｂを形成した後に、リフトオフ法によりＦＥＴのゲート電極１８ａとＭＩＭキャパシタの下側電極１８ｂとを同時に形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、ソース・ドレイン領域とこれらの領域の間に設けられたゲート電極とを有する電界効果トランジスタ部と、下側電極と上側電極との間に誘電体層が介在しているＭＩＭキャパシタ部とが設けられた半導体装置であって、
前記電界効果トランジスタ部のゲート電極と前記ＭＩＭキャパシタの下側電極とが同じ電極構造を有することを特徴とする半導体装置。
【請求項２】
前記電界効果トランジスタ部のゲート電極と前記ＭＩＭキャパシタの下側電極は、積み重ねられた複数の金属層を有し、
前記複数の金属層は、Ａｕ層と、最上層に位置するＴｉ層と、前記Ａｕ層と前記Ｔｉ層との間に介在するバリア金属層とを具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に、能動素子と、下側電極と上側電極との間に誘電体層が介在しているＭＩＭキャパシタとが設けられてなる半導体装置であって、
前記ＭＩＭキャパシタの下側電極は積み重ねられた複数の金属層を有し、
前記複数の金属層は、Ａｕ層と、最上層に位置するＴｉ層と、前記Ａｕ層と前記Ｔｉ層との間に介在するバリア金属層とを具備することを特徴とする半導体装置。
【請求項４】
前記バリア金属層は、Ｐｔ，Ｍｏ，Ｐｄ，Ｗ，Ｔａの中から選ばれる１種の金属の単層膜または２種以上の金属を含む金属膜であることを特徴とする請求項１または請求項３に記載の半導体装置。
【請求項５】
前記半導体基板上に絶縁膜が形成されており、前記ＭＩＭキャパシタの下側電極がこの絶縁膜上に形成されていることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
半導体基板上に、電界効果トランジスタと、下側電極と上側電極との間に誘電体層が介在しているＭＩＭキャパシタとが設けられてなる半導体装置の製造方法であって、
前記電界効果トランジスタのソース領域，ドレイン領域にそれぞれソース電極，ドレイン電極を形成した後に、リフトオフ法により電界効果トランジスタのゲート電極とＭＩＭキャパシタの下側電極とを同時に形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記電界効果トランジスタ部のゲート電極と前記ＭＩＭキャパシタの下側電極を、少なくともＡｕ層と、最上層に位置するＴｉ層と、前記Ａｕ層と前記Ｔｉ層との間に介在するバリア金属層とを備えるように複数の金属層を積み重ねることによって形成し、かつ、前記バリア金属層として、Ｐｔ，Ｍｏ，Ｐｄ，Ｗ，Ｔａの中から選ばれる１種の金属の単層膜または２種以上の金属を含む金属膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体基板を用いたマイクロ波モノリシック集積回路等の、能動素子とＭＩＭキャパシタとを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
化合物半導体基板を用いたマイクロ波モノリシック集積回路（以下“ＭＭＩＣ”と記す）では、従来から基板上にバイパスコンデンサとしてＭＩＭキャパシタを形成し、電源ノイズを吸収する等している（例えば、特許文献１参照）。
【０００３】
図３に従来のＭＭＩＣの概略構造を表した断面図を示す。このＭＭＩＣの構造をその製造方法を概説することにより説明すると、最初に、ＧａＡｓ等の化合物半導体基板９０に設けられた能動層９１上に、能動素子として例えば、オーミック金属ＡｕＧｅ／Ａｕよりなるソース電極９２，ドレイン電極９３、ショットキ金属Ｔｉ／Ｐｔ／Ａｕよりなるゲート電極９４で構成された電界効果型トランジスタ（以下“ＦＥＴ”と記す）を形成し、その後、表面保護膜９５を形成する。
【０００４】
次いで、ＭＩＭキャパシタを構成する下側電極９６としてＡｌまたはＴｉ／Ａｌ等の金属膜をリフトオフ法で形成し、さらに誘電体層９７として例えばＳｉＮ膜を、下側電極９６の所定領域および表面保護膜９５が被われるように形成する。続いて、ＦＥＴのソース，ドレイン，ゲートの各電極を形成するためのコンタクトホール等を誘電体層９７および表面保護膜９５に形成し、その後、例えばＴｉ／Ｐｔ／Ａｕからなる上側電極９８（ＦＥＴのソース電極９２と接続される上側電極、ドレイン電極９３と接続される上側電極、ゲート電極と接続される上側電極（図示せず）、ＭＩＭキャパシタの上側電極）と、下側電極９６に接続される配線金属膜（図示せず）とを、リフトオフ法で形成する。こうしてＭＭＩＣが完成する。
【０００５】
しかしながら、このような構造のＭＭＩＣでは、上述の通り、ＭＩＭキャパシタの下側電極の形成工程をＦＥＴ素子部の形成工程とは別に設けなければならないために、製造工程が長くなりスループットの低下を招く。その一方で、たとえ製造工程を短縮することができても、ＦＥＴ素子部等の能動素子部やＭＩＭキャパシタ部の信頼性が低下するようなことがあってはならない。そのため、製造工程の短縮を実現しつつ、各素子部の信頼性がさらに高められた半導体装置が望まれる。
【特許文献１】特開２００２−１８４９４６号公報（図１等）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、能動素子とＭＩＭキャパシタとを備えた信頼性に優れた半導体装置であって、その製造工程の短縮を可能とする構造を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の観点に係る半導体装置は、半導体基板上に、ソース・ドレイン領域とこれらの領域の間に設けられたゲート電極とを有する電界効果トランジスタ部と、下側電極と上側電極との間に誘電体層が介在しているＭＩＭキャパシタ部とが設けられた半導体装置であって、前記電界効果トランジスタ部のゲート電極と前記ＭＩＭキャパシタの下側電極とが同じ電極構造を有することを特徴としている。
【０００８】
本発明の第２の観点に係る半導体装置は、半導体基板上に、能動素子と、下側電極と上側電極との間に誘電体層が介在しているＭＩＭキャパシタとが設けられてなる半導体装置であって、前記ＭＩＭキャパシタの下側電極は積み重ねられた複数の金属層を有し、前記複数の金属層は、Ａｕ層と、最上層に位置するＴｉ層と、前記Ａｕ層と前記Ｔｉ層との間に介在するバリア金属層とを具備することを特徴とする。
【０００９】
本発明の第３の観点によれば、上記第１の観点に係る半導体装置の製造方法、すなわち、半導体基板上に、電界効果トランジスタと、下側電極と上側電極との間に誘電体層が介在しているＭＩＭキャパシタとが設けられてなる半導体装置の製造方法であって、前記電界効果トランジスタのソース領域，ドレイン領域にそれぞれソース電極，ドレイン電極を形成した後に、リフトオフ法により電界効果トランジスタのゲート電極とＭＩＭキャパシタの下側電極とを同時に形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ＭＩＭキャパシタの下側電極にショットキ電極を用いることにより、この下側電極を、電界効果トランジスタ等の能動素子のショットキ電極と同時に形成することができるので、製造工程が短縮され、スループットが向上する。また、ＭＩＭキャパシタの下側電極として用いるＡｕ／バリア金属膜／Ｔｉは耐熱性に優れるので、ＭＩＭキャパシタ部の信頼性を向上させた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態について、図面を参照しながら詳細に説明する。半導体装置の一実施形態であるＭＭＩＣの概略構造を表した断面図を図１に示す。このＭＭＩＣ１００は、能動素子部としてのＦＥＴ素子部と、ＭＩＭキャパシタ部とが、化合物半導体基板であるＧａＡｓ基板１０上に形成された構造を有している。
【００１２】
ＦＥＴ素子部は、ＧａＡｓ基板１０に設けられた能動層（チャンネル層）１２と、能動層１２上に一定間隔で設けられた絶縁膜１４ａ・１４ｂと、絶縁膜１４ａ，１４ｂを挟んで能動層１２上に設けられたソース・ドレイン電極１６ａ・１６ｂと、絶縁膜１４ａ・１４ｂ間の能動層１２上に設けられたゲート電極１８ａと、絶縁膜１４ａ・１４ｂとゲート電極１８ａの全体とソース・ドレイン電極１６ａ・１６ｂの一部を被うように設けられた表面保護膜２０ａと、ソース・ドレイン電極１６ａ・１６ｂ上に設けられた上側電極２２ａ・２２ｂを有している。
【００１３】
また、ＭＩＭキャパシタ部は、ＧａＡｓ基板１０上に設けられた絶縁膜１４ｃと、絶縁膜１４ｃ上の所定領域に設けられた下側電極１８ｂと、絶縁膜１４ｃ上において下側電極１８ｂが設けられていない領域と下側電極１８ｂの所定領域を被うように設けられた誘電体層２０ｂと、誘電体層２０ｂを下側電極１８ｂとで挟むように誘電体層２０ｂ上に設けられた上側電極２２ｃとを有している。
【００１４】
このような構造を有するＭＭＩＣ１００の製造方法について、ＭＭＩＣ１００の各部に用いられる材料について触れながら、以下に説明する。図２Ａ〜図２ＨにＭＭＩＣ１００の製造工程図を示す。
【００１５】
最初に、図２Ａに示すように能動層１２が設けられたＧａＡｓ基板１０上に絶縁膜１４を形成する。絶縁膜１４は、ＭＩＭキャパシタ部の下側電極１８ｂによるＧａＡｓ基板１０内のリーク電流がＭＩＭキャパシタ部に流れ込まないように設けたものであり、このリーク電流の増大と耐圧低下を防止することを目的としている。そのため、ＧａＡｓ基板１０内のリーク電流がＭＭＩＣ１００の特性に影響する場合には絶縁膜１４を設けることが好ましいが、そのような影響が出ない場合には、この絶縁膜１４は必ずしも必要ではない。
【００１６】
図２Ａに示されるように絶縁膜１４をＧａＡｓ基板１０上に均一に形成した場合、図２Ｂに示されるように、ＦＥＴ素子部において、ソース・ドレイン電極およびゲート電極の形成領域を確保するために、能動層２上に形成された絶縁膜１４をエッチング除去して開口を設ける。これにより絶縁膜１４は絶縁膜１４ａ〜１４ｃに分断される。なお、絶縁膜１４に用いる材料によっては、リフトオフ法により、絶縁膜１４ａ〜１４ｃを形成してもよい。
【００１７】
続いて図２Ｃに示すように、ソース・ドレイン電極を形成する領域が開口したパターンを有するレジスト膜５２を、レジスト膜の塗布形成，露光，現像というフォトリソグラフィー技術に係る一連の処理によって形成し、その後、オーミック接触用の金属膜１６を全面に蒸着する。この金属膜１６としては、ＡｕＧｅ／Ａｕが好適に用いられる。
【００１８】
そして、図２Ｄに示すように、リフトオフ法によりレジスト膜５２とこのレジスト膜５２上の金属膜１６を除去し、続いて能動層１２に対してオーミック接触が得られるように、金属膜１６の熱処理（合金化）を行う。これにより、絶縁膜１４ａ・１４ｂを挟んで位置するソース・ドレイン電極１６ａ・１６ｂが形成される。
【００１９】
次に図２Ｅに示すように、ＦＥＴ素子部におけるゲート電極の形成領域とＭＩＭキャパシタ部における下側電極の形成領域が開口したレジスト膜５４を形成し、金属膜１８として、好ましくはＴｉ／Ｐｔ／Ａｕ／Ｐｔ／Ｔｉを全面に蒸着する。続いて図２Ｆに示すように、リフトオフ法によりレジスト膜５４とその上の金属膜１８を除去することで、ゲート電極１８ａと、下側電極１８ｂを同時に形成する。このように、ＦＥＴ素子部のゲート電極１８ａとＭＩＭキャパシタ部の下側電極１８ｂが同時に形成されるため、製造工程の短縮化が図れ、スループットが向上する。
【００２０】
ゲート電極１８ａにおいて、能動層１２の直上のＴｉ層は、能動層１２との密着性および良好なショットキ特性を得るために選定されたものである。このＴｉ層に替えて、ＷＳｉまたはＡｌ等からなる金属層を用いることもできるが、ＭＩＭキャパシタ部の下側電極１８ｂに高い耐熱性を付与する観点からは、Ａｌを用いることは控えた方がよい。
【００２１】
また、能動層１２の直上のＴｉ層と中間のＡｕ層との間のＰｔ層は、高温でのＴｉとＡｕとの反応を防止するバリア金属層である。このバリア金属層はＰｔ層に限定されるものではなく、Ｍｏ，Ｐｄ，Ｗ，Ｔａの中から選ばれる１種の金属の単層膜であってもよいし、２種以上の金属を含む金属膜（つまり多層膜）であってもよい。
【００２２】
ゲート電極１８ａを構成するＡｕ層は、ゲート電極１８ａの電気抵抗を低減する目的で挿入されている。ＦＥＴのゲート電極には、通常、このようなＴｉ／Ｐｔ／Ａｕで構成されているが、ＭＭＩＣ１００のＦＥＴ素子部ではさらに、Ｐｔ／Ｔｉが設けられている。このゲート電極１８ａの最上層たるＴｉ層は、表面保護膜２０ａとの密着性を高める役割を果たす。
【００２３】
また、ＭＩＭキャパシタ部の下側電極１８ｂの最上層たるＴｉ層は、誘電体層２０ｂとの密着性を高める役割を果たす。これによりＭＩＭキャパシタの信頼性が向上する。
【００２４】
ゲート電極１８ａの最上層たるＴｉ層の下挿入されたＰｔもまた、高温でのＴｉとＡｕとの反応を防止するバリア金属層である。ここでも、バリア金属層はＰｔ層に限られず、Ｍｏ、Ｐｄ、Ｗ、Ｔａから選ばれた１または複数の金属からなる層であってもよい。ＭＩＭキャパシタの下側電極１８ｂもまたこのようなバリア金属層を有しているために、高温処理に耐え得る安定したＭＩＭキャパシタを形成することができる。
【００２５】
次に、図２Ｇに示すように、ＦＥＴ素子部に表面保護膜２０ａを、ＭＩＭキャパシタ部に誘電体層２０ｂを、同時に形成する。これらは、例えばＳｉＮ膜を全面に堆積させた後、レジスト膜等のエッチングマスクを所定のパターンで形成し、ＦＥＴ素子部のソース・ドレイン電極１６ａ・１６ｂのコンタクトホール，ゲート電極１８のコンタクトホール（図示せず）等をエッチングによりＳｉＮ膜に形成し、その後、このエッチングマスクを除去する等して、形成することができる。
【００２６】
ＦＥＴ素子部の表面保護膜２０ａとＭＩＭキャパシタ部の誘電体層２０ｂは、このように、同時に形成することができるので、製造工程の短縮化が図れ、スループットが向上する。
【００２７】
その後、図２Ｈに示すように、ソース・ドレイン電極１６ａ・１６ｂの表面の一部と、ゲート電極１８ａの表面の一部（図示せず）と、下側電極１８ｂ上の誘電体層２０ｂの所定領域と、下側電極１８ｂの表面の一部（図示せず）が露出するように、レジスト膜５６を形成し、例えばＴｉ／Ｐｔ／Ａｕからなる金属膜２２を全面蒸着する。ここで、ＭＩＭキャパシタ部では、誘電体層２０ｂの直上にＴｉ層が形成されるために、これらの間に高い密着性が得られる。
【００２８】
その後、リフトオフ法によりレジスト膜５６とその上の金属膜２２を除去することにより、先に図１に示したドレイン電極１６ａ・１６ｂの上側電極２２ａ・２２ｂ，ゲート電極１８ａの上側電極（図示せず），ＭＩＭキャパシタの上側電極２２ｃ，下側電極１８ｂと接続される金属配線（図示せず）が形成され、図１のＭＭＩＣ１００が完成する。
【００２９】
上述の通り、ＭＭＩＣ１００では、従来のＭＭＩＣの製造工程数の増大を招いていたＦＥＴ素子部とＭＩＭキャパシタ部との作り分けが不要となるため、スループットが向上し、また、ＭＩＭキャパシタの信頼性も高められる。
【００３０】
以上、本発明の実施の形態について説明したが、本発明はこのような形態に限定されるものではない。ＧａＡｓ基板以外の化合物半導体基板やシリコン基板を用いたＭＭＩＣは言うまでもなく、ＦＥＴ以外の能動素子を備えたＭＭＩＣにも、適宜、適用することができる。
【図面の簡単な説明】
【００３１】
【図１】マイクロ波モノリシック集積回路（ＭＭＩＣ）の概略断面図。
【図２Ａ】ＭＭＩＣの第１の工程図。
【図２Ｂ】ＭＭＩＣの第２の工程図。
【図２Ｃ】ＭＭＩＣの第３の工程図。
【図２Ｄ】ＭＭＩＣの第４の工程図。
【図２Ｅ】ＭＭＩＣの第５の工程図。
【図２Ｆ】ＭＭＩＣの第６の工程図。
【図２Ｇ】ＭＭＩＣの第７の工程図。
【図２Ｈ】ＭＭＩＣの第８の工程図。
【図３】従来のＭＭＩＣの概略断面図。
【符号の説明】
【００３２】
１０…ＧａＡｓ基板、１２…能動層、１４・１４ａ〜１４ｃ…絶縁膜、１６…金属膜、１６ａ・１６ｂ…ソース・ドレイン電極、１８…金属膜、１８ａ…ゲート電極、１８ｂ…下側電極、２０ａ…表面保護膜、２０ｂ…誘電体層、２２…金属膜、２２ａ〜２２ｃ…上側電極、５２・５４・５６…レジスト膜、９０…化合物半導体基板、９１…能動層、９２…ソース電極、９３…ドレイン電極、９４…ゲート電極、９５…表面保護膜、９６…下側電極、９７…誘電体層、９８…上側電極、１００…ＭＭＩＣ。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
2008235402.tif 000006
【図２Ｄ】
2008235402.tif 000007
【図２Ｅ】
2008235402.tif 000008
【図２Ｆ】
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【図２Ｇ】
2008235402.tif 000010
【図２Ｈ】
2008235402.tif 000011
【図３】
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