(57)【要約】【課題】フォトダイオードの深さ方向の先端がＰ型半導体領域形成時のイオン注入の加速度の限界で決まってしまうという問題を解決する。【解決手段】ボロンを含んだＰ＋基体基板１上にボロンＢを含んだＰ−エピ層２、リンを含んだＮエピ層３を順に堆積し、Ｎエピ層の表層部に光電変換部ＰＤのＮ型４が複数形成された固体撮像装置において、光電変換部のＮ領域４を平面的に囲むように、かつ、基板表面からＰ−エピ層まで連なるように形成された第１のＰ型半導体領域６−１からなるバリア層と、個々のデバイスに分割されたチップ切断面の全面に露出するように形成されたリーク電流防止用の第２のＰ型半導体領域６−２とを具備する。【選択図】    図３
2008021875.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型不純物を含む半導体基板と、
前記半導体基板上に形成され、前記半導体基板よりも低濃度のＰ型不純物を含むＰエピタキシャル層と、
前記Ｐエピタキシャル層上に形成され、Ｎ型不純物を含むＮエピタキシャル層と、
前記Ｎエピタキシャル層の表層部に互いに独立して設けられたＮ型半導体領域からなる複数の光電変換部と、
前記複数の各光電変換部を平面的に囲むように前記Ｎエピタキシャル層の表層部に形成された複数の素子分離領域と、
前記複数の各素子分離領域に沿って前記Ｎエピタキシャル層の表層部から前記Ｐエピタキシャル層に達するように形成され、前記各光電変換部を隣接する他の光電変換部から電気的に分離する第１のＰ型半導体層と
を具備することを特徴とする固体撮像装置。
【請求項２】
前記第１のＰ型半導体層は、前記素子分離領域の下側に形成されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記半導体基板および前記Ｐエピタキシャル層に含まれるＰ型不純物はＢ（ボロン）であり、前記Ｎエピタキシャル層に含まれるＮ型不純物はＰ（リン）であり、
前記第１のＰ型半導体層は、Ｂイオンの注入により形成されたことを特徴とする請求項１記載の固体撮像装置。
【請求項４】
素子形成後の半導体基板をチップ毎に分割するためのチップ切断部をさらに具備し、
前記チップ切断部には、前記Ｎエピタキシャル層の表層部に形成された素子分離領域と、前記素子分離領域に沿って前記Ｎエピタキシャル層の表層部から前記Ｐエピタキシャル層に達するように第２のＰ型半導体層が形成されていることを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記半導体基板および前記Ｐエピタキシャル層に含まれるＰ型不純物はＢ（ボロン）であり、前記Ｎエピタキシャル層に含まれるＮ型不純物はＰ（リン）であり、
前記第１、第２のＰ型半導体層は、Ｂイオンの注入により形成されたことを特徴とする請求項４記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係り、特にＣＭＯＳ型の増幅型固体撮像装置における半導体基板の構造、チッブ切断部の構造に関するもので、例えばデジタルカメラなどに使用されるものである。
【背景技術】
【０００２】
ＣＭＯＳタイプの増幅型固体撮像装置（以下、ＣＭＯＳイメージセンサと称する）の特徴は、単一電源、低電圧駆動（例えば３Ｖ）、低消費電力（例えば５０ｍＷ）である。また、同一基板上に光電変換部とトランジスタが並設され、多画素化された構成が採用されている。各画素は、光電変換部で発生した信号電荷により信号電荷蓄積部の電位を変調し、その電位により画素内部の増幅トランジスタを変調する増幅機能を有する。
【０００３】
従来のＣＭＯＳイメージセンサは、不純物濃度が高いＰ＋基体基板の表面側に、不純物濃度が低いＰエピタキシャル層を5〜10μｍ程度積層したＰ／Ｐ＋基板を用いている。Ｐ／Ｐ＋基板を使用する理由は、基板の深い位置で不純物濃度が高い部分（Ｐ＋基体基板）におけるキャリア（電子）のライフタイムが短いためである。具体的には、光電変換部であるフォトダイオード（Photo Diode ：ＰＤ）に強い光が照射され、キャリアが発生し、基板深くまで拡散しても、キャリアのライフタイムの短い領域で電子が再結合する。したがって、ＰＤに強い光が入り、ＰＤから溢れ出したキャリア、あるいは、基板の深い位置で光電変換により発生したキャリアが隣接ＰＤに漏れ込むことを抑制でき、デバイス特性上のブルーミングを抑制することが可能になる。
【０００４】
また、最近の素子微細化においては、ＰＤの面積を縮小化すると、感度低下が問題となる。ＣＭＯＳイメージセンサでは、低電圧駆動を素子の特徴としており、ＰＤの空乏層を広げ難く、ＰＤの空乏層を広げて感度を向上させることにより素子の微細化に起因する感度の低下を補うという方法を採用するのは困難である。そこで、ＣＭＯＳイメージセンサにおいて感度を向上させるためにキャリアを効率よくＰＤに集める基板構造を持たせることが重要であり、Ｐ／Ｐ＋基板が用いられるようになった。即ち、Ｐ／Ｐ＋基板は、基板表面側で基板の深い位置よりもＢ濃度が低い領域、および、基板の深い位置にＢ濃度が高い領域が存在しており、Ｂ濃度が急激に変化する界面を有する。すると、光電変換で発生した電子は、基板の深い位置に拡散しようとしても、Ｂ濃度が急激に変化する界面で基板の表面側に跳ね返され、この跳ね返された電子の一部が拡散などにより光照射されたＰＤに集まるので、感度が向上する。
【０００５】
このようなＣＭＯＳイメージセンサは、今後のさらなる高画素化に向けて感度を上げるための技術開発が重要な課題となっている（例えば特許文献１および２参照）だけではなく、ブルーミングや混色等の画質劣化が生じるおそれも抑制できる技術の開発が望まれている。
【０００６】
前記した技術課題の両方を克服できる基板構造として、本出願人は、Ｎ／Ｐ＋基板を使用した固体撮像装置を特願２００５−１０４８９６により提案した。Ｎ／Ｐ＋基板は、Ｐ＋基板（基体基板）上にＮ型半導体層をエピタキシャル成長法により堆積した構造を有する。エピタキシャル成長法により堆積したＮ型半導体層（以下Ｎエピ層と称する）に、加速器によりＰ（リン）をイオン注入してＰＤのＮ型半導体層を形成すると、ＰＤの空乏層がＰ／Ｐ＋基板に比べて広がり易いので、キャリアを効率よくＰＤに集めることができ、感度を向上させることができる。また、キャリアのライフタイムの短さも利用することができるので、ブルーミングや混色等の画質劣化も抑制できる。
【０００７】
Ｎ／Ｐ＋基板を用いてＣＭＯＳイメージセンサを形成する場合、いくつか留意すべき点がある。第１の留意点は、複数個のＰＤ間の素子分離である。Ｎ／Ｐ＋基板では、Ｎエピ層にＰＤのＮ型半導体層を形成するので、そのままではＰＤ同士が電気的に繋がってしまう。第２の留意点は、チップ切断面にＰＮ接合面が現われることである。固体撮像素子が形成された状態のＳｉウェハからダイシングライン部で切り分けられたチップの切断面は、Ｐ＋基体基板とＮエピ層の界面（ＰＮ接合面）が現れることになる。チップ切断面にＰＮ接合面が現れると、切断面の表面がリーク電流の発生原因となったり、あるいはリーク電流の流路となったりするおそれが高くなる。ひいては、リーク電流の増大を招くおそれが高くなる。
【０００８】
上述したような問題に対して、特願２００５−１０４８９６の出願では、各ＰＤを平面的に取り囲む領域（素子分離領域）、および、ダイシングライン部の下部領域（ダイシング領域）に、例えばＢイオンの注入を用いてＰ型半導体領域を形成する。この際、熱工程などでＰ＋基体基板からＢが基板表面側（Ｎエピ層側）に染み出す（拡散される）ので、Ｂイオン注入によるＰ型半導体領域とＰ＋基体基板からのＢ拡散により、Ｐ型半導体領域が連続的に形成される。
【０００９】
しかし、Ｐ＋基体基板からＮエピ層側にＢが拡散される際、Ｂが拡散されずに残った部分（Ｎエピ層の一部）がＰＤ領域になるということは、熱履歴の微妙な変化でＰＤの深さが変わるので、感度のばらつきが大きくなる可能性がある。また、ＰＤの深さ方向の最も深い部位（深さ方向の先端）がＰ型半導体領域を形成する際のＢイオン注入の加速度の限界でも決まってしまう。このため、ＰＤで集められるキャリアの量が制約され、感度が律則されるという問題が発生する。
【特許文献１】特開２００１−１６０６２０号公報
【特許文献２】特開２００１−２２３３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記のような問題を解決すべくなされたもので、Ｐ＋基板でフォトダイオードの深さ方向の先端が更に深い方向に伸び、フォトダイオードでキャリアをさらに集めることができ、光感度をさらに向上させることができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の固体撮像装置は、Ｐ型不純物を含む半導体基板と、前記半導体基板上に形成され、前記半導体基板よりも低濃度のＰ型不純物を含むＰエピタキシャル層と、前記Ｐエピタキシャル層上に形成され、Ｎ型不純物を含むＮエピタキシャル層と、前記Ｎエピタキシャル層の表層部に互いに独立して設けられたＮ型半導体領域からなる複数の光電変換部と、前記複数の各光電変換部を平面的に囲むように前記Ｎエピタキシャル層の表層部に形成された複数の素子分離領域と、前記複数の各素子分離領域に沿って前記Ｎエピタキシャル層の表層部から前記Ｐエピタキシャル層に達するように形成され、前記各光電変換部を隣接する他の光電変換部から電気的に分離する第１のＰ型半導体層とを具備することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、Ｐ＋基板でフォトダイオードの深さ方向の先端が更に深い方向に伸び、フォトダイオードでキャリアをさらに集めることができ、光感度をさらに向上させることができる固体撮像装置を提供することかできる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１４】
＜第１の実施形態＞
本発明のＣＭＯＳイメージセンサは、半導体基板としてＮ／Ｐ−／Ｐ＋基板が用いられている。ここで、まず、ＣＭＯＳイメージセンサの単位画素（単位セル）のパターン配置および等価回路について簡単に説明しておく。
【００１５】
図１は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサの単位セルのパターン配置を示す平面図である。図２は、図１の単位セルの等価回路図である。
【００１６】
図１に示す単位セル領域１０は、半導体基板の表層部に設けられた素子分離領域１１により四方が囲まれている。単位セル領域１０には、ＰＤ１２と、図２中に示すリセットトランジスタ１３、読み出しトランジスタ１４、増幅トランジスタ１５、アドレストランジスタ１６からなる複数のトランジスタの活性化領域が形成されている。基板上にはゲート絶縁膜を介して各トランジスタのゲート電極（ゲート配線）１７が形成されており、さらに、層間絶縁膜や金属配線層１８が形成されている。単位セルは、図２の等価回路に示すように接続されている。
【００１７】
図３は、図１中のＡ−Ａ´線に沿う深さ方向における断面図である。半導体基板は３層の半導体構造を有するＮ／Ｐ−／Ｐ＋基板からなり、基体基板であるＰ＋基板１上に、エピタキシャル成長法により順にＰ−型半導体層（例えば3μｍ）２、Ｎ型半導体層（例えば4μｍ）３が積層されている。
【００１８】
Ｐ＋基板１は、Ｐ型不純物濃度が比較的高く（例えばＢ濃度が1〜5×1018ｃｍ-3程度）、Ｐ−型半導体層（Ｐ−エピ層）２は、Ｐ型不純物濃度が比較的低く（例えばＢ濃度が1〜5×1016ｃｍ-3程度）、Ｎ型半導体層（Ｎエピ層）３は、Ｎ型不純物濃度（例えばＰ濃度）が1〜5×1015ｃｍ-3程度である。
【００１９】
さらに、Ｎエピ層３上に、例えばＰのイオン注入によりＰＤのＮ型半導体領域（Ｎ領域）４が形成されている。Ｎ領域４のＰ濃度のピーク深さは、主にＰイオン注入時のエネルギーで決まる。また、ＰＤの表面近傍部分は、比較的高濃度のＰ型不純物（例えば1〜5×1019ｃｍ-3程度のＢ）を含むシールド層５が形成されている。
【００２０】
上記したようなＮ／Ｐ−／Ｐ＋基板を用いた場合、Ｎエピ層３上にＰＤのＮ領域４を形成しただけでは、ＰＤ同士が電気的に繋がってしまう。ＰＤ同士が電気的に繋がると、ＰＤで発生した電子が本来の信号処理されるべき画素の信号にならない。
【００２１】
そこで、本実施形態では、隣接する他の各ＰＤのＮ領域４から電気的に分離するために、ＰＤのＮ領域４を平面的に囲む領域にＢイオンを加速器により注入して、第１のＰ型半導体領域６−１からなるバリア層を形成している。第１のＰ型半導体領域６−１とＰ−エピ層２とはほぼ同じＰ濃度を有しており、Ｐ−エピ層２の存在は、Ｐ＋基板１の領域に障害を与えることなく、ＰＤの深さ方向の先端を基板の深さ方向により深くする役割を有する。
【００２２】
また、Ｎ／Ｐ−／Ｐ＋基板を用いた半導体ウェハに素子が形成された後にダイシングにより切り出したチップの切断面にＰＮ接合が露出すると、基板深部のＰ＋基板１と基板表面近傍のＮエピ層３の間でリーク電流が発生する。このリーク電流はデバイス特性の暗時むらの原因となる。
【００２３】
そこで、本実施形態では、ウェハのダイシングライン部（チップ切断部）７にＢイオンを注入して第２のＰ型半導体領域６−２を形成することにより、ダイシングによるチップの切断面の全てをＰ型半導体層６−２のみにしている。この場合、ＰＤを平面的に囲む様に第１のＰ型半導体領域６−１を形成する工程などと同時にダイシングライン部７にＢイオンを注入して第２のＰ型半導体領域６−２を形成すれば、ダイシングライン部７をＰ型半導体にするための特別な工程追加を必要としない。
【００２４】
図３中に示した構成のＮ／Ｐ−／Ｐ＋基板によれば、表面から約7μｍ以下の深い位置（深層部）は、Ｐ型不純物の濃度が高く設定されている。一般に、Ｐ型不純物の濃度が高い領域においては、キャリア（電子）のライフタイムは短く、すぐに正孔（ホール）と再結合する。したがって、Ｎ／Ｐ−／Ｐ＋基板中で生成された電子が基板の深層部まで拡散しても、その電子はすぐに正孔と再結合する。また、Ｎ／Ｐ−／Ｐ＋基板の表面から約3μｍ以内の浅い位置で生成された電子が基板の深層部に拡散しようとしても、Ｐ型不純物の濃度が急激に変化するＮエピ層３とＰ−エピ層２との界面（ＰＮ接合面）付近に存在するポテンシャルの壁により、基板表面側に向けて跳ね返される。
【００２５】
次に、図１乃至図３を参照しながら、本実施形態のＣＭＯＳイメージセンサの製造工程の一例を概略的に説明する。先ず、３層構造を有するＮ／Ｐ−／Ｐ＋基板を用意する。このＮ／Ｐ−／Ｐ＋基板を作製する際、基体基板としてＰ＋シリコン（Ｓｉ）基板１を用い、その上に、Ｐ−エピ層２、Ｎエピ層３を順にエピタキシャル成長法により堆積する。この際、通常は、Ｐ−エピ層２とＮエピ層３の成長速度をそれぞれ約1μｍ／分に設定する。このような設定では、不純物は殆ど拡散（移動）しない。このため、Ｐ＋基板１とＰ−エピ層２との界面付近、Ｐ−エピ層２とＮエピ層３との界面付近では、不純物濃度のプロファイルが急峻に変化している。
【００２６】
次に、通常のプロセスにより、基板表層部に選択的に各トランジスタのドレイン・ソース領域等を設け、さらに、基板表面上にゲート絶縁膜を介してゲート配線を設ける。図中の符号８は読み出しトランジスタ１４のゲート電極を示している。
【００２７】
続いて、Ｎエピ層３の表層部に光電変換部としてのＰＤを通常のプロセスにより互いに独立して複数箇所に形成する。具体的には、Ｎエピ層３の表面上にレジスト膜を所定のパターンで塗布してパターニングする。この後、Ｎエピ層３の表層部にＮ型不純物であるＰをイオン注入してＮ型半導体領域（Ｎ領域）４を複数箇所に形成する。この際、Ｐ濃度のピークの深さは、主としてＰイオンを注入する際のエネルギーの大きさで決まる。本実施形態では、Ｐイオンの注入条件は、例えば、300ＫＶの加速電圧、1.2×1012ｃｍ-2のドーズ量に設定する。これにより、Ｎ領域４のＰ濃度プロファイルとして、基板表面から約0.4μｍの深さにＰ濃度のピークを形成することができる。
【００２８】
この後、Ｎエピ層３の表層部において、各ＰＤのＮ領域４間の素子分離を行うために、各ＰＤのＮ領域４の周囲の複数箇所に、素子分離領域１１として例えば酸化膜からなるＳＴＩ（Shallow Trench Isolation）領域９を形成する。これら各ＳＴＩ領域９は、Ｎエピ層３の表面から約0.3〜0.35μｍの深さに達して形成される。
【００２９】
そして、各ＰＤのＮ領域４を個別に囲む平面パターンで、かつ、Ｎエピ層４の表面側からＰ−エピ層２側に向けて複数層からなるＰ型半導体領域６−１を形成する。各Ｐ型半導体領域６−１は、Ｐ型不純物として例えばＢイオンをＮエピ層３に複数回注入することにより形成される。各Ｐ型半導体領域６−１においては、その中央部のＢ濃度が周辺部のＢ濃度よりも高くなっている。
【００３０】
本実施形態では、各ＳＴＩ領域９の下側に例えば５層のＰ型半導体領域６−１を形成するために、Ｂのイオン注入を５回行う。これら５回のＢイオン注入時の加速電圧／ドーズ量の条件は、例えば、約200ＫＶ／1×1012〜1×1013ｃｍ-2、約400ＫＶ／1×1011〜1×1012ｃｍ-2、約650ＫＶ／1×1012〜1×1012ｃｍ-2、約1100ＫＶ／1×1011〜1×1012ｃｍ-2、約1700ＫＶ／1×1011〜1×1012ｃｍ-2の順に設定する。このような条件でＢイオンを注入すると、各ＳＴＩ領域９とＰ−エピ層２の表層部との間のＮエピ層３は、５層のＰ型半導体領域６−１により隙間なく埋められて実質的にＰ型半導体化される。これにより、５層のＰ型半導体領域６−１は、Ｐ−エピ層２とともに、各ＰＤのＮ領域４を隣接する他のＰＤのＮ領域４から電気的に素子分離するバリア層として機能する。
【００３１】
また、上記イオン注入工程における熱拡散によっても、Ｐ型半導体層（Ｐ＋基板１およびＰ−エピ層２）中のＢは、Ｎエピ層３側に向かって染み出してくる。これにより、Ｎエピ層３とＰ−エピ層２との接合界面であるＰＮ接合面は、イオン注入を行う前に比べて基板表面側に向かってさらに上昇する。具体的には、５回のイオン注入が終了した時点でのＮエピ層３の厚さは約2.0μｍとなっており、ＰＮ接合面は基板表面から約2.0μｍの深さに位置している。
【００３２】
また、本実施形態では、前記したように各ＳＴＩ領域９の下側にＢイオンを注入してＰ型半導体領域６−１を形成する際、同時に、Ｎ／Ｐ−／Ｐ＋基板を複数個のチップに切り分けるチップ切断部（ダイシングライン部）７にも同様にＢイオンを注入する。これにより、各ダイシングライン部７に沿って、かつ、Ｎエピ層３の表面からＰ−エピ層２の表層部に達するように５層のＰ型半導体領域６−２が途切れることなく連続して形成され、基板表面からＰ−エピ層まで実質的にＰ型半導体化される。
【００３３】
上記したような工程によれば、バリア層としての各Ｐ型半導体領域６−１と各ダイシングライン部７の各Ｐ型半導体領域６−２とを、工程数を増やすことなく同時に容易に形成することができる。各ダイシングライン部７は、基板表面から裏面までがＰ型半導体領域６−２、Ｐ−エピ層２、Ｐ＋基板１により構成されているので、後工程においてＮ／Ｐ−／Ｐ＋基板が各ダイシングライン部７に沿って複数個のチップに切り分けられた場合、チップ切断面にはＰＮ接合面は現れない。
【００３４】
次に、各ＰＤのＮ領域４をＳ３（Surface Shield Sensor）構造とするために、各ＰＤのＮ領域４の表層部（Ｎ型半導体層）をＰ型半導体層（ＰＤ−ｐ層）で覆ってシールド層５を形成する。具体的には、先ず、各ＰＤのＮ領域４の表面上にレジスト膜を所定のパターンで塗布してパターニングした後、Ｂをイオン注入する。この際、Ｂイオンを加速電圧10ＫＶ、1×1013ｃｍ-2のドーズ量で注入する。この結果、実質的に光電変換を行うＮ領域４がＮ／Ｐ−／Ｐ＋基板の表層部（Ｎエピ層３）に埋め込まれるとともに、各Ｎ領域４の表面が高濃度（約1×1019ｃｍ-3）のＰ型不純物を有するシールド層（ＰＤ−ｐ層）５でシールドされたＳ３構造の各ＰＤのＮ領域４が形成される。
【００３５】
さらに、通常のプロセスでＡｌ配線等を形成するなど所定の工程を経て増幅型ＭＯＳイメージセンサを形成した後、各ダイシングライン部７に沿ってＮ／Ｐ−／Ｐ＋基板を個々のチップ単位にダイシングする。これにより、Ｎ／Ｐ−／Ｐ＋基板を用いて形成された所望の構造からなる増幅型ＣＭＯＳイメージセンサを得る。
【００３６】
なお、Ｎ／Ｐ−／Ｐ＋基板を用いて製造される本実施形態のＣＭＯＳイメージセンサでは、その製造工程中の各種熱工程において、前述したようにＰ−エピ層２中からＮエピ層３中に向けてＰ型不純物であるＢが拡散する（染み出す）。これにより、ＣＭＯＳイメージセンサの製造工程が進むに連れて、Ｐ−エピ層２の領域が基板表面側に向けて徐々に拡大し、ＰＮ接合面が基板の深い位置から浅い位置に向けて徐々に移動する。この結果、Ｎエピ層３の表層部に形成された各ＳＴＩ領域９とＰ−エピ層２とを、バリア層となる複数層のＰ型半導体領域６−１により途切れることなく接続することができる。これにより、各ＳＴＩ領域９、各Ｐ型半導体領域６−１およびＰ−エピ層２によって各ＰＤのＮ領域４を個別にかつ３次元的（立体的）に囲んで互いに電気的に分離することができる。
【００３７】
上記した構造からなる本実施形態のＣＭＯＳイメージセンサでは、各ＰＤのＮ領域４に太陽光などの強い光が入射して各ＰＤのＮ領域４から電子が漏れ出しても、電子の移動は各ＳＴＩ領域９、各Ｐ型半導体領域６−１、およびＰ−エピ層２によって制限される。即ち、各ＰＤのＮ領域４から漏れ出した電子が、Ｎ／Ｐ−／Ｐ＋基板の深い位置を経て隣接する他の各ＰＤのＮ領域４に漏れ込むおそれは殆んどない。したがって、本実施形態のＣＭＯＳイメージセンサでは、そのデバイス構造上、ブルーミング等が生じるおそれは殆どない。また、従来のＰ／Ｐ＋基板を用いてＣＭＯＳイメージセンサを製造する場合と同様の方法により画素部を形成することができる。即ち、Ｎ／Ｐ−／Ｐ＋基板のための特別な工程を必要とすることなく、ＣＭＯＳイメージセンサの画素部を形成することがきる。
【００３８】
図４は、図３に示したＰＤ部分およびその下部の深さ方向における不純物（リンＰ、ボロンＢ）の濃度、電子、およびポテンシャル電位の分布（プロファイル）の一例を概略的に示している。
【００３９】
図４の上段に実線で示す分布のうち、Ｂで示す領域は、シールド層（ＰＤ−ｐ層）５における不純物濃度を示しており、Ｃで示す領域は、ＰＤのＮ領域４のＮ型半導体層における不純物濃度を示しており、Ｄで示す領域はＮエピ層３における不純物濃度を示している。また、Ｅで示す領域は、Ｐ−エピ層２における不純物濃度を示しており、Ｆで示す領域は、Ｐ＋基板１における不純物濃度を示している。
【００４０】
図４に示す不純物濃度分布から明らかなように、基板表面から深さ約3μｍに位置しているＰ−エピ層２とＮエピ層３との界面では、各層の不純物が異なっているので不純物濃度が急激に変化しており、急峻なプロファイルとなっている。また、Ｎエピ層３とＰＤのＮ領域４との界面においては、各層の不純物が同じであるので不純物濃度が滑らかに変化している。そして、ＰＤのＮ領域４においては、深さ約0.4μｍでＮ型不純物濃度がピークに達している。さらに、ＰＤのＮ領域４とＰＤ−ｐ層５との界面においては、各層の不純物が異なるので、不純物濃度が一旦落ち込んでいる。そして、シールド層（ＰＤ−ｐ層）５においては、その表面付近で不純物濃度であるＰ濃度がピークに達している。
【００４１】
また、図４中に破線で示す電子分布から明らかなように、Ｎ／Ｐ−／Ｐ＋基板中の電子（キャリア）の分布のピーク（極大）は、ＰＤのＮ領域４中のＮ型不純物濃度のピーク（極大）と略一致している。
【００４２】
また、図４に示すポテンシャル分布および不純物濃度分布から明らかなように、Ｎ／Ｐ−／Ｐ＋基板中のポテンシャルが極小（最小）となる位置は、ＰＤのＮ領域４中のＮ型不純物濃度のピーク（極大）および電子分布のピーク（極大）と略一致している。Ｎ／Ｐ−／Ｐ＋基板中の電子の振る舞いは、一般的に知られている物理現象に極めて良く整合している。即ち、各ＰＤのＮ領域４の光電変換作用によりＮ／Ｐ−／Ｐ＋基板内に発生した電子が、各ＰＤのＮ領域４から漏れてＮ／Ｐ−／Ｐ＋基板の深層部側であるＰ＋基板１側に拡散しようとしても、ポテンシャルの壁によりＮ／Ｐ−／Ｐ＋基板の表層部側に跳ね返される。そして、各ＰＤのＮ領域４から漏れた電子は、最終的には拡散などにより、Ｎ／Ｐ−／Ｐ＋基板中でポテンシャルが低くなっている各ＰＤのＮ領域４中に再び集まってくる。特に、Ｎ／Ｐ−／Ｐ＋基板中のポテンシャルが極小（最小）となるＰＤのＮ領域４中の不純物濃度がピークになっている位置に、各ＰＤのＮ領域４から漏れた電子が再び集められる。この結果、Ｎ／Ｐ−／Ｐ＋基板を用いる本実施形態のＣＭＯＳイメージセンサにおいて、各ＰＤのＮ領域４の感度を向上させることができる。
【００４３】
このように、Ｎ／Ｐ−／Ｐ＋基板を用いる本実施形態のＣＭＯＳイメージセンサにおいて、Ｎ／Ｐ−／Ｐ＋基板内におけるＰ型不純物（Ｂ）およびＮ型不純物（Ｐ）のそれぞれの濃度プロファイルを、各ＰＤのＮ領域４の感度を向上させることができる不純物濃度プロファイルを容易に設定することができる。
【００４４】
以上説明したように、本実施形態に係るＣＭＯＳイメージセンサは、基板の構造が改良されており、感度を向上させ、隣接ＰＤにキャリアが漏れ込む現象（混色）、ブルーミング、チップ切断面におけるリーク電流を低減することができる。したがって、本実施形態に係るＣＭＯＳイメージセンサにおいては、各ＰＤのＮ領域４の受光面積を大きく形成したり、あるいはＣＭＯＳイメージセンサの駆動電圧を高めたりすることなく、各ＰＤのＮ領域４の感度が向上されている。それとともに、本実施形態に係るＣＭＯＳイメージセンサにおいては、ブルーミングや混色等の画質の劣化が生じるおそれが殆どないとともに、リーク電流が発生するおそれも殆どない。さらに、本実施形態によれば、最近のＣＭＯＳイメージセンサにおけるセルの微細化に伴う感度低下の問題に対する解決にも有効であり、一層の微細化に有利なＣＭＯＳイメージセンサを実現することができる。
【００４５】
なお、本発明に係る固体撮像素子は、前述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００４６】
例えば、ＣＭＯＳイメージセンサの表層部に形成した素子分離領域１１は、必ずしも前述したＳＴＩ領域９にする必要は無い。ＳＴＩ領域９の代わりにＬＯＣＯＳを形成しても構わない。また、ＳＴＩ領域９は、必ずしもＰ型半導体領域６−１、６−２を形成する前に形成する必要はない。例えば、Ｐ型半導体領域６−１、６−２を形成した後、ＳＴＩ領域９を形成してもよい。
【００４７】
さらに、読み出しトランジスタのゲート電極８等は、必ずしもＰＤのＮ領域４を形成する前に形成する必要はない。例えば、ＰＤのＮ領域４を形成した後、読み出しトランジスタのゲート電極８等を形成してもよい。
【００４８】
さらに、図１の実施形態では、１画素１セル構造の場合を説明したが、本構造に限定されるものではなく、本発明を２画素１セル構造とか４画素１セル構造といった多画素１セル構造のものに実施しても同様の効果が得られる。
【００４９】
さらに、図２の等価回路図では、１セルにリセットトランジスタ１３、読み出しトランジスタ１４、増幅トランジスタ１５、アドレストランジスタ１６からなる４個のトランジスタが存在する場合を説明したが、例えば、アドレストランジスタを省略したセル構造においても同様の効果が得られる。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態に係るＣＭＯＳイメージセンサの単位画素の平面図。
【図２】図１の単位セルの等価回路図。
【図３】図１中のＡ−Ａ´に沿う深さ方向における断面図。
【図４】図３に示したＰＤ部分およびその下部の深さ方向における不純物濃度、電子、およびポテンシャル電位のプロファイルを示す分布図。
【符号の説明】
【００５１】
１…Ｐ＋基板、２…Ｐ−型半導体層、３…Ｎ型半導体層、４…Ｎ型半導体領域、５…シールド層、６−１…第１のＰ型半導体領域、６−２…第２のＰ型半導体領域、７…ダイシングライン部、８…読み出しトランジスタのゲート電極、９…ＳＴＩ領域、１０…単位セル領域、１１…素子分離領域、１２…ＰＤ、１３…リセットトランジスタ、１４…読み出しトランジスタ、１５…増幅トランジスタ、１６…アドレストランジスタ、１７…ゲート電極、１８…金属配線層。
【図１】
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【図２】
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【図３】
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【図４】
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