(57)【要約】【課題】メモリセルを集積度向上のみならず冗長機能を重視して、集積度を確保しつつも、データ保持の信頼性を大幅に向上させる。【解決手段】複数ビットに対応した複数桁値からなる情報を記憶するメモリセル１０が、複数配設されてなるメモリセルアレイ１１と、メモリセル１０の情報の書き込み及び読み出しを制御する制御部１５とを含み、制御部１５は、メモリセル１０から読み出した複数桁値の各情報を、それぞれ１ビットに対応した１桁値の情報に変換する変換部３４を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数ビットに対応した複数桁値からなる情報を記憶するメモリセルが、複数配設されてなるメモリセルアレイと、
前記メモリセルの情報の書き込み及び読み出しを制御する制御部と
を含み、
前記制御部は、前記メモリセルから読み出した前記複数桁値の各情報を、それぞれ１ビットに対応した１桁値の情報に変換する変換部を有することを特徴とする半導体記憶装置。
【請求項２】
前記制御部は、前記複数桁値の各情報の正誤を判定する判定部を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記判定部は、前記変換部と独立に設けられていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記制御部は、前記判定部により情報の誤りを判定した場合には、当該情報を初期情報に復元することを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイは、冗長記憶に用いられる冗長メモリセルを更に有しており、
前記制御部は、復元した前記初期情報を前記冗長メモリセルに記憶することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
複数ビットに対応した複数桁値からなる情報を記憶するメモリセルを用いた半導体記憶装置の使用方法であって、
前記メモリセルから読み出した前記複数桁値の各情報を、それぞれ１ビットに対応した１桁値の情報に変換することを特徴とする半導体記憶装置の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数ビットに対応した複数桁値からなる情報を記憶する、いわゆる多値記憶型の半導体記憶装置及びその使用方法に関する。
【背景技術】
【０００２】
電荷トラップ型のメモリセルを有する半導体記憶装置、例えばフラッシュメモリにおいては、近似におけるその市場拡大に伴い、データ保持特性の更なる向上が要求されている。そのため、用途によっては集積度の向上のみではなく、データ保持の信頼性に重点をおいた設計手法を取り入れる必要がある。
例えば特許文献１には、電子捕獲層を複数の絶縁膜の多層積層構造に形成し、データ化けの発生を抑制する技術が開示されている。
【０００３】
【特許文献１】特開２００６−１９１１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の技術では、電子捕獲層を多層積層構造とすることから、必然的に構成が複雑化し、微細化の要請に十分に応えることが困難となる。さらには、当該構成では、データ化けの発生を十分に抑制することも困難であると考えられる。
【０００５】
このように、従来の半導体記憶装置では、データ保持の信頼性を向上させるために、微細化の要請を幾分か犠牲にして、メモリセル構造を複雑化する特殊な構成が提案されているの留まる。また、その他の構成としても、データ化けの発生の十分な抑止は実現していないという現況にある。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、特殊なメモリセル構造を要さず、集積度を確保しつつも、簡易な構成でデータ保持の信頼性を向上させることを可能とする半導体記憶装置及びその使用方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体記憶装置は、複数ビットに対応した複数桁値からなる情報を記憶するメモリセルが、複数配設されてなるメモリセルアレイと、前記メモリセルの情報の書き込み及び読み出しを制御する制御部とを含み、前記制御部は、前記メモリセルから読み出した前記複数桁値の各情報を、それぞれ１ビットに対応した１桁値の情報に変換する変換部を有する。
【０００８】
本発明の半導体記憶装置の使用方法は、複数ビットに対応した複数桁値からなる情報を記憶するメモリセルを用いた半導体記憶装置の使用方法であって、前記メモリセルから読み出した前記複数桁値の各情報を、それぞれ１ビットに対応した１桁値の情報に変換する。
【発明の効果】
【０００９】
本発明によれば、特殊なメモリセル構造を要さず、集積度を確保しつつも、簡易な構成でデータ保持の信頼性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１０】
−本発明の基本骨子−
本発明では、いわゆる多値型の半導体記憶装置を、敢えて単値型の半導体記憶装置として用いる。即ち、メモリセルから読み出した、複数ビットに対応した複数桁値の各情報を、それぞれ１ビットに対応した１桁値の情報に変換して出力する。
【００１１】
例えば、２値型の半導体記憶装置の場合、各メモリセルには、２ビットに対応した２桁値の情報として、（１１），（１０），（０１），（００）のうちの１つが各メモリセルに記憶される。電子捕獲型の半導体記憶装置では、メモリセルに電子が最充填した状態を（００）と定義すると、電子抜けによりデータ化けが発生する場合、メモリセルの記憶状態が（００）から（１０）又は（０１）のいずれかとなる確率に比して、（００）から（１１）となる確率は極めて低く、無視し得る程度である。また、電子のない状態である（１１）から他の２桁値となることは通常考えられず、これも無視して良いと考えられる。従って、当該メモリセルのデータ化けとしては、（００）から（１０）又は（０１）のいずれかとなる場合のみを考慮すれば良い。
【００１２】
本発明では、上記の考察に鑑みて、上記のような多値型の半導体記憶装置を単値型の半導体記憶装置として用いる。即ち上記の例では、各メモリセルに（１１）又は（００）のみを記憶し、（１１），（００）を１ビットに対応した１桁値の情報である（１），（０）と見なす。即ち、（１１），（００）を１ビットに対応した１桁値の情報である（１），（０）に変換して出力する。更に、メモリセルに記憶された情報である（００）が（１０）又は（０１）にデータ化けを起こした場合には、（１０）又は（０１）を（０）と見なし、（０）に変換して出力する。
【００１３】
なお、上記では２ビットの場合を例示したが、更なる複数ビットの場合でも同様に対応できる。例えば３ビットの場合では、３桁値の情報として、（１１１），（１１０），（１０１），（１００），（０１１），（０１０），（００１），（０００）のうちの１つが各メモリセルに記憶される。本発明では、（１１１），（０００）を１ビットに対応した１桁値の情報である（１），（０）に変換して出力する。更に、複数の電子の抜けが発生する確率は極めて低く無視できる等の事情は上記と同様であることから、メモリセルに記憶された情報である（０００）が、（１１０），（１０１），（０１１）のいずれかにデータ化けを起こした場合には、これらを（０）と見なし、（０）に変換して出力する構成とすれば良い。
【００１４】
上記の構成を採ることにより、メモリセルを集積度向上のみならず冗長機能を重視して、集積度を確保しつつも、データ保持の信頼性を大幅に向上させることができる。
【００１５】
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の実施形態では、電子捕獲層であるシリコン窒化膜を有する１セル／２ビット構成のメモリセルを備えた半導体記憶装置を例示する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態による半導体記憶装置の概略構成を模式的に示すブロック図である。
この半導体記憶装置は、１セル／２ビット構成のメモリセル１０が行列状に配設されてなるメモリセルアレイ１１と、各種の入出力がなされる入出力インターフェース回路１２と、メモリセルアレイ１１における所定のワード線を選択する行デコーダ１３と、メモリセルアレイ１１における所定のデータ線を選択する列デコーダ１４と、入出力インターフェース回路１２との間でメモリセルアレイ１１のデータの入出力を行ない、メモリセルアレイ１１の情報の読み出し及び書き込みを制御する制御回路１５とを有して構成されている。
【００１７】
メモリセルアレイ１１は、複数のメモリセル１０が行列状に配設されている。メモリセルアレイ１１では、ワード線（ＷＬ）を介して行デコーダ１３と、データ線を介して列デコーダ１４と接続され、行デコーダ１３により所定のワード線を、列デコーダ１４により所定のデータ線をそれぞれ選択することにより、所定のメモリセル１０が選択される。
【００１８】
メモリセル１０の概略構成を図２に、その通常の使用方法を図３及び図４にそれぞれ示す。
このメモリセル１０では、図２に示すように、半導体基板１にＳＴＩ等の素子分離構造２が形成されて画定された活性領域３に、電荷捕獲層であるシリコン窒化膜４を介してゲート電極５がパターン形成されている。このゲート電極５の両側の活性領域３に不純物が導入されてドレイン領域６及びソース領域７が形成されて、メモリセル１０が構成されている。
【００１９】
メモリセル１０は、１セル／２ビット構成とされており、従来では以下のように使用される。
メモリセル１０では、シリコン窒化膜４内のソース領域６及びドレイン領域７側に、それぞれ１個ずつ電子を捕獲（トラップ）できる構成とされている。これにより、電子の捕獲がない状態と、ドレイン領域６側のみに電子が捕獲されている状態と、ソース領域７側のみに電子が捕獲されている状態と、ドレイン領域６側及びソース領域７側の双方に電子が捕獲されている状態とを採ることができる。メモリセル１０では、上記の状態順に、２桁値の情報である（１１），（１０），（０１），（００）が対応する。
【００２０】
メモリセル１０に記憶された情報を読み出すには、先ず図３に示すように、順方向読み出し動作を行なう。この場合、ドレイン領域６側における電子の捕獲の有無には依らずに電流が流れ、ソース領域７側に電子が捕獲されていると電流は流れない。従って、電流が流れる状態と流れない状態とで２種類の区別が可能であり、これらの状態に２桁値の上位値（１），（０）がそれぞれ対応する。
【００２１】
続いて、図４に示すように、ドレイン領域６及びソース領域７を反転させて逆方向読み出し動作を行なう。この場合も、ドレイン領域６側における電子の捕獲の有無には依らずに電流が流れ、ソース領域７側に電子が捕獲されていると電流は流れない。従って、電流が流れる状態と流れない状態とで２種類の区別が可能であり、これらの状態に２桁値の下位値（１），（０）がそれぞれ対応する。
【００２２】
以上のように、順方向読み出し動作と逆方向読み出し動作の２回の読み出し動作により、メモリセル１０の記憶情報が（１１），（１０），（０１），（００）のいずれであるかが認識される。
【００２３】
本実施形態では、上記のような１セル／２ビット構成のメモリセル１０を、敢えて１セル１ビット構成として使用する。
即ち、各メモリセル１０に（１１）又は（００）のみを記憶する。ここで、（１１），（００）が１ビットに対応した１桁値の情報である（１），（０）と見なされる。メモリセル１０に記憶された情報である（００）が（１０）又は（０１）にデータ化けを起こした場合には、（１０）又は（０１）が（０）と見なされる。
【００２４】
制御回路１５の概略構成を図５に、その構成要素の１つである読み出し回路の概略構成を図６にそれぞれ示す。
制御回路１５は、図５に示すように、メモリセルアレイ１１のメモリセル１０の書き込み動作を制御する書き込み回路２１及び読み出し動作を制御する読み出し回路２２とを備えて構成されている。この制御回路１５は、入出力インターフェース回路１２に入力した、書き込みデータ、メモリセルを指定するアドレス信号、及び読み出し動作及び書き込み動作のいずれを実行するか等を指示する制御信号に基づいて、メモリセルアレイ１１で選択されたメモリセル１０の読み出し動作又は書き込み動作を適宜制御する。
【００２５】
読み出し回路２２は、図６に示すように、順方向読み出し動作に用いられるラッチ回路３１と、逆方向読み出し動作に用いられるラッチ回路３２と、ラッチ回路３１，３２を自在に選択する切り換えスイッチ３３と、ラッチされた情報が入力し、１桁値の情報入力変換する変換部３４とを備えて構成されている。
【００２６】
ラッチ回路３１，３２は、メモリセル１０がオンとなる（電流が流れる）とＬレベル（上位値：０）をラッチする。一方、メモリセル１０がオフとなる（電流が流れない）とＨレベル（上位値：１）をラッチする。
変換部３４は、ＡＮＤ回路３４ａ及びＮＯＴ回路３４ｂを備えて構成されている。
【００２７】
以下、本実施形態におけるメモリセル１０の読み出し動作について、図７及び図８を用いて説明する。
先ず、入出力インターフェース回路１２に入力したアドレス信号及び制御信号に基づいて、行デコーダ１３及び列デコーダ１４により所定のメモリセル１０が選択される（ステップＳ１）。
【００２８】
続いて、制御回路１５は、選択されたメモリセル１０について順方向読み出し動作を行なう（ステップＳ２）。
詳細には、切り換えスイッチ３３によりラッチ回路３１を選択する。メモリセル１０に電流が流れた場合には０が、流れない場合には１がそれぞれラッチされる。これらの値は、メモリセル１０に記憶されている情報の上位値に対応している。
【００２９】
続いて、制御回路１５は、選択されたメモリセル１０について逆方向読み出し動作を行なう（ステップＳ３）。
詳細には、切り換えスイッチ３３によりラッチ回路３２を選択する。ラッチ回路３１と同様に、メモリセル１０に電流が流れた場合には０が、流れない場合には１がそれぞれラッチされる。これらの値は、メモリセル１０に記憶されている情報の下位値に対応している。
【００３０】
続いて、制御回路１５は、変換部３４により情報変換し、出力する（ステップＳ４）。
詳細には、ラッチ回路３１，３２からの値が（１１）の場合には、１桁値である（１）が出力される。一方、ラッチ回路３１，３２からの値が（００），（０１），（１０）のいずれかである場合には、１桁値である（０）が出力される。
【００３１】
本実施形態では、メモリセル１０に記憶された情報が（１１）のときには（１）が、（００）のときには（０）がそれぞれ読み出される。メモリセル１０には、情報（１）として（１１）が、情報（０）として（００）が記憶されており、（１１），（００）について正確な読み出しがなされることになる。更には、メモリセル１０に電子抜けが発生し、記憶された情報である（００）が（０１）又は（１０）にデータ化けを起こした場合であっても、本実施形態の半導体記憶装置におけるデータ保持機能（冗長機能）により、当該メモリセル１０におけるデータ化け以前の元の情報である（０）が読み出される。
【００３２】
以上説明したように、本実施形態の半導体記憶装置によれば、特殊なメモリセル構造を要さず、集積度を確保しつつも、簡易な構成でデータ保持の信頼性を向上させることが可能となる。
【００３３】
（第２の実施形態）
本実施形態の半導体記憶装置は、メモリセル１０の読み出し動作において、第１の実施形態における順方向読み出し動作を行なう構成を採る。なお、第１の実施形態で説明した構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
【００３４】
図９は、第２の実施形態による半導体記憶装置の構成要素である制御回路の読み出し回路を示す模式図である。
この半導体記憶装置は、第１の実施形態における図１と同様の構成を採るが、制御回路１５の構成要素である読み出し回路の構成が簡略化されている。
制御回路１５の読み出し回路４１は、図９に示すように、順方向読み出し動作のみを行なうようにメモリセル１０と結線されており、１桁値の情報入力変換するように構成されている。
【００３５】
以下、本実施形態におけるメモリセル１０の読み出し動作について、図１０を用いて説明する。
先ず、入出力インターフェース回路１２に入力したアドレス信号及び制御信号に基づいて、行デコーダ１３及び列デコーダ１４により所定のメモリセル１０が選択される（ステップＳ１１）。
【００３６】
続いて、制御回路１５は、選択されたメモリセル１０について読み出し動作（順方向読み出し動作のみ）を行ない、読み出された情報を出力する（ステップＳ１２）。
詳細には、読み出された情報が（１）であれば１桁値である（１）を、読み出された情報が（０）である場合には、１桁値である（０）を出力する。
【００３７】
本実施形態では、メモリセル１０に記憶された情報が（１１）のときには（１）が、（００）のときには（０）がそれぞれ読み出される。メモリセル１０には、情報（１）として（１１）が、情報（０）として（００）が記憶されており、（１１），（００）について正確な読み出しがなされることになる。更には、メモリセル１０に電子抜けが発生し、記憶された情報である（００）が（０１）にデータ化けを起こした場合であっても、本実施形態の半導体記憶装置におけるデータ保持機能（冗長機能）により、当該メモリセル１０におけるデータ化け以前の元の情報である（０）が読み出される。但し、（００）が（１０）にデータ化けを起こした場合には冗長はできないため、第１の実施形態よりは若干信頼性に劣る。しかしながら本実施形態では、逆読み出し動作が不要であるため、読み出し動作を高速化できるという利点がある。
【００３８】
以上説明したように、本実施形態の半導体記憶装置によれば、特殊なメモリセル構造を要さず、集積度を確保しつつも、簡易な構成でデータ保持の信頼性を向上させることが可能となる。
【００３９】
なお、第１の実施形態による半導体記憶装置の構成に加えて、第２の実施形態による読み出し回路４１を設け、第１の実施形態による機能と第２の実施形態による機能とを選択的に切り換えるようにしても良い。
【００４０】
例えば図１１に示すように、制御回路１５の読み出し回路として、読み出し回路２２の構成と、読み出し回路４１の構成とを併設し、切り換えスイッチ３３により一方を選択するように構成する。即ち、切り換えスイッチ３３ｂをラッチ回路３１又は３２にオンし、切り換えスイッチ３３ａを適宜接続すれば、読み出し回路２２の機能となる。一方、切り換えスイッチ３３ｂを読み出し回路４１の出力端子側とオンし、切り換えスイッチ３３ａを順方向読み出し用にオンすれば、読み出し回路４１の機能となる。
【００４１】
（第３の実施形態）
本実施形態の半導体記憶装置は、第１の実施形態による半導体記憶装置の構成に加えて、メモリセル１０に記憶された情報の正誤を判定する機能を有する。
【００４２】
図１２は、第３の実施形態による半導体記憶装置の構成要素である制御回路の読み出し回路を示す模式図である。
この半導体記憶装置は、第１の実施形態における図１と同様の構成を採るが、制御回路１５の構成要素である読み出し回路に情報正誤の判定機能が備わっている。
【００４３】
制御手段１５の読み出し回路５１は、読み出し回路２２の構成に加え、メモリセル１０に記憶された情報の正誤（データ化けが発生したか否か）を判定する判定部５２を備えて構成されている。
判定部５２は、ＥｘＯＲ回路５３を備えて構成されている。
【００４４】
本実施形態では、判定部５２は、変換部３４とは独立に設けされている。即ち、ラッチ回路３１，３２からの出力は、変換部３４を経ることなく判定部５２に入力し、情報の正誤が判定される。本実施形態では、情報の読み出し時に当該情報の正誤判定を行なう、いわゆるＥＣＣ機能とは異なり、読み出し動作と正誤判定動作とを並列に行なうことができるため、迅速な処理が可能となる。
【００４５】
詳細には、制御回路１５は、ラッチ回路３１，３２からの値をＥｘＯＲ回路５３に入力し、情報の正誤を判定する。即ち、ラッチ回路３１，３２からの値が（１１）又は（００）の場合には（０）が出力され、ラッチ回路３１，３２からの値が（０１）又は（１０）の場合には（１）が出力される。従って、判定部５２は、ＥｘＯＲ回路５３２から（０）が出力された場合には、当該情報はデータ化けのない正しい値であると判定する。一方、判定部５２は、ＥｘＯＲ回路５３から（１）が出力された場合には、当該情報はデータ化けの生じたエラー値であると判定する。
【００４６】
このように本実施形態では、第１の実施形態で奏する諸効果に加え、どのメモリセル１０にデータ化けが生じているかは、エラーアドレス情報を別の記憶領域に記憶させていなくても検出することができるため、正確且つ迅速なエラー判定が可能となる。
【００４７】
なお、本実施形態でも、第２の実施形態による読み出し回路４１を設け、第１の実施形態による機能と第３の実施形態による機能とを選択的に切り換えるようにしても良い。
【００４８】
（第４の実施形態）
本実施形態の半導体記憶装置は、第３の実施形態による半導体記憶装置の構成に加えて、メモリセル１０に記憶された情報にデータ化けがあると判定された場合に、当該メモリセル１０の情報を初期情報に復元する機能を有する。
【００４９】
図１３は、第４の実施形態による半導体記憶装置の構成要素である制御回路を示す模式図である。
本実施形態では、判定部５２によりメモリセル１０に記憶された情報にデータ化けがあると判定された場合に、判定部５２から書き換え信号を受けた書き込み回路２１が当該メモリセル１０に２桁値（００）を書き込む（再書き込みする）。
【００５０】
このように本実施形態では、第３の実施形態の奏する諸効果に加え、データ化けの発生したメモリセル１０の情報を元の初期情報に正確且つ容易に書き換えることが可能であり、更なる信頼性の向上が実現する。
【００５１】
なお、本実施形態でも、第２の実施形態による読み出し回路４１を設け、第１の実施形態による機能と第４の実施形態による機能とを選択的に切り換えるようにしても良い。
【００５２】
（第５の実施形態）
本実施形態の半導体記憶装置は、第３の実施形態による半導体記憶装置の構成に加えて、メモリセル１０に記憶された情報にデータ化けがあると判定された場合に、当該情報を初期情報に復元し、当該メモリセル１０とは異なる冗長用メモリセルに記憶する機能を有する。
【００５３】
図１４は、第５の実施形態による半導体記憶装置の構成要素であるメモリセルアレイを示す模式図であり、図１５は、第５の実施形態による半導体記憶装置の構成要素である制御回路を示す模式図である。
【００５４】
本実施形態において、メモリセルアレイ１１は、複数のメモリセル１０からなるメモリセルブロック６１と、冗長記憶に用いられる冗長メモリセル６０からなる冗長メモリセルブロック６２とを備えて構成されている。
冗長メモリセル６０は、図１４に示すように、メモリセル１０と同じ構造のものとしても、他の構造、例えばゲート電極下にフローティングゲートを備えた不揮発メモリセルとしても良い。
【００５５】
本実施形態では、図１５に示すように、判定部５２によりメモリセル１０に記憶された情報にデータ化けがあると判定された場合に、判定部５２から書き換え信号を受けた書き込み回路２１は、当該メモリセル１０のアドレスに対応したアドレスに規定された冗長メモリセル６０に２桁値（００）を書き込む。
【００５６】
そして、その後の使用において、制御回路１５は、当該メモリセル１０を用いることなく、当該メモリセル１０への書き込み及び読み出しをこれに対応した冗長メモリセル６０に対して行なう。
【００５７】
本実施形態では、一度データ化けの発生したメモリセル１０は再びデータ化けの発生する可能性の高いことに鑑み、当該メモリセル１０のその後の使用を禁止し、予め設けられた冗長メモリセル６０を用いる。この構成を採ることにより、第３の実施形態の奏する諸効果に加え、更なる信頼性の向上が実現する。
【００５８】
なお、本実施形態でも、第２の実施形態による読み出し回路４１を設け、第１の実施形態による機能と第５の実施形態による機能とを選択的に切り換えるようにしても良い。
【００５９】
以上説明した第１〜第５の実施形態において、メモリセルアレイのメモリセル１０（及び冗長メモリセル６３）について、通常の１セル／２ビット構成の多値メモリとしての機能（１セル／２ビット構成のメモリセル１０を、２ビットに対応した２桁値の情報の書き込み及び読み出しを行なう機能を含む）と、第１〜第５の実施形態で説明した機能（１セル／２ビット構成のメモリセル１０を、１ビットに対応した１桁値の情報の書き込み及び読み出しを行なう機能を含む）とを選択的に行なえるように構成しても良い。この場合、例えば、図１等の装置構成の外部に設けられたメモリコントローラが当該選択設定機能を有しており、ユーザの設定に従って、通常使用と第１〜第５の実施形態の使用とを選択できるように構成する。また、例えば配線層のマスクパターンを変えることにより対応することも可能である。
【００６０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６１】
（付記１）複数ビットに対応した複数桁値からなる情報を記憶するメモリセルが、複数配設されてなるメモリセルアレイと、
前記メモリセルの情報の書き込み及び読み出しを制御する制御部と
を含み、
前記制御部は、前記メモリセルから読み出した前記複数桁値の各情報を、それぞれ１ビットに対応した１桁値の情報に変換する変換部を有することを特徴とする半導体記憶装置。
【００６２】
（付記２）前記制御部は、前記複数桁値の各情報の正誤を判定する判定部を有することを特徴とする付記１に記載の半導体記憶装置。
【００６３】
（付記３）前記判定部は、前記変換部と独立に設けられていることを特徴とする付記２に記載の半導体記憶装置。
【００６４】
（付記４）前記制御部は、前記判定部により情報の誤りを判定した場合には、当該情報を初期情報に復元することを特徴とする付記２又は３に記載の半導体記憶装置。
【００６５】
（付記５）前記メモリセルアレイは、冗長記憶に用いられる冗長メモリセルを更に有しており、
前記制御部は、復元した前記初期情報を前記冗長メモリセルに記憶することを特徴とする付記４に記載の半導体記憶装置。
【００６６】
（付記６）前記冗長メモリセルは、前記メモリセルとは記憶方式の異なる記憶素子であることを特徴とする付記５に記載の半導体記憶装置。
【００６７】
（付記７）前記メモリセルは、電子の捕獲の有無により情報を記憶し、順方向読み出し及び逆方向読み出しの２種類の読み出し動作により、記憶された情報が読み出される記憶素子であることを特徴とする付記１〜６のいずれか１項に記載の半導体記憶装置。
【００６８】
（付記８）前記制御部は、上記１ビットに対応した１桁値の情報の書き込み及び読み出しを行なう機能と、前記複数ビットに対応した複数桁値の情報の書き込み及び読み出しを行なう機能とを、選択自在に実行することを特徴とする付記１〜７のいずれか１項に記載の半導体記憶装置。
【００６９】
（付記９）複数ビットに対応した複数桁値からなる情報を記憶するメモリセルを用いた半導体記憶装置の使用方法であって、
前記メモリセルから読み出した前記複数桁値の各情報を、それぞれ１ビットに対応した１桁値の情報に変換することを特徴とする半導体記憶装置の使用方法。
【００７０】
（付記１０）前記メモリセルから読み出した前記複数桁値の各情報の正誤を判定することを特徴とする付記９に記載の半導体記憶装置の使用方法。
【００７１】
（付記１１）前記判定動作を前記変換動作と独立に行なうことを特徴とする付記１０に記載の半導体記憶装置の使用方法。
【００７２】
（付記１２）前記判定動作により情報の誤りを判定した場合には、当該情報を初期情報に復元することを特徴とする付記１０又は１１に記載の半導体記憶装置の使用方法。
【００７３】
（付記１３）復元した前記初期情報を、前記メモリセルとは異なる冗長メモリセルに記憶することを特徴とする付記１２に記載の半導体記憶装置の使用方法。
【図面の簡単な説明】
【００７４】
【図１】第１の実施形態による半導体記憶装置の概略構成を模式的に示すブロック図である。
【図２】メモリセルの構成を示す概略断面図である。
【図３】メモリセルの通常の使用方法を示す模式図である。
【図４】メモリセルの通常の使用方法を示す模式図である。
【図５】制御回路の概略構成を示すブロック図である。
【図６】制御回路の構成要素の１つである読み出し回路の概略構成を示す模式図である。
【図７】第１の実施形態におけるメモリセルの読み出し動作を説明するための模式図である。
【図８】第１の実施形態におけるメモリセルの読み出し動作を説明するためのフロー図である。
【図９】第２の実施形態による半導体記憶装置の構成要素である制御回路の読み出し回路を示す模式図である。
【図１０】第２の実施形態におけるメモリセルの読み出し動作を説明するためのフロー図である。
【図１１】第２の実施形態における他の読み出し回路の構成の一例を示す模式図である。
【図１２】第３の実施形態による半導体記憶装置の構成要素である制御回路の読み出し回路を示す模式図である。
【図１３】第４の実施形態による半導体記憶装置の構成要素である制御回路を示す模式図である。
【図１４】第５の実施形態による半導体記憶装置の構成要素であるメモリセルアレイを示す模式図である。
【図１５】第５の実施形態による半導体記憶装置の構成要素である制御回路を示す模式図である。
【符号の説明】
【００７５】
１  半導体基板
２  活性領域
３  シリコン窒化膜
４  ゲート電極
５  ドレイン領域
６  ソース領域
１０  メモリセル
１１  メモリセルアレイ
１２  入出力インターフェース回路
１３  行デコーダ
１４  列デコーダ
１５  制御回路
２１  書き込み回路
２２，４１，５１  読み出し回路
３１，３２  ラッチ回路
３３  切り換えスイッチ
３４  変換部
３４ａ  ＡＮＤ回路
３４ｂ  ＮＯＴ回路
５２  判定部
５３  ＥｘＯＲ回路
６０  冗長メモリセル
６１  メモリセルブロック
６２  冗長メモリセルブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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