(57)【要約】【課題】  ウェル近接効果を緩和する半導体装置を提供する。【解決手段】  半導体装置は、基板内のウェルと、活性領域、及びゲート長が０．１３μm以下であるゲートを有するトランジスタを備えている。ゲートの全体がウェル内にあるか、又はウェルの外部にまで延びており、活性領域のエッジとウェルのエッジとの間の最小間隔は、ゲート長の少なくとも３倍である。【選択図】  図５Ａ
2008177518.tif 000002
【特許請求の範囲】
【請求項１】
ウェル近接効果を緩和する半導体装置であって、
基板内のウェルと、
活性領域、及びゲート長が０．１３μm以下であるゲートを有するトランジスタとを備え、
前記ゲートの全体が前記ウェル内にあり、
前記活性領域のエッジと前記ウェルのエッジとの間の最小間隔は、前記ゲート長の少なくとも３倍である半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ウェルは、Ｎウェル又はＰウェルであり、前記ウェルの深さは、約２μｍ未満である半導体装置。
【請求項３】
請求項１記載の半導体装置は、更に、前記ウェルの内部に形成された少なくとも４つのトランジスタを備え、前記トランジスタは、その中心を前記ウェルの中心に一致させて、対称的に配置されている半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記中心と前記ウェルのエッジとの間の距離は、前記ゲート長の少なくとも１８倍である半導体装置。
【請求項５】
ウェル近接効果を緩和する半導体装置であって、
基板内のウェルと、
活性領域、及びゲート長が０．１３μm以下であるゲートを有するトランジスタとを備え、
前記ゲートは、前記ウェルの外部にまで延びており、前記活性領域のエッジと前記ウェルのエッジとの間の最小間隔は、前記ゲート長の少なくとも３倍である半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ウェルは、Ｎウェル又はＰウェルであり、前記ウェルの深さは、約２μｍ未満である半導体装置。
【請求項７】
請求項５記載の半導体装置は、更に、前記ウェルの内部に形成された少なくとも４つのトランジスタを備え、前記トランジスタは、その中心を前記ウェルの中心に一致させて、対称的に配置されている半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記中心と前記ウェルのエッジとの間の距離は、前記ゲート長の少なくとも１８倍である半導体装置。
【請求項９】
ウェル近接効果を緩和する半導体装置であって、
基板内のウェルと、
活性領域、及びゲート長が０．１３μm以下であるゲートを有するトランジスタとを備え、
前記ゲートの全体が前記ウェル内にあり、
前記活性領域上のゲートのエッジと前記ウェルのエッジとの間の最小間隔は、前記ゲート長の少なくとも９倍である半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記ウェルは、Ｎウェル又はＰウェルであり、前記ウェルの深さは、約２μｍ未満である半導体装置。
【請求項１１】
請求項１０記載の半導体装置は、更に、前記ウェルの内部に形成された少なくとも４つのトランジスタを備え、前記トランジスタは、その中心を前記ウェルの中心に一致させて、対称的に配置されている半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記中心と前記ウェルのエッジとの間の距離は、前記ゲート長の少なくとも１８倍である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）設計基準の生成に係り、より具体的には、ウェル近接効果を緩和するために、デバイス・チャネル領域とウェルエッジとの間の距離を規定する方法に関する。
【背景技術】
【０００２】
Ｎウェル近接効果は、１３０ｎｍ技術以降に新しく発見された現象である。Ｎウェル・シリコン内部のＰＭＯＳ装置の場合、シャロー・トレンチ・アイソレーション（ＳＴＩ）の製造後、Ｎウェル領域を規定するためにフォトレジストをシリコンに塗布してイオン注入をブロックする。Ｎウェル注入は、高エネルギ及び多量のイオンを要するため、フォトレジストは、非常に厚くせざるをえなく、必然的に高い傾斜側壁を備えることとなる。イオン注入中、フォトレジスト・エッジのちょうど内側で横方向に散乱したイオンが、フォトレジストから出現する可能性がある。これらは、工程の後期にトランジスタの活性領域になる領域内のシリコンの中に注入されることがある。注入イオンの深さ及び濃度は、散乱イオンの角度及びエネルギに依存する。横方向への散乱の詳細は、入射イオンの質量及びフォトレジスト内から散乱する散乱種の質量に依存する。閾値電圧に及ぼす有意な影響が存在するか否かは、デバイスの全幅、マスクエッジに対するデバイスの位置、その作用の横方向への領域、及びその領域に意図的に注入されたイオンに対する散乱イオンの密度及び深さに依存する。
【０００３】
図１は、イオン注入により形成される途中のＮウェルの断面図である。Ｎウェル１１０は、Ｐ基板１３０内にＮウェルイオン１２０を注入して形成される。非Ｎウェル領域は、Ｎウェルイオン注入１２０がＰ基板１３０に到達しないように、フォトレジスト１４０によって覆われている。シャロー・トレンチ・アイソレーション（ＳＴＩ）１５０の形成後、Ｎウェル１１０が形成される。図１に示すように、境界領域１４５は、フォトレジスト１４０のエッジに近接している。この境界領域１４５に衝突するＮウェル注入イオン１２０の一部は、フォトレジスタ１４０から外へ散乱し、Ｎウェル１１０のエッジ領域１６０内に進入するため、エッジ領域１６０は、より多い量のＮウェルイオン注入量を受けることになる。続いてＰＭＯＳ装置がＮウェルエッジ領域１６０の内部に構成されるのであれば、閾値電圧（Ｖｔ）及びソース／ドレイン飽和電流（Ｉｄｓａｔ）等の特性は、Ｎウェルエッジ領域１６０から離れて構成されるＰＭＯＳ装置とは異なるであろう。これは、しばしばＮウェル近接効果と称され、Ｎウェル内部のＰＭＯＳ装置だけでなく、Ｎウェル外部のＮＭＯＳ装置にも影響を及ぼす。更に、デバイスとウェルエッジとの間隔は、チャネル長（Ｌ）又はチャネル幅（Ｗ）の何れかの方向で装置の性能に影響を及ぼす。
【０００４】
Ｎウェル近接効果によるデバイスの変動を防止するため、デバイス活性領域及びＮウェルエッジ間には十分な間隔が必要である。図２は、特殊な形状のＮウェル２１０内部のトランジスタを示す配置図である。Ｎウェル２１０は、トランジスタ及びＮウェル２１０エッジ間に様々な距離を与えるように、特殊な形状をなしている。トランジスタは、ポリシリコンゲート２２０及び活性領域２３０によって規定される。Ｎウェル近接効果は、以下の数式によって表される。式中、パラメータＳＣは、ＭＯＳトランジスタのゲート領域及びウェルエッジ間の平均距離を表す。
【０００５】
【数１】
2008177518.tif 000003
数式１は、活性領域及びウェルエッジ間の平均面積に基づくものであり、注入挙動を正確にモデル化することができる。
【０００６】
数式１に示す従来の方法は、デバイス及びＮウェルエッジ間の間隔に必要な距離の計算に利用できるが、これらの解は、デバイス及びＮウェルエッジ間の正確な間隔距離を得るため、多くのパラメータを計算する長く、複雑な数式を必要とする。この方法は、複雑であるため、実際に使用することは非常に難しい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、Ｎウェル近接効果を緩和するため、デバイス活性領域及びＮウェルエッジ間の必要な間隔を計算する簡単で、更に有効な方法が望まれている。
【課題を解決するための手段】
【０００８】
上記の内容を考慮して、ウェル近接効果を緩和する半導体装置が開示される。半導体装置は、基板内のウェルと、活性領域、及びゲート長が０．１３μｍ以下であるゲートを有するトランジスタとを備えている。ゲートの全体がウェル内にあるか、又はウェルの外部にまで延びており、活性領域のエッジ及びウェルのエッジ間の最小間隔は、ゲート長の少なくとも約３倍である。
【０００９】
しかし、本発明の構成及び動作方法は、更に別の目的及びそれらの有利性と共に、貼付の図面と共に読むことにより、以下の具体的な実施例の説明からよく理解されるであろう。
【００１０】
本明細書に添付され、かつ本明細書の一部をなす図面は、本発明のある態様を図示する。本発明、並びに、本発明に提供されるシステムの要素及び動作のより明確な思想は、典型的な例、つまり、図示される非制限的実施例を参照することによって、より容易に明らかになる。同じ部材番号は（同じ部材番号が２以上の図に示される場合）、同じ要素を示す。本発明は、本明細書に提示の説明と組み合わせてこれらの図面の一つ以上を参照することによって、より理解されるであろう。当然ながら、図示される形状は、必ずしも実寸に従い描かれていないことに注意すべきである。
【発明を実施するための最良の形態】
【００１１】
本発明、並びに、様々な特徴及びそれらの有利な詳細を、貼付の図面に例示され、かつ以下の説明で詳述される非制限的実施例を参照して、より十分に説明する。周知の要素及びプロセス技術の説明は、細部に亘り本発明を不必要に曖昧にしないように省略する。しかし、詳細な説明及び具体例は、本発明の好適な実施例を示すものの、例示目的であり、制限目的でないことに留意すべきである。発明概念の基礎をなす思想及び／又は範囲の中での様々な置換、変更、付加及び／又は並び替えは、この詳細な説明から、当業者にとって明白となる。
【００１２】
前述のように、ウェル近接効果は、０．１３μｍプロセス等、より高度なプロセス技術に存在している。本発明は、各注入粒子の軌跡に基づくウェル近接効果を解析するための簡素化された方法を提供する。
【００１３】
図３Ａは、固定イオン３２０に衝突する注入イオン３１０を示す。注入イオン３１０及び固定イオン３２０は、円で表示される固有の有効断面を有している。注入イオン３１０が固定イオン３２０に衝突すると、注入イオン３１０は、入射方向に対し角度θ’の方向に散乱するが、固定イオン３２０は、水平方向に対し角度θの方向に移動する。この衝突は、以下の運動量及びエネルギの保存に従って、互いに相互作用する準古典的粒子によってモデル化することができる。
【００１４】
【数２】
2008177518.tif 000004
【００１５】
【数３】
2008177518.tif 000005
【００１６】
【数４】
2008177518.tif 000006
式中、ｋＦ，ｋ’及びｋは、固定、散乱及び入射イオンの波数である。Ｍ及びｍは、固定及び入射イオンの質量であり、ｈは、２πを超えるプランク定数である。数式２及び数式３は運動量の保存を示し、数式４はエネルギの保存を示す。
【００１７】
散乱角θ’は、以下のように数式２，数式３及び数式４を解くことで容易に得られる。
【００１８】
【数５】
2008177518.tif 000007
一般に、数式５は、解析的に解くことができない。しかし、物理的意味は、幾つかの特殊な例において容易に推論することができる。
（１）ｍ＝Ｍ、この場合、θ’＝θ。
（２）ｍ＜＜Ｍ。数式５の左側第一項は、θ’＝０又は１８０°になるため、０である。注入イオン２１０が固定イオン２２０と比較して非常に軽い場合、注入イオン２１０は、固定イオン２２０に衝突したときに跳ね返される。この場合、θ’＝１８０°は正解である。
（３）ｍ＞＞Ｍ。比率ｍ／Ｍは、両側を０〜１にすべく、ｓｉｎ（θ’）≒０になるように、非常に大きくなる。従って、θ’＝０である。注入イオン２１０が非常に重い場合、注入イオン２１０は、フォトレジストを通って移動するだけである。
【００１９】
図３Ｂは、フォトレジスト３５０内の一定の高さにある固定イオンと衝突した後、基板内に一定距離散乱する注入イオン３６０を示す。ウェル近接効果は、一定距離（Ｒ）に到達する散乱角（θ’）及び高さ（Ｈ）と、散乱後フォトレジストに侵入する散乱イオンの最終エネルギとに依存する。有効散乱範囲（Ｒ）は、以下のように、散乱角（θ’）と、エネルギ損失（Ｅ’／Ｅ）と、フォトレジスト３５０の高さ（Ｈ）との積に基づくものである。
【００２０】
【数６】
2008177518.tif 000008
ｍ＜Ｍでは、負の散乱範囲が生じるように、注入イオンは跳ね返される。しかし、イオンが基板表面に到達しないとの理由から、負の散乱範囲は、悪影響を及ぼすことはない。散乱角が９０°に近ければ、散乱範囲は、非常に広くなる。そうでなければ、散乱範囲は、通常、Ｈよりも小さい。
【００２１】
集積回路技術におけるイオン注入では、入射イオンは、通常、ホウ素（Ｂ、原子量＝１３）、ヒ素（Ａｓ、原子量＝３３）又はリン（Ｐ、原子量＝３１）であるが、フォトレジスト材料は、通常、炭素（Ｃ、原子量＝１２）、酸素（Ｏ、原子量＝１６）又は水素（Ｈ、原子量＝１）からなる。ホウ素イオンの原子量が炭素又は酸素イオンに非常に近いことを除き、ヒ素イオンであれ、リンイオンであれ、フォトレジスト２５０中の固定イオンと比べて遙かに重い。最悪の場合、ｍ＝Ｍと仮定すれば、数式５に従えば、θ’＝θになり、数式６は、次のように簡略化される。
【００２２】
【数７】
2008177518.tif 000009
ｓｉｎ（２θ）の最大値は１である。従って、ｍ＝Ｍの場合の最大散乱範囲は、以下の通りである。
【００２３】
【数８】
2008177518.tif 000010
式中、θ’＝θ＝４５°である。
【００２４】
Ｎウェル近接効果が回避されることがわかる。ウェル近接効果を回避する方法の一つとして、エッジ領域１６０から離れてデバイスを構成することが挙げられる。他方、ウェルエッジまでの距離は、配置面積を最小化するため、最小限に維持すべきである。従って、適切に規定された配置設計基準が不可欠である。活性領域、及びゲート長が０．１３μｍ以下のゲートを備え、かつウェル内に全体があるトランジスタでは、活性領域のエッジ及びウェルのエッジ間の最小間隔は、ゲート長の少なくとも約３倍である。更に、Ｎウェルであれ、Ｐウェルであれ、ウェルの深さは、約２μｍ未満に維持すべきである。
【００２５】
図４は、注入イオンの散乱範囲を計算する別の方法を示す。フォトレジストの高さをＨとし、注入イオンが高さｈで固定イオンと衝突すると仮定した場合、注入イオンの散乱距離ｘは、以下の式によって得られる。
【００２６】
【数９】
2008177518.tif 000011
イオンが表面の中間点で衝突するときの平均散乱距離ｘを以下に示す。
【００２７】
【数１０】
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Ｈ＝１μｍ、θ＝６０°の場合、ｘ＝平方根（３）／２＊Ｈ＝０．８６μｍである。
【００２８】
しかしながら、実際の適用では、ＩＣ配置は、種々の寸法のための数式に代えて、ある数値限定を含む設計基準により実行される。従って、より簡単な設計基準型のウェル近接効果基準が更に望まれている。
【００２９】
図５Ａ及び図５Ｂは、方形Ｎウェル５００の内部又は外部にあるトランジスタを示す配置図である。図５Ａは、Ｎウェル５００の内部にポリシリコンゲート５１０及び活性領域５２０を備えたＰＭＯＳトランジスタを示す。図５Ｂは、Ｎウェル５００の外部にポリシリコンゲート５３０及び活性領域５４０を備えたＮＭＯＳトランジスタを示す。ポリシリコンゲート５１０又は５３０の最小幅はｄ０である。活性領域５２０とＮウェル５００のエッジとの間の最小距離はｄ１である。活性領域５２０上のポリシリコンゲート５１０のエッジとＮウェル５００のエッジとの間の最小距離はｄ２である。同様に、活性領域５４０とＮウェル５００のエッジとの間の最小距離はｄ３である。活性領域５４０上のポリシリコンゲート５３０のエッジとＮウェル５００のエッジとの間の最小距離はｄ４である。Ｎウェル５００注入を実施する際、ＮＭＯＳトランジスタを含む領域は、フォトレジストによって覆われており、Ｎウェル近接効果は、オープンＮウェル領域５００と比べてそれほどでもない。これを実用化するため、ｄ１をｄ３と等しくし、ｄ２をｄ４と等しくする。その場合、数式１０は、以下のように更に簡略化できる。
【００３０】
【数１１】
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【００３１】
【数１２】
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デバイス配置が数式１１及び数式１２により規定される設計基準に従う場合、ウェル近接効果はほとんど無視できる。
【００３２】
図６は、ウェル近接効果を緩和するため、方形ウェル６００の内部に最適に配置された４つの同じトランジスタ６１０，６１２，６１４及び６１６を示す配置図である。トランジスタ６１０〜６１６は、幾何学的に良好に適合するように、共通重心形式で配置されている。パラメータｄ１１，ｄ１２，ｄ１３及びｄ１４は、活性領域とウェルエッジの距離であり、数式１１は依然として有効である。すなわち、パラメータはいずれも３＊ｄ０以上である。パラメータは、通常、配置の簡略化のため同数に設定されるが、同じである必要はない。
【００３３】
図６に示すように、４つのトランジスタが共通重心形式で配置される場合、トランジスタの中心６２０が存在し、中心から各トランジスタまでの距離は同じである。中心６２０とウェル６００のエッジとの間の最小距離はｄ５である。その場合、数式１１は、以下のように簡略化できる。
【００３４】
【数１３】
2008177518.tif 000015
上記の例示は、多くの様々な実施例、即ち本発明の様々な特徴を提供する実施例を提供する。要素及び工程の特定の具体例は、本発明をより明確にするために記載されている。勿論、これらは、単なる実施例であって、請求項に記載の本発明を制限するものではない。
【００３５】
本明細書において、本発明は、一以上の特定の実施例に具体化されるように例示及び記載されているが、本発明の思想から逸脱することなく、請求項の範囲及びそれと均等な範囲で様々な変更及び構造変更がなされるとの理由から、詳述されたものに制限されない。従って、以下の請求項に示すように、添付の請求項を、本発明の範囲に一致させる方法で、かつ広く解釈することが妥当である。
【図面の簡単な説明】
【００３６】
【図１】フォトレジスト内の固定イオンにより散乱するＮウェル注入を示す断面図。
【図２】特殊形状のＮウェル内部に描かれたトランジスタを示す配置図。
【図３Ａ】固定イオンに衝突する注入イオンを示す図。
【図３Ｂ】フォトレジスト内にある一定高さの固定イオンとの衝突後に基板内に一定距離まで散乱する注入イオン３６０を示す図。
【図４】フォトレジスト内の固定イオンによって散乱するＮウェル注入イオンの別の断面図。
【図５Ａ】方形Ｎウェルの内部に描かれたトランジスタを示す配置図。
【図５Ｂ】方形Ｎウェルの外部に描かれたトランジスタを示す配置図。
【図６】ウェル近接効果を緩和するため、方形ウェルの内部に最適に配置された４つの同じトランジスタを示す配置図。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
2008177518.tif 000021
【図５Ｂ】
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【図６】
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