(57)【要約】【課題】素子分離膜が半導体基板に埋め込まれた構造である場合、素子分離膜を形成した後の酸化シリコン膜のエッチング工程において、素子分離膜の表面がエッチングされることを抑制できる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に溝１ａを形成し、該溝１ａに酸化シリコン膜からなる素子分離膜２を埋め込む工程と、素子分離膜２上に窒化シリコン膜１２を形成する工程と、素子分離膜２及び窒化シリコン膜１２を熱処理することにより、素子分離膜２の表面に酸化窒化シリコン膜２ｂを形成する工程と、窒化シリコン膜１２を除去する工程とを具備する。【選択図】図１
2008235351.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に溝を形成し、該溝に酸化シリコン膜からなる素子分離膜を埋め込む工程と、
前記素子分離膜上に窒化シリコン膜を形成する工程と、
前記素子分離膜及び前記窒化シリコン膜を熱処理することにより、前記素子分離膜の表面に酸化窒化シリコン膜を形成する工程と、
前記窒化シリコン膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記素子分離膜を埋め込む工程において、第１のトランジスタが形成される第１素子領域、及び前記第１のトランジスタより駆動電圧が高い第２のトランジスタが形成される第２素子領域が互いに分離され、
前記窒化シリコン膜を除去する工程の後に、
前記シリコン基板の表面を熱酸化することにより、前記第２素子領域に位置する前記シリコン基板に前記第２のトランジスタのゲート絶縁膜を形成し、かつ前記第１素子領域に位置する前記シリコン基板に熱酸化膜を形成する工程と、
前記熱酸化膜をウェットエッチングにより除去する工程と、
前記シリコン基板の表面を熱酸化することにより、前記第２素子領域に位置する前記第２のトランジスタのゲート絶縁膜を厚くし、かつ前記第１素子領域に位置する前記シリコン基板に前記第１のトランジスタのゲート絶縁膜を形成する工程と、
を具備する請求項１に記載の半導体装置の製造方法。
【請求項３】
シリコン基板に溝を形成し、該溝に、気相合成法により形成された酸化シリコン膜からなる素子分離膜を埋め込む工程と、
前記シリコン基板の表面に熱酸化膜を形成する工程と、
前記熱酸化膜上及び素子分離膜上に、窒化シリコン膜を形成する工程と、
前記素子分離膜及び前記窒化シリコン膜を熱処理することにより、前記素子分離膜の表面に酸化窒化シリコン膜を形成する工程と、
前記窒化シリコン膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項４】
前記素子分離膜を埋め込む工程において、第１のトランジスタが形成される第１素子領域、及び前記第１のトランジスタより駆動電圧が高い第２のトランジスタが形成される第２素子領域が互いに分離され、
前記窒化シリコン膜を除去する工程の後に、
前記熱酸化膜を除去する工程と、
前記シリコン基板の表面を熱酸化することにより、前記第２素子領域に位置する前記シリコン基板に前記第２のトランジスタのゲート絶縁膜を形成し、かつ前記第１素子領域に位置する前記シリコン基板に第２の熱酸化膜を形成する工程と、
前記第２の熱酸化膜をウェットエッチングにより除去する工程と、
前記シリコン基板の表面を熱酸化することにより、前記第２素子領域に位置する前記第２のトランジスタのゲート絶縁膜を厚くし、かつ前記第１素子領域に位置する前記シリコン基板に前記第１のトランジスタのゲート絶縁膜を形成する工程と、
を具備する請求項３に記載の半導体装置の製造方法。
【請求項５】
シリコン基板に溝を形成し、該溝に、気相合成法により形成された酸化シリコン膜からなる素子分離膜を埋め込むことにより、ＭＯＮＯＳ型不揮発メモリが形成される第１素子領域を他の領域から分離する工程と、
前記シリコン基板の表面に熱酸化膜を形成する工程と、
前記熱酸化膜上及び素子分離膜上に、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、
前記素子分離膜及び前記窒化シリコン膜を熱処理することにより、前記素子分離膜の表面に酸化窒化シリコン膜を形成する工程と、
前記素子分離膜上に位置する前記窒化シリコン膜及び前記第２の酸化シリコン膜を除去し、かつ前記シリコン基板上に位置する前記熱酸化膜、前記窒化シリコン膜、及び前記第２の酸化シリコン膜の積層膜を選択的に除去することにより、前記第１素子領域にＭＯＮＯＳ型不揮発メモリの記憶部を形成する工程と、
を具備する半導体装置の製造方法。
【請求項６】
前記素子分離膜を埋め込む工程において、第１のトランジスタが形成される第２素子領域、及び前記第１のトランジスタより駆動電圧が高い第２のトランジスタが形成される第３素子領域それぞれが他の領域から分離され、
前記窒化シリコン膜を除去する工程の後に、
前記シリコン基板の表面を熱酸化することにより、前記第３素子領域に位置する前記シリコン基板に前記第２のトランジスタのゲート絶縁膜を形成し、かつ前記第２素子領域に位置する前記シリコン基板に第２の熱酸化膜を形成する工程と、
前記記憶部上にマスク膜を形成する工程と、
前記マスク膜をマスクとしたウェットエッチングにより、前記第２の熱酸化膜を除去する工程と、
前記マスク膜を除去する工程と、
前記シリコン基板の表面を熱酸化することにより、前記第２のトランジスタのゲート絶縁膜を厚くし、かつ前記第２素子領域に位置する前記シリコン基板に前記第１のトランジスタのゲート絶縁膜を形成する工程と、
を具備する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記素子分離膜を埋め込む工程と、前記窒化シリコン膜を形成する工程の間に、前記素子分離膜をアンモニア含有雰囲気下で熱処理する工程を更に具備する請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
シリコン基板に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
前記素子領域に形成されたトランジスタと、
を具備し、
前記素子分離膜は、酸化シリコン膜と、前記酸化シリコン膜の表面に位置する酸化窒化シリコン膜とを具備し、
前記酸化窒化シリコン膜は、表面が最も窒素濃度が高い半導体装置。
【請求項９】
シリコン基板に埋め込まれ、第１素子領域及び第２素子領域それぞれを他の領域から分離する素子分離膜と、
前記第１素子領域に形成された第１のトランジスタと、
前記第２素子領域に形成され、前記第１のトランジスタよりゲート絶縁膜が厚い第２のトランジスタと、
を具備し、
前記素子分離膜は、酸化シリコン膜と、前記酸化シリコン膜の表面に位置する酸化窒化シリコン膜とを具備し、
前記酸化窒化シリコン膜は、表面が最も窒素濃度が高い半導体装置。
【請求項１０】
シリコン基板に埋め込まれ、第１素子領域、第２素子領域、及び第３素子領域それぞれを他の領域から分離する素子分離膜と、
前記第１素子領域に形成されたＭＯＮＯＳ型不揮発メモリと、
前記第２素子領域に形成された第１のトランジスタと、
前記第３素子領域に形成され、前記第１のトランジスタよりゲート絶縁膜が厚い第２のトランジスタと、
を具備し、
前記素子分離膜は、酸化シリコン膜と、前記酸化シリコン膜の表面に位置する酸化窒化シリコン膜とを具備し、
前記酸化窒化シリコン膜は、表面が最も窒素濃度が高い半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離膜がシリコン基板に埋め込まれた半導体装置の製造方法及び半導体装置に関する。特に本発明は、素子分離膜を形成した後の酸化シリコン膜のエッチング工程において、素子分離膜の表面がエッチングされることを抑制できる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図７及び図８（Ａ）は、従来の半導体装置の製造方法を説明するための断面図であり、図８（Ｂ）は図８（Ａ）の状態における半導体装置をＡ−Ａ´面で切断した断面を示している。本図に示す方法によって製造される半導体装置は、第１素子領域１００ｃに位置する第１のトランジスタ、及び第２素子領域１００ｄに位置する第２のトランジスタを有する。第２のトランジスタのゲート絶縁膜１０３ｄは、第１のトランジスタのゲート絶縁膜１０３ｃより厚い。
【０００３】
まず図７（Ａ）に示すように、シリコン基板１００に溝を形成する。次いで、この溝の側面及び底面に熱酸化膜１０２ａを形成し、更にこの溝内に素子分離膜１０２を埋め込む。素子分離膜１０２は、気相合成法により形成された酸化シリコン膜である。素子分離膜１０２により、第１素子領域１００ｃ及び第２素子領域１００ｄは、それぞれ他の領域から分離される。次いで、シリコン基板１００を熱酸化する。これにより、第２素子領域１ｄにはゲート絶縁膜１０３ｄが形成され、第１素子領域には熱酸化膜１０３ａが形成される。本図に示す状態において、ゲート酸化膜１０３ｄは必要な厚さを有していない。
【０００４】
次いで図７（Ｂ）に示すように、第２素子領域に位置するシリコン基板１００及びその周囲上にレジスト膜１５０を形成し、レジスト膜１５０をマスクとしたウェットエッチングを行う。これにより、熱酸化膜１０３ａは除去される。本工程において、第１素子領域の周囲に位置する素子分離膜２の表面はエッチングされ、第１素子領域の周囲に位置するシリコン基板１００には、凹部１０２ｂが形成される（例えば特許文献１参照）。
【０００５】
その後図７（Ｃ）に示すように、レジスト膜１５０を除去する。次いで、シリコン基板１００を熱酸化する。これにより、第１素子領域にはゲート絶縁膜１０３ｃが形成され、かつゲート絶縁膜１０３ｄが厚くなって必要な厚さになる。
【０００６】
次いで、図８の各図に示すように、第１のトランジスタのゲート電極１０４ｃ、サイドウォール１０５ｃ、低濃度不純物領域１０６ｃ、並びにソース及びドレインとなる不純物領域１０７ｃが形成され、かつ第２のトランジスタのゲート電極１０４ｄ、サイドウォール１０５ｄ、低濃度不純物領域１０６ｄ、並びにソース及びドレインとなる不純物領域１０７ｄを形成される。
【０００７】
上記したように、第１素子領域には凹部１０２ｂが形成される。このため、第１のトランジスタのゲート絶縁膜１０３ｃは、凹部１０２ｂ上に位置する部分が他の部分と比較して薄くなってしまい、その結果、凹部１０２ｂ上に位置する部分において第１のトランジスタのしきい値電圧が低下してしまう。
【０００８】
【特許文献１】特開２００２−９１４４号公報（第６段落）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記したように、素子分離膜が半導体基板に埋め込まれた構造である場合、素子分離膜形成後に行われる酸化シリコン膜のエッチング工程において素子分離膜の表面がエッチングされると、素子分離膜の周囲に位置する凹部が半導体基板に形成されてしまい、この凹部上に位置する部分においてトランジスタのしきい値電圧が低下する。
【００１０】
本発明は上記のような事情を考慮してなされたものであり、その目的は、素子分離膜を形成した後の酸化シリコン膜のエッチング工程において、素子分離膜の表面がエッチングされることを抑制できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板に溝を形成し、該溝に酸化シリコン膜からなる素子分離膜を埋め込む工程と、
前記素子分離膜上に窒化シリコン膜を形成する工程と、
前記素子分離膜及び前記窒化シリコン膜を熱処理することにより、前記素子分離膜の表面に酸化窒化シリコン膜を形成する工程と、
前記窒化シリコン膜を除去する工程とを具備する。
【００１２】
この半導体装置の製造方法によれば、前記素子分離膜の表面には前記酸化窒化シリコン膜が形成される。このため、素子分離膜を形成した後の酸化シリコン膜のエッチング工程において、素子分離膜の表面がエッチングされることを抑制できる。
【００１３】
前記素子分離膜を埋め込む工程において、第１のトランジスタが形成される第１素子領域、及び前記第１のトランジスタより駆動電圧が高い第２のトランジスタが形成される第２素子領域が互いに分離されてもよい。そして、前記窒化シリコン膜を除去する工程の後に、前記シリコン基板の表面を熱酸化することにより、前記第２素子領域に位置する前記シリコン基板に前記第２のトランジスタのゲート絶縁膜を形成し、かつ前記第１素子領域に位置する前記シリコン基板に熱酸化膜を形成する工程と、前記熱酸化膜をウェットエッチングにより除去する工程と、前記シリコン基板の表面を熱酸化することにより、前記第２素子領域に位置する前記第２のトランジスタのゲート絶縁膜を厚くし、かつ前記第１素子領域に位置する前記シリコン基板に前記第１のトランジスタのゲート絶縁膜を形成する工程とを具備してもよい。
【００１４】
本発明に係る他の半導体装置の製造方法は、シリコン基板に溝を形成し、該溝に、気相合成法により形成された酸化シリコン膜からなる素子分離膜を埋め込む工程と、
前記シリコン基板の表面に熱酸化膜を形成する工程と、
前記熱酸化膜上及び素子分離膜上に、窒化シリコン膜を形成する工程と、
前記素子分離膜及び前記窒化シリコン膜を熱処理することにより、前記素子分離膜の表面に酸化窒化シリコン膜を形成する工程と、
前記窒化シリコン膜を除去する工程とを具備する。
【００１５】
前記素子分離膜を埋め込む工程において、第１のトランジスタが形成される第１素子領域、及び前記第１のトランジスタより駆動電圧が高い第２のトランジスタが形成される第２素子領域が互いに分離されてもよい。そして、前記窒化シリコン膜を除去する工程の後に、前記熱酸化膜を除去する工程と、前記シリコン基板の表面を熱酸化することにより、前記第２素子領域に位置する前記シリコン基板に前記第２のトランジスタのゲート絶縁膜を形成し、かつ前記第１素子領域に位置する前記シリコン基板に第２の熱酸化膜を形成する工程と、前記第２の熱酸化膜をウェットエッチングにより除去する工程と、前記シリコン基板の表面を熱酸化することにより、前記第２素子領域に位置する前記第２のトランジスタのゲート絶縁膜を厚くし、かつ前記第１素子領域に位置する前記シリコン基板に前記第１のトランジスタのゲート絶縁膜を形成する工程とを具備してもよい。
【００１６】
本発明に係る他の半導体装置の製造方法は、シリコン基板に溝を形成し、該溝に、気相合成法により形成された酸化シリコン膜からなる素子分離膜を埋め込むことにより、ＭＯＮＯＳ型不揮発メモリが形成される第１素子領域を他の領域から分離する工程と、
前記シリコン基板の表面に熱酸化膜を形成する工程と、
前記熱酸化膜上及び素子分離膜上に、窒化シリコン膜、及び第２の酸化シリコン膜をこの順に形成する工程と、
前記素子分離膜及び前記窒化シリコン膜を熱処理することにより、前記素子分離膜の表面に酸化窒化シリコン膜を形成する工程と、
前記素子分離膜上に位置する前記窒化シリコン膜及び前記第２の酸化シリコン膜を除去し、かつ前記シリコン基板上に位置する前記熱酸化膜、前記窒化シリコン膜、及び前記第２の酸化シリコン膜の積層膜を選択的に除去することにより、前記第１素子領域にＭＯＮＯＳ型不揮発メモリの記憶部を形成する工程とを具備する。
【００１７】
前記素子分離膜を埋め込む工程において、第１のトランジスタが形成される第２素子領域、及び前記第１のトランジスタより駆動電圧が高い第２のトランジスタが形成される第３素子領域それぞれが他の領域から分離されてもよい。この場合、前記窒化シリコン膜を除去する工程の後に、前記シリコン基板の表面を熱酸化することにより、前記第３素子領域に位置する前記シリコン基板に前記第２のトランジスタのゲート絶縁膜を形成し、かつ前記第２素子領域に位置する前記シリコン基板に第２の熱酸化膜を形成する工程と、前記記憶部上にマスク膜を形成する工程と、前記マスク膜をマスクとしたウェットエッチングにより、前記第２の熱酸化膜を除去する工程と、前記マスク膜を除去する工程と、前記シリコン基板の表面を熱酸化することにより、前記第２のトランジスタのゲート絶縁膜を厚くし、かつ前記第２素子領域に位置する前記シリコン基板に前記第１のトランジスタのゲート絶縁膜を形成する工程とを具備してもよい。
【００１８】
前記素子分離膜を埋め込む工程と、前記窒化シリコン膜を形成する工程の間に、前記素子分離膜をアンモニア含有雰囲気下で熱処理する工程を更に具備してもよい。
【００１９】
本発明に係る半導体装置は、シリコン基板に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
前記素子領域に形成されたトランジスタと、
を具備し、
前記素子分離膜は、酸化シリコン膜と、前記酸化シリコン膜の表面に位置する酸化窒化シリコン膜とを具備し、
前記酸化窒化シリコン膜は、表面が最も窒素濃度が高い。
【００２０】
本発明に係る他の半導体装置は、シリコン基板に埋め込まれ、第１素子領域及び第２素子領域それぞれを他の領域から分離する素子分離膜と、
前記第１素子領域に形成された第１のトランジスタと、
前記第２素子領域に形成され、前記第１のトランジスタよりゲート絶縁膜が厚い第２のトランジスタと、
を具備し、
前記素子分離膜は、酸化シリコン膜と、前記酸化シリコン膜の表面に位置する酸化窒化シリコン膜とを具備し、
前記酸化窒化シリコン膜は、表面が最も窒素濃度が高い。
【００２１】
本発明に係る他の半導体装置は、シリコン基板に埋め込まれ、第１素子領域、第２素子領域、及び第３素子領域それぞれを他の領域から分離する素子分離膜と、
前記第１素子領域に形成されたＭＯＮＯＳ型不揮発メモリと、
前記第２素子領域に形成された第１のトランジスタと、
前記第３素子領域に形成され、前記第１のトランジスタよりゲート絶縁膜が厚い第２のトランジスタと、
を具備し、
前記素子分離膜は、酸化シリコン膜と、前記酸化シリコン膜の表面に位置する酸化窒化シリコン膜とを具備し、
前記酸化窒化シリコン膜は、表面が最も窒素濃度が高い。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施形態について説明する。図１の各図及び図２（Ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図であり、図２（Ｂ）は図２（Ａ）の状態における半導体装置をＡ−Ａ´面で切断した断面を示す図である。本実施形態によって製造される半導体装置は、シリコン基板１に埋め込まれた素子分離膜２の表面に、酸窒化シリコン層が形成されている。
【００２３】
まず図１（Ａ）に示すように、シリコン基板１にパッド酸化膜１０を熱酸化法により形成し、次いでパッド酸化膜１０上に窒化シリコン膜１１を形成する。次いで窒化シリコン膜１１上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして窒化シリコン膜１１をエッチングする。これにより窒化シリコン膜１１には開口パターンが形成される。その後、レジストパターンを除去する。
【００２４】
次いで、窒化シリコン膜１１をマスクとしてパッド酸化膜１０をエッチングし、更に窒化シリコン膜１１をマスクとしてシリコン基板１をエッチングする。これによりシリコン基板１には溝１ａが形成される。次いで、窒化シリコン膜１１をマスクとして、シリコン基板１を選択的に熱酸化する。これにより溝１ａの底面及び側壁には熱酸化膜２ａが形成される。
【００２５】
次いで図１（Ｂ）に示すように、溝１ａ内及び窒化シリコン膜１１上に酸化シリコン膜をＣＶＤ法により形成する。次いで窒化シリコン膜１１上に位置する酸化シリコン膜をＣＭＰ法により除去する。これにより溝１ａ内には素子分離膜２が埋め込まれ、トランジスタが形成される素子領域１ｂが、他の領域から分離される。その後、窒化シリコン膜１１及びパッド酸化膜１０をウェットエッチングにより除去する。
【００２６】
次いで図１（Ｃ）に示すように、シリコン基板１上及び素子分離膜２上に窒化シリコン膜１２をＣＶＤ法により形成する。窒化シリコン膜１２の厚さは、例えば２ｎｍ以上１０ｎｍ以下である。
【００２７】
次いで図１（Ｄ）に示すように、窒化シリコン膜１２、素子分離膜２、及びシリコン基板１を窒素ガス雰囲気下又は酸化雰囲気下で熱処理する。このときの熱処理温度は６５０℃以上９００℃以下である。これにより、窒化シリコン膜１２に含まれる窒素の一部が拡散して素子分離膜２の表面に浸透し、素子分離膜２の表面に酸窒化シリコン層２ｂが形成される。酸窒化シリコン層２ｂは、表面が最も窒素濃度が高く、内部に行くにつれて窒素濃度が低下している。なお、シリコン基板１における窒素の拡散速度は、気相合成法により形成された素子分離膜２における窒素の拡散速度より低い為、シリコン基板１の表面に窒化層は形成されない。
【００２８】
その後、図２（Ａ）及び図２（Ｂ）に示すように、窒化シリコン膜１２及びパッド酸化膜１０を除去する。次いで、素子領域１ｂに位置するシリコン基板１を熱酸化することにより犠牲酸化膜（図示せず）を形成し、この犠牲酸化膜をウェットエッチングにより除去する。上記したように、素子分離膜２の表面には酸窒化シリコン層２ｂが形成されているため、犠牲酸化膜を除去する工程において素子分離膜２の表面のエッチングは抑制される。このため、素子分離膜２の周囲に位置するシリコン基板に凹部が形成されることは抑制される。
【００２９】
次いで、素子領域１ｂに位置するシリコン基板１を熱酸化し、ゲート絶縁膜３を形成する。次いで、ゲート絶縁膜３上及び素子分離膜２上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜３上に位置するゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これにより素子領域１ｂに位置するシリコン基板１には、低濃度不純物領域６が形成される。次いで、ゲート電極４上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これによりゲート電極４の側壁にはサイドウォール５が形成される。次いで、サイドウォール５、ゲート電極４、及び素子分離膜２をマスクとしてシリコン基板１に不純物を導入する。これにより素子領域１ｂに位置するシリコン基板１には、ソース及びドレインとなる不純物領域７が形成される。
このようにしてシリコン基板１には、トランジスタが形成される。
【００３０】
以上、本発明の第１の実施形態によれば、素子分離膜２上に窒化シリコン膜１１を形成し、窒化シリコン膜１１から素子分離膜２の表面に窒素を拡散させることにより、素子分離膜２の表面に酸窒化シリコン層２ｂを形成している。このため、素子分離膜２を形成した後に行われる酸化シリコン膜のウェットエッチング工程（例えばシリコン基板１上に形成された犠牲酸化膜をウェットエッチングにより除去する工程）において、素子分離膜２の表面がエッチングされることが抑制される。その結果、素子分離膜２の周囲に位置するシリコン基板に凹部が形成されることが抑制され、素子分離膜２の近傍に位置する部分においてトランジスタのしきい値電圧が低下することが抑制される。
【００３１】
また、イオン注入によって素子分離膜２の表面に酸窒化シリコン層を形成する方法も考えられるが、この方法によって形成される酸窒化シリコン層は、窒素濃度のピークが少し内部に入った部分に位置する。このため、酸化シリコン膜をエッチングする工程において酸窒化シリコン層の表面がエッチングされてしまう。これに対し、本実施形態によって製造される酸窒化シリコン層２ｂにおいて、窒素濃度のピークは表面に位置する。このため、酸化シリコン膜をエッチングする工程において酸窒化シリコン層２ｂの表面がエッチングされることが抑制される。
【００３２】
図３の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。以下、第１の実施形態と同様の構成については第１の実施形態と同一の符号を付し、説明を省略する。
【００３３】
まず図３（Ａ）に示すように、シリコン基板１に溝１ａ及び熱酸化膜２ａを形成し、さらに素子分離膜２を溝１ａに埋め込む。これらの工程は第１の実施形態と同様である。次いで、図１に示した窒化シリコン膜１１及びパッド酸化膜１０を除去した後、シリコン基板１を熱酸化する。このときの熱処理温度は６５０℃以上である、これにより、素子領域１に位置するシリコン基板１には、パッド酸化膜１３が形成される。パッド酸化膜１３の厚さは、例えば１ｎｍ以上５ｎｍ以下である。
【００３４】
次いで図３（Ｂ）に示すように、素子分離膜２上及びパッド酸化膜１３上に窒化シリコン膜１２を形成し、さらに酸窒化シリコン層２ｂを形成する。窒化シリコン膜１２及び酸窒化シリコン層２ｂの形成方法は第１の実施形態と同様である。なお、熱酸化膜であるパッド酸化膜１３における窒素の拡散速度は、気相合成法により形成された素子分離膜２における窒素の拡散速度より低い為、シリコン基板１の表面に窒化層は形成されない。
【００３５】
次いで図３（Ｃ）に示すように、窒化シリコン膜１２及びパッド酸化膜１３をウェットエッチングにより除去する。素子分離膜２の表面には酸窒化シリコン層２ｂが形成されているため、パッド酸化膜１３を除去する工程において素子分離膜２の表面がエッチングされることを抑制できる。
【００３６】
次いで図３（Ｄ）に示すように、ゲート絶縁膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６、及び不純物領域７を形成する。これらの形成方法は第１の実施形態と同様である。
【００３７】
以上、本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、窒化シリコン膜１２とシリコン基板１の間にパッド酸化膜１３を形成しているため、窒化シリコン膜１２に生じる応力を小さくすることができる。
【００３８】
図４及び図５の各図は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態により製造される半導体装置は、第１素子領域１ｃに第１のトランジスタを有しており、第２素子領域１ｄに第２のトランジスタを有している。第２のトランジスタの駆動電圧は第１のトランジスタの駆動電圧より低く、このため第２のトランジスタのゲート絶縁膜３ｄは、第１のトランジスタのゲート絶縁膜３ｃより薄い。以下、第１の実施形態と同様の構成については第１の実施形態と同一の符号を付し、説明を省略する。
【００３９】
まず図４（Ａ）に示すように、シリコン基板１に溝１ａ及び熱酸化膜２ａを形成し、溝１ａに素子分離膜２を埋め込む。これらの形成方法は第１の実施形態と同様である。本実施形態において素子分離膜２は、第１素子領域１ｃ及び第２素子領域１ｄそれぞれを他の領域から分離している。次いで、素子分離膜２上及びシリコン基板１上に窒化シリコン膜１２を形成し、更に素子分離膜２の表面に酸窒化シリコン層２ｂを形成する。これらの形成方法は第１の実施形態と同様である。
【００４０】
その後図４（Ｂ）に示すように、窒化シリコン膜１２を除去する。次いで、シリコン基板１を熱酸化して犠牲酸化膜（図示せず）を形成し、この犠牲酸化膜をウェットエッチングにより除去する。上記したように、素子分離膜２の表面には酸窒化シリコン層２ｂが形成されているため、素子分離膜２の周囲に位置するシリコン基板に凹部が形成されることは抑制される。
【００４１】
次いで、シリコン基板１を熱酸化する。これにより第２素子領域１ｄに位置するシリコン基板１には、第２のトランジスタのゲート絶縁膜３ｄが形成され、第１素子領域１ｃに位置するシリコン基板１には熱酸化膜３ａが形成される。本図に示す状態において、ゲート絶縁膜３ｄは必要な厚さを有していない。
【００４２】
次いで図４（Ｃ）に示すように、第２素子領域１ｄの全面上にレジスト膜５０を形成する。次いでレジスト膜５０をマスクとして、酸化シリコン膜をウェットエッチングする。これにより、第１素子領域１ｃに位置する熱酸化膜３ａは除去される。上記したように、素子分離膜２の表面には酸窒化シリコン層２ｂが形成されている。このため本工程において、第１素子領域１ｃの周囲に位置する素子分離膜２の表面がエッチングされることが抑制される。その結果、第１素子領域１ｃにおいて、素子分離膜２の周囲に位置するシリコン基板１に凹部が形成されることが抑制され、素子分離膜２の近傍に位置する部分において第１のトランジスタのしきい値電圧が低下することが抑制される。
【００４３】
その後、図５（Ａ）に示すように、レジスト膜５０を除去する。次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ｃに位置するシリコン基板１にはゲート絶縁膜３ｃが形成され、第２素子領域１ｄに位置するゲート絶縁膜３ｄは必要な厚さまで厚くなる。
【００４４】
次いで、図５（Ｂ）に示すように、ゲート絶縁膜３ｃ，３ｄ上及び素子分離膜２を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜３ｃ上に位置するゲート電極４ｃ、及びゲート絶縁膜３ｄ上に位置するゲート電極４ｄが形成される。次いで、ゲート電極４ｃ，４ｄ及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これにより、第１素子領域１ｃに位置するシリコン基板１には低濃度不純物領域６ｃが形成され、第２素子領域１ｄに位置するシリコン基板１には低濃度不純物領域６ｄが形成される。次いで、ゲート電極４ｃ，４ｄ上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これによりゲート電極４ｃ，４ｄの側壁にはサイドウォール５ｃ，５ｄが形成される。次いで、サイドウォール５ｃ，５ｄ、ゲート電極４ｃ，４ｄ、及び素子分離膜２をマスクとしてシリコン基板１に不純物を導入する。これにより、第１素子領域１ｃに位置するシリコン基板１には、第１のトランジスタのソース及びドレインとなる不純物領域７ｃが形成され、第２素子領域１ｄに位置するシリコン基板１には、第２のトランジスタのソース及びドレインとなる不純物領域７ｄが形成される。
このようにしてシリコン基板１には、第１及び第２のトランジスタが形成される。
【００４５】
以上、本発明の第３の実施形態によれば、素子分離膜２の表面には酸窒化シリコン層２ｂが形成されている。このため、犠牲酸化膜を除去する工程において、第１素子領域１ｃの周囲に位置する素子分離膜２の表面がエッチングされることが抑制され、かつ熱酸化膜３ａを除去する工程においても、第１素子領域１ｃの周囲に位置する素子分離膜２の表面がエッチングされることが抑制される。その結果、第１素子領域１ｃにおいて、素子分離膜２の周囲に位置するシリコン基板１に凹部が形成されることが抑制される。従って、素子分離膜２の近傍に位置する部分において第１のトランジスタのしきい値電圧が低下することが抑制される。
なお本実施形態において、第２の実施形態と同様に、パッド酸化膜１３（図３に図示）を用いて酸窒化シリコン層２ｂを形成しても良い。
【００４６】
図６の各図は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態に係る半導体装置の製造方法によって製造される半導体装置は、第３素子領域１ｅにＭＯＮＯＳ型不揮発メモリを有する点を除いて、第３の実施形態によって製造される半導体装置と同様の構成である。以下、第３の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００４７】
まず図６（Ａ）に示すように、シリコン基板１に溝１ａ及び熱酸化膜２ａを形成し、溝１ａに素子分離膜２を埋め込む。これらの形成方法は第１の実施形態と同様である。本実施形態において素子分離膜２は、第１素子領域１ｃ、第２素子領域１ｄ、及び第３素子領域１ｅそれぞれを他の領域から分離している。
【００４８】
次いで、シリコン基板１を熱酸化し、熱酸化膜２１を形成する。次いで素子分離膜２上及び熱酸化膜２１上に、窒化シリコン膜２２及び酸化シリコン膜２３をこの順にＣＶＤ法により積層する。熱酸化膜２１の厚さは例えば１ｎｍ以上５ｎｍ以下であり、窒化シリコン膜２２及び酸化シリコン膜２３の厚さは、ともに例えば２ｎｍ以上１０ｎｍ以下である。
【００４９】
次いで、シリコン基板１、素子分離膜２、熱酸化膜２１、窒化シリコン膜２２、及び酸化シリコン膜２３を熱処理する。これにより、窒化シリコン膜２２に含まれる窒素は素子分離膜２の表層に拡散し、素子分離膜２の表面に酸窒化シリコン層２ｂが形成される。なお、熱酸化膜２１における窒素の拡散速度は、気相合成法により形成された素子分離膜２における窒素の拡散速度より低い為、シリコン基板１の表面に窒化層は形成されない。
【００５０】
次いで図６（Ｂ）に示すように、酸化シリコン膜２３上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして酸化シリコン膜２３、窒化シリコン膜２２、及び熱酸化膜２１をこの順にエッチングする。これにより酸化シリコン膜２３、窒化シリコン膜２２、及び熱酸化膜２１は、ＭＯＮＯＳ型不揮発メモリの記憶部２４になる部分を除いて除去される。その後、レジストパターンを除去する。
【００５１】
次いで図６（Ｃ）に示すように、第１のトランジスタのゲート絶縁膜３ｃ、及び第２のトランジスタのゲート絶縁膜３ｄを形成する。これらの形成方法は第３の実施形態と同様である。そして第３の実施形態と同様に、第１素子領域１ｃにおいて、素子分離膜２の周囲に位置するシリコン基板１に凹部が形成されることが抑制され、素子分離膜２の近傍に位置する部分において第１のトランジスタのしきい値電圧が低下することが抑制される。なお本工程において、第３素子領域１ｅに位置するシリコン基板１のうちＮＯＭＯＳ型不揮発メモリの記憶部２４が形成されていない領域にも熱酸化膜（図示せず）が形成される。
【００５２】
次いでゲート絶縁膜３ｃ，３ｄを形成する。これらの形成方法は第３の実施形態と同様である。次いで、第３素子領域１ｅ及びその周囲に位置する素子分離膜２上にレジスト膜（図示せず）を形成する。次いで、レジスト膜、ゲート電極４ｃ，４ｄ及び素子分離膜２をマスクとして、シリコン基板１に不純物を導入する。これにより、第１素子領域１ｃに位置するシリコン基板１には低濃度不純物領域６ｃが形成され、第２素子領域１ｄに位置するシリコン基板１には低濃度不純物領域６ｄが形成される。その後、レジスト膜を除去する。
【００５３】
次いで、第１素子領域１ｃ、第２素子領域１ｄ、及びこれらの周囲に位置する素子分離膜２上にレジスト膜（図示せず）を形成する。次いで、レジスト膜並びに記憶部２４をマスクとして、シリコン基板１に不純物を導入する。これにより、第３素子領域１ｅに位置するシリコン基板１には低濃度不純物領域６ｅが形成される。その後、レジスト膜を除去する。
【００５４】
次いで、ゲート電極４ｃ，４ｄ、及び記憶部２４それぞれ上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これによりゲート電極４ｃ，４ｄ及び記憶部２４の側壁にはサイドウォール５ｃ，５ｄ，５ｅが形成される。なおこの工程において、第３素子領域１ｅに形成された熱酸化膜が除去される。
【００５５】
次いで、サイドウォール５ｃ，５ｄ，５ｅ、ゲート電極４ｃ，４ｄ、記憶部２４、及び素子分離膜２をマスクとしてシリコン基板１に不純物を導入する。これにより、不純物領域７ｃ，７ｄが形成され、かつ第３素子領域１ｅに位置するシリコン基板１には、ＮＯＭＯＳ型不揮発メモリのソース及びドレインとなる不純物領域７ｅが形成される。
このようにしてシリコン基板１には、第１及び第２のトランジスタ、並びにＮＯＭＯＳ型不揮発メモリが形成される。
【００５６】
本実施形態によっても第３の実施形態と同様の効果を得ることができる。また、ＮＯＭＯＳ型不揮発メモリの記憶部２４となる窒化シリコン膜２３を利用して酸窒化シリコン層２ｂを形成しているため、酸窒化シリコン層２ｂを形成することのみを目的として窒化シリコン膜を形成する必要がない。従って、工程数の増加を抑制できる。
【００５７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記した各実施形態において、素子分離膜２を形成した後、素子分離膜２上に窒化シリコン膜１２，２２を形成する前に、素子分離膜２をアンモニア含有雰囲気下で熱処理する工程を有していてもよい。熱処理温度は、例えば６００℃以上７００℃以下である。このようにすると、素子分離膜２の表面が窒化され、素子分離膜２に窒化シリコン膜１２，２２からの窒素が浸透しやすくなる。
【図面の簡単な説明】
【００５８】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】（Ａ）は図１の次の工程を説明するための断面図、（Ｂ）は（Ａ）に示す半導体装置をＡ−Ａ´面で切断したときの断面を示す図。
【図３】各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】各図は第３の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図５】各図は図４の次の工程を説明するための断面図。
【図６】各図は第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図７】各図は従来の半導体装置の製造方法を説明するための断面図。
【図８】（Ａ）は図７の次の工程を説明するための断面図、（Ｂ）は（Ａ）に示す半導体装置をＡ−Ａ´面で切断したときの断面を示す図。
【符号の説明】
【００５９】
１，１００…シリコン基板、１ａ…溝、１ｂ…素子領域、１ｃ，１００ｃ…第１素子領域、１ｄ，１００ｄ…第２素子領域、１ｅ…第３素子領域、２，１０２…素子分離膜、２ａ，２１，１０２ａ，１０３ａ…熱酸化膜、２ｂ…酸窒化シリコン層、３，３ｃ，３ｄ，１０３ｃ，１０３ｄ…ゲート絶縁膜、４，４ｃ，４ｄ，１０４ｃ，１０４ｄ…ゲート電極、５，５ｃ，５ｄ，５ｅ，１０５ｃ，１０５ｄ…サイドウォール、６，６ｃ，６ｄ，６ｅ，１０６ｃ，１０６ｄ…低濃度不純物領域、７，７ｃ，７ｄ，７ｅ，１０７ｃ，１０７ｄ…不純物領域、１０，１３…パッド酸化膜、１１，１２，２２…窒化シリコン膜、２３…酸化シリコン膜、２４…記憶部、５０，１５０…レジスト膜、１０２ｂ…凹部
【図１】
2008235351.tif 000003
【図２】
2008235351.tif 000004
【図３】
2008235351.tif 000005
【図４】
2008235351.tif 000006
【図５】
2008235351.tif 000007
【図６】
2008235351.tif 000008
【図７】
2008235351.tif 000009
【図８】
2008235351.tif 000010
【手続補正書】
【提出日】平成20年5月8日(2008.5.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図４及び図５の各図は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態により製造される半導体装置は、第１素子領域１ｃに第１のトランジスタを有しており、第２素子領域１ｄに第２のトランジスタを有している。第２のトランジスタの駆動電圧は第１のトランジスタの駆動電圧より高く、このため第２のトランジスタのゲート絶縁膜３ｄは、第１のトランジスタのゲート絶縁膜３ｃより厚い。以下、第１の実施形態と同様の構成については第１の実施形態と同一の符号を付し、説明を省略する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
次いで図６（Ｃ）に示すように、第１のトランジスタのゲート絶縁膜３ｃ、及び第２のトランジスタのゲート絶縁膜３ｄを形成する。これらの形成方法は第３の実施形態と同様である。そして第３の実施形態と同様に、第１素子領域１ｃにおいて、素子分離膜２の周囲に位置するシリコン基板１に凹部が形成されることが抑制され、素子分離膜２の近傍に位置する部分において第１のトランジスタのしきい値電圧が低下することが抑制される。なお本工程において、第３素子領域１ｅに位置するシリコン基板１のうちＭＯＮＯＳ型不揮発メモリの記憶部２４が形成されていない領域にも熱酸化膜（図示せず）が形成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
次いで、サイドウォール５ｃ，５ｄ，５ｅ、ゲート電極４ｃ，４ｄ、記憶部２４、及び素子分離膜２をマスクとしてシリコン基板１に不純物を導入する。これにより、不純物領域７ｃ，７ｄが形成され、かつ第３素子領域１ｅに位置するシリコン基板１には、ＭＯＮＯＳ型不揮発メモリのソース及びドレインとなる不純物領域７ｅが形成される。
このようにしてシリコン基板１には、第１及び第２のトランジスタ、並びにＭＯＮＯＳ型不揮発メモリが形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
本実施形態によっても第３の実施形態と同様の効果を得ることができる。また、ＭＯＮＯＳ型不揮発メモリの記憶部２４となる窒化シリコン膜２３を利用して酸窒化シリコン層２ｂを形成しているため、酸窒化シリコン層２ｂを形成することのみを目的として窒化シリコン膜を形成する必要がない。従って、工程数の増加を抑制できる。