(57)【要約】 【目的】  簡単な構成により複数シグネチャ分の変調処理を効率よく行えることを課題とする。【構成】  複数のＩ，Ｑデータの位相をそれぞれ＋π／４又は−π／４回転させる第１の位相回転手段１１と、前記位相回転後のＩ，Ｑデータを加算する加算手段１２と、前記加算後のＩ，Ｑデータを、ＱＰＳＫからなる拡散コードの位相を＋π／４又は−π／４とπ／２の倍数とからなる位相の和に分解した場合における前記π／２の倍数だけ位相回転させる第２の位相回転手段１４とを備える。【選択図】  図４
2008306309.tif 000002
【特許請求の範囲】
【請求項１】
入力データを拡散する拡散コードの位相を＋π／４又は−π／４とπ／２の倍数とからなる位相の和に分解し、前記入力データの位相を前記＋π／４又は−π／４回転させた後に、前記π／２の倍数だけ位相回転させることを特徴とするデジタル変調方法。
【請求項２】
入力データを拡散する拡散コードの位相を＋π／４又は−π／４とπ／２の倍数とからなる位相の和に分解し、複数の入力データの位相をそれぞれ前記＋π／４又は−π／４回転させて加算した後に、前記π／２の倍数だけ位相回転させることを特徴とするデジタル変調方法。
【請求項３】
複数のＩ，Ｑデータの位相をそれぞれ＋π／４又は−π／４回転させる第１の位相回転手段と、
前記位相回転後のＩ，Ｑデータを加算する加算手段と、
前記加算後のＩ，Ｑデータを、ＱＰＳＫからなる拡散コードの位相を＋π／４又は−π／４とπ／２の倍数とからなる位相の和に分解した場合における前記π／２の倍数だけ位相回転させる第２の位相回転手段と、
を備えたことを特徴とするデジタル変調装置。
【請求項４】
前記第２の位相回転手段は、前記加算後のＩ，Ｑデータに対するπ／２の倍数からなる位相回転を、該Ｉ，Ｑデータの入れ替えと、符号の反転とにより行うことを特徴とする請求項３記載のデジタル変調装置。
【請求項５】
複数のＩ，Ｑデータの位相をそれぞれ＋π／４又は−π／４回転させる第１の位相回転手段と、
前記位相回転後のＩ，Ｑデータを加算する加算手段と、
ＱＰＳＫからなる拡散コードの位相を−π／４又は＋π／４位相回転させる第２の位相回転手段と、
前記加算後のＩ，Ｑデータに前記位相回転後の拡散コードを乗算する乗算手段と、
を備えたことを特徴とするデジタル変調装置。
【請求項６】
前記複数のＩ，Ｑデータの内の各２組のＩ，Ｑデータが１６ＱＡＭの符号点を構成するように関係付けられていることを特徴とする請求項３又は５記載のデジタル変調装置。
【請求項７】
前記複数のＩ，Ｑデータの内の各３組のＩ，Ｑデータが６４ＱＡＭの符号点を構成するように関係付けられていることを特徴とする請求項３又は５記載のデジタル変調装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル変調方法及びその装置に関し、特に、３ＧＰＰ−ＨＳＵＰＡ（High Speed Uplink Packet Access)のダウンリンク（Ｅ−ＤＣＨ：Enhanced Dedicated Channel）で使用されるＥ−ＲＧＣＨ（E-DCH Relative Grant Channel)、Ｅ−ＨＩＣＨ（E-DCH Hybrid ARQ Indicator Channel)、及びＡＩＣＨ（Acquisition Indicator Channel)の無線区間におけるデジタル変調回路や送信電力の多重処理等に適用して好適なるものである。
【背景技術】
【０００２】
Ｗ−ＣＤＭＡ（Wideband Code Division Multiple Access）のランダムアクセスにおいては、基地局にアクセスしようとする端末がランダムに選んだプリアンブルシグネチャを基地局に送信すると、基地局ではアクセスを許可する端末を選んでそのプリアンブルシグネチャをＡＩＣＨにて応答すると共に、Positive AcknowledgementのＡＩＣＨを受信した端末のみがランダムアクセスメッセージを送信する。
また、このＷ−ＣＤＭＡでは、従来のチャネルに新たなトランスポートチャネルＥ−ＤＣＨ（Enhanced Dedicated Channel）を符号分割多重することで、従来の個別音声通信サービスとエンハンスト・アップリンクの高速データ通信サービスとを同時に使用可能となっている。このエンハンスト・アップリンクでは、無線リソースのスヶジューリングは基地局で行うものの、上り無線リソースを直接制御するのは端末側であるため、端末が使用してよい電力を基地局から端末に許可する（グラントを与える）方法をとっている。以下にＨＳＵＰＡで拡張された幾つかのチャネルを概説する。
Ｅ−ＤＰＤＣＨ（Enhanced Dedicated Phisical Data Channel）は、エンハンスト・アップリンクの基本となる上りチャネルであり、送信すべきデータ量と、基地局が各ユーザに認めた送信電力の制限に応じて、伝送フォーマットをタイムスロット（１０ｍｓ又は２ｍｓ）毎に変更する。Ｅ−ＤＰＣＣＨ（Enhanced Dedicated Phisical Control Channel）は、Ｅ−ＤＰＤＣＨの伝送フォーマット、再送シーケンス番号などを伝送する上り個別チャネルである。
一方、Ｅ−ＡＧＣＨ（E-DCH Absolute Grant Channel）は、各ＵＥに送信を許可する最大電力を通知する下り共有チャネルであり、各ＵＥの識別情報を含めることで、どのＵＥ向けの通知かを区別可能としている。また、Ｅ−ＲＧＣＨ（E-DCH Relative Grant Channel）は、各ＵＥに送信を許可する電力を現在より一定幅で上下する指示を通知する下り共有チャネルであり、所謂直交シグネチャ方式により各ＵＥに対する通知を多重化可能である。更に、Ｅ−ＨＩＣＨ（E-DCH Hybrid ARQ Indicator Channel）は、各ＵＥからの送信データを基地局側で正しく受信できたか否かをＵＥに通知する下り共有チャネルであり、同じく直交シグネチャ方式により各ＵＥに対する通知を多重化可能である。本発明はこのようなデジタル変調回路や送信電力の多重処理等に適用して好適である。
【０００３】
図１９は従来のデジタル変調回路のブロック図で、拡散後のチャネルデータに電力の重み付けをして合成するデジタル変調回路を示している。図において、αｎはチャネルデータの位相、ＣｄｎはChannelization code（以下、チャネルコードと呼ぶ）、βｎはScrambling Code（以下、スクランブルコードと呼ぶ）の位相、Ｗｎは送信電力、ｎはチャネル番号であり、単一の変調回路を使用して１チップ期間中に８チャネル分のデータを時分割多重可能である。
【０００４】
図２０にその動作タイミングチャートを示す。ＣＨ０のＩ，Ｑデータｅｊα０に対して、チャネルコードＣｄ０と複素スクランブルコードｅｊβ０との積からなる拡散コードｅｊγ０（＝Ｃｄ０＊ｅｊβ０）を乗算すると共に、該拡散後のチャネルデータｅｊθ０に送信電力（振幅成分）Ｗ０を乗算してチャネルＣＨ０分の送信電力オフセット（＝Ｗ０＊
ｅｊθ０）を求める。このような処理をパイプライン方式により８チャネル（ＣＨ０〜ＣＨ７）分実行すると共に、各チャネルの送信電力オフセットを累積加算することで１チップ時間当たりの総送信電力ｈを求める。この例のチップレートは３.８４Ｍｃｐｓであるため、３０.７２ＭＨｚ(＝３.８４ＭＨｚ×８サイクル)のクロックを使用することで、８サイクル以内に総送信電力を算出可能である。
【０００５】
ＨＳＵＰＡにおいても基地局が認識した複数シグネチャを端末に応答することが行われ、チャネル毎に複数シグネチャを多重して送信する必要がある。シグネチャとは、Ｅ−ＲＧＣＨ，Ｅ−ＨＩＣＨ，ＡＩＣＨで使用するシンボルデータパターンであり、チャネル毎に複数パターンを使用でき、同一時間に同一の拡散コード及び送信電力値を使用して送信可能である（非特許文献１，２）。
【特許文献１】特開２００３−２９８５０６号
【非特許文献１】3GPP TS 25.211 V7.0.0 (2006-03)：”Physical channels and mapping of transport channels onto physical channels (FDD) (Release 7)”・5.3.2.4：E-DCH Relative Grant Channel  ・5.3.3.7：Acquisition Indicator Channel (ＡＩＣＨ)
【非特許文献２】3GPP TS 25.213 V7.0.0 (2006-03)：”Spreading and modulation (FDD) (Release 7)”・5.1：Spreading  ・5.1.1：Modulation mapper  ・5.1.5：Channel combining
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来のデジタル変調回路で更に複数シグネチャ分を多重しようとすると、１シグネチャ当たり１チャネル分の回路リソースを必要とするため、上記の変調回路を複数シグネチャ分並列に設けるか、或いは、クロック周波数を複数倍にする必要があった。
【０００７】
本発明は上記従来技術の問題点に鑑みなされたもので、その目的は、簡単な構成により複数シグネチャ分の変調処理を効率よく行えるデジタル変調方法及びその装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の態様によるデジタル変調方法は、入力データを拡散する拡散コードの位相を＋π／４又は−π／４とπ／２の倍数とからなる位相の和に分解し、前記入力データの位相を前記＋π／４又は−π／４回転させた後に、前記π／２の倍数だけ位相回転させるものである。
【０００９】
具体的には、例えば、ＱＰＳＫからなる拡散コードの位相を＋π／４とｍ×π／２（ｍ＝０〜３）とからなる位相の和に分解し、入力のＩ，Ｑデータの位相を前記＋π／４回転させた後に、前記ｍ×π／２（ｍ＝０〜３）だけ位相回転させる。または、ＱＰＳＫからなる拡散コードの位相を−π／４とｍ×π／２（ｍ＝１〜４）とからなる位相の和に分解し、入力のＩ，Ｑデータの位相を前記−π／４回転させた後に、前記ｍ×π／２（ｍ＝１〜４）だけ位相回転させる。
【００１０】
本発明によれば、入力のＩ，Ｑデータは単位振幅を有するため、±π／４の位相回転処理はテーブル等を参照することで容易（一律）に行える。一方、Ｉ，Ｑデータに対するπ／２の倍数の位相回転処理は、該Ｉ，Ｑデータの入れ替えと、符号の変換処理とにより一律に行えるため、前記π／４回転後のＩ，Ｑデータが、電力の重み付けや多重（加算）処理等によりその振幅が様々に変化していても、これを簡単に行える。
【００１１】
本発明の第２の態様によるデジタル変調方法は、入力データを拡散する拡散コードの位相を＋π／４又は−π／４とπ／２の倍数とからなる位相の和に分解し、複数の入力データの位相をそれぞれ前記＋π／４又は−π／４回転させて加算した後に、前記π／２の倍数だけ位相回転させるものである。従って、例えば、±π／４回転後のＩ，Ｑデータを加算することで、該Ｉ，Ｑデータの振幅が様々に変化しても、π／２の倍数による回転処理はＩ，Ｑデータの入れ替えと符号の変換により容易に行える。
【００１２】
次に、上記本発明の動作原理を説明する。一般に、ｍ個のシグネチャｅｊαｎをｍ種の拡散コードＣｄｎ＊ｅｊβｎで拡散した後、ｍ個の電力Ｗｎで重み付けした場合の総送信電力は（１）式で求められる。
【００１３】
【数１】
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【００１４】
例えば、ｍ＝８とすると、（１）式は（２）式で表せる。
【００１５】
【数２】
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【００１６】
今、８つのシグネチャに対する拡散コード及び送信電力が同一（即ち、Ｃｄ０＝Ｃｄ１…＝Ｃｄ７，β０＝β１…＝β７，Ｗ０＝Ｗ１…＝Ｗ７）であるとすると、(２)式をｅｊγ０，Ｗ０を使用して表現することが可能であり、これによって（２)式は（３）式となる。
【００１７】
【数３】
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【００１８】
更に、拡散コードｅｊγ０のとり得る位相角はπ／４，３π／４，５π／４，７π／４であることから、それぞれは、π／４＋０，π／４＋π／２，π／４＋２π／２，π／４＋３π／２(即ち、４５°成分＋９０°成分)に分解できる。これは、＋π／４位相回転したＩ，Ｑデータに、−π／４位相回転させた拡散コードを掛け合わせることと等価であり、これによって、（３）式と等価な(４)式が得られる。
【００１９】
【数４】
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【００２０】
その結果、図１に示すような回路を構成できる。図１において、ブロックＢＬ１の構成は（５）式の部分に該当し、最大８個分のＩ，Ｑシグネチャをそれぞれ＋π／４位相回転させて後、これらを加算する構成となっている。
【００２１】
【数５】
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【００２２】
また、ブロックＢＬ２の構成は（６）式の部分に該当し、スクランブルコードとチャネルコードとの積を−π／４位相回転させる構成となっている。
【００２３】
【数６】
2008306309.tif 000008
【００２４】
スクランブルコードとチャネルコードとの積はＱＰＳＫに相当する符号点配置を有することから、これを−π／４位相回転した結果は、０，π／２，２π／２，３π／２の符号点配置となる。従って、ブロックＢＬ３における乗算処理は、ブロックＢＬ１における加算後のシグネチャを、ブロックＢＬ２の出力の拡散コードに従ってπ／２の倍数だけ位相回転させることと等価になり、この位相回転処理は、Ｉ，Ｑデータの入れ替えと、符号の変換処理とにより容易に行える。
【００２５】
図２は本発明の動作原理｛上記（４）式｝を説明する図で、予めπ／４位相回転させたＩ，Ｑデータに、−π／４位相回転させた拡散コードを乗算する場合を具体的に示している。図２（ａ）は入力のＩ，Ｑデータに拡散コードをそのまま掛け合わせた通常の乗算結果を示している。例えば、入力のＩ，Ｑデータ（１，１）＝π／４にコード（１，１）＝π／４を乗算した結果の出力Ｉ，Ｑデータは（０，１）＝π／２であり、また入力のＩ，Ｑデータ（１，１）＝π／４にコード（−１，１）＝３π／４を乗算した結果の出力Ｉ，Ｑデータは（−１，０）＝πである。以下も同様である。一方、図２（ｂ）は入力のＩ，Ｑデータをπ／４位相回転させた結果を示し、また図２（ｃ）はＱＰＳＫコードを−π／４位相回転させた結果を示している。更に、図２（ｄ）は図２（ｂ）の出力に図２（ｃ）の出力を掛け合わせた場合を示しており、この乗算結果は図２（ａ）の乗算結果と同一となっている。
【００２６】
なお、上記図２とは逆の方法でも同じ処理結果が得られる。図３は本発明の他の動作原理を示す図で、予め−π／４位相回転させたＩ，Ｑデータに、π／４位相回転させたコードを乗算する場合を示している。図３（ａ）は上記図２（ａ）と同様に入力のＩ，Ｑデータに拡散コードをそのまま掛け合わせた通常の乗算結果を示している。一方、図３（ｂ）は入力のＩ，Ｑデータを−π／４位相回転させた結果を示し、また図３（ｃ）はＱＰＳＫコードをπ／４位相回転させた結果を示している。更に、図３（ｄ）は図３（ｂ）の出力に図３（ｃ）の出力を掛け合わせた場合を示しており、この乗算結果は図３（ａ）の乗算
結果と同一となっている。なお、図２（ａ）及び図３（ａ）の入力Ｉ、Ｑデータについては、他にも（１，０），（０，１），（−１，０），（０，−１）が存在し得るが、これらについても同様に処理できる。
【００２７】
本発明の第３の態様によるデジタル変調装置は、複数のＩ，Ｑデータの位相をそれぞれ＋π／４又は−π／４回転させる第１の位相回転手段と、前記位相回転後のＩ，Ｑデータを加算する加算手段と、前記加算後のＩ，Ｑデータを、ＱＰＳＫからなる拡散コードの位相を＋π／４又は−π／４とπ／２の倍数とからなる位相の和に分解した場合における前記π／２の倍数だけ位相回転させる第２の位相回転手段と、を備えたものである。従って、簡単な構成により複数シグネチャ分の変調処理を効率よく行える。
【００２８】
本発明の第４の態様では、前記第２の位相回転手段は、前記加算後のＩ，Ｑデータに対するπ／２の倍数からなる位相回転を、該Ｉ，Ｑデータの入れ替えと、符号の反転とにより行う。
【００２９】
本発明の第５の態様によるデジタル変調装置は、複数のＩ，Ｑデータの位相をそれぞれ＋π／４又は−π／４回転させる第１の位相回転手段と、前記位相回転後のＩ，Ｑデータを加算する加算手段と、ＱＰＳＫからなる拡散コードの位相を−π／４又は＋π／４位相回転させる第２の位相回転手段と、前記加算後のＩ，Ｑデータに前記位相回転後の拡散コードを乗算する乗算手段と、を備えたものである。
【００３０】
本発明の第６の態様では、前記複数のＩ，Ｑデータの内の各２組のＩ，Ｑデータが１６ＱＡＭの符号点を構成するように関係付けられている。従って、１６ＱＡＭについての信号処理も簡単な構成で容易に行える。
【００３１】
本発明の第７の態様では、前記複数のＩ，Ｑデータの内の各３組のＩ，Ｑデータが６４ＱＡＭの符号点を構成するように関係付けられている。従って、６４ＱＡＭについての信号処理も簡単な構成で容易に行える。
【発明の効果】
【００３２】
以上述べた如く本発明によれば、簡単な構成及び処理で複数シグネチャ分を高速かつ効率よく処理できるため、扱うシグネチャ数の増大によらず、回路規模の増大を充分に抑制できる。
【発明を実施するための最良の形態】
【００３３】
以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
【００３４】
図４は実施の形態によるデジタル変調回路のブロック図で、チャネル当たり８シグネチャ分のＩ，Ｑデータを並列処理可能な場合を示している。図において、１１は入力Ｉ，Ｑデータの位相をπ／４回転させるπ／４位相回転部部、１２は前記回転後のＩ，Ｑデータを加算する入力データ合成部、１３はチャネルコードとスクランブルコードを乗算して拡散コードを生成する乗算器、１４は前記加算後のＩ，Ｑデータを拡散コードに従ってｍ×π／２（ｍ＝０〜３）だけ位相回転させるｍ×π／２位相回転部、１５は前記回転後のＩ，Ｑデータに電力の重み付けを行う電力補正部、１６は前記電力補正後のＩ，Ｑデータを累積加算する巡回加算部である。
【００３５】
図５は実施の形態によるデジタル変調回路のブロック図で、図４のブロック内構成を具体的に示している。入力のＩ，Ｑデータは符号１ビット（±）とデータ１ビット（１／０）の各２ビットからなる。π／４位相回転部部１１は、８シグネチャ分のＩ，Ｑデータを
並列に処理可能であり、各入力のＩ，Ｑデータをπ／４だけ位相回転させる。入力データ合成部１２は、回転後のＩ，ＱデータをＩ，Ｑ別に加算する。加算後のＩ，Ｑデータは各５ビットを要し、後段の各処理部におけるビット容量を図に付記する。
【００３６】
一方、スクランブルコードｅｊβｎとチャネルコードＣｄｎ（最初はｎ＝０）とを乗算し、乗算結果の拡散コードを−π／４位相回転部１４ａで−π／４位相回転させる。即ち、加算後のＩ，Ｑデータに作用させるｍ×π／２（ｍ＝０〜３）の回転成分を求める。
そして、ｍ×π／２位相回転部１４では前記加算後のＩ，Ｑデータに−π／４位相回転後の拡散コードｅｊγｎを乗算することで該加算後の１，Ｑデータをｍ×π／２だけ位相回転させ、こうしてチャネル当たりの送信電力オフセットを求める。更に、電力補正部１５は、前記求めた送信電力オフセットに１シグネチャ当りの送信電力Ｗｎを乗算して８シグネチャ分の送信電力を求める。そして、巡回加算部１６は、電力補正後のＩ，Ｑデータをｎ＝０〜７の８チャネル分累積加算して１チップ期間内に多重される８チャネル（最大８×８シグネチャ）分の総送信電力を求める。
【００３７】
図６は実施の形態によるデジタル変調回路の動作タイミングチャート（１）で、チャネルＣＨ０のタイミングにのみ８個のシグネチャパターンが入力し、他のＣＨ１〜ＣＨ７のタイミングにおける入力データは無し（ｉｄｌｅ）の場合を示している。ＣＨ０の８つのＩ，Ｑシグネチャｅｊα００〜ｅｊα０７を一斉にπ／４位相回転させた後、それらの加算出力にチャネルＣＨ０の拡散コードｅｊγ０を乗算する。更に、得られた積の信号（送信電力オフセット）ｅｊθ０に電力の重み付け（振幅成分）Ｗ０を乗算してチャネルＣＨ０の送信電力Ｗ０＊ｅｊθ０を求める。以上の処理をパイプライン方式によりＣＨ０〜ＣＨ７の８チャネル分行うが、この例ではＣＨ１〜ＣＨ７のＩ，Ｑデータが存在しないため、最終的にＣＨ０の送信電力が総送信電力となる。チップレートが３.８４Ｍｃｐｓであるとすると、３０.７２ＭＨｚ(＝３.８４ＭＨｚ×８サイクル)のクロックにより８サイクル以内に総送信電力を算出可能である。
【００３８】
図７は実施の形態によるデジタル変調回路の動作タイミングチャート（２）で、ＡＩＣＨ等のシグネチャを使用するチャネルＣＨ０の８シグネチャパターンと、シグネチャを使用しない個別チャネルＣＨ１〜ＣＨ７のチャネルデータとが混在した場合を示している。個別チャネルＣＨ１〜ＣＨ７のＩ，ＱデータはＳｉｇ０に相当するラインから入力され、他のＳｉｇ１〜７のラインには固定のＩ，Ｑデータ（０，０）が入力されている。ＣＨ０の８シグネチャパターンは図６と同様に処理される。次いでＣＨ１〜ＣＨ７のＩ，Ｑデータｅｊα１０〜ｅｊα７０がＳｉｇ０のラインに入力すると共に、他のラインのＩ，Ｑデータは原点（０，０）にクリップされている。これらについてもＩ，Ｑデータ（０，０）として同様に処理され、結果として、ＣＨ０の８シグネチャ分の送信電力とシグネチャを使用しないＣＨ１〜７の７チャネル分の送信電力の総和を算出する。
【００３９】
図８〜図１１は実施の形態によるデジタル変調回路の動作例を示す図（１）〜（４）で、デジタル変調回路の動作を具体的数値例に従って詳細に説明する。図８（Ａ）に入力データを示す。ＣＨ０には８シグネチャ分のＩ，Ｑパターンが入力しており、続くＣＨ１〜ＣＨ７にはシグネチャを使用しないチャネルのＩ，Ｑデータが入力している。Ｉ，Ｑデータ（−１／０／１）は符号１ビットとデータ１ビットの各２ビットからなり、符号ビットは「０」が正、「１」が負を表す。
【００４０】
図８（Ｂ）にπ／４位相回転後のＩ，Ｑデータを示す。π／４の位相回転処理は図９（Ａ）のπ／４位相回転処理テーブルを使用することで容易（一律）に行える。図９（Ａ）において、入力データとしては原点（０，０）を含む符号点ｈ〜ｇが存在し得る。図９（Ｂ）の（ａ）に符号点の座標を示す。原点の座標（Ｉ，Ｑ）＝（０，０）であり、これをπ／４位相回転しても出力（Ｉ，Ｑ）＝（０，０）である。また、符号点ｈの座標（Ｉ，
Ｑ）＝（１，０）であり、これをπ／４位相回転すると出力（Ｉ，Ｑ）＝（１，１）となる。更に、符号点ａの座標（Ｉ，Ｑ）＝（１，１）であり、これをπ／４位相回転すると出力（Ｉ，Ｑ）＝（０，１）となる。以下、同様である。図９（Ｂ）の（ｂ）にπ／４回転後の符号点を示す。
【００４１】
次に、入力データ合成部１２は、π／４位相回転されたＩ，ＱデータをＩ，Ｑ別に加算する。図１０（Ａ）に加算後のチャネル電力を示す。Ｉ，Ｑデータは各々−１，０，＋１の値を取り得るので、加算結果はＩ，Ｑデータ共に−８〜＋８の範囲の値をとり得る。これを２進数で表すと「１１０００」〜「０１０００」であり、符号１ビットと、データ４ビットの各５ビットで表される。
【００４２】
次にｍ×π／２位相回転部１４では、まずＣＨ０のチャネルコードＣｄ０とスクランブルコードｅｊβ０との掛け算結果を−π／４位相回転させた値ｅｊγ０に基づき入力のＩ，Ｑデータに対するｍ×π／２（但し、ｍ＝０〜３）の位相回転処理を行う。シグネチャパターンに乗算するコードは８パターン分につき同一のコード（Ｃｄ０，ｅｊβ０）を使用できるため、上記加算後のＩ，Ｑデータに対してｍ×π／２単位の位相回転を行える。
【００４３】
図１０（Ｂ）にｍ×π／２位相回転処理テーブルを示し、π／２の倍数からなる位相回転処理はこのテーブルに従って一律に行える。例えば、入力データ（Ｉ，Ｑ）とする場合に、拡散コード（Ｉ，Ｑ）が回転角０の場合は入力がそのまま出力データ（Ｉ，Ｑ）となり、拡散コード（Ｉ，Ｑ）が回転角π／２の場合は出力データ（−Ｑ，Ｉ）となる。また拡散コード（Ｉ，Ｑ）が回転角π（１，１）の場合は出力データ（−Ｉ，−Ｑ）となり、拡散コード（Ｉ，Ｑ）が回転角３π／２の場合は出力データ（−Ｉ，−Ｑ）となる。このように、π／２の倍数からなる位相回転処理はＩ，Ｑデータの入れ替えと符号の反転処理とで一律に行える。
【００４４】
図１０（Ｃ）にπ／２の位相回転例についての符号遷移を示す。図の（ａ）において、符号ａ（１，１）はπ／２回転する度に符号ｃ（−１，１）→符号ｅ（−１，−１）→符号ｇ（１，−１）→符号ａ（１，１）と遷移しており、常に新（Ｉ，Ｑ）＝（−Ｑ，Ｉ）の関係となっている。また図の（ｂ）において、符号ｈ（１，０）はπ／２回転する度に符号ｂ（０，１）→符号ｄ（−１，０）→符号ｆ（０，−１）→符号ｈ（１，０）と遷移しており、同じく、新（Ｉ，Ｑ）＝（−Ｑ，Ｉ）の関係となっている。
【００４５】
上記同様にして、ＣＨ１〜ＣＨ７の各Ｉ，Ｑデータについても拡散コードｅｊγ１〜ｅｊγ７に従ってそれぞれにπ／２の倍数からなる位相回転処理を行い、こうして、図１１（Ａ）に示すｍ×π／２位相回転後の送信電力オフセットが得られる。次に電力補正部１５では、各チャネルの送信電力オフセットに電力の重み付けを行い、こうして、図１１（Ｂ）に示す補正後の送信電力オフセットが得られる。更に、巡回加算部１６ではチャネル毎の送信電力を累積加算する。図１１（Ｃ）に累積加算後の送信電力を示す。本実施の形態では８シグネチャ分のＩ，Ｑデータをパラレル処理可能なため、従来と同じ時間で最大８×８シグネチャ分の送信電力を求められる。
【００４６】
図１２〜図１４は本発明の１６ＱＡＭ変調回路への適用例を説明する図（１）〜（３）で、図１２（Ａ）は入力Ｉ，Ｑデータによる１６ＱＡＭのコンステレーションを示している。一般に、１６ＱＡＭは、２組のＱＰＳＫデータｄ０（Ｉ０，Ｑ０），ｄ１（Ｉ１，Ｑ１）に異なる電力の重み付けをして合成することにより生成できる。図１２（Ａ）は第１のＩ，Ｑデータｄ０（Ｉ０，Ｑ０）に２倍の重み付けをして得られる４つのベクトルに第２のＩ．Ｑデータｄ１（Ｉ１，Ｑ１）により得られる４つのベクトルを加算した場合を示している。この場合は、第１のデータｄ０でＩ，Ｑ座標上の各象限のベクトルが決まり、第２のデータｄ１で各象限における符号点のベクトルが決まる。そして、これらのベクト
ルを加算することで１６ＱＡＭの符号点を特定できる。
【００４７】
図１２（Ｂ）はπ／４回転後のＩ，Ｑデータによる１６ＱＡＭのコンステレーションを示している。このコンステレーションは、π／４回転後の第１のＩ，Ｑデータｄ０（Ｉ０，Ｑ０）を２倍したベクトルに、π／４回転後の第２のＩ，Ｑデータｄ１（Ｉ１，Ｑ１）によるベクトルを加算（合成）しても良いし、または、回転前の第１のＩ，Ｑデータｄ０（Ｉ０，Ｑ０）を２倍したベクトルに、回転前の第２のＩ，Ｑデータｄ１（Ｉ１，Ｑ１）を加算（合成）したものの全体をπ／４回転させても良い。
【００４８】
図１３は１チャネル分の入力Ｉ，Ｑデータ（ｄ０，ｄ１）を処理可能な１６ＱＡＭ変調回路の回路図を示している。この例の入力データ合成部１２では、π／４回転後の第１のＩ，Ｑデータｄ０（Ｉ０，Ｑ０）を２倍し、これにπ／４回転後の第２のＩ，Ｑデータｄ１（Ｉ１，Ｑ１）を加算する構成となっている。その他の構成については上記図５で述べたものと同様で良い。
【００４９】
図１４は最大８シグネチャ分の入力Ｉ，Ｑデータ（ｄ０，ｄ１）〜（ｄ１４，ｄ１５）を並列処理可能な場合を示している。入力データ合成部１２において、加算器１２ａはπ／４回転後の最大８シグネチャ分の各第１のＩ，Ｑデータｄ０，ｄ２，ｄ４，ｄ６，ｄ８，ｄ１０，ｄ１２，ｄ１４を加算し、加算器１２ｂはπ／４回転後の最大８シグネチャ分の各第２のＩ，Ｑデータｄ１，ｄ３，ｄ５，ｄ７，ｄ９，ｄ１１，ｄ１３，ｄ１５を加算する。そして、加算器１２ａの出力を２倍したものに、加算器１２ｂの出力を加算する構成となっている。その他の構成については上記図５で述べたものと同様で良い。
【００５０】
図１５〜図１８は本発明の６４ＱＡＭ変調回路への適用例を説明する図（１）〜（４）で、図１５は入力Ｉ，Ｑデータによる６４ＱＡＭのコンステレーションを示している。一般に、６４ＱＡＭは、３組のＱＰＳＫデータｄ０（Ｉ０，Ｑ０），ｄ１（Ｉ１，Ｑ１）、ｄ２（Ｉ２，Ｑ２）にそれぞれ異なる電力の重み付けをして合成することにより生成できる。図１５は第１のＩ，Ｑデータｄ０（Ｉ０，Ｑ０）に４倍の重み付けをして得られる４つのベクトルに、第２のＩ．Ｑデータｄ１（Ｉ１，Ｑ１）に２倍の重み付けをして得られる４つのベクトルと、第３のＩ．Ｑデータｄ２（Ｉ２，Ｑ２）により得られる４つのベクトルを加算した場合を示している。この場合は、第１のデータｄ０でＩ，Ｑ座標上の各象限のベクトルが決まり、第２，第３のデータｄ１，ｄ２で各象限における１６個の符号点のベクトルが決まる。そして、これらのベクトルを加算することで６４ＱＡＭの符号点を特定できる。
【００５１】
図１６はπ／４回転後のＩ，Ｑデータによる６４ＱＡＭのコンステレーションを示している。このコンステレーションは、π／４回転後の第１のＩ，Ｑデータｄ０（Ｉ０，Ｑ０）を４倍したベクトルに、π／４回転後の第２のＩ，Ｑデータｄ１（Ｉ１，Ｑ１）を２倍したベクトルと、π／４回転後の第３のＩ，Ｑデータｄ２（Ｉ２，Ｑ２）によるベクトルを加算（合成）しても良いし、または、回転前の第１のＩ，Ｑデータｄ０（Ｉ０，Ｑ０）を４倍したベクトルに、回転前の第２のＩ，Ｑデータｄ１（Ｉ１，Ｑ１）を２倍したベクトルと、回転前の第３のＩ，Ｑデータｄ２（Ｉ２，Ｑ２）を加算（合成）したものの全体をπ／４回転させても良い。
【００５２】
図１７は１チャネル分の入力Ｉ，Ｑデータ（ｄ０，ｄ１、ｄ２）を処理可能な６４ＱＡＭ変調回路の回路図を示している。この例の入力データ合成部１２では、π／４回転後の第１のＩ，Ｑデータｄ０（Ｉ０，Ｑ０）を４倍し、これにπ／４回転後の第２のＩ，Ｑデータｄ１（Ｉ１，Ｑ１）を２倍したものと、π／４回転後の第３のＩ，Ｑデータｄ２（Ｉ２，Ｑ２）を加算する構成となっている。その他の構成については上記図５で述べたものと同様で良い。
【００５３】
図１８は最大８シグネチャ分の入力Ｉ，Ｑデータ（ｄ０，ｄ１、ｄ２）〜（ｄ２１，ｄ２２，ｄ２３）を並列処理可能な場合を示している。入力データ合成部１２において、加算器１２ａはπ／４回転後の最大８シグネチャ分の各第１のＩ，Ｑデータｄ０，ｄ３，ｄ６，ｄ９，ｄ１２，ｄ１５，ｄ１８，ｄ２１を加算し、加算器１２ｂはπ／４回転後の最大８シグネチャ分の各第２のＩ，Ｑデータｄ１，ｄ４，ｄ７，ｄ１０，ｄ１３，ｄ１６，ｄ１９，ｄ２２を加算し、加算器１２ｃはπ／４回転後の最大８シグネチャ分の各第３のＩ，Ｑデータｄ２，ｄ５，ｄ８，ｄ１１，ｄ１４，ｄ１７，ｄ２０，ｄ２３を加算する。そして、加算器１２ａの出力を４倍したものに、加算器１２ｂの出力を２倍したものと、加算器１２ｃの出力を加算する構成となっている。その他の構成については上記図５で述べたものと同様で良い。
【００５４】
なお、上記実施の形態では、π／４位相回転させて加算したＩ，Ｑデータに−π／４位相回転させた拡散コードを乗算したがこれに限らない。−π／４位相回転させて加算したＩ，Ｑデータにπ／４位相回転させた拡散コードを乗算しても良い。
【００５５】
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で各部の構成、制御、処理及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【図面の簡単な説明】
【００５６】
【図１】本発明の原理を説明する図（１）である。
【図２】本発明の原理を説明する図（２）である。
【図３】本発明の原理を説明する図（３）である。
【図４】実施の形態によるデジタル変調回路のブロック図である。
【図５】実施の形態によるデジタル変調回路のブロック図である。
【図６】実施の形態によるデジタル変調回路の動作タイミングチャート（１）である。
【図７】実施の形態によるデジタル変調回路の動作タイミングチャート（２）である。
【図８】実施の形態によるデジタル変調回路の動作例を示す図（１）である。
【図９】実施の形態によるデジタル変調回路の動作例を示す図（２）である。
【図１０】実施の形態によるデジタル変調回路の動作例を示す図（３）である。
【図１１】実施の形態によるデジタル変調回路の動作例を示す図（４）である。
【図１２】本発明の１６ＱＡＭ変調回路への適用例を説明する図（１）である。
【図１３】本発明の１６ＱＡＭ変調回路への適用例を説明する図（２）である。
【図１４】本発明の１６ＱＡＭ変調回路への適用例を説明する図（３）である。
【図１５】本発明の６４ＱＡＭ変調回路への適用例を説明する図（１）である。
【図１６】本発明の６４ＱＡＭ変調回路への適用例を説明する図（２）である。
【図１７】本発明の６４ＱＡＭ変調回路への適用例を説明する図（３）である。
【図１８】本発明の６４ＱＡＭ変調回路への適用例を説明する図（４）である。
【図１９】従来のデジタル変調回路のブロック図である。
【図２０】従来のデジタル変調回路の動作タイミングチャートである。
【符号の説明】
【００５７】
１１  π／４位相回転部
１２  入力データ合成部
１３  コード乗算器
１４  ｍ×π／２位相回転部
１５  電力補正部
１６  巡回加算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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