(57)【要約】【課題】抵抗配線の微小な抵抗値変化の場合に良品と判断する。【解決手段】抵抗配線１２と抵抗配線１２の経路途中の電位を判定する判定回路１４とを備える。抵抗配線１２は、半導体チップ１１における外周部に設けられ、一端が電源Ｖｃｃに接続され、他端を接地されるように配置される。抵抗配線１２における電源Ｖｃｃおよび接地への接続点は、半導体チップの外周部の角部Ｐ１に配置され、抵抗配線１２における判定回路１４への接続点は、角部Ｐ１と対角をなす外周部の角部Ｐ２に配置される。このような構成の半導体装置によれば、外周部においてチッピングＢや層間絶縁膜の剥離等が生じた場合、抵抗配線１２の抵抗値が変化する。判定回路１４は、この抵抗配線１２の抵抗変化を判定し、所定以上の抵抗値の変化がある場合には不良品であり、微小な抵抗値の変化の場合に良品と判断する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップの外周部に配設され、一端を第１の電源に接続し、他端を第２の電源に接続した抵抗配線と、
前記抵抗配線の経路途中の電位を判定する判定回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記判定回路は、前記抵抗配線の経路途中の電位が第１の電位を超える場合あるいは該第１の電位よりも低い第２の電位未満である場合に、前記抵抗配線が異常であるとの判定結果を出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記抵抗配線における前記第１および第２の電源への接続点は、半導体チップの四隅の一つとなる外周部に配置され、
前記抵抗配線における前記判定回路への接続点は、前記四隅の一つと対角をなす隅における外周部に配置されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記判定回路は、
前記抵抗配線の経路途中に存在する第１のノードの電位を判定し、該第１のノードの電位が第１の電位を超える場合あるいは該第１の電位よりも低い第２の電位未満である場合に、前記抵抗配線が異常であるとの判定結果を出力する第１の判定回路と、
前記抵抗配線の経路途中に存在する、前記第１のノードとは異なる第２のノードにおける電位を判定し、該第２のノードの電位が第３の電位を超える場合あるいは該第３の電位よりも低い第４の電位未満である場合に、前記抵抗配線が異常であるとの判定結果を出力する第２の判定回路と、
を備えることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記抵抗配線における前記第１および第２の電源への接続点は、半導体チップの四隅内の第１の隅となる外周部に配置され、
前記第１のノードは、前記第１の隅と対角をなす第２の隅における外周部に配置され、
前記第２のノードは、前記第１および第２の隅を除く四隅の他の隅における外周部に配置されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記抵抗配線の経路途中に該経路を開閉するスイッチ素子を含み、
該スイッチ素子は、前記判定回路を動作させる際に前記経路を閉じるように制御されることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記半導体チップは、
前記半導体チップ上に設けられ、第１の絶縁材料によって形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に設けられ、前記第１の絶縁材料とは異なる第２の絶縁材料によって形成された第２の層間絶縁膜と、
を備えると共に、回路形成領域を有し、
前記抵抗配線は、前記回路形成領域の外側である前記外周部に設けられ、導電プラグを含んで構成された配線構造を有し、前記第１の層間絶縁膜と前記第２の層間絶縁膜との界面を貫通していることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記配線構造は、前記外周部に沿って延在するビアチェーンとして構成されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記ビアチェーンは、前記外周部の略全体に渡って延在していることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記回路形成領域を包囲するシールリングを備え、
前記配線構造は、前記シールリングの外側に設けられていることを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、チッピング等の検出機能を有する半導体装置に係る。
【背景技術】
【０００２】
半導体装置の製造においては、トランジスタ等からなる所定の回路が形成されたウエハをダイシングすることにより、個片化された半導体チップが得られる。ところが、ダイシングの際、チッピング（切断面の凹凸）、クラックまたは層間絶縁膜の剥離が発生することがある。従来、このようなチッピング、クラックや層間絶縁膜の剥離を検出すべく、ダイシング後の各半導体チップに対して、光学顕微鏡を用いた外観確認を実行していた。
【０００３】
しかしながら、ウエハ径の拡大およびチップサイズの縮小に伴い、時間的な制約から全数検査を行うことが困難になってきている。また、チッピング等が発生しているにも関わらず、光学顕微鏡の解像力の限界から、そのチッピング等を検出できないこともある。
【０００４】
これに対して、特許文献１〜３には、ダイシング後に生じたクラックを電気的に検出することが可能な半導体チップが開示されている。これらの文献においては、半導体チップの周縁部に、配線等の導電層が設けられている。半導体チップにクラックが発生すると、その導電層が切断されるため、クラックの発生を電気的な変化として検出することが可能である。
【０００５】
例えば、特許文献１、２においては、両端にパッド（ＰＡＤ）を接続し、外周部に沿って配置された配線を備え、パッド間の抵抗値の変化を読み取ることで良否を判別することができる。また、特許文献３では、外周部に沿って配置された配線を備え、配線の一端に検出信号発生手段を接続し（より具体的には接地し）、配線の他端にイネーブル信号発生手段を接続して半導体チップに欠けが生じた場合の電圧変化を捉えることができる。
【０００６】
【特許文献１】特開平７−１９３１０８号公報
【特許文献２】特開２００５−２７７３３８号公報
【特許文献３】特開２０００−３１２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１あるいは２に開示される半導体装置では、外周部に沿って配置された配線の抵抗値を読み取ることで、半導体装置のチッピング等による不具合をきめ細かく検出することが可能である。しかしながら、パッドおよびパッドに接続されるパッケージの端子を用意し、外部にパッド間の抵抗値を測定するためのテスター等を準備する必要がある。このため、半導体装置のチッピング等の検査に係るコストアップが大きくなってしてしまう。
【０００８】
これに対し、特許文献３に開示される半導体装置では、イネーブル信号発生手段を半導体装置内に内蔵するため、テスト用のパッドおよびテスターが不要であり、半導体装置の検査に係るコストアップがほとんど無い。しかし、イネーブル信号発生手段は、配線の断続を論理回路で単に２値的に判定するだけである。したがって、良否判定のための閾値を適切に設定することは不可能であって、微小な抵抗値変化の場合に良品を誤って不良品と判断してしまう虞がある。
【０００９】
ところで、近年、半導体装置は、層間絶縁膜が下層部と上層部とで相異なる絶縁材料によって形成されることがある。例えば、配線距離が比較的長く、それゆえに寄生容量の影響を受け易い上層部では、寄生容量を低減するために、低誘電率材料等、下層部よりも低い誘電率をもつ絶縁材料が用いられることがある。
【００１０】
このように相異なる絶縁材料によって形成された層間絶縁膜間の界面では、同一の絶縁材料によって形成された層間絶縁膜間の界面に比して、剥離が生じ易い。したがって、相異なる絶縁材料によって形成された複数の層間絶縁膜を備える半導体装置においては、ダイシングによって層間絶縁膜どうしの界面で発生する剥離を高い確度で検出することが要求される。
【００１１】
この要求を満たすために、回路形成領域を有する半導体装置であって、半導体基板と、半導体基板上に設けられ、第１の絶縁材料によって形成された第１の層間絶縁膜と、第１の層間絶縁膜上に設けられ、第１の絶縁材料とは異なる第２の絶縁材料によって形成された第２の層間絶縁膜と、回路形成領域の外側に設けられ、導電プラグを含んで構成された配線構造と、を備え、配線構造は、第１の層間絶縁膜と第２の層間絶縁膜との界面を貫通している半導体装置が本発明と同一の出願人による発明として出願されている（特願２００６−１３１６１０参照）。
【課題を解決するための手段】
【００１２】
本発明の１つのアスペクトに係る半導体装置は、半導体チップの外周部に配設され、一端を第１の電源に接続し、他端を第２の電源に接続した抵抗配線と、抵抗配線の経路途中の電位を判定する判定回路と、を備える。
【発明の効果】
【００１３】
本発明によれば、外周部に設けられた抵抗配線の抵抗変化を判定する判定回路を内蔵するので、専用のパッド等が不要であって、微小な抵抗値変化の場合に良品と判断することが可能である。したがって、低コストで半導体装置の歩留まりが向上する。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態に係る半導体装置は、抵抗配線（図１の１２）と抵抗配線の経路途中の電位を判定する判定回路（図１の１４）とを備える。抵抗配線は、半導体チップ（図１の１１）における外周部に設けられ、一端が第１の電源（図１のＶｃｃ）に接続され、他端を接地などの第２の電源に接続されるように配置される。抵抗配線における第１および第２の電源への接続点は、半導体チップの四隅の一つとなる外周部（図１の角部Ｐ１）に配置され、抵抗配線における判定回路への接続点は、四隅の一つと対角をなす隅における外周部（図１の角部Ｐ２）に配置されることが好ましい。また、抵抗配線の経路途中にこの経路を開閉するスイッチ素子を含み、このスイッチ素子は、半導体装置の消費電力を低減させるために通常は開放とされ、判定回路を動作させる時にだけ経路を閉じるように制御されることが好ましい。
【００１５】
このような構成の半導体装置によれば、外周部においてチッピング（図１のＢ）や層間絶縁膜の剥離等が生じた場合、抵抗配線の抵抗値が変化する。判定回路は、この抵抗配線の抵抗変化を判定し、所定以上の抵抗値の変化がある場合には不良品であり、微小な抵抗値の変化の場合に良品と判断することが可能である。したがって、微小な抵抗値変化の場合に良品を誤って不良品と判断してしまうことを防ぎ、半導体装置の歩留まりが向上する。以下、実施例に即し、図面を参照して詳細に説明する。
【実施例１】
【００１６】
図１は、本発明の実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体チップ１１は、外周部に、延在配設された抵抗配線１２と、抵抗配線１２の内周側にシールリング（ガードリング）１５とを備え、シールリング１５の内側の内部領域１３に判定回路１４や図示されない内部回路を形成している。抵抗配線１２は、一端が電源Ｖｃｃに接続され、他端が接地される。抵抗配線１２の一端および他端の接続点は、半導体チップ１１の四隅の一つとなる外周部における角部Ｐ１に配置される。また、抵抗配線１２における判定回路１４への接続点は、角部Ｐ１と対角をなす外周部における角部Ｐ２に配置される。判定回路１４は、角部Ｐ２に存在する抵抗配線１２の接続点の電位を測定し、この電位が所定の範囲内であるか否かを判定する。
【００１７】
なお、図１では図示していないが、後述するように別の判定回路をさらに設け、この判定回路の抵抗配線１２への接続点を、角部Ｐ１および角部Ｐ２とは異なる外周部における角部Ｐ３に配置するようにしてもよい。また、抵抗配線１２における電源Ｖｃｃおよび接地への接続点は、必ずしも角部に限定されるものではなく、判定回路への接続点も、必ずしも角部に限定されるものではない。ただし、角部に近接した内部領域１３には、一般的に回路が配置されないことが多い。したがって、本来通常動作において不要となる判定回路等を角部に近接した内部領域１３に配置することで、他の回路の配置の妨げとならず回路のレイアウト効率が高まる。したがって判定回路への接続点は、角部に設けるのが望ましい。
【００１８】
次に抵抗配線の詳細について説明する。図２は、抵抗配線の構造を示す図１におけるＡ−Ａ’の断面図である。図２において、半導体チップ１１は、半導体基板２０、層間絶縁膜２２（第１の層間絶縁膜）、層間絶縁膜２３（第２の層間絶縁膜）、および抵抗配線１２を備えている。半導体基板２０は、例えばシリコン基板である。
【００１９】
半導体基板２０上には、層間絶縁膜２２が設けられている。層間絶縁膜２２は、第１の絶縁材料によって形成されている。層間絶縁膜２２上には、層間絶縁膜２３が設けられている。層間絶縁膜２３は、第２の絶縁材料によって形成されている。ここで、第１および第２の絶縁材料は、例えば、それぞれ酸化シリコンおよび低誘電率材料であって相異なる絶縁材料である。
【００２０】
半導体チップ１１の外周部には、抵抗配線１２が形成されている。外周部は、トランジスタ等の半導体素子が形成された内部領域１３（図１の点線で囲まれた領域）の外側の領域である。外周部は、半導体チップ１１のダイシング面から１００μｍ以内の領域であることが好ましい。すなわち、抵抗配線１２は、半導体チップ１１のダイシング面から１００μｍ以内の領域に設けられていることが好ましい。外周部には、内部領域１３を包囲するようにシールリング１５（ガードリング）も形成されている。抵抗配線１２は、このシールリング１５の外側に設けられている。
【００２１】
抵抗配線１２は、導電プラグを含んで構成されている。導電プラグは、半導体基板２０の拡散層２１に接続されている。抵抗配線１２は、層間絶縁膜２２と層間絶縁膜２３との界面を貫通し、ビアチェーンとして構成されている。また、このビアチェーンは、内部領域１３の外周の略全体に渡って延在している。なお、ビアチェーンとシールリング１５とは、互いに電気的に分離されている。
【００２２】
層間絶縁膜２３上には、層間絶縁膜２４、層間絶縁膜２５および層間絶縁膜２６が順に積層されている。各層間絶縁膜２４、２５、２６の材料は、上記第２の絶縁材料である。
【００２３】
半導体チップ１１においては、内部領域１３の外側の外周部に抵抗配線１２が設けられている。また、この抵抗配線１２は、相異なる絶縁材料によって形成された層間絶縁膜２２と層間絶縁膜２３との界面を貫通している。このため、当該界面で剥離が発生し、それにより抵抗配線１２に亀裂や切断が生じると、その剥離を電気的な特性の変化に変換することができる。電気的な特性の変化とは、抵抗配線１２の抵抗値の変化等である。
【００２４】
したがって、ダイシング等によって上記界面で剥離が発生しても、その剥離を高い確度で検出することが可能である。また、この検出は、製品としての半導体チップ１１の出荷前に限らず、出荷後に行うこともできる。よって、製造の際（特にダイシングの際）に生じた剥離に限らず、製造後に生じた剥離を検出することも可能である。
【００２５】
また、第１および第２の絶縁材料が相異なる誘電率を有している。このように誘電率が相異なる層間絶縁膜（層間絶縁膜２２および層間絶縁膜２３）どうしの界面では、剥離が生じ易い。それゆえ、抵抗配線１２の抵抗値の変化によって当該界面で発生する剥離を高い確度で検出することが可能である。
【００２６】
抵抗配線１２がビアチェーンとして構成されている。これにより、簡易な構成で、内部領域１３の外周に沿って延在する抵抗配線１２を実現することができる。特にこのビアチェーンは、内部領域１３の外周の略全体に渡って延在している。これにより、内部領域１３の外周のどの位置で剥離が生じても、その剥離を高い確度で検出することができる。
【００２７】
次に、判定回路の詳細について説明する。図３は、判定回路とその周辺の構成を示すブロック図である。図３において、半導体チップ１１は、正方形であって、電源Ｖｃｃの電位が１Ｖであるとする。また、半導体チップ１１は、図１の角部Ｐ３の電位を判定する判定回路１４ａと、図１の角部Ｐ２の電位を判定する判定回路１４ｂと、判定回路１４ａと判定回路１４ｂを制御すると共に判定結果を入力するテスト回路１６とを備える。ここで、図１の抵抗配線１２は、電源Ｖｃｃと角部Ｐ３との間の抵抗配線１２ａ、角部Ｐ３と角部Ｐ２との間の抵抗配線１２ｂ、角部Ｐ２と接地との間の抵抗配線１２ｃの３つの抵抗配線から構成される。３つの抵抗配線に損傷が無く抵抗値が正常値を表す場合、電源Ｖｃｃが１Ｖであるので、角部Ｐ３における抵抗配線１２ａと抵抗配線１２ｂとの接続箇所における電位Ｖｐ３は、０．７５Ｖであり、角部Ｐ２における抵抗配線１２ｂと抵抗配線１２ｃとの接続箇所における電位Ｖｐ２は、０．５Ｖである。
【００２８】
抵抗配線のテスト時に、判定回路１４ａは、電位Ｖｐ３が所定の範囲内（例えば０．６５〜０．８５Ｖ）にあるか否かを判定して判定結果をテスト回路１６に出力し、判定回路１４ｂは、電位Ｖｐ２が所定の範囲内（例えば０．４〜０．６Ｖ）にあるか否かを判定して判定結果をテスト回路１６に出力する。今、抵抗配線１２ａあるいは抵抗配線１２ｂと、抵抗配線１２ｃとに同じ抵抗変化の損傷があったとする。この場合、判定回路１４ｂでは、電位Ｖｐ２が０．５Ｖと変化が無いのに対して、判定回路１４ａでは、電位Ｖｐ３が所定の範囲から外れることを示す判定結果が出力される。このように、同程度の抵抗配線の損傷が２箇所で生じた場合、判定回路が一つでは判定できない場合が存在するが、判定回路を２個備えることで損傷の存在を判定することが可能である。
【００２９】
図４は、判定回路の回路図である。図４において、判定回路１４ａは、ＮｃｈトランジスタＱ１ａ、Ｑ２ａ、Ｑ３ａ、Ｑ４ａ、抵抗Ｒ１ａ、Ｒ２ａ、Ｒ３ａ、Ｒ４ａ、比較回路ＣＭＰ１ａ、ＣＭＰ２ａを備える。また、判定回路１４ｂも、同様に、ＮｃｈトランジスタＱ１ｂ、Ｑ２ｂ、Ｑ３ｂ、Ｑ４ｂ、抵抗Ｒ１ｂ、Ｒ２ｂ、Ｒ３ｂ、Ｒ４ｂ、比較回路ＣＭＰ１ｂ、ＣＭＰ２ｂを備える。判定回路１４ａと判定回路１４ｂとは、同一の構成であるので、以下では、判定回路１４ａを中心に説明する。
【００３０】
ＮｃｈトランジスタＱ１ａの第１の被制御端子は、他端が電源Ｖｃｃに接続される抵抗配線１２ａの一端に接続される。ＮｃｈトランジスタＱ２ａの第１の被制御端子は、抵抗配線１２ｂの一端に接続される。ＮｃｈトランジスタＱ１ｂの第１の被制御端子は、抵抗配線１２ｂの他端に接続される。ＮｃｈトランジスタＱ２ｂの第１の被制御端子は、他端が接地される抵抗配線１２ｃの一端に接続される。ＮｃｈトランジスタＱ１ａ、Ｑ２ａの第２の被制御端子は、共通に接続され、比較回路ＣＭＰ１ａの第２の入力端子（−）および比較回路ＣＭＰ２ａの第１の入力端子（＋）に接続される。ＮｃｈトランジスタＱ１ａ、Ｑ２ａ、Ｑ１ｂ、Ｑ２ｂのゲートには、テスト回路１６から、抵抗配線のテスト時にハイレベルとなるテスト信号Ｃｔが供給される。
【００３１】
抵抗配線のテスト時には、ＮｃｈトランジスタＱ１ａ、Ｑ２ａ、Ｑ１ｂ、Ｑ２ｂがオンとなって、抵抗配線に損傷が無ければ、抵抗配線１２ａ、１２ｂ、１２ｃに電流が流れ、比較回路ＣＭＰ１ａの第２の入力端子（−）および比較回路ＣＭＰ２ａの第１の入力端子（＋）に０．７５Ｖとなる電位Ｖｐ３（判定回路１４ｂでは、０．５Ｖの電位Ｖｐ２）が発生する。なお、通常動作時には、ＮｃｈトランジスタＱ１ａ、Ｑ２ａ、Ｑ１ｂ、Ｑ２ｂがオフとなって、抵抗配線に電流が流れることによる消費電力の増大を防いでいる。さらに、ＮｃｈトランジスタＱ１ａ、Ｑ２ａは、オンとなった時にオン抵抗によって電位Ｖｐ３が変動することの無いように両切りのスイッチとして機能する。
【００３２】
また、一端が電源Ｖｃｃに接続される抵抗Ｒ１ａの他端は、ＮｃｈトランジスタＱ３ａのドレインと比較回路ＣＭＰ１ａの第１の入力端子（＋）に接続される。ＮｃｈトランジスタＱ３ａのソースは、抵抗Ｒ２ａを介して接地される。さらに、ＮｃｈトランジスタＱ４ａのドレインは、抵抗Ｒ３ａを介して電源Ｖｃｃに接続される。ＮｃｈトランジスタＱ４ａのソースは、一端が接地された抵抗Ｒ４の他端と比較回路ＣＭＰ２ａの第２の入力端子（−）とに接続される。ＮｃｈトランジスタＱ３ａ、Ｑ４ａのゲートには、テスト回路１６から、抵抗配線のテスト時にハイレベルとなるテスト信号Ｃｔが供給される。ここで、ＮｃｈトランジスタＱ３ａ、Ｑ４ａ、抵抗Ｒ１ａ、Ｒ２ａ、Ｒ３ａ、Ｒ４ａは、参照電圧生成回路Ｒｅｆを構成している。
【００３３】
抵抗配線のテスト時には、ＮｃｈトランジスタＱ３ａ、Ｑ４ａがオンとなって、比較回路ＣＭＰ１ａの第１の入力端子（＋）の電位Ｖ１は、例えば０．８５Ｖ、比較回路ＣＭＰ２ａの第２の入力端子（−）の電位Ｖ２は、例えば０．６５Ｖが発生するようにする。一方、判定回路１４ｂでは、比較回路ＣＭＰ１ｂの第１の入力端子（＋）の電位Ｖ３は、例えば０．６Ｖ、比較回路ＣＭＰ２ｂの第２の入力端子（−）の電位Ｖ４は、例えば０．４Ｖが発生するようにする。なお、通常動作時には、ＮｃｈトランジスタＱ３ａ、Ｑ４ａがオフとなって、抵抗に電流が流れることによる消費電力の増大を防いでいる。
【００３４】
テスト回路１６は、通常の動作時にはローレベルであって抵抗配線のテスト時にハイレベルとなるテスト信号Ｃｔを判定回路１４ａ、１４ｂに出力し、判定回路１４ａにおける比較回路ＣＭＰ１ａ、ＣＭＰ２ａ、判定回路１４ｂにおける比較回路ＣＭＰ１ｂ、ＣＭＰ２ｂのそれぞれの出力信号Ｃｏ１、Ｃｏ２、Ｃｏ３、Ｃｏ４を入力して抵抗配線における損傷を判定する。
【００３５】
図５は、抵抗配線の損傷判定時のテスト回路における論理入力を表す図である。図５において、抵抗配線の損傷位置に対応して、テスト回路１６には、以下のような論理入力が入力される。
【００３６】
（１）抵抗配線１２ａ、１２ｂ、１２ｃのいずれにも損傷がない（極めて損傷が小さい）場合には、Ｖ１＞Ｖｐ３＞Ｖ２およびＶ３＞Ｖｐ２＞Ｖ４となって、出力信号Ｃｏ１、Ｃｏ２、Ｃｏ３、Ｃｏ４は共にＨ（ハイレベル）となる。
【００３７】
（２）抵抗配線１２ａに損傷がある場合には、Ｖ２＞Ｖｐ３およびＶ４＞Ｖｐ２（抵抗配線１２ａが完全に切断されている場合、Ｖｐ３＝０Ｖ、Ｖｐ２＝０Ｖ）となって、出力信号Ｃｏ１、Ｃｏ２、Ｃｏ３、Ｃｏ４は、それぞれ、Ｈ、Ｌ（ローレベル）、Ｈ、Ｌとなる。
【００３８】
（３）抵抗配線１２ｂに損傷がある場合には、Ｖｐ３＞Ｖ１およびＶ４＞Ｖｐ２（抵抗配線１２ｂが完全に切断されている場合、Ｖｐ３＝Ｖｃｃ、Ｖｐ２＝０Ｖ）となって、出力信号Ｃｏ１、Ｃｏ２、Ｃｏ３、Ｃｏ４は、それぞれ、Ｌ、Ｈ、Ｈ、Ｌとなる。
【００３９】
（４）抵抗配線１２ｃに損傷がある場合には、Ｖｐ３＞Ｖ１およびＶｐ２＞Ｖ３（抵抗配線１２ｃが完全に切断されている場合、Ｖｐ３＝Ｖｃｃ、Ｖｐ２＝Ｖｃｃ）となって、出力信号Ｃｏ１、Ｃｏ２、Ｃｏ３、Ｃｏ４は、それぞれ、Ｌ、Ｈ、Ｌ、Ｈとなる。
【００４０】
以上のように、抵抗配線の損傷位置と損傷の程度とに対応して判定回路１４ａ、１４ｂの出力論理が変化する。そこで、テスト回路１６は、判定回路１４ａ、１４ｂの出力論理を判定することで抵抗配線の損傷を判断することが可能である。また、抵抗配線の微小な抵抗値変化では判定回路１４ａ、１４ｂの出力論理が変化しないように電位Ｖ１〜Ｖ４を設定することで、抵抗配線の小さな損傷の場合に良品を誤って不良品と判断してしまうことを防ぐことが可能である。
【００４１】
図６は、参照電圧生成回路の別の構成を示す回路図である。図６において、参照電圧生成回路は、ＮｃｈトランジスタＱ１１、抵抗Ｒ１１、Ｒ１２、Ｒ１３を備える。電源Ｖｃｃと接地間に、抵抗Ｒ１１、Ｒ１２、ＮｃｈトランジスタＱ１１、抵抗Ｒ１３を縦続に接続する。抵抗Ｒ１１、Ｒ１２間の接続ノードは、比較回路ＣＭＰ１ａ（ＣＭＰ１ｂ）の第１の入力端子（＋）に接続される。ＮｃｈトランジスタＱ１１のソース、抵抗Ｒ１３間の接続ノードは、比較回路ＣＭＰ２ａ（ＣＭＰ２ｂ）の第２の入力端子（−）に接続される。ＮｃｈトランジスタＱ１１のゲートには、テスト信号Ｃｔが供給され、抵抗配線のテスト時にオンとされる。
【００４２】
このような構成の参照電圧生成回路は、図４に示す参照電圧生成回路Ｒｅｆと同等の機能を有する。ただし、Ｎｃｈトランジスタが一個であって抵抗が３個で済み、回路構成が簡単である。
【００４３】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例に係る半導体装置の構成を示すブロック図である。
【図２】抵抗配線の構造を示す図１におけるＡ−Ａ’の断面図である。
【図３】判定回路とその周辺の構成を示すブロック図である。
【図４】判定回路の回路図である。
【図５】抵抗配線の損傷判定時のテスト回路における論理入力を表す図である。
【図６】参照電圧生成回路の別の構成を示す回路図である。
【符号の説明】
【００４５】
１１  半導体チップ
１２、１２ａ、１２ｂ、１２ｃ  抵抗配線
１３  内部領域
１４、１４ａ、１４ｂ  判定回路
１５  シールリング
１６  テスト回路
２０  半導体基板
２１  拡散層
２２、２３、２４、２５、２６  層間絶縁膜
ＣＭＰ１ａ、ＣＭＰ１ｂ、ＣＭＰ２ａ、ＣＭＰ２ｂ  比較回路
Ｐ１、Ｐ２、Ｐ３  角部
Ｎｃｈトランジスタ
Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ、Ｑ３ａ、Ｑ３ｂ、Ｑ４ａ、Ｑ４ｂ、Ｑ１１  Ｎｃｈトランジスタ
Ｒ１ａ、Ｒ１ｂ、Ｒ２ａ、Ｒ２ｂ、Ｒ３ａ、Ｒ３ｂ、Ｒ４ａ、Ｒ４ｂ、Ｒ１１、Ｒ１２、Ｒ１３  抵抗
Ｒｅｆ  参照電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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